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Page 1: Verilog-HDL Tutorial (9)

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Verilog-HDL 講習会DE0編(9) 順序回路記述(4)

～複雑な状態遷移図～

31, July, 2013 鹿児島大学 中原　啓貴

Page 2: Verilog-HDL Tutorial (9)

DE0_Default もどきを作ってみよう （DE0ボードの電源を入れたときの動作）

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3Hzのクロック に同期して 4桁同時に

カウントアップ

25 Hzのクロックに同期して 4ビット毎に左右にスライド

Page 3: Verilog-HDL Tutorial (9)

回路を並列に動作させる •  なにも一つの回路で制御する必要はない！ •  今回は２つの状態遷移図に分けよう！

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Page 4: Verilog-HDL Tutorial (9)

LEDGスライドの状態遷移図

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000 001 010

101 100 011

Reset LEDG <= 11110 _00000; is_right_shift <= 1;

NONE LEDG <= 01111 _00000; is_right_shift <= 1;

is_right_shift == 1; LEDG <= 00111 _10000;

is_right_shift == 1; LEDG <= 00011_11000;

is_right_shift == 1; LEDG <= 00001_11100;

110

is_right_shift == 1; LEDG <= 00000_11110;

is_right_shift == 1; LEDG <= 00000_01111;

NONE LEDG <= 00000_11110; is_right_shift == 0;

is_right_shift == 0; LEDG <= 00001_11100;

is_right_shift == 0; LEDG <= 00011_11000;

is_right_shift == 1; LEDG <= 00111 _10000;

is_right_shift == 0; LEDG <= 01111_00000;

is_right_shift == 0; LEDG <= 11110_00000;

Page 5: Verilog-HDL Tutorial (9)

カウントアップの状態遷移図

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000 001 010 011

111 110 101 100

Reset HEX_D <= 1000000; HEX_DP <= 0;

NONE HEX_D <= 1111001; HEX_DP <= 1;

NONE HEX_D <= 0100100; HEX_DP <= 0;

NONE HEX_D <= 0110000; HEX_DP <= 1;

NONE HEX_D <= 0011001; HEX_DP <= 0;

NONE HEX_D <= 0010010; HEX_DP <= 1;

NONE HEX_D <= 0000010; HEX_DP <= 0;

NONE HEX_D <= 1111000; HEX_DP <= 1;

NONE HEX_D <= 1000000; HEX_DP <= 0;

Page 6: Verilog-HDL Tutorial (9)

どうやって実装するか？ •  並列動作する回路なので独立に設計 •  各回路の設計後、１つにまとめる

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Page 7: Verilog-HDL Tutorial (9)

まずはLEDGスライド回路を 設計してFPGA上で動作させる

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Page 8: Verilog-HDL Tutorial (9)

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•  ピン配置が面倒くさいので、デフォルトのプロジェクトを読み込みましょう! (DE0に限った事ではないが、Terasic製品はサンプルCD-ROMの プロジェクトを改変するのが楽でお勧め)

DE0付属のCD-ROM ”Demonstrations”内の "DE0_Top"フォルダの ファイル全てを C:¥verilog¥DE0_tutorial_9_LEDG_Slide¥ 内にコピー

Page 9: Verilog-HDL Tutorial (9)

DE0_TOP.qpfをダブルクリックしてQuartus IIを起動

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Pin Plannerを開いてみると ピン配置が終わっている！

Page 10: Verilog-HDL Tutorial (9)

Verilog-HDLを入力

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ダブルクリック Verilog-HDLの テンプレートが 表示されるので コードを入力

コード入力したら保存を忘れずに！

Page 11: Verilog-HDL Tutorial (9)

そろそろモジュール階層を 意識して記述しましょう

•  最後に各回路をマージするので、サブ・ モジュールにLEDGスライド回路を記述する •  サブ・モジュールは別のVerilog-HDLファイルに記述する ‒ 可読性を上げるため •  トップモジュールにべた書きは読みにくい！！ •  トップモジュールはFPGA外部の信号線定義のみに留める

‒ 次の設計のときに読み込んで再利用可能 •  FPGAボードが変ってもインスタンス化して接続し直すだけで再利用可能

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Page 12: Verilog-HDL Tutorial (9)

Verilog-HDLファイルの新規追加

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新規作成をクリック

Verilog HDL Fileを 選択し「OK」

Page 13: Verilog-HDL Tutorial (9)

タイミングの生成 •  50MHz (DE0ボードのクロック)から25Hzをどうやって生成？

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25 Hz ということは, 1周期= 1 / 25 = 0.04 [sec]

25Hz

ということは, 0.04 / 2 = 0.02 [sec] 毎にHigh と Low を切り替えればよい

50MHz 50 MHz ということは, 1周期= 1 / 50x106 = 0.02x10-6 [sec]

つまり, 0.02 / (0.02 x 10-6) = 100,000 クロック毎に High と Lowを切り替えればよい

Page 14: Verilog-HDL Tutorial (9)

入力するVerilog-HDL (LEDG_Slide.v)

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Page 15: Verilog-HDL Tutorial (9)

入力するVerilog-HDL (LEDG_Slide.v)

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Page 16: Verilog-HDL Tutorial (9)

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入力するVerilog-HDL (LEDG_Slide.v)

Page 17: Verilog-HDL Tutorial (9)

LEDG_Slide.vを入力したら保存

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保存ボタンをクリック

ファイル名「LEDG_Slide.v」として「保存」

Page 18: Verilog-HDL Tutorial (9)

保存するとタブの表示が変ります

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Page 19: Verilog-HDL Tutorial (9)

入力するVerilog-HDL (DE0_TOP.v)

•  単にLEDG_Slideをインスタンス化するだけ

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リセット信号は押しボタン[0]とした. 負論理であることに注意！

Page 20: Verilog-HDL Tutorial (9)

コンパイルを行うとプロジェクトに 認識されます

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Page 21: Verilog-HDL Tutorial (9)

シミュレーションの設定

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Project Navigatorで 「DE0_TOP」を右クリックし 「Settings」を選択

Simulation を選択

Tool name は「ModelSim-Altera」

Format は 「Verilog-HDL」

Time scale は「1 ns」

Page 22: Verilog-HDL Tutorial (9)

テストベンチ・テンプレート生成

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Processing -> Startメニューから

Start Test Bench Template Writer を選択

Page 23: Verilog-HDL Tutorial (9)

テストベンチ 読み込み設定

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Project Navigatorで 「DE0_TOP」を右クリックし 「Settings」を選択

Compile test benchを選択し, Test Benches... をクリック New... をクリック

Page 24: Verilog-HDL Tutorial (9)

テストベンチ設定

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Test bench name は「DE0_TOP」

Top level module in test bench は「DE0_TOP_vlg_tst」

テストベンチファイルを追加

Page 25: Verilog-HDL Tutorial (9)

テストベンチファイル読み込み

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プロジェクトを置いているフォルダに 「simulation」フォルダができているので、 「modelsim」フォルダをクリック。 すると、テンプレート「DE0_TOP.vt」が あるはず。

テストベンチ「DE0_TOP.vt」を選択

Page 26: Verilog-HDL Tutorial (9)

確認を行う

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Page 27: Verilog-HDL Tutorial (9)

シミュレーションの設定確認

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Page 28: Verilog-HDL Tutorial (9)

ModelSim起動

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Page 29: Verilog-HDL Tutorial (9)

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テストベンチを編集

1. Library タブをクリック

2. rtl_work を展開

3. DE0_TOP_vlg_tst を右クリックし 「Edit」を選択

Page 30: Verilog-HDL Tutorial (9)

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タイム スケールを 確認

Page 31: Verilog-HDL Tutorial (9)

入力するテストベンチ

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Page 32: Verilog-HDL Tutorial (9)

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ReCompile を実行し シミュレーションの準備を行います

DE0_TOP_vlg_tst を右クリックし 「ReCompile」を選択

Page 33: Verilog-HDL Tutorial (9)

波形をWaveウインドウに追加

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Page 34: Verilog-HDL Tutorial (9)

LEDG_Slideの信号を追加

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Page 35: Verilog-HDL Tutorial (9)

Gen_CLK25Hzの信号を追加

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Page 36: Verilog-HDL Tutorial (9)

表示を見やすくするため, Divider を追加しましょう

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右クリックして「Add」を選択し 「New Divider」を選択

Page 37: Verilog-HDL Tutorial (9)

コマンドラインに run 50ms を入力

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Add Cursor をクリックしカーソルを追加

25Hz間隔になっているか チェックしてみよう

Page 38: Verilog-HDL Tutorial (9)

FPGA上で動作を確認

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25 Hzのクロックに同期して 4ビット毎に左右にスライド

Page 39: Verilog-HDL Tutorial (9)

次はカウントアップ回路を 設計してFPGA上で動作させる

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Page 40: Verilog-HDL Tutorial (9)

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•  ピン配置が面倒くさいので、デフォルトのプロジェクトを読み込みましょう! (DE0に限った事ではないが、Terasic製品はサンプルCD-ROMの プロジェクトを改変するのが楽でお勧め)

DE0付属のCD-ROM ”Demonstrations”内の "DE0_Top"フォルダの ファイル全てを C:¥verilog¥DE0_tutorial_9_CountUp_7SEG¥ 内にコピー

Page 41: Verilog-HDL Tutorial (9)

DE0_TOP.qpfをダブルクリックしてQuartus IIを起動

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Pin Plannerを開いてみると ピン配置が終わっている！

Page 42: Verilog-HDL Tutorial (9)

Verilog-HDLを入力

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ダブルクリック Verilog-HDLの テンプレートが 表示されるので コードを入力

コード入力したら保存を忘れずに！

Page 43: Verilog-HDL Tutorial (9)

Verilog-HDLファイルの新規追加

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新規作成をクリック

Verilog HDL Fileを 選択し「OK」

Page 44: Verilog-HDL Tutorial (9)

タイミングの生成 •  50MHz (DE0ボードのクロック)から3Hzをどうやって生成？

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3Hz ということは, 1周期= 1 /3 = 0.04 [sec]

3Hz

ということは, 0.04 / 2 = 0.02 [sec] 毎にHigh と Low を切り替えればよい

50MHz 50 MHz ということは, 1周期= 1 / 50x106 = 0.02x10-6 [sec]

つまり, 0.02 / (0.02 x 10-6) = 100,000 クロック毎に High と Lowを切り替えればよい

自分で考えてみよう

Page 45: Verilog-HDL Tutorial (9)

入力するVerilog-HDL (CountUp_7SEG.v)

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Page 46: Verilog-HDL Tutorial (9)

入力するVerilog-HDL (CountUp_7SEG.v)

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Page 47: Verilog-HDL Tutorial (9)

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入力するVerilog-HDL (CountUp_7SEG.v)

Page 48: Verilog-HDL Tutorial (9)

CountUp_7SEG.vを保存

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保存ボタンをクリック

ファイル名「CountUp_7SEG.v」として「保存」

Page 49: Verilog-HDL Tutorial (9)

入力するVerilog-HDL (DE0_TOP.v)

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Page 50: Verilog-HDL Tutorial (9)

入力するテストベンチ

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Page 51: Verilog-HDL Tutorial (9)

シミュレーションで動作を確認

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Page 52: Verilog-HDL Tutorial (9)

FPGA上で動作を確認

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3Hzのクロック に同期して 4桁同時に

カウントアップ

Page 53: Verilog-HDL Tutorial (9)

最後に設計した各回路を 読み込んで1つの回路にする

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Page 54: Verilog-HDL Tutorial (9)

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•  ピン配置が面倒くさいので、デフォルトのプロジェクトを読み込みましょう! (DE0に限った事ではないが、Terasic製品はサンプルCD-ROMの プロジェクトを改変するのが楽でお勧め)

DE0付属のCD-ROM ”Demonstrations”内の "DE0_Top"フォルダの ファイル全てを C:¥verilog¥DE0_tutorial_9_DE0_Default¥ 内にコピー

Page 55: Verilog-HDL Tutorial (9)

DE0_TOP.qpfをダブルクリックしてQuartus IIを起動

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Pin Plannerを開いてみると ピン配置が終わっている！

Page 56: Verilog-HDL Tutorial (9)

【準備】先程設計したVerilog-HDLファイルをコピーしておく 2個のファイル「LEDG_Slide.v」「CountUp_7SEG.v」を C:\verilog\DE0_tutorial_9_DE0_Defaultにコピー

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Page 57: Verilog-HDL Tutorial (9)

Verilog-HDLを入力

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ダブルクリック Verilog-HDLの テンプレートが 表示されるので コードを入力

コード入力したら保存を忘れずに！

Page 58: Verilog-HDL Tutorial (9)

先程設計したVerilog-HDL ファイルを読み込みましょう

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右クリックして 「Settings ...」を 選択

「Files」を選択 「...」を選択

Page 59: Verilog-HDL Tutorial (9)

Verilog-HDLファイルの選択

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先程コピーしたファイル 「CountUp_7SEG.v」 「LEDG_Slide.v」 を選択して「開く」を クリック

Page 60: Verilog-HDL Tutorial (9)

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【Tips】他のファイルをインスタンシェーション(呼出し)する場合は, コピペすると楽!

Verilog-HDLの記述 (DE0_Top.v)

「LEDG_Slide」をテキストエディタで 開いて, モジュール宣言部をコピペ

Page 61: Verilog-HDL Tutorial (9)

あとは信号を記述しましょう

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Page 62: Verilog-HDL Tutorial (9)

同様にコピペ…

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「CountUp_7SEG」を テキストエディタで 開いて, モジュール宣言部をコピペ

Page 63: Verilog-HDL Tutorial (9)

記述するVerilog-HDL (DE0_TOP.v)

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Page 64: Verilog-HDL Tutorial (9)

今回設計した回路

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DE0_Top

LED_Slide_inst

CountUp_7SEG_inst

CLOCK_50 RESET_N

LEDG

CLOCK_50 RESET_N

HEX_D

HEX_DP

CLOCK_50

BUTTON[0] LEDG

HEX0_D HEX0_DP HEX1_D HEX1_DP HEX2_D HEX2_DP HEX3_D HEX3_DP

Page 65: Verilog-HDL Tutorial (9)

【別ファイルで設計するメリット】 FPGAボードを変更しても使い回しできる！

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Spartan III FPGA Boardに変更！！ (インスタンシエーションの信号名を付け替えるだけでOK)

LED_Slide_inst

CountUp_7SEG_inst

CLOCK_50 RESET_N

LEDG

CLOCK_50 RESET_N

HEX_D

HEX_DP

CLK50

PUSH[0] LED_GREEN

HEX0_D HEX0_DP HEX1_D HEX1_DP HEX2_D HEX2_DP

7セグが減っても増えてもOK

Page 66: Verilog-HDL Tutorial (9)

別ファイルで設計するメリットはたくさんある！

•  FPGAボードが変わっても、インスタンシエーョン時に信号線名を変えるだけでOK •  回路を分割設計するので, 設計対象が小さくなる. ‒ 設計がしやすくなる ‒ ミスも減る ‒ バグ検出も容易

•  設計毎に過去の資産として使い回しできる

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Page 67: Verilog-HDL Tutorial (9)

コンパイルを行う

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「保存アイコン」を クリックして保存

「コンパイルアイコン」を クリックして コンパイルを行う

コンパイル後、このウインドウが 表示されればOK

Page 68: Verilog-HDL Tutorial (9)

コンパイル後, 読み込んだファイルがProject Navigator に表示されます

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Page 69: Verilog-HDL Tutorial (9)

FPGA上で動作を確認

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3Hzのクロック に同期して 4桁同時に

カウントアップ 25 Hzのクロックに同期して 4ビット毎に左右にスライド

Page 70: Verilog-HDL Tutorial (9)

まとめ •  複雑な回路は並列化して状態遷移図をわける ‒ 設計が楽になるので、是非わけましょう！ ‒ Verilog-HDLファイルを読み込む方法を学習 ‒ 状態遷移図間の通信は次回で

•  所望のクロックを生成する方法を学習 ‒ 入力周波数から所定の周波数を 生成できるようになった • ただし、誤差あり • 入力周波数以上の周波数は生成できない… 　（実はFPGA内のある回路を使うとできます）

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Page 71: Verilog-HDL Tutorial (9)

課題 •  下記のLEDGを指定した周波数で点滅する回路を作成し, FPGA上で動作を確認 ‒ LEDG[0]: 2 Hz ‒ LEDG[1]: 1 Hz ‒ LEDG[2]: 0.333 Hz ‒ LEDG[3]: 0.5 Hz

•  各LED表示回路毎にプロジェクトを作成して, 全てが完成したら1つのプロジェクトに読み込むように設計しよう

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