13 PEK EMT Logicka simulacija (2014).pptleda.elfak.ni.ac.rs/education/PEK_stari/literatura... · 2014. 6. 19. · 01. 06. 2014. Logička simulacija 17 Modelovanje logičkih elemenata

01. 06. 2014. Logička simulacija 1

Logička simulacija


Logička simulacija

Cilj:Dobiti što više informacija o ponašanju digitalnih kola za što kraće vreme.

Metod: - Detaljni talasni oblik signala prikazati

samo na nivou logičkih stanja.- Simulirati ponašanje kola samo u

trenucima u kojima postoji promena stanja nekog signala u kolu.

- Simulirati samo deo kola koji je aktivan u tekućem trenutku analize.

Logička simulacija


Mogućnosti:1. Verifikacija rada logičkog sistema – kola;2. Detekcija preopterećenih elemenata3. Izveštaj o aktivnosti (elemenata, signala)4. Provera test sekvence5. Detekcija problema trke6. Detekcija hazarda (aktivnosti više od jednog

trostatičkog elementa vezanog za isti čvor i sl.)

7. Dijagnostika greške nastale usled defekata pri fabrikaciji.

Logička simulacija


Aktivnosti neophodne za obavljanje LS:1. Opis hardvera

1. Tip elementa;2. Naziv elementa3. Sprega među elementima4. Podaci o kašnjenju5. Ulazno/izlazni čvorovi

2. Opis pobude3. Inicijalizacija, t=0-

4. kontrola simulacije (vreme/uslov završetka simulacije)

5. Kontrola izlaza (šta se štampa)

Logička simulacija


Hijerarhijski nivoi LS:

1. Algoritamski

2. Funkcionalni (nivo ponašanja, RTL)

3. Logički

4. Prekidački (tranzistorski)

Logička simulacija


Logička stanja- Detaljni talasni oblik signala prikazan samo na nivou logičkih stanja.

Logička simulacija


Logička stanja

Logička simulacija

Skup vrednosti signala tipa std_logic

vrednost značenje U neinicirani signal X jako nepoznato stanje 0 jaka nula 1 jaka jedinica Z visoka impedansa W slabo nepoznato stanje L slaba nula (Low) H slaba jedinica (High) - nebitno stanje (don’t care)


Logička stanja

Logička simulacija

Promena stanja u nekom čvoru naziva se “događaj” ili “prelaz”

Promena iz jednog stanja u isto stanje naziva se

“neutralni događaj”( na jednom ulazu ILI nalazi se 1, a stanje na drugom ulazu promeni se sa 0 na 1 )


Modelovanje logičkih elemenata

Logička simulacija

1. Logička funkcija

Logička stanja i

uslov promene stanja

2. Kašnjenje

Trenutak nastanka promene stanja na izlazu

Nulto

Jedinično

Dodeljivo

Rise/Fall

Precizno 01. 06. 2014. Logička simulacija 10


Logička simulacija

Model nultog kašnjenja

1 1 1 1 1 1 1 1 1 1 1



Logička simulacija

Model jediničnog kašnjenja

1 1 1 1 1 1 1 1 1 1 1



Logička simulacija

nulto jedinično

kašnjenje

Model jediničnog kašnjenja


1 1


Logička simulacija

Model dodeljivog kašnjenja

5

2

4



Logička simulacija

Model R/F kašnjenja



Logička simulacija

Model R/F kašnjenja

Primer invertora sa tR= 4ns i tF= 1ns.

Nedovoljna energija

Signal visoke frekvencije



Logička simulacija

Model preciznog kašnjenja

NI kolo td=(3, 5)

NE kolo td=(1, 2)

NILI td=(2, 4)



Logička simulacija

Zavisnost kašnjenja od C



Logička simulacija

Modelovanje logičke funkcije u simulatoru na logičkom nivou

I funkcija

min

ILI funkcija

max


Modelovanje logičkih elemenataLogička simulacija


U U U 1 U U U U UU X X 1 X X X 1 X

U X 0 1 X X 0 1 X1 1 1 1 1 1 1 1 1U X X 1 X X X 1 XU X X 1 X X X 1 XU X 0 1 X X 0 1 XU 1 1 1 1 1 1 1 1U X X 1 X X X 1 X

ILI U X 0 1 Z W L H -UX

01ZWLH-




Modelovanje logičke funkcije kod elemenata sa više ulaza




Hazardi

Statički hazard (istovremena promena signala na dva ulaza istog kola)

Statički hazard 0 (I kolo)

Statički hazard 1 (ILI kolo)

Dinamički hazard

Jedna promena signala na ulazu izazove višestruku promenu izlaznog signala

(posledica različitog kašnjenja na višestrukim putevima od jednog ulaza do izlaza)



Dinamički hazard



Žičana logika



Žičana logika

Konflikti na magistrali nastaju ako je aktivno više od jednog trostatičkog elementa

Konflikti aktivnosti dovode magistralu u isto aktivno stanje

F1=A0 i F2=A0

Konflikti stanja vode izlaz u suprotna stanja

F1=A0 i F2=A1



Potencijalni konflikti nastaju ako je aktivno jedan izlaz aktivan a drugi potencijalno aktivan

Potencijalni konflikti aktivnosti dovode magistralu u isto aktivno stanje

F1=A0 i F2=0Z

Potencijalni konflikti stanja vode izlaz u suprotna stanja

F1=A0 i F2=1Z

Žičana logika



Žičana logika



Pull-up otpornik



Jačina signala

0

1

0



Jačina signala

1

1

0



Jačina signala

1

10

1

10 ?



Jačina signala



Jačina signala


Predstavljanje podataka u logičkom simulatoru

Tabele – liste

• Model sistema

• Tabela veza

• Tabela pobude

• Tabela odziva

• Tabela budućih događaja na ulazima

• Tabela budućih događaja na izlazima


Predstavljanje podataka

• Model sistema

Redni broj/ime ćelije

Šifra funkcije

Kašnjenja

Spisak UL portova

Spisak izlaznih portova



• Tabela veza


• Tabela pobude



• Tabela odziva


0 0 1 1 0 0 1

čvort A B C D E F G

0-

0+

t1t2t3


• Tabela budućih događaja na ulazima (TBDU)

• Tabela budućih događaja na izlazima (TBDI)


B 0B

A 1B 0A 0

tčvor stanje

0-

0+

367

1

Za t=0+


• Princip narednog događaja

• Princip selekcije puteva

Algoritam logičke simulacije

I. Inicijalizacija

II. Analiza

1. Izbor narednog događaja (iz TBDU)

2. Odrede se pobuđeni elementi

3. Odredi se stanje i vreme promene stanja na njihovom izlazu (kreira se TBDI)

III. Ažuriranje tabele odziva i TBDU

IV. Odluka o nastavku simulacije01. 06. 2014. Logička simulacija 40


I. Inicijalizacija

t=0-

0 0 1 1 0 0 1


0-

B 0B

A 1B 0A 0

tčvor stanje

0-

0+

367

1



A 1B 0A 0

367

Bt

čvor stanje

0+ 1

II. Analiza t=0+

1. Izbor narednog događaja iz TBDU



II. Analiza t=0+

2. Odrede se pobuđenielementi



II. Analiza t=0+

3. Odredi se stanje i vremepromene stanja na njihovom izlazu (kreira se TBDI)

1 11E

signal stanje vreme

t=0+trILI21=0+15=15

t=0+trI21=0+11=11

1*D 15



III. Ažuriranje t=0+

tabele odziva

0 1 1 1 0 0 10+

0 0 1 1 0 0 1


0-

i TBDU B 06A 07E 111

A3 1

D 1*15

t čvor stanje



II. Analiza t=3


A

B 0A 0E 1

t čvor stanje

3

6711

1

D 1*15



II. Analiza t=3




II. Analiza t=3


0C

signal stanje vreme

8 t=3+tfNE1=3+5=8



III. Ažuriranje t=3tabele odziva

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

i TBDU

E 111D 1*15

B 0A 0

t čvor stanje

67

1 1 1 1 0 0 13

C8 0



II. Analiza t=6


E 111D 1*15

B 0A 0

t čvor stanje

67

C8 0



II. Analiza t=6




II. Analiza t=6


0 14E

signal stanje vreme

1**D 21 t=6+trILI21=6+15=21

t=6+tfI21=6+8=14




i TBDU

1 0 1 1 0 0 1

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

6

1 1 1 1 0 0 13

E 111

A 0

t čvor stanje

7C8 0

D 1*15E 014



II. Analiza t=7


C8 0

E 111

D 1*15

A 0

t čvor stanje

7

E 014



II. Analiza t=7




II. Analiza t=7


1C

signal stanje vreme

14 t=7+trNE1=7+7=14




i TBDU

E 111

D 1*15

t čvor stanje

C8 0

E 014

0 0 1 1 0 0 1

1 0 1 1 0 0 1

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

6

1 1 1 1 0 0 13

7C 114



II. Analiza t=8


E 111

D 1*15

t čvor stanje

C8 0

E 014C 114



II. Analiza t=8




II. Analiza t=8


0D

signal stanje vreme

19 t=8+tfILI21=8+11=19

t=8+tf21=8+8=16

t=8+tfILI22=8+11=19

0**E 16

0G 19



III. Ažuriranje t=8tabele odziva i TBDU

D 019

E 111

D 1*15

t čvor stanje

E 014

C 114

0 0 1 1 1 0 18 G 019

0 0 1 1 0 0 1

1 0 1 1 0 0 1

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

6

1 1 1 1 0 0 13

7



II. Analiza t=11


D 019

E 111

D 1*15

t čvor stanje

E 014

C 114

G 01901. 06. 2014. Logička simulacija 62


II. Analiza t=11




II. Analiza t=11


1F

signal stanje vreme

22 t=11+trI22=11+11=22



III. Ažuriranjetabele odziva za t=11 i TBDU

D 019D 1*15

t čvor stanje

E 014

C 114

G 0190 0 0 1 0 0 18

0 0 1 1 0 0 1

1 0 1 1 0 0 1

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

6

1 1 1 1 0 0 13

7

F 1220 0 0 1 1 0 111



II. Analiza t=14


D 019D 1*15

t čvor stanje

E 014

C 114

G 019F 122



II. Analiza t=14




II. Analiza t=14


0F

signal stanje vreme

22 t=14+tfI22=14+8=22

t=14+trILI21=14+15=29

t=14+tfI21=14+8=22

1D

0**E 22

29


Algoritam logičke simulacijeIII. Ažuriranje

tabele odziva za t=14 i TBDU

D 019D 1*15

t čvor stanje

G 019F 122

F 022

0 0 1 1 0 0 114

D 129

0 0 0 1 0 0 18

0 0 1 1 0 0 1

1 0 1 1 0 0 1

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

6

1 1 1 1 0 0 13

7

0 0 0 1 1 0 111



II. Analiza t=15


D 1*15D 019G 019

t čvor stanje

F 122

F 022D 129 01. 06. 2014. Logička simulacija 70


II. Analiza t=19


D 019G 019

t čvor stanje

F 122

F 022D 129



II. Analiza t=19




II. Analiza t=19


0F

signal stanje vreme

t=14+tfI22=19+8=2727



F 027

0 0 1 1 0 0 114

0 0 0 1 0 0 18

0 0 1 1 0 0 1

1 0 1 1 0 0 1

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

6

1 1 1 1 0 0 13

7

0 0 0 1 1 0 111

t čvor stanje

F 122

F 022

D 129

0 0 1 0 0 0 119



II. Analiza t=22


t čvor stanje

F 122

F 022F 027D 129



t čvor stanje

F 027D 129

0 0 1 1 0 0 114

0 0 0 1 0 0 18

0 0 1 1 0 0 1

1 0 1 1 0 0 1

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

6

1 1 1 1 0 0 13

7

0 0 0 1 1 0 111

0 0 1 0 0 0 119

0 0 1 0 0 VF 12201. 06. 2014. Logička simulacija 76


II. Analiza t=27


t čvor stanje

F 027D 129


Algoritam logičke simulacijeLogička simulacija

II. Analiza t=27




II. Analiza t=27


1**G

signal stanje vreme

t=27+trI22=27+15=3232


III. Ažuriranje tabele odziva za t=27

i TBDUt čvor stanje

D 1290 0 1 1 0 0 114

0 0 0 1 0 0 18

0 0 1 1 0 0 1

1 0 1 1 0 0 1

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

6

1 1 1 1 0 0 13

7

0 0 0 1 1 0 111

0 0 1 0 0 0 119

0 0 1 0 0 VF 122

0 0 1 0 0 0 127 01. 06. 2014. Logička simulacija 80


II. Analiza t=29


t čvor stanje

D 129



II. Analiza t=29




II. Analiza t=29


0**F

signal stanje vreme

t=27+tfI22=29+8=3737


III. Ažuriranje tabele odziva za t=29

i TBDUt čvor stanje

0 0 1 1 0 0 114

0 0 0 1 0 0 18

0 0 1 1 0 0 1

1 0 1 1 0 0 1

0 0 1 1 0 0 1


0-

0 1 1 1 0 0 10+

6

1 1 1 1 0 0 13

7

0 0 0 1 1 0 111

0 0 1 0 0 0 119

0 0 1 0 0 VF 122

0 0 1 0 0 0 127

0 0 1 1 0 0 129 01. 06. 2014. Logička simulacija 84

Simulacija kola sa mešovitim signalima(Hibridna simulacija)


Simulacija kola sa mešovitim signalima


Simulacija kola sa mešovitim signalima


MOS kola

BJT kola

Sprega između analognog i digitalnog delaSimulacija kola sa mešovitim signalima


Pragovi odluke

Sprega između analognog i digitalnog delaSimulacija kola sa mešovitim signalima


Sprega između digitalnog i analognog delaSimulacija kola sa mešovitim signalima






Mehanizam toka vremenaSimulacija kola sa mešovitim signalima


Mehanizam toka vremenaSimulacija kola sa mešovitim signalima


AlgoritamSimulacija kola sa mešovitim signalima


I. Uvod: Šta smo naučili?

Šta treba da znamo?Elementarno (za potpis)Cilj logičke simulacije?

Osnovna (za 6)1. Metodi na kojima je zasnovana logička

simulacija?2. Mogućnosti logičke simulacije?

LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.yu/

Algoritam optimizacije


Šta treba da znamo?

Ispitna pitanjaa) Hijerarhijski nivoi logičke simulacijeb) Logička stanjac) Modelovanje logičkih elemenata sa više

ulazad) Modeli kašnjenjae) Hazardi (statički i dinamički)f) Jačina signala (pojam i primer)

LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.yu/ 96

Algoritam optimizacije


Sledećeg časaУвод уVHDL језик за опис хардвера • Опис хардвера (ентитет-архитектура)• Сигнали• Основе VHDL правописа• Опис основних логичких операција • Редослед извршавања наредби• Стилови описаЛитература:П. Петковић, М. Милић, Д. Мирковић, VHDL i VHDL-

AMS подршка пројектовању електронских кола и система, Поглавље 2 VHDL кôд прилагођен синтези, стр. (1-18)

Petak 18.05.2012.

Logička simulacija

Page:2 / 2

Documents

13 PEK EMT Logicka simulacija (2014).pptleda.elfak.ni.ac.rs/education/PEK_stari/literatura... · 2014. 6. 19. · 01. 06. 2014. Logička simulacija 17 Modelovanje logičkih elemenata