Arhitektura raunarskih mrea

Logika kola

JU SREDNJA ELEKTROTEHNIKA KOLAVASO ALIGRUDI PODGORICA

STRUNI RAD

L O G I K A K O L AMentor : Uenik:dipl.ing.el.Tigran Dobrainovi Milo Boovi S4hPodgorica, Maj 2015.S A D R A J

StranaUvod 31. Logika kola41.1. Opte karakteristike logikih kola41.2. Podjela logikih kola61.3. Osnovna logika kola6 1.3.1. Logiko I (AND) kolo7 1.3.2. Logiko ILI (OR) kolo7

1.3.3. Logiko NE (NOT) invertor8 1.4.1. NI (NAND) kolo9 1.4.2. NILI (NOR) kolo9 1.4.3. XILI (XOR) kolo10 1.4.4. XNILI(XNOR) kolo101.5. Logika kola sa diodama111.6. Logiki invertor sa tranzistorom131.7. DTL i TTL kola141.6. ECL logika kola161.6. I2L logika kola17Literatura18

UvodU savremenoj elektronici u veini su takva kola kojih raunamo samo sa dvije vrijednosti signala (napona). U uem smislu to su logika kola, a sva takva kola ine familiju digitalnih kola. U principu postoji i prelaz izmeu navedene dvije krajnje vrijednosti signala ali to redovno traje kratko i sa aspekta primjene nema ulogu.

Karakteristike elemenata i Kirchoff ove jednaine ostaju u vanosti ali, s obzirom na binarno ponaanje (smatra se da signal moe da uzmima samo dve vrijednosti), nema potrebe za tanim reavanjem kola u obiajenom smisli. Umjesto toga interesantno je definisati samo logike veze izmeu ulaznih i izlaznih signala.

1. Logika kolaObrada podataka u digitalnom raunaru se realizuje pomou elektrinih veliina (napon, struja), odnosno elektronski sklopovi raunara obrauju elektrine veliine kojima su predstavljeni podaci. Najpogodnije je podatke binarno kodirati, odnosno predstavljati ih pomou dva definisana stanja elektronskih sklopova, koji se stoga nazivaju digitalni sklopovi, a poto se radi o elektronskim kolima ee se koristi termin digitalna kola.

1.1. Opte karakteristike logikih kolaBez obzira na veliku raznovrsnost logikih kola ( u irem smislu digitalnih kola), postoje takve osnovne performanse koje se mogu definisati za bilo koje kolo. Takve opte pefomanse su: logiki nivoi, margine smetnji, opteetljivosti izlaza, brzina i potronja.

Logiki nivoi se posebno definiu za ulaze i za izlaze. U oba sluaja postoji i nizak i visok logiki nivo. Visoki logiki nivo (VOH) je ona vrijednost napona koja se moe mjeriti na izlazu logikog kola pi njegovom visokom stanju. Prilikom primjene posebnu panju treba obratiti na minimalnu vrijednost ovog napona (VOhmin) jer preniska vrijednost visokog logikog nivoa moe da prouzrokuje pogeno reagovanje narednog logikog kola iji ulaz je spojen na izlaz kola u kome je rije. Nizak logiki nivo (VOL) je ona vrijednost napona koja se moe mjeriti na izlazu logikog kola pi njegovom niskom stanju. Tu problemi mogu da nastanu zbog maksimalne vrijednosti (VOlmax) ovog logikog nivoa.

I na ulazima logikih kola se mogu definisati nizak i visok logiki nivo (VIL odnosno VIH). Pri niskom logikom nivou na ulazu bitna je maksimalna vrijednost VLlmax ispod koje razmatrano logiko kolo e u svakom sluaju smatrati da je dovedena logika nula. Suprotno od ovoga, pri visokom logikom nivou na ulazu bitno je da ulazni napon ne padne ispod VIhmin.

Odnos navedenih logikih nivoa je simboliki predstavljen na slici . Na osnovu te slike definiemo i margine smetnji, posebno za nizak i posebno za visoki logiki nivo:NM (low) = VLImax - VOlmaxNM (high) = VOhmin VIhminMargine smetnji su najvee promjene napona na izlazu predhodnoh stepena, koje jo ne izazivaju pogreno detekciju logikog nivoa kod sledeeg stepena.

Slika 1. Meusobni odnosi ulaznih i izlaznih logikih nivoa i margina smetnjiOpteretljivost izlaza logikog kola mogla bi se definisati pomou konkretnih otpornosti ili stanja ali u praksi se radije navode relativne vednosti. Te relativne vvrijednosti teba da definiu, koliko ulaza od slinih logikih kola moe da pobuuje izlaz razmatranog logikog kola, tako da ne doe do logike greke. U nekim sluajevima, poto se pobuuju djelimino kapacitivni potroai, opteretljivost opada na visokim frekvencijama. Takoe treba uzeti u obzir da opteretljivost nije jednaka pri niskom i visokom logikom nivou. Za ispravan ad naravno teba uzimati manju vrijednost.

Brzina logikih kola, odnosno kanjenja koja oganiavaju brzinu su predstavljena na slici . Smatra se da je na ulazu idealni pravougaoni signal a na izlazu se dobija signal sa konanim vremenom porasta i opadanja i sa odgovarajuim kanjenjima prednje ivice i zadnje ivice. U primjeni su sledee definicije:1. Kanjenje silazne ivice: tdHL = t1 t02. Vreme opadanja: tf = t2 t13. Kanjenje uzlazne ivice: tdHL = t4 t34. Vreme porasta: tr = t5 t45. Vreme propagacije silazne ivice: tpLH = tdLH + tf6. Vreme propagacije ulazne ivice: tpLH = tdLH + tr.

Slika 2. Kanjenja logikih kola

U toku rada logika kola troe izvesnu snagu iz napojne jedinice. Ta snaga se pretvara u toplotu. Primjenjena snaga se sastoji iz statikog dela i dinamikog dela. Statiki gubici su prisutni pri zadravanju logikog kola na pojedinim logikim nivoima, dok dinamiki gubici potiu iz prekidakog rada tranzistora i znaajni su na viim uestalostima.

Koriena snaga (potronja) je konstrukcijski povezana sa brzinom kola: brzina se redovno moe poveati samo uz poveanje potronje. Tako se deava da kola najvee brzine i najvee sloenosti moaju se hladiti forsirano.

1.2. Podjela logikih kola

Logika kola su sklopovi koji su u mogunosti izvravati osnovne logike operacije: I (AND), ILI (OR) ili NE (NOT), ili izvedene logike operacije kao to su: NI (NAND), NILI (NOR), Ekskluzivno ILI-XILI (XOR) ili Ekskluzivno NILI - XNILI (XNOR). U zavisnosti od operacije koju izvravaju dijele se na osnovna logika i izvedena logika kola. U zavisnosti od tehnologije mogu biti: mehanika, elektromehanika, elektronska, optika, kvantna bioloka, hemijska itd. Osnovna su gradivna jedinica komponenti raunara kao to su aritmetiko logika jedinica , RAM memorija, ke memorija itd.NOT), ili izvedene logike operacije kao to su: NI (NAND), NILI (1.3. Osnovna logika kola Postoji nekoliko osnovnih logikih kola sa kojima se moe realizovati bilo koja digitalna mrea,odnosno bilo koje sloeno digitalno kolo.

1.3.1. Logiko I (AND) kolo Logiko I kolo obavlja operaciju logiko I nad dva ulazna signala, A i B.

Ulaz 1Ulaz 2I (AND)

ABA*B

000

010

100

111

Slika 3. I (AND) logiko kolo

Tabela 1. I (AND) logiko kolo

Funkcija koju obavlja logiko I kolo se moe opisati kao: Ako je A i B oboje jednako 1, onda je C jedinica. Ovo se moe vidjeti posmatranjem priloene tabele.

1.3.2. Logiko ILI (OR) kolo Sledee kolo koje emo opisati jeste logiko ILI kolo. Njegova osnovna funkcija se moe opisati sa: Ako je A jednako 1 ILI je B jednako 1 (ili su oba ulaza jedinica), onda na izlazu C imamo jedinicu. Ovo je prikazano u sledeoj tabeli.

Ulaz 1Ulaz 2ILI (OR)

ABQ

000

011

101

111

Slika 4. ILI (OR) logiko kolo

Tabela 2. ILI (OR) logiko kolo

1.3.3. Logiko NE (NOT) invertor Najjednostavnije logiko kolo se naziva invertor, ili logiko NE. Ono na izlazu daje negianu vrijednost ulazne veliine. Funkcija ovog kola opisana je sledeom tabelom.

Ulaz 1NE (NOT)

AQ

01

10

Slika 5. NE (NOT) Logiko kolo

Tabela 3. NE (NOT) logiko kolo

Iz tabele se vidi da ako na ulaz A dovedemo 0, na izlazu B dobijamo 1. S druge strane, ako na ulaz A dovedemo 1, na izlazu B dobiemo vrijednost 0.

Opisana tri logika kola pedstavljaju osnovna logika kola sa kojima se moe realizovati digitalna mrea bilo koje sloenosti. Meutim, u paksi, znatno ee se koriste izvedena logika kola tipa NI (NAND) i NILI (NOR). Ova dva kola su kombinacija I, odnosno ILI logikog kola, iza kojeg sledi invetor. Ova dva kola su kombinacija I, odnosno ILI logikog kola, iza kojeg slijedi invertor. Ova dva kola (NI i NILI) takoe su dovoljna za realizaciju bilo kakve digitalne mree, poizvoljne sloenosti. Sada cu dati opis ova dva kola sa logikim tabelama.

1.4.1. NI (NAND) koloUlaz 1Ulaz 2NI (NAND)

ABQ

001

011

101

110

Slika 6. NI (NAND) logiko kolo

Tabela 4. NI (NAND) logiko kolo1.4.2.NILI (NOR) koloUlaz 1Ulaz 2NILI (NOR)

ABQ

001

010

100

110

Slika 7. NILI (NOR) Logiko kolo

Tabela 5. NILI (NOR) logiko kolo

1.4.3. XILI (XOR) koloUlaz 1Ulaz 2XILI (XOR)

ABQ

000

011

101

110

Slika 8. XILI (XOR) logiko kolo

Tabela 6. XILI (XOR) logiko kolo

1.4.4. XNILI(XNOR)Ulaz 1Ulaz 2XNILI (XNOR)

ABQ

001

010

100

111

Slika 9. XNILI (XNOR) Logiko kolo

Tabela 7. XNILI (XNOR) logiko kolo

1.5. Logika kola sa diodama

Najprostija logika kola (logike kapije) se mogu konstruisati povezivanjem dioda, otpornika i jedinica za napajanje.

Na slici 15 je prikazana ema dvoulaznog diodnog I kola. Ulazne promenljive su oznaene sa A i B, a izlazna promenljiva sa Y. Povezivanjem bilo kog (ili oba) ulaza na masu, izlaz e biti iznad 0V za vrijednost pada napona na diodi, to e se ovde tumaiti kao nizak logiki nivo (logika nula). Povezivanjem oba ulaza na napon napajanja VCC , kroz diode nema struje i na izlazu se moe meriti napon VCC, to e se tumaiti kao visoki logiki nivo (logika jedinica).

Slika 10. Dvoulazno diodno I kolo Kombinaciona tabela koja sadri sve mogue varijacije ulaznih promenljivih je prikazana tablela. Prema konvencijama koje se koriste u Boole-ovoj algebri, za ovo kolo se moe napisati jednaina: Y = AB.ABY

0

0

1

10

1

0

10

0

0

1

Tabela 8. Kombinaciona tabela za I kolo

Na slian nain se moe konstuisati diodno ILI kolo (slika 11). Tu e se visoki logiki nivo na izlazu dobiti ako bilo koji ulaz ili oba ulaza dignemo na visoki nivo (VCC). Vezivanjem oba ulaza na masu, na izlazu se moe meriti OV to se tumai kao logika nula. Pripadajua kombinaciona tabela je data na slici 9, a Boole-ova jednaina glasi: Y = A + B

Slika 11. Dvoulazno diodno ILI koloABY

0

0

1

10

1

0

10

1

1

1

Tabela 9. Kombinaciona tabela za ILI kolo

Treba napomenuti da su navedena diodna logika kola od ograniene koristi. Pre svega, nisu ispunjeni uslovi u vezi ulaznih i izlaznih logikih nivoa dati na slici. Dolazi do daljeg pomeranja logikih nivoa ako, radi realizacije sloenijih logikih funkcija, meusobno poveemo ovakva logika kola.

1.6. Logiki invertor sa tranzistorom Veza bipolanog tranzistora prikazana na slici ostvaruje logiku NE funkciju. Oblik penosne karakteistike V0 = f (V1) je prikazan na slici. Promjenom vrijednosti otpornosti mogua su odgovarajua podeavanja na karakteristici.

Slika 12. Logiki invertor sa bipolarnim tranzistorima

Slika 13. Prenosna karakteristika logikog invertora

Osobina logikog invertora je da tranzistora ne provodi pri niskim vrijednostima ulaznog napona, u takvom sluaju izlazni logiki nivo se nalazi u blizini napona napajanja (VCC).

Logika nula na izlazu e se dobiti dovoenjem tranzistora u oblast zasienja. Preduslov za to je prisustvo ulaznog napona koji odgovara logikoj jedinici: na taj nain e se preko otponika R1 obezbediti potrebna bazna struja tranzistor. Pri promjeni stanja izmeu zakoenja i zasienja, tranzistor prolazi i kroz aktivnu (pojaavaku) oblast ali se taj segment ne koristi kod logikog invertora.

Prikazani logiki invertor se moe smatrati za pravo logiko kolo poto daje stabilne logike nivoe i ima odgovarajue margine smetnji. Mogu se pojaviti problemi oko brzine ada poto zavisno od nivoa zasienja, iskljuenje tranzistora moe da traje relativno dugo.

1.7. DTL i TTL kola

Sloenija logika kola moemo izgraditi kombinacijom kola iz taaka i (DTL Diode Transisto Logic sklopovi) ili isto u tranzistorskoj tehnici (TTL Transistor Transistor Logic sklopovi).

Slika 14. prikazuje DTL NL kolo zajedno sa svojom kombinacionom tabelom. Komponente D1, D2, R1 ostvauju logiku I funkciju, na njih se nadovezuje tranzistorski invetor. Diode D3 i D4 su potrebne radi podeavanja ulaznih logikih nivoa. Bez njih bilo bi nesigurno zakoenje tranzistora odnosno ne bi se mogla obezbediti odgovarajua margina smetnji pri niskom logikom nivou na ulazu.

Slika 14. Ni kolo u DTL tehnici sa svojom kombinacionom tabelom

Na slici 15. je prikazano TTL NI kolo. Izlazni stepen je een na slian nain kao kod DTL kola, s tim da je potreban jedan dodatni tranzistor (Q2) za pojaanje struje. U ulaznom stepenu ulogu dioda igra jedan specijalan vieemitorski tranzistor (Q1).

Ako se na bilo kom ulazu pojavi nizak logiki nivo, tranzistor Q1 e aditi na ivici aktivnog reima poto dobija baznu struju iz VCC-a preko otpornika R1 ali mu je kolektorska struja piblino nulte vrijednosti. U tom sluaju tranzistori Q2 i Q3 su zakoeni i na izlazu je visok logiki nivo. Dovoenjem visokog logikog nivoa na sve ulaze, tranzistor Q1 prelazi u inverzni aktivni reim (emitor na viem potencijalu od kolektora), daje baznu struju za tranzistor Q2 koji onda pobuuje tranzisto Q3 i na izlazu se uspostavi nizak logiki nivo.

Slika 15. TTL NI kolo

Uz pomo slinih tranzistorskih kola mogu se reeiti i druge i sloenije logike funkcije. Familija TTL kola je bila prva familija logikih kola koja je proizvedena u integrisanoj tehnici i to u velikim koliinama i sa puno azliitih logikih funkcija. Dugo godina su inili osnovnu digitalne elektronike.

Pvobitne varijante TTL kola su do danas ve zastarele ali novije vrijednosti su i dan danas konkurentne. Zavisno od podfamilije, potronja i brzina im je osrednja ili velika u odnosu na druge familije logikih kola. Napon napajanja im je redovno 5V, ulazni logiki nivoi su VIHmin = 2V, VILmax = 0,8V, a izlazni VOHmin = 3,5V, VOLmax = 0,3V (tipine vrijednosti; kod pojedinih kola odnosno kod razliitih proizvoaa mogu se pojaviti odstupanja). Moe se uoiti izvesna asimetrija u marginama smetnji za nizak i visok logiki nivo. Manja magina smetnji pri niskom logikom nivou je opravdana jer zasieni tranzisto obezbeuje izlaznu taku male impedanse to dobro priguuje smetnje.

1.8. ECL logika kola I ECL (Emitter Coupled Logic) kola se ostvaruju bipolarnim tranzistorima. Poto je zasienje bipolanog tranzistora glavna prepreka za postizanje vee brzine, kod ovih kola se aktivni reim koristi za predstavljanje jednog od logikih nivoa. Iz aktivnog reima mogu je brz prelazak u zakoenje i kontra. Jedno posto kolo, ILI funkcija ostvarena u ECL tehnici, pikazana je na slici, zajedno sa svojom prenosnom karakteistikom.

Dovoenjem niskog logikog nivoa (V1 < -1,5V) na oba ulaza, zakoi se Q1 i Q2, a Q3 je u aktivnom reimu. Zahvaljujui aktivnom reimu, Q3 odvodi jedan deo bazne struje tranzistora Q4 to dovodi do smanjenja struje kolektora istog tranzistora i do smanjenja izlaznog logikog nivoa na nizak nivo. Ako se na bazu bilo kog od tranzistora Q1 ili Q2 dovede visok logiki nivo (V2 > -1V), dotini tranzistor prelazi u aktivni reim i zakoi tranzistor Q3. Pri tome Q4 dobije veu baznu struju i podie izlaz na visoki logiki nivo.

Slika 16. ILI kolo u ECL tehnici (a) i prenosna karakteristika (b)

Pored ovde prikazanog ECL ILI kola realizovano je puno drugih logikih kola na slian nain i razvoj time nije stao. Izale su na trite nove familije ECL10K i ECL 100K. ECL kola nisu pogodna za industrijsku primjenu, redovno se koriste z realizaciji centralnih jedinica velikih digitalnih raunara.

1.9. I2L logika kola

Razvojem digitalne tehnike pojavila se potreba za integracijom to sloenijih funkcija na silicijumsku ploicu date povrine. Tako su prvo razvijena SSI kola (Small Scale Integation), zatim MSI (Medium Scale Integation), LSI kola (Lage Scale Integration) i VLSI kola (Very Large Scale Integration), uz sve veu gustinu pakovanja.

Jedan pavac razvoja je bio razvoj to manjih tranzistora i dugih komponenti, sa druge strane istraivanja su kola sa to manjim brojem elemenata po elementarnoj logikoj funkciji. Tako je formirana I2L familija logikih kola. Osnovne komponente su i ovde bipolarni tranzistori, ovde redovno u izvedbi sa vie kolektora (slika 22).

Slika 17. ILI odnosno NILI logiko kolo ostvareno u I2L tehnici

Prikazano kolo istovremeno osvaruje vei broj logikih funkcija. Nizak logiki nivo na izlazu je predstavljen zasienjem tranzistora koji formira taj izlaz (VOL = VCEsat 0,1V). Visoki logiki nivo na izlazu je definisan ulaznim naporom tranzistora koji ini ulazni deo sledeeg kola (VOH = VBEsat 0,8V). Moe se zakljuiti da je kod I2L kola udaljenost logikih nivoa (logika amplituda) male vrijednosti, odavde sledi da e biti male margine smetnji i primjena ovih kola u industrijskoj sredini nije preporuljiva.

LITERATURA1. Ratko Opai, Elektronika I; Zavod za udbenike i nastavna sredstva, Beograd 2002.

2. Mr. Nandor Burany, Osnovi elektronike, 1995.3.

3. (5 August 2002) Semiconductor Spintronics and Quantum Computation, Berlin, Germany: Springer-Verlag ISBN 978-3-540-42176-4. URL accessed 28 November 2012.

4. Bostock, Geoff (1988). Programmable logic devices: technology and applications, New York: McGraw-Hill ISBN 978-0-07-006611-3. URL accessed 28 novembar 2012.

5. (1992) Field Programmable Gate Arrays, Boston, MA: Kluwer Academic Publishers ISBN 978-0-7923-9248-4. URL accessed 28 Novembar 2012.Stranica rada za obrazloenje mentora , ocjene strunog rada i potpis ispitne komisije

Prostor za obrazloenje strunog rada

Ocjena pismenog dijela strunog rada__________________________;

Ocjena odbrane strunog rada_______________________;

Opta ocjena strunog rada___________________.

Ispitna komisija:

Precjednik ispitne komisije:________________________; Stalni lan: _____________________________________; Ispitiva: _____________________________________.