Sadržaj - leda.elfak.ni.ac.rsleda.elfak.ni.ac.rs/education/PAIK/predavanja...26.04.2016. 1 Projektovanje analognih integrisanih kola Prof. Dr Predrag Petković, Dejan Mirković

26.04.2016. 1

Projektovanje analognih integrisanih kola

Prof. Dr Predrag Petković,Dejan Mirković

Katedra za elektronikuElektronski fakultet Niš

LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.rs/

29.03.2016


Sadržaj:I. UvodII. Projektovanje CMOS operacionih

pojačavačaIII. Projektovanje CMOS operacionih

pojačavačaIV. Planiranje rasporeda modula


2

29.03.2016

Sadržaj:3. Projektovanje CMOS operacionih pojačavača

3.1. Struktura CMOS operacionog pojačavača3.2 Faze projektovanja CMOS OpAmpa3.3 Polarizacija OpAmpa3.4 Kompenzacija OpAmpa3.5 PSRR3.6. Projektovanje dvostepenog CMOS operacionog

pojačavača


3



3.5. Potiskivanje napona napajanja kod CMOS OpAmpŠta je PSRR?Kako utiče VDD na izlaz?Kako utiče VSS na izlaz?

Projektovanje CMOS operacionih pojačavača

26.04.2016.


3.5. Potiskivanje napona napajanja kod CMOS OpAmp


26.04.2016.


3.5. Potiskivanje napona napajanja kod CMOS OpAmpUmesto Av i Add, posmatramo uticaj na jedinični bafer


26.04.2016.


3.5. Potiskivanje napona napajanja kod CMOS OpAmpPribližni model za PSRR+


26.04.2016.

Kako se Vdd preko Ccprenosi na izlaz?


3.5. Potiskivanje napona napajanja kod CMOS OpAmpPribližni model za PSRR+1. M7 održava konstantnu

struju ID6 za konstantno VSS. Zato je VSG6 konstantno Ukoliko se VDD menja, promena se prenosi na G6.

2. Vdd (naizmenična komponenta) preko gejta M6 i Ccprenosi se na izlaz

3. Takođe, Vdd preko CGD6 vezana za drejn M6.Cc prenosi VDD na izlaz.Treba ga eliminisati.


26.04.2016.


3.5. Potiskivanje napona napajanja kod CMOS OpAmpPribližni model za PSRR+


26.04.2016.

Na višim frekvencijama reaktansa Cc mala, tako da se kompletna promena Vdd preslikava na izlaz.M6 se ponaša kao dioda i prenosi sva premašenja VDDna izlaz.


3.5. Potiskivanje napona napajanja kod CMOS OpAmp


26.04.2016.

GII Av (0)/gds6

GII Av (0)/gds6GB|p2|


3.5. Potiskivanje napona napajanja kod CMOS OpAmpPribližni model za PSRR-


26.04.2016.

Veza preko Cgd7slaba




26.04.2016.

Veza preko Cgd7slaba, jača je preko rds7




26.04.2016.

Šta je Zout ?




26.04.2016.

PSRR- mnogo bolji od PSRR+

Poboljšava se kaskodnom spregom

p=


3.6. Projektovanje dvostepenog CMOS OpAmpa


26.04.2016.

VSS LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.rs/

3.6. Projektovanje dvostepenog CMOS OpAmpa3.6.1 Osnovne jednačine


26.04.2016.

DS2 ),1()(

21

0 ,2

)(

V-VVVVVL

WCI

-VVVVVVVL

WCI

TGSDSTGSoxd

TGSDSDSDS

TGSoxd

LW S

LWKCK ox ;´ ;´

DSTGSd

TGS V-VVIVV ; 2


3.6.2 Definisanje DC uslova radaSvi tranzistori u zasićenju.M4 ne može da se dovede u zasićenje samo polarizacijom.Uslovi da M4 bude u zasićenju:1) Usvojiti da je VSG3=VSG4 = VSG6.

Tada je I3=I4 (= I1=I2=I)I5=2I

gejt i drejn M4 na istom potencijalu - zasićenje2) Za VSG4 = VSG6, tada I6 = (S6/S4)I43) Istovremeno je, VGS5=VGS7, tako da je

I7 = (S7/S5)I5=(S7/S5)(2I4)


26.04.2016.


3.6.2 Definisanje DC uslova rada4) Iz ravnotežnog uslova I6 = I7sledi I6=(S6/S4) I4=(S7/S5)(2I4) = I7, odnosno

S6/S4=2S7/S5

5) Kada je ispunjen ovaj „ravnotežni” uslov tada je VDS4= VDS3, odnosno VDG4=0 čime je obezbeđeno da M4 radi u oblasti zasićenja


26.04.2016.


3.6.2 Definisanje DC uslova rada6) Maksimalni DC napon na ulazu


26.04.2016.

;111D TGSS VVV

(min)1033

5(min)103

3

3(max)in - -2

TTd

DDTTd

DD VVIVVVIVV

11111D TSGS VVVVV

1311D1 TGSDDTinG VVVVVVV


3.6.2 Definisanje DC uslova rada7) Minimalni DC ulazni napon


26.04.2016.

(max)11

1111 2

Td

SGGS VIVVV

(max)11

11in1 2

Td

SGS VIVVV

)sat(51S DSSS VVV )sat(5(max)1

1

1(min)in 2

DSSSTd VVVIV

1(max)11

1in 2

STd VVIV

)sat(5(max)11

5(min)in DST

dSS VVIVV


3.6.3 Definisanje dinamičkih uslova rada

Parametri I stepena:gm1=gm2=gmI; gds2+gds4=GI; Parametri II stepena:gm6=gmII; gds6+gds7=GII


26.04.2016.


3.6.3 Definisanje dinamičkih uslova rada1. Pojačanje I stepena

2. Pojačanje II stepena


26.04.2016.

)(2

425

1

42

11

I

ggg

gA m

dsds

mv

)(2

766

6

76

62

I

ggg

gA m

dsds

mv


3.6.3 Definisanje dinamičkih uslova rada3. Proizvod pojačanja

i propusnog opsegaGB


26.04.2016.


3.6.3 Definisanje dinamičkih uslova rada4. Slew rate

Sposobnost prvog stepena da puni/prazni Cc:I5=Cc(dV/dt)

SR=(V/t)=I5/Cc

I5=SR*Cc


26.04.2016.


3.6.3 Definisanje dinamičkih uslova rada5. Nedominantni pol

p2:

6. Nula u desnoj poluravni


26.04.2016.


3.6.3 Definisanje dinamičkih uslova rada7. Margina faze

Za 60o

Uslov da je nula >10GB


26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaSpecifikacija zahteva:1. DC pojačanje, Av(0)2. Pojačanje x propusni opseg, GB3. Margina faze (ili vreme uspostavljanja)4. Opseg DC ulaznog signala (Input common-mode range,

ICMR)5. Kapacitivnost opterećenja, CL6. Slew-rate, SR7. Opseg izlaznog napona8. Snaga disipacije, Pdiss


26.04.2016.





26.04.2016.





26.04.2016.





26.04.2016.





26.04.2016.





26.04.2016.





26.04.2016.





26.04.2016.





26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:1. Izabrati najmanju dužinu kanala pri kojoj

modulacija dužine može da se zanemari(preporuka min 4)

2. Izračunati minimalnu vrednost Cc, za datu marginu faze ako je z > 10GB (za 60° )

3. Odrediti minimalnu vrednost I5


26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:4. Izračunati S3 na osnovu maksimalnog ulaznog

napona

4a. Proveriti da pol koji unose Cgs3 i Cgs4 =Cgs3 nije dominantan (veći od > 10GB)


26.04.2016.

oxgs CLWC 333 67.0LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.rs/

3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:5. Izračunati S1 (S2) da bi se dobio željeni GB


26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:6. Izračunati S5 na osnovu minimalne vrednosti ulaznog

napona:6.a Izračunati VDS5(sat)

6.b Izračunati S5


26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:7. Izračunati S6 uz pretpostavke da7.a p2=2.2GB

7.b VSG4=VSG6:

7.c


26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:8. Izračunati I6

8.a Proveriti da li S6 zadovoljava zahteve za Vout(max) i korigovati ako treba. (Vout(max)= VDD – VDS6(sat))


26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:9. Izračunati S7

tako da se zadovoljava odnos struja I5 i I6

9.a Proveriti da li S7 zadovoljava zahteve za Vout(min) i korigovati ako treba. (Vout(min)= |VSS – VDS7(sat)|)


26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:10. Proveriti pojačanje i snagu disipacije

10.a Pojačanje

10.b Disipacija:


26.04.2016.

)()(2

766425

62

IIggA mm

v

))(( 65 SSDDdiss VVIIP


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:11. Ukoliko NIJE zadovoljeno:11.a Pojačanje:

Smanjiti I5 i I4, ili povećati S2 i/ili S6Ponoviti prethodni postupak dok se dobije željeno pojačanje.


26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:11. Ukoliko NIJE zadovoljeno:11.b Disipacija:

JEDINO mogu da se smanje I5 i I6, što će zahtevati povećanje S nekih drugih tranzistora kako bi se zadovoljili zahtevi za dinamičkim opsegom ulaznih i izlaznih signala.


26.04.2016.


3.6.4 Faze projektovanja dvostepenog OpAmpaAlgoritam:12. Simulacijom proveriti ostale specifikacije


26.04.2016.


3.6.5 Primer projektovanja dvostepenog OpAmpaProjektovati dvostepeni operacioni pojačavač koji

ispunjava sledeće zahteve:1. Av > 3000V/V; 2. GB = 5MHz;3. SR > 10V/s;4. Margina faze > 60o

5. 0.5V <Vout< 2V6. ICMR = 1.25V do 2V7. Pdiss ≤ 2mW8. VDD = 2.5V; VSS = 0V


26.04.2016.


3.6.5 Primer projektovanja dvostepenog OpAmpaPoznato je KN’=120 A/V2, KP’=25 A/V2 ,

VTN = -VTP= 0.5 V, N =0.06 V-1 , P =0.08 V-1

= 0.125 m; Cox = 6 fF/μm2

Pretpostaviti da je pojačavač opterećen kapacitivno sa

CL = 10 pF


26.04.2016.


3.6.5 Primer projektovanja dvostepenog OpAmpaRešenje:?

1. Izračunati minimalno CC:

2. Izabrati minimalnu vrednost CC=3pF

3. Izračunati


26.04.2016.


3.6.5 Primer projektovanja dvostepenog OpAmpaRešenje:?4. Izračunati S3 na osnovu ICMR i VT u

najnepovoljnijem sučaju od VT = ±0.15 V


26.04.2016.



5. Proveriti da li je p3 > 10GB:

Očigledno je p3 > > 10GB=50 MHz


26.04.2016.



6. izračunati gm1:

Odatle sledi:


26.04.2016.



7. izračunati VDS5:

Odatle sledi:


26.04.2016.



8. Za marginu faze od 60o :

znajući da je:

određujemo iz


26.04.2016.

1905.1883010150105.942

6

6

44

66

SggS

m

m



9. Izračunati I6:

9.a Provera


26.04.2016.

1907.32)25.2(1025

105.942)('' 6

6

(max)6

6

(sat)66

66

outDD

m

DS

m

VVKg

VKgS LEDA - Laboratory for Electronic Design Automation

http://leda.elfak.ni.ac.rs/


10. Izračunati S7:

10.a Provera:Vout(min)=VDS7(sat) < 0.5V?


26.04.2016.

V5.0V 281.02010120

10952 '

226

6

7

7(sat)7

TN

d

T

dDS SK

IIV



11.a provera pojačanja:

26.04.2016.

)()(2

766425

62

IIggA mm

v




11.b provera disipacije:

26.04.2016.

mW 3125.0)05.2)(10951030(mW 2 66 dissP

))(( 65 SSDDdiss VVIIP


26.04.2016. 59

Šta smo naučili? Šta se očekuje da znamo?

1. Algoritam projektovanja dvostepenog CMOS opampa

2. Definicija PSRR3. Navesti osnovne parametre za

specifikaciju zahteva projektovanja dvostepenog CMOS opampa



60

Šta se očekuje da znamo?1. Kako VDD utiče na izlazni napn dvostepenog OPAMP

sa milerovom kompenzacijom?2. Kako VSS utiče na izlazni napn dvostepenog OPAMP sa

milerovom kompenzacijom?3. Uporediti PSRR+ i PSRR- sa stanovišta kontrole

njihovog uticaja kod dvostepenog OPAMP sa milerovom kompenzacijom

4. Poništavanje NDP baferom sa izlaznom otpornošću? 5. Poništavanje NDP rednim otpornikom?6. Dimenzionisanje tranzistora koji ima funkciju rednog

otpornika.LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.rs/


26.04.2016. 60

26.04.2016. 61

Sledeće nedelje

Projektovanje kaskodnih CMOS operacionih pojačavača (teleskopski)



Documents

Sadržaj - leda.elfak.ni.ac.rsleda.elfak.ni.ac.rs/education/PAIK/predavanja...26.04.2016. 1 Projektovanje analognih integrisanih kola Prof. Dr Predrag Petković, Dejan Mirković