-
NAPONSKI KONTROLISANA LINIJA ZA KAŠNJENJE DIGITALNIH
SIGNALAGoran Jovanović, Mile Stojčev, Elektronski fakultet u
Nišu
Sadržaj – U ovom radu opisana je arhitektura i date
superformanse linije za kašnjenje visoke rezolucije koja sekoristi
kao osnovni gradivni blok u test i mernoj opremi.Linija za
kašnjenje se implementira kao dvostruka DLLpetlja, pri čemu se prva
petlja realizuje kao digitalna a drugakao analogna.1. UVOD
Mogućnost da se kod visoko performansnih analognih idigitalnih
elektronskih sistema manipuliše sa impulsima kojekarakteriše veoma
fina vremenska rezolucija predstavljaznačajan projektantski izazov.
Testna i merna instrumentacijasu tipične aplikacije kod kojih se u
procesima uzorkovanja igenerisanja signala javlja potreba za
korišćenjem veoma finevremenske rezolucije. Obično kod ovakvih
sistema,frekvencija uzorkovanja je značajno veća od
maksimalneučestanosti sa kojom se prihvataju podaci, tako da
tajmingpodataka mora biti dobro kontrolisan i održavan sa
velikompreciznošću. Tipične aplikacije kod kojih se zahteva
preciznoodržavanje i generisanje signala sa finom
vremenskomrezolucijom su ultrazvučni merači protoka fluida [1],
VLSIautomatska testna oprema [2], logički analizatori [3], itd.Kod
ovih sistema, rezolucioni interval pojavljivanjausponskih i
opadajućih ivica impulsa je reda od 25ps – 1ns.
DLL (Delay Locked Loops) i PLL (Phase Locked Loops)se često
koriste u elektronskim sistemima kao osnovnigradivni blokovi koji
obezbeđuju generisanje i distribucijuimpulsa sa strogo
kontrolisanim kašnjenjem i finomrezolucijom. Sa aspekta upravljanja
DLL je jednostavnijekolo u odnosu na PLL, ali se karakteriše
ograničenimopsegom regulacije kašnjenja (
-
poznato, i za red veličine je manje od željenog kašnjenja, paga
zbog toga nećemo razmatrati.
VH+
VH−
V L
CLK
in
V+
V-
Vm
td HLtd LH
tCLK
out
T/2 T/2
Slika 3. Talasni oblik napona u liniji za kašnjenjeAnalizom
slike 3, dobijena su vremena kašnjenja prednje
i zadnje ivice koja su data izrazima
)(1
−+ −= VVICt HLHd (1)
i
)(2
−+ −= HHLd VVICt (2)
ako je tdLH=tdHL=τ tada imamo
τ = VIC ∆ (3)
gde je ∆V=VH+−V−= V+−VH−.Kod realizacije DL2 cilj nam je da
ostvarimo linearnu
kontrolu kašnjenja a da se pri tome držimo sledeće ideje:promenu
svakog od parametara treba vršiti individualno i bezefekta na druge
parametre, ili vršiti istovremeno promenudva ili tri parametra uz
postizanje odgovarajućegkompromisa. U opštem slučaju kada se
posmatra izlaznaveličina (u našem slučaju kašnjenje) tada treba
težiti tome dapromena nekog parametra treba da bude ortogonalna
uodnosu na promenu drugih parametara.
Kao što se vidi iz jednačine (3) kašnjenje τ se možeregulisati
promenom parametara C, I i ∆V. Kašnjenje jeproporcionalno
kapacitivnosti kondenzatora C i naponu ∆V, aobrnuto proporcionalno
struji I. Treba naglasiti da se konde-zator može integrisati i
izvesti kao varikap dioda ali se njenakapacitivnost nelinearno
menja od napona polarizacije diodeVd, tako da će u konačnom
kašnjenje biti nelinearna funkcija,pa zbog toga ovo rešenje nećemo
usvojiti.
Talasni oblik napona u funkciji promene struje I kao
iodgovarajuća promena kašnjenja prikazane su na slici 4. Kaošto se
vidi sa slike 4, i pored toga što se promena struje vršilinearno,
efekat koji se odnosi na postignuto kašnjenje jenelinearan. Ovakav
rezultat je bilo realno očekivati s obziromna oblik jednačine (3).
Ponovo, izbor parametra I nijepogodan kao rešenje za regulaciju
kašnjenja.
Treći parametar koji možemo menjati je napon ∆V. Ovose može
postići promenom praga histerezis napona VH+ i VH−u toku pozitivne
i negativne poluperiode taktnog signala,respektivno. Efekti promene
pragova histerezis napona suprikazani na slici 5. Sa slike 5 se
vidi da je promena
kašnjenja linearna pa smo zbog toga odlučili da
predložimorešenje analogne linije za kašnjenje koja će biti
zasnovano napromeni napona ∆V.
t
hysteresis+VH-VH
T/2 tdHL T/2 ttdLH
V L
CLK1
CLKout
I2,i i=1,..,5
I1,i i=1,..,5
Slika 4. Talasni oblik napona u liniji za kašnjenje pripromeni
struje I
t
+VH
-VH
T/2tdLH T/2 ttdHL
CLK
out
CLK1
V L
Slika 5. Talasni oblik napona u liniji za kašnjenje pripromeni
napona ∆V
4. REALIZACIJA ANALOGNE LINIJE ZAKAŠNJENJA
Na slici 6 prikazana je principijelna blok šema linije
zakašnjenje. Liniju za kašnjenje čine tri celine: integrator INčija
struktura je identična kao na slici 2, generator pragovahisterezis
napona GH i komparator K. Na izlazu integratoradobija se trapezni
talasni napona VL, kao onaj na slici 3.Gradivni blok GH čine
komutator SW2 i dva izvorareferentnih napona VH+ i VH−. U toku
pozitivne poluperiodesignala CLK1 na izlazu GH se generiše napon
VH+, a u tokunegativne poluperiode napon VH−. Komparator K
upoređujeamplitude signala na neinvertujućem i invertujućem ulazu,
iu zavisnosti od njihove vrednosti generiše na svom
izlazupravougaone impulse kod kojih se kašnjenje menja kao naslici
5.
Osnovni problem koji se u ovom slučaju javlja odnosi sena
stabilno i tačno generisanje granica histerezisa. U konkre-tnom
slučaju predloženo je rešenje koje je prikazano na slici7. Kolo
čine tri tranzistora M1, M2 i M3. Tranzistori M1 i M3su povezani
kao dinamičke otpornosti, a na ulaz tranzistoraM2 dovodi se napon
VC kojim se određuje iznos kašnjenja.Izlazi kola sa slike 7 su VH+
i VH−.
Zavisnost napona VH+ i VH− u funkciji kontrolnog naponaVC
prikazana je na slici 8. Kao što se vidi sa slike 8, za opsegnapona
od 1V do 4V pri naponu napajanja Vdd =5V dobijajuse prave i
inverzne linearno balansirane vrednosti napona VH+i VH−.
40
-
CLK1
I1
I2
Vb+
Vb-
C
VH+
VH-
CLKoutVC VH
VLSW1
SW2
V+
V+
IN
K
GH
Slika 6. Principijelna šema linije za kašnjenje
VC
VH-
VH+
M1
M2
M3
V+Vgs3
Vgs2
Vgs1
Slika 7. Šema kola za linearnu regulaciju histerzis naponaVH+ i
VH−
0.5V 1.0V 2.0V 3.0V 4.0V 4.5V0V
2.0V
4.0V
6.0V
VH+
VH-
VcSlika 8. Promena napona VH+ i VH− u funkciji napona VCŠema
bloka GH prikazana je na slici 9, a kompletna šema
analogne linije za kašnjenje na slici 10. Blok IN sa slike 10
jemodifikovana verzija bloka IN sa slike 6. Upotrebljeni
sutranzistori M1, M4 i M5, M6, M7. Tranzistori M1 i M4 se
koristekao strujni generatori a tranzistori M5, M6, M7
obezbeđujukorektnu polarizaciju strujnih generatora. Veličina
struja I1 iI2 određena je naponom VB (bias napon).
VC
VH+
VH-
VH
CLK1
M1
M2
M3
M4
M5
SW2
V+
Slika 9. Šema kola za generisanje histerezis napona VH
VC
VH+
VH-
CLK1
M8
M9
M10
M12
M11
Vbp+
Vbn-
VB
C=1pF
M1
M2
M4
M3
M6
M5
M7
VH
VL
CLKout
V+V+
V+
I1
I2
SW1
SW2 VH
Slika 10. Kompletna šema linije za kašnjenje
0V
2.0V
4.0V
6.0V
0s 0.2us 0.4us 0.6us 0.8us 1.0us
VH+ VH-3.6V
3.4V
3.2V
3.0V
1.4V
1.6V
1.8V
2.0V
VH+
VH-
CLK1
CLK
out
t
30ns 60ns0V
2.0V
4.0V
5.0V
530ns 560ns0V
2.0V
4.0V
5.0V
Slika 11. Talasni oblik napona u liniji za kašnjenje
dobijenisimulacijom
41
-
5. SIMULACIJARezultati Spice simulacije naponski kontrolisane
linije za
kašnjenje, sa slike 10, pri frekvenciji taktne pobudefCLK=1MHz
(najnepovoljniji slučaj) i naponu napajanjaVdd=5V dati su na slici
11. Simulacija je izvršena samodelima 1.2µm CMOS tehno-logije
(double metal - doublepoly). Na slici 11 prikazan je oblik ulaznog
takta CLK1,trapezoidnog napona VL, histerezis napona VH i
zakašnjeniizlazni signal CLKout. Pri simulaciji su zadavane
različitevrednosti kontrolnog napona VC (2.8V, 3.2V, 3.6V, 4V)
štoje izazivalo promene histerezis napona VH+ (3.6V, 3.4V,3.2V, 3V)
i VH− (1.4V, 1.6V, 1.8V, 2V).
Na slici 12 prikazano je kašnjenje prednje i zadnje ivicesignala
u opsegu od 39 do 51ns (obeleženo kružićima), kojese može
regulisati promenom kontrolnog napona VC ugranicama od 2.8V do 4V.
Punom linijom je označenaidealno linearna karakteristika kašnjenja
(teorijska prava).
2.6 2.8 3 3.2 3.4 3.6 3.8 438
40
42
44
46
48
50
52
VC [V]
τ [n
s]
1 V
10 n
s
Slika 12. Kašnjenje u funkciji kontrolnog napona VC
2.6 2.8 3 3.2 3.4 3.6 3.8 4-1
-0.5
0
0.5
1
1.5 x 10-3
VC [V]
ττd
Slika 13. Relativno odstupanje karakteristike kašnjenja
odlinearnog
Kao što se vidi sa slike 12, opseg regulacije DL2 iznosi10ns, a
to znači da je DLL1 u ovom slučaju realizovana san=128 ćelija za
kašnjenje, kako bi se pokrio ceo opsegregulacije kašnjenja od 0 do
2π radijana. Za rad u jednomizabranom opsegu TCLK / n iznosi
1000ns/128=7.8125ns. Priovome treba imati u vidu da sredina opsega
treba da bude prinaponu VC=3.4V, a maksimalne promene VC budu
ugranicama od 2.9V do 3.9V.
Relativna greška kašnjenja u funkciji kontrolnog naponaVC za
usponsku i opadajuću ivicu signala prikazana je na slici13. Kao što
se vidi sa slike 13, maksimalna relativna greška uopsegu regulacije
∆τ/τ je manja od 0.05% što odgovaravremenu ∆τ =25ps.
6. ZAKLJUČAK
U radu je opisano jedno rešenje DLL petlje koja se koristiza
precizno i tačno generisanje impulsa u okviru mernoginstrumenta.
Petlju čine dve petlje: prva je digitalna a drugaanalogna.
Digitalnom petljom se generišu signali sa grubomvremenskom
rezolucijom, a analognom signali sa finomrezolucijom. Rezultati
simulacije pokazuju da se prifrekvenciji od 1MHz i pri promeni
kontrolnog napona VC od2.9V do 3.9V može ostvariti kontinualna
promena kašnjenjasa greškom manjom od 25ps. Ovakva linija za
kašnjenje semože implementirati u CMOS tehnologiji.
LITERATURA
[1] V. Pavlović, et all, “Realization of the Ultrasonic
LiquidFlowmeter Based on the Pulse-Phase Method,”Ultrasonics 35
(1997) 87-102.
[2] S. Taylor, “A High Performance GaAs Pin ElectronicsCircuit
for Automatic Test Measurement,” IEEE J. ofSSC, vol. 28, pp.
1023-1029, October 1993.
[3] Tektronix, “Introduction to Logic Analysis: A HardwareDebug
Tutorial,” Beaverton, Oregon, USA, 2000.
[4] Y.Moon, J.Choi, K.Lee, et all, “An All-AnalogMultiphase
Delay-Locked Loop Using a Replica DelayLine for Wide-Range
Operation and Low-JitterPerformance,” IEEE J. of SSC, vol.35, No.3,
pp. 377-384, March 2000
Abstract – This paper describes the architecture andperformance
of high-resolution delay line used as a basicbuilding block in test
and measuring equipment. The delayline is implemented as a dual
delay locked loops, the first isdigital, and the second one is
analog.
VOLTAGE CONTROLLED DELAY LINE FORDIGITAL SIGNAL
Goran Jovanović, Mile Stojčev
42
NAPONSKI KONTROLISANA LINIJA ZA KAŠNJENJE DIGITALNIH SIGNALA1.
UVODLITERATURA
