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概要LogiCORE™ の AXI インターコネク ト IP は、1 つ以上のメ

モ リマップ方式 AXI マスター デバイス と、 1 つ以上のメモ

リ マップ方式のスレーブ デバイスを接続します。 AXI イン

ターフェイスは、ARM® の AMBA® AXI 仕様のバージ ョ ン

4 に準拠しています。 この仕様には AXI4-Lite 制御レジスタ

インターフェイスのサブセッ ト も含まれます。

メモ : AXI インターコネク ト コアは、メモ リマップ方式の転

送のみを前提に構成されているため、AXI4-Stream による転

送には適用できません。AXI4-Stream インターフェイスを備

えた IP は、通常同種の IP ど う し、および DMA IP と接続さ

れます。

AXI イ ン ターコネ ク ト コ アは、 Xilinx® Platform Studio(XPS) ソフ ト ウェアに含まれる、 非暗号化、 ライセンス不要

(無償) のプロセッサ コア (pcore) と して提供されます。 これ

は、 ISE® Design Suite で も提供され、 CORE Generator™ツール フローを介してエンベデッ ド以外のデザインで使用

できます。

機能XPS ツール フローでは、 AXI インターコネク ト コアの全機

能を使用できます。 CORE Generator ツール フローでは、 こ

のセクシ ョ ンで後述されているよ うに、 全機能のサブセッ ト

がサポート されています。

XPS でサポート される機能XPS ツール フローでサポート される AXI インターコネク トコアの機能は、 次のとおりです。

• AXI プロ ト コル (AXI3、 AXI4、 AXI4-Lite) に準拠した

次の機能

• 最大バース ト長 256 のインク リ メンタル (INCR)バース トが可能です。

• 宛先が AXI3 スレーブ デバイスの場合、 16 ビートを超える AXI4 バース トにはト ランザクシ ョ ンを分割する変換を加えます。

• 複数のアドレス デコード範囲を持つスレーブ デバイスで使用する場合、 REGION 出力を生成します。

• USER 信号が存在する場合、 それを各チャネルに伝搬します。 その場合、 USER 信号幅はチャネルごとに独立して設定できます (オプシ ョ ン)。

• サービス品質 (QoS) 信号が存在する場合、それを伝搬します。 この信号は AXI インターコネク ト コアでは使用しません (オプシ ョ ン)。

• インターフェイス データ幅

• AXI4 : 32、 64、 128、 256、 512、 1024 ビッ ト• AXI4-Lite : 32 ビッ ト

• アドレス幅 32 ビッ ト

LogiCORE IPAXI インターコネク ト (v1.03.a)

DS768 2011 年 6 月 22 日 Product 製品仕様

LogiCORE IP

コア仕様

サポート対象のデバイス ファ ミ リ(1)

1. サポート される派生デバイスの リ ス トは、 IDS Embedded Editionの派生デバイス サポート を参照して ください。

Zynq™-7000、 Artix™-7、 Virtex®-7、Kintex™-7、 Virtex-6、 Spartan®-6

サ ポ ー ト 対象 のユーザー インターフェイス

AXI4、 AXI4-Lite、 AXI3

リソース 周波数

コンフ ィ ギュ レーシ ョ ン

LUT FFDSP

スライス

ブロック RAM

最大

周波数

Config1 N/A N/A N/A N/A N/A

コア付属品

資料 Product 製品仕様

デザイン ファ イル Verilog、 VHDL

デザインの例 8 ページの図 1

テス トベンチ なし

制約ファ イル ユーザー制約ファ イル (UCF)

シ ミ ュ レーシ ョ ンモデル

なし

テスト済みデザイン ツール

デザイン入力ツールISE Design Suite 13.2 PlanAhead™ ツール、

XPS

シミュレーション(2)

2. ツールのサポート対象バージ ョ ンは、 『ISE Design Suite 13 : リリース ノート ガイ ド』 を参照してください。

Mentor Graphics ModelSim、Cadence Incisive Enterprise Simulator (IES)

合成ツール XST 13.2

サポート

ザイ リ ンクスのウェブサイ ト japan.xilinx.com/support よ り提供

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LogiCORE IP AXI インターコネク ト (v1.03.a)

XPS でサポート される機能 (続き)• コアのスレーブ インターフェイス (SI) は、 1 ～ 16 SI スロ ッ ト を含むよ うに構成でき、 接続された最大 16 個のマスター

デバイスからの ト ランザクシ ョ ンを受け入れます。 マスター インターフェイス (MI) は、 1 ～ 16 MI スロ ッ ト を含むよ う

に構成でき、 接続された最大 16 個のスレーブ デバイスへの ト ランザクシ ョ ンを発行します。

• 1 ～ 16 個のマスター デバイス と 1 ～ 16 個のスレーブ デバイスの接続

• マスターとスレーブを 1 対 1 で接続する場合、 AXI インターコネク ト コアでは必要に応じてアドレス範囲チェッ ク

を実行できます。 また、 データ幅、 ク ロ ッ ク レート、 プロ ト コルの変換、 レジスタのパイプライン処理、 データパス

のバッファー処理などのオプシ ョ ン機能も実行可能です。

• マスターとスレーブを 1 対 1 で接続し、変換またはアドレス範囲チェッ クのいずれも実行しない場合、AXI インター

コネク ト コアはワイヤと してインプリ メン ト され、 リ ソースを使用せず、 遅延やレイテンシも発生しません。

• ビルト イン データ幅変換

• マスターおよびスレーブの各接続では、 それぞれ独立したデータ幅 (32、 64、 128、 256、 512、 1024 ビッ ト幅のいず

れか) を使用できます。

- 内部クロスバーは、 ネイティブ データ幅が 32、 64、 128、 256、 512、 1024 ビッ トになるよ う なコンフ ィギュ

レーシ ョ ンが可能です。

- ク ロスバーのネイティブ データ幅と異なる幅のマスターおよびスレーブ接続ではデータ幅を変換します。

• よ りデータ幅の広いインターフェイスに変換する場合 (アップサイジング)、 データをパッ ク (結合) します。 それに

は、 アドレス チャネル制御信号によって許可する (CACHE 変更許可ビッ ト をアサートする) 必要があ り ます。

• よ りデータ幅の狭いインターフェイスに変換 (ダウンサイジング) する際に、そのままでは最大バース ト長を超えてし

ま う場合は、 バース ト ト ランザクシ ョ ンを複数のト ランザクシ ョ ンに分割できます。

• ビルト イン ク ロ ッ ク レート変換

• マスターおよびスレーブの接続は、 それぞれ独立したクロ ッ ク レート を使用できます。

• 内部クロスバーのネイティブ ク ロ ッ ク レートへ整数比 (N:1 および 1:N) の同期変換が可能です。

• 非同期クロ ッ ク変換にも対応しています (ただし、 同期変換よ り も多くのス ト レージを使用し、 よ り長いレイテンシ

が発生)。

• AXI インターコネク ト コアは、 SI および MI の各スロ ッ トに対応するクロ ッ ク入力に再同期された リセッ ト信号を

エクスポート します。

• ビルト イン AXI4-Lite プロ ト コル変換

• AXI インターコネク ト コアは、あらゆる比率の AXI4 と AXI4-Lite マスター /スレーブの組み合わせに対する接続が

可能です。

• AXI インターコネク ト コアを AXI4-Lite のスレーブに接続した場合、 ト ランザクシ ョ ン ID が保存され、応答転送時

にリ ス ト アされます。

- AXI4-Lite のスレーブの場合は ID をサンプリ ングした り保存したりする必要はあ り ません。

• AXI インターコネク ト コアは、複数ワードのバース トが実行される ト ランザクシ ョ ンなど、 AXI4 マスターからの不

正な AXI4-Lite ト ランザクシ ョ ンを検出します。 このと き、接続されているマスターに対してプロ ト コルに準拠した

エラー応答を生成する と共に、 この不正な ト ランザクシ ョ ンが AXI4-Lite スレーブに伝搬されないよ うにします。

• AXI4-Lite スレーブ デバイスへの書き込みおよび読み出しは単一スレッ ドの ト ランザクシ ョ ンです。つま り、一度に

1 つのアドレスのみを伝搬します。 これによって通常は、 AXI の書き込みと読み出しのアドレス信号を分けるこ とに

よる リ ソースのオーバーヘッ ドを抑止できます。

• ビルト イン AXI3 プロ ト コル変換

• AXI3 スレーブ デバイスに接続した場合、 AXI インターコネク ト コアは、 接続されている AXI4 マスターからの 16ビート を超えるバース ト ト ランザクシ ョ ンを、 16 ビート以下の複数のト ランザクシ ョ ンに分割します。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

• レジスタ スライスによるパイプライン処理 (オプシ ョ ン)

• マスターやスレーブ デバイスに接続する、 各 AXI チャネルに適用できます。

• 周波数対レイテンシの ト レードオフを調整するこ とで、 タイ ミ ング ク ロージャを容易にします。

• すべての AXI ハンドシェイ ク条件において、 データ スループッ ト を劣化させるこ とな く、 1 つのレジスタ スライス

あたり 1 レイテンシ サイクルの調整が可能です。

• データパス FIFO によるバッファー処理 (オプシ ョ ン)

• マスターやスレーブに接続する、 書き込みおよび読み出しのデータパスに適用できます。

• 深さ 32 の LUT-RAM ベースのバッファーを提供します。

• 深さ 512 のブロッ ク RAM ベースのバッファーを提供します。

• 選択可能なインターコネク ト アーキテクチャ

• ク ロスバー モード (パフォーマンス最適化)

- 共有アドレス複数データ (SAMD : Shared-Address, Multiple-Data) ク ロスバー アーキテクチャ

- 書き込みおよび読み出しデータ チャネル用の並列のクロスバー パスです。 複数の書き込みまたは読み出しデー

タ ソースが、 異なる宛先に対してデータを送信しよ う と している場合、 AXI の順序の規定に従っていれば、 こ

れらのデータ転送を独立して同時に実行できます。

- コネクティビティ マップのコンフ ィギュレーシ ョ ンに従った、 スパース ク ロスバー データパスはリ ソース使用

量を低減します。

- 書き込みアドレスの共有アービタ と読み出しアドレスの共有アービタを 1 つずつ含みます。通常、 ト ランザクシ ョ

ンが平均 3 データ ビート以上の場合、 アービ ト レーシ ョ ンに要するレイテンシはデータ スループッ トに影響を与

えません。

• 共有アクセス モード (エリア最適化)

- 書き込みデータ、 読み出しデータおよび単一のアドレス パスを共有します。

- 一度に 1 つの Outstanding ト ランザクシ ョ ンを発行します。

- リ ソース使用率を最小化します。

• Multiple Outstanding (複数の未処理) ト ランザクシ ョ ンのサポート (ク ロスバー モード )

• 接続されたマスターによる複数の深さレベルの順序変更 (ID スレッ ド ) に対応します。

• 最大 16 ビッ ト幅の ID 信号に対応します (システム共通)。

• 書き込み応答の順序変更および読み出しデータの順序変更と インターリーブに対応します。

• 接続された各マスターに対して、 書き込みおよび読み出し ト ランザクシ ョ ンの受け入れ限度を設定できます。

• 接続された各スレーブに対して、 書き込みおよび読み出し ト ランザクシ ョ ンの発行限度を設定できます。

• オプシ ョ ンのシングル スレッ ド モード (接続されたマスターごと ) は、 1 つ以上 の Outstanding ト ランザクシ ョ ンを

一度に 1 つのスレッ ド ID に対してのみ許可するこ とで、 スレッ ド制御のロジッ クを削減します。

• サイクル依存性 (デッ ド ロ ッ ク ) を回避する 「ID あたり 1 スレーブ」 の手法

• 接続されているマスター デバイスが発行した各 ID スレッ ドについて、 インターコネク トは、 書き込みおよび読み出

しそれぞれに対して一度に各 1 個のスレーブ デバイスのみ、1 つ以上の Outstanding ト ランザクシ ョ ンを許可します。

• 固定優先順位と ラウンド ロビン アービ ト レーシ ョ ン

• 16 段階の静的優先順位を設定できます。

• よ り優先順位が高いほかのマスターからの要求がない場合、最低の優先順位に設定された (優先順位 0 の) すべてのマ

スター間で、 ラウンド ロビン方式のアービ ト レーシ ョ ンが実行されます。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

• SI スロ ッ トの う ち受け付け限度に達したもの、 発行限度に達した MI スロ ッ ト を宛先と しているもの、 またはデッ ド

ロ ッ クのおそれがある方法で MI スロ ッ トにアクセスしよ う と しているものは、 一時的にアービ ト レーシ ョ ンの対象

から外されます。 これによって、 ほかの SI スロ ッ トがアービ ト レーシ ョ ン可能になり ます。

• 接続された各スレーブに対する TrustZone セキュ リ ティの一括サポート

- セキュアなスレーブ デバイスと して設定する と、 セキュアな AXI アクセスしか受け入れなくな り ます。

- セキュアでないアクセスはブロ ッ ク され、 AXI インターコネク ト コアがマスター デバイスに対して DECERR 応答を返します。

• リ ソース使用量を低減する読み出し専用および書き込み専用マスター /スレーブのサポート

CORE Generator ツールでサポート される機能

CORE Generator ツール フローでサポート される AXI インターコネク ト コアの機能は、 次のとおりです。

• AXI プロ ト コル (AXI4 のみ) に準拠した次の機能

• 最大バース ト長 256 のインク リ メンタル (INCR) バース トが可能です。

• サービス品質 (QoS) 信号が存在する場合、 それを伝搬します。 この信号は AXI インターコネク ト コアでは使用しま

せん (オプシ ョ ン)。

• インターフェイス データ幅

• 32、 64、 128、 256、 512、 1024 ビッ ト

• アドレス幅 : 12 ～ 64 ビッ ト

• 1 ～ 16 個のマスター デバイス と 1 個のスレーブ デバイスの接続

• マスターとスレーブを 1 対 1 で接続する場合、AXI インターコネク ト コア は、データ幅変換、クロ ッ ク レート変換、

レジスタのパイプライン処理、 データパスのバッファー処理などのオプシ ョ ン機能も実行可能です。

• ビルト イン データ幅変換

• マスターおよびスレーブの各接続では、 それぞれ独立したデータ幅 (32、 64、 128、 256、 512、 1024 ビッ トのいずれ

か) を使用できます。

- 内部クロスバーは、 ネイティブ データ幅が 32、 64、 128、 256、 512、 1024 ビッ トになるよ う なコンフ ィギュ

レーシ ョ ンが可能です。

- ク ロスバーのネイティブ データ幅と異なる幅のマスターおよびスレーブ接続ではデータ幅を変換します。

• よ りデータ幅の広いインターフェイスに変換する場合 (アップサイジング)、 データをパッ ク (結合) します。 それに

は、 アドレス チャネル制御信号によって許可する (CACHE 変更許可ビッ ト をアサートする) 必要があ り ます。

• よ りデータ幅の狭いインターフェイスに変換 (ダウンサイジング) する際に、そのままでは最大バース ト長を超えてし

ま う場合は、 バース ト ト ランザクシ ョ ンを複数のト ランザクシ ョ ンに分割できます。

• ビルト イン ク ロ ッ ク レート変換

• マスターおよびスレーブの接続は、 それぞれ独立したクロ ッ ク レート を使用できます。

• 内部クロスバーのネイティブ ク ロ ッ ク レートへ整数比 (N:1 および 1:N) の同期変換が可能です。

• 非同期クロ ッ ク変換にも対応しています (ただし、 同期変換よ り も多くのス ト レージを使用し、 よ り長いレイテンシ

が発生)。

• AXI インターコネク ト コアは、 接続された各マスター /スレーブ ペアのクロ ッ ク レートに再同期された リセッ ト信

号をエクスポート します。

• レジスタ スライスによるパイプライン処理 (オプシ ョ ン)

• マスターやスレーブ デバイスに接続する AXI チャネルすべてで使用できます。

• 周波数対レイテンシの ト レードオフを調整するこ とで、 タイ ミ ング ク ロージャを容易にします。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

• すべての AXI ハンドシェイ ク条件において、 データ スループッ ト を劣化させるこ とな く、 1 つのレジスタ スライス

あたり 1 レイテンシ サイクルの調整が可能です。

• データパス FIFO によるバッファー処理 (オプシ ョ ン)

• マスターやスレーブに接続する、 書き込みおよび読み出しのデータパスに適用できます。

• 深さ 32 の LUT-RAM ベースのバッファーを提供します。

• 深さ 512 のブロッ ク RAM ベースのバッファーを提供します。

• Multiple Outstanding (複数の未処理) ト ランザクシ ョ ンのサポート

• 接続されたマスターによる複数の深さレベルの順序変更 (ID スレッ ド ) に対応します。

• 接続された各マスター デバイスからの最大 8 ビッ ト幅の ID 信号に対応します (最大 12 ビッ ト幅の ID 出力を生成)。

• 書き込み応答の順序変更および読み出しデータの順序変更と インターリーブに対応します。

• 接続された各マスターに対して、 書き込みおよび読み出し ト ランザクシ ョ ンの受け入れ限度を設定できます。

• 接続されたスレーブに対して、 書き込みおよび読み出し ト ランザクシ ョ ンの発行限度を設定できます。

• 固定優先順位と ラウンド ロビン アービ ト レーシ ョ ン

• 16 段階の静的優先順位を設定できます。

• よ り優先順位が高いほかのマスターからの要求がない場合、最低の優先順位に設定された (優先順位 0 の) すべてのマ

スター間で、 ラウンド ロビン方式のアービ ト レーシ ョ ンが実行されます。

• 受け入れ限度に達したマスター デバイスは、 一時的にアービ ト レーシ ョ ンの対象から外されます。 これによって、 接

続されているほかのマスターがアービ ト レーシ ョ ン可能になり ます。

• リ ソース使用率を低減する読み出し専用および書き込み専用マスター デバイスのサポート

CORE Generator ツール フローの制約のまとめ

こ こで解説している機能について、 CORE Generator ツール フローでは次の制約があ り ます。

• アドレス マップおよびアドレス デコード関連の全機能を定義するプロセス、 複数の宛先スレーブ デバイスを選択するプ

ロセスは、 現時点では XPS フロー用に予約されています。 CORE Generator ツール フローで使用した場合、 インターコ

ネク トは 1 個のスレーブ デバイスのみへの接続をサポート し、 すべての ト ランザクシ ョ ン アドレスは単純に伝搬されま

す。 また、 インターコネク トにデコード エラー (DECERR) 応答を生成させる条件はあ り ません。

• AXI4 (メモ リマップ方式) プロ ト コルのみがサポート されています。 CORE Generator ツール フローで使用する場合、 イ

ンターコネク トは、 外部メモ リ コン ト ローラーなどのメモ リ タイプのスレーブ デバイスのみへの接続用です。 制御レジ

スタ (AXI4-Lite) スレーブへは接続できません。

• USER 信号はサポート されていません。

• レジスタ スライスは、 インターフェイスごとに選択でき、有効にした場合、すべての AXI チャネルに適用されます。チャ

ネルごとに使用されるレジスタ スラ イスのタイプは、 W および R チャネルでは完全レジスタ化、 AW、 AR、 および Bチャネルでは軽量化に固定されています。

• 完全なクロスバー モードのみがサポート されており、 アドレス転送とデータ転送の両方について、独立した書き込みおよ

び読み出し動作が可能です。 「共有アクセス」 モードはサポート されていません。 接続されるスレーブ デバイスが 1 個の

みのため、 スパース ク ロスバー接続は適用されません。

• ID 信号の幅はグローバルに選択され、 すべてのスレーブ インターフェイス (SI) ポートに適用されます。 インターコネク

トは、 マスター インターフェイス ID 信号を発行する際、 常に、 生成元の SI インデッ クス番号を示す 4 つの上位ビッ ト

を付加します。

• TrustZone セキュ リティは、 インターコネク トのサービスと して提供されません (AW/ARPROT 信号は、スレーブ デバイ

スに伝搬される)。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

AXI インターコネク ト コアの制約• AXI インターコネク ト コアは、 次の AXI3 機能には対応していません。

- ア ト ミ ッ ク ロ ッ ク ト ランザクシ ョ ン。 この機能は AXI4 プロ ト コルでは廃止されました。 ロ ッ ク された ト ランザク

シ ョ ンは、 ロ ッ クを解除された ト ランザクシ ョ ンに変換された うえで MI によって伝搬されます。

- 書き込みインターリーブ。 この機能は AXI4 プロ ト コルでは廃止されました。 したがって、 AXI3 マスター デバイス

は、 書き込みインターリーブの深さが 1 のスレーブに接続するよ うに設定する必要があ り ます。

• AXI4 の QoS 信号は、 アービ ト レーシ ョ ンの優先順位に影響を与えません。 QoS 信号は、 SI から MI に伝搬されます。

• 複数ビートのバース ト を複数の単一ビート ト ランザクシ ョ ンに変換する AXI インターコネク ト コアの機能は、 AXI4-Liteスレーブ デバイスを宛先と した場合は実行されません。

• AXI インターコネク ト コアは低消費電力モードまたは AXI C チャネル信号の伝搬には対応していません。

• AXI インターコネク ト コアは、AXI チャネル伝送のいずれかの宛先が永久にス トールしても、タイムアウ ト しません。し

たがって、 接続されたすべての AXI スレーブは受信した ト ランザクシ ョ ンのすべてに対して AXI プロ ト コルの要件に

従った応答を返す必要があ り ます。

• AXI インターコネク ト コアはアドレス マップの再割り当てを行いません。

• AXI インターコネク ト コアは、 APB などの非 AXI プロ ト コルへのビルト イン変換機能を備えていません。

• AXI インターコネク ト コアにはクロ ッ ク イネーブル (ACLKEN) 入力があ り ません。 このため、 ザイ リ ンクス システムで

はメモ リマップ方式の AXI インターフェイス間で ACLKEN を使用できません。

メモ : ザイ リ ンクス AXI4-Stream インターフェイスは ACLKEN 信号をサポート しています。

定義、 頭字語、 略語

表 1 に、 この文書で使用されている頭字語、 略語、 定義の一覧を示します。

表 1 : 定義、 頭字語、 略語

項目 内容

AXI インプ リ メン ト される AXI プロ ト コル インターフェイス全般を指す一般的な用語。

マスター デバイス

または接続された

マスター

AXI ト ランザクシ ョ ンを生成して スレーブ IP へと接続されたワイヤに発信する、 IP またはデバイス (または IP 上の複数のインターフェイスのうちの 1 つ)。

スレーブ デバイス

または接続された

スレーブ

マスター IP へと接続されたワイヤから AXI ト ランザクシ ョ ンを受信して応答する、IP またはデバイス (または IP 上の複数のインターフェイスのうちの 1 つ)。

マスター インター

フェイス (汎用)アウ トバウンド AXI ト ランザクシ ョ ンを生成して AXI 転送の開始側 (送信元) となる IP またはモジュー

ルのインターフェイス。 AXI のマスター インターフェイスでは、 AWVALID、 ARVALID、 WVALID が出力、

RVALID、 BVALID が入力。

スレーブ インター

フェイス (汎用)インバウンド AXI ト ランザクシ ョ ンを受信して AXI 転送の受信側 (宛先) となる IP またはモジュールの

インターフェイス。AXI のスレーブ インターフェイスでは、AWVALID、ARVALID、WVALID が入力、RVALID、

BVALID が出力。

SI AXI インターコネク トのスレーブ インターフェイス : XPS フローでは、接続されたすべてのマスター デバイスからのインバウン ド AXI ト ランザクシ ョ ンを受信する、 ベク ター化された AXI スレーブ イン

ターフェイス。 CORE Generator ツール フローでは、 1 つのマスター デバイスに接続する複数のスレー

ブ インターフェイスの 1 つ。

MI AXI インターコネク トのマスター インターフェイス : XPS フローでは、接続されたすべてのスレーブ デバイスへのアウ トバウン ド AXI ト ランザクシ ョ ンを生成する、 ベク ター化された AXI マスター イン

ターフェイス。 CORE Generator ツール フローでは、 1 つのスレーブ デバイスに接続する 1 つのマス

ター インターフェイス。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

SI スロ ッ ト スレーブ インターフェイス スロ ッ ト : 1 つのマスター デバイスに接続する AXI インターコネク ト コア

のスレーブ インターフェイス ベクター信号の 1 スライス。

MI スロ ッ ト マスター インターフェイス スロ ッ ト : 1 つのスレーブ デバイスに接続する AXI インターコネク ト コア

のマスター インターフェイス ベクター信号の 1 スライス。

SI 側 AXI インターコネク ト コアの SI 側に近いモジュール インターフェイス。

MI 側 AXI インターコネク ト コアの MI 側に近いモジュール インターフェイス。

ク ロスバー AXI インターコネク ト コアの中心に位置し、 さまざまな SI スロ ッ トおよび MI スロ ッ ト間のアドレス、

データ、 応答の各チャネルの転送をルーティングするモジュール。

SI 域 SI と ク ロスバーの間に配置された、AXI インターコネク ト コアの変換およびス ト レージ モジュール群。

MI 域 クロスバーと MI の間に配置された、AXI インターコネク ト コアの変換およびス ト レージ モジュール群。

アップサイザー SI 側から MI 側へとデータを移動する際に (書き込み/読み出しの方向に関係なく )、データパス幅を広く

する変換機能。

ダウンサイザー SI 側から MI 側へとデータを移動する際に (書き込み/読み出しの方向に関係なく )、データパス幅を狭く

する変換機能。

表 1 : 定義、 頭字語、 略語 (続き)

項目 内容

DS768 2011 年 6 月 22 日 japan.xilinx.com 8Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

ファンクシ ョ ンの説明 図 1 に、 AXI インターコネク ト コアの最上位のブロッ ク図を示します。

AXI インターコネク ト コアは、 SI、 MI と、 その間を結ぶ AXI チャネルパスを構成するファンクシ ョ ン ユニッ トから成り ま

す。 SI は、 接続されたマスター デバイスからの書き込みおよび読み出し ト ランザクシ ョ ン要求を受け入れます。 MI はスレー

ブ デバイスに対して ト ランザクシ ョ ンを発行します。中央に位置するクロスバーは、SI と MI に接続されたさまざまなデバイ

ス間のすべての AXI チャネルに ト ラフ ィ ッ クを振り分けます。 AXI インターコネク ト コアには、 ク ロスバーと各インター

フェイス間に配置され、 さまざまな変換およびス ト レージ機能を果たすファンクシ ョ ン ユニッ ト も含まれます。 ク ロスバー

は、SI 関連のファンクシ ョ ン ユニッ ト (SI 域) と MI 関連のファンクシ ョ ン ユニッ ト (MI 域) の中央で、AXI インターコネク

ト コアを 2 つに分割しています。

次に、 AXI インターコネク ト コアの使用モデルについて説明します。

使用モデル

AXI インターコネク ト コアは、 1 つ以上のメモ リマップ方式 AXI マスター デバイス と、 1 つ以上のメモ リマップ方式のス

レーブ デバイスを接続します。 その使用例について説明します。

• パス スルー

• 変換のみ

• N 対 1 のインターコネク ト

• 1 対 N のインターコネク ト

• N 対 M のインターコネク ト (ク ロスバー モード )

• N 対 M のインターコネク ト (共有アクセス モード )

X-Ref Target - Figure 1

図 1 : AXI インターコネク ト コア接続図

AXI Interconnect

SlaveInterface

MasterInterface

SI Hemisphere MI Hemisphere

Crossbar

Master 0 Slave 0

Slave 1Master 1 Reg

iste

r S

lices

Reg

iste

r S

lices

Up-

size

rs

Up-

size

rs

Clo

ck C

onve

rter

s

Dow

n-si

zers

Dat

a F

IFO

s

Clo

ck C

onve

rter

s

Dow

n-si

zers

Pro

toco

l Con

vert

ers

Dat

a F

IFO

s

X12047

DS768 2011 年 6 月 22 日 japan.xilinx.com 9Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

パス スルー

AXI インターコネク ト コアに接続されるデバイスがマスターと スレーブのそれぞれ 1 つだけで、 オプシ ョ ンの変換機能やパ

イプライン処理を実行しない場合、 スレーブ インターフェイス とマスター インターフェイス間のすべてのパスはワイヤによ

る直接接続にな り、 レイテンシを発生せず、 ロジッ ク リ ソースも消費しません。 図 2 はパス スルーの接続図です。 ただし、

ARESET_OUT_N 出力に接続し ているマス ターまたはス レーブ デバイ スでは、 AXI イ ン ターコネ ク ト コ アは、

INTERCONNECT_ARESETN 入力をスレーブおよびマスター インターフェイスそれぞれのクロ ッ ク ド メ インに再同期し続

けます。 これによ り、 少数のフ リ ップフロ ップが消費されます。

変換のみ

AXI インターコネク ト コアは、 1 つのマスターを 1 つのスレーブに接続した場合、 次のよ うなさまざまな変換およびパイプ

ライン機能を実行できます。

• データ幅変換

• ク ロ ッ ク レート変換

• AXI4-Lite スレーブ適合

• AXI-3 スレーブ適合

• レジスタ スライスまたはデータ チャネル FIFO によるパイプライン処理

これらの使用例では、 AXI インターコネク ト コアにアービ ト レーシ ョ ン、 デコード、 ルーティングのロジッ クは含まれませ

ん (オプシ ョ ンのアドレス範囲チェッ クが無効の場合に限る)。 また、 実行する変換によってはレイテンシが発生する場合があ

り ます。 図 3 は、 1 対 1 変換の使用例を示したものです。

X-Ref Target - Figure 2

図 2 : AXI インターコネク トの使用例 － パス スルー

X-Ref Target - Figure 3

図 3 : AXI インターコネク トの使用例 － 1 対 1 変換

X12048

Master 0 Slave 0

Interconnect

X12049

Master 0 Slave 0

Interconnect

Conversionand/or

Pipelining

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LogiCORE IP AXI インターコネク ト (v1.03.a)

N 対 1 のインターコネク ト

一般に、 このよ うな AXI インターコネク ト コアのコンフ ィギュレーシ ョ ンを行うのは、 複数のマスター デバイスが、 1 つの

スレーブ デバイス、 通常はメモリ コン ト ローラーへのアクセスについてアービ ト レーシ ョ ンを実行する場合です。

このよ うなケースでは、アドレス デコード ロジッ クが不要になるこ とがあ り、その場合 AXI インターコネク ト コアから除外

されます (オプシ ョ ンのアドレス範囲検証が無効の場合に限る)。 図 4 に示すよ うに、 このコンフ ィギュレーシ ョ ンでもデータ

幅やクロ ッ ク レート などの変換機能はすべて動作します。

1 対 N のインターコネク ト

も う 1 つの AXI インターコネク ト コアのコンフ ィギュレーシ ョ ン ケースが、1 つのマスター デバイス、通常はプロセッサが、

複数のメモ リマップ方式のスレーブ ペリ フェラルにアクセスする場合です。 このよ うな場合、図 5 に示すよ うにアドレスおよ

び書き込みデータパスのアービ ト レーシ ョ ンは実行されません。

X-Ref Target - Figure 4

図 4 : AXI インターコネク トの使用例 － N 対 1

X-Ref Target - Figure 5

図 5 : AXI インターコネク トの使用例 － 1 対 N

X12050

Master 0

Master 1

Slave 0

Interconnect

Arb

iter

X12051

Master 0

Slave 0

Slave 1

Interconnect

Dec

oder

/Rou

ter

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LogiCORE IP AXI インターコネク ト (v1.03.a)

N 対 M のインターコネク ト (クロスバー モード )

ク ロスバー モードにおける N 対 M の AXI インターコネク ト コアでは、SAMD (共有アドレス複数データ) ト ポロジを取るこ

とができます。 これは、 図 6 および図 7 に示すよ うにスパース データ ク ロスバー接続から構成され、 単一スレッ ドの共有書

き込みおよび読み出しアドレス アービ ト レーシ ョ ンが実行されます。

X-Ref Target - Figure 6

図 6 : 共有書き込みおよび読み出しアドレス アービ ト レーシ ョ ン

X-Ref Target - Figure 7

図 7 : スパース クロスバーによる書き込みおよび読み出しデータパス

X12052

Master 0

Master 1

Master 2

Slave 0

Slave 1

Slave 2

Interconnect

AW

AR

AW

AR

AW

AR

AW

AR

AW

AR

AW

AR

WriteTransactionArbiter

ReadTransactionArbiter

Router

Router

X12053

InterconnectMaster 0

Master 1

Master 2

Slave 0

Slave 1

Slave 2

W

R

W

R

W

R

W

R

W

R

W

R

Write Data Crossbar

Read Data Crossbar

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LogiCORE IP AXI インターコネク ト (v1.03.a)

並列書き込みおよび読み出しデータパスは、 スパース コネクテ ィ ビテ ィ マップのコンフ ィギュレーシ ョ ンに従い、 各 SI スロ ッ ト を、 アクセス可能なすべての MI スロ ッ トに接続します。 複数のソースが異なる宛先に対してデータを送信しよ う と し

ている場合、 AXI の順序の規定に従っていれば、 データ転送を独立して同時に実行できます。

すべての SI スロ ッ ト間の書き込みアドレス チャネルはセン ト ラル アドレス アービタに入力され、 アービタは一度に 1 つの

SI スロ ッ トへのアクセスを許可します。 読み出しアドレス チャネルの場合も同様です。

各アービ ト レーシ ョ ン サイクルでアクセス権を得たマスターは、 宛先の MI スロ ッ トにアドレス情報を転送し、該当するコマ

ンド キューにエン ト リ をプッシュします。 このよ うにして AXI の順序の規定に従いつつ、 さまざまなデータパスを経由して

適切な宛先にデータが送られます。

N 対 M のインターコネク ト (共有アクセス モード )

図 8 に示すよ う に、 共有ア クセス モードにおける N 対 M 接続の場合、 AXI イ ン ターコネク ト コアは一度に 1 つだけ

Outstanding ト ランザクシ ョ ンを提供します。 接続された各マスターでは、 読み出し ト ランザクシ ョ ン要求が書き込み要求よ

り も常に優先されます。次に要求を送信したマスターのいずれかをアービタが選択します。宛先のスレーブ デバイスに対する

書き込みまたは読み出しデータ転送が有効になり ます。データ転送が完了 (書き込み応答を含む) する と、次の要求が選択され

処理されます。 共有アクセス モードはインターコネク トのク ロスバー モジュールをインプ リ メ ン トするために必要な リ ソー

スを最小限に抑えます。

AXI インターコネク ト コアの機能

以降のサブセクシ ョ ンでは、 AXI インターコネク ト コアの機能を説明します。

• 最上位のスレーブ/マスター インターフェイス

• 幅変換

• 幅変換ト ランザクシ ョ ン

• ク ロ ッ ク変換

• ペリ フェラル レジスタ スライス

• データパス FIFO

X-Ref Target - Figure 8

図 8 : 共有アクセス モード

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LogiCORE IP AXI インターコネク ト (v1.03.a)

• ID 信号の使用方法

• 複数アドレス範囲のサポート

• サイクル依存性の回避

• エラー信号

最上位のスレーブ/マスター インターフェイス

XPS フローを使用した場合、 最上位のインターフェイスは、 それぞれベクター化された単一の AXI SI と AXI MI で構成され

ます。

• ベクター化された各インターフェイスはコンフ ィギュレーシ ョ ン可能であ り、1 から 16 までのマスター /スレーブ デバイ

スに接続します。

• コア上のベクター化された AXI インターフェイスの各信号幅は、 元の信号幅に、 接続されたデバイス数を乗算した値に

なり ます。 1 つのデバイスに接続されたビッ ト スライスのすべてを、 インターフェイスの 1 つのスロ ッ ト といいます。 た

とえば、 AWLEN 信号が書き込みト ランザクシ ョ ンのデータ ビート数を示す 8 ビッ ト の値を保持しています。 AXI イン

ターコネク ト コアが 2 つの SI スロ ッ トで構成される場合、 S_AXI_AWLEN 信号の幅は合計 16 ビッ トにな り ます。

• WDATA、 WSTRB、 RDATA 信号の有効幅も、 MI または SI 単位に設定できます。ベクター化された SI または MI 上のこれ

ら各信号の幅は、 すべての SI および MI スロ ッ トに設定された信号幅、 インターコネク トのネイティブ データ幅のうち

の最大値にスロ ッ ト数を乗算したものになり ます。 それよ り も幅の狭いスロ ッ トの未使用の上位ビッ トは、 AXI インター

コネク ト コア内で固定されるか (入力の場合)、 または未接続のまま (出力の場合) とな り、 インプリ メ ンテーシ ョ ン ツー

ルで切り捨てられます。 このよ うに、 AXI インターフェイスの各信号は全スロ ッ ト同じ物理幅で割り付けられます。

たとえば、図 9 に示すよ うに、AXI インターコネク ト コアが 2 つの SI スロ ッ トで構成されていて、1 つのデータ幅が 32 ビッ

ト 、 も う 1 つのデータ幅が 128 ビッ トで、 MI スロ ッ ト またはインターコネク トのいずれにも これよ り大きなデータ幅が設定

されていない場合、 SI の WDATA 信号および RDATA 信号の幅は合計 256 ビッ トになり ます。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

特に次の点に注意して ください。

• 「スロ ッ ト 0」 は WDATA[31:0] を使用します。

• 「スロ ッ ト 1」 は WDATA[255:128] を使用し、 「マスター 1」 デバイスの WDATA[127:0] に接続します。

• WDATA[127:32] は AXI インターコネク ト コア内で固定されるか、 または未接続のまま とな り ます。

I/O 信号と同様に、 AXI インターコネク ト コアの多くのコンフ ィギュレーシ ョ ン パラ メーターもすべての SI スロ ッ ト 、 MI スロ ッ トでベクターと してフォーマッ ト されます。 ベクター化されたパラ メーターは、 次のよ うにフォーマッ ト されます。

• TrustZone セキュ リティ インジケーター (C_M_AXI_SECURE) など、 ブール条件を定義するパラ メーターは、 1 スロ ッ ト

あた り 1 ビッ トのビッ ト ベクターと してフォーマッ ト されます。

• 数値を定義するパラ メーターは、値の範囲にかかわらず、1 スロ ッ ト あた り 32 ビッ トのビッ ト ベクターと してフォーマッ

ト されます。

• ベース アドレス と高次アドレスは例外であ り、 1 スロ ッ ト あた り 64 ビッ ト と してフォーマッ ト されます。

図 9 の例で、 SI (C_S_AXI_DATA_WIDTH) 上のスロ ッ ト の有効データ幅を定義するベク ター化されたパラ メーターの値は

0x0000008000000020 とな り ます。 こ こで、 0x20 はスロ ッ ト 0 が 32 ビッ ト である こ と を、 0x80 はスロ ッ ト 1 が 128ビッ トであるこ とを表しています。パラ メーター値は I/O 信号と同様にリ トル エンディアンであ り、 したがってスロ ッ ト 0 に対応する値はパラ メーター ベクターの右端の最下位ビッ ト (LSB) に表示されます。

CORE Generator ツール フローを使用した場合、ベクター化されたインターフェイス上に、 1 つのモジュール レイヤーが挿入

されます。 このモジュール レイヤーは、 ベクター化されたスレーブ インターフェイスを、 HDL デザインで AXI マスター デバイスに直接接続するのに適した個々の列挙型のインターフェイスに分割します。 この最上位モジュールは、 SI 関連の各パラ

メーターも同様に分割します。

X-Ref Target - Figure 9

図 9 : ベクター化されたスレーブ/マスター インターフェイス

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幅変換

AXI インターコネク ト コアには、 パラ メーターによって内部ネイティブ データ幅が定義されています。 サポート されるデー

タ幅は 32、 64、 128、 256、 512、 1024 ビッ トです。 ク ロスバーに接続された AXI データ チャネルは、

C_INTERCONNECT_DATA_WIDTH パラ メーターで指定される AXI インターコネク ト コアのネイティブ幅にサイズ調整

されます。

これとは異なる幅の SI スロ ッ ト または MI スロ ッ トがある と、 AXI インターコネク ト コアは幅変換ユニッ ト を挿入して、 ス

ロ ッ ト幅を AXI インターコネク ト ネイティブ幅に適合させてから、 ク ロスバーをも う一方の側へと横断させます。

データが SI から MI に向かう方向で見てデータパス幅が広くなる (アップサイジング) 場合と、 狭くなる (ダウンサイジング) 場合で、幅変換の機能は異なり ますが、 SI 域 (SI から AXI インターコネク ト ネイティブ幅への変換) と MI 域 (AXI インター

コネク ト ネイティブ幅から MI への変換) では同じになり ます。

MI と SI の各スロッ トには、 パラ メーターによって個別にデータ幅の値が関連付けられています。 AXI インターコネク ト コアは、 MI および SI の各スロッ ト を次の手順で自動的に内部ネイティブ データ幅に適合させます。

• SI スロ ッ トのデータ幅が AXI インターコネク ト コアの内部ネイティブ データ幅よ り も広い場合、 SI スロ ッ トのパスに

沿ってダウンサイジングの変換を実行します。

• AXI インターコネク ト コアの内部ネイティブ データ幅が MI スロ ッ トのデータ幅よ り も広い場合、MI スロ ッ トのパスに

沿ってダウンサイジングの変換を実行します。

• SI スロ ッ トのデータ幅が AXI インターコネク ト コアの内部ネイティブ データ幅よ り も狭い場合、 SI スロ ッ トのパスに

沿ってアップサイジングの変換を実行します。

• AXI インターコネク ト コアの内部ネイティブ データ幅が MI スロ ッ トのデータ幅よ り も狭い場合、MI スロ ッ トのパスに

沿ってアップサイジングの変換を実行します。

以降のサブセクシ ョ ンで、 ダウンサイジングとアップサイジングについて説明します。

ダウンサイジング

SI 側のデータ幅が MI 側よ り も広く、かつト ランザクシ ョ ンの転送サイズも MI 側 のデータ幅よ り広い場合、ダウンサイジン

グが実行され、 MI 側に発行される ト ランザクシ ョ ンのデータ ビート数は分割数に応じて倍増します。

• 書き込みの場合、 データがシ リ アル化されます。

• 読み出しの場合、 データが結合されます。

AXI インターコネク ト コアは (SI 上の) 各出力データ ビートの RRESP を、結合した入力データ ビート内で発生したワー

ス ト エラー条件に設定します。 その場合の優先順位は高い方から DECERR、 SLVERR、 OKAY、 EXOKAY です。

ト ランザクシ ョ ンの転送サイズが MI 側のデータ幅以下であれば、そのト ランザクシ ョ ン (アドレス チャネルの値) は変更され

ません。 転送データはバイ ト レーン ステア リ ングの場合を除き、 そのまま通過します。 これは、 書き込みおよび読み出しの

両方に当てはま り ます。

ダウンサイジングの際には AXI インターコネク ト コアは各バース トの長さを計算し、 累計バース ト長がバース ト上限 (AXI4で 256 データ ビート ) を超えそ うになる と検知します。 その場合、 AXI インターコネク ト コアは、 適合するサイズの複数の

バース ト ト ランザクシ ョ ンに自動的にト ランザクシ ョ ンを分割します。

• AWLOCK または ARLOCK 信号が、 排他アクセスの書き込みまたは読み出し ト ランザクシ ョ ンを示している場合に、 ダウン

サイジングによって分割が実行される と、AXI インターコネク ト コアはすべての出力ト ランザクシ ョ ンの LOCK 信号を通

常アクセス (0) を示すよ うに変更します。

• ダウンサイジングされた書き込みト ランザクシ ョ ンが分割された場合、AXI インターコネク ト コアは MI における複数の

書き込み応答をまとめ、 1 つの書き込み応答を SI で発行します。 コアは、 エラー応答コード (BRESP) を複数の入力応答

内で発生したワース ト ケースのエラー条件に設定します。その場合の優先順位は高い方から DECERR、SLVERR、OKAYです (分割された ト ランザクシ ョ ンでは EXOKAY は発生しない)。

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ト ランザクシ ョ ンの分割を含むダウンサイジングは、 AW/ARCACHE 信号の値 (具体的には 「変更許可」 ビッ ト ) によって制限

されません。ダウンサイジングによる ト ランザクシ ョ ンの分割は、ト ランザクシ ョ ンを完了するほかの方法がないため、CACHE信号によって制限できません。 さまざまなサイズ変換については、 18 ページの表 2 を参照してください。

ダウンサイザーのモジュールによって複数の Outstanding ト ランザクシ ョ ンを伝搬できます。 AW/AR チャネル転送からの ト

ランザクシ ョ ン特性と して、 対応する応答転送を待機する間、 キューに入り ます。 ただし、 書き込み応答または読み出しデー

タの順序が変更する可能性があるため、AW および AR チャネル ダウンサイザーによる ト ランザクシ ョ ンの受け入れは一度に

1 つの ID スレッ ドに限られます。

インターコネク トは、 SI と ク ロスバー間、 ク ロスバーと MI 間のいずれにおいても、 1024 ビッ トから 32 ビッ トへの直接のダ

ウンサイジングはサポート していません。 いずれかの SI が 1024 ビッ ト の場合、 C_INTERCONNECT_DATA_WIDTH は、

32 よ り大きい値に設定します。 MI が 32 ビッ トの場合は、 C_INTERCONNECT_DATA_WIDTH は、 1024 よ り小さい値に

設定します。

アップサイジング

MI 側のデータ幅が SI 側よ り も広い場合はアップサイジングが実行されます。 AW/ARCACHE[1] ビッ ト (変更許可) がアサー

ト されている と、 データの圧縮が実行されます (INCR バース トおよび WRAP バース トの場合)。

その結果、 MI 側に発行される ト ランザクシ ョ ンのデータ ビート数は圧縮に応じて減少します。

• 書き込みの場合、 データが結合されます。

• 読み出しの場合、 データがシ リ アル化されます。

• AXI インターコネク ト コアは各入力データ ビートの RRESP を、 各出力データ ビート (SI 上) の RRESP と して複製

します。

AW/ARCACHE[1] ビッ トがディアサート される と、 ト ランザクシ ョ ン (アドレス チャネルの値) は変化せず、 転送データはバ

イ ト レーン ステア リ ングの場合を除き、そのまま通過します。この後者の機能は、エクスパンダーと呼ばれるこ とがあ り ます。

アップサイジングで ト ランザクシ ョ ンが分割されるこ とはあ り ません。 さまざまなサイズ変換については、 表 2 を参照してく

ださい。

アップサイザーのモジュールによって複数の Outstanding ト ランザクシ ョ ンを伝搬できます。 AW/AR チャネル転送からの ト

ランザクシ ョ ン特性と して、 対応する応答転送を待機する間、 キューに入り ます。 ただし、 読み出しデータの順序が変更する

可能性があるため、 AR チャネル アップサイザーによる ト ランザクシ ョ ンの受け入れは一度に 1 つの ID スレッ ドに限られま

す。 B チャネル応答はアップサイザーによる変換が不要であ り、 受信したままの任意の順序で伝搬できるため、 書き込みト ラ

ンザクシ ョ ンは ID スレッ ドによる制約を受けません。

幅変換ト ランザクシ ョ ンの変化

表 2 では、 特性、 信号、 および導出される式に次の記号を使用しています。

• si = スレーブ インターフェイス (SI)

• cb = インターコネク ト (ク ロスバー ) コア

• mi = マスター インターフェイス (MI)

表 2 には次の内容を一覧表示しています。

• 相対的な DWidth を si.DW と cb.DW で比較した場合の SI 域の変化

• 相対的な DWidth を cb.DW と mi.DW で比較した場合の MI 域の変化

根拠となる式

表 2 は、 幅変換の式を列挙したものです。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

1. 幅変換によって ト ランザクシ ョ ンの長さが変更される場合、 出力 SIZE は常に出力 DATA_WIDTH と同じです。

2. si.DW = C_S_AXI_DATA_WIDTH

3. cb.DW = C_INTERCONNECT_DATA_WIDTH

4. mi.DW = C_M_AXI_DATA_WIDTH

5. si.Bytes = si.DW[2] / 8

6. cb.Bytes = cb.DW[3] / 8

7. mi.Bytes = mi.DW[4] / 8

8. cb.ByteMask = cb.Bytes[5] - 1

9. mi.ByteMask = mi.Bytes[6] – 1

10. si.SIZE = S_AXI_AWSIZE または S_AXI_ARSIZE の当てはまる方

11. cb.SIZE = si.SIZE if (cb.LEN=si.LEN), else log2(cb.Bytes[6])

12. mi.SIZE = cb.SIZE if (mi.LEN=cb.LEN), else log2(mi.Bytes[7])

13. si.SizeMask = (2**si.SIZE[10]) – 1

14. cb.SizeMask = (2**cb.SIZE[11]) - 1

15. mi.SizeMask = (2**mi.SIZE[12]) – 1

16. cb.AlignedStart = si.ADDR & ~cb.ByteMask[8]

17. cb.AlignedEnd = ((si.ADDR & ~si.SizeMask[13]) + (si.LEN * 2**si.SIZE[10])) & ~cb.ByteMask[9]

18. cb.upsize_LEN = (cb.AlignedEnd[17] - cb.AlignedStart [16]) / cb.Bytes[6]

19. mi.AlignedStart = cb.ADDR & ~mi.ByteMask[9]

20. mi.AlignedEnd = ((cb.ADDR & ~cb.SizeMask[13]) + (cb.LEN * 2**cb.SIZE[11])) & ~mi.ByteMask[9]

21. mi.upsize_LEN = (mi.AlignedEnd[20] - mi.AlignedStart[19]) / mi.Bytes[4]

22. si.conv_ratio = (2**si.SIZE[10]) / cb.Bytes[8]

23. cb.conv_ratio = (2**cb.SIZE[10]) / mi.Bytes[9]

24. si.downsize_LEN = (si.LEN+1) * si.conv_ratio - 1[22]

25. cb.downsize_LEN = (cb.LEN+1) * cb.conv_ratio - 1[23]

26. cb.AlignedAdjustment = (si.ADDR & si.SizeMask[13] & ~cb.ByteMask[8]) / cb.Bytes[6]

27. mi.AlignedAdjustment = (cb.ADDR & cb.SizeMask[14] & ~mi.ByteMask) / mi.Bytes[9]

28. si.burst_bytes = 2**si.SIZE[10] * (si.LEN+1)

29. cb.burst_bytes = 2**cb.SIZE[11] * (cb.LEN+1)

30. si.burst_mask = si.burst_bytes[28] - 1

31. cb.burst_mask = cb.burst_bytes[29] - 1

32. si.wrap_address = si.ADDR & ~si.burst_mask[30]

33. cb.wrap_address = cb.ADDR & ~cb.burst_mask [31]

34. si.wrap1_LEN = (si.burst_bytes[28] - (si.ADDR & si.burst_mask[30])) / cb.Bytes - 1[8]

35. cb.wrap1_LEN = (cbi.burst_bytes[29] - (cb.ADDR & cb.burst_mask[31])) / mi.Bytes - 1[7]

36. si.wrap2_LEN = (si.ADDR & si.burst_mask[30]) / cb.Bytes - 1[6]

37. cb.wrap2_LEN = (cb.ADDR & cb.burst_mask[31]) / mi.Bytes - 1[7]

メモ : 「x%y」 は x を y で割った余り を表します。

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幅変換

トランザ

クシ

ョン

表 2

: 幅変換

トランザ

クシ

ョン

相対

DW

idth

条件

出力

トランザ

クシ

ョン

出力

LE

N出力

AD

DR

出力

B

UR

ST

INC

R バ

ース

ト

si.D

W [2

] = c

b.D

W [3

]常

に成立

1変

更な

し変

更な

しIN

CR

cb.D

W [3

] = m

i.DW

[4]常

に成立

1変

更な

し変

更な

しIN

CR

si.D

W [2

] > c

b.D

W [3

]

if (

2**s

i.SIZ

E [1

0] <

= c

b.B

ytes

[6] )

1変

更な

し変

更な

しIN

CR

else

if (

si.d

owns

ize_

LE

N [2

4] <

= 2

55)

1si

.dow

nsiz

e_L

EN

[24]

-

cb.A

lign

edA

djus

tmen

t [26

] 変

更な

しIN

CR

(1)

else

ceil

((si

.dow

nsiz

e_L

EN

+1[2

4 )

/ 256

)

firs

t = 2

55 -

cb.A

ligne

dAdj

ustm

ent [

26] ;

la

st =

si.d

owns

ize_

LE

N [2

4] %

256

; ot

hers

= 2

55

firs

t = s

i.AD

DR

; ot

hers

= (

cb.A

DD

R[i

-1]

& ~

si.S

izeM

ask

[13]

) +

(25

6*cb

.Byt

es [6

] IN

CR

(1)

cb.D

W [3

] > m

i.DW

[4]

if (

2**c

b.S

IZE

[11]

<=

mi.B

ytes

[7] )

1変

更な

し変

更な

しIN

CR

else

if (

cb.d

owns

ize_

LE

N [

25] <

= 2

55)

1cb

.dow

nsiz

e_L

EN

[25]

-

mi.A

lign

edA

djus

tmen

t [27

] 変

更な

しIN

CR

(1)

else

ceil

((c

b.do

wns

ize_

LE

N+

1[25

] ) /

256)

firs

t = 2

55 -

mi.A

ligne

dAdj

ustm

ent [

27] ;

last

= c

b.do

wns

ize_

LE

N [2

5] %

256

; ot

hers

= 2

55

firs

t = c

b.A

DD

R;

othe

rs =

(m

i.AD

DR

[i-1

] &

~cb

.Siz

eMas

k [1

4] )

+ (

256*

mi.B

ytes

[24]

)IN

CR

(1)

si.D

W [2

] < c

b.D

W [3

]if

si.C

AC

HE

[1])

1cb

.ups

ize_

LE

N [1

8]

変更

なし

INC

R (1

)

else

1変

更な

し変

更な

しIN

CR

1.幅変

換に

よって

トランザ

クシ

ョンの長

さが変

更され

る場

合、

出力

SIZ

E は

常に出

力 D

AT

A_W

IDT

H と

同じです

。

DS768 2011 年 6 月 22 日 japan.xilinx.com 19Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

cb.D

W [3

] < m

i.DW

[4]if

(si

.CA

CH

E [

1})

1m

i.ups

ize_

LE

N [2

1]

変更

なし

INC

R (1

)

else

1変

更な

し変

更な

しIN

CR

WR

AP

バー

スト

si.D

W [2

] = c

b.D

W [3

]常

に成立

1変

更な

し変

更な

しW

RA

P

cb.D

W [3

] = m

i.DW

[4]常

に成立

1変

更な

し変

更な

しW

RA

P

si.D

W [2

] > c

b.D

W [3

]

if (

2**s

i.SIZ

E [1

0] <

= c

b.B

ytes

)1

変更

なし

変更

なし

WR

AP

else

if (

si.d

owns

ize_

LE

N [2

4] <

= 1

5)1

si.d

owns

ize_

LE

N [2

4]

変更

なし

WR

AP

(1)

else

if ((

si.A

DD

R &

si.b

urst

_mas

k [3

0] )

==

0)

1si

.wra

p1_L

EN

[34

] si

.AD

DR

INC

R (1

)

else

2fi

rst =

si.w

rap1

_LE

N [

34] ;

seco

nd =

si.w

rap2

_LE

N [3

6]

firs

t = s

i.AD

DR

; se

cond

= s

i.wra

p_ad

dres

s [3

2]

INC

R (1

)

cb.D

W [3

] > m

i.DW

[4]

if (

2**c

b.S

IZE

[11]

<=

mi.B

ytes

)1

変更

なし

変更

なし

WR

AP

else

if (

cb.d

owns

ize_

LE

N [2

5] <

= 1

5)1

cb.d

owns

ize_

LE

N [

25]

変更

なし

WR

AP

(1)

else

if ((

cb.A

DD

R &

cb.

burs

t_m

ask

[30]

) =

= 0

)1

cb.w

rap1

_LE

N [3

5]

cb.A

DD

RIN

CR

(1)

else

2fi

rst =

cb.

wra

p1_L

EN

; [35

]

seco

nd =

cb.

wra

p2_L

EN

[37]

fi

rst =

cb.

AD

DR

; se

cond

= c

b.w

rap_

addr

ess

[33]

IN

CR

(1)

si.D

W[2

] < c

b.D

W [3

] ,W

rite

if (

si.C

AC

HE

[1])

1ce

il((

si.L

EN

+1)

* (

2**s

i.SIZ

E [1

0])

/cb.

Byt

es)

- 1

si.w

rap_

addr

ess

[32]

+ (

ceil

((si

.AD

DR

&

si.b

urst

_mas

k [3

0] )

/ cb.

Byt

es) *

cb.

Byt

es)

% s

i.bur

st_b

ytes

[28]

If

(cb.

LE

N>

0)

then

WR

AP,

el

se IN

CR

(1)

else

1変

更な

し変

更な

しW

RA

P

si.D

W[2

] < c

b.D

W [3

] , R

ead

if (

si.C

AC

HE

[1])

1

ceil

((si

.LE

N+

1) *

(2*

*si.S

IZE

[10]

)/c

b.B

ytes

[6] )

- 1

si.w

rap_

addr

ess

[33]

+ (

int(

(si.A

DD

R &

si

.bur

st_m

ask

[30]

) / c

b.B

ytes

[6] )

*

cb.B

ytes

[6] )

(If

cb.L

EN

>0)

th

en W

RA

P,el

se IN

CR

(1)

表 2

: 幅変換

トランザ

クシ

ョン

(続

き)

相対

DW

idth

条件

出力

トランザ

クシ

ョン

出力

LE

N出力

AD

DR

出力

B

UR

ST

1.幅変

換に

よって

トランザ

クシ

ョンの長

さが変

更され

る場

合、

出力

SIZ

E は

常に出

力 D

AT

A_W

IDT

H と

同じです

。

DS768 2011 年 6 月 22 日 japan.xilinx.com 20Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

else

1変

更な

し変

更な

しW

RA

P

cb.D

W [3

] < m

i.DW

[4] ,

Wri

te

if (

si.C

AC

HE

[1])

1

ceil

((cb

.LE

N+

1) *

(2*

*cb.

SIZ

E [1

1])

/mi.B

ytes

[7] )

- 1

cb.w

rap_

addr

ess

[33

] + (

ceil

((cb

.AD

DR

&

cb.b

urst

_mas

k [3

1] )

/ mi.B

ytes

) [7

] *

mi.B

ytes

[7] )

% c

b.bu

rst_

byte

s [2

9]

If

(mi.L

EN

>0)

th

en W

RA

P,

else

INC

R(1

)

else

1変

更な

し変

更な

しW

RA

P

cb.D

W [3

] < m

i.DW

[4] ,

Rea

d

if (

si.C

AC

HE

[1])

1

ceil

((cb

.LE

N+

1) *

(2*

*cb.

SIZ

E [1

1])

/mi.B

ytes

[7] )

- 1

cb.w

rap_

addr

ess

[33]

+ (

int(

(cb.

AD

DR

&

cb.b

urst

_mas

k [3

1])

/ mi.B

ytes

[7] )

*

mi.B

ytes

[7] )

If

(mi.L

EN

>0)

th

en

WR

AP,

el

se IN

CR

(1)

else

1変

更な

し変

更な

しW

RA

P

固定

長バ

ース

ト

si.D

W [2

] ) =

cb.

DW

[3]常

に成立

1変

更な

し変更

なし

FIX

ED

cb.D

W [3

] = m

i.DW

[4]常

に成立

1変

更な

し変更

なし

FIX

ED

si.D

W [2

] > c

b.D

W [3

]if

(2*

*si.S

IZE

[11]

( <

= c

b.B

ytes

[6] )

1変

更な

し変更

なし

FIX

ED

else

si.L

EN

+1

all =

max

(si.c

onv_

rati

o [2

2] -

cb

.Ali

gned

Adj

ustm

ent [

26] -

1, 0

)al

l = s

i.AD

DR

INC

R (1

)

cb.D

W [3

] > m

i.DW

[4]if

(2*

*cb.

SIZ

E[1

0] <

= m

i.Byt

es [7

] )1

変更

なし

変更

なし

FIX

ED

else

cb.L

EN

+1

all =

max

(cb.

conv

_rat

io[2

3] -

m

i.Ali

gned

Adj

ustm

ent [

27] -

1, 0

)al

l = c

b.A

DD

RIN

CR

(1)

si.D

W [2

] < c

b.D

W [3

]常

に成立

1変

更な

し変更

なし

FIX

ED

cb.D

W [3

] < m

i.DW

[4]常

に成立

1変

更な

し変更

なし

FIX

ED

表 2

: 幅変換

トランザ

クシ

ョン

(続

き)

相対

DW

idth

条件

出力

トランザ

クシ

ョン

出力

LE

N出力

AD

DR

出力

B

UR

ST

1.幅変

換に

よって

トランザ

クシ

ョンの長

さが変

更され

る場

合、

出力

SIZ

E は

常に出

力 D

AT

A_W

IDT

H と

同じです

。

DS768 2011 年 6 月 22 日 japan.xilinx.com 21Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

クロック変換

ク ロ ッ ク変換は、 次の条件に従って実行されます。

• ク ロ ッ クレート リ ダクシ ョ ン モジュールは、 入力 (SI) 側から出力 (MI) 側に向けて整数比 N:1 でクロ ッ クレート を分周

します。

• ク ロ ッ クレート アクセラレーシ ョ ン モジュールは、 入力 (SI) 側から出力 (MI) 側に向けて整数比 1:N でクロ ッ クレート

を逓倍します。

• 同期クロ ッ ク変換モジュールは、 非同期 FIFO を通してチャネル信号を渡すこ とで、 ク ロ ッ クレート を増減します。

リ ダクシ ョ ンおよびアクセラレーシ ョ ンのいずれのモジュールでも、 よ り高速なクロ ッ ク ド メ インのサンプリ ング サイ クル

は自動的に決定されます。 各モジュールは 5 つの AXI チャネルすべてに適用されます。

MI および SI はクロ ッ ク入力のベクターを持ち、 各ビッ トは対応するインターフェイス スロ ッ トの全信号と同期しています。

AXI インターコネク ト コアには専用のネイティブ ク ロ ッ ク入力があ り ます。AXI インターコネク ト コアは、MI および SI の各スロ ッ トのクロ ッ ク レート をコアのネイティブ ク ロ ッ ク レートに自動的に適合させます。

通常、 AXI インターコネク ト コアのネイティブ ク ロ ッ ク入力は、 システム デザイン内の最大周波数の SI または MI スロ ッ

ト 、 たとえばメ イン メモ リ コン ト ローラーに接続された MI スロ ッ ト などが使用しているものと同じ クロ ッ ク ソースに接続

されます。

ペリフェラル レジスタ スライス

オプシ ョ ンと して深さ 2 のレジスタ スライス (スキッ ド バッファー ) を、各 SI または MI スロ ッ トの 5 つの AXI チャネルの

それぞれに対して挿入し、 システムのタイ ミ ング ク ロージャを改善するこ と もできます。 SI および MI 両方の最外周部分で

は、 必要に応じて、 各インターフェイス スロ ッ トの各チャネルにレジスタ スライス バッファーを挿入できます。 その主な目

的は、 レイテンシは 1 サイ クル分増加しますが、 システムのタイ ミ ングを改善するこ とです。

ペリ フェラル レジスタ スライスは、 常に SI または MI スロ ッ トのクロ ッ クに同期します。

データパス FIFO

一部の状況下では、 データ バース ト をバッファ リ ングするこ とで AXI インターコネク トのスループッ トが向上します。 この

よ うな状況は通常、データ幅またはクロ ッ ク レートの変換によって SI または MI スロ ッ トのデータ レートが AXI インターコ

ネク ト コアのネイティブ データ レート と異なる場合に見られます。 レート変換のさまざまな組み合わせに対応するために、

オプシ ョ ンで次の 4 箇所にデータ バース ト バッファーを挿入できます。

• SI 側のデータ幅またはクロ ッ ク変換の後、 クロスバー モジュールの前の SI 側書き込みデータ FIFO

• ク ロスバー モジュールの後、 MI 側のデータ幅、 クロ ッ クまたはプロ ト コル変換の前の MI 側書き込みデータ FIFO

• ク ロスバー モジュールの MI 側の前、 MI 側のデータ幅、 クロ ッ クまたはプロ ト コル変換の後の MI 側読み出しデータ

FIFO

• ク ロスバー モジュールの SI 側の後、 SI 側のデータ幅またはクロ ッ ク変換の前の SI 側読み出しデータ FIFO

データ FIFO は AXI インターコネク トのネイティブ ク ロ ッ クに同期します。 各データ FIFO の幅は、 AXI インターコネク ト

のネイティブ データ幅と同じです。

ID 信号の使用方法

SI から MI へ伝搬する ト ランザクシ ョ ン ID 信号 (AWID と ARID) および MI から SI へ伝搬する ト ランザクシ ョ ン ID 信号

(BID と RID) によって、各ト ランザクシ ョ ンの開始元と、MI で受信した応答が元の SI スロ ッ トに戻される経路が、システム

のインターコネク ト ト ポロジ上で特定されます。

DS768 2011 年 6 月 22 日 japan.xilinx.com 22Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

エンドポイン トのマスター デバイスは、ト ランザクシ ョ ンの複数の「スレッ ド」を選択するのに使用できる AWID 信号と ARID信号を必要に応じて出力し、マスター IP が内部的に複数のマスター デバイスで構成されているかのよ うに動作します。「順序

変更の深さ」 は 1 つのマスターが生成可能な ID 値の合計であ り、 2**idwidth で表されます。 こ こで、 idwidth は各 SI スロ ッ トの THREAD_ID_WIDTH パラ メーターで指定されます。順序変更の深さが 1 のマスター デバイスは、 インターフェイス

に ID 信号は必要があ り ません。 ト ランザクシ ョ ンの順序付けは次のよ うに決定されます。

• 同一スレッ ドに属する ト ランザクシ ョ ンは、 受付順に応答を返す必要がある。

• 異なるスレッ ドの ト ランザクシ ョ ンは、 アウ トオブオーダで応答を返すこ とができる。

すべての SI スロ ッ ト ID 値は、 MI スロ ッ トのいずれかに伝搬される前の時点で一意でなければなり ません。 AXI インターコ

ネク ト コアは、 各 SI スロ ッ トでサンプリ ングされる AWID 信号および ARID 信号 (存在する場合) の前に、 一意の定数 「マス

ター ID」 値を付加します。

各 SI スロ ッ トに対応付けられた BASE_ID パラ メーターによ り、 AXI インターコネク ト コアはコンパイル時にマスター IDを割り当てるこ とができます。 エンドポイン トのマスター デバイスは、 割り当てられたマスター ID を自身の ID 出力に入れ

る必要はないため、 割り当てられたマスター ID 値を認識する必要はあ り ません。

2 つのインターコネク ト インスタンスがカスケード接続され、一方のインスタンスの MI スロ ッ トが他方のインスタンスの SIスロ ッ トに接続されている場合、アップス ト リームの AXI インターコネク ト コアで生成されたすべての ID 信号が、接続され

たマスター デバイスのスレッ ド ID ビッ トであるかのよ うに扱われます。ほかのマスター デバイス と同様に、 ダウンス ト リー

ムの AXI インターコネク ト コアはカスケード接続された SI スロ ッ トからサンプ リ ングされた ID 信号の前に一意のマスター

ID を付加します。 これによ り、 カスケード接続された AXI インターコネク ト ト ポロジを伝搬するにつれて ID 幅が大き くな

り ます。 マスター ID が一致する応答すべてがアップス ト リームの AXI インターコネク ト インスタンスに戻されます。

図 10 に、 2 つの AXI インターコネク ト インスタンスをカスケード接続した場合の例を示します。

X-Ref Target - Figure 10

図 10 : AXI インターコネク ト コアのカスケード接続

Master 0

Master 1

Master 2

Master 3

Slave 0

Slave 1

Master 4

Slave 2

Slave 3

Slave 4

5

5

5

ADDR_RNG0=h4000xxxx

ADDR_RNG0=h10xxxxxxADDR_RNG1=h20000xxx

ADDR_RNG0=h3000xxxx

ADDR_RNG0=h4000xxxxADDR_RNG1=h4001xxxxADDR_RNG2=h5000xxxxADDR_RNG3=h6000xxxx

ADDR_RNG0=h4001xxxx

ADDR_RNG0=h5000xxxxADDR_RNG1=h6000xxxx

MI0

MI1

MI2

MI0

MI1

MI2Interconnect 1

SI0

SI1

SI2

SI0

SI1

SI2

BASE_ID=b00000

BASE_ID=b10000

BASE_ID=b1000

BASE_ID=b10100

BASE_ID=b1010

BASE_ID=b0000

Interconnect 04

4

4

2

0

1

3

0

X12068

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LogiCORE IP AXI インターコネク ト (v1.03.a)

図 10 は、 次のこ とを示しています。

• AXI インターコネク ト 0 の MI スロ ッ ト 2 (MI2) は、 AXI インターコネク ト 1 の SI スロ ッ ト 0 (SI0) に接続されていま

す。 エンドポイン ト スレーブ デバイス 2 ～ 4 は、 AXI インターコネク ト 1 の MI0 ～ MI2 で定義されたアドレス範囲を

持ちます。

メモ : わかりやすくするために、 BASEADDR と HIGHADDR のペアを don’t care を含む ADDR 範囲として表しています。

• インターコネク ト 1 がアクセスできるアドレス範囲のすべてが、 インターコネク ト 0 の MI2 の複数のアドレス範囲と し

て列挙されています。

• 矢印は、 各マスター デバイスから伝搬する ID 信号を表します。 AXI インターコネク ト 0 は 4 ビッ トの ID 出力を生成し

ます。 これは、 マスター ID の一意性を確保するために必要な最小の幅です。 たとえば、 マスター 0 がト ランザクシ ョ ン

を発行する場合の出力 ID は、 マスター ID (1’b0) の後にマスター デバイスからサンプリ ングされた 3 ビッ トの ID を付

加したものになり ます。

• マスター 2 からの ト ランザクシ ョ ンはすべて、 ID 値 4’b1010 を持ちます (マスター デバイスから可変スレッ ド ビッ ト

は出力されない)。

• マスター 0 ～ 2 からの ト ランザクシ ョ ンの宛先がスレーブ 2 ～ 4 の場合、 AXI インターコネク ト 0 は 4 ビッ トの ID 値をインターコネク ト 1 に渡します。 次に、 インターコネク ト 1 がこの値の前に 1'b0 (SI0 のマスター ID) を付加して 5 ビッ トの ID を生成し、 接続されているスレーブ デバイスのいずれか渡します。

複数アドレス範囲のサポート

AXI インターコネク ト コアは SI スロ ッ トからの各 AW および AR チャネル ト ランザクシ ョ ンのアドレスをデコード して、ど

の MI スロ ッ トが各ト ランザクシ ョ ンの宛先なのかを判断する必要があ り ます。 このアドレス デコードには、 MI スロ ッ トの

識別に必要な上位アドレス ビッ トのみが関係し、接続されたスレーブ デバイス内での位置を識別するために使用する下位ビッ

トは無視されます。SI から受信したアドレス値全体が MI に渡されてスレーブ デバイスで使用できます。上位のアドレス ビッ

トが通常スレーブ デバイスで再利用されない場合でも、 接続したモニターには表示できます。

1 つのスレーブ デバイス (MI スロ ッ ト ) にアクセスする と きに、 連続していない、 複数のアドレス範囲を定義する場合もあ り

ます。 AXI インターコネク ト コアのアドレス デコード ロジッ クには、 各 MI スロ ッ トの選択を決定する複数のアドレス範囲

が含まれます。 複数のアドレス範囲の識別は、 一般に接続されたスレーブ デバイスの機能でも必要です。

これは、 AXI インターコネク ト コアによってインプリ メン ト されているデコード ロジッ クの一部がスレーブ デバイスにも複

製されているこ とを意味します。 AMBA 4 仕様では、 AXI インターコネク ト コアによってデコード されるアドレス範囲をエ

ンコードする と きに使用する AXI 信号 AWREGION と ARREGION が導入されました。 AXI インターコネク ト コアが生成した

このよ うな REGION 出力を、複数のアドレス デコード範囲を持つスレーブ デバイスが使用するこ とで、 スレーブ デバイスで

アドレス範囲デコード ロジッ クを重複して持つこ とがなくな り ます。

各 REGION 信号で生成される 4 ビッ トの値は各 MI スロ ッ ト内の C_M_AXI_BASE_ADDR および C_M_AXI_HIGH_ADDR パラ メーターの ト ランザクシ ョ ン アドレスが一致する位置に対応します。 多くの場合、 これらのアド レス範囲は接続されたス

レーブ デバイスの複数のパラ メーターを用いて、 C_busif_RNGnn_BASEADDR や C_busif_RNGnn_HIGHADDR のよ うな

形式で表されます。 さまざまな MI スロ ッ トに複数のアドレス範囲を割り当てる方法については、 図 10 の例を参照して くだ

さい。

SI で受信した ト ランザクシ ョ ン アドレスが AXI インターコネク ト コアによってデコード されたアドレス範囲のいずれかに

ない場合、 ト ランザクシ ョ ンは ト ラ ップされ、 AXI インターコネク ト コア内のデコード エラー モジュールで処理されます。

AXI インターコネク ト コアの MI スロ ッ トが 1 つのみで、 アドレス範囲が 1 つしかない場合は、 例外が発生します。 この場

合、 C_RANGE_CHECK パラ メーターによって、 アドレスのデコードおよび関連するデコード エラー ト ラ ップがインプリ メン

ト されているかど うか、 またはすべての ト ランザクシ ョ ンを MI スロ ッ トに伝搬するかど うかが判別されます。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

サイクル依存性の回避

Multiple outstanding ト ランザクシ ョ ンを発行できる (1 つまたは複数のマスター デバイスによって発行された) 2 つ以上の ト

ランザクシ ョ ン ID が存在し、 キューに複数ト ランザクシ ョ ンを保持できる 2 つ以上のスレーブ デバイスが接続されており、

スレーブ デバイスのいずれかが R チャネルまたは B チャネルにアウ トオブオーダで応答できる場合、サイクル依存性 (デッ ド

ロ ッ ク ) のリ スクがあ り ます。AXI 完全準拠であるため、AXI インターコネク ト コアにはアウ トオブオーダ応答をサポートす

るスレーブ デバイスの処理が組み込まれています。

デッ ドロックの起きる仕組み

次の例では、読み出し ト ランザクシ ョ ンがデッ ド ロ ッ クになるシーケンスを示します。 スレーブ デバイスが書き込み応答の順

序を変更できる場合、 同様の状況が書き込みト ランザクシ ョ ンのシーケンスにも当てはま り ます。 この例は、 2 つのマスター

デバイス (M0 と M1)、 および 2 つのスレーブ デバイス (S0 と S1) が AXI インターコネク ト コアで接続されている場合を示

しています。

1. マスター デバイス M0 がスレーブ デバイス S0 からの読み出しを行います。

2. 次に、 マスター デバイス M0 がスレーブ デバイス S1 からの読み出しを (同じ ID のスレッ ドを使用して) 行います。

3. 続いて、 マスター デバイス M1 がスレーブ デバイス S1 からの読み出しを行います。

4. その後、 マスター デバイス M1 がスレーブ デバイス S0 からの読み出しを (同じ ID のスレッ ドを使用して) 行います。

5. スレーブ デバイス S0 は最初にマスター デバイス M1 に応答します。読み出し応答の順序が変更されていますが、 これは

受信した ト ランザクシ ョ ン ID が異なるため許容されます。 ただし、 マスター デバイス M1 は先にスレーブ デバイス S1からの応答を受け取る必要があるため、 AXI インターコネク ト コアは応答をマスター デバイス M1 に渡すこ とができま

せん。

6. スレーブ デバイス S1 がマスター デバイス M0 (順序変更されていない) に応答します。 しかし、 マスター デバイス M0は先にスレーブ デバイス S0 からの応答を受け取る必要があるため、 AXI インターコネク ト コアは応答をマスター デバ

イス M0 に渡すこ とができません。

これによ り、 デッ ド ロ ッ クが生じます。

1 スレーブ 1 ID でデッ ドロックを回避

AXI インターコネク ト コアでデッ ド ロ ッ クを回避するには、 「1 スレーブ 1 ID」 方式を使用します。 この方式は、 最も重要な

問題である ト ランザクシ ョ ンのパフォーマンスに影響を与えません。 これは、 複数の読み出しおよび書き込みのパイプライン

処理であ り、 メモ リ コン ト ローラーなどのパフォーマンスに厳しいスレーブ デバイスに接続した複数のマスター デバイスで

使用します。

「1 スレーブ 1 ID」 方式を採用する と、 各 SI スロ ッ トで受信される (各マスター デバイスからの) ID スレッ ドが持つこ とので

きる (各種の) Outstanding ト ランザクシ ョ ンは、 一度に 1 つの MI スロ ッ トのみに制限されます。

ただし、 MI スロ ッ トが、 複数の SI スロ ッ トからの Multiple Outstanding ト ランザクシ ョ ンを発行できるこ とに変わりはあ り

ません。

前セクシ ョ ンに示した例にこの規則を適用する と、手順 2 の M0 から S1 への読み出し ト ランザクシ ョ ンは、S0 が M0 への応

答を完了するまで待たされます。 同様に、 手順 4 の M1 から S0 への ト ランザクシ ョ ンは S1 が M1 への応答を完了するまで

待たされます。 これらの条件のも とでは、 どのよ うに ト ランザクシ ョ ンが処理されよ う と もデッ ド ロ ッ クの原因となる相互依

存は回避されます。

「1 スレーブ 1 ID」 による制約は、 AXI インターコネク ト コアが 1 対 1 のシンプルなパススルーで設定されている場合を除い

て、 すべての ト ランザクシ ョ ン スレッ ドに適用されます。 デッ ド ロ ッ クを回避するほか、 この制約によ り、 連続した ト ランザ

クシ ョ ンのうちの 1 つのト ランザクシ ョ ン スレッ ドが別の MI スロ ッ ト を宛先にしていた場合でも、 宛先 SI でのすべての書

き込みト ランザクシ ョ ンが順序どおり完了するこ とが保証されます。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

たとえば、マスター デバイスがメモリの DMA ディ スク リプターに書き込みを行った後に、そのディ スク リプターを読み出し

た DMA エンジンの制御レジスタに書き込みを行います。AXI インターコネク ト コアは最初の書き込みが完了する (メモ リ コン ト ローラーから書き込み応答を受信する) までは 2 回目の書き込みを DMA スレーブ デバイスに伝搬させないため、 DMAがメモ リから古いディ スク リプターのデータを読み出すこ とはあ り ません。 したがって各マスター デバイスでは、 さまざまな

スレーブ デバイス、 同じ方向、 同じスレッ ドの ト ランザクシ ョ ンが順序どおり完了するこ とが保証されます。 これによ り、 こ

のよ うな条件のも とでは、 先行ト ランザクシ ョ ンの書き込み応答を受信してから後続の書き込みト ランザクシ ョ ンを発行する

という条件をマスター デバイスに設定する必要がなくな り ます。

メモ : AXI プロ ト コルでは、前の書き込みがすべて完了したという B チャネル応答を待つ以外に、書き込みト ランザクシ ョ ン

と読み出し ト ランザクシ ョ ンの間で順序どおりの完了を保証する手段が用意されていません。

エラー信号

AXI インターコネク ト コアで検出されるエラー状態は次のとおりです。

• アドレス デコード エラー : コネクティ ビティ マップと適用可能な書き込み専用/読み出し専用パラ メーターに基づく ト ラ

ンザクシ ョ ンのア ド レスに、 使用可能な MI ス ロ ッ ト がマッ ピングされていません。 AXI インターコネク ト コアが

DECERR を返し、 ト ランザクシ ョ ンはどの MI ス ロ ッ ト にも伝搬されません。 ただし、 ア ド レス デコード エラーは、

C_RANGE_CHECK パラ メーターが 0 に設定されている場合にはト ラ ップされません。デフォルトでは、複数の MI スロ ッ

トが存在するか、複数のアドレス範囲がある場合は、常に C_RANGE_CHECK がイネーブルになり ます。複数の MI スロ ッ

トがあ り、 C_RANGE_CHECK パラ メーターが強制的に OFF (0) に設定されている場合、 無効なアドレスにアクセスする

と、 プロ ト コルに準拠しない予測不能な ト ランザクシ ョ ンの伝搬が発生する可能性があ り ます。

• AXI4-Lite アクセス違反 : 次の条件のいずれかで発生します。

• バース ト長違反 : AXI4-Lite MI スロ ッ トが宛先である と きに、 ト ランザクシ ョ ンの長さが 1 データ ビート よ り も大

きい。

• データ サイズ違反 : AXI4-Lite MI スロ ッ トが宛先である と きに、 ト ランザクシ ョ ン データの転送サイズの幅が 4 バイ ト よ り も大きい。

AXI インターコネク ト コアが DECERR を返し、 ト ランザクシ ョ ンは MI スロ ッ トに伝搬されません。 AXI4-Lite のアク

セス違反は、 C_RANGE_CHECK = 0 の場合に無効になり ます。デフォルトでは、いずれかの MI スロ ッ トが AXI4-Lite として構成され、 いずれかの SI スロ ッ トが AXI4-Lite 以外のプロ ト コルと して構成された場合、 C_RANGE_CHECK がイ

ネーブルにな り ます。 C_RANGE_CHECK が OFF (0) のと きに、 AXI4-Lite MI スロ ッ ト を宛先とする無効な ト ランザク

シ ョ ンが発行される と、 結果が予測不能とな り、 ト ランザクシ ョ ンがエラーになる可能性が高くなり ます。

• C_M_AXI_SECURE を設定された MI スロ ッ トが、AWPROT[1] または ARPROT[1] をセッ ト された (セキュアでない) トランザクシ ョ ンの宛先となっています。

メモ : MI スロ ッ トのいずれかが SECURE と して設定されている場合には、C_RANGE_CHECK を無効にしてはなり ません。

AXI インターコネク ト コアは次のエラー状態を検出しません。

• MI スロ ッ トで受信された応答 ID がいずれの SI スロ ッ トにもマッピングされない場合、AXI インターコネク ト コアから

の READY 応答は MI スロ ッ トで発行されません。応答全体 (書き込み応答または読み出しデータ バース ト ) は AXI イン

ターコネク ト コアによ り永続的に遮断されます。これによ り、問題のあるスレーブ デバイスと応答の受信を待つマスター

デバイスがハングアップする場合があ り ます。

• AXI インターコネク ト コアは AXI4 プロ ト コル違反を ト ラ ップしません。 これはエンドポイン ト IP で行われます。

• AXI インターコネク ト コアは書き込みデータのインターリーブをサポートせず、 ト ラ ップするこ と もあ り ません (すべて

の書き込みデータは書き込みト ランザクシ ョ ンの順序に従って振り分け。 WID は SI でサンプリ ングされない)。

• AXI インターコネク ト コアは幅の狭いバース ト違反を ト ラ ップしません。 この違反は、 SI スロ ッ トが C_S_AXI_SUPPORTS_NARROW_BURST = 0 に設定されている場合に、 長さが 1 データ ビート を超え、 データ転送サイ

ズが SI スロ ッ ト のデータ幅よ り も狭い ト ランザクシ ョ ンを受信するか、 AWCACHE[1] または ARCACHE[1] がディア

サート された ト ランザクシ ョ ンを受信する と発生します。 これは、 エンドポイン トのマスター IP で行われます。

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• Xilinx Platform Studio (XPS) は、 コンパイル時にエラーとなるコンフ ィギュレーシ ョ ンを行わないよ うにするデザイン

ルールを適用します。 したがって、 AXI インターコネク ト コアには次のコンフ ィギュレーシ ョ ン エラーに対するエラー

検出ロジッ クは備えられていません。

• 非同期クロ ッ ク コンフ ィギュレーシ ョ ン以外でクロ ッ ク倍率が整数でない

• パラ メーター値範囲違反

• アドレスまたは ID の範囲が重複している、 非バイナリ サイズである、 またはベース値のアライ メン トが正し くない

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AXI プロ ト コル コンバーター

次のサブセクシ ョ ンで、 AXI プロ ト コル コンバーターについて説明します。

• AXI4-Lite スレーブ変換

• AXI3 スレーブ コンバーター

AXI4-Lite スレーブ変換

AXI4-Lite スレーブ デバイスに接続された各 MI スロ ッ トは、 AXI4-Lite 変換ブロッ クを通ってルーティングされます。 変換

ブロ ッ クでは、書き込みト ランザクシ ョ ンと読み出し ト ランザクシ ョ ン間の単一スレッ ドのラウンド ロビン アービ ト レーシ ョ

ンを含めて、 すべての ト ランザクシ ョ ンを単一スレッ ド化します。 多くの場合、 書き込みアドレス と読み出しアドレスは 1 つのバスに多重化され、 その後 MI スロ ッ トの AWADDR 信号と ARADDR 信号に複製されます。 多くの場合、 これらの重複する

信号はバッ クエンド デザインのインプリ メンテーシ ョ ン時に自動削除されるため、AXI4-Lite のスレーブが使用する リ ソース

はアドレス バスが 1 つしかない場合とほぼ同様になり ます。

ト ランザクシ ョ ン ID (AWID または ARID) は分解されて変換ブロ ッ クに格納され、応答の転送時に BID または RID と して読

み出されます。

図 11 に AXI4-Lite の変換ロジッ クを示します。

X-Ref Target - Figure 11

図 11 : AXI4-Lite の変換ロジック

AXI to AXI-Lite

AWVALID

ARVALID

AWVALID

ARVALID

AWADDR

ARADDR

AWADDR

ARADDR

AWID

ARID

BID

RID

W/RArb

X12067

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AXI3 スレーブ コンバーター

MI スロ ッ トが 1 つ以上の AXI4 SI スロ ッ トからアクセスできる場合、 AXI3 スレーブ変換モジュールは AXI3 スレーブ デバ

イスに接続された各 MI スロ ッ トの位置にインスタンシエート されます。

アドレス チャネル ダウンサイザー モジュールと同様に、このモジュールはスレーブ インターフェイスで AW または AR 転送

(コマンド ) を受信し、 MI で 1 つまたは複数のコマンドを生成します。 データ転送の SIZE が AXI3 コンバーターで変更され

るこ とはあ り ません。 16 データ ビート よ り も長いバース ト を受信した場合、 コマンドは複数の短いバース ト ト ランザクシ ョ

ンに分割されます。

AXI3 コンバーター モジュールは通常、 複数の Outstanding ト ランザクシ ョ ンを伝搬できます。 AW/AR チャネル転送からの

ト ランザクシ ョ ン特性と して、対応する応答転送を待機する間、キューに入り ます。ただし、書き込み応答または読み出しデー

タの順序が変更する可能性があるため、AW および AR チャネル コンバーターによる ト ランザクシ ョ ンの受け入れは、 ト ラン

ザクシ ョ ンが分割を必要と している場合は常に、 各方向一度に 1 つのト ランザクシ ョ ンに限られます。

I/O 信号

このセクシ ョ ンでは、 AXI インターコネク ト コア信号の一覧を示します。

表 3、 30 ページの表 4、 32 ページの表 5、 32 ページの表 6、 34 ページの表 7、 37 ページの表 8 の 「デフォルト 」 列には、 入

力信号が必須 (REQ) かど うか、必須でない場合は未接続の場合のデフォルト値を示しています。信号の接続が必要なのは、使

用する SI スロ ッ トおよび MI スロ ッ トのみです。 「デフォルト 」 列には、 AXI4、 AXI3、 Lite (AXI4-Lite) など、 スロ ッ トの

プロ ト コル モードを示す値も記載されています。 AXI4-Lite でサンプリ ングされない (ドン ト ケア) 入力信号は 「d/c」 で示し

ます。

スレーブ インターフェイスの I/O 信号

表 3 に、 スレーブ インターフェイス信号の一覧を示します。 「幅」 列の 「N」 は、 SI スロ ッ トの総数を示します。 これは、 AXIインターコネク ト コアに接続されたマスター デバイスの数です。

CORE Generator ツール フローを使用した場合、表 3 に記載された各信号名は、 Snn_AXI_signalname の形式とな り ます。 こ

こで、 nn は、 各スレーブ インターフェイスの 2 桁のインデッ クス番号 (先行ゼロ付き) です。 CORE Generator コア インター

フェイスでは、 「幅」 列はすべての信号で N = 1 とな り ます。

表 3 : スレーブの I/O 信号

信号名 方向 デフォルト 幅 説明 (範囲)

S_AXI_ARESET_OUT_N 出力 N*1出力 (アクテ ィブ Low) を リセッ ト し、 各スロ ッ トのク ロ ッ クに再同期する (AXI プロ トコルで定義された信号ではない)

S_AXI_ACLK 入力 REQ N*1 ク ロ ッ ク

S_AXI_AWID 入力AXI3、 AXI4 : 0

Lite : d/c N*C_AXI_ID_WIDTH 書き込みアドレス チャネル ト ランザクシ ョ ンID

S_AXI_AWADDR 入力 REQ N*C_AXI_ADDR_WIDTH 書き込みアドレス チャネルのアドレス

S_AXI_AWLEN 入力AXI3、 AXI4 : 0

Lite : d/c N*8 書き込みアドレス チャネルのバース ト長(0 ～ 255)

S_AXI_AWSIZE 入力

AXI3、 AXI4 : REQ(1)

Lite : d/cN*3 書き込みア ド レ ス チャネルの転送サイ ズ

コード (0 ～ 7)

S_AXI_AWBURST 入力

AXI3、 AXI4 : REQ(1)

Lite : d/cN*2 書き込みアドレス チャネルのバース ト

タイプ コード (0 ～ 2)

S_AXI_AWLOCK 入力AXI3、 AXI4 : 0

Lite : d/c N*2 書き込みアドレス チャネルのア ト ミ ッ ク アクセス タイプ (0、 1)

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S_AXI_AWCACHE 入力AXI3、AXI4 : 0(2)

Lite : d/cN*4 書き込みアドレス チャネル キャ ッシュ特性

S_AXI_AWPROT 入力 0b000(3) N*3 書き込みアドレス チャネルの保護ビッ ト

S_AXI_AWQOS 入力AXI4 : 0Lite : d/c

N*4 AXI4 書き込みアドレス チャネルのサービス品質 (QoS)

S_AXI_AWUSER(4) 入力AXI3、 AXI4 : 0

Lite : d/cN*C_AXI_AWUSER_WIDTH ユーザー定義の AW チャネル信号

S_AXI_AWVALID 入力 REQ N*1 書き込みアドレス チャネル有効

S_AXI_AWREADY 出力 N*1 書き込みアドレス チャネル準備完了

S_AXI_WDATA 入力 REQ N*C_S_AXI_DATA_WIDTH 書き込みデータ チャネルのデータ

S_AXI_WSTRB 入力 すべて 1 N*C_S_AXI_DATA_WIDTH/8 書き込みデータ チャネルのバイ ト ス ト ローブ

S_AXI_WLAST 入力AXI3、 AXI4 : 0

Lite : d/cN*1 書き込みデータ チャネルの最終データ ビート

S_AXI_WUSER(4) 入力AXI3、 AXI4 : 0

Lite : d/cN*C_AXI_WUSER_WIDTH ユーザー定義の W チャネル信号

S_AXI_WVALID 入力 REQ N*1 書き込みデータ チャネル有効

S_AXI_WREADY 出力 N*1 書き込みデータ チャネル準備完了

S_AXI_BID 出力 N*C_AXI_ID_WIDTH 書き込み応答 チャネル ト ランザクシ ョ ン ID

S_AXI_BRESP 出力 N*2 書き込み応答チャネルの応答コード (0 ～ 3)

S_AXI_BUSER(4) 出力 N*C_AXI_BUSER_WIDTH ユーザー定義の B チャネル信号

S_AXI_BVALID 出力 N*1 書き込み応答チャネル有効

S_AXI_BREADY 入力 REQ N*1 書き込み応答チャネル準備完了

S_AXI_ARID 入力AXI3、 AXI4 : 0

Lite : d/cN*C_AXI_ID_WIDTH 読み出しアドレス チャネル ト ランザクシ ョ ン

ID

S_AXI_ARADDR 入力 REQ N*C_AXI_ADDR_WIDTH 読み出しアドレス チャネルのアドレス

S_AXI_ARLEN 入力AXI3、 AXI4 : 0

Lite : d/cN*8 読み出し ア ド レ ス チャネルのバース ト 長

コード (0 ～ 255)

S_AXI_ARSIZE 入力

AXI3、 AXI4 : REQ(1)

Lite : d/cN*3 読み出し ア ド レ ス チャネルの転送サイ ズ

コード (0 ～ 7)

S_AXI_ARBURST 入力

AXI3、 AXI4 : REQ(1)

Lite : d/cN*2 読み出しアドレス チャネルのバース ト タイプ

(0 ～ 2)

S_AXI_ARLOCK 入力AXI3、 AXI4 : 0

Lite : d/cN*2 読み出しアドレス チャネルのア ト ミ ッ ク

アクセス タイプ (0、 1)

S_AXI_ARCACHE 入力AXI3、 AXI4 : 0(2)

Lite : d/cN*4 読み出しアドレス チャネル キャ ッシュ特性

S_AXI_ARPROT 入力 0b000(3) N*3 読み出しアドレス チャネルの保護ビッ ト

S_AXI_ARQOS 入力AXI4 : 0Lite : d/c

N*4 AXI4 読み出しアドレス チャネルのサービス品質 (QoS)

S_AXI_ARUSER(4) 入力AXI3、 AXI4 : 0

Lite : d/c N*C_AXI_ARUSER_WIDTH ユーザー定義の AR チャネル信号

S_AXI_ARVALID 入力 REQ N*1 読み出しアドレス チャネル有効

表 3 : スレーブの I/O 信号 (続き)

信号名 方向 デフォルト 幅 説明 (範囲)

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マスター インターフェイスの I/O 信号

表 4 で 「幅」 列の 「M」 は、 マスター インターフェイス (MI) スロ ッ トの総数を示します。 これは、 AXI インターコネク ト コアに接続されたスレーブ デバイスの数です。

CORE Generator ツール フローを使用した場合、 表 4 に記載された各信号名は、 Mmm_AXI_signalname の形式とな り ます。

こ これ、 mm は現時点では常に 00 です。

S_AXI_ARREADY 出力 N*1 読み出しアドレス チャネル準備完了

S_AXI_RID 出力 N*C_AXI_ID_WIDTH 読み出しデータ チャネル ト ランザクシ ョ ンID

S_AXI_RDATA 出力 N*C_S_AXI_DATA_WIDTH 読み出しデータ チャネルのデータ

S_AXI_RRESP 出力 N*2 読み出しデータ チャネル応答コード (0 ～ 3)

S_AXI_RLAST 出力 N*1 読み出しデータ チャネルの最終データ ビート

S_AXI_RUSER(4) 出力 N*C_AXI_RUSER_WIDTH ユーザー定義の R チャネル信号

S_AXI_RVALID 出力 N*1 読み出しデータ チャネル有効

S_AXI_RREADY 入力 REQ N*1 読み出しデータ チャネル準備完了

1. AXI4 マスター デバイスの AW/RSIZE 出力および AW/RBURST 出力は、 マスター デバイス自身で駆動するこ とを推奨します。通常、 アプ リ ケーシ ョン要件に規定されていない限り、 マスター デバイスはそのインターフェイスのデータ幅に対応した AW/RSIZE の値を駆動します。 通常マスター デバイスはその AW/RBURST 出力を 0b01 に駆動します。 これは、 インク リ メ ンタル (INCR) バース ト を表します。

2. マスター デバイスがそれ自身の AW/RCACHE 出力を 0b0011 に駆動し、 幅変換の実行中に AXI インターコネク ト コアがデータを圧縮できるよ うにして、 データパス FIFO でのス ト ア フォワードを可能にするこ とを推奨します。

3. AXI プロ ト コルの場合、 マスター デバイスは自身の AW/RPROT 出力を駆動する必要があ り ます。 AW/RPROT 信号が駆動されないままになっている場合、 デフォル トですべて 0 とな り、 ト ランザクシ ョ ンはセキュアである と解釈されます。

4. CORE Generator ツール フローを使用した場合は、 適用されません。

表 4 : マスター I/O 信号

信号名 方向 デフォルト 幅 説明 (範囲)

M_AXI_ARESET_OUT_N 出力 M*1出力 (アクティブ Low) を リセッ ト し、各スロ ット のク ロ ッ クに再同期する (AXI プロ ト コルで定義された信号ではない)

M_AXI_ACLK 入力 REQ M*1 ク ロ ッ ク

M_AXI_AWID 出力 M*C_AXI_ID_WIDTH 書き込みアド レス チャネル ト ランザクシ ョ ンID

M_AXI_AWADDR 出力 M*C_AXI_ADDR_WIDTH 書き込みアドレス チャネルのアドレス

M_AXI_AWLEN 出力 M*8 書き込みアドレス チャネルのバース ト長コード(0 ～ 255)

M_AXI_AWSIZE 出力 M*3 書き込みアドレス チャネルの転送サイズ コード(0 ～ 7)

M_AXI_AWBURST 出力 M*2 書き込みアド レス チャネルのバース ト タ イプ(0 ～ 2)

M_AXI_AWLOCK 出力 M*2 書き込みアドレス チャネルのア ト ミ ッ ク アクセス タイプ (0、 1)

M_AXI_AWCACHE 出力 M*4 書き込みアドレス チャネル キャ ッシュ特性

M_AXI_AWPROT 出力 M*3 書き込みアドレス チャネルの保護ビッ ト

M_AXI_AWREGION(1) 出力 M*4 AXI4 書き込みアドレス チャネルのアドレス領域インデックス

M_AXI_AWQOS 出力 M*4 書き込みア ド レ ス チャネルのサービ ス品質(QoS)

M_AXI_AWUSER(1) 出力 M*C_AXI_AWUSER_WIDTH ユーザー定義の AW チャネル信号

M_AXI_AWVALID 出力 M*1 書き込みアドレス チャネル有効

M_AXI_AWREADY 入力 REQ M*1 書き込みアドレス チャネル準備完了

M_AXI_WID(1) 出力 M*C_AXI_ID_WIDTH AX3 スレーブの書き込みデータ チャネル ト ランザクシ ョ ン ID (S_AXI_AWID からコピー )

表 3 : スレーブの I/O 信号 (続き)

信号名 方向 デフォルト 幅 説明 (範囲)

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LogiCORE IP AXI インターコネク ト (v1.03.a)

M_AXI_WDATA 出力 M*C_M_AXI_DATA_WIDTH 書き込みデータ チャネルのデータ

M_AXI_WSTRB 出力 M*C_M_AXI_DATA_WIDTH/8 書き込みデータ チャネルのデータ バイ ト ス ト ローブ

M_AXI_WLAST 出力 1 書き込みデータ チャネルの最終データ ビート

M_AXI_WUSER(1) 出力 M*C_AXI_WUSER_WIDTH ユーザー定義の W チャネル信号

M_AXI_WVALID 出力 M*1 書き込みデータ チャネル有効

M_AXI_WREADY 入力 REQ M*1 書き込みデータ チャネル準備完了

M_AXI_BID 入力 AXI3、

AXI4 : REQLite : d/c

M*C_AXI_ID_WIDTH 書き込み応答 チャネル ト ランザクシ ョ ン ID

M_AXI_BRESP 入力 0b00 M*2 書き込み応答チャネルの応答コード (0 ～ 3)

M_AXI_BUSER(1) 入力 AXI3、

AXI4 : 0Lite : d/c

M*C_AXI_BUSER_WIDTH ユーザー定義の B チャネル信号

M_AXI_BVALID 入力 REQ M*1 書き込み応答チャネル有効

M_AXI_BREADY 出力 M*1 書き込み応答チャネル準備完了

M_AXI_ARID 出力 M*C_AXI_ID_WIDTH 読み出しアド レス チャネル ト ランザクシ ョ ンID

M_AXI_ARADDR 出力 M*C_AXI_ADDR_WIDTH 読み出しアドレス チャネルのアドレス

M_AXI_ARLEN 出力 M*8 読み出しアドレス チャネルのバース ト長コード(0 ～ 255)

M_AXI_ARSIZE 出力 M*3 読み出しアドレス チャネルの転送サイズ コード(0 ～ 7)

M_AXI_ARBURST 出力 M*2 読み出しアド レス チャネルのバース ト タ イプ(0 ～ 2)

M_AXI_ARLOCK 出力 M*2 読み出しアドレス チャネルのア ト ミ ッ ク アクセス タイプ (0、 1)

M_AXI_ARCACHE 出力 M*4 読み出しアドレス チャネル キャ ッシュ特性

M_AXI_ARPROT 出力 M*3 読み出しアドレス チャネルの保護ビッ ト

M_AXI_ARREGION(1) 出力 M*4 AXI4 読み出しアドレス チャネルのアドレス領域インデックス

M_AXI_ARQOS 出力 M*4 AXI4 読み出しアドレス チャネルのサービス品質(QoS)

M_AXI_ARUSER(1) 出力 M*C_AXI_ARUSER_WIDTH ユーザー定義の AR チャネル信号

M_AXI_ARVALID 出力 M*1 読み出しアドレス チャネル有効

M_AXI_ARREADY 入力 REQ M*1 読み出しアドレス チャネル準備完了

M_AXI_RID 入力 AXI3、

AXI4 : REQLite : d/c

M*C_AXI_ID_WIDTH 読み出しデータ チャネル ト ランザクシ ョ ン ID

M_AXI_RDATA 入力 REQ M*C_M_AXI_DATA_WIDTH 読み出しデータ チャネルのデータ

M_AXI_RRESP 入力 0b00 M*2 読み出しデータ チャネルの応答コード (0 ～ 3)

M_AXI_RLAST 入力 AXI3、

AXI4 : REQLite : d/c

M*1 読み出しデータ チャネルの最終データ ビート

M_AXI_RUSER(1) 入力 AXI3、

AXI4 : 0Lite : d/c

M*C_AXI_RUSER_WIDTH ユーザー定義の R チャネル信号

M_AXI_RVALID 入力 REQ M*1 読み出しデータ チャネル有効

M_AXI_RREADY 出力 M*1 読み出しデータ チャネル準備完了

1. CORE Generator ツール フローを使用した場合は、 適用されません。

表 4 : マスター I/O 信号 (続き)

信号名 方向 デフォルト 幅 説明 (範囲)

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グローバル ポート

リセッ ト要件

すべての内部ロジッ クのリセッ トが確実に完了するよ うに、INTERCONNECT_ARESETN 入力を 16 クロ ッ ク サイクル間以上ア

クティブ (Low) に保持する必要があり ます。複数のクロッ ク周波数を使用している場合は、 AXI インターコネク ト コアに接続

されている最低周波数 (INTERCONNECT_ACLK の周波数も含む) のクロッ クの 16 サイクル間 INTERCONNECT_ARESETN をア

クティブにする必要があり ます。 この要件は、 INTERCONNECT_ARESETN を proc_sys_reset コアの同様の名前の出力ポートに

よって駆動するこ とで満たすこ とができます。

デザイン パラメーター

次のサブセクシ ョ ンに、 デザイン パラ メーターと これらのパラ メーターの説明に使用する表記規則の一覧を示します。

パラメーター サマリ テーブルにおける表記規則

コア、 スレーブ固有、 マスター固有のパラ メーター テーブル (表 6、 表 7、 および表 8) では、 次の表記規則を使用しています。

「表示形式/範囲」 列は次のよ うに表記されます。

• 「N」 は C_NUM_SLAVE_SLOTS の値を表します。

• 「M」 は C_NUM_MASTER_SLOTS の値を表します。

• 中かっこ { } は後に続く値の繰り返し回数を示します。

• 「Bit1」 は 1 ビッ トの値を、 「Bit32」 は 32 ビッ トの値を、 「Bit64」 は 64 ビッ トの値を表します。

たとえば、 「{N} Bit32」 は 32 ビッ トの値が SI スロ ッ ト ごとに繰り返されるパラ メーターを表します。

• 脚注 N が付いていない限り、 コアのパラ メーターは HDL のコンパイルに影響を与えます。

グローバル コア パラメーター (XPS フロー )

表 5 : グローバル ポート信号

ポート信号名 方向 デフォルト 幅 説明 (範囲)

INTERCONNECT_ACLK 入力 REQ 1 インターコネク トのネイティブ ク ロ ッ ク入力

INTERCONNECT_ARESETN 入力 REQ 1 グローバル リ セッ ト (アクティブ Low)。詳細は 「リセッ ト要件」 を参照

表 6 : グローバル コア パラメーター (XPS フロー )

パラメーター名 デフォルト値表示形式/

範囲説明

C_NUM_SLAVE_SLOTS (T) 1 整数 (1-16) SI スロ ッ トの数

C_NUM_MASTER_SLOTS (T) 1 整数 (1-16) MI スロ ッ トの数

C_FAMILY (T) REQ 文字列 FPGA ファ ミ リ

C_AXI_ID_WIDTH (T) 1 整数 (1-16)

AXI インターコネク ト コアによって伝搬されるすべての ID 信号の幅

C_AXI_ADDR_WIDTH (C) 32 整数 (32)

全 SI スロ ッ トおよび全 MI スロ ッ トのすべての ADDR 信号の幅

メモ :I = 接続されたすべてのマスター デバイスで有効な固有のパラ メーターU = ユーザー指定T = ツールで生成 (EDK が情報を生成し、 値を設定)C = 定数O = ユーザーのオーバーライ ドによ り ツールで生成または TCL で自動生成N = コアの HDL では使用しない

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LogiCORE IP AXI インターコネク ト (v1.03.a)

C_S_AXI_IS_INTERCONNECT (T ) {N}0b0 {N} Bit1CDAM ロジッ クがインプ リ メ ン ト されているかど うかの判別に使用します。0 = エンドポイン ト マスター デバイスに接続1 = 別の AXI インターコネク ト コアに接続

C_INTERCONNECT_DATA_WIDTH (O) 最も幅の広い SI または MI スロ ッ ト と同じ

整数 (32、 64、 128、

256、 512、1024)

インターコネク ト内部の書き込みおよび読み出しデータパスのデータ幅

C_INTERCONNECT_ACLK_RATIO (T) 1 整数 (1-2147483647)

全 SI スロ ッ トおよび MI スロ ッ トに関連するAXI インターコネク ト コア内部のク ロ ッ ク周波数倍率 (ツールによって Hz 単位でインターコネク ト ク ロ ッ クの周波数に設定)

C_AXI_SUPPORTS_USER_SIGNALS (O) 0 整数

USER 信号 (5 チャネルすべて) を AXI インターコネク ト コアに伝搬するかど うかを示します。0 = 伝搬しない 1 = 伝搬する

C_AXI_AWUSER_WIDTH (O) 1 整数(1-256)

AXI4 の全 SI スロ ッ トおよび全 MI スロ ッ トの AWUSER 信号の幅

C_AXI_ARUSER_WIDTH (O) 1 整数(1-256)

AXI4 の全 SI スロ ッ トおよび全 MI スロ ッ トの ARUSER 信号の幅

C_AXI_WUSER_WIDTH (O) 1 整数(1-256)

AXI4 の全 SI スロ ッ トおよび全 MI スロ ッ トの WUSER 信号の幅

C_AXI_RUSER_WIDTH (O) 1 整数(1-256)

AXI4 の全 SI スロ ッ トおよび全 MI スロ ッ ト

の RUSER 信号の幅

C_AXI_BUSER_WIDTH (O) 1 整数(1-256)

AXI4 の全 SI スロ ッ トおよび全 MI スロ ッ トの BUSER 信号の幅

C_AXI_CONNECTIVITY (T) すべて 1{M} Bit32 ({N}Bit1)

各 SI スロ ッ ト (N) から各 MI スロ ッ ト (M) までをク ロスバーで接続するかど うかを示します (ク ロスバー モードのインターコネク トのみに適用)。0 = パス不要1 = パス要

C_INTERCONNECT_CONNECTIVITY_MODE(U) 1 整数 (0、 1)

インターコネク ト アーキテクチャを定義します。0 = 共有アクセス (エリ ア最適化)1 = ク ロスバー (パフォーマンス最適化)

C_RANGE_CHECK (O)

次の場合は ON (1)。C_NUM_MASTER_SLOTS>1

である場合、 または、C_M_AXI_BASE/HIGH_ADDR

が 1 よ り も大きい範囲を定義する場合、 または

MI スロ ッ トのいずれかが AXI4-Lite である場合

かつ SI スロ ッ トのいずれかが AXI4-Lite でない場合、 または、 MI スロ ッ トの

いずれかで C_M_AXI_SECURE が設定されている場合。上記以外は OFF (0)。

整数 (0、 1)

インターコネク ト コアが各種ト ランザクションエラー状態を検出するかどうかを指定します。0 (OFF) = DECERR の状態を検出しない。

詳細は 50 ページの「デコード エラー検出」 を

参照。

1 (ON) = ト ランザクシ ョ ン エラーを ト ラ ップし、 DECERR 応答を生成

表 6 : グローバル コア パラメーター (XPS フロー ) (続き)

パラメーター名 デフォルト値表示形式/

範囲説明

メモ :I = 接続されたすべてのマスター デバイスで有効な固有のパラ メーターU = ユーザー指定T = ツールで生成 (EDK が情報を生成し、 値を設定)C = 定数O = ユーザーのオーバーライ ドによ り ツールで生成または TCL で自動生成N = コアの HDL では使用しない

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LogiCORE IP AXI インターコネク ト (v1.03.a)

スレーブ インターフェイス パラメーター (XPS フロー )

表 7 : スレーブ インターフェイス関連のパラメーター (XPS フロー )

パラメーター名 デフォルト値表示形式/

範囲説明

C_S_AXI_PROTOCOL(M) {N}0x00000000 {N} Bit32

接続されたマスター デバイスの AXI プロ ト コル 0 = SI スロ ッ トは AXI41 = SI スロ ッ トは AXI32 = SI スロ ッ トは AXI4-Lite

C_S_AXI_DATA_WIDTH(M) {N} 0x00000020

{N} Bit32 (0x00000020、0x00000040、0x00000080、0x00000100、0x00000200、 0x00000400)

各 SI スロ ッ トの S_AXI_WDATA および S_AXI_RDATA の有効幅 (AXI4-Lite の SI スロ ッ トでは 0x20 の必要がある )

C_S_AXI_BASE_ID (I,O) {N}0x00000000{N} Bit32

(0-0xFFFF) 各 SI スロ ッ トのベース ID (N-1:0)

C_S_AXI_THREAD_ID_WIDTH (M) {N}0x00000000{N} Bit32(0-0x10)

各 SI スロッ トの ID の下位にある可変ビッ トの

数 (N-1:0)。 それぞれの値は <= C_AXI_ID_WIDTH の必要があり ます。

C_S_AXI_SINGLE_THREAD(I、 U) {N}0b0 {N} Bit1

SI スロ ッ トによる ID スレッ ドのサポート 0 = Outstanding スレッ ド ID 値を複数個受け入

れる ( パフォーマンス最適化 )1 = Outstanding スレッ ド ID 値を一度に 1 つの

み受け入れる ( エリア最適化 )

C_S_AXI_ACLK_RATIO (I,T) {N}0x00000001{N} Bit32

(0x1-0x7FFFFFFF)

内部インターコネク トに関連する各 SI スロ ッ ト

のク ロ ッ ク周波数倍率 ( 同期時 ) ( ツールによっ

て Hz 単位で SI ク ロ ッ クの周波数に設定 )

C_S_AXI_IS_ACLK_ASYNC (I,O)

{N}d、各 SI スロ ッ トの

デフォルト値 d は (C_S_AXI_ACLK_

RATIO[slot] : C_INTERCONNECT_ACLK_RATIO) の比率が 1:k または

k:1 の場合は 0 、それ以外の場合は 1。k は 1 ～ 16 の整数。

{N} Bit1

SI スロ ッ トのク ロ ッ クが、 AXI インターコネク

トのネイティブ ク ロ ッ クに同期か非同期かを示

します。

0 = ネイティブ ク ロ ッ クに同期

1 = ネイティブ ク ロ ッ クに非同期

C_S_AXI_ARB_PRIORITY (I,U) {N}0x00000000{N} Bit32

(0x00000000-0x0000000f)

各 SI スロ ッ ト間のアービ ト レーシ ョ ン優先順

位。 値が大きいほど、 優先順位が高いこ とを示

します。 値が 0 のすべてのスロ ッ トはラウンド

ロビン アービ ト レーシ ョ ンの対象になり ます。

C_S_AXI_WRITE_ACCEPTANCE (I,U) {M}0x00000001{M} Bit32

(0x1、 0x2、 0x4、0x8、 0x10、 0x20)

AXI の SI スロ ッ トが生成できるデータ アク

ティブな書き込みト ランザクシ ョ ンの数

C_S_AXI_READ_ACCEPTANCE (I,U) {M}0x00000001{M} Bit32

(0x1、 0x2、 0x4、0x8、 0x10、 0x20)

AXI の SI スロ ッ トが生成できるアクティブな

読み出し ト ランザクシ ョ ンの数

メモ :I = 接続されたすべてのマスター デバイスで有効な固有のパラ メーターM = 値は接続されたマスター デバイス上に存在するパラ メーターからコピーT = ツールで生成 (EDK が情報を生成し、 値を設定)C = 定数O = ユーザーのオーバーライ ドによ り、 ツールで生成 (EDK が情報を生成して値を設定。 ユーザーはオーバーライ ド可能)N = コアの HDL では使用しないU = ユーザー指定

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LogiCORE IP AXI インターコネク ト (v1.03.a)

C_S_AXI_SUPPORTS_WRITE (M) {N}0b1 {N} Bit1

各 SI スロ ッ トが書き込み関連チャネルを使用す

るかど うかを示します。

0 = 読み出し専用

1 = AW チャネル、 W チャネル、 および B チャ

ネルを使用

C_S_AXI_SUPPORTS_READ (M) {N}0b1 {N} Bit1

各 SI スロ ッ トが読み出し関連チャネルを使用す

るかど うかを示します。

0 = 書き込み専用 1 = AR チャネルと R チャネルを使用

C_S_AXI_SUPPORTS_NARROW_BURST (M、 N) {N}0b1 {N} Bit1

接続されたマスター デバイスが幅の狭いバース

ト を生成できるかど うかを示します。

0 = すべてのバース トはデータ幅と同じサイズ

であ り、 常に A*CACHE[1]=1 ( 単一ビートの

転送には当てはまらない )1 = 幅の狭いバース ト を生成できる、 または A*CACHE[1] をディアサート可

C_S_AXI_WRITE_FIFO_DEPTH (I,U) {N} 0x00000000

{N} Bit32 (0x00000000、0x00000020、0x00000200)

各 SI スロ ッ トの SI 側書き込みデータ FIFO (W チャネル アービ ト レーシ ョ ンの前 ) の深さ

C_S_AXI_READ_FIFO_DEPTH (I,U) {N}0x00000000

{N} Bit32 (0x00000000、0x00000020、0x00000200)

各 SI スロ ッ トの SI 側読み出しデータ FIFO (R チャネル ルーティングの後 ) の深さ

C_S_AXI_AW_REGISTER (I,U) {N}0x00000000 {N} Bit32

各 SI スロ ッ ト インターフェイスの AW チャネ

ルにレジスタ スライスを挿入します。

0 = バイパス

1 = 完全レジスタ化 7 = 軽量化 8 = 自動

C_S_AXI_AR_REGISTER (I,U) {N}0x00000000 {N} Bit32

各 SI スロ ッ ト インターフェイスの AR チャネ

ルにレジスタ スライスを挿入します。

0 = バイパス

1 = 完全レジスタ化 7 = 軽量化 8 = 自動

C_S_AXI_W_REGISTER (I,U) {N}0x00000000 {N} Bit32

各 SI スロ ッ ト インターフェイスの W チャネル

にレジスタ スライスを挿入します。

0 = バイパス

1 = 完全レジスタ化 7 = 軽量化 8 = 自動

表 7 : スレーブ インターフェイス関連のパラメーター (XPS フロー ) (続き)

パラメーター名 デフォルト値表示形式/

範囲説明

メモ :I = 接続されたすべてのマスター デバイスで有効な固有のパラ メーターM = 値は接続されたマスター デバイス上に存在するパラ メーターからコピーT = ツールで生成 (EDK が情報を生成し、 値を設定)C = 定数O = ユーザーのオーバーライ ドによ り、 ツールで生成 (EDK が情報を生成して値を設定。 ユーザーはオーバーライ ド可能)N = コアの HDL では使用しないU = ユーザー指定

DS768 2011 年 6 月 22 日 japan.xilinx.com 36Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

C_S_AXI_R_REGISTER (I,U) {N}0x00000000 {N} Bit32

各 SI スロ ッ ト インターフェイスの R チャネル

にレジスタ スライスを挿入します。

0 = バイパス

1 = 完全レジスタ化

7 = 軽量化 8 = 自動

C_S_AXI_B_REGISTER (I,U) {N}0x00000000 {N} Bit32

各 SI スロ ッ ト インターフェイスの B チャネル

にレジスタ スライスを挿入します。

0 = バイパス

1 = 完全レジスタ化

7 = 軽量化 8 = 自動

表 7 : スレーブ インターフェイス関連のパラメーター (XPS フロー ) (続き)

パラメーター名 デフォルト値表示形式/

範囲説明

メモ :I = 接続されたすべてのマスター デバイスで有効な固有のパラ メーターM = 値は接続されたマスター デバイス上に存在するパラ メーターからコピーT = ツールで生成 (EDK が情報を生成し、 値を設定)C = 定数O = ユーザーのオーバーライ ドによ り、 ツールで生成 (EDK が情報を生成して値を設定。 ユーザーはオーバーライ ド可能)N = コアの HDL では使用しないU = ユーザー指定

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LogiCORE IP AXI インターコネク ト (v1.03.a)

マスター インターフェイス パラメーター (XPS フロー )

表 8 : マスター インターフェイス関連のパラメーター (XPS フロー )

パラメーター名 デフォルト値表示形式/

範囲説明

C_M_AXI_PROTOCOL (S) {M}0x00000000 {M} Bit32

接続されたスレーブ デバイスの AXI プロ ト コル 0 = MI スロ ッ トは AXI4 1 = MI スロ ッ トは AXI32 = MI スロ ッ トは AXI4-Lite

C_M_AXI_DATA_WIDTH (S) {M}0x00000020

{M} Bit32 (0x00000020、0x00000040、0x00000080、0x00000100、0x00000200、0x00000400)

各 MI スロ ッ トの M_AXI_WDATA および M_AXI_RDATA の有効幅 (AXI4-Lite の MI スロ ッ

トでは 0x20 の必要がある )

C_M_AXI_BASE_ADDR (I,U) {M}({16}0xffffffff_ffffffff)

{M}({16} Bit64)

各 MI スロ ッ ト (M-1:0) の各範囲のベース アドレ

ス (15:0)。 未使用範囲にはベース アドレスを 0xffffffff_ffffffff に設定します。

C_M_AXI_HIGH_ADDR (I,U)

{M}({16} 0x

00000000_00000000}

{M}({16} Bit64)

各 MI スロ ッ ト (M-1:0) の各範囲の高次アドレス (15:0)。 未使用範囲では、 高次アドレスを 0x00000000_00000000 に設定します。

C_M_AXI_ACLK_RATIO (I,T) {M} 0x00000001

{M} Bit32 (0x1-0x7FFFFFFF)

内部 AXI インターコネク ト コアに関連する各 MI スロ ッ トのクロ ッ ク周波数倍率 ( 同期時 ) ( ツール

によって MI 単位で MI ク ロ ッ クの周波数に設定 )

C_M_AXI_IS_ACLK_ASYNC (I,O)

{M}d,各 MI スロ ッ トの

デフォルト値 d は (C_M_AXI_ACLK_

RATIO[slot] : C_INTERCONNECT_ACLK_RATIO) の比率が 1:k または

k:1 の場合は 0、 それ

以外の場合は 1。k は 1 ～ 16 の整数。

{M} Bit1

MI スロッ トのクロッ クが、AXI インターコネク トの

ネイティブ クロッ クに同期か非同期かを示します。

0 = MI スロ ッ トのク ロ ッ クは同期 1 = MI スロ ッ トのク ロ ッ クは非同期

C_M_AXI_SUPPORTS_WRITE (S) {M}0b1 {M} Bit1

各 MI スロ ッ トが書き込み関連チャネルを使用する

かど うかを示します。

0 = 読み出し専用 1 = AW チャネル、 W チャネル、 および B チャネ

ルを使用

C_M_AXI_SUPPORTS_READ (S) {M}0b1 {M} Bit1

各 MI スロ ッ トが読み出し関連チャネルを使用する

かど うかを示します。

0 = 書き込み専用 1 = AR チャネルと R チャネルを使用

C_M_AXI_WRITE_ISSUING (I,U) {M}0x00000001

{M} Bit32 (0x1、 0x2、0x4、 0x8、

0x10、 0x20)

AXI4 の MI スロ ッ トが生成できるデータ アクティ

ブな書き込みト ランザクシ ョ ンの数

メモ :I = 接続されたすべてのマスター デバイスで有効な固有のパラ メーターS = 値は接続されたスレーブ デバイス上に存在するパラ メーターからコピーU = ユーザー指定T = ツールで生成 (EDK が情報を生成し、 値を設定)C = 定数N = コアの HDL では使用しないO = ユーザーのオーバーライ ドによ り、 ツールで生成 (EDK が情報を生成して値を設定。 ユーザーはオーバーライ ド可能)

DS768 2011 年 6 月 22 日 japan.xilinx.com 38Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

C_M_AXI_READ_ISSUING (I,U) {M}0x00000001

{M} Bit32 (0x1、 0x2、0x4、 0x8、

0x10、 0x20)

AXI4 の MI スロ ッ トが生成できるアクティブな読

み出し ト ランザクシ ョ ンの数

C_M_AXI_SECURE (I,U) {M}0b0 {M} Bit1

各 MI スロ ッ トがセキュアなスレーブ デバイス (TrustZone のセキュア アクセスを許可 ) に接続さ

れているかど うかを示します。

0 = セキュアでないスレーブ デバイス 1 = セキュアなスレーブ デバイス

C_M_AXI_SUPPORTS_NARROW_BURST (S、 N) {M}0b1 {M} Bit1

接続されているスレーブ デバイスが、 転送サイズ

がデータ幅よ り も小さいバース ト をサポートする

よ う構成されているかど うかを示します。

0 = 接続されているスレーブ デバイスが、 MI スロ ッ トのデータ幅と SIZE とが異なるバース ト を許

容しない ( 単一ビートの転送には該当しない )1 = 接続されているスレーブ デバイスが幅の狭い

バース ト をサポートする

C_M_AXI_WRITE_FIFO_DEPTH (I,U) {M}0x00000000

{M} Bit32 (0x00000000、0x00000020、0x00000200)

各 MI スロ ッ トの MI 側書き込みデータ FIFO (W チャネル ルーティングの後 ) の深さ 0x0 = FIFO なし

0x20 = 深さ 32 の LUT RAM ベース FIFO0x200 = 深さ 512 の ブロ ッ ク RAM ベース FIFO

C_M_AXI_READ_FIFO_DEPTH (I,U) {M} 0x00000000

{M} Bit32 (0x00000000、0x00000020、0x00000200)

各 MI スロ ッ トの MI 側読み出しデータ FIFO (R チャネル アービ ト レーシ ョ ンの前 ) の深さ

0x0 = FIFO なし

0x20 = 深さ 32 の LUT RAM ベース FIFO0x200 = 深さ 512 の ブロ ッ ク RAM ベース FIFO

C_M_AXI_AW_REGISTER (I,U) {M}0x00000000 {M} Bit32

各 MI スロ ッ ト インターフェイスの AW チャネル

にレジスタ スライスを挿入します。

0 = バイパス、 1 = 完全レジスタ化

7 = 軽量化、 8 = 自動

C_M_AXI_AR_REGISTER (I,U) {M}0x00000000 {M} Bit32

各 MI スロ ッ ト インターフェイスの AR チャネル

にレジスタ スライスを挿入します。

0 = バイパス、 1 = 完全レジスタ化

7 = 軽量化、 8 = 自動

C_M_AXI_W_REGISTER (I,U)) {M}0x00000000 {M} Bit32

各 MI スロ ッ ト インターフェイスの W チャネルに

レジスタ スライスを挿入します。

0 = バイパス、 1 = 完全レジスタ化

7 = 軽量化、 8 = 自動

C_M_AXI_R_REGISTER (I,U) {M}0x00000000 {M} Bit32

各 MI スロ ッ ト インターフェイスの R チャネルに

レジスタ スライスを挿入します。

0 = バイパス、 1 = 完全レジスタ化

7 = 軽量化、 8 = 自動

C_M_AXI_B_REGISTER (I,U) {M}0x00000000 {M} Bit32

各 MI スロ ッ ト インターフェイスの B チャネルに

レジスタ スライスを挿入します。

0 = バイパス、 1 = 完全レジスタ化

7 = 軽量化、 8 = 自動

表 8 : マスター インターフェイス関連のパラメーター (XPS フロー ) (続き)

パラメーター名 デフォルト値表示形式/

範囲説明

メモ :I = 接続されたすべてのマスター デバイスで有効な固有のパラ メーターS = 値は接続されたスレーブ デバイス上に存在するパラ メーターからコピーU = ユーザー指定T = ツールで生成 (EDK が情報を生成し、 値を設定)C = 定数N = コアの HDL では使用しないO = ユーザーのオーバーライ ドによ り、 ツールで生成 (EDK が情報を生成して値を設定。 ユーザーはオーバーライ ド可能)

DS768 2011 年 6 月 22 日 japan.xilinx.com 39Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

グローバル パラメーター (CORE Generator フロー )

スレーブ インターフェイス パラメーター (CORE Generator フロー )

表 9 : グローバル パラメーター (CORE Generator フロー )

パラメーター名 デフォルト値表示形式/

範囲説明

C_NUM_SLAVE_PORTS 2 整数 (1-16) スレーブ インターフェイスの数

C_FAMILY REQ 文字列 FPGA ファ ミ リ

C_THREAD_ID_WIDTH 0 整数 (0-8)

すべてのスレーブ インターフェイス上のサンプリ ング対象の ID ビッ トの数 (存在する場合)

C_THREAD_ID_PORT_WIDTH 1 整数 (1-8)

すべてのスレーブ インターフェイス上の ID 信号の幅 (0 を取れない点を除き、C_THREAD_ID_WIDTH と同様)

C_AXI_ADDR_WIDTH 32 整数 (12-64) SI および MI すべての全 ADDR 信号の幅

C_INTERCONNECT_DATA_WIDTH C_M00_AXI_DATA_WIDTH と同じ

整数 (32、 64、 128、

256、 512、1024)

インターコネク ト内部の書き込みおよび読み出しデータパスのデータ幅

表 10 : スレーブ インターフェイス関連のパラメーター (CORE Generator フロー )

パラメーター名 デフォルト値表示形式/

範囲説明

C_Snn_AXI_DATA_WIDTH 32整数

(32、 64、 128、 256、 512、 1024)

Snn_AXI_WDATA および Snn_AXI_RDATA 信号の幅

C_Snn_AXI_ACLK_RATIO "1:1" 文字列("1:16"... "1:1"..."16:1")

内部イン ターコネク ト に関連する各 SI のクロ ッ ク周波数倍率 (同期時)

C_Snn_AXI_IS_ACLK_ASYNC 0 Bit1SI のクロ ッ クが、AXI インターコネク トのネイティブ クロ ッ クに同期か非同期かを示します。0 = ネイティブ ク ロ ッ クに同期1 = ネイティブ ク ロ ッ クに非同期

C_Snn_AXI_ARB_PRIORITY 0 整数 (0 ～ 15)各 SI 間のアービ ト レーシ ョ ン優先順位。 値が大きいほど、 優先順位が高いこ とを示します。値が 0 のすべての SI はラウンド ロビン アービト レーシ ョ ンの対象になり ます。

C_Snn_AXI_WRITE_ACCEPTANCE 1 整数(1、 2、 4、 8、 16、 32)

AXI の SI スロ ッ ト が生成できるデータ アクティブな書き込みト ランザクシ ョ ンの数

C_Snn_AXI_READ_ACCEPTANCE 1 整数(1、 2、 4、 8、 16、 32)

AXI の SI スロ ッ トが生成できるアクティブな読み出し ト ランザクシ ョ ンの数

C_Snn_AXI_READ_WRITE_SUPPORT "READ/WRITE"文字列

("READ/WRITE"、"READ-ONLY"、"WRITE-ONLY")

各 SI が書き込み関連チャネルまたは読み出し関連チャネルを使用するかど うかを示します。

C_Snn_AXI_WRITE_FIFO_DEPTH 0 整数(0、 32、 512)

SI 側書き込みデータ FIFO (W チャネル多重化の前) の深さ0 = FIFO なし

32 = 深さ 32 の LUT RAM ベース FIFO512 = 深さ 512 の ブロッ ク RAM ベース FIFO

C_Snn_AXI_READ_FIFO_DEPTH 0 整数(0、 32、 512)

SI 側読み出しデータ FIFO (R チャネル ルーティングの後) の深さ0 = FIFO なし32 = 深さ 32 の LUT RAM ベース FIFO512 = 深さ 512 の ブロッ ク RAM ベース FIFO

C_Snn_AXI_REGISTER 0 Bit1すべての SI チャネルにレジスタ スライスを挿入します。 W および R チャネルでは完全レジスタ化、 AW、 AR、 および B チャネルでは軽量化です。

DS768 2011 年 6 月 22 日 japan.xilinx.com 40Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

マスター インターフェイス パラメーター (CORE Generator フロー )

表 11 : マスター インターフェイス関連のパラメーター (CORE Generator フロー )

パラメーター名 デフォルト値表示形式/

範囲説明

C_M00_AXI_DATA_WIDTH 32整数

(32、 64、 128、 256、512、 1024)

M00_AXI_WDATA および M00_AXI_RDATA 信号の幅

C_M00_AXI_ACLK_RATIO "1:1"文字列

("1:16"... "1:1"..."16:1")

内部インターコネク ト に関連する MI のク ロ ッ ク周波数倍率 (同期時)。

C_M00_AXI_IS_ACLK_ASYNC 0 Bit1

MI のク ロ ッ クが、 AXI インターコネク ト のネイテ ィブ ク ロ ッ クに同期しているか非同期なのかを示します。0 = ネイティブ ク ロ ッ クに同期1 = ネイティブ ク ロ ッ クに非同期

C_Mnn_AXI_READ_WRITE_SUPPORT "READ/WRITE"文字列

("READ/WRITE"、"READ-ONLY"、"WRITE-ONLY")

MI が書き込み関連チャネルまたは読み出し関連チャネルを使用するかど うかを示します。

C_M00_AXI_WRITE_ISSUING 1 整数(1、 2、 4、 8、 16、 32)

MI が発行できるデータ アクテ ィブな書き込み トランザクシ ョ ンの数。

C_M00_AXI_READ_ISSUING 1 整数(1、 2、 4、 8、 16、 32)

MI が発行できるアクティブな読み出し ト ランザクシ ョ ンの数。

C_M00_AXI_WRITE_FIFO_DEPTH 0 整数(0、 32、 512)

MI 側書き込みデータ FIFO (W チャネル多重化の後) の深さ 0 = FIFO なし32 = 深さ 32 の LUT RAM ベース FIFO512 = 深さ 512 の ブロ ッ ク RAM ベース FIFO

C_M00_AXI_READ_FIFO_DEPTH 0 整数(0、 32、 512)

MI 側読み出しデータ FIFO (R チャネル ルーティングの前) の深さ0 = FIFO なし32 = 深さ 32 の LUT RAM ベース FIFO512 = 深さ 512 の ブロ ッ ク RAM ベース FIFO

C_M00_AXI_REGISTER 0 Bit1すべての MI チャネルにレジスタ スラ イスを挿入します。W および R チャネルでは完全レジスタ化、AW、 AR、 および B チャネルでは軽量化です。

DS768 2011 年 6 月 22 日 japan.xilinx.com 41Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

AXI インターコネク ト パラメーターの使用方法

以降に示す表で、 さまざまなデザイン パラ メーターのよ り詳細な定義と使用方法 (値、要点、ほかのパラ メーターとの相関) について説明します。 パラ メーターの説明では、 AXI インターコネク ト コアにあるパラ メーターが、 接続されたマスターおよ

びスレーブ デバイスのパラ メーターからコピーまたは導出される状況についても解説します。

インターフェイス プロ ト コル

*_PROTOCOL パラ メーターは、 AMBA AXI 仕様のインターフェイス サブプロ ト コル (AXI4、 AXI3、 または AXI4-Lite) を指定します。一般に、パラ メーターは接続されたマスターおよびスレーブ IP の MPD に定数と して指定されます。 ただし、一

部の IP ではプロ ト コルが設定可能であ り (通常、 AXI4 または AXI4-Lite)、 ユーザーが選択できます。

AXI インターコネク ト コアは Protocol パラ メーターを次の目的で使用します。

• オプシ ョ ンのプロ ト コル変換モジュールを挿入する

• エラー検出ロジッ クを適用する

• AXI4-Lite の場合、 使用しない AXI4 インターフェイス機能に関連するロジッ ク リ ソースを節約する

ツールは、 これらの値を接続されたマスターおよびスレーブから AXI インターコネク ト コアにコピーします。

データ幅

C_S_AXI_DATA_WIDTH パラ メーターは接続されたマスター デバイスの、 C_M_AXI_DATA_WIDTH パラ メーターは接続さ

れたスレーブ デバイスの WDATA 信号と RDATA 信号の幅を示します。 ツールは、 これらの値を接続されたマスターおよび

スレーブから AXI インターコネク ト コアにコピーします。

C_INTERCONNECT_DATA_WIDTH パラ メーターは、内部クロスバーのネイティブ データ幅を指定します。デフォルトの場合、

ツールは接続されている SI または MI スロッ トで最も広い幅に一致するよ うにこの値を設定します。ただし、ユーザーはサポー

ト されている範囲内であれば任意の値で (接続されているデバイスの幅に関係なく ) これよ り優先させるこ とができます。

動作は次のとおりです。

• SI スロ ッ トの C_S_AXI_DATA_WIDTH の値が C_INTERCONNECT_DATA_WIDTH よ り も小さい場合、 AXI インターコ

ネク ト コアの SI 域の SI スロ ッ トからのパス (SI と ク ロスバーの間) にアップサイザー モジュールが挿入されます。

• C_S_AXI_DATA_WIDTH の値が C_INTERCONNECT_DATA_WIDTH よ り も大きい場合、ダウンサイザー モジュールが SI域に挿入されます。

• C_M_AXI_DATA_WIDTH の値が C_INTERCONNECT_DATA_WIDTH と異なる場合、 適切な幅コンバーターが MI 域 (クロスバーと MI の間) に挿入されます。

データ幅コンバーターによ り、異なる幅のデータを接続するために必要なデータの圧縮とシ リ アル化が行われ、これによ り SI、ク ロスバー、 MI の間のパスを流れるデータ幅が影響を受けます。

C_INTERCONNECT_DATA_WIDTH に十分大きな値を選択するこ とで、 データの帯域幅損失を防止できます。

たとえば、 メモ リ コン ト ローラーのよ うにスピードが重要なスレーブの場合、 スレーブにアクセスするすべてのマスターの

データ幅がスレーブよ り も狭くても C_INTERCONNECT_DATA_WIDTH には、 このスレーブの幅に合わせた値を選択できま

す。 このよ うに設定するこ とで、 AXI インターコネク ト コアはデータの圧縮 (書き込みト ランザクシ ョ ンの場合) またはデー

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_PROTOCOL C_busif_PROTOCOLC_M_AXI_PROTOCOL C_busif_PROTOCOL

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_DATA_WIDTH C_busif_DATA_WIDTHC_M_AXI_DATA_WIDTH C_busif_DATA_WIDTHC_INTERCONNECT_DATA_WIDTH

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LogiCORE IP AXI インターコネク ト (v1.03.a)

タのシ リ アル化 (読み出し ト ランザクシ ョ ンの場合) を SI 域の複数の SI スロ ッ ト パスで同時に実行できます。 その間、 マス

ターよ り幅の広いスレーブ デバイスおよびクロスバーは、データ スループッ ト レートがマスター デバイス 1 つで保てる値を

超えるよ うに周期的に維持します。

一方、 C_INTERCONNECT_DATA_WIDTH に低い値を選択する と、 スピードをそれほど重視しないデザインにおいてロジッ ク

リ ソースの使用率を削減できます。 リ ソースの使用率を最小限に抑えるには、 幅コンバーター (アップサイザーおよびダウン

サイザー ) の総数が最小になるよ うに C_INTERCONNECT_DATA_WIDTH を設定します。

インターコネク トは、 SI と ク ロスバー間、 クロスバーと MI 間のいずれにおいても、 1024 ビッ トから 32 ビッ トへの直接のダ

ウンサイジングはサポート していません。いずれかの SI が 1024 ビッ ト幅の場合、 C_INTERCONNECT_DATA_WIDTH は 32 より大きい値に設定します。 MI が 32 ビッ ト幅の場合、 C_INTERCONNECT_DATA_WIDTH は 1024 よ り小さい値に設定します。

クロック周波数

XPS ツールは、 各バス インターフェイスに関連付けられたクロ ッ ク ポート (ACLK) に対応する CLK_FREQ_HZ プロパティ (パラ メーター C_busif_ACLK_FREQ_HZ で表される場合があ り ます) を使用して、 エンベデッ ド システム内のクロ ッ ク信号を

ト ラ ッ ク します。

AXI イ ン ターコネ ク ト コ アには、 ク ロ スバーと その他の内部モジュールを同期させる グ ローバル ク ロ ッ ク ポー ト、

INTERCONNECT_ACLK もあ り ます。 ツールは、 接続されたマスターおよびスレーブすべての CLK_FREQ_HZ 値を調査して

INTERCONNECT_ACLK ポートの周波数と比較し、 SI スロ ッ ト 、 MI スロ ッ トのそれぞれと クロスバー間のクロ ッ ク周波数の

関係を判断します。

ク ロ ッ ク周波数の関係は、 ツールによって次のよ うに判断されます。

• 1:16 ～ 16:1 の範囲の整数比 (高速または低速) であれば、 ツールは対応する IS_ACLK_ASYNC パラ メーターをゼロ (同期)に設定します。 それ以外の場合は、 スロッ トは非同期と してタグ付けされます。

• ツールは C_INTERCONNECT_ACLK_RATIO パラ メーターに、 INTERCONNECT_ACLK ポートの CLK_FREQ_HZ プロ

パティの値を割り当てます。 また、 C_S_AXI_ACLK_RATIO と C_M_AXI_ACLK_RATIO には、 それぞれ SI ACLK とMI ACLK ポートの CLK_FREQ_HZ の値を割り当てます。コア内では、対応する C_S/M_AXI_IS_ACLK_ASYNC = 0 である場合にのみ、 これらのパラ メーター間の比率のみ意味を持ちます。

• SI スロ ッ トが非同期 (C_S_AXI_IS_ACLK_ASYNC = 1) の場合、 あるいはクロ ッ ク倍率が INTERCONNECT_ACLK のものと異なる場合 (C_S_AXI_ACLK_RATIO != C_INTERCONNECT_ACLK_RATIO の場合)、AXI インターコネク ト コアの SI 域 (SI スロ ッ ト と ク ロスバーの間のパス上) にクロ ッ ク変換モジュールが挿入されます。

• MI スロ ッ トが非同期であるか、 ク ロ ッ ク倍率が AXI インターコネク ト コアと異なる場合は、 クロ ッ ク変換モジュールが

MI 域 (ク ロスバーと MI の間) に挿入されます。

• C_S/M_AXI_IS_ACLK_ASYNC = 0 の場合、 倍率の違いを解消するために同期クロ ッ ク変換モジュールが使用されます。

これによってレイテンシと リ ソースが最小化される と共に、ク ロ ッ ク ド メ イン境界をまたぐパスのタイ ミ ング制約を適切

に保つこ とができます。

• C_S/M_AXI_IS_ACLK_ASYNC = 1 の場合、 非同期 FIFO に基づく クロ ッ ク変換モジュールが使用され、 各クロ ッ ク ドメ インの信号間のタイ ミ ング関係がなくな り ます。

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_ACLK_RATIO C_busif_ACLK_RATIO(C_busif_ACLK_FREQ_HZ も )

C_M_AXI_ACLK_RATIO C_busif_ACLK_RATIO(C_busif_ACLK_FREQ_HZ も )

C_S_AXI_IS_ACLK_ASYNC C_busif_IS_ACLK_ASYNCC_M_AXI_IS_ACLK_ASYNC C_busif_IS_ACLK_ASYNCC_INTERCONNECT_ACLK_RATIO

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LogiCORE IP AXI インターコネク ト (v1.03.a)

ク ロ ッ ク変換モジュールによ り、 常にレイテンシが増加します。 SI と MI の間のパスを通る際に SI と MI の両域でクロ ッ ク

変換モジュールを通過するのはリ ソースの無駄遣いです。 可能な限り ク ロ ッ ク周波数を選択して、 SI 域と MI 域の両方でク

ロ ッ ク変換モジュールを通過しないよ うにし ください。

システム内のク ロ ッ ク変換モジュール数を減らすために、 AXI インターコネク ト インスタンスをカスケード接続して、 同程

度のクロ ッ ク速度のデバイスをグループ化する と効果があ り ます。たとえば、周波数の低い AXI4-Lite スレーブのグループを、

同じ低周波数のクロ ッ クが供給されている別の AXI インターコネク ト コアに接続するこ とで、 ク ロ ッ ク ド メ インがまたがる

箇所をカスケード接続されている AXI インターコネク ト インスタンス間のパスにある 1 つのコンバーターに統合できます。

メモ リ コン ト ローラーなど、 スピードが重要なデバイスを AXI インターコネク ト コアに接続する場合、 スピードが要求され

るスレーブと同じ ク ロ ッ ク ソースで INTERCONNECT_ACLK ポートにク ロ ッ ク供給を行う こ とによって、 ほとんどの場合最

良のデータ スループッ トが得られます。

アドレス範囲

未使用のアドレス範囲のすべてで、 C_M_AXI_BASE_ADDR の対応する値 (C_AXI_ADDR_WIDTH で指定されている数または

それ以上の下位ビッ ト ) をすべて 1、 C_M_AXI_HIGH_ADDR の対応する値をすべて 0 に設定します。

使用するアドレス範囲については次のよ うに設定します。

• 範囲のサイズ (HIGH_ADDR – BASE_ADDR + 1) は 4k 以上である

• 範囲のサイズは 2 のべき乗である

• BASE_ADDR は範囲のサイズの倍数 (アラインされた状態) である

• アドレス デコード テーブル全体 (全 MI スロ ッ ト ) でアドレス範囲の重複は不可

アドレス範囲に関するすべての制約は、 AXI インターコネク ト コアのコンフ ィギュレーシ ョ ンに使用されるツールで強制的

に適用され、 コア自体のエラー チェッ クでは強制適用されません。

2 つのインターコネク ト インスタンスがカスケード接続されている場合、アップス ト リームのインターコネク トのアドレス デコーダーは、 カスケード接続された MI スロ ッ トの複数のアドレス範囲を使用し、 ダウンス ト リームのインターコネク ト イン

スタンスからアクセス可能なすべてのダウンス ト リーム スレーブ デバイスのアドレス範囲の集合を表します。

異なるエンドポイン トのスレーブ デバイスを表すには別々のアドレス領域を使用するこ とが重要です。 また、 システム アド

レス マップで隣接または近くの領域にマッピングされてたと しても、 複数のスレーブ デバイスを1 つのアドレス デコーダー

領域に結合しないこ と も需要です。 これによ り、 CDAM (Cyclic Dependency Avoidance Method) を使用して、各 SI スロ ッ ト

で受信した ID スレッ ドのそれぞれは、 一度に 1 つのエンドポイン ト スレーブ デバイスに対してのみ Outstanding 書き込み/読み出し ト ランザクシ ョ ンを生成できる というポ リ シーを適用できます。 カスケード接続された MI スロ ッ トに複数のアドレ

ス範囲を定義する方法は、 23 ページの 「複数アドレス範囲のサポート 」 と 22 ページの図 10 の例を参照してください。

エンベデッ ド ハードウェア システムでは 32 ビッ ト アドレスのみをサポート しているため、C_AXI_ADDR_WIDTH の値は 32(定数) です。

メモ : AXI インターコネク ト コアはアドレス マップの再割り当てをサポート していません。 したがって、 マルチポートのスレーブ デバイス (マルチポート メモ リ コン ト ローラーなど) をシステムで使用する (複数のバス インターフェイスが同一の、または重複したアドレス範囲を共有する) 場合、これらの複数バス インターフェイスは AXI インターコネク トの別々のインスタンスに接続する必要があ り ます。 また、 これらの AXI インターコネク ト インスタンスを相互にカスケード接続しないでください。 ツールでは、 同じインターコネク ト内で複数のアドレス範囲は重複できないという規則が強制的に適用されます。

インターコネク ト 接続マスター 接続スレーブ

C_M_AXI_BASE_ADDR C_busif_BASEADDR またはC_busif_RNGnn_BASEADDR

C_M_AXI_HIGH_ADDR C_busif_HIGHADDR またはC_busif_RNGnn_HIGHADDR

C_AXI_ADDR_WIDTH C_busif_ADDR_WIDTH C_busif_ADDR_WIDTH

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LogiCORE IP AXI インターコネク ト (v1.03.a)

ID 範囲

ID 値によ り、 正しい SI スロ ッ ト と、 接続されたマスター デバイスに応答が戻されます。

深さが 1 よ り も大きい ト ランザクシ ョ ン順序変更をサポートするマスター デバイスでは、 AWID および ARID 出力を異なる値

で駆動するこ とによ り、 ト ランザクシ ョ ンの複数の 「スレッ ド」 を発行できます。

さまざまな ID パラ メーターは、 次のよ うに関連します。

• C_S_AXI_THREAD_ID_WIDTH ベクター パラ メーターは、各マスター デバイスが生成する ID のビッ ト数を指定します。

順序変更の深さが 1 のマスターは ID 信号を生成せず、対応する C_S_AXI_THREAD_ID_WIDTH の値を 0 に設定します。

SI スロ ッ トでサンプリ ングされるすべてのスレッ ド ID ビッ トは、 インターコネク ト コア全体で使用され、 MI に伝搬さ

れる完全な ト ランザクシ ョ ン ID 信号の下位ビッ ト と して使用されます。

• C_AXI_ID_WIDTH グローバル パラ メーターはインターコネク ト全体で使用され、すべての MI スロ ッ トによって伝搬さ

れる完全な ト ランザクシ ョ ン ID 信号の幅を指定します。 これはすべての SI スロ ッ ト を一意に区別するのに十分な上位

ビッ ト (マスター ID) を含んでいる必要があ り ます。

• C_S_AXI_BASE_ID パラ メーターは、 各 SI スロ ッ トに対応するベース (最小) ID の値を定義します。

• C_S_AXI_BASE_ID パラ メーター値のうち、 C_S_AXI_THREAD_ID_WIDTH で示される下位ビッ ト位置の値はすべて

0 でなければなり ません。

• C_S_AXI_BASE_ID の残りの上位ビッ トは 「マスター ID」 とみなされ、 各 SI スロ ッ トから伝搬されるすべての ト ラン

ザクシ ョ ンで一定です。

• インターコネク ト全体で使用され、 すべての MI スロ ッ トによって伝搬される完全な ト ランザクシ ョ ン ID 信号は、 SI スロ ッ トによってサンプリ ングされたスレッ ド ID ビッ ト (存在する場合) と、SI スロ ッ トの C_S_AXI_BASE_ID の値の論

理和にによって生成されます。

EDK ツールは AXI インターコネク トの C_AXI_ID_WIDTH パラ メーターに必要と される値を判断し、 各 SI スロ ッ トで検出

した C_S_AXI_BASE_ID および C_S_AXI_THREAD_ID_WIDTH パラ メーターの値に基づいてすべての SI スロ ッ トに一意

のマスター ID 値を割り当てます。

AXI インターコネク ト コアは C_S_AXI_BASE_ID パラ メーターと C_S_AXI_THREAD_ID_WIDTH パラ メーターを使用し

て、 R チャネルおよび B チャネル上の応答を適切な SI スロ ッ トに戻すデコード ロジッ クをインプリ メン ト します。

SI スロ ッ トが別の (アップス ト リームの) AXI インターコネク ト インスタンスの MI スロ ッ トに接続されている場合、 そのス

ロ ッ トの ID 信号で受信できる ID 値の範囲は、 アップス ト リーム AXI インターコネク ト コアの全 SI スロ ッ ト (接続された

MI スロ ッ トへの接続パスを持つもの) にあるすべての ID 値を含みます。 アップス ト リーム AXI インターコネク ト コアで生

成された ID 信号は、 接続されたマスター デバイスのスレッ ド ID ビッ ト と して扱われます。

ほかのマスター デバイスと同様に、ダウンス ト リームの AXI インターコネク トはカスケード接続された SI スロ ッ トからサン

プリ ングされた ID 信号の前に一意のマスター ID を付加します。 これによ り、 カスケード接続された AXI インターコネク ト

ト ポロジを伝搬するにつれて ID 幅が大き くな り ます。 マスター ID が一致する応答すべてがアップス ト リームの AXI イン

ターコネク トに戻されます。

アドレス範囲と同様に、 BASE_ID パラ メーターの下位ビッ ト (THREAD_ID_WIDTH によって指定) がすべて 0 でなければな

らないこ とから、 各 ID 範囲はアラインされた 2 のべき乗で表されるサイズになり ます。

ID デコード テーブル全体 (全 SI スロ ッ ト ) で、 ID 範囲は重複してはなり ません。 アドレス範囲とは異なり、 ID 範囲には最小

サイズと して 1 が規定されています。

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_BASE_ID C_INTERCONNECT_busif_BASE_ID

C_S_AXI_THREAD_ID_WIDTH C_busif_SUPPORTS_THREADS,C_busif_THREAD_ID_WIDTH

C_AXI_ID_WIDTH C_busif_ID_WIDTH

DS768 2011 年 6 月 22 日 japan.xilinx.com 45Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

AXI インターコネク トに対するエンドポイン ト マスター デバイスのスレッ ド ID 幅パラ メーターは次のよ うに指定します。

• AXI インターコネク ト コアの SI スロ ッ トの C_S_AXI_THREAD_ID_WIDTH 値が 0 の場合、 対応する ID 範囲のサイズ

は単一の ID 値となり、 SI スロ ッ トでサンプリ ングされる ID 信号はあ り ません。

• 接続されたマスター デバイス上では、対応する C_busif_THREAD_ID_WIDTH パラ メーターを使用して IP インターフェイ

ス上の ID 信号の物理的なビッ ト幅を決定するこ とが多いため、 この値を 1 よ り小さい値に設定してはなり ません。

• C_busif_SUPPORTS_THREADS パラ メーターはエンドポイン ト マスター デバイスで使用され、マスターのスレッ ドの有効

幅が 0 であるこ とを示します。

• 接続されたマスターで C_busif_SUPPORTS_THREADS = 0 のと き、 AXI インターコネク ト コア上の対応する SI スロ ッ

トの C_S_AXI_THREAD_ID_WIDTH を 0 に設定します。

ト ランザクシ ョ ンの受け入れ限度と発行限度

C_S_AXI_WRITE_ACCEPTANCE パラ メーターと C_S_AXI_READ_ACCEPTANCE パラ メーターは、 その時点でク ロスバー

が受け入れるタイプ別の Outstanding ト ランザクシ ョ ン数の上限を ID スレッ ドごとに設定します。各 SI スロ ッ トで受け入れ

可能な ID 値 (C_S_AXI_THREAD_ID_WIDTH と C_S_AXI_SINGLE_THREAD の値に基づく ) のそれぞれについて、 ク ロス

バーは別々の書き込みおよび読み出し ト ランザクシ ョ ン カウンターを保持します。 ク ロスバーが受け入れる、 スレッ ド全体の

ト ランザクシ ョ ン数の合計には上限があ り ません。 また、 ACCEPTANCE 上限パラ メーターでは、 クロスバーに到着する前の

SI 域でアドレス チャネルにインプリ メン ト される、 レジスタ スライスやクロ ッ ク変換モジュールなどのバッファー モジュー

ルで受け入れて保管するアドレス転送の数を対象と していません。

C_M_AXI_WRITE_ISSUING パラ メーターと C_M_AXI_READ_ISSUING パラ メーターは、 その時点でクロスバーが (ID 値を指定して) 発行するタイプ別の Outstanding ト ランザクシ ョ ン総数の上限を設定します。 また、 ISSUING 上限パラ メーター

では、 ク ロスバーが発行した後に MI 域でアドレス チャネルにインプ リ メ ン ト される、 レジスタ スライスやクロ ッ ク変換モ

ジュールなどのバッファー モジュールで受け入れて保管するアドレス転送の数を対象と していません。

受け入れカウンターと発行カウンターのカウン ト条件は次のとおりです。

• 書き込みト ランザクシ ョ ンは、 ク ロスバーで BVALID/BREADY のハンドシェイ クが完了したと きに完了したとみなされ

ます (カウンター値は 1 減少)。

• 読み出し ト ランザクシ ョ ンは、ク ロスバーで RLAST をアサートする RVALID/RREADY ハンドシェイ クが完了したと きに

完了したとみなされます。

書き込み/読み出し ト ランザクシ ョ ンが、 受け入れ限度に達した SI スロ ッ ト または発行限度に達した MI スロ ッ トに対して送

信されている場合にはアービ ト レーシ ョ ンの対象から外され、 書き込み/読み出しアービタが停止せずにその他の適格な SI スロ ッ トへのアービ ト レーシ ョ ンを継続できるよ うにします。

ACCEPTANCE または ISSUING パラ メーターの値を大き くする と、 接続されたスレーブ デバイスで書き込み/読み出しコマ

ンドのパイプライン処理が可能となるため、 データ スループッ トが向上し、 書き込み/読み出しデータ チャネルでのアイ ドル サイクルを回避できます。 ただし、 パラ メーター値を大き く しすぎる と、 複数のマスター デバイスが共有スレーブにアクセ

スする際に HOL (Head-of-Line) ブロ ッキングが発生します。

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_WRITE_ACCEPTANCE C_INTERCONNECT_busif_WRITE_ISSUING

C_S_AXI_READ_ACCEPTANCE C_INTERCONNECT_busif_READ_ISSUING

C_M_AXI_WRITE_ISSUING C_INTERCONNECT_busif_WRITE_ACCEPTANCE

C_M_AXI_READ_ISSUING C_INTERCONNECT_busif_READ_ACCEPTANCE

DS768 2011 年 6 月 22 日 japan.xilinx.com 46Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

ツールで、 接続されたマスターおよびスレーブ デバイスから AXI インターコネク ト コアへパラ メーター値をコピーする際に

は、 次のこ とが起こ り ます。

• 接続されたマスター デバイスの ISSUING パラ メーターは、 AXI インターコネク ト コアの SI 上の ACCEPTANCE パラ

メーターにマッピングされます。

• 接続されたスレーブ デバイスの ACCEPTANCE パラ メーターは、AXI インターコネク ト コアの MI 上の ISSUING パラ

メーターにマッピングされます。

メモ : AXI4-Lite の SI スロ ッ ト と MI スロ ッ トでは、 それぞれ ACCEPTANCE パラ メーターと ISSUING パラ メーターが無

視され、 一度に 1 つの Outstanding ト ランザクシ ョ ンのみが許可されます。

アービ ト レーシ ョ ンの優先順位

原則と して、 対応する SI スロ ッ トの相対優先順位に基づくアービ ト レーシ ョ ンによ り使用権が与えられます。

C_S_AXI_ARB_PRIORITY パラ メーターには、 0 から 15 までの優先順位の値を静的に設定できます。値が大きいほど、優先

順位が高くな り ます。 優先順位が同じ場合は、 次のよ うに処理されます。

• 要求送出中の適格な SI スロ ッ トすべての優先順位がレベル 0 の場合、 アービ ト レーシ ョ ンはラウンド ロビンになり ます。

• 要求送出中の SI スロ ッ トの うち、 最も高い優先順位の値が 0 よ り も大きい場合、 優先順位が同じスロ ッ トの間では、 ス

ロ ッ ト番号が小さいものが優先されます。

書き込み/読み出し ト ランザクシ ョ ンが、 受け入れ限度に達した SI スロ ッ ト または発行限度に達した MI スロ ッ トに対して送

信されている場合には一時的にアービ ト レーシ ョ ンの対象から外され、書き込み/読み出しアービタが停止せず、その他の適格

な SI スロ ッ トへのアービ ト レーシ ョ ンを継続できるよ うにします (45 ページの 「 ト ランザクシ ョ ンの受け入れ限度と発行限

度」 を参照)。

また、 SI スロ ッ トから MI スロ ッ トへのアクセスでデッ ド ロ ッ クが発生する可能性がある場合、 その SI は一時的にアービ ト

レーシ ョ ンの対象外とな り ます (24 ページの 「サイ クル依存性の回避」 を参照)。

クロスバーの接続

AXI インターコネク ト コアは、 C_INTERCONNECT_CONNECTIVITY_MODE パラ メーターによって選択される 2 つのコネク

ティビティ アーキテクチャをサポート しています。

共有アクセス モードに設定した場合 (C_INTERCONNECT_CONNECTIVITY_MODE = 0)、AXI インターコネク ト コアは一度

に 1 つだけ Outstanding ト ランザクシ ョ ンを提供します。共有アクセス モードを使用する と、同時データ転送のパフォーマン

スが不要なアプリ ケーシ ョ ンで、インターコネク トのクロスバー モジュールをインプリ メン トするために必要な リ ソースが最

小限に抑えられます。

ク ロスバー モードに設定した場合 (C_INTERCONNECT_CONNECTIVITY_MODE = 1)、AXI インターコネク ト コアは「スパー

ス ク ロスバー」 コネクティビティをサポート します。 これによ り、 SI スロ ッ ト と MI スロ ッ ト とのアクセスをユーザーが指定

できます。 未使用のパスを無効にするこ とで、 データパス多重化ロジッ ク とアド レス デコード ロジッ クを削減でき、 使用す

る FPGA リ ソースを減らしてタイ ミ ング パスを高速化できます。

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_ARB_PRIORITY C_INTERCONNECT_busif_ARB_PRIORITY

インターコネク ト 接続マスター 接続スレーブ

C_AXI_CONNECTIVITY C_INTERCONNECT_busif_MASTERS

C_INTERCONNECT_CONNECTIVITY_MODE

C_S_AXI_SINGLE_THREAD C_INTERCONNECT_busif_SINGLE_THREAD

C_S_AXI_IS_INTERCONNECT

DS768 2011 年 6 月 22 日 japan.xilinx.com 47Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

ク ロスバー モードに設定した場合、 残りのコネクティビティ パラ メーターは次のよ うに設定されます。

• スパース コネクティビティの情報は、 AXI インターコネク ト コアの C_AXI_CONNECTIVITY パラ メーターで表されます。

• C_AXI_CONNECTIVITY の値は、 接続されたすべてのスレーブ デバイスの C_INTERCONNECT_busif_MASTERS パラ

メーターの累計から導き出されます。

• 各スレーブ デバイスの C_INTERCONNECT_busif_MASTERS パラ メーターは、 そのスレーブにアクセスする必要のあるすべ

てのマスター デバイスを、 そのインスタンス名とマスター インスタンスのバス インターフェイス名に従って列挙します。

XPS GUI を使用してシステムのバス接続を確立する場合、 MHS (Microprocessor Hardware System) デザイン フ ァ イルに

C_INTERCONNECT_busif_MASTERS パラ メーターが自動的に挿入されます。

C_S_AXI_IS_INTERCONNECT パラ メーターも クロスバー接続に影響を与えます。 このパラ メーターは、別の AXI インター

コネク トに駆動されている SI スロ ッ トがあるかど うかを示します。

axi2axi_connector コアを使用してアップス ト リームの AXI インターコネク ト の MI スロ ッ ト をダウンス ト リームの

AXI インターコネク トの SI スロ ッ トに渡すこ とによって、 2 つの AXI インターコネク ト コアをカスケード接続できます。

ツールが SI スロ ッ ト上に axi2axi_connector を検出した場合、 一定の条件で C_S_AXI_IS_INTERCONNECT パラ メー

ターの値が自動的に設定されます。 ユーザーの操作は必要あ り ません。 このパラ メーターは、 アップス ト リームの AXI イン

ターコネク トで実行される ト ランザクシ ョ ン スレッ ド制御ロジッ クの重複を可能な限り回避するために、ダウンス ト リームの

AXI インターコネク トで使用されます。

C_S_AXI_SINGLE_THREAD パラ メーターによって、 一度に許可する 1 つ以上の Outstanding ト ランザクシ ョ ンを 1 つのス

レッ ド ID だけからにするこ とで、 スレッ ド制御ロジッ クが SI スロ ッ ト ごとの簡潔なものになり ます。 この方法によ り、 特に

SI スロ ッ トがマスター デバイスまたはアップス ト リームのインターコネク トに接続され、非常に広い ID 信号が生成される場

合に、 リ ソース節約の効果が得られるこ とがあ り ます。

コネクティビティ パラ メーターの相互関係を表 12 に示します。

メモ : XPS ツールは、マスターおよびスレーブのインスタンス とそのバス インターフェイスが MHS ファ イルに現れる順番に

従って、連続する SI スロ ッ ト番号を接続されたマスターに、連続する MI スロ ッ ト番号を接続されたスレーブに自動的に割り

当てます。 マスター /スレーブのインスタンスやそのバス インターフェイス接続が追加、 削除、 置換された場合に、 スロ ッ ト

番号の割り当てをユーザーが明示的に制御したり、 割り当てられたスロ ッ ト番号を反復デザイン時に保持したりする メカニズ

ムはあ り ません。 AXI インターコネク ト コアは、 SI または MI の 「空き」 のサポートはしません。

表 12 : コネクテ ィビテ ィ パラメーター間の関係

C_INTERCONNECT_CONNECTIVITY_MODE

C_S_AXI_SINGLE_THREAD

C_S_AXI_IS_INTERCONNECT 内容

0 x x共有アクセス アーキテクチャ

インターコネク トは一度に 1 つのト ランザクシ ョ ンを

受け入れます。

1 1 xSI スロ ッ トが単一スレッ ドです。

SI スロ ッ ト は複数の ト ランザクシ ョ ンを受け入れま

すが、 一度に 1 つのスレッ ド ID 値に限られます。

1 0 0

SI スロ ッ トが複数スレッ ドです。

SI スロ ッ トが一度に複数の ID スレッ ドの ト ランザク

シ ョ ンを受け入れますが、 宛先 MI ス ロ ッ ト は 1 スレッ ドあた り 1 つに限られます。

1 0 1

SI スロ ッ トが複数スレッ ドです。

SI スロ ッ トが一度に複数の ID スレッ ドの ト ランザク

シ ョ ンを受け入れ、1 スレッ ドあた り、アップス ト リー

ムのインターコネク ト が宛先エン ドポイン ト スレー

ブ デバイスを 1 つのみ受け入れる と想定します。

DS768 2011 年 6 月 22 日 japan.xilinx.com 48Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

読み出し専用インターフェイスと書き込み専用インターフェイス

一般に、 読み出し専用/書き込み専用のパラ メーターは接続されたマスター /スレーブ IP の MPD に定数と して指定されます。

しかし、 変更可能な読み出し専用/書き込み専用動作 (ユーザーが選択可能) をサポートする IP もあ り ます。 読み出しおよび書

き込みのサポート を無効にする場合、 次の規則が適用されます。

• C_AXI_CONNECTIVITY パラ メーターが特定の SI スロ ッ トおよび MI スロ ッ ト ペア間のパスを無効にするのと同様に、

SUPPORTS_WRITE パラ メーターを無効にする と、 対応する SI または MI スロ ッ トの AW、 W、 および B チャネルの接

続パスが無効になり ます。

• SUPPORTS_READ パラ メーターが無効の場合、対応する SI または MI スロ ッ トの AR チャネルと R チャネルの接続パス

が無効になり ます。

• 未使用の書き込み/読み出しチャネルを無効にするこ とで、 データパス多重化ロジッ クやアドレス デコード ロジッ クを削

減でき、 使用する FPGA リ ソースを減らすと共にタイ ミ ング パスを高速化できます。

• 各 SI スロ ッ トおよび各 MI スロ ッ トについて、 SUPPORTS_WRITE または SUPPORTS_READ (もし くはその両方) を有効にする必要があ り ます。

読み出しおよび書き込みト ランザクシ ョ ンをサポートするよ う構成できるスレーブ デバイスの場合、これらのデバイスにアク

セスする接続されたマスター デバイスで検出された値に基づいて、 ツールが対応するパラ メーター値を設定します。

レジスタ スライス

REGISTER パラ メーターを設定する と、SI 域または MI 域で最も外側のレジスタ スライスが有効になり ます。各インターフェ

イス スロ ッ トのチャネルのそれぞれが独立して有効化されます。 レジスタ スライスを設ける主な目的は、 1 レイテンシ サイ

クルを犠牲にしてシステム タイ ミ ングを改善するこ とです。

モード選択は次のとおりです。

• FULLY_REGISTERED : 深さ 2 の FIFO バッファーと してインプリ メン ト されるこのモードは、 バブル サイクルを引き

起こすこ とな く、 チャネル ソースやチャネル デスティネーシ ョ ンのスロ ッ トルと back-to-back 転送をサポート します。

• LIGHT_WEIGHT : 単純な 1 段パイプライン レジスタ と してインプリ メン ト されるこのモードは、 タイ ミ ング パスを分

離しつつリ ソースを最小化しますが、 毎回の転送後必ず 1 バブル サイクルが発生します。

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_SUPPORTS_WRITE C_busif_SUPPORTS_WRITE

C_S_AXI_SUPPORTS_READ C_busif_SUPPORTS_READ

C_M_AXI_SUPPORTS_WRITE C_busif_SUPPORTS_WRITE

C_M_AXI_SUPPORTS_READ C_busif_SUPPORTS_READ

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_AW_REGISTER C_INTERCONNECT_busif_AW_REGISTER

C_S_AXI_AR_REGISTER C_INTERCONNECT_busif_AR_REGISTER

C_S_AXI_W_REGISTER C_INTERCONNECT_busif_W_REGISTER

C_S_AXI_R_REGISTER C_INTERCONNECT_busif_R_REGISTER

C_S_AXI_B_REGISTER C_INTERCONNECT_busif_B_REGISTER

C_M_AXI_AW_REGISTER C_INTERCONNECT_busif_AW_REGISTER

C_M_AXI_AR_REGISTER C_INTERCONNECT_busif_AR_REGISTER

C_M_AXI_W_REGISTER C_INTERCONNECT_busif_W_REGISTER

C_M_AXI_R_REGISTER C_INTERCONNECT_busif_R_REGISTER

C_M_AXI_B_REGISTER C_INTERCONNECT_busif_B_REGISTER

DS768 2011 年 6 月 22 日 japan.xilinx.com 49Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

• AUTOMATIC : AXI4-Lite スロ ッ トでは、 全チャネルに LIGHT_WEIGHT を使用します。 その他のプロ ト コルの場合、

W チャネルと R チャネルには FULLY_REGISTERED を、 AW、 AR、 および B チャネルには LIGHT_WEIGHT を使用

します。

データパス FIFO

*_FIFO_DEPTH パラ メーターを設定する と、 SI 域または MI 域のデータ チャネル上のク ロスバーのすぐ隣に FIFO バッ

ファーが挿入されます。 パラ メーターの値によ り、 FIFO の深さが設定されます (0 = FIFO なし )。 各 FIFO に保存されるデー

タの幅は、 常にクロスバーのネイティブ データ幅 (C_INTERCONNECT_DATA_WIDTH) と同じになり ます。

TrustZone セキュリテ ィ

C_M_AXI_SECURE パラ メーターを設定する と、指定した (スレーブに接続されている) 各 MI スロ ッ トに一括で TrustZone セキュ リ テ ィ が適用されます。 セキュア ス ロ ッ ト と して設定された場合、 セキュアな AXI ア クセスのみが許可されます

(S_AXI_AWPROT[1] または M_AXI_AWPROT[1] が 0)。 セキュアでないアクセスはブロ ッ ク され、 AXI インターコネク ト

コアは SI 上で DECERR 応答を生成します。 接続されたスレーブ デバイスが独自の TrustZone セキュ リティ機能を持つ場合

は、 通常 AXI インターコネク トで C_M_AXI_SECURE パラ メーターを設定する必要はあ り ません。

幅の狭いバーストのサポート

SI スロ ッ ト で C_S_AXI_SUPPORTS_NARROW_BURST パラ メーターを 0 に設定した場合、 接続されたマスター デバイスは

「行儀のよい」 デバイスであ り、 データ転送の SIZE がインターフェイスのデータ幅よ り も小さい複数ビート ト ランザクシ ョ

ン ( 「幅の狭いバース ト 」 ) を決して発行しないこ とを表します。 たとえば、 64 ビッ ト幅の WDATA/RDATA 信号を使用する

「行儀のよい」マスターは、AWLEN/ARLEN が 0 よ り大きい ト ランザクシ ョ ンの発行時、その AWSIZE/ARSIZE が常に 0x011(8 バイ ト ) にな り ます (シングル ビート ト ランザクシ ョ ンのサイズは任意)。 接続された 「行儀のよ くない」 マスターはすべ

て、 C_S_AXI_SUPPORTS_NARROW_BURST パラ メーターをデフォルトの 1 に保つ必要があ り ます。

また、 C_S_AXI_SUPPORTS_NARROW_BURST = 0 の場合、マスター デバイスはどの ト ランザクシ ョ ンの AWCACHE[1] または ARCACHE[1] ( 「変更許可」 ビッ ト ) もディアサート してはなり ません。

これによ り、SI スロ ッ トによって駆動されるパス上のアップサイザーによ りデータが完全に圧縮され、「行儀のよい」 SI スロ ッ

トで生成されたすべての ト ランザクシ ョ ンで、 MI での幅の狭いバース トが生成されなくな り ます。

C_S_AXI_SUPPORTS_NARROW_BURST = 0 と設定した SI スロ ッ トのいずれかで幅の狭いバース トが受信された場合、AXIインターコネク ト コアは DECERR 応答の検出、 送信のいずれも実行しません。 これは幅の狭いバース ト を回避するためのマ

スター IP のデザイン要件です。

MI スロ ッ トの C_M_AXI_SUPPORTS_NARROW_BURST パラ メーターが 0 に設定されている場合、 接続されたスレーブ デバ

イスが幅の狭いバース ト を受信するこ とがな く、 これに関するデータの圧縮ロジッ クが省略できるこ とを表します。

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_WRITE_FIFO_DEPTH C_INTERCONNECT_busif_WRITE_FIFO_DEPTH

C_S_AXI_READ_FIFO_DEPTH C_INTERCONNECT_busif_READ_FIFO_DEPTH

C_M_AXI_WRITE_FIFO_DEPTH C_INTERCONNECT_busif_WRITE_FIFO_DEPTH

C_M_AXI_READ_FIFO_DEPTH C_INTERCONNECT_busif_READ_FIFO_DEPTH

インターコネク ト 接続マスター 接続スレーブ

C_M_AXI_SECURE C_INTERCONNECT_busif_SECURE

インターコネク ト 接続マスター 接続スレーブ

C_S_AXI_SUPPORTS_NARROW_BURST C_busif_SUPPORTS_NARROW_BURST

C_M_AXI_SUPPORTS_NARROW_BURST C_busif_SUPPORTS_NARROW_BURST

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LogiCORE IP AXI インターコネク ト (v1.03.a)

幅の狭いバース トに対応したコンフ ィギュレーシ ョ ンをサポートするスレーブ デバイスでは、スレーブにアクセスできる全マ

スター デバイスが 「行儀よ く」動作する (マスターの C_busif_SUPPORTS_NARROW_BURST が 0 に設定されている) 場合、XPSツールによ り C_busif_SUPPORTS_NARROW_BURST パラ メーターが自動的に 0 に設定されます。

AXI インターコネク ト コア自体が SUPPORTS_NARROW_BURST パラ メーターのいずれかを使用するこ とはあ り ません。AXIインターコネク ト の当バージ ョ ンのすべてのアップサイザーでは常に (要件どおりに変更許可ビッ トが設定されている場合)複数ビート バース ト を圧縮して、 インターコネク トによ り幅の狭いバース トが作成されないよ うにしています。

ユーザー信号

接続されたマスター デバイス と スレーブ デバイスでこれらのパラ メーターを指定する と、 これらのデバイスのインターフェ

イスに USER 信号 (どのチャネルでも可) が含まれるかど うかと、 含まれる場合は各チャネルの USER 信号の幅が示されます。

接続されたマスター デバイスおよびスレーブ デバイスのパラ メーター値を調べるこ とで、ツールは AXI インターコネク ト コアが (任意のチャネルの) SI と MI 間の USER 信号を伝搬する必要があるかど うかと、 その場合に USER 信号を各チャネルに

伝搬するために必要な最大幅を決定します。 その後、 ツールは接続されたマスターおよびスレーブで検知した値に基づいて、

AXI インターコネク ト コアに USER パラ メーターの値を自動的に設定します。

一般に、 IP インターフェイスの USER 信号の物理ビッ ト幅はさまざまな USER_WIDTH パラ メーターを使用して決定されるた

め、 1 よ り も小さな値に設定してはな り ません。 C_AXI_SUPPORTS_USER_SIGNALS = 1 の場合、 USER 信号の少なく と

も 1 ビッ トは 5 つの AXI チャネルのそれぞれに伝搬されます。

WUSER 信号と RUSER 信号の伝搬は、 イ ン ターフ ェ イ スのデータ幅が AXI イ ン ターコネ ク ト のネ イ テ ィ ブ データ幅

(C_INTERCONNECT_DATA_WIDTH) と一致する SI スロ ッ ト と MI スロ ッ トに対してのみサポート されます。 RUSER 信号と

WUSER 信号は、 アップサイザーおよびダウンサイザーによ り常にブロ ッ ク (すべて 0 に強制変換) されます。 ト ランザクシ ョ

ンが分割される可能性があるため、 ダウンサイザーまたは AXI3 プロ ト コル コンバーターは BUSER 信号を伝搬しません。

AWUSER および ARUSER 信号の伝搬は、 データ幅にかかわらず、 すべての SI および MI スロ ッ トでサポート されています。

デコード エラー検出

次の場合、 C_RANGE_CHECK はデフォルトで ON (1) に設定されます。

• 複数の MI スロ ッ トがある

• MI スロ ッ トのいずれかに複数のアドレス範囲が定義されている

インターコネク ト 接続マスター 接続スレーブ

C_AXI_SUPPORTS_USER_SIGNALS C_busif_SUPPORTS_USER_SIGNALS C_busif_SUPPORTS_USER_SIGNALS

C_AXI_AWUSER_WIDTH C_busif_AWUSER_WIDTH C_busif_AWUSER_WIDTH

C_AXI_ARUSER_WIDTH C_busif_ARUSER_WIDTH C_busif_ARUSER_WIDTH

C_AXI_WUSER_WIDTH C_busif_WUSER_WIDTH C_busif_WUSER_WIDTH

C_AXI_RUSER_WIDTH C_busif_RUSER_WIDTH C_busif_RUSER_WIDTH

C_AXI_BUSER_WIDTH C_busif_BUSER_WIDTH C_busif_BUSER_WIDTH

AXI インターコネク ト パラメーター 内容

C_RANGE_CHECK

AXI インターコネク ト コアが ト ランザクシ ョ ン エラー状態を検出する

かど うかを次のよ うに指定します。

• ON (1) の場合、 SI スロ ッ トで受信された ト ランザクシ ョ ンに対する

エラー状態をチェ ッ ク します。 その結果、 AXI インターコネク ト コアは BRESP 信号または RRESP 信号のいずれかによって、 DECERRコードで応答する場合があ り ます。

• OFF (0) の場合、 DECERR 応答を生成するロジッ クが AXI インター

コネク トのインプリ メンテーシ ョ ンから省略され、 リ ソースが節約さ

れます。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

• AXI4-Lite の MI スロ ッ ト (スレーブに接続) と AXI4-Lite 以外の SI スロ ッ ト (マスターに接続) がある

• C_M_AXI_SECURE パラ メーターがいずれかの MI スロ ッ トに設定されている

上記のデフォルト条件によ り、 SI で受信されたプロ ト コル準拠のト ランザクシ ョ ンは、 プロ ト コルに準拠した完了コードか、

正しい DECERR 応答のいずれかを必ず返すよ うにな り ます。 上記のどの条件も真でない場合、 DECERR ロジッ クは (デフォル

トで) 省略され、 ロジッ クが削減されます。 これによ り、 AXI インターコネク ト をワイヤと してインプ リ メン トする 「パスス

ルー」 でコンフ ィギュレーシ ョ ンすれば、 リ ソースは使用されません。

接続されたマスターが通常 DECERR 応答の ト リ ガーとなる特定の ト ランザクシ ョ ンを発行しないこ とが確実な場合には、

C_RANGE_CHECK パラ メーターを強制的に OFF にしてロジッ ク リ ソースを節約できます。 この条件を満足するのは、次のす

べてが真である と きです。

• 存在しないスレーブにアクセスするマスターがない。 これは、 次のいずれかが真の場合に真になり ます。

• アドレス範囲にかかわらず、 (スレーブに接続される) MI スロ ッ トが 1 つしかない

• すべてのト ランザクシ ョ ンが、 スパース ク ロスバーのコネクティビティ マップと読み出し専用/書き込み専用のス

レーブを含む設定済みアドレス マップの範囲内にあるアドレスを持つ

• C_AXI_ADDR_WIDTH で定義されたとおり、 アドレス マップがアドレス空間全体を包含している

• 次の不正ト ランザクシ ョ ンのいずれかによって AXI4-Lite スレーブにアクセスするマスターがない。

• ト ランザクシ ョ ンの長さが 1 データ ビート よ り も大きい

• データ転送サイズが 4 バイ ト よ り も大きい

• マスターの動作にかかわらず、 MI スロ ッ トが、 C_M_AXI_SECURE をイネーブルにしてコンフ ィギュレーシ ョ ンされて

いない。MI スロ ッ トのいずれかが SECURE と してコンフ ィギュレーシ ョ ンされている場合に C_RANGE_CHECK を OFFにしてはなり ません。 試みた場合はコンパイル時エラーが発生します。

MI スロ ッ トが 1 つしかなく、そのアドレス範囲が 1 つだけの場合、C_RANGE_CHECK パラ メーターを強制的に ON にして無

効な ト ランザクシ ョ ン アドレスを ト ラ ップできます。

次の条件は AXI インターコネク ト コアでは検出されないため、 C_RANGE_CHECK の影響を受けません。

• 認識できない応答 ID エラー

• AXI4 プロ ト コル違反 (AXI3 のア ト ミ ッ クな LOCK ト ランザクシ ョ ンを含む)

• 書き込みデータのインターリーブ

• 幅の狭いバース ト違反 (C_S_AXI_SUPPORTS_NARROW_BURST を参照)

• 非同期クロ ッ ク コンフ ィギュレーシ ョ ン以外でクロ ッ ク倍率が整数でない

• パラ メーター値範囲違反

• アドレスまたは ID の範囲が重複している、 非バイナリ サイズである、 またはベース値のアライ メン トが正し くない

パラ メーター規則のまとめ

パラ メーター表で説明した値の範囲のほかに、 次の仕様規則が適用されます。

• いずれかの SI が 1024 ビッ ト幅の場合、 C_INTERCONNECT_DATA_WIDTH は 32 よ り大きい値に設定します。 MI が 32ビッ ト幅の場合、 C_INTERCONNECT_DATA_WIDTH は 1024 よ り小さい値に設定します。

• C_S_AXI_PROTOCOL が AXI4-Lite を示す場合、 各スロ ッ トの C_S_AXI_DATA_WIDTH は 32 でなければなり ません。

C_M_AXI_PROTOCOL が AXI4-Lite を示す場合、 それぞれの C_M_AXI_DATA_WIDTH は 32 でなければなり ません。

• 使用されている各 MI スロ ッ トには、少なく と も 1 つのアドレス範囲が定義されている必要があ り ます (null でないこ と )。

• 各アドレス範囲では、 範囲サイズが 2 のべき乗で、 4096 以上でなければなり ません。 BASE_ADDR は範囲サイズの倍数

でなければなり ません (範囲内の位置を選択するすべての下位ビッ トは 0)。 HIGH_ADDR の (範囲内の) 下位ビッ トはすべ

て 1 でなければなり ません。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

• 全 MI スロ ッ トのアドレス範囲のいずれかに重複があってはなり ません。

• 使用されている各 SI スロ ッ トには、 パラ メーター C_S_AXI_BASE_ID および C_S_AXI_THREAD_ID_WIDTH を定義

する必要があ り ます。

• AXI4-Lite と してコンフ ィギュレーシ ョ ンされている SI スロ ッ トでは、 C_S_AXI_IS_INTERCONNECT が 0 (エンドポ

イン ト マスター デバイス)、 かつ C_S_AXI_THREAD_ID_WIDTH が 0 でなければなり ません (AXI4-Lite インターフェ

イスでは ID 信号が使用されない)。

• 各 ID 範囲で、BASE_ID パラ メーターのすべての下位ビッ ト (THREAD_ID_WIDTH によって定義されたとおり ) は、存在

する場合、 0 でなければなり ません。言い換える と、 BASE_ID は必ず範囲サイズの倍数です (2**THREAD_ID_WIDTH)。

• 全 SI スロ ッ トの ID 範囲のいずれかに重複があってはなり ません。

• 各 ID 範囲の上限 (BASE_ID + 2**THREAD_ID_WIDTH - 1) は AXI インターコネク トの ID の最大値 (2**C_AXI_ID_WIDTH - 1) を超えてはなり ません。

• 各 SI スロ ッ トおよび各 MI スロ ッ トについて、 SUPPORTS_WRITE または SUPPORTS_READ (もし くはその両方) が有効の必要があ り ます。

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LogiCORE IP AXI インターコネク ト (v1.03.a)

パフォーマンス

レイテンシ

図 12 に、 クロスバー モジュールのレイテンシ モデルのベースライン (バイパス モードでない状態) を示します。

図 12 において、 ベースライン レイテンシは次のよ うに表されます。

• AW/ARVALID の順方向の伝搬では、 T_AW = T_AR = 2 INTERCONNECT_ACLK サイクルになり ます。 ただし、 アービ

ト レーシ ョ ンによ り使用権を得る妨げとなる保留状態 (よ り優先順位の高い要求があるなど) がない場合に限り ます。 ま

た、 アービ ト レーシ ョ ンのたびに 2 バブル サイクルが生じるため、 同じ SI スロ ッ トによる連続したアービ ト レーシ ョ ン

の間隔は 3 サイ クル (最小値) になり ます。

• T_WC = 1 INTERCONNECT_ACLK サイクルです。

• 各 MI スロ ッ トで C_M_AXI_PROTOCOL != AXI4Lite、 かつ C_M_AXI_DATA_WIDTH ! = C_INTERCONNECT_DATA_WIDTH の場合、 T_W = 1 INTERCONNECT_ACLK サイ ク

ルとな り、 バブル サイ クルは発生しません (back-to-back の連続データ転送をサポート )。 それ以外の場合、 T_W = 0 サイクルとな り ます (経由するクロスバーと組み合わせた値)。

X-Ref Target - Figure 12

図 12 : クロスバー モデルのベースライン レイテンシ

Arb

iter

Latency =T_AW orT_AR

M_AWVALID orM_ARVALID

Latency=T_WC

Latency=T_W

Latency=T_R

M_WVALID

M_RVALIDS_RVALID

S_WVALID

S_AWVALIDor S_ARVALID

Arb

iter

WriteCmd

Queue

X12091

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LogiCORE IP AXI インターコネク ト (v1.03.a)

• T_R = 1 または 2 INTERCONNECT_ACLK サイクル。バブル サイクルなし (連続する back-to-back データ転送をサポート )。2 回目のレイテンシ サイ クルはアイ ドル サイ クル後に再アービ ト レーシ ョ ンが行われる (要求 MI スロ ッ トが最後に使用

権が与えられた MI スロ ッ ト と異なる) 場合に発生します。 同じ MI スロ ッ トが back-to-back でデータを伝搬する間、 また

は複数の MI スロ ッ トが連続してデータをインターリーブしている間は、 R チャネル アービタのレイテンシは 1 サイクル

です。

• T_B (B チャネル レイテンシ、 図には記載なし ) = 1 または 2 INTERCONNECT_ACLK サイクル (T_R と同様) です。

次に挙げるよ うなクロスバーの外側のさまざまなオプシ ョ ン モジュールによ り、 レイテンシ サイ クルが増加します。

• 「FULLY_REGISTERED」 レジスタ スライス (適用可能な各チャネル) : S_AXI_ACLK または M_AXI_ACLK の 1 レイテ

ンシ サイクル、 バブル サイクルなし (チャネル帯域幅 100% の最良条件)

• 「LIGHT_WEIGHT」 レジスタ スライス (適用可能な各チャネル) : S_AXI_ACLK または M_AXI_ACLK の 1 レイテンシ

サイクル、 1 バブル サイ クル (チャネル帯域幅 50% の最良条件)、 AW、 AR、および B チャネル転送と AXI4-Lite エンド

ポイン ト を使用するすべての転送に適する

• データ FIFO

• W チャネルと R チャネル : INTERCONNECT_ACLK の 3 レイテンシ サイクル、 バブル サイクルなし

• AW、 AR、 および B チャネル : レイテンシなし

• ク ロ ッ ク変換 : レイテンシは変動

• アップサイザー

• AW チャネルと AR チャネル : 1 レイテンシ サイクル

• W チャネル : 1 レイテンシ サイ クル (圧縮が完了するサイクルごと )、 SI 側の (狭い) インターフェイスにはバブル サイクルなし

• R チャネル : 1 レイテンシ サイクル

• B チャネル : レイテンシなし

• ク ロ ッ ク

- SI 域のアップサイザーは INTERCONNECT_ACLK によってクロ ッ ク供給される

- MI 域のアップサイザーは M_AXI_ACLK によってクロ ッ ク供給される

• ダウンサイザー

• AW チャネルと AR チャネル : 1 レイテンシ サイクル

• R チャネル : レイテンシなし (圧縮が完了するサイ クルごと )、 MI 側の (狭い) インターフェイスにはバブル サイクル

なし

• W チャネル : レイテンシなし

• B チャネル : レイテンシなし

• ク ロ ッ ク

- SI 域のダウンサイザーは S_AXI_ACLK によってクロ ッ ク供給される

- MI 域のダウンサイザーは INTERCONNECT_ACLK によってクロ ッ ク供給される

• AXI4-Lite 変換 : いずれのチャネルにもレイテンシなし

• AXI3 変換

• AW チャネルと AR チャネル : M_AXI_ACLK の 1 レイテンシ サイクル

• W、 R、 および B チャネル : レイテンシなし

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LogiCORE IP AXI インターコネク ト (v1.03.a)

クロック周波数

このセクシ ョ ンでは、Spartan-6 および Virtex-6 ファ ミ リにおいて期待される AXI インターコネク トのクロ ッ ク周波数につい

て説明します。 実際に実現可能なクロ ッ ク周波数は、 FPGA のロジッ ク使用率、 物理的配置制約 (I/O など)、 ツール オプシ ョ

ン、 およびその他の要因によって変動します。

Nx1 コンフ ィギュレーシ ョ ン

次のコンフ ィギュレーシ ョ ン オプシ ョ ンは、 複数のマスター デバイスから 1 つの高性能なスレーブ デバイス (メモ リ コン ト

ローラーなど) へのアクセスを提供するアプリ ケーシ ョ ンを示します。

• 最大 4 つの SI スロ ッ トおよび 1 つの MI スロ ッ ト

• MI データ幅 64 ビッ ト

• 内部データ幅 64 ビッ ト

• 32 ビッ ト幅の SI スロ ッ ト を処理するアップサイザー (必要な場合)

• ク ロ ッ ク変換モジュール (必要な場合)

• データパス FIFO (必要な場合)

上記のアプリ ケーシ ョ ンで実現可能な AXI インターコネク トのシステム内クロ ッ ク周波数は、 次のとおりです。

• -1 スピード グレードの Virtex-6 デバイス : 200MHz

• -3 スピード グレードの Spartan-6 デバイス : 133MHz

その他のコンフ ィギュレーシ ョ ン

最大 8 つの SI スロ ッ ト を持つ NxM ク ロスバーなどの大規模なコンフ ィギュレーシ ョ ンでは、通常、次のクロ ッ ク周波数をサ

ポート します。

• -1 スピード グレードの Virtex-6 FPGA : 167MHz

• -3 スピード グレードの Spartan-6 FPGA : 111MHz

リソース使用率

表 13 および表 14 に、 AXI インターコネク ト コア内部のさまざまなモジュールの推定 FPGA リ ソース使用率を示します。 こ

れらには、各モジュールの一般的なコンフ ィギュレーシ ョ ンも列記されています。 AXI インターコネク トの特定インスタンス

の総エリ アは、 構成モジュールすべての使用率を累積するこ とで推定できます。

表 13 : Virtex-6 FPGA リソース使用率

モジュール コンフ ィギュレーシ ョ ン FF LUT ブロック RAM

ク ロスバー (SAMD) 4 SI x 1 MI、 データ幅 = 32 ビッ ト 300 740

ク ロスバー (SAMD) 4 SI x 1 MI、 データ幅 = 64 ビッ ト 390 940

ク ロスバー (SAMD) 1 SI x 4 MI、 データ幅 = 32 ビッ ト 340 400

共有アクセス クロスバー (SASD) 1 SI x 4 MI、 データ幅 = 32 ビッ ト 35 150

ク ロスバー (SAMD) 4 SI x 4 MI、 データ幅 = 32 ビッ ト 560 1530

アップサイザー データ幅 = 32 ～ 64 ビッ ト 420 560

ダウンサイザー データ幅 = 64 ～ 32 ビッ ト 560 620

同期クロ ッ ク コンバーター データ幅 = 32 ビッ ト 180 70

同期クロ ッ ク コンバーター データ幅 = 64 ビッ ト 330 110

非同期クロ ッ ク コンバーター データ幅 = 32 ビッ ト 720 350

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LogiCORE IP AXI インターコネク ト (v1.03.a)

非同期クロ ッ ク コンバーター データ幅 = 64 ビッ ト 870 400

データパス FIFO 深さ 32 (LUT RAM)、 データ幅 = 32 ビッ ト 110 60

データパス FIFO 深さ 32 (LUT RAM)、 データ幅 = 64 ビッ ト 180 90

データパス FIFO深さ 512 (ブロ ッ ク RAM)、 データ幅 = 32ビッ ト

90 60 1

データパス FIFO深さ 512 (ブロ ッ ク RAM)、 データ幅 = 64ビッ ト

130 60 2

レジスタ スライス AW/AR チャネル、 軽量化 (タイプ 7) 30 5

レジスタ スライス B チャネル、 軽量化 (タイプ 7) 5 5

レジスタ スライスW/R チャネル、 軽量化 (タイプ 7)、 データ幅

= 32 ビッ ト40 10

レジスタ スライスW/R チャネル、 軽量化 (タイプ 7)、 データ幅

= 64 ビッ ト80 10

レジスタ スライスW/R チャネル、 完全レジスタ化 (タ イプ 1)、データ幅 = 32 ビッ ト

80 50

レジスタ スライスW/R チャネル、 完全レジスタ化 (タ イプ 1)、データ幅 = 64 ビッ ト

150 80

AXI4 から AXI3 へのコンバーター データ幅 = 32 ビッ ト 240 250

AXI4 から AXI4-Lite へのコンバーター データ幅 = 32 ビッ ト 5 15

表 14 : Spartan-6 FPGA リソース使用率

モジュール コンフ ィギュレーシ ョ ン FF LUT ブロック RAM

ク ロスバー (SAMD) 4 SI x 1 MI、 データ幅 = 32 ビッ ト 300 740

ク ロスバー (SAMD) 4 SI x 1 MI、 データ幅 = 64 ビッ ト 390 970

ク ロスバー (SAMD) 1 SI x 4 MI、 データ幅 = 32 ビッ ト 340 400

共有アクセス クロスバー (SASD) 1 SI x 4 MI、 データ幅 = 32 ビッ ト 40 150

ク ロスバー (SAMD) 4 SI x 4 MI、 データ幅 = 32 ビッ ト 560 1430

アップサイザー データ幅 = 32 ～ 64 ビッ ト 420 560

ダウンサイザー データ幅 = 64 ～ 32 ビッ ト 560 630

同期クロ ッ ク コンバーター データ幅 = 32 ビッ ト 190 75

同期クロ ッ ク コンバーター データ幅 = 64 ビッ ト 330 120

非同期クロ ッ ク コンバーター データ幅 = 32 ビッ ト 720 330

非同期クロ ッ ク コンバーター データ幅 = 64 ビッ ト 870 400

データパス FIFO 深さ 32 (LUT RAM)、 データ幅 = 32 ビッ ト 110 50

データパス FIFO 深さ 32 (LUT RAM)、 データ幅 = 64 ビッ ト 180 70

データパス FIFO深さ 512 (ブロ ッ ク RAM)、 データ幅 = 32ビッ ト

90 50 2

表 13 : Virtex-6 FPGA リソース使用率 (続き)

モジュール コンフ ィギュレーシ ョ ン FF LUT ブロック RAM

DS768 2011 年 6 月 22 日 japan.xilinx.com 57Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

サポート

ザイ リ ンクスは、製品資料の説明に従って使用されている LogiCORE IP 製品に対するテクニカル サポート を提供しています。

製品資料で定義されていないデバイスにインプリ メン ト した り、許容されている範囲を超えてカスタマイズした り、「DO NOTMODIFY」 と されているデザイン セクシ ョ ンに変更を加えたり した場合、タイ ミ ング、機能、製品サポートは保証されません。

注文情報

このザイ リ ンクス LogiCORE IP モジュールは、ザイ リ ンクス ISE Design Suite Embedded Edition ソフ ト ウェアに無償で含ま

れ、 ザイ リ ンクスのエンド ユーザー ラ イセンスの条件の下で使用できます。 コアは、 ザイ リ ンクス ISE Embedded Edition ソフ ト ウェア (EDK) によって生成されます。 このモジュールに関する詳細は、 AXI インターコネク トのページに記載されてい

ます。

その他のザイ リ ンクス LogiCORE IP モジュールに関する情報はザイ リ ンクス IP のページをご覧ください。その他のザイ リ ン

クス LogiCORE モジュールおよびソフ ト ウェアの価格および提供状況については、 お近くのザイ リ ンクス販売代理店にお問

い合わせください。

参考資料• 『ARM AMBA AXI プロ ト コル v2.0』 (文書番号 ARM IHI 0022C)

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0022c/index.html

次の資料は、 ザイ リ ンクスのサポート ウェブサイ トから入手できます。

• 『Platform Specification Format Reference Manual』 (UG642)

• 『ザイ リ ンクス AXI リ ファレンス ガイ ド』 (UG761)

• 『LogiCORE IP AXI-to-AXI Connector』 (DS803)

データパス FIFO深さ 512 (ブロ ッ ク RAM)、 データ幅 = 64ビッ ト

130 70 3

レジスタ スライス AW/AR チャネル、 軽量化 (タイプ 7) 30 5

レジスタ スライス B チャネル、 軽量化 (タイプ 7) 5 5

レジスタ スライスW/R チャネル、 軽量化 (タイプ 7)、 データ幅

= 32 ビッ ト40 10

レジスタ スライスW/R チャネル、 軽量化 (タイプ 7)、 データ幅

= 64 ビッ ト80 10

レジスタ スライスW/R チャネル、 完全レジスタ化 (タ イプ 1)、データ幅 = 32 ビッ ト

80 50

レジスタ スライスW/R チャネル、 完全レジスタ化 (タ イプ 1)、データ幅 = 64 ビッ ト

150 80

AXI4 から AXI3 へのコンバーター データ幅 = 32 ビッ ト 200 180

AXI4 から AXI4-Lite へのコンバーター データ幅 = 32 ビッ ト 5 15

表 14 : Spartan-6 FPGA リソース使用率 (続き)

モジュール コンフ ィギュレーシ ョ ン FF LUT ブロック RAM

DS768 2011 年 6 月 22 日 japan.xilinx.com 58Product 製品仕様

LogiCORE IP AXI インターコネク ト (v1.03.a)

改訂履歴

次の表に、 この文書の改訂履歴を示します。

Notice of DisclaimerThe information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products. Tothe maximum extent permitted by applicable law: (1) Materials are made available “AS IS” and with all faults, Xilinx herebyDISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOTLIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULARPURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory ofliability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (includingyour use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including lossof data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if suchdamage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same. Xilinx assumes noobligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute, or publicly display the Materials without prior written consent. Certain products aresubject to the terms and conditions of the Limited Warranties which can be viewed at http://www.xilinx.com/warranty.htm; IPcores may be subject to warranty and support terms contained in a license issued to you by Xilinx. Xilinx products are notdesigned or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk andliability for use of Xilinx products in Critical Applications: http://www.xilinx.com/warranty.htm#critapps.

本資料は英語版 (v1.03.a) を翻訳したもので、 内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあ り ます。日本語版は参考用と してご使用の上、 最新情報につきましては、 必ず最新英語版をご参照ください。

この資料に関するフ ィードバッ クおよびリ ンクなどの問題につきましては、 jpn_trans_feedback@xilinx.com までお知らせください。 いただきましたご意見を参考に早急に対応させていただきます。 なお、 このメール アドレスへのお問い合わせは受け付けており ません。 あらかじめご了承ください。

日付 バージョ ン 改訂の説明

2010/09/21 1.0 ザイ リ ンクスによる初回 IDS リ リース 12.3。

2010/12/14 2.0 ザイ リ ンクスによる IDS リ リース 12.4。

2011/03/01 3.0 ザイ リ ンクスによる IDS リ リース 13.1。

2011/06/22 4.0 ザイ リ ンクスによる IDS リ リース 13.2。