апкс 2011 01_введение

2/9/2011д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭ

e-mail: [email protected] 1

1. Обзор современных цифровых устройств, средств, методов и

элементной базы для их проектирования

Автоматизация проектирования компьютерных систем

2/9/2011 д.т.н. Хаханова И.В, каф.АПВТ, ХНУРЭe-mail: [email protected]

2

Цель лекции и содержание

Цель – современное состояние проектирования цифровых устройств

План1. Цель, задачи и структура курса2. Законы развития электроники3. Языки описания SoC4. Системный уровень проектирования5. TLM-модели


3

Термины и сокращения SoC – system on chip - система на кристале RTL – register-transfer level – уровень регистровых передач

HDVL – hardware description and verification language ESL – Electronic System Level


4

1 Организационные моменты Курс состоит из:

22 лекций 5 лабораторных работ 2 Контрольные точки Модульный экзамен Включен в бакалаврский экзамен

Лекции, методические указания для лабораторных работ, рабочая программа курса и др. материалы по адресу:\\10.13.20.100\library\education\Хаханова\АПКС

Бонусы: Лк – 1 балл, контр.

лб. №

1

лб. №

2

лб. №

3

Тест

КТ

2

лб. №

4

лб. №

5

Тест

КТ

2

10 10 10 25 55 10 10 25 45

Вид заняття / контрольний захід

Ваговий

коефіцієнт


5

2 Цель и структура курса Цель. Изучение современных методов проектирования и верификации цифровых устройств.

Структура курса:Design

• Язык проектирование Verilog.• Синтез и имплементация цифровых устройств.• SystemVerilog для проектирования

Verification• SystemVerilog для верификации


6

Закон Мура (Moore’s Law)

Gordon E. Moore: “Число транзисторов в микросхемах ежегодно удваивается”(1965)1965-1975 – 17 month,

1975-1985 – 22 month,

1985-1995 – 32 month,

now – 22-24 month.Специалисты компании Intelоценивают период времени за который происходит удваивание транзисторов в микросхеме равным 18 месяцам.

“Число транзисторов в микросхемах удваивается каждые 1.5 года без увеличения их стоимости.”


7

Эмпирические законы развития электроники

Закон Мерфи «If there are two or more

ways to do something, andone of those ways can resultin a catastrophe, thensomeone will do it.»

«Если существуют две или несколько возможностей, и одна из них может привести к катастрофе, кто-нибудь выберет ее.»


8

Закон Рока (Rock’s Law)

“Производительность оборудования для выпуска полупроводников удваивается каждые 4 года.”

Artur Rock – инвестор Intel


9

I. Языки проектирования SoC

Requirements

Architecture

HW/SW

FunctionalVerification

TestBench

RTL

Gates

Transistors

Behavior

VHDLVerilog

Verae

SugarJeda

SystemC

SystemVerilog

Matlab


10

Язык описания аппаратуры VHDL

VHDL – VHSIC Hardware DescriptionLanguage.

VHSIC – Very High Speed IntegratedCircuit (высокоскоростные интегральные схемы).

1985 г. – Начало финансирования программы VHSIC Министерством Обороны США, результатом работы которой – язык VHDL

VHDL более сложный язык, чем Verilog, его труднее изучать и использовать. Обладает большей гибкостью, что является его преимуществом и недостатком.

Из-за богатства допустимых стилей кода VHDL лучше подходит для работы с очень сложными проектами.

Популярен в Европе, США и Канаде, не пользуется успехом в Японии.

Стандарты: IEEE Std 1076–1987 – первый

стандарт IEEE Std 1076–1993 – стандарт,

который был базовым долгое время

IEEE Std 1076–2000 –незначительные изменения предыдущего стандарта, добавлены защищенные типы данных.

IEEE Std 1076-2002 –незначительные изменения предыдущего стандарта. Упрощается работа с портами режима buffer.

IEEE Std 1076-2008 (ранее названный как 1076-200x). Глобальная модификация стандарта. Внесено много новых конструкций.


11

Язык Описания аппаратуры: Verilog

1984 -1985 гг. Филип Мурби(Philip Moorby) разрабатывает язык Verilog, который принадлежит фирме GatewayDesign Automatiion.

1985-1987гг. Рост популярности Verilog.

1990 г.Фирма Cadence покупает Gateway и делает язык Verilogобщедоступным

1993 г. 85% всех ASIC-проектов разрабатывается с помощью Verilog

1995 г. Создается IEEE-1364 -стандарт языка Verilog

2000 г. Более 10000 разработчиков SUN, Apple и Motorola работают на Verilog

2001 г. Стандарт 1364- 2001 “Verilog- 2001”

Стандарты IEEE Std 1364-95. IEEE Std 1364-2001

значительно переработанный по сравнению с предыдущим.

IEEE Std 1364-2005 добавил небольшие исправления, уточнения.

Verilog проще для анализа использования.

Получил признание в проектировании ASIC схем, особенно для проектов низкого уровня.

Наиболее популярен в Северной Америке и Азии, особенно в Японии. Непопулярен в Европе.


12

Язык системного моделирования SystemC Версия языка C++, адаптированная и стандартизированная для

проектирования на системном уровне. Единый язык для проектирования и верификации Стандарт:

IEEE Std.1666-2005 SystemC (Open SystemC Initiative (OSCI)) IEEE Std.1666-2007

Позволяет представлять архитектурные и другие атрибуты моделей системного

уровня в форме классов языка C++ с открытым исходным кодом; выполнять проектирование и верификацию на системном уровне,

независимо от деталей реализации аппаратуры или программного обеспечения.

выполнять совместную верификации с RTL –проектами. Высокий уровень описания дает возможность быстрее и продуктивнее

выполнять анализ выбора компромиссного решения для архитектуры, чем на RTL-уровне.

Верификация системной архитектуры происходит быстрее, чем более детальной по временным параметрам или расположению внешних контактов , а следовательно более громоздкой, RTL-моделиl.


13

Язык проектирования и верификации SystemVerilog.1

SystemVerilog, язык описания и верификации аппаратуры (HDVL)

Стандарт: IEEE Std. 1800-2005 SystemVerilog (Accellera) IEEE Std. 1800-2009

Является расширением стандарта IEEE 1364 Verilog-2001 и позволил значительно повысить производительность проектирования состоящих из большого числа вентилей, с большой загруженностью шины проектов.

Предназначен для создания непрерывного процесса проектированя SoC, начиная от поведения и заканчивая GDSII-описанием.

Поддерживает создание TL-моделей. Совпадение свойств верификации между SystemC и SystemVerilog являются основой для связей между системным уровнем и реализацией кристалла.


14


Имеет Direct Programming Interface (DPI), который позволяет вызывать функции C/C++/SystemC и наоборот, т.е выполнять совместное моделирования Verilog-моделей с компонентами, разработанными с помощью SystemVerilog и SystemC.

Поддерживает все современные методы верификации: Псевдослучайную генерацию тестов (Constraint Random

Generation) Ассерции (Assertion) Вычисление Coverage Driven Verification.

Может быть использован для HW-проектирования и верификации; может частично использоваться при создании TestBench для Verilog или VHDL. Например, проектировщик может применить возможности Random Generation, включив некоторые из свойств SystemVerilog Random без необходимости создания целой среды верификации.


15


Методология верификации SystemVerilogосновывается на трех типах блоков, которые могут быть использованы по отдельности или все вместе: Stimuli. Проект, использующий автоматически генерируемые сценарии с псевдослучайными последовательностями - constrained-random (CR) генерирование тестов.

Check. Поведение проекта (ассерции) и выходные данные(scoreboard) для верификации правильности операций.

Measure Метрика функционального покрытия для обеспечения обратной связи для генерирования и анализа выполнения процесса верификации.

Использование описанных методов верификации, которые включают процесс моделирования, отладки и оценки покрытия, называется Coverage Driven Verification.


16

Закон Вирта (Wirth’s Law) . 1

"Снижение скорости программного обеспечения происходит быстрее роста скорости аппаратуры"

Никлаус Вирт (Niklaus Wirth), 1995 г


17

Закон Вирта (Wirth’s Law).2

“Groves giveth, and Gates taketh away.”

И это так, как только благодаря Энди Гроуву (AndyGrove, Intel) скорость аппаратуры возрастает, так тут же Билл Гейтс (Bill Gate, Microsoft) увеличивает объем необходимых вычислений.


18

Electronic System Level (ESL)

В 2004 г International Technology Roadmap forSemiconductors(ITRS) дала определение ESL.

ESL – это по абстракции находящийся над RTL уровень описания моделей, который применяется для проектирования hardware и software. К этому уровню относятся поведенческие (до деления на HW/SW) и архитектурные модели цифровых устройств.

Преимущества ESL: повышение уровня абстракции представления системы; возможность использования более высокого уровня для

reuse-проектов; поддержка непрерывной цепи проектирования, начиная с верхнего абстрактного уровня.


19

Основы методологии TLM

Основной концепцией TLM является создание модели уровня детализации достаточной для решения отдельной задачи проектирования компонентов системы.

Системная архитектурная модель (SAM) - эта модель, которая является средством коммуникации между группами проектировщиков алгоритмов, программного обеспечения и аппаратуры.


20

Модели абстракции.1

Коммуникации между подсистемами и функциональность могут быть разработаны и детализированы независимо друг от друга

More Accurate

More Accurate

Cycle-Timed

Cycle-Timed

Approximate-Timed

Approximate-Timed

Un-Timed

Un-Timed

Func

tiona

lity

Communication

TLM

TLM

TLM

TLM

RTL

SAM

Функциональность КоммуникацииUT UT

Component assembly UT ATBus arbitration AT ATBus functional (BFM) CT ATCycle-accuratecomputation AT CT

CT CT

Модель

TLM

SAM

RTL

Un-timed (UT) Approximately-timed (AT) Cycle-timed (CT)


21

Модели абстракции.2

Модели, поддерживающие детальное потактовое (cycle-timed) описание функциональности и коммуникаций, являются моделями уровня передачи данных - это RTL-модели.

Модели без использования детализации времени (un-timed) для функциональности и коммуникации являются SAM-моделями.

Остальные четыре модели (обозначенные TLM) называются моделями с аппроксимированным временем (approximately-timed) и используют статическое или расчетное время для описания временных требований подсистем.


22

Пример временной диаграммы шиныGeneric Bus Timing

Component Assembly Model TransactionBus Arbitration Model Transaction

Clock

Bus_req[0:1]

Bus_gnt[0:1]

Bus_ack

Addr_data

Device 0 request

Device 0 grant

Acknowledge

Addr Data 0 Data 1 Data 2


23

Этапы проектирование с TLM

Requirement Definition

RequirementsDocument

System Architecture ModelDevelopment

SAM

Transaction Level ModelDevelopment

TLM

HWRefinement

RTL

SWDesign and

Development

HWVerificationEnvironmentDevelopment

RTL to GDSII Flow


24

Задачи решаемые TLM

Определение свойств имплементации, таких как деление на HW и SW; распределение HW между ASIC, FPGA и board-реализациями; разработка архитектуры шины; определение или выбор сопроцессора и т.д.

Разработка платформы для системного программного обеспечения

“Золотой эталон” для функциональной верификации аппаратуры

Разработка микро-архитектуры аппаратуры и основ для создания детального спецификации hardware.


25

Преимущества использования TLM

Возможность более ранней разработки software

Более раннее и качественное создание TestBench для функциональной верификации

Наличие четкого и непрерывного пути проектирования от требований пользователя до создания детальной спецификации hardware и software


26

Типы цифровых устройств

ASICASSP (Application-Specific Standard Product)ASIC (Application-Specific Integrated Circuit)

PLDCPLD (Complex Programmable Logic Device)FPGA (Field Programmable Gate Array)


27

Тенденции развития рынка электроники

Многопроцессорные системы и многоядерные процессоры

Системы и сети на кристаллах DSP Портативные устройства Wireless системы Реконфигурируемые системы Встроенные системы


28

Контрольные вопросы и задания

1. Закон Мура.2. Какой период времени, по оценкам компания Интел, необходимым для

увеличения числа транзисторов в два раза?3. Дать определение ESL уровня проектирования.4. Характеристики моделей уровня транзакций.5. Классификация моделей цифровых устройств по детализации

временных параметров при описании их функциональности и коммуникаций.

6. Дать определение системной архитектурной модели..

Education

апкс 2011 01_введение