OPTIMIZACIJA POTROŠNJE ARITMETIČKO-LOGIČKE JEDINICE Vladimir Kovačević, Mile Stojčev, Elektronski fakultet, Univerzitet u Nišu

Abstract − Od senzorskih čvorova u budućim bežičnim senzorskim mrežama se očekuje da rade autonomno uz malu potrošnju u dugom vremenskom periodu. Zbog ovoga problem mikro potrošnje čvora predstavlja važan projektantski izazov. Sa ciljem da se ispune zahtevi u pogledu potrošnje, još u fazi projektovanja neophodno je sprovesti efikasnu procenu potrošnje energije dizajna. Ovaj rad nudi jedno rešenje koje se odnosi na problem redukcije disipacije snage kod funkcionalne jedinice ALU, koja je sastavni deo procesora u okviru senzorskog čvora. Predloženi metod redukcije se bazira na hardverskoj modifikaciji standardne ALU i primeni dve tehnike: Izolacija operanada i Clock- gating. Eksperimentalni rezultati, dobijeni simulacijom, su veoma zadovoljavajući i pokazuju da se može ostvariti redukcija potrošnje do 71,87% kod 64-bitne ALU.

1. UVOD

Najveći broj savremenih kola i sistema suočava se danas sa problemom postizanja visokih performansi uz ograničenu potrošnju električne energije. Pri ovome je kako imperativ tako i izazov da visoke performanse treba prvenstveno ostvariti kod onih mobilnih uredjaja koji obavljaju veoma složene aplikacije kakve su one koje srećemo kod celularnog telefona, multimedijalnog uredjaja za prikaz, i dr. Smanjenja potrošnja je potrebna sa ciljem da bi se: a) ostvarila prihvatljiva autonomija u radu baterijski napajanih uredjaja; b) redukovao uticaj okruženja (hladjenje); i c) smanjili gabariti i cena uredjaja. Drugim rečima, ostvarivanje visoko energetsko-efikasnih izračunavanja (obrada podataka) predstavlja jedan od glavnih izazova u projektovanju [1].

Projektovanje za malom potrošnjom se može ostvariti korišćenjem različitih metodologija koje su sa aspekta implementacije hijerarhijski kategorizirane u pet nivoa (vidi Sliku 1) [2].

Slika 1. Nivoi projektovanja

Cilj ovog rada je da na jednom konkretnom primeru, koji se odnosi na sintezu jedne jednostavne ALU jedinice (ključni gradivni blok staze podataka mikroprocesora jednog bežičnog senzorskog čvora), kreiranjem efikasnog RTL kôda pokaže kako se može ostvariti ušteda energije nakon postupka sinteze. Sa tačke gledišta nivoa projektovanja predloženi metod pripada algoritamskom nivou, a razlog za ovakav izbor stila projektovanja je sledeći: Tehnike projektovanja na RTL-nivou su veoma efikasne jer HDL (Hardware Description Language) programeri dobro poznaju arhitekturu i funkcionalnost kola, pa shodno tome imaju solidan uvid na koje mesto u kolu treba intervenisati da bi se ostvarila ušteda enargije. U konkretnom slučaju za opis ALU jedinice na behavioral nivou korišćen je VHDL jezik.

2. O POTROŠNJI

Ukupnu potrošnju CMOS kola čine statička i dinamička potrošnja.

staticdynamictotal PPP += (1)

Statička potrošnja postoji zbog konačne vrednosti struje curenja i oblika je:

DDleakagestatic VIP = (2)

Kao što se vidi iz (2) statička disipacija Pstatic direktno zavisi od struje curenja tranzistora, Ileakage, i napona napajanja DDV . Struja curenja Ileakage, zavisna je od tehnologije izrade kola i broja korišćenih gejtova.

Dinamička potrošnja, Pdynamic, se izražava kao:

scccapdynamic PPP += (3)

Gde je Pcap, komutirana snaga, a Pscc, snaga kratkog spoja.

210

01 DDlCLK

T

DDVCLKocap VCfdtV)t(ifPDD →→ == ∫ αα (4)

Komutirana snaga, capP , srazmerna je taktnoj frekvenciji fCLK, 10→α − faktoru prelaza sa 0−>1 u toku jednog taktnog perioda, Cl− komutiranoj kapacitivnosti, i kvadratu napona napajanja 2

DDV . Snaga disipacije kada su oba tranzistora provodna data je relacijom.

DDfr

scCLKscc Vtt

IfP )2

(10

+= →α (5)

Gde je tr− vreme rastuće ivice, a tf − vreme opadajuće ivice signala.

Na osnovu (5) se vidi da je Pscc direktno srazmerna struji kratkog spoja Isc. Snaga Pscc učestvuje u ukupnoj potrošnji,

totalP u (1), sa oko 20% [3]. Treba istaći da za tehnologije čije su širine kanala veće od 90 nm, dominantan uticaj na ukupnu potrošnju ima dinamička potrošnja, dynamicP . Prema analizama

Zbornik radova 50. Konferencije za ETRAN, Beograd, 6-8. juna 2006, tom III Proc. 50th ETRAN Conference, Belgrade, June 6-8, 2006, Vol. III

30

datim u [3], 75% od ukupne potrošnje čini dinamička potrošnja. Shodno tome, najveći broj napora projektanata, koji se odnose na redukciju potrošnje, su usmereni ka optimalnom izboru parametara 10→α , Cl, VDD ili fCLK. Teoretski posmatrano ušteda se postiže kada se svaki od nabrojanih parametara smanjuje. Kod praktičnih realizacija za izabranu tehnologiju projektanti napajaju integrisana kola fiksnim naponom VDD koji je tehnološki definisan, tako da tu, realno posmatrano, ne postoji izbor. Vrednost Cl je definisana fanout-om kola i layout-om, što znači da je i ovaj parametar težak za kontrolisanje i najčešće nepredvidljiv u potpunosti. Predpostavimo sada da se za obavljanje nekog zadatka zahteva određeni broj koraka (operacija). Smanjenjem frekvencije sa kojom se pobuđuje logika nećemo ostvariti uštedu jer će broj tranzicija ostati isti. Efekat će biti takav da će se zadatak izvršiti sporije. Parametar na koji realno možemo da utičemo je 10→α , tj. broj tranzicija. Parametar α se može menjati izborom odgovarajućeg kôda, za prezentaciju podataka, eliminisanjem nepotrebnih komutacija kod paralelnog i protočnog izračunavanja i td. [1]. Pristup koji se bazira na smanjenju broja tranzicija signala usvojen je u ovom radu.

Slika 2. Uštede snage tokom projektovanja

Metode projektovanja za malu potrošnju koriste se tokom svih faza projektovanja od sistemskog do tehnološkog nivoa. Na višim nivoima projektovanja veće su i mogućnosti uštede energije, iz razloga što je veći stepen slobode prilikom projektovanja. Kao što se vidi sa Slike 2 disipacija na RTL nivou se može redukovati čak i do 5 puta [3]. Ova konstantacija je jedan od glavnih razloga zbog čega smo se u ovom radu odlučili na metodologiju koja se bazira na redukciji potrošnje na RTL nivou.

Shodno predhodnim sagledavanjima metoda za uštedu energije koju predlažemo u ovom radu bazira se na kombinaciji sledećih dveju tehnika: a) Izolacija operanada- od n paralelnih operacija selektuje se samo ona koja je od interesa da se obavi; b) Clock gating− aktivira se put obrade signala koji treba da generiše rezultat, ostali paralelni putevi se inhibiraju.

3. STANDARDNA ALU BEZ OPTIMIZACIJE

Aritmetičko-logička jedinica (Arithmetic Logic Unit- ALU) koju smo sintetizovali predstavlja ključni gradivni blok staze podataka jednog jednostavnog procesora koga smo predvideli za ugradnju u jedan bežični senzorski čvor [4]. Pri ovome treba naglasiti da ALU, pored RF dela ima dominantan uticaj na potrošnju senzorskog čvora, pa je zbog toga imperativ optimizovati njegovu potrošnju. U konkretnom slučaju ALU treba da obavlja: 1) AND, OR, NOT i XOR, logičke operacije; 2) ADD, SUB i NEG

aritmetičke operacije; i 3) operaciju tipa punjenje, LD. U toku izvršenja operacije LD, ALU direktno prosleđuje izvorni memorijski operand akumulatoru ACC.

Struktura standardne ALU jedinice je prikazana na Slici 3. ALU je izvedena od osam funkcionalnih jedinica (OR, AND,.., LD) koje simultano obavljaju specificirane funkcije. Ulazni operandi u ALU jedinicu se dovode sa magistrala DR i AC, a izlaz se generiše na izlazu OUT multipleksera MUX, tipa 8-u-1. Selektorski ulazi S2, S1 i S0 se koriste za izbor funkcije ALU-a.

Napomenimo da je u cilju pojednostavljenja prikaza i interpretacije dobijenih rezultata usvojeno da aritmetičke operacije ADD, SUB i NEG ne generišu izlaz Cout i ne prihvataju ulaz Cin što ne umanjuje opštost rešavanog problema.

Za strukturu sa Slike 3 kreiran je VHDL kôd na behavioral nivou. Zatim je ALU implementiran na FPGA tehnologiji firme Xilinx korišćenjem softverskog alata Xilinx® ISETM Project Navigator Release Version: 7.1 i [5]. Za sintezu ALU jedinice su korišćena sledeća dva tipa kola: i) XC2vp2-6fg256 iz familije Virtex™ 2p; ii) XCv300e-6bg352 iz familije Virtex E. Testiranje ALU-a je obavljeno kreiranjem odgovarajućeg Testbench programa. Pri ovome testirane su sve instrukcije koje podržava ALU, dovođenjem slučajnih vrednosti za ulazne operanade. Postupak testiranja je obavljen pomoću simulatora ModelSim XE III 6.0a [6]. Zbog ograničenog prostora rezultati simulacije koji se dobijaju u formi talasnih dijagrama nisu prikazani u ovom radu.

Slika 3. Standardna aritmetičko-logička jedinica

Napomena: Parametar n predstavlja broj bitova operanada sa kojima ALU manipuliše. U konkretnom slučaju n prima vrednosti 16, 32 i 64.

Analizom Slike 3 kao i rezultata dobijenih nakon simulacije može se zaključiti sledeće: a) mikroarhitektura sa Slike 3 je paralelna što znači da svi funkcionalni blokovi simultano izvršavaju operacije; b) svi ulazi multipleksera

31

MUX istovremeno komutiraju a samo se jedan selektuje. Ovo znači da funkcionalni blokovi (OR, AND,.., LD) troše energiju pri svakoj promeni signala na ulazima AC ili DR, čime se povećava dinamička potrošnja, što predstavlja ozbiljni nedostatak ove mikroarhitekture. Rezultati koji se odnose na analizu potrošnje, a dobijeni su u postupku sinteze ALU-a biće prikazani u Sekciji 5.

4. MODIFIKOVANA ALU

Imajući u vidu predhodno pomenuti nedostatak standardne ALU jedinice, u cilju optimizovanja potrošnje, izvršena je njena modifikacija. Osnovna ideja modifikacije se sastoju u primeni sledeća dva koncepta:

a1) Pre početka ALU operacije neophodno je obaviti njeno dekodiranje. Dekodiranje nam omogućava da aktiviramo samo onu funkcionalnu jedinicu koja treba da bude aktivna u toku izvršavanja date operacije. Ova aktivnost se obavlja dekodiranjem selektorskih ulaza multipleksera MUX, S2, S1 i S0.

a2) Zabrana komutiranja ulaza funkcionalnim jedinicama koje ne treba da budu aktivne za datu operaciju. Ova aktivnost se obavlja ugradnjom lečeva na svim ulazima funkcionalnih jedinica tj. daje se dozvola za lečovanje samo onom leču koji pobuđuje aktivnu funkcionalnu jedinicu.

Direktna posledica ovakvog pristupa je sporiji rad ALU-a, tj. povećana je dužina kritičnog puta propagacije signala kroz kolo, ali efekat uštede energije koji se pri tome postiže (vidi Sekciju 5) je dominantniji što u konačnom ukazuje na opravdanost uvođenja ovakvog rešenja. Mikroarhitektura modifikovane ALU jedinice je prikazana na Slici 4. Kao što se vidi sa Slike 4 izmene u strukturi ALU-a se sastoje u sledećem:

b1) gradivni blok DEC, dekoder tipa 3-u-8, obavlja predekodiranje operacije i daje dozvolu za lečovanje samo na jednom izlazu. Pri ovome treba naglasiti da ugradnja predekodera ima za posledicu smanjenje brzine rada ALU

jedinice i povećanja površine čipa koja se ogleda u broju iskorišćenih makroćelija, ali efekti ugradnje ovog bloka (cena koja se plaća zbog povećane energetske efikasnosti) su opravdani (videti Sekciju 5).

b2) ulazi sa magistrala AC i DR ne dovode se direktno funkcionalnim jedinicama OR, AND,.., LD kakav je slučaj kod standardne ALU jedinice, nego preko parova lečeva L1 do L13. Umetanjem lečeva povećava se složenost mikroarhitekture ALU-a, ali i u ovom slučaju dobijeni rezultati (videti Sekciju 5) opravdavaju njihovu ugradnju.

b3) dvoulazna AND kola imaju zadatak da obave funkciju Clock gating, tj. da se za datu operaciju da dozvola za lečovanje samo jednom paru lečeva.

Za modifikovanu ALU jedinicu, prikazanu na Slici 4, kreiran je VHDL kôd na behavioral nivou. Implementacija na FPGA tehnologiji firme Xilinx izvršena je istim postupkom i pod istim uslovima (mapiranje mikroarhitekture je obavljeno na istim čipovima) kao i kod standardne ALU jedinice. Testiranje modifikovanog ALU-a je takođe izvedeno pomoću Testbench-a identičnog kao i kod standardne verzije. Rezultati dobijeni nakon postupka sinteze koji se odnose na potrošnju energije prikazani su u Sekciji 5.

5. ANALIZA POTROŠNJE

U ovoj sekciji analiziraćemo rezultate koji se odnose na potrošnju standardne i modifikovane ALU jedinice, implementirane na dva tipa različitih kola iz FPGA Xilinx-ove familije Virtex™ 2p kolo XC2vp2-6fg256 i familije Virtex E kolo XCv300e-6bg352.

U oba slučaja sintetizovane su ALU jedinice koje manipulišu sa operandima 16-, 32-, i 64-bita. Promena vrednosti parametara koji imaju uticaj na analizu potrošnje je identična za oba ALU-a. Pri proceni potrošnje je usvojeno da se menja 50% od ulaznih signla [7]. Ovakva procena daje približno realnu sliku o potrošnji. Dobijeni rezultati koji se odnose na potrošnju energije standardne i modifikovane

Slika 4. Mikroarhitektura modifikovane ALU jedinice

32

ALU jedinice implementirane na kolu XC2vp2-6fg256 prikazani su na Slici 5.

Slika 5. Performanse ALU-a sa aspekta potrošnje

Analizom dobijenih rezultata zaključujemo da modifikovani ALU za sve obime operanda ima manju potrošnju u odnosu na standardni ALU. Pri ovome treba naglasiti da se potrošnja povećava sa porastom frekvencije i povećanjem obima operanada. Najveći efekti redukcije se postižu za 64-bitni ALU. Efekti koji se postižu u redukciji potrošnje za ALU-e različitog obima implementirane na kolima iz pomenutih familija prikazani su na Slici 6.

Slika 6. Efekti uštede energije

Kao što smo naglasili u Sekciji 4 broj iskorišćenih makroćelija kod modifikovane ALU se povećava. U Tabeli 1 prikazani su rezultati koji se odnose na broj zauzetih makroćelija različitih tipova ALU-a nakon obavljene sinteze.

Tabela 1. Procenat zauzetosti makroćelija

Broj iskorišćenih makroćelija (%) Obim operanada XC300e-6bg352 XC2vp2-6fg256

16-bit 1% (5%) 3% (11%)

32-bit 3% (10%) 7% (22%)

64-bit 7% (20%) 15% (44%) Naglasimo da se prvi podatak odnosi na zauzetost

makroćelija u čipu za standardni ALU, a vrednosti u zagradama za modifikovani ALU. Ukupan broj makroćelija kod XC300e-6bg352 iznosi 3072 a kod XC2vp2-6fg256 iznosi 1408. Ova kola su izabrana iz razloga što je u kasnoj

fazi predviđeno sintetizovanje celokupne hardverske strukture digitalnog bloka bežičnog senzorskog čvora.

6. ZAKLJUČAK

Opšte tendencije u razvoju VLSI IC kola su povećana složenost, funkcionalnost i performanse. Pri ovome je težnja da se postigne minimalna potrošnja, koja je posebno kritična kod baterijski napajanih uređaja. U ovom radu razmatrana je sinteza ALU jedinice koja je sastavni deo CPU-a bežičnog senzorskog čvora. ALU je opisana na behavioral nivou kreiranjem VHDL koda, a implementacija je izvršena uz pomoć softverskog paketa Xilinx® ISETM Project Navigator Release Version: 7.1 i, na kolima iz FPGA tehnologije. Sintetizovane su dve ALU jedinice: standardna i modifikovana. Rezultati simulacije pokazuju da se predloženom tehnikom mogu ostvariti značajne uštede za širok dijapazon radnih frekvencija i obima operanada.

REFERENCE

[1] Benini L., et al., A Survey of Design Techniques for System-Level Dynamic Power Management, IEEE Trans. on VLSI Systems, Vol. 8, No. 3, June 2000, pp. 299-316

[2] Varadajaran H., et al., Low-Power Design Issues, in The Computer Engineering Handbook, ed. by Oklobdzija V., CRC Press, Boca Raton 2002, pp. 14.1- 14.21

[3] Chandakasan A., et al., Low Power CMOS Digital Design, IEEE JSSC, Vol 27, No.4, 1992, pp475-483

[4] Arsic I. T., VHDL Design of 16-Bit Processor with Microprogram Control, http://es.elfak.ni.ac.yu /Paper/ February 2006.

[5] Xilinx ISE WebPACKTM http://www.xilinx.com /products/design_resources/design_tool/index.htm February 2005.

[6] ModelSim XE III 6.0a Mentor Graphics Corporation http://www.model.com March 2005.

[7] Najm F., Survey of Power Estimation Techniques in VLSI Circuits, IEEE Trans. On VLSI Systems, vol. 2, No.4, December 1994, pp. 446-45

Abstract − Sensor nodes in future wireless sensor networks are excepted to work autonomously with little energy supply for a long time. Therefore the problem of low power consumption of the sensor nodes is an important design challenge. Accurate and efficient energy estimation during the design phase is required, in order to meet the power specifications. This paper presents a solution to the problem of reducing the power dissipated in a functional unit called ALU that is crucial processor’s block within a sensor node. The proposed method relies on hardware modification of a standard ALU and on application of two techniques, operands isolation and clock gating. Experimental results obtained by simulation are very satsfactory, reduction in power consumption up to 71.87% can be achieved.

OPTIMIZATION OF ARITHMETIC-LOGIC UNIT CONSUMPTION

Vladimir Kovačević, Mile Stojčev

01020304050607080

16-bit 32-bit 64-bit Low Pow er ALU

Ušt

eda

[%]

XCv300e

XC2vp2

0

400

800

1200

1600

2000

2400

20 40 60 80 100 120 160 200 f [M Hz]

P [mW]

16-bit ALU32-bit ALU64-bit ALU16-bit ALU Low Pow er32-bit ALU Low Pow er64-bit ALU Low Pow er

33