집적회로 설계 - elearning.kocw.netelearning.kocw.net/contents4/document/lec/2012/Sungkyunkwan/Jojundong/... · 집적회로 설계 IT CookBook, 최신 VLSI 설계, 조준동,

집적회로 설계

IT CookBook, 최신 VLSI 설계, 조준동, 성균관대학교

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집적회로를 설계하는 방법과 설계 단계를 이해한다.

집적회로 설계자동화 소프트웨어에는 어떤 것이 있으며, 어떤 경제적 효과를 얻을 수 있는지 살펴본다.

집적회로 설계방법의 종류에는 무엇이 있는지 알아본다.

학습목표

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목 차

1.집적회로 설계방식

2.집적회로 설계자동화

3.집적회로 설계방법의 종류

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Section 01 집적회로 설계방식

1.1 집적회로 설계방식의 필요성 .

• 반도체 집적회로의 복잡도는 매년 40%씩, 설계 생산성은 15%씩 증가

• PCB로 설계되던 전자회로 제품이 단일 칩으로 집적되면서 성능, 가격 및

원가 등의 생산성이 월등히 향상

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1.2 집적회로 설계방식의 변천 .

면적 지향 설계(ADD; Area Driven Design) 단계

• 디지털 설계의 가장 초기 단계에는 논리합성과 최적화를 통하여 면적을

줄이는 것을 목표

타이밍 지향 설계(TDD; Timing Driven Design) 단계

• 칩 규모가 10만 게이트 내외이던 시기에 적용했던 설계방법.

• 레지스터 전송수준 설계가 태동되던 단계

• 재사용의 개념이 많이 적용되지 않던 시기

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1.2 집적회로 설계방식의 변천 .

블록 기반 설계(BBD; Block Based Design) 단계

• 칩 규모가 100만 게이트 내외이던 때에 적용되던 설계방법.

• 레지스터 전송 수준이 주로 사용

• 시스템 단계에서 모델링되고 하드웨어/소프트웨어 통합설계 및 검증이 수행

법칙

플랫폼 기반 설계(PBD; Platform Based Design) 단계

• 수십만, 수백만 게이트 이상의 설계에 적용되는 방법

• 미리 검증된 블록 및 인터페이스가 사용되며, 플러그 앤 플레이 설계가 가능

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1.3. 구조적 집적회로 설계 방법 .

계층화(hierarchy)

• 설계를 작은 단위의 서브 모듈로 나누는 개념

• 각 계층 구조의 단계에서 독립적인 작업을 할 수 있는 장점을 가짐.

규칙화(regularity)

• 각 설계 단계에서 유사한 모듈의 수가 가능한 최대가 되도록 하는 개념

• 회로 수준에서는 각각의 크기가 다른 트랜지스터를 이용하여 수동적으로

최적화하는 것보다 동일한 크기의 트랜지스터를 규칙적으로 사용하여

최적화하는 것이 훨씬 수월

모듈화(modularity)

• 모듈 간의 관계가 서로 모호하지 않도록 인터페이스를 통하여 잘 정의하는

과정

지역화(locality)

• 모듈의 핀을 연결하는 네트워크의 개수, 길이, 밴드 폭을 서브 모듈로

분리하는 과정.

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1.4 집적회로의 계층적 설계 단계 .

• 단계적 설계를 위하여 추상화를 이용한 계층적 설계를 수행

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알고리즘/아키텍처 수준

• 시스템의 알고리즘 및 아키텍처를 시스템 C 등의 상위 수준 언어로 기술

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전송 모델 수준

• 동작 수준 설계에 해당

레지스터 전송 수준

• 시스템을 구성하는 각 기능 블록과 그 사이의 연결 버스 타이밍을 상세하게

기술한 것

• 데이터의 흐름 및 시그널을 제어

• 각 클록 에지에서 작업을 스케줄하는 기능도 포함

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게이트 수준

• 스위칭 요소를 연결하는 로직 네트워크를 구성하는 단계

• 디지털 논리게이트를 이용하여 회로의 크기를 줄이고 성능 및 전력소모를

줄이는 것을 목적

• 설계의 최적화 정도의 정확도가 앞 단계와 비교하여 우수

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회로 수준

• 트랜지스터 네트워크를 이용하여 설계하는 단계

• 상위수준 검증 도구와 비교하면 검증의 정확도가 우수하지만 분석 시간이

오래 걸리기 때문에 대규모 회로에 적용하기 어렵다.

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물리적/레이아웃 수준

• 설계된 집적회로를 웨이퍼 상에 구현하기 위한 마스크를 제작하는 데

필요한 데이터를 만드는 과정

• 반도체 공정에서 요구하는 설계규칙에 맞추어 전기적 특성을 갖는 반도체

소자를 설계된 회로에 따라 배치하고 배선하는 일련의 작업

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레이아웃 패턴화를 위한 작업 방식

완전 주문형 방식, 자동 배치/배선 방식, 반 주문형 방식

완전 주문형 방식

• 플로우플랜 단계부터 시작하여 라우팅까지 수동으로 진행

• 개발 기간이 길어지는 대신 의도한 대로 레이아웃이 가능

• 주로 아날로그 집적회로나 셀 라이브러리 등에 적용

자동 배치/배선 방식

• 준비된 표준셀을 이용하여 설계된 네트리스트를 입력 받아 자동 레이아웃

툴을 이용하는 방법

반 주문형 방식

• 필요에 따라 완전 주문형 레이아웃과 자동 배치배선을 적절히 이용

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Section 02 집적회로 설계자동화

2.1 집적회로 설계자동화 소프트웨어의 종류 .

• 미국의 시놉시스, 케이던스, 멘토 그래픽스가 개발한 설계자동화 도구가

많이 사용된다.

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2.1 집적회로 설계자동화 소프트웨어의 종류 .

• 분석 : 시뮬레이션이라고도 한다. 분석은 실제 칩을 제조하여, 측정을 통하여

얻을 수 있는 타이밍, 전력소모, 면적 등을 설계 플로우의 각 단계에서

대략적으로 계산하여 그 데이터를 통하여 각 설계 단계에서 원하는 출력이

잘 나오는지 검증하는 기능을 하고, 목적으로 하는 시스템의 타이밍,

전력소모, 면적 등을 최적화하는 데 도움을 준다.

• 검증 : 타이밍 검증, 기능 검증, 레이아웃 검증 등이 있다. 타이밍 검증은

원하는 타이밍에 출력을 얻을 수 있는지 여부를 판단하고, 기능 검증은

원하는 출력이 제대로 나오는지를 체크한다. 레이아웃 검증의 한 예인

DRC는 제조 공정에서 요구하는 각종 설계룰을 잘 지켜서 설계했는지를

검증한다.

• 설계 합성 및 최적화 : 동작 수준, 논리회로 수준, 레이아웃 단계에서 설계

최적화를 수행한다.

• 테스팅 : 테스트 패턴 발생과 오류 평가 등이 있다.

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2.2 집적회로 설계자동화 플로우 .

• 전반부 : 설계 명세에서 시작하여

레지스터 전송 수준을 거쳐서

게이트 수준 설계 데이터를

생성하는 단계

• 후반부 : 레이아웃 데이터를

생성하는 단계

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2.3 설계 합성 .

• 하나의 설계 도메임을 다른 도메인으로 변환하는 과정

• 예를 들어, 레이아웃 합성이란 논리회로를 물리적인 레이아웃 형태로

바꾸는 과정

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• 합성 : 하나의 도메인을 다른 도메인으로 변환하는 과정

• 분석 : 회로를 분석하여 어떤 기능인지 찾아내는 일, 다른 말로 하면 리버스

엔지니어링

• 구체화 : 동작에 대한 표현이 레이아웃의 표현 형식으로 변환되는 과정

• 추상화 : 레이아웃을 통하여 이칩의 기능 동작이 어떤 것인지를 찾아내는

추상적 표현

• 발생 : 레이아웃 발생기가 하는 역할

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2.4 시뮬레이션 .

• 시뮬레이션은 크게 회로, 논리, 타이밍 시뮬레이션으로 구분

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2.5 집적회로 설계방식의 경제적 효과 .

집적회로 설계방식의 수량과 단가

• [그림 2-13]은 집적회로 설계방식 제품군의 수량과 단가의 관계를 나타낸다.

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2.5 집적회로 설계방식의 경제적 효과 .

집적회로 초기개발비와 기간

• 초기개발비 : 새로운 제품을 연구, 설계, 검사하는 최초의 비용

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칩 수율

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칩 수율

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example :

defect density : 0.8 per cm2

a = 3.0 (3 metal layers)

case 1: 1 cm x 1 cm

die yield = (1+(0.8x1)/3)-3 = 0.49

case 2: 1.5 cm x 1.5 cm

die yield = (1+(0.8x2.25)/3)-3 = 0.24


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From "Estimating IC Manufacturing Costs,” by Linley Gwennap, Microprocessor Report, August 2, 1993, p. 15

Chip Metal Line Wafer Defect Area Dies/ Die

Layers Width Cost /cm2 mm2/Wf Yield Cost

486DX2 3 0.80 $1,200 1.08 1181 54% $12

Power PC601 4 0.80 $1,700 1.312 1115 28% $53

HP PA 7100 3 0.80 $1,300 1.01 9666 27% $73

DEC Alpha 3 0.70 $1,500 1.22 3453 19% $149

Super Sparc 3 0.70 $1,700 1.62 5648 13% $272

Pentium 3 0.80 $1,500 1.52 9640 9% $417


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Section 03 집적회로 설계방법의 종류

3.1 완전 주문형 설계방식 개요 .

• 플로우플래닝은 패드셀을 배치할 I/O 영역을 설정하며 각 하위 블록들을

배치할 상대적인 위치와 크기 및 모양을 결정하는 것을 말한다.

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3.1 완전 주문형 설계방식 개요 .

• 블록 배치/배선 : 블록 내의 셀을 레이아웃하는 것을 말한다.

• 주요 시그널 라우팅 : 전원, 접지선, 블록 등 주요 신호선을 연결하는 것을

말하며, 여타 신호선보다 먼저 배선한다.

• 라우팅이란 기타 일반 신호선을 연결하는 것을 의미한다.

• 레이아웃 작업을 마치고 나면, DRC, LVS, ERC 등을 수행해 검증한다. 또한

레이아웃 후에 보다 정확한 타이밍 정보를 획득하기 위하여 백어노테이션을

수행한다.

• 벡어노테이션이란 레이아웃에서 지연시간 정보를 추출하여 회로 또는

게이트 수준 시뮬레이션을 수행하는 것을 말한다.

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3.2 집적회로 설계 규칙 .

• 주위 규칙 : 콘택트에서 주로 사용되는 규칙으로, 콘택트의 둘레 폭을

주어진 크기 이상으로 일정하게 한다.

• 확장 규칙 : 주어진 패턴이 일정한 값 이상으로 확장되어야 한다.

• 간격 규칙 : 다른 두 패턴 사이의 최소 간격 값을 정의한다.

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3.3 반 주문형 설계방식 .

크게 표준셀과 게이트 어레이로 나뉨

표준셀 설계방식

• 표준셀 : 표준셀을 활용하는 설계방식, 설계된 집적회로를 의미

• 셀 라이브러리 : 셀의 종류에는 논리 게이트 수준의 작은 것에서

중앙처리장치나 각종 주변 기능처럼 큰 것까지 있다.

셀 라이브러리

• 셀 라이브러리에 포함되어 있는 정보

- VHDL 데이터

- 논리 심볼 및 회로도, 트랜지스터 회로도

- 시뮬레이션을 위한 타이밍 정보

- 레이아웃 데이터

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• 표준셀 종류의 예

- 고밀도와 고성능을 위해 최적화된 셀

- 3.3V, 2.5V, 1.8V의 인터페이스를 위한 I/O 셀

- 임베디드 DRAM 마크로 셀

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표준셀의 특징

• 자주 사용되는 논리게이트에 대한 셀은 미리 설계되어서 라이브러리에

저장되어 있다.

• 모든 셀은 고정된 높이, 모듈의 기능, 구동 능력에 따라 폭이 다양해진다.

• 셀은 행에 배치되고, 셀의 연결을 위해서 행과 행 사이에 배선 채널이

있다.

• VDD와 GND 선은 셀을 수평으로 가로지르면서 놓이고, 셀의 입력과 출력

단자는 셀의 아래쪽이나 위쪽에 놓인다.

• 단자 간의 연결은 배선 채널을 통해서 이루어진다.

• 한 행에 있는 셀을 다른 행에 있는 셀과 연결할 때는, 셀이 배치되어 있는

행에 있는 피드스루 셀을 통해서 이루어진다.

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표준셀 방식에서 사용하는 레이아웃

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2개의 메탈 레이어를 이용한 채널 라우팅과 6개의 메탈 레이어를 사용하여 오버더셀 라우팅을 적용한 경우

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전반부 설계에서 얻은 게이트의 네트리스트에 맞춰 셀을 셀 라이브러리 내의 최적화된 곳에 위치시키고, 각 포트를 최단 길이로 연결하여 레이아웃을 수행한 결과

• 그림에 보이는 수평 선분들은 수평으로 연결되는 와이어들을 모아 놓은

메탈 레이어 상의 메탈 라인을 표시하며, 수직 선분들은 수직으로 연결되는

메탈 와이어들을 모아 놓은 레이어 상의 메탈 라인들을 표시하고 있다.

• 배선 채널 위로 지나가는 수직 선분은 피드스루를 통하여 지나가거나

별도의 메탈 레이어를 이용하여 오버더셀 라우팅을 한 결과다.

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게이트 어레이

• 레이아웃: 기본셀이라고 불리는 셀의 2차원

배열.기본셀들은 모두 같은 크기로 배치되어

있고, 배치 어레이 사이에 배선 영역이 있다.

• 기본셀은 2개의 메탈 레이어를 사용해서

‘프로그램’되어야 한다.

• 하나 이상의 기본셀을 프로그램하거나

연결하면 모든 형태의 기본적인 논리

게이트와 플립플롭 등을 만들 수 있다.

• 이미 라우팅 채널의 트랙 수가 정해져 있어

라우팅할 때 그 트랙을 이용하여 라우팅을

완성해야 한다. 만약 트랙 수가 부족하다면

라우팅 트랙 수가 충분한 게이트 어레이를

사용해야 한다.

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SOG

• 게이트 어레이와 달리 배선을 위한 별도의 배선 영역을 두지 않는다. 셀

간의 배선을 위해서 셀 위로의 연결을 하려면 또 다른 하나의 메탈 레이어를

사용하게 된다. 따라서 SoG는 채널이 없는 게이트 어레이라고도 불린다.

• 셀 어레이 사이에 배선 영역을 별도로 두지 않기 때문에, 게이트 어레이

방식보다 훨씬 더 많은 게이트를 집적시킬 수가 있다. 하지만 배선을 위한

메탈 레이어가 추가로 필요하기 때문에 공정 비용이 늘어난다.

• SoG는 게이트 어레이와 마찬가지로 NAND 또는 NOR 게이트만으로

구성되어 있다. 이는 임의의 모든 디지털 논리함수가 NAND나 NOR

게이트만으로 구성될 수 있다는 만능 원리를 적용한 것이다.

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SOG

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셀 기반의 집적회로

• 대부분의 주문형 집적회로 설계 방식 제품에서 사용되는 설계방식

• 표준 라이브러리에 있는 셀만 사용

• 제품의 수요가 많고 중간 성능을 요구하는 그래픽스 칩, 네트워크 칩,

휴대전화 칩에 주로 사용

• 빌딩 블록과 표준 셀 블록을 함께 사용

• 배치 알고리즘의 복잡도가 낮고, 칩 면적을 최적화하기 쉽다.

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3.4 PLD .

• 완전 주문형, 반 주문형보다 개발 위험성이 적으며, 초기 개발비가 적게

들고, 개발 기간이 짧은 장점이 있다.

• 소규모의 논리회로를 구현할 때 사용

• AND-OR 플레인 구조, PROM, PLA, PAL 등을 말한다.

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3.5 FPGA .

• 대규모 논리회로를 구현하는 데 사용

• 빠른 설계 프로토타입을 구성할 수 있는 기술

• 칩은 선-공정을 거친 셀, 선, 스위치 등으로 구성

• 각 로직셀은 CLB라고 불리며, 프로그래밍하면 어떠한 논리함수도 구성할

수 있다.

• 게이트 어레이와 유사한 구조를 가진다.

• FPGA 구조는 로직셀과 인터콘넥트 영역으로 구성

• 스위치에는 SRAM 방식과 안티퓨즈 방식이 있다.

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3.5 FPGA .

디지털 회로를 FPGA로 설계하는 단계

• 1) 기술 매핑 : 회로의 논리회로를 CLB로 구성된 네트리스트로 변환시킨다.

• 2) 배치 : FPGA 상에서 네트리스트의 CLB를 선택한다.

• 3) 배선 : 네트리스트에 따라 CLB를 연결한다.

• 4) 테스트 : 입력 테스트 패턴을 발생시켜 CLB가 원하는 기능을 수행하는지

확인한다.

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3.6 집적회로 설계방식 비교 .

2장 집적회로 설계 끝

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