ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B - lapis-semi.coms manual-file_db/miconlp... · オンチップデバッグツールuease ... 5.2.8 割込み許可レジスタ6（ie6）

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9Bユーザーズマニュアル

正式 3 版発行日 2017 年 7 月 1 日

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ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル

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ご注意

1) 本資料の記載内容は改良などのため予告なく変更することがあります。

2) ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが，半導体製品は種々の要因で故障・誤作

動する可能性があります。

万が一，本製品が故障・誤作動した場合であっても，その影響により人身事故，火災損害等が起こらないようご使

用機器でのディレーティング，冗長設計，延焼防止，バックアップ，フェイルセーフ等の安全確保をお願いします。

定格を超えたご使用や使用上の注意書が守られていない場合，いかなる責任もラピスセミコンダクタは負うもので

はありません。

3) 本資料に記載されております応用回路例やその定数などの情報につきましては，本製品の標準的な動作や使い

方を説明するものです。したがいまして，量産設計をされる場合には，外部諸条件を考慮していただきますようお

願いいたします。

4) 本資料に記載されております技術情報は，本製品の代表的動作および応用回路例などを示したものであり，それ

をもって，当該技術情報に関するラピスセミコンダクタまたは第三者の知的財産権その他の権利を許諾するもので

はありません。したがいまして，上記技術情報の使用に起因して第三者の権利にかかわる紛争が発生した場合，

ラピスセミコンダクタはその責任を負うものではありません。

5) 本製品は，一般的な電子機器（AV機器，OA機器，通信機器，家電製品，アミューズメント機器など）および本資

料に明示した用途への使用を意図しています。

6) 本資料に掲載されております製品は，耐放射線設計はなされておりません。

7) 本製品を下記のような特に高い信頼性が要求される機器等に使用される際には，ラピスセミコンダクタへ必ずご連

絡の上，承諾を得てください。

・輸送機器（車載，船舶，鉄道など），幹線用通信機器，交通信号機器，防災・防犯装置，安全確保のための装置，

医療機器，サーバー，太陽電池，送電システム

8) 本製品を極めて高い信頼性を要求される下記のような機器等には，使用しないでください。

・航空宇宙機器，原子力制御機器，海底中継機器

9) 本資料の記載に従わないために生じたいかなる事故，損害もラピスセミコンダクタはその責任を負うものではありま

せん。

10) 本資料に記載されております情報は，正確を期すため慎重に作成したものですが，万が一，当該情報の誤り・誤

植に起因する損害がお客様に生じた場合においても，ラピスセミコンダクタはその責任を負うものではありません。

11) 本製品のご使用に際しては，RoHS 指令など適用される環境関連法令を遵守の上ご使用ください。お客様がかか

る法令を遵守しないことにより生じた損害に関して，ラピスセミコンダクタは一切の責任を負いません。本製品の

RoHS 適合性などの詳細につきましては，セールス･オフィスまでお問合せください。

12) 本製品および本資料に記載の技術を輸出または国外へ提供する際には，「外国為替および外国貿易法」，

「米国輸出管理規則」など適用される輸出関連法令を遵守し，それらの定めにしたがって必要な手続を行ってく

ださい。

13) 本資料の一部または全部をラピスセミコンダクタの許可なく，転載・複写することを堅くお断りします。

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〒222-8575 神奈川県横浜市港北区新横浜 2-4-8 http://www.lapis-semi.com


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はじめに

本ユーザーズマニュアルでは，16 ビットマイクロコントローラ ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B の

ハードウェアの動作説明が記述されています。

本書のほかに以下に示すマニュアルが用意されておりますので，必要に応じてあわせてお読みくださ

い。

■ nX-U16/100 コアインストラクションマニュアル nX-U16/100 コアの基本アーキテクチャおよび各命令の説明

■ MACU8 アセンブラパッケージユーザーズマニュアル

リロケータブルアセンブラ，リンカ，ライブラリアン，オブジェクトコンバータの操作方法の説明およびアセ

ンブリ言語仕様の説明 ■ CCU8 ユーザーズマニュアル

コンパイラの操作方法の説明 ■ CCU8 プログラミングガイド

プログラミング方法の説明 ■ CCU8 ランゲージリファレンス

CCU8 の言語仕様の説明 ■ DTU8 デバッガユーザーズマニュアル

デバッガ DTU8 の操作方法の説明 ■ IDEU8 ユーザーズマニュアル

統合化開発環境 IDEU8 の操作方法の説明 ■ uEASE ユーザーズマニュアル

オンチップデバッグツール uEASE の説明 ■ uEASE ターゲット接続補足マニュアル

uEASE との接続方法の説明 ■ FWuEASE フラッシュライタホストプログラムユーザーズマニュアル

フラッシュライタホストプログラム FWuEASE の説明


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表記法

分類表記法説明

● 数値 xxh，xxH 16 進数を表します。 xxb 2 進数を表します。

● 単位ワード，W 1 ワード＝16 ビットバイト，B 1 バイト＝8 ビットニブル，N 1 ニブル＝4 ビットメガ，M 106 キロ，K 210＝1024 キロ，k 103＝1000 ミリ，m 10-3 マイクロ，µ 10-6 ナノ，n 10-9 セカンド，s（小文字）秒

● 用語 “H”レベル：電圧の高い側の信号レベルで，電気的特性で規定された VIH，VOH

の電圧レベルを示します。 “L”レベル：電圧の低い側の信号レベルで，電気的特性で規定された VIL，VOL

の電圧レベルを示します。

● レジスタ説明図 R/W：読み書き属性を表します。R は読み出し可能，W は書き込み可能，R/W は読み

書き可能です。ビット名が存在するビットは 1 ビット単位での読み出しもしくは書き込みが可能です。

MSB：8 ビットのレジスタ（メモリ）の最上位ビット LSB：8 ビットのレジスタ（メモリ）の最下位ビット

MSB LSB FCON0 －－ OUTC1 OUTC0 OSCM1 OSCM0 SYSC1 SYSC0

R/W －－ R/W R/W R/W R/W R/W R/W 初期値 0 0 1 1 1 0 1 1

ビット名レジスタ名

リセット後の初期値

無効ビット：読出し時，常に“0”が読み出されます。書き込みは無効です。

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル目次

FJUL620Q150B 目次－1

目次

第 1 章

1. 概要 ................................................................................................................................................................ 1-1 1.1 特長 ............................................................................................................................................................ 1-1 1.2 機能ブロック構成 .................................................................................................................................... 1-4

1.2.1 ブロック図 ........................................................................................................................................ 1-4 1.3 端子 ............................................................................................................................................................ 1-7

1.3.1 端子配置 ............................................................................................................................................ 1-7 1.3.1.1 パッケージの端子配置 ................................................................................................................. 1-7

1.3.2 端子一覧 .......................................................................................................................................... 1-10 1.3.3 端子説明 .......................................................................................................................................... 1-13 1.3.4 未使用端子の処理........................................................................................................................... 1-17

第 2 章

2. CPU とメモリ空間 ........................................................................................................................................ 2-1 2.1 概要 ............................................................................................................................................................ 2-1 2.2 プログラム・メモリ空間......................................................................................................................... 2-1 2.3 データ・メモリ空間 ................................................................................................................................ 2-5 2.4 命令長 ........................................................................................................................................................ 2-8 2.5 データタイプ ............................................................................................................................................ 2-8 2.6 レジスタ説明 ............................................................................................................................................ 2-8

2.6.1 レジスタ一覧 .................................................................................................................................... 2-8 2.6.2 データセグメントレジスタ（DSR） ............................................................................................. 2-8

第 3 章

3. リセット機能 ................................................................................................................................................ 3-1 3.1 概要 ............................................................................................................................................................ 3-1

3.1.1 特長 .................................................................................................................................................... 3-1 3.1.2 構成 .................................................................................................................................................... 3-1 3.1.3 端子一覧 ............................................................................................................................................ 3-1

3.2 レジスタ説明 ............................................................................................................................................ 3-2 3.2.1 レジスタ一覧 .................................................................................................................................... 3-2 3.2.2 リセットステータスレジスタ（RSTAT） .................................................................................... 3-2

3.3 動作説明 .................................................................................................................................................... 3-4 3.3.1 システムリセットモードの動作 ..................................................................................................... 3-4



第 4 章

4. MCU 制御機能 .............................................................................................................................................. 4-1 4.1 概要 ............................................................................................................................................................ 4-1

4.1.1 特長 .................................................................................................................................................... 4-1 4.1.2 構成 .................................................................................................................................................... 4-1

4.2 レジスタ説明 ............................................................................................................................................ 4-2 4.2.1 レジスタ一覧 .................................................................................................................................... 4-2 4.2.2 ストップコードアクセプタ（STPACP） ...................................................................................... 4-3 4.2.3 スタンバイコントロールレジスタ（SBYCON） ......................................................................... 4-4 4.2.4 ブロックコントロールレジスタ 0（BLKCON0）........................................................................ 4-5 4.2.5 ブロックコントロールレジスタ 2（BLKCON2）........................................................................ 4-6 4.2.6 ブロックコントロールレジスタ 3（BLKCON3）........................................................................ 4-7 4.2.7 ブロックコントロールレジスタ 4（BLKCON4）........................................................................ 4-8 4.2.8 ブロックコントロールレジスタ 6（BLKCON6）........................................................................ 4-9 4.2.9 ブロックコントロールレジスタ 7（BLKCON7）...................................................................... 4-10

4.3 動作説明 .................................................................................................................................................. 4-11 4.3.1 プログラム動作モード ................................................................................................................... 4-11 4.3.2 HALT モード ................................................................................................................................... 4-11 4.3.3 STOP モード ................................................................................................................................... 4-12

4.3.3.1 CPU 低速クロック動作時の STOP モード ............................................................................... 4-12 4.3.3.2 CPU 高速クロック動作時の STOP モード ............................................................................... 4-16 4.3.3.3 STOP／HALT モードからの復帰動作についての注意事項 .................................................. 4-19

4.3.4 ブロック制御機能........................................................................................................................... 4-20

第 5 章

5. 割込み ............................................................................................................................................................ 5-1 5.1 概要 ............................................................................................................................................................ 5-1

5.1.1 特長 .................................................................................................................................................... 5-1 5.2 レジスタ説明 ............................................................................................................................................ 5-2

5.2.1 レジスタ一覧 .................................................................................................................................... 5-2 5.2.2 割込み許可レジスタ 0（IE0） ........................................................................................................ 5-3 5.2.3 割込み許可レジスタ 1（IE1） ........................................................................................................ 5-4 5.2.4 割込み許可レジスタ 2（IE2） ........................................................................................................ 5-6 5.2.5 割込み許可レジスタ 3（IE3） ........................................................................................................ 5-7 5.2.6 割込み許可レジスタ 4（IE4） ........................................................................................................ 5-8 5.2.7 割込み許可レジスタ 5（IE5） ........................................................................................................ 5-9 5.2.8 割込み許可レジスタ 6（IE6） ...................................................................................................... 5-10 5.2.9 割込み許可レジスタ 7（IE7） ...................................................................................................... 5-12 5.2.10 割込み要求レジスタ 0（IRQ0） ................................................................................................... 5-13 5.2.11 割込み要求レジスタ 1（IRQ1） ................................................................................................... 5-14 5.2.12 割込み要求レジスタ 2（IRQ2） ................................................................................................... 5-16 5.2.13 割込み要求レジスタ 3（IRQ3） ................................................................................................... 5-17 5.2.14 割込み要求レジスタ 4（IRQ4） ................................................................................................... 5-19 5.2.15 割込み要求レジスタ 5（IRQ5） ................................................................................................... 5-20 5.2.16 割込み要求レジスタ 6（IRQ6） ................................................................................................... 5-21 5.2.17 割込み要求レジスタ 7（IRQ7） ................................................................................................... 5-23 5.2.18 割込みレベル制御イネーブルレジスタ（ILENL） ................................................................... 5-24 5.2.19 現割込み要求レベルレジスタ（CILL） ...................................................................................... 5-25 5.2.20 割込みレベル制御レジスタ 01（ILC01） ................................................................................... 5-26 5.2.21 割込みレベル制御レジスタ 10（ILC10） ................................................................................... 5-27 5.2.22 割込みレベル制御レジスタ 11（ILC11） ................................................................................... 5-28



5.2.23 割込みレベル制御レジスタ 20（ILC20） ................................................................................... 5-29 5.2.24 割込みレベル制御レジスタ 21（ILC21） ................................................................................... 5-30 5.2.25 割込みレベル制御レジスタ 30（ILC30） ................................................................................... 5-31 5.2.26 割込みレベル制御レジスタ 31（ILC31） ................................................................................... 5-32 5.2.27 割込みレベル制御レジスタ 40（ILC40） ................................................................................... 5-33 5.2.28 割込みレベル制御レジスタ 51（ILC51） ................................................................................... 5-34 5.2.29 割込みレベル制御レジスタ 60（ILC60） ................................................................................... 5-35 5.2.30 割込みレベル制御レジスタ 61（ILC61） ................................................................................... 5-36 5.2.31 割込みレベル制御レジスタ 70（ILC70） ................................................................................... 5-37

5.3 動作説明 .................................................................................................................................................. 5-38 5.3.1 マスカブル割込み処理 ................................................................................................................... 5-40 5.3.2 ノンマスカブル割込み処理 ........................................................................................................... 5-40 5.3.3 ソフトウェア割込み処理 ............................................................................................................... 5-40 5.3.4 割込みルーチンでの注意事項（割込みレベル制御無効時） ................................................... 5-41 5.3.5 割込みレベル制御有効時のフローチャート ............................................................................... 5-44 5.3.6 割込みレベル制御有効時の割込み処理の記述方法 ................................................................... 5-45

5.3.6.1 多重割込み禁止の割込み関数の記述 ....................................................................................... 5-45 5.3.6.2 多重割込み許可の割込み関数の記述 ....................................................................................... 5-47

5.3.7 割込み禁止状態............................................................................................................................... 5-48

第 6 章

6. クロック発生回路 ........................................................................................................................................ 6-1 6.1 概要 ............................................................................................................................................................ 6-1

6.1.1 特長 .................................................................................................................................................... 6-1 6.1.2 構成 .................................................................................................................................................... 6-2 6.1.3 端子一覧 ............................................................................................................................................ 6-3 6.1.4 クロック構成図................................................................................................................................. 6-3

6.2 レジスタ説明 ............................................................................................................................................ 6-4 6.2.1 レジスタ一覧 .................................................................................................................................... 6-4 6.2.2 周波数コントロールレジスタ 0（FCON0） ................................................................................ 6-5 6.2.3 周波数コントロールレジスタ 1（FCON1） ................................................................................ 6-6 6.2.4 周波数コントロールレジスタ 3（FCON3） ................................................................................ 6-7 6.2.5 周波数ステータスレジスタ（FSTAT） ......................................................................................... 6-9

6.3 動作説明 .................................................................................................................................................. 6-10 6.3.1 低速クロック .................................................................................................................................. 6-10

6.3.1.1 低速水晶発振回路 ....................................................................................................................... 6-10 6.3.1.2 低速 RC 発振回路 ........................................................................................................................ 6-10 6.3.1.3 低速水晶発振回路の動作 ........................................................................................................... 6-11

6.3.2 高速クロック .................................................................................................................................. 6-12 6.3.2.1 高速 RC 発振回路 ........................................................................................................................ 6-12 6.3.2.2 PLL 発振回路 ............................................................................................................................... 6-12 6.3.2.3 高速クロックの動作 ................................................................................................................... 6-13

6.3.3 システムクロック切り替え ........................................................................................................... 6-15 6.4 ポートのレジスタ設定について ........................................................................................................... 6-16

6.4.1 P21 端子に高速クロック（OUTCLK）を出力する場合 ............................................................ 6-16 6.4.2 P20 端子に低速クロック（LSCLK）を出力する場合 ............................................................... 6-17 6.4.3 P36 端子に低速クロック（LSCLK）を出力する場合 ............................................................... 6-18



第 7 章

7. タイムベースカウンタ................................................................................................................................. 7-1 7.1 概要 ............................................................................................................................................................ 7-1

7.1.1 特長 .................................................................................................................................................... 7-1 7.1.2 構成 .................................................................................................................................................... 7-1

7.2 レジスタ説明 ............................................................................................................................................ 7-2 7.2.1 レジスタ一覧 .................................................................................................................................... 7-2 7.2.2 低速側タイムベースカウンタレジスタ（LTBR） ....................................................................... 7-3 7.2.3 低速側タイムベースカウンタ周波数補正レジスタ L，H（LTBADJL，H） ........................... 7-4 7.2.4 低速側タイムベースカウンタ割込み選択レジスタ n（LTBINTn : n=0 ~ 1） ........................... 7-6

7.3 動作説明 .................................................................................................................................................... 7-7 7.3.1 低速側タイムベースカウンタ ......................................................................................................... 7-7

第 8 章

8. 8 ビットタイマ ............................................................................................................................................. 8-1 8.1 概要 ............................................................................................................................................................ 8-1

8.1.1 特長 .................................................................................................................................................... 8-1 8.1.2 構成 .................................................................................................................................................... 8-1

8.2 レジスタ説明 ............................................................................................................................................ 8-2 8.2.1 レジスタ一覧 .................................................................................................................................... 8-2 8.2.2 タイマ 0 データレジスタ（TM0D） ............................................................................................. 8-3 8.2.3 タイマ 1 データレジスタ（TM1D） ............................................................................................. 8-4 8.2.4 タイマ 0 カウンタレジスタ（TM0C） .......................................................................................... 8-5 8.2.5 タイマ 1 カウンタレジスタ（TM1C） .......................................................................................... 8-6 8.2.6 タイマ 0 コントロールレジスタ（TM0CON） ........................................................................... 8-7 8.2.7 タイマ 1 コントロールレジスタ（TM1CON） ........................................................................... 8-9 8.2.8 タイマスタートレジスタ 0（TMSTR0）..................................................................................... 8-10 8.2.9 タイマストップレジスタ 0（TMSTP0） ..................................................................................... 8-11 8.2.10 タイマステータスレジスタ 0（TMSTAT0） .............................................................................. 8-12

8.3 動作説明 .................................................................................................................................................. 8-13

第 9 章

9. 16 ビットタイマ ........................................................................................................................................... 9-1 9.1 概要 ............................................................................................................................................................ 9-1

9.1.1 特長 .................................................................................................................................................... 9-1 9.1.2 構成 .................................................................................................................................................... 9-1

9.2 レジスタ説明 ............................................................................................................................................ 9-2 9.2.1 レジスタ一覧 .................................................................................................................................... 9-2 9.2.2 16 ビットタイマ 8 データレジスタ L，H（TMH8DL，H） ....................................................... 9-3 9.2.3 16 ビットタイマ 9 データレジスタ L，H（TMH9DL，H） ....................................................... 9-4 9.2.4 16 ビットタイマ A データレジスタ L，H（TMHADL，H） ..................................................... 9-5 9.2.5 16 ビットタイマ B データレジスタ L，H（TMHBDL，H） ..................................................... 9-6 9.2.6 16 ビットタイマ 8 カウンタレジスタ L，H（TMH8CL，H） ................................................... 9-7 9.2.7 16 ビットタイマ 9 カウンタレジスタ L，H（TMH9CL，H） ................................................... 9-8 9.2.8 16 ビットタイマ A カウンタレジスタ L，H（TMHACL，H） ................................................. 9-9 9.2.9 16 ビットタイマ B カウンタレジスタ L，H（TMHBCL，H） ................................................ 9-10 9.2.10 16 ビットタイマ 8 コントロールレジスタ（TMH8CON） ....................................................... 9-11 9.2.11 16 ビットタイマ 9 コントロールレジスタ（TMH9CON） ....................................................... 9-12 9.2.12 16 ビットタイマ A コントロールレジスタ（TMHACON） ..................................................... 9-13



9.2.13 16 ビットタイマ B コントロールレジスタ（TMHBCON） ..................................................... 9-15 9.2.14 16 ビットタイマスタートレジスタ 0（TMHSTR0） ................................................................. 9-17 9.2.15 16 ビットタイマストップレジスタ 0（TMHSTP0） ................................................................. 9-18 9.2.16 16 ビットタイマステータスレジスタ 0（TMHSTAT0） .......................................................... 9-19

9.3 動作説明 .................................................................................................................................................. 9-20

第 10 章

10. ウォッチドッグタイマ............................................................................................................................... 10-1 10.1 概要 .......................................................................................................................................................... 10-1

10.1.1 特長 .................................................................................................................................................. 10-1 10.1.2 構成 .................................................................................................................................................. 10-1

10.2 レジスタ説明 .......................................................................................................................................... 10-2 10.2.1 レジスタ一覧 .................................................................................................................................. 10-2 10.2.2 ウォッチドッグタイマコントロールレジスタ（WDTCON） .................................................. 10-3 10.2.3 ウォッチドッグタイマモードレジスタ（WDTMOD） ............................................................. 10-4

10.3 動作説明 .................................................................................................................................................. 10-5 10.3.1 ウォッチドッグタイマを使用しない場合の処理例 ................................................................... 10-7

第 11 章

11. PWM ............................................................................................................................................................. 11-1 11.1 概要 .......................................................................................................................................................... 11-1

11.1.1 特長 .................................................................................................................................................. 11-1 11.1.2 構成 .................................................................................................................................................. 11-2 11.1.3 端子一覧 .......................................................................................................................................... 11-6

11.2 レジスタ説明 .......................................................................................................................................... 11-7 11.2.1 レジスタ一覧 .................................................................................................................................. 11-7 11.2.2 PWM4 周期レジスタ L，H（PW4PL，PW4PH） ...................................................................... 11-9 11.2.3 PWM4 デューティレジスタ L，H（PW4DL，PW4DH） ....................................................... 11-10 11.2.4 PWM4 カウンタレジスタ L，H（PW4CL，PW4CH） ........................................................... 11-11 11.2.5 PWM4 コントロールレジスタ 0（PW4CON0） ....................................................................... 11-12 11.2.6 PWM4 コントロールレジスタ 1（PW4CON1） ....................................................................... 11-14 11.2.7 PWM4 コントロールレジスタ 2（PW4CON2） ....................................................................... 11-15 11.2.8 PWM4 コントロールレジスタ 3（PW4CON3） ....................................................................... 11-17 11.2.9 PWM4 コントロールレジスタ 4（PW4CON4） ....................................................................... 11-18 11.2.10 PWM4 コントロールレジスタ 5（PW4CON5） ....................................................................... 11-19 11.2.11 PWM4 コントロールレジスタ 6（PW4CON6） ....................................................................... 11-20 11.2.12 PWM5 周期レジスタ L，H（PW5PL，PW5PH） .................................................................... 11-21 11.2.13 PWM5 デューティレジスタ L，H（PW5DL，PW5DH） ....................................................... 11-22 11.2.14 PWM5 カウンタレジスタ L，H（PW5CL，PW5CH） ........................................................... 11-23 11.2.15 PWM5 コントロールレジスタ 0（PW5CON0） ....................................................................... 11-24 11.2.16 PWM5 コントロールレジスタ 1（PW5CON1） ....................................................................... 11-26 11.2.17 PWM5 コントロールレジスタ 2（PW5CON2） ....................................................................... 11-27 11.2.18 PWM5 コントロールレジスタ 4（PW5CON4） ....................................................................... 11-29 11.2.19 PWM5 コントロールレジスタ 5（PW5CON5） ....................................................................... 11-30 11.2.20 PWM5 コントロールレジスタ 6（PW5CON6） ....................................................................... 11-31 11.2.21 PWM6 周期レジスタ L，H（PW6PL，PW6PH） .................................................................... 11-32 11.2.22 PWM6 デューティレジスタ L，H（PW6DL，PW6DH） ....................................................... 11-33 11.2.23 PWM6 カウンタレジスタ L，H（PW6CL，PW6CH） ........................................................... 11-34 11.2.24 PWM6 コントロールレジスタ 0（PW6CON0） ....................................................................... 11-35 11.2.25 PWM6 コントロールレジスタ 1（PW6CON1） ....................................................................... 11-37 11.2.26 PWM6 コントロールレジスタ 2（PW6CON2） ....................................................................... 11-38



11.2.27 PWM6 コントロールレジスタ 3（PW6CON3） ....................................................................... 11-40 11.2.28 PWM6 コントロールレジスタ 4（PW6CON4） ....................................................................... 11-41 11.2.29 PWM6 コントロールレジスタ 5（PW6CON5） ....................................................................... 11-42 11.2.30 PWM6 コントロールレジスタ 6（PW6CON6） ....................................................................... 11-43 11.2.31 PWM7 周期レジスタ L，H（PW7PL，PW7PH） .................................................................... 11-44 11.2.32 PWM7 デューティレジスタ L，H（PW7DL，PW7DH） ....................................................... 11-45 11.2.33 PWM7 カウンタレジスタ L，H（PW7CL，PW7CH） ........................................................... 11-46 11.2.34 PWM7 コントロールレジスタ 0（PW7CON0） ....................................................................... 11-47 11.2.35 PWM7 コントロールレジスタ 1（PW7CON1） ....................................................................... 11-49 11.2.36 PWM7 コントロールレジスタ 2（PW7CON2） ....................................................................... 11-50 11.2.37 PWM7 コントロールレジスタ 4（PW7CON4） ....................................................................... 11-52 11.2.38 PWM7 コントロールレジスタ 5（PW7CON5） ....................................................................... 11-53 11.2.39 PWM7 コントロールレジスタ 6（PW7CON6） ....................................................................... 11-54

11.3 動作説明 ................................................................................................................................................ 11-55 11.3.1 PWM 単独動作・連続モード ...................................................................................................... 11-57 11.3.2 PWM 単独動作・ワンショットモード ...................................................................................... 11-59 11.3.3 PWM 連動動作・連続モード ...................................................................................................... 11-61

11.3.3.1 デッドタイム設定なし ............................................................................................................. 11-61 11.3.3.2 デッドタイム設定あり ............................................................................................................. 11-63

11.3.4 PWM 連動動作・ワンショットモード ...................................................................................... 11-65 11.3.4.1 デッドタイム設定なし ............................................................................................................. 11-65 11.3.4.2 デッドタイム設定あり ............................................................................................................. 11-67

11.3.5 ソフトウェアによる PWM 制御 ................................................................................................. 11-69 11.3.5.1 スタート，ストップおよびカウンタクリア動作 .................................................................. 11-69 11.3.5.2 周期およびデューティの更新 ................................................................................................. 11-69

11.3.6 外部入力による PWM 制御 ......................................................................................................... 11-70 11.3.6.1 スタート，ストップおよびカウンタクリア動作 .................................................................. 11-70 11.3.6.2 周期およびデューティの更新 ................................................................................................. 11-70

11.3.7 PWM 制御モード .......................................................................................................................... 11-72 11.3.7.1 ソフトウェアスタートモード ................................................................................................. 11-72 11.3.7.2 ソフトウェアスタートまたは外部入力スタートモード ...................................................... 11-72 11.3.7.3 外部入力スタートモード ......................................................................................................... 11-74 11.3.7.4 ソフトウェアスタートまたは外部入力クリアモード .......................................................... 11-76

11.3.8 PWM 緊急停止動作 ...................................................................................................................... 11-79 11.4 ポートのレジスタ設定について ......................................................................................................... 11-81

11.4.1 P34 端子（PWM4:出力）を使って PWM 機能を動作させる場合 .......................................... 11-81 11.4.2 P43 端子（PWM4:出力）を使って PWM 機能を動作させる場合 .......................................... 11-82 11.4.3 P35 端子（PWM5:出力）を使って PWM 機能を動作させる場合 .......................................... 11-83 11.4.4 P47 端子（PWM5:出力）を使って PWM 機能を動作させる場合 .......................................... 11-84



第 12 章

12. 同期式シリアルポート............................................................................................................................... 12-1 12.1 概要 .......................................................................................................................................................... 12-1

12.1.1 特長 .................................................................................................................................................. 12-1 12.1.2 構成 .................................................................................................................................................. 12-1 12.1.3 端子一覧 .......................................................................................................................................... 12-2

12.2 レジスタ説明 .......................................................................................................................................... 12-3 12.2.1 レジスタ一覧 .................................................................................................................................. 12-3 12.2.2 シリアルポート送受信バッファ（SIO0BUFL，SIO0BUFH） ................................................. 12-4 12.2.3 シリアルポートコントロールレジスタ（SIO0CON） .............................................................. 12-5 12.2.4 シリアルポートモードレジスタ 0（SIO0MOD0） .................................................................... 12-6 12.2.5 シリアルポートモードレジスタ 1（SIO0MOD1） .................................................................... 12-7

12.3 動作説明 .................................................................................................................................................. 12-8 12.3.1 送信動作 .......................................................................................................................................... 12-8 12.3.2 受信動作 .......................................................................................................................................... 12-9 12.3.3 送受信動作 .................................................................................................................................... 12-10

12.4 ポートのレジスタ設定について ......................................................................................................... 12-11 12.4.1 P42 端子（SOUT0:出力），P41 端子（SCK0:入出力），P40 端子（SIN0:入力）端子

を使って SSIO 機能をマスタモードで動作させる場合 .......................................................... 12-11 12.4.2 P42 端子（SOUT0:出力），P41 端子（SCK0:入出力），P40 端子（SIN0:入力）端子

を使って SSIO 機能をスレーブモードで動作させる場合 ...................................................... 12-12

第 13 章

13. UART ........................................................................................................................................................... 13-1 13.1 概要 .......................................................................................................................................................... 13-1

13.1.1 特長 .................................................................................................................................................. 13-1 13.1.2 構成 .................................................................................................................................................. 13-1 13.1.3 端子一覧 .......................................................................................................................................... 13-2

13.2 レジスタ説明 .......................................................................................................................................... 13-2 13.2.1 レジスタ一覧 .................................................................................................................................. 13-2 13.2.2 UART0 送受信バッファ（UA0BUF） ......................................................................................... 13-3 13.2.3 UART1 送受信バッファ（UA1BUF） ......................................................................................... 13-4 13.2.4 UART0 コントロールレジスタ（UA0CON） ............................................................................. 13-5 13.2.5 UART1 コントロールレジスタ（UA1CON） ............................................................................. 13-6 13.2.6 UART0 モードレジスタ 0（UA0MOD0） .................................................................................. 13-7 13.2.7 UART1 モードレジスタ 0（UA1MOD0） .................................................................................. 13-9 13.2.8 UART0 モードレジスタ 1（UA0MOD1） ................................................................................ 13-10 13.2.9 UART1 モードレジスタ 1（UA1MOD1） ................................................................................ 13-12 13.2.10 UART0 ボーレートレジスタ L，H（UA0BRTL，UA0BRTH） ............................................ 13-14 13.2.11 UART1 ボーレートレジスタ L，H（UA1BRTL，UA1BRTH） ............................................ 13-15 13.2.12 UART0 ステータスレジスタ（UA0STAT） ............................................................................. 13-16 13.2.13 UART1 ステータスレジスタ（UA1STAT） ............................................................................. 13-18

13.3 動作説明 ................................................................................................................................................ 13-20 13.3.1 転送データフォーマット ............................................................................................................. 13-20 13.3.2 ボーレート .................................................................................................................................... 13-21 13.3.3 送信データ方向............................................................................................................................. 13-22 13.3.4 送信動作（全二重通信モード） ................................................................................................. 13-23 13.3.5 送信動作（半二重通信モード） ................................................................................................. 13-24 13.3.6 受信動作（全二重通信モード，半二重通信モード共通） ..................................................... 13-25

13.3.6.1 スタートビットの検出 ............................................................................................................. 13-26



13.3.6.2 サンプリングタイミング ......................................................................................................... 13-26 13.3.6.3 受信マージン ............................................................................................................................. 13-27

13.4 ポートのレジスタ設定について ......................................................................................................... 13-28 13.4.1 P53 端子（TXD1:出力），P54 端子（RXD0:入力）を使って

UART（全二重）を動作させる場合 .......................................................................................... 13-28 13.4.2 P43 端子（TXD1:出力），P02 端子（RXD0:入力）を使って



UART（半二重）を動作させる場合 .......................................................................................... 13-32 13.4.5 P55 端子（TXD0:出力），P42 端子（RXD0:入力）を使って



UART（半二重）を動作させる場合 .......................................................................................... 13-38

第 14 章

14. I2C バス・インタフェース ....................................................................................................................... 14-1 14.1 概要 .......................................................................................................................................................... 14-1

14.1.1 特長 .................................................................................................................................................. 14-1 14.1.2 構成 .................................................................................................................................................. 14-1 14.1.3 端子一覧 .......................................................................................................................................... 14-2

14.2 レジスタ説明 .......................................................................................................................................... 14-3 14.2.1 レジスタ一覧 .................................................................................................................................. 14-3 14.2.2 I2C バス 0 受信データレジスタ（I2C0RD） ............................................................................. 14-4 14.2.3 I2C バス 0 スレーブアドレスレジスタ（I2C0SA） .................................................................. 14-5 14.2.4 I2C バス 0 送信データレジスタ（I2C0TD） ............................................................................. 14-6 14.2.5 I2C バス 0 コントロールレジスタ（I2C0CON） ...................................................................... 14-7 14.2.6 I2C バス 0 モードレジスタ L（I2C0MODL） ............................................................................ 14-8 14.2.7 I2C バス 0 モードレジスタ H（I2C0MODH）............................................................................ 14-9 14.2.8 I2C バス 0 ステータスレジスタ L（I2C0STAL） ................................................................... 14-10

14.3 動作説明 ................................................................................................................................................ 14-11 14.3.1 通信動作モード............................................................................................................................. 14-11

14.3.1.1 スタートコンディション ......................................................................................................... 14-11 14.3.1.2 再スタートコンディション ..................................................................................................... 14-11 14.3.1.3 スレーブアドレス送信モード ................................................................................................. 14-11 14.3.1.4 データ送信モード ..................................................................................................................... 14-11 14.3.1.5 データ受信モード ..................................................................................................................... 14-11 14.3.1.6 コントロールレジスタ設定待ち状態 ..................................................................................... 14-12 14.3.1.7 ストップコンディション ......................................................................................................... 14-12

14.3.2 通信動作タイミング ..................................................................................................................... 14-13 14.3.3 動作波形 ........................................................................................................................................ 14-15

14.4 ポートのレジスタ設定について ......................................................................................................... 14-16 14.4.1 P41 端子（SCL:出力）と P40 端子（SDA:入出力）を I2C 機能として動作させる場合 ..... 14-16



第 15 章

15. ポート 0 ....................................................................................................................................................... 15-1 15.1 概要 .......................................................................................................................................................... 15-1

15.1.1 特長 .................................................................................................................................................. 15-1 15.1.2 構成 .................................................................................................................................................. 15-1 15.1.3 端子一覧 .......................................................................................................................................... 15-2

15.2 レジスタ説明 .......................................................................................................................................... 15-3 15.2.1 レジスタ一覧 .................................................................................................................................. 15-3 15.2.2 ポート 0 データレジスタ（P0D） ............................................................................................... 15-4 15.2.3 ポート 0 コントロールレジスタ 0，1（P0CON0，P0CON1） ................................................ 15-5

15.3 動作説明 .................................................................................................................................................. 15-6 15.3.1 入力ポート機能............................................................................................................................... 15-6

第 16 章

16. ポート 1 ....................................................................................................................................................... 16-1 16.1 概要 .......................................................................................................................................................... 16-1

16.1.1 特長 .................................................................................................................................................. 16-1 16.1.2 構成 .................................................................................................................................................. 16-1 16.1.3 端子一覧 .......................................................................................................................................... 16-2

16.2 レジスタ説明 .......................................................................................................................................... 16-3 16.2.1 レジスタ一覧 .................................................................................................................................. 16-3 16.2.2 ポート 1 データレジスタ（P1D） ............................................................................................... 16-4 16.2.3 ポート 1 ディレクションレジスタ（P1DIR） ............................................................................ 16-5 16.2.4 ポート 1 コントロールレジスタ 0，1（P1CON0，P1CON1） ................................................ 16-6

16.3 動作説明 .................................................................................................................................................. 16-8 16.3.1 入力ポート機能............................................................................................................................... 16-8 16.3.2 入出力ポート機能........................................................................................................................... 16-8 16.3.3 2 次機能 ........................................................................................................................................... 16-8

第 17 章

17. ポート 2 ....................................................................................................................................................... 17-1 17.1 概要 .......................................................................................................................................................... 17-1

17.1.1 特長 .................................................................................................................................................. 17-1 17.1.2 構成 .................................................................................................................................................. 17-1 17.1.3 端子一覧 .......................................................................................................................................... 17-2

17.2 レジスタ説明 .......................................................................................................................................... 17-3 17.2.1 レジスタ一覧 .................................................................................................................................. 17-3 17.2.2 ポート 2 データレジスタ（P2D） ............................................................................................... 17-4 17.2.3 ポート 2 コントロールレジスタ 0，1（P2CON0，P2CON1） ................................................ 17-5 17.2.4 ポート 2 モードレジスタ 0，1（P2MOD0，P2MOD1） ........................................................... 17-7

17.3 動作説明 .................................................................................................................................................. 17-9 17.3.1 出力ポート機能............................................................................................................................... 17-9 17.3.2 2 次機能，3 次機能，4 次機能 ...................................................................................................... 17-9



第 18 章

18. ポート 3 ....................................................................................................................................................... 18-1 18.1 概要 .......................................................................................................................................................... 18-1

18.1.1 特長 .................................................................................................................................................. 18-1 18.1.2 構成 .................................................................................................................................................. 18-2 18.1.3 端子一覧 .......................................................................................................................................... 18-3

18.2 レジスタ説明 .......................................................................................................................................... 18-4 18.2.1 レジスタ一覧 .................................................................................................................................. 18-4 18.2.2 ポート 3 データレジスタ（P3D） ................................................................................................ 18-5 18.2.3 ポート 3 ディレクションレジスタ（P3DIR） ............................................................................ 18-7 18.2.4 ポート 3 コントロールレジスタ 0，1（P3CON0，P3CON1） ................................................. 18-8 18.2.5 ポート 3 モードレジスタ 0，1（P3MOD0，P3MOD1） ......................................................... 18-10

18.3 動作説明 ................................................................................................................................................ 18-12 18.3.1 入出力ポート機能......................................................................................................................... 18-12 18.3.2 2 次機能，3 次機能 ....................................................................................................................... 18-12 18.3.3 外部割込み .................................................................................................................................... 18-12 18.3.4 割込み要求 .................................................................................................................................... 18-12

第 19 章

19. ポート 4 ....................................................................................................................................................... 19-1 19.1 概要 .......................................................................................................................................................... 19-1

19.1.1 特長 .................................................................................................................................................. 19-1 19.1.2 構成 .................................................................................................................................................. 19-1 19.1.3 端子一覧 .......................................................................................................................................... 19-2

19.2 レジスタ説明 .......................................................................................................................................... 19-3 19.2.1 レジスタ一覧 .................................................................................................................................. 19-3 19.2.2 ポート 4 データレジスタ（P4D） ............................................................................................... 19-4 19.2.3 ポート 4 ディレクションレジスタ（P4DIR） ........................................................................... 19-6 19.2.4 ポート 4 コントロールレジスタ 0，1（P4CON0，P4CON1） ................................................ 19-7 19.2.5 ポート 4 モードレジスタ 0，1（P4MOD0，P4MOD1） .......................................................... 19-9

19.3 動作説明 ................................................................................................................................................ 19-11 19.3.1 入出力ポート機能......................................................................................................................... 19-11 19.3.2 2 次機能，3 次機能，4 次機能 .................................................................................................... 19-11

第 20 章

20. ポート 5 ....................................................................................................................................................... 20-1 20.1 概要 .......................................................................................................................................................... 20-1

20.1.1 特長 .................................................................................................................................................. 20-1 20.1.2 構成 .................................................................................................................................................. 20-1 20.1.3 端子一覧 .......................................................................................................................................... 20-2

20.2 レジスタ説明 .......................................................................................................................................... 20-3 20.2.1 レジスタ一覧 .................................................................................................................................. 20-3 20.2.2 ポート 5 データレジスタ（P5D） ............................................................................................... 20-4 20.2.3 ポート 5 ディレクションレジスタ（P5DIR） ........................................................................... 20-6 20.2.4 ポート 5 コントロールレジスタ 0，1（P5CON0，P5CON1） ................................................ 20-7 20.2.5 ポート 5 モードレジスタ 0，1（P5MOD0，P5MOD1） .......................................................... 20-9




第 21 章

21. ポート 6 ....................................................................................................................................................... 21-1 21.1 概要 .......................................................................................................................................................... 21-1

21.1.1 特長 .................................................................................................................................................. 21-1 21.1.2 構成 .................................................................................................................................................. 21-1 21.1.3 端子一覧 .......................................................................................................................................... 21-2

21.2 レジスタ説明 .......................................................................................................................................... 21-3 21.2.1 レジスタ一覧 .................................................................................................................................. 21-3 21.2.2 ポート 6 データレジスタ（P6D） ................................................................................................ 21-4 21.2.3 ポート 6 ディレクションレジスタ（P6DIR） ............................................................................ 21-6 21.2.4 ポート 6 コントロールレジスタ 0，1（P6CON0，P6CON1） ................................................. 21-7 21.2.5 ポート 6 モードレジスタ 0，1（P6MOD0，P6MOD1） ........................................................... 21-9


第 22 章

22. ポート 7 ....................................................................................................................................................... 22-1 22.1 概要 .......................................................................................................................................................... 22-1

22.1.1 特長 .................................................................................................................................................. 22-1 22.1.2 構成 .................................................................................................................................................. 22-1 22.1.3 端子一覧 .......................................................................................................................................... 22-2



第 23 章

23. ポート 8 ....................................................................................................................................................... 23-1 23.1 概要 .......................................................................................................................................................... 23-1

23.1.1 特長 .................................................................................................................................................. 23-1 23.1.2 構成 .................................................................................................................................................. 23-1 23.1.3 端子一覧 .......................................................................................................................................... 23-2


23.3 動作説明 ................................................................................................................................................ 23-11 23.3.1 入出力ポート機能......................................................................................................................... 23-11 23.3.2 2 次機能，3 次機能 ....................................................................................................................... 23-11



第 24 章

24. 逐次比較型 A/D コンバータ（SA-ADC） ................................................................................................ 24-1 24.1 概要 .......................................................................................................................................................... 24-1

24.1.1 特長 .................................................................................................................................................. 24-1 24.1.2 構成 .................................................................................................................................................. 24-1 24.1.3 端子一覧 .......................................................................................................................................... 24-2

24.2 レジスタ説明 .......................................................................................................................................... 24-3 24.2.1 レジスタ一覧 .................................................................................................................................. 24-3 24.2.2 SA-ADC リザルトレジスタ 0L（SADR0L） .............................................................................. 24-4 24.2.3 SA-ADC リザルトレジスタ 0H（SADR0H）.............................................................................. 24-4 24.2.4 SA-ADC リザルトレジスタ 1L（SADR1L） .............................................................................. 24-5 24.2.5 SA-ADC リザルトレジスタ 1H（SADR1H）.............................................................................. 24-5 24.2.6 SA-ADC リザルトレジスタ 2L（SADR2L） .............................................................................. 24-6 24.2.7 SA-ADC リザルトレジスタ 2H（SADR2H）.............................................................................. 24-6 24.2.8 SA-ADC リザルトレジスタ 3L（SADR3L） .............................................................................. 24-7 24.2.9 SA-ADC リザルトレジスタ 3H（SADR3H）.............................................................................. 24-7 24.2.10 SA-ADC リザルトレジスタ 4L（SADR4L） .............................................................................. 24-8 24.2.11 SA-ADC リザルトレジスタ 4H（SADR4H）.............................................................................. 24-8 24.2.12 SA-ADC リザルトレジスタ 5L（SADR5L） .............................................................................. 24-9 24.2.13 SA-ADC リザルトレジスタ 5H（SADR5H）.............................................................................. 24-9 24.2.14 SA-ADC リザルトレジスタ 6L（SADR6L） ............................................................................ 24-10 24.2.15 SA-ADC リザルトレジスタ 6H（SADR6H）............................................................................ 24-10 24.2.16 SA-ADC リザルトレジスタ 7L（SADR7L） ............................................................................ 24-11 24.2.17 SA-ADC リザルトレジスタ 7H（SADR7H）............................................................................ 24-11 24.2.18 SA-ADC リザルトレジスタ 8L（SADR8L） ............................................................................ 24-12 24.2.19 SA-ADC リザルトレジスタ 8H（SADR8H）............................................................................ 24-12 24.2.20 SA-ADC リザルトレジスタ 9L（SADR9L） ............................................................................ 24-13 24.2.21 SA-ADC リザルトレジスタ 9H（SADR9H）............................................................................ 24-13 24.2.22 SA-ADC リザルトレジスタ AL（SADRAL） ........................................................................... 24-14 24.2.23 SA-ADC リザルトレジスタ AH（SADRAH） .......................................................................... 24-14 24.2.24 SA-ADC リザルトレジスタ BL（SADRBL） ........................................................................... 24-15 24.2.25 SA-ADC リザルトレジスタ BH（SADRBH） .......................................................................... 24-15 24.2.26 SA-ADC コントロールレジスタ 0（SADCON0） .................................................................... 24-16 24.2.27 SA-ADC コントロールレジスタ 1（SADCON1） .................................................................... 24-17 24.2.28 SA-ADC モードレジスタ 0（SADMOD0） ............................................................................... 24-18 24.2.29 SA-ADC モードレジスタ 1（SADMOD1） ............................................................................... 24-20

24.3 動作説明 ................................................................................................................................................ 24-21 24.3.1 A/D 変換チャネルの設定 ............................................................................................................. 24-21 24.3.2 逐次比較型 A/D コンバータの動作 ............................................................................................ 24-22



第 25 章

25. アナログコンパレータ............................................................................................................................... 25-1 25.1 概要 .......................................................................................................................................................... 25-1

25.1.1 特長 .................................................................................................................................................. 25-1 25.1.2 構成 .................................................................................................................................................. 25-1 25.1.3 端子一覧 .......................................................................................................................................... 25-1

25.2 レジスタ説明 .......................................................................................................................................... 25-2 25.2.1 レジスタ一覧 .................................................................................................................................. 25-2 25.2.2 コンパレータ 0 コントロールレジスタ 0（CMP0CON0） ....................................................... 25-3 25.2.3 コンパレータ 0 コントロールレジスタ 1（CMP0CON1） ....................................................... 25-4

25.3 動作説明 .................................................................................................................................................. 25-5 25.3.1 コンパレータ機能........................................................................................................................... 25-5 25.3.2 割込み要求 ...................................................................................................................................... 25-6

第 26 章

26. LLD（Low Level Detector） ....................................................................................................................... 26-1 26.1 概要 .......................................................................................................................................................... 26-1

26.1.1 特長 .................................................................................................................................................. 26-1 26.1.2 構成 .................................................................................................................................................. 26-1

26.2 レジスタ説明 .......................................................................................................................................... 26-2 26.2.1 レジスタ一覧 .................................................................................................................................. 26-2 26.2.2 LLD 回路コントロールレジスタ 1（LLDCON1） ..................................................................... 26-3

26.3 動作説明 .................................................................................................................................................. 26-4 26.3.1 判定電圧 .......................................................................................................................................... 26-4 26.3.2 LLD 回路の動作 .............................................................................................................................. 26-4

第 27 章

27. 電源回路 ...................................................................................................................................................... 27-1 27.1 概要 .......................................................................................................................................................... 27-1

27.1.1 特長 .................................................................................................................................................. 27-1 27.1.2 構成 .................................................................................................................................................. 27-1 27.1.3 端子一覧 .......................................................................................................................................... 27-1

27.2 動作説明 .................................................................................................................................................. 27-2

第 28 章

28. オンチップデバッグ機能........................................................................................................................... 28-1 28.1 概要 .......................................................................................................................................................... 28-1 28.2 オンチップデバッグエミュレータとの接続方法 ............................................................................... 28-1



第 29 章

29. フラッシュ・メモリ書換機能 ................................................................................................................... 29-1 29.1 概要 .......................................................................................................................................................... 29-1

29.1.1 特長 .................................................................................................................................................. 29-1 29.2 レジスタ説明 .......................................................................................................................................... 29-2

29.2.1 レジスタ一覧 .................................................................................................................................. 29-2 29.2.2 フラッシュアドレスレジスタ（FLASHAL，FLASHAH） ....................................................... 29-3 29.2.3 フラッシュデータレジスタ（FLASHDL，FLASHDH） ........................................................... 29-7 29.2.4 フラッシュコントロールレジスタ（FLASHCON） .................................................................. 29-8 29.2.5 フラッシュアクセプタ（FLASHACP） ...................................................................................... 29-9 29.2.6 フラッシュセグメントレジスタ（FLASHSEG） ....................................................................... 29-9 29.2.7 フラッシュセルフレジスタ（FLASHSLF） ............................................................................. 29-10 29.2.8 フラッシュリマップレジスタ（REMAPADD） ...................................................................... 29-11

29.3 動作説明 ................................................................................................................................................ 29-12 29.3.1 ブロック消去機能......................................................................................................................... 29-14 29.3.2 セクタ消去機能............................................................................................................................. 29-16 29.3.3 1 ワード書き込み機能 .................................................................................................................. 29-18 29.3.4 ソフトウェアによるリマップ機能 ............................................................................................. 29-20 29.3.5 使用上の注意 ................................................................................................................................ 29-21

第 30 章

30. コードオプション ...................................................................................................................................... 30-1 30.1 概要 .......................................................................................................................................................... 30-1

30.1.1 特長 .................................................................................................................................................. 30-1 30.2 レジスタ説明 .......................................................................................................................................... 30-1

30.2.1 レジスタ一覧 .................................................................................................................................. 30-1 30.2.2 コードオプションレジスタ 0（CODEOP0） .............................................................................. 30-2

30.3 コードオプションデータの設定方法 ................................................................................................... 30-3 30.3.1 コードオプションデータのフォーマット ................................................................................... 30-3 30.3.2 コードオプションデータのプログラム方法 ............................................................................... 30-3

第 31 章

31. 外部割込み制御回路 .................................................................................................................................. 31-1 31.1 概要 .......................................................................................................................................................... 31-1

31.1.1 特長 .................................................................................................................................................. 31-1 31.1.2 構成 .................................................................................................................................................. 31-1 31.1.3 端子一覧 .......................................................................................................................................... 31-2

31.2 レジスタ説明 .......................................................................................................................................... 31-3 31.2.1 レジスタ一覧 .................................................................................................................................. 31-3 31.2.2 外部割込みコントロールレジスタ 0，1（EXICON0，EXICON1） ........................................ 31-4 31.2.3 外部割込みコントロールレジスタ 2（EXICON2） ................................................................... 31-5

31.3 動作説明 .................................................................................................................................................. 31-7 31.3.1 外部割込み ...................................................................................................................................... 31-7 31.3.2 割込み要求 ...................................................................................................................................... 31-7



付録

付録 A レジスタ一覧 ....................................................................................................................................... A-1 付録 B パッケージ外形図 .................................................................................................................................B-1 付録 C 電気的特性 .............................................................................................................................................C-1 付録 D 応用回路例 ........................................................................................................................................... D-1 付録 E チェックリスト ..................................................................................................................................... E-1

改版履歴

改版履歴 .............................................................................................................................................................. 改-1

第 1 章概要

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 1 章概要

FJUL620Q150B 1－1

1 概要

1.1 特長

本 LSI は，16 ビット CPU nX-U16/100 を搭載し，タイマ，PWM，UART，I2C バス・インタフェース，同期式シリアルポー

ト，LLD 回路および，逐次比較型 A/D コンバータ等，多彩な周辺機能を集積した高性能 CMOS 16 ビットマイクロコント

ローラです。 CPU nX-U16/100は，パイプラインアーキテクチャによる並列処理で 1命令 1クロックの効率的な命令実行が可能です。

また，ソフトウェアにより書き換え可能なデータ・フラッシュ・メモリを内蔵しています。さらに，オンチップデバッグ機能を

搭載しているため，基板実装状態でのソフトウェアのデバッグや書き換えが可能です。 CPU

― RISC 方式 16 ビット CPU （CPU 名称：nX-U16/100） ― 命令体系：16 ビット長命令 ― 命令セット：転送，算術演算，比較，論理演算，乗除算，ビット操作，ビット論理演算，分岐，条件分岐，コー

ル・リターンスタック操作，算術シフトなど ― オンチップデバッグ機能を内蔵 ― 最小命令実行時間

約 30.5μs（＠32.768kHz システムクロック）約 122ns（＠8.192MHz システムクロック）

内部メモリ ― フラッシュ・メモリ（プログラム領域）：

商品プログラム領域書き換え回数 ML620Q151B/ML620Q154B/ML620Q157B 32K バイト（16K×16 ビット）

100 回 ML620Q152B/ML620Q155B/ML620Q158B 48K バイト（24K×16 ビット） ML620Q153B/ML620Q156B/ML620Q159B 64K バイト（32K×16 ビット） ※使用不可のテスト領域 1K バイトを含む

― データ・フラッシュ・メモリ：2K バイト(1K×16 ビット) 書き換え回数 10，000 回 ― RAM ：2K バイト（2K×8 ビット）

割込みコントローラ

― ノンマスカブル割込み 2 要因（内部要因：バックアップクロック, WDT） ― マスカブル割込み

商品割込み要因数 ML620Q151B/ML620Q152B/ML620Q153B 27 要因（内部要因：20，外部要因：7） ML620Q154B/ML620Q155B/ML620Q156B 28 要因（内部要因：20，外部要因：8） ML620Q157B/ML620Q158B/ML620Q159B 28 要因（内部要因：20，外部要因：8）

― 4 段階の割込みレベル機能

タイムベースカウンタ ― 低速側タイムベースカウンタ×1ch

ウォッチドッグタイマ

― ノンマスカブル割込み，およびリセット（1 回目のオーバフローで割込みを発生，2 回目のオーバフローでリセットを発生） ― フリーラン ― オーバフロー周期選択可能：4 種（125ms，500ms，2s，8s @32.768kHz）

タイマ

― 8 ビット×2ch（16 ビット×1ch） ― 16 ビット×4ch ― 連続モード/ワンショットモード


FJUL620Q150B 1－2

PWM

― 16 ビット×4ch ― 連続モード／ワンショットモード ― ソフトウェア／外部トリガによるタイマスタート・ストップ機能 ― 外部トリガ入力を利用してパルス幅などの測定が可能 ― カウンタクロックに外部イベントを選択可能 ― 相補同期 PWM

同期式シリアルポート（SSIO）

― 1ch ― マスタ／スレーブ選択可能 ― LSB／MSB ファースト選択可能 ― 8 ビット／16 ビット長選択可能 ― SPI モード 0/3 対応

UART

― 全二重通信×1ch（半二重通信×2ch） ― ビット長，パリティ有無，奇数／偶数パリティ，1 ストップビット／2 ストップビット ― 正／負論理選択可 ― ボーレートジェネレータ内蔵

I2C バス・インタフェース

― マスタ × 1ch ― 標準モード（100kbit/s），ファーストモード（400kbit/s）対応

逐次比較型 A/D コンバータ

― 分解能：10 ビット ― 入力 12ch ― 変換時間：約 13.5μs/ch／約 43μs/ch ― 連続変換／1 回変換選択可能

アナログコンパレータ ― 1ch ― 割込みはエッジの選択，サンプリング有無が選択可能

汎用ポート

― 入力専用ポート(2 次機能等含む)

商品入力専用ポート（2 次機能等含む）水晶未使用時水晶使用時

ML620Q151B/ML620Q152B/ML620Q153B 7ch 6ch ML620Q154B/ML620Q155B/ML620Q156B 8ch 7ch ML620Q157B/ML620Q158B/ML620Q159B 8ch 7ch

― 出力専用ポート×4ch(2 次機能等含む) ― 入出力ポート(2 次機能等含む)

商品入出力ポート（2 次機能等含む）

水晶未使用時水晶使用時 ML620Q151B/ML620Q152B/ML620Q153B 31ch 30ch ML620Q154B/ML620Q155B/ML620Q156B 34ch 33ch ML620Q157B/ML620Q158B/ML620Q159B 46ch 45ch

リセット

― RESET_N 端子リセット ― パワーオンリセット ― WDT オーバフローによるリセット ― LLD（Low Level Detector）によるリセット


FJUL620Q150B 1－3

LLD（Low Level Detector）機能

― 判定電圧：4 値(1.9V/2.55V/3.7V/4.2V)より選択判定電圧はコードオプションで選択可能 ― 電源電圧監視リセットとして使用可能リセット，または，割込み出力をコードオプションで選択可能

クロック

― 低速側クロック（本 LSI は，低速クロックは必須です） ― 水晶発振（32.768kHz） ― 低速 RC 発振（32.768kHz）

水晶発振，または低速 RC 発振をコードオプションで選択可能 ― 高速側クロック

― PLL 発振（8.192MHz） ― 高速 RC 発振（2.097MHz）

パワーマネジメント

― HALT モード：CPU の命令実行中断（周辺回路は動作状態） ― STOP モード：低速発振および高速発振の停止（CPU および周辺回路は動作を停止） ― クロックギア：ソフトウェアにより高速システムクロックの周波数を変更可能（発振クロックの 1/1，1/2，1/4，1/8） ― ブロック制御機能：使わない機能ブロック回路の動作をパワーダウン（レジスタリセット＆クロック停止）

出荷形態

商品出荷形態 ML620Q151B/ML620Q152B/ML620Q153B 48 ピン TQFP (P-TQFP48-0707-0.50-QK) ML620Q154B/ML620Q155B/ML620Q156B 52 ピン TQFP (P-TQFP52-1010-0.65-TK)

ML620Q157B/ML620Q158B/ML620Q159B 64 ピン QFP (P-QFP64-1414-0.80-ZK6) 64 ピン TQFP (P-TQFP64-1010-0.50-ZK6)

動作保証範囲

― 動作周囲温度：-40℃～105℃ ― 動作電圧：VDD=1.8V～5.5V ML620Q151B/152B/153B/154B/155B/156B/157B/158B/159B 間の差異点を以下に示します。

機能 ML620Q151B/ 152B/153B

ML620Q154B/ 155B/156B

ML620Q157B/ 158B/159B

出荷形態 48 ピン TQFP 52 ピン TQFP 64 ピン QFP/TQFP

フラッシュ・メモリ容量（プログラム領域）

32KB(ML620Q151B) 48KB(ML620Q152B) 64KB(ML620Q153B)



マスカブル割込み 27 28 28 入力専用ポート

（水晶未使用時の場合） 7 8 8

P05 端子 ― ● ● 入出力ポート

（水晶未使用の場合） 30 33 45

P36,P53,P64 端子 ― ● ● P37 端子 ― ― ● P50～P52 端子 ― ― ● P65～P67 端子 ― ― ● P70～P74 端子 ― ― ●

●：有り，－：無し


FJUL620Q150B 1－4

1.2 機能ブロック構成

1.2.1 ブロック図図 1-1 に ML620Q151B／ML620Q152B／ML620Q153B のブロック図（TQFP48）を示します。 “*”は，各ポートの 2 次機能，3 次機能，もしくは 4 次機能です。

図 1-1 ML620Q151B／ML620Q152B／ML620Q153B ブロック図（TQFP48）

Program Memory (FLASH)

32/48/64Kbyte

RAM 2Kbyte

Interrupt Controller

CPU (nX-U16/100)

Timing Controller

EA

SP

On-Chip ICE

Instruction Decoder

BUS Controller Instruction

Register

TBC

INT 4

INT 1

WDT 8bit Timer

×2 16bit Timer

×4

INT

4 16bitTimer with PWMx4

GPIO

INT

7

Data-bus

TEST0 RESET N

OSC

XT0 XT1

LSCLK* OUTCLK*

Power

VDDL

RESET & TEST

ALU

EPSW1～3 PSW

ELR1～3 LR

ECSR1～3 DSR/CSR PC

GREG 0～15

VDD VSS

Analog Comparator

×1

CMP0P CMP0M

INT

1

SA-ADC

INT

1

AIN0 to AIN11 VREF

VDD

TEST1_N

PW45EV1* PW45EV0*

PW67EV0* PW67EV1*

TMHAOUT*

INT

6

TMHBOUT*

PWM4* PWM5* PWM6*

LLD

I2Cx1 SDA0* INT 1

SCL0*

UARTx1 RXD0* INT

2 TXD0* RXD1* TXD1*

SSIOx1 SCK0* INT

1 SIN0* SOUT0*

P00 to P04 P12 *1 P13 *1 P14 *2 P20 to P23 P30 to P35 P40 to P47 P54 to P57 P60 to P63 P80 to P87

INT 1

INT

1

PWM7*

*1： P12，P13 は，水晶を接続した場合は入出力ポートとして使用できません。 *2： P14 は，オンチップデバッグエミュレータ（uEASE）を接続した場合は入力ポートとして使用できません。


FJUL620Q150B 1－5

図 1-2 に ML620Q154B／ML620Q155B／ML620Q156B のブロック図（TQFP52）を示します。 “*”は，各ポートの 2 次機能，3 次機能，もしくは 4 次機能です。

図 1-2 ML620Q154B／ML620Q155B／ML620Q156B ブロック図（TQFP52）


32/48/64Kbyte

RAM 2Kbyte


CPU (nX-U16/100)

Timing Controller

EA

SP

On-Chip ICE

Instruction Decoder


Register

TBC

INT 4

INT 1

WDT

8bit Timer ×2

16bit Timer ×4

INT


GPIO

INT

8

Data-bus

TEST0

RESET N

OSC

XT0 XT1

LSCLK* OUTCLK*

Power

VDDL

RESET & TEST

ALU

EPSW1～3 PSW

ELR1～3 LR


GREG 0～15

VDD VSS

Analog Comparator

×1

CMP0P CMP0M

INT

1

SA-ADC

INT

1

AIN0 to AIN11 VREF

VDD

TEST1_N

PW45EV1* PW45EV0*

PW67EV0* PW67EV1*

TMHAOUT*

INT

6

TMHBOUT*

PWM4* PWM5* PWM6*

LLD

I2Cx1 SDA0* INT 1

SCL0*

UARTx1 RXD0* INT

2 TXD0* RXD1* TXD1*

SSIOx1 SCK0* INT

1 SIN0* SOUT0*

P00 to P05 P12 *1 P13 *1 P14 *2 P20 to P23 P30 to P36 P40 to P47 P53 to P57 P60 to P64 P80 to P87

INT 1

*1： P12，P13 は，水晶を接続した場合は入出力ポートとして使用できません。 *2： P14 は，オンチップデバッグエミュレータ(uEASE)を接続した場合は入力ポートとして使用できません。

INT

1

PWM7*


FJUL620Q150B 1－6

図 1-3 に ML620Q157B／ML620Q158B／ML620Q159B のブロック図（QFP64/TQFP64）を示します。 “*”は，各ポートの 2 次機能，3 次機能，もしくは 4 次機能です。

図 1-3 ML620Q157B／ML620Q158B／ML620Q159B ブロック図（QFP64/TQFP64）


32/48/64Kbyte

RAM 2Kbyte


CPU (nX-U16/100)

Timing Controller

EA

SP

On-Chip ICE

Instruction Decoder


Register

TBC

INT 4

INT 1

WDT 8bit Timer

×2 16bit Timer

×4

INT


GPIO

INT

8

Data-bus

TEST0

RESET N

OSC

XT0 XT1

LSCLK* OUTCLK*

Power

VDDL

RESET & TEST

ALU

EPSW1～3 PSW

ELR1～3 LR


GREG 0～15

VDD VSS

Analog Comparator

×1

CMP0P CMP0M

INT

1

SA-ADC

INT

1

AIN0 to AIN11 VREF

VDD

TEST1_N

PW45EV1* PW45EV0*

PW67EV0* PW67EV1*

TMHAOUT*

INT

6

TMHBOUT*

PWM4* PWM5* PWM6*

LLD

I2Cx1 SDA0* INT 1

SCL0*

UARTx1 RXD0* INT

2 TXD0* RXD1* TXD1*

SSIOx1 SCK0* INT

1 SIN0* SOUT0*

P00 to P05 P12 *1 P13 *1 P14 *2 P20 to P23 P30 to P37 P40 to P47 P50 to P57 P60 to P67 P70 to P74 P80 to P87

INT 1

*1： P12，P13 は，水晶を接続した場合は入出力ポートとして使用できません。 *2： P14 は，オンチップデバッグエミュレータ(uEASE)を接続した場合は入力ポートとして使用できません。

INT

1

PWM7*


FJUL620Q150B 1－7

1.3 端子

1.3.1 端子配置

1.3.1.1 パッケージの端子配置図

図 1-4 に ML620Q151B／ML620Q152B／ML620Q153B の 48 ピン TQFP パッケージの端子配置図を示します。

図 1-4 ML620Q151B／ML620Q152B／ML620Q153B の 48 ピン TQFP パッケージの端子配置図

12 1 2 3 4 5 6 7 8 9 10

11

26

27

28

29

30

31

32

33

34

35

36

24 23 22 21 20 19 18 17 16 15 14

39 40 41 42 43 44 45 46 47

37 P

32/A

IN2/

PW

45E

V0

P30

/EX

I6/A

IN0/

PW

45E

V1

P31

/EX

I7/A

IN1/

PW

67E

V1

VD

D

VR

EF

P35

/AIN

5/P

WM

5

P34

/AIN

4/P

WM

4

P33

/AIN

3/P

W67

EV

0

P45/AIN9/T1P5CK/SCK0

P46/AIN10/T16CK0/SOUT0

P00/EXI0/PW45EV0 P01/EXI1/PW67EV0

P02/EXI2/RXD0

P04/EXI4 P03/EXI3/RXD1

P44/AIN8/T0P4CK/SIN0 P43/AIN7/TXD0/PWM4/TXD1 P42/AIN6/RXD0/SOUT0 P41/SCL/SCK0/CMP0P

P47/AIN11/T16CK1/PWM5 P54/RXD0

P20/LED0/LSCLK/PWM4 P21/LED1/OUTCLK/PWM5

P22/LED2/TMHAOUT/PWM6

P14/TEST0 RESET_N

38 P55/TXD0/SIN0/TXD1

VSS

P56/SCK0

P57/SOUT0/PWM7

P63

/PW

67E

V1

P62/

PW

45E

V1

VD

DL

P82

/SO

UT0

P

61/S

CL/

TMH

BO

UT/

PW

M7

P87

/TX

D0/

PW

M4

P83

/PW

M5

P84

/RX

D1/

SIN

0 P

85/T

XD

1/S

CK

0 P

86/R

XD

0/S

OU

T0

P

13/X

T1

P

12/X

T0

P80

/SD

A/S

IN0

P81

/SC

L/S

CK

0

(TOP VIEW) TQFP48

25

13

P40/SDA/SIN0/CMP0M 48 TEST1_N

P60

/SD

A/T

MH

AO

UT/

PW

M6

P23/LED3/TMHBOUT/PWM7


FJUL620Q150B 1－8

図 1-5 に ML620Q154B／ML620Q155B／ML620Q156B の 52 ピン TQFP パッケージの端子配置図を示します。

図 1-5 ML620Q154B／ML620Q155B／ML620Q156B の 52 ピン TQFP パッケージの端子配置図

12 1 2 3 4 5 6 7 8 9 10

11

28

29

30

31

32

33

34

35

36

37

38

39

26 25 24 23 22 21 20 19 18 17 16 15

42 43 44 45 46 47 48 49 50 51

40

P32

/AIN

2/P

W45

EV

0

P64

/PW

M4

P30

/EX

I6/A

IN0/

PW

45E

V1

P31

/EX

I7/A

IN1/

PW

67E

V1

VD

D

VR

EF

P35

/AIN

5/P

WM

5

P34

/AIN

4/P

WM

4

P33

/AIN

3/P

W67

EV

0 P45/AIN9/T1P5CK/SCK0



P02/EXI2/RXD0

P04/EXI4 P05/EXI5

P03/EXI3/RXD1


P47/AIN11/T16CK1/PWM5

P53/TXD1/PWM6

P20/LED0/LSCLK/PWM4 P21/LED1/OUTCLK/PWM5

P22/LED2/TMHAOUT/PWM6 P23/LED3/TMHBOUT/PWM7

P14/TEST0 RESET_N

41

P54/RXD0

VSS

P55/TXD0/SIN0/TXD1 P56/SCK0 P57/SOUT0/PWM7

P63

/PW

67E

V1

P62/

PW

45E

V1

VD

DL

P82

/SO

UT0

P

61/S

CL/

TMH

BO

UT/

PW

M7

P87

/TX

D0/

PW

M4

P83

/PW

M5

P84

/RX

D1/

SIN

0 P

85/T

XD

1/S

CK

0 P

86 /R

XD

0/S

OU

T0

P

13/X

T1

P

12/X

T0

P80

/SD

A/S

IN0

P81

/SC

L/S

CK

0

(TOP VIEW) TQFP52

27

14

P40/SDA/SIN0/CMP0M 52 TEST1_N 13

P

36/L

SC

LK

P

60/S

DA

/TM

HA

OU

T/P

WM

6


FJUL620Q150B 1－9

図 1-6 に ML620Q157B／ML620Q158B／ML620Q159B の 64 ピン QFP/TQFP パッケージの端子配置図を示します。

図 1-6 ML620Q157B／ML620Q158B／ML620Q159B の 64 ピン QFP/TQFP パッケージの端子配置図

12 1 2 3 4 5 6 7 8 9 10

11

34

35

36

37

41

42

43

44

45

46

47

48

32 31 30 29 28

24 23 22 21 20 19 18

P32

/AIN

2/P

W45

EV

0

P64

/PW

M4

P30

/EX

I6/A

IN0/

PW

45E

V1

P31

/EX

I7/A

IN1/

PW

67E

V1

VD

D

VR

EF

P35

/AIN

5/P

WM

5

P34

/AIN

4/P

WM

4

P33

/AIN

3/P

W67

EV

0

P45/AIN9/T1P5CK/SCK0



P47/AIN11/T16CK1/PWM5

P53/TXD1/PWM6 P54/RXD0

VSS

P55/TXD0/SIN0/TXD1 P56/SCK0 P57/SOUT0/PWM7

P63

/PW

67E

V1

P62/

PW

45E

V1

VD

DL

P82

/SO

UT0

P

61/S

CL/

TMH

BO

UT/

PW

M7

P87

/TX

D0/

PW

M4

P83

/PW

M5

P84

/RX

D1/

SIN

0 P

85/T

XD

1/S

CK

0 P

86 /R

XD

0/S

OU

T0

P

13/X

T1

P

12/X

T0

P80

/SD

A/S

IN0

P81

/SC

L/S

CK

0

(TOP VIEW) QFP64/TQFP64

33

17

P40/SDA/SIN0/CMP0M

13

P36

/LS

CLK

P60

/SD

A/T

MH

AO

UT/

PW

M6

15

14

P70

/PW

M6

P37

/OU

TCLK

16

P71

/PW

M7

27 26 25 P50/SDA/SIN0

P51/SCL/SCK0 P52/RXD1/SOUT0

38

39

40

P67

P

66/O

UTC

LK/P

WM

6 P6

5/LS

CLK

/PW

M5

49 50 51 52 53 54 55 56 57 58

62 63 64

59 60 61

TEST1_N

RESET_N

P14/TEST0 P74/SOUT0

P73/TXD1/SCK0/TXD0

P72/RXD1/SIN0

P05/EXI5

P21/LED1/OUTCLK/PWM5


P02/EXI2/RXD0 P03/EXI3/RXD1

P04/EXI4

P20/LED0/LSCLK/PWM4

P22/LED2/TMHAOUT/PWM6 P23/LED3/TMHBOUT/PWM7


FJUL620Q150B 1－10

1.3.2 端子一覧

表 1-1 に端子一覧を示します。 I/O 欄の“－”は電源端子，“I”は入力端子，“O”は出力端子，“I/O”は入出力端子を示します。

表 1-1 端子一覧 48 PinNo.

52 PinNo.

64 PinNo.

1 次機能 2 次機能 3 次機能 4 次機能端子名 I/O 機能端子名 I/O 機能端子名 I/O 機能端子名 I/O 機能

3 3 3 Vss マイナス側電源端子 5 5 5 VDD プラス側電源端子

4 4 4 VDDL 内部ロジック用電源端

子（内部発生）

46 50 62 P14/ TEST0 I 入力ポート

テスト用入力端子

47 51 63 RESET_N I リセット入力端子 48 52 64 TEST1_N I テスト用入力端子

1 1 1 P12/ XT0 I 入力ポート

低速クロック発振端子

2 2 2 P13/ XT1 I/O 入出力ポート

低速クロック発振端子

6 6 6 VREF 逐次比較型 ADC 用リ

ファレンス電源端子

37 40 49 P00/EXI0/ PW45EV0 I

入力ポート，外部割込み， PW45EV0 入力

38 41 50 P01/EXI1/ PW67EV0 I

入力ポート，外部割込み， PW67EV0 入力

39 42 51 P02/EXI2/ RXD0 I

入力ポート，外部割込み， UART0 データ入力

40 43 52 P03/EXI3/ RXD1 I

入力ポート，外部割込み， UART1 データ入力

41 44 53 P04/EXI4 I 入力ポート，外部割込み

45 54 P05/EXI5 I 入力ポート，外部割込み

42 46 55 P20/ LED0 O 出力ポート，LED駆動 LSCLK O

低速クロ

ック出力 PWM4 O PWM4

出力

43 47 56 P21/ LED1 O 出力ポート，LED駆動 OUTCLK O

高速クロ


出力

44 48 57 P22/ LED2 O 出力ポート，LED駆動 TMHAO

UT O 16 ビットタイマ A アウト

PWM6 O PWM6 出力

45 49 58 P23/ LED3 O 出力ポート，LED駆動 TMHBO

UT O 16 ビットタイマ B アウト

PWM7 O PWM7 出力

7 7 7 P30/EXI6

PW45EV1/ AIN0

I/O

入出力ポート外部割込み PW45EV1 入力逐次比較型ADC入力

8 8 8 P31/EXI7

PW67EV1/ AIN1

I/O

入出力ポート外部割込み PW67EV1 入力逐次比較型ADC入力

9 9 9 P32/

PW45EV0/ AIN2

I/O 入出力ポート PW45EV0 入力逐次比較型ADC入力

10 10 10 P33/

PW67EV0/ AIN3

I/O 入出力ポート PW67EV0 入力逐次比較型ADC入力

11 11 11 P34/ AIN4 I/O 入出力ポート

逐次比較型ADC入力 PWM4 O PWM4 出力

12 12 12 P35/ AIN5 I/O 入出力ポート

逐次比較型ADC入力 PWM5 O PWM5 出力


FJUL620Q150B 1－11

48 PinNo.

52 PinNo.

64 PinNo.


13 13 P36 I/O 入出力ポート LSCLK O 低速クロ

ック出力

14 P37 I/O 入出力ポート OUTCLK O 高速クロ

ック出力

13 14 17 P40/ CMP0M I/O

入出力ポート，アナログコンパレータ0 非反転入力

SDA I/O I2C 用データ入出

力 SIN0 I

SSIO0 データ入

力

14 15 18 P41/ CMP0P I/O

入出力ポート，アナログコンパレータ0 反転入力

SCL I/O I2C 用クロック入出力

SCK0 I/O

SSIO0 同期クロック入出

力

15 16 19 P42/ AIN6 I/O 入出力ポート，

逐次比較型ADC入力 RXD0 I UART0 データ入

力 SOUT0 O

SSIO0 データ出

力

16 17 20 P43/ AIN7 I/O 入出力ポート，

逐次比較型ADC入力 TXD0 O UART0 データ出

力 PWM4 O PWM4

出力 TXD1 O UART1 データ出

力

17 18 21 P44/

T0P4CK/ AIN8

I/O

入出力ポート， PWM4 外部クロック入力逐次比較型ADC入力

SIN0 I SSIO0 データ入

力

18 19 22 P45/

T1P5CK/ AIN9

I/O

入出力ポート， PWM5 外部クロック入力逐次比較型ADC入力

SCK0 I/O


力

19 20 23 P46/

T16CK0/ AIN10

I/O

入出力ポート，タイマ 8, A 外部クロック入力 PWM6 外部クロック入力逐次比較型ADC入力

SOUT0 O SSIO0 データ出

力

20 21 24 P47/

T16CK1/ AIN11

I/O

入出力ポート，タイマ 9, B 外部クロック入力 PWM7 外部クロック入力逐次比較型ADC入力

PWM5 O PWM5 出力

25 P50 I/O 入出力ポート SDA I/O I2C 用データ入出

力 SIN0 I

SSIO0 データ入

力

26 P51 I/O 入出力ポート SCL I/O I2C 用クロック入出力

SCK0 I/O


力

27 P52 I/O 入出力ポート RXD1 I UART1 データ入

力 SOUT0 O

SSIO0 データ出

力

22 28 P53 I/O 入出力ポート TXD1 O UART1 データ出

力 PWM6 O PWM6

出力

21 23 29 P54 I/O 入出力ポート RXD0 I UART0 データ入

力

22 24 30 P55 I/O 入出力ポート TXD0 O UART0 データ出

力 SIN0 I

SSIO0 データ入

力 TXD1 O

UART1 データ出

力

23 25 31 P56 I/O 入出力ポート SCK0 I/O


力

24 26 32 P57 I/O 入出力ポート SOUT0 O SSIO0 データ出

力 PWM7 O PWM7

出力

25 27 33 P60 I/O 入出力ポート SDA I/O I2C 用データ入出

力

TMHAOUT O

16 ビットタイマ A アウト

PWM6 O PWM6 出力

26 28 34 P61 I/O 入出力ポート SCL I/O I2C 用クロック入出力

TMHBOUT O

16 ビットタイマ B アウト

PWM7 O PWM7 出力

27 29 35 P62/ PW45EV1 I/O 入出力ポート

PW45EV1 入力

28 30 36 P63/ PW67EV1 I/O

入出力ポート PW67EV1 入力


FJUL620Q150B 1－12

48 PinNo.

52 PinNo.

64 PinNo.


31 37 P64 I/O 入出力ポート PWM4 O PWM4 出力

38 P65 I/O 入出力ポート LSCLK O 低速クロ


出力

39 P66 I/O 入出力ポート OUTCLK O 高速クロ


出力

40 P67 I/O 入出力ポート

15 P70 I/O 入出力ポート PWM6 O PWM6 出力

16 P71 I/O 入出力ポート PWM7 O PWM7 出力

59 P72 I/O 入出力ポート RXD1 I UART1 データ入

力 SIN0 I

SSIO0 データ入

力

60 P73 I/O 入出力ポート TXD1 O UART1 データ出

力 SCK0 I/O


力

TXD0 O UART0 データ出

力

61 P74 I/O 入出力ポート SOUT0 O SSIO0 データ出

力

29 32 41 P80 I/O 入出力ポート SDA I/O I2C 用デ

ータ入出

力 SIN0 I

SSIO0 データ入

力

30 33 42 P81 I/O 入出力ポート SCL I/O I2C 用ク

ロック入

出力 SCK0 I/O

SSIO0 同期クロ

ック入出

力

31 34 43

P82

I/O 入出力ポート SOUT0 O SSIO0 データ出

力

32 35 44 P83 I/O 入出力ポート PWM5 O PWM5 出力

33 36 45 P84 I/O 入出力ポート RXD1 I UART1 データ入

力 SIN0 I

SSIO0 データ入

力


力 SCK0 I/O


力

35 38 47 P86 I/O 入出力ポート

RXD0 I UART0 データ入

力 SOUT0 O

SSIO0 データ出

力


力 PWM4 O

PWM4 出力


FJUL620Q150B 1－13

1.3.3 端子説明表 1-2 に端子説明を示します。 I/O 欄の“－”は電源端子，“I”は入力端子，“O”は出力端子，“I/O”は入出力端子を示します。

表 1-2（1/4）端子説明

端子名 I/O 説明

1 次/ 2 次/ 3 次/ 4 次

論

理

電源 VSS — マイナス側電源端子です。 — — VDD — プラス側電源端子です。 — —

VDDL — 内部ロジック用電源端子（内部発生） VSS との間にコンデンサ CL（2.2μF）を接続しま

す。 — —

テスト TEST0 I テスト用入力端子。プルダウン抵抗が内蔵されています。 — 正

TEST1_N I テスト用入力端子。プルアップ抵抗が内蔵されています。 — 負

システム

RESET_N I リセット入力端子です。この端子を“L”レベルにするとシステムリセットモードになり内

部が初期化され，その後端子を“H”レベルにするとプログラム実行を開始します。プ

ルアップ抵抗が内蔵されています。 1 次負

XT0 I 低速クロック用水晶振動子接続端子です。 32.768kHz 水晶振動子を接続し，VSSとの間にコンデンサ CDL, CGLを接続します。

1 次 —

XT1 I/O 1 次 —

LSCLK* O 低速クロック出力です。P20/P36/P65 端子の 2 次機能に割り付けられています。 2 次 —

OUTCLK* O 高速クロック出力です。P21/P37/P66 端子の 2 次機能に割り付けられています。 2 次 —

汎用入力ポート P00～P05* I

汎用入力ポート，もしくは出力ポートです。 1 次正 P12 I P13 I/O P14 I

汎用出力ポート

P20～P23 O 汎用出力ポート。2 次機能，3 次機能，4 次機能を使用する場合，ポートとして使用で

きません。

2 次/ 3 次/ 4 次

正

汎用入出力ポート P30～P37*

I/O 汎用入出力ポート。2 次機能，3 次機能，4 次機能を使用する場合，ポートとして使用

できません。

2 次/ 3 次/ 4 次

正

P40～P47 P50～P57* P60～P67* P70～P74* P80～P87

*：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/

ML620Q158B/ML620Q159B で端子構成が異なります。詳細は，1.3.2 項の端子一覧を参照してください。


FJUL620Q150B 1－14

表 1-2（2/4）端子説明


1 次/

2 次/

3 次/

4 次

論

理

UART

TXD0* O UART0 データ出力端子です。P43 端子の 2 次機能および P55 端子の 2 次機能

および P73 端子の 4 次機能および P87 端子の 2 次機能に割り付けられていま

す。

2 次/ 4 次

正

RXD0* I UART0 データ入力端子です。P02 端子の 2 次機能および P42 端子の 2 次機能

および P54 端子の 2 次機能および P86 端子の 2 次機能に割り付けられていま

す。 2 次正

TXD1* O UART1 データ出力端子です。P43 端子の 4 次機能および P53 端子の 2 次機能

および P55 端子の 4 次機能および P73 端子の 2 次機能および P85 端子の 2 次

機能に割り付けられています。

2 次/ 4 次

正

RXD1* I UART1データ入力端子です。P03端子の 2次機能およびP52 端子の 2 次機能およ

び P72 端子の 2 次機能および P84 端子の 2 次機能に割り付けられています。 2 次正

I2C バス・インタフェース

SDA* I/O I2Cデータ入出力用Nchオープンドレイン端子です。P40端子の 2 次機能および P50

端子の 2 次機能および P60 端子の 2 次機能および P80 端子の 2 次機能に割り付け

られています。外部にプルアップ抵抗を接続します。 2 次正

SCL* I/O I2C クロック入出力用 Nch オープンドレイン端子です。P41 端子の 2 次機能および

P51 端子の 2 次機能および P61 端子の 2 次機能および P81 端子の 2 次機能に割り

付けられています。外部にプルアップ抵抗を接続します。 2 次正

同期シリアル（SSIO）

SIN0* I

同期シリアルデータ入力端子です。P40 端子の 3 次機能および P44 端子の 3 次

機能および P50 端子の 3 次機能および P55 端子の 3 次機能および P72 端子の 3次機能および P80 端子の 3 次機能および P84 端子の 3 次機能に割り付けられ

ています。

3 次正

SCK0* I/O

同期シリアルクロック入出力端子です。P41 端子の 3 次機能および P45 端子の

3 次機能および P51 端子の 3 次機能および P56 端子の 3 次機能および P73 端子

の 3 次機能および P81 端子の 3 次機能および P85 端子の 3 次機能に割り付け

られています。

3 次 —

SOUT0* O

同期シリアルデータ出力端子です。P42 端子の 3 次機能および P46 端子の 3 次

機能および P52 端子の 3 次機能および P57 端子の 3 次機能および P74 端子の 3次機能および P82 端子の 3 次機能および P86 端子の 3 次機能に割り付けられ

ています。

3 次正




FJUL620Q150B 1－15

表 1-2（3/4）端子説明


1 次/

2 次/

3 次/

4 次

論

理

PWM

PWM4* O PWM4 出力端子です。P20 端子の 3 次機能および P34 端子の 3 次機能および P43端子の 3 次機能および P64 端子の 3 次機能および P87 端子の 3 次機能に割り付け

られています。 3 次正


られています。 3 次正


られています。

3 次/ 4 次

正

PWM7* O PWM7 出力端子です。P23 端子の 4 次機能および P57 端子の 4 次機能および P61端子の 4 次機能および P71 端子の 3 次機能に割り付けられています。

3 次/ 4 次

正

PW45EV0 PW45EV1

I PWM4，PWM5 をスタート/ストップ/クリア制御する入力端子です。 P00 端子の 1 次機能，P30 端子の 1 次機能，P32 端子の 1 次機能および P62端子の 1 次機能に割り付けられています。

1 次 —

PW67EV0 PW67EV1

I PWM6，PWM7 をスタート/ストップ/クリア制御する入力端子です。 P01 端子の 1 次機能，P31 端子の 1 次機能，P33 端子の 1 次機能および P63端子の 1 次機能に割り付けられています。

1 次 —

T0P4CK I PWM4 の外部クロック入力端子です。P44 端子の 1 次機能に割り付けられて

います。 1 次 —

T1P5CK I PWM5 の外部クロック入力端子です。P45 端子の 1 次機能に割り付けられて

います。 1 次 —




FJUL620Q150B 1－16

表 1-2（4/4）端子説明

端子名 I/O 説明 1 次/ 2 次/ 3 次

論

理

外部割込み

EXI0～7* I 外部マスカブル割込み入力端子です。ソフトウェアにてビット毎に割込み許可

と割込みエッジ選択ができます。P00～P05 端子，P30～P31 端子の 1 次機能

に割り付けられています。 1 次

正/負

タイマ

T16CK0 I 16 ビットタイマ 8，A および PWM6 の外部クロック入力端子です。P46 端子

の 1 次機能に割り付けられています。 1 次 —

T16CK1 I 16 ビットタイマ 9，B および PWM7 の外部クロック入力端子です。P47 端子

の 1 次機能に割り付けられています。 1 次 —

TMHAOUT O 16 ビットタイマ A 出力端子です。P22 端子の 3 次機能および P60 端子の 3 次機

能に割り付けられています。 3 次正

TMHBOUT O 16 ビットタイマ B 出力端子です。P23 端子の 3 次機能および P61 端子の 3 次機

能に割り付けられています。 3 次正

LED 駆動

LED0～3 O LED 駆動端子です。 P20～P23 端子の 1 次機能に割り付けられています。

1 次正/負

逐次比較型 A/D コンバータ VREF — 逐次比較型 A/D コンバータ用リファレンス電源端子です。 — —

AIN0～AIN11 I 逐次比較型 A/D コンバータ Ch0～Ch11 アナログ入力です。 P30～P35 端子，P42～P47 端子の 1 次機能に割り付けられています。

1 次 —

アナログコンパレータ

CMP0P I アナログコンパレータ 0 反転入力です。 P41 端子の 1 次機能に割り付けられています。

1 次 —

CMP0M I アナログコンパレータ 0 非反転入力 P40 端子の 1 次機能に割り付けられています。

1 次 —




FJUL620Q150B 1－17

1.3.4 未使用端子の処理

表 1-3 に未使用端子の処理方法を示します。

表 1-3 未使用端子の処理

端子推奨端子処理

RESET_N オープン P14/TEST0 オープン TEST1_N オープン

VREF VDD P00 to P05*1 VDDまたは VSS

P12*2 VDDまたは VSS P13*2 オープン

P20 to P23 オープン P30 to P37*1 オープン P40 to P47 オープン

P50 to P57*1 オープン P60 to P67*1 オープン P70 to P74*1 オープン P80 to P87 オープン

*1：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/

ML620Q158B/ML620Q159B で端子構成が異なります。詳細は，1.3.2 項の端子一覧を参照してください。 *2：水晶振動子を接続しない場合の処理です。

【注意】

未使用の入力ポートおよび入出力ポートは，ハイインピーダンス入力設定状態で端子をオープンのままにしておく

と消費電流が過大に流れる恐れがありますので，プルダウン抵抗付き入力モード／プルアップ抵抗付き入力モー

ド，もしくは出力モードに設定することを推奨します。

第 2 章 CPU とメモリ空間

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 2 章 CPU とメモリ空間

FJUL620Q150B 2－1

2 CPUとメモリ空間

2.1 概要

本 LSI は，16 ビット CPU nX-U16/100 を内蔵し，メモリモデルは SMALL モデルを選択しています。 CPU nX-U16/100 の詳細は，『nX-U16/100 コアインストラクションマニュアル』を参照してください。

2.2 プログラム･メモリ空間

プログラム･メモリ空間は，プログラム・コード，テーブルデータ（ROM ウィンドウ），あるいはベクタテーブルを格納する領

域です。プログラム･コードは 16 ビット長のコードで，コードセグメントレジスタ（CSR）を上位 4 ビット，PC（プログラムカウンタ）を下

位 16 ビットとする 20 ビット（CSR:PC）で指定されます。 ROM ウィンドウ領域は 8 ビット長のデータでテーブルデータとして使用できます。ベクタテーブルは 16 ビット長のデータでリセットベクタ，ハードウェア割込みベクタ，ソフトウェア割込みベクタとして使用

できます。使用しないソフトウェア割込みベクタ領域は，プログラム・コード領域として使用できます。プログラム・メモリ空間は，セグメント 1 個で構成されています。図 2-1 に ML620Q151B／ML620Q154B／ML620Q157B のプログラム･メモリ空間（32K バイト）の構成を示します。図 2-2 に ML620Q152B／ML620Q155B／ML620Q158B のプログラム･メモリ空間（48K バイト）の構成を示します。図 2-3 に ML620Q153B／ML620Q156B／ML620Q159B のプログラム･メモリ空間（64K バイト）の構成を示します。

CSR:PC セグメント 0 0:0000H ベクタテーブル領域

あるいはプログラム･コード

ROM ウィンドウ領域

0:00FFH 0:0100H

プログラム･コードあるいは


0:07BFFH 0:07C00H

テストデータ領域 0:07FFFH

8 ビット

図 2-1 ML620Q151B／ML620Q154B／ML620Q157B のプログラム･メモリ空間（32K バイト）の構成


FJUL620Q150B 2－2

【注意】・セグメント 0 の 0:7C00H～0:7FFFH の 1K バイト（512 ワード）のテストデータ領域は，プログラム･コード領

域としては利用できません。また，テストデータ領域のうち 0:7C00H～0:7DFFH は書き込み/消去可能で，

0:7E00H～0:7FFFH は書き込み／消去不可となっています。書き換え可能なテスト領域 0:7C00H～

0:7DFFH には必ず“0FFH”を書き込んでください。未書き込み状態または“0FFH”以外のデータを書き込ん

だ場合の動作は保証されません。・プログラム･メモリ空間の未使用領域には，フェイルセーフとして HTU8（プログラム開発支援ソフトウェア）を

用いて“0FFFFH”データ（BRK 命令）を設定することを推奨します。HTU8 については，『HTU8 ユーザーズ

マニュアル』を参照してください。BRK 命令については，『nX-U8/100 コアインストラクションマニュアル』を

参照してください。


FJUL620Q150B 2－3




0:00FFH 0:0100H



0:0BBFFH 0:0BC00H

テストデータ領域 0:0BFFFH

8 ビット


【注意】・セグメント 0 の 0:0BC00H～0:0BFFFH の 1K バイト（512 ワード）のテストデータ領域は，プログラム・コード

領域としては利用できません。また，テストデータ領域のうち 0:0BC00H～0:0BDFFH は書き込み／消去可

能で，0:0BE00H～0:0BFFFH は書き込み／消去不可となっています。書換え可能なテスト領域

0:0BC00H～0:0BDFFH には必ず“0FFH”を書き込んでください。未書き込み状態または“0FFH”以外のデ

ータを書き込んだ場合の動作は保証されません。・プログラム･メモリ空間の未使用領域には，フェイルセーフとして HTU8（プログラム開発支援ソフトウェア）を





FJUL620Q150B 2－4




0:00FFH 0:0100H



0:0FBFFH 0:0FC00H

テストデータ領域 0:0FFFFH

8 ビット


【注意】・セグメント 0 の 0:0FC00H～0:0FFFFH の 1K バイト（512 ワード）のテストデータ領域は，プログラム・コード

領域としては利用できません。また，テストデータ領域のうち 0:0FC00H～0:0FDFFH は書き込み/消去可

能で，0:0FE00H～0:0FFFFH は書き込み／消去不可となっています。書換え可能なテスト領域 0:0FC00H～0:0FDFFH には必ず“0FFH”を書き込んでください。未書き込み状態または“0FFH”以外のデータを書き

込んだ場合の動作は保証されません。・プログラム･メモリ空間の未使用領域には，フェイルセーフとして HTU8（プログラム開発支援ソフトウェア）を





FJUL620Q150B 2－5

2.3 データ･メモリ空間

本 LSI のデータ･メモリ空間は，セグメント 0 の ROM ウィンドウ領域，2K バイトの RAM 領域，SFR 領域，セグメント 7 の

データ・フラッシュ領域，およびセグメント 8 の ROM 参照領域，セグメント F のデータ・フラッシュ参照領域で構成されて

います。データメモリは 8 ビット長のデータで，DSR を上位 4 ビット，各命令で指定されるアドレッシングを下位 16 ビットとする 20ビットで指定します。図 2-4 に ML620Q151B／ML620Q154B／ML620Q157B のデータ･メモリ空間の構成を示します。図 2-5 に ML620Q152B／ML620Q155B／ML620Q158B のデータ･メモリ空間の構成を示します。図 2-6 に ML620Q153B／ML620Q156B／ML620Q159B のデータ･メモリ空間の構成を示します。

DSR:データアドレスセグメント 0 DSR:データアドレスセグメント 7

0:0000H


7:0000H データフラッシュ領域（2K バイト） 7:07FFH

未使用領域

0:07C00H

テストデータ領域

0:07FFFH 0:08000H

未使用領域

0:0DFFFH 0:0E000H RAM 領域

（2K バイト）

0:0E7FFH 未使用領域

0:0F000H SFR 領域

0:0FFFFH 7:0FFFFH

8 ビット 8 ビット

DSR:データアドレスセグメント 8 DSR:データアドレスセグメント F 8:0000H

ROM 参照領域

F:0000H データフラッシュ参照領域 F:07FFH

未使用領域

8:07C00H テストデータ領域

8:0FFFFH F:0FFFFH


図 2-4 ML620Q151B／ML620Q154B／ML620Q157B のデータ･メモリ空間の構成


FJUL620Q150B 2－6


0:0000H



未使用領域

0:0BC00H

テストデータ領域

0:0BFFFH 0:0C000H

未使用領域


（2K バイト）


0:0F000H SFR 領域

0:0FFFFH 7:0FFFFH



ROM 参照領域


未使用領域

8:0BC00H テストデータ領域

8:0BFFFH F:0FFFFH




FJUL620Q150B 2－7


0:0000H



未使用領域


（2K バイト）


0:0F000H SFR 領域

0:0FFFFH 7:0FFFFH



ROM 参照領域


未使用領域

8:0FC00H テストデータ領域

8:0FFFFH F:0FFFFH



【注意】・RAM 領域の内容は，電源投入時およびシステムリセット時に不定となります。ソフトウェアで初期化してくださ

い。・プログラム・メモリ空間のセグメント 0 とデータ・メモリ空間のセグメント 0 は別々の空間ですが，データ・メモリ

空間の ROM ウインドウ領域を通してプログラム・メモリ空間のセグメント 0 の内容を読み出すことができます。

ただし，ML620Q153B／ML620Q156B／ML620Q159B の 0：0E000H～0：0FFFFH は，RAM，SFR 領域と

重なっているため読み出すことができません。セグメント 8 の ROM 参照領域から読み出してください。・セグメント 8 は，プログラム・メモリ空間のセグメント 0 のミラー領域です。セグメント 8 の ROM 参照領域からは，

プログラム・メモリ空間のセグメント 0 の内容を読み出すことができます。・セグメント F は，セグメント 7 のミラー領域です。セグメント F のデータ・フラッシュ参照領域からは，セグメント 7のデータ・フラッシュ領域の内容を読み出すことができます。


FJUL620Q150B 2－8

2.4 命令長

命令は 16 ビット長です。

2.5 データタイプ

バイト（8 ビット），およびワード（16 ビット）のデータタイプがサポートされています。

2.6 レジスタ説明

2.6.1 レジスタ一覧

アドレス名称略称（Byte）略称（Word） R/W サイズ初期値

0F000H データセグメントレジスタ DSR － R/W 8 00H

2.6.2 データセグメントレジスタ（DSR）アドレス:0F000H アクセス:R/W アクセスサイズ:8 ビット初期値:00H

7 6 5 4 3 2 1 0 DSR －－－－ DSR3 DSR2 DSR1 DSR0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 DSR は，データセグメントを保持するための特殊機能レジスタ（SFR）です。 DSR の詳細については，『nX－U16/100 コアインストラクションマニュアル』を参照してください。ビットの説明

· DSR3-DSR0（ビット 3～0）

DSR3 DSR2 DSR1 DSR0 説明 0 0 0 0 データセグメント 0（初期値） 0 0 0 1

使用禁止

0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 データセグメント 7 1 0 0 0 データセグメント 8 1 0 0 1

使用禁止

1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 データセグメント F

第 3 章リセット機能

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 3 章リセット機能

FJUL620Q150B 3－1

3 リセット機能

3.1 概要

本 LSI は，以下の 5 つのリセット機能を搭載しています。いずれかのリセットが発生すると，本 LSI はシステムリセットモード

に移行します。 · RESET_N 端子によるリセット · 電源投入時のパワーオン検出によるリセット · ウォッチドッグタイマ（WDT）の二度目のオーバフローによるリセット · BRK 命令実行によるソフトウェアリセット · LLD（Low Level Detector）によるリセット

【注意】

動作電圧範囲以下（1.8V 以下）でのリセット機能の動作は保証しません。リセット IC の使用を推奨します。

3.1.1 特長 · RESET_N 端子にはプルアップ抵抗を内蔵 · ウォッチドッグタイマ（WDT）のオーバフロー時間は，125ms，500ms，2s，8s が選択可能 · リセット発生要因を示すリセットステータスレジスタ（RSTAT）を内蔵 · BRK 命令によるリセットは，CPU のみリセット（RAM 領域，SFR 領域はリセットされません。）

3.1.2 構成

図 3-1 にリセット発生回路の構成を示します。

RSTAT ：リセットステータスレジスタ

図 3-1 リセット発生回路の構成

3.1.3 端子一覧

端子名入出力機能 RESET_N I リセット入力端子

RESET

WDT リセット

RSTAT データバス LLD リセット

パワーオンリセット

RESET_N

VDD


FJUL620Q150B 3－2




0F00CH リセットステータスレジスタ RSTAT － R/W 8 不定

3.2.2 リセットステータスレジスタ（RSTAT）アドレス：0F00CH アクセス：R/W アクセスサイズ：8 ビット初期値：不定

7 6 5 4 3 2 1 0 RSTAT ― RSTR ― LLDR ― WDTR ― POR R/W ― R/W ― R/W ― R/W ― R/W

初期値 0 0/1 0 0/1 0 0/1 0 0/1 RSTAT は，リセットが発生した要因を示す特殊機能レジスタ（SFR）です。リセット発生時，RSTAT の内容は初期化されず，そのリセット発生要因を示すビットが“1”になります。本機能を使用し

てリセット要因を判別する場合は，RSTAT を読み出した後に次のリセット要因判別に備えるため RSTAT に書き込み動

作を行い，RSTAT の内容を“00H”に初期化してください。ビットの説明

· POR（ビット 0） POR は，パワーオンリセットが発生したことを示すフラグです。パワーオンによるリセットが発生した場合に“1”に

なります。

POR 説明 0 パワーオンリセット非発生 1 パワーオンリセット発生

· WDTR（ビット 2）

WDTR は，ウォッチドッグタイマの二度目のオーバフローによるリセットが発生したことを示すフラグです。ウォッ

チドッグタイマのオーバフローによるリセットが発生した場合“1”になります。

WDTR 説明 0 ウォッチドッグタイマリセット非発生 1 ウォッチドッグタイマリセット発生

· LLDR（ビット 4）

LLDR は，LLD（Low Level Detector）リセットが発生したことを示すフラグです。LLD によるリセットが発生した場

合に“1”になります。

LLDR 説明 0 LLD リセット非発生 1 LLD リセット発生


FJUL620Q150B 3－3

· RSTR（ビット 6）

RSTR は，RESET_N 端子リセットが発生したことを示すフラグです。RESET_N 端子によるリセットが発生した場

合に“1”になります。

RSTR 説明 0 RESET_N 端子リセット非発生 1 RESET_N 端子リセット発生

【注意】

・電源投入時にパワーオンリセットが発生しなかった場合にも POR ビットが“1”になる可能性があります。電源投

入を判別する場合は，電源投入時にランダム値となる RAM を使い，事前に書き込んだ RAM の内容が変化して

いるかを確認して判断してください。


FJUL620Q150B 3－4

3.3 動作説明

3.3.1 システムリセットモードの動作システムリセットは，全ての処理に対して最優先され，それまでの処理は中断されます。システムリセットモードへの移行には，以下に示す要因があります。

・RESET_N 端子によるリセット・電源投入時のパワーオン検出によるリセット・ウォッチドッグタイマ（WDT）オーバフローによるリセット・BRK 命令実行によるソフトウェアリセット（※CPU のみリセット）・LLD（Low Level Detector）によるリセット

システムリセットモードでは，以下の処理が実行されます。（１）電源回路が初期化されます。ただし BRK 命令実行によるリセットでは初期化されません。電源回路については，

「第 27 章電源回路」を参照してください。（２）初期値が不定でない全ての特殊機能レジスタ（SFR）が初期化されます。ただし，BRK 命令実行によるソフトウェア

リセットでは初期化されません。SFR の初期値については，「付録 A レジスタ一覧」を参照してください。（３） CPU が初期化されます。

・ CPU 内の全てのレジスタが初期化されます。・プログラム･メモリの 0000H，0001H 番地の内容がスタック･ポインタ（SP）にセットされます。・プログラム･メモリの 0002H，0003H 番地の内容がプログラム･カウンタ（PC）にセットされます。ただし BRK 命令

によるリセットにおいてプログラム･ステータスワード（PSW）の割込みレベル（ELEVEL）が 1 以下の場合は，プロ

グラム･メモリの 0004H，0005H 番地の内容がプログラム･カウンタ（PC）にセットされます。BRK 命令については，

『nX-U16/100 コアインストラクションマニュアル』を参照してください。【注意】

・システムリセットモードでは，データ・メモリ（RAM）の内容と初期値不定の SFR の内容は初期化されず不定です。

ソフトウェアにて初期化してください。・BRK 命令によるシステムリセットモードでは，全ての SFR が初期化されません。ソフトウェアにて初期化してくださ

い。

第 4 章 MCU 制御機能

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 4 章 MCU 制御機能

FJUL620Q150B 4－1

4 MCU制御機能

4.1 概要

本 LSI の動作状態は，システムリセットモードも含め以下の 4 つに分類されます。

(1) システムリセットモード (2) プログラム動作モード (3) HALT モード (4) STOP モード

システムリセットモードに関しては，「第 3 章リセット機能」を参照してください。また本 LSI は，使わない機能の回路の動作をパワーダウン（レジスタリセット＆クロック停止）することで，より消費電流を減

らすことができるブロック制御機能を持っています。

4.1.1 特長 · CPU が動作を停止し，周辺回路のみ動作している HALT モードを搭載 · 低速発振および高速発振が停止する STOP モードを搭載 · STOP モードへの移行を制御するストップコードアクセプタ機能を内蔵 · 使わない機能ブロック回路の動作をパワーダウン（レジスタリセット＆クロック停止）させるブロック制御機能を内蔵

4.1.2 構成

図 4-1 に動作状態遷移図を示します。

図 4-1 動作状態遷移図

システムリセットモード

リセットまたは BRK 命令

リセット解除

プログラム動作モード

HALT モード STOP モード

リセット

リセット

STP=“1”

外部割込み

HLT=“1” 割込み

電源投入


FJUL620Q150B 4－2




0F008H ストップコードアクセプタ STPACP － W 8 00H 0F009H スタンバイコントロールレジスタ SBYCON － W 8 00H 0F068H ブロックコントロールレジスタ 0 BLKCON0 － R/W 8 00H 0F06AH ブロックコントロールレジスタ 2 BLKCON2 － R/W 8 00H 0F06BH ブロックコントロールレジスタ 3 BLKCON3 － R/W 8 00H 0F06CH ブロックコントロールレジスタ 4 BLKCON4 － R/W 8 00H 0F06EH ブロックコントロールレジスタ 6 BLKCON6 － R/W 8 00H 0F06FH ブロックコントロールレジスタ 7 BLKCON7 － R/W 8 00H


FJUL620Q150B 4－3

4.2.2 ストップコードアクセプタ（STPACP）

アドレス：0F008H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 STPACP d7 d6 d5 d4 d3 d2 d1 d0 R/W W W W W W W W W

初期値 0 0 0 0 0 0 0 0 STPACP は，STOP モードへの移行を許可する書き込み専用の特殊機能レジスタ（SFR）です。 STPACP を読み出すと，“00H”が読み出されます。 STPACP にデータを“5nH”,“0AnH”（n=0～0FH）の順序で書き込むと STOP モードへの移行が一度だけ許可状態にな

り，この状態でスタンバイコントロールレジスタ（SBYCON）の STP ビットを“1”にすると STOP モードに移行します。STOPモードが解除されると STOP モードへの移行は禁止状態になります。 STPACP に“5nH”を書き込む命令と“0AnH”を書き込む命令の間に他の命令が実行されても STOP モードへの移行は

許可状態になります。ただし，“5nH”を書き込み後に“0AnH”以外のデータを STPACP に書き込むと“5nH”書き込みが

無効となるため，再度“5nH”から書き込む必要があります。また，フェイルセーフとして以下の手順で STOP モードに移行することを推奨します。 1. ストップコードアクセプタを使って STOP モードへの移行を許可状態にする。 2. STOP モード解除に使用する割込みを設定する。 3. SBYCON の STP を“1”にして STOP モードに移行する。システムリセット時，STOP モードへの移行は禁止状態です。

【注意】

nX-U16/100 コアのプログラム・ステータスワード（PSW）のマスタ・インタラプト・イネーブル・フラグ（MIE）が“0”で，

割込み許可フラグと割込み要求フラグが共に“1” の状態では，STOP モードへの移行は許可状態になりません。


FJUL620Q150B 4－4

4.2.3 スタンバイコントロールレジスタ（SBYCON）


7 6 5 4 3 2 1 0 SBYCON －－－－－－ STP HLT R/W －－－－－－ W W

初期値 0 0 0 0 0 0 0 0 SBYCON は，MCU の動作モードを制御する特殊機能レジスタ（SFR）です。

ビットの説明

· HLT（ビット 0） HLT は，HALT モードを設定するビットです。HLT ビットを“1”にすると HALT モードに移行します。ノンマスカ

ブル割込み要求，もしくは許可された（割込み許可フラグが”1”の状態で）割込み要求が発生すると，HLT が

“0”になりプログラム動作モードに復帰します。 · STP（ビット 1）

STP は，STOP モードを設定するビットです。STPACP を用いて STOP モードへの移行を許可状態に設定した

状態で STP ビットを“1”にすると STOP モードに移行します。STOP モードへの移行が禁止状態では STP ビット

は“1”になりません。割込み要求が発生すると，STP が“0”になりプログラム動作モードに復帰します。STOP モードを解除できる割

込みについては，「4.3.3 STOP モード」を参照してください。

STP HLT 説明 0 0 プログラム動作モード（初期値） 0 1 HALT モード 1 0 STOP モード 1 1 設定禁止

【注意】

nX-U16/100 コアのプログラム・ステータスワード（PSW）のマスタ・インタラプト・イネーブル・フラグ（MIE）が“0”で，

割込み許可フラグと割込み要求フラグが共に“1”となる条件では，HALT モードと STOP モードに移行しません。 MIE が“0”の状態でマスカブル割込み（許可ビットを持つ割込み）が発生した場合は，STOP モードおよび HALT モ

ードが解除されるのみで割込み処理には移行しません。PSW の詳細については，『nX－U16/100 コアインストラ

クションマニュアル』を参照してください。


FJUL620Q150B 4－5

4.2.4 ブロックコントロールレジスタ 0（BLKCON0）

アドレス：0F068H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON0 －－－－－－ DTM1 DTM0 R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 BLKCON0 は，各ブロックの動作を制御する特殊機能レジスタ（SFR）です。

ビットの説明

· DTM0（ビット 0） DTM0 は，タイマ 0 の動作を制御するビットです。

DTM0 説明

0 タイマ 0 動作許可（初期値） 1 タイマ 0 動作禁止

· DTM1（ビット 1）

DTM1 は，タイマ 1 の動作を制御するビットです。

DTM１説明 0 タイマ 1 動作許可（初期値） 1 タイマ 1 動作禁止

【注意】

・任意のビットを“1”にセット（動作禁止）すると該当するブロックの機能がリセットされ（全てのレジスタは初期化さ

れます），さらに該当ブロックへのクロック供給が停止します。当ビットが“1”にセットされている時は，該当するブロ

ックの全てのレジスタへの書き込みは無効となり，レジスタを読み出した場合は初期値を読み出します。該当ブロ

ックの機能をご使用の際には，必ず本ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してく

ださい。・タイマ動作についての詳細は，「第 8 章 8 ビットタイマ」を参照してください。


FJUL620Q150B 4－6


アドレス：0F06AH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON2 DI2C0 －－－ DUA1 DUA0 － DSIO0 R/W R/W －－－ R/W R/W － R/W


ビットの説明

· DSIO0（ビット 0） DSIO0 は，同期式シリアルポート 0 の動作を制御するビットです。

DSIO0 説明

0 同期式シリアルポート 0 動作許可（初期値） 1 同期式シリアルポート 0 動作禁止

· DUA0（ビット 2）

DUA0 は，UART0 の動作を制御するビットです。

DUA0 説明 0 UART0 動作許可（初期値） 1 UART0 動作禁止

· DUA1（ビット 3）

DUA1 は，UART1 の動作を制御するビットです。

DUA1 説明 0 UART1 動作許可（初期値） 1 UART1 動作禁止

· DI2C0（ビット 7）

DI2C0 は，I2C バス・インタフェースの動作を制御するビットです。

DI2C0 説明 0 I2C バス・インタフェース動作許可（初期値） 1 I2C バス・インタフェース動作禁止

【注意】





ださい。・I2C動作についての詳細は，「第14章 I2Cバス・インタフェース」を参照してください。・UART 動作についての詳細は，「第 13 章 UART」を参照してください。・SSIO 動作についての詳細は，「第 12 章同期式シリアルポート（SSIO）」を参照してください。


FJUL620Q150B 4－7


アドレス：0F06BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON3 － DCMP －－－－－－ R/W － R/W －－－－－－


ビットの説明

· DCMP（ビット 6） DCMP は，コンパレータの動作を制御するビットです。

DCMP 説明

0 コンパレータ動作許可（初期値） 1 コンパレータ動作禁止

【注意】





ださい。・コンパレータ動作についての詳細は，「第25章アナログコンパレータ」を参照してください。


FJUL620Q150B 4－8

4.2.7 ブロックコントロールレジスタ 4（BLKCON4）アドレス：0F06CH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON4 －－－－－－－ DSAD R/W －－－－－－－ R/W


ビットの説明

· DSAD（ビット 0） DSAD は，逐次比較型 A/D コンバータの動作を制御するビットです。

DSAD 説明

0 逐次比較型 A/D コンバータ動作許可（初期値） 1 逐次比較型 A/D コンバータ動作禁止

【注意】





ださい。・逐次比較型 A/D コンバータ動作についての詳細は，「第 24 章逐次比較型 A/D コンバータ」を参照してください。


FJUL620Q150B 4－9


アドレス：0F06EH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON6 －－－－ DTMB DTMA DTM9 DTM8 R/W －－－－ R/W R/W R/W R/W


ビットの説明

· DTM8（ビット 0） DTM8 は，16 ビットタイマ 8 の動作を制御するビットです。

DTM8 説明

0 16 ビットタイマ 8 動作許可（初期値） 1 16 ビットタイマ 8 動作禁止

· DTM9（ビット 1）

DTM9 は，16 ビットタイマ 9 の動作を制御するビットです。

DTM9 説明 0 16 ビットタイマ 9 動作許可（初期値） 1 16 ビットタイマ 9 動作禁止

· DTMA（ビット 2）

DTMA は，16 ビットタイマ A の動作を制御するビットです。

DTMA 説明 0 16 ビットタイマ A 動作許可（初期値） 1 16 ビットタイマ A 動作禁止

· DTMB（ビット 3）

DTMB は，16 ビットタイマ B の動作を制御するビットです。

DTMB 説明 0 16 ビットタイマ B 動作許可（初期値） 1 16 ビットタイマ B 動作禁止

【注意】





ださい。・タイマ動作についての詳細は，「第 9 章 16 ビットタイマ」を参照してください。


FJUL620Q150B 4－10


アドレス：0F06FH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON7 －－－－ DPW7 DPW6 DPW5 DPW4 R/W －－－－ R/W R/W R/W R/W


ビットの説明

· DPW4（ビット 0） DPW4 は，PWM4 の動作を制御するビットです。

DPW4 説明

0 PWM4 動作許可（初期値） 1 PWM4 動作禁止

· DPW5（ビット 1）

DPW5 は，PWM5 の動作を制御するビットです。

DPW5 説明 0 PWM5 動作許可（初期値） 1 PWM5 動作禁止







【注意】





ださい。・PWM 動作についての詳細は，「第 11 章 PWM」を参照してください。


FJUL620Q150B 4－11

4.3 動作説明

4.3.1 プログラム動作モードプログラム動作モードとは，CPU が命令を順次実行している状態です。パワーオンリセット，RESET_N端子リセット，WDT オーバフローリセットの場合，システムリセットモード解除後にプログラ

ム･メモリ（ROM）の 0002H，0003H 番地に設定されたアドレスから命令を実行します。 BRK 命令によるリセットの場合，システムリセットモード解除後にプログラムメモリの 0004H，0005H 番地に設定されたア

ドレスから命令を実行します。ただし，BRK 命令実行時にプログラム･ステータスワード（PSW）の割込みレベルビット

（ELEVEL）の値が 02H 以上の場合（ノンマスカブル割込み発生後）は，0002H，0003H 番地に設定されたアドレスから

命令を実行します。 BRK 命令と PSW の詳細については，『nX－U16/100 コアインストラクションマニュアル』を，リセット機能については，

「第 3 章リセット機能」を参照してください。

4.3.2 HALTモード HALT モードとは，CPU が命令の実行を中断し，周辺回路のみ動作している状態です。スタンバイコントロールレジスタ（SBYCON）の HLT ビットを“1”にすると HALT モードに移行します。ノンマスカブル割込み要求，もしくは割込み許可レジスタ（IE0～IE7）で許可された割込み要求が発生すると，次のシス

テムクロック（SYSTEMCLK）の立ち下りエッジで HLT ビットは“0”になり，HALT モードは解除されプログラム動作モード

に復帰します。図 4-2 に HALT モードの動作波形を示します。

CPU クロック

SYSTEMCLK

プログラム動作モード HALT モード

割込み要求

プログラム動作モード

HLT ビット

図 4-2 HALT モードの動作波形【注意】

HALT モード解除から割込みに移行するまでに最大 2 命令が実行されますので，HLT ビットを“1”に設定した命令

の次には NOP 命令を 2 個置いてください。nX-U16/100 コアのプログラム・ステータスワード（PSW）のマスタ・イン

タラプト・イネーブル・フラグ（MIE）が“1”の場合は，この 2 個の NOP 命令実行後に，割込み移行サイクル（システ

ムクロック 3 クロック）が実行され，割込みルーチンの命令実行が開始されます。MIE が“0”の場合は 2 個の NOP命令実行後，割込みには移行せず，NOP 命令の次から命令実行を継続します。


FJUL620Q150B 4－12

4.3.3 STOPモード

STOP モードとは，低速発振，および高速発振が停止している状態で，CPU および周辺回路は動作を停止します。ストップコードアクセプタ（STPACP）に“5nH”,“0AnH”（n=0～0FH）を順に書き込み STOP モードへの移行を許可状態

にし，スタンバイコントロールレジスタ（SBYCON）の STP ビットを“1”にすると STOP モードに移行します。STOP モード

になると STOP モードへの移行は禁止状態になります。割込み要求が発生すると STP ビットは“0”になり，STOP モードは解除され，プログラム動作モードに復帰します。以下

に STOP モードを解除できる割込みを示します。 ü P00～P05，P30，P31 端子割込み ü 同期式シリアルポート 0 割込み（外部クロック動作時） ü 16 ビットタイマ 8，9，A，B 割込み（外部クロック動作時） ü コンパレータ 0 割込み（立ち上がりエッジ，立ち下がりエッジ，両エッジ割込み選択時） ü PWM4～7 割込み（外部クロック動作時）

4.3.3.1 CPU 低速クロック動作時の STOP モード

ストップコードアクセプタ（STPACP）を使って STOP モードへの移行を許可した状態で SBYCON の STP ビットを“1”に

すると STOP モードに移行し，低速発振，および高速発振が停止します。割込み許可された（割込み許可フラグが“1”の状態で）割込み要求が発生すると STP ビットは“0”になり低速発振が再

開されます。また，STOP モード移行前に高速クロックが発振状態であった場合は，高速発振も発振を再開します。

STOP モード移行前に高速クロックが発振停止状態であった場合は，高速発振は開始されません。 STOP モードからの復帰動作は，コードオプションで選択した低速発振モード，および周波数コントロールレジスタ 0（FCON0）で選択した高速発振モードにより異なります。各発振モードでの CPU 低速クロック動作時の STOP モード動

作波形を図 4-3～図 4-6 に示します。なお，コードオプションにより低速発振モードに低速水晶発振を選択した場合は，STOP モード解除時に低速クロックは，

低速クロックバックアップモード（高速 RC 発振の約 2.097MHz を分周した約 32.77kHz）に移行するため，プログラム動

作復帰後に低速水晶発振への切り替え処理が必要になります。また，コードオプションにより低速発振モードに低速水晶発振を選択し，かつ高速発振モードに PLL 発振を選択した場

合は，STOPモード解除時に高速クロックは，高速クロックバックアップモード（高速RC発振の約2.097MHz）に移行する

ため，プログラム動作復帰後に PLL 発振への切り替えが必要になります。クロックバックアップモードの詳細については，「第 6 章クロック生成回路」を参照してください。クロックバックアップ割

込み（CKCINT）については「第 5 章割込み」を参照してください。【注意】

STOP モード解除から割込みに移行するまでに最大 2 命令が実行されますので，STP ビットを“1”に設定した命令



ムクロック 3 クロック）が実行され，割込みルーチンの命令実行が開始されます。MIE が“0”の場合は 2 個の NOP命令実行後，割込みには移行せず，NOP 命令の次から命令実行を継続します。


FJUL620Q150B 4－13

図 4-3 に低速発振にコードオプションで低速 RC 発振を選択し，高速クロックに高速 RC 発振を選択した場合の CPU 低

速クロック動作時の STOP モード動作波形を示します。

図 4-3 CPU 低速クロック動作時の STOP モード動作波形（低速 RC 発振および高速 RC 発振）

図 4-4 に低速発振にコードオプションで低速 RC 発振を選択し，高速クロックに PLL 発振を選択した場合の CPU 低速

クロック動作時の STOP モード動作波形を示します。

図 4-4 CPU 低速クロック動作時の STOP モード動作波形（低速 RC 発振および PLL 発振）

SYSTEMCLK

PLL 発振 PLL 発振 PLL 発振波形

STP ビット

LSCLK

OSCLK，HSCLK

プログラム動作モード STOP モードプログラム動作モード

割込み要求

低速 RC 発振 16 カウント

低速 RC 発振低速 RC 発振波形

低速 RC 発振波形低速 RC 発振波形

PLL 発振 PLL 発振

SYSTEMCLK

高速 RC 発振高速 RC 発振高速 RC 発振波形

STP ビット

LSCLK

OSCLK，HSCLK


割込み要求



高速 RC 発振 16 カウント

低速 RC 発振波形低速 RC 発振波形

高速 RC 発振高速 RC 発振

PLL 発振 4096 カウント


FJUL620Q150B 4－14

図 4-5 に低速発振にコードオプションで低速水晶発振を選択し，高速クロックに高速 RC 発振を選択した場合の CPU低速クロック動作時の STOP モード動作波形を示します。低速発振開始時間（TXTL）については「付録 C 電気的特性」を参照してください。

図 4-5 CPU 低速クロック動作時の STOP モード動作波形（低速水晶発振および高速 RC 発振）

SYSTEMCLK

STP ビット

LSCLK

OSCLK，HSCLK


割込み要求

TXTL 低速水晶発振 8192 カウント

低速水晶発振低速水晶発振波形

高速 RC 発振波形


クロックバックアップ

割込み要求


高速 RC 発振から分周した約 32.77kHz

低速水晶発振波形

低速水晶発振波形





FJUL620Q150B 4－15

図 4-6 に低速発振にコードオプションで低速水晶発振を選択し，高速クロックに PLL 発振を選択した場合の CPU 低速

クロック動作時の STOP モード動作波形を示します。低速発振開始時間（TXTL）については「付録 C 電気的特性」を参照してください。

図 4-6 CPU 低速クロック動作時の STOP モード動作波形（低速水晶発振および PLL 発振）

SYSTEMCLK

PLL 発振波形 PLL 発振波形 PLL 発振波形

STP ビット

LSCLK

PLL 発振波形高速 RC 発振約 2.097MHz OSCLK，HSCLK


割込み要求






割込み要求

高速 RC 発振



高速 RC 発振から分周した約 32.77kHz 低速水晶発振波形



FJUL620Q150B 4－16

4.3.3.2 CPU 高速クロック動作時の STOP モード

CPU が高速クロックで動作している場合に，ストップコードアクセプタ（STPACP）を使って STOP モードへの移行を許可

した状態で SBYCON の STP ビットを“1”にすると STOP モードに移行し，高速発振，および低速発振が停止します。割込み許可された（割込み許可フラグが“1”の状態で）割込み要求が発生すると STP ビットは“0”になり高速発振，およ

び低速発振が再開されます。 STOP モードからの復帰動作は，コードオプションで選択した低速発振モード，および周波数コントロールレジスタ 0（FCON0）で選択した高速発振モードにより異なります。各発振モードでの CPU 低速クロック動作時の STOP モード動

作波形を図 4-7～図 4-10 に示します。なお，コードオプションにより低速発振モードに低速水晶発振を選択した場合は，STOP モード解除時に低速クロックは，

低速クロックバックアップモード（高速 RC 発振の約 2.097MHz を分周した約 32.77kHz）に移行するため，プログラム動

作復帰後に低速水晶発振への切り替え処理が必要になります。また，コードオプションにより低速発振モードに低速水晶発振を選択し，かつ高速発振モードに PLL 発振を選択した場

合は，STOPモード解除時に高速クロックは，高速クロックバックアップモード（高速RC発振の約2.097MHz）に移行する

ため，プログラム動作復帰後に PLL 発振への切り替えが必要になります。クロックバックアップモードの詳細については，「第 6 章クロック生成回路」を参照してください。クロックバックアップ割

込み（CKCINT）については「第 5 章割込み」を参照してください。【注意】

STOP モード解除から割込みに移行するまでに最大 2 命令が実行されますので，STP ビットを“1”に設定した命令



ムクロック 3 クロック）が実行され，割込みルーチンの命令実行が開始されます。MIE が“0”の場合は，2 個の NOP命令実行後，割込みには移行せず，NOP 命令の次から命令実行を継続します。

図 4-7 に低速発振にコードオプションで低速 RC 発振を選択し，高速クロックに高速 RC 発振を選択した場合の CPU 高

速クロック動作時の STOP モード動作波形を示します。

図 4-7 CPU 高速クロック動作時の STOP モード動作波形（低速 RC 発振および高速 RC 発振）

SYSTEMCLK

高速 RC 発振波形高速 RC 発振高速 RC 発振波形

STP ビット

LSCLK

高速 RC 発振 OSCLK，HSCLK


割込み要求





高速 RC 発振高速 RC 発振波形


FJUL620Q150B 4－17

図 4-8 に低速発振にコードオプションで低速 RC 発振を選択し，高速クロックに PLL 発振を選択した場合の CPU 高速

クロック動作時の STOP モード動作波形を示します。

図 4-8 CPU 高速クロック動作時の STOP モード動作波形（低速 RC 発振および PLL 発振）

図 4-9 に低速発振にコードオプションで低速水晶発振を選択し，高速クロックに高速 RC 発振を選択した場合の CPU高速クロック動作時の STOP モード動作波形を示します。低速発振開始時間（TXTL）については「付録 C 電気的特性」を参照してください。

図 4-9 CPU 高速クロック動作時の STOP モード動作波形（低速水晶発振および高速 RC 発振）

SYSTEMCLK

STP ビット

LSCLK

OSCLK，HSCLK


割込み要求






割込み要求



低速水晶発振波形高速 RC 発振から分周した約 32.77kHz



SYSTEMCLK

PLL 発振 PLL 発振 PLL 発振波形

STP ビット

LSCLK

OSCLK，HSCLK


割込み要求







FJUL620Q150B 4－18

図 4-10 に低速発振にコードオプションで低速水晶発振を選択し，高速クロックに PLL 発振を選択した場合の CPU 高速

クロック動作時の STOP モード動作波形を示します。低速発振開始時間（TXTL）については「付録 C 電気的特性」を参照してください。

図 4-10 CPU 高速クロック動作時の STOP モード動作波形（低速水晶発振および PLL 発振）

SYSTEMCLK

PLL 発振波形 PLL 発振 PLL 発振波形

STP ビット

LSCLK

PLL 発振高速 RC 発振約 2.097MHz OSCLK，HSCLK


割込み要求






割込み要求

高速 RC 発振




PLL 発振高速 RC 発振約 2.097MHz


FJUL620Q150B 4－19

4.3.3.3 STOP/HALT モードからの復帰動作についての注意事項

STOP モード，および HALT モードからの復帰は，プログラム･ステータス･ワード（PSW）の割込みレベル（ELEVEL），マ

スタ･インタラプト･イネーブル･フラグ（MIE），割込み許可レジスタ（IE0～7）の内容，および割込みがノンマスカブル割

込みかマスカブル割込みかによっても動作が異なります。 PSW の詳細については，『nX－U16/100 コアインストラクションマニュアル』を，IE レジスタや IRQ レジスタについては，

「第 5 章割込み」を参照してください。表 4-1，および表 4-2 に STOP/HALT モードからの復帰動作一覧を示します。

表 4-1 STOP / HALT モードからの復帰動作一覧（ノンマスカブル割込みの場合） ELEVEL MIE IEn.m IRQn.m STOP / HALT モードからの復帰動作

＊＊－ 0 STOP / HALT モードから復帰しません。

3 ＊－ 1 STOP / HALT モードから復帰後，STP / HLT ビットを“1”にセットした命令

の次の命令からプログラム動作を再開します。割込みルーチンには移行し

ません。

0,1,2 ＊－ 1 STOP / HALT モードから復帰後，STP / HLT ビットを“1”にセットした命令

の次の命令からプログラム動作を再開し，割込みルーチンに移行します。

表 4-2 STOP / HALT モードからの復帰動作一覧（マスカブル割込みの場合） ELEVEL MIE IEn.m IRQn.m STOP / HALT モードからの復帰動作

＊＊＊ 0 STOP / HALT モードから復帰しません。

＊＊ 0 1 ＊ 0 1 1 STOP / HALT モードから復帰後，STP / HLT ビットを“1”にセットした命令

の次の命令からプログラム動作を再開します。割込みルーチンには移行し

ません。 2,3 1 1 1

0,1 1 1 1 STOP / HALT モードから復帰後，STP / HLT ビットを“1”にセットした命令

の次の命令からプログラム動作を再開し，割込みルーチンに移行します。プログラム･ステータス･ワード（PSW）の割込みレベル（ELEVEL）は，CPU の割込み状態を示すビットです。割込み移行

時および割込みからの復帰時にハードウェアによって設定されます。・ELEVEL が“0”の場合は，CPU が全ての割込み（ノンマスカブル割込み，マスカブル割込み，およびソフトウェア割

込み）を処理していない状態を示します。・ELEVEL が“1”の場合は，CPU がマスカブル割込み，もしくはソフトウェア割込みを処理している状態を示します。・ELEVEL が“2”の場合は，CPU がノンマスカブル割込みを処理している状態を示します。・ELEVEL が“3”の場合は，CPU がエミュレータ専用の割込みレベルです。通常アプリケーションでは使用しません。


FJUL620Q150B 4－20

4.3.4 ブロック制御機能

本ブロック制御機能を使い，使わない機能の回路の動作を完全に止めることで，より消費電流を減らすことができます。各ブロックコントロールレジスタの各ビットの初期値は“0”で，各ブロックの動作は許可されています。任意のビットを“1”

にセット（動作禁止）すると該当するブロックの機能がリセットされ（全てのレジスタは初期化されます），さらに該当ブロッ

クへのクロック供給が停止します。当ビットが“1”にセットされている時は，該当するブロックの全てのレジスタへの書き込

みは無効となり，レジスタを読み出した場合は初期値を読み出します。該当ブロックの機能をご使用の際には，必ず本

ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してください。 BLKCON0，6 レジスタはタイマの回路の動作を制御（許可／禁止）します。 BLKCON2 レジスタは I2C バス・インタフェース，UART，同期式シリアルポート（SSIO）の回路の動作を制御（許可／禁

止）します。 BLKCON3 レジスタはアナログコンパレータの回路の動作を制御（許可／禁止）します。 BLKCON4 レジスタは逐次比較型 A/D コンバータの回路の動作を制御（許可／禁止）します。 BLKCON7 レジスタは PWM の回路の動作を制御（許可／禁止）します。【注意】・ブロックコントロールレジスタの任意のビットを“1”にセットすると該当する機能の全てのレジスタが初期化されます。・各ブロックの動作詳細や注意事項については各章を参照してください。

第 5 章割込み

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 5 章割込み

FJUL620Q150B 5－1

5 割込み

5.1 概要

本 LSI は，外部割込みと内部割込み，およびソフトウェア割込み（SWI）を持っています。各割込みの詳細については，以下の章を参照してください。

「第 7 章タイムベースカウンタ｣「第 8 章 8 ビットタイマ｣「第 9 章 16 ビットタイマ｣「第 10 章ウォッチドッグタイマ」「第 11 章 PWM」「第 12 章同期式シリアルポート｣「第 13 章 UART｣「第 14 章 I2C バス・インタフェース｣

「第 24 章逐次比較型 A/D コンバータ」「第 25 章アナログコンパレータ」「第 26 章 LLD 回路｣「第 31 章外部割込み制御回路｣

5.1.1 特長 · ノンマスカブル割込み 2 要因（内部要因 2） · マスカブル割込み（下記表参照）

商品割込み要因数 ML620Q151B/ML620Q152B/ML620Q153B 27 要因（内部要因：20，外部要因：7） ML620Q154B/ML620Q155B/ML620Q156B 28 要因（内部要因：20，外部要因：8） ML620Q157B/ML620Q158B/ML620Q159B 28 要因（内部要因：20，外部要因：8）

· ソフトウェア割込み（SWI）最大 64 要因 · 外部割込みはエッジの選択，サンプリング有無が選択可能（「第 31 章外部割込み制御回路）参照） · マスカブル割込みは，割込み要因毎に，4 レベルの割込みレベルを設定可能 · 割込みレベル値の設定により，設定レベル以下の割込み発生をマスク可能


FJUL620Q150B 5－2




0F010H 割込み許可レジスタ 0 IE0 － R/W 8 00H 0F011H 割込み許可レジスタ 1 IE1 － R/W 8 00H 0F012H 割込み許可レジスタ 2 IE2 － R/W 8 00H 0F013H 割込み許可レジスタ 3 IE3 － R/W 8 00H 0F014H 割込み許可レジスタ 4 IE4 － R/W 8 00H 0F015H 割込み許可レジスタ 5 IE5 － R/W 8 00H 0F016H 割込み許可レジスタ 6 IE6 － R/W 8 00H 0F017H 割込み許可レジスタ 7 IE7 － R/W 8 00H 0F018H 割込み要求レジスタ 0 IRQ0 － R/W 8 00H 0F019H 割込み要求レジスタ 1 IRQ1 － R/W 8 00H 0F01AH 割込み要求レジスタ 2 IRQ2 － R/W 8 00H 0F01BH 割込み要求レジスタ 3 IRQ3 － R/W 8 00H 0F01CH 割込み要求レジスタ 4 IRQ4 － R/W 8 00H 0F01DH 割込み要求レジスタ 5 IRQ5 － R/W 8 00H 0F01EH 割込み要求レジスタ 6 IRQ6 － R/W 8 00H 0F01FH 割込み要求レジスタ 7 IRQ7 － R/W 8 00H 0F020H 割込みレベル制御イネーブルレジスタ ILENL

ILEN R/W 8/16 00H

0F021H 予約レジスタ－－－ 00H 0F022H 現割込み要求レベルレジスタ CILL

CIL R/W 8/16 00H

0F023H 予約レジスタ－－－ 00H 0F024H 予約レジスタ－－－－ 00H 0F025H 割込みレベル制御レジスタ 01 ILC01 － R/W 8 00H 0F026H 割込みレベル制御レジスタ 10 ILC10

ILC1W R/W 8/16 00H

0F027H 割込みレベル制御レジスタ 11 ILC11 R/W 8 00H 0F028H 割込みレベル制御レジスタ 20 ILC20

ILC2W R/W 8/16 00H

0F029H 割込みレベル制御レジスタ 21 ILC21 R/W 8 00H 0F02AH 割込みレベル制御レジスタ 30 ILC30

ILC3W R/W 8/16 00H

0F02BH 割込みレベル制御レジスタ 31 ILC31 R/W 8 00H 0F02CH 割込みレベル制御レジスタ 40 ILC40

ILC4W R/W 8/16 00H

0F02DH 予約レジスタ－－－ 00H 0F02EH 予約レジスタ－

ILC5W －－ 00H

0F02FH 割込みレベル制御レジスタ 51 ILC51 R/W 8 00H 0F030H 割込みレベル制御レジスタ 60 ILC60

ILC6W R/W 8/16 00H


ILC7W R/W 8/16 00H

0F033H 予約レジスタ－－－ 00H

【注意】

予約レジスタへの書き込み動作は無効となります。読み出した場合は，“0”が読み出されます。


FJUL620Q150B 5－3

5.2.2 割込み許可レジスタ 0（IE0）


7 6 5 4 3 2 1 0 IE0 － ELLD －－－－－－ R/W － R/W －－－－－－

初期値 0 0 0 0 0 0 0 0

IE0 は，各割込み要求ごとに割込みの禁止／許可を制御する特殊機能レジスタ（SFR）です。割込みが受け付けられた際にマスタ・インタラプト・イネーブル・フラグ（MIE）は“0”になりますが，IE0 の当該フラグはリ

セットされません。

ビットの説明 · ELLD（ビット 6）

ELLD は，LLD 割込み（LLDINT）の許可フラグです。

ELLD 説明 0 禁止（初期値） 1 許可


FJUL620Q150B 5－4

5.2.3 割込み許可レジスタ 1（IE1）アドレス：0F011H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IE1 EP31 EP30 EP05 EP04 EP03 EP02 EP01 EP00 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0



ビットの説明 · EP00（ビット 0）

EP00 は，入力ポート P00 端子割込み（P00INT）の許可フラグです。

EP00 説明 0 禁止（初期値） 1 許可

· EP01（ビット 1）



· EP02（ビット 2）



· EP03（ビット 3）



· EP04（ビット 4） EP04 は，入力ポート P04 端子割込み（P04INT）の許可フラグです。

EP04 説明

0 禁止（初期値） 1 許可


FJUL620Q150B 5－5

· EP05（ビット 5）



· EP30（ビット 6）



· EP31（ビット 7）



【注意】 EP05 は，ML620Q151B/ML620Q152B/ML620Q153B には存在しません。


FJUL620Q150B 5－6



7 6 5 4 3 2 1 0 IE2 EI2C0 －－－－ ESAD － ESIO0 R/W R/W －－－－ R/W － R/W

初期値 0 0 0 0 0 0 0 0 IE2 は，各割込み要求ごとに割込みの禁止／許可を制御する特殊機能レジスタ（SFR）です。割込みが受け付けられた際にマスタ・インタラプト・イネーブル・フラグ（MIE）は“0”になりますが，IE2 の当該フラグはリ


ビットの説明 · ESIO0（ビット 0）

ESIO0 は，同期式シリアルポート 0 割込み（SIO0INT）の許可フラグです。

ESIO0 説明 0 禁止（初期値） 1 許可

· ESAD（ビット 2）

ESAD は，逐次比較型 A/D コンバータ割込み（SADINT）の許可フラグです。

ESAD 説明 0 禁止（初期値） 1 許可

· EI2C0（ビット 7）

EI2C0 は，I2C バス 0 割込み（I2C0INT）の許可フラグです。

EI2C0 説明 0 禁止（初期値） 1 許可


FJUL620Q150B 5－7



7 6 5 4 3 2 1 0 IE3 － ECMP0 －－ ETM9 ETM8 ETM1 ETM0 R/W － R/W －－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0



ビットの説明 · ETM0（ビット 0）

ETM0 は，タイマ 0 割込み（TM0INT）の許可フラグです。

ETM0 説明 0 禁止（初期値） 1 許可

· ETM1（ビット 1） ETM1 は，タイマ 1 割込み（TM1INT）の許可フラグです。

ETM1 説明


· ETM8（ビット 2）

ETM8 は，16 ビットタイマ 8 割込み（TMH8INT）の許可フラグです。


· ETM9（ビット 3）

ETM9 は，16 ビットタイマ 9 割込み（TMH9INT）の許可フラグです。


· ECMP0（ビット 6） ECMP0 は，コンパレータ 0 割込み（CMP0INT）の許可フラグです。

ECMP0 説明



FJUL620Q150B 5－8



7 6 5 4 3 2 1 0 IE4 －－－－－－ EUA1 EUA0 R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0



ビットの説明 · EUA0（ビット 0）

EUA0 は，UART0 割込み（UA0INT）の許可フラグです。

EUA0 説明 0 禁止（初期値） 1 許可

· EUA1（ビット 1）

EUA1 は，UART1 割込み（UA1INT）の許可フラグです。

EUA1 説明 0 禁止（初期値） 1 許可


FJUL620Q150B 5－9



7 6 5 4 3 2 1 0 IE5 －－ ETMB ETMA －－－－ R/W －－ R/W R/W －－－－



ビットの説明 · ETMA（ビット 4）

ETMA は，16 ビットタイマ A 割込み（TMHAINT）の許可フラグです。

ETMA 説明 0 禁止（初期値） 1 許可

· ETMB（ビット 5） ETMB は，16 ビットタイマ B 割込み（TMHBINT）の許可フラグです。

ETMB 説明



FJUL620Q150B 5－10



7 6 5 4 3 2 1 0 IE6 ELTBC1 － ELTBC0 － EPW7 EPW6 EPW5 EPW4 R/W R/W － R/W － R/W R/W R/W R/W



ビットの説明 · EPW4（ビット 0）

EPW4 は，PWM4 割込み（PW4INT）の許可フラグです。

EPW4 説明 0 禁止（初期値） 1 許可

· EPW5（ビット 1） EPW5 は，PWM5 割込み（PW5INT）の許可フラグです。

EPW5 説明


· EPW6（ビット 2）



· EPW7（ビット 3）



· ELTBC0（ビット 5）

ELTBC0 は，低速側タイムベースカウンタ 0 割込み（LTBC0INT）の許可フラグです。

ELTBC0 説明 0 禁止（初期値） 1 許可


FJUL620Q150B 5－11

· ELTBC1（ビット 7）




FJUL620Q150B 5－12



7 6 5 4 3 2 1 0 IE7 －－－－ ELTBC2 －－－ R/W －－－－ R/W －－－



ビットの説明 · ELTBC2（ビット 3）




FJUL620Q150B 5－13

5.2.10 割込み要求レジスタ 0（IRQ0）


7 6 5 4 3 2 1 0 IRQ0 － QLLD －－－ QCKC － QWDT R/W － R/W －－－ R/W － R/W

初期値 0 0 0 0 0 0 0 0 IRQ0 は，各割込みごとに割込みを要求する特殊機能レジスタ（SFR）です。ウォッチドッグタイマ割込み（WDTINT）および，クロックバックアップ割込み（CKCINT）は，MIE に依存しないノンマスカ

ブル割込みです。この時，マスタ・インタラプト・イネーブル・フラグ（MIE）の値に関係なく CPU に割込みを要求します。 LLD割込み（LLDINT）は，マスカブル割込みです。この時，割込み許可レジスタ（IE0）の当該フラグが“1”，マスタ・イン

タラプト・イネーブル・フラグ（MIE）が“1”になっていると CPU に割込みを要求します。 IRQ0 の各要求フラグは，MIE の値に関係なく割込み発生により“1”になります。また，IRQ0 の要求フラグをソフトウェア

にて“1”にすることにより割込みを発生させることができます。 IRQ0 の当該フラグは，CPU に割込み要求が受け付けられるとハードウェアにより“0”になります。

ビットの説明

· QWDT（ビット 0） QWDT は，ウォッチドッグタイマ割込み（WDTINT）の要求フラグです。

QWDT 説明

0 要求なし（初期値） 1 要求あり

· QCKC（ビット 2） QCKC は，クロックバックアップ割込み（CKCINT）の要求フラグです。

QCKC 説明


· QLLD（ビット 6）

QLLD は，LLD 割込み（LDDINT）の要求フラグです。

QLLD 説明 0 要求なし（初期値） 1 要求あり

【注意】

・割込み要求レジスタ（IRQ0）への書き込み命令により割込みを要求した場合は，次の 1 命令実行後に割込みに

移行します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C言語で記述する場合は QWDT=0 もしくは QWDT=1，アセンブラ言語で記述する場合は RB QWDT もしくは SB

QWDT と記述してください。


FJUL620Q150B 5－14



7 6 5 4 3 2 1 0 IRQ1 QP31 QP30 QP05 QP04 QP03 QP02 QP01 QP00 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 IRQ1 は，各割込みごとに割込みを要求する特殊機能レジスタ（SFR）です。 IRQ1 の各要求フラグは，IE1 および MIE の値に関係なく割込み発生により“1”になります。この時，割込み許可レジス

タ（IE1）の当該フラグが“1”，マスタ・インタラプト・イネーブル・フラグ（MIE）が“1”になっていると CPU に割込みを要求

します。また，IRQ1 の要求フラグをソフトウェアにて“1”にすることにより割込みを発生させることができます。 IRQ1 の当該フラグは，CPU に割込み要求が受け付けられるとハードウェアにより“0”になります。

ビットの説明

· QP00（ビット 0） QP00 は，入力ポート P00 端子割込み（P00INT）の要求フラグです。

QP00 説明


· QP01（ビット 1） QP01 は，入力ポート P01 端子割込み（P01INT）の要求フラグです。

QP01 説明


· QP02（ビット 2）

QP02 は，入力ポート P02 端子割込み（P02INT）の要求フラグです。

QP02 説明 0 要求なし（初期値） 1 要求あり

· QP03（ビット 3）



· QP04（ビット 4）




FJUL620Q150B 5－15

· QP05（ビット 5）



· QP30（ビット 6）



· QP31（ビット 7）



【注意】・割込み要求レジスタ（IRQ1），もしくは割込み許可レジスタ（IE1）への書き込み命令により割込みを要求した場合

は，次の 1 命令実行後に割込みに移行します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C言語で記述する場合は QP00=0 もしくは QP00=1，アセンブラ言語で記述する場合は RB QP00 もしくは SB

QP00 と記述してください。・QP05 は，ML620Q151B/ML620Q152B/ML620Q153B には存在しません。


FJUL620Q150B 5－16



7 6 5 4 3 2 1 0 IRQ2 QI2C0 －－－－ QSAD － QSIO0 R/W R/W －－－－ R/W － R/W




ビットの説明

· QSIO0（ビット 0） QSIO0 は，同期式シリアルポート 0 割込み（SIO0INT）の要求フラグです。

QSIO0 説明


· QSAD（ビット 2） QSAD は，逐次比較型 A/D コンバータ割込み（SADINT）の要求フラグです。

QSAD 説明


· QI2C0（ビット 7）

QI2C0 は，I2C バス 0 割込み（I2C0INT）の要求フラグです。

QI2C0 説明 0 要求なし（初期値） 1 要求あり


は，次の 1 命令実行後に割込みに移行します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C言語で記述する場合は QSIO0=0 もしくは QSIO0=1，アセンブラ言語で記述する場合は RB QSIO0 もしくは SB

QSIO0 と記述してください。


FJUL620Q150B 5－17



7 6 5 4 3 2 1 0 IRQ3 － QCMP0 －－ QTM9 QTM8 QTM1 QTM0 R/W － R/W －－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

IRQ3 は，各割込みごとに割込みを要求する特殊機能レジスタ（SFR）です。 IRQ3 の各要求フラグは，IE3 および MIE の値に関係なく割込み発生により“1”になります。この時，割込み許可レジス



ビットの説明

· QTM0（ビット 0） QTM0 は，タイマ 0 割込み（TM0INT）の要求フラグです。

QTM0 説明


· QTM1（ビット 1）

QTM1 は，タイマ 1 割込み（TM1INT）の要求フラグです。

QTM1 説明 0 要求なし（初期値） 1 要求あり


QTM8 は，16 ビットタイマ 8 割込み（TMH8INT）の要求フラグです。



QTM9 は，16 ビットタイマ 9 割込み（TMH9INT）の要求フラグです。



FJUL620Q150B 5－18

· QCMP0（ビット 6）

QCMP0 は，コンパレータ 0 割込み（CMP0INT）の要求フラグです。

QCMP0 説明 0 要求なし（初期値） 1 要求あり


は，次の 1 命令実行後に割込みに移行します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C言語で記述する場合は QTM0=0 もしくは QTM0=1，アセンブラ言語で記述する場合は RB QTM0 もしくは SB

QTM0 と記述してください。


FJUL620Q150B 5－19


アドレス：0F01CH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ4 －－－－－－ QUA1 QUA0 R/W －－－－－－ R/W R/W




ビットの説明

· QUA0（ビット 0） QUA0 は，UART0 割込み（UA0INT）の要求フラグです。

QUA0 説明


· QUA1（ビット 1）

QUA1 は，UART1 割込み（UA1INT）の要求フラグです。

QUA1 説明 0 要求なし（初期値） 1 要求あり


は，次の 1 命令実行後に割込みに移行します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C言語で記述する場合は QUA0=0 もしくは QUA0=1，アセンブラ言語で記述する場合は RB QUA0 もしくは SB

QUA0 と記述してください。


FJUL620Q150B 5－20


アドレス：0F01DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ5 －－ QTMB QTMA －－－－ R/W －－ R/W R/W －－－－




ビットの説明

· QTMA（ビット 4） QTMA は，16 ビットタイマ A 割込み（TMHAINT）の要求フラグです。

QTMA 説明


· QTMB（ビット 5）

QTMB は，16 ビットタイマ B 割込み（TMHBINT）の要求フラグです。

QTMB 説明 0 要求なし（初期値） 1 要求あり


は，次の 1 命令実行後に割込みに移行します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C言語で記述する場合は QTMA=0 もしくは QTMA=1，アセンブラ言語で記述する場合は RB QTMA もしくは SB

QTMA と記述してください。


FJUL620Q150B 5－21



7 6 5 4 3 2 1 0 IRQ6 QLTBC1 － QLTBC0 － QPW7 QPW6 QPW5 QPW4 R/W R/W － R/W － R/W R/W R/W R/W




ビットの説明

· QPW4（ビット 0） QPW4 は，PWM4 割込み（PW4INT）の要求フラグです。

QPW4 説明


· QPW5（ビット 1）

QPW5 は，PWM5 割込み（PW5INT）の要求フラグです。

QPW5 説明 0 要求なし（初期値） 1 要求あり







· QLTBC0（ビット 5）

QLTBC0 は，低速側タイムベースカウンタ 0 割込み（LTBC0INT）の要求フラグです。

QLTBC0 説明 0 要求なし（初期値） 1 要求あり


FJUL620Q150B 5－22

· QLTBC1（ビット 7）

QLTBC1 は，低速側タイムベースカウンタ 1 割込み（LTBC1INT）の要求フラグです。

QLTBC1 説明 0 要求なし（初期値） 1 要求あり


は，次の 1 命令実行後に割込みに移行します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C言語で記述する場合は QPW4=0 もしくは QPW4=1，アセンブラ言語で記述する場合は RB QPW4 もしくは SB

QPW4 と記述してください。


FJUL620Q150B 5－23



7 6 5 4 3 2 1 0 IRQ7 －－－－ QLTBC2 －－－ R/W －－－－ R/W －－－




ビットの説明

· QLTBC2（ビット 3） QLTBC2 は，低速側タイムベースカウンタ 2 割込み（LTBC2INT）の要求フラグです。

QLTBC2 説明


【注意】

・割込み要求レジスタ（IRQ7），もしくは割込み許可レジスタ（IE7）への書き込み命令により割込みを要求した場合

は，次の 1 命令実行後に割込みに移行します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C言語で記述する場合は QLTBC2=0 もしくは QLTBC2=1，アセンブラ言語で記述する場合は RB QLTBC2 もしく

は SB QLTBC2 と記述してください。


FJUL620Q150B 5－24

5.2.18 割込みレベル制御イネーブルレジスタ（ILENL）

アドレス：0F020H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 ILENL －－－－－－－ ILE R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 ILENL は，割込みレベル制御機能の無効／有効を制御する特殊機能レジスタ（SFR）です。ビットの説明

· ILE（ビット 0） ILE ビットは，割込みレベル制御機能の無効／有効を選択するビットです。

ILE 説明 0 割込みレベル制御機能無効（初期値） 1 割込みレベル制御機能有効

【注意】

割込みレベル制御機能を有効にする場合は，割込み許可レジスタ（IE1～IE7）の当該割込みの許可フラグが"0"，またはマスタ・インタラプト・イネーブル・フラグ（MIE）が"0"の時に，ILE ビットを“1”にしてください。IE1～IE7 の当該割

込みの許可フラグが"1"，または MIE が"1"の時に書き込むと，意図しない割込みレベルで割込みが発生する場合があ

ります。割込みレベル制御機能を無効にする場合は，割込み禁止状態（IE1～IE7 レジスタ=“00H”）で，割込みレベル制御レ

ジスタ n0,1（ILCn0，ILCn1）を“00H”にし，かつ CILL レジスタの値が“00H”であることを確認した後に ILE ビットを“0”にしてください。


FJUL620Q150B 5－25

5.2.19 現割込み要求レベルレジスタ（CILL）アドレス：0F022H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 CILL CILN －－－ CILM[3:0] R/W R/W －－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

CILL は，処理中の割込みの割込みレベルを示すレジスタです。割込みレベル制御イネーブルレジスタ（ILENL）の ILE ビットを“0”にし，割込みレベル制御機能を無効に設定した状態

では，CILL レジスタの書き込みによるリセットができません。ビットの説明

· CILM（ビット 3～0）マスカブル割込みが発生したことを示すビットです。

マスカブル割込みが発生すると，その割込みレベルに対応する CILM ビットが“1”にセットされます。

CILM[3] CILM[2] CILM[1] CILM[0] 説明 0 0 0 0 マスカブル割込みが未発生（初期値） * * * 1 割込みレベル 1 のマスカブル割込みが発生 * * 1 * 割込みレベル 2 のマスカブル割込みが発生 * 1 * * 割込みレベル 3 のマスカブル割込みが発生 1 * * * 割込みレベル 4 のマスカブル割込みが発生

· CILN（ビット 7）

ノンマスカブル割込みが発生したことを示すビットです。

ノンマスカブル割込みが発生すると，CILN ビットが“1”にセットされます。

CILN 説明 0 ノンマスカブル割込みが未発生（初期値） 1 ノンマスカブル割込みが発生

CILL のいずれかのビットが“1”の場合，最上位の“1”のビットが示す割込みレベル以下の割込みの受付が禁止されま

す。 CILL の複数のビット位置が“1”の場合，多重割込みが発生していることを示します。 CILL の各ビットは，割込みが発生し CPU が受け付けた時にハードウェアにより“1”にセットされますが，割込み処理終

了時は“0”にリセットされません。このため割込み処理の最後で CILL に 1 度だけ書き込みを行い，該当ビットを“0”にリ

セットしてください。CILL への書き込みにより最上位の“1”のビットのみ“0”にリセットされます。CILL のリセット方法の詳

細については，「5.3.6 割込みレベル制御有効時の割込み処理の記述方法」を参照してください。


FJUL620Q150B 5－26

5.2.20 割込みレベル制御レジスタ 01（ILC01）


7 6 5 4 3 2 1 0 ILC01 －－ ILC01[5:4]

－－－－

R/W －－ R/W R/W －－－－初期値 0 0 0 0 0 0 0 0

ILC01 は，マスカブル割込み要因毎の割込みレベルを設定する特殊機能レジスタ（SFR）です。割込みレベル制御イネーブルレジスタ（ILENL）の ILE ビットを“0”にし，割込みレベル制御機能を無効に設定した状態

では，ILC01 レジスタには書き込めません。 ILC01[n]（n=5:4）の値と割込みレベルの対応を表 5-1 に示します。 ILC01 レジスタと割込み要因との対応は表 5-13 割込み要因一覧を参照してください。

表 5-1 ILC01[n]の値と割込みレベルの対応

ILC01[n] 割込みレベル優先順位 2’b00 1 低 2’b01 2 ↑ 2’b10 3 ↓ 2’b11 4 高

【注意】

割込みレベル制御レジスタ 01（ILC01）は，割込み許可レジスタ（IE1～IE7）の当該割込みの許可フラグが"0"，または

マスタ・インタラプト・イネーブル・フラグ（MIE）が"0"の時に書き込んでください。IE1～IE7 の当該割込みの許可フラグ

が"1"，または MIE が"1"の時に書き込むと，意図しない割込みレベルで割込みが発生する場合があります。


FJUL620Q150B 5－27



7 6 5 4 3 2 1 0 ILC10 ILC10[7:6]

ILC10[5:4]

ILC10[3:2]

ILC10[1:0] R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 ILC10 は，マスカブル割込み要因毎の割込みレベルを設定する特殊機能レジスタ（SFR）です。割込みレベル制御イネーブルレジスタ（ILENL）の ILE ビットを“0”にし，割込みレベル制御機能を無効に設定した状態

では，ILC10 レジスタには書き込めません。 ILC10[n]（n=7:6，5:4，3:2，1:0）の値と割込みレベルの対応を表 5-2 に示します。 ILC10 レジスタと割込み要因との対応は表 5-13 割込み要因一覧を参照してください。



【注意】





FJUL620Q150B 5－28



7 6 5 4 3 2 1 0 ILC11 ILC11[7:6]

ILC11[5:4]

ILC11[3:2]

ILC11[1:0]

R/W R/W R/W R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

ILC11 は，マスカブル割込み要因毎の割込みレベルを設定する特殊機能レジスタ（SFR）です。 ILENL レジスタで割込みレベル制御を有効にした場合のみアクセス可能です。無効状態でアクセスした場合，ライトア

クセスは無視され，リードアクセスは有効であったときのデータか，もしくは一度も有効にしていない場合は初期値を読

み出します。 ILC11[n]（n=7:6，5:4，3:2，1:0）の値と割込みレベルの対応を表 5-3 に示します。 ILC11 レジスタと割込み要因との対応は表 5-13 割込み要因一覧を参照してください。



【注意】





FJUL620Q150B 5－29



7 6 5 4 3 2 1 0 ILC20 －－ ILC20[5:4]

－－ ILC20[1:0]

R/W －－ R/W R/W －－ R/W R/W 初期値 0 0 0 0 0 0 0 0


では，ILC20 レジスタには書き込めません。 ILC20[n]（n=5:4，1:0）の値と割込みレベルの対応を表 5-4 に示します。 ILC20 レジスタと割込み要因との対応は表 5-13 割込み要因一覧を参照してください。



【注意】





FJUL620Q150B 5－30



7 6 5 4 3 2 1 0 ILC21 ILC21[7:6]

－－－－－－ R/W R/W R/W －－－－－－





【注意】





FJUL620Q150B 5－31


アドレス：0F02AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 ILC30 ILC30[7:6]

ILC30[5:4]

ILC30[3:2]






【注意】





FJUL620Q150B 5－32



7 6 5 4 3 2 1 0 ILC31 －－ ILC31[5:4]

－－－－

R/W －－ R/W R/W －－－－初期値 0 0 0 0 0 0 0 0





【注意】





FJUL620Q150B 5－33


アドレス：0F02CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 ILC40 －－－－ ILC40[3:2]

ILC40[1:0]

R/W －－－－ R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0





【注意】





FJUL620Q150B 5－34



7 6 5 4 3 2 1 0 ILC51 －－－－ ILC51[3:2]

ILC51[1:0]

R/W －－－－ R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0





【注意】





FJUL620Q150B 5－35



7 6 5 4 3 2 1 0 ILC60 ILC60[7:6]

ILC60[5:4]

ILC60[3:2]






【注意】





FJUL620Q150B 5－36



7 6 5 4 3 2 1 0 ILC61 ILC61[7:6]

－－ ILC61[3:2]

－－ R/W R/W R/W －－ R/W R/W －－





【注意】





FJUL620Q150B 5－37



7 6 5 4 3 2 1 0 ILC70 ILC70[7:6]

－－－－－－ R/W R/W R/W －－－－－－





【注意】





FJUL620Q150B 5－38

5.3 動作説明

ウォッチドッグタイマ割込み（WDTINT）および，クロックバックアップ割込み（CKCINT）を除く 28 要因の割込みの許可と

禁止は，マスタ・インタラプト・イネーブル・フラグ（MIE）と各割込み許可レジスタ（IE1～7）で制御されます。WDTINT お

よび，CKCINT はノンマスカブル割込みです。割込み条件が成立するとプログラムは各割込み要因毎に決められた割込みベクタテーブルより分岐先アドレスを呼び

出して，割込み移行サイクルを開始します。表 5-13 に割込み要因一覧を示します。

表 5-13 割込み要因一覧割

込

み

要

因

番

号

レジスタ割り当て

割込み

アドレスマスク可否

内部/外部割込み要因割込み要因

略称 IRQ IE ILC

1 IRQ0[0] ‐ ‐ 0008H 否内部要因

WDT 割込み WDTINT 2 IRQ0[2] ‐ ‐ 000AH 否 CKC 割込み CKCINT 3 IRQ0[6] IE0[6] ILC01[5:4] 000CH 可 LLD 割込み LLDINT 4 IRQ1[0] IE1[0] ILC10[1:0] 0010H 可

外部端子

P00 割込み P00INT 5 IRQ1[1] IE1[1] ILC10[3:2] 0012H 可 P01 割込み P01INT 6 IRQ1[2] IE1[2] ILC10[5:4] 0014H 可 P02 割込み P02INT 7 IRQ1[3] IE1[3] ILC10[7:6] 0016H 可 P03 割込み P03INT 8 IRQ1[4] IE1[4] ILC11[1:0] 0018H 可 P04 割込み P04INT 9 IRQ1[5] IE1[5] ILC11[3:2] 001AH 可 P05 割込み P05INT

10 IRQ1[6] IE1[6] ILC11[5:4] 001CH 可 P30 割込み P30INT 11 IRQ1[7] IE1[7] ILC11[7:6] 001EH 可 P31 割込み P31INT 12 IRQ2[0] IE2[0] ILC20[1:0] 0020H 可

内部要因

SIO0 割込み SIO0INT 13 IRQ2[2] IE2[2] ILC20[5:4] 0024H 可 SA-ADC 割込み ADCINT 14 IRQ2[7] IE2[7] ILC21[7:6] 002EH 可 I2C0 割込み I2C0INT 15 IRQ3[0] IE3[0] ILC30[1:0] 0030H 可タイマ 0 割込み TM0INT 16 IRQ3[1] IE3[1] ILC30[3:2] 0032H 可タイマ 1 割込み TM1INT 17 IRQ3[2] IE3[2] ILC30[5:4] 0034H 可 16 ビットタイマ 8 割込み TMH8INT 18 IRQ3[3] IE3[3] ILC30[7:6] 0036H 可 16 ビットタイマ 9 割込み TMH9INT 19 IRQ3[6] IE3[6] ILC31[5:4] 003CH 可コンパレータ 0 割込み CMP0INT 20 IRQ4[0] IE4[0] ILC40[1:0] 0040H 可 UART0 割込み UA0INT 21 IRQ4[1] IE4[1] ILC40[3:2] 0042H 可 UART1 割込み UA1INT 22 IRQ5[4] IE5[4] ILC51[1:0] 0058H 可 16ビットタイマA割込み TMHAINT 23 IRQ5[5] IE5[5] ILC51[3:2] 005AH 可 16ビットタイマB割込み TMHBINT 24 IRQ6[0] IE6[0] ILC60[1:0] 0060H 可 PWM4 割込み PW4INT 25 IRQ6[1] IE6[1] ILC60[3:2] 0062H 可 PWM5 割込み PW5INT 26 IRQ6[2] IE6[2] ILC60[5:4] 0064H 可 PWM6 割込み PW6INT 27 IRQ6[3] IE6[3] ILC60[7:6] 0066H 可 PWM7 割込み PW7INT 28 IRQ6[5] IE6[5] ILC61[3:2] 006AH 可 LTBC0 割込み LTBC0INT 29 IRQ6[7] IE6[7] ILC61[7:6] 006EH 可 LTBC1 割込み LTBC1INT 30 IRQ7[3] IE7[3] ILC70[7:6] 0076H 可 LTBC2 割込み LTBC2INT


FJUL620Q150B 5－39

【注意】

・割込みレベル制御無効時に複数の割込みが同時に発生した場合は，優先順位の高い割込み（割込み要因番号

の小さい割込み）から実行され，優先順位の低い割込み（割込み要因番号の大きい割込み）は保留されます。

・割込みレベル制御有効時に複数の割込みが同時に発生した場合は，割込みレベル値が最も高く，かつ，優先順

位の高い割込みから実行され，優先順位の低い割込みは保留されます。

・ウォッチドッグタイマ割込み（WDTINT）およびクロックバックアップ割込み（CKCINT）は，ノンマスカブル割込みで

す。割込み処理中にノンマスカブル割込みが発生した場合は，多重割込みの許可・禁止に関係なく，割込み処理

を中断し，ノンマスカブル割込みが優先して処理されます。

・フェイルセーフとして，使用しない割込みベクタも定義してください。使用しない割込みが発生した場合は，CPU が

暴走した可能性があります。無限ループを使ってウォッチドッグタイマリセットを発生させ LSI を初期化することを推

奨します。


FJUL620Q150B 5－40

5.3.1 マスカブル割込み処理

MIE フラグが“1”の状態で各割込みが発生すると，ハードウェアにて以下の処理が実施され，プログラムが割込み先へ

移行します。

（１）プログラムカウンタ（PC）を ELR1 へ転送（２） PSW を EPSW1 へ転送（３） MIE フラグを“0”にする（４） ELEVEL フィールドを“1”にする（５） PC に割込み先頭アドレスをロードする

5.3.2 ノンマスカブル割込み処理

MIE フラグの状態によらず各割込みが発生すると，ハードウェアにて以下の処理が実施され，プログラムが割込み先へ

移行します。

（１） PC を ELR2 へ転送（２） PSW を EPSW2 へ転送（３） ELEVEL フィールドを“2”にする（４） PC に割込み先頭アドレスをロードする

5.3.3 ソフトウェア割込み処理

ソフトウェア割込みは，アプリケーションプログラム内で任意に発生させるものです。プログラム内で SWI 命令を実行す

るとソフトウェア割込みが発生し，ハードウェアにて以下の処理が実施され，プログラムが割込み先へ移行します。ベク

タテーブルは SWI 命令にて指定します。

（１） PC を ELR1 へ転送（２） PSW を EPSW1 へ転送（３） MIE フラグを“0”にする（４） ELEVEL フィールドを“1”にする（５） PC に割込み先頭アドレスをロードする

【参照】 MIEフラグ，PC（プログラムカウンタ），CSR，PSW，ELEVELについては別冊の『nX-U16/100コアインストラクションマ

ニュアル』を参照してください。


FJUL620Q150B 5－41

5.3.4 割込みルーチンでの注意事項（割込みレベル制御無効時）

割込みレベル制御イネーブルレジスタ（ILENL）の ILE を割込みレベル制御無効に設定した場合，割込みルーチンを

実行時に更にプログラムでサブルーチンを呼び出す場合と呼び出さない場合，および多重割込みを許可している場合

と禁止している場合，またその割込みがマスカブル割込みの場合とノンマスカブル割込みの場合，それぞれプログラミ

ング時の注意事項が異なります。

状態 A：マスカブル割込みが実行中

A-1：割込みルーチンを実行時にプログラムでサブルーチンを呼び出さない場合 A-1-1：多重割込みを禁止する場合

・割込みルーチン実行開始直後の処理注意すべき事項は特にありません。

・割込みルーチン実行終了時の処理 RTI 命令を配置し，PC に ELR レジスタの内容を，PSW に EPSW レジスタの内容を復帰させます。

A-1-2：多重割込みを許可する場合・割込みルーチン実行開始直後の処理

“PUSH ELR，EPSW”を指定し，割込みの戻り番地と PSW の状態をスタックに退避します。・割込みルーチン実行終了時の処理

RTI 命令の代わりに“POP PC，PSW”を指定し，PC と PSW にスタックの内容を復帰させます。

記述例：状態 A-1-1 記述例：状態 A-1-2

Intrpt_A-1-1；；A-1-1 の状態 Intrpt_A-1-2；；開始 DI ；割込み禁止 PUSH ELR，EPSW ；先頭で ELR，EPSW を退避：： EI ；割込み許可：： RTI ；PC を ELR より復帰：；PSW を EPSW より復帰：；終了：： POP PC，PSW ；PC をスタックより復帰；PSW をスタックより復帰；終了


FJUL620Q150B 5－42

A-2：割込みルーチンを実行時にプログラムでサブルーチンを呼び出す場合

A-2-1：多重割込みを禁止する場合・割込みルーチン実行開始直後の処理

“PUSH LR”命令を指定し，サブルーチンの戻り番地をスタックに退避します。・割込みルーチン実行終了時の処理

RTI 命令の直前に“POP LR”を指定し，サブルーチンの戻り番地を LR に復帰させた後，割込みから復帰

します。 A-2-2：多重割込みを許可する場合

・割込みルーチン実行開始直後の処理 “PUSH LR，ELR，EPSW”を指定し，割込みの戻り番地，サブルーチンの戻り番地および EPSW の状態

をスタックに退避します。・割込みルーチン実行終了時の処理

RTI 命令の代わりに“POP PC，PSW，LR”を指定し，割込みの戻り番地の退避データは PC へ，EPSW の

退避データは PSW へ，LR の退避データは LR に復帰させます。記述例：状態 A-2-2

Intrpt_A-2-2；；開始 PUSH ELR,EPSW,LR ；先頭で ELR，EPSW，LR 退避 EI ；割込み許可： Sub_1；；： DI ；割込み禁止：：： BL Sub_1 ；サブルーチン Sub_1 呼び出し EI ；割込み許可： RT ；PC を LR より復帰 POP PC，PSW，LR ；PC をスタックより復帰；サブルーチン終了；PSW をスタックより復帰；LR をスタックより復帰；終了


FJUL620Q150B 5－43

状態 B：ノンマスカブル割込み実行中

B-1：サブルーチンを呼び出さない場合・割込みルーチン実行開始直後の処理

注意すべき事項はありません。・割込みルーチン実行終了時の処理

RTI の命令を指定し，PC に ELR レジスタの内容を，PSW に EPSW レジスタの内容を復帰させます。 B-2：サブルーチンを呼び出す場合

・割込みルーチン実行開始直後の処理 “PUSH LR”命令を指定し，サブルーチンの戻り番地をスタックに退避します。

・割込みルーチン実行終了時の処理 RTI 命令の直前に“POP LR”を指定し，サブルーチンの戻り番地を LR に復帰させた後，割込みから復帰し

ます。

記述例：状態 B-2 Intrpt_B-2；；開始 PUSH LR ；先頭で LR 退避： Sub_1；：：：： BL Sub_1 ；サブルーチン Sub_1 呼び出し：： RT ；PC を LR より復帰 POP LR ；スタックより LR の復帰；サブルーチン終了 RTI ；終了


FJUL620Q150B 5－44

5.3.5 割込みレベル制御有効時のフローチャート

割込みレベル制御有効時，マスカブル割込みのソフトウェア処理のフローチャートを示します。多重割込み許可の場合は，多重割込みによって ELR1 と EPSW1 が破壊されないよう ELR1 と EPSW1 をスタックに退

避します。また，EI 命令，DI 命令を使用し，“目的の処理を実行”中に高いレベルのマスカブル割込みによる多重割込

みを許可します。なお，マスカブル割込み処理中に，ノンマスカブル割込みが発生した場合は，多重割込みの許可・禁止，および EI 命

令の実行に関わらずノンマスカブル割込みに移行します。【注意】・ノンマスカブル割込み処理は，多重割込み許可の場合のフローチャートを使用してください。スタックに退避するレジ

スタは ELR2，EPSW2 となります。・C言語で記述する場合，レジスタ類の退避・復帰処理は自動で挿入されます。EI命令，DI命令による割込みの許可・

禁止設定，および現割込み要求レベルレジスタ（CILL）の書き込み処理はプログラム記述が必要です。具体的な記述

方法については，「5.3.6 割込みレベル制御有効時の割込み処理の記述方法」を参照してください。

割込み終了

PCに戻りPC PSWに割込み前PSW をスタックから復帰

汎用レジスタをスタックから復帰

現割込み要求レベルレジスタ

（CILL）への書き込み

DI命令:割込み禁止

RTI命令

ELR1（戻りPC）， EPSW1（割込み前PSW）をスタックに退避

EI命令:割込み許可

マスカブル割込み要求

汎用レジスタをスタックに退避

多重割込み禁止の場合多重割込み許可の場合

マスカブル割込み要求

汎用レジスタをスタックに退避

目的の処理を実行

現割込み要求レベルレジスタ

（CILL）への書き込み

汎用レジスタをスタックから復帰

割込み終了

目的の処理を実行


FJUL620Q150B 5－45

5.3.6 割込みレベル制御有効時の割込み処理の記述方法

割込みレベル制御イネーブルレジスタのILENLのILEを，割込みレベル制御有効に設定した場合の割込み関数の記

述は次のようになります。詳細な割込み処理の記述方法，注意事項については，『CCU8 プログラミングガイド』を参照し

てください。

5.3.6.1 多重割込み禁止の割込み関数の記述多重割込み禁止の割込み関数を記述する場合，INTERRUPTプラグマおよび SWIプラグマのcategoryフィールドで 1を指定します。多重割込みを禁止する割込み関数内で組み込み関数__EIを呼び出すと，CCU8 はエラーを表示しま

す。目的の割込み処理が完了後，CILLに書き込みを行い，最上位の現割込み要求レベル（CILNビット）を“0”にクリアする

必要があります。クリアしなかった場合は，その最上位レベル以下の割込みが受け付けられなくなります。

記述例 static void intr_fn_0A(void); #pragma interrupt intr_fn_0A 0x0A 1 volatile unsigned short TM1msec; static void intr_fn_0A(void) { TM1msec++; CILL = 0; /*最上位の現割込み要求レベルをクリア*/ }

例のように記述すると，intr_fn_0A は多重割込みを禁止する割込み処理関数として扱われます。CCU8 は次のようなア

センブリコードを出力します。出力例 _intr_fn_0A : push er0 ;; TM1msec++; l er0, NEAR _TM1msec add er0, #1 st er0, NEAR _TM1msec ;;} ;; CILL = 0; mov r0, #00h st r0, 0f022h ;;} pop er0

rti

割込み関数では，割込み処理内で使用される可能性のあるレジスタ（ここでは ER0 のみ）をスタックに保存します。多

重割込み禁止の割込み関数から復帰する場合には“RTI”が使用されます。次に，割込み関数から他の関数を呼び出す場合の例を以下に示します。

記述例 static void intr_fn_10(void); #pragma interrupt intr_fn_10 0x10 1 void func(void); static void intr_fn_10(void) { func();

CILL = 0; /*最上位の現割込み要求レベルをクリア*/ }


FJUL620Q150B 5－46

出力例 _intr_fn_10 : push lr, ea push xr0 l r0, DSR push r0 ;; func(); bl _func ;;} ;; CILL = 0; mov r0, #00h st r0, 0f022h ;;} pop r0 st r0 DSR pop xr0 pop ea lr rti

割込み関数から他の関数を呼び出す場合，割込み関数から他の関数を呼び出さない場合に比べて出力コードは冗長

になり，その結果割込みの処理時間も長くなります。これは，CCU8 には関数 funcがどのようなレジスタを使用するかが

分からないため，funcを呼び出すことによって変更される可能性のあるレジスタをすべてスタックに退避してしまうためで

す。

【注意】多重割込みを禁止にした関数から他の関数を呼び出し，呼び出した関数内で割込みを許可しないようにしてください。

許可した場合，多重割込みが発生した際に，プログラムが暴走する可能性があります。


FJUL620Q150B 5－47

5.3.6.2 多重割込み許可の割込み関数の記述

多重割込み許可の割込み関数を記述する場合，INTERRUPTプラグマおよびSWIプラグマのcategoryフィールドで 2 を指定します。category フィールドでの指定を省略しても多重割り込み許可となります。多重割込みを許可する割込み

関数内では，組み込み関数__EI を呼び出すことができます。記述例 static void intr_fn_20(void); volatile unsigned short TM2msec; #pragma interrupt intr_fn_20 0x20 2 static void intr_fn_20(void) { __EI(); /* 多重割込み許可 */ TM2msec++; __DI(); /* 多重割込み禁止 */

CILL = 0; /* 最上位の現割込み要求レベルをクリア */ }

例のように記述すると，intr_fn_20()は多重割込みを許可する割込み処理関数として扱われます。CCU8 は次のようなア

センブリコードを出力します。出力例 _intr_fn_20 : push elr, epsw push er0 ;; __EI(); /* 多重割込み許可 */ ei ;; TM1msec++; l er0, NEAR _TM2msec add er0, #1 st er0, NEAR _TM2msec ;; __DI(); /* 多重割込み禁止 */ di ;;} ;; CILL = 0; mov r0, #00h st r0, 0f022h ;;} pop er0 pop psw, pc

多重割込み許可の割込み関数では，多重割込みによって ELR と EPSW が破壊されないよう ELR と EPSW をスタ

ックに退避します。この部分が多重割込み禁止の割込み関数と異なります。また，割込み関数から復帰する場合には

“RTI”ではなく，“POP PSW，PC”が使用されます。


FJUL620Q150B 5－48

5.3.7 割込み禁止状態

割込み条件が成立していても割込みを受け付けない動作状態があります。これを割込み禁止状態と呼びます。割込み

禁止状態と，その状態における割込みの取り扱いは次のようになります。

割込み禁止状態 1．割込み移行サイクルと，割込みルーチンの先頭にある命令の間この区間に割込み条件が成立した場合，すでに許可されている割込みに対応している割込みルーチンの先頭に

ある命令実行直後に割込みが発生します。

割込み禁止状態 2．DSR プリフィックス命令と次の命令の間この区間に割込み条件が成立した場合，DSR プリフィックス命令の次の命令実行直後に割込みが発生します。

DSR プリフィックス命令については，『nX-U16/100 コアインストラクションマニュアル』を参照してください。

第６章クロック発生回路

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 6 章クロック発生回路

FJUL620Q150B 6－1

6 クロック発生回路

6.1 概要

クロック発生回路は，低速クロック（LSCLK），高速クロック（HSCLK），システムクロック（SYSTEMCLK）および，高速出

力クロック（OUTCLK）を発生，供給します。LSCLK および HSCLK は，周辺回路のタイムベースクロックとなり，

SYSTEMCLK は CPU の基本動作クロックとなり，OUTCLK はポートから出力されるクロックとなります。また、低速水晶発振が停止した場合に自動的に高速 RC 発振の分周クロック（約 32.77kHz）に切り替える低速クロックバ

ックアップ機能および PLL 発振が停止した場合に自動的に高速 RC 発振（約 2.097MHz）に切り替える高速クロックバッ

クアップ機能を搭載しています。低速クロック発生回路の発振モードは，コードオプションで選択します。コードオプションについては，「第 30 章コード

オプション」を参照してください。 OUTCLK の出力ポートについては，「第 17 章ポート 2」を参照してください。また，本章で記載されている STOP モードについては，「第 4 章 MCU 制御機能」を参照してください。

6.1.1 特長 · 低速クロック発生回路（コードオプション選択）

－低速水晶発振モード（32.768kHz）－低速 RC 発振モード（約 32.768kHz）

· 高速クロック発生回路－ PLL 発振モード（約 8.192MHz）

－高速 RC 発振モード（約 2.097MHz） · 低速／高速クロックバックアップ機能

－低速クロックバックアップ機能は，コードオプションで低速クロックに外付け低速水晶発振回路を選択した

場合に有効。バックアップクロックは高速 RC 発振の分周クロック（約 32.77kHz）－高速クロックバックアップ機能は，コードオプションで低速クロックに外付け低速水晶発振回路を選択かつ

高速クロックに PLL 発振モードを選択した場合に有効。バックアップクロックは高速 RC 発振（約

2.097MHz）


FJUL620Q150B 6－2

6.1.2 構成

図 6-1 にクロック発生回路の構成を示します。

FCON0 ：周波数コントロールレジスタ 0 FCON1 ：周波数コントロールレジスタ 1 FCON3 ：周波数コントロールレジスタ 3 FSTAT ：周波数ステータスレジスタ

図 6-1 クロック発生回路の構成

【注意】電源投入後もしくはシステムリセット後のシステムクロック（SYSTEMCLK）は，高速 RC 発振回路（2.097MHz）から供

給されるクロック（OSCLK）を 1/8 に分周したクロックとなります。HSCLK は，OSCLK を 1/8 に分周したクロックとなり

ます。ソフトウェアによる初期化の際に，FCON0，FCON1 レジスタを設定し，必要とするクロックに切り替えてくださ

い。

P12/XT0

P13/XT1

PLL 発振回路

8.192MHz

低速クロック

（LSCLK）

高速クロック

（HSCLK）

システムクロック

（SYSTEMCLK）

MP

X

分周選択 1/1,1/2,1/4,1/8

分周選択 1/1,1/2,1/4,1/8

高速出力クロック（OUTCLK）

低速水晶発振回路

高速 RC 発振回路 2.097MHz

低速 RC 発振回路

約 32.768kHz

MPX

MP

X

FCON0,FCON1,FCON3,FSTAT

データバス

コードオプション

タイマ，PWM， A/D コンバータ用クロック（OSCLK）

LOSCS

低速クロックバックアップ

回路

高速クロックバックアップ

回路

HO

SCS

分周回路約 32.77kHz

PLL クロック

（PLLCLK） OSCLK

1/2 分周 I2C 用クロック（I2CCLK）

MP

X


FJUL620Q150B 6－3

6.1.3 端子一覧

端子名入出力機能 P12/XT0 I 低速クロック用水晶振動子接続端子。 P13/XT1 I/O 低速クロック用水晶振動子接続端子。

6.1.4 クロック構成図

図 6-2 にクロック構成図を示します。

図 6-2 クロック構成図

8bit Timer

低速クロック（LSCLK）高速クロック（HSCLK）

システムクロック（SYSTEMCLK）

TBC

PWM

SSIO

UART

SA-ADC

CPU nX-U16/100

LSCLK

LSCLK

LSCLK

LSCLK HSCLK

レジスタアクセス

HSCLK






WDT レジスタアクセス

LSCLK

LSCLK

I2C レジスタアクセス

T256HZ

Analog Comparator

レジスタアクセス LSCLK

I2CCLK 約 4.096MHz 約 2.097MHz

OSCLK

1/2 分周

OSCLK

OSCLK

OSCLK

PLLCLK PLLCLK


FJUL620Q150B 6－4




0F002H 周波数コントロールレジスタ 0 FCON0 FCON

R/W 8/16 33H 0F003H 周波数コントロールレジスタ 1 FCON1 R/W 8 03H 0F005H 周波数コントロールレジスタ 3 FCON3 － R/W 8 00H 0F00AH 周波数ステータスレジスタ FSTAT － R 8 04H


FJUL620Q150B 6－5

6.2.2 周波数コントロールレジスタ 0（FCON0）


7 6 5 4 3 2 1 0 FCON0 －－ OUTC1 OUTC0 OSCM1 OSCM0 SYSC1 SYSC0 R/W －－ R/W R/W R/W R/W R/W R/W

初期値 0 0 1 1 0 0 1 1 FCON0 は，高速クロック発生回路の制御とシステムクロックを選択する特殊機能レジスタ（SFR）です。

ビットの説明

· SYSC1，SYSC0（ビット 1，0） SYSC1，SYSC0 は，システムクロックおよび周辺回路に使用する高速クロック（HSCLK）の周波数を選択するビ

ットです。OSCLK，1/2OSCLK，1/4OSCLK，1/8OSCLK が選択できます。システムリセット時は，1/8OSCLK が選択されています。

SYSC1 SYSC0 説明

0 0 OSCLK 0 1 1/2OSCLK 1 0 1/4OSCLK 1 1 1/8OSCLK（初期値）

· OSCM1，OSCM0（ビット 3，2）

OSCM1，OSCM0 は，高速クロック発生回路のモードを選択するビットです。高速 RC 発振モード，PLL 発振モ

ードが選択できます。 OSCM1，OSCM0 は，高速発振停止中（FCON1 の ENOSC ビットが“0”の場合）のみ書き換え可能です。システムリセット時は，高速 RC 発振モードが選択されています。

OSCM1 OSCM0 説明

0 0 高速 RC 発振モード（初期値） 0 1 使用禁止 1 0 PLL 発振モード 1 1 使用禁止

· OUTC1，OUTC0（ビット 5，4）

OUTC1，OUTC0 は，ポートの 2 次機能で出力される高速出力クロック（OUTCLK）の周波数を選択するビットで

す。OSCLK，1/2OSCLK，1/4OSCLK，1/8OSCLK が選択できます。システムリセット時は，1/8OSCLK が選択されています。

OUTC1 OUTC0 説明

0 0 OSCLK 0 1 1/2OSCLK 1 0 1/4OSCLK 1 1 1/8OSCLK（初期値）

【注意】

・OSCM1，OSCM0 にて高速クロック発生回路のモードを切り替える場合は，必ずシステムクロックを低速クロック

に（FCON1レジスタのSYSCLKビットを”0”）に変更し，高速発振を停止（FCON1レジスタのENOSCビットを“0”）してから，OSCM1，OSCM0 を書き換えてください。・ポートに 8.192MHz のクロックを出力する場合は，VDD を 2.2V 以上にしてください。


FJUL620Q150B 6－6

6.2.3 周波数コントロールレジスタ 1（FCON1）


7 6 5 4 3 2 1 0 FCON1 LPLL －－－－－ ENOSC SYSCLK R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 1 1 FCON1 は，高速クロック発生回路の制御とシステムクロックを選択する特殊機能レジスタ（SFR）です。

ビットの説明

· SYSCLK（ビット 0） SYSCLK は，システムクロックを選択するビットです。低速クロック（LSCLK）もしくは FCON0 の高速クロック周波

数選択ビット（SYSC1，0）で選択した HSCLK（1/nOSCLK：n=1，2，4，8）が選択できます。高速クロック発振が停止している場合（ENOSC ビット=“0”），SYSCLK ビットは“0”固定となり，システムクロック

には低速クロック（LSCLK）が選択されます。

SYSCLK 説明 0 LSCLK 1 HSCLK（初期値）

· ENOSC（ビット 1）

ENOSC は，高速クロック発振回路の発振許可／停止を選択するビットです。

ENOSC 説明 0 高速発振停止 1 高速発振許可（初期値）

· LPLL（ビット 7）

LPLL は，PLL 発振の発振状態を示すフラグです。 LPLL が“1”の場合は，PLL 発振が使用可能であることを示します。“0”の場合は PLL 発振が停止しているか，

もしくは PLL 発振が使用不可であることを示します。 LPLL は，読み出し専用のビットです。

LPLL 説明 0 PLL 発振使用不可（初期値） 1 PLL 発振使用可能

【注意】

・LPLL フラグは，参考フラグです。PLL 発振起動後 2ms の発振安定時間が必要です。


FJUL620Q150B 6－7

6.2.4 周波数コントロールレジスタ 3（FCON3）アドレス：0F005H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FCON3 －－－－－ LOSCB HOSCB － R/W －－－－－ R/W R/W －

初期値 0 0 0 0 0 0 0 0

FCON3 は，高速クロック発生回路の制御とシステムクロックを選択する特殊機能レジスタ（SFR）です。 FCON3 は，コードオプションで低速クロックに外付け低速水晶発振回路を選択した場合にのみ使用します。低速クロックに低速 RC 発振回路を選択した場合は使用しません。ビットの説明

· HOSCB（ビット 1） HOSCB は，高速クロックバックアップ機能を制御するビットです。 HOSCB は，コードオプションで低速クロックに低速水晶発振回路を選択し，かつ周波数コントロールレジスタ 0（FCON0）の OSCM1，OSCM0 で高速クロックに PLL 発振モードを選択した場合にのみ有効です。 PLL 発振が何らかの理由で停止すると周波数ステータスレジスタ（FSTAT）の HOSCS ビットおよび HOSCB ビッ

トが共に“1”になり，ノンマスカブルのクロックバックアップ割込み要求（CKCINT）が発生し，高速クロックバック

アップモードに移行します。高速クロックバックアップモードに移行すると高速クロック（OSCLK）にはバックアッ

プクロックの高速 RC 発振クロック（約 2.097MHz）が供給されます。また STOP モードに移行した際も PLL 発振が停止するため同様に高速クロックバックアップモードに移行します

がクロックバックアップ割込み要求（CKCINT）は発生しません。 HOSCB に“1”を書き込むことで高速クロックバックアップモードを解除することができます。周波数ステータスレ

ジスタ（FSTAT）の HOSCS で PLL 発振クロックが正常に発振していることを確認してから高速クロックバックアッ

プモードを解除してください。HOSCB への“0”書き込みは無効です。

HOSCB 説明 0 高速クロック（OSCLK）には PLL 発振クロックが供給されています。（初期値）

1 高速クロックバックアップモード：高速クロック（OSCLK）には高速 RC 発振クロック（約2.097MHz）が供給されています。


FJUL620Q150B 6－8

· LOSCB（ビット 2）

LOSCB は，低速クロックバックアップ機能を制御するビットです。 LOSCB は，コードオプションで低速クロックに外付け低速水晶発振回路を選択した場合にのみ有効です。低速水晶発振が何らかの理由で停止すると周波数ステータスレジスタ（FSTAT）の LOSCS ビットおよび LOSCBビットが共に“1”になり，ノンマスカブルのクロックバックアップ割込み要求（CKCINT）が発生し，低速クロックバッ

クアップモードに移行します。低速クロックバックアップモードに移行すると低速クロック（LSCLK）にはバックアッ

プクロックの高速 RC 発振の分周クロック（約 32.77kHz）が供給されます。また STOP モードに移行した際も低速水晶発振が停止することにより同様に低速クロックバックアップモードに移

行します。ただし，クロックバックアップ割込み要求（CKCINT）は発生しません。 LOSCB に“1”を書き込むことで低速クロックバックアップモードを解除することができます。周波数ステータスレジ

スタ（FSTAT）の LOSCS で低速水晶発振クロックもしくは PLL 発振クロックが正常に発振していることを確認して

から低速クロックバックアップモードを解除してください。LOSCB への“0”書き込みは無効です。

LOSCB 説明 0 低速クロック（LSCLK）に低速水晶発振クロック（32.768kHz）が供給されています。

1 低速クロックバックアップモード：低速クロック（LSCLK）に高速RC発振の分周クロック（約32.77kHz）供給されています。

【注意】

・低速クロックに低速水晶発振回路を選択した場合，電源投入後に必ず低速クロックバックアップモードへ移行しま

すので，低速クロックバックアップモードを解除してください。


FJUL620Q150B 6－9

6.2.5 周波数ステータスレジスタ（FSTAT）

アドレス：0F00AH アクセス：R アクセスサイズ：8 ビット初期値：04H

7 6 5 4 3 2 1 0 FSTAT －－－－－ LOSCS HOSCS － R/W －－－－－ R R －

初期値 0 0 0 0 0 1 0 0 FSTAT は，クロック発生回路の状態を表す特殊機能レジスタ（SFR）です。

ビットの説明

· HOSCS（ビット 1） HOSCS は，PLL 発振クロックの発振状態を示すビットです。 HOSCS，コードオプションで低速クロックに外付け低速水晶発振回路を選択しかつ高速クロックに PLL 発振を

選択した場合にのみ使用します。

HOSCS 説明

0 PLL 発振が正常に発振し使用可能な状態，または PLL 発振が発振停止（ENOSC=“0”）状態（初期値）

1 高速発振許可状態（ENOSC=“1”）で PLL 発振が停止状態

· LOSCS（ビット 2） LOSCS は，低速水晶発振回路の発振状態を示すビットです。

LOSCS は，コードオプションで低速クロックに低速水晶発振回路を選択した場合にのみ使用します。

LOSCS 説明 0 低速水晶発振が正常に発振し使用可能な状態 1 低速水晶発振が停止状態（初期値）


FJUL620Q150B 6－10

6.3 動作説明

6.3.1 低速クロック低速クロックは，コードオプションにより低速水晶発振回路もしくは低速 RC 発振回路が選択できます。コードオプションによる選択方法については，「第 30 章コードオプション」を参照してください。

6.3.1.1 低速水晶発振回路図 6-3 に，低速水晶発振回路の回路構成を示します。低速水晶発振回路では，32.768kHz 水晶振動子およびコンデンサ（CGL，CDL）を外付けします。水晶発振クロックを 8192 カウントすると低速クロック（LSCLK）に供給開始されます。

図 6-3 低速水晶発振モードの回路構成

【注意】

・水晶振動子はできる限り LSI の近くに実装し，水晶振動子およびその配線の近くにはノイズ源となる信号や電源

配線を配置しないでください。・結露などにより発振が停止してしまう恐れがありますので注意してください。

6.3.1.2 低速RC発振回路図 6-4 に，低速 RC 発振回路の回路構成を示します。低速 RC 発振クロックを 16 カウントすると低速クロック（LSCLK）に供給開始されます。

図 6-4 低速 RC 発振回路構成

STOP モード

低速クロック（LSCLK）

VDDL


16 カウント

P12/XT0

VSS CDL

CGL

32.768kHz 水晶振動子

P13/XT1

VDDL

STOP モード

低速クロック

（LSCLK）

RF

制御回路

8192 カウント


FJUL620Q150B 6－11

6.3.1.3 低速水晶発振回路の動作

低速水晶発振回路は，電源投入時のリセット発生後にコードオプションの設定により起動します。電源投入後は低速水晶発振は発振を開始していないため，約 16ms 間の発振停止を検出，ノンマスカブルのクロックバ

ックアップ割込み要求（CKCINT）が発生し，低速クロックバックアップモードに移行します。低速クロックバックアップモ

ードでは，高速 RC 発振が発振開始し，その分周クロックの約 32.77kHz がバックアップクロックとして低速クロック

（LSCLK）に供給されます。低速水晶発振が発振を開始し低速水晶発振安定時間（8192 カウント）経過すると周波数ステータスレジスタ（FSTAT）

の LOSCS ビットが“0”になりクロックバックアップ割込み要求（CKCINT）が発生します。ソフトウェアで FSTAT の LOSCSビットが“0”であることを確認した後，周波数コントロールレジスタ 3（FCON3）の LOSCB ビットに“1”を書き込むことで，

LOSCB ビットが“0”となり低速クロックバックアップモードが解除され，低速クロック（LSCLK）は低速バックアップクロック

（約 32.77kHz）から低速水晶発振クロック（32.768kHz）に切り替わります。また、ソフトウェアで STOP モードに移行し低速水晶発振が停止した場合も低速クロックバックアップモードに移行します。

この時クロックバックアップ割込み要求（CKCINT）は発生しません。外部割込みが発生し STOP モードが解除されると，

バックアップクロック（約 32.77kHz）で起動します。その後，低速水晶発振が発振を開始し低速水晶発振安定時間

（8192 カウント）経過すると FSTAT の LOSCS ビットが“0”になりクロックバックアップ割込み要求（CKCINT）が発生しま

す。同様にソフトウェアで FSTAT の LOSCS ビットが“0”であることを確認した後，FCON3 の LOSCB ビットに“1”を書き

込み低速クロックバックアップモードを解除してください。 STOP モードについては，「第 4 章 MCU 制御機能」を参照してください。図 6-5 に低速クロック発生回路の動作波形を示します。低速発振開始時間（TXTL）については，「付録 C 電気的特性」

を参照してください。

図 6-5 低速クロック発生回路の動作

TXTL：発振開始時間 TXTL：発振開始時間

電源 VDD

RESET

外部割込み発生

水晶発振 8192 カウント

低速クロック LSCLK

水晶発振 8192 カウント

水晶発振波形（32.768kHz）

STOP モード

水晶発振波形（32.768kHz）

約 32.77kHz バックアップクロック

高速 RC 発振の分周波形

CKCINT 割込み信号

LOSCB に“1”を書き込み低速クロックバックアップモードを解除

約 32.77kHz 水晶発振波形


約 32.77kHz 水晶発振波形

約 32.77kHz

LOSCS

LOSCB

約 16ms

低速水晶発振


FJUL620Q150B 6－12

6.3.2 高速クロック

高速クロック発生回路は，周波数コントロールレジスタ 0（FCON0）の OSCM1，OSCM0 ビットにより，高速 RC 発振モード

または PLL（Phase Locked Loop）発振モードが選択できます。

6.3.2.1 高速RC発振回路図 6-6 に，高速 RC 発振回路の構成を示します。高速 RC 発振クロックを 16 カウントすると高速クロック（OSCLK）が供給開始されます。電源投入時は，必ず高速 RC 発振回路が選択されます。高速クロックに高速 RC 発振回路を選択した場合は，高速クロックバックアップ機能は動作しません。

図 6-6 高速 RC 発振回路の構成

6.3.2.2 PLL発振回路 PLL 発振回路では，低速クロックを 250 逓倍した約 8.192MHz のクロックを生成します。 PLL 発振モード（OSCM0=“0”，OSCM1=“1”）の状態で，発振許可後（ENOSC を“1”にセット），PLL 発振クロックを

4096 カウントすると高速クロック（OSCLK）が供給開始されます。コードオプションで低速クロックに外付け低速水晶発振回路を選択し，かつ高速クロックに PLL 発振を選択した場合に

高速クロックバックアップ機能が動作します。図 6-7 に PLL 発振回路の構成を示します。

図 6-7 PLL 発振回路の構成

STOP モード

高速クロック（OSCLK）

VDDL

高速 RC 発振回路

（2.097MHｚ）

16 カウント

STOP モード

ENOSC（発振許可）

PLL 発振回路

4096 カウント

VDDL


8.192MHz


コードオプション

高速クロックバックアップ

回路

LOSCB 低速バックアップクロック（約 32.77kHz）

高速クロック（OSCLK）


FJUL620Q150B 6－13

6.3.2.3 高速クロックの動作

高速クロックは，電源投入時のリセット発生により，高速 RC 発振モード（2.097MHz）にて起動します。電源投入時のリセット発生によりシステムリセットモードに入り，高速発振開始時間（TXTH）と高速 RC 発振クロック

（OSCLK）の発振安定時間（32768 カウント）経過するとプログラム動作モードに移行し CPU が動作を開始し，同時に高

速クロック（HSCLK）が周辺回路に供給されます。図 6-8 に電源投入時の高速 RC 発振回路の動作波形を示します。高速発振開始時間（TXTH）については，「付録 C 電

気的特性」を参照してください。

図 6-8 電源投入時の高速クロック発生回路の動作

高速クロック発生回路は，周波数コントロールレジスタ 1（FCON1）により，発振の開始／停止が制御できます。 FCON1 の ENOSC ビットを“1”にすると発振を開始します。発振開始後，各モードでの高速発振開始時間（TXTH／

TEXT）と高速発振クロックの発振安定時間待った後に HSCLK が周辺回路に供給開始されます。高速クロック発生回路は，ソフトウェアによりSTOP モードに移行すると発振を停止します。外部割込みによる STOP モー

ドの解除により発振が再開され，各モードでの高速発振開始時間（TXTH／TEXT）と高速クロックの発振安定時間待った

後に HSCLK が周辺回路に供給開始されます。発振安定時間は，PLL 発振モードの場合 4096 クロック，高速 RC 発振モードの場合 16 クロックとなります。図 6-9 に低速水晶発振回路＋PLL 発振モード時の高速クロック発生回路の動作波形を示します。図 6-10 に低速 RC 発振回路＋PLL 発振モード時の高速クロック発生回路の動作波形を示します。 PLL 発振モードの場合，低速クロックにより STOP モード解除時の動作が異なります。低速水晶発振回路＋PLL 発振モ

ード時の STOP モード解除時，高速クロックには高速バックアップクロックの高速 RC 発振（約 2.097MHz）が選択されま

すので，ソフトウェアにより HOSCB ビットに“1”を書き込んで PLL 発振（約 8.192MHz）に切り替えてください。

TXTH：高速発振開始時間

高速発振波形

高速クロック HSCLK

高速発振 32768 カウント

高速発振開始



HSCLK 波形 HSCLK 波形


システムクロック SYSTEMCLK


STOP モード

電源 VDD

SYSTEMCLK 波形 SYSTEMCLK

CPU スタート

RESET


CPU スタート

高速発振許可ENOSC


FJUL620Q150B 6－14

図 6-9 PLL 発振モード時の高速クロック発生回路の動作（外付け低速水晶発振回路選択時）

図 6-10 PLL 発振モード時の高速クロック発生回路の動作（低速 RC 発振回路選択時）


高速発振波形


高速発振許可 ENOSC


高速発振開始


PLL 発振波形 PLL 発振波形

PLL 発振波形

低速クロック発振波形低速クロック発振波形

PLL 発振波形


高速発振停止

低速クロック発振波形


STOPモード


高速発振波形


高速発振許可 ENOSC







16 カウント

高速 RC 波形 CKCINT 割込み信号 CKCINT 発生

HOSCB に”1”を書き込み

高速クロックバックアップモードを解除


高速発振停止

STOPモード高速発振開始




FJUL620Q150B 6－15

6.3.3 システムクロック切り替え

システムクロックは，周波数コントロールレジスタ（FCON0，FCON1）により，高速クロック（HSCLK），低速クロック

（LSCLK）に切り替えることができます。図 6-11 にシステムクロック切り替え処理のフローチャート（HSCLK→LSCLK）を，図 6-12 に，システムクロック切り替え処

理のフローチャート（LSCLK→HSCLK）を示します。

図 6-11 システムクロック切り替え処理のフローチャート（HSCLK→LSCLK）

【注意】

電源投入後，もしくは STOP モードからの復帰後すぐに，システムクロックを HSCLK から LSCLK に切り替えると，

LSCLK が周辺回路に供給開始されるまで CPU は停止状態となります。このため，タイムベースカウンタの割込み

要求ビット（QLTBC0～2 のいずれかで T128HZ を選択）が電源投入後は“1”になることで，STOP モードからの復

帰後は値が変化することで LSCLK が発振していることを確認してから切り替えることを推奨します。

図 6-12 システムクロック切り替え処理のフローチャート（LSCLK→HSCLK）【注意】

高速クロック（HSCLK）が発振開始する前にシステムクロックを低速クロックから高速クロックへ切り替えると，

HSCLK が周辺回路に供給開始されるまで CPU は停止状態となります。

システムクロック切り替え

ENOSC←“1”

発振安定時間の

ウェイト（TWAIT）

SYSCLK←“1”

高速動作モード

＠PLL 発振モードの場合：2ms ＠高速 RC 発振モードの場合：10μs

システムクロック切り替えの前に、高速発振モードを設定してください。

システムクロックの切り替え（低速クロック→高速クロック）

高速発振開始

システムクロック切り替え

SYSCLK←“0”

低速動作モード

システムクロックの切り替え（高速クロック→低速クロック）

ENOSC←“0” 高速発振の停止（※CPU 以外で高速クロックを使用している場合は停止する必要はありません）


FJUL620Q150B 6－16

6.4 ポートのレジスタ設定について

クロック出力機能を有効にするには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細に

ついては，第 17 章「ポート 2」，第 18 章「ポート 3」，第 21 章「ポート 6」を参照してください。

6.4.1 P21 端子に高速クロック（OUTCLK）を出力する場合 P21MD ビット（P2MOD レジスタのビット 1）を“1”にし，高速クロック出力を P21 の 2 次機能として選択します。

レジスタ名 P2MOD レジスタ（アドレス：0F214H）

ビット 7 6 5 4 3 2 1 0

ビット名 - - - - P23MD P22MD P21MD P20MD

設定値 - - - - * * 1 * P21C1 ビット（P2CON1 レジスタのビット 1）を“1”に，P21C0 ビット（P2CON0 レジスタのビット 1）を“1”にし，P21 端子の状

態モードを CMOS 出力に選択します。

レジスタ名 P2CON1 レジスタ（アドレス：0F213H）

ビット 7 6 5 4 3 2 1 0

ビット名 - - - - P23C1 P22C1 P21C1 P20C1

設定値 - - - - * * 1 *


ビット 7 6 5 4 3 2 1 0

ビット名 - - - - P23C0 P22C0 P21C0 P20C0

設定値 - - - - * * 1 * P21D ビット（P2D レジスタのビット 1）のデータは“0”でも“1”でも構いません。

レジスタ名 P2D レジスタ（アドレス：0F210H）

ビット 7 6 5 4 3 2 1 0

ビット名 - - - - P23D P22D P21D P20D

設定値 - - - - * * ** *

- : 存在しないビット * : 高速クロック出力機能に関連のないビット ** : Don’t care

【注意】 P21（ポート 2）は出力専用端子であり，入出力方向を選択するレジスタを持っていません。


FJUL620Q150B 6－17

6.4.2 P20 端子に低速クロック（LSCLK）を出力する場合

P20MD ビット（P2MOD レジスタのビット 0）を“1”にし，低速クロック出力を P20 の 2 次機能として選択します。

レジスタ名 P2MOD レジスタ（アドレス：0F214H）

ビット 7 6 5 4 3 2 1 0 ビット名 - - - - P23MD P22MD P21MD P20MD

設定値 - - - - * * * 1 P20C1 ビット（P2CON1 レジスタのビット 0）を“1”に，P20C0 ビット（P2CON0 レジスタのビット 0）を“1”にし，P20 端子の状



ビット 7 6 5 4 3 2 1 0 ビット名 - - - - P23C1 P22C1 P21C1 P20C1

設定値 - - - - * * * 1


ビット 7 6 5 4 3 2 1 0 ビット名 - - - - P23C0 P22C0 P21C0 P20C0

設定値 - - - - * * * 1 P20D ビット（P2D レジスタのビット 0）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名 - - - - P23D P22D P21D P20D

設定値 - - - - * * * **

- : 存在しないビット * : 低速クロック出力機能に関連のないビット ** : Don’t care

【注意】 P20（ポート 2）は出力専用端子であり，入出力方向を選択するレジスタを持っていません。


FJUL620Q150B 6－18

6.4.3 P36 端子に低速クロック（LSCLK）を出力する場合

P36MD1 ビット（P3MOD1 レジスタのビット 6）を“0”に，P36MD0 ビット（P3MOD0 レジスタのビット 6）を“1”にし，低速ク

ロック出力を P36 の 2 次機能として選択します。

レジスタ名 P3MOD1 レジスタ（アドレス：0F21DH）

ビット 7 6 5 4 3 2 1 0

ビット名 - P36MD1 P35MD1 P34MD1 P33MD1 P32MD1 P31MD1 P30MD1

設定値 - 0 * * * * * *

レジスタ名 P3MOD0 レジスタ（アドレス：0F21CH）

ビット 7 6 5 4 3 2 1 0


設定値 - 1 * * * * * *

P36C1 ビット（P3CON1 レジスタのビット 6）を“1”に，P36C0 ビット（P3CON0 レジスタのビット 6）を“1”にし，P36 端子の状


レジスタ名 P3CON1 レジスタ（アドレス：0F21AH）

ビット 7 6 5 4 3 2 1 0

ビット名 - P36C1 P35C1 P34C1 P33C1 P32C1 P31C1 P30C1

設定値 - 1 * * * * * *

レジスタ名 P3CON0 レジスタ（アドレス：0F21BH）

ビット 7 6 5 4 3 2 1 0


設定値 - 1 * * * * * * P36DIR ビット（P3DIR レジスタのビット 6）を“0”にし，出力に設定します。


ビット 7 6 5 4 3 2 1 0

ビット名 - P36DIR P35DIR P34DIR P33DIR P32DIR P31DIR P30DIR

設定値 - 0 * * * * * * P36D ビット（P3D レジスタのビット 6）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0

ビット名 - P36D P35D P34D P33D P32D P31D P30D

設定値 - ** * * * * * *

- : 存在しないビット * : 低速クロック出力機能に関連のないビット ** : Don’t care

第 7 章タイムベースカウンタ

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 7 章タイムベースカウンタ

FJUL620Q150B 7－1

7 タイムベースカウンタ

7.1 概要

タイムベースカウンタは周辺回路のベースクロックおよび定期的な割込みを生成します。タイムベースカウンタには低速

クロックタイムベースカウンタ（LTBC）があります。入力クロックに関しては「第 6 章クロック発生回路」を参照してくださ

い。また，本章に記載されている割込みの許可・要求フラグ等については「第 5 章割込み」を参照してください。

7.1.1 特長 · LTBC は，低速クロック（LSCLK）を分周し，T32KHZ～T1HZ 信号を生成。 · LTBC は，低速側タイムベースカウンタ周波数補正レジスタ（LTBADJH, LTBADJL）による周波数の補正

（補正範囲：約-488ppm～+488ppm，補正精度：約 0.48ppm）が可能。 · 128Hz～1Hz のうち 3 つのクロックを割込み信号として利用可能。

7.1.2 構成図 7-1 に低速側タイムベースカウンタの構成を示します。

LTBR ：低速側タイムベースカウンタレジスタ LTBADJ ：低速側タイムベースカウンタ周波数補正レジスタ LTBINT ：低速側タイムベースカウンタ割込み選択レジスタ

図 7-1 低速側タイムベースカウンタ（LTBC）の構成

LSCLK （32.768kHz）

7bits-Counter

R

LTBR 8bits-Counter

R

RESET （内部信号）

LTBR Write

LTBADJ

8

データバス

T2HZ T4HZ T8HZ T16HZ T32HZ T64HZ T128HZ T256HZ T512HZ T1KHZ T2KHZ T4KHZ T8KHZ T16KHZ

T1HZ

8/16

T32KHZ

8/16

LTBC0INT LTBC1INT LTBC2INT

LTBINT


FJUL620Q150B 7－2




0F060H 低速側タイムベースカウンタレジスタ LTBR － R/W 8 00H

0F062H 低速側タイムベースカウンタ周波数補正レ

ジスタ L LTBADJL

LTBADJ R/W 8/16 00H

0F063H 低速側タイムベースカウンタ周波数補正レ

ジスタ H LTBADJH R/W 8 00H

0F064H 低速側タイムベースカウンタ割込み選択レ

ジスタ 0 LTBINT0

LTBINT R/W 8/16 30H

0F065H 低速側タイムベースカウンタ割込み選択レ

ジスタ 1 LTBINT1 R/W 8 06H


FJUL620Q150B 7－3

7.2.2 低速側タイムベースカウンタレジスタ（LTBR）


7 6 5 4 3 2 1 0 LTBR T1HZ T2HZ T4HZ T8HZ T16HZ T32HZ T64HZ T128HZ R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 LTBR は，低速側タイムベースカウンタの T128HZ～T1HZ 信号を読み出す特殊機能レジスタ（SFR）です。 T128HZ～T1HZ 信号は，LTBR に書き込み動作を行うと“0”になります。書き込みデータは無効です。【注意】 LTBR の書き込みタイミングによっては TBC 割込みが発生する可能性があります。「7.3.1 低速側タイムベースカウ

ンタ」のソフトウェアプログラミングにおける注意点を参照してください。


FJUL620Q150B 7－4

7.2.3 低速側タイムベースカウンタ周波数補正レジスタL,H（LTBADJL,LTBADJH）

アドレス：0F062H（LTBADJL）, 0F063H（LTBADJH）アクセス：R/W アクセスサイズ：8/16 ビット初期値：0000H

7 6 5 4 3 2 1 0 LTBADJL LADJ7 LADJ6 LADJ5 LADJ4 LADJ3 LADJ2 LADJ1 LADJ0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 LTBADJH －－－－－ LADJ10 LADJ9 LADJ8 R/W －－－－－ R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 LTBADJ は，低速タイムベースクロックの周波数補正値を設定する特殊機能レジスタ（SFR）です。ビットの説明

· LADJ10～LADJ0（ビット 10～0） LADJ10～LADJ0 は，周波数の補正ビットです。補正範囲：約-488ppm～+488ppm，補正精度：約 0.48ppm が可能です。周波数補正値（LTBADJH, LTBADJL）と補正値率の対応は以下の通りです。

表 7-1 周波数補正値（LTBADJH, LTBADJL）と補正値率の対応 LADJ10～0 16 進数周波数補正率（ppm）

0 1 1 1 1 1 1 1 1 1 1 3FFH +487.80 0 1 1 1 1 1 1 1 1 1 0 3FEH +487.33 ：：：：：：：：：：：：： 0 0 0 0 0 0 0 0 0 1 1 003H +1.43 0 0 0 0 0 0 0 0 0 1 0 002H +0.95 0 0 0 0 0 0 0 0 0 0 1 001H +0.48 0 0 0 0 0 0 0 0 0 0 0 000H 0 1 1 1 1 1 1 1 1 1 1 1 7FFH -0.48 1 1 1 1 1 1 1 1 1 1 0 7FEH -0.95 ：：：：：：：：：：：：： 1 0 0 0 0 0 0 0 0 0 1 401H -487.80 1 0 0 0 0 0 0 0 0 0 0 400H -488.28


FJUL620Q150B 7－5

LTBADJH, LTBADJL に設定する補正値（LADJ10～LADJ0）は，以下の式で求められます。

補正値＝周波数補正率×2097152（10 進数）

＝周波数補正率×200000h（16 進数）例 1： +15.0ppm 補正する場合（時計が遅れる場合）補正値＝ +15.0ppm×2097152（10 進数）＝ +15.0×10-6×2097152 ＝ +31.45728（10 進数） ≒ 01Fh（16 進数）例 2： -25.5ppm 補正する場合（時計が早まる場合）補正値＝－25.5ppm×2097152（10 進数）＝－25.5×10-6×2097152 ＝－53.477376（10 進数） ≒ 7CCh（16 進数）【注意】

低速クロック（LSCLK），および LTBC の T32KHZ，T16KHZ 信号は，周波数補正機能では補正されません。

周波数補正の精度は，温度変動による低速発振（32.768kHz）の周波数変動を含めた精度を保証するものではありません。


FJUL620Q150B 7－6

7.2.4 低速側タイムベースカウンタ割込み選択レジスタ（LTBINT0，LTBINT1）

アドレス：0F064H（LTBINT0）, 0F065H（LTBINT1）アクセス：R/W アクセスサイズ：8/16 ビット初期値：0630H

7 6 5 4 3 2 1 0 LTBINT0 － LTI1S2 LTI1S1 LTI1S0 － LTI0S2 LTI0S1 LTI0S0 R/W － R/W R/W R/W － R/W R/W R/W

初期値 0 0 1 1 0 0 0 0

15 14 13 12 11 10 9 8 LTBINT1 －－－－－ LTI2S2 LTI2S1 LTI2S0 R/W －－－－－ R/W R/W R/W

初期値 0 0 0 0 0 1 1 0 LTBINTn は，割込み信号として利用する低速タイムベースクロックを指定する特殊機能レジスタ（SFR）です。ビットの説明

· LTI0S2～LTI0S0（ビット 2～0） LTBINT0 に割り当てる信号を選択するビットです。初期値は T128HZ です。

· LTI1S2～LTI1S0（ビット 6～4）

LTBINT1 に割り当てる信号を選択するビットです。初期値は T16HZ です。 · LTI2S2～LTI2S0（ビット 10～8）

LTBINT2 に割り当てる信号を選択するビットです。初期値は T2HZ です。

LTInS2 LTInS1 LTInS0 割り当てられる信号

0 0 0 T128HZ 0 0 1 T64HZ 0 1 0 T32HZ 0 1 1 T16HZ 1 0 0 T8HZ 1 0 1 T4HZ 1 1 0 T2HZ 1 1 1 T1HZ

* 設定時に割込み要因が発生する場合があります。


FJUL620Q150B 7－7

7.3 動作説明

7.3.1 低速側タイムベースカウンタ低速側タイムベースカウンタ（LTBC）は，システムリセット後，LSCLK の立ち下がりエッジで 0000H からカウントアップを

開始します。 LTBC の 3 要因の割込みは，低速側タイムベースカウンタ割込み選択レジスタ（LTBINT0，LTBINT1）で割り当てた信

号（初期値は T128HZ, T16HZ, T2HZ）の立ち下がりエッジで割込みを要求します。 LTBC の T128HZ～T1HZ 出力は，低速側タイムベースカウンタレジスタ（LTBR）から読み出すことができます。読み出

す場合は，カウントアップ中の不確定データの読み出しを防止するため，LTBR を二度読み出し，値が同一であること

を確認してください。図 7-2 に，LTBR を読み出す場合のプログラム例を示します。 volatile unsigned char tmp_LTBR_val = 0;

do { tmp_LTBR_val = LTBR; // 一度目の LTBR 読み出し

} while ( tmp_LTBR_val != LTBR ); // 一度目に読み出した LBTR と二度目に読み出した LTBR を比較し， // 一致しなかった場合は再度繰り返す。

図 7-2 LTBR を読み出す場合のプログラム例 LTBR に任意のデータを書き込むと LTBR の T128HZ～T1HZ 信号は全て“0”に初期化されます。この時，T32KHZ～

T256HZ 信号は初期化されません。また，LTBR に書き込んだタイミングによっては低速側タイムベースカウンタ割込み

選択レジスタ（LTBINT0, LTBINT1）で割り当てた信号が“1”から“0”に変化し，タイムベースカウンタ n 割込み要求

（LTBCnINT，n=0～2）が発生する場合があります。このため，LTBR を初期化する際は，割込みを禁止した状態で

LTBR に書き込み，発生してしまったタイムベースカウンタ n 割込み要求フラグ（QLTBCn，n=0～2）を“0”にクリアしてく

ださい。図 7-3 に，LTBR を初期化する場合のプログラム例を示します。 __DI(); // 割込み禁止（MIE=0） LTBR = 0x00; // LTBR をリセット __NOP(); // 待ち時間 QLTBC0 = 0; // QLTBC0 をクリア QLTBC1 = 0; // QLTBC1 をクリア QLTBC2 = 0; // QLTBC2 をクリア __EI(); // 割込み許可（MIE=1）

図 7-3 LTBR を初期化する場合のプログラム例

LTBR に書き込んでからタイムベースカウンタ n 割込み要求フラグ（QLTBCn，n=0～2）が“1”になるまでシステムクロッ

ク 1 クロック分の時間を要します。このため，LTBR に書き込んだ後に NOP 命令を 1 つ配置し，タイムﾍﾞースカウンタ n割込み要求フラグをクリアしてください。


FJUL620Q150B 7－8

図 7-4 に，タイムベースカウンタ割込みタイミング（低速側タイムベースカウンタ割込み選択レジスタ（LTBINTL, LTBINTH）で T128HZ，T16HZ，T2HZ に割り当てた場合）と LTBR の書き込みによるリセットタイミングを示します。

図 7-4 タイムベースカウンタ割込みタイミングと LTBR の書き込みによるリセットタイミング

LTBR Write

T1HZ

T2HZ

T4HZ

T8HZ

T16HZ

T32HZ

T64HZ

T128HZ

T256HZ

T16HZ

割込みタイミングを示す。

第 8 章 8 ビットタイマ

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 8 章 8 ビットタイマ

FJUL620Q150B 8－1

8 8 ビットタイマ

8.1 概要

本 LSI は，8 ビットタイマを 2 チャネル内蔵しています。入力クロックに関しては「第 6 章クロック発生回路」を参照してください。

8.1.1 特長 · タイマカウンタレジスタ（TMnC，n=0～1）とタイマデータレジスタ（TMnD）の値が一致するとタイマ割込み

（TMnINT）を発生。 · タイマ 0 とタイマ 1 を組み合わせて 16 ビットタイマとして使用可能。 · タイマのクロックは，低速クロック（LSCLK），高速クロック（OSCLK）が選択可能。 · タイマのクロックを分周することが可能（1/2 分周，1/4 分周，1/8 分周，1/16 分周，1/32 分周，1/64 分周） · 連続モードおよびワンショットモードを選択可能。

8.1.2 構成図 8-1 にタイマの構成を示します。

（a） 8 ビットタイマモード時（タイマ 0～1）

（b） 16 ビットタイマモード時（タイマ 0～1）

TMnCON ：タイマコントロールレジスタ TMSTR0 ：タイマスタートレジスタ 0 TMSTP0 ：タイマストップレジスタ 0 TMSTAT0 ：タイマステータスレジスタ 0 TMmD，TMnD ：タイマデータレジスタ TMmC，TMnC ：タイマカウンタレジスタ

図 8-1 タイマの構成

TMnC

データバス

TMmINT

LSCLK TMnCON TMSTR0 TMSTP0

TMSTAT0 R

一致

比較器

OSCLK

n=0 m=1

Write TMmC

TnCK

Write TMnC

8 8 8

TMnD TMmD TMmC R

8 8

16

8 8

16

8

TMnC

データバス

TMnINT 一致

TMnD

比較器

8 n=0～1

Write TMnC

TnCK

8

LSCLK TMnCON TMSTR0 TMSTP0 TMSTAT0

OSCLK R


FJUL620Q150B 8－2




0F300H タイマ 0 データレジスタ TM0D TM01D

R/W 8/16 0FFH 0F301H タイマ 1 データレジスタ TM1D R/W 8 0FFH 0F310H タイマ 0 カウンタレジスタ TM0C

TM01C R/W 8/16 00H

0F311H タイマ 1 カウンタレジスタ TM1C R/W 8 00H 0F320H タイマ 0 コントロールレジスタ TM0CON

TM01CON R/W 8/16 00H

0F321H タイマ 1 コントロールレジスタ TM1CON R/W 8 00H 0F330H タイマスタートレジスタ 0 TMSTR0 － W 8 00H 0F332H タイマストップレジスタ 0 TMSTP0 － W 8 00H 0F334H タイマステータスレジスタ 0 TMSTAT0 － R 8 00H


FJUL620Q150B 8－3

8.2.2 タイマ 0 データレジスタ（TM0D）

アドレス：0F300H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TM0D T0D7 T0D6 T0D5 T0D4 T0D3 T0D2 T0D1 T0D0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TM0D は，タイマ 0 カウンタレジスタ（TM0C）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 û TM0D は，タイマ 0 が停止している状態（TMSTAT0 レジスタの T0STAT が“0”の状態）で設定してください。 û 8 ビットタイマモード時は，TM0D に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と同じ

動作となります。 16 ビットタイマモード時は，TM1D，TM0D に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場

合は“0001H”と同じ動作となります。


FJUL620Q150B 8－4

8.2.3 タイマ 1 データレジスタ（TM1D）

アドレス：0F301H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TM1D T1D7 T1D6 T1D5 T1D4 T1D3 T1D2 T1D1 T1D0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TM1D は，タイマ 1 カウンタレジスタ（TM1C）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 û TM1D は，タイマ 1 が停止している状態（TMSTAT0 レジスタの T1STAT が“0”の状態）で設定してください。 û 8 ビットタイマモード時は，TM1D に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と同じ

動作となります。 16 ビットタイマモード時は，TM1D，TM0D に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場

合は“0001H”と同じ動作となります。


FJUL620Q150B 8－5

8.2.4 タイマ 0 カウンタレジスタ（TM0C）


7 6 5 4 3 2 1 0 TM0C T0C7 T0C6 T0C5 T0C4 T0C3 T0C2 T0C1 T0C0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TM0C は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TM0C に書き込み動作を行うと，TM0C は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TM0C，もしくは上位側 TM1C のどちらか片方に書き込み動作を行うと，下位側，上位側の両方が“00H”になります。タイマ動作中の TM0C の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-1 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TM0C 読み出し可否一覧を示します。

表 8-1 タイマ動作中の TM0C 読み出し可否一覧タイマクロック

T0CK システムクロック SYSTEMCLK

TM0C の読み出し可否

LSCLK および LSCLK の分周クロック

LSCLK 読み出し可能です。

HSCLK 読み出し可能です。ただし，カウントアップ中の不確定データの読み

出しを防止するため，TM0C を二度読み出し，値が一致するまで読

み出しを繰り返してください。

OSCLK および OSCLK の分周クロック

LSCLK 読み出し禁止です。 HSCLK 読み出し可能です。


FJUL620Q150B 8－6

8.2.5 タイマ 1 カウンタレジスタ（TM1C）


7 6 5 4 3 2 1 0 TM1C T1C7 T1C6 T1C5 T1C4 T1C3 T1C2 T1C1 T1C0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TM1C は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TM1C に書き込み動作を行うと，TM1C は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TM0C，もしくは上位側 TM1C のどちらか片方に書き込み動作を行うと，下位側，上位側の両方が“00H”になります。タイマ動作中の TM1C の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-2 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TM１C 読み出し可否一覧を示します。

表 8-2 タイマ動作中の TM1C 読み出し可否一覧タイマクロック

T0CK システムクロック SYSTEMCLK

TM1C の読み出し可否



HSCLK 読み出し可能です。ただし，カウントアップ中の不確定データの読み

出しを防止するため，TM1C を二度読み出し，値が一致するまで読

み出しを繰り返してください。



【注意】 16 ビットタイマモードで TM1C と TM0C を読み出す場合はワード型命令を使用してください。バイト型命令で TM1C と TM0C を読み出すと，命令間でカウンタがカウントアップする場合があります。


FJUL620Q150B 8－7

8.2.6 タイマ 0 コントロールレジスタ（TM0CON）


7 6 5 4 3 2 1 0 TM0CON T0OST T01M16 T0DIV2 T0DIV1 T0DIV0 －－ T0CS0 R/W R/W R/W R/W R/W R/W －－ R/W

初期値 0 0 0 0 0 0 0 0 TM0CON は，タイマ 0 を制御する特殊機能レジスタ（SFR）です。 TM0CON を書き換える場合は，タイマ 0 が停止している状態（TMSTAT0 レジスタの T0STAT が“0”の状態）で， TM0C に書き込み動作を行い TM0C をクリアしてから行ってください。

ビットの説明

· T0CS0（ビット 0） T0CS0 は，タイマ 0 の動作クロックを選択するビットです。LSCLK，OSCLK が選択できます。

T0CS0 説明

0 LSCLK（初期値） 1 OSCLK

· T0DIV2～T0DIV0（ビット 5～3）

T0DIV2～T0DIV0 は，タイマ 0 のクロックの分周値を選択するビットです。 8 ビットタイマモードでは，T0CS0 で選択されたクロックを分周してタイマ 0 は動作します。

T0DIV2 T0DIV1 T0DIV0 説明

0 0 0 T0CS0 で選択したクロック（初期値） 0 0 1 T0CS0 で選択したクロックの 1/2 分周 0 1 0 T0CS0 で選択したクロックの 1/4 分周 0 1 1 T0CS0 で選択したクロックの 1/8 分周 1 0 0 T0CS0 で選択したクロックの 1/16 分周 1 0 1 T0CS0 で選択したクロックの 1/32 分周 1 1 0 T0CS0 で選択したクロックの 1/64 分周 1 1 1 使用禁止（T0CS0 で選択したクロック）

· T01M16（ビット 6）

T01M16 は，タイマ 0 とタイマ 1 の動作モードを選択するビットです。 8 ビットタイマモードでは，タイマ 0 とタイマ 1 がそれそれ独立した 8 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ 0 とタイマ 1 が接続され，16 ビットタイマとして動作し，タイマ 0 のオーバフロ

ー信号でタイマ 1 がカウントアップします。この時，タイマ 0 の割込み（TM0INT）は発生しません。

T01M16 説明 0 8 ビットタイマモード（初期値） 1 16 ビットタイマモード


FJUL620Q150B 8－8

· T0OST（ビット 7）

T0OST は，タイマ 0 のタイマモードを選択するビットです。T0OST を“1”にするとワンショットモードが使用できま

す。

T0OST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL620Q150B 8－9

8.2.7 タイマ 1 コントロールレジスタ（TM1CON）


7 6 5 4 3 2 1 0 TM1CON T1OST － T1DIV2 T1DIV1 T1DIV0 －－ T1CS0 R/W R/W － R/W R/W R/W －－ R/W

初期値 0 0 0 0 0 0 0 0 TM1CON は，タイマ 1 を制御する特殊機能レジスタ（SFR）です。 TM1CON を書き換える場合は，タイマ 0 が停止している状態（TMSTAT0 レジスタの T1STAT が“0”の状態）で， TM1C に書き込み動作を行い TM1C をクリアしてから行ってください。

ビットの説明

· T1CS0（ビット 0） T1CS0 は，タイマ 1 の動作クロックを選択するビットです。LSCLK，OSCLK が選択できます。 TM0CON の T01M16 を“1”に設定し，16 ビットタイマモードを選択している場合は，T0CS0 の値が有効となり

ます。

T1CS0 説明 0 LSCLK（初期値） 1 OSCLK

· T1DIV2～T1DIV0（ビット 5～3）

T1DIV2～T1DIV0 は，タイマ 1 のクロックの分周値を選択するビットです。 8 ビットタイマモードでは，T1CS0 で選択されたクロックを分周してタイマ 1 は動作します。

T1DIV2 T1DIV1 T1DIV0 説明

0 0 0 T1CS0 で選択したクロック（初期値） 0 0 1 T1CS0 で選択したクロックの 1/2 分周 0 1 0 T1CS0 で選択したクロックの 1/4 分周 0 1 1 T1CS0 で選択したクロックの 1/8 分周 1 0 0 T1CS0 で選択したクロックの 1/16 分周 1 0 1 T1CS0 で選択したクロックの 1/32 分周 1 1 0 T1CS0 で選択したクロックの 1/64 分周 1 1 1 使用禁止（T1CS0 で選択したクロック）

· T1OST（ビット 7）

T1OST は，タイマ 1 のタイマモードを選択するビットです。T1OST を“1”にするとワンショットモードが使用できま

す。TM0CON の T01M16 を“1”にし 16 ビットタイマモードを選択している場合は，T0OST の値が有効となりま

す。

T1OST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL620Q150B 8－10

8.2.8 タイマスタートレジスタ 0（TMSTR0）


7 6 5 4 3 2 1 0 TMSTR0 －－－－－－ T1RUN T0RUN R/W －－－－－－ W W

初期値 0 0 0 0 0 0 0 0 TMSTR0 は，8 ビットタイマ 0～1 のカウント開始を制御する特殊機能レジスタ（SFR）です。ビットの説明

· T0RUN（ビット 0） T0RUN は，タイマ 0 のカウント開始を制御するビットです。電源投入後初期状態はカウンタ停止しています。 T0RUN ビットを“1”に設定することでタイマ 0 のカウントアップを開始します。

T0RUN 説明

0 現在の状態を継続 1 カウント開始

· T1RUN（ビット 1）

T1RUN は，タイマ 1 のカウント開始を制御するビットです。 8 ビットタイマモード時に T1RUN ビットを“1”に設定することでタイマ 1 のカウントアップを開始します。 16 ビットタイマモード時の“1”設定は無効で，タイマ 0 のオーバフロー信号によりタイマ 1 はカウントアップします。 T1RUN 説明



FJUL620Q150B 8－11

8.2.9 タイマストップレジスタ 0（TMSTP0）


7 6 5 4 3 2 1 0 TMSTP0 －－－－－－ T1STP T0STP R/W －－－－－－ W W

初期値 0 0 0 0 0 0 0 0 TMSTP0 は，8 ビットタイマ 0～1 のカウント停止を制御する特殊機能レジスタ（SFR）です。ビットの説明

· T0STP（ビット 0） T0STP は，タイマ 0 のカウント停止を制御するビットです。電源投入後初期状態はカウンタ停止しています。カウンタ停止中の“1”設定は無効です。 T0STP ビットを“1”に設定することでタイマ 0 のカウントアップを停止します。

T0STP 説明

0 現在の状態を継続 1 カウント停止

· T1STP（ビット 1）

T1STP は，タイマ 1 のカウント停止を制御するビットです。電源投入後初期状態はカウンタ停止しています。カウンタ停止中の“1”設定は無効です。 8 ビットタイマモード時に T1STP ビットを“1”に設定することでタイマ 1 のカウントアップを停止します。 16 ビットタイマモード時の“1”設定は無効で，T0STP ビットを“1”に設定することでカウントアップを停止します。

T1STP 説明



FJUL620Q150B 8－12

8.2.10 タイマステータスレジスタ 0（TMSTAT0）

アドレス：0F334H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMSTAT0 －－－－－－ T1STAT T0STAT R/W －－－－－－ R R

初期値 0 0 0 0 0 0 0 0 TMSTAT0 は，8 ビットタイマ 0～1 の状態を示す特殊機能レジスタ（SFR）です。ビットの説明

· T0STAT（ビット 0） T0STAT は，タイマ 0 の動作中／停止中を示すビットです。

T0STAT 説明

0 カウント停止中 1 カウント中

· T1STAT（ビット 1）

T1STAT は，タイマ 1 の動作中／停止中を示すビットです。 16 ビットタイマモードでは，“0”が読み出されます。

T1STAT 説明



FJUL620Q150B 8－13

8.3 動作説明

タイマ n カウンタレジスタ（TMnC）は，タイマスタートレジスタ 0（TMSTR0）の TnRUN ビットを“1”にすると，タイマ n コント

ロールレジスタ（TMnCON）で選択されているタイマクロック（TnCK）の 1 回目の立ち下がりエッジで動作状態（TnSTATが“1”）となり，2 回目の立ち下がりエッジでアップカウントを開始します。 TMnC のカウント値とタイマ n データレジスタ（TMnD）の値が一致すると，次のタイマクロックの立ち下がりエッジでタイマ

n 割込み（TMnINT）を発生し，同時に TMnC は“00H”にリセットされ，アップカウントを継続します。 TnSTP ビットを“1”にすると，TMnC は，タイマクロック（TnCK）の立ち下がり 1 カウント後にアップカウントを停止します。

TMｎC の停止は，タイマステータスレジスタ 0（TMSTAT0）の TnSTAT ビットが“0”になることで確認してください。再び TnRUN ビットを“1”にすると，TMnC は停止していた値からアップカウントを再開します。 TMnC を“00H”に初期化する場合は，TMnC に書き込み動作を行ってください。タイマ割込み周期（TTMI）は以下の式で表わされます。

TTMI = TMnD + 1

（n=0～1） TnCK（Hz）

TMnD：タイマ 0～1 データレジスタ（TMnD）設定値（01H～0FFH） TnCK：タイマ 0～1 コントロールレジスタ（TMnCON）により選択されたクロック周波数

TnRUN ビットを“1”にセットした後，タイマクロックに同期してカウントを開始しますので，最初のタイマ割込みまでには

最大 1 クロックの誤差が生じます。2 回目以降のタイマ割込み周期は一定です。図 8-2 に，タイマ 0～1 の連続モード動作タイミングを示します。

図 8-2 タイマ 0～1 の連続モード動作タイミング

【注意】

TnSTP ビットに“1”を書き込んでも，次のタイマクロックの立ち下がりエッジまで（タイマ 0～1 状態フラグ TnSTATが“1”の状態）は，カウント動作を継続しますので，タイマ 0～1 割込み（TMnINT）が発生する可能性があります。

TMnC XX 00

88 TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

TnRUN

01 02 87 88 00 62 5F 60 61 01

88 88

（n=0～1) TTMI

TnSTP

TTMI


FJUL620Q150B 8－14

図 8-3 に，タイマ 0～1 のワンショットモード動作タイミングを示します。

図 8-3 タイマ 0～1 のワンショットモード動作タイミング

【注意】 TMnC のカウント値とタイマ 0～1 データレジスタ（TMnD）の値が一致すると，TnSTAT ビットが自動的にクリアされ

ます。

TMnC XX 00

TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

TnRUN

01 02 87 88 00 01

88

（n=0～1) TTMI

TnSTP

TTMI

第 9 章 16 ビットタイマ


FJUL620Q150B 9－1

9 16 ビットタイマ

9.1 概要

本 LSI は，16 ビットタイマを 4 チャネル内蔵しています。入力クロックに関しては「第 6 章クロック発生回路」を参照してください。

9.1.1 特長 • タイマカウンタレジスタ（TMHnCH，TMHnCL n=8，9，A，B）とタイマデータレジスタ（TMHnDH，TMHnDL）の値が一致するとタイマ割込み（TMHnINT）を発生。

• タイマのクロックは，低速クロック（LSCLK），高速クロック（OSCLK），外部クロックが選択可能。 • タイマのクロックを分周することが可能（1/2 分周，1/4 分周，1/8 分周，1/16 分周，1/32 分周，1/64 分周） • タイマ A およびタイマ B のタイマアウト（TMHAOUT，TMHBOUT）を出力可能。 • TMAOUT，TMBOUT 信号の出力論理を正論理，負論理に切り替えることが可能。 • 連続モードおよびワンショットモードを選択可能。

9.1.2 構成図 9-1 にタイマの構成を示します。

TMHnCON ：16 ビットタイマコントロールレジスタ TMHSTR0 ：16 ビットタイマスタートレジスタ 0 TMHSTP0 ：16 ビットタイマストップレジスタ 0 TMHSTAT0 ：16 ビットタイマステータスレジスタ 0 TMHnDH，TMHnDL ：16 ビットタイマデータレジスタ TMHnCH，TMHnCL ：16 ビットタイマカウンタレジスタ

図 9-1 タイマの構成

TMHnCH

データバス

LSCLK TMHnCON TMHSTR0 TMHSTP0

TMHSTAT0 R

一致

比較器

n=8，9，A，B m=A，B

Write TMHnCH

THnCK

Write TMHnCL

8 8 8

TMHnDH TMHnDL TMHnCL R

8 8

16

8 8

16

外部クロック P46，P47

8

OUT P22，P60/TMHAOUT P23，P61/TMHBOUT

TMHmNEG TMHnINT

OSCLK


FJUL620Q150B 9－2



アドレス名称略称(Byte) 略称(Word) R/W サイズ初期値

0F340H 16 ビットタイマ 8 データレジスタ L TMH8DL TMH8D

R/W 8/16 0FFH 0F341H 16 ビットタイマ 8 データレジスタ H TMH8DH R/W 8 0FFH 0F342H 16 ビットタイマ 9 データレジスタ L TMH9DL

TMH9D R/W 8/16 0FFH

0F343H 16 ビットタイマ 9 データレジスタ H TMH9DH R/W 8 0FFH 0F344H 16 ビットタイマ A データレジスタ L TMHADL

TMHAD R/W 8/16 0FFH

0F345H 16 ビットタイマ A データレジスタ H TMHADH R/W 8 0FFH 0F346H 16 ビットタイマ B データレジスタ L TMHBDL

TMHBD R/W 8/16 0FFH

0F347H 16 ビットタイマ B データレジスタ H TMHBDH R/W 8 0FFH 0F350H 16 ビットタイマ 8 カウンタレジスタ L TMH8CL

TMH8C R/W 8/16 00H

0F351H 16 ビットタイマ 8 カウンタレジスタ H TMH8CH R/W 8 00H 0F352H 16 ビットタイマ 9 カウンタレジスタ L TMH9CL

TMH9C R/W 8/16 00H

0F353H 16 ビットタイマ 9 カウンタレジスタ H TMH9CH R/W 8 00H 0F354H 16 ビットタイマ A カウンタレジスタ L TMHACL

TMHAC R/W 8/16 00H

0F355H 16 ビットタイマ A カウンタレジスタ H TMHACH R/W 8 00H 0F356H 16 ビットタイマ B カウンタレジスタ L TMHBCL

TMHBC R/W 8/16 00H

0F357H 16 ビットタイマ B カウンタレジスタ H TMHBCH R/W 8 00H 0F360H 16 ビットタイマ 8 コントロールレジスタ TMH8CON － R/W 8 00H 0F361H 予約レジスタ－－－－ 00H

0F362H 16 ビットタイマ 9 コントロールレジスタ TMH9CON － R/W 8 00H 0F363H 予約レジスタ－－－－ 00H

0F364H 16 ビットタイマ A コントロールレジスタ TMHACON － R/W 8 00H 0F365H 予約レジスタ－－－－ 00H

0F366H 16 ビットタイマ B コントロールレジスタ TMHBCON － R/W 8 00H 0F367H 予約レジスタ－－－－ 00H

0F370H 16 ビットタイマスタートレジスタ 0 TMHSTR0 － W 8 00H 0F372H 16 ビットタイマストップレジスタ 0 TMHSTP0 － W 8 00H 0F374H 16 ビットタイマステータスレジスタ 0 TMHSTAT0 － R 8 00H


FJUL620Q150B 9－3

9.2.2 16 ビットタイマ 8 データレジスタ L，H （TMH8DL，H)


7 6 5 4 3 2 1 0 TMH8DL TH8D7 TH8D6 TH8D5 TH8D4 TH8D3 TH8D2 TH8D1 TH8D0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 アドレス：0F341H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMH8DH TH8D15 TH8D14 TH8D13 TH8D12 TH8D11 TH8D10 TH8D9 TH8D8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMH8DL，H は，16 ビットタイマ 8 カウンタレジスタ L，H（TMH8CL，H）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMH8DL，H は，16 ビットタイマ 8 が停止している状態（TMHSTAT0 レジスタの TH8STAT が“0”の状態）で設

定してください。 TMH8DL，H には“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合は“0001H”と同じ動作と

なります。


FJUL620Q150B 9－4

9.2.3 16 ビットタイマ 9 データレジスタ L，H （TMH9DL，H)


7 6 5 4 3 2 1 0 TMH9DL TH9D7 TH9D6 TH9D5 TH9D4 TH9D3 TH9D2 TH9DH TH9DL R/W R/W R/W R/W R/W R/W R/W R/W R/W


7 6 5 4 3 2 1 0 TMH9DH TH9D15 TH9D14 TH9D13 TH9D12 TH9D11 TH9D10 TH9D9 TH9D8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMH9DL，H は，16 ビットタイマ 9 カウンタレジスタ L，H（TMH9CL，H）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMH9DL，H は，16 ビットタイマ 9 が停止している状態（TMHSTAT0 レジスタの TH9STAT が“0”の状態）で設

定してください。 TMH9DL，H には“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合は“0001H”と同じ動作と

なります。


FJUL620Q150B 9－5

9.2.4 16 ビットタイマ A データレジスタ L，H （TMHADL，H)


7 6 5 4 3 2 1 0 TMHADL THAD7 THAD6 THAD5 THAD4 THAD3 THAD2 THADH THADL R/W R/W R/W R/W R/W R/W R/W R/W R/W


7 6 5 4 3 2 1 0 TMHADH THAD15 THAD14 THAD13 THAD12 THAD11 THAD10 THAD9 THAD8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMHADL，H は，16 ビットタイマ A カウンタレジスタ L，H（TMHACL，H）との比較値を設定する特殊機能レジスタ

（SFR）です。【注意】 TMHADL，H は，16 ビットタイマ A が停止している状態（TMHSTAT0 レジスタの THASTAT が“0”の状態）で設

定してください。 TMHADL，Hには“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合は“0001H”と同じ動作と

なります。


FJUL620Q150B 9－6

9.2.5 16 ビットタイマ B データレジスタ L，H （TMHBDL，H)


7 6 5 4 3 2 1 0 TMHBDL THBD7 THBD6 THBD5 THBD4 THBD3 THBD2 THBDH THBDL R/W R/W R/W R/W R/W R/W R/W R/W R/W


7 6 5 4 3 2 1 0 TMHBDH THBD15 THBD14 THBD13 THBD12 THBD11 THBD10 THBD9 THBD8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMHBDL，H は，16 ビットタイマ B カウンタレジスタ L，H（TMHBCL，H）との比較値を設定する特殊機能レジスタ

（SFR）です。【注意】 TMHBDL，H は，16 ビットタイマ B が停止している状態（TMHSTAT0 レジスタの THBSTAT が“0”の状態）で設

定してください。 TMHBDL，Hには“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合は“0001H”と同じ動作と

なります。


FJUL620Q150B 9－7

9.2.6 16 ビットタイマ 8 カウンタレジスタ L，H （TMH8CL，H)


7 6 5 4 3 2 1 0 TMH8CL TH8C7 TH8C6 TH8C5 TH8C4 TH8C3 TH8C2 TH8CH TH8CL R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0


7 6 5 4 3 2 1 0 TMH8CH TH8C15 TH8C14 TH8C13 TH8C12 TH8C11 TH8C10 TH8C9 TH8C8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TMH8CL，H は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。下位側 TMH8CL もしくは上位側 TMH8CH のどちらか片方に書き込み動作を行うと，下位側，上位側の両方が

“00H”になります。書き込みデータは意味がありません。タイマ動作中の TMH8CL，H の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合がありま

す。表 9-1 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMH8CL，H 読み出し可否一覧を示します。

表 9-1 タイマ動作中の TMH8CL，H 読み出し可否一覧タイマクロック

TH8CK システムクロック SYSTEMCLK

TMH8CL，H の読み出し可否



HSCLK 読み出し可能です。ただし，カウントアップ中の不確定データの

読み出しを防止するため，TMH8CL，H を二度読み出し，値が

一致するまで読み出しを繰り返してください。



外部クロックおよび外部クロックの分周クロック

LSCLK 読み出し禁止です。

HSCLK

【注意】 TMH8CL と TMH8CH を読み出す場合はワード型命令を使用してください。バイト型命令で TMH8CL と TMH8CH を読み出すと，命令間でカウンタがカウントアップする場合があります。


FJUL620Q150B 9－8

9.2.7 16 ビットタイマ 9 カウンタレジスタ L，H （TMH9CL，H)


7 6 5 4 3 2 1 0 TMH9CL TH9C7 TH9C6 TH9C5 TH9C4 TH9C3 TH9C2 TH9CH TH9CL R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0


7 6 5 4 3 2 1 0 TMH9CH TH9C15 TH9C14 TH9C13 TH9C12 TH9C11 TH9C10 TH9C9 TH9C8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TMH9CL，H は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。下位側（TMH9CL）もしくは上位側（TMH9CH）のどちらか片方に書き込み動作を行うと，下位側，上位側の両方が “00H”になります。書き込みデータは意味がありません。タイマ動作中の TMH9CL，H の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合がありま

す。表 9-2 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMH9CL，H 読み出し可否一覧を示します。

表 9-2 タイマ動作中の TMH9CL，H 読み出し可否一覧タイマクロック

TH9CK システムクロック SYSTEMCLK

TMH9CL，H の読み出し可否




読み出しを防止するため，TMH9CL，H を二度読み出し，値が






HSCLK

【注意】 TMH9CL と TMH9CH を読み出す場合はワード型命令を使用してください。バイト型命令で TMH9CL と TMH9CH を読み出すと，命令間でカウンタがカウントアップする場合があります。


FJUL620Q150B 9－9

9.2.8 16 ビットタイマ A カウンタレジスタ L，H （TMHACL，H)


7 6 5 4 3 2 1 0 TMHACL THAC7 THAC6 THAC5 THAC4 THAC3 THAC2 THAC1 THAC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0


7 6 5 4 3 2 1 0 TMHACH THAC15 THAC14 THAC13 THAC12 THAC11 THAC10 THAC9 THAC8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TMHACL，H は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。下位側（TMHACL）もしくは上位側（TMHACH）のどちらか片方に書き込み動作を行うと，下位側，上位側の両方が

“00H”になります。書き込みデータは意味がありません。タイマ動作中の TMHACL，H の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合がありま

す。表 9-3 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMHACL，H 読み出し可否一覧を示します。

表 9-3 タイマ動作中の TMHACL，H 読み出し可否一覧タイマクロック

THACK システムクロック SYSTEMCLK

TMHACL，H の読み出し可否




読み出しを防止するため，TMHACL，H を二度読み出し，値が






HSCLK

【注意】 TMHACL と TMHACH を読み出す場合はワード型命令を使用してください。バイト型命令で TMHACL と TMHACH を読み出すと，命令間でカウンタがカウントアップする場合があります。


FJUL620Q150B 9－10

9.2.9 16 ビットタイマ B カウンタレジスタ L，H （TMHBCL，H)


7 6 5 4 3 2 1 0 TMHBCL THBC7 THBC6 THBC5 THBC4 THBC3 THBC2 THBCH THBCL R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0


7 6 5 4 3 2 1 0 TMHBCH THBC15 THBC14 THBC13 THBC12 THBC11 THBC10 THBC9 THBC8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TMHBCL，H は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。下位側（TMHBCL）もしくは上位側（TMHBCH）のどちらか片方に書き込み動作を行うと，下位側，上位側の両方が

“00H”になります。書き込みデータは意味がありません。タイマ動作中の TMHBCL，H の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合がありま

す。表 9-4 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMHBCL，H 読み出し可否一覧を示します。

表 9-4 タイマ動作中の TMHBCL，H 読み出し可否一覧タイマクロック

THBCK システムクロック SYSTEMCLK

TMHBCL，H の読み出し可否




読み出しを防止するため，TMHBCL，H を二度読み出し，値が






HSCLK 【注意】 TMHBCL と TMHBCH を読み出す場合はワード型命令を使用してください。バイト型命令で TMHBCL と TMHBCH を読み出すと，命令間でカウンタがカウントアップする場合があります。


FJUL620Q150B 9－11

9.2.10 16 ビットタイマ 8 コントロールレジスタ（TMH8CON)


7 6 5 4 3 2 1 0 TMH8CON TH8OST － TH8DIV2 TH8DIV1 TH8DIV0 － TH8CS1 TH8CS0 R/W R/W － R/W R/W R/W － R/W R/W

初期値 0 0 0 0 0 0 0 0 TMH8CON は，16 ビットタイマ 8 を制御する特殊機能レジスタ（SFR）です。 TMH8CON を書き換える場合は，タイマ 8 が停止している状態（TMHSTAT0 レジスタの TH8STAT が“0”の状態）で， TMH8CL，H に書き込み動作を行い TMH8CL，H をクリアしてから行ってください。

ビットの説明

• TH8CS1～TH8CS0（ビット 1～0） TH8CS1～TH8CS0 は，16 ビットタイマ 8 の動作クロックを選択するビットです。LSCLK，OSCLK，外部クロック

（P46）が選択できます。

TH8CS1 TH8CS0 説明 0 0 LSCLK（初期値） 0 1 OSCLK 1 0 使用禁止（LSCLK に設定） 1 1 外部クロック（P46）

• TH8DIV2～TH8DIV0（ビット 5～3）

TH8DIV2～TH8DIV0 は，16 ビットタイマ 8 のクロックの分周値を選択するビットです。 TH8DIV2 TH8DIV1 TH8DIV0 説明

0 0 0 TH8CS1～TH8CS0 で選択したクロック（初期値） 0 0 1 TH8CS1～TH8CS0 で選択したクロックの 1/2 分周 0 1 0 TH8CS1～TH8CS0 で選択したクロックの 1/4 分周 0 1 1 TH8CS1～TH8CS0 で選択したクロックの 1/8 分周 1 0 0 TH8CS1～TH8CS0 で選択したクロックの 1/16 分周 1 0 1 TH8CS1～TH8CS0 で選択したクロックの 1/32 分周 1 1 0 TH8CS1～TH8CS0 で選択したクロックの 1/64 分周 1 1 1 使用禁止（TH8CS1～TH8CS0 で選択したクロック）

• TH8OST（ビット 7）

TH8OST は，16 ビットタイマ 8 のタイマモードを選択するビットです。TH8OST を“1”にするとワンショットモード

が使用できます。 TH8OST 説明

0 連続モード（初期値） 1 ワンショットモード


FJUL620Q150B 9－12

9.2.11 16 ビットタイマ 9 コントロールレジスタ（TMH9CON)


7 6 5 4 3 2 1 0 TMH9CON TH9OST － TH9DIV2 TH9DIV1 TH9DIV0 － TH9CS1 TH9CS0 R/W R/W － R/W R/W R/W － R/W R/W

初期値 0 0 0 0 0 0 0 0 TMH9CON は，16 ビットタイマ 9 を制御する特殊機能レジスタ（SFR）です。 TMH9CON を書き換える場合は，タイマ 9 が停止している状態（TMHSTAT0 レジスタの TH9STAT が“0”の状態）で， TMH9CL，H に書き込み動作を行い TMH9CL，H をクリアしてから行ってください。

ビットの説明

• TH9CS1～TH9CS0（ビット 1～0） TH9CS1～TH9CS0 は，16 ビットタイマ 9 の動作クロックを選択するビットです。LSCLK，OSCLK，外部クロック

（P47）が選択できます。

TH9CS1 TH9CS0 説明 0 0 LSCLK（初期値） 0 1 OSCLK 1 0 使用禁止（LSCLK に設定） 1 1 外部クロック（P47）

• TH9DIV2～TH9DIV0（ビット 5～3）

TH9DIV2～TH9DIV0 は，16 ビットタイマ 9 のクロックの分周値を選択するビットです。 TH9DIV2 TH9DIV1 TH9DIV0 説明

0 0 0 TH9CS1～TH9CS0 で選択したクロック（初期値） 0 0 1 TH9CS1～TH9CS0 で選択したクロックの 1/2 分周 0 1 0 TH9CS1～TH9CS0 で選択したクロックの 1/4 分周 0 1 1 TH9CS1～TH9CS0 で選択したクロックの 1/8 分周 1 0 0 TH9CS1～TH9CS0 で選択したクロックの 1/16 分周 1 0 1 TH9CS1～TH9CS0 で選択したクロックの 1/32 分周 1 1 0 TH9CS1～TH9CS0 で選択したクロックの 1/64 分周 1 1 1 使用禁止（TH9CS1～TH9CS0 で選択したクロック）

• TH9OST（ビット 7）

TH9OST は，16 ビットタイマ 9 のタイマモードを選択するビットです。TH9OST を“1”にするとワンショットモード

が使用できます。 TH9OST 説明



FJUL620Q150B 9－13

9.2.12 16 ビットタイマ A コントロールレジスタ（TMHACON)


7 6 5 4 3 2 1 0 TMHACON THAOST THANEG THADIV2 THADIV1 THADIV0 － THACS1 THACS0 R/W R/W R/W R/W R/W R/W － R/W R/W

初期値 0 0 0 0 0 0 0 0 TMHACON は，16 ビットタイマ A を制御する特殊機能レジスタ（SFR）です。 TMHACONを書き換える場合は，タイマAが停止している状態（TMHSTAT0レジスタのTHASTATが“0”の状態）で， TMHACL，H に書き込み動作を行い TMHACL，H をクリアしてから行ってください。

ビットの説明

• THACS1～THACS0（ビット 1～0） THACS1～THACS0 は，16 ビットタイマ A の動作クロックを選択するビットです。LSCLK，OSCLK，外部クロッ

ク（P46）が選択できます。

THACS1 THACS0 説明 0 0 LSCLK（初期値） 0 1 OSCLK 1 0 使用禁止（LSCLK に設定） 1 1 外部クロック（P46）

• THADIV2～THADIV0（ビット 5～3）

THADIV2～THADIV0 は，16 ビットタイマ A のクロックの分周値を選択するビットです。 THADIV2 THADIV1 THADIV0 説明

0 0 0 THACS1～THACS0 で選択したクロック（初期値） 0 0 1 THACS1～THACS0 で選択したクロックの 1/2 分周 0 1 0 THACS1～THACS0 で選択したクロックの 1/4 分周 0 1 1 THACS1～THACS0 で選択したクロックの 1/8 分周 1 0 0 THACS1～THACS0 で選択したクロックの 1/16 分周 1 0 1 THACS1～THACS0 で選択したクロックの 1/32 分周 1 1 0 THACS1～THACS0 で選択したクロックの 1/64 分周 1 1 1 使用禁止（THACS1～THACS0 で選択したクロック）

• THANEG（ビット 6）

THANEG は，TMHAOUT の出力論理を選択するビットです。正論理時は TMHAOUT 出力の初期値が“0”，負論理時は“1”となります。

THANEG 説明

0 正論理（初期値） 1 負論理


FJUL620Q150B 9－14

• THAOST（ビット 7）

THAOST は，16ビットタイマ Aのタイマモードを選択するビットです。THAOST を“1”にするとワンショットモード

が使用できます。 THAOST 説明



FJUL620Q150B 9－15

9.2.13 16 ビットタイマ B コントロールレジスタ（TMHBCON)


7 6 5 4 3 2 1 0 TMHBCON THBOST THBNEG THBDIV2 THBDIV１ THBDIV0 － THBCS1 THBCS0 R/W R/W R/W R/W R/W R/W － R/W R/W

初期値 0 0 0 0 0 0 0 0 TMHBCON は，16 ビットタイマ B を制御する特殊機能レジスタ（SFR）です。 TMHBCON を書き換える場合は，タイマ B が停止している状態（TMHSTAT0 レジスタの THBSTAT が“0”の状態）で， TMHBCL，H に書き込み動作を行い TMHBCL，H をクリアしてから行ってください。

ビットの説明

• THBCS1～THBCS0（ビット 1～0） THBCS1～THBCS0は，16ビットタイマB の動作クロックを選択するビットです。LSCLK，OSCLK，外部クロック

（P47）が選択できます。 THBCS1 THBCS0 説明

0 0 LSCLK（初期値） 0 1 OSCLK 1 0 使用禁止（LSCLK に設定） 1 1 外部クロック（P47）

• THBDIV2～THBDIV0（ビット 5～3）

THBDIV2～THBDIV0 は，16 ビットタイマ B のクロックの分周値を選択するビットです。 THBDIV2 THBDIV1 THBDIV0 説明

0 0 0 THBCS1～THBCS0 で選択したクロック（初期値） 0 0 1 THBCS1～THBCS0 で選択したクロックの 1/2 分周 0 1 0 THBCS1～THBCS0 で選択したクロックの 1/4 分周 0 1 1 THBCS1～THBCS0 で選択したクロックの 1/8 分周 1 0 0 THBCS1～THBCS0 で選択したクロックの 1/16 分周 1 0 1 THBCS1～THBCS0 で選択したクロックの 1/32 分周 1 1 0 THBCS1～THBCS0 で選択したクロックの 1/64 分周 1 1 1 使用禁止（THBCS1～THBCS0 で選択したクロック）

• THBNEG（ビット 6）

THBNEG は，TMHBOUT の出力論理を選択するビットです。正論理時は TMHBOUT 出力の初期値が“0”，負論理時は“1”となります。

THBNEG 説明 0 正論理（初期値） 1 負論理


FJUL620Q150B 9－16

• THBOST（ビット 7）

THBOST は，16 ビットタイマ B のタイマモードを選択するビットです。THBOST を“1”にするとワンショットモード

が使用できます。 THBOST 説明



FJUL620Q150B 9－17

9.2.14 16 ビットタイマスタートレジスタ 0（TMHSTR0)


7 6 5 4 3 2 1 0 TMHSTR0 －－－－ THBRUN THARUN TH9RUN TH8RUN R/W －－－－ W W W W

初期値 0 0 0 0 0 0 0 0 TMHSTR0 は，16 ビットタイマ 8，9，A，B のカウント開始を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TH8RUN（ビット 0） TH8RUN は，16 ビットタイマ 8 のカウント開始を制御するビットです。電源投入後初期状態はカウンタ停止しています。 TH8RUN ビットを“1”に設定することで 16 ビットタイマ 8 のカウントアップを開始します。

TH8RUN 説明


• TH9RUN（ビット 1）

TH9RUN は，16 ビットタイマ 9 のカウント開始を制御するビットです。電源投入後初期状態はカウンタ停止しています。 TH9RUN ビットを“1”に設定することで 16 ビットタイマ 9 のカウントアップを開始します。

TH9RUN 説明


• THARUN（ビット 2）

THARUN は，16 ビットタイマ A のカウント開始を制御するビットです。電源投入後初期状態はカウンタ停止しています。 THARUN ビットを“1”に設定することで 16 ビットタイマ A のカウントアップを開始します。

THARUN 説明


• THBRUN（ビット 3） THBRUN は，16 ビットタイマ B のカウント開始を制御するビットです。電源投入後初期状態はカウンタ停止しています。 THBRUN ビットを“1”に設定することで 16 ビットタイマ B のカウントアップを開始します。

THBRUN 説明



FJUL620Q150B 9－18

9.2.15 16 ビットタイマストップレジスタ 0（TMHSTP0)


7 6 5 4 3 2 1 0 TMHSTP0 －－－－ THBSTP THASTP TH9STP TH8STP R/W －－－－ W W W W

初期値 0 0 0 0 0 0 0 0 TMHSTP0 は，16 ビットタイマ 8，9，A，B のカウント停止を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TH8STP（ビット 0） TH8STP は，16 ビットタイマ 8 のカウント停止を制御するビットです。電源投入後初期状態はカウンタ停止しています。カウンタ停止中の“1”設定は無効です。 TH8STP ビットを“1”に設定することで 16 ビットタイマ 8 のカウントアップを停止します。

TH8STP 説明


• TH9STP（ビット 1）

TH9STP は，16 ビットタイマ 9 のカウント停止を制御するビットです。電源投入後初期状態はカウンタ停止しています。カウンタ停止中の“1”設定は無効です。 TH9STP ビットを“1”に設定することで 16 ビットタイマ 9 のカウントアップを停止します。

TH9STP 説明


• THASTP（ビット 2）

THASTP は，16 ビットタイマ A のカウント停止を制御するビットです。電源投入後初期状態はカウンタ停止しています。カウンタ停止中の“1”設定は無効です。 THASTP ビットを“1”に設定することで 16 ビットタイマ A のカウントアップを停止します。

THASTP 説明


• THBSTP（ビット 3）

THBSTP は，16 ビットタイマ B のカウント停止を制御するビットです。電源投入後初期状態はカウンタ停止しています。カウンタ停止中の“1”設定は無効です。 THBSTP ビットを“1”に設定することで 16 ビットタイマ B のカウントアップを停止します。

THBSTP 説明



FJUL620Q150B 9－19

9.2.16 16 ビットタイマステータスレジスタ 0（TMHSTAT0) アドレス：0F374H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMHSTAT0 －－－－ THBSTAT THASTAT TH9STAT TH8STAT

R/W －－－－ R R R R 初期値 0 0 0 0 0 0 0 0

TMHSTAT0 は，16 ビットタイマ 8，9，A，B の状態を示す特殊機能レジスタ（SFR）です。ビットの説明

• TH8STAT（ビット 0） TH8STAT は，16 ビットタイマ 8 の動作中／停止中を示すビットです。

TH8STAT 説明


• TH9STAT（ビット 1）

TH9STAT は，16 ビットタイマ 9 の動作中／停止中を示すビットです。

TH9STAT 説明 0 カウント停止中 1 カウント中

• THASTAT（ビット 2）

THASTAT は，16 ビットタイマ A の動作中／停止中を示すビットです。

THASTAT 説明 0 カウント停止中 1 カウント中

• THBSTAT（ビット 3）

THBSTAT は，16 ビットタイマ B の動作中／停止中を示すビットです。

THBSTAT 説明 0 カウント停止中 1 カウント中


FJUL620Q150B 9－20

9.3 動作説明

16 ビットタイマ 8，9，A，B カウンタレジスタ（TMHnC）は，16 ビットタイマスタートレジスタ 0（TMHSTR0）の THnRUN ビ

ットを“1”にすると，16 ビットタイマ 8，9，A，B コントロールレジスタ（TMHnCON）で選択されているタイマクロック

（THnCK）の 1 回目の立ち下がりエッジで動作状態（THnSTAT が“1”）となり，2 回目の立ち下がりエッジでアップカウン

トを開始します。 TMHnC のカウント値と 16 ビットタイマ 8，9，A，B データレジスタ（TMHnD）の値が一致すると，次のタイマクロックの立

ち下がりエッジで 16 ビットタイマ 8，9，A，B 割込み（TMnINT）を発生し，同時に TMHnC は“0000H”にリセットされ，ア

ップカウントを継続します。 THnSTP ビットを“1”にすると，TMHnC は，タイマクロック（THnCK）の立ち下がり 1 カウント後にアップカウントを停止し

ます。TMHnC の停止は，16 ビットタイマタイマステータスレジスタ 0（TMHSTAT0）の THnSTAT ビットが“0”になること

で確認してください。再び THnRUN ビットを“1”にすると，TMHnC は停止していた値からアップカウントを再開します。 THMnC を“0000H”に初期化する場合は，TMHnC に書き込み動作を行ってください。タイマ割込み周期（TTMI）は以下の式で表わされます。

TTMI = TMHnD + 1 (n=8，9，A，B) THnCK (Hz)

TMHnD：タイマ 8，9，A，B データレジスタ（TMHnD）設定値（0001H～0FFFFH） THnCK：タイマ 8，9，A，B コントロールレジスタ 0（TMHnCON）で選択したクロック周波数

THnRUN ビットを“1”にセットした後，タイマクロックに同期してカウントを開始しますので，最初の 16 ビットタイマ割込み

までには最大 1 クロックの誤差が生じます。2 回目以降の 16 ビットタイマ割込み周期は一定です。図 9-2 に，16 ビットタイマ 8，9，A，B の連続モード動作タイミングを示します。

図 9-2 16 ビットタイマ 8，9，A，B の連続モード動作タイミング

【注意】

THnSTP ビットに“1”を書き込んでも，次のタイマクロックの立ち下がりエッジまで（16 ビットタイマ 8，9，A，B 状態

フラグ THnSTAT が“1”の状態）は，カウント動作を継続しますので，16 ビットタイマ 8，9，A，B 割込み (TMHnINT) が発生する可能性があります。

TMMnCH，L XXXX 0000

0088 TMHnDH，L

TMHnINT

THnSTAT

Write TMHnC

THnCK

THnRUN

0000 0088 0062 005F 0060 0061 0000

（n=8，9，A，B) TTMI

THnSTP

TTMI TMHmOUT

（m=A，B) タイマ停止で初期値に戻ります

0088 0000 0088 0001


FJUL620Q150B 9－21

図 9-3 16 ビットタイマ 8，9，A，B のワンショットモード動作タイミング

【注意】 TMHnCH，L のカウント値と 16 ビットタイマ 8，9，A，B データレジスタ（TMHnDH，L）の値が一致すると，

THnSTAT ビットが自動的にクリアされます。

XXXX 0000

0088

TMHnINT

THnSTAT

Write TMHnC

THnCK

0001 0002 0087 0088 0000

（n=8，9，A，B) TTMI

0001

TTMI

THnRUN

THnSTP

TMHmOUT （m=A，B)

割込みでタイマ停止し，初期値に戻りますタイマスタートで反転します

TMMnCH，L

TMHnDH，L

第 10 章ウォッチドッグタイマ

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 10 章ウォッチドッグタイマ

FJUL620Q150B 10－1

10 ウォッチドッグタイマ

10.1 概要

本 LSI は，MCU の不定状態を検出し，不定状態から復帰するために，システムリセットモードから無条件で動作する（フ

リーラン動作）ウォッチドッグタイマ（WDT）を内蔵しています。 WDT のオーバフロー周期内に WDT カウンタをクリアできず WDT カウンタがオーバフローすると WDT 割込み（ノンマ

スカブル割込み）を要求します。さらに二度目のオーバフローにより WDT リセット信号を発生し，システムリセットモード

に移行します。割込みについては「第 5 章割込み」，WDT リセットについては「第 3 章リセット」を参照してください。

10.1.1 特長 · フリーラン動作（停止できません） · ソフトウェアにより 4 種類（125ms，500ms，2s，8s）のオーバフロー周期が選択可能 · 一度目のオーバフローによりノンマスカブル割込み要求を発生 · 二度目のオーバフローにより WDT リセットを発生

10.1.2 構成図 10 - 1 にウォッチドッグタイマの構成を示します。

WDTCON ：ウォッチドッグタイマコントロールレジスタ WDTMOD ：ウォッチドッグタイマモードレジスタ

図 10-1 ウォッチドッグタイマの構成

データバス

WDP D Q

R

QN

“5AH” 検出

“0A5H” 検出

WDT カウンタ R

リセット割込み制御

WDT リセット WDTINT ノンマスカブル割込み

RESET_N システムリセット

低速側タイムベースカウンタ

T256HZ

WDTCON Write

WDT オーバフロー

WDTMOD

WDTCON


FJUL620Q150B 10－2



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F00EH ウォッチドッグタイマコントロールレジスタ WDTCON － R/W 8 00H 0F00FH ウォッチドッグタイマモードレジスタ WDTMOD － R/W 8 02H


FJUL620Q150B 10－3

10.2.2 ウォッチドッグタイマコントロールレジスタ（WDTCON）


7 6 5 4 3 2 1 0 WDTCON d7 d6 d5 d4 d3 d2 d1 WDP/d0 R/W W W W W W W W R/W

初期値 0 0 0 0 0 0 0 0

WDTCON は，WDT カウンタをクリアするための特殊機能レジスタ（SFR）です。 WDTCON を読み出すとビット 0 には内部ポインタ（WDP）の値が読み出されます。ビットの説明

· WDP/d0（ビット 0）内部ポインタ（WDP）の値が読み出されます。WDP は，システムリセット時および WDT カウンタのオーバフロー時

に“0”にリセットされ，WDTCON に書き込み動作を行うたびに反転します。

· d7～d0（ビット 7～0） WDT カウンタをクリアするためにデータを書き込みます。内部ポインタ（WDP）が“0”の状態で“5AH”を書き込み，

次に WDP が“1”の状態で“0A5H”を書き込むことで WDT カウンタをクリアすることができます。

【注意】・WDT カウンタの一度目のオーバフローにより WDT 割込み（WDTINT）が発生した際に，WDT カウンタおよび

内部ポインタ（WDP）は，低速クロックの半クロック間（約 15.26us）初期化されます。このため，この間の

WDTCON への書き込みは無効となり，WDP も反転しません。WDT 割込み発生時にシステムクロックが高速

クロックの状態で WDT クリア処理を行う際は，WDTCON への書き込みによって WDP が反転することを確認し，

WDTCON へ正常に書き込まれたことを確認してください。「10.3.1 ウォッチドッグタイマを使用しない場合の処

理例」にプログラム記載例を示します。


FJUL620Q150B 10－4

10.2.3 ウォッチドッグタイマモードレジスタ（WDTMOD）


7 6 5 4 3 2 1 0 WDTMOD －－－－－－ WDT1 WDT0 R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 1 0 WDTMOD は，WDT カウンタのオーバフロー周期を設定する特殊機能レジスタ（SFR）です。ビットの説明

· WDT1～0（ビット 1～0）ウォッチドッグタイマのオーバフロー周期を選択します。 WDT1, WDT0 は，WDT カウンタのオーバフロー周期（TWOV）を設定するビットです。125ms，500ms，2s，8s の 4種類が選択できます。

WDT1 WDT0 説明

0 0 125ms 0 1 500ms 1 0 2s（初期値） 1 1 8s

【注意】

オーバフロー周期を変更する前に WDT カウンタをクリアしてください。


FJUL620Q150B 10－5

10.3 動作説明

WDT カウンタは，システムリセット解除後，低速クロック（LSCLK）が発振を開始すると，低速側タイムベースカウンタの

T256HZ 信号を使ってカウントアップを開始します。内部ポインタ（WDP）が“0”の状態で“5AH”を書き込み，次に WDP が“1”の状態で“0A5H”を書き込むことで WDT カウ

ンタをクリアすることができます。 WDP は，システムリセット時および WDT カウンタのオーバフロー時に“0”にリセットされ，WDTCON に書き込み動作を

行うたびに反転します。 WDT カウンタのオーバフロー周期（TWOV）内に WDT カウンタをクリアできなかった場合は，ノンマスカブルのウォッチド

ッグタイマ割込み（WDTINT）が発生します。ウォッチドッグタイマ割込み後のソフトウェア処理によっても WDT カウンタ

がクリアされずに再度オーバフローすると WDT リセットが発生し，システムリセットモードに移行します。 WDT カウンタのオーバフロー周期（TWOV）は，ウォッチドッグモードレジスタ（WDTMOD）により，125ms，500ms，2s，8sの 4 種類が選択できます。 WDT カウンタは，表 10-1 に示す WDT カウンタのクリア時間（TWCL）内にクリアしてください。

表 10-1 WDT カウンタのクリア周期

WDT1 WDT0 TWOV TWCL 0 0 125ms 約 121ms

0 1 500ms 約 496ms

1 0 2000ms 約 1996ms

1 1 8000ms 約 7996ms

【注意】

・WDT カウンタの一度目のオーバフローによりノンマスカブルのウォッチドッグタイマ割込みを発生し，二度目のオ

ーバフローにより WDT リセットを発生します。一度目のオーバフロー時のウォッチドッグタイマ割込みは警告となり

ます。システムを安全に立ち下げる処理やシステムを復帰させる処理などに使用してください。・ウォッチドッグタイマ割込み機能を使用されない場合であってもウォッチドッグタイマ割込みが発生しますので，必

ずウォッチドッグタイマ割込み処理関数を定義してください。


FJUL620Q150B 10－6

図 10-2 にウォッチドッグタイマの動作例を示します。

図 10-2 ウォッチドッグタイマの動作例

① システムリセット解除後，低速クロック（LSCLK）が発振を開始すると WDT カウンタがカウントアップを開始しま

す。 ② WDT カウンタのオーバフロー周期（TWOV）を WDTMOD に設定します。 ③ WDTCON に“5AH”を書き込みます。（内部ポインタ 0→1） ④ WDTCON に“0A5H”を書き込み WDT カウンタをクリアします。（内部ポインタ 1→0） ⑤ WDTCON に“5AH”を書き込みます。（内部ポインタ 0→1） ⑥ 異常発生後，WDTCON に“5AH”を書き込んだ場合，内部ポインタが“1”であるため受け付けられません。（内

部ポインタ 1→0） ⑦ WDTCON に“0A5H”を書き込みますが，内部ポインタが“0”であり，なおかつ⑥において“5AH”の書き込みが

受け付けられていなかったため，WDT カウンタはクリアされません。（内部ポインタ 0→1） ⑧ WDT カウンタがオーバフローし，ウォッチドッグタイマ割込み（WDTINT）が発生します。この時，WDT カウンタ，

および内部ポインタは低速クロックの半クロック間（約 15.25us）初期化されます。（内部ポインタ 1→0） ⑨ ウォッチドッグタイマ割込み後のソフトウェア処理によっても WDT カウンタがクリアされずに再度 WDT カウンタ

がオーバフローすると WDT リセットが発生し，システムリセットモードに移行します。

【注意】・STOP モード時は，ウォッチドッグタイマのカウントアップも停止します。HALT モード時は，ウォッチドッグタイマの

カウントアップは継続します。HALT モード中に WDT 割込みが発生した場合は，HALT モードが解除されます。・ウォッチドッグタイマは，全ての異常動作を検出できるわけではありません。CPU が暴走した場合でも WDT カウ

ンタがクリアされるような動作状態になった場合には検出できません。

③ 5A

④ A5

⑤ 5A

⑥ 5A

異常発生

⑦ A5

TWOV

オーバフロー周期

オーバフロー

低速クロック発振開始

①

プログラムスタート

5A A5 データ：

RESET_N システムリセット

WDTCON Write

WDTP 内部ポインタ

WDT カウンタ

WDTINT WDT 割込み

WDT リセット

TWOV オーバフロー周期

②WDTMOD 設定

WDTMOD 設定

⑧WDTINT 発生 ⑨WDT リセット発生


FJUL620Q150B 10－7

10.3.1 ウォッチドッグタイマを使用しない場合の処理例

WDT カウンタは，システムリセット解除後，低速クロック（LSCLK）が発振を開始すると無条件にカウントアップを開始す

るフリーランカウンタです。WDT カウンタがオーバフローするとノンマスカブル割込み，もしくはシステムリセットを発生す

るため，WDT 機能を使用しない場合でも WDT カウンタのクリア処理を実行する必要があります。以下に，WDT 割込みルーチンにて WDT カウンタをクリアする場合のプログラム例を示します。

プログラム記述例

__DI(); // 多重割込みを禁止 do {

WDTCON = 0x5a; } while(WDP != 1) WDTCON = 0xa5; __EI();

第 11 章 PWM

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 11 章 PWM

FJUL620Q150B 11－1

11. PWM

11.1 概要

本 LSI は，16 ビットの PWM（Pulse Width Modulation）を 4 チャネル内蔵しています。 PWM4 出力（PWM4）は，P20（ポート 2）の 3 次機能，P34（ポート 3）の 3 次機能，P43（ポート 4）の 3 次機能，P64（ポー

ト 6）の 3 次機能，および P87（ポート 8）の 3 次機能に割り付けられています。 PWM5 出力（PWM5）は，P21（ポート 2）の 3 次機能，P35（ポート 3）の 3 次機能，P47（ポート 4）の 3 次機能，P65（ポー

ト 6）の 3 次機能，および P83（ポート 8）の 3 次機能に割り付けられています。 PWM6 出力（PWM6）は，P22（ポート 2）の 4 次機能，P53（ポート 5）の 3 次機能，P60（ポート 6）の 4 次機能，P66（ポー

ト 6）の 3 次機能，および P70（ポート 7）の 3 次機能に割り付けられています。 PWM7 出力（PWM7）は，P23（ポート 2）の 4 次機能，P57（ポート 5）の 4 次機能，P61（ポート 6）の 4 次機能，および P71 （ポート 7）の 3 次機能に割り付けられています。ポート 2 の機能については第 17 章「ポート 2」を，ポート 3 の機能については第 18 章「ポート 3」を，ポート 4 の機能に

ついては第 19 章「ポート 4」を，ポート 5 の機能については第 20 章「ポート 5」を，ポート 6 の機能については第 21 章「ポ

ート 6」を，ポート 7 の機能については第 22 章「ポート 7」を，ポート 8 の機能については第 23 章「ポート 8」を参照してく

ださい。

11.1.1 特長

· 約 244ns（@OSCLK=8.192MHz）～2s（@LSCLK=32.768kHz）周期の PWM 信号を発生し，外部に出力することが

可能 · PWM 信号の出力論理を正論理，負論理に切り替えることが可能 · PWM 信号の周期一致時，デューティ一致時，周期一致時およびデューティ一致時に PWM 割込み（PWnINT）を発

生 · 連続モード／ワンショットモードの切り替えが可能 · PWM のクロックは，低速クロック（LSCLK），高速発振クロック（OSCLK），外部クロックおよび，その分周クロック（1/2

分周，1/4 分周，1/8 分周，1/16 分周，1/32 分周，1/64 分周）が選択可能。 · 外部入力によるスタート／ストップ／クリア制御が可能 · 連動して動作させる場合の外部入力による緊急停止，および緊急停止割込みを発生 · 外部入力のサンプリング時間を選択可能。ただし，PWM のクロックが OSCLK 選択時に設定可能 · PWM4，PWM5 を連動して動作させることが可能 · PWM4，PWM5 を連動して動作させる場合のデッドタイム設定が可能 · PWM6，PWM7 を連動して動作させることが可能 · PWM6，PWM7 を連動して動作させる場合のデッドタイム設定が可能


FJUL620Q150B 11－2

11.1.2 構成

図 11 – 1 に PWM4，PWM5 回路の構成を示します。

PWnPL ：PWMn 周期レジスタ L PWnPH ：PWMn 周期レジスタ H PWnPBUF ：PWMn 周期バッファ PWnDL ：PWMn デューティレジスタ L PWnDH ：PWMn デューティレジスタ H PWnDBUF ：PWMn デューティバッファ PWnCL ：PWMn カウンタレジスタ L PWnCH ：PWMn カウンタレジスタ H PWnCON0 ：PWMn コントロールレジスタ 0 PWnCON1 ：PWMn コントロールレジスタ 1 PWnCON2 ：PWMn コントロールレジスタ 2 PW4CON3 ：PWM4 コントロールレジスタ 3 PWnCON4 ：PWMn コントロールレジスタ 4 PWnCON5 ：PWMn コントロールレジスタ 5 PWnCON6 ：PWMn コントロールレジスタ 6

（a）単独動作時（PWM4～5） n=4～5

PWnCH/L

16

データバス

PWnINT

LSCLK PWnCON0 PWnCON1 PWnCON2 PW4CON3 PWnCON4 PWnCON5 PWnCON6

R

周期一致

比較器

OSCLK 外部クロック

P44/T0P4CK P45/T1P5CK

PnCK

Write PWnCH

比較器

出力制御回路

P20/PWM4 あるいは P34/PWM4 あるいは P43/PWM4 あるいは P64/PWM4 あるいは P87/PWM4 P21/PWM5 あるいは P35/PWM5 あるいは P47/PWM5 あるいは P65/PWM5 あるいは P83/PWM5

PnNEG

デューティ一致

PnFLG

16 16

8 8 8 8 8 8

PWnPBUF PWnDBUF

PWnPH/L PWnDH/L PWnCH ラッチ Read PWnCL

ポート制御回路

P00/PW45EV0 あるいは

P32/PW45EV0


P62/PW45EV1

サンプリング回路

緊急停止制御回路

EMGINT

Write PWnCL


FJUL620Q150B 11－3

（b）連動動作時（PWM4～5） n=4，m=5

図 11-1 PWM4，PWM5 回路の構成

PWnCH/L

16

PWnINT


R

周期一致

比較器


P44/T0P4CK

Write PWnCL

PnCK

Write PWnCH

比較器

出力制御回路

P20/PWM4 あるいは P34/PWM4 あるいは P43/PWM4 あるいは P64/PWM4 あるいは P87/PWM4 P21/PWM5 あるいは P35/PWM5 あるいは P47/PWM5 あるいは P65/PWM5 あるいは P83/PWM5

PnNEG


PnFLG

16 16

PWnPBUF PWnDBUF

PmNEG

PmFLG



P32/PW45EV0


P62/PW45EV1


PWmDBUF

16

比較器

delay 2

出力制御回路

delay 1

比較器

16

PWmPBUF


EMGINT

データバス 8 8 8 8 8 8


8

PWmDH/L

8 8

PWmPH/L

8


FJUL620Q150B 11－4

図 11 – 2 に PWM6，PWM7 回路の構成を示します。

PWnPL ：PWMn 周期レジスタ L PWnPH ：PWMn 周期レジスタ H PWnPBUF ：PWMn 周期バッファ PWnDL ：PWMn デューティレジスタ L PWnDH ：PWMn デューティレジスタ H PWnDBUF ：PWMn デューティバッファ PWnCL ：PWMn カウンタレジスタ L PWnCH ：PWMn カウンタレジスタ H PWnCON0 ：PWMn コントロールレジスタ 0 PWnCON1 ：PWMn コントロールレジスタ 1 PWnCON2 ：PWMn コントロールレジスタ 2 PW6CON3 ：PWM6 コントロールレジスタ 3 PWnCON4 ：PWMn コントロールレジスタ 4 PWnCON5 ：PWMn コントロールレジスタ 5 PWnCON6 ：PWMn コントロールレジスタ 6

（a）単独動作時（PWM6～7） n=6～7

PWnCH/L

16

データバス

PWnINT


R

周期一致

比較器


P46/T16CK0 P47/T16CK1

PnCK

Write PWnCH

比較器

出力制御回路

P22/PWM6 あるいは P53/PWM6 あるいは P60/PWM6 あるいは P66/PWM6 あるいは P70/PWM6 P23/PWM7 あるいは P57/PWM7 あるいは P61/PWM7 あるいは P71/PWM7

PnNEG


PnFLG

16 16

8 8 8 8 8 8

PWnPBUF PWnDBUF




P33/PW67EV0


P63/PW67EV1



EMGINT

Write PWnCL


FJUL620Q150B 11－5

（b）連動動作時（PWM6～7） n=6，m=7

図 11-2 PWM6，PWM7 回路の構成

PWnCH/L

16

データバス

PWnINT


R

周期一致

比較器


P46/T16CK0

Write PWnCL

PnCK

Write PWnCH

比較器

出力制御回路

PnNEG


PnFLG

16 16

8 8 8 8 8 8

PWnPBUF PWnDBUF


PmNEG

PmFLG



P33/PW67EV0


P63/PW67EV1


8

PWmDBUF

PWmDH/L

16

比較器

delay 2

出力制御回路

delay 1

比較器

16

8 8

PWmPBUF

PWmPH/L

8


EMGINT

P22/PWM6 あるいは P53/PWM6 あるいは P60/PWM6 あるいは P66/PWM6 あるいは P70/PWM6 P23/PWM7 あるいは P57/PWM7 あるいは P61/PWM7 あるいは P71/PWM7


FJUL620Q150B 11－6

11.1.3 端子一覧

端子名入出力機能 P44/T0P4CK I PWM4 の外部クロック入力端子。PWM4 の外部クロック入力として使用します。 P45/T1P5CK I PWM5 の外部クロック入力端子。PWM5 の外部クロック入力として使用します。 P46/ T16CK0 I PWM6 の外部クロック入力端子。PWM6 の外部クロック入力として使用します。 P47/ T16CK1 I PWM7 の外部クロック入力端子。PWM7 の外部クロック入力として使用します。

P00/PW45EV0 I PW45EV0 入力端子。PWM4 および PWM5 の外部入力として使用します。 P32/PW45EV0 I PW45EV0 入力端子。PWM4 および PWM5 の外部入力として使用します。 P30/PW45EV1 I PW45EV1 入力端子。PWM4 および PWM5 の外部入力として使用します。 P62/PW45EV1 I PW45EV1 入力端子。PWM4 および PWM5 の外部入力として使用します。 P01/PW67EV0 I PW67EV0 入力端子。PWM6 および PWM7 の外部入力として使用します。 P33/PW67EV0 I PW67EV0 入力端子。PWM6 および PWM7 の外部入力として使用します。 P31/PW67EV1 I PW67EV1 入力端子。PWM6 および PWM7 の外部入力として使用します。 P63/PW67EV1 I PW67EV1 入力端子。PWM6 および PWM7 の外部入力として使用します。

P20/PWM4 O PWM4 出力端子。P20 端子の 3 次機能として使用します。 P34/PWM4 O PWM4 出力端子。P34 端子の 3 次機能として使用します。 P43/PWM4 O PWM4 出力端子。P43 端子の 3 次機能として使用します。 P64/PWM4 O PWM4 出力端子。P64 端子の 3 次機能として使用します。 P87/PWM4 O PWM4 出力端子。P87 端子の 3 次機能として使用します。 P21/PWM5 O PWM5 出力端子。P21 端子の 3 次機能として使用します。 P35/PWM5 O PWM5 出力端子。P35 端子の 3 次機能として使用します。 P47/PWM5 O PWM5 出力端子。P47 端子の 3 次機能として使用します。 P65/PWM5 O PWM5 出力端子。P65 端子の 3 次機能として使用します。 P83/PWM5 O PWM5 出力端子。P83 端子の 3 次機能として使用します。 P22/PWM6 O PWM6 出力端子。P22 端子の 4 次機能として使用します。 P53/PWM6 O PWM6 出力端子。P53 端子の 3 次機能として使用します。 P60/PWM6 O PWM6 出力端子。P60 端子の 4 次機能として使用します。 P66/PWM6 O PWM6 出力端子。P66 端子の 3 次機能として使用します。 P70/PWM6 O PWM6 出力端子。P70 端子の 3 次機能として使用します。 P23/PWM7 O PWM7 出力端子。P23 端子の 4 次機能として使用します。 P57/PWM7 O PWM7 出力端子。P57 端子の 4 次機能として使用します。 P61/PWM7 O PWM7 出力端子。P61 端子の 4 次機能として使用します。 P71/PWM7 O PWM7 出力端子。P71 端子の 3 次機能として使用します。

【注意】 PWM 出力は，ポート n コントロールレジスタ 0、1（PnCON0、PnCON1）（n=2，3，4，5，6，7，8）によって出力状態を設

定するまではハイインピーダンス状態になっています。出力モードに設定するまでの期間の端子レベルを固定する必要

がある場合は，LSI 外部で端子をプルアップもしくはプルダウンしてください。


FJUL620Q150B 11－7



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F4A0H PWM4 周期レジスタ L PW4PL

PW4P R/W 8/16 0FFH

0F4A1H PWM4 周期レジスタ H PW4PH R/W 8 0FFH 0F4A2H PWM4 デューティレジスタ L PW4DL

PW4D R/W 8/16 00H

0F4A3H PWM4 デューティレジスタ H PW4DH R/W 8 00H 0F4A4H PWM4 カウンタレジスタ L PW4CL

PW4C R/W 8/16 00H

0F4A5H PWM4 カウンタレジスタ H PW4CH R/W 8 00H 0F4A6H PWM4 コントロールレジスタ 0 PW4CON0

PW4CON0W R/W 8/16 00H

0F4A7H PWM4 コントロールレジスタ 1 PW4CON1 R/W 8 40H 0F4A8H PWM4 コントロールレジスタ 2 PW4CON2


0F4A9H PWM4 コントロールレジスタ 3 PW4CON3 R/W 8 10H 0F4AAH PWM4 コントロールレジスタ 4 PW4CON4


0F4ABH PWM4 コントロールレジスタ 5 PW4CON5 R/W 8 00H 0F4ACH PWM4 コントロールレジスタ 6 PW4CON6 ― R/W 8 00H 0F4B0H PWM5 周期レジスタ L PW5PL

PW5P R/W 8/16 0FFH

0F4B1H PWM5 周期レジスタ H PW5PH R/W 8 0FFH 0F4B2H PWM5 デューティレジスタ L PW5DL

PW5D R/W 8/16 00H

0F4B3H PWM5 デューティレジスタ H PW5DH R/W 8 00H 0F4B4H PWM5 カウンタレジスタ L PW5CL

PW5C R/W 8/16 00H

0F4B5H PWM5 カウンタレジスタ H PW5CH R/W 8 00H 0F4B6H PWM5 コントロールレジスタ 0 PW5CON0


0F4B7H PWM5 コントロールレジスタ 1 PW5CON1 R/W 8 40H 0F4B8H PWM5 コントロールレジスタ 2 PW5CON2 ― R/W 8 00H 0F4BAH PWM5 コントロールレジスタ 4 PW5CON4


0F4BBH PWM5 コントロールレジスタ 5 PW5CON5 R/W 8 00H 0F4BCH PWM5 コントロールレジスタ 6 PW5CON6 ― R/W 8 00H 0F4C0H PWM6 周期レジスタ L PW6PL

PW6P R/W 8/16 0FFH

0F4C1H PWM6 周期レジスタ H PW6PH R/W 8 0FFH 0F4C2H PWM6 デューティレジスタ L PW6DL

PW6D R/W 8/16 00H

0F4C3H PWM6 デューティレジスタ H PW6DH R/W 8 00H 0F4C4H PWM6 カウンタレジスタ L PW6CL

PW6C R/W 8/16 00H

0F4C5H PWM6 カウンタレジスタ H PW6CH R/W 8 00H 0F4C6H PWM6 コントロールレジスタ 0 PW6CON0


0F4C7H PWM6 コントロールレジスタ 1 PW6CON1 R/W 8 40H 0F4C8H PWM6 コントロールレジスタ 2 PW6CON2


0F4C9H PWM6 コントロールレジスタ 3 PW6CON3 R/W 8 10H 0F4CAH PWM6 コントロールレジスタ 4 PW6CON4


0F4CBH PWM6 コントロールレジスタ 5 PW6CON5 R/W 8 00H 0F4CCH PWM6 コントロールレジスタ 6 PW6CON6 ― R/W 8 00H 0F4D0H PWM7 周期レジスタ L PW7PL

PW7P R/W 8/16 0FFH

0F4D1H PWM7 周期レジスタ H PW7PH R/W 8 0FFH 0F4D2H PWM7 デューティレジスタ L PW7DL

PW7D R/W 8/16 00H

0F4D3H PWM7 デューティレジスタ H PW7DH R/W 8 00H 0F4D4H PWM7 カウンタレジスタ L PW7CL

PW7C R/W 8/16 00H

0F4D5H PWM7 カウンタレジスタ H PW7CH R/W 8 00H


FJUL620Q150B 11－8

0F4D6H PWM7 コントロールレジスタ 0 PW7CON0 PW7CON0W

R/W 8/16 00H 0F4D7H PWM7 コントロールレジスタ 1 PW7CON1 R/W 8 40H 0F4D8H PWM7 コントロールレジスタ 2 PW7CON2 ― R/W 8 00H 0F4DAH PWM7 コントロールレジスタ 4 PW7CON4


0F4DBH PWM7 コントロールレジスタ 5 PW7CON5 R/W 8 00H 0F4DCH PWM7 コントロールレジスタ 6 PW7CON6 ― R/W 8 00H


FJUL620Q150B 11－9

11.2.2 PWM4 周期レジスタL，H（PW4PL，PW4PH）

アドレス：0F4A0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 PW4PL P4P7 P4P6 P4P5 P4P4 P4P3 P4P2 P4P1 P4P0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 アドレス：0F4A1H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 PW4PH P4P15 P4P14 P4P13 P4P12 P4P11 P4P10 P4P9 P4P8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 PW4PH，PW4PL は，PWM4 の周期を設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWM4 周期バッファ（PW4PBUF）に転送し PWM4 の周期を制御します。【注意】 û PW4PH，L が“0000H”の場合，PWM4 周期バッファ（PW4PBUF）には“0001H”が設定されます。 û レジスタ設定時にはワード型転送命令で実行してください。 û PWM4 停止中（PW4CON1 レジスタの P4STAT が“0”の状態）に PW4PH，L に書き込んだ値は、同時に

PW4PBUF に転送されます。PWM4 動作中（PW4CON1 レジスタの P4STAT が“1”の状態）に PW4PH，L に書

き込んだ値は、次の周期開始時に PW4PBUF に転送されます。PWM 動作中における PW4PH，L の更新につい

ては，「11.3 動作説明」を参照してください。


FJUL620Q150B 11－10

11.2.3 PWM4 デューティレジスタ L，H（PW4DL，PW4DH）

アドレス：0F4A2H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PW4DL P4D7 P4D6 P4D5 P4D4 P4D3 P4D2 P4D1 P4D0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 アドレス：0F4A3H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PW4DH P4D15 P4D14 P4D13 P4D12 P4D11 P4D10 P4D9 P4D8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PW4DH，PW4DL は，PWM4 のデューティを設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWM4 デューティバッファ（PW4DBUF）に転送し PWM4 のデューティを制御します。連動動作（P45MD=1）時にデッドタイムを設定（P4DTMD=1）した場合には，PWM4 のデューティは PW4D と PW5D の

設定値を足し合わせた値となり，また PW4D の設定値は PWM5 の周期に設定されます。【注意】 û PW4DH，PW4DL には，PW4PH，PW4PL の設定より小さいデータを設定してください。 û レジスタ設定時にはワード型転送命令で実行してください。 û PWM4 停止中（PW4CON1 レジスタの P4STAT が“0”の状態）に PW4DH，L に書き込んだ値は、同時に

PW4DBUF に転送されます。PWM4 動作中（PW4CON1 レジスタの P4STAT が“1”の状態）に PW4DH，L に書

き込んだ値は、次の周期開始時に PW4DBUF に転送されます。PWM 動作中における PW4DH，L の更新につい



FJUL620Q150B 11－11

11.2.4 PWM4 カウンタレジスタL，H（PW4CL，PW4CH）


7 6 5 4 3 2 1 0 PW4CL P4C7 P4C6 P4C5 P4C4 P4C3 P4C2 P4C1 P4C0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 アドレス：0F4A5H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PW4CH P4C15 P4C14 P4C13 P4C12 P4C11 P4C10 P4C9 P4C8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PW4CL，PW4CH は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 PW4CL，PW4CH のどちらか片方に書き込み動作を行うと，PW4CL，PW4CH は“0000H”になります。書き込みデータ

は意味がありません。 PW4CL を読み出すと PW4CH の値がラッチされます。PW4CH，PW4CL を読み出す場合は，ワード型命令を使用する

か，もしくは PW4CL を先に読み出してください。 PWM 動作中の PW4CH，PW4CL の内容は，PWM クロックとシステムクロックの条件により読み出しができない場合が

あります。表 11-1 に PWM クロックとシステムクロックの各条件による PWM 動作中の PW4CH，PW4CL 読み出し可否一覧を示し

ます。

表 11-1 PWM 動作中の PW4CH，PW4CL 読み出し可否一覧 PWM クロック

P4CK システムクロック SYSTEMCLK

PW4CH，PW4CL の読み出し可否



HSCLK

読み出し可能です。ただし，カウントアップ中の不確定データの読み出しを防

止するため，PW4CH，PW4CL を二度読み出し，値が






HSCLK 【注意】 PW4CL と PW4CH を読み出す場合はワード型命令を使用するもしくは，以下のように記述してください。

uc_data_l = PW4CL; uc_data_h = PW4CH; （uc_data_l，uc_data_h の変数名は任意）

上記以外の記述の場合は，コンパイラ（CCU8）の最適化オプションによっては PW4CL よりも先に PW4CH が読み出

しされる可能性があるため，PW4CL が先に読み出されていることをアセンブリファイルを見て確認してください。アセンブリファイルの生成方法については『CCU8 ユーザーズマニュアル』を参照してください。


FJUL620Q150B 11－12

11.2.5 PWM4 コントロールレジスタ 0（PW4CON0）


7 6 5 4 3 2 1 0 PW4CON0 P4CLIG P4STPSEL P4INI P4NEG P4IS1 P4IS0 P4CS1 P4CS0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PW4CON0 は PWM4 を制御する特殊機能レジスタ（SFR）です。 PW4CON0 は PWM4 が停止している状態（PW4CON1 の P4STAT が"0"の状態）で書き換えてください。ビットの説明 · P4CS1，P4CS0 （ビット 1，ビット 0）

P4CS1，P4CS0 は，PWM4 の動作クロックを選択するビットです。LSCLK，OSCLK，外部クロック（P44/T0P4CK）が選択できます。連動動作（P45MD=1）時は，本設定が PWM5 にも適用されます。

P4CS1 P4CS0 説明

0 0 LSCLK（初期値） 0 1 OSCLK 1 0 使用禁止 1 1 外部クロック（P44/T0P4CK）

· P4IS1，P4IS0（ビット 3，ビット 2）

P4IS1，P4IS0 は，PWM4 割込み要求発生タイミングを選択するビットです。周期一致時，デューティ一致時，周

期一致時およびデューティ一致時が選択できます。

P4IS1 P4IS0 説明 0 0 周期一致時（初期値） 0 1 デューティ一致時 1 0

周期一致時およびデューティ一致時 1 1

· P4NEG（ビット 4）

P4NEG は，PWM4 の出力論理を選択するビットです。正論理時は PWM4 出力の初期値が“1”，負論理時は“0”

となります。

P4NEG 説明 0 正論理（初期値） 1 負論理

· P4INI（ビット 5）

P4INI は，PWM4 出力の初期値レベルを選択するビットです。P4NEG=“1”時には，PWM4 出力の初期値レベル

も反転します。

P4INI 説明 0 PWM4 出力の初期値レベル“H” （初期値） 1 PWM4 出力の初期値レベル“L”


FJUL620Q150B 11－13

· P4STPSEL（ビット 6）

P4STPSEL は，P4RUN=“0”により PWM4 出力が一時停止となっている間の PWM4 出力レベルを初期レベルに

戻すかどうかを選択するビットです。初期値レベルは，P4INI により選択され，P4NEG=“1”時にはレベルが反転し

ます。

P4STPSEL 説明 0 PWM4 一時停止中は PWM4 出力レベルを保持（初期値） 1 PWM4 一時停止中は PWM4 出力レベルを初期化

· P4CLIG（ビット 7）

P4CLIGは，ソフトウェアスタートまたは外部入力クリアモード時，かつPWM4 出力フラグ（P4FLG）が“H”レベルの

時に外部クリア入力を有効にするかどうかを選択する信号です。なお，連動動作（P45MD=“H”）時は，本設定が

PWM5 にも適用されます。

P4CLIG 説明

0 ソフトウェアスタートまたは外部入力クリアモード時に PWM4 への外部クリア入力を有効（初期値）

1 ソフトウェアスタートまたは外部入力クリアモード時に PWM4 出力フラグ=“H”時の外部

クリア入力を無効


FJUL620Q150B 11－14


アドレス：0F4A7H アクセス：R/W アクセスサイズ：8 ビット初期値：40H

7 6 5 4 3 2 1 0 PW4CON1 P4STAT P4FLG －－－－－ P4RUN R/W R R －－－－－ R/W

初期値 0 1 0 0 0 0 0 0 PW4CON1 は，PWM4 を制御する特殊機能レジスタ（SFR）です。ビットの説明

· P4RUN（ビット 0） P4RUN は，PWM4 のカウント停止／開始を制御するビットです。

P4RUN 説明 0 カウント停止（初期値） 1 カウント開始

· P4FLG（ビット 6）

P4FLG は，PWM4 出力のフラグを読み出すビットです。 PW4CH，もしくは PW4CL に書き込み動作を行うと，“1”になります。

P4FLG 説明

0 PWM4 出力フラグ=“0” 1 PWM4 出力フラグ=“1”（初期値）

· P4STAT（ビット 7）

P4STAT は，PWM4 の動作中／停止中を示すビットです。

P4STAT 説明 0 カウント停止中（初期値） 1 カウント動作中

【注意】

緊急停止機能を使用して PWM を停止すると P4RUN は”0”になります。緊急停止解除後、PWM 動作を再開する場

合はソフトウェアで P4RUN を”1”に設定してください。緊急停止機能に関しては「11.3.8 章」を参照してください。


FJUL620Q150B 11－15



7 6 5 4 3 2 1 0 PW4CON2 P45MD P4MD － P4TGSEL P4STM1 P4STM0 P4TGE1 P4TGE0 R/W R/W R/W － R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PW4CON2 は PWM4 を制御する特殊機能レジスタ（SFR）です。 PW4CON2 は PWM4 が停止している状態（PW4CON1 の P4STAT が“0”の状態）かつ外部入力によるカウント開始・停

止を禁止している状態（PW4CON2 の P4TGE1 および P4TGE0 が"0"の状態）で書き換えてください。ビットの説明

· P4TGE1，P4TGE0（ビット 1，ビット 0） P4TGE1，P4TGE0 は，PWM4 を外部入力で制御する場合の動作禁止，立ち下がりエッジ動作，立ち上がりエッ

ジ動作，両エッジ動作を選択するビットです。連動動作（P45MD=1）時は，本設定が PWM5 にも適用されます。

P4TGE1 P4TGE0 説明

外部入力スタートモード有効時（P4STM1，P4STM0 = “01” or “10”）

外部入力クリアモード有効時（P4STM1，P4STM0 = “11” ）

0 0 外部入力スタート禁止（初期値）外部入力クリア禁止（初期値）

0 1 立ち上がりエッジスタート立ち下がりエッジストップ＆クリア

立ち下がりエッジクリア

1 0 立ち下がりエッジスタート立ち上がりエッジストップ＆クリア

立ち上がりエッジクリア

1 1 外部入力スタート禁止両エッジクリア

· P4STM1，P4STM0（ビット 3，ビット 2） P4STM1，P4STM0 は，PWM4 のカウントスタートモードを選択するビットです。連動動作（P45MD=1）時は，本設定が PWM5 にも適用されます。

P4STM1 P4STM0 説明

0 0 ソフトウェアスタートモード（初期値） 0 1 ソフトウェアスタートまたは外部入力スタートモード 1 0 外部入力スタートモード 1 1 ソフトウェアスタートまたは外部入力クリアモード


FJUL620Q150B 11－16

· P4TGSEL（ビット 4）

P4TGSEL は，ハード制御端子として使用する端子を選択するビットです。連動動作（P45MD=1）時は，本設定が


P4TGSEL 説明

外部入力スタート／外部入力クリア制御緊急停止制御 0 PW45EV0 端子を使用（初期値） PW45EV1 端子を使用（初期値） 1 PW45EV1 端子を使用 PW45EV0 端子を使用

· P4MD（ビット 6）

P4MD は，PWM4 のワンショットモード，連続モードを選択するビットです。P4MD ビットを“1”にすると PWM4 はワ

ンショットモードで動作します。連動動作（P45MD=1）時は，本設定が PWM5 にも適用されます。

P4MD 説明 0 PWM4 連続モード（初期値） 1 PWM4 ワンショットモード


P45MD は，PWM4，PWM5 の単独動作，連動動作を選択するビットです。P45MD ビットを“1”にすると PWM4，

PWM5 が連動して動作します。

P45MD 説明 0 PWM4，PWM5 単独動作（初期値） 1 PWM4，PWM5 連動動作


FJUL620Q150B 11－17


アドレス：0F4A9H アクセス：R/W アクセスサイズ：8 ビット初期値：10H

7 6 5 4 3 2 1 0 PW4CON3 P4SDST －－ P4DTMD －－ P4SDE1 P4SDE0 R/W R/W －－ R/W －－ R/W R/W



· P4SDE1，P4SDE0（ビット 1，ビット 0） P4SDE1，P4SDE0 は，緊急停止機能の使用／不使用，および緊急停止の動作エッジを選択するビットです。緊急停止機能は，連動動作（P45MD=1）時に有効となります。

P4SDE1 P4SDE0 説明

0 0 緊急停止不使用（初期値） 0 1 立ち上がりエッジ動作 1 0 立ち下がりエッジ動作 1 1 両エッジ動作

· P4DTMD（ビット 4）

P4DTMD は，連動動作（P45MD=1）時にデッドタイムの設定の有無を選択するビットです。デッドタイムの設定ありの場合は，PWM5 のデューティレジスタ（PW5D）の設定値がデッドタイムの設定値となりま

す。本機能は，連動動作（P45MD=1）時に有効となります。

P4DTMD 説明 0 デッドタイムの設定なし 1 デッドタイムの設定あり（初期値）

· P4SDST（ビット 7）

P4SDST は，緊急停止割込みが発生したことを示すビットです。本ビットに“1”を書き込むことにより本ビットはクリ

アされます。緊急停止機能は，連動動作（P45MD=1）時に有効となります。

P4SDST 説明 0 緊急停止割込み発生なし（初期値） 1 緊急停止割込み発生あり


FJUL620Q150B 11－18


アドレス：0F4AAH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PW4CON4 －－－－－ P4T1SEL0 － P4T0SEL0

R/W －－－－－ R/W － R/W 初期値 0 0 0 0 0 0 0 0

PW4CON4 は PWM4 を制御する特殊機能レジスタ（SFR）です。 PW4CON4 は PWM4 が停止している状態（PW4CON1 の P4STAT が“0”の状態）かつ外部入力によるカウント開始・停


· P4T0SEL0（ビット 0） P4T0SEL0 は，外部入力である PW45EV0 端子を選択するビットです。連動動作（P45MD=1）時は，本設定が PWM5 にも適用されます。

P4T0SEL0 説明

0 PW45EV0 端子を P00 端子に設定する（初期値） 1 PW45EV0 端子を P32 端子に設定する

· P4T1SEL0（ビット 2）

P4T1SEL0 は，外部入力である PW45EV1 端子を選択するビットです。連動動作（P45MD=1）時は，本設定が PWM5 にも適用されます。

P4T1SEL0 説明



FJUL620Q150B 11－19


アドレス：0F4ABH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PW4CON5 －－ P4T1S1 P4T1S0 －－ P4T0S1 P4T0S0 R/W －－ R/W R/W －－ R/W R/W



· P4T0S１，P4T0S0（ビット 1，ビット 0） P4T0S1，P4T0S0 は，外部入力である PW45EV0 端子のサンプリング時間を選択するビットです。ただし，P4CS1，P4CS0 の設定により，PWM4 の動作クロックが OSCLK を選択時のみ選択可能な機能です。

PWM4 の動作クロックが OSCLK 以外を選択時のサンプリング時間は，LSCLK 最大 2 クロック分で固定となりま

す。連動動作（P45MD=1）時は，本設定が PWM5 にも適用されます。

P4T0S1 P4T0S0 説明 0 0 OSCLK 最大 2 クロック分（初期値） 0 1 OSCLK 最大 4 クロック分 1 0 OSCLK 最大 8 クロック分 1 1 OSCLK 最大 16 クロック分

· P4T1S１，P4T1S0（ビット 5，ビット 4）

P4T1S1，P4T1S0 は，外部入力である PW45EV1 端子のサンプリング時間を選択するビットです。ただし，P4CS1，P4CS0 の設定により，PWM4 の動作クロックが OSCLK を選択時のみ選択可能な機能です。

PWM4 の動作クロックが OSCLK 以外を選択時のサンプリング時間は，LSCLK 最大 2 クロック分で固定となりま

す。連動動作（P45MD=1）時は，本設定が PWM5 にも適用されます。

P4T1S1 P4T1S0 説明 0 0 OSCLK 最大 2 クロック分（初期値） 0 1 OSCLK 最大 4 クロック分 1 0 OSCLK 最大 8 クロック分 1 1 OSCLK 最大 16 クロック分

【注意】 û 外部入力のサンプリング時間の選択は PWM 動作クロックに OSCLK を選択している時のみ可能です。PWM 動作

クロックが OSCLK 以外の場合，サンプリング時間は，LSCLK 最大 2 クロック分で固定となります。 û 外部入力にはサンプリングクロック数＋1 クロック以上の時間のパルス幅を入力してください。例として，サンプリン

グクロック数が OSCLK 最大 2 クロック分の場合，サンプリングクロック 1 クロック以下のパルスはノイズとして除去

され，3 クロック未満のパルスは，除去される場合とされない場合があります。


FJUL620Q150B 11－20


アドレス：0F4ACH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PW4CON6 －－－－－ P4DIV2 P4DIV1 P4DIV0 R/W －－－－－ R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PW4CON6 は PWM4 を制御する特殊機能レジスタ（SFR）です。 PW4CON6 は PWM4 が停止している状態（PW4CON1 レジスタの P4STAT が"0"の状態）で書き換えてください。ビットの説明

· P4DIV2～P4DIV0（ビット 2～0） P4DIV2～P4DIV0 は，PWM4 の動作クロックの分周値を選択するビットです。 P4CS1，P4CS0 で選択されたクロックを分周して PWM4 は動作します。連動動作（P45MD=1）時は，本設定が PWM5 にも適用されます。

P4DIV2 P4DIV1 P4DIV0 説明

0 0 0 P4CS1～P4CS0 で選択されたクロック（初期値） 0 0 1 P4CS1～P4CS0 で選択されたクロックの 1/2 分周 0 1 0 P4CS1～P4CS0 で選択されたクロックの 1/4 分周 0 1 1 P4CS1～P4CS0 で選択されたクロックの 1/8 分周 1 0 0 P4CS1～P4CS0 で選択されたクロックの 1/16 分周 1 0 1 P4CS1～P4CS0 で選択されたクロックの 1/32 分周 1 1 0 P4CS1～P4CS0 で選択されたクロックの 1/64 分周 1 1 1 使用禁止（P4CS1～P4CS0 で選択されたクロック）


FJUL620Q150B 11－21

11.2.12 PWM5 周期レジスタL，H （PW5PL，PW5PH）

アドレス：0F4B0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH


初期値 1 1 1 1 1 1 1 1 アドレス：0F4B1H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH


初期値 1 1 1 1 1 1 1 1 PW5PH，PW5PL は，PWM5 の周期を設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWM5 周期バッファ（PW5PBUF）に転送し PWM5 の周期を制御します。連動動作（P45MD=1）時にデッドタイムを設定（P4DTMD=1）した場合には，PWM5 の周期は PW4D の値で設定されま

すので，このとき PW5P の設定値は無効となります。【注意】 û PW5PH，L が“0000H”の場合，PWM5 周期バッファ（PW5PBUF）には“0001H”が設定されます。 û レジスタ設定時にはワード型転送命令で実行してください。 û PWM5 停止中（PW5CON1 レジスタの P5STAT が“0”の状態）に PW5PH，L に書き込んだ値は、同時に





FJUL620Q150B 11－22

11.2.13 PWM5 デューティレジスタL，H（PW5DL，PW5DH）

アドレス：0F4B2H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 アドレス：0F4B3H アクセス：R/W アクセスサイズ：8 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PW5DH，PW5DL は，PWM5 のデューティを設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWM5 デューティバッファ（PW5DBUF）に転送し PWM5 のデューティを制御します。連動動作（P45MD=1）時にデッドタイムを設定（P4DTMD=1）した場合には，PW5D の値はデッドタイムの設定値として

使用されます。【注意】 û PW5DH，PW5DL には，PW5PH，PW5PL の設定より小さいデータを設定してください。 û レジスタ設定時にはワード型転送命令で実行してください。 û PWM5 停止中（PW5CON1 レジスタの P5STAT が“0”の状態）に PW5DH，L に書き込んだ値は、同時に





FJUL620Q150B 11－23

11.2.14 PWM5 カウンタレジスタ L，H（PW5CL，PW5CH）



初期値 0 0 0 0 0 0 0 0 アドレス：0F4B5H アクセス：R/W アクセスサイズ：8 ビット初期値：00H






ます。






HSCLK













FJUL620Q150B 11－24





· P5CS1，P5CS0（ビット 1，ビット 0） P5CS1，P5CS0 は，PWM5 の動作クロックを選択するビットです。LSCLK，OSCLK，外部クロック（P45/T1P5CK）

が選択できます。

P5CS1 P5CS0 説明 0 0 LSCLK（初期値） 0 1 OSCLK 1 0 使用禁止 1 1 外部クロック（P45/T1P5CK）



期一致時およびデューティ一致時が選択できます。


周期一致時およびディーティ一致時 1 1



となります。







FJUL620Q150B 11－25




ます。また，連動動作時は，P4RUN=“0”時に本設定が適用されます。



P5CLIG は，ソフトウェアスタートまたは外部入力クリアモード時であり，かつ PWM5 出力フラグ（P5FLG）が“H”レ

ベルの時に外部クリア入力を有効にするかどうかを選択する信号です。なお，連動動作（P45MD=“H”）時は，本

設定は無効となり，P4CLIG の設定が適用されます。

P5CLIG 説明


1 ソフトウェアスタートまたは外部入力クリアモード時に PWM5 出力フラグ="H"時の外部ク

リア入力を無効


FJUL620Q150B 11－26


アドレス：0F4B7H アクセス：R/W アクセスサイズ：8 ビット初期値：40H




P5RUN 説明

0 カウント停止（初期値） 1 カウント開始



P5FLG 説明






FJUL620Q150B 11－27


アドレス：0F4B8H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PW5CON2 － P5MD － P5TGSEL P5STM1 P5STM0 P5TGE1 P5TGE0 R/W － R/W － R/W R/W R/W R/W R/W




ジ動作，両エッジ動作を選択するビットです。連動動作（P45MD=1）時は，本設定は無効となります。


外部入力スタートモード有効時（P5STM1，P5STM0 = “01” or “10”）



0 1 立ち上がりエッジスタート

立ち下がりエッジストップ＆クリア立ち下がりエッジクリア

1 0 立ち下がりエッジスタート

立ち上がりエッジストップ＆クリア立ち上がりエッジクリア


· P5STM1，P5STM0（ビット 3，ビット 2） P5STM1，P5STM0 は，PWM5 のカウントスタートモードを選択するビットです。連動動作（P45MD=1）時は，本設定は無効となります。




P5TGSEL は，外部入力制御端子として使用する端子を選択するビットです。連動動作（P45MD=1）時は，本設

定は無効となり，P4TGSEL の設定が適用されます。

P5TGSEL 説明

外部入力スタート／外部入力クリア制御 0 PW45EV0 端子を使用（初期値） 1 PW45EV1 端子を使用


FJUL620Q150B 11－28



ンショットモードで動作します。連動動作（P45MD=1）時は，本設定は無効となり，P4MD の設定が適用されます。



FJUL620Q150B 11－29


アドレス：0F4BAH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


R/W －－－－－ R/W － R/W 初期値 0 0 0 0 0 0 0 0



· P5T0SEL0（ビット 0） P5T0SEL0 は，外部入力である PW45EV0 端子を選択するビットです。連動動作（P45MD=1）時は，本設定は無効となり，P4T0SEL0 の設定が適用されます。

P5T0SEL0 説明



P5T1SEL0 は，外部入力である PW45EV1 端子を選択するビットです。連動動作（P45MD=1）時は，本設定は無効となり，P4T1SEL0 の設定が適用されます。

P5T1SEL0 説明



FJUL620Q150B 11－30


アドレス：0F4BBH アクセス：R/W アクセスサイズ：8 ビット初期値：00H




· P5T0S１，P5T0S0（ビット 1，ビット 0） P5T0S1，P5T0S0 は，外部入力である PW45EV0 端子のサンプリング時間を選択するビットです。ただし，P5CS1，

P5CS0 の設定により，PWM5 の動作クロックが OSCLK を選択時のみ選択可能な機能です。PWM5 の動作クロッ

クが OSCLK 以外を選択時のサンプリング時間は，LSCLK 最大 2 クロック分で固定となります。連動動作（P45MD=1）時は，本設定は無効となり，P4T0S1，P4T0S0 の設定が適用されます。

P5T0S1 P5T0S0 説明

0 0 OSCLK 最大 2 クロック分（初期値） 0 1 OSCLK 最大 4 クロック分 1 0 OSCLK 最大 8 クロック分 1 1 OSCLK 最大 16 クロック分


P5T1S1，P5T1S0 は，外部入力である PW45EV1 端子のサンプリング時間を選択するビットです。ただし，P5CS1，










FJUL620Q150B 11－31


アドレス：0F4BCH アクセス：R/W アクセスサイズ：8 ビット初期値：00H



· P5DIV2～P5DIV0（ビット 2～0） P5DIV2～P5DIV0 は，PWM5 のクロックの分周値を選択するビットです。 P5CS1，P5CS0 で選択されたクロックを分周して PWM5 は動作します。連動動作（P45MD=1）時は，本設定は無効となり，P4DIV2～P4DIV0 の設定が適用されます。




FJUL620Q150B 11－32

11.2.21 PWM6 周期レジスタL，H（PW6PL，PW6PH）

アドレス：0F4C0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH


初期値 1 1 1 1 1 1 1 1 アドレス：0F4C1H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH


初期値 1 1 1 1 1 1 1 1 PW6PH，PW6PL は，PWM6 の周期を設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWM6 周期バッファ（PW6PBUF）に転送し PWM6 の周期を制御します。【注意】 û PW6PH，L が“0000H”の場合，PWM6 周期バッファ（PW6PBUF）には“0001H”が設定されます。 û レジスタ設定時にはワード型転送命令で実行してください。 û PWM6 停止中（PW6CON1 レジスタの P6STAT が“0”の状態）に PW6PH，L に書き込んだ値は、同時に





FJUL620Q150B 11－33

11.2.22 PWM6 デューティレジスタL，H（PW6DL，PW6DH）

アドレス：0F4C2H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 アドレス：0F4C3H アクセス：R/W アクセスサイズ：8 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PW6DH，PW6DL は，PWM6 のデューティを設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWM6 デューティバッファ（PW6DBUF）に転送し PWM6 のデューティを制御します。連動動作（P67MD=1）時にデッドタイムを設定（P6DTMD=1）した場合には，PWM6 のデューティは PW6D と PW7D の

設定値を足し合わせた値となり，また PW6D の設定値は PWM7 の周期に設定されます。【注意】 û PW6DH，PW6DL には，PW6PH，PW6PL の設定より小さいデータを設定してください。 û レジスタ設定時にはワード型転送命令で実行してください。 û PWM6 停止中（PW6CON1 レジスタの P6STAT が“0”の状態）に PW6DH，L に書き込んだ値は、同時に





FJUL620Q150B 11－34

11.2.23 PWM6 カウンタレジスタL，H（PW6CL，PW6CH）



初期値 0 0 0 0 0 0 0 0 アドレス：0F4C5H アクセス：R/W アクセスサイズ：8 ビット初期値：00H






ます。






HSCLK













FJUL620Q150B 11－35




初期値 0 0 0 0 0 0 0 0 PW6CON0 は PWM を制御する特殊機能レジスタ（SFR）です。 PW6CON0 は PWM6 が停止している状態（PW6CON1 レジスタの P6STAT が"0"の状態）で書き換えてください。ビットの説明

· P6CS1，P6CS0（ビット 1，ビット 0） P6CS1，P6CS0 は，PWM6 の動作クロックを選択するビットです。LSCLK，OSCLK，外部クロック（P46/T16CK0）が選択できます。連動動作（P67MD=1）時は，本設定が PWM7 にも適用されます。

P6CS1 P6CS0 説明

0 0 LSCLK（初期値） 0 1 OSCLK 1 0 使用禁止 1 1 外部クロック（P46/T16CK0）



期一致およびデューティ一致時が選択できます。


周期一致およびデューティ一致時 1 1



となります。







FJUL620Q150B 11－36




ます。





設定が PWM7 にも適用されます。

P6CLIG 説明





FJUL620Q150B 11－37


アドレス：0F4C7H アクセス：R/W アクセスサイズ：8 ビット初期値：40H




P6RUN 説明 0 カウント停止（初期値） 1 カウント開始



P6FLG 説明





【注意】

緊急停止機能を使用して PWM を停止すると P6RUN は”0”になります。緊急停止解除後、PWM 動作を再開する場

合はソフトウェアで P6RUN を”1”に設定してください。緊急停止機能に関しては「11.3.8 章」を参照してください。


FJUL620Q150B 11－38



7 6 5 4 3 2 1 0 PW6CON2 P67MD P6MD － P6TGSEL P6STM1 P6STM0 P6TGE1 P6TGE0 R/W R/W R/W － R/W R/W R/W R/W R/W




ジ動作，両エッジ動作を選択するビットです。連動動作（P67MD=1）時は，本設定が PWM7 にも適用されます。


外部入力スタートモード有効時（P6STM1，P6STM0 = “01” or “10” ）








· P6STM1，P6STM0（ビット 3，ビット 2） P6STM1，P6STM0 は，PWM6 のカウントスタートモードを選択するビットです。連動動作（P67MD=1）時は，本設定が PWM7 にも適用されます。




P6TGSEL は，ハード制御端子として使用する端子を選択するビットです。連動動作（P67MD=1）時は，本設定が


P6TGSEL 説明

外部入力スタート/外部入力クリア制御緊急停止制御 0 PW67EV0 端子を使用（初期値） PW67EV1 端子を使用（初期値） 1 PW67EV1 端子を使用 PW67EV0 端子を使用


FJUL620Q150B 11－39

· P6MD（ビット 6） P6MD は，PWM6 のワンショットモード，連続モードを選択するビットです。P6MD ビットを“1”にすると PWM6 はワ

ンショットモードで動作します。連動動作（P67MD=1）時は，本設定が PWM7 にも適用されます。



P67MD は，PWM6，PWM7 の単独動作，連動動作を選択するビットです。P67MD ビットを“1”にすると PWM6，

PWM7 が連動して動作します。

P67MD 説明 0 PWM6，PWM7 単独動作（初期値） 1 PWM6，PWM7 連動動作


FJUL620Q150B 11－40



7 6 5 4 3 2 1 0 PW6CON3 P6SDST －－ P6DTMD －－ P6SDE1 P6SDE0 R/W R/W －－ R/W －－ R/W R/W



· P6SDE1，P6SDE0（ビット 1，ビット 0） P6SDE1，P6SDE0 は，緊急停止機能の使用／不使用，および緊急停止の動作エッジを選択するビットです。緊急停止機能は，連動動作（P67MD=1）時に有効となります。

P6SDE1 P6SDE0 説明

0 0 緊急停止不使用（初期値） 0 1 立ち上がりエッジ動作 1 0 立ち下がりエッジ動作 1 1 両エッジ動作

· P6DTMD（ビット 4）

P6DTMD は，連動動作（P67MD=1）時にデッドタイムの設定有／無を選択するビットです。デッドタイムの設定ありの場合は，PWM7 のデューティレジスタ（PW6D）の設定値がデッドタイムの設定値となりま

す。本機能は，連動動作（P67MD=1）時に有効となります。

P6DTMD 説明 0 デッドタイムの設定なし 1 デッドタイムの設定あり（初期値）

· P6SDST（ビット 7）

P6SDST は，緊急停止割込みが発生したことを示すビットです。本ビットに“1”を書き込むことにより本ビットはクリアされます。緊急停止機能は，連動動作（P67MD=1）時に有効となります。

P6SDST 説明

0 緊急停止割込み発生なし（初期値） 1 緊急停止割込み発生あり


FJUL620Q150B 11－41


アドレス：0F4CAH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


R/W －－－－－ R/W － R/W 初期値 0 0 0 0 0 0 0 0



· P6T0SEL0（ビット 0） P6T0SEL0 は，外部入力である PW67EV0 端子を選択するビットです。連動動作（P67MD=1）時は，本設定が PWM7 にも適用されます。

P6T0SEL0 説明



P6T1SEL0 は，外部入力である PW67EV1 端子を選択するビットです。連動動作（P67MD=1）時は，本設定が PWM7 にも適用されます。

P6T1SEL0 説明



FJUL620Q150B 11－42


アドレス：0F4CBH アクセス：R/W アクセスサイズ：8 ビット初期値：00H






クが OSCLK 以外を選択時のサンプリング時間は，LSCLK 最大 2 クロック分で固定となります。連動動作（P67MD=1）時は，本設定が PWM7 にも適用されます。






クが OSCLK 以外を選択時のサンプリング時間は，LSCLK 最大 2 クロック分で固定となります。連動動作（P67MD=1）時は，本設定が PWM7 にも適用されます。








FJUL620Q150B 11－43


アドレス：0F4CCH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PW6CON6 －－－－－ P6DIV2 P6DIV1 P6DIV0 R/W －－－

－－ R/W R/W R/W


· P6DIV2～P6DIV0（ビット 2～0） P6DIV2～P6DIV0 は，PWM6 のクロックの分周値を選択するビットです。 P6CS1，P6CS0 で選択されたクロックを分周して PWM6 は動作します。連動動作（P67MD=1）時は，本設定が PWM7 にも適用されます。




FJUL620Q150B 11－44

11.2.31 PWM7 周期レジスタ（PW7PL，PW7PH）

アドレス：0F4D0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH


初期値 1 1 1 1 1 1 1 1 アドレス：0F4D1H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH


初期値 1 1 1 1 1 1 1 1 PW7PH，PW7PL は，PWM7 の周期を設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWM7 周期バッファ（PW7PBUF）に転送し PWM7 の周期を制御します。連動動作（P67MD=1）時にデッドタイムを設定（P6DTMD=1）した場合には，PWM7 の周期は PW7D の値で設定されま

すので，このとき PW7P の設定値は無効となります。【注意】 û PW7PH，L が“0000H”の場合，PWM7 周期バッファ（PW7PBUF）には“0001H”が設定されます。 û レジスタ設定時にはワード型転送命令で実行してください。 û PWM7 停止中（PW7CON1 レジスタの P7STAT が“0”の状態）に PW7PH，L に書き込んだ値は、同時に





FJUL620Q150B 11－45

11.2.32 PWM7 デューティレジスタ（PW7DL，PW7DH）

アドレス：0F4D2H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 アドレス：0F4D3H アクセス：R/W アクセスサイズ：8 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PW7DH，PW7DL は，PWM7 のデューティを設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWM7 デューティバッファ（PW7DBUF）に転送し PWM7 のデューティを制御します。連動動作（P67MD=1）時にデッドタイムを設定（P6DTMD=1）した場合には，PW7D の値はデッドタイムの設定値として

使用されます。【注意】 û PW7DH，PW7DL には，PW7PH，PW7PL の設定より小さいデータを設定してください。 û レジスタ設定時にはワード型転送命令で実行してください。 û PWM7 停止中（PW7CON1 レジスタの P7STAT が“0”の状態）に PW7DH，L に書き込んだ値は、同時に





FJUL620Q150B 11－46

11.2.33 PWM7 カウンタレジスタ（PW7CH，PW7CL）

アドレス：0F4D4H アクセス：R/W アクセスサイズ：8/16 ビットト初期値：00H


初期値 0 0 0 0 0 0 0 0 アドレス：0F4D5H アクセス：R/W アクセスサイズ：8 ビット初期値：00H






ます。






HSCLK













FJUL620Q150B 11－47


アドレス：0F4D6H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H



· P7CS1，P7CS0（ビット 1，ビット 0） P7CS1，P7CS0 は，PWM7 の動作クロックを選択するビットです。LSCLK，OSCLK，外部クロック（P47/T16CK1）が選択できます。

P7CS1 P7CS0 説明 0 0 LSCLK（初期値） 0 1 OSCLK 1 0 使用禁止 1 1 外部クロック（P47/T16CK1）



期一致およびデューティ一致時が選択できます。


周期一致時およびディーティ一致時 1 1



となります。





P7INI 説明 0 PWM7 出力の初期値レベル“H”（初期値） 1 PWM7 出力の初期値レベル“L”


FJUL620Q150B 11－48




ます。また，連動動作時は，P4RUN=“0”時に本設定が適用されます。





設定は無効となり，P6CLIG の設定が適用されます。

P7CLIG 説明





FJUL620Q150B 11－49


アドレス：0F4D7H アクセス：R/W アクセスサイズ：8 ビット初期値：40H




P7RUN 説明

0 カウント停止（初期値） 1 カウント開始



P7FLG 説明






FJUL620Q150B 11－50


アドレス：0F4D8H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PW7CON2 － P7MD － P7TGSEL P7STM1 P7STM0 P7TGE1 P7TGE0 R/W － R/W － R/W R/W R/W R/W R/W




ジ動作，両エッジ動作を選択するビットです。連動動作（P67MD=1）時は，本設定は無効となります。


外部入力スタートモード有効時（P7STM1，P7STM0 = “01” or “10” ）








· P7STM1，P7STM0（ビット 3，ビット 2） P7STM1，P7STM0 は，PWM7 のカウントスタートモードを選択するビットです。連動動作（P67MD=1）時は，本設定は無効となります。




P7TGSEL は，外部入力制御端子として使用する端子を選択するビットです。連動動作（P67MD=1）時は，本設

定は無効となり，P6TGSEL の設定が適用されます。

P7TGSEL 説明

外部入力スタート／外部入力クリア制御 0 PW67EV0 端子を使用（初期値） 1 PW67EV1 端子を使用


FJUL620Q150B 11－51



ンショットモードで動作します。連動動作（P67MD=1）時は，本設定は無効となり，P6MD の設定が適用されます。



FJUL620Q150B 11－52


アドレス：0F4DAH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


R/W －－－－－ R/W － R/W 初期値 0 0 0 0 0 0 0 0

PW7CON4 は，PWM7 を制御する特殊機能レジスタ（SFR）です。 PW7CON4 は PWM7 が停止している状態（PW7CON1 の P7STAT が“0”の状態）かつ外部入力によるカウント開始・停


· P7T0SEL0（ビット 0） P7T0SEL0 は，外部入力である PW67EV0 端子を選択するビットです。連動動作（P67MD=1）時は，本設定は無効となり，P6T0SEL0 の設定が適用されます。

P7T0SEL0 説明



P7T1SEL0 は，外部入力である PW67EV1 端子を選択するビットです。連動動作（P67MD=1）時は，本設定は無効となり，P6T1SEL0 の設定が適用されます。

P7T1SEL0 説明



FJUL620Q150B 11－53


アドレス：0F4DBH アクセス：R/W アクセスサイズ：8 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PW7CON5 は，PWM7 を制御する特殊機能レジスタ（SFR）です。 PW7CON5 は PWM7 が停止している状態（PW7CON1 の P7STAT が“0”の状態）かつ外部入力によるカウント開始・停













【注意】 û 外部入力のサンプリング時間の選択は PWM 動作クロックに OSCLK を選択している時のみ可能です。

PWM 動作クロックが OSCLK 以外の場合，サンプリング時間は，LSCLK 最大 2 クロック分で固定となります。 û 外部入力にはサンプリングクロック数＋1 クロック以上の時間のパルス幅を入力してください。例として，サンプリン




FJUL620Q150B 11－54


アドレス：0F4DCH アクセス：R/W アクセスサイズ：8 ビット初期値：00H



· P7DIV2～P7DIV0（ビット 2～0） P7DIV2～P7DIV0 は，PWM4 のクロックの分周値を選択するビットです。 P7CS1，P7CS0 で選択されたクロックを分周して PWM7 は動作します。連動動作（P67MD=1）時は，本設定は無効となり，P6DIV2～P6DIV0 の設定が適用されます。




FJUL620Q150B 11－55

11.3 動作説明

PWMm，PWMn（｛m，n｝=｛4，5｝，｛6，7｝）の動作モードは，表 11-5 に示す 6 種類のモードに分類されます。

表 11-5 PWM 動作モード

PmnMD PmMD/ PnMD PmDTMD 動作モード説明

0 0 －単独動作・連続モード PWMm と PWMn はそれぞれ独立して繰り

返し動作します。

1 －単独動作・ワンショットモード PWMm と PWMn はそれぞれ独立して動

作し，1 周期動作後に自動停止します。

1

0

0

連動動作・連続モード

デッドタイム設

定なし

PWMm と PWMn は連動して繰り返し動作

します。PWMm と PWMn のデューティは

それぞれ独立して設定可能です。

1 デッドタイム設

定あり

PWMm と PWMn は連動して繰り返し動作

します。デッドタイムが設定され，PWMm と

PWMn が同時にオフするタイミングを生成

可能です。

1

0

連動動作・ワンショットモード

デッドタイム設

定なし

PWMm と PWMn は連動して動作し，1 周

期動作後に自動停止します。PWMm と

PWMn のデューティはそれぞれ独立して

設定可能です。

1 デッドタイム設

定あり

PWMm と PWMn は連動して動作し，1 周

期動作後に自動停止します。デッドタイム

が設定され，PWMm と PWMn が同時にオ

フするタイミングを生成可能です。｛m，n｝=｛4，5｝，｛6，7｝


FJUL620Q150B 11－56

PWMn（n=4，5，6，7）の制御モードは表 11-6 に示す 10 種類に分類されます。

表 11-6 PWM 制御モードPnSTM1 PnSTM0 PnTGE1 PnTGE0 制御モード説明

0 0 －－ソフトウェアスタートモ

ード PnRUN ビットの制御により，スタート

／ストップを制御します。

0 1

0 1

ソフトウェアスタートまたは

外部入力スタートモー

ド

PnRUN ビットの制御により，スタート

／ストップを制御します。また，選択さ

れた外部入力の“H”レベルでスタート，

“L”レベルでストップ，カウンタクリアを

行うこともできます。

1 0


／ストップを制御します。また，選択さ

れた外部入力の“L”レベルでスタート，

“H”レベルでストップ，カウンタクリアを

行うこともできます。

0 0 PnRUN ビットの制御により，スタート

／ストップを制御します。外部入力制

御は無効となります。 1 1

1 0

0 1

外部入力スタートモー

ド

選択された外部入力の立ち上がりエッ

ジでスタート，立ち下がりエッジでストッ

プ，カウンタクリアを行うことができま

す。

1 0

選択された外部入力の立ち下がりエッ

ジでスタート，立ち上がりエッジでストッ

プ，カウンタクリアを行うことができま

す。

0 0 使用禁止。外部入力制御は無効となり

PWM は動作しません。 1 1

1 1

0 0

ソフトウェアスタートまたは

外部入力クリアモード


／ストップを制御します。外部入力制

御は無効となります。

0 1


／ストップを制御します。また，選択された外部入力の立ち下が

りエッジでカウンタをクリアすることが

できます。

1 0


／ストップを制御します。また，選択された外部入力の立ち上が

りエッジでカウンタをクリアすることが

できます。

1 1


／ストップを制御します。また，選択された外部入力の立ち上が

り，または立ち下がりエッジでカウンタ

をクリアすることができます。 n=4，5，6，7 6 種類の動作モードに対してそれぞれ 10 種類の制御モードが使用可能です。 PWMnの動作クロックは，PWMnコントロールレジスタ0（PWnCON0）およびPWMn コントロールレジスタ 6（PWnCON6）

を用いて選択します。 PWMn の割込み要求発生タイミングおよび PWMn 出力論理は，PWMn コントロールレジスタ 0（PWnCON0）を用いて

選択します。 PWMn の動作モードの詳細については「11.3.1 章～11.3.4 章」を参照してください。PWMn の制御モードの詳細につい

ては「11.3.7 章 PWM 制御モード」を参照してください。


FJUL620Q150B 11－57

11.3.1 PWM単独動作・連続モード

PWMm（m=4，6）コントロールレジスタ 2（PWmCON2）の PmnMD（mn=45，67）ビットを”0”、 PWMn（n=4，5，6，7）コン

トロールレジスタ 2（PWnCON2）の PnMD ビットを”0”に設定すると PWMn は単独動作・連続モードで動作します。 PWMn のスタート，ストップおよびカウンタクリア動作ならびに，周期，デューティの更新タイミングについては「11.3.5 章

ソフトウェアによる PWM 制御」，「11.3.6 章外部入力による PWM 制御」を参照してください。本モードでは PWMn カウンタレジスタ（PWnCH，PWnCL）の値と PWMn デューティバッファ（PWnDBUF）の値が一致す

ると，次の PWMn クロック（PnCK）の立ち下がりエッジで PWMn フラグ（PnFLG）が“0”になります。また，PWMn カウンタ

レジスタの値と PWMn 周期バッファ（PWnPBUF）の値が一致すると，次の PWMn クロックの立ち下がりエッジで PWMnフラグが“1”になり，PWMn カウンタレジスタは“0000H”にリセットされカウントを継続します。 PWMn 信号の周期（TPWP）およびデューティ前半の期間（TPWD）は以下の式で表わされます。

TPWP = PWnP + 1

PnCK（Hz）

TPWD = PWnD + 1

PnCK（Hz）

PWnP： PWMn 周期レジスタ（PWnPH，PWnPL）設定値（0001H～0FFFFH） PWnD： PWMn デューティレジスタ（PWnDH，PWnDL）設定値（0000H～0FFFEH） PnCK： PWMn コントロールレジスタ 0（PWnCON0）および，PWMn コントロールレジスタ 6

（PWnCON6）で選択した PWMn 動作クロックの周波数 n=4，5，6，7


FJUL620Q150B 11－58

PnRUN ビットを“1”にセットした後，PWMn クロックに同期してカウントを開始しますので，最初の PWMn 割込みまでに

は最大 1 クロックの誤差が生じます。2 回目以降の PWMn 割込み周期は一定です。図 11-3 に，PWM4 の単独動作・連続モード時の動作タイミングを示します。

図 11-3 PWM4 の単独動作・連続モードの動作タイミング【注意】

PnRUN ビットに“0”を書き込んでも，次の PWMn クロックの立ち下がりエッジまで（PWMn 状態フラグ（PnSTAT）が“1”の状態）は，カウント動作を継続しますので，PWMn 割込み（PWnINT）が発生する可能性があります。

PW4CH/L 0000

8000 PW4DH/L

PW4INT

P4STAT Write PW4CH Write PW4CL

P4CK

P4RUN

0001 0002 7FFF 8000 8001 A000 A000 0000

7777

A000 PW4PH/L BBBB

PWM4*（正論理）

TPWD

TPWP

P4FLG

PWM4*（負論理）

8002

PW4DBUF

PW4PBUF

8000 7777

A000 BBBB

カウントスタート

0001 0002 0000

P4INI ビットにより、PWM 初期値を "H/L"レベル選択可能。

P4STPSEL ビットにより一時停止中に初期値を出力するかどうかの選択が可能。初期値出力の場合は、P4INI ビットにより "H/L"レベル選択可能。

TPWD：ソフトウェアスタートまたは外部入力クリアモード時、P4CLIG=”1”時の外部入力クリアの無効区間


FJUL620Q150B 11－59

11.3.2 PWM単独動作・ワンショットモード

PWMm（m=4，6）コントロールレジスタ 2（PWmCON2）の PmnMD（mn=45，67）ビットを”0”、 PWMn（n=4，5，6，7）コン

トロールレジスタ 2（PWnCON2）の PnMD ビットを”1”に設定すると PWMn は単独動作・ワンショットモードで動作します。 PWMn のスタート，ストップおよびカウンタクリア動作ならびに，周期，デューティの更新タイミングについては「11.3.5 章

ソフトウェアによる PWM 制御」，「11.3.6 章外部入力による PWM 制御」を参照してください。本モードでは PWMn カウンタレジスタ（PWnCH，PWnCL）の値と PWMn デューティバッファ（PWnDBUF）の値が一致す

ると，次の PWMn クロック（PnCK）の立ち下がりエッジで PWMn フラグ（PnFLG）が“0”になります。 PWMn カウンタレジ

スタの値と PWMn 周期バッファ（PWnPBUF）の値が一致すると，次の PWMn クロックの立ち下がりエッジで PWMn フ

ラグが“1”になり，PWMn カウンタレジスタの値は“0000H”にリセットされカウントを停止します。この時 PnRUN ビットは

“0”にクリアされます。再び PnRUN ビットを“1”にすることにより，PWMn はカウントを再開します。 PWMn 信号の周期（TPWP）およびデューティ前半の期間（TPWD）は以下の式で表わされます。

TPWP = PWnP + 1

PnCK（Hz）

TPWD = PWnD + 1

PnCK（Hz）

PWnP： PWMn 周期レジスタ（PWnPH，PWnPL）設定値（0001H～0FFFFH） PWnD： PWMn デューティレジスタ（PWnDH，PWnDL）設定値（0000H～0FFFEH） PnCK： PWMn コントロールレジスタ 0（PWnCON0）および，PWMn コントロールレジス

タ 6（PWnCON6）で選択した PWMn 動作クロックの周波数 n=4，5，6，7


FJUL620Q150B 11－60

PnRUN ビットを“1”にセットした後，PWMn クロックに同期してカウントを開始しますので，PWMn 割込みまでには最大 1クロックの誤差が生じます。図 11-4 に，PWM4 の単独動作・ワンショットモードの動作タイミングを示します。

図 11-4 PWM4 の単独動作・ワンショットモードの動作タイミング【注意】

PnRUN ビットに“0”を書き込んでも，次の PWM クロックの立ち下がりエッジまで（PWMn 状態フラグ（PnSTAT）が

“1”の状態）は，カウント動作を継続しますので，PWMn 割込み（PWnINT）が発生する可能性があります。

PW4CH/L 0000

8000 PW4DH/L

PW4INT


P4CK

P4RUN

0001 0002 7FFF 8000 8001 A000 A000 0000

7777

A000

PW4PH/L

BBBB

PWM4*（正論理） TPWD

TPWP

P4FLG PWM4*（負論理）

8002

PW4DBUF

PW4PBUF

8000

7777 A000

BBBB


P4INI ビットにより、PWM 初期値を “H/L”レベル選択可能。


TPWD：ソフトウェアスタートまたは外部入力クリアモード時、P4CLIG=“1”時の外部入力クリアの無効区間


FJUL620Q150B 11－61

11.3.3 PWM連動動作・連続モード

PWMm コントロールレジスタ 2（PWmCON2）の PmnMD ビットを”1”，PmMD ビットを”0”に設定すると，PWMm，PWMn（｛m，n｝=｛4，5｝，｛6，7｝）は連動動作・連続モードで動作します。 PWMm，PWMn のスタート，ストップおよびカウンタクリア動作ならびに，周期，デューティの更新タイミングについては

「11.3.5 章ソフトウェアによる PWM 制御」，「11.3.6 章外部入力による PWM 制御」を参照してください。

11.3.3.1 デッドタイム設定なし

PWMm コントロールレジスタ 3（PWmCON3）の PmDTMD ビットを”0”に設定すると，デッドタイムの設定が無効となりま

す。本モードでは PWMm カウンタレジスタ（PWmCH，PWmCL）の値と PWMm デューティバッファ（PWmDBUF）の値が一

致すると，次の PWMm クロック（PmCK）の立ち下がりエッジで PWMm フラグ（PmFLG）が“0”になります。また，PWMmカウンタレジスタの値と PWMn デューティバッファ（PWnDBUF）の値が一致すると，次の PWMm クロックの立ち下がりエ

ッジで PWMn フラグが“0”になり， PWMm カウンタレジスタの値と PWMn 周期バッファ（PWnPBUF）の値が一致すると，

次の PWMm クロックの立ち下がりエッジで PWMn フラグが“1”になります。PWMm カウンタレジスタの値と PWMm 周期

バッファ（PWmPBUF）の値が一致すると，次の PmCK の立ち下がりエッジで PWMmフラグが“1”になり，PWMmカウン

タレジスタは“0000H”にリセットされカウントを継続します。 PWMm信号の周期（TPWP）およびデューティ前半の期間（TPWD）ならびに，PWMn 信号の delay1 の期間（TPWD1）および

delay2 の期間（TPWD2）は以下の式で表わされます。

TPWP = PWmP + 1

PmCK（Hz）

TPWD = PWmD + 1

PmCK（Hz）

TPWD1 = PWnD + 1

PmCK（Hz）

TPWD2 = PWnP + 1

PmCK（Hz）

PWmP： PWMm 周期レジスタ（PWmPH，PWmPL）設定値（0001H～0FFFFH） PWmD： PWMm デューティレジスタ（PWmDH，PWmDL）設定値（0000H～0FFFEH） PmCK： PWMm コントロールレジスタ 0（PWmCON0）および，PWMm コントロールレジ

スタ 6（PWmCON6）で選択した PWM 動作クロックの周波数 PWnP： PWMn 周期レジスタ（PWnPH，PWnPL）設定値（0001H～0FFFFH） PWnD： PWMn デューティレジスタ（PWnDH，PWnDL）設定値（0000H～0FFFEH）


FJUL620Q150B 11－62

PmRUNビットを“1”にセットした後，PWMmクロックに同期してカウントを開始しますので，最初の PWMm割込みまでに

は最大 1 クロックの誤差が生じます。2 回目以降の PWMm 割込み周期は一定です。図 11-5 に，PWM4，PWM5 の連動動作・連続モード（デッドタイム設定なし）の動作タイミングを示します。

図 11-5 PWM4，PWM5 の連動動作・連続モード（デッドタイム設定なし）動作タイミング

PW4CH/L XXXX 0000

PW4INT


P4CK

P4RUN

0001 0002 1000 1001 2000 2001 3000 3001 3FFF 4000 0000 0001 0002

1000 PW4DH/L

4000 PW4PH/L

PW4DBUF

PW4PBUF

1000 5000

4000 8000

5000

8000

2000 PW5DH/L

3000 PW5PH/L

PW5DBUF

PW5PBUF

2000 6000

3000 7000

6000

7000

PWM4（正論理）

TPWD

TPWP

P4FLG

PWM4（負論理）

PWM5（正論理）

TPWD1

TPWD2

P5FLG

PWM5（負論理）


P5STPSEL ビットにより一時停止中に初期値を出力するかどうかの選択が可能。初期値出力の場合は、P5INI ビットにより “H/L”レベル選択可能。




FJUL620Q150B 11－63

11.3.3.2 デッドタイム設定あり

PWMm コントロールレジスタ 3（PWmCON3）の PmDTMD ビットを“1”にすると，デッドタイムの設定が有効となり，

PWMm と PWMn が同時にオフ（初期値を出力）するタイミングを強制的に生成できます。デッドタイムの値は PWMn デューティレジスタ（PWnDH，PWnDL）を用いて設定します。本モードでは PWMm カウンタレジスタ（PWmCH，PWmCL）の値と［PWMm デューティバッファ］+［デッドタイム値］

（PWmDBUF+PWnDBUF）の値が一致すると，次の PWMm クロック（PmCK）の立ち下がりエッジで PWMm フラグ

（PmFLG）が“0”になります。また，PWMm カウンタレジスタ値と PWMn デューティバッファ（PWnDBUF）の値が一致す

ると，次の PWMm クロックの立ち下がりエッジで PWMn フラグ（PnFLG）が“0”になり，PWMm カウンタレジスタ値と

PWMm デューティバッファ（PWmDBUF）の値が一致すると，次の PmCK の立ち下がりエッジで PWMn フラグが“1”に

なります。PWMm カウンタレジスタ値と PWMm 周期バッファ（PWmPBUF）の値が一致すると，次の PWMm クロックの立

ち下がりエッジで PWMm フラグが“1”になり，PWMm カウンタレジスタは“0000H”にリセットされ，カウントを継続します。 PWMm 信号の周期（TPWP）およびデューティ前半の期間（TPWD）ならびに，PWMn 信号のデッドタイム期間（TDTM），

delay2 の期間（TPWD2）およびデッドタイム（TDTM）は以下の式で表わされます。

TPWP = PWmP + 1

PmCK（Hz）

TPWD = PWmD+PWnD + 2

PmCK（Hz）

TPWD2 = PWmD + 1

PmCK（Hz）

TDTM= PWnD + 1

PmCK（Hz）


スタ 6（PWmCON6）で選択した PWM 動作クロックの周波数 PWnD： PWMn デューティレジスタ（PWnDH，PWnDL）設定値（0000H～0FFFEH）


FJUL620Q150B 11－64


は最大 1 クロックの誤差が生じます。2 回目以降の PWMm 割込み周期は一定です。図 11-6 に，PWM4，PWM5 の連動動作・連続モード（デッドタイム設定あり）の動作タイミングを示します。

図 11-6 PWM4，PWM5 の連動動作・連続モード（デッドタイム設定あり）動作タイミング【注意】

PWMm および PWMn 出力は，ポートを出力モードに設定するまではハイインピーダンス出力となっています。出

力モードに設定するまでの期間の端子レベルを固定する必要がある場合は，LSI 外部でプルアップもしくはプルダ

ウンしてください。

PW4CH/L XXXX 0000

PW4INT


P4CK

P4RUN

0001 0002 1000 1001 2000 2001 3000 3001 3FFF 4000 0000 0001 0002

2000 PW4DH/L

4000 PW4PH/L

PW4DBUF

PW4PBUF

2000 5000

4000 8000

5000

8000

1000 PW5DH/L

未使用 PW5PH/L

PW5DBUF

PW5PBUF

1000 2000

未使用

2000

PWM4（正論理）

TPWD

TPWP

P4FLG

PWM4（負論理）

PWM5（正論理）

TDTM

TPWD2

P5FLG

PWM5（負論理）


TDTM P4STPSEL ビットにより一時停止中に初期値を出力するかどうかの選択が可能。初期値出力の場合は、P5INI ビットにより “H/L”レベル選択可能。


TPWD：ソフトウェアスタートまたは外部入力クリアモード時、P4CLIG=“1”時の外部入力クリアの無効区


FJUL620Q150B 11－65

11.3.4 PWM連動動作・ワンショットモード

PWMm コントロールレジスタ 2（PWmCON2）の PmnMD ビットを”1”，PmMD ビットを”1”に設定すると，PWMm，PWMn（｛m，n｝=｛4，5｝，｛6，7｝）は連動動作・ワンショットモードで動作します。 PWMm，PWMn のスタート，ストップおよびカウンタクリア動作ならびに，周期，デューティの更新タイミングについては

「11.3.5 章ソフトウェアによる PWM 制御」，「11.3.6 章外部入力による PWM 制御」を参照してください。

11.3.4.1 デッドタイム設定なし

PWMm コントロールレジスタ 3（PWmCON3）の PmDTMD ビットを”0”に設定すると，PWMm，PWMn はデッドタイムの

設定が無効となります。本モードでは PWMm カウンタレジスタの値（PWmCH，PWmCL）と PWMm デューティバッファ（PWmDBUF）の値が一

致すると，次の PWMm クロック（PmCK）の立ち下がりエッジで PWMm フラグ（PmFLG）が“0”になります。また，PWMmカウンタレジスタの値と PWMn デューティバッファ（PWnDBUF）の値が一致すると，次の PWMm クロックの立ち下がりエ

ッジで PWMn フラグ（PnFLG）が“0”になり， PWMm カウンタレジスタ値と PWMn 周期バッファ（PWnPBUF）の値が一

致すると，次の PWMm クロックの立ち下がりエッジで PWMn フラグが“1”になります。PWMm カウンタレジスタの値と

PWMm 周期バッファ（PWmPBUF）の値が一致すると，次の PWMm クロックの立ち下がりエッジで PWMm フラグが“1”

になり，PWMm カウンタレジスタは“0000H”にリセットされカウントを停止します。この時 PmRUN ビットは“0”にクリアされ

ます。再び PmRUN ビットを“1”にすることにより，PWMm は再スタートします。 PWMm信号の周期（TPWP）およびデューティ前半の期間（TPWD）ならびに，PWMn 信号の delay1 の期間（TPWD1）および

delay2 の期間（TPWD2）は以下の式で表わされます。

TPWP = PWmP + 1 PmCK（Hz）

TPWD = PWmD + 1 PmCK（Hz）

TPWD1 = PWnD + 1 PmCK（Hz）

TPWD2 = PWnP + 1 PmCK（Hz）

PWmP： PWMm 周期レジスタ（PWmPH，PWmPL）設定値（0001H～0FFFFH） PWmD： PWMm デューティレジスタ（PWmDH，PWmDL）設定値（0000H～0FFFEH） PmCK： PWMm コントロールレジスタ 0（PWmCON0）および，PWMm コントロールレジスタ 6

（PWmCON6）で選択した PWM 動作クロックの周波数 PWnP： PWMn 周期レジスタ（PWnPH，PWnPL）設定値（0001H～0FFFFH） PWnD： PWMn デューティレジスタ（PWnDH，PWnDL）設定値（0000H～0FFFEH）


FJUL620Q150B 11－66

PmRUN ビットを“1”にセットした後，PWMm クロックに同期してカウントを開始しますので，PWMm 割込みまでには最大

1 クロックの誤差が生じます。2 回目以降の PWMm 割込み周期は一定です。図 11-7 に，PWM4，PWM5 の連動動作・ワンショットモード（デッドタイム設定なし）の動作タイミングを示します。

図 11-7 PWM4，PWM5 の連動動作・ワンショットモード（デッドタイム設定なし）動作タイミング

PW4CH/L XXXX 0000

PW4INT


P4CK

P4RUN

0001 0002 1000 1001 2000 2001 3000 3001 3FFF 4000 0000

1000 PW4DH/L

4000 PW4PH/L

PW4DBUF

PW4PBUF

1000 5000

4000 8000

5000

8000

2000 PW5DH/L

3000 PW5PH/L

PW5DBUF

PW5PBUF

2000 6000

3000 7000

6000

7000

PWM4（正論理）

TPWD

TPWP

P4FLG

PWM4（負論理）

PWM5（正論理）

TPWD1

TPWD2

P5FLG

PWM5（負論理）





P4INI ビットにより、PWM 初期値を

“H/L”レベル選択可能。



FJUL620Q150B 11－67

11.3.4.2 デッドタイム設定あり

PWMm コントロールレジスタ 3（PWmCON3）の PmDTMD ビットを“1”にすると，デッドタイムの設定が有効となり，

PWMm と PWMn が同時にオフ（初期値を出力）するタイミングを強制的に生成できます。デッドタイムの値は PWMn デューティレジスタ（PWnDH，PWnDL）を用いて設定します。本モードでは PWMm カウンタレジスタの値（PWmCH，PWmCL）と［PWMm デューティバッファ］+［デッドタイム値］

（PWmDBUF+PWnDBUF）の値が一致すると，次の PWMm クロック（PmCK）の立ち下がりエッジで PWMm フラグ

（PmFLG）が“0”になります。また， PWMm カウンタレジスタの値と PWMn デューティバッファ（PWnDBUF）の値が一致

すると，次の PWMm クロックの立ち下がりエッジで PWMn フラグ（PnFLG）が“0”になり，PWMm カウンタレジスタの値と

PWMm 周期デューティバッファ（PWmDBUF）の値が一致すると，次の PWMm クロックの立ち下がりエッジで PWMn フ

ラグが“1”になります。 PWMm カウンタレジスタ値と PWMm 周期バッファ（PWmPBUF）の値が一致すると，次の PWMm クロックの立ち下がり

エッジで PWMm フラグが“1”になり，PWMm カウンタレジスタは“0000H”にリセットされカウントを停止します。この時

PmRUN ビットは“0”にクリアされます。再び PmRUN ビットを“1”にすることにより，PWM カウンタは再スタートします。 PWMm 信号の周期（TPWP）およびデューティ前半の期間（TPWD）ならびに，PWMn 信号のデッドタイム期間（TDTM），

delay2 の期間（TPWD2）およびデッドタイム（TDTM）は以下の式で表わされます。

TPWP = PWmP + 1

PmCK（Hz）

TPWD = PWmD+PWnD + 2

PmCK（Hz）

TPWD2 = PWmD + 1

PmCK（Hz）

TDTM= PWnD + 1

PmCK（Hz）


スタ 6（PWmCON6）で選択した PWMm 動作クロックの周波数 PWnD： PWMn デューティレジスタ（PWnDH，PWnDL）設定値（0000H～0FFFEH）


FJUL620Q150B 11－68


は最大 1 クロックの誤差が生じます。2 回目以降の PWMm 割込み周期は一定です。図 11-8 に，PWM4，PWM5 の連動動作・ワンショットモード（デッドタイム設定あり）時の動作タイミングを示します。

図 11-8 PWM4，PWM5 の連動動作・ワンショットモード（デッドタイム設定あり）動作タイミング

PW4CH/L XXXX 0000

PW4INT


P4CK

P4RUN

0001 0002 1000 1001 2000 2001 3000 3001 3FFF 4000 0000 0001 0002

2000 PW4DH/L

4000 PW4PH/L

PW4DBUF

PW4PBUF

2000 5000

4000 8000

5000

8000

1000 PW5DH/L

未使用 PW5PH/L

PW5DBUF 1000 6000

6000

PWM4（正論理）

TPWD

TPWP

P4FLG

PWM4（負論理）

PW5PBUF 未使用

PWM5（正論理）

TDTM

TPWD2

P5FLG

PWM5（負論理）





P5INI ビットにより、PWM 初期値を "H/L"レベル選択可能。


TDTM


FJUL620Q150B 11－69

11.3.5 ソフトウェアによるPWM制御

11.3.5.1 スタート，ストップおよびカウンタクリア動作

PWMn（n=4，5，6，7）カウンタは，PWMn コントロールレジスタ 1（PWnCON1）の PnRUN ビットを“1”にすると，PWMn ク

ロック（PnCK）の 1 回目の立ち下がりエッジで動作状態（PnSTAT が“1”）となり，2 回目の立ち下がりエッジでカウントを

開始します。 PnRUN ビットを“0”にすると，PWMn クロックの立ち下がり 1 カウント後にカウントを停止します。再び PnRUN ビットを“1”

にすると，次の PnCK の立ち下がりエッジで PWnCH，PWnCL は停止していた値からカウントを再開します。PWMn カウ

ンタの停止は，PWMnコントロールレジスタ1（PWnCON1）のPnSTATビットが“0”になることで確認してください。PWMnカウンタレジスタ（PWnCH，PWnCL）をソフトウェアで“0000H”に初期化する場合は，PWnCH，PWnCL のどちらか片方

のレジスタに書き込み動作を行ってください。その際，PnFLG も“1”になります。 PWMn カウンタのソフトウェアによるスタート，ストップおよびカウンタクリアタイミングを図 11-9 に示します。

図 11-9 ソフトウェアによるスタート，ストップおよびカウンタクリアタイミング

11.3.5.2 周期およびデューティの更新

PWMn カウンタ動作中に PWMn デューティレジスタ（PWnDH，PWnDL）および，PWMn 周期レジスタ（PWnPH，

PWnPL）の値を変更する場合，PWMn カウンタレジスタの値と PWMn 周期バッファ（PWnPBUF）の値が一致した次の

PWMn クロック（PnCK）の立ち下がりエッジでそれぞれの値が PWMn デューティバッファ（PWnDBUF）および，PWMn周期バッファに転送されます。カウント停止中（PnRUN が“0”）に，PWMn デューティレジスタおよび，PWMn 周期レジスタの値を変更する場合は変更

したタイミングでそれぞれの値が PWMn デューティバッファおよび PWMn 周期バッファに転送されます。ソフトウェアによる PWM 周期およびデューティ更新タイミングを図 11-10 に示します。

図 11-10 ソフトウェアによる PWM 周期およびデューティ更新タイミング

PWnCH/L

PnSTAT

PnCK

PnRUN 2000

2001

2002

2003

2004

n=4，5，6，7

PWnPH/L 4000 2000

PWnPBUF 4000 2000

PWnDH/L 2000 1000

PWnDBUF 1000

PWMn 周期レジスタ更新 PWMn デューティレジスタ更新

2000

PWMn 周期バッファ PWMn デューティバッファ更新

1FFD

1FFE

1FFF

PWMn 停止 PWMn 周期レジスタ更新 PWMn デューティレジスタ更新

PWMn 周期バッファ PWMn デューティバッファ更新

8000

8000

4000

4000

PWnCH/L

PnSTAT

PnCK

PnRUN 2000

2001

2002

2003

2005

0001

0002

0000

PnFLG

2004 カウントストップ


n=4，5，6，7 カウントクリア


FJUL620Q150B 11－70

11.3.6 外部入力によるPWM制御

11.3.6.1 スタート，ストップおよびカウンタクリア動作

PWMn（n=4，5，6，7）は PWMn コントロールレジスタ 2（PWnCON2）の PnTGSEL ビットおよび，PWMn コントロールレジ

スタ4（PWnCON4）のPnT1SEL0，PnT0SEL0 ビットで選択した外部入力を用いてスタート制御，ストップ制御，カウンタク

リア制御を行うことができます。外部入力による制御モードはPWMnコントロールレジスタ2（PWnCON2）のPnSTM1，PnSTM0 ビットおよび，PnTGE0，

PnTGE1 ビットを用いて選択します。外部入力のサンプリング時間は PWM 動作クロックに OSCLK を選択している場合，PWMn コントロールレジスタ 5（PWMnCON5）で選択可能です。PWM 動作クロックが OSCLK 以外の場合，サンプリング時間は，LSCLK 最大 2 クロ

ック分で固定となります。図 11-11 に外部入力による PWM 周期およびデューティ更新（立ち下がりエッジスタート、立ち上がりエッジストップ＆ク

リア選択時）タイミングを示します。

図 11-11 外部入力によるスタート，ストップ，カウンタクリア動作タイミング（立ち下がりエッジスタート、立ち上がりエッジストップ＆クリア選択時）

【注意】 û PWMn 動作中に PWMn 周期レジスタ（PWnPH，PWnPL）または PWMn デューティレジスタ（PWnDH，PWnDL）

を変更し，外部入力スタートを使用する場合は，システムクロックと PWM クロックの関係が，次の表の組合せであ

る必要があります。PWM クロックに外部クロックを使用する場合は使用禁止です。

PWM クロック（PnCK）

システムクロック

（SYSTEMCLK） LSCLK もしくは

LSCLK の分周クロック LSCLK

OSCLK もしくは OSCLK の分周クロック

HSCLK

û 外部入力にはサンプリングクロック数＋1 クロック以上の時間のパルス幅を入力してください。サンプリング時間が

サンプリングクロック最大 2 クロックの場合，1 クロック以下のパルスはノイズとして除去され，3 クロック未満のパル

スは，除去される場合とされない場合があります。

PWnCH/L

外部入力端子

サンプリングクロック

PnCK

2000

2001

2002

2003

0001

0003

0004

0002

0000


n=4，5，6，7

サンプリング後の外部入力

カウントストップ＆クリア


FJUL620Q150B 11－71

11.3.6.2 周期およびデューティの更新

外部入力で PWMn カウンタのクリアを行う場合，カウンタクリアのタイミングで PWMn デューティレジスタ（PWnDH，

PWnDL）の値が PWMn デューティバッファ（PWnDBUF）に，PWMn 周期レジスタ（PWnPH，PWnPL）の値が

PWMn 周期バッファ（PWnPBUF）に転送されます。図 11-12 に外部入力によるスタート，ストップ，カウンタクリアタイミング（立ち上がりエッジスタート，立ち下がりエッジストッ

プ＆クリア選択時）を示します。

図 11-12 外部入力による PWM 周期およびデューティ更新タイミング（立ち上がりエッジスタート，立ち下がりエッジストップ＆クリア選択時）

PWnCH/L

PnSTAT

PnCK

PnRUN

0002

0003

0000

n=4，5，6，7

PWnPH/L 4000 2000

PWnPBUF 2000

PWnDH/L 2000 1000

PWnDBUF 1000

PWMn カウンタストップ＆クリア PWMn 周期レジスタ更新 PWMn デューティレジスタ更新

0000

0001

PWMn 周期レジスタ更新 PWMn デューティレジスタ更新

4000

2000

サンプリングクロック

サンプリング後の外部入力

外部入力

0004

0005

0006

PWMn カウントスタート


FJUL620Q150B 11－72

11.3.7 PWM制御モード

11.3.7.1 ソフトウェアスタートモード

PWMn（n=4，5，6，7）コントロールレジスタ 2（PWnCON2）の PnSTM1 ビットおよび，PnSTM0 ビットを“0”に設定すること

により，PWMn カウンタは PnRUN ビットの制御のみで動作します。動作タイミングは、第 11.3.1 章～第 11.3.5 章を参照してください。

11.3.7.2 ソフトウェアスタートまたは外部入力スタートモード

PWMn コントロールレジスタ 2（PWnCON2）の PnSTM1 ビットを”0”，PnSTM0 ビットを“1”に設定すると PWM カウンタは

PnRUN ビットおよび外部入力のレベルで制御可能になります。外部入力に PnTGE1，PnTGE0 ビットで設定されたレベルの入力があると PWM カウンタをスタートおよび，停止＆クリア

します。選択された外部入力がスタートレベルで固定されている場合はソフトウェアスタートモードと同様の動作を行い

ます。なお，選択された外部入力がカウント停止レベルである場合，ソフトウェアスタートしてもカウントを開始せず，外部

入力がスタートレベルになるタイミングでカウントを開始します。図 11-13 に，ソフトウェアスタートまたは外部入力スタート時の動作タイミングを示します。

(a) “H”レベルスタート、“L”レベル停止＆クリア選択時

PWnCH/L

PnRUN

カウント Up

TPWP カウント停止中

外部入力停止&クリア

0000 カウント Up 0000 カウント Up

外部入力スタート

値保持

ソフトウェア停止ソフトウェアスタート

ソフトウェアスタート

カウント Up

カウント停止中カウント再開

PWnPH/L 8000 2000

PWnPBUF 8000 2000

PWnDH/L 4000 1000

PWnDBUF 1000 CPU からの SFR ライト

バッファレジスタの更新

4000

PWnCH/CL カウント値と周期バッファ（PWnPBUF）値の一致


0000

CPU からの SFR ライト

PWMn 出力

PnINI ビットにより、PWM 初期値

を“H/L”レベル選択可能。

PnSTPSEL ビットにより一時停止中に初期値を出力するかどうかの選択が可能初期値出力の場合は、PnINI ビットにより“H/L”レベル選択可能

0000

外部入力


FJUL620Q150B 11－73

(b) “L”レベルスタート、“H”レベル停止＆クリア選択時

図 11-13 ソフトウェアスタートまたは外部入力スタート時の動作タイミング

【注意】 PWMn 動作中（PnRUN=“1”）かつ外部入力によるカウント停止中に PWMn デューティレジスタ（PWnDH，

PWnDL）および，PWMn 周期レジスタ（PWnPH，PWnPL）に書き込むことは禁止です。

PWnCH/L

PnRUN

カウント Up

TPWP




値保持

ソフトウェア停止ソフトウェアスタート


カウント Up

カウント停止中カウント再開

PWnPH/L 8000 2000

PWnPBUF 8000 2000

PWnDH/L 4000 1000



4000



0000

8000

8000

4000

4000 CPU からの SFR ライト



PnSTPSEL ビットにより一時停止中に初期値を出力するかどうかの選択が可能初期値出力の場合は、PnINI ビットにより“H/L”レベル選択可能。

PWMn 出力

0000

カウント停止中

外部入力


FJUL620Q150B 11－74

11.3.7.3 外部入力スタートモード

PWMn コントロールレジスタ 2（PWnCON2）の PnSTM1 ビットを“1”，PnSTM0 ビットを“0”に設定すると PWM カウンタは

外部入力のエッジで制御可能になります。外部入力スタートモードを使用する場合，PnRUN ビットをあらかじめ“1”に設定しておく必要があります。PnRUN ビット

が“0”の場合は，選択された外部入力のエッジ入力が発生しても PWMn は動作しません。図 11-14 に，外部入力スタートモード時の動作タイミングを示します。

（a）立ち上がりエッジスタート、立ち下がりエッジ停止＆クリア選択時

PWnCH/L

PnRUN

カウント Up



0000 カウント Up


外部入力スタート外部入力

スタート


外部入力受付許可

PWnPH/L 8000

2000

PWnPBUF 8000 2000

PWnDH/L 4000 1000

PWnDBUF 1000



4000

8000

4000


8000

4000


0000

PWMn 出力





外部入力


FJUL620Q150B 11－75

（b）立ち下がりエッジスタート、立ち上がりエッジ停止＆クリア選択時

図 11-14 外部入力スタートモード時の動作タイミング

【注意】

PWMn 動作中（PnRUN=“1”）かつ外部入力によるカウント停止中に PWMn デューティレジスタ（PWnDH，

PWnDL）および，PWMn 周期レジスタ（PWnPH，PWnPL）に書き込むことは禁止です。

PWnCH/L

PnRUN

カウント Up







外部入力受付許可

PWnPH/L 8000

2000

PWnPBUF 8000 2000

PWnDH/L 4000 1000

PWnDBUF 1000


4000

8000

4000


8000

4000




0000

PWMn 出力




外部入力


FJUL620Q150B 11－76

11.3.7.4 ソフトウェアスタートまたは外部入力クリアモード

PWMn コントロールレジスタ 2（PWnCON2）の PnSTM1 ビットおよび PnSTM0 ビットを“1”に設定すると PWM カウンタは

PnRUN ビットの制御によりカウント動作を開始します。外部入力にエッジ入力がない場合は，ソフトウェアスタートモードと同様の動作をしますが，選択された外部入力に

PnTGE1，PnTGE0 で設定されたエッジ入力があると PWM カウンタをクリアします。PWMn コントロールレジスタ 0（PWnCON0）の PnCLIG ビットで PWMn 出力フラグ（PnFLG）が“H”レベルの時に外部クリア入力を有効にするかどうか

を選択可能です。図 11-15 に，ソフトウェアスタートまたは外部入力クリアモード時の動作タイミングを示します。

（a）立ち下りエッジクリア選択時

PnRUN

カウント Up

TPWP

外部入力クリア

0000


カウント Up カウント Up カウント Up

TPWP TPWP

PWnPH/L 8000 4000

PWnPBUF 8000 4000

PWnDH/L 4000 1000

PWnDBUF 4000 1000

カウント Up

8000

4000

4000

8000

PWnCH/L




0000 0000 0000



0000



PWMn 出力

PnSTPSEL ビットにより一時停止中に初期値を出力するかどうかの選択が可能初期値出力の場合は、PnINI ビットにより“H/L”レベル選択可能。

値保持 0000 カウント Up





外部入力


FJUL620Q150B 11－77

（b）立ち上がりエッジクリア選択時

（c）両エッジクリア選択時

図 11-15 ソフトウェアスタートまたは外部入力クリアモード時の動作タイミング

PWnCH/L

PnRUN

TPWP


0000

カウント Up

0000


カウント Up

カウント Up

TPWP TPWP

0000 カウント Up カウント Up


PWnPH/L 8000 2000

PWnPBUF 8000 2000

PWnDH/L 4000 1000

PWnDBUF 1000



4000 4000

4000

8000

8000

カウント Up









0000 0000 0000


を"H/L"レベル選択可能。

PWMn 出力

外部入力

PWnCH/L

PnRUN

カウント Up

TPWP


0000

カウント Up

ソフトウェア 0000

カウント Up カウント Up

TPWP TPWP

PWnPH/L 8000 2000

PWnPBUF 8000 2000

PWnDH/L 4000 1000






カウント Up




0000 0000 0000 0000

4000


を"H/L"レベル選択可能。

PnSTPSEL ビットにより一時停止中に初期値を出力するかどうかの選択が可能初期値出力の場合は、PnINI ビットにより"H/L"レベル選択可能。

値保持 0000 カウント Up

PWMn 出力

外部入力


FJUL620Q150B 11－78

【注意】

PWM カウント停止中に，PWMn 周期レジスタ（PWnPH，PWnPL）または PWMn デューティレジスタ

（PWMnDH/L）を変更するタイミングで外部入力クリア制御を行なった場合，PWMn デューティバッファ

（PWnDBUF），PWMn 周期バッファ（PWnPBUF）への転送は PWM クロックの 1 クロック分遅延する場合がありま

す。


FJUL620Q150B 11－79

11.3.8 PWM緊急停止動作

PWMm コントロールレジスタ 3（PWmCON3）の PmSDE1，PmSDE0 ビットの設定により，PmTGSEL ビットで選択された

外部入力での緊急停止機能が有効になります。緊急停止機能は，連動動作時（PmnMD=“1”）のみ有効となります。（｛m，n｝=｛4，5｝，｛6，7｝） PmTGSEL ビットで選択された外部入力に PmSDE1，PmSDE0 で設定されたエッジ入力があると，開始緊急停止フラグ

（PmSDST）が“1”となり，さらに緊急停止割込み（PWmINT）を発生し，PWM カウンタは停止（PmRUN=”0”）しクリアさ

れます。また，PWM フラグ出力（PmFLG，PnFLG）はクリアされますので，PWMm 出力と PWMn 出力は初期状態となります。緊急停止を解除するには，PWMm コントロールレジスタ 3（PWmCON3）の PmSDST に“1”を書き込んでください。また、PWM 動作を再開する場合にはソフトウェアで PmRUN=”1”に設定してください。図 11-16 に，PWM4，PWM5 の緊急停止動作タイミングを示します。

（a）立ち下がりエッジ選択時

（b）立ち上がりエッジ選択時

PW4CH/L

P4FLG/P5FLG

P4RUN

PW4INT

P4SDST

0000 0000 カウント Up カウント Up

緊急停止緊急停止フラグ解除

0000 0000 カウント Up

カウント停止＆クリア

カウント Up



外部入力

PW4CH/L

P4FLG/P5FLG

0000 0000 カウント Up カウント Up

緊急停止

P4RUN

PW4INT

P4SDST

緊急停止フラグ解除

0000 0000 カウント Up

カウント停止＆クリア

カウント Up



外部入力


FJUL620Q150B 11－80

（c）両エッジ選択時

図 11-16 緊急停止時の動作タイミング

PW4CH/L

P4FLG/P5FLG

0000 0000 カウント Up

緊急停止

P4RUN

PW4INT

P4SDST


停止&クリア 0000 0000 カウント Up

緊急停止


停止&クリア 0000 0000 カウント Up



外部入力


FJUL620Q150B 11－81


PWM 波形を出力するには関連する各ポートレジスタのビットを設定する必要があります。ポートレジスタの詳細については関連するポートの章を参照してください。

【注意】 PWM 出力は，ポート n コントロールレジスタ 0、1（PnCON0、PnCON1）（n=2，3，4，5，6，7，8）によって出力状態を設

定するまではハイインピーダンス状態になっています。出力モードに設定するまでの期間の端子レベルを固定する必要

がある場合は，LSI 外部で端子をプルアップもしくはプルダウンしてください。

11.4.1 P34 端子（PWM4:出力）を使ってPWM機能を動作させる場合

P34MD1 ビット（P3MOD1 レジスタのビット 4）を“1”に，P34MD0 ビット（P3MOD0 レジスタのビット 4）を“0”にし，PWM4を P34 の 3 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 - * * 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 - * * 0 * * * * P34C1 ビット（P3CON1 レジスタのビット 4）を“1”に，P34C0 ビット（P3CON0 レジスタのビット 4）を“1”に，P34DIR ビット

（P3DIR レジスタのビット 4）を“0”にし，PWM4 に使用する P34 端子の状態モードを CMOS 出力に選択します。


ビット 7 6 5 4 3 2 1 0


設定値 - * * 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 - * * 1 * * * *

レジスタ名 P3DIR レジスタ（アドレス：0F219H）

ビット 7 6 5 4 3 2 1 0


設定値 - * * 0 * * * * P34D ビット（P3D レジスタのビット 4）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 - * * ** * * * * - : 存在しないビット * : PWM 機能に関連のないビット ** : Don’t care


FJUL620Q150B 11－82



レジスタ名 P4MOD1 レジスタ（アドレス：0F225H）

ビット 7 6 5 4 3 2 1 0

ビット名 P47MD1 P46MD1 P45MD1 P44MD1 P43MD1 P42MD1 P41MD1 P40MD1

設定値 * * * * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 0 * * * P43C1 ビット（P4CON1 レジスタのビット 3）を“1”に，P43C0 ビット（P4CON0 レジスタのビット 3）を“1”に，P43DIR ビット



ビット 7 6 5 4 3 2 1 0

ビット名 P47C1 P46C1 P45C1 P44C1 P43C1 P42C1 P41C1 P40C1

設定値 * * * * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 * * *


ビット 7 6 5 4 3 2 1 0

ビット名 P47DIR P46DIR P45DIR P44DIR P43DIR P42DIR P41DIR P40DIR

設定値 * * * * 0 * * * P43D ビット（P4D レジスタのビット 3）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0

ビット名 P47D P46D P45D P44D P43D P42D P41D P40D

設定値 * * * * ** * * * * : PWM 機能に関連のないビット ** : Don’t care


FJUL620Q150B 11－83




ビット 7 6 5 4 3 2 1 0


設定値 - * 1 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 - * 0 * * * * * P35C1 ビット（P3CON1 レジスタのビット 5）を“1”に，P35C0 ビット（P3CON0 レジスタのビット 5）を“1”に，P35DIR ビット



ビット 7 6 5 4 3 2 1 0


設定値 - * 1 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 - * 1 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 - * 0 * * * * * P35D ビット（P3D レジスタのビット 5）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 - * ** * * * * * - : 存在しないビット * : PWM 機能に関連のないビット ** : Don’t care


FJUL620Q150B 11－84




ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 0 * * * * * * * P47C1 ビット（P4CON1 レジスタのビット 7）を“1”に，P47C0 ビット（P4CON0 レジスタのビット 7）を“1”に，P47DIR ビット

（P4DIR レジスタのビット 7）を“0“にし，PWM5 に使用する P47 端子の状態モードを CMOS 出力に選択します。


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 0 * * * * * * * P47D ビット（P4D レジスタのビット 7）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 ** * * * * * * * * : PWM 機能に関連のないビット ** : Don’t care

第 12 章同期式シリアルポート

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 12 章同期式シリアルポート

FJUL620Q150B 12－1

12．同期式シリアルポート

12.1 概要

本 LSI は，8 ビット／16 ビットの同期式シリアルポート（SSIO）を 1 チャネル内蔵しています。ポートの 1 本をチップイネーブル端子として使用することで，SPI インタフェース付デバイスの制御にも使用可能です。入力クロックに関しては「第 6 章クロック発生回路」を参照してください。同期式シリアルポートを使用する場合は，ポート 4 の 3 次機能設定，ポート 5 の 3 次機能設定，ポート 7 の 3 次機能設

定，ポート 8 の 3 次機能設定が必要です。ポート 4 の 3 次機能設定については，「第 19 章ポート 4」，ポート 5 の 3 次

機能設定については，「第 20 章ポート 5」，ポート 7 の 3 次機能設定については，「第 22 章ポート 7」，ポート 8 の 3次機能については「第 23 章ポート 8」を参照してください。同期式シリアルポート（SSIO）は，ブロックコントロールレジスタ 2（BLKCON2）の DSIO0 ビットが“0”の場合のみ動作しま

す。DSIO0 ビットが“1”の場合には同期式シリアルポート（SSIO）の各機能はリセット状態となります。ブロックコントロー

ルレジスタについては，第 4 章「MCU 制御機能」を参照してください。

12.1.1 特長 · マスタ／スレーブ選択可能 · MSB／LSB ファースト選択可能 · データ長は，8 ビット長／16 ビット長選択可能 · SPI モード 0／3 で動作

12.1.2 構成図 12-1 に同期式シリアルポートの構成を示します。

SIO0BUFL ：シリアルポート送受信バッファ L SIO0BUFH ：シリアルポート送受信バッファ H SIO0CON ：シリアルポートコントロールレジスタ SIO0MOD0 ：シリアルポートモードレジスタ 0 SIO0MOD1 ：シリアルポートモードレジスタ 1

図 12-1 同期式シリアルポートの構成

シフトレジスタ 8bits/16bits

データバス

送信レジスタ SIO0TRH,L

制御回路SIO0CON

SIO0MOD0 SIO0MOD1

受信レジスタ SIO0RCH,L

LSB/MSB 制御

SIO0BUFH，SIO0BUFL

HSCLK

LSCLK

P40/SIN0 P44/SIN0 P50/SIN0 P55/SIN0 P72/SIN0 P80/SIN0 P84/SIN0

P41/SCK0，P45/SCK0， P51/SCK0，P56/SCK0， P73/SCK0， P81/SCK0，P85/SCK0 P42/SOUT0，P46/SOUT0， P52/SOUT0，P57/SOUT0， P74/SOUT0， P82/SOUT0，P86/SOUT0

SIO0INT

P41/SCK0，P45/SCK0， P51/SCK0，P56/SCK0， P73/SCK0， P81/SCK0，P85/SCK0


FJUL620Q150B 12－2

12.1.3 端子一覧

端子名入出力機能

P40/SIN0 I 受信データ入力 P40 端子の 3 次機能として使用します。

P41/SCK0 I/O 同期クロック入出力 P41 端子の 3 次機能として使用します。

P42/SOUT0 O 送信データ出力 P42 端子の 3 次機能として使用します。




















FJUL620Q150B 12－3




0F700H シリアルポート送受信バッファ L SIO0BUFL SIO0BUF

R/W 8/16 00H 0F701H シリアルポート送受信バッファ H SIO0BUFH R/W 8 00H 0F702H シリアルポートコントロールレジスタ SIO0CON － R/W 8 00H 0F704H シリアルポートモードレジスタ 0 SIO0MOD0

SIO0MOD R/W 8/16 00H

0F705H シリアルポートモードレジスタ 1 SIO0MOD1 R/W 8 00H


FJUL620Q150B 12－4

12.2.2 シリアルポート送受信バッファ（SIO0BUFL，SIO0BUFH）

アドレス： 0F700H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0BUFL S0B7 S0B6 S0B5 S0B4 S0B3 S0B2 S0B1 S0B0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 アドレス： 0F701H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0BUFH S0B15 S0B14 S0B13 S0B12 S0B11 S0B10 S0B9 S0B8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 SIO0BUFL，SIO0BUFH は，同期式シリアルポートの送信データの書き込み，受信データの読み出しを行う特殊機能レ

ジスタ（SFR）です。 SIO0BUFL，SIO0BUFH にデータを書き込むと，送信用レジスタ（SIO0TRL，SIO0TRH）にそのデータが書き込まれま

す。SIO0BUFL，SIO0BUFH を読み出すと受信用レジスタ（SIO0RCL，SIO0RCH）の内容が読み出されます。


FJUL620Q150B 12－5

12.2.3 シリアルポートコントロールレジスタ（SIO0CON）

アドレス： 0F702H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0CON －－－－－－－ S0EN R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 SIO0CON は，同期式シリアルポートを制御する特殊機能レジスタ（SFR）です。ビットの説明

· S0EN（ビット 0） S0EN は，同期式シリアル通信の開始を指定するビットです。 S0EN に“1”を書き込むことにより，8/16 ビットデータ通信が開始します。通信が終了すると，S0EN ビットは自動的

に“0”になります。S0EN は，システムリセット時に“0”になります。

S0EN 説明 0 通信停止（初期値） 1 通信開始


FJUL620Q150B 12－6

12.2.4 シリアルポートモードレジスタ 0（SIO0MOD0）


7 6 5 4 3 2 1 0 SIO0MOD0 －－－－ S0LG S0MD1 S0MD0 S0DIR

R/W －－－－ R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

SIO0MOD0 は，同期式シリアルポートのモードを設定する特殊機能レジスタ（SFR）です。ビットの説明

· S0DIR（ビット 0） S0DIR は，LSB ファースト／MSB ファーストを選択するビットです

S0DIR 説明

0 LSB ファースト（初期値） 1 MSB ファースト

· S0MD1，S0MD0（ビット 2～1）

S0MD1，S0MD0 は，同期式シリアルポートの送受信モードを選択するビットです。受信モード，送信モード，送

受信モードが選択できます。

S0MD1 S0MD0 説明 0 0 送受信停止（初期値） 0 1 受信モード 1 0 送信モード 1 1 送受信モード

· S0LG（ビット 3）

S0LG は，送受信のバッファのビット長を指定するビットです。8 ビット長または 16 ビット長が選択できます。 S0LG は，システムリセット時に“0”になります。

S0LG 説明

0 8 ビット長（初期値） 1 16 ビット長

【注意】 û SIO0MOD0 レジスタは送受信中に変更しないでください。 û 同期式シリアルポートを使用する場合は，ポート 4，ポート 5，ポート７，ポート 8 等の 3 次機能設定が必要で

す。ポート 4 の 3 次機能設定については，「第 19 章ポート 4」，ポート 5 の 3 次機能設定については，「第

20 章ポート 5」，ポート 7 の 3 次機能設定については，「第 22 章ポート 7」，ポート 8 の 3 次機能につ

いては「第 23 章ポート 8」を参照してください。


FJUL620Q150B 12－7

12.2.5 シリアルポートモードレジスタ 1（SIO0MOD1）

アドレス： 0F705H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0MOD1 －－－ S0CKT S0CK3 S0CK2 S0CK1 S0CK0

R/W －－－ R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

SIO0MOD1 は，同期式シリアルポートのモードを設定する特殊機能レジスタ（SFR）です。ビットの説明

· S0CK3～S0CK0（ビット 3～0） S0CK3～S0CK0 は，同期式シリアルポートの転送クロックを選択するビットです。内部クロックを選択するとマスタ

モードになり，外部クロックを選択するとスレーブモードになります。

S0CK3 S0CK2 S0CK1 S0CK0 説明 0 0 0 0 1/1 LSCLK（初期値） 0 0 0 1 1/2 LSCLK 0 0 1 0 1/4 HSCLK 0 0 1 1 1/8 HSCLK 0 1 0 0 1/16 HSCLK 0 1 0 1 1/32 HSCLK 0 1 1 0 禁止 0 1 1 1 禁止 1 0 0 0 外部クロック 0（P41/SCK0） 1 0 0 1 外部クロック 1（P45/SCK0） 1 0 1 0 禁止 1 0 1 1 外部クロック 2（P56/SCK0） 1 1 0 0 外部クロック 3（P73/SCK0） 1 1 0 1 禁止 1 1 1 0 外部クロック 4（P81/SCK0） 1 1 1 1 外部クロック 5（P85/SCK0）

· S0CKT（ビット 4）

S0CKT は，転送クロック出力の位相を選択するビットです。S0CKT を“0”に設定すると SPI モード 3 となり，“1”に

設定すると SPI モード 0 になります。スレーブモードのときは S0CKT の設定は無効です。

S0CKT 説明 0 クロックタイプ 0（SPI モード 3）：デフォルト“H”レベルで出力されます（初期値）。 1 クロックタイプ 1（SPI モード 0）：デフォルト“L”レベルで出力されます。

【注意】

SIO0MOD1 レジスタは送受信中に変更しないでください。 S0CK3～S0CK0 ビットは 4.2MHz を越えないように設定してください。


FJUL620Q150B 12－8

12.3 動作説明

12.3.1 送信動作シリアルポートモードレジスタ 0（SIO0MOD0）の S0MD1 ビットに“1”，S0MD0 ビットに“0”を書き込むと送信モードに設

定されます。シリアルポート送受信バッファ（SIO0BUFL，H）に送信データを書き込み，シリアルポートコントロールレジスタ（SIO0CON）の S0EN ビットを“1”にすると送信が開始されます。8／16 ビットデータの送信が終了すると，同期式シリア

ルポート 0 割込み（SIO0INT）が発生し，S0EN ビットが“0”になります。送信データは，ポートの 3 次機能（P42/SOUT0，P46/SOUT0，P52/SOUT0，P57/SOUT0，P74/SOUT0，P82/SOUT0，

P86/SOUT0）から出力されます。シリアルポートモードレジスタ 1（SIO0MOD1）で，内部クロックを選択するとマスタモードに，外部クロック（P41/SCK0，

P45/SCK0，P51/SCK0，P56/SCK0，P73/SCK0，P81/SCK0，P85/SCK0）を選択するとスレーブモードとなります。また，シリアルポートモードレジスタ 0（SIO0MOD0）により，MSB ファースト／LSB ファーストが選択可能です。なお，送信データの出力端子（P42/SOUT0，P46/SOUT0，P52/SOUT0，P57/SOUT0，P74/SOUT0，P82/SOUT0，

P86/SOUT0），および転送クロックの入出力端子（P41/SCK0，P45/SCK0，P51/SCK0，P56/SCK0，P73/SCK0，

P81/SCK0，P85/SCK0）は，3 次機能に設定する必要があります。図 12-2 にクロックタイプ 0（SPI モード 3），図 12-3 にクロックタイプ 1（SPI モード 0）の同期式シリアルポートの送信動作

波形（8 ビット長 LSB ファースト時）を示します。

図 12-2 クロックタイプ 0（SPI モード 3）の同期式シリアルポートの送信動作波形（8 ビット長 LSB ファースト時）

図 12-3 クロックタイプ 1（SPI モード 0）の同期式シリアルポートの送信動作波形（8 ビット長 LSB ファースト時）

S0EN

0 1 2 3 4 5 7 6

送信データ

SCKn

SIO0TRL

SOUTn

SIO0INT

S0EN

0 1 2 3 4 5 7 6

送信データ

SCKn

SIO0TRL

SOUTn

SIO0INT


FJUL620Q150B 12－9

12.3.2 受信動作

シリアルポートモードレジスタ 0（SIO0MOD0）の S0MD1 ビットに“0”，S0MD0 ビットに“1”を書き込むと受信モードに設

定されます。シリアルポートコントロールレジスタ（SIO0CON）の S0EN ビットを“1”にすると受信が開始されます。8／16 ビットデータの

受信が終了すると，同期式シリアルポート 0 割込み（SIO0INT）が発生し，S0EN ビットは“0”になります。受信データは，ポートの 3 次機能端子（P40/SIN0，P44/SIN0，P50/SIN0，P55/SIN0，P72/SIN0，P80/SIN0，P84/SIN0）

から入力されます。シリアルポートモードレジスタ 1（SIO0MOD1）で，内部クロックを選択するとマスタモードに，外部クロック（P41/SCK0，

P45/SCK0，P51/SCK0，P56/SCK0，P73/SCK0，P81/SCK0，P85/SCK0）を選択するとスレーブモードとなります。また，シリアルポートモードレジスタ 0（SIO0MOD0）により，MSB ファースト／LSB ファーストが選択可能です。なお，受信データの入力端子（P40/SIN0，P44/SIN0，P50/SIN0，P55/SIN0，P72/SIN0，P80/SIN0，P84/SIN0），および

転送クロックの入出力端子（P41/SCK0，P45/SCK0，P51/SCK0，P56/SCK0，P73/SCK0，P81/SCK0，P85/SCK0）は，3次機能に設定する必要があります。図 12-4 にクロックタイプ 0（SPI モード 3），図 12-5 にクロックタイプ 1（SPI モード 0）の同期式シリアルポートの受信動作

波形（8 ビット長 MSB ファースト時）を示します。

図 12-4 クロックタイプ 0（SPI モード 3）の同期式シリアルポートの受信動作波形（8 ビット長 MSB ファースト時）

図 12-5 クロックタイプ 1（SPI モード 0）の同期式シリアルポートの受信動作波形（8 ビット長 MSB ファースト時）

【注意】

受信モード時に SOUTn 端子を 3 次機能出力に設定した場合，SOUTn 端子からは“H”レベルが出力されま

す。

0

S0EN

7 6 5 4 3 2 0 1

受信データ

SCKn

SIN0

シフトレジスタ

SIO0INT

7 6 5 4 3 2 1

SIO0RCL

0

S0EN

7 6 5 4 3 2 0 1

受信データ

SCKn

SIN0


SIO0INT

7 6 5 4 3 2 1

SIO0RCL


FJUL620Q150B 12－10

12.3.3 送受信動作

シリアルポートモードレジスタ 0（SIO0MOD0）の S0MD1 ビットに“1”，S0MD0 ビットに“1”を書き込むと送受信モードに

設定されます。シリアルポートコントロールレジスタ（SIO0CON）のS0ENビットを“1”にすると送受信が開始されます。8／16 ビットデータ

の送受信が終了すると，同期式シリアルポート 0 割込み（SIO0INT）が発生し，S0EN ビットは“0”になります。受信データはポートの 3 次機能端子（P40/SIN0，P44/SIN0，P50/SIN0，P55/SIN0，P72/SIN0，P80/SIN0，P84/SIN0）端子から入力され，送信データはポートの 3 次機能（P42/SOUT0，P46/SOUT0，P52/SOUT0，P57/SOUT0，

P74/SOUT0，P82/SOUT0，P86/SOUT0）から出力されます。シリアルポートモードレジスタ 1（SIO0MOD1）で，内部クロックを選択するとマスタモードに，外部クロック（P41/SCK0，

P45/SCK0，P51/SCK0，P56/SCK0，P73/SCK0，P81/SCK0，P85/SCK0）を選択するとスレーブモードとなります。また，シリアルポートモードレジスタ 0（SIO0MOD0）により，MSB ファースト／LSB ファーストが選択可能です。なお，受信データの入力端子（P40/SIN0，P44/SIN0，P50/SIN0，P55/SIN0，P72/SIN0，P80/SIN0，P84/SIN0），送信デ

ータの出力端子（P42/SOUT0，P46/SOUT0，P52/SOUT0，P57/SOUT0，P74/SOUT0，P82/SOUT0，P86/SOUT0），お

よび転送クロックの入出力端子（P41/SCK0，P45/SCK0，P51/SCK0，P56/SCK0，P73/SCK0，P81/SCK0，P85/SCK0）は，3 次機能に設定する必要があります。図 12-6 に同期式シリアルポートの送受信動作波形（16 ビット長 LSB ファースト時クロックタイプ 0（SPI モード 3））を示

します。

図 12-6 同期式シリアルポートの送受信動作波形

（16 ビット長 LSB ファースト時クロックタイプ 0（SPI モード 3））

15

S0EN

0 1 2 3 12 13 15 14

受信データ

SCK0

SIN0


SIO0INT

0 1 2 3 13 14

SIO0RCH,L

15 SOUTn 0 1 2 3 12 13 14

送信データ SIO0TRH,L

12


FJUL620Q150B 12－11


SSIO 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につ

いては，第 19 章「ポート 4」，第 20 章「ポート 5」，第 22 章「ポート 7」，第 23 章「ポート 8」を参照してください。

12.4.1 P42 端子（SOUT0:出力），P41 端子（SCK0:入出力），P40 端子（SIN0:入力）端子を使って

SSIO機能をマスタモードで動作させる場合 P42MD1～P40MD1 ビット（P4MOD1 レジスタのビット 2～0）を“1”に，P42MD0～P40MD0 ビット（P4MOD0 レジスタのビ

ット 2～0）を“0”にし，SSIO を P42，P41，P40 の 3 次機能として選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 P47MD1 P46MD1 P45MD1 P44MD1 P43MD1 P42MD1 P41MD1 P40MD1 設定値 * * * * * 1 1 1



P42C1～P41C1 ビット（P4CON1 レジスタのビット 2～1）を“1”に，P42C0～P41C0 ビット（P4CON0 レジスタのビット 2～1）

を“1”に，P42DIR～P41DIR ビット（P4DIR レジスタのビット 2～1）を“0”にし，P42，P41 端子の状態モードを CMOS 出力

に選択します。P40DIR ビット（P4DIR レジスタのビット 0）を“1”にし，P40 端子を入力端子として選択します。P40C1 ビッ

ト，P40C0 ビットへの設定値（$）は任意です。P40 端子が接続される外部回路の状態によって任意の状態モードを選択

します。


ビット 7 6 5 4 3 2 1 0 ビット名 P47C1 P46C1 P45C1 P44C1 P43C1 P42C1 P41C1 P40C1 設定値 * * * * * 1 1 $


ビット 7 6 5 4 3 2 1 0 ビット名 P47C0 P46C0 P45C0 P44C0 P43C0 P42C0 P41C0 P40C0 設定値 * * * * * 1 1 $


ビット 7 6 5 4 3 2 1 0 ビット名 P47DIR P46DIR P45DIR P44DIR P43DIR P42DIR P41DIR P40DIR 設定値 * * * * * 0 0 1

P42D～P40D ビット（P4D レジスタのビット 2～0）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名 P47D P46D P45D P44D P43D P42D P41D P40D 設定値 * * * * * ** ** **

* : SSIO 機能に関連のないビット ** : Don’t care $: 任意


FJUL620Q150B 12－12

12.4.2 P42 端子（SOUT0:出力），P41 端子（SCK0:入出力），P40 端子（SIN0:入力）端子を使って

SSIO機能をスレーブモードで動作させる場合 P42MD1～P40MD1 ビット（P4MOD1 レジスタのビット 2～0）を“1”に，P42MD0～P40MD0 ビット（P4MOD0 レジスタのビ

ット 2～0）を“0”にし，SSIO を P42，P41，P40 の 3 次機能として選択します。マスタモードで動作させる場合と同じ設定で

す。





P42C1 ビット（P4CON1 レジスタのビット 2）を“1”に，P42C0 ビット（P4CON0 レジスタのビット 2）を“1”に，P42DIR ビット

（P4DIR レジスタのビット 2）を“0”にし，P42 端子の状態モードを CMOS 出力に選択します。 P41DIR～P40DIR ビット（P4DIR レジスタのビット 1～0）を“1”にし，P41，P40 端子を入力端子として選択します。 P41C1 ビット～P40C1 ビット，P41C0 ビット～P40C0 ビットへの設定値（$）は任意です。P41，P40 端子が接続される外部

回路の状態によって任意の入力モードを選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 P47C1 P46C1 P45C1 P44C1 P43C1 P42C1 P41C1 P40C1 設定値 * * * * * 1 $ $


ビット 7 6 5 4 3 2 1 0 ビット名 P47C0 P46C0 P45C0 P44C0 P43C0 P42C0 P41C0 P40C0 設定値 * * * * * 1 $ $


ビット 7 6 5 4 3 2 1 0 ビット名 P47DIR P46DIR P45DIR P44DIR P43DIR P42DIR P41DIR P40DIR 設定値 * * * * * 0 1 1



ビット 7 6 5 4 3 2 1 0 ビット名 P47D P46D P45D P44D P43D P42D P41D P40D 設定値 * * * * * ** ** **

* : SSIO 機能に関連のないビット ** : Don’t care $: 任意

第 13 章 UART

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 13 章 UART

FJUL620Q150B 13－1

13 UART

13.1 概要

本 LSI は，全二重通信の調歩同期式シリアル･インタフェース UART（Universal Asynchronous Receiver Transmitter）を

1チャネル内蔵しています。この全二重通信の1チャネルは，独立した2 チャネルの半二重通信としても使用可能です。入力クロックに関しては，「第 6 章クロック発生回路」を参照してください。 UART を使用する場合は，ポート 4，ポート 5，ポート 7，ポート 8 の 2 次機能／4 次機能設定が必要です。ポート 4 の 2次機能／4 次機能設定については，「第 19 章ポート 4」を，ポート 5 の 2 次機能／4 次機能設定については，「第 20章ポート 5」を，ポート 7 の 2 次機能／4 次機能設定については，「第 22 章ポート 7」を，ポート 8 の 2 次機能設定に

ついては，「第 23 章ポート 8」を参照してください。 UART は，ブロックコントロールレジスタ 2（BLKCON2）の DUA0 および DUA1 ビットが“0”の場合のみ動作します。

DUA0 ビットおよび DUA1 ビットが“1”の場合には UART の各機能はリセット状態となります。ブロックコントロールレジス

タについては，第 4 章「MCU 制御機能」を参照してください。

13.1.1 特長 · 5 ビット／6 ビット／7 ビット／8 ビットのデータ長を選択可能。 · 奇数パリティ，偶数パリティ，パリティ無しを選択可能。 · 1 ストップビット，2 ストップビットを選択可能。 · パリティエラーフラグ，オーバランエラーフラグ，フレーミングエラーフラグ，送信バッファ状態フラグを搭載。 · 正論理，負論理の通信論理を選択可能。 · LSB ファースト，MSB ファーストの通信方向を選択可能。 · 通信速度は，2400bps～115200bps が設定可能。 · ボーレートジェネレータ内蔵。

13.1.2 構成

図 13-1 に UART の構成を示します。

UAnBUF ：UARTn 送受信バッファ UAnBRTH,L ：UARTn ボーレートレジスタ H,L UAnCON ：UARTn コントロールレジスタ UAnMOD0,1 ：UARTn モードレジスタ 0,1 UAnSTAT ：UARTn ステータスレジスタ

図 13-1 UART の構成

UAnBUF

Shift Register

UAnINT Baud Rate Generator

UAnCON UAnMOD0,1 UAnSTAT

UART Controller

P43/TXD0/TXD1 P53/TXD1 P55/TXD0/TXD1 P73/TXD1/TXD0 P85/TXD1 P87/TXD0

HSCLK

データバス

UAnBRTH,L

n=0～1

LSCLK

PLLCLK

P02/RXD0 P03/RXD1 P42/RXD0 P52/RXD1 P54/RXD0 P72/RXD1 P84/RXD1 P86/RXD0

【注意】全二重通信では RXD0，TXD1 を使用します。


FJUL620Q150B 13－2

13.1.3 端子一覧


P02/RXD0 I UART0 データ入力端子 P02 端子の 1 次機能として使用します。


P43/TXD0/TXD1 O UART0／1 データ出力端子 P43 端子の 2 次機能，4 次機能として使用します。






P53/TXD1 O UART1 データ出力端子 P53 端子の 2 次機能として使用します。



P84RXD1 I UART1 データ入力端子 P84 端子の 2 次機能として使用します。






0F710H UART0 送受信バッファ UA0BUF － R/W 8 00H 0F711H UART0 コントロールレジスタ UA0CON － R/W 8 00H 0F712H UART0 モードレジスタ 0 UA0MOD0

UA0MOD R/W 8/16 00H

0F713H UART0 モードレジスタ 1 UA0MOD1 R/W 8 00H 0F714H UART0 ボーレートレジスタ L UA0BRTL

UA0BRT R/W 8/16 0FFH

0F715H UART0 ボーレートレジスタ H UA0BRTH R/W 8 0FH 0F716H UART0 ステータスレジスタ UA0STAT － R/W 8 00H 0F718H UART1 送受信バッファ UA1BUF － R/W 8 00H 0F719H UART1 コントロールレジスタ UA1CON － R/W 8 00H 0F71AH UART1 モードレジスタ 0 UA1MOD0

UA1MOD R/W 8/16 00H

0F71BH UART1 モードレジスタ 1 UA1MOD1 R/W 8 00H 0F71CH UART1 ボーレートレジスタ L UA1BRTL


0F71DH UART1 ボーレートレジスタ H UA1BRTH R/W 8 0FH 0F71EH UART1 ステータスレジスタ UA1STAT － R/W 8 00H


FJUL620Q150B 13－3

13.2.2 UART0 送受信バッファ（UA0BUF）


7 6 5 4 3 2 1 0 UA0BUF U0B7 U0B6 U0B5 U0B4 U0B3 U0B2 U0B1 U0B0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA0BUF は，全二重通信の受信データ，または半二重通信の送受信データを格納する特殊機能レジスタ（SFR）です。・全二重通信モードの場合（U01HD＝“0”）

全二重通信モードでは，UA0BUF は受信バッファとして機能します。受信終了時に受信したデータが UA0BUF に上書きされます。5～7 ビット長のデータ長を選択した場合に不要となる

ビットは“0”になります。また，全二重通信モード時の UA0BUF への書き込みは無効となります。・半二重通信モードの場合（U01HD＝“1”）

半二重通信モードでは，UA0BUF は送受信バッファとして機能します。半二重通信の送信モード（U0IO＝“0”）では，送信するデータを UA0BUF に書き込みます。連続して送信する場

合は，UART0 ステータスレジスタ（UA0STAT）の U0FUL ビットが“0”になるのを確認してから次の送信データを

UA0BUF に書き込みます。UA0BUF に書き込んだ値を読み出すことも可能です。5～7 ビット長のデータ長を選択

した場合に不要となるビットは無効となります。半二重通信の受信モード（U0IO＝“1”）では，受信終了毎に受信したデータが UA0BUF に上書きされます。5～7 ビ

ット長のデータ長を選択した場合に不要となるビットは“0”になります。また，受信モード時の UA0BUF への書き込み

は無効となります。

【注意】・半二重通信の送信モードを使用する場合は，UART0モードレジスタ 0（UA0MOD0）の U0IO ビットに“0”を設定し

送信モードを選択してから UA0BUF に送信データを設定してください。


FJUL620Q150B 13－4

13.2.3 UART1 送受信バッファ（UA1BUF）


7 6 5 4 3 2 1 0 UA1BUF U1B7 U1B6 U1B5 U1B4 U1B3 U1B2 U1B1 U1B0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1BUF は，全二重通信の送信データ，または半二重通信の送受信データを格納する特殊機能レジスタ（SFR）です。・全二重通信モードの場合（U01HD＝“0”）

全二重通信モードでは，UA1BUF は送信バッファとして機能します。送信するデータを UA1BUF に書き込みます。連続して送信する場合は，UART0 ステータスレジスタ（UA0STAT）の

U0FUL ビットが“0”になるのを確認してから次の送信データを UA1BUF に書き込みます。UA1BUF に書き込んだ値

を読み出すことも可能です。5～7 ビット長のデータ長を選択した場合に不要となるビットは無効となります。・半二重通信モードの場合（U01HD＝“1”）

半二重通信モードでは，UA1BUF は送受信バッファとして機能します。半二重通信の送信モード（U1IO＝“0”）では，送信するデータを UA1BUF に書き込みます。連続して送信する場合

は，UART1 ステータスレジスタ（UA1STAT）の U1FUL ビットが“0”になるのを確認してから次の送信データを

UA1BUF に書き込みます。UA1BUF に書き込んだ値を読み出すことも可能です。5～7 ビット長のデータ長を選択し

た場合に不要となるビットは無効となります。半二重通信の受信モード（U1IO＝“1”）では，受信終了毎に受信したデータが UA1BUF に上書きされます。5～7 ビ

ット長のデータ長を選択した場合に不要となるビットは“0”になります。また，受信モード時の UA1BUF への書き込み

は無効となります。

【注意】・全二重通信および半二重通信の送信モードを使用する場合は，UART1 モードレジスタ 0（UA1MOD0）の U1IOビットに“0”を設定し送信モードを選択してから UA1BUF に送信データを設定してください。


FJUL620Q150B 13－5

13.2.4 UART0 コントロールレジスタ（UA0CON）


7 6 5 4 3 2 1 0 UA0CON －－－－－－－ U0EN R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 UA0CON は，UART の通信開始／停止を制御する特殊機能レジスタ（SFR）です。ビットの説明

· U0EN（ビット 0） U0EN は UART 通信の開始を指定するビットです。全二重通信の送信モードと半二重通信の送信モードは，

制御方法が異なります。詳細については「13.3.4 送信動作（全二重通信モード）」，もしくは「13.3.5 送信動作

（半二重通信モード）」を参照してください。

・全二重通信モードの場合（U01HD＝“0”）全二重通信モードでは U0EN を“1”にすると送信側，受信側共に許可状態となります。送受信を終了する場合は U0EN ビットをソフトウェアで“0”にしてください。

・半二重通信モードの場合（U01HD＝“1”）

半二重通信の送信モード（U0IO＝“0”）では，UART0 送受信バッファ（UA0BUF）に送信データを書き込み，

U0ENを“1”にすると送信が開始されます。次に送信するデータをUA0BUFに書き込まずに送信が終了する

と U0EN は自動的に“0”になります。送受信を強制的に終了する場合は U0EN ビットをソフトウェアで“0”にし

てください。半二重通信の受信モード（U0IO＝“1”）では，U0EN を“1”にすると受信が許可状態になります。受信を終了

する場合は U0EN ビットをソフトウェアで“0”にしてください。

U0EN 説明

全二重通信モード（U01HD＝“0”）半二重通信モード（U01HD＝“1”） 0 通信停止（初期値）通信停止（初期値）

1 通信許可送信モード時：通信開始受信モード時：通信許可


FJUL620Q150B 13－6

13.2.5 UART1 コントロールレジスタ（UA1CON）


7 6 5 4 3 2 1 0 UA1CON －－－－－－－ U1EN R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 UA1CON は，UART の通信開始／停止を制御する特殊機能レジスタ（SFR）です。 UA1CON は半二重通信モード時に使用します。全二重通信モードでは無効です。ビットの説明

· U1EN（ビット 0） U1EN は，半二重通信での UART 通信動作の開始を指定するビットです。半二重通信の送信モード（U1IO＝“0”）では，UART1 送受信バッファ（UA1BUF）に送信データを書き込み，

U1EN を“1”にすると送信が開始されます。次に送信するデータを UA1BUF に書き込まずに送信が終了すると

U1EN は自動的に“0”になります。送受信を強制的に終了する場合は U1EN ビットをソフトウェアで“0”にしてく

ださい。半二重通信の受信モード（U1IO＝“1”）では，U1EN を“1”にすると受信が許可状態になります。受信を終了す

る場合は U1EN ビットをソフトウェアで“0”にしてください。

U1EN 説明 0 通信停止（初期値） 1 通信開始


FJUL620Q150B 13－7

13.2.6 UART0 モードレジスタ 0（UA0MOD0）


7 6 5 4 3 2 1 0 UA0MOD0 U01HD U0RSS U0RSEL1 U0RSEL0

－ U0CK1 U0CK0 U0IO

R/W R/W R/W R/W R/W － R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

UA0MOD0 は，UART の転送モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

· U0IO（ビット 0） U0IO は，送信モード，受信モードを選択するビットです。全二重通信では，必ず“1”に設定してください。

U0IO 説明

0 送信モード（初期値） 1 受信モード

· U0CK1, U0CK0（ビット 2，1）

U0CK1, U0CK0 は，UART0 のボーレートジェネレータに入力するクロックを選択するビットです。

U0CK1 U0CK0 説明 0 0 LSCLK（初期値） 0 1 使用禁止 1 0 HSCLK 1 1 PLLCLK

· U0RSEL1, U0RSEL0（ビット 5，4）

U0RSEL1, U0RSEL0 は，UART0 の受信データ入力を選択するビットです。

U0RSEL1 U0RSEL0 説明 0 0 P02 端子を選択（初期値） 0 1 P42 端子を選択 1 0 P86 端子を選択 1 1 P54 端子を選択

· U0RSS（ビット 6）

U0RSS は，UART0 の受信データ入力サンプリングタイミングを選択するビットです。

U0RSS 説明 0 UA0BRTH，UA0BRTL レジスタに設定した値/2（初期値） 1 UA0BRTH，UA0BRTL レジスタに設定した値/2-1


FJUL620Q150B 13－8

· U01HD（ビット 7）

U01HD は，全二重通信モード（1 チャネル），半二重通信モード（2 チャネル）を選択するビットです。 U01HD を“0”にすると UART0 と UART1 の組み合わせで全二重通信として機能します。このとき，UART0 が

受信モード，UART1 は送信モードに固定されます。 U01HD を“1”にすると UART0 と UART1 がそれぞれ独立して半二重通信として機能します。表 13-1 に，全二重／半二重通信モード時に使用する SFR，通信端子および割込みを示します。

U01HD 説明

0 全二重通信モード（初期値） 1 半二重通信モード

表 13-1 全二重／半二重通信モード時に使用する SFR，通信端子および割込み

項目名称略称（Byte）全二重通信

モード U01HD=“0”

半二重通信モード

U01HD=“1” UART0 UART1

SFR

UART0 送受信バッファ UA0BUF ●

受信バッファとして使用

● －

UART0 コントロールレジスタ UA0CON ● ● － UART0 モードレジスタ 0 UA0MOD0 ● ● － UART0 モードレジスタ 1 UA0MOD1 ● ● －

UART0 ボーレートレジスタ L UA0BRTL ● ● － UART0 ボーレートレジスタ H UA0BRTH ● ● － UART0 ステータスレジスタ UA0STAT ● ● －

UART1 送受信バッファ UA1BUF ●

送信バッファとして使用

－ ●

UART1 コントロールレジスタ UA1CON －－ ● UART1 モードレジスタ 0 UA1MOD0 －－ ● UART1 モードレジスタ 1 UA1MOD1 －－ ●

UART1 ボーレートレジスタ L UA1BRTL －－ ● UART1 ボーレートレジスタ H UA1BRTH －－ ● UART1 ステータスレジスタ UA1STAT －－ ●

通信端

子

受信端子－

P02/RXD0 P42/RXD0 P54/RXD0 P86/RXD0



送信端子－

P43/TXD1 P53/TXD1 P55/TXD1 P73/TXD1 P85/TXD1

P43/TXD0 P55/TXD0 P73/TXD0 P87/TXD0

P43/TXD1 P53/TXD1 P55/TXD1 P73/TXD1 P85/TXD1

割込み受信割込み－ UA0INT

UA0INT UA1INT 送信割込み－ UA1INT

●：使用する，－：使用しない【注意】

・UA0MOD0 は必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL620Q150B 13－9



7 6 5 4 3 2 1 0 UA1MOD0 － U1RSS U1RSEL1 U1RSEL0 － U1CK1 U1CK0 U1IO R/W － R/W R/W R/W － R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1MOD0 は，UART の転送モードを設定する特殊機能レジスタ（SFR）です。 UA1MOD0 は半二重通信モード時に使用します。全二重通信モードでは無効です。ビットの説明

· U1IO（ビット 0） U1IO は，送信モード，受信モードを選択するビットです。

U1IO 説明

0 送信モード（初期値） 1 受信モード

· U1CK1, U1CK0（ビット 2，1）

U1CK1, U1CK0 は，UART1 のボーレートジェネレータに入力するクロックを選択するビットです。

U1CK1 U1CK0 説明 0 0 LSCLK（初期値） 0 1 使用禁止 1 0 HSCLK 1 1 PLLCLK

· U1RSEL1, U1RSEL0（ビット 5，4）

U1RSEL1, U1RSEL0 は，UART1 の受信データ入力を選択するビットです。

U1RSEL1 U1RSEL0 説明 0 0 P03 端子を選択（初期値） 0 1 P84 端子を選択 1 0 P52 端子を選択 1 1 P72 端子を選択

· U1RSS（ビット 6）

U1RSS は，UART1 の受信データ入力サンプリングタイミングを選択するビットです。

U1RSS 説明 0 UA1BRTH，UA1BRTL レジスタに設定した値/2（初期値） 1 UA1BRTH，UA1BRTL レジスタに設定した値/2-1

【注意】

・UA1MOD0 は必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL620Q150B 13－10



7 6 5 4 3 2 1 0 UA0MOD1 － U0DIR U0NEG U0STP U0PT1 U0PT0 U0LG1 U0LG0 R/W － R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA0MOD1 は，UART の転送モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

· U0LG1, U0LG0（ビット 1，0） U0LG1, U0LG0 は，UART の通信データ長を指定するビットです。

U0LG1 U0LG0 説明

0 0 8 ビット長（初期値） 0 1 7 ビット長 1 0 6 ビット長 1 1 5 ビット長

· U0PT1, U0PT0（ビット 3，2）

U0PT1, U0PT0 は，UART のパリティビットの偶数，奇数，パリティ無しを選択するビットです。

U0PT1 U0PT0 説明 0 0 偶数パリティ（初期値） 0 1 奇数パリティ 1 * パリティビット無し

· U0STP（ビット 4）

U0STP は，UART のストップビットの長さを選択するビットです。

U0STP 説明 0 1 ストップビット（初期値） 1 2 ストップビット

· U0NEG（ビット 5）

U0NEG は，UART の正論理，負論理を選択するビットです。

U0NEG 説明 0 正論理（初期値） 1 負論理


FJUL620Q150B 13－11

· U0DIR（ビット 6）

U0DIR は，UART の LSB ファースト，MSB ファーストを選択するビットです。

U0DIR 説明 0 LSB ファースト（初期値） 1 MSB ファースト

【注意】

UA0MOD1 は必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL620Q150B 13－12



7 6 5 4 3 2 1 0 UA1MOD1 － U1DIR U1NEG U1STP U1PT1 U1PT0 U1LG1 U1LG0 R/W － R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1MOD1 は，UART の転送モードを設定する特殊機能レジスタ（SFR）です。 UA1MOD1 は半二重通信モード時に使用します。全二重通信モードでは無効です。ビットの説明

· U1LG1, U1LG0（ビット 1，0） U1LG1, U1LG0 は，UART の通信データ長を指定するビットです。

U1LG1 U1LG0 説明

0 0 8 ビット長（初期値） 0 1 7 ビット長 1 0 6 ビット長 1 1 5 ビット長

· U1PT1, U1PT0（ビット 3，2）

U1PT1, U1PT0 は，UART のパリティビットの偶数，奇数，パリティ無しを選択するビットです。

U1PT1 U1PT0 説明 0 0 偶数パリティ（初期値） 0 1 奇数パリティ 1 * パリティビット無し

· U1STP（ビット 4）

U1STP は，UART のストップビットの長さを選択するビットです。

U1STP 説明 0 1 ストップビット（初期値） 1 2 ストップビット

· U1NEG（ビット 5）

U1NEG は，UART の正論理，負論理を選択するビットです。

U1NEG 説明 0 正論理（初期値） 1 負論理


FJUL620Q150B 13－13

· U1DIR（ビット 6）

U1DIR は，UART の LSB ファースト，MSB ファーストを選択するビットです。

U1DIR 説明 0 LSB ファースト（初期値） 1 MSB ファースト

【注意】

UA1MOD1 は必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL620Q150B 13－14

13.2.10 UART0 ボーレートレジスタL, H（UA0BRTL, UA0BRTH）


7 6 5 4 3 2 1 0 UA0BRTL U0BR7 U0BR6 U0BR5 U0BR4 U0BR3 U0BR2 U0BR1 U0BR0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1

アドレス：0F715H アクセス：R/W アクセスサイズ：8 ビット初期値：0FH

7 6 5 4 3 2 1 0 UA0BRTH －－－－ U0BR11 U0BR10 U0BR9 U0BR8 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 1 1 1 1 UA0BRTL, UA0BRTH は，ボーレートクロックを生成するボーレートジェネレータのカウント値を設定する特殊機能レジ

スタ（SFR）です。ボーレートジェネレータのカウント値とボーレートとの関係については，「13.3.2 ボーレート」を参照してください。【注意】

UA0BRTL, UA0BRTH は必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL620Q150B 13－15

13.2.11 UART1 ボーレートレジスタL, H（UA1BRTL, UA1BRTH）

アドレス：0F71CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 UA1BRTL U1BR7 U1BR6 U1BR5 U1BR4 U1BR3 U1BR2 U1BR1 U1BR0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1

アドレス：0F71DH アクセス：R/W アクセスサイズ：8 ビット初期値：0FH

7 6 5 4 3 2 1 0 UA1BRTH －－－－ U1BR11 U1BR10 U1BR9 U1BR8 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 1 1 1 1 UA1BRTL, UA1BRTH は，ボーレートクロックを生成するボーレートジェネレータのカウント値を設定する特殊機能レジ

スタ（SFR）です。 UA1BRTL, UA1BRTH は半二重通信モード時に使用します。全二重通信モードでは無効です。ボーレートジェネレータのカウント値とボーレートとの関係については，「13.3.2 ボーレート」を参照してください。【注意】

UA1BRTL, UA1BRTH は必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL620Q150B 13－16

13.2.12 UART0 ステータスレジスタ（UA0STAT）


7 6 5 4 3 2 1 0 UA0STAT －－－－ U0FUL U0PER U0OER U0FER R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA0STAT は UART の送受信動作における状態を示す特殊機能レジスタ（SFR）です。 UA0STAT に任意のデータを書き込むと，全てのビットは“0”に初期化されます。ビットの説明

· U0FER（ビット 0） U0FER は UART のフレーミングエラーを示すビットです。スタートビットもしくはストップビットでエラーが発生した場合“1”になります。U0FER は受信終了毎に更新されま

す。 U0FER は送信モード時に“0”に固定されます。

U0FER 説明

0 フレーミングエラー無し（初期値） 1 フレーミングエラー有り

· U0OER（ビット 1）

U0OER は UART のオーバランエラーを示すビットです。送受信バッファ（UA0BUF）の受信データを読み出す前に再度受信すると“1”になります。U0EN ビットにより受

信を停止し再開した場合でも，前回の受信データが読み出されていなければ“1”になりますので，受信が完了

した際はそのデータが不要の場合でも必ず送受信バッファを読み出してください。 U0OER は送信モード時に“0”に固定されます。

U0OER 説明

0 オーバランエラー無し（初期値） 1 オーバランエラー有り

· U0PER（ビット 2）

U0PER は UART のパリティエラーを示すビットです。受信したデータのパリティとデータに付加されてきたパリティビットを比較し一致していない場合に“1”になりま

す。U0PER は受信終了毎に更新されます。 U0PER は送信モード時に“0”に固定されます。

U0PER 説明

0 パリティエラー無し（初期値） 1 パリティエラー有り


FJUL620Q150B 13－17

· U0FUL（ビット 3）

U0FUL は UART の送受信バッファの状態を示すビットです。

・全二重通信モードの場合（U01HD＝“0”）送信モード時に送信データを UA1BUF に書き込むと“1”になり，その送信データがシフトレジスタに転送さ

れると“0”になります。連続して送信する場合は，U0FUL ビットが“0”になるのを確認してから次の送信デー

タを UA1BUF に書き込んでください。

・半二重通信モードの場合（U01HD＝“1”）送信モード時に送信データを UA0BUF に書き込むと“1”になり，その送信データがシフトレジスタに転送さ

れると“0”になります。連続して送信する場合は，U0FUL ビットが“0”になるのを確認してから次の送信デー

タを UA0BUF に書き込んでください。受信モード時，U0FUL は“0”に固定されます。

U0FUL 説明

全二重通信モード（U01HD＝“0”）半二重通信モード（U01HD＝“1”）

0 送信バッファ（UA1BUF）にデータなし（初期値）

送受信バッファ（UA0BUF）にデータなし（初期値）

1 送信バッファ（UA1BUF）にデータあり送受信バッファ（UA0BUF）にデータあり


FJUL620Q150B 13－18

13.2.13 UART1 ステータスレジスタ（UA1STAT）


7 6 5 4 3 2 1 0 UA1STAT －－－－ U1FUL U1PER U1OER U1FER R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1STAT は UART の送受信動作における状態を示す特殊機能レジスタ（SFR）です。 UA1STAT に任意のデータを書き込むと，全てのビットは“0”に初期化されます。 UA1STAT は半二重通信モード時に使用します。全二重通信モードでは無効です。ビットの説明

· U1FER（ビット 0） U1FER は UART のフレーミングエラーを示すビットです。スタートビットもしくはストップビットでエラーが発生した場合“1”になります。U1FER は受信終了毎に更新されま

す。 U1FER は送信モード時に“0”に固定されます。

U1FER 説明

0 フレーミングエラー無し（初期値） 1 フレーミングエラー有り

· U1OER（ビット 1）

U1OER は UART のオーバランエラーを示すビットです。送受信バッファ（UA1BUF）の受信データを読み出す前に再度受信すると“1”になります。U1EN ビットにより受

信を停止し再開した場合でも，前回の受信データが読み出されていなければ“1”になりますので，受信が完了

した際はそのデータが不要の場合でも必ず送受信バッファを読み出してください。 U1OER は送信モード時に“0”に固定されます。

U1OER 説明

0 オーバランエラー無し（初期値） 1 オーバランエラー有り

· U1PER（ビット 2）

U1PER は UART のパリティエラーを示すビットです。受信したデータのパリティとデータに付加されてきたパリティビットを比較し一致していない場合に“1”になりま

す。U1PER は受信終了毎に更新されます。 U1PER は送信モード時に“0”に固定されます。

U1PER 説明

0 パリティエラー無し（初期値） 1 パリティエラー有り


FJUL620Q150B 13－19

· U1FUL（ビット 3）

U1FUL は UART の送受信バッファの状態を示すビットです。送信モード時に送信データを UA1BUF に書き込むと“1”になり，その送信データがシフトレジスタに転送される

と“0”になります。連続して送信する場合は，U1FUL ビットが“0”になるのを確認してから次の送信データを

UA1BUF に書き込んでください。 U1FUL は受信モード時に“0”に固定されます。

U1FUL 説明

0 送受信バッファにデータなし（初期値） 1 送受信バッファにデータあり


FJUL620Q150B 13－20

13.3 動作説明

13.3.1 転送データフォーマットスタートビット，データビット，パリティビット，ストップビットまでを 1 フレームとしたフォーマットとなります。このフォーマット

において，データビットは 5～8 ビットが選択可能，パリティビットは，パリティビットの有無，偶数／奇数パリティの選択が

可能，ストップビットは 1 ストップビット，2 ストップビット，転送方向は LSB ファースト，MSB ファーストが選択可能，また，

シリアル入出力の論理は，正論理，負論理が選択可能です。これらは，全て UARTn モードレジスタ１（UAnMOD1）で設定します。図 13-2 に正論理入出力のフォーマットを，図 13-3 に負論理入出力のフォーマットを示します。

図 13-2 正論理入出力のフォーマット

図 13-3 負論理入出力のフォーマット

ｽﾀｰﾄﾋﾞｯﾄ 1 2 3 4 5 6 7 8

ﾊﾟﾘﾃｨﾋﾞｯﾄ

データビット

1 フレーム

・1 フレーム MAX･･････12 ビット MIN･･････ 7 ビット

・データビット長･･････8～5 ビット可変・パリティビット･･････有／無設定可変奇数／偶数パリティ選択可能・ストップビット･･････1 ストップビット／2 ストップビット選択

ｽﾄｯﾌﾟﾋﾞｯﾄ


ｽﾀｰﾄﾋﾞｯﾄ 1 2 3 4 5 6 7 8

ﾊﾟﾘﾃｨﾋﾞｯﾄ

データビット

1 フレーム



・1 フレーム MAX･･････12 ビット MIN･･････ 7 ビット

・データビット長･･････8～5 ビット可変・パリティビット･･････有／無設定可変奇数／偶数パリティ選択可能・ストップビット･･････1 ストップビット／2 ストップビット選択


FJUL620Q150B 13－21

13.3.2 ボーレート

ボーレートは，ボーレートジェネレータにより発生します。ボーレートジェネレータは，UARTn モードレジスタ 0（UAnMOD0）のボーレートジェネレータクロック選択ビット（UnCK1, UnCK0）で選択されたクロックをカウントすることでボーレートを発生させます。ボーレートジェネレータのカウント値は

UARTn ボーレートレジスタ H, L（UAnBRTH, UAnBRTL）に書き込むことで設定されます。最大 4096 カウントです。 UAnBRTH, UAnBRTL の設定値は，次式で表されます。

UAnBRTH, L＝クロック周波数（Hz）－1

ボーレート（bps）

表 13-2 に代表的なボーレートのカウント値を示します。

表 13-2 代表的なボーレートのカウント値

ボーレート

ボーレートジェネレータクロック選択

ボーレートジェネレータのカウンタ値誤差

ボーレートクロックカウント値 1 ビットの

周期 UAnBRTH UAnBRTL

2400bps

8.192MHz

3413 約 417us 0DH 054H 0.01%

4800bps 1707 約 208us 06H 0AAH -0.02%

9600bps 853 約 104us 03H 054H 0.04%

19200bps 427 約 52us 01H 0AAH -0.08%

38400bps 213 約 26us 00H 0D4H 0.16%

57600bps 142 約 17.4us 00H 08DH 0.16%

115200bps 71 約 8.7us 00H 046H 0.16%


FJUL620Q150B 13－22

13.3.3 送信データ方向

図 13-4 に送受信バッファと送受信データの関係を示します。

図 13-4 送受信バッファと送受信データの関係

【注意】

・受信モード時に TXDn 端子を 2 次機能出力に設定した場合，TXDn 出力からは“H”レベルが出力されます。

U0B6 U0B3 U0B7 U0B5 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信

●データ長が 8 ビット長の場合



受信完了時 U0B7 は“0”


MSB 受信 MSB 送信

U0B6 U0B3 U0B5 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信 MSB 受信 MSB 送信

受信完了時 U0B7, U0B6 は“0”

U0B3 U0B5 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信 MSB 受信 MSB 送信

受信完了時 U0B7, U0B6, U0B5 は“0”

U0B3 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信 MSB 受信 MSB 送信


FJUL620Q150B 13－23

13.3.4 送信動作（全二重通信モード）図 13-5 に全二重通信モード時の送信動作タイミングを示します。 UART0 モードレジスタ 0（UA0MOD0）の U01HD ビットを“0”にして全二重通信モードを選択し，UART0 コントロールレ

ジスタ（UA0CON）の U0EN ビットを“1”にすることで全二重通信が許可されます。この時，UART1 送受信バッファ（UA1BUF）に送信データが書かれている場合（UAnSTAT レジスタの UnFUL ビットが

“1”）は，すぐに送信が開始されます。UA1BUF に送信データが書かれていない場合（UAnSTAT レジスタの UnFUL ビ

ットが“0”）は，送信データ書き込み後に送信が開始されます。図 13-5 の全二重通信モード時の送信動作タイミングは，

UA1BUF に送信データが書かれていない場合の例です。 UART1 送受信バッファ（UA1BUF）に送信データを書き込むと（①），UART0 ステータスレジスタ（UA0STAT）の送受信

バッファの状態を示す U0FUL ビットが“1”になり，ボーレートジェネレータは設定したボーレートの内部転送クロックを発

生し，送信を開始します。送信が開始されると内部転送クロックの立ち下がり（②）でスタートビットが TXD1 端子に出力され，同時に UART1 割込

み（UA1INT）を要求し，UA0STAT の U0FUL ビットが“0”になります。 UART1 割込みルーチンで次に送信するデータを UART1 送受信バッファ（UA1BUF）に書き込むと，UA0STAT の

U0FUL ビットが“1”にセットされます。（③）以後送信データとパリティビット，およびストップビットを出力します。ストップビット送信後の内部転送クロックの立ち下が

り（④）で UART1 割込みを要求します。その後，UA1BUF に次のデータを書き込まない状態（U0FUL ビットが“0”の状

態）でストップビットまで送信すると（⑤），送信を停止し，UART1 割込みを要求します。送信が終了しても U0EN ビットは

“1”を継続します。次に送信するデータの UART1 送受信バッファ（UA1BUF）への書き込み有効期間は，割込み要求発生後（④）からスト

ップビット送信終了（⑤）までの期間です。（⑥）

図 13-5 全二重通信モード時の送信動作タイミング

【注意】

・全二重通信モードの場合，UART0 ステータスレジスタ（UA0STAT）の U0FUL ビットが“1”の状態で UART0 コン

トロールレジスタ（UA0CON）のU0EN ビットを“1”を書き込むと，すぐに送信を開始します。UART1 送受信バッファ

（UA1BUF）に送信データが準備できていない場合，および受信を先に許可する場合は，UA0STAT に任意のデー

タを書き込み U0FUL ビットをリセットしてから UA0CON の U0EN ビットに“1”を書き込み，送受信を許可してくださ

い。

2nd data

1st data

送受信バッファ書込み有効期間

UA1BUF 書き込み命令 U0EN セット命令

UA1BUF

U0EN

内部転送クロック

TXD1 出力

UA1INT

U0FUL

BRT

BRT

スタート

0

1

2

7

パリティ

ストップ

スタート

0

1

2

7

パリティ

ストップ

↑ ①

↑ ②

↑ ③

↑ ④

↑ ⑤

⑥

⑥


SYSTEMCLK


FJUL620Q150B 13－24

13.3.5 送信動作（半二重通信モード）図 13-6 に半二重通信モード時の送信動作タイミングを示します。 UART0 モードレジスタ 0（UA0MOD0）の U01HD ビットを“1”にして半二重通信モードを選択し，UARTn モードレジスタ

0（UAnMOD0）の UnIO ビットを“0”にすると送信モードが選択されます。半二重通信モードでは 2 チャネル（UART0，

UART1）の半二重通信として機能します。 UARTn 送受信バッファ（UAnBUF）に送信データを書き込みむと，UARTn ステータスレジスタ（UAnSTAT）の送受信バ

ッファの状態を示す UnFUL ビットが“1”になります。その後，UARTn コントロールレジスタ（UAnCON）の UnEN ビットを

“1”にセットすると（①），ボーレートジェネレータは設定したボーレートの内部転送クロックを発生し，送信を開始します。送信が開始されると内部転送クロックの立ち下がり（②）でスタートビットが TXDn 端子に出力され，同時に UARTn 割込

み（UAnINT）を要求し，UAnSTAT の UnFUL ビットが“0”になります。 UARTn 割込みルーチンで次に送信するデータを UARTn 送受信バッファ（UAnBUF）に書き込むと，UAnSTAT の

UnFUL ビットが“1”にセットされます。（③）以後送信データとパリティビット，およびストップビットを出力します。ストップビット送信後の内部転送クロックの立ち下が

り（④）で UARTn 割込みを要求します。その後，UAnBUF に次のデータを書き込まない状態（UnFUL ビットが“0”の状

態）でストップビットまで送信すると（⑤），送信動作を停止し，UnEN ビットを“0”にリセットすると共に UARTn 割込みを要

求します。次に送信するデータの送受信バッファ（UAnBUF）への書き込み有効期間は，割込み要求発生後（④）からストップビッ

ト送信終了（⑤）までの期間です。（⑥）

図 13-6 半二重通信モード時の送信動作タイミング

【注意】

・半二重通信モードの場合は，必ず UARTn 送受信バッファ（UAnBUF）に送信データを設定した後に（UAnSTATの UnFUL が“1”の状態），UARTn コントロールレジスタ（UAnCON）の UnEN ビットを“1”を書き込み送信を開始し

てください。UAnBUF に送信データを書き込まず（UAnSTAT の UnFUL が“0”の状態）に UnEN ビットに“1”を書き

込むと UARTn 割込み要求は発生しますが，すぐに UnEN ビットは“0”になり通信は開始しません。

2nd data

1st data


UAnBUF 書込み命令 UnEN ｾｯﾄ命令

UAnBUF

UnEN

内部転送クロック

TXDn 出力

UAnINT

UnFUL

BRT

BRT

スタート

0

1

2

7

パリティ

ストップ

スタート

0

1

2

7

パリティ

ストップ

↑ ①

↑ ②

↑ ③

↑ ④

↑ ⑤

⑥

⑥


SYSTEMCLK


FJUL620Q150B 13－25

13.3.6 受信動作（全二重通信モード，半二重通信モード共通）図 13-7 に受信時の動作タイミングを示します。 UARTn モードレジスタ 0（UAnMOD0）の UnRSEL ビットで受信データ端子を選択します。 UART0 モードレジスタ 0（UA0MOD0）の U01HD ビットを“0”にして全二重通信モードを選択，または U01HD ビットを

“1”にし UARTn モードレジスタ 0（UAnMOD0）の UnIO ビットを“1”にして半二重通信の受信モードを選択し，UARTnコントロールレジスタ（UAnCON）の UnEN ビットを“1”にすることで受信が許可されます。受信が許可されると，入力端子 RXDn に送られてくるデータを確認し，スタートビットが来るのを待ちます。スタートビットを検出（②）するとその時点を基準に設定したボーレートの内部転送クロックを発生し，受信を開始します。シフトレジスタは，内部転送クロックの立ち上がりエッジで RXDn に入力されるデータを取り込みます。データおよびパリ

ティビットをシフトレジスタに取り込み，③の内部転送クロックの立ち下がりエッジと同時に 5～8 ビットの受信データを送

受信バッファ（UAnBUF）に転送します。受信データを取り込んだ次の内部転送クロックの立ち上がり（④）で UARTn 割込みを要求すると同時に，ストップビット

エラーとパリティビットエラーを判断し，エラーがあった場合は UARTn ステータスレジスタ（UAnSTAT）の当該ビットを

“1”にセットします。パリティエラーの時：UnPER ＝“1” オーバランエラーの時：UnOER ＝“1” フレーミングエラーの時：UnFER ＝“1”

内部転送クロックの立ち上がりは，受信データのビット期間の中心をとらえるように設定してあります。受信は，UnEN ビットをソフトウェアで“0”にリセットするまで継続されます。受信途中で UnEN を“0”にリセットした場合に

は，受信データは破壊される場合があります。なお，図 13-7 中の“UnEN のリセット可能期間”で UnEN ビットを“0”にリ

セットした場合には受信データは保護されます。

図 13-7 受信時の動作タイミング

【注意】

UnOER は，送受信バッファ（UAnBUF）の受信データを読み出す前に次の受信データが上書きされると“1”になり

ます。UnEN ビットにより受信を停止し再開した場合でも，前回の受信データが読み出されていなければ“1”になり

ます。このため，受信バッファを読み出してから UnEN ビットを“1”にするか，もしくは受信が完了した際はそのデー

タが不要の場合でも必ず送受信バッファを読み出してください。

UnEN

RXDn

内部転送

クロック

UAnINT

UnPER

UnOER

BRT

スタート

0

1

2

7

パリティ

スタート

BRT

ストップ

0

1

6

7

パリティ

ストップ

UnEN のリセット可能期間

2nd data

1st data

スタートビット検出

↑ ②

↑ ①

↑ ③

↑ ④ パリティエラー，

オーバランエラー，フレーミングエラー検出 UARTn 割込み要求

↑ ⑤

スタートビットが取り込まれないので受信停止

↓パリティエラーの場合 ↓オーバランエラーの場合

スタート

0

2

7

パリティ

1

スタート

ストップ

0

1

6

7

パリティ

ストップ

送受信バッファ

シフトレジスタ（入力段）


FJUL620Q150B 13－26

13.3.6.1 スタートビットの検出

スタートビットは，UARTnモードレジスタ 0（UAnMOD0）の UnCK1, UnCK0 ビットで選択されたボーレートジェネレータク

ロック（LSCLK，HSCLK，PLLCLK）でサンプリングされます。したがって，スタートビットの検出は，ボーレートジェネレー

タクロックの最大 1 周期分遅れる可能性があります。図 13-8 に，スタートビット検出タイミングを示します。

図 13-8 スタートビット検出タイミング（正論理の場合）

13.3.6.2 サンプリングタイミング

スタートビットが検出されると，RXDn に入力された受信データは，ボーレートのほぼ中央でサンプリングされ，シフトレジ

スタに取り込まれます。このシフトレジスタの取り込むサンプリングタイミングは，UARTn モードレジスタ 0（UAnMOD0）の UnRSS ビットにより，ボ

ーレートジェネレータクロックの 1 クロック分調整することができます。図 13-9 に，UnRSS ビットとサンプリングタイミングの関係を示します。

（1）ボーレートジェネレータカウント値が“7”（奇数）の場合

（2）ボーレートジェネレータカウント値が“8”（偶数）の場合

図 13-9 UnRSS ビットとサンプリングタイミングの関係

ボーレートジェネレータクロック

RXDn

0 3 2 7 0 3 2 7

サンプリングタイミング

UnRSS=1 UnRSS=0

カウント値=8

ボーレートジェネレータクロックによるサンプリング

RXDn

最大 1 周期の遅れ

スタートビット

ボーレートジェネレータクロック

RXDn

0 3 2 6 0 3 2 6


UnRSS=1 UnRSS=0

カウント値=7


FJUL620Q150B 13－27

13.3.6.3 受信マージン

送信元のボーレートと本 LSI のボーレートジェネレータで生成されるボーレートに誤差がある場合は，1 フレーム最後の

ストップビットの取り込みまで誤差が蓄積され，受信マージンが低下します。図 13-10 に，ボーレート誤差と受信マージンの波形を示します。

図 13-10 ボーレート誤差と受信マージン

【注意】

システム設計の際は，送信側と受信側のボーレート差，およびスタートビット検出の遅れに加え，受信データのな

まりやノイズの影響なども考慮し，十分な受信マージンを確保してください。

送信元のボーレートが遅い場合(RXDn)


UnRSSL=1 UnRSSL=0

スタート

スタート

スタートストップ

ストップ

ストップ

送信元のボーレートが早い場合(RXDn)

理想波形(RXDn)


FJUL620Q150B 13－28


UART 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につ

いては，第 15 章「ポート 0」，第 19 章「ポート 4」，第 20 章「ポート 5」，第 22 章「ポート 7」，23 章「ポート 8」を参照してく

ださい。

13.4.1 P53 端子（TXD1），P54 端子（RXD0）を使ってUART（全二重）を動作させる場合 P54MD1～P53MD1 ビット（P5MOD1 レジスタのビット 4～3）を“0”に，P54MD0～P53MD0 ビット（P5MOD0 レジスタのビ

ット 4～3）を“1”にし，UART を P53, P54 の 2 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * * 0 0 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * 1 1 * * * P53C1 ビット（P5CON1 レジスタのビット 3）を“1”に，P53C0 ビット（P5CON0 レジスタのビット 3）を“1”に，P53DIR ビット

（P5DIR レジスタのビット 3）を“0”にし，P53 端子の状態モードを CMOS 出力に選択します。 P54DIR ビット（P5DIR レジスタのビット 4）を“1”にし，P54 端子を入力端子として選択します。 P54C1 ビット，P54C0 ビットへの設定値（$）は任意です。P54 端子が接続される外部回路の状態によって任意の入力モ

ードを選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * * $ 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * $ 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * 1 0 * * * P54D～P53D ビット（P5D レジスタのビット 4～3）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * * ** ** * * *

* : UART 機能に関連のないビット ** : Don’t care $: 任意


FJUL620Q150B 13－29

13.4.2 P43 端子（TXD1），P02 端子（RXD0）を使ってUART（全二重）を動作させる場合

P43MD1 ビット（P4MOD1 レジスタのビット 3）を“1”に，P43MD0 ビット（P4MOD0 レジスタのビット 3）を“1”にし，UARTを P43 の 4 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 * * *


ビット 7 6 5 4 3 2 1 0



（P4DIR レジスタのビット 3）を“0”にし，P43 端子の状態モードを CMOS 出力に選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 * * * * ** * * *


FJUL620Q150B 13－30

P02 端子は入力専用端子のため，レジスタによる入出力の選択は不要です。P02C1 ビット，P02C0 ビットへの設定値（$）

は任意です。P02 端子が接続される外部回路の状態によって任意の入力モードを選択します。

レジスタ名 P0CON1 レジスタ（アドレス：0F20FH）

ビット 7 6 5 4 3 2 1 0

ビット名 - - P05C1 P04C1 P03C1 P02C1 P01C1 P00C1

設定値 - - * * * $ * *

レジスタ名 P0CON0 レジスタ（アドレス：0F20EH）

ビット 7 6 5 4 3 2 1 0


設定値 - - * * * $ * * P02D ビット（P0D レジスタのビット 2）のデータは“0”でも“1”でも構いません。

レジスタ名 P0D レジスタ（アドレス：0F20CH）

ビット 7 6 5 4 3 2 1 0

ビット名 - - P05D P04D P03D P02D P01D P00D

設定値 - - * * * ** * * * : UART 機能に関連のないビット ** : Don’t care $: 任意【注意】・受信端子（RXD）は，UA0MOD0 レジスタの U0RSEL ビット（ビット 5～4）で選択されます。初期値“00”で P02 を選択

し，“01”で P42 を選択します。・P42MD1，P42MD0，P42C1，P42C0，P42DIR ビットの設定にて P42 端子が RXD0 として選択されていても，

UA0MOD0 レジスタの U0RSEL ビットが“00”であれば，P02 端子が RXD0 として選択されます。・P02（ポート 0）は入出力方向を選択するレジスタや 2 次機能などのモードを選択するレジスタを持っていません。


FJUL620Q150B 13－31

13.4.3 P85 端子（TXD1），P86 端子（RXD0）を使ってUART（全二重）を動作させる場合

P86MD1～P85MD1 ビット（P8MOD1 レジスタのビット 6～5）を“0”に，P86MD0～P85MD0 ビット（P8MOD0 レジスタのビ

ット 6～5）を“1”にし，UART を P86, P85 の 2 次機能として選択します。


ビット 7 6 5 4 3 2 1 0

ビット名 P87MD1 P86MD1 P85MD1 P84MD1 P83MD1 - - -

設定値 * 0 0 * * - - -


ビット 7 6 5 4 3 2 1 0


設定値 * 1 1 * * - - - P85C1 ビット（P8CON1 レジスタのビット 5）を“1”に，P85C0 ビット（P8CON0 レジスタのビット 5）を“1”に，P85DIR ビット

（P8DIR レジスタのビット 5）を“0”にし，P85 端子の状態モードを CMOS 出力に選択します。 P86DIR ビット（P8DIR レジスタのビット 6）を“1”にし，P86 端子を入力端子として選択します。 P86C1 ビット，P86C0 ビットへの設定値（$）は任意です。P86 端子が接続される外部回路の状態によって任意の入力モ



ビット 7 6 5 4 3 2 1 0

ビット名 P87C1 P86C1 P85C1 P84C1 P83C1 - - -

設定値 * $ 1 * * - - -


ビット 7 6 5 4 3 2 1 0

ビット名 P87C0 P86C0 P85C0 P84C0 P83C0 - - -

設定値 * $ 1 * * - - -

レジスタ名 P8DIR レジスタ（アドレス：0F27DH）

ビット 7 6 5 4 3 2 1 0

ビット名 P87DIR P86DIR P85DIR P84DIR P83DIR - - -

設定値 * 1 0 * * - - - P86D～P85D ビット（P8D レジスタのビット 6～5）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0

ビット名 P87D P86D P85D P84D P83D - - -

設定値 * ** ** * * - - -



FJUL620Q150B 13－32

13.4.4 P53 端子（TXD1），P03 端子（RXD1）を使ってUART（半二重）を動作させる場合



ビット 7 6 5 4 3 2 1 0


設定値 * * * * 0 - - -


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 - - - P53C1 ビット（P5CON1 レジスタのビット 3）を“1”に，P53C0 ビット（P5CON0 レジスタのビット 3）を“1”に，P53DIR ビット



ビット 7 6 5 4 3 2 1 0

ビット名 P57C1 P56C1 P55C1 P54C1 P53C1 - - -

設定値 * * * * 1 - - -


ビット 7 6 5 4 3 2 1 0

ビット名 P57C0 P56C0 P55C0 P54C0 P53C0 - - -

設定値 * * * * 1 - - -


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 0 - - - P53D ビット（P5D レジスタのビット 3）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * * * ** - - -


FJUL620Q150B 13－33

P03 端子は入力専用端子のため，レジスタによる入出力の選択は不要です。P03C1 ビット，P03C0 ビットへの設定値（$）

は任意です。P03 端子が接続される外部回路の状態によって任意の入力モードを選択します。


ビット 7 6 5 4 3 2 1 0


設定値 - - * * $ * * *


ビット 7 6 5 4 3 2 1 0


設定値 - - * * $ * * * P03D ビット（P0D レジスタのビット 2）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0

ビット名 - - P05D P04D P03D P02D P01D P00D

設定値 - - * * ** * * * * : UART 機能に関連のないビット ** : Don’t care $: 任意【注意】・受信端子（RXD）は，UA1MOD0 レジスタの U1RSEL ビット（ビット 4）で選択されます。初期値“0”で P03 を選択し，

“1”で P84 を選択します。・P84MD1，P84MD0，P84C1，P84C0，P84DIR ビットの設定にて P84 端子が RXD1 として選択されていても，

UA1MOD0 レジスタの U1RSEL ビットが“0”であれば，P03 端子が RXD1 として選択されます。・P03（ポート 0）は入出力方向を選択するレジスタや 2 次機能などのモードを選択するレジスタを持っていません。


FJUL620Q150B 13－34




ビット 7 6 5 4 3 2 1 0


設定値 * * 0 * * - - -


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 * * - - - P55C1 ビット（P5CON1 レジスタのビット 5）を“1”に，P55C0 ビット（P5CON0 レジスタのビット 5）を“1”に，P55DIR ビット



ビット 7 6 5 4 3 2 1 0

ビット名 P57C1 P56C1 P55C1 P54C1 P53C1 - - -

設定値 * * 1 * * - - -


ビット 7 6 5 4 3 2 1 0

ビット名 P57C0 P56C0 P55C0 P54C0 P53C0 - - -

設定値 * * 1 * * - - -


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 * * - - - P55D ビット（P5D レジスタのビット 5）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * ** * * - - -


FJUL620Q150B 13－35



ビット 7 6 5 4 3 2 1 0


設定値 * * * * * 0 * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * * 1 * * P42DIR ビット（P4DIR レジスタのビット 2）を“1”にし，P42 端子を入力端子として選択します。 P42C1 ビット，P42C0 ビットへの設定値（$）は任意です。P42 端子が接続される外部回路の状態によって任意の入力モ



ビット 7 6 5 4 3 2 1 0


設定値 * * * * * $ * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * * $ * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * * 1 * * P43D～P42D ビット（P4D レジスタのビット 3～2）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * * * * ** * *



FJUL620Q150B 13－36




ビット 7 6 5 4 3 2 1 0


設定値 * * * * 0 * * *


ビット 7 6 5 4 3 2 1 0





ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 * * * * ** * * *


FJUL620Q150B 13－37



ビット 7 6 5 4 3 2 1 0


設定値 * * * 0 * - - -


ビット 7 6 5 4 3 2 1 0


設定値 * * * 1 * - - - P54DIR ビット（P5DIR レジスタのビット 4）を“1”にし，P54 端子を入力端子として選択します。 P54C1 ビット，P54C0 ビットへの設定値（$）は任意です。P54 端子が接続される外部回路の状態によって任意の入力モ



ビット 7 6 5 4 3 2 1 0

ビット名 P57C1 P56C1 P55C1 P54C1 P53C1 - - -

設定値 * * * $ * - - -


ビット 7 6 5 4 3 2 1 0

ビット名 P57C0 P56C0 P55C0 P54C0 P53C0 - - -

設定値 * * * $ * - - -


ビット 7 6 5 4 3 2 1 0


設定値 * * * 1 * - - - P54D ビット（P5D レジスタのビット 4）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * * ** * - - -



FJUL620Q150B 13－38

13.4.7 P85 端子（TXD1），P72 端子（RXD1）を使ってUART（半二重）を動作させる場合 P85MD1 ビット（P8MOD1 レジスタのビット 5）を“0”に，P85MD0 ビット（P8MOD0 レジスタのビット 5）を“1”にし，UARTを P85 の 2 次機能として選択します。

レジスタ名 P8MOD1 レジスタ（アドレス：0F2E3H）

ビット 7 6 5 4 3 2 1 0


設定値 * * 0 * * * * *

レジスタ名 P8MOD0 レジスタ（アドレス：0F2E2H）

ビット 7 6 5 4 3 2 1 0


設定値 * * 1 * * * * * P85C1 ビット（P8CON1 レジスタのビット 5）を“1”に，P83C0 ビット（P8CON0 レジスタのビット 5）を“1”に，P85DIR ビット


レジスタ名 P8CON1 レジスタ（アドレス：0F2E1H）

ビット 7 6 5 4 3 2 1 0


設定値 * * 1 * * * * *

レジスタ名 P8CON0 レジスタ（アドレス：0F2E0H）

ビット 7 6 5 4 3 2 1 0


設定値 * * 1 * * * * *

レジスタ名 P8DIR レジスタ（アドレス：0F2DFH）

ビット 7 6 5 4 3 2 1 0


設定値 * * 0 * * * * * P85D ビット（P8D レジスタのビット 5）のデータは“0”でも“1”でも構いません。

レジスタ名 P8D レジスタ（アドレス：0F2DEH）

ビット 7 6 5 4 3 2 1 0


設定値 * * ** * * * * *


FJUL620Q150B 13－39



ビット 7 6 5 4 3 2 1 0

ビット名 - - - P74MD1 P73MD1 P72MD1 P71MD1 P70MD1

設定値 - - - * * 0 * *


ビット 7 6 5 4 3 2 1 0

ビット名 - - - P74MD0 P73MD0 P72MD0 P71MD0 P70MD0

設定値 - - - * * 1 * * P72DIR ビット（P7DIR レジスタのビット 2）を“1”にし，P72 端子を入力端子として選択します。 P72C1 ビット，P72C0 ビットへの設定値（$）は任意です。P72 端子が接続される外部回路の状態によって任意の入力モ



ビット 7 6 5 4 3 2 1 0

ビット名 - - - P74C1 P73C1 P72C1 P71C1 P70C1

設定値 - - - * * $ * *


ビット 7 6 5 4 3 2 1 0

ビット名 - - - P74C0 P73C0 P72C0 P71C0 P70C0

設定値 - - - * * $ * *

レジスタ名 P7DIR レジスタ（アドレス：0F26FH）

ビット 7 6 5 4 3 2 1 0

ビット名 - - - P74DIR P73DIR P72DIR P71DIR P70DIR

設定値 - - - * * 1 * * P72D ビット（P7D レジスタのビット 2）のデータは“0”でも“1”でも構いません。

レジスタ名 P7D レジスタ（アドレス：0F26EH）

ビット 7 6 5 4 3 2 1 0

ビット名 - - - P74D P73D P72D P71D P70D

設定値 - - - * * ** * *


第 14 章 I2C バス・インタフェース

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 14 章 I2C バス・インターフェース

FJUL620Q150B 14－1

14. I2Cバス・インタフェース

14.1 概要

本 LSI は，I2C バス・インタフェースを 1 チャネル内蔵しています。 I2C バス・インタフェースデータ入出力端子，I2C バス・インタフェースクロック入出力端子は，ポート 4, 5, 6, 8 の 2 次機能

として割り付けられています。ポート 4, 5, 6, 8 に関しては「第 19 章ポート 4」，「第 20 章ポート 5」，「第 21 章ポート 6」，

「第 23 章ポート 8」を参照してください。 14.1.1 特長

· マスタ機能 · 通信速度は，標準モード（100kbps），ファーストモード（400kbps）の 2 種類を選択可能。 · 7 ビットアドレスフォーマット（10 ビットアドレス対応可能）

【注意】

アービトレーション機能（マルチ・マスタ）およびクロック同期化（ハンドシェーク）には対応していません。 14.1.2 構成

図 14-1 に I2C バス・インタフェースの構成を示します。

I2C0RD ：I2C バス 0 受信データレジスタ I2C0SA ：I2C バス 0 スレーブアドレスレジスタ I2C0TD ：I2C バス 0 送信データレジスタ I2C0CON0 ：I2C バス 0 コントロールレジスタ 0 I2C0MODL，H ：I2C バス 0 モードレジスタ L，H I2C0STAL ：I2C バス 0 ステータスレジスタ L

図 14-1 I2C バス・インタフェースの構成

Clock Generator

Shift Register

データバス

I2C0INT

I2C0MODL,H

I2CCLK 4.096MHz/ 2.097MHz

I2C0TD

I2C0RD, I2C0STAL

SCL SDA

Controller

I2C0CON0 I2C0SA

I2C Controller

P41/SCL，P51/SCL， P61/SCL，P81/SCL P40/SDA，P50/SDA， P60/SDA，P80/SDA


FJUL620Q150B 14－2

14.1.3 端子一覧


P40/SDA I/O I2C バス・インタフェース・データ入出力端子 P40 端子の 2 次機能として使用します。

P41/SCL I/O I2C バス・インタフェース・クロック入出力端子 P41 端子の 2 次機能として使用します。








FJUL620Q150B 14－3



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F740H I2C バス 0 受信データレジスタ I2C0RD

－ R 8 00H

0F741H 予約レジスタ－－－ 00H 0F742H I2C バス 0 スレーブアドレスレジスタ I2C0SA

－ R/W 8 00H

0F743H 予約レジスタ－－－ 00H 0F744H I2C バス 0 送信データレジスタ I2C0TD

－ R/W 8 00H

0F745H 予約レジスタ－－－ 00H 0F746H I2C バス 0 コントロールレジスタ 0 I2C0CON0

I2C0CON R/W 8/16 00H

0F747H 予約レジスタ－－－ 00H 0F748H I2C バス 0 モードレジスタ L I2C0MODL

I2C0MOD R/W 8/16 00H

0F749H I2C バス 0 モードレジスタ H I2C0MODH R/W 8 02H 0F74AH I2C バス 0 ステータスレジスタ L I2C0STAL

I2C0STA R 8/16 00H

0F74BH 予約レジスタ－－－ 00H 【注意】予約レジスタへの書き込みは無効です。予約レジスタを読み出すと“00H”が読み出されます。


FJUL620Q150B 14－4

14.2.2 I2Cバス 0 受信データレジスタ（I2C0RD）

アドレス：0F740H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C0RD I20R7 I20R6 I20R5 I20R4 I20R3 I20R2 I20R1 I20R0 R/W R R R R R R R R

初期値 0 0 0 0 0 0 0 0

I2C0RD は，受信データを格納する読み出し専用の特殊機能レジスタ（SFR）です。 I2C0RD は，受信終了毎に更新されます。

ビットの説明

· I20R7～I20R0（ビット 7～0） I20R7～I20R0 は，受信データが格納されるビットです。スレーブアドレスの送信時，およびデータ送受信時に

SCL 端子の信号の立ち上がりエッジに同期して SDA 端子の信号を受信します。データ受信時に加え，スレー

ブアドレスデータ送信時およびデータ送信時にも SCL 端子の信号の立ち上がりエッジに同期して SDA 端子の

信号を受信するため，送信データが確実に送信されたかを確認することが可能です。


FJUL620Q150B 14－5

14.2.3 I2Cバス 0 スレーブアドレスレジスタ（I2C0SA）


7 6 5 4 3 2 1 0 I2C0SA I20A6 I20A5 I20A4 I20A3 I20A2 I20A1 I20A0 I20RW R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

I2C0SA は，スレーブデバイスのアドレスとデータ方向ビットを設定する特殊機能レジスタ（SFR）です。

ビットの説明 · I20RW（ビット 0）

I20RW は，データ方向ビットです。データ送信モード（書き込み），データ受信モード（読み出し）を選択します。

I20RW 説明

0 データ送信モード（初期値） 1 データ受信モード

· I20A6～I20A0（ビット 7～1）

I20A6～I20A0 は，通信相手のアドレスを設定するビットです。


FJUL620Q150B 14－6

14.2.4 I2Cバス 0 送信データレジスタ（I2C0TD）


7 6 5 4 3 2 1 0 I2C0TD I20T7 I20T6 I20T5 I20T4 I20T3 I20T2 I20T1 I20T0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

I2C0TD は，送信データを設定する特殊機能レジスタ（SFR）です。

ビットの説明 · I20T7～0（ビット 7～0）

I20T7～0 は，送信データを設定するビットです。


FJUL620Q150B 14－7

14.2.5 I2Cバス 0 コントロールレジスタ 0（I2C0CON0）


7 6 5 4 3 2 1 0 I2C0CON0 I20ACT －－－－ I20RS I20SP I20ST R/W R/W －－－－ W W R/W

初期値 0 0 0 0 0 0 0 0

I2C0CON0 は，送受信動作を制御する特殊機能レジスタ（SFR）です。

ビットの説明 · I20ST（ビット 0）

I20ST は，I2C バス・インタフェースの通信動作を制御するビットです。I20ST を“1”にすると通信が開始されます。

アクノリッジ送受信後のコントロールレジスタ設定待ち状態で I20ST に“1”を上書きすると通信を再開します。ま

た，I20ST を“0”にすると強制的に通信が停止します。 I20ST は，I2C バス・インタフェース動作許可状態（I20EN=“1”）の場合のみ“1”にする事が可能です。 I20SP ビットを“1”にすると，I20ST は“0”になります。

I20ST 説明

0 通信停止（初期値） 1 通信開始

· I20SP（ビット 1）

I20SP は，ストップコンディションを要求する書き込み専用のビットです。I20SP を“1”にするとストップコンディシ

ョンに移行し通信を停止します。I20SP は，読み出すと常に“0”が読み出されます。

I20SP 説明 0 ストップコンディション要求なし（初期値） 1 ストップコンディション要求

· I20RS（ビット 2）

I20RS は，再スタートを要求する書き込み専用のビットです。データ通信中に“1”にすると再スタートコンディショ

ンに移行し，再度スレーブアドレスから通信を再開します。I20RS は，通信動作中（I20ST =“1”の時）のみ“1”

にする事が可能です。I20RS は，読み出すと常に“0”が読み出されます。

I20RS 説明 0 再スタート要求なし（初期値） 1 再スタート要求

· I20ACT（ビット 7）

I20ACT は，受信終了時に出力するアクノリッジ信号を設定するビットです。

I20ACT 説明 0 アクノリッジデータ“0” （初期値） 1 アクノリッジデータ“1”


FJUL620Q150B 14－8

14.2.6 I2Cバス 0 モードレジスタL（I2C0MODL）


7 6 5 4 3 2 1 0 I2C0MODL －－－ I20SYN I20DW1 I20DW0 I20MD I20EN R/W －－－ R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 I2C0MODL は，動作モードを設定する特殊機能レジスタ（SFR）です。

ビットの説明

· I20EN（ビット 0） I20EN は，I2C バス・インタフェースの動作を許可するビットです。I20EN を“1”にすると，I2C バス（SDA，SCL）

の使用状態の検出（I20BB ビットのバスフリー／バスビジー判定）が開始され，I20ST ビットの設定が可能となり

ます。I20EN を“0”にすると，I2C バス 0 関連の全ての SFR が初期化されます。

I20EN 説明 0 I2C 動作停止（初期値） 1 I2C 動作許可

· I20MD（ビット 1）

I20MD は，I2C バス・インタフェースの通信速度を設定するビットです。通常モードとファーストモードが選択可

能です。通信速度の設定については，「表 14-1 レジスタ設定値と通信速度の関係」を参照してください。

I20MD 説明 0 標準モード（初期値）／100kbps 1 ファーストモード／400kbps

· I20DW1, I20DW0（ビット 3～2）

I20DW1, I20DW0 は，I2C バス・インタフェースの通信速度の低下率を設定するビットです。通信速度が

100kbps／400kbps を超えないように設定します。通信速度の設定については，「表 14-1 レジスタ設定値と通

信速度の関係」を参照してください。

I20DW1 I20DW0 説明 0 0 通信速度低下なし（初期値） 0 1 通信速度 10%低下 1 0 通信速度 20%低下 1 1 通信速度 30%低下

· I20SYN（ビット 4）

I20SYN は，クロック同期化機能（ハンドシェーク機能）の使用／未使用を選択するビットです。本 LSI は，クロッ

ク同期化機能に対応していないため，常に“0”を設定してください。

I20SYN 説明 0 クロック同期化未使用（初期値） 1 設定禁止

【注意】

I2C 通信中に本レジスタの値を変更した場合の動作は保証できません。


FJUL620Q150B 14－9

14.2.7 I2Cバス 0 モードレジスタH（I2C0MODH）


7 6 5 4 3 2 1 0 I2C0MODH

－－－－－－ I20CD1 I20CD0 R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 1 0

I2C0MODH は，動作モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

· I20CD1, I20CD0（ビット 1, 0） I20CD1, I20CD0は，I2Cの動作周波数を設定するビットです。通信速度の設定については，「表 14-1 レジスタ

設定値と通信速度の関係」を参照してください。

I20CD1 I20CD0 説明 0 0 I2CCLK（4.096MHz／2.097MHz） 0 1 1/2 I2CCLK 1 0 1/4 I2CCLK（初期値） 1 1 設定禁止

表 14-1 レジスタ設定値と通信速度の関係

高速クロック* I2CCLK I20CD1 I20CD0 I2C 動作周波数 I20DW1 I20DW0 通信速度

低下率

標準モード

I20MD=“0”

ファーストモード

I20MD=“1”

PLL 発振*（4.096MHz）

0 0 約 4.096MHz 0 1 10%低下約 92kbps 約 369kbps 0 1 約 2.048MHz

0 0 速度低下

なし約 51kbps 約 205kbps

1 0 約 1.024MHz 約 26kbps 約 102kbps 1 1 設定禁止－－－－－

高速 RC 発振*（2.097MHz）

0 0 約 2.097MHz 0 0 速度低下

なし

約 52kbps 約 210kbps 0 1 約 1.0485MHz 約 26kbps 約 105kbps 1 0 約 0.52425MHz 約 13kbps 約 52kbps 1 1 設定禁止－－－－－

*周波数コントロールレジスタ0（FCON0）のOSCM1，0ビットの高速クロック発生回路の選択でPLL発振モード（8.192MHz）

を選択すると I2C バス・インタフェース回路には 4.096MHz のクロックが，高速 RC 発振モード（2.097MHz）を選択すると 2.097MHzのクロックが供給されます。

【注意】 û I2C の動作周波数が 4MHz 時に，通信速度が 100kbps／400kbps になるように設定されています。I20DW1，

I20DW0 ビットを使用して通信速度が 100kbps／400kbps を超えないように設定してください。 û I2C 通信中に本レジスタの値を変更した場合の動作は保証できません。


FJUL620Q150B 14－10

14.2.8 I2Cバス 0 ステータスレジスタL（I2C0STAL）

アドレス：0F74AH アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C0STAL －－－－－ I20ER I20ACR I20BB R/W －－－－－ R R R

初期値 0 0 0 0 0 0 0 0

I2C0STAL は，I2C バス・インタフェースの状態を示す読み出し専用の特殊機能レジスタ（SFR）です。

ビットの説明 · I20BB（ビット 0）

I20BB は，I2C バスの使用状態を示すビットです。I2C バス上でスタートコンディションが発生すると“1”になり，ス

トップコンディションが発生すると“0”になります。また，I20BB は，I2C0MODL の I20EN ビットが“0”の場合に

“0”になります。

I20BB 説明 0 I2C バスフリー状態（初期値） 1 I2C バスビジー状態

· I20ACR（ビット 1）

I20ACR は，受信したアクノリッジが格納されるビットです。スレーブアドレスの送信，およびデータ送受信終了

毎にアクノリッジ信号を受信します。また，I20ACR は，I2C0MODL の I20EN ビットが“0”の場合に“0”になりま

す。

I20ACR 説明 0 アクノリッジ“0”を受信（初期値） 1 アクノリッジ“1”を受信

· I20ER（ビット 2）

I20ER は，送信エラーを示すビットです。送信したデータと SDA 端子の値が一致しなかった場合に“1”になりま

す。I20ER が“1”になっても以降のバイトデータ通信終了まで SDA 端子出力を継続します。 I20ER は，I2C0CON0 に書き込み動作を行うと“0”になります。また，I20ER は，I2C0MODL の I20EN ビットを

“0”にすると“0”になります。

I20ER 説明 0 送信エラー無し（初期値） 1 送信エラー有り


FJUL620Q150B 14－11

14.3 動作説明

14.3.1 通信動作モード I2C バス 0 モードレジスタ L，H（I2C0MODL，I2C0MODH）により通信モードを選択し，また I20EN ビットにより I2C 機能

を許可状態にし，I2C バス 0 スレーブアドレスレジスタ（I2C0SA）にスレーブアドレスと，データ方向ビットを設定し，I2C バ

ス 0 コントロールレジスタ 0（I2C0CON0）の I20ST ビットに“1”を書き込むとスタートコンディションより通信が開始されま

す。 14.3.1.1 スタートコンディション

通信停止中（I20ST ビットが“0”の状態）に，I2C バス 0 コントロールレジスタ 0（I2C0CON0）の I20ST ビットに“1”を書き

込むと通信が開始され，SDA，SCL 端子にスタートコンディション波形を出力します。スタートコンディション実行後はスレーブアドレス送信モードに移行します。

14.3.1.2 再スタートコンディション

通信中（I20ST ビットが“1”の状態）に，I2C バス 0 コントロールレジスタ 0（I2C0CON0）の I20RS ビットと I20ST ビットに“1”

を書き込むと，SDA，SCL 端子に再スタートコンディション波形を出力します。再スタートコンディション実行後はスレーブアドレス送信モードに移行します。

14.3.1.3 スレーブアドレス送信モード

スレーブアドレス送信モードでは，I2Cバス0 スレーブアドレスレジスタ（I2C0SA）の値（スレーブアドレス，データ方向ビッ

ト）が MSB ファーストで送信され，最後に I2C バス 0 ステータスレジスタ L（I2C0STAL）の I20ACR ビットにアクノリッジを

受信します。アクノリッジ受信が終了すると，I2C バス 0 コントロールレジスタ 0（I2C0CON0）設定待ち状態（コントロールレジスタ設定

待ち状態）に移行します。 SDA 端子から出力した I2C0SA の値は I2C0RD に格納されます。

14.3.1.4 データ送信モード

データ送信モードでは，I2C0TD の値が MSB ファーストで送信され，最後に I2C バス 0 ステータスレジスタ L（I2C0STAL）の I20ACR ビットにアクノリッジを受信します。アクノリッジ受信が終了すると，I2C バス 0 コントロールレジスタ 0（I2C0CON0）設定待ち状態（コントロールレジスタ設定

待ち状態）に移行します。 SDA 端子から出力した I2C0TD の値は I2C0RD に格納されます。

14.3.1.5 データ受信モード

データ受信モードでは，SDA 端子に入力された値を，SCL 端子に出力されたクロックの立ち上がりエッジに同期して受

信され，最後に I2C バス 0 コントロールレジスタ 0（I2C0CON0）の I20ACT ビットの値を出力します。アクノリッジ送信が終了すると，I2C バス 0 コントロールレジスタ 0（I2C0CON0）設定待ち状態（コントロールレジスタ設定

待ち状態）に移行します。受信したデータは，アクノリッジ出力後，I2C0RD に格納されます。また出力したアクノリッジも I2C バス 0 ステータスレジ

スタ L（I2C0STAL）の I20ACR ビットに受信されます。


FJUL620Q150B 14－12

14.3.1.6 コントロールレジスタ設定待ち状態

コントロールレジスタ設定待ち状態に移行すると，I2C バス 0 インタフェース割込み（I2C0INT）を発生します。コントロールレジスタ設定待ち状態では，I2Cバス 0 ステータスレジスタ L（I2C0STAL）の送信エラーフラグ（I20ER），アク

ノリッジ受信データ（I20ACR）を確認し，データ受信時は I2C0RD の内容を CPU に読み込み，次の動作モードを選択し

ます。コントロールレジスタ設定待ち状態中に I20ST ビットに“1”を書き込むとデータ送信モード，もしくはデータ受信モードに

移行します。I20SP ビットに“1”を書き込むとストップコンディションに移行します。また，I20RS ビットに“1”を書き込むと

再スタートコンディションに移行します。 14.3.1.7 ストップコンディション

ストップコンディションでは，SDA，SCL 端子にストップコンディション波形を出力します。ストップコンディション波形出力

後に，I2C バス 0 インタフェース割込み（I2C0INT）を発生します。


FJUL620Q150B 14－13

14.3.2 通信動作タイミング

図 14-2～4 に，各通信モードの動作タイミング，および制御方法を示します。

図 14-2 データ送信モード（書き込み）時の動作タイミング

図 14-3 データ受信モード（読み出し）時の動作タイミング

図 14-4 データ送受信モード（書き込み／読み出し）切り替え時の動作タイミング

S P S r

送信受信スタートコンディション

ストップコンディション

再スタートコンディション

アクノリッジ受信

アクノリッジ送信

非アクノリッジ送信

A A A

I2C0SA=“xxxxxxx0B” I2C0CON0=“01H”

I2C0TD=“xxH” I2C0CON0=“01H”



I2C0TD の値②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0

A D 6

D 7

D 0

A P

I2C0nTD の値

③ I2C0TD の値① I2C0SA の値

I2C0SA の値 I2C0TD の値① I2C0TD の値② I2C0TD の値③

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD



S A 6

A 5

A 0

R W A D

6 D 0

D 7

A P

I2C0CON0=“02H”

I2C0TD の値① I2C0SA の値

I2C0SA の値 I2C0TD の値① I2C0SA の値受信データ①

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD


I2C0CON0=“81H”

A 6

A 5

A 0

R W A D

6 D 0

D 7

A

受信データ① I2C0SA の値

S r


I2C0CON0=“01H”

I2C0CON0=“01H”

I2C0CON0=“81H”

受信データ②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0 A D

6 D 7

D 0

A P

I2C0CON0=“02H”

受信データ③ 受信データ① I2C0SA の値

I2C0SA の値受信データ① 受信データ② 受信データ③

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD

I2C0CON0=“02H”


FJUL620Q150B 14－14

図 14-5 にアクノリッジエラー発生時の動作タイミング，および制御方法を示します。

図 14-5 アクノリッジエラー発生時の途中停止動作タイミング送信したビットと SDA 端子の値が一致しなかった場合は，I2C バス 0 ステータスレジスタ L（I2C0STAL）の I20ER ビット

が“1”になり，以降のバイトデータ通信終了まで SDA 端子出力が継続されます。I20ER ビットは、I2C バス 0 コントロー

ルレジスタ 0（I2C0CON0）に書き込み動作を行うことで“0”に初期化されます。図 14-6 に送信失敗時の動作タイミング，および制御方法を示します。

図 14-6 送信失敗時の動作タイミング

I2C0SA=”xxxxxxx0B” I2C0CON0=”01H”

S A 6

A 5

A 4

A 3

A

I2C0CON0=”00H”

不定データ

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD

I20ER

送信失敗

A 2

A 1

A 0

R W


S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A P

I2C0CON0=“02H”

I2C0SA の値

I2C0SA の値

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD

I20ACR

アクノリッジエラー


FJUL620Q150B 14－15

14.3.3 動作波形

図 14-7 に，SDA 信号，SCL 信号，および I20BB フラグの動作波形を示します。また，表 14-2 に通信速度と I2C 制御用

クロック（I2CCLK）のクロック数の関係を示します。

図 14-7 SDA，SCL 信号，および I20BB フラグの動作波形

表 14-2 通信速度と I2CCLK クロック数の関係通信速度（I20MD）

速度低下（I20DW1,0）

tCYC tHD:STA tLOW tHD:DAT tHIGH tSU:STA tSU:DAT tSU:STO tBUF

標準モード 100kbps

低下なし 40φ 18φ 22φ 4φ 18φ 22φ 18φ 18φ 22φ 10%低下 44φ 20φ 24φ 4φ 20φ 24φ 20φ 20φ 24φ 20%低下 48φ 22φ 26φ 4φ 22φ 26φ 22φ 22φ 26φ 30%低下 52φ 24φ 28φ 4φ 24φ 28φ 24φ 24φ 28φ

ファーストモード

400kbps

低下なし 10φ 4φ 6φ 2φ 4φ 6φ 4φ 4φ 6φ 10%低下 11φ 4φ 7φ 2φ 4φ 7φ 5φ 4φ 7φ 20%低下 12φ 5φ 7φ 2φ 5φ 7φ 5φ 5φ 7φ 30%低下 13φ 5φ 8φ 2φ 5φ 8φ 6φ 5φ 8φ

φ： I2C 制御用クロック（1/m I2CCLK）のクロック周期（m＝1，2，4） m： I2C0MODH レジスタの I20CD1,0 ビットの設定によります。【注意】

I2C 制御用クロック（1/m I2CCLK）のクロック数は，1/m I2CCLK が 4MHz 時に通信速度が 100kbps／400kbpsになるように設定されています。I20DW1，I20DW0 ビットを使用して通信速度が 100kbps／400kbps を超えない

ように設定してください。通信速度の設定については，「表 14-1 レジスタ設定値と通信速度の関係」を参照し

てください。

SDA

スタートコンディション



SCL

tHD:STA tLOW tHIGH tHD:DAT tSU:STA tSU:STO tBUF tSU:DAT

I20BB tCYC


FJUL620Q150B 14－16


I2C 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につい

ては，「第 19 章ポート 4」，「第 20 章ポート 5」，「第 21 章ポート 6」，「第 23 章ポート 8」を参照してください。【注意】1 つのチャネルに対し複数のポートを設定した場合，動作は保証できません。

14.4.1 P41 端子（SCL:出力）とP40 端子（SDA:入出力）をI2C機能として動作させる場合 P41MD1～P40MD1 ビット（P4MOD1 レジスタのビット 1～0）を“0”に，P41MD0～P40MD0 ビット（P4MOD0 レジスタのビ

ット 1～0）を“1”にし，I2C を P41, P40 の 2 次機能として選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 P47MD1 P46MD1 P45MD1 P44MD1 P43MD1 P42MD1 P41MD1 P40MD1 設定値 * * * * * * 0 0


ビット 7 6 5 4 3 2 1 0 ビット名 P47MD0 P46MD0 P45MD0 P44MD0 P43MD0 P42MD0 P41MD0 P40MD0 設定値 * * * * * * 1 1

P41C1～P40C1 ビット（P4CON1 レジスタのビット 1～0）を“1”に，P41C0～P40C0 ビット（P4CON0 レジスタのビット 1～0）

を“0”に，P41DIR～P40DIR ビット（P4DIR レジスタのビット 1～0）を“0”にし，P41, P40 端子の状態モードを Nch オープ

ンドレイン出力に選択します。I2C のバスラインは抵抗プルアップしたものをオープンドレイン／オープンコレクタでドライ

ブして“H”レベルと“L”レベルの衝突を避けています。


ビット 7 6 5 4 3 2 1 0 ビット名 P47C1 P46C1 P45C1 P44C1 P43C1 P42C1 P41C1 P40C1 設定値 * * * * * * 1 1


ビット 7 6 5 4 3 2 1 0 ビット名 P47C0 P46C0 P45C0 P44C0 P43C0 P42C0 P41C0 P40C0 設定値 * * * * * * 0 0


ビット 7 6 5 4 3 2 1 0 ビット名 P47DIR P46DIR P45DIR P44DIR P43DIR P42DIR P41DIR P40DIR 設定値 * * * * * * 0 0



ビット 7 6 5 4 3 2 1 0 ビット名 P47D P46D P45D P44D P43D P42D P41D P40D 設定値 * * * * * * ** **

* : I2C 機能に関連のないビット ** : Don’t care

第 15 章ポート 0

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 15 章ポート 0

FJUL620Q150B 15－1

15 ポート 0

15.1 概要

本 LSI は，6 ビットの入力ポートのポート 0（P00～P05）*を内蔵しています。ポート 0 は外部割込み入力端子，UART のデータ入力端子，PWM の外部入力端子としても使用できます。外部割込みについては「第 31 章外部割込み制御回路」，UART については「第 13 章 UART」，PWM については

「第 11 章 PWM」を参照してください。 * ML620Q151B/ML620Q152B/ML620Q153B は，5 ビットの入力ポート（P00～P04）を内蔵しています。 ML620Q154B/ML620Q155B/ML620Q156B は，6 ビットの入力ポート（P00～P05）を内蔵しています。 ML620Q157B/ML620Q158B/ML620Q159B は，6 ビットの入力ポート（P00～P05）を内蔵しています。

15.1.1 特長

• 入力専用ポート • ビット毎に，ハイインピーダンス入力，プルダウン抵抗付き入力，プルアップ抵抗付き入力が選択可能 • P00～P05 は外部割込み入力端子（EXI0～EXI5）として使用可能 • P00 端子は PWM の PW45EV0 入力端子として使用可能 • P01 端子は PWM の PW67EV0 入力端子として使用可能 • P02 端子は UART0 の RXD0 入力端子として使用可能 • P03 端子は UART1 の RXD1 入力端子として使用可能

15.1.2 構成図 15-1 に，ポート 0 の構成を示します。

P0D ：ポート 0 データレジスタ P0CON0 ：ポート 0 コントロールレジスタ 0 P0CON1 ：ポート 0 コントロールレジスタ 1

図 15-1 ポート 0 の構成

データバス

P00～P05

P0CON0 P0CON1

VDD

VDD

VSS

VSS 6

RXD0，RXD1，PW45EV0，PW67EV0 2

Pull-up Pull-down Controller

P0D

6 EXI0～EXI5


FJUL620Q150B 15－2

15.1.3 端子一覧


P00/ EXI0/

PW45EV0 I

入力ポート外部 0 割込み PW45EV0 入力

P01/ EXI1/

PW67EV0 I

入力ポート外部 1 割込み PW67EV0 入力

P02/ EXI2/ RXD0

I 入力ポート外部 2 割込み UART0 データ入力（RXD0）

P03/ EXI3/ RXD1

I 入力ポート外部 3 割込み UART1 データ入力（RXD1）

P04/ EXI4

I 入力ポート外部 4 割込み

P05*/ EXI5*

I 入力ポート外部 5 割込み

* ML620Q151B/ML620Q152B/ML620Q153B には非搭載


FJUL620Q150B 15－3




0F20CH ポート 0 データレジスタ P0D － R 8 不定 0F20EH ポート 0 コントロールレジスタ 0 P0CON0

P0CON R/W 8/16 00H

0F20FH ポート 0 コントロールレジスタ 1 P0CON1 R/W 8 00H


FJUL620Q150B 15－4

15.2.2 ポート 0 データレジスタ（P0D）

アドレス：0F20CH アクセス：R アクセスサイズ：8 ビット初期値：不定

7 6 5 4 3 2 1 0 P0D ― ― P05D P04D P03D P02D P01D P00D

R ― ― R R R R R R 初期値 0 0 0/1* 0/1* 0/1* 0/1* 0/1* 0/1*

* 読み出し時の端子レベルに依存 P0D は，ポート 0 の端子レベルを読み出すための特殊機能レジスタ（SFR）です。

ビットの説明

• P05D～P00D（ビット 5～0） P05D～P00D は，ポート 0 の端子レベルを読み出すビットです。

P00D 説明

0 P00 端子の入力が“L”レベル 1 P00 端子の入力が“H”レベル

P01D 説明


P02D 説明


P03D 説明


P04D 説明


P05D 説明



FJUL620Q150B 15－5

15.2.3 ポート 0 コントロールレジスタ 0，1（P0CON0，P0CON1）

アドレス：0F20EH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 P0CON0 ― ― P05C0 P04C0 P03C0 P02C0 P01C0 P00C0

R/W ― ― R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0


7 6 5 4 3 2 1 0 P0CON1 ― ― P05C1 P04C1 P03C1 P02C1 P01C1 P00C1

R/W ― ― R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

P0CON0，P0CON1 は，ポート 0 の入力モードを選択する特殊機能レジスタ（SFR）です。ビットの説明

• P05C0～P00C0，P05C1～P00C1（ビット 5～0） P05C0～P00C0，P05C1～P00C1 は，ハイインピーダンス入力，プルダウン抵抗付き入力，プルアップ抵抗付き

入力を選択するビットです。P0nC0 ビットと P0nC1 ビットにて P0n の入力モードが決定します。（n=0～5）例：P02C0=“0”，P02C1=“1”の場合，P02 はプルアップ抵抗付入力モード

P0nC1 P0nC0 説明

0 0 ハイインピーダンス入力モード（初期値） 0 1 プルダウン抵抗付き入力モード 1 0 プルアップ抵抗付き入力モード 1 1 ハイインピーダンス入力モード

（n=0～5）


FJUL620Q150B 15－6

15.3 動作説明

15.3.1 入力ポート機能ポート 0 の各端子は，ポート 0 コントロールレジスタ 0，1（P0CON0，P0CON1）により，ハイインピーダンス入力モード，プ

ルダウン抵抗付き入力モード，プルアップ抵抗付き入力モードが選択可能です。システムリセット時には，ハイインピー

ダンス入力モードが選択されます。入力モード時，ポート 0 データレジスタ（P0D）を用いて，ポート 0 各端子の入力レベルを読み出すことができます。



FJUL620Q150B 16－1

16 ポート 1

16.1 概要

本 LSI は，3 ビットの入出力ポートのポート 1（P12～P14）を内蔵しています。ポート 1 は 2 次機能として，低速水晶発振端子（32.768kHz）を選択することができます。低速水晶発振端子を使用する

場合は，コードオプションを設定する必要があります。コードオプションについては，「第 30 章コードオプション」を参照

してください。

16.1.1 特長 · 入力モード時，ビット毎に，ハイインピーダンス入力，プルダウン抵抗付き入力，プルアップ抵抗付き入力が選択

可能。 · P13 端子は出力モード時，ハイインピーダンス出力，Pch オープンドレイン出力，Nch オープンドレイン出力，およ

び CMOS 出力が選択可能。 · P12 端子，P13 端子は 2 次機能として，水晶発振端子が選択可能。

16.1.2 構成

図 16-1 に，P12 端子および，P14 端子の構成を示します。図 16-2 に，P13 端子の構成を示します。

P1D ：ポート 1 データレジスタ P1CON0 ：ポート 1 コントロールレジスタ 0 P1CON1 ：ポート 1 コントロールレジスタ 1

図 16-1 P12 端子および P14 端子の構成

データバス

P12,P14

P1CON0 P1CON1

VDD

VDD

VSS

VSS 2

低速水晶発振回路 1


P1D

1

2

FCON0 （OSCM1, OSCM0）


FJUL620Q150B 16－2

P1D ：ポート 1 データレジスタ P1DIR ：ポート 1 ディレクションレジスタ P1CON0 ：ポート 1 コントロールレジスタ 0 P1CON1 ：ポート 1 コントロールレジスタ 1

図 16-2 P13 端子の構成

16.1.3 端子一覧

端子名入出力 1 次機能 2 次機能

P12/XT0 I 入力ポート低速水晶振動子接続端子 P13/XT1 I/O 入出力ポート低速水晶振動子接続端子

P14/ TEST0

I * 入力ポート/ テスト入力端子

－

* P14 の出力設定は禁止です。【注意】

P14/TEST0 端子を出力モードにするアプリケーションコードを本 LSI に書き込まないでください。オンチップデバッグエミュレータ（uEASE）が通信を開始する前に，当コードが実行されるため，以降オンチップデバ

ッグモードに入ることができなくなります。出力モードにするコードが書き込まれた場合，uEASE 側から入力モード

に初期化することはできませんので，ご注意ください。

データバス

P1DIR P1CON0,1

P13

VDD

VDD

VSS

VSS

1 Port1 Output

Controller

P1D

VDD

VSS



FCON0 （OSCM1, OSCM0）

Port1 Input

Controller


FJUL620Q150B 16－3




0F21AH ポート 1 データレジスタ P1D － R/W 8 不定 0F21BH ポート 1 ディレクションレジスタ P1DIR － R/W 8 14H 0F21CH ポート 1 コントロールレジスタ 0 P1CON0

P1CON R/W 8/16 10H

0F21DH ポート 1 コントロールレジスタ 1 P1CON1 R/W 8 00H


FJUL620Q150B 16－4


アドレス：0F21AH アクセス：R/W アクセスサイズ：8 ビット初期値：不定

7 6 5 4 3 2 1 0 P1D ― ― ― P14D P13D P12D ― ―

R/W ― ― ― R/W R/W R ― ― 初期値 0 0 0 0/1* 0 0/1* 0 0

* 読み出し時の端子レベルに依存 P1D は，ポート 1 端子への出力値を設定またはポート 1 端子の入力レベルを読み出すための特殊機能レジスタ（SFR）

です。出力モード時には，本レジスタの値がポート 1 端子へ出力されます。P1D に書き込んだ値は読み出し可能です。入力モード時には，P1D を読み出すとポート 1 端子の入力レベルが読み出されます。入力モード時に P1D への書き込

みも可能です。書き込み値は端子レベルに影響を与えません。出力モードと入力モードは後述のポートディレクション

レジスタ（P1DIR）にて選択します。

ビットの説明 · P14D，P13D，P12D（ビット 4～2）

P14D，P13D，P12D は，入力モード時はポート 1 端子のレベルを読み出すビットです。 P13D は出力モード時ポート 1 端子の出力値を設定するビットです。

P12D 説明

0 P12 端子の入力レベルが“L”レベル 1 P12 端子の入力レベルが“H”レベル

P13D 説明

0 P13 端子の出力または入力レベルが“L”レベル 1 P13 端子の出力または入力レベルが“H”レベル

P14D 説明

0 P14 端子の入力レベルが“L”レベル 1 P14 端子の入力レベルが“H”レベル


FJUL620Q150B 16－5

16.2.3 ポート 1 ディレクションレジスタ（P1DIR）


7 6 5 4 3 2 1 0 P1DIR ― ― ― P14DIR P13DIR ― ― ―

R/W ― ― ― R/W R/W ― ― ― 初期値 0 0 0 1 0 1 0 0

P1DIR は，ポート 1 の入出力モードを選択する特殊機能レジスタ（SFR）です。 P12 端子および P14 端子は入力専用ポートです。

ビットの説明

· P13DIR（ビット 3） P13DIR は，ポート 13 端子の入出力方向を設定するビットです。

P13DIR 説明

0 P13 端子は出力（初期値） 1 P13 端子は入力

· P14DIR（ビット 4）

P14DIR は，ポート 14 端子の入出力方向を設定するビットです。必ず“1”を設定してください。

P14DIR 説明 0 設定禁止 1 P14 端子は入力（初期値）

【注意】

P1DIR レジスタの P14DIR ビットを“0”にするアプリケーションコードを本 LSI に書き込まないでください。オンチップデバッグエミュレータ（uEASE）が通信を開始する前に，当コードが実行されるため，P14/TEST0 端子が

出力モードとなり，以降オンチップデバッグモードに入ることができなくなります。出力モードにするコードが書き込ま

れた場合，uEASE 側から P14DIR ビットを初期化することはできませんのでご注意ください。


FJUL620Q150B 16－6

16.2.4 ポート 1 コントロールレジスタ 0，1（P1CON0,P1CON1）アドレス：0F21CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：10H

7 6 5 4 3 2 1 0 P1CON0 ― ― ― P14C0 P13C0 P12C0 ― ―

R/W ― ― ― R/W R/W R/W ― ― 初期値 0 0 0 1 0 0 0 0


7 6 5 4 3 2 1 0 P0CON1 ― ― ― P14C1 P13C1 P12C1 ― ―

R/W ― ― ― R/W R/W R/W ― ― 初期値 0 0 0 0 0 0 0 0

P1CON0，P1CON1 は，ポート 1 の入出力モードを選択する特殊機能レジスタ（SFR）です。ビットの説明

· P14C0～P12C0，P14C1～P12C1（ビット 4～2） P14C0～P12C0，P14C1～P12C1 は，出力モード時にはハイインピーダンス出力*，Pch オープンドレイン出力，

Nch オープンドレイン出力，および CMOS 出力を，入力モード時にはハイインピーダンス入力，プルダウン抵抗

付き入力，プルアップ抵抗付き入力を選択するビットです。入力モード時にはハイインピーダンス入力，プルダ

ウン抵抗付き入力，プルアップ抵抗付き入力を選択するビットです。

* ハイインピーダンス出力とは“H”レベル出力と“L”レベル出力の両方がオフになっている状態です。

P12C1 P12C0 説明 0 0 P12 端子はハイインピーダンス入力（初期値） 0 1 P12 端子はプルダウン抵抗付き入力 1 0 P12 端子はプルアップ抵抗付き入力 1 1 P12 端子はハイインピーダンス入力

出力モード選択時（P13DIR ビット=“0”）入力モード選択時（P13DIR ビット=“1”）

P13C1 P13C0 説明 0 0 P13 端子はハイインピーダンス出力（初期値） P13 端子はハイインピーダンス入力 0 1 P13 端子は Pch オープンドレイン出力 P13 端子はプルダウン抵抗付き入力 1 0 P13 端子は Nch オープンドレイン出力 P13 端子はプルアップ抵抗付き入力 1 1 P13 端子は CMOS 出力 P13 端子はハイインピーダンス入力


FJUL620Q150B 16－7


P14C1 P14C0 説明 0 0

設定禁止

P14 端子はハイインピーダンス入力 0 1 P14 端子はプルダウン抵抗付き入力（初期値） 1 0 P14 端子はプルアップ抵抗付き入力 1 1 P14 端子はハイインピーダンス入力

【注意】

P12 端子および P13 端子は，コードオプションで低速クロックの発生回路に低速水晶発振回路を選択した場合，ポ

ート 1 コントロールレジスタ 0，1 レジスタの値によらずハイインピーダンス入力となり，水晶振動子を接続可能な状

態になります。


FJUL620Q150B 16－8

16.3 動作説明

16.3.1 入力ポート機能 P12 端子および P14 端子は，ポート 1 コントロールレジスタ 0，1（P1CON0，P1CON1）を設定して，ハイインピーダンス入

力モード，プルダウン抵抗付き入力モード，プルアップ抵抗付き入力モードのいずれかを選択します。システムリセット

時，初期状態として P12 端子はハイインピーダンス入力モード，P14 端子はプルダウン抵抗付き入力モードが選択され

ます。ポート 1 データレジスタ（P1D）を用いて，P12 端子および P14 端子の入力レベルを読み出すことができます。

16.3.2 入出力ポート機能 P13 端子は，ポート 1 ディレクションレジスタ（P1DIR）を設定して，出力と入力のいずれかを選択します。出力モード時は，ポート 1 コントロールレジスタ 0，1（P1CON0，P1CON1）を設定して，ハイインピーダンス出力モード，

Pch オープンドレイン出力モード，Nch オープンドレイン出力モード，および CMOS 出力モードのいずれかを選択します。

出力モード時には，ポート 1 データレジスタ（P1D）に設定した値により，P13 端子に“L”レベルもしくは，“H”レベルが出

力されます。入力モード時は，ポート 1 コントロールレジスタ 0，1（P1CON0，P1CON1）により，ハイインピーダンス入力モード，プルダ

ウン抵抗付き入力モード，プルアップ抵抗付き入力モードが選択可能です。入力モード時には，ポート 1 データレジスタ（P1D）を用いて，P13 端子の入力レベルを読み出すことができます。システムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。

16.3.3 2 次機能ポート 1 には，2 次機能として低速水晶発振端子が割り付けられています。プログラム・メモリのテストデータ領域にある

コードオプションの COLOSC ビットを“1”に設定することで 2 次機能として使用できます。コードオプションについては，

「第 30 章コードオプション」を参照してください。

第 17 章ポート２


FJUL620Q150B 17－1

17 ポート 2

17.1 概要

本 LSI は，4 ビットの出力専用ポートのポート 2（P20～P23）を内蔵しています。ポート 2 は，2 次機能，3 次機能，および 4 次機能として，低速クロック（LSCLK），高速クロック（OUTCLK），PWM 出力

（PWM4，PWM5，PWM6，PWM7），タイマアウト（TMHAOUT，TMHBOUT）が使用できます。クロック出力については「第 6 章クロック発生回路」，PWM 出力については「第 11 章 PWM」，タイマアウトについては

「第 9 章 16 ビットタイマ」を参照してください。

17.1.1 特長 · ビット毎に，ハイインピーダンス出力，Pch オープンドレイン出力，Nch オープンドレイン出力，および CMOS 出力

が選択可能。 · Nch オープンドレイン出力選択時，LED 直接駆動が可能。 · 2 次機能として低速クロック出力（LSCLK），高速クロック出力（OUTCLK），3 次機能として PWM4 出力（PWM4），

PWM5 出力（PWM5），タイマ A アウト（TMHAOUT），タイマ B アウト（TMHBOUT），4 次機能として PWM6 出力

（PWM6），PWM7 出力（PWM7）を使用可能。


P2D ：ポート 2 データレジスタ P2CON0 ：ポート 2 コントロールレジスタ 0 P2CON1 ：ポート 2 コントロールレジスタ 1 P2MOD ：ポート 2 モードレジスタ


データバス

LSCLK OUTCLK PWM4，PWM5，PWM6，PWM7 TMHAOUT，TMHBOUT

P20～P23

P2MOD P2CON0 P2CON1

VDD

VDD

VSS

VSS

4

4

Port2 Output

Controller

P2D


FJUL620Q150B 17－2

17.1.3 端子一覧

端子名入出力 1 次機能 2 次機能 3 次機能 4 次機能

P20/ LED0/

LSCLK/ PWM4

O 出力ポート，

LED 直接駆動*

低速クロック出力

（LSCLK） PWM4 出力

（PWM4）－

P21/ LED1/

OUTCLK/ PWM5


LED 直接駆動*

高速クロック出力

（OUTCLK） PWM5 出力

（PWM5）－

P22/ LED2/

TMHAOUT/ PWM6


LED 直接駆動*

－タイマ A アウト

（TMHAOUT） PWM6 出力（PWM6）

P23/ LED3/

TMHBOUT/ PWM7


LED 直接駆動*

－タイマ B アウト

（TMHBOUT） PWM7 出力（PWM7）

* Nch オープンドレイン出力選択時


FJUL620Q150B 17－3




0F228H ポート 2 データレジスタ P2D － R/W 8 00H 0F22AH ポート 2 コントロールレジスタ 0 P2CON0

P2CON R/W 8/16 00H

0F22BH ポート 2 コントロールレジスタ 1 P2CON1 R/W 8 00H 0F22CH ポート 2 モードレジスタ 0 P2MOD0

P2MOD R/W 8/16 00H

0F22DH ポート 2 モードレジスタ 1 P2MOD1 R/W 8 00H


FJUL620Q150B 17－4



7 6 5 4 3 2 1 0 P2D ― ― ― ― P23D P22D P21D P20D

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

P2D は，ポート 2 の出力値を設定する特殊機能レジスタ（SFR）です。本レジスタの値がポート 2 端子へ出力されます。P2D に書き込んだ値は読み出し可能です。

ビットの説明

· P23D～P20D（ビット 3～0） P23D～P20D は，ポート 2 端子の出力値を設定するビットです。

P20D 説明

0 P20 端子の出力レベルが“L”レベル 1 P20 端子の出力レベルが“H“レベル

P21D 説明


P22D 説明


P23D 説明

0 P23 端子の出力レベルが“L”レベル 1 P23 端子の出力レベルが“H”レベル


FJUL620Q150B 17－5

17.2.3 ポート 2 コントロールレジスタ 0，1（P2CON0，P2CON1）アドレス：0F22AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 P2CON0 ― ― ― ― P23C0 P22C0 P21C0 P20C0

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0


7 6 5 4 3 2 1 0 P2CON1 ― ― ― ― P23C1 P22C1 P21C1 P20C1

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

P2CON0，P2CON1 は，出力端子ポート 2 の出力状態を選択する特殊機能レジスタ（SFR）です。ビットの説明

· P23C0～P20C0，P23C1～P20C1（ビット 3～0） P23C0～P20C0，P23C1～P20C1 は，ハイインピーダンス出力*，Pch オープンドレイン出力，Nch オープンドレイ

ン出力，および CMOS 出力を選択するビットです。 LED を直接駆動する場合は，Nch オープンドレイン出力を選択します。


P20C1 P20C0 説明

0 0 P20 端子はハイインピーダンス出力（初期値） 0 1 P20 端子は Pch オープンドレイン出力 1 0 P20 端子は Nch オープンドレイン出力 1 1 P20 端子は CMOS 出力

P21C1 P21C0 説明


P22C1 P22C0 説明



FJUL620Q150B 17－6

P23C1 P23C0 説明



FJUL620Q150B 17－7

17.2.4 ポート 2 モードレジスタ 0，1（P2MOD0，P2MOD1）

アドレス：0F22CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 P2MOD0 ― ― ― ― P23MD0 P22MD0 P21MD0 P20MD0

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0


7 6 5 4 3 2 1 0 P2MOD1 ― ― ― ― P23MD1 P22MD1 P21MD1 P20MD1

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

P2MOD0，P2MOD1 は，ポート 2 の 1 次機能，2 次機能，3 次機能，4 次機能を選択する特殊機能レジスタ（SFR）です。

ビットの説明

· P20MD0，P20MD1（ビット 0） P20MD0，P20MD1 は，P20 端子の 1 次機能，2 次機能，3 次機能を選択するビットです。

P20MD1 P20MD0 説明

0 0 汎用出力ポート機能／LED 駆動モード（初期値） 0 1 低速クロック（LSCLK）出力機能 1 0 PWM4 出力（PWM4） 1 1 使用禁止

· P21MD0，P21MD1（ビット 1）

P21MD0，P21MD1 は，P21 端子の 1 次機能，2 次機能，3 次機能を選択するビットです。

P21MD1 P21MD0 説明 0 0 汎用出力ポート機能／LED 駆動モード（初期値） 0 1 高速クロック出力機能（OUTCLK） 1 0 PWM5 出力（PWM5） 1 1 使用禁止


FJUL620Q150B 17－8



P22MD1 P22MD0 説明 0 0 汎用出力ポート機能／LED 駆動モード（初期値） 0 1 使用禁止 1 0 タイマ A アウト出力機能（TMHAOUT） 1 1 PWM 出力（PWM6）



P23MD1 P23MD0 説明 0 0 汎用出力ポート機能／LED 駆動モード（初期値） 0 1 使用禁止 1 0 タイマ B アウト出力機能（TMHBOUT） 1 1 PWM7 出力（PWM7）

【注意】

ポート 2 は出力専用端子であり，入出力方向を選択するレジスタを持っていません。


FJUL620Q150B 17－9

17.3 動作説明

17.3.1 出力ポート機能ポート 2 の各端子は，ポート 2 コントロールレジスタ 0，1（P2CON0，P2CON1）により，ハイインピーダンス出力モード，

Pch オープンドレイン出力モード，Nch オープンドレイン出力モード，および CMOS 出力モードが選択可能です。システ

ムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。LED を直接駆動する場合は，Nch オ

ープンドレイン出力を選択します。ポート 2 データレジスタ（P2D）に設定した値により，ポート 2 各端子に“L”レベルもしくは“H”レベルが出力されます。

17.3.2 2 次機能，3 次機能，4 次機能ポート 2 には，2 次機能，3 次機能，4 次機能として，低速クロック（LSCLK）出力，高速クロック（OUTCLK）出力，PWM4出力（PWM4），PWM5 出力（PWM5），PWM6 出力（PWM6），PWM7 出力（PWM7），タイマ A アウト（TMHAOUT）お

よびタイマ B アウト（TMHBOUT）が割り付けられています。ポート 2 モードレジスタ（P2MOD，P2MOD1）の P23MD0～

P20MD0，P23MD1～P20MD1 ビットを設定することで，2 次機能，3 次機能，4 次機能として使用できます。

第 18 章ポート３


FJUL620Q150B 18－1

18 ポート 3

18.1 概要

本 LSI は，8 ビットの入出力ポートのポート 3（P30～P37）*を内蔵しています。ポート 3 は外部割込み入力，逐次比較型 A/D コンバータのアナログ入力，PWM の外部入力として使用できます。また 2 次機能，および 3 次機能として，PWM 出力（PWM4，PWM5），低速クロック（LSCLK），高速クロック（OUTCLK）

を出力することができます。外部割込みについては「第 31 章外部割込み制御回路」，逐次比較型 A/D コンバータに関しては「第 24 章逐次比

較型 A/D コンバータ」，PWM については「第 11 章 PWM」，クロック出力については「第 6 章クロック発生回路」を参

照してください。 * ML620Q151B/ML620Q152B/ML620Q153B は，6 ビットの入出力ポート（P30～P35）を内蔵しています。

ML620Q154B/ML620Q155B/ML620Q156B は，7 ビットの入出力ポート（P30～P36）を内蔵しています。 ML620Q157B/ML620Q158B/ML620Q159B は，8 ビットの入出力ポート（P30～P37）を内蔵しています。

18.1.1 特長

· 出力モード時，ビット毎に，ハイインピーダンス出力，Pch オープンドレイン出力，Nch オープンドレイン出力，およ

び CMOS 出力が選択可能。 · 入力モード時，ビット毎に，ハイインピーダンス入力，プルダウン抵抗付き入力，プルアップ抵抗付き入力が選択

可能。 · P30～P31 は外部割込み入力端子として使用可能。 · P30～P35 端子は逐次比較型 A/D コンバータのアナログ入力端子として使用可能。 · P30 端子は PWM4，PWM5 の PW45EV1 入力端子として使用可能。 · P31 端子は PWM6，PWM7 の PW67EV1 入力端子として使用可能。 · P32 端子は PWM4，PWM5 の PW45EV0 入力端子として使用可能。 · P33 端子は PWM6，PWM7 の PW67EV0 入力端子として使用可能。 · 2 次機能として低速クロック（LSCLK）出力，高速クロック（OUTCLK）出力，3 次機能として PWM 出力（PWM4，

PWM5）が可能。


FJUL620Q150B 18－2

18.1.2 構成

図 18-1 に，ポート 3 の構成を示します。

P3D ：ポート 3 データレジスタ P3DIR ：ポート 3 ディレクションレジスタ P3CON0 ：ポート 3 コントロールレジスタ 0 P3CON1 ：ポート 3 コントロールレジスタ 1 P3MOD0 ：ポート 3 モードレジスタ 0 P3MOD1 ：ポート 3 モードレジスタ 1


データバス

PWM 出力（PWM4, PWM5） LSCLK, OUTCLK

P30～P37

P3DIR P3MOD0,1 P3CON0,1

VDD

VDD

VSS

VSS

8 Port3 Output

Controller

P3D

VDD

VSS


8 PW45EV1, PW67EV1, PW45EV0, PW67EV0

AIN0～AIN5

2 EXI6, EXI7


FJUL620Q150B 18－3

18.1.3 端子一覧

端子名入出力 1 次機能 2 次機能 3 次機能

P30/ EXI6/

PW45EV1/ AIN0

I/O

入出力ポート外部 6 割込み

PW45EV1 入力逐次比較型 A/D コンバータ入力

－－

P31/ EXI7/

PW67EV1/ AIN1

I/O

入出力ポート外部 7 割込み

PW67EV1 入力逐次比較型 A/D コンバータ入力

－－

P32/ PW45EV0/

AIN2 I/O


逐次比較型 A/D コンバータ入力－－

P33/ PW67EV0/

AIN3 I/O


逐次比較型 A/D コンバータ入力－－

P34/ AIN4/ PWM4

I/O 入出力ポート

逐次比較型 A/D コンバータ入力－ PWM 出力（PWM4）

P35/ AIN5/ PWM5


逐次比較型 A/D コンバータ入力－ PWM 出力（PWM5）

P36/ LSCLK

I/O 入出力ポート低速クロック出力

（LSCLK）－

P37/ OUTCLK

I/O 入出力ポート高速クロック出力

（OUTCLK）－

【注意】 P30～P35 を逐次比較型 A/D コンバータのアナログ入力として使用する場合は，該当するポートをハイインピーダ

ンス出力状態に設定してください。


FJUL620Q150B 18－4




0F236H ポート 3 データレジスタ P3D － R/W 8 00H 0F237H ポート 3 ディレクションレジスタ P3DIR － R/W 8 00H 0F238H ポート 3 コントロールレジスタ 0 P3CON0

P3CON R/W 8/16 00H

0F239H ポート 3 コントロールレジスタ 1 P3CON1 R/W 8 00H 0F23AH ポート 3 モードレジスタ 0 P3MOD0

P3MOD R/W 8/16 00H

0F23BH ポート 3 モードレジスタ 1 P3MOD1 R/W 8 00H


FJUL620Q150B 18－5



7 6 5 4 3 2 1 0 P3D P37D P36D P35D P34D P33D P32D P31D P30D


P3D は，ポート 3 端子への出力値を設定またはポート 3 端子の入力レベルを読み出すための特殊機能レジスタ（SFR）




ビットの説明 · P37D～P30D（ビット 7～0）

P37D～P30D は，出力モード時はポート 3 端子の出力値を設定するビットで，入力モード時はポート 3 の端子レ

ベルを読み出すビットです。 P30D 説明


P31D 説明


P32D 説明


P33D 説明


P34D 説明


P35D 説明



FJUL620Q150B 18－6

P36D 説明


P37D 説明


【注意】

ビット操作命令を用いて P3D のビットに値を設定する場合，P3D 内の対象ビット以外のビットが入力モードに設定

されていると，端子の入力レベルが読み出され，その値が P3D に書き込まれます。このため，入力モードから出力

モードに切り替える場合には，P3D に出力値を設定した後にポート 3 ディレクションレジスタ（P3DIR）で出力モード

に切り替えてください。


FJUL620Q150B 18－7



7 6 5 4 3 2 1 0 P3DIR P37DIR P36DIR P35DIR P34DIR P33DIR P32DIR P31DIR P30DIR


P3DIR は，ポート 3 の入出力モードを選択する特殊機能レジスタ（SFR）です。

ビットの説明

· P37DIR～P30DIR（ビット 7～0） P37DIR～P30DIR は，ポート 3 端子の入出力方向を設定するビットです。

P30DIR 説明


P31DIR 説明


P32DIR 説明


P33DIR 説明


P34DIR 説明


P35DIR 説明


P36DIR 説明


P37DIR 説明



FJUL620Q150B 18－8



7 6 5 4 3 2 1 0 P3CON0 P37C0 P36C0 P35C0 P34C0 P33C0 P32C0 P31C0 P30C0





P3CON0，P3CON1 は，ポート 3 端子の特性状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と入力モード時で異なります。出力と入力は P3DIR レジスタで選択します。ビットの説明



付き入力，プルアップ抵抗付き入力を選択するビットです。 * ハイインピーダンス出力とは“H”レベル出力と“L”レベル出力の両方がオフになっている状態です。

出力モード選択時（P30DIR ビット=“0”）入力モード選択時（P30DIR ビット=“1”） P30C1 P30C0 説明

0 0 P30 端子はハイインピーダンス出力（初期値） P30 端子はハイインピーダンス入力 0 1 P30 端子は Pch オープンドレイン出力 P30 端子はプルダウン抵抗付き入力 1 0 P30 端子は Nch オープンドレイン出力 P30 端子はプルアップ抵抗付き入力 1 1 P30 端子は CMOS 出力 P30 端子はハイインピーダンス入力




FJUL620Q150B 18－9














FJUL620Q150B 18－10



7 6 5 4 3 2 1 0 P3MOD0 P37MD0 P36MD0 P35MD0 P34MD0 P33MD0 P32MD0 P31MD0 P30MD0





P3MOD0，P3MOD1 は，ポート 3 の 1 次機能，2 次機能，3 次機能を選択する特殊機能レジスタ（SFR）です。

ビットの説明

· P30MD1，P30MD0（ビット 0） P30MD1，P30MD0 は，P30 端子の 1 次機能を選択するビットです。


0 0 汎用入出力ポート機能（初期値） 0 1 使用禁止 1 0 使用禁止 1 1 使用禁止


P31MD1，P31MD0 は，P31 端子の 1 次機能を選択するビットです。

P31MD1 P31MD0 説明 0 0 汎用入出力ポート機能（初期値） 0 1 使用禁止 1 0 使用禁止 1 1 使用禁止



P32MD1 P32MD0 説明 0 0 汎用入出力ポート機能（初期値） 0 1 使用禁止 1 0 使用禁止 1 1 使用禁止


FJUL620Q150B 18－11

· P33MD1，P33MD0（ビット 3） P33MD1，P33MD0 は，P33 端子の 1 次機能を選択するビットです。


0 0 汎用入出力ポート機能（初期値） 0 1 使用禁止 1 0 使用禁止 1 1 使用禁止


P34MD1，P34MD0 は，P34 端子の 1 次機能，3 次機能を選択するビットです。

P34MD1 P34MD0 説明 0 0 汎用入出力ポート機能（初期値） 0 1 使用禁止 1 0 PWM4 出力端子（PWM4） 1 1 使用禁止



P35MD1 P35MD0 説明 0 0 汎用入出力ポート機能（初期値） 0 1 使用禁止 1 0 PWM5 出力端子（PWM5） 1 1 使用禁止



P36MD1 P36MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 低速クロック（LSCLK）出力機能 1 0 使用禁止 1 1 使用禁止



P37MD1 P37MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 高速クロック（OUTCLK）出力機能 1 0 使用禁止 1 1 使用禁止

【注意】

“使用禁止”に設定しかつ出力モードが選択されている場合（ポート 3 コントロールレジスタで選択），ポート 3 の出力端子状態は，ポートデータレジスタ P3D のデータに関わらず以下のように固定されます。

ハイインピーダンス出力選択時：出力端子はハイインピーダンス Pch オープンドレイン出力選択時：出力端子はハイインピーダンス Nch オープンドレイン出力選択時：出力端子は“L”固定 CMOS 出力選択時：出力端子は“L”固定


FJUL620Q150B 18－12

18.3 動作説明

18.3.1 入出力ポート機能ポート 3 の各端子は，ポート 3 ディレクションレジスタ（P3DIR）を設定して，出力と入力のいずれかを選択します。出力モード時は，ポート 3 コントロールレジスタ 0，1（P3CON0，P3CON1）を設定して，ハイインピーダンス出力モード，

Pch オープンドレイン出力モード，Nch オープンドレイン出力モード，および CMOS 出力モードのいずれかを選択しま

す。入力モード時は，ポート 3 コントロールレジスタ 0，1（P3CON0，P3CON1）により，ハイインピーダンス入力モード，プルダ

ウン抵抗付き入力モード，プルアップ抵抗付き入力モードが選択可能です。システムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。出力モード時には，ポート 3 データレジスタ（P3D）に設定した値により，ポート 3 各端子に“L”レベルもしくは，“H”レベ

ルが出力されます。入力モード時には，ポート 3 データレジスタ（P3D）を用いて，ポート 3 各端子の入力レベルを読み出すことができます。

18.3.2 2 次機能，3 次機能ポート 3 には，2 次機能および 3 次機能として，PWM 出力（PWM4，PWM5），低速クロック（LSCLK）出力，高速クロッ

ク（OUTCLK）出力が割り付けられています。ポート 3 モードレジスタ（P3MOD0，P3MOD1）の P37MD0～P30MD0，

P37MD1～P30MD1 ビットを設定することで，2 次機能モード，および 3 次機能モードとして使用できます。【注意】 P30～P35 は逐次比較型 A/D コンバータの入力に割り当てられています。逐次比較型 A/D コンバータのアナログ入力

として使用する場合は，該当するポートをハイインピーダンス出力状態に設定してください。

第 19 章ポート４


FJUL620Q150B 19－1

19 ポート 4

19.1 概要

本 LSI は，8 ビットの入出力ポートのポート 4（P40～P47）を内蔵しています。ポート 4 は 2 次機能，3 次機能，および 4 次機能として，PWM 出力（PWM4，PWM5），UART 用端子（RXD0，TXD0，

TXD1），同期式シリアルポート用端子（SIN0，SCK0，SOUT0），I2C バス・インタフェース用端子（SDA，SCL）が使用で

きます。 PWM 出力については，「第 11 章 PWM」，同期式シリアルポートについては，「第 12 章同期式シリアルポート」，

UART については，「第 13 章 UART」，I2C バスについては，「第 14 章 I2C バス・インタフェース」を参照してください。

19.1.1 特長 · 出力モード時，ビット毎に，ハイインピーダンス出力，Pch オープンドレイン出力，Nch オープンドレイン出力，およ


可能。 · 2 次機能，3 次機能，および 4 次機能として，PWM 出力（PWM4，PWM5），UART 用端子（RXD0，TXD0，

TXD1），同期式シリアルポート用端子（SIN0，SCK0，SOUT0），I2C バス・インタフェース用端子（SDA，SCL）が使

用可能。 · P40～P41 端子はアナログコンパレータの入力端子として使用可能。 · P42～P47 端子は逐次比較型 A/D コンバータのアナログ入力端子として使用可能。

19.1.2 構成




データバス

UART 出力（TXD0, TXD1） SSIO 出力（SCK0, SOUT0） PWM 出力（PWM4, PWM5） I2C バス出力（SDA, SCL）

P40～P47

P4DIR P4MOD0, 1 P4CON0, 1

VDD

VDD

VSS

VSS

8 Port4 Output

Controller

P4D

VDD

VSS


UART 入出力（RXD0） SSIO 入力（SIN0, SCK0） I2C バス入力（SDA, SCL）

8

AIN6～AIN11 CMP0M, CMP0P


FJUL620Q150B 19－2

19.1.3 端子一覧

端子名入出力 1 次機能 2 次機能 3 次機能 4 次機能 P40/

CMP0M/ SDA/ SIN0


アナログコンパレータ 0 非反転入力 I2C バス

データ入出力 SSIO

データ入力－

P41/ CMP0P/

SCL/ SCK0


アナログコンパレータ 0 反転入力 I2C バス

クロック入出力 SSIO

クロック入出力－

P42/ AIN6/ RXD0/ SOUT0


逐次比較型 A/D コンバータ入力 UART0

データ入力 SSIO

データ出力－

P43/ AIN7/ TXD0/ PWM4/ TXD1


逐次比較型 A/D コンバータ入力 UART0

データ出力 PWM4 出力

UART1 データ出力

P44/ AIN8/

T0P4CK/ SIN0


逐次比較型 A/D コンバータ入力 PWM4 外部クロック入力

－ SSIO

データ入力－

P45/ AIN9/

T1P5CK/ SCK0


逐次比較型 A/D コンバータ入力 PWM5 外部クロック入力

－ SSIO


P46/ AIN10/

T16CK0/ SOUT0

I/O

入出力ポート逐次比較型 A/D コンバータ入力

PWM6 外部クロック入力タイマ 8，A 外部クロック入力

－ SSIO

データ出力－

P47/ AIN11/

T16CK1/ PWM5

I/O

入出力ポート逐次比較型 A/D コンバータ入力

PWM7 外部クロック入力タイマ 9，B 外部クロック入力

－ PWM5 出力－

【注意】 P40～P41をアナログコンパレータの入力，P42～P47を逐次比較型A/Dコンバータのアナログ入力として使用する場

合は，該当するポートをハイインピーダンス出力状態に設定してください。


FJUL620Q150B 19－3





P4CON R/W 8/16 00H

0F247H ポート 4 コントロールレジスタ 1 P4CON1 R/W 8 00H 0F248H ポート 4 モードレジスタ 0 P4MOD0

P4MOD R/W 8/16 00H

0F249H ポート 4 モードレジスタ 1 P4MOD1 R/W 8 00H


FJUL620Q150B 19－4








レジスタ（P4DIR）にて選択します。ビットの説明

· P47D～P40D（ビット 7～0） P47D～P40D は，出力モード時はポート 4 端子の出力値を設定するビットで，入力モード時はポート 4 の端子レ



P41D 説明


P42D 説明


P43D 説明


P44D 説明


P45D 説明



FJUL620Q150B 19－5

P46D 説明


P47D 説明


【注意】






FJUL620Q150B 19－6






ビットの説明

· P47DIR～P40DIR（ビット 7～0） P47DIR～P40DIR は，ポート 4 端子の入出力モードを選択するビットです。

P40DIR 説明


P41DIR 説明


P42DIR 説明


P43DIR 説明


P44DIR 説明


P45DIR 説明


P46DIR 説明


P47DIR 説明



FJUL620Q150B 19－7








P4CON0，P4CON1 は，ポート 4 端子の出力状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と入

力モード時で異なります。出力と入力は P4DIR レジスタで選択します。ビットの説明



付き入力，プルアップ抵抗付き入力を選択するビットです。







FJUL620Q150B 19－8














FJUL620Q150B 19－9









ビットの説明



0 0 汎用入出力モード（初期値） 0 1 I2C バスデータ入出力端子（SDA） 1 0 SSIO データ入力端子（SIN0） 1 1 使用禁止



P41MD1 P41MD0 説明 0 0 汎用入出力モード（初期値） 0 1 I2C バスクロック入出力端子（SCL） 1 0 SSIO クロック入出力端子（SCK0） 1 1 使用禁止



P42MD1 P42MD0 説明 0 0 汎用入出力モード（初期値） 0 1 UART0 データ入力端子（RXD0） 1 0 SSIO データ出力端子（SOUT0） 1 1 使用禁止


FJUL620Q150B 19－10

· P43MD1，P43MD0（ビット 3） P43MD1，P43MD0 は，P43 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。


0 0 汎用入出力モード（初期値） 0 1 UART0 データ出力端子（TXD0） 1 0 PWM4 出力端子（PWM4） 1 1 UART1 データ出力端子（TXD1）



P44MD1 P44MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 SSIO データ入力端子（SIN0） 1 1 使用禁止



P45MD1 P45MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 SSIO クロック入出力端子（SCK0） 1 1 使用禁止



P46MD1 P46MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 SSIO データ出力端子（SOUT0） 1 1 使用禁止



P47MD1 P47MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 PWM5 出力端子（PWM5） 1 1 使用禁止

【注意】

“使用禁止”に設定しかつ出力モードが選択されている場合（ポート 4 コントロールレジスタで選択），ポート 4 の出力端子状態は，ポートデータレジスタ P4D のデータに関わらず以下のように固定されます。ハイインピーダンス出力選択時：出力端子はハイインピーダンス Pch オープンドレイン出力選択時：出力端子はハイインピーダンス Nch オープンドレイン出力選択時：出力端子は“L”固定 CMOS 出力選択時：出力端子は“L”固定


FJUL620Q150B 19－11

19.3 動作説明



す。入力モード時は，ポート 4 コントロールレジスタ 0，1（P4CON0，P4CON1）を設定して，ハイインピーダンス入力モード，

プルダウン抵抗付き入力モード，プルアップ抵抗付き入力モードのいずれかを選択します。システムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。出力モード時には，ポート 4 データレジスタ（P4D）に設定した値により，ポート 4 各端子に“L”レベルもしくは“H”レベル

が出力されます。入力モード時には，ポート 4 データレジスタ（P4D）を用いて，ポート 4 各端子の入力レベルを読み出すことができます。

19.3.2 2 次機能，3 次機能，4 次機能ポート 4 には，2 次機能，3 次機能，4 次機能として PWM 出力（PWM4，PWM5），UART 用端子（RXD0，TXD0，

TXD1），同期式シリアルポート用端子（SIN0，SCK0，SOUT0），および I2C バス・インタフェース用端子（SDA，SCL）が

割り付けられています。ポート 4 モードレジスタ（P4MOD0，P4MOD1）の P47MD0～P40MD0，P47MD1～P40MD1 ビッ

トを設定することで，各 2 次機能モード 3 次機能モード 4 次機能モードとして使用できます。【注意】 P42～P47 は逐次比較型 A/D コンバータの入力，P40～P41 はアナログコンパレータの入力に割り当てられています。

逐次比較型 A/D コンバータのアナログ入力，アナログコンパレータ入力として使用する場合は，該当するポートをハイ

インピーダンス出力状態に設定してください。

第 20 章ポート５


FJUL620Q150B 20－1

20 ポート 5

20.1 概要

本 LSI は，8 ビットの入出力ポートのポート 5（P50～P57）*を内蔵しています。ポート 5 は 2 次機能，3 次機能および 4 次機能として，I2C バス・インタフェース用端子（SCL，SDA），PWM 出力（PWM6，

PWM7），UART 用端子（RXD0，TXD0，RXD1，TXD1），同期式シリアルポート用端子（SIN0，SCK0，SOUT0）が使用

できます。 I2C バス・インタフェースについては「第 14 章 I2C バス・インタフェース」，PWM については「第 11 章 PWM」， UART については「第 13 章 UART」，同期式シリアルポートについては「第 12 章同期式シリアルポート」を参照してください。 * ML620Q151B/ML620Q152B/ML620Q153B は，4 ビットの入出力ポート（P54～P57）を内蔵しています。


20.1.1 特長



可能。 · 2 次機能，3 次機能および 4 次機能として，I2C バス・インタフェース用端子（SCL，SDA），PWM 出力

（PWM6，PWM7），UART 用端子（RXD0，TXD0，RXD1，TXD1），同期式シリアルポート用端子（SIN0，SCK0，

SOUT0）が使用可能。




データバス

P50～P57

P5DIR P5MOD0, 1 P5CON0, 1

VDD

VDD

VSS

VSS

8 Port5 Output

Controller

P5D

VDD

VSS


8 I2C バス入力（SDA, SCL） UART 入出力（RXD0, RXD1） SSIO 入力（SIN0, SCK0）

UART 出力（TXD0, TXD1） SSIO 出力（SCK0, SOUT0） PWM 出力（PWM6, PWM7）


FJUL620Q150B 20－2

20.1.3 端子一覧

端子名入出力 1 次機能 2 次機能 3 次機能 4 次機能 P50/ SDA/ SIN0

I/O 入出力ポート I2C バス

データ入出力

（SDA）

SSIO データ入力

－

P51/ SCL/ SCK0


クロック入出力

（SCL）

SSIO クロック入出力

－

P52/ RXD1/ SOUT0

I/O 入出力ポート UART1

データ入力 SSIO

データ出力－

P53/ TXD1/ PWM6


データ出力 PWM6 出力－

P54/ RXD0


データ入力－－

P55/ TXD0/ SIN0/ TXD1


データ出力 SSIO

データ入力 UART1

データ出力

P56/ SCK0

I/O 入出力ポート－ SSIO


P57/ SOUT0/ PWM7

I/O 入出力ポート－ SSIO

データ出力 PWM7 出力


FJUL620Q150B 20－3





P5CON R/W 8/16 00H


P5MOD R/W 8/16 00H



FJUL620Q150B 20－4








レジスタ（P5DIR）にて選択します。ビットの説明

· P57D～P50D（ビット 7～0） P57D～P50D は，出力モード時はポート 5 端子の出力値を設定するビットで，入力モード時はポート 5 の端子レ

ベルを読み出すビットです。

P50D 説明 0 P50 端子の出力または入力レベルが“L”レベル 1 P50 端子の出力または入力レベルが“H”レベル

P51D 説明


P52D 説明


P53D 説明


P54D 説明


P55D 説明



FJUL620Q150B 20－5

P56D 説明


P57D 説明


【注意】






FJUL620Q150B 20－6






ビットの説明


P50DIR 説明


P51DIR 説明


P52DIR 説明


P53DIR 説明


P54DIR 説明


P55DIR 説明


P56DIR 説明


P57DIR 説明



FJUL620Q150B 20－7








P5CON0，P5CON1 は，ポート 5 端子の出力状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と入


· P57C1～P50C1，P57C0～P50C0 （ビット 7～0） P57C1～P50C1，P57C0～P50C0 は，出力モード時にはハイインピーダンス出力*，Pch オープンドレイン出力，


付き入力，プルアップ抵抗付き入力を選択するビットです。 * ハイインピーダンス出力とは“H”レベル出力と“L”レベル出力の両方がオフになっている状態です。






FJUL620Q150B 20－8














FJUL620Q150B 20－9









ビットの説明



0 0 汎用入出力モード（初期値） 0 1 I2C バスデータ入出力端子（SDA） 1 0 SSIO データ入力端子（SIN0） 1 1 使用禁止



P51MD1 P51MD0 説明 0 0 汎用入出力モード（初期値） 0 1 I2C バスクロック入出力端子（SCL） 1 0 SSIO クロック入出力端子（SCK0） 1 1 使用禁止



P52MD1 P52MD0 説明 0 0 汎用入出力モード（初期値） 0 1 UART1 データ入力端子（RXD1） 1 0 SSIO データ出力端子（SOUT0） 1 1 使用禁止


FJUL620Q150B 20－10



0 0 汎用入出力モード（初期値） 0 1 UART1 データ出力端子（TXD1） 1 0 PWM6 出力端子（PWM6） 1 1 使用禁止



P54MD1 P54MD0 説明 0 0 汎用入出力モード（初期値） 0 1 UART0 データ入力端子（RXD0） 1 0 使用禁止 1 1 使用禁止


P55MD1，P55MD0 は，P55 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。

P55MD1 P55MD0 説明 0 0 汎用入出力モード（初期値） 0 1 UART0 データ出力端子（TXD0） 1 0 SSIO データ入力端子（SIN0） 1 1 UART1 データ出力端子（TXD1）



P56MD1 P56MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 SSIO クロック入出力端子（SCK0） 1 1 使用禁止



P57MD1 P57MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 SSIO データ出力端子（SOUT0） 1 1 PWM7 出力端子（PWM7）

【注意】

“使用禁止”に設定しかつ出力モードが選択されている場合（ポート 5 コントロールレジスタで選択），ポート 5 の出力端子状態は，ポートデータレジスタ P5D のデータに関わらず以下のように固定されます。

ハイインピーダンス出力選択時：出力端子はハイインピーダンス Pch オープンドレイン出力選択時：出力端子はハイインピーダンス Nch オープンドレイン出力選択時：出力端子は“L”固定 CMOS 出力選択時：出力端子は“L”固定


FJUL620Q150B 20－11

20.3 動作説明






20.3.2 2 次機能，3 次機能，4 次機能ポート 5 には，2 次機能，3 次機能，4 次機能として I2C バス・インタフェース用端子（SDA，SCL），PWM 出力（PWM6，

PWM7），UART 用端子（RXD0，TXD0，RXD1，TXD1），および同期式シリアルポート用端子（SIN0，SCK0，SOUT0）

が割り付けられています。ポート 5 モードレジスタ（P5MOD0，P5MOD1）の P57MD0～P50MD0，P57MD1～P50MD1ビットを設定することで，各 2 次機能モード 3 次機能モード 4 次機能モードとして使用できます。



FJUL620Q150B 21－1

21 ポート 6

21.1 概要

本 LSI は，8 ビットの入出力ポートのポート 6（P60～P67）*を内蔵しています。ポート 6 は 2 次機能，3 次機能および 4 次機能として，低速クロック（LSCLK）出力，高速クロック（OUTCLK）出力， I2C バス・インタフェース用端子（SCL，SDA），PWM 出力（PWM4，PWM5，PWM6，PWM7），タイマアウト

（TMHAOUT，TMHBOUT）が使用できます。クロック出力機能については「第 6 章クロック発生回路」，I2C バス・インタフェースについては「第 14 章 I2C バス・イン

タフェース」，PWM については「第 11 章 PWM」，タイマアウトについては「第 9 章 16 ビットタイマ」を参照してくださ

い。 * ML620Q151B/ML620Q152B/ML620Q153B は，4 ビットの入出力ポート（P60～P63）を内蔵しています。


21.1.1 特長



可能。 · 2 次機能，3 次機能，および 4 次機能として低速クロック（LSCLK）出力，高速クロック（OUTCLK）出力，I2C バス・

インタフェース用端子（SCL，SDA），PWM 出力（PWM4，PWM5，PWM6，PWM7），タイマアウト（TMHAOUT，

TMHBOUT）が使用可能。 · P62 端子は PWM4，PWM5 の外部入力端子（PW45EV1）として使用可能。 · P63 端子は PWM6，PWM7 の外部入力端子（PW67EV1）として使用可能。

21.1.2 構成


P6D ：ポート 6 データレジスタ P6DIR ：ポート 6 ディレクションレジスタ P6CON0 ：ポート 6 コントロールレジスタ 0 P6CON1 ：ポート 6 コントロールレジスタ 1 P6MOD0 ：ポート 6 モードレジスタ 0


データバス

P60～P67

P6DIR P6MOD0

P6CON0, 1

VDD

VDD

VSS

VSS

8 Port6 Output

Controller

P6D

VDD

VSS


8

タイマアウト（TMHAOUT, TMHBOUT） PWM 出力（PWM4, PWM5, PWM6, PWM7） I2C バス出力（SDA, SCL）クロック出力（LSCLK, OUTCLK）

I2C バス入力（SDA, SCL） PWM 外部入力（PW45EV1, PW67EV1）


FJUL620Q150B 21－2

21.1.3 端子一覧

端子名入出力 1 次機能 2 次機能 3 次機能 4 次機能 P60/ SDA/

TMHAOUT/ PWM6


データ入出力

（SDA）

タイマ A アウト（TMHAOUT）

PWM6 出力

P61/ SCL/

TMHBOUT/ PWM7


クロック入出力

（SCL）

タイマ B アウト

（TMHBOUT） PWM7 出力

P62/ PW45EV1


PW45EV1 入力－－－

P63/ PW67EV1


PW67EV1 入力－－－

P64/ PWM4

I/O 入出力ポート－ PWM4 出力－

P65/ LSCLK/ PWM5

I/O 入出力ポート LSCLK PWM5 出力－

P66/ OUTCLK/

PWM6 I/O 入出力ポート OUTCLK PWM6 出力－

P67 I/O 入出力ポート－－－


FJUL620Q150B 21－3





P6CON R/W 8/16 00H


P6MOD R/W 8/16 00H



FJUL620Q150B 21－4













P61D 説明


P62D 説明


P63D 説明


P64D 説明


P65D 説明



FJUL620Q150B 21－5

P66D 説明


P67D 説明


【注意】






FJUL620Q150B 21－6






ビットの説明


P60DIR 説明


P61DIR 説明


P62DIR 説明


P63DIR 説明


P64DIR 説明


P65DIR 説明


P66DIR 説明


P67DIR 説明



FJUL620Q150B 21－7








P6CON0，P6CON1 は，ポート 6 端子の特性状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と入











FJUL620Q150B 21－8














FJUL620Q150B 21－9








P6MOD0，P6MOD1 は，ポート 6 の 1 次機能，2 次機能，3 次機能，4 次機能を選択する特殊機能レジスタ（SFR）で

す。

ビットの説明 · P60MD1，P60MD0（ビット 0）


P60MD1 P60MD0 説明 0 0 汎用入出力モード（初期値） 0 1 I2C バスデータ入出力端子（SDA） 1 0 タイマ A アウト出力機能（TMHAOUT） 1 1 PWM6 出力端子（PWM6）



P61MD1 P61MD0 説明 0 0 汎用入出力モード（初期値） 0 1 I2C バスクロック入出力端子（SCL） 1 0 タイマ B アウト出力機能（TMHBOUT） 1 1 PWM7 出力端子（PWM7）



P62MD1 P62MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 使用禁止 1 1 使用禁止


FJUL620Q150B 21－10






P64MD1 P64MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 PWM4 出力端子（PWM4） 1 1 使用禁止



P65MD1 P65MD0 説明 0 0 汎用入出力モード（初期値） 0 1 低速クロック（LSCLK）出力機能 1 0 PWM5 出力端子（PWM5） 1 1 使用禁止



P66MD1 P66MD0 説明 0 0 汎用入出力モード（初期値） 0 1 高速クロック（OUTCLK）出力機能 1 0 PWM6 出力端子（PWM6） 1 1 使用禁止




【注意】 “使用禁止”に設定しかつ出力モードが選択されている場合（ポート 6 コントロールレジスタで選択），ポート 6 の出力端子状態は，ポートデータレジスタ P6D のデータに関わらず以下のように固定されます。ハイインピーダンス出力選択時：出力端子はハイインピーダンス Pch オープンドレイン出力選択時：出力端子はハイインピーダンス Nch オープンドレイン出力選択時：出力端子は“L”固定 CMOS 出力選択時：出力端子は“L”固定


FJUL620Q150B 21－11

21.3 動作説明






21.3.2 2 次機能，3 次機能，4 次機能ポート 6 には，2 次機能，3 次機能，および 4 次機能として，I2C バス・インタフェース用端子（SDA，SCL），タイマアウト

（TMHAOUT，TMHBOUT），PWM 出力（PWM4，PWM5，PWM6，PWM7），低速クロック（LSCLK）出力，高速クロッ

ク（OUTCLK）が割り付けられています。ポート 6 モードレジスタ（P6MOD0，P6MOD1）の P66MD0～P64MD0，

P66MD1～P64MD1，P61MD0～P60MD0，P61MD1～P60MD1 ビットを設定することで，各 2 次機能，3 次機能，およ

び 4 次機能モードとして使用できます。



FJUL620Q150B 22－1

22 ポート 7

22.1 概要

本 LSI は，5 ビットの入出力ポートのポート 7（P70～P74）*を内蔵しています。ポート 7 は 2 次機能，3 次機能，4 次機能として，PWM 出力（PWM6，PWM7），UART0，1 用端子（TXD0，RXD1，

TXD1），同期式シリアルポート用端子（SCK0，SIN0，SOUT0）が使用できます。 PWM については「第 11 章 PWM」，UART については「第 13 章 UART」，同期式シリアルポートについては「第 12章同期式シリアルポート」を参照してください。 *ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B はポート 7 は内蔵していません。



可能。 · 2 次機能，3 次機能，4 次機能として，PWM 出力（PWM6，PWM7），UART0，1 用端子（TXD0，RXD1，TXD1），

同期式シリアルポート用端子（SCK0，SIN0，SOUT0）が選択可能。

22.1.2 構成




データバス

P70～P74


VDD

VDD

VSS

VSS

5 Port7 Output

Controller P7D

VDD

VSS


5

UART 出力（TXD0, TXD1） SSIO 出力（SCK0, SOUT0） PWM 出力（PWM6, PWM7）

UART 入出力（RXD1） SSIO 入力（SIN0, SCK0）


FJUL620Q150B 22－2

22.1.3 端子一覧

端子名入出力 1 次機能 2 次機能 3 次機能 4 次機能 P70/

PWM6 I/O 入出力ポート－ PWM6 出力－

P71/ PWM7

I/O 入出力ポート－ PWM7 出力－

P72/ RXD1/ SIN0

I/O 入出力ポート UART1 データ入力 SSIO データ入力－

P73/ TXD1/ SCK0/ TXD0

I/O 入出力ポート UART1 データ出力 SSIO クロック入出力 UART0 データ出力

P74/ SOUT0

I/O 入出力ポート－ SSIO データ出力－


FJUL620Q150B 22－3




0F26EH ポート 7 データレジスタ P7D － R/W 8 00H 0F26FH ポート 7 ディレクションレジスタ P7DIR － R/W 8 00H 0F270H ポート 7 コントロールレジスタ 0 P7CON0

P7CON R/W 8/16 00H


P7MOD R/W 8/16 00H



FJUL620Q150B 22－4



7 6 5 4 3 2 1 0 P7D ― ― ― P74D P73D P72D P71D P70D

R/W ― ― ― R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0









P71D 説明


P72D 説明


P73D 説明


P74D 説明


【注意】






FJUL620Q150B 22－5



7 6 5 4 3 2 1 0 P7DIR ― ― ― P74DIR P73DIR P72DIR P71DIR P70DIR



ビットの説明


P70DIR 説明


P71DIR 説明


P72DIR 説明


P73DIR 説明


P74DIR 説明



FJUL620Q150B 22－6



7 6 5 4 3 2 1 0 P7CON0 ― ― ― P74C0 P73C0 P72C0 P71C0 P70C0



7 6 5 4 3 2 1 0 P7CON1 ― ― ― P74C1 P73C1 P72C1 P71C1 P70C1





付き入力，プルアップ抵抗付き入力を選択するビットです







FJUL620Q150B 22－7








FJUL620Q150B 22－8


アドレス：0F272 H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 P7MOD0 ― ― ― P74MD0 P73MD0 P72MD0 P71MD0 P70MD0



7 6 5 4 3 2 1 0 P7MOD1 ― ― ― P74MD1 P73MD1 P72MD1 P71MD1 P70MD1



ビットの説明

· P70MD1，P70MD0（ビット 0） P70MD1，P70MD0 は，P70 端子の 1 次機能，3 次機能を選択するビットです。


0 0 汎用出力ポート機能（初期値） 0 1 使用禁止 1 0 PWM6 出力端子（PWM6） 1 1 使用禁止



P71MD1 P71MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 使用禁止 1 0 PWM7 出力端子（PWM7） 1 1 使用禁止



P72MD1 P72MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 UART1 データ入力端子（RXD1） 1 0 SSIO データ入力端子（SIN0） 1 1 使用禁止


FJUL620Q150B 22－9

· P73MD1，P73MD0（ビット 3） P73MD1，P73MD0 は，P73 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。


0 0 汎用出力ポート機能（初期値） 0 1 UART1 データ出力端子（TXD1） 1 0 SSIO クロック入出力端子（SCK0） 1 1 UART0 データ出力端子（TXD0）



P74MD1 P74MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 使用禁止 1 0 SSIO データ出力端子（SOUT0） 1 1 使用禁止



FJUL620Q150B 22－10

22.3 動作説明






22.3.2 2 次機能，3 次機能，4 次機能ポート 7 には，2 次機能，3 次機能，および 4 次機能として，PWM 出力（PWM6，PWM7），UART0，1 用端子（TXD0，

RXD1，TXD1），同期式シリアルポート用端子（SCK0，SIN0，SOUT0）が割り付けられています。ポート 7 モードレジスタ

（P7MOD0，P7MOD1）の P74MD0～P70MD0，P74MD1～P70MD1 ビットを設定することで，各 2 次機能モード，3 次機

能モード，および 4 次機能モードとして使用できます。



FJUL620Q150B 23－1

23 ポート 8

23.1 概要

本 LSI は，8 ビットの入出力ポートのポート 8（P80～P87）を内蔵しています。ポート 8 は 2 次機能，3 次機能として，I2C バス・インタフェース用端子（SDA，SCL），PWM 出力（PWM4，PWM5），

UART0，1 用端子（TXD0，RXD0，TXD1，RXD1），同期式シリアルポート用端子（SCK0，SIN0，SOUT0）が使用でき

ます。 I2C バス・インタフェースについては「第 14 章 I2C バス・インタフェース」，PWM については「第 11 章 PWM」，UARTについては「第 13 章 UART」，同期式シリアルポートについては「第 12 章同期式シリアルポート」を参照してくださ

い。



可能。 · 2 次機能，3 次機能として，I2C バス・インタフェース用端子（SDA，SCL），PWM 出力（PWM4，PWM5），UART0，

1 用端子（TXD0，RXD0，TXD1，RXD1），同期式シリアルポート用端子（SCK0，SIN0，SOUT0）が選択可能。

23.1.2 構成




データバス

P80～P87


VDD

VDD

VSS

VSS

8 Port8 Output

Controller P8D

VDD

VSS


8

I2C バス出力（SDA, SCL） UART 出力（TXD0, TXD1） SSIO 出力（SCK0, SOUT0） PWM 出力（PWM4, PWM5）

I2C バス入力（SDA, SCL） UART 入出力（RXD0, RXD1） SSIO 入力（SIN0, SCK0）


FJUL620Q150B 23－2

23.1.3 端子一覧

端子名入出力 1 次機能 2 次機能 3 次機能 P80/ SDA/ SIN0


データ入出力（SDA）

SSIO データ入力

P81/ SCL/ SCK0


クロック入出力（SCL）

SSIO クロック入出力

P82/ SOUT0

I/O 入出力ポート－ SSIO データ出力

P83/ PWM5

I/O 入出力ポート－ PWM5 出力

P84/ RXD1/ SIN0

I/O 入出力ポート UART1 データ入力 SSIO データ入力

P85/ TXD1/ SCK0

I/O 入出力ポート UART1 データ出力 SSIO クロック入出力

P86/ RXD0/ SOUT0

I/O 入出力ポート UART0 データ入力 SSIO データ出力

P87/ TXD0/ PWM4

I/O 入出力ポート UART0 データ出力 PWM4 出力


FJUL620Q150B 23－3




0F27CH ポート 8 データレジスタ P8D － R/W 8 00H 0F27DH ポート 8 ディレクションレジスタ P8DIR － R/W 8 00H 0F27EH ポート 8 コントロールレジスタ 0 P8CON0

P8CON R/W 8/16 00H

0F27FH ポート 8 コントロールレジスタ 1 P8CON1 R/W 8 00H 0F280H ポート 8 モードレジスタ 0 P8MOD0

P8MOD R/W 8/16 00H



FJUL620Q150B 23－4


アドレス：0F27CH アクセス：R/W アクセスサイズ：8 ビット初期値：00H











P81D 説明


P82D 説明


P83D 説明


P84D 説明


P85D 説明



FJUL620Q150B 23－5

P86D 説明


P87D 説明


【注意】






FJUL620Q150B 23－6






ビットの説明


P80DIR 説明


P81DIR 説明


P82DIR 説明


P83DIR 説明


P84DIR 説明


P85DIR 説明


P86DIR 説明


P87DIR 説明



FJUL620Q150B 23－7


アドレス：0F27EH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H
















FJUL620Q150B 23－8














FJUL620Q150B 23－9








P8MOD0，P8MOD1 は，ポート 8 の 1 次機能，2 次機能，3 次機能を選択する特殊機能レジスタ（SFR）です。

ビットの説明



0 0 汎用出力ポート機能（初期値） 0 1 I2C バスデータ入出力（SDA） 1 0 SSIO データ入力端子（SIN0） 1 1 使用禁止



P81MD1 P81MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 I2C バスクロック入出力（SCL） 1 0 SSIO 同期クロック入出力端子（SCK0） 1 1 使用禁止



P82MD1 P82MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 使用禁止 1 0 SSIO データ出力端子（SOUT0） 1 1 使用禁止


FJUL620Q150B 23－10

· P83MD1，P83MD0（ビット 3） P83MD1，P83MD0 は，P83 端子の 1 次機能，3 次機能を選択するビットです。


0 0 汎用出力ポート機能（初期値） 0 1 使用禁止 1 0 PWM5 出力端子（PWM5） 1 1 使用禁止



P84MD1 P84MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 UART1 データ入力端子（RXD1） 1 0 SSIO データ入力端子（SIN0） 1 1 使用禁止



P85MD1 P85MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 UART1 データ出力（TXD1） 1 0 SSIO 同期クロック入出力端子（SCK0） 1 1 使用禁止



P86MD1 P86MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 UART0 データ入力端子（RXD0） 1 0 SSIO データ出力端子（SOUT0） 1 1 使用禁止



P87MD1 P87MD0 説明 0 0 汎用出力ポート機能（初期値） 0 1 UART0 データ出力（TXD0） 1 0 PWM4 出力端子（PWM4） 1 1 使用禁止



FJUL620Q150B 23－11

23.3 動作説明






23.3.2 2 次機能，3 次機能ポート 8 には，2 次機能，および 3 次機能として，I2C バス・インタフェース用端子（SDA，SCL），PWM 出力（PWM4，

PWM5），UART0，1 用端子（TXD0，RXD0，TXD1，RXD1），同期式シリアルポート用端子（SCK0，SIN0，SOUT0）が

割り付けられています。ポート 8 モードレジスタ（P8MOD0，P8MOD1）の P87MD0～P80MD0，P87MD1～P80MD1 ビッ

トを設定することで，各 2 次機能モード，および 3 次機能モードとして使用できます。

第 24 章逐次比較型 A/D コンバータ

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 24 章逐次比較型 A/D コンバータ

FJUL620Q150B 24－1

24 逐次比較型 A/D コンバータ（SA-ADC）

24.1 概要

本 LSI は，逐次比較型 A/D コンバータ（SA-ADC : Succesive Approximation type A-D Converter）を 12 チャネル内蔵し

ています。逐次比較型 A/D コンバータは，ブロックコントロールレジスタ 4（BLKCON4）の DSAD ビットが“0”の場合，かつ高速クロ

ックの発振が許可されている場合のみ動作します。DSAD ビットが“1”の場合には逐次比較型 A/D コンバータの各機能

はリセット状態となります。ブロックコントロールレジスタについては，「第 4 章 MCU 制御機能」を参照してください。

24.1.1 特長サンプル・ホールド内蔵 10 ビット逐次比較型 A/D コンバータ 12 チャネルのアナログ入力端子を選択可能変換時間：約 13.5μs /ch／約 43μs /ch （PLL 発振モード時）連続変換／1 回変換選択可能

24.1.2 構成

図 24-1 に SA-ADC の構成を示します。

SADRnL ：SA-ADC リザルトレジスタ nL SADRnH ：SA-ADC リザルトレジスタ nH SADCON0 ：SA-ADC コントロールレジスタ 0 SADCON1 ：SA-ADC コントロールレジスタ 1 SADMOD0 ：SA-ADC モードレジスタ 0 SADMOD1 ：SA-ADC モードレジスタ 1

図 24-1 SA-ADC の構成

SADCON0, SADCON1 SADMOD0, SADMOD1

10 ビット逐次比較型

A/D 変換回路

8

データバス

P30/AIN0

VSS VREF VDD

OSCLK

SADRnL SADRnH

アナログセレクタ

SADINT

P35/AIN5 to

P42/AIN6

P47/AIN11 to

n=0 to 9, A, B


FJUL620Q150B 24－2

24.1.3 端子一覧

端子名入出力機能 VDD －逐次比較型 A/D コンバータ用プラス側電源端子 VREF －逐次比較型 A/D コンバータ用リファレンス電源端子 VSS －逐次比較型 A/D コンバータ用マイナス側電源端子

P30/AIN0 O 逐次比較型 A/D コンバータ入力端子 0 P31/AIN1 O 逐次比較型 A/D コンバータ入力端子 1 P32/AIN2 O 逐次比較型 A/D コンバータ入力端子 2 P33/AIN3 O 逐次比較型 A/D コンバータ入力端子 3 P34/AIN4 O 逐次比較型 A/D コンバータ入力端子 4 P35/AIN5 O 逐次比較型 A/D コンバータ入力端子 5 P42/AIN6 O 逐次比較型 A/D コンバータ入力端子 6 P43/AIN7 O 逐次比較型 A/D コンバータ入力端子 7 P44/AIN8 O 逐次比較型 A/D コンバータ入力端子 8 P45/AIN9 O 逐次比較型 A/D コンバータ入力端子 9

P46/AIN10 O 逐次比較型 A/D コンバータ入力端子 10 P47/AIN11 O 逐次比較型 A/D コンバータ入力端子 11

【注意】 P30～P35，P42～P47を逐次比較型A/D コンバータのアナログ入力として使用する場合は，該当するポートをハイイ

ンピーダンス出力状態に設定してください。


FJUL620Q150B 24－3




0F8D0H SA-ADC リザルトレジスタ 0L SADR0L SADR0

R 8/16 00H 0F8D1H SA-ADC リザルトレジスタ 0H SADR0H R 8 00H 0F8D2H SA-ADC リザルトレジスタ 1L SADR1L

SADR1 R 8/16 00H

0F8D3H SA-ADC リザルトレジスタ 1H SADR1H R 8 00H 0F8D4H SA-ADC リザルトレジスタ 2L SADR2L

SADR2 R 8/16 00H


SADR3 R 8/16 00H


SADR4 R 8/16 00H

0F8D9H SA-ADC リザルトレジスタ 4H SADR4H R 8 00H 0F8DAH SA-ADC リザルトレジスタ 5L SADR5L

SADR5 R 8/16 00H

0F8DBH SA-ADC リザルトレジスタ 5H SADR5H R 8 00H 0F8DCH SA-ADC リザルトレジスタ 6L SADR6L

SADR6 R 8/16 00H

0F8DDH SA-ADC リザルトレジスタ 6H SADR6H R 8 00H 0F8DEH SA-ADC リザルトレジスタ 7L SADR7L

SADR7 R 8/16 00H

0F8DFH SA-ADC リザルトレジスタ 7H SADR7H R 8 00H 0F8E0H SA-ADC リザルトレジスタ 8L SADR8L

SADR8 R 8/16 00H

0F8E1H SA-ADC リザルトレジスタ 8H SADR8H R 8 00H 0F8E2H SA-ADC リザルトレジスタ 9L SADR9L

SADR9 R 8/16 00H

0F8E3H SA-ADC リザルトレジスタ 9H SADR9H R 8 00H 0F8E4H SA-ADC リザルトレジスタ AL SADRAL

SADRA R 8/16 00H

0F8E5H SA-ADC リザルトレジスタ AH SADRAH R 8 00H 0F8E6H SA-ADC リザルトレジスタ BL SADRBL

SADRB R 8/16 00H

0F8E7H SA-ADC リザルトレジスタ BH SADRBH R 8 00H 0F8F0H SA-ADC コントロールレジスタ 0 SADCON0

SADCON R/W 8/16 00H

0F8F1H SA-ADC コントロールレジスタ 1 SADCON1 R/W 8 00H 0F8F2H SA-ADC モードレジスタ 0 SADMOD0

SADMOD R/W 8/16 00H

0F8F3H SA-ADC モードレジスタ 1 SADMOD1 R/W 8 00H


FJUL620Q150B 24－4

24.2.2 SA-ADC リザルトレジスタ 0L（SADR0L）

アドレス：0F8D0H アクセス：R アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 SADR0L SAR03 SAR02 －* －* －－－－ R/W R R －－－－－－

初期値 0 0 0 0 0 0 0 0 SADR0L は，チャネル 0 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR0L は，A/D 変換終了後に更新されます。

ビットの説明

• SAR03～SAR02（ビット 7～6）チャネル 0 の A/D 変換結果（10 ビット）のビット 1 からビット 0 を格納します。

* ビット 4，ビット 5 の A/D 変換後の読み出し値は不定です。

24.2.3 SA-ADC リザルトレジスタ 0H（SADR0H）アドレス：0F8D1H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SADR0H SAR0B SAR0A SAR09 SAR08 SAR07 SAR06 SAR05 SAR04 R/W R R R R R R R R

初期値 0 0 0 0 0 0 0 0 SADR0H は，チャネル 0 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR0H は，A/D 変換終了後に更新されます。ビットの説明

• SAR0B～SAR04（ビット 7～0）チャネル 0 の A/D 変換結果（10 ビット）のビット 9 からビット 2 を格納します。


FJUL620Q150B 24－5




初期値 0 0 0 0 0 0 0 0 SADR1L は，チャネル１の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR1L は，A/D 変換終了後に更新されます。ビットの説明




7 6 5 4 3 2 1 0 SADR1H SAR1B SAR1A SAR19 SAR18 SAR17 SAR16 SAR15 SAR14

R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

SADR1H は，チャネル１の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR1H は，A/D 変換終了後に更新されます。ビットの説明



FJUL620Q150B 24－6




初期値 0 0 0 0 0 0 0 0 SADR2L は，チャネル 2 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR2L は，A/D 変換終了後に更新されます。ビットの説明





R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

SADR2H は，チャネル 2 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR2H は，A/D 変換終了後に更新されます。ビットの説明



FJUL620Q150B 24－7







24.2.9 SA-ADC リザルトレジスタ 3H（SADR3H）

アドレス：0F8D7H アクセス：R アクセスサイズ：8 ビット初期値：00H


R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0




FJUL620Q150B 24－8










R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0




FJUL620Q150B 24－9


アドレス：0F8DAH アクセス：R アクセスサイズ：8/16 ビット初期値：00H






アドレス：0F8DBH アクセス：R アクセスサイズ：8 ビット初期値：00H


R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0




FJUL620Q150B 24－10


アドレス：0F8DCH アクセス：R アクセスサイズ：8/16 ビット初期値：00H






アドレス：0F8DDH アクセス：R アクセスサイズ：8 ビット初期値：00H


R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0




FJUL620Q150B 24－11


アドレス：0F8DEH アクセス：R アクセスサイズ：8/16 ビット初期値：00H






アドレス：0F8DFH アクセス：R アクセスサイズ：8 ビット初期値：00H


R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0




FJUL620Q150B 24－12


アドレス：0F8E0H アクセス：R アクセスサイズ：8/16 ビット初期値：00H






アドレス：0F8E1H アクセス：R アクセスサイズ：8 ビット初期値：00H


R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0




FJUL620Q150B 24－13










R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0




FJUL620Q150B 24－14

24.2.22 SA-ADC リザルトレジスタ AL（SADRAL）


7 6 5 4 3 2 1 0 SADRAL SARA3 SARA2 －* －* －－－－ R/W R R －－－－－－

初期値 0 0 0 0 0 0 0 0 SADRAL は，チャネル A の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADRAL は，A/D 変換終了後に更新されます。ビットの説明

• SARA3～SARA2（ビット 7～6）チャネル A の A/D 変換結果（10 ビット）のビット 1 からビット 0 を格納します。


24.2.23 SA-ADC リザルトレジスタ AH（SADRAH）


7 6 5 4 3 2 1 0 SADRAH SARAB SARAA SARA9 SARA8 SARA7 SARA6 SARA5 SARA4

R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

SADRAH は，チャネル A の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADRAH は，A/D 変換終了後に更新されます。ビットの説明

• SARAB～SARA4（ビット 7～0）チャネル A の A/D 変換結果（10 ビット）のビット 9 からビット 2 を格納します。


FJUL620Q150B 24－15

24.2.24 SA-ADC リザルトレジスタ BL（SADRBL）


7 6 5 4 3 2 1 0 SADRBL SARB3 SARB2 －* －* －－－－ R/W R R －－－－－－

初期値 0 0 0 0 0 0 0 0 SADRBL は，チャネル B の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADRBL は，A/D 変換終了後に更新されます。ビットの説明

• SARB3～SARB2（ビット 7～6）チャネル B の A/D 変換結果（10 ビット）のビット 1 からビット 0 を格納します。


24.2.25 SA-ADC リザルトレジスタ BH（SADRBH）


7 6 5 4 3 2 1 0 SADRBH SARBB SARBA SARB9 SARB8 SARB7 SARB6 SARB5 SARB4

R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

SADRBH は，チャネル B の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADRBH は，A/D 変換終了後に更新されます。ビットの説明

• SARBB～SARB4（ビット 7～0）チャネル B の A/D 変換結果（10 ビット）のビット 9 からビット 2 を格納します。


FJUL620Q150B 24－16

24.2.26 SA-ADC コントロールレジスタ 0（SADCON0）

アドレス：0F8F0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 SADCON0 －－－－－－ SACK SALP R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0

SADCON0 は，SA-ADC の動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• SALP（ビット 0） A/D 変換を各チャネル 1 回のみ行って停止するか連続して行うかを選択するビットです。 “0”にすると，各チャネル 1 回のみ A/D 変換し，“1”にすると，SA-ADC モードレジスタ 0（SADMOD0）の設定に

従って連続して A/D 変換します。 SALP 説明

0 1 回のみ A/D 変換（初期値） 1 連続 A/D 変換

• SACK（ビット 1） 1 チャネルあたりの変換時間を選択するビットです。

SACK 説明

0 変換時間約 13.5µs/ch（PLL 発振モード時）／

約 16.0µs/ch（高速 RC 発振モード時）（初期値）

1 変換時間約 43µs/ch（PLL 発振モード時）／

約 44µs/ch（高速 RC 発振モード時）

【注意】 SA-ADC コントロールレジスタ 0 は変換開始する前に設定してください。 VREFが 2.2V 未満で A/D 変換を行う場合は SACK を”1”に設定してください。


FJUL620Q150B 24－17

24.2.27 SA-ADC コントロールレジスタ 1（SADCON1）


7 6 5 4 3 2 1 0 SADCON1 －－－－－－－ SARUN R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 SADCON1 は，SA-ADC の動作を制御する特殊機能レジスタ（SFR）です。

ビットの説明

• SARUN（ビット 0） SA-ADC の変換開始／停止を制御するビットです。 “1”にすると A/D 変換を開始し，“0”にすると A/D 変換を停止します。SADCON0 の SALP が“0”の場合，選択

された最も番号の大きなチャネルの A/D 変換が終了すると自動的に“0”になります。SALP が”1”の場合，A/D変換終了後ソフトウェアで”0”を設定してください。

SARUN 説明

0 変換停止（初期値） 1 変換開始

【注意】 SA-ADC は，周波数コントロールレジスタ（FCON1）の高速クロック（OSCLK）発振を許可した状態で使用してくだ

さい。 SA-ADC モードレジスタ 0，1（SADMOD0，1）の SACHB～SACH0 全てを“0”とした状態で，変換開始しないでくだ

さい。この状態で A/D 変換を開始した場合，SARUN は“0”のままで A/D 変換は開始されません。SA-ADC モード

レジスタ（SADMOD）の SACHB～SACH0 の設定を行ってから，変換開始してください。 A/D 変換中に高速クロックを停止すると消費電流が増大する可能性があります。高速クロックを停止する際および

STOP モードへ移行する際は A/D 変換を停止してください。


FJUL620Q150B 24－18

24.2.28 SA-ADC モードレジスタ 0（SADMOD0）


7 6 5 4 3 2 1 0 SADMOD0 SACH7 SACH6 SACH5 SACH4 SACH3 SACH2 SACH1 SACH0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

SADMOD0 は，A/D 変換するチャネルを選択する特殊機能レジスタ（SFR）です。

ビットの説明 SACH7～SACH0 は，A/D 変換するチャネルを選択するビットです。チャネル 1 とチャネル 0 ともに 1 とした場合，チャネル 0 の A/D 変換を行い，次にチャネル１の A/D 変換を行います。

• SACH0（ビット 0）

SACH0 説明 0 チャネル 0 停止（初期値） 1 チャネル 0 変換














FJUL620Q150B 24－19

• SACH7（ビット 7） SACH7 説明

0 チャネル 7 停止（初期値） 1 チャネル 7 変換

【注意】 SA-ADCモードレジスタ0，1（SADMOD0，1）のSACHB～SACH0全てを“0”とした状態で，変換開始しないでください。

この状態で A/D 変換を開始した場合，SARUN ビットは“0”のままで A/D 変換は開始されません。 SA-ADC モードレジスタ（SADMOD）の SACHB～SACH0 の設定を行ってから，変換開始してください。


FJUL620Q150B 24－20

24.2.29 SA-ADC モードレジスタ 1（SADMOD1）

アドレス：0F8F3H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SADMOD1 －－－－ SACHB SACHA SACH9 SACH8 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

SADMOD0 は，A/D 変換するチャネルを選択する特殊機能レジスタ（SFR）です。

ビットの説明 SACH8～SACHB は，A/D 変換するチャネルを選択するビットです。 • SACH8（ビット 0）




• SACHA（ビット 2）

SACHA 説明 0 チャネル A 停止（初期値） 1 チャネル A 変換

• SACHB（ビット 3）

SACHB 説明 0 チャネル B 停止（初期値） 1 チャネル B 変換

【注意】 SA-ADCモードレジスタ0，1（SADMOD0，1）のSACHB～SACH0全てを“0”とした状態で，変換開始しないでください。

この状態で A/D 変換を開始した場合，SARUN は“0”のままで A/D 変換は開始されません。SA-ADC モードレジスタ

（SADMOD）の SACHB～SACH0 の設定を行ってから，変換開始してください。


FJUL620Q150B 24－21

24.3 動作説明

24.3.1 A/D 変換チャネルの設定 SA-ADC モードレジスタ 0（SADMOD0）および SA-ADC モードレジスタ 1（SADMOD1）の設定によって，下表のように

A/D 変換動作を行い，A/D 変換結果が SA-ADC リザルトレジスタに格納されます。

SA-ADC モードレジスタ 0/1

SA-ADC リザルトレジスタ備考

SACHB ・・・ SACH2 SACH1 SACH0 SADRB ・・・ SADR2 SADR1 SADR0

0 0 0 0 0 設定禁止 0 0 0 0 1 AIN0 0 0 0 1 0 AIN1 0 0 0 1 1 AIN1 AIN0 0 0 1 0 0 AIN2 0 0 1 0 1 AIN2 AIN0 0 0 1 1 0 AIN2 AIN1 0 0 1 1 1 AIN2 AIN1 AIN0 1 0 0 0 0 AIN11 1 0 0 0 1 AIN11 AIN0 1 0 0 1 0 AIN11 AIN1 1 0 0 1 1 AIN11 AIN1 AIN0 1 0 1 0 0 AIN11 AIN2 1 0 1 0 1 AIN11 AIN2 AIN0 1 0 1 1 0 AIN11 AIN2 AIN1 1 0 1 1 1 AIN11 AIN2 AIN1 AIN0

斜線部のリザルトレジスタの値は変化しません。 SA-ADC モードレジスタ 0（SADMOD0）のビット 7（SACH7）～ビット 0（SACH0）および SA-ADC モードレジスタ 1（SADMOD1）のビット 3（SACHB）～ビット 0（SACH8）の全てのビットが“0”の状態で A/D 変換を開始しないでください。

この状態で A/D 変換を開始すると，SARUN ビットは“0”のままで A/D 変換は開始されません。SA-ADC モードレジスタ

0，1（SADMOD0，1）の SACHB～SACH0 の設定を行ってから，変換開始してください。図 24-2 に A/D 変換用の端子と変換範囲について示します。

図 24-2 A/D 変換用端子と変換範囲

10 ビット逐次比較型

A/D 変換回路

VSS VREF VDD

AINx VADIN

AD 変換入力電圧

VADIN

変化範囲

VSS

VREF

AD 変換端子


FJUL620Q150B 24－22

24.3.2 逐次比較型 A/D コンバータの動作

以下の手順で SA-ADC を動作させます。 ① SA-ADC を動作させる前に，高速クロック（OSCLK）を発振開始し，発振が安定するまで待ちます。 ② A/D 変換を行うポートをハイインピーダンス出力モードに設定します。 ③ ブロックコントロールレジスタ 4（BLKCON4）の DSAD ビットを”0”に設定します。 ④ SA-ADC モードレジスタ 0（SADMOD0），SA-ADC モードレジスタ 1（SADMOD1）を設定して A/D 変換するチャネ

ルを選択します。 ⑤ SA-ADC コントロールレジスタ 0（SADCON0）で A/D 変換時間の選択および，1 回のみ A/D 変換を行うか，連続変

換を行うかを選択します。 ⑥ SA-ADC コントロールレジスタ 1（SADCON1）のビット 0（SARUN）を“1”にすると SA-ADC 回路が動作状態となり，

SA-ADC モードレジスタ（SADMOD0，SADMOD1）で選択されているチャネルの番号の小さいチャネルから順次

A/D 変換を開始します。 ⑦ A/D 変換結果は順次，該当する SA-ADC リザルトレジスタ（SADRnL，SADRnH）へ格納され，選択された最も番号

の大きいチャネルの A/D 変換が終了すると SA-ADC 変換終了割込み（SADINT）を発生します。 SADCON0 レジスタのビット 0（SALP）が”0”の場合，最後のチャネルの A/D 変換が終了した時点で SARUN ビット

は自動的にクリア（“0”）され，A/D 変換を停止します。 SADCON0 レジスタのビット 0（SALP）が”1”の場合，再度 A/D 変換を開始しますので変換終了後ソフトウェアで

SARUN ビットを”0”に設定し A/D 変換を停止させてください。 ⑧ 再度 A/D 変換を行う場合は④～⑦を繰り返してください。なお，A/D変換中にチャネルを切り替えてもA/D変換終了割込みを発生するまではA/D変換開始時に選択されたチャ

ネルを維持します。図 24-3 にチャネル 0，チャネル 1 が選択されている場合の SA-ADC 動作タイミングを示します。

図 24-3 SA-ADC 動作タイミング

【注意】 A/D 変換を行うポートがハイインピーダンス入力モードの場合，変換するアナログ電圧によっては入力バッファに貫

通電流が流れる可能性があります。よって，A/D変換を行うポートは出力ハイインピーダンスモードに設定してくださ

い。 SA-ADC 内部には，サンプル・ホールド用の約 51pF の容量が内蔵されています。サンプリング時間の約 7.3μs以

内にこの約 51pF の容量への充電を完了させるため，アナログ入力端子（AINn）に接続する信号源の出力インピー

ダンスを 5kΩ以下に設定してください。出力インピーダンスを 5kΩ以下にできない場合は，アナログ入力端子と

VSS 間に 0.1μFの容量を接続してください。アナログ入力端子と VSS間に容量を接続しない場合，A/D 変換開始時に内蔵約 51pF 容量に残った電荷がアナロ

グ入力端子に放出され，アナログ入力端子の電圧が一瞬変動する場合があります。入力インピーダンスが 5kΩ以

内であれば，A/D 変換結果に悪影響はありません。

OSCLK

SARUN

チャネル 0 の A/D 変換チャネル 1 の A/D 変換

SADINT

A/D 動作信号変換時間

13.5μ[email protected] 変換時間

13.5μ[email protected]

第 25 章アナログコンパレータ

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 25 章アナログコンパレータ

FJUL620Q150B 25－1

25 アナログコンパレータ

25.1 概要

本 LSI は，アナログコンパレータ（コンパレータ 0）を 1 チャネル内蔵しています。

コンパレータ 0 に入力される 2 本の端子（CMP0P，CMP0M）の電圧の比較が可能です。

25.1.1 特長

• コンパレータの出力で割込みを生成することができます。 • 割込みは，割込み無し，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込みが選択可能。 • サンプリング有り／無しが選択可能。（サンプリングクロックは，低速側タイムベースカウンタの T16KHZ） • コンパレータオフ時のコンパレータ出力が保持されます。

25.1.2 構成図 25-1 にコンパレータの構成を示します。

CMP0CON0 ：コンパレータ 0 コントロールレジスタ 0 CMP0CON1 ：コンパレータ 0 コントロールレジスタ 1

図 25-1 コンパレータの構成

25.1.3 端子一覧

端子名入出力機能 P40/CMP0M I アナログコンパレータ 0 非反転入力 P41/CMP0P I アナログコンパレータ 0 反転入力

【注意】

アナログコンパレータを使用する場合，使用するポートをハイインピーダンス出力に設定してください。設定方法に

ついては，「第 19 章ポート 4」を参照してください。

P40/CMP0P

P41/CMP0M

データバス

CMP0CON0

+

- CMP0INT Interrupt

Controller

サンプリングクロック T16KHZ

Sampling Controller

Latch

CMP0CON1


FJUL620Q150B 25－2




0F950H コンパレータ 0 コントロールレジスタ 0 CMP0CON0 CMP0CON

R/W 8/16 00H 0F951H コンパレータ 0 コントロールレジスタ 1 CMP0CON1 R/W 8 00H


FJUL620Q150B 25－3

25.2.2 コンパレータ 0 コントロールレジスタ 0（CMP0CON0）


7 6 5 4 3 2 1 0 CMP0CON0 ― ― ― ― ― ― CMP0D CMP0EN R/W ― ― ― ― ― ― R R/W

初期値 0 0 0 0 0 0 0 0 CMP0CON0 は，コンパレータ 0 を制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP0EN（ビット 0） CMP0EN は，コンパレータ 0 のオン／オフを制御するビットです。 CMP0EN を“1”にするとコンパレータがオン，“0”にするとオフします。

CMP0EN 説明

0 コンパレータオフ（初期値） 1 コンパレータオン

• CMP0D（ビット 1）

CMP0D は，コンパレータ 0 出力のステータスを示します。 CMP0P（P41）端子の電圧が CMP0M（P40）端子の電圧より大きい場合，“1”にセットされます。 CMP0P（P41）端子の電圧が CMP0M（P40）端子の電圧より小さい場合，“0”にセットされます。コンパレータがオフされた後（CMP0EN に“0”を設定）も最後のステータスを保持します。

CMP0D 説明

0 CMP0P（P41）＜CMP0M（P40）（初期値） 1 CMP0P（P41）＞CMP0M（P40）


FJUL620Q150B 25－4

25.2.3 コンパレータ 0 コントロールレジスタ 1（CMP0CON1）


7 6 5 4 3 2 1 0 CMP0CON1 ― ― ― ― ― CMP0SM0 CMP0E1 CMP0E0

R/W ― ― ― ― ― R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

CMP0CON1 は，コンパレータ 0 割込みを制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP0E0，CMP0E1（ビット 0，ビット 1） CMP0E0 と CMP0E1 は，割込み禁止，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込みを

選択するビットです。

CMP0E1 CMP0E0 説明 0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み

• CMP0SM0（ビット 2）

CMP0SM0 は，コンパレータ出力に対してサンプリング無し，サンプリング有りを選択するビットです。サンプリングクロックは，低速側タイムベースカウンタ（LTBC）の T16KHZ です。

CMP0SM0 説明

0 サンプリング無しで検出（初期値） 1 サンプリング有りで検出

【注意】 STOP モード時は，サンプリングクロックの T16KHZ が停止しますので，CMP0SM0 の値に関係なくサンプリング無

しとなります。


FJUL620Q150B 25－5

25.3 動作説明

25.3.1 コンパレータ機能コンパレータ 0 は，コンパレータ 0 コントロールレジスタ 0（CMP0CON0）の CMP0D ビットに CMP0P 端子と CMP0M 端

子の入力電圧を比較した結果を出力します。コンパレータを使用する場合，あらかじめポートの設定をハイインピーダンス出力に設定します。設定方法については，

第 19 章「ポート 4」を参照してください。 CMP0CON0 の CMP0EN は，コンパレータのオン／オフを制御します。CMP0EN を“1”にするとオン状態になります。

CMP0EN を“0”にするとオフ状態になり，コンパレータの消費電流はゼロになります。比較結果は CMP0D ビットから読み出されます。CMP0D が“1”の場合，CMP0P 端子の入力電圧が CMP0M 端子の入

力電圧より高いことを示します。CMP0D が“0”の場合，CMP0P 端子の入力電圧が CMP0M 端子の入力電圧より低いこ

とを示します。コンパレータは，安定するまでに時間を要します。CMP0EN を“1”にしてから 100µs 以上経過後に CMP0D を読み出し

てください。図 25-2 に動作タイムチャート例を示します。

図 25-2 動作タイムチャート例図 25-2 の動作は次のようになります。

① ポートをハイインピーダンス出力に設定します。 ② CMP0CON1 により割込みモードを選択します。 ③ CMP0EN を“1”にし，コンパレータをオン状態にします。 ④ コンパレータが安定する時間（100µs 以上）を確保します。 ⑤ 比較結果（CMP0D）を読み出します。 ⑥ CMP0EN を“0”にし，コンパレータをオフ状態にします。

CMP0D には CMP0EN を“0”にした時の比較結果が保持されているため，CMP0EN を“0”に設定してから

CMP0D を読み出すこともできます。

③ CMP0EN セット

↓ ⑤

コンパレータの安定時間確保（100µs 以上）

CMP0EN

CMP0P

CMP0D

CMP0D 読み出し CMP0EN リセット ↓ ⑥ ④

オペレーション ↓

CMP0M

比較結果の保持 ⑦

① ②


FJUL620Q150B 25－6

25.3.2 割込み要求

コンパレータの比較結果に，コンパレータ 0コントロールレジスタ 1（CMP0CON1）で選択した割込みエッジが発生すると，

コンパレータ 0 割込み（CMP0INT）が発生します。コンパレータ 0 割込みはエッジの選択ができます。図 25-3 に，サンプリング無しの立ち上がりエッジ，立ち下がりエッジ，両エッジ，およびサンプリング有りの立ち上がりエ

ッジ時の割込み発生タイミングを示します。

（a）サンプリング無し，立ち下がりエッジ割込み選択時

（b）サンプリング無し，立ち上がりエッジ割込み選択時

（c）サンプリング無し，両エッジ割込み選択時

（d）サンプリング有り，立ち上がりエッジ割込み選択時

*

図 25-3 コンパレータ割込みの発生タイミング

* サンプリング有り，立ち上がりエッジ割込み選択時，T16KHZ の立下りエッジで電圧比較結果を確認し，2 回連続

“H”であれば割込み条件が成立し，T16KHZの 2回目の立下りエッジ後のSYSTEMCLK立下りエッジのタイミング

で割込み要求が発生します。

SYSTEMCLK

比較結果

CMP0INT

割込み要求 QCMP0

T16KHZ

SYSTEMCLK

比較結果

CMP0INT


SYSTEMCLK

比較結果

CMP0INT


SYSTEMCLK

比較結果

CMP0INT


第 26 章 LLD 回路

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 26 章 LLD 回路

FJUL620Q150B 26－1

26 LLD（Low Level Detector）

26.1 概要

本 LSI は，Low Level Detector（LLD）を内蔵しています。

26.1.1 特長 · コードオプションの設定により 4 レベルの判定電圧が選択可能 · コードオプションの設定により VDD が判定電圧より下がった場合の動作（リセット，または割込み）を選択可能 · ヒステリシス幅：80mV（Typ.）

コードオプションについては「第 30 章コードオプション」を参照してください。

26.1.2 構成図 26-1 に LLD 回路の構成を示します。

LLDCON1 ：LLD 回路コントロールレジスタ 1

図 26-1 LLD 回路の構成

データバス

VDD

ENBL 判定電圧

選択回路

コード

オプション

LLDCON1

コンパ

レータ

LLDF

割込み

リセット制御

リセット，または割込み


FJUL620Q150B 26－2




0F8C1H LLD 回路コントロールレジスタ 1 LLDCON1 － R/W 8 00H


FJUL620Q150B 26－3

26.2.2 LLD回路コントロールレジスタ 1（LLDCON1）


7 6 5 4 3 2 1 0 LLDCON1 ― ― ― ― ― ― LLDF ENBL R/W ― ― ― ― ― ― R R/W

初期値 0 0 0 0 0 0 0 0 LLDCON1 は，LLD 回路を制御する特殊機能レジスタ（SFR）です。ビットの説明

· ENBL（ビット 0） ENBL は，LLD 回路のオン／オフを制御するビットです。 ENBL を“1”にすると LLD 回路がオン，“0”にするとオフします。

ENBL 説明

0 LLD 回路オフ（初期値） 1 LLD 回路オン

· LLDF（ビット 1）

LLDF は，LLD 回路の判定結果フラグです。コードオプション（LLD1～LLD0）により選択された判定電圧より電源電圧（VDD）が低い場合“1”，高い場合“0”

になります。ENBL が“0”の場合，LLDF は“0”に固定されます。

LLDF 説明 0 判定電圧値より高い（初期値） 1 判定電圧値より低い

【注意】

STOP モードを使用する場合は，STOP モードに移行する前に LLD 回路をオフ（ENBL ビットを“0”に設定）してくだ

さい。STOP モード解除後，再度オン（ENBL ビットを“1”に設定）して，安定時間経過後に使用してください。


FJUL620Q150B 26－4

26.3 動作説明

26.3.1 判定電圧 LLD 回路の判定電圧は，コードオプションにより選択します。コードオプションについては「第 30 章コードオプション」を参照してください。また判定電圧の特性については「付録 C 電気的特性」を参照してください。

26.3.2 LLD回路の動作 LLD 回路は，LLD 回路コントロールレジスタ 1（LLDCON1）の ENBL ビットによってオン／オフを制御し，LLDF ビットに

判定電圧と電源電圧 VDD を比較した結果を出力します。 ENBL は，LLD 回路のオン／オフを制御するビットであり，ENBL を“1”にするとオン状態になります。ENBL を“0”にす

るとオフ状態になり，LLD 回路部の消費電流はゼロになります。 LLDF は，判定結果フラグです。LLDF が“1”の場合，電源電圧 VDD が判定電圧より低いことを示します。LLDF が“0”

の場合，電源電圧 VDD が判定電圧より高いことを示します。 LLD 回路の判定回路は，安定するまでに時間を要します。ENBL を“1”にしてから約 126µs 以上経過後に LLDF を読

み出してください。なお安定時間中は判定結果フラグ（LLDF），LLD 割込み要求，LLD リセット要求はマスクされます。図 26-2 に LLD の動作に割込みを選択した場合のタイムチャート例を示します。図 26-3 に LLD の動作にリセットを選択した場合のタイムチャート例を示します。

図 26-2 割込み動作時のタイムチャート例

図 26-2 の LLD 割込み動作は次のようになります。

① ENBL を“1”にし，LLD 回路をオン状態にします。 ② LLD の安定時間（約 126µs 以上）を待ちます。

この期間，判定結果フラグ（LLDF）および LLD 割込み要求はマスクされます。 ③ LLD の判定結果が有効になります。 ④ VDD が LLD 判定電圧以下に低下すると LLD 割込み要求が発生します。

① ENBL セット

↓

判定電圧

② LLD 安定時間

ENBL

判定電圧

LLD 割込み要求信号

VSS

LLD 割込み要求が発生 ④

オペレーション

VDD

ヒステリシス幅

LLDF

③ LLD 判定結果有効


FJUL620Q150B 26－5

図 26-3 リセット動作時のタイムチャート例図 26-3 の動作は次のようになります。

① ENBL を“1”にし，LLD 回路をオン状態にします。 ② LLD 回路が安定する時間（約 126µs 以上）を確保します。この期間，LLD リセットはマスクされます。 ③ VDD が判定電圧以下になると LLD リセットが発生しシステムリセットへ移行します。 ④ VDD が判定電圧以上になると LLD リセットが解除されます。

【注意】判定電圧は，ENBL が“0”の状態で選択してください。

① ↓

ENBL

判定電圧

LLD リセット信号

②

オペレーション

VDD

ヒステリシス幅

③ ↓

④ ↓

プログラム動作中プログラム動作中システムリセット

判定電圧 VSS

第 27 章電源回路

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 27 章電源回路

FJUL620Q150B 27－1

27 電源回路

27.1 概要

本 LSI は，内部ロジック用定電圧回路（VRL）を内蔵しています。 VRL は，内部ロジック回路，プログラム･メモリ，RAM などの動作電圧の VDDLを出力します。

27.1.1 特長 • VRL は，内部ロジック回路，プログラム･メモリ，RAM などの動作電圧の VDDLを出力

27.1.2 構成図 27-1 に電源回路の構成を示します。

図 27-1 電源回路の構成

27.1.3 端子一覧

端子名入出力機能 VDDL －内部ロジック用プラス側電源端子

VDD

VSS

VDD=1.8～5.5V

VDDL

ロジック用

定電圧回路VRL

低速発振回路

XT0 XT1

CL

ロジック回路

ポート汎用ポート

SA-ADC VREF AIN0 to AIN11 12

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 27 章電源回路

FJUL620Q150B 27－2

27.2 動作説明

VDDL電圧は，電源投入後，すべての動作モードにおいて約 1.5V になります。図 27-2 に電源回路の動作波形を示します。

図 27-2 電源回路の動作波形

VDD

RESET_N端子発振安定時間発振安定時間

STOP モード

外部割込み

発生

電源投入

約1.5V ロジック用電源

VDDL

システムリセット

プログラム

スタート

プログラム

スタート

第 28 章オンチップデバッグ機能

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 28 章オンチップデバッグ機能

FJUL620Q150B 28－1

28 オンチップデバッグ機能

28.1 概要

本 LSI は，フラッシュメモリ書き換え機能を備えたオンチップデバッグ機能を内蔵しています。オンチップデバッグ機能は本 LSI にオンチップデバッグエミュレータ（uEASE）を接続して使用します。オンチップデバッグエミュレータ（uEASE）については『uEASE ユーザーズマニュアル』を参照してください。オンチップデバッグ機能および注意事項については『uEASE ターゲット接続補足マニュアル』を参照してください。

28.2 オンチップデバッグエミュレータとの接続方法

図 28-1 に VDD に uEASE から出力される電源（3.3VOUT）を使用する時のオンチップデバッグエミュレータ（uEASE）と

の接続図を示します。図 28-2 に VDD にお客様の電源回路で生成される電源を使用する時のオンチップデバッグエミュレータ（uEASE）との接

続図を示します。

図 28-1 VDD に uEASE から出力する電源（3.3VOUT）を使用する時の uEASE 接続図

図 28-2 VDD にお客様の電源回路で生成する電源を使用する時の uEASE 接続図

P14/TEST0

VDD

VSS

SCK

SDATA

VTref

VPPOUT

uEASE インタフェースコネクタ

TEST1_N

1

ML620Q151B～159B

5

3.3VOUT 13

7

3

9

2, 4, 6, 8, 10, 12

11, 14 VSS

VDDLOUT

N.C

電源回路

P14/TEST0

VDD

VSS

SCK

SDATA

VTref

VPPOUT

uEASE インタフェースコネクタ

TEST1_N

1

ML620Q151B～159B

5

3.3VOUT 13

7

3

9

2, 4, 6, 8, 10, 12

11, 14 VSS

VDDLOUT

N.C

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 28 章オンチップデバッグ機能

FJUL620Q150B 28－2

【注意】

û ポート 1 ディレクションレジスタ（P1DIR）の P14DIR ビットを“0”にするアプリケーションコードを本 LSI に書き込まな

いでください。オンチップデバッグエミュレータ（uEASE）が通信を開始する前に，当コードが実行されるため，

P14/TEST0 端子が出力モードとなり，以降オンチップデバッグモードに入ることができなくなります。出力モードに

するコードが書き込まれた場合，uEASE 側から P14DIR ビットを初期化することはできませんので，ご注意くださ

い。 û デバッグに使用した LSI は量産品として使用しないでください。 û 基板実装後にオンチップデバッグ機能，もしくはフラッシュ書き換え機能を使用する場合は，オンチップデバッグエミ

ュレータとの接続に必要な 4 端子（VDD，VSS，P14/TEST0，TEST1_N）が接続できるように基板を設計してください。

また，VDD には 1.8V～5.5V を供給してください。詳細に関しては，『uEASE ユーザーズマニュアル』や『uEASE タ

ーゲット接続補足マニュアル』を参照してください。オンチップデバッグエミュレータ（uEASE）でデバッグ時には，ターゲットチップ（T）として『ML620Q151B～159B』を

選択してください。

第 29 章フラッシュ・メモリ書き換え機能

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 29 章フラッシュ・メモリ書き換え機能

FJUL620Q150B 29－1

29 フラッシュ・メモリ書き換え機能

29.1 概要

本 LSI は，特殊機能レジスタ（SFR）を用いてフラッシュ・メモリの内容をソフトウェアによって書き換える機能と，ブート領域

リマップ機能を内蔵しています。

29.1.1 特長 · 1 ワード書き込み可能 · 2 種の消去タイプ

1. ブロック消去（消去単位：8K バイト） ML620Q151B/ML620Q154B/ML620Q157B ：消去可能範囲（0:0000h～0:7DFFh， 7:0000h～7:07FFh） ML620Q152B/ML620Q155B/ML620Q158B ：消去可能範囲（0:0000h～0:0BDFFh，7:0000h～7:07FFh） ML620Q153B/ML620Q156B/ML620Q159B ：消去可能範囲（0:0000h～0:0FDFFh，7:0000h～7:07FFh）

2. セクタ消去（消去単位：1K バイト） ML620Q151B/ML620Q154B/ML620Q157B ：消去可能範囲（0:0000h～0:7DFFh， 7:0000h～7:07FFh ML620Q152B/ML620Q155B/ML620Q158B ：消去可能範囲（0:0000h～0:0BDFFh，7:0000h～7:07FFh ML620Q153B/ML620Q156B/ML620Q159B ：消去可能範囲（0:0000h～0:0FDFFh，7:0000h～7:07FFh）

· フラッシュ・メモリの書き換え回数下記の書き換えアドレスに依存します。

ML620Q151B/ML620Q154B/ML620Q157B ：書き換えアドレス書き換え回数説明

0:0000H～0:7FFFH* 100 プログラム領域 7:0000H～7:07FFH 10000 データ・フラッシュ領域

*テストデータ領域の 0:7E00h～7FFFh は消去／書き込みできません。


0:0000H～0:0BFFFH* 100 プログラム領域 7:0000H～7:07FFH 10000 データ・フラッシュ領域

*テストデータ領域の 0:0BE00h～0BFFFh は消去／書き込みできません。


0:0000H～0:0FFFFH*1 100 プログラム領域 7:0000H～7:07FFH 10000 データ・フラッシュ領域

*テストデータ領域の 0:0FE00H～0FFFFH は消去／書き込みできません。

· ソフトウェアリマップ機能ブート領域（0:0000H～0:0FFFH）の 4K バイトは REMAPADD レジスタによりリマップ可能。


FJUL620Q150B 29－2



アドレス名称略称(Byte）略称(Word） R/W サイズ初期値

0F0E0H フラッシュアドレスレジスタ L FLASHAL FLASHA

R/W 8/16 00H 0F0E1H フラッシュアドレスレジスタ H FLASHAH R/W 8 00H 0F0E2H フラッシュデータレジスタ L FLASHDL

FLASHD R/W 8/16 00H

0F0E3H フラッシュデータレジスタ H FLASHDH R/W 8 00H 0F0E4H フラッシュコントロールレジスタ FLASHCON ― W 8 00H 0F0E6H フラッシュアクセプタ FLASHACP ― W 8 00H 0F0E8H フラッシュセグメントレジスタ FLASHSEG ― R/W 8 00H 0F0EAH フラッシュセルフレジスタ FLASHSLF ― R/W 8 00H 0F0ECH フラッシュリマップレジスタ REMAPADD ― R/W 8 00H


FJUL620Q150B 29－3

29.2.2 フラッシュアドレスレジスタ（FLASHAL，FLASHAH）

アドレス：0F0E0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHAL FA7 FA6 FA5 FA4 FA3 FA2 FA1 FA0 R/W R/W R/W R/W R/W R/W R/W R/W R

初期値 0 0 0 0 0 0 0 0 アドレス：0F0E1H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHAH FA15 FA14 FA13 FA12 FA11 FA10 FA9 FA8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 FLASHAL，FLASHAH は，フラッシュ・メモリ書き換えアドレスを設定する特殊機能レジスタ（SFR）です。ビットの説明

· FA7～FA0（ビット 7～0） FA7～FA0 は，1 ワード書き込み時の下位アドレスを設定するビットです。ただし，ビット 0 は書き込みできず 0 固定となります。

· FA15～FA8（ビット 7～0）

FA15～FA8 は，ブロック消去，セクタ消去および 1 ワード書き込み時の上位アドレスを設定するビットです。ブロック消去時は FA15～FA13 で指定されたブロックが消去されます。セクタ消去時は FA15～FA10 で指定されたセクタが消去されます。

表 29-1 に ML620Q151B/ML620Q154B/ML620Q157B のブロック消去時のアドレス設定値を，表 29-2 にセクタ消去時

のアドレス設定値を示します。表 29-3 に ML620Q152B/ML620Q155B/ML620Q158B のブロック消去時のアドレス設定値を，表 29-4 にセクタ消去時

のアドレス設定値を示します。表 29-5 に ML620Q153B/ML620Q156B/ML620Q159B のブロック消去時のアドレス設定値を，表 29-6 にセクタ消去時

のアドレス設定値を示します。【注意】

ソフトウェアによるリマップでも，本レジスタにはリマップ前のアドレスを指定してください。リマップ機能に関しては，

「29.3.4 ソフトウェアによるリマップ機能」を参照してください。


FJUL620Q150B 29－4

表 29-1 ブロック消去時のアドレス設定値（ML620Q151B/ML620Q154B/ML620Q157B）ブロック消去する領域

* FLASHSEG FLASHAH

セグメントアドレス SEG2

SEG1

SEG0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA8

セグメント0

0:0000H ～ 0:1FFFH 0 0 0 0 0 0 0 0 0 0 0 0:2000H ～ 0:3FFFH 0 0 0 0 0 1 0 0 0 0 0 0:4000H ～ 0:5FFFH 0 0 0 0 1 0 0 0 0 0 0 0:6000H ～ 0:7DFFH 0 0 0 0 1 1 0 0 0 0 0

セグメント7 7:0000H ～ 7:07FFH 1 1 1 0 0 0 0 0 0 0 0

* ブロックの単位は，セグメント 0 は 8KB 単位，セグメント 7 は 2KB 単位になります。よって，ブロック数はセグメント 0 に 4 ブロック，セグメント７に 1 ブロックの計 5 ブロックになります。

表 29-2 セクタ消去時のアドレス設定値（ML620Q151B/ML620Q154B/ML620Q157B）セクタ消去する領域

* FLASHSEG FLASHAH

セグメント Address SEG2

SEG1

SEG0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA8

セグメント0

0:0000H to 0:03FFH 0 0 0 0 0 0 0 0 0 0 0 0:0400H to 0:07FFH 0 0 0 0 0 0 0 0 1 0 0 0:0800H to 0:0BFFH 0 0 0 0 0 0 0 1 0 0 0 0:0C00H to 0:0FFFH 0 0 0 0 0 0 0 1 1 0 0 0:1000H to 0:13FFH 0 0 0 0 0 0 1 0 0 0 0 0:1400H to 0:17FFH 0 0 0 0 0 0 1 0 1 0 0 0:1800H to 0:1BFFH 0 0 0 0 0 0 1 1 0 0 0 0:1C00H to 0:1FFFH 0 0 0 0 0 0 1 1 1 0 0

：：：：：：：：

0:6000H to 0:63FFH 0 0 0 0 1 1 0 0 0 0 0 0:6400H to 0:67FFH 0 0 0 0 1 1 0 0 1 0 0 0:6800H to 0:6BFFH 0 0 0 0 1 1 0 1 0 0 0 0:6C00H to 0:6FFFH 0 0 0 0 1 1 0 1 1 0 0 0:7000H to 0:73FFH 0 0 0 0 1 1 1 0 0 0 0 0:7400H to 0:77FFH 0 0 0 0 1 1 1 0 1 0 0 0:7800H to 0:7BFFH 0 0 0 0 1 1 1 1 0 0 0 0:7C00H to 0:7DFFH 0 0 0 0 1 1 1 1 1 0 0

セグメント7

7:0000H to 7:03FFH 1 1 1 0 0 0 0 0 0 0 0 7:0400H to 7:07FFH 1 1 1 0 0 0 0 0 1 0 0

* セクタの単位は，1KB です。よって，セグメント 0 に 32 セクタ，セグメント 7 に 2 セクタの計 34 セクタになります。


FJUL620Q150B 29－5


* FLASHSEG FLASHAH


SEG1

SEG0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA8

セグメント0

0:0000H ～ 0:1FFFH 0 0 0 0 0 0 0 0 0 0 0 0:2000H ～ 0:3FFFH 0 0 0 0 0 1 0 0 0 0 0 0:4000H ～ 0:5FFFH 0 0 0 0 1 0 0 0 0 0 0 0:6000H ～ 0:7FFFH 0 0 0 0 1 1 0 0 0 0 0 0:8000H ～ 0:9FFFH 0 0 0 1 0 0 0 0 0 0 0

0:0A000H ～ 0:0BDFFH 0 0 0 1 0 1 0 0 0 0 0 セグメント

7 7:0000H ～ 7:07FFH 1 1 1 0 0 0 0 0 0 0 0

* ブロックの単位は，セグメント 0 は 8KB 単位，セグメント 7 は 2KB 単位になります。よって，ブロック数はセグメント 0 に 6 ブロック，セグメント 7 に 1 ブロックの計 7 ブロックになります。


* FLASHSEG FLASHAH


SEG1

SEG0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA8

セグメント0


：：：：：：：：

0:0A000H to 0:0A3FFH 0 0 0 1 0 1 0 0 0 0 0 0:0A400H to 0:0A7FFH 0 0 0 1 0 1 0 0 1 0 0 0:0A800H to 0:0ABFFH 0 0 0 1 0 1 0 1 0 0 0 0:0AC00H to 0:0AFFFH 0 0 0 1 0 1 0 1 1 0 0 0:0B000H to 0:0B3FFH 0 0 0 1 0 1 1 0 0 0 0 0:0B400H to 0:0B7FFH 0 0 0 1 0 1 1 0 1 0 0 0:0B800H to 0:0BBFFH 0 0 0 1 0 1 1 1 0 0 0 0:0BC00H to 0:0BDFFH 0 0 0 1 0 1 1 1 1 0 0

セグメント7

7:0000H to 7:03FFH 1 1 1 0 0 0 0 0 0 0 0 7:0400H to 7:07FFH 1 1 1 0 0 0 0 0 1 0 0



FJUL620Q150B 29－6


* FLASHSEG FLASHAH


SEG1

SEG0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA8

セグメント0

0:0000H ～ 0:1FFFH 0 0 0 0 0 0 0 0 0 0 0 0:2000H ～ 0:3FFFH 0 0 0 0 0 1 0 0 0 0 0 0:4000H ～ 0:5FFFH 0 0 0 0 1 0 0 0 0 0 0 0:6000H ～ 0:7FFFH 0 0 0 0 1 1 0 0 0 0 0 0:8000H ～ 0:9FFFH 0 0 0 1 0 0 0 0 0 0 0 0:A000H ～ 0:BFFFH 0 0 0 1 0 1 0 0 0 0 0 0:C000H ～ 0:DFFFH 0 0 0 1 1 0 0 0 0 0 0 0:E000H ～ 0:FDFFH 0 0 0 1 1 1 0 0 0 0 0

セグメント7 7:0000H ～ 7:07FFH 1 1 1 0 0 0 0 0 0 0 0

* ブロックの単位は，セグメント 0 は 8KB 単位，セグメント 7 は 2KB 単位になります。よって，ブロック数はセグメント 0 に 8 ブロック，セグメント 7 に 1 ブロックの計 9 ブロックになります。


* FLASHSEG FLASHAH


SEG1

SEG0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA8

セグメント0


：：：：：：：：

0:0E000H to 0:0E3FFH 0 0 0 1 1 1 0 0 0 0 0 0:0E400H to 0:0E7FFH 0 0 0 1 1 1 0 0 1 0 0 0:0E800H to 0:0EBFFH 0 0 0 1 1 1 0 1 0 0 0 0:0EC00H to 0:0EFFFH 0 0 0 1 1 1 0 1 1 0 0 0:0F000H to 0:0F3FFH 0 0 0 1 1 1 1 0 0 0 0 0:0F400H to 0:0F7FFH 0 0 0 1 1 1 1 0 1 0 0 0:0F800H to 0:0FBFFH 0 0 0 1 1 1 1 1 0 0 0 0:0FC00H to 0:0FDFFH 0 0 0 1 1 1 1 1 1 0 0

セグメント7

7:0000H to 7:03FFH 1 1 1 0 0 0 0 0 0 0 0 7:0400H to 7:07FFH 1 1 1 0 0 0 0 0 1 0 0



FJUL620Q150B 29－7

29.2.3 フラッシュデータレジスタ（FLASHDL，FLASHDH）

アドレス：0F0E2H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHDL FD7 FD6 FD5 FD4 FD3 FD2 FD1 FD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 アドレス：0F0E3H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHDH FD15 FD14 FD13 FD12 FD11 FD10 FD9 FD8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 FLASHDL，FLASHDH は，フラッシュ・メモリ書き換えデータを設定する特殊機能レジスタ（SFR）です。ビットの説明

· FD7～FD0（ビット 7～0） FD7～FD0 は，1 ワード書き込み時の下位データを設定するビットです。

· FD15～FD8（ビット 7～0） FD15～FD8 は，1 ワード書き込み時の上位データを設定するビットです。 FD15～FD8 への書き込みにより 1 ワード書き込みが開始されます。フラッシュ・メモリ書き込み中は CPU は命令を停止します。書き込みが終了すると次の命令から再開します。

【注意】

û 書き込むアドレスの内容はあらかじめ消去しておいてください。上書きによる書き込みアドレスの内容は保証さ

れません。 û FLASHDH への書き込みにより 1 ワード書き込みが開始されますので，FLASHDL，FLASHDH の順番でデータ

を書き込んでください。 û 書き込み中，周辺回路は動作を継続します。割込みは保留されます。


FJUL620Q150B 29－8

29.2.4 フラッシュコントロールレジスタ（FLASHCON）

アドレス：0F0E4H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHCON ― ― ― ― ― ― FSERA FERS R/W ― ― ― ― ― ― W W

初期値 0 0 0 0 0 0 0 0 FLASHCON は，フラッシュ・メモリ書き換えのブロック消去およびセクタ消去を制御する書き込み専用の特殊機能レジス

タ（SFR）です。

ビットの説明 · FERS（ビット 0）

FERS は，ブロック消去の開始を指定するビットです。 FERS ビットを“1”にすると FLASHSEG レジスタと FLASHAH レジスタにより指定されたブロックが消去され，消

去が完了すると自動的に“0”になります。フラッシュ・メモリ消去中は，CPU は命令を停止します。消去が終了すると次の命令から再開します。

· FSERS（ビット 1） FSERS は，セクタ消去の開始を指定するビットです。 FSERS ビットを“1”にすると FLASHSEG レジスタと FLASHAH レジスタにより指定されたセクタが消去され，消

去が完了すると自動的に“0”になります。フラッシュ・メモリ消去中は，CPU は命令を停止します。消去が終了すると次の命令から再開します。

FSERS FERS 説明 0 0 ブロック／セクタ消去停止（初期値） 0 1 ブロック消去開始 1 0 セクタ消去開始 1 1 ブロック消去開始

【注意】ブロック消去中およびセクタ消去中，周辺回路は動作を継続します。割込みは保留されます。


FJUL620Q150B 29－9

29.2.5 フラッシュアクセプタ（FLASHACP）

アドレス：0F0E6H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHACP fac7 fac6 fac5 fac4 fac3 fac2 fac1 fac0 R/W W W W W W W W W

初期値 0 0 0 0 0 0 0 0 FLASHACP は，フラッシュ・メモリ書き換えのブロック消去，セクタ消去，1 ワード書き込み動作の許可／禁止を制御する

書き込み専用の特殊機能レジスタ（SFR）です。

ビットの説明 · fac7～fac0（ビット 7～0）

fac7～fac0 は，ブロック消去，セクタ消去，1 ワード書き込みの誤作動を防止するために設定するビットです。 fac7～fac0 に“0FAH”，“0F5H”の順序で書き込むと，ブロック消去，セクタ消去，もしくは 1 ワード書き込み機能

が一度だけ許可状態となります。連続してブロック消去，セクタ消去，もしくは 1 ワード書き込みを行う場合は，

毎回，fac7～fac0 に“0FAH”，“0F5H”を書き込む必要があります。 fac7～fac0 への“0FAH”書き込みと“0F5H”書き込みの間に他の命令が入っても，ブロック消去，もしくは 1 ワー

ド書き込み機能は許可状態になります。ただし，“0FAH”書き込み後に“0F5H”以外のデータを fac7～fac0 に

書き込むと“0FAH”書き込みが無効となるため，再度“0FAH”から書き込む必要があります。

29.2.6 フラッシュセグメントレジスタ（FLASHSEG）

アドレス：0F0E8H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHSEG ― ― ― ― ― FSEG2 FSEG1 FSEG0 R/W ― ― ― ― ― R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 FLASHSEG は，フラッシュ・メモリ書き換えのセグメントアドレスを設定する特殊機能レジスタ（SFR）です。

ビットの説明

· FSEG2～0（ビット 2～0） FSEG2～0 はフラッシュ・メモリのセグメントアドレスを指定するビットです。フラッシュアドレスレジスタ（FLASHAL，FLASHAH）と合わせて，ブロック消去，セクタ消去，1 ワード書き込み

時のフラッシュ・メモリアドレスを設定します。アドレスの設定値については表 29-1～表 29-6 を参照してくださ

い。


FJUL620Q150B 29－10

29.2.7 フラッシュセルフレジスタ（FLASHSLF）

アドレス：0F0EAH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHSLF ― ― ― ― ― ― ― FSELF R/W ― ― ― ― ― ― ― R/W

初期値 0 0 0 0 0 0 0 0 FLASHSLF はフラッシュ・メモリ書き換え機能を制御する特殊機能レジスタ（SFR）です。

ビットの説明

· FSELF（ビット 0）フラッシュ・メモリ書き換えを行う場合は，FSELF ビットを 1 にセットする必要があります。

FSELF 説明 0 フラッシュ・メモリ書き換え不可（初期値） 1 フラッシュ・メモリ書き換え可能


FJUL620Q150B 29－11

29.2.8 フラッシュリマップレジスタ（REMAPADD）

アドレス：0F0ECH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 REMAPADD RBTA RES2 RES1 RES0 REA15 REA14 REA13 REA12 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 REMAPADD は，リマップする領域を指定する特殊機能（SFR）レジスタです。 REMAPADD では，以下の 2 つのリマップ領域の指定ができます。 1. 0000H~0FFFH 番地（4KB）を，RES2～RES0 ビット，および REA15～REA12 ビットに指定したアドレスから同サイズ

4KB 内の領域にリマップする。 2. ML620Q151B/ML620Q154B/ML620Q157B ： 0000H~01FFH 番地（512B）を，RBTA ビットをセットすることによって ISP ブート領域（7C00H~7DFFH 番地）にリマップ

する。 ML620Q152B/ML620Q155B/ML620Q158B ： 0000H~01FFH 番地（512B）を，RBTA ビットをセットすることによって ISP ブート領域（0BC00H~0BDFFH 番地）にリマッ

プする。 ML620Q153B/ML620Q156B/ML620Q159B ： 0000H~01FFH 番地（512B）を，RBTA ビットをセットすることによって ISP ブート領域（0FC00H~0FDFFH 番地）にリマッ

プする。 BRK 命令によるソフトウェアリセットを実行すると（※CPU のみリセット），CPU は REMAPADD に指定されたリマップ領

域の先頭アドレスから命令を実行します。なお，リマップ機能では，すべてのベクタテーブル領域（リセットベクタ，ハード

ウェア割込みベクタおよびソフトウェア割込みベクタ領域）がリマップされます。 ※BRK 命令については，『nX-U16/100コアインストラクションマニュアル』を参照してください。

ビットの説明

· REA15～REA12（ビット 3～0） REA15~REA12 は，リマップしたい領域の先頭アドレスの上位 4 ビット（ビット 15～12）を設定するビットです。（例） REA15～12 に“1111”を設定し，BRK 命令を実行すると 0F000H～0FFFFH の領域が 0000H～0FFFH に

マッピングされます。

· RES2～RES0（ビット 6～4） RES2~RES0 は，リマップしたい領域のセグメントを設定するビットです。本 LSI ではセグメント 0 のみのため，0 を設定してください。

· RBTA（ビット 7）

RBTA を“1”にセットすることで，ブート領域を ISP ブート領域（xC00H~xDFFH 番地）にリマップできます。

REA15～REA12 は，アドレス(xC00H 番地）の上位 4bit 分“x”のみ指定できるため，ISP ブート領域にリマップし

たい場合は本ビットを使用します。


FJUL620Q150B 29－12

29.3 動作説明

フラッシュ・メモリ書き換え機能を使用する際は，ブロック消去／セクタ消去，もしくは 1 ワード書き込みの対象となるアド

レス以外のプログラム･コード領域に，予めフラッシュ・メモリ書き換え用のプログラムを準備しておく必要があります。フラッシュ・メモリ書き換え機能には，8K ワード（16K バイト）単位で消去するブロック消去機能，512 ワード（1K バイト）単

位で消去するセクタ消去機能，および 1 ワード（2 バイト）単位で書き込む 1 ワード書き込み機能があります。フラッシュ・メモリの書き換え回数は下記の通り，アドレスに依存して異なります。また，フラッシュ・メモリの誤書き換えを防止するため，フラッシュ・メモリ書き換え動作を制限するフラッシュセルフレジス

タおよび，フラッシュアクセプタレジスタを内蔵しています。フラッシュセルフレジスタでフラッシュ・メモリ書き換えを有効

にした後，フラッシュアクセプタレジスタ（FLASHACP）に“0FAH”，“0F5H”を書き込むと，ブロック消去／セクタ消去，も

しくは 1 ワード書き込み機能が一度だけ有効になります。システムクロックに低速クロックを選択している状態でのフラッシュ・メモリ書き換えには対応していません。フラッシュ・メモリ書き換え時のシステムクロックに関する注意事項を表 29-7 に示します。

表 29-7 フラッシュ・メモリ書き換え時のシステムクロックと注意事項

クロックモードとレジスタ設定注意事項

低速水晶発振モード低速 RC 発振モード

FCON1 レジスタの SYSCLK ビットが“0”に設定される場合（初期値）。

フラッシュ・メモリ書き換え動作は保証できません。

高速 RC 発振クロックモード

FCON0レジスタのOSCM1 ビットが“0”，OSCM0 ビットが“0”に設定されており（初期値），かつ FCON1 レジスタの SYSCLK ビットが“1”に設定される場合。クロックの分周比は FCON0 レジスタの SYSC1-0 ビットで設定します。（2.097MHz，1.048MHz，524KHz，262KHz のいずれかがシステムクロックとして使用されます。）

動作周波数の制限はありません。

PLL 発振クロックモード

FCON0レジスタのOSCM1 ビットが“1”，OSCM0 ビットが“0”に設定されており，かつ FCON1 レジスタの SYSCLK ビットが“1”に設定される場合。クロックの分周比は FCON0 レジスタの SYSC1-0 ビットで設定します。（8.192MHz，4.096MHz，2.048MHz，1.024MHz のいずれかがシステムクロックとして使用されます。）

動作周波数の制限はありません。

各クロックモードや設定についての詳細は「第 6 章クロック発生回路」を参照してください。


FJUL620Q150B 29－13

また，U16 開発環境を使用してフラッシュ・メモリ書き換えコードのデバッグを行う際の注意事項を表 29-8 に示します。

表 29-8 フラッシュ・メモリ書き換えコードのデバッグ時の注意事項使用状態注意事項

DTU8 デバッガを使用してフラッシ

ュ・メモリ書き換えコードをデバッグ

する場合

û フラッシュ・メモリ書き換えのシーケンス内（フラッシュアクセプタへの書き込み～フラッシ

ュデータレジスタへの書き込みまで）にブレークポイントブレークを設定した状態で，リア

ルタイム実行（GO 実行）しないでください。シーケンス内にブレークポイントが設定された

状態でリアルタイム実行すると書き換えができない場合があります。 û フラッシュ・メモリ書き換えのシーケンス内（フラッシュアクセプタへの書き込み～フラッシ

ュデータレジスタへの書き込みまで）で STEP 実行しないでください。シーケンス内で

STEP 実行すると書き換えできない場合があります。 û フラッシュ・メモリの消去／書き込みシーケンス内（フラッシュアクセプタへの書き込み～

フラッシュデータレジスタへの書き込みまで）でリアルタイムエミュレーション中に強制ブレ

ークなど全てのブレークは実行しないでください。シーケンス内でブレークすると書き込

みできない場合があります。 û DTU8 デバッガ上の’物理セグメント１以上のメモリ’ウィンドウを通してデータ・フラッシュ

領域（07:00000H-07:007FFH）を参照することはできますが，当ウィンドウ上から直接デ

ータを変更することはできません（DTU8 デバッガが変更を受け付けません）。 DTU8，FWuEASE，MWuEASE を

使用してフラッシュ・メモリの書き込

みを行う場合

オンチップデバッグエミュレータ uEASE を使用してのデータ・フラッシュ領域のイレース・書

き込みはサポートしておりません。


FJUL620Q150B 29－14

29.3.1 ブロック消去機能

ブロック（8K バイト）単位でフラッシュ・メモリのデータを消去する機能です。フラッシュセルフレジスタに“01H”を書き込むと，消去可能状態になります。フラッシュアクセプタ（FLASHACP）に

“0FAH”，“0F5H”を書き込み，フラッシュセグメントレジスタ（FLASHSEG）とフラッシュアドレスレジスタH（FLASHAH）に

ブロックアドレスを設定し，フラッシュコントロールレジスタ（FLASHCON）の FERS ビットに“1”を書き込むと，FLASHAHで指定されたブロック（8K バイト）のデータが消去されます。ブロック消去中は，CPU は停止状態となります。消去が完了すると，FLASHCON の FERS ビットを“1”にセットした次の

命令からプログラムを再開します。図 29-1 に，ブロック消去フローを示します。

図 29-1 ブロック消去フロー


FLASHACP レジスタへ 0F5H を書き込み

消去終了

ブロック消去終了

FLASHSLF レジスタに 01H を書き込みフラッシュ・メモリ書き換え機能を有効に設定

消去が終了するまでCPUはウェイト

Y

N

アクセプタへ連続で書き込みブロック消去動作を

許可。書き込みコードが不一致の場合，ブロック消

去動作が無効

FLASHACP レジスタへ 0FAH を書き込み

FLASHAH レジスタへ 00H を書き込み

FLASHSEG レジスタへ 07H を書き込み消去するブロックを設定（例：セグメント7，0000H -07FFHの場合）

FLASHSLF レジスタに 00H を書き込みフラッシュ・メモリ書き換え機能を無効に設定

FLASHCON レジスタへ 01H を書き込みブロック消去開始命令


FJUL620Q150B 29－15

図 29-2 に，ブロック消去のプログラム例を示します。

LEA offset FLASHAH ; EA←FLASHAH アドレス MOV R0, #0FAH ; フラッシュアクセプタ許可データ MOV R1, #0F5H ; フラッシュアクセプタ許可データ MOV R4, #(offset FLASHACP）&0FFH MOV R5, #(offset FLASHACP）>>8 ; ER4←FLASHACP アドレス：（消去開始ブロックアドレスを R9 にセット）

： SB FSELF ; フラッシュ・メモリ書き換え許可

ST R0, [ER4] ; フラッシュアクセプタ許可 ST R1, [ER4] ; フラッシュアクセプタ許可 MOV R2, #07H ; セグメント設定データ（例：セグメント 7 の場合）

ST R2, FLASHSEG ; セグメント設定 ST R9, [EA] ; ブロックアドレス設定 MOV R2, #01H ; ブロック消去設定データ ST R2, FLASHCON ; ブロック消去開始 NOP ; ※必ず設定 NOP ; ※必ず設定 RB FSELF ; フラッシュ・メモリ書き換え禁止

図 29-2 ブロック消去のプログラム例

【注意】 û プログラム実行中のデータを消去するとプログラムが誤動作しますので，プログラム実行に関係のないブロック

を消去してください。 û ブロック消去開始命令の次の命令には必ず NOP 命令を 2 回以上設定してください。 û 周波数コントロールレジスタ（FCON1）の ENOSC ビットおよび SYSCLK ビットを“1”に設定し，システムクロック

として HSCLK を選択した状態で使用してください。 û ブロック消去中は CPU が最大 100ms 間の待ち状態になります。その間，周辺回路は動作を継続しますので，

WDT の WDT カウンタを適宜クリアしてください。


FJUL620Q150B 29－16

29.3.2 セクタ消去機能

セクタ（1K バイト）単位でフラッシュ・メモリのデータを消去する機能です。フラッシュセルフレジスタに“01H”を書き込むと，消去可能状態になります。フラッシュアクセプタ（FLASHACP）に

“0FAH”，“0F5H”を書き込み，フラッシュセグメントレジスタ（FLASHSEG）とフラッシュアドレスレジスタH（FLASHAH）に

セクタアドレスを設定し，フラッシュコントロールレジスタ（FLASHCON）の FSERS ビットに“1”を書き込むと，FLASHAHで指定されたセクタ（1K バイト）のデータが消去されます。セクタ消去中は，CPUは停止状態となります。消去が完了すると，FLASHCONのFSERSビットを“1”にセットした次の命

令からプログラムを再開します。図 29-3 に，セクタ消去フローを示します。

図 29-3 セクタ消去フロー


FLASHACP レジスタへ 0F5H を書き込み

消去終了

セクタ消去終了


消去が終了するまでCPUはウェイト

Y

N

アクセプタへ連続で書き込みブロック消去動作を

許可。書き込みコードが不一致の場合，ブロック消

去動作が無効

FLASHACP レジスタへ 0FAH を書き込み

FLASHAH レジスタへ 00H を書き込み

FLASHSEG レジスタへ 07H を書き込み消去するセクタを設定（例：セグメント7，0000H -03FFHの場合）


FLASHCON レジスタへ 02H を書き込みセクタ消去開始命令


FJUL620Q150B 29－17

図 29-4 に，セクタ消去のプログラム例を示します。

LEA offset FLASHAH ; EA←FLASHAH アドレス MOV R0, #0FAH ; フラッシュアクセプタ許可データ MOV R1, #0F5H ; フラッシュアクセプタ許可データ MOV R4, #(offset FLASHACP）&0FFH MOV R5, #(offset FLASHACP）>>8 ; ER4←FLASHACP アドレス：（消去開始ブロックアドレスを R9 にセット）： SB FSELF ; フラッシュ・メモリ書き換え許可 ST R0, [ER4] ; フラッシュアクセプタ許可 ST R1, [ER4] ; フラッシュアクセプタ許可

MOV R2, #07H ; セグメント設定データ（例：セグメント 7 の場合） ST R2, FLASHSEG ; セグメント設定

ST R9, [EA] ; セクタアドレス設定 MOV R2, #02H ; セクタ消去設定データ ST R2, FLASHCON ; セクタ消去開始 NOP ; ※必ず設定 NOP ; ※必ず設定 RB FSELF ; フラッシュ・メモリ書き換え禁止

図 29-4 セクタ消去のプログラム例

【注意】 û プログラム実行中のデータを消去するとプログラムが誤動作しますので，プログラム実行に関係のないセクタを

消去してください。 û セクタ消去開始命令の次の命令には必ず NOP 命令を 2 回以上設定してください。 û 周波数コントロールレジスタ（FCON1）の ENOSC ビットおよび SYSCLK ビットを“1”に設定し，システムクロック

として HSCLK を選択した状態で使用してください。 û セクタ消去中は CPU が最大 100ms 間の待ち状態になります。その間，周辺回路は動作を継続しますので，



FJUL620Q150B 29－18

29.3.3 1 ワード書き込み機能

1 ワード（2 バイト）単位でフラッシュ・メモリにデータを書き込む機能です。フラッシュセルフレジスタに“01H”を書き込むと，書き込み可能状態になります。フラッシュアクセプタ（FLASHACP）に

“0FAH”，“0F5H”を書き込み，フラッシュセグメントレジスタ（FLASHSEG）とフラッシュアドレスレジスタ L，H（FLASHAL，

H）にアドレスを設定し，フラッシュデータレジスタ L，H（FLASHDL，H）にデータを書き込むと，FLASHAL，H で指定さ

れたアドレスにデータが書き込まれます。 1 ワード書き込み中は，CPU は停止状態となります。書き込みが完了すると，FLASHDH への書き込み命令の次の命令

からプログラムを再開します。書き込み時間は，図 29-6 の例では CPU が高速クロック動作時（8.192MHz）に 1 ワード（2 バイト）あたり，データ準備と

ベリファイに必要な時間が約 4μs，フラッシュ・メモリの書き込み待ち時間が最大 40μs ですので，10 ワード（20 バイト）を

書き込む場合は，（4μs＋40μs）×10 回で最大約 440μs となります。図 29-5 に，1 ワード書き込みフローを示します

図 29-5 1 ワード書き込みフロー

FLASHACP レジスタへ 0FAH を書き込み FLASHACP レジスタへ 0F5H を書き込み

FLASHSEG レジスタへ 07H を書き込み

FLASHAH レジスタへ 00H を書き込み FLASHAL レジスタへ 00H を書き込み

書き込み終了

書き込み完了

書き込みが終了するまでCPUはウェイト

Y

N

書き換えアドレスの設定

（例：0000H場合）

アクセプタへ連続で書き込み1ワード書き込み動

作を許可。書き込みコードが不一致の場合，1ワ

ード書き込み動作が無効

書き込みポインタの設定

FLASHDL レジスタへ AAH を書き込み FLASHDH レジスタへ 55H を書き込み書き換えデータの設定

（例：55AAHの場合）

書き込み完了? N

Y

ソフトウェアでRAM等を使って管理書き込みポインタを+1

書き換えセグメントの設定（例：セグメント7の場合）




データチェック

Y

N 書き込んだデータと読み出したデータが不一致の場合，エラー処理へ


FJUL620Q150B 29－19

図 29-6 に，1 ワード書き込みのプログラム例を示します

LEA offset FLASHAL ; EA←FLASHAL アドレス MOV R0, #0FAH ; フラッシュアクセプタ許可データ MOV R1, #0F5H ; フラッシュアクセプタ許可データ MOV R2, #02H ; アドレスインクリメントデータ MOV R3, #00H MOV R4, #(offset FLASHACP）&0FFH MOV R5, #(offset FLASHACP）>>8 ; ER4←FLASHACP アドレス：（書き込み開始アドレスを ER8 にセット）（書き込み終了アドレスを ER12 にセット）

： SB FSELF ; フラッシュ・メモリ書き換え許可

MARK: ：

（書き込みデータを ER10 にセット）： ST R0, [ER4] ; フラッシュアクセプタ許可 ST R1, [ER4] ; フラッシュアクセプタ許可 MOV R6, #07H ; セグメント設定データ（例：セグメント 7 の場合） ST R6, FLASHSEG ; セグメント設定 ST XR8, [EA] ; アドレス&データ設定，1 ワード書き込み開始 NOP ; ※必ず設定 NOP ; ※必ず設定

L ER14, R6:[ER8] ; データ読み込み CMP ER14, ER10 ; データを確認 BNE ERROR ; エラー時はエラー処理ルーチンへ

ADD ER8, ER2 ; アドレスインクリメント CMP ER8, ER12 BLE MARK ; アドレス比較

RB FSELF ; フラッシュ・メモリ書き換え禁止

図 29-6 1 ワード書き込みのプログラム例

【注意】 û プログラム実行中のデータを書き換えるとプログラムが誤動作する恐れがありますので，プログラム実行に関係

のないアドレスへ書き込んでください。 û FLASHDH への書き込み命令の次の命令には必ず NOP 命令を 2 回以上設定してください。 û 周波数コントロールレジスタ（FCON1）の ENOSC ビットおよび SYSCLK ビットを”1”に設定し，システムクロックと

して HSCLK を選択した状態で使用してください。 û 1ワード書き込み中はCPUが最大40μs 間の待ち状態になります。その間，周辺回路は動作を継続しますので，



FJUL620Q150B 29－20

29.3.4 ソフトウェアによるリマップ機能

0000H～0FFFH 番地（4KB）の領域を，REMAPADD レジスタで設定したアドレスから同サイズ 4KB 内の領域にリマップ

する機能です。 REMAPADD レジスタにリマップしたい領域の先頭アドレスを設定し，BRK 命令実行によるソフトウェアリセット（※CPUのみリセット）を行なう事により，リマップ後の領域からプログラムを開始する事が可能です。BRK 命令については，

『nX-U16/100 コアインストラクションマニュアル』を参照してください。リマップ機能によりベクタテーブル領域（リセットベクタ，ハードウェア割込みベクタおよびソフトウェア割込みベクタ領域）

もリマップされるため，リマップ領域内のプログラムで割込みを独自に管理する事が可能です。また，プログラムサイズが

4KB 以内であれば，メインプログラムとは独立したプログラムとして開発することも可能です。フラッシュ・メモリ書き換え

プログラムなど，通常時の割込みとは別に割込みを制御したい場合などに最適です。図 29-7 にリマップを行なう場合のプログラム例（リマップしたい先頭アドレスが 0F000H の場合）を示します。また，図 29-8 にリマップ前後のメモリマップを示します。

MOV R0, #00FH ; ST R0, 0F0ECH ; リマップしたい領域の先頭アドレスの上位 4bit を

; REMAPADD レジスタ（0F0ECH）に設定 MOV PSW, #02H ; 割込みレベル（ELEVEL）を 2 に設定 BRK ; BRK 命令実行

; リマップされた 0F000H にあるコードから実行開始されます。

図 29-7 リマップを行うプログラム例

図 29-8 リマップ前後のメモリマップ（ML620Q153B/ML620Q156B/ML620Q159B）

【注意】リマップ後に，リマップ前の 0：0000H～0：0FFFH（4KB）領域を読み出す場合は，セグメント 8 から読み出してくだ

さい。また，リマップ前の 0：0000H～0：0FFFH（4KB）領域に書き込む場合は，フラッシュアドレスレジスタ

（FLASHAL，H）にリマップ前のアドレス（0：0000H～0：0FFFH）を設定してください。FLASHAL，H について，

「29.2.2 フラッシュアドレスレジスタ（FLASHAL，H）」を参照してください。

0:0000H 通常ブート領域 4KB

テスト領域

プログラム領域

0:0FC00H

0:0000H


リマップ前リマップ後

0:0F000H


Remap

0:1000H 0:1000H

テスト領域* 1KB

プログラム領域 3KB

0:0FC00H

0:0F000H

テスト領域 1KB

プログラム領域 3KB

*テスト領域はプログラム領域として使用できません。


FJUL620Q150B 29－21

29.3.5 使用上の注意

ブロック消去中，セクタ消去中，もしくは 1 ワード書き込み中に電源の瞬断が発生した場合もしくは，リセットによる強制

終了が発生した場合のフラッシュ・メモリのデータは保証できません。再度ブロック消去もしくはセクタ消去を行い 8K／

1K バイトの領域を書き換えてください。プログラム領域の 0:0000H を含むブロックもしくはセクタの書き換え中に電源の瞬断や強制終了が発生し本 LSI が起動

しなくなった場合は，オンチップデバッグエミュレータ（uEASE）を用いて再度書き込んでください。

第 30 章コードオプション

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 30 章コードオプション

FJUL620Q150B 30－1

30 コードオプション

30.1 概要

本 LSI は，コードオプション機能を内蔵しています。プログラム・メモリのテストデータ領域に書き込んだコードオプションデータにより，低速クロック発生回路の選択と LLD 回

路の動作および，判定電圧を選択します。

30.1.1 特長 • 低速クロックの発生回路として低速水晶発振回路，もしくは低速 RC 発振回路を選択可能 • LLD 回路の動作（割込み出力，もしくはリセット）を選択可能 • LLD 回路の判定電圧を選択可能



アドレス名称略称(Byte) 略称(Word) R/W サイズ初期値

0F3D8H コードオプションレジスタ 0 CODEOP0 ― R 8 不定


FJUL620Q150B 30－2

30.2.2 コードオプションレジスタ 0 (CODEOP0)


7 6 5 4 3 2 1 0 CODEOP0 COLOSC ― ― ― ― LLDSEL LLD1 LLD0 R/W R ― ― ― ― R R R

初期値 0/1* 0/1* 0/1* 0/1* 0/1* 0/1* 0/1* 0/1* CODEOP0 は，設定されたコードオプションデータを読み出すことが可能な特殊機能レジスタ (SFR) です。 CODEOP0 は読み出しのみ可能で，書き込みは無効です。コードオプションデータの設定方法については，「30.3 コードオプションデータの設定方法」を参照してください。

* コードオプションレジスタ 0 の初期値は，プログラム・メモリのテストデータ領域に書き込まれたコードオプションデータ

に依存します。ビットの説明

• LLD1，LLD0（ビット 1，ビット 0） LLD1，LLD0 は，LLD 回路の判定電圧を選択するビットです。

LLD1 LLD0 判定電圧 VCMP

ヒステリシス幅 Ta=25℃

0 0 1.90V

80mV(Typ.) 0 1 2.55V 1 0 3.70V 1 1 4.20V

• LLDSEL（ビット 2）

LLDSEL は，LLD 回路において，VDDが判定電圧以下になった時の動作を選択するビットです。

LLDSEL 説明 0 割込み要求を発生 1 リセットを発生

• COLOSC（ビット 7）

COLOSC は，使用する低速クロックの発生回路を選択するビットです。

COLOSC 説明 0 低速 RC 発振回路 1 低速水晶発振回路


FJUL620Q150B 30－3

30.3 コードオプションデータの設定方法

30.3.1 コードオプションデータのフォーマット ML620Q151B/ML620Q154B/ML620Q157B ：コードオプションデータは，プログラム・メモリのテストデータ領域である 0：7DE0H アドレスに設定します。 ML620Q152B/ML620Q155B/ML620Q158B ：コードオプションデータは，プログラム・メモリのテストデータ領域である 0：BDE0H アドレスに設定します。 ML620Q153B/ML620Q156B/ML620Q159B ：コードオプションデータは，プログラム・メモリのテストデータ領域である 0：FDE0H アドレスに設定します。

7 6 5 4 3 2 1 0 0：上記参照 COLOSC ―* ―* ―* ―* LLDSEL LLD1 LLD0 15 14 13 12 11 10 9 8 ―* ―* ―* ―* ―* ―* ―* ―*

*: “0”を設定してください

30.3.2 コードオプションデータのプログラム方法コードオプションデータのプログラム例（ML620Q153B/ML620Q156B/ML620Q159B）を図 30-1 に示します。

例 1 低速クロック発生回路に低速水晶発振回路を使用，LLD の判定電圧は 4.20V で割込みを発生

;----------------------------------------------------- ; Setting the code-option data ;----------------------------------------------------- cseg at 0:0fde0h ; ML620Q153B/ML620Q156B/ML620Q159B の設定アドレス dw 0083h ; LLD および低速クロック発生回路の設定

例 2 低速クロック発生回路に低速 RC 発振回路を使用，LLD の判定電圧は 4.20V で割込みを発生

; ----------------------------------------------------- ; Setting the code-option data ; ----------------------------------------------------- cseg at 0:0fde0h ; ML620Q153B/ML620Q156B/ML620Q159B の設定アドレス dw 0003h ; LLD および低速クロック発生回路の設定

図 30-1 コードオプションデータのプログラム例（ML620Q153B/ML620Q156B/ML620Q159B）

【注意】コードオプションデータ以外のテストデータ領域は“0FFH”データを設定してください。

第 31 章外部割込み制御回路

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル第 31 章外部割込み制御回路

FJUL620Q150B 31－1

31 外部割込み制御回路

31.1 概要

本 LSI は，8 本のポート端子（P00～P05，P30，P31）*に対して外部割込みを設定できます。 * ML620Q151B/ML620Q152B/ML620Q153Bは7本のポート端子（P00～P04，P30，P31）に対して外部割込みを設

定できます。

31.1.1 特長 l マスカブル割込み機能有り。 l 割込み無し，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込み選択可能。 l 割込みサンプリング有り／無し選択可能。（サンプリングクロックは，T16KHZ*）

* T16KHZ については「第 7 章タイムベースカウンタ」を参照してください。

31.1.2 構成図 31-1 に，外部割込み制御の構成を示します。

EXICON0 ：外部割込みコントロールレジスタ 0 EXICON1 ：外部割込みコントロールレジスタ 1 EXICON2 ：外部割込みコントロールレジスタ 2 * ML620Q151B/ML620Q152B/ML620Q153B には非搭載

図 31-1 外部割込み制御の構成

データバス

サンプリングクロック（T16KHZ）

P01INT（P01 に対応）

EXICON0 EXICON1 EXICON2

P01/EXI1

P02/EXI2

P03/EXI3

P04/EXI4




8

P00/EXI0 P00INT（P00 に対応）

P05/EXI5* P05INT（P05 に対応）





FJUL620Q150B 31－2

31.1.3 端子一覧


P00/EXI0 I 外部 0 割込み P01/EXI1 I 外部 1 割込み P02/EXI2 I 外部 2 割込み P03/EXI3 I 外部 3 割込み P04/EXI4 I 外部 4 割込み P05/EXI5* I 外部 5 割込み P30/EXI6 I 外部 6 割込み P31/EXI7 I 外部 7 割込み

* ML620Q151B/ML620Q152B/ML620Q153B には非搭載

【注意】外部割込みを使用する場合，該当端子を入力モードに設定する必要があります。


FJUL620Q150B 31－3




0F038H 外部割込みコントロールレジスタ 0 EXICON0 EXICON01

R/W 8/16 00H 0F039H 外部割込みコントロールレジスタ 1 EXICON1 R/W 8 00H 0F03AH 外部割込みコントロールレジスタ 2 EXICON2 － R/W 8 00H


FJUL620Q150B 31－4

31.2.2 外部割込みコントロールレジスタ 0，1（EXICON0，EXICON1）アドレス：0F038H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 EXICON0 P31E0 P30E0 P05E0 P04E0 P03E0 P02E0 P01E0 P00E0



7 6 5 4 3 2 1 0 EXICON1 P31E1 P30E1 P05E1 P04E1 P03E1 P02E1 P01E1 P00E1


EXICON0，EXICON1 は，ポート 0 およびポート 3 の割込みエッジを選択する特殊機能レジスタ（SFR）です。ビットの説明

· P05E1～P00E1，P05E0～P00E0（ビット 5～0） P05E1～P00E1，P05E0～P00E0は，P05 端子～P00 端子の割込み禁止，立ち下がりエッジ割込み，立ち上がり

エッジ割込み，両エッジ割込みを選択するビットです。 P0nE0 ビットと P0nE1 ビットにて P0n 端子の割込みモードが決定します（例：P02E0=“0”，P02E1=“1”の場合，

P02 は立ち上がりエッジ割込みモードとなる）。

P0nE1 P0nE0 説明 0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み

（n=0～5） · P31E0～P30E0，P31E1～P30E1（ビット 7，ビット 6）

P31E1～P30E1，P31E0～P30E0 は，P31 端子，P30 端子の割込み禁止，立ち下がりエッジ割込み，立ち上がり

エッジ割込み，両エッジ割込みを選択するビットです。 P3mE0 ビットと P3mE1 ビットにて P3m の割込みモードが決定します（例：P30E0=“0”，P30E1=“1”の場合，P30は立ち上がりエッジ割込みモードとなる）。

P3mE1 P3mE0 説明

0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み

（m=0，1）


FJUL620Q150B 31－5

31.2.3 外部割込みコントロールレジスタ 2（EXICON2）


7 6 5 4 3 2 1 0 EXICON2 P31SM P30SM P05SM P04SM P03SM P02SM P01SM P00SM


EXICON2 は，ポート 0 およびポート 3 の割込みのサンプリング有り／無しを選択する特殊機能レジスタ（SFR）です。ビットの説明

· P05SM～P00SM（ビット 5～0） P05SM～P00SM は，ポート 0 の割込みのサンプリング無し，サンプリング有りを選択するビットです。サンプリングクロックは，低速側タイムベースカウンタ（LTBC）の T16KHZ です。

P00SM 説明

0 P00 割込み用入力信号をサンプリング無しで検出（初期値） 1 P00 割込み用入力信号をサンプリング有りで検出

P01SM 説明


P02SM 説明


P03SM 説明


P04SM 説明


P05SM 説明



FJUL620Q150B 31－6

· P31SM～P30SM（ビット 7，ビット 6） P31SM～P30SM は，ポート 3 の割込みのサンプリング無し，サンプリング有りを選択するビットです。サンプリングクロックは，低速側タイムベースカウンタ（LTBC）の T16KHZ です。

P30SM 説明


P31SM 説明


【注意】

STOP モード時は，サンプリングクロックの T16KHZ が停止しますので，P05SM～P00SM，P31SM～P30SMの値に関係なくサンプリング無しとなります。


FJUL620Q150B 31－7

31.3 動作説明

31.3.1 外部割込みポート0の端子（P00～P05）およびポート3 の端子（P30，P31）はP00～P05 割込み（P00INT～P05INT）およびP30，P31割込み（P30INT～P31INT）として使用できます。P00～P05 割込みおよび P30，P31 割込みはマスカブルで割込みの禁

止／許可が選択できます。割込みについては「第 5 章割込み」を参照してください。

31.3.2 割込み要求 P00～P05 端子および P30～P31 端子に，外部割込みコントロールレジスタ 0，1，2 （EXICON0，EXICON1，

EXICON2）で選択した割込みエッジが発生すると，マスカブルの P00～P05 割込み（P00INT～P05INT）および， P30～P31 割込み（P30INT～P31INT）が発生します。図 31-2 に，サンプリング無しの立ち上がりエッジ，立ち下がりエッジ，両エッジ，およびサンプリング有りの立ち上がりエ

ッジを選択した場合の P00～P05，P30～P31 割込み発生タイミングを示します。

【注意】外部割込みを使用する場合，該当端子を入力モードに設定する必要があります。

（a）サンプリング無し，立ち下がりエッジ割込み選択時

（b）サンプリング無し，立ち上がりエッジ割込み選択時

（c）サンプリング無し，両エッジ割込み選択時）

SYSTEMCLK

P3m 端子，P0n 端子

P3mINT,P0nINT

割込み要求 QP3m,QP0n

n=0～5 m=0～1

SYSTEMCLK


P3mINT,P0nINT


n=0～5 m=0～1

SYSTEMCLK


P3mINT,P0nINT


n=0～5 m=0～1


FJUL620Q150B 31－8

（d）サンプリング有り，立ち上がりエッジ割込み選択時

*

図 31-2 外部割込みの発生タイミング * サンプリング有り，立ち上がりエッジ割込み選択時，T16KHz の立下りエッジで P0n，P3m 端子の入力レベルを

確認し，2 回連続“H”であれば割込み条件が成立し，T16KHz の 2 回目の立下りエッジ後の SYSTEMCLK 立下り

エッジのタイミングで割込み要求が発生します。

SYSTEMCLK


P3mINT,P0nINT


n=0～5 m=0～1

T16KHZ

付録

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル付録 A レジスタ一覧

FJUL620Q150B 付 A－1

付録 A レジスタ一覧


0F000H データセグメントレジスタ DSR － R/W 8 00H 0F001H 予約レジスタ－－－－ 00H 0F002H 周波数コントロールレジスタ 0 FCON0

FCON R/W 8/16 33H

0F003H 周波数コントロールレジスタ 1 FCON1 R/W 8 03H 0F005H 周波数コントロールレジスタ 3 FCON3 － R/W 8 00H 0F008H ストップコードアクセプタ STPACP － W 8 00H 0F009H スタンバイコントロールレジスタ SBYCON － W 8 00H 0F00AH 周波数ステータスレジスタ FSTAT － R 8 04H 0F00BH 予約レジスタ－－－－ 00H 0F00CH リセットステータスレジスタ RSTAT － R/W 8 不定 0F00DH 予約レジスタ－－－－ 00H 0F00EH ウォッチドッグタイマコントロールレジスタ WDTCON － R/W 8 00H 0F00FH ウォッチドッグタイマモードレジスタ WDTMOD － R/W 8 02H 0F010H 割込み許可レジスタ 0 IE0 － R/W 8 00H 0F011H 割込み許可レジスタ 1 IE1 － R/W 8 00H 0F012H 割込み許可レジスタ 2 IE2 － R/W 8 00H 0F013H 割込み許可レジスタ 3 IE3 － R/W 8 00H 0F014H 割込み許可レジスタ 4 IE4 － R/W 8 00H 0F015H 割込み許可レジスタ 5 IE5 － R/W 8 00H 0F016H 割込み許可レジスタ 6 IE6 － R/W 8 00H 0F017H 割込み許可レジスタ 7 IE7 － R/W 8 00H 0F018H 割込み要求レジスタ 0 IRQ0 － R/W 8 00H 0F019H 割込み要求レジスタ 1 IRQ1 － R/W 8 00H 0F01AH 割込み要求レジスタ 2 IRQ2 － R/W 8 00H 0F01BH 割込み要求レジスタ 3 IRQ3 － R/W 8 00H 0F01CH 割込み要求レジスタ 4 IRQ4 － R/W 8 00H 0F01DH 割込み要求レジスタ 5 IRQ5 － R/W 8 00H 0F01EH 割込み要求レジスタ 6 IRQ6 － R/W 8 00H 0F01FH 割込み要求レジスタ 7 IRQ7 － R/W 8 00H 0F020H 割込みレベル制御イネーブルレジスタ ILENL

ILEN R/W 8/16 00H

0F021H 予約レジスタ－－－ 00H 0F022H 現割込み要求レベルレジスタ CILL

CIL R/W 8/16 00H

0F023H 予約レジスタ－－－ 00H 0F024H 予約レジスタ－－－－ 00H 0F025H 割込みレベル制御レジスタ 01 ILC01 － R/W 8 00H 0F026H 割込みレベル制御レジスタ 10 ILC10

ILC1W R/W 8/16 00H


ILC2W R/W 8/16 00H

0F029H 割込みレベル制御レジスタ 21 ILC21 R/W 8 00H 0F02AH 割込みレベル制御レジスタ 30 ILC30

ILC3W R/W 8/16 00H

0F02BH 割込みレベル制御レジスタ 31 ILC31 R/W 8 00H 0F02CH 割込みレベル制御レジスタ 40 ILC40

ILC4W R/W 8/16 00H

0F02DH 予約レジスタ－－－ 00H 0F02EH 予約レジスタ－

ILC5W －－ 00H

0F02FH 割込みレベル制御レジスタ 51 ILC51 R/W 8 00H



0F030H 割込みレベル制御レジスタ 60 ILC60 ILC6W

R/W 8/16 00H 0F031H 割込みレベル制御レジスタ 61 ILC61 R/W 8 00H 0F032H 割込みレベル制御レジスタ 70 ILC70

ILC7W R/W 8/16 00H

0F033H 予約レジスタ－－－ 00H 0F038H 外部割込みコントロールレジスタ 0 EXICON0

EXICON01 R/W 8/16 00H

0F039H 外部割込みコントロールレジスタ 1 EXICON1 R/W 8 00H 0F03AH 外部割込みコントロールレジスタ 2 EXICON2 － R/W 8 00H 0F060H 低速側タイムベースカウンタレジスタ LTBR － R/W 8 00H 0F061H 予約レジスタ－－－－ 00H 0F062H 低速側タイムベースカウンタ周波数補正レジスタ L LTBADJL

LTBADJ R/W 8/16 00H

0F063H 低速側タイムベースカウンタ周波数補正レジスタ H LTBADJH R/W 8 00H

0F064H 低速側タイムベースカウンタ割込みレジスタ 0 LTBINT0 LTBINT

R/W 8/16 30H 0F065H 低速側タイムベースカウンタ割込みレジスタ 1 LTBINT1 R/W 8 06H 0F068H ブロックコントロールレジスタ 0 BLKCON0 － R/W 8 00H 0F069H 予約レジスタ－－－－ 00H 0F06AH ブロックコントロールレジスタ 2 BLKCON2 － R/W 8 00H 0F06BH ブロックコントロールレジスタ 3 BLKCON3 － R/W 8 00H 0F06CH ブロックコントロールレジスタ 4 BLKCON4 － R/W 8 00H 0F06DH ブロックコントロールレジスタ 5 BLKCON5 － R/W 8 00H 0F06EH ブロックコントロールレジスタ 6 BLKCON6 － R/W 8 00H 0F06FH ブロックコントロールレジスタ 7 BLKCON7 － R/W 8 00H 0F0E0H フラッシュアドレスレジスタ L FLASHAL

FLASHA R/W 8/16 00H

0F0E1H フラッシュアドレスレジスタ H FLASHAH R/W 8 00H 0F0E2H フラッシュデータレジスタ L FLASHDL

FLASHD R/W 8/16 00H

0F0E3H フラッシュデータレジスタ H FLASHDH R/W 8 00H 0F0E4H フラッシュコントロールレジスタ FLASHCON － W 8 00H 0F0E5H 予約レジスタ－－－－ 00H 0F0E6H フラッシュアクセプタ FLASHACP － W 8 00H 0F0E7H 予約レジスタ－－－－ 00H 0F0E8H フラッシュセグメントレジスタ FLASHSEG － R/W 8 00H 0F0E9H 予約レジスタ－－－－ 00H 0F0EAH フラッシュセルフレジスタ FLASHSLF － R/W 8 00H 0F0EBH 予約レジスタ－－－－ 00H 0F0ECH リマップアドレスレジスタ REMAPADD － R/W 8 00H 0F0EDH 予約レジスタ－－－－ 00H 0F0EEH フラッシュステータスレジスタ FLASHSTA － R/W 8 00H 0F0EFH 予約レジスタ－－－－ 00H 0F20CH ポート 0 データレジスタ P0D － R 8 不定 0F20DH 予約レジスタ－－－－ 00H 0F20EH ポート 0 コントロールレジスタ 0 P0CON0

P0CON R/W 8/16 00H

0F20FH ポート 0 コントロールレジスタ 1 P0CON1 R/W 8 00H 0F21AH ポート 1 データレジスタ P1D － R/W 8 不定 0F21BH ポート 1 ディレクションレジスタ P1DIR － R/W 8 14H 0F21CH ポート 1 コントロールレジスタ 0 P1CON0

P1CON R/W 8/16 10H

0F21DH ポート 1 コントロールレジスタ 1 P1CON1 R/W 8 00H 0F228H ポート 2 データレジスタ P2D － R/W 8 00H 0F229H 予約レジスタ－－－－ 00H 0F22AH ポート 2 コントロールレジスタ 0 P2CON0

P2CON R/W 8/16 00H

0F22BH ポート 2 コントロールレジスタ 1 P2CON1 R/W 8 00H



0F22CH ポート 2 モードレジスタ 0 P2MOD0 P2MOD

R/W 8/16 00H 0F22DH ポート 2 モードレジスタ 1 P2MOD1 R/W 8 00H 0F236H ポート 3 データレジスタ P3D － R/W 8 00H 0F237H ポート 3 ディレクションレジスタ P3DIR － R/W 8 00H 0F238H ポート 3 コントロールレジスタ 0 P3CON0

P3CON R/W 8/16 00H

0F239H ポート 3 コントロールレジスタ 1 P3CON1 R/W 8 00H

0F23AH ポート 3 モードレジスタ 0 P3MOD0 P3MOD

R/W 8/16 00H 0F23BH ポート 3 モードレジスタ 1 P3MOD1 R/W 8 00H 0F244H ポート 4 データレジスタ P4D － R/W 8 00H 0F245H ポート 4 ディレクションレジスタ P4DIR － R/W 8 00H 0F246H ポート 4 コントロールレジスタ 0 P4CON0

P4CON R/W 8/16 00H


P4MOD R/W 8/16 00H

0F249H ポート 4 モードレジスタ 1 P4MOD1 R/W 8 00H 0F252H ポート 5 データレジスタ P5D － R/W 8 00H 0F253H ポート 5 ディレクションレジスタ P5DIR － R/W 8 00H 0F254H ポート 5 コントロールレジスタ 0 P5CON0

P5CON R/W 8/16 00H


P5MOD R/W 8/16 00H

0F257H ポート 5 モードレジスタ 1 P5MOD1 R/W 8 00H 0F260H ポート 6 データレジスタ P6D － R/W 8 00H 0F261H ポート 6 ディレクションレジスタ P6DIR － R/W 8 00H 0F262H ポート 6 コントロールレジスタ 0 P6CON0

P6CON R/W 8/16 00H


P6MOD R/W 8/16 00H

0F265H ポート 6 モードレジスタ 1 P6MOD1 R/W 8 00H 0F26EH ポート 7 データレジスタ P7D － R/W 8 00H 0F26FH ポート 7 ディレクションレジスタ P7DIR － R/W 8 00H 0F270H ポート 7 コントロールレジスタ 0 P7CON0

P7CON R/W 8/16 00H


P7MOD R/W 8/16 00H

0F273H ポート 7 モードレジスタ 1 P7MOD1 R/W 8 00H 0F27CH ポート 8 データレジスタ P8D － R/W 8 00H 0F27DH ポート 8 ディレクションレジスタ P8DIR － R/W 8 00H 0F27EH ポート 8 コントロールレジスタ 0 P8CON0

P8CON R/W 8/16 00H

0F27FH ポート 8 コントロールレジスタ 1 P8CON1 R/W 8 00H 0F280H ポート 8 モードレジスタ 0 P8MOD0

P8MOD R/W 8/16 00H

0F281H ポート 8 モードレジスタ 1 P8MOD1 R/W 8 00H 0F300H タイマ 0 データレジスタ TM0D

TM01D R/W 8/16 0FFH

0F301H タイマ 1 データレジスタ TM1D R/W 8 0FFH 0F310H タイマ 0 カウンタレジスタ TM0C

TM01C R/W 8/16 00H

0F311H タイマ 1 カウンタレジスタ TM1C R/W 8 00H 0F320H タイマ 0 コントロールレジスタ TM0CON

TM01CON R/W 8/16 00H

0F321H タイマ 1 コントロールレジスタ TM1CON R/W 8 00H 0F330H タイマスタートレジスタ 0 TMSTR0 － W 8 00H 0F331H 予約レジスタ－－－－ 00H 0F332H タイマストップレジスタ 0 TMSTP0 － W 8 00H 0F333H 予約レジスタ－－－ 00H 0F334H タイマステータスレジスタ 0 TMSTAT0 － R 8 00H 0F335H 予約レジスタ－－－－ 00H



0F340H 16 ビットタイマ 8 データレジスタ L TMH8DL TMH8D

R/W 8/16 0FFH 0F341H 16 ビットタイマ 8 データレジスタ H TMH8DH R/W 8 0FFH 0F342H 16 ビットタイマ 9 データレジスタ L TMH9DL

TMH9D R/W 8/16 0FFH

0F343H 16 ビットタイマ 9 データレジスタ H TMH9DH R/W 8 0FFH 0F344H 16 ビットタイマ A データレジスタ L TMHADL

TMHAD R/W 8/16 0FFH

0F345H 16 ビットタイマ A データレジスタ H TMHADH R/W 8 0FFH 0F346H 16 ビットタイマ B データレジスタ L TMHBDL

TMHBD R/W 8/16 0FFH

0F347H 16 ビットタイマ B データレジスタ H TMHBDH R/W 8 0FFH 0F350H 16 ビットタイマ 8 カウンタレジスタ L TMH8CL

TMH8C R/W 8/16 00H

0F351H 16 ビットタイマ 8 カウンタレジスタ H TMH8CH R/W 8 00H 0F352H 16 ビットタイマ 9 カウンタレジスタ L TMH9CL

TMH9C R/W 8/16 00H

0F353H 16 ビットタイマ 9 カウンタレジスタ H TMH9CH R/W 8 00H 0F354H 16 ビットタイマ A カウンタレジスタ L TMHACL

TMHAC R/W 8/16 00H

0F355H 16 ビットタイマ A カウンタレジスタ H TMHACH R/W 8 00H 0F356H 16 ビットタイマ B カウンタレジスタ L TMHBCL

TMHBC R/W 8/16 00H

0F357H 16 ビットタイマ B カウンタレジスタ H TMHBCH R/W 8 00H 0F360H 16 ビットタイマ 8 コントロールレジスタ TMH8CON － R/W 8 00H 0F361H 予約レジスタ－－－－ 00H 0F362H 16 ビットタイマ 9 コントロールレジスタ TMH9CON － R/W 8 00H 0F363H 予約レジスタ－－－－ 00H 0F364H 16 ビットタイマ A コントロールレジスタ TMHACON － R/W 8 00H 0F365H 予約レジスタ－－－－ 00H 0F366H 16 ビットタイマ B コントロールレジスタ TMHBCON － R/W 8 00H 0F367H 予約レジスタ－－－－ 00H 0F370H 16 ビットタイマスタートレジスタ 0 TMHSTR0 － W 8 00H 0F372H 16 ビットタイマストップレジスタ 0 TMHSTP0 － W 8 00H 0F374H 16 ビットタイマステータスレジスタ 0 TMHSTAT0 － R 8 00H 0F3D8H コードオプションレジスタ 0 CODEOP0 － R 8 不定 0F4A0H PWM4 周期レジスタ L PW4PL

PW4P R/W 8/16 0FFH

0F4A1H PWM4 周期レジスタ H PW4PH R/W 8 0FFH 0F4A2H PWM4 デューティレジスタ L PW4DL

PW4D R/W 8/16 00H

0F4A3H PWM4 デューティレジスタ H PW4DH R/W 8 00H 0F4A4H PWM4 カウンタレジスタ L PW4CL

PW4C R/W 8/16 00H

0F4A5H PWM4 カウンタレジスタ H PW4CH R/W 8 00H 0F4A6H PWM4 コントロールレジスタ 0 PW4CON0


0F4A7H PWM4 コントロールレジスタ 1 PW4CON1 R/W 8 40H 0F4A8H PWM4 コントロールレジスタ 2 PW4CON2


0F4A9H PWM4 コントロールレジスタ 3 PW4CON3 R/W 8 10H 0F4AAH PWM4 コントロールレジスタ 4 PW4CON4


0F4ABH PWM4 コントロールレジスタ 5 PW4CON5 R/W 8 00H 0F4ACH PWM4 コントロールレジスタ 6 PW4CON6 ― R/W 8 00H 0F4B0H PWM5 周期レジスタ L PW5PL

PW5P R/W 8/16 0FFH

0F4B1H PWM5 周期レジスタ H PW5PH R/W 8 0FFH 0F4B2H PWM5 デューティレジスタ L PW5DL

PW5D R/W 8/16 00H

0F4B3H PWM5 デューティレジスタ H PW5DH R/W 8 00H 0F4B4H PWM5 カウンタレジスタ L PW5CL

PW5C R/W 8/16 00H

0F4B5H PWM5 カウンタレジスタ H PW5CH R/W 8 00H 0F4B6H PWM5 コントロールレジスタ 0 PW5CON0


0F4B7H PWM5 コントロールレジスタ 1 PW5CON1 R/W 8 40H



0F4B8H PWM5 コントロールレジスタ 2 PW5CON2 － R/W 8 00H 0F4BAH PWM5 コントロールレジスタ 4 PW5CON4


0F4BBH PWM5 コントロールレジスタ 5 PW5CON5 R/W 8 00H 0F4BCH PWM5 コントロールレジスタ 6 PW5CON6 ― R/W 8 00H 0F4C0H PWM6 周期レジスタ L PW6PL

PW6P R/W 8/16 0FFH

0F4C1H PWM6 周期レジスタ H PW6PH R/W 8 0FFH 0F4C2H PWM6 デューティレジスタ L PW6DL

PW6D R/W 8/16 00H

0F4C3H PWM6 デューティレジスタ H PW6DH R/W 8 00H 0F4C4H PWM6 カウンタレジスタ L PW6CL

PW6C R/W 8/16 00H

0F4C5H PWM6 カウンタレジスタ H PW6CH R/W 8 00H 0F4C6H PWM6 コントロールレジスタ 0 PW6CON0


0F4C7H PWM6 コントロールレジスタ 1 PW6CON1 R/W 8 40H 0F4C8H PWM6 コントロールレジスタ 2 PW6CON2


0F4C9H PWM6 コントロールレジスタ 3 PW6CON3 R/W 8 10H 0F4CAH PWM6 コントロールレジスタ 4 PW6CON4


0F4CBH PWM6 コントロールレジスタ 5 PW6CON5 R/W 8 00H 0F4CCH PWM6 コントロールレジスタ 6 PW6CON6 ― R/W 8 00H 0F4D0H PWM7 周期レジスタ L PW7PL

PW7P R/W 8/16 0FFH

0F4D1H PWM7 周期レジスタ H PW7PH R/W 8 0FFH 0F4D2H PWM7 デューティレジスタ L PW7DL

PW7D R/W 8/16 00H

0F4D3H PWM7 デューティレジスタ H PW7DH R/W 8 00H 0F4D4H PWM7 カウンタレジスタ L PW7CL

PW7C R/W 8/16 00H

0F4D5H PWM7 カウンタレジスタ H PW7CH R/W 8 00H 0F4D6H PWM7 コントロールレジスタ 0 PW7CON0


0F4D7H PWM7 コントロールレジスタ 1 PW7CON1 R/W 8 40H 0F4D8H PWM7 コントロールレジスタ 2 PW7CON2 － R/W 8 00H 0F4DAH PWM7 コントロールレジスタ 4 PW7CON4


0F4DBH PWM7 コントロールレジスタ 5 PW7CON5 R/W 8 00H 0F4DCH PWM7 コントロールレジスタ 6 PW7CON6 ― R/W 8 00H 0F700H シリアルポート送受信バッファ L SIO0BUFL

SIO0BUF R/W 8/16 00H

0F701H シリアルポート送受信バッファ H SIO0BUFH R/W 8 00H 0F702H シリアルポートコントロールレジスタ SIO0CON － R/W 8 00H 0F704H シリアルポートモードレジスタ 0 SIO0MOD0

SIO0MOD R/W 8/16 00H

0F705H シリアルポートモードレジスタ 1 SIO0MOD1 R/W 8 00H 0F710H UART0 送受信バッファ UA0BUF － R/W 8 00H 0F711H UART0 コントロールレジスタ UA0CON － R/W 8 00H 0F712H UART0 モードレジスタ 0 UA0MOD0

UA0MOD R/W 8/16 00H

0F713H UART0 モードレジスタ 1 UA0MOD1 R/W 8 00H 0F714H UART0 ボーレートレジスタ L UA0BRTL


0F715H UART0 ボーレートレジスタ H UA0BRTH R/W 8 0FH 0F716H UART0 ステータスレジスタ UA0STAT － R/W 8 00H 0F717H 予約レジスタ－－－－ 00H 0F718H UART1 送受信バッファ UA1BUF － R/W 8 00H 0F719H UART1 コントロールレジスタ UA1CON － R/W 8 00H 0F71AH UART1 モードレジスタ 0 UA1MOD0

UA1MOD R/W 8/16 00H

0F71BH UART1 モードレジスタ 1 UA1MOD1 R/W 8 00H 0F71CH UART1 ボーレートレジスタ L UA1BRTL


0F71DH UART1 ボーレートレジスタ H UA1BRTH R/W 8 0FH 0F71EH UART1 ステータスレジスタ UA1STAT － R/W 8 00H



0F740H I2C バス 0 受信データレジスタ I2C0RD － R 8 00H 0F741H 予約レジスタ－－－－ 00H 0F742H I2C バス 0 スレーブアドレスレジスタ I2C0SA － R/W 8 00H 0F743H 予約レジスタ－－－－ 00H 0F744H I2C バス 0 送信データレジスタ I2C0TD － R/W 8 00H 0F745H 予約レジスタ－－－－ 00H 0F746H I2C バス 0 コントロールレジスタ 0 I2C0CON0

I2C0CON R/W 8/16 00H

0F747H 予約レジスタ－－－ 00H 0F748H I2C バス 0 モードレジスタ L I2C0MODL

I2C0MOD R/W 8/16 00H

0F749H I2C バス 0 モードレジスタ H I2C0MODH R/W 8 02H 0F74AH I2C バス 0 ステータスレジスタ L I2C0STAL I2C0STA R 8/16 00H 0F8C0H 予約レジスタ－－－－ 00H 0F8C1H LLD 回路コントロールレジスタ 1 LLDCON1 － R/W 8 00H 0F8D0H SA-ADC リザルトレジスタ 0L SADR0L

SADR0 R 8/16 00H


SADR1 R 8/16 00H


SADR2 R 8/16 00H


SADR3 R 8/16 00H


SADR4 R 8/16 00H

0F8D9H SA-ADC リザルトレジスタ 4H SADR4H R 8 00H 0F8DAH SA-ADC リザルトレジスタ 5L SADR5L

SADR5 R 8/16 00H

0F8DBH SA-ADC リザルトレジスタ 5H SADR5H R 8 00H 0F8DCH SA-ADC リザルトレジスタ 6L SADR6L

SADR6 R 8/16 00H

0F8DDH SA-ADC リザルトレジスタ 6H SADR6H R 8 00H 0F8DEH SA-ADC リザルトレジスタ 7L SADR7L

SADR7 R 8/16 00H

0F8DFH SA-ADC リザルトレジスタ 7H SADR7H R 8 00H 0F8E0H SA-ADC リザルトレジスタ 8L SADR8L

SADR8 R 8/16 00H

0F8E1H SA-ADC リザルトレジスタ 8H SADR8H R 8 00H 0F8E2H SA-ADC リザルトレジスタ 9L SADR9L

SADR9 R 8/16 00H

0F8E3H SA-ADC リザルトレジスタ 9H SADR9H R 8 00H 0F8E4H SA-ADC リザルトレジスタ AL SADRAL

SADRA R 8/16 00H

0F8E5H SA-ADC リザルトレジスタ AH SADRAH R 8 00H 0F8E6H SA-ADC リザルトレジスタ BL SADRBL

SADRB R 8/16 00H

0F8E7H SA-ADC リザルトレジスタ BH SADRBH R 8 00H 0F8F0H SA-ADC コントロールレジスタ 0 SADCON0

SADCON R/W 8/16 00H

0F8F1H SA-ADC コントロールレジスタ 1 SADCON1 R/W 8 00H 0F8F2H SA-ADC モードレジスタ 0 SADMOD0

SADMOD R/W 8/16 00H

0F8F3H SA-ADC モードレジスタ 1 SADMOD1 R/W 8 00H 0F950H コンパレータ 0 コントロールレジスタ 0 CMP0CON0

CMP0CON R/W 8/16 00H

0F951H コンパレータ 0 コントロールレジスタ 1 CMP0CON1 R/W 8 00H

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル付録 B パッケージ外形図

FJUL620Q150B 付 B－1

付録B パッケージ外形図

ML620Q151B/ML620Q152B/ML620Q153Bパッケージ外形図（TQFP48）

図 B-1 TQFP48 パッケージ外形図

表面実装型パッケージ実装上のご注意表面実装型パッケージは，リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケー

ジです。したがって，リフロー実装の実施を検討される際には，その製品名，パッケージ名，ピン数，パッケージコードおよび希

望されている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わせください。



ML620Q154B/ML620Q155B/ML620Q156Bパッケージ外形図（TQFP52）

図 B-2 TQFP52 パッケージ外形図表面実装型パッケージ実装上のご注意表面実装型パッケージは，リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケー


望されている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わせください。



ML620Q157B/ML620Q158B/ML620Q159Bパッケージ外形図（QFP64）

図 B-3 QFP64 パッケージ外形図



望されている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わせくださ

い。



ML620Q157A/ML620Q158A/ML620Q159Aパッケージ外形図（TQFP64）

図 B-4 TQFP64 パッケージ外形図



望されている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わせくださ

い。

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル付録 C 電気的特性

FJUL620Q150B 付 C－1

付録 C 電気的特性

●絶対最大定格

（VSS= 0V）

項目記号条件定格値単位

電源電圧 1 VDD Ta=25℃ -0.3～+6.5 V 電源電圧 2 VDDL Ta=25℃ -0.3～+2.0 V

リファレンス電圧 VREF Ta=25℃ -0.3～VDD+0.3 V

アナログ入力電圧 VAI Ta=25℃ -0.3～VDD+0.3 V

入力電圧 VIN Ta=25℃ -0.3～VDD+0.3 V 出力電圧 VOUT Ta=25℃ -0.3～VDD+0.3 V

出力電流 1 （P13,

P30～P37, P40～P47, P50～P57, P60～P67, P70～P74, P80～P87）

IOUT1 Ta=25℃ -12～+11 mA

出力電流 2 （P20～P23） IOUT2

Ta=25℃ Nch オープンドレイン出力選択時 -12～+20 mA

許容損失 PD Ta=25℃ 1 W 保存温度 TSTG ― -55～+150 ℃

●推奨動作条件

（VSS= 0V）

項目記号条件範囲単位

動作温度 TOP ― -40～+105 ℃ 動作電圧 VDD ― 1.8～5.5 V

リファレンス電圧 VREF VDD≧VREF 1.8～VDD V アナログ入力電圧 VAI ― VSS～VREF V 動作周波数（CPU） fOP ― 30k～8.4M Hz

低速水晶発振周波数 fXTL ― 32.768k Hz 低速水晶発振外付け容量

CDL DT-26（大真空株式会社製）使用時 12～25

pF CGL 12～25

VDD 端子外付け容量 CV ― 2.2±30% 以上 μF

VDDL 端子外付け容量 CL ― 2.2±30% μF



●フラッシュメモリ動作条件

（VSS= 0V）項目記号条件範囲単位

動作温度 TOP データ領域：書き込み／消去時 -40～+105

℃ プログラム領域：書き込み／消去時 0～+40

動作電圧 VDD 書き込み／消去時 1.8～5.5 V

書き換え回数*1

CEPD データ領域（1,024B x 2） 10,000 回

CEPP プログラム領域 100

消去単位

― チップ消去プログラム，データの

全領域 ―

― ブロック消去プログラム領域 8 KB データ領域 2

― セクタ消去 1 KB

消去時間（最大） ― チップ消去ブロック消去セクタ消去

100 ms

書き込み単位 ― ― 1 ワード（2 バイト） ― 書き込み時間（最大） ― 1 ワード（2 バイト） 40 μs

データ保持年数 YDR ― 15 年 *1：消去 1 回と消去後の書き込み 1 回が書き換え回数 1 回です。ただし消去を中断した場合も 1 回としてカウントします。

●直流特性（消費電流）（特に指定のない場合は，VDD =1.8～5.5V，VSS =0V，Ta=-40～+105℃）

項目記号条件規格値

単位測定回路 Min. Typ. Max.

消費電流 1 IDD1 CPU が STOP 状態低速/高速発振停止

VDD=3.0V

-40～+35℃ ― 1.0 6

μA

1

-40～+105℃ ― 1.0 22

消費電流 2 IDD2

水晶発振時 CPU が HALT 状態

（LTBC，WDT 動作*1）

高速発振停止 VDD=3.0V

-40～+35℃ ― 2.5 7

-40～+105℃ ― 2.5 24

低速 RC 発振時 CPU が HALT 状態

（LTBC，WDT 動作*1）


-40～+35℃ ― 3.5 9

-40～+105℃ ― 3.5 26

消費電流 3 IDD3 CPU が 32kHz 動作状態

*2


-40～+35℃ ― 13 20

-40～+105℃ ― 13 42

消費電流 4 IDD4 CPU が 2MHz 動作状態

*2 高速 RC2MHz 発振状態

VDD=5.0V ― 0.64 2.0

mA

消費電流 5 IDD5 CPU が 8.192MHz 動作状態

*2 PLL 発振状態

VDD=5.0V ― 5 8

*1：BLKCON0，BLKCON2~BLKCON4，BLKCON6，BLKCON7 の有効ビット全て“1”. *2：CPU 動作率 100%時（HALT 状態なし）



●直流特性（VOHL，IOHL）

（特に指定のない場合は，VDD =1.8～5.5V，VSS =0V，Ta=-40～+105℃）



出力電圧 1 （P20～P23）（P30～P37）*1 （P40～P47）（P50～P57）*1 （P60～P67）*1 （P70～P74）*1 （P80～P87）

VOH1 IOH1=-0.5mA 1 端子出力

VDD

-0.5 ― ―

V 2

VOL1 IOL1=+0.5mA 1 端子出力 ― ― 0.5

出力電圧 2 （P20～P23）

VOL2 Nch オープンドレ

イン出力選択時

IOL2=+10mA VDD≧5.0V 1 端子出力

― ― 0.5


― ― 0.5

出力電圧 3 （P40～P41）（P50～P51）*1 （P60～P61）*1 （P80～P81）

VOL3 I2C モード選択時


― ― 0.4

IOL3=+2mA 2.0V＞VDD≧1.8V

1 端子出力 ― ― 0.2

×VDD

出力リーク（P20～P23）（P30～P37）*1 （P40～P47）（P50～P57）*1 （P60～P67）*1 （P70～P74）*1 （P80～P87）

IOOH VOH=VDD（ハイインピーダンス時） ― ― 1 mA 3

IOOL VOL=VSS（ハイインピーダンス時） -1 ― ― *1

：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/ ML620Q158B/ML620Q159B で端子構成が異なります。詳細は，1.3.2 項の端子一覧を参照してください。

●直流特性（IIHL）




入力電流 1 （RESET_N）（TEST1_N）

IIH1 VIH1=VDD 0 ― 1

mA 4

IIL1 VIL1=VSS -1500 -300 -20

入力電流 2 （P00～P05）* （P12～P14）（P30～P37）* （P40～P47）（P50～P57）* （P60～P67）* （P70～P74）* （P80～P87）

IIH2 VIH2=VDD（プルダウン時） 2 30 250 IIL2 VIL2=VSS（プルアップ時） -250 -30 -2

IIH2Z VIH2=VDD（ハイインピーダンス時） ― ― 1

IIL2Z VIL2=VSS （ハイインピーダンス時） -1 ― ―

*：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/ ML620Q158B/ML620Q159B で端子構成が異なります。詳細は，1.3.2 項の端子一覧を参照してください。



●直流特性（VIHL）




入力電圧 1 （RESET_N）（P14/TEST0）（TEST1_N）（P00～P05）* （P12，P13）（P30～P37）* （P40～P47）（P50～P57）* （P60～P67）* （P70～P74）* （P80～P87）

VIH1 ― 0.7 ×VDD ― VDD

V 5

VIL1 ― 0 ― 0.3 ×VDD

入力端子容量（RESET_N）（P14/TEST0）（TEST1_N）（P00～P05）* （P12，P13）（P30～P37）* （P40～P47）（P50～P57）* （P60～P67）* （P70～P74）* （P80～P87）

CIN f=10kHz Ta=25℃ ― ― 10 pF ―

*：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/ ML620Q158B/ML620Q159B で端子構成が異なります。詳細は，1.3.2 項の端子一覧を参照してください。



●直流特性（LLD）

（特に指定のない場合は，VDD = 1.8～5.5V，VSS = 0V，Ta=-40～+105℃）



LLD 判定電圧 VCMP

LLD1～0=0H 電源立ち上がり時 1.85 1.98 2.1

V 1

電源立ち下がり時 1.8 1.9 2

LLD1～0=1H 電源立ち上がり時 2.5 2.63 2.75 電源立ち下がり時 2.45 2.55 2.65



ヒステリシス幅 Vhys ¾ ¾ 80 ¾ mV

●直流特性（アナログコンパレータ）




アナログコンパレータコモンモード入力電圧

CMP0M VIN

― 0 ¾ VDD

－1.4 V

1 CMP0P

VIN ― 0 ¾ VDD

入力オフセット電圧 VCMPOF ― ¾ 5 100 mV コンパレータ出力遅延時間 TCMP CMP0P = CMP0M ± 100mV ¾ ¾ 1 ms



●測定回路測定回路 1

測定回路 2

Inpu

t pin

s

V

VIH

VIL

Out

put p

ins

（注1）指定の状態にする入力ロジック（注2）指定の出力端子について繰り返す

（注2）

（注1）

VDD VREF VDDL VSS

DVDD VREF VDDL

CL CV

32.768kHz 水晶振動子

CGL

CDL

XT0

XT1

VSS

CV ：2.2μF CL ：2.2μF CGL ：12pF CDL ：12pF 32.768kHz 水晶振動子（DT-26 大真空株式会社製）

A



測定回路 3

測定回路 4

測定回路 5

入力端子

VIH

VIL

出力端子

（注1）指定の状態にする入力ロジック

（注1）波形観測

VDD VREF VDDL VSS

入力端子

A 出力端子

（注3）指定の入力端子について繰り返す

（注

VDD VREF VDDL VSS

入力端子

A

VIH

VIL

出力端子

（注1）指定の状態にする入力ロジック（注2）指定の出力端子について繰り返す

（注2）

（注 1）

VDD VREF VDDL VSS



●交流特性（発振回路）



単位測定

回路 Min. Typ. Max. 低速水晶発振開始時間*1 TXTL ― ― 0.6 2 s

1

低速 RC 発振周波数 fLCR

Ta=25℃ typ -1% 32.768k typ

+1%

Hz Ta=-40～85℃ typ -2.5% 32.768k typ

+2.5%

Ta=-40～105℃ typ -3% 32.768k typ

+3%

高速 RC 発振周波数 fHCR Ta=25℃ typ

-5% 2.097 typ +5% MHz

Ta=-40～105℃ typ -15% 2.097 typ

+15%

PLL 発振周波数 fPLL LSCLK=32.768kHz 2,048 clock average

typ -1% 8.192 typ

+1% MHz

*1：32.768KHz 水晶振動子 DT-26（大真空株式会社）を使用（CGL/CDL＝12pF）

●交流特性（電源立ち上げ・リセットシーケンス）（特に指定のない場合は，VDD = 1.8～5.5V，VSS = 0V，Ta=-40～+105℃）


単位測定

回路 Min. Typ. Max. リセット

*1有効パルス幅 PRST ― 100 ― ―

μs 1

リセット*1ノイズ除去

パルス幅 PNRST ― ― ― 0.4

パワーオンリセット発生電源立ち上がり時間

TPOR ― ― ― 10 ms

*1：RESET_N 端子によるリセット

PRST

RESET_N

RESET_N 端子を使用する場合

VDD 0.9*VDD

VIL1

PRST

VIL1 VIL1

パワーオンリセットを使用する場合

VDD

TPOR

1.8V

0V



●交流特性（外部割込み）



単位 Min. Typ. Max.

外部割込み無効期間 tNUL 割込み許可（MIE=1）

CPU は NOP 動作 2.5×

LSCLK ― 3.5×

LSCLK ms

tNUL

EXI0～EXI7

（立ち上がりエッジ割込み）

EXI0～EXI7

（立ち下がりエッジ割込み）

EXI0～EXI7

（両エッジ割込み） tNUL

tNUL



●交流特性（同期式シリアルポート）




SCK 入力サイクル（スレーブモード）

tSCYC 高速発振停止時 10 ― ― ms 高速発振時 500 ― ― ns

SCK 出力サイクル（マスタモード）

tSCYC ― ― SCK*1 ― s

SCK 入力パルス幅（スレーブモード）

tSW 高速発振停止時 4 ― ― ms 高速発振時 200 ― ― ns

SCK 出力パルス幅（マスタモード）

tSW ― SCK*1 ×0.4

SCK*1 ×0.5

SCK*1 ×0.6

s

SOUT 出力遅延時間（スレーブモード）

tSD ― ― ― 180 ns

SOUT 出力遅延時間（マスタモード）

tSD ― ― ― 80 ns

SIN 入力セットアップ時間

（スレーブモード） tSS ― 80 ― ― ns

SIN 入力セットアップ時間（マスタモード）

tSS ― 240 ― ― ns

SIN 入力ホールド時間

tSH ― 80 ― ― ns

*1：シリアルポート 0 モードレジスタ（SIO0MOD1）の S0CK3～0 により選択されたクロック周期

tSD

SCK0*

SIN0*

SOUT0*

*：ポートの 2 次機能を示す。

tSD

tSS tSH

tSW tSW

tSCYC



●交流特性（I2C バス・インタフェース：標準モード 100kbps）




SCL クロック周波数 fSCL ― 0 ― 100 kHz SCL ホールド時間

（スタート/再スタートコンディション）

tHD:STA ― 4.0 ― ― ms

SCL”L”レベル時間 tLOW ― 4.7 ― ― ms SCL”H”レベル時間 tHIGH ― 4.0 ― ― ms

SCL セットアップ時間（再スタートコンディション）

tSU:STA ― 4.7 ― ― ms

SDA ホールド時間 tHD:DAT ― 0 ― ― ms SDA セットアップ時間 tSU:DAT ― 0.25 ― ― ms SDA セットアップ時間

（ストップコンディション） tSU:STO ― 4.0 ― ― ms

バスフリー時間 tBUF ― 4.7 ― ― ms ●交流特性（I2C バス・インタフェース：ファーストモード 400kbps）




SCL クロック周波数 fSCL ― 0 ― 400 kHz SCL ホールド時間

（スタート/再スタートコンディション）

tHD:STA ― 0.6 ― ― ms

SCL”L”レベル時間 tLOW ― 1.3 ― ― ms SCL”H”レベル時間 tHIGH ― 0.6 ― ― ms

SCL セットアップ時間（再スタートコンディション）

tSU:STA ― 0.6 ― ― ms

SDA ホールド時間 tHD:DAT ― 0 ― ― ms SDA セットアップ時間 tSU:DAT ― 0.1 ― ― ms SDA セットアップ時間

（ストップコンディション） tSU:STO ― 0.6 ― ― ms

バスフリー時間 tBUF ― 1.3 ― ― ms

SCL

SDA

スタートコンディション



tBUF tHD:STA tLOW tHIGH tSU:STA tHD:STA tSU:DAT tHD:DAT

tSU:STO



●逐次比較型 A/D コンバータの電気的特性




分解能 n ― ― ― 10 bit

積分非直線性誤差 INL

2.7V £ VREF £ 5.5V -4 ― +4

LSB

2.2V £ VREF < 2.7V -6 ― +6 1.8V £ VREF < 2.2V

SACK*1=”1” -10 ― +10

微分非直線性誤差 DNL

2.7V £ VREF £ 5.5V -3 ― +3 2.2V £ VREF < 2.7V -5 ― +5 1.8V £ VREF < 2.2V

SACK*1=”1” -9 ― +9

ゼロスケール誤差 VOFF RI≦5kΩ -6 ― +6 フルスケール誤差 FSE RI≦5kΩ -6 ― +6

入力インピーダンス RI ― ― ― 5k Ω

A/D 動作電圧 VDD VDD≧VREF 1.8 ― 5.5 V

変換時間 tCONV

PLL 発振モード

SACK*1=”0” ― 13.5 ―

μs SACK*1=”1” ― 43 ―

高速 RC 発振モード

SACK*1=”0” ― 16 ―

SACK*1=”1” ― 44 ―

*1：SA-ADC コントロールレジスタ 0 （SADCON0）のビット 1

A

VDD VREF

VDDL

VSS

基準電圧

2.2μF

- RI≦5kΩ AIN0 ～

AIN11

1μF

0.1μF

+

2.2μF

アナログ入力

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル付録 D 応用回路例

FJUL620Q150B 付 D－1

付録 D 応用回路例

【注意】ノイズ対策のため、VDDLと Vssの基板上配線については最短になるよう設計してください。

CV ：2.2uF CL ：2.2uF CGL ：12～25pF CDL ：12～25pF CAV ：1uF CAIN ：0.1uF CR ：0.1uF CT ：0.01uF 32.768kHz 水晶振動子：DT-26（大真空株式会社製）リセット IC ：BU4219（ローム株式会社製，Nch オープンドレイン出力）

TEST1_N

VDD

CL

EN VDD

GND OUT AIN0

VSS

VDD Vref

WP SCL SDA Vcc

Vss A0 A1 A2 I2C EEPROM

P43 (Output)

P41 /SCL

P40 /SDA

P42 (Output)

CV

CAV

TEST0

VDDL Vss

5.0V

ML620Q151B ML620Q152B ML620Q153B ML620Q154B ML620Q155B ML620Q156B ML620Q157B ML620Q158B ML620Q159B

3.3VOUT VTref SCK

TEST Vss

uEASE インタフェース

ML8511A UV sensor

P02

P01

P00

P03

XT0

XT1 32.768kHz 水晶振動子

CGL

CDL

RESET_N リセット IC

P22/PWM4 (Output)

P23/PWM5 (Output)

IGBT control

P04

P05

CAIN

CR

P20/LED0

CT

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル付録 E チェックリスト

FJUL620Q150B 付 E－1

付録 E チェックリスト

本チェックリストは，ソフトウェアプログラミング上の簡易ミスならびに MCU ハードウェア仕様の見落としや誤解を防止するための注意点をマニュアルの各章毎にリストアップしています。プログラミング時や評価時の確認用としてお使いください。第 1 章概要・未使用端子について [ ] すべての未使用端子処理についてご確認ください（ユーザーズマニュアルの 1.3.4 項を参照してください）。第 2 章 CPU とメモリ空間・プログラムコードサイズ [ ] 31,744 バイト（0:0000H～0:7BFFH）（ML620Q151B/ML620Q154B/ML620Q157B） [ ] 48,128 バイト（0:0000H～0:0BBFFH）（ML620Q152B/ML620Q155B/ML620Q158B） [ ] 64,512 バイト（0:0000H～0:0FBFFH）（ML620Q153B/ML620Q156B/ML620Q159B）・データメモリサイズ [ ] 33,792 バイト（0:0000H～0:7BFFH，7:0000H～7:07FFH）（ML620Q151B/ML620Q154B/ML620Q157B） [ ] 50,176 バイト（0:0000H～0:0BBFFH，7:0000H～7:07FFH）（ML620Q152B/ML620Q155B/ML620Q158B） [ ] 66,560 バイト（0:0000H～0:0FBFFH，7:0000H～7:07FFH）（ML620Q153B/ML620Q156B/ML620Q159B）・データ RAM サイズ [ ] 2,048 バイト（0:0E000H～0:0E7FFH）・未使用領域への対処 [ ] テスト領域 0:7C00H～0:7DFFH にはデータ“0FFFFH”（BRK 命令コード）を埋めてください。* （ソースファイル上での記述の仕方は，スタートアップファイル ML62015*.asm（*：1B,4B,7B）を参照してください）。（ML620Q151B/ML620Q154B/ML620Q157B） [ ] テスト領域 0:0BC00H～0:0BDFFH にはデータ“0FFFFH”（BRK 命令コード）を埋めてください。* （ソースファイル上での記述の仕方は，スタートアップファイル ML62015*.asm（*：2B,5B,8B）を参照してください）。（ML620Q152B/ML620Q155B/ML620Q158B） [ ] テスト領域 0:0FC00H～0:0FDFFH にはデータ“0FFFFH”（BRK 命令コード）を埋めてください。* （ソースファイル上での記述の仕方は，スタートアップファイル ML62015*.asm（*：3B,6B,9B）を参照してください）。（ML620Q153B/ML620Q156B/ML620Q159B） [ ] 未使用プログラム領域につきましては，フェイルセーフのためデータ“0FFFFH”（BRK 命令コード）を埋めてください。弊

社工場における書き込みの際にはデータ“0FFFFH”を書き込みます。 * コードオプション領域 0:7DE0H （ML620Q151B/ML620Q154B/ML620Q157B） 0:BDE0H （ML620Q152B/ML620Q155B/ML620Q158B）

0:FDE0H （ML620Q153B/ML620Q156B/ML620Q159B）を除く。

・RAM の初期化 [ ] RAM はリセットで初期化されないため，ソフトウェアで初期化してください。第 3 章リセット [ ] 動作電圧範囲以下（1.8V 以下）でのリセット機能の動作は保証しません。リセット IC の使用を推奨します。・リセット有効パルス幅 [ ] 最小 100us（ユーザーズマニュアルの付録 C 電気的特性を参照してください）・BRK 命令リセット [ ] BRK命令によるシステムリセットは，特殊機能レジスタ（SFR）を初期化しません。ソフトウェアで初期化してください（ユー

ザーズマニュアルの 3.3.1 項を参照してください）。



第 4 章 MCU 制御機能・STOP モード [ ] MIE フラグが“0”の時に，割込みの許可フラグと要求フラグが両方“1”となる条件ではストップコードアクセプタ

（STPACP）は許可状態にできません（ユーザーズマニュアルの 4.2.2.～4.2.3.項を参照してください）。 [ ] STP ビットを“1”にセットする命令の次には NOP 命令を 2 個置いてください（ユーザーズマニュアルの 4.3.3.項を参照し

てください）。・HALT モード [ ] HLT ビットを“1”にセットする命令の次には NOP 命令を 2 個置いてください（ユーザーズマニュアルの 4.3.2.項を参照し

てください）。・BLKCON レジスタ [ ] 使用する各周辺機能の動作は BLKCON レジスタで許可もしくは禁止してください（ユーザーズマニュアルの 4.2.4.～4.2.9.項を参照してください）。 [ ] BLKCON レジスタの任意のフラグを“1”にセットすると該当する機能の全てのレジスタが初期化されます。第 5 章割込み・未使用割込みへの対処 [ ] フェイルセーフのため，すべての未使用割込みのベクタテーブルを定義してください。・ノンマスカブル割込み [ ] ウォッチドッグタイマ割込み（WDTINT）およびクロックバックアップ割込み（CKCINT）は，MIE フラグに依存しないノンマ

スカブル割込み（ユーザーズマニュアルの 5.2.10.項，5.3 項を参照してください）。第 6 章クロック発生回路・クロック初期値 [ ] 電源起動時やシステムリセット時は，2.097MHz 高速 RC 発振クロックが発振し，2.097MHz の 1/8 クロックである約

262kHz が CPU へのシステムクロックとして供給されます。・高速クロック動作から低速クロック動作への切り替え [ ]STOP モードからの復帰後，高速クロックから低速クロックに切り替える際は，タイムベースカウンタの割込み要求ビット

（QLTBC0～2 のいずれかで T128HZ を選択）が“1”となることで LSCLK が発振していることを確認してください。・ポートの 2 次機能設定 [ ] クロックを出力させる場合，ポートを 2 次機能として設定してください

*（ユーザーズマニュアルの 6.4 項を参照してくださ

い）。 * ：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/

ML620Q158B/ML620Q159B で端子構成が異なります。詳細はユーザーズマニュアルの，1.3.2 項の端子一覧を参照してください。）

第 7 章 TBC（タイムベースカウンタ）・LTBC の読み出し方法 [ ] 低速側タイムベースカウンタ（LTBC）は，カウントアップ中の不確定データの読み出しを防止するため二度読み出し，値が一致するまで読み出しを繰り返してください（ユーザーズマニュアルの 7.3.1 項を参照してください）。第 8 章 8 ビットタイマ・カウンタレジスタ読み出し方法 [ ] カウント動作中にタイマカウンタレジスタを読み出す場合の注意事項を確認してください（ユーザーズマニュアルの 8.2.4～8.2.5 項を参照してください）。第 9 章 16 ビットタイマ・カウンタレジスタ読み出し方法 [ ] カウント動作中にタイマカウンタレジスタを読み出す場合の注意事項を確認してください（ユーザーズマニュアルの 9.2.6～9.2.9 項を参照してください）。



第 10 章ウォッチドッグタイマ・オーバフロー周期ウォッチドッグタイマを選択したオーバフロー周期内にクリアしてください。 [ ] 125ms， [ ] 500ms， [ ] 2s， [ ] 8s ・WDP [ ] WDTCON レジスタにデータを書き込む前に WDP の内容をチェックし，“5AH”を書き込むか，もしくは“0A5H”を書き込むかを判断してください（ユーザーズマニュアルの 10.2.2.項を参照してください）。第 11 章 PWM ・使用端子 [ ] P20 端子，P34 端子，P43 端子，P64 端子もしくは P87 端子を使用

* [ ] P21 端子，P35 端子，P47 端子，P65 端子もしくは P83 端子を使用

* [ ] P22 端子，P53 端子，P60 端子，P66 端子もしくは P70 端子を使用

* [ ] P23 端子，P57 端子，P61 端子もしくは P71 端子を使用

* ・レジスタ読み出し方法 [ ] PWM 動作中に PWMn カウンタレジスタを読み出す場合の注意事項を確認してください（ユーザーズマニュアルの11.2.4，11.2.14，11.2.23，11.2.33 項を参照してください）。・ポートの 3 次機能，4 次機能 [ ] ポートを 3 次機能もしくは 4 次機能として設定してください（ユーザーズマニュアルの 11.4 項を参照してください）。 * ：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/ ML620Q158B/ML620Q159B で端子構成が異なります。詳細はユーザーズマニュアルの，1.3.2 項の端子一覧を参照してください。第 12 章同期式シリアルポート・使用端子 [ ] P40（SIN0），P41（SCK0）もしくは，P42（SOUT0）端子または

P44（SIN0），P45（SCK0）もしくは，P46（SOUT0）端子または P50（SIN0），P51（SCK0）もしくは，P52（SOUT0）端子または P55（SIN0），P56（SCK0）もしくは，P57（SOUT0）端子または P72（SIN0），P73（SCK0）もしくは，P74（SOUT0）端子または P80（SIN0），P81（SCK0）もしくは，P82（SOUT0）端子または P84（SIN0），P85（SCK0）もしくは，P86（SOUT0）端子を使用

* ・ポートの 3 次機能設定 [ ] ポートを 3 次機能として設定してください（ユーザーズマニュアルの 12.4 項を参照してください）。 * ：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/


第 13 章 UART ・使用端子 [ ] P02（RXD0）端子，P42（RXD0）端子，P54（RXD0）端子もしくは P86（RXD0）端子を使用

* [ ] P03（RXD1）端子，P52（RXD1）端子，P72（RXD1）端子もしくは P84（RXD1）端子を使用

* [ ] P43（TXD0）端子，P55（TXD0）端子，P73（TXD0）端子もしくは P87（TXD0）端子を使用

* [ ] P43（TXD1）端子，P53（TXD1）端子，P55（TXD1）端子，P73（TXD1）端子もしくは P85（TXD1）端子を使用

* [ ] UA0MOD0 レジスタの U0RSEL0，U0RSEL1 ビットで P02，P42，P54 もしくは P86 を選択してください。 [ ] UA1MOD0 レジスタの U1RSEL0，U1RSEL1 ビットで P03，P52，P72 もしくは P84 を選択してください。

*

* ：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/ ML620Q158B/ML620Q159B で端子構成が異なります。詳細はユーザーズマニュアルの，1.3.2 項の端子一覧を参照してください。）

・ポート 2 機能，4 次機能設定 [ ] ポートを 2 次機能，4 次機能として設定してください（ユーザーズマニュアルの 13.4 項を参照してください）。



第 14 章 I2C バス・インタフェース・使用端子 [ ] P40（SDA）端子，P50（SDA）端子，P60（SDA）端子もしくは P80（SDA）端子を使用

* [ ] P41（SCL）端子，P51（SCL）端子，P61（SCL）端子もしくは P81（SCL）端子使用

*

・ポートの 2 次機能設定 [ ] ポートを 2 次機能として設定してください（ユーザーズマニュアルの 14.4 項を参照してください）。 * ：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/


第 15 章～第 23 章ポート・端子処理 [ ] 各入力ポートおよび入出力ポートは，オープン状態でハイインピーダンス入力モードを選択しないでください。・2 次機能設定 [ ] 各ポートの PnCON0/1，PnMOD0/1 レジスタは適切に設定してください。

*

* ：ML620Q151B/ML620Q152B/ML620Q153B/ML620Q154B/ML620Q155B/ML620Q156B/ML620Q157B/

ML620Q158B/ML620Q159B で端子構成が異なります。詳細はユーザーズマニュアルの，1.3.2 項の端子一覧を参照してください。

第 24 章逐次比較型 A/D コンバータ・動作条件 [ ] 動作電圧をご確認ください。 VDD=1.8V～5.5V [ ] 高速クロックの発振を許可した状態で使用してください。 [ ] VREF が 2.2V 未満で使用する場合は SA-ADC コントロールレジスタ 0 の SACK ビットを“1”に設定してください。 [ ] SADMOD0，SADMOD1 レジスタの SACH0～SACHB ビットのすべてが“0”の状態で，SADCON0，SADCON1 レジスタの SARUN ビットを“1”にセットしないでください（ユーザーズマニュアルの 24.2.26～24.2.27 項を参照してください）。 [ ] A/D変換中に高速クロックを停止すると消費電流が増大する可能性があります。高速クロックを停止する際およびSTOPモードへの移行する際は A/D 変換を停止してください。第 26 章 LLD 回路・判定電圧の変更 [ ] 判定電圧は LLD 回路をオフした状態で選択してください。 [ ] STOP モードを使用する場合は，STOP モードに移行する前に LLD 回路をオフし，STOP モード解除後，再度オンして，安定時間経過後に使用してください。第 28 章オンチップデバッグ機能 [ ] uEASE を使用したフラッシュ・メモリの書き換え（消去，書き込み）の際は，VDD には 1.8V～5.5V を供給してください。 [ ] デバッグに使用した LSI は量産品として使用しないでください。 [ ] プログラムコードの動作確認は，お客様の量産ボード上でかつ uEASE を接続しない状態で確認してください。 [ ] P1DIR レジスタの P14DIR ビットを”0”にするアプリケーションコードを本 LSI に書き込まないでください。第 29 章フラッシュ・メモリ書き換え機能 [ ] ブロック消去開始命令の次の命令には必ず NOP 命令を 2 回以上設定してください。 [ ] セクタ消去開始命令の次の命令には必ず NOP 命令を 2 回以上設定してください。 [ ] フラッシュデータレジスタ（FLASHDH）レジスタへの書き込み命令の次の命令には必ず NOP 命令を 2 回以上設定してください。



第 30 章コードオプション [ ] コードオプションデータをプログラム・メモリのテストデータ領域である0：7DE0Hアドレスに設定してください。

（ML620Q151B/ML620Q154B/ML620Q157B） [ ] コードオプションデデータをプログラム・メモリのテストデータ領域である0：0BDE0Hアドレスに設定してください。

（ML620Q152B/ML620Q155B/ML620Q158B） [ ] コードオプションデデータをプログラム・メモリのテストデータ領域である0：0FDE0Hアドレスに設定してください。

（ML620Q153B/ML620Q156B/ML620Q159B） [ ] コードオプションデデータ以外のテストデータ領域は”0FFFFH“データを設定してください。付録 A SFR（特殊レジスタ）・初期値 [ ] 初期値が不定な SFR があることを確認してください（ユーザーズマニュアルの付録 A を参照してください）。付録 C 電気特性・電源回路用外付けコンデンサ [ ] CL = 2.2uF（VDDL 端子用）， [ ] CV = 2.2uF 以上（VDD 端子用）・動作電圧 [ ] 1.8V to 5.5V ・動作周囲温度 [ ] -40℃ to +105℃

改版履歴

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B ユーザーズマニュアル改版履歴

FJUL620Q150B 改－1

改版履歴

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FJUL620Q150B-01 2016.8.24 – – 正式初版発行

FJUL620Q150B-02 2017.5.15

12-3 13-23 13-34 14-1

22-10 29-19 付 A-5 付 C-11

12-3 13-23 13-34 14-1

22-10 29-19 付 A-5 付 C-11

誤記訂正

3 3 表記法のレジスタ説明図に説明を追加

4-3 6-8

11-1 13-9

4-3 6-8

11-1 13-9

説明内容変更

5-24 5-26 ～

5-37

5-24 5-26 ～

5-37

割込みレベル制御イネーブルレジスタ（ILENL），および割

込みレベル制御レジスタ 01（ILC01）についての【注意】の

内容変更

13-8 13-8 表 13-1 に全二重／半二重通信モード時に使用可能な通

信端子および割込みを追加。

29-13 29-13 表 29-8 にフラッシュ・メモリ書き換えコードのデバッグ時の

注意事項を追加

1-3 1-6 1-9

1-3 1-6 1-9

TQFP64 パッケージの記載を追加

- 付 B-4 パッケージ外形図に TQFP64 を追加

付 C-8 付 C-8 交流特性（電源立ち上げ・リセットシーケンス）に注釈*1 を追加

FJUL620Q150B-03 2017.7.1 1-3 1-3 QFP64 パッケージ名修正

付 B-3 付 B-3 QFP64 パッケージ図変更

Documents

ML620Q151B/2B/3B/4B/5B/6B/7B/8B/9B - lapis-semi.coms manual-file_db/miconlp... · オンチップデバッグツールuease ... 5.2.8 割込み許可レジスタ6（ie6）