ユーザーズマニュアル - lapis-semi.coms manual-file_db/miconlp... · オンチップデバッグツールuease の説明 uease ターゲット接続補足マニュアル

ML620Q131/2/3/4/5/6 ユーザーズマニュアル

正式 5 版発行日 2017 年 5 月 15 日

FJUL620Q130-05


FJUL620Q130 1

ご注意

1) 本資料の記載内容は改良などのため予告なく変更することがあります。 2) ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが，半導体製品は種々の要因で故障・誤作

動する可能性があります。

万が一，本製品が故障・誤作動した場合であっても，その影響により人身事故，火災損害等が起こらないようご使

用機器でのディレーティング，冗長設計，延焼防止，バックアップ，フェイルセーフ等の安全確保をお願いします。

定格を超えたご使用や使用上の注意書が守られていない場合，いかなる責任もラピスセミコンダクタは負うもので

はありません。 3) 本資料に記載されております応用回路例やその定数などの情報につきましては，本製品の標準的な動作や使い

方を説明するものです。したがいまして，量産設計をされる場合には，外部諸条件を考慮していただきますようお

願いいたします。 4) 本資料に記載されております技術情報は，本製品の代表的動作および応用回路例などを示したものであり，それ

をもって，当該技術情報に関するラピスセミコンダクタまたは第三者の知的財産権その他の権利を許諾するもの

ではありません。したがいまして，上記技術情報の使用に起因して第三者の権利にかかわる紛争が発生した場合，

ラピスセミコンダクタはその責任を負うものではありません。 5) 本製品は，一般的な電子機器（AV機器，OA機器，通信機器，家電製品，アミューズメント機器など）および本資

料に明示した用途への使用を意図しています。 6) 本資料に掲載されております製品は，耐放射線設計はなされておりません。

7) 本製品を下記のような特に高い信頼性が要求される機器等に使用される際には，ラピスセミコンダクタへ必ずご連

絡の上，承諾を得てください。

・輸送機器（車載，船舶，鉄道など），幹線用通信機器，交通信号機器，防災・防犯装置，安全確保のための装

置，医療機器，サーバー，太陽電池，送電システム 8) 本製品を極めて高い信頼性を要求される下記のような機器等には，使用しないでください。

・航空宇宙機器，原子力制御機器，海底中継機器 9) 本資料の記載に従わないために生じたいかなる事故，損害もラピスセミコンダクタはその責任を負うものではあり

ません。 10) 本資料に記載されております情報は，正確を期すため慎重に作成したものですが，万が一，当該情報の誤り・誤

植に起因する損害がお客様に生じた場合においても，ラピスセミコンダクタはその責任を負うものではありません。 11) 本製品のご使用に際しては，RoHS 指令など適用される環境関連法令を遵守の上ご使用ください。お客様がか

かる法令を遵守しないことにより生じた損害に関して，ラピスセミコンダクタは一切の責任を負いません。本製品の

RoHS 適合性などの詳細につきましては，セールス･オフィスまでお問合せください。 12) 本製品および本資料に記載の技術を輸出または国外へ提供する際には，「外国為替および外国貿易法」，

「米国輸出管理規則」など適用される輸出関連法令を遵守し，それらの定めにしたがって必要な手続を行ってく

ださい。 13) 本資料の一部または全部をラピスセミコンダクタの許可なく，転載・複写することを堅くお断りします。

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〒222-8575 神奈川県横浜市港北区新横浜 2-4-8 http://www.lapis-semi.com


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はじめに

本ユーザーズマニュアルでは，16 ビットマイクロコントローラ ML620Q131/2/3/4/5/6 のハードウェアの動作

説明が記述されています。

本書のほかに以下に示すマニュアルが用意されておりますので，必要に応じてあわせてお読み下さい。

■ nX-U16/100 コアインストラクションマニュアル nX-U16/100 コアの基本アーキテクチャおよび各命令の説明

■ MACU8 アセンブラパッケージユーザーズマニュアル

リロケータブルアセンブラ，リンカ，ライブラリアン，オブジェクトコンバータの操作方法の説明およびアセ

ンブリ言語仕様の説明 ■ CCU8 ユーザーズマニュアル

コンパイラの操作方法の説明 ■ CCU8 プログラミングガイド

プログラミング方法の説明 ■ CCU8 ランゲージリファレンス

CCU8 の言語仕様の説明 ■ DTU8 デバッガユーザーズマニュアル

デバッガ DTU8 の操作方法の説明 ■ IDEU8 ユーザーズマニュアル

統合化開発環境 IDEU8 の操作方法の説明 ■ uEASE ユーザーズマニュアル

オンチップデバッグツール uEASE の説明 ■ uEASE ターゲット接続補足マニュアル

uEASE との接続方法の説明 ■ FWuEASE フラッシュライタホストプログラムユーザーズマニュアル

フラッシュライタホストプログラム FWuEASE の説明


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表記法

分類表記法説明

● 数値 xxh，xxH 16 進数を表します。 xxb 2 進数を表します。

● 単位ワード，W 1 ワード＝16 ビットバイト，B 1 バイト＝8 ビットニブル，N 1 ニブル＝4 ビットメガ，M 106 キロ，K 210＝1024 キロ，k 103＝1000 ミリ，m 10-3 マイクロ，µ 10-6 ナノ，n 10-9 セカンド，s（小文字）秒

● 用語 “H”レベル：電圧の高い側の信号レベルで，電気的特性で規定された VIH，VOH

の電圧レベルを示します。 “L”レベル：電圧の低い側の信号レベルで，電気的特性で規定された VIL，VOL

の電圧レベルを示します。

● レジスタ説明図 R/W：読み書き属性を表します。R は読み出し可能，W は書き込み可能，R/W は読

み書き可能です。ビット名が存在するビットは 1 ビット単位での読み出しもしくは

書き込みが可能です。 MSB：8 ビットのレジスタ（メモリ）の最上位ビット LSB：8 ビットのレジスタ（メモリ）の最下位ビット

MSB LSB FCON0 －－ OUTC1 OUTC0 OSCM1 OSCM0 SYSC1 SYSC0

R/W －－ R/W R/W R/W R/W R/W R/W 初期値 0 0 1 1 1 0 1 1

ビット名

レジスタ名

リセット後の初期値

無効ビット：読出し時，常に“0”が読み出されます。書き込みは無効です。

ML620Q131/2/3/4/5/6 ユーザーズマニュアル目次

FJUL620Q130 目次－1

目次

第 1 章

1. 概要 ................................................................................................................................................................. 1-1 1.1 特長 ............................................................................................................................................................. 1-1 1.2 機能ブロック構成 ..................................................................................................................................... 1-5

1.2.1 ブロック図 ......................................................................................................................................... 1-5 1.3 端子 ............................................................................................................................................................. 1-7

1.3.1 端子配置 ............................................................................................................................................. 1-7 1.3.1.1 パッケージの端子配置図 .............................................................................................................. 1-7

1.3.2 端子一覧 ........................................................................................................................................... 1-10 1.3.3 端子説明 ........................................................................................................................................... 1-11 1.3.4 未使用端子の処理 ........................................................................................................................... 1-14

第 2 章

2. CPU とメモリ空間 ........................................................................................................................................ 2-1 2.1 概要 ............................................................................................................................................................. 2-1 2.2 プログラムメモリ空間 ............................................................................................................................. 2-1 2.3 データメモリ空間 ..................................................................................................................................... 2-4 2.4 命令長 ......................................................................................................................................................... 2-7 2.5 データタイプ ............................................................................................................................................. 2-7 2.6 レジスタ説明 ............................................................................................................................................. 2-7

2.6.1 レジスタ一覧 ..................................................................................................................................... 2-7 2.6.2 データセグメントレジスタ（DSR） .............................................................................................. 2-7

第 3 章

3. リセット機能 ................................................................................................................................................. 3-1 3.1 概要 ............................................................................................................................................................. 3-1

3.1.1 特長 ..................................................................................................................................................... 3-1 3.1.2 構成 ..................................................................................................................................................... 3-1 3.1.3 端子一覧 ............................................................................................................................................. 3-2

3.2 レジスタ説明 ............................................................................................................................................. 3-3 3.2.1 レジスタ一覧 ..................................................................................................................................... 3-3 3.2.2 リセットステータスレジスタ（RSTAT） ..................................................................................... 3-3 3.2.3 安全機能リセットステータスレジスタ（SRSTAT） ................................................................... 3-5

3.3 動作説明 ..................................................................................................................................................... 3-6 3.3.1 システムリセットモードの動作 ..................................................................................................... 3-6

第 4 章

4. MCU 制御機能 ............................................................................................................................................... 4-1 4.1 概要 ............................................................................................................................................................. 4-1

4.1.1 特長 ..................................................................................................................................................... 4-1 4.1.2 構成 ..................................................................................................................................................... 4-1

4.2 レジスタ説明 ............................................................................................................................................. 4-2 4.2.1 レジスタ一覧 ..................................................................................................................................... 4-2 4.2.2 ストップコードアクセプタ（STPACP） ....................................................................................... 4-3 4.2.3 スタンバイコントロールレジスタ（SBYCON） ......................................................................... 4-4 4.2.4 ブロックコントロールレジスタ 0（BLKCON0） ........................................................................ 4-5 4.2.5 ブロックコントロールレジスタ 1（BLKCON1） ........................................................................ 4-7 4.2.6 ブロックコントロールレジスタ 2（BLKCON2） ........................................................................ 4-8 4.2.7 ブロックコントロールレジスタ 3（BLKCON3） ...................................................................... 4-10 4.2.8 ブロックコントロールレジスタ 4（BLKCON4） ...................................................................... 4-11



4.2.9 ブロックコントロールレジスタ 7（BLKCON7） ...................................................................... 4-12 4.3 動作説明 ................................................................................................................................................... 4-13

4.3.1 プログラム動作モード ................................................................................................................... 4-13 4.3.2 HALT モード ................................................................................................................................... 4-13 4.3.3 STOP モード .................................................................................................................................... 4-14

4.3.3.1 CPU 低速クロック動作時の STOP モード ................................................................................ 4-14 4.3.3.2 CPU 高速クロック動作時の STOP モード ................................................................................ 4-15 4.3.3.3 STOP／HALT モードからの復帰動作についての注意事項 ................................................... 4-16

4.3.4 ブロック制御機能 ........................................................................................................................... 4-17

第 5 章

5. 割込み（INT） .............................................................................................................................................. 5-1 5.1 概要 ............................................................................................................................................................. 5-1

5.1.1 特長 ..................................................................................................................................................... 5-1 5.2 レジスタ説明 ............................................................................................................................................. 5-2

5.2.1 レジスタ一覧 ..................................................................................................................................... 5-2 5.2.2 割込み許可レジスタ 0（IE0） ......................................................................................................... 5-3 5.2.3 割込み許可レジスタ 1（IE1） ......................................................................................................... 5-4 5.2.4 割込み許可レジスタ 2（IE2） ......................................................................................................... 5-5 5.2.5 割込み許可レジスタ 3（IE3） ......................................................................................................... 5-6 5.2.6 割込み許可レジスタ 4（IE4） ......................................................................................................... 5-7 5.2.7 割込み許可レジスタ 5（IE5） ......................................................................................................... 5-8 5.2.8 割込み許可レジスタ 6（IE6） ......................................................................................................... 5-9 5.2.9 割込み許可レジスタ 7（IE7） ....................................................................................................... 5-10 5.2.10 割込み要求レジスタ 0（IRQ0） ................................................................................................... 5-11 5.2.11 割込み要求レジスタ 1（IRQ1） ................................................................................................... 5-12 5.2.12 割込み要求レジスタ 2（IRQ2） ................................................................................................... 5-14 5.2.13 割込み要求レジスタ 3（IRQ3） ................................................................................................... 5-15 5.2.14 割込み要求レジスタ 4（IRQ4） ................................................................................................... 5-16 5.2.15 割込み要求レジスタ 5（IRQ5） ................................................................................................... 5-18 5.2.16 割込み要求レジスタ 6（IRQ6） ................................................................................................... 5-19 5.2.17 割込み要求レジスタ 7（IRQ7） ................................................................................................... 5-21 5.2.18 割込みレベル制御イネーブルレジスタ（ILENL） .................................................................... 5-22 5.2.19 現割込み要求レベルレジスタ（CILL） ....................................................................................... 5-23 5.2.20 割込みレベル制御レジスタ 01（ILC01） .................................................................................... 5-24 5.2.21 割込みレベル制御レジスタ 10（ILC10） .................................................................................... 5-25 5.2.22 割込みレベル制御レジスタ 11（ILC11） .................................................................................... 5-26 5.2.23 割込みレベル制御レジスタ 20（ILC20） .................................................................................... 5-27 5.2.24 割込みレベル制御レジスタ 21（ILC21） .................................................................................... 5-28 5.2.25 割込みレベル制御レジスタ 30（ILC30） .................................................................................... 5-29 5.2.26 割込みレベル制御レジスタ 40（ILC40） .................................................................................... 5-30 5.2.27 割込みレベル制御レジスタ 41（ILC41） .................................................................................... 5-31 5.2.28 割込みレベル制御レジスタ 51（ILC51） .................................................................................... 5-32 5.2.29 割込みレベル制御レジスタ 60（ILC60） .................................................................................... 5-33 5.2.30 割込みレベル制御レジスタ 61（ILC61） .................................................................................... 5-34 5.2.31 割込みレベル制御レジスタ 70（ILC70） .................................................................................... 5-35

5.3 動作説明 ................................................................................................................................................... 5-36 5.3.1 マスカブル割込み処理 ................................................................................................................... 5-38 5.3.2 ノンマスカブル割込み処理 ........................................................................................................... 5-38 5.3.3 ソフトウェア割込み処理 ............................................................................................................... 5-38 5.3.4 割込みルーチンでの注意事項（割込みレベル制御機能無効時） ............................................ 5-39 5.3.5 割込みレベル制御機能有効時のフローチャート ........................................................................ 5-42 5.3.6 割込みレベル制御機能有効時の割込み処理の記述方法 ............................................................ 5-43

5.3.6.1 多重割込み禁止の割込み関数の記述 ........................................................................................ 5-43 5.3.6.2 多重割込み許可の割込み関数の記述 ........................................................................................ 5-45



5.3.7 割込み禁止状態 ............................................................................................................................... 5-46

第 6 章

6. クロック発生回路 ......................................................................................................................................... 6-1 6.1 概要 ............................................................................................................................................................. 6-1

6.1.1 特長 ..................................................................................................................................................... 6-1 6.1.2 構成 ..................................................................................................................................................... 6-2 6.1.3 端子一覧 ............................................................................................................................................. 6-2 6.1.4 クロック構成図 ................................................................................................................................. 6-3

6.2 レジスタ説明 ............................................................................................................................................. 6-4 6.2.1 レジスタ一覧 ..................................................................................................................................... 6-4 6.2.2 周波数コントロールレジスタ 0（FCON0） ................................................................................. 6-5 6.2.3 周波数コントロールレジスタ 1（FCON1） ................................................................................. 6-7 6.2.4 周波数コントロールレジスタ 3（FCON3） ................................................................................. 6-8 6.2.5 周波数ステータスレジスタ（FSTAT） ......................................................................................... 6-9

6.3 動作説明 ................................................................................................................................................... 6-10 6.3.1 低速クロック ................................................................................................................................... 6-10

6.3.1.1 内蔵低速 RC 発振回路................................................................................................................. 6-10 6.3.1.2 低速クロックの動作 .................................................................................................................... 6-10

6.3.2 高速クロック ................................................................................................................................... 6-11 6.3.2.1 PLL 発振@内蔵高速 RC 発振モード ......................................................................................... 6-11 6.3.2.2 高速水晶発振モード .................................................................................................................... 6-11 6.3.2.3 PLL 発振@高速水晶発振モード ................................................................................................ 6-12 6.3.2.4 高速クロックの動作 .................................................................................................................... 6-13 6.3.2.5 高速クロックバックアップの動作 ............................................................................................ 6-14

6.3.3 システムクロック切り替え ........................................................................................................... 6-16 6.4 ポートのレジスタ設定について ........................................................................................................... 6-17

6.4.1 PA1 端子に低速クロック（LSCLK）を出力する場合 .............................................................. 6-17 6.4.2 PA0 端子に高速クロック（OUTCLK）を出力する場合 ........................................................... 6-18

第 7 章

7. タイムベースカウンタ（TBC） ................................................................................................................. 7-1 7.1 概要 ............................................................................................................................................................. 7-1

7.1.1 特長 ..................................................................................................................................................... 7-1 7.1.2 構成 ..................................................................................................................................................... 7-1

7.2 レジスタ説明 ............................................................................................................................................. 7-2 7.2.1 レジスタ一覧 ..................................................................................................................................... 7-2 7.2.2 低速側タイムベースカウンタ（LTBR） ....................................................................................... 7-3 7.2.3 低速側タイムベースカウンタ周波数補正レジスタ L，H（LTBADJL，H） ........................... 7-4 7.2.4 低速側タイムベースカウンタ割込み選択レジスタ L，H（LTBINTL，H） ............................ 7-6

7.3 動作説明 ..................................................................................................................................................... 7-7 7.3.1 低速側タイムベースカウンタ ......................................................................................................... 7-7

第 8 章

8. タイマ ............................................................................................................................................................. 8-1 8.1 概要 ............................................................................................................................................................. 8-1

8.1.1 特長 ..................................................................................................................................................... 8-1 8.1.2 構成 ..................................................................................................................................................... 8-2 8.1.3 端子一覧 ............................................................................................................................................. 8-3

8.2 レジスタ説明 ............................................................................................................................................. 8-4 8.2.1 レジスタ一覧 ..................................................................................................................................... 8-4 8.2.2 タイマ 0 データレジスタ（TM0D）.............................................................................................. 8-6 8.2.3 タイマ 1 データレジスタ（TM1D）.............................................................................................. 8-7



8.2.4 タイマ E データレジスタ（TMED） ............................................................................................. 8-8 8.2.5 タイマ F データレジスタ（TMFD） ............................................................................................. 8-9 8.2.6 タイマ G データレジスタ（TMGD） .......................................................................................... 8-10 8.2.7 タイマ H データレジスタ（TMHD） .......................................................................................... 8-11 8.2.8 タイマ I データレジスタ（TMID） ............................................................................................. 8-12 8.2.9 タイマ J データレジスタ（TMJD） ............................................................................................ 8-13 8.2.10 タイマ K データレジスタ（TMKD） .......................................................................................... 8-14 8.2.11 タイマ L データレジスタ（TMLD） ........................................................................................... 8-15 8.2.12 タイマ 0 カウンタレジスタ（TM0C） ........................................................................................ 8-16 8.2.13 タイマ 1 カウンタレジスタ（TM1C） ........................................................................................ 8-17 8.2.14 タイマ E カウンタレジスタ（TMEC） ....................................................................................... 8-18 8.2.15 タイマ F カウンタレジスタ（TMFC） ....................................................................................... 8-19 8.2.16 タイマ G カウンタレジスタ（TMGC） ...................................................................................... 8-20 8.2.17 タイマ H カウンタレジスタ（TMHC） ...................................................................................... 8-21 8.2.18 タイマ I カウンタレジスタ（TMIC） ......................................................................................... 8-22 8.2.19 タイマ J カウンタレジスタ（TMJC） ......................................................................................... 8-23 8.2.20 タイマ K カウンタレジスタ（TMKC） ...................................................................................... 8-24 8.2.21 タイマ L カウンタレジスタ（TMLC） ....................................................................................... 8-25 8.2.22 タイマ 0 コントロールレジスタ 0（TM0CON0） ..................................................................... 8-26 8.2.23 タイマ 1 コントロールレジスタ 0（TM1CON0） ..................................................................... 8-27 8.2.24 タイマ E コントロールレジスタ 0（TMECON0） .................................................................... 8-28 8.2.25 タイマ F コントロールレジスタ 0（TMFCON0） ..................................................................... 8-29 8.2.26 タイマ G コントロールレジスタ 0（TMGCON0） ................................................................... 8-30 8.2.27 タイマ H コントロールレジスタ 0（TMHCON0） ................................................................... 8-31 8.2.28 タイマ I コントロールレジスタ 0（TMICON0） ...................................................................... 8-32 8.2.29 タイマ J コントロールレジスタ 0（TMJCON0） ...................................................................... 8-33 8.2.30 タイマ K コントロールレジスタ 0（TMKCON0） ................................................................... 8-34 8.2.31 タイマ L コントロールレジスタ 0（TMLCON0） .................................................................... 8-35 8.2.32 タイマ 0 コントロールレジスタ 1（TM0CON1） ..................................................................... 8-36 8.2.33 タイマ 1 コントロールレジスタ 1（TM1CON1） ..................................................................... 8-37 8.2.34 タイマ E コントロールレジスタ 1（TMECON1） .................................................................... 8-38 8.2.35 タイマ F コントロールレジスタ 1（TMFCON1） ..................................................................... 8-39 8.2.36 タイマ G コントロールレジスタ 1（TMGCON1） ................................................................... 8-40 8.2.37 タイマ H コントロールレジスタ 1（TMHCON1） ................................................................... 8-41 8.2.38 タイマ I コントロールレジスタ 1（TMICON1） ...................................................................... 8-42 8.2.39 タイマ J コントロールレジスタ 1（TMJCON1） ...................................................................... 8-43 8.2.40 タイマ K コントロールレジスタ 1（TMKCON1） ................................................................... 8-44 8.2.41 タイマ L コントロールレジスタ 1（TMLCON1） .................................................................... 8-45 8.2.42 タイマ 0 コントロールレジスタ 2（TM0CON2） ..................................................................... 8-46 8.2.43 タイマ 1 コントロールレジスタ 2（TM1CON2） ..................................................................... 8-47 8.2.44 タイマ E コントロールレジスタ 2（TMECON2） .................................................................... 8-48 8.2.45 タイマ F コントロールレジスタ 2（TMFCON2） ..................................................................... 8-49 8.2.46 タイマ G コントロールレジスタ 2（TMGCON2） ................................................................... 8-51 8.2.47 タイマ H コントロールレジスタ 2（TMHCON2） ................................................................... 8-52 8.2.48 タイマ I コントロールレジスタ 2（TMICON2） ...................................................................... 8-53 8.2.49 タイマ J コントロールレジスタ 2（TMJCON2） ...................................................................... 8-54 8.2.50 タイマ K コントロールレジスタ 2（TMKCON2） ................................................................... 8-56 8.2.51 タイマ L コントロールレジスタ 2（TMLCON2） .................................................................... 8-57 8.2.52 タイマ 0 コントロールレジスタ 3（TM0CON3） ..................................................................... 8-58 8.2.53 タイマ 1 コントロールレジスタ 3（TM1CON3） ..................................................................... 8-59 8.2.54 タイマ E コントロールレジスタ 3（TMECON3） .................................................................... 8-60 8.2.55 タイマ F コントロールレジスタ 3（TMFCON3） ..................................................................... 8-61 8.2.56 タイマ G コントロールレジスタ 3（TMGCON3） ................................................................... 8-62 8.2.57 タイマ H コントロールレジスタ 3（TMHCON3） ................................................................... 8-63 8.2.58 タイマ I コントロールレジスタ 3（TMICON3） ...................................................................... 8-64



8.2.59 タイマ J コントロールレジスタ 3（TMJCON3） ...................................................................... 8-65 8.2.60 タイマ K コントロールレジスタ 3（TMKCON3） ................................................................... 8-66 8.2.61 タイマ L コントロールレジスタ 3（TMLCON3） .................................................................... 8-67

8.3 動作説明 ................................................................................................................................................... 8-68 8.3.1 タイマカウンタ（TMnC）の動作（n=0，1，E，F，G，H，I，J，K，L） .......................... 8-68 8.3.2 外部入力によるタイマのスタート，ストップ動作 .................................................................... 8-70 8.3.3 外部入力によるタイマ動作 ........................................................................................................... 8-70

8.4 タイマの制限事項について ................................................................................................................... 8-72 8.4.1 制限事項 1 ........................................................................................................................................ 8-72 8.4.2 制限事項 2 ........................................................................................................................................ 8-72 8.4.3 対策 ................................................................................................................................................... 8-72

第 9 章

9. ウォッチドッグタイマ（WDT） ................................................................................................................ 9-1 9.1 概要 ............................................................................................................................................................. 9-1

9.1.1 特長 ..................................................................................................................................................... 9-1 9.1.2 構成 ..................................................................................................................................................... 9-1

9.2 レジスタ説明 ............................................................................................................................................. 9-2 9.2.1 レジスタ一覧 ..................................................................................................................................... 9-2 9.2.2 ウォッチドッグタイマコントロールレジスタ（WDTCON） .................................................... 9-3 9.2.3 ウォッチドッグタイマモードレジスタ（WDTMOD） ............................................................... 9-4

9.3 動作説明 ..................................................................................................................................................... 9-5 9.3.1 ウォッチドッグタイマを使用しない場合の処理例 ...................................................................... 9-7

第 10 章

10. PWM ............................................................................................................................................................. 10-1 10.1 概要 ........................................................................................................................................................... 10-1

10.1.1 特長 ................................................................................................................................................... 10-1 10.1.2 構成 ................................................................................................................................................... 10-2 10.1.3 端子一覧 ........................................................................................................................................... 10-3

10.2 レジスタ説明 ........................................................................................................................................... 10-4 10.2.1 レジスタ一覧 ................................................................................................................................... 10-4 10.2.2 周期レジスタ（PWCPL，PWCPH） ............................................................................................ 10-5 10.2.3 PWMC デューティレジスタ（PWCDL，PWCDH） .................................................................. 10-6 10.2.4 PWMC カウンタレジスタ（PWCCH，PWCCL） ...................................................................... 10-7 10.2.5 PWMC コントロールレジスタ 0（PWCCON0） ........................................................................ 10-8 10.2.6 PWMC コントロールレジスタ 1（PWCCON1） ...................................................................... 10-10 10.2.7 PWMC コントロールレジスタ 2（PWCCON2） ...................................................................... 10-12 10.2.8 PWMC コントロールレジスタ 3（PWCCON3） ...................................................................... 10-14 10.2.9 PWMC ウェイトレジスタ（PWCWAIT） ................................................................................. 10-15 10.2.10 PWMC 分周レジスタ（PWCDIV） ............................................................................................ 10-16

10.3 動作説明 ................................................................................................................................................. 10-17 10.3.1 外部入力による PWMC のスタート，ストップ，クリア動作................................................ 10-19 10.3.2 緊急停止動作 ................................................................................................................................. 10-19 10.3.3 PWMn 出力禁止機能 ..................................................................................................................... 10-20

10.4 ポートのレジスタ設定について ......................................................................................................... 10-21 10.4.1 PA0 端子（PWMC:出力）を使って PWM 機能を動作させる場合 ......................................... 10-21 10.4.2 PB0 端子（PWMC:出力）を使って PWM 機能を動作させる場合 ......................................... 10-22 10.4.3 PB7 端子（PWMC:出力）を使って PWM 機能を動作させる場合 ......................................... 10-23

第 11 章

11. 同期式シリアルポート（SSIO）................................................................................................................ 11-1 11.1 概要 ........................................................................................................................................................... 11-1



11.1.1 特長 ................................................................................................................................................... 11-1 11.1.2 構成 ................................................................................................................................................... 11-1 11.1.3 端子一覧 ........................................................................................................................................... 11-2

11.2 レジスタ説明 ........................................................................................................................................... 11-3 11.2.1 レジスタ一覧 ................................................................................................................................... 11-3 11.2.2 シリアルポート送受信バッファ（SIO0BUFL，SIO0BUFH） .................................................. 11-4 11.2.3 シリアルポートコントロールレジスタ（SIO0CON） ............................................................... 11-5 11.2.4 シリアルポートステータスレジスタ（SIO0ST） ...................................................................... 11-6 11.2.5 シリアルポートモードレジスタ 0（SIO0MOD0） ..................................................................... 11-7 11.2.6 シリアルポートモードレジスタ 1（SIO0MOD1） ..................................................................... 11-8

11.3 動作説明 ................................................................................................................................................... 11-9 11.3.1 送信動作 ........................................................................................................................................... 11-9 11.3.2 受信動作 ......................................................................................................................................... 11-10 11.3.3 送受信動作 ..................................................................................................................................... 11-12

11.4 ポートのレジスタ設定について ......................................................................................................... 11-13 11.4.1 PA1 端子（SOUT0），PB5 端子（SCK0），PB4 端子（SIN0）端子を使って

SSIO 機能をマスタモードで動作させる場合 ........................................................................... 11-13 11.4.2 PA1 端子（SOUT0），PB5 端子（SCK0），PB4 端子（SIN0）端子を使って

SSIO 機能をスレーブモードで動作させる場合 ....................................................................... 11-15

第 12 章

12. UART ............................................................................................................................................................ 12-1 12.1 概要 ........................................................................................................................................................... 12-1

12.1.1 特長 ................................................................................................................................................... 12-1 12.1.2 構成 ................................................................................................................................................... 12-1 12.1.3 端子一覧 ........................................................................................................................................... 12-2

12.2 レジスタ説明 ........................................................................................................................................... 12-2 12.2.1 レジスタ一覧 ................................................................................................................................... 12-2 12.2.2 UART0 送受信バッファ（UA0BUF） ......................................................................................... 12-3 12.2.3 UART1 送受信バッファ（UA1BUF） ......................................................................................... 12-4 12.2.4 UART0 コントロールレジスタ（UA0CON） ............................................................................. 12-5 12.2.5 UART1 コントロールレジスタ（UA1CON） ............................................................................. 12-6 12.2.6 UART0 モードレジスタ 0（UA0MOD0） .................................................................................. 12-7 12.2.7 UART1 モードレジスタ 0（UA1MOD0） .................................................................................. 12-9 12.2.8 UART0 モードレジスタ 1（UA0MOD1） ................................................................................ 12-10 12.2.9 UART1 モードレジスタ 1（UA1MOD1） ................................................................................ 12-12 12.2.10 UART0 ボーレートレジスタ L，H（UA0BRTL，UA0BRTH） ............................................. 12-14 12.2.11 UART1 ボーレートレジスタ L，H（UA1BRTL，UA1BRTH） ............................................. 12-15 12.2.12 UART0 ステータスレジスタ（UA0STAT） ............................................................................. 12-16 12.2.13 UART1 ステータスレジスタ（UA1STAT） ............................................................................. 12-18

2.3 動作説明 ................................................................................................................................................. 12-20 12.3.1 転送データフォーマット ............................................................................................................. 12-20 12.3.2 ボーレート ..................................................................................................................................... 12-21 12.3.3 送信データ方向 ............................................................................................................................. 12-22 12.3.4 送信動作（全二重通信モード） ................................................................................................. 12-23 12.3.5 送信動作（半二重通信モード） ................................................................................................. 12-24 12.3.6 受信動作（全二重通信モード，半二重通信モード共通） ...................................................... 12-25

12.3.6.1 スタートビットの検出 .............................................................................................................. 12-26 12.3.6.2 サンプリングタイミング .......................................................................................................... 12-26 12.3.6.3 受信マージン .............................................................................................................................. 12-27

12.4 ポートのレジスタ設定について ......................................................................................................... 12-28 12.4.1 PB1 端子（TXD1），PB0 端子（RXD0）を使って

UART（全二重）を動作させる場合 .......................................................................................... 12-28 12.4.2 PB4 端子（TXD1），PB5 端子（RXD0）を使って

UART（全二重）を動作させる場合 .......................................................................................... 12-29



12.4.3 PB1 端子（TXD0），PB0 端子（RXD0）を使って UART（半二重）を動作させる場合........................................................................................... 12-30

12.4.4 PB4 端子（TXD0），PB0 端子（RXD0）を使って UART（半二重）を動作させる場合 .......................................................................................... 12-31

12.4.5 PB1 端子（TXD1），PB6 端子（RXD1）を使って UART（半二重）を動作させる場合 .......................................................................................... 12-32

12.4.6 PB7 端子（TXD1），PA0 端子（RXD1）を使って UART（半二重）を動作させる場合 .......................................................................................... 12-33

第 13 章

13. I2C バス・インタフェース（マスタ） .................................................................................................... 13-1 13.1 概要 ........................................................................................................................................................... 13-1

13.1.1 特長 ................................................................................................................................................... 13-1 13.1.2 構成 ................................................................................................................................................... 13-1 13.1.3 端子一覧 ........................................................................................................................................... 13-2

13.2 レジスタ説明 ........................................................................................................................................... 13-2 13.2.1 レジスタ一覧 ................................................................................................................................... 13-2 13.2.2 I2C バス 0 受信データレジスタ（I2C0RD） .............................................................................. 13-3 13.2.3 I2C バス 0 スレーブアドレスレジスタ（I2C0SA） .................................................................. 13-3 13.2.4 I2C バス 0 送信データレジスタ（I2C0TD） .............................................................................. 13-4 13.2.5 I2C バス 0 コントロールレジスタ 0（I2C0CON0） .................................................................. 13-5 13.2.6 I2C バス 0 モードレジスタ L（I2C0MODL） ............................................................................. 13-6 13.2.7 I2C バス 0 モードレジスタ H（I2C0MODH） ............................................................................ 13-7 13.2.8 I2C バス 0 ステータスレジスタ L（I2C0STAL） ...................................................................... 13-8

13.3 動作説明 ................................................................................................................................................... 13-9 13.3.1 通信動作モード ............................................................................................................................... 13-9

13.3.1.1 スタートコンディション ............................................................................................................ 13-9 13.3.1.2 再スタートコンディション ........................................................................................................ 13-9 13.3.1.3 スレーブアドレス送信モード .................................................................................................... 13-9 13.3.1.4 データ送信モード ........................................................................................................................ 13-9 13.3.1.5 データ受信モード ........................................................................................................................ 13-9 13.3.1.6 コントロールレジスタ設定待ち状態 ........................................................................................ 13-9 13.3.1.7 ストップコンディション .......................................................................................................... 13-10

13.3.2 通信動作タイミング ..................................................................................................................... 13-10 13.3.3 動作波形 ......................................................................................................................................... 13-12

13.4 ポートのレジスタ設定について ......................................................................................................... 13-13 13.4.1 PB7 端子（SCL:出力）と PA0 端子（SDA:入出力）を I2C 機能として動作させる場合 .... 13-13 13.4.2 PB0 端子（SCL:出力）と PB6 端子（SDA:入出力）を I2C 機能として動作させる場合 .... 13-15 13.4.3 PA5 端子（SCL:出力）と PA3 端子（SDA:入出力）を I2C 機能として動作させる場合 .... 13-16

第 14 章

14. I2C バス・インタフェース（スレーブ） ................................................................................................ 14-1 14.1 概要 ........................................................................................................................................................... 14-1

14.1.1 特長 ................................................................................................................................................... 14-1 14.1.2 構成 ................................................................................................................................................... 14-1 14.1.3 端子一覧 ........................................................................................................................................... 14-2

14.2 レジスタ説明 ........................................................................................................................................... 14-2 14.2.1 レジスタ一覧 ................................................................................................................................... 14-2 14.2.2 I2C バス 1 受信データレジスタ（I2C1RD） .............................................................................. 14-3 14.2.3 I2C バス 1 スレーブアドレスレジスタ（I2C1SA） .................................................................. 14-3 14.2.4 I2C バス 1 送信データレジスタ（I2C1TD） .............................................................................. 14-4 14.2.5 I2C バス 1 コントロールレジスタ 0（I2C1CON0） .................................................................. 14-5 14.2.6 I2C バス 1 モードレジスタ L（I2C0MODL） ............................................................................. 14-6 14.2.7 I2C バス 1 ステータスレジスタ L（I2C1STAL） ....................................................................... 14-7



14.3 動作説明 ................................................................................................................................................... 14-9 14.3.1 通信動作モード ............................................................................................................................... 14-9

14.3.1.1 スタートコンディション ............................................................................................................ 14-9 14.3.1.2 スレーブアドレス受信モード .................................................................................................... 14-9 14.3.1.3 通信待ち状態 ................................................................................................................................ 14-9 14.3.1.4 データ送信モード ........................................................................................................................ 14-9 14.3.1.5 データ受信モード ........................................................................................................................ 14-9 14.3.1.6 ストップコンディション ............................................................................................................ 14-9

14.3.2 通信動作タイミング ..................................................................................................................... 14-10 14.3.3 動作波形 ......................................................................................................................................... 14-11

14.4 ポートのレジスタ設定について ......................................................................................................... 14-12 14.4.1 PB7 端子（SCL:出力）と PA0 端子（SDA:入出力）を I2C 機能として動作させる場合 .... 14-12 14.4.2 PB0 端子（SCL:出力）と PB6 端子（SDA:入出力）を I2C 機能として動作させる場合 .... 14-14 14.4.3 PA5 端子（SCL:出力）と PA3 端子（SDA:入出力）を I2C 機能として動作させる場合 .... 14-15

第 15 章

15 ポート A ....................................................................................................................................................... 15-1 15.1 概要 ........................................................................................................................................................... 15-1

15.1.1 特長 ................................................................................................................................................... 15-1 15.1.2 構成 ................................................................................................................................................... 15-2 15.1.3 端子一覧 ........................................................................................................................................... 15-3

15.2 レジスタ説明 ........................................................................................................................................... 15-3 15.2.1 レジスタ一覧 ................................................................................................................................... 15-3 15.2.2 ポート A データレジスタ（PAD）.............................................................................................. 15-4 15.2.3 ポート A ディレクションレジスタ（PADIR） .......................................................................... 15-6 15.2.4 ポート A コントロールレジスタ 0，1（PACON0，PACON1） .............................................. 15-8 15.2.5 ポート A モードレジスタ 0，1（PAMOD0，PAMOD1） ....................................................... 15-10

15.3 動作説明 ................................................................................................................................................. 15-12 15.3.1 入力ポート機能 ............................................................................................................................. 15-12 15.3.2 入出力ポート機能 ......................................................................................................................... 15-12 15.3.3 2 次機能，3 次機能，4 次機能 .................................................................................................... 15-12

第 16 章

16 ポート B ....................................................................................................................................................... 16-1 16.1 概要 ........................................................................................................................................................... 16-1

16.1.1 特長 ................................................................................................................................................... 16-1 16.1.2 構成 ................................................................................................................................................... 16-2 16.1.3 端子一覧 ........................................................................................................................................... 16-3

16.2 レジスタ説明 ........................................................................................................................................... 16-3 16.2.1 レジスタ一覧 ................................................................................................................................... 16-3 16.2.2 ポート A データレジスタ（PBD） .............................................................................................. 16-4 16.2.3 ポート A ディレクションレジスタ（PBDIR） .......................................................................... 16-6 16.2.4 ポート A コントロールレジスタ 0，1（PBCON0，PBCON1） .............................................. 16-7 16.2.5 ポート A モードレジスタ 0，1（PBMOD0，PBMOD1） ......................................................... 16-9

16.3 動作説明 ................................................................................................................................................. 16-11 16.3.1 入出力ポート機能 ......................................................................................................................... 16-11 16.3.2 2 次機能，3 次機能，4 次機能 .................................................................................................... 16-11

第 17 章

17 ポート AB 割込み制御回路 ........................................................................................................................ 17-1 17.1 概要 ........................................................................................................................................................... 17-1

17.1.1 特長 ................................................................................................................................................... 17-1 17.1.2 構成 ................................................................................................................................................... 17-1



17.1.3 端子一覧 ........................................................................................................................................... 17-1 17.2 レジスタ説明 ........................................................................................................................................... 17-2

17.2.1 レジスタ一覧 ................................................................................................................................... 17-2 17.2.2 ポート AB 割込みコントロールレジスタ 0，1（PABICON0，PABICON1） ........................ 17-3 17.2.3 ポート AB 割込みコントロールレジスタ 2（PABICON2） ...................................................... 17-4

17.3 動作説明 ................................................................................................................................................... 17-5 17.3.1 外部割込み機能 ............................................................................................................................... 17-5 17.3.2 割込み要求 ....................................................................................................................................... 17-5

第 18 章

18 逐次比較型 A/D コンバータ（SA-ADC） ................................................................................................ 18-1 18.1 概要 ........................................................................................................................................................... 18-1

18.1.1 特長 ................................................................................................................................................... 18-1 18.1.2 構成 ................................................................................................................................................... 18-1 18.1.3 端子一覧 ........................................................................................................................................... 18-2

18.2 レジスタ説明 ........................................................................................................................................... 18-3 18.2.1 レジスタ一覧 ................................................................................................................................... 18-3 18.2.2 SA-ADC リザルトレジスタ 0L（SADR0L） ............................................................................... 18-4 18.2.3 SA-ADC リザルトレジスタ 0H（SADR0H） .............................................................................. 18-5 18.2.4 SA-ADC コントロールレジスタ 0（SADCON0） ...................................................................... 18-6 18.2.5 SA-ADC コントロールレジスタ 1（SADCON1） ...................................................................... 18-7 18.2.6 SA-ADC モードレジスタ 0（SADMOD0） ................................................................................. 18-8

18.3 動作説明 ................................................................................................................................................. 18-10 18.3.1 A/D 変換チャネルの設定 ............................................................................................................. 18-10 18.3.2 逐次比較型 A/D コンバータの動作 ............................................................................................ 18-11 18.3.3 逐次比較型 A/D コンバータの動作（安全機能） ..................................................................... 18-12

第 19 章

19 アナログコンパレータ ............................................................................................................................... 19-1 19.1 概要 ........................................................................................................................................................... 19-1

19.1.1 特長 ................................................................................................................................................... 19-1 19.1.2 構成 ................................................................................................................................................... 19-1 19.1.3 端子一覧 ........................................................................................................................................... 19-2

19.2 レジスタ説明 ........................................................................................................................................... 19-3 19.2.1 レジスタ一覧 ................................................................................................................................... 19-3 19.2.2 コンパレータ 0 コントロールレジスタ 0（CMP0CON0） ........................................................ 19-4 19.2.3 コンパレータ 0 コントロールレジスタ 1（CMP0CON1） ........................................................ 19-5 19.2.4 コンパレータ 0 コントロールレジスタ 2（CMP0CON2） ........................................................ 19-6 19.2.5 コンパレータ 1 コントロールレジスタ 0（CMP1CON0） ........................................................ 19-7 19.2.6 コンパレータ 1 コントロールレジスタ 1（CMP1CON1） ........................................................ 19-8 19.2.7 コンパレータ 1 コントロールレジスタ 2（CMP1CON2） ........................................................ 19-9

19.3 動作説明 ................................................................................................................................................. 19-10 19.3.1 コンパレータ機能 ......................................................................................................................... 19-10 19.3.2 コンパレータ出力機能 ................................................................................................................. 19-11 19.3.3 割込み要求 ..................................................................................................................................... 19-12

第 20 章

20 電圧レベル検出回路 ................................................................................................................................... 20-1 20.1 概要 ........................................................................................................................................................... 20-1

20.1.1 特長 ................................................................................................................................................... 20-1 20.1.2 構成 ................................................................................................................................................... 20-2

20.2 レジスタ説明 ........................................................................................................................................... 20-3 20.2.1 レジスタ一覧 ................................................................................................................................... 20-3



20.2.2 電圧レベル検出回路コントロールレジスタ 0（VLSCON0） ................................................... 20-4 20.2.3 電圧レベル検出回路コントロールレジスタ 1（VLSCON1） ................................................... 20-6 20.2.4 電圧レベル検出回路モードレジスタ（VLSMOD） ................................................................... 20-8

20.3 動作説明 ................................................................................................................................................... 20-9 20.3.1 判定電圧 ........................................................................................................................................... 20-9 20.3.2 電圧レベル検出回路の動作 ........................................................................................................... 20-9

第 21 章

21 電源回路 ....................................................................................................................................................... 21-1 21.1 概要 ........................................................................................................................................................... 21-1

21.1.1 特長 ................................................................................................................................................... 21-1 21.1.2 構成 ................................................................................................................................................... 21-1 21.1.3 端子一覧 ........................................................................................................................................... 21-1

21.2 動作説明 ................................................................................................................................................... 21-2

第 22 章

22. オンチップデバッグ機能 ........................................................................................................................... 22-1 22.1 概要 ........................................................................................................................................................... 22-1 22.2 オンチップデバッグエミュレータとの接続方法 ............................................................................... 22-1

第 23 章

23. モータ制御 ................................................................................................................................................... 23-1 23.1 概要 ........................................................................................................................................................... 23-1

23.1.1 特長 ................................................................................................................................................... 23-1 23.1.2 構成 ................................................................................................................................................... 23-1 23.1.3 モータ制御動作概要 ....................................................................................................................... 23-2

23.2 レジスタ説明 ........................................................................................................................................... 23-3 23.2.1 レジスタ一覧 ................................................................................................................................... 23-3 23.2.2 モータコントロールレジスタ 0（MOTCON0） ......................................................................... 23-4 23.2.3 モータコントロールレジスタ 1（MOTCON1） ......................................................................... 23-5 23.2.4 タイマ KL バッファ 0L（TKLBUF0L） ....................................................................................... 23-6 23.2.5 タイマ KL バッファ 0H（TKLBUF0H） ...................................................................................... 23-6 23.2.6 タイマ KL バッファ 1L（TKLBUF1L） ....................................................................................... 23-7 23.2.7 タイマ KL バッファ 1H（TKLBUF1H） ...................................................................................... 23-7 23.2.8 PWMC 周期バッファ L（PWPBUFL） ........................................................................................ 23-8 23.2.9 PWMC 周期バッファ H（PWPBUFH） ....................................................................................... 23-8 23.2.10 PWMC デューティバッファ 0L（PWDBUF0L） ........................................................................ 23-9 23.2.11 PWMC デューティバッファ 0H（PWDBUF0H） ....................................................................... 23-9 23.2.12 PWMC デューティバッファ 1L（PWDBUF1L） ...................................................................... 23-10 23.2.13 PWMC デューティバッファ 1H（PWDBUF1H） ..................................................................... 23-10 23.2.14 PWMC デューティバッファ 2L（PWDBUF2L） ...................................................................... 23-11 23.2.15 PWMC デューティバッファ 2H（PWDBUF2H） ..................................................................... 23-11 23.2.16 PWMC デューティバッファ 3L（PWDBUF3L） ...................................................................... 23-12 23.2.17 PWMC デューティバッファ 3H（PWDBUF3H） ..................................................................... 23-12 23.2.18 PWMC デューティバッファ 4L（PWDBUF4L） ...................................................................... 23-13 23.2.19 PWMC デューティバッファ 4H（PWDBUF4H） ..................................................................... 23-13

23.3 動作説明 ................................................................................................................................................. 23-14 23.3.1 モータ制御オン，進角制御無し時の動作 ................................................................................. 23-14 23.3.2 モータ制御オン，進角制御有り時の動作 ................................................................................. 23-15 23.3.3 モータ制御オフ時の動作 ............................................................................................................. 23-16 23.3.4 モータ制御自動化の動作例 ......................................................................................................... 23-17 23.3.5 タイマ KL，PWMC の強制クリア機能 ...................................................................................... 23-19



第 24 章

24. FLASH メモリ書換機能 ............................................................................................................................. 24-1 24.1 概要 ........................................................................................................................................................... 24-1

24.1.1 特長 ................................................................................................................................................... 24-1 24.2 レジスタ説明 ........................................................................................................................................... 24-2

24.2.1 レジスタ一覧 ................................................................................................................................... 24-2 24.2.2 フラッシュアドレスレジスタ L，H（FLASHAL，H） ............................................................ 24-3 24.2.3 フラッシュデータレジスタ L，H（FLASHDL，H） ................................................................ 24-7 24.2.4 フラッシュコントロールレジスタ（FLASHCON） .................................................................. 24-8 24.2.5 フラッシュアクセプタ（FLASHACP） ....................................................................................... 24-9 24.2.6 フラッシュセグメントレジスタ（FLASHSEG） ....................................................................... 24-9 24.2.7 フラッシュセルフレジスタ（FLASHSLF） .............................................................................. 24-10

24.3 動作説明 ................................................................................................................................................. 24-11 24.3.1 ブロック消去機能 ......................................................................................................................... 24-13 24.3.2 セクタ消去機能 ............................................................................................................................. 24-15 24.3.3 1 ワード書込み機能 ...................................................................................................................... 24-17 24.3.4 使用上の注意 ................................................................................................................................. 24-19

第 25 章

25. 安全機能 ....................................................................................................................................................... 25-1 25.1 概要 ........................................................................................................................................................... 25-1

25.1.1 特長 ................................................................................................................................................... 25-1 25.2 レジスタ説明 ........................................................................................................................................... 25-2

25.2.1 レジスタ一覧 ................................................................................................................................... 25-2 25.3 機能説明 ................................................................................................................................................... 25-3

25.3.1 RAM ガード機能 ............................................................................................................................. 25-3 25.3.1.1 RAM ガード機能設定レジスタ（RAMGD） ........................................................................... 25-3

25.3.2 SFR ガード機能 ............................................................................................................................... 25-4 25.3.2.1 SFR ガード機能設定レジスタ（SFRGD） ............................................................................... 25-4

25.3.3 逐次比較型 AD コンバータテスト機能 ........................................................................................ 25-6 25.3.3.1 逐次比較型 A/D コンバータテストレジスタ（ADSFMOD） ................................................ 25-6

25.3.4 RAM パリティエラーリセット機能 ............................................................................................. 25-7 25.3.4.1 RAM パリティエラーリセットレジスタ .................................................................................. 25-7

25.3.5 不正メモリアクセスリセット機能 ............................................................................................... 25-8 25.3.6 クロック周波数検出機能 ............................................................................................................... 25-9

第 26 章

26. デューティ測定回路 ................................................................................................................................... 26-1 26.1 概要 ........................................................................................................................................................... 26-1

26.1.1 特長 ................................................................................................................................................... 26-1 26.1.2 構成 ................................................................................................................................................... 26-2 26.1.3 端子一覧 ........................................................................................................................................... 26-3

26.2 レジスタ説明 ........................................................................................................................................... 26-4 26.2.1 レジスタ一覧 ................................................................................................................................... 26-4 26.2.2 デューティ測定コントロールレジスタ（DMEACT） ............................................................... 26-5 26.2.3 デューティ測定結果レジスタ（DMEDOUTL，H） .................................................................. 26-6

26.3 動作説明 ................................................................................................................................................... 26-7 26.3.1 デューティ測定動作 ....................................................................................................................... 26-7



付録

付録 A レジスタ一覧 ................................................................................................................................... 付 A-1 付録 B パッケージ寸法 ............................................................................................................................... 付 B-1 付録 C 電気的特性 ....................................................................................................................................... 付 C-1 付録 D 応用回路例 ....................................................................................................................................... 付 D-1 付録 E チェックリスト ................................................................................................................................ 付 E-1

改版履歴

改版履歴 ............................................................................................................................................................... 改-1

第 1 章概要

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 1 章概要

FJUL620Q130 1－1

1. 概要

1.1 特長

本 LSI は，16 ビット CPU nX-U16/100 を搭載し，タイマ，PWM，UART，I2C バス・インタフェース，同期式シリアルポー

ト，コンパレータ，電圧レベル検出回路および逐次比較型 A/D コンバータ等，多彩な周辺機能を集積した高性能

CMOS 16 ビットマイクロコントローラです。 CPU nX-U16/100は，パイプラインアーキテクチャによる並列処理で 1命令 1クロックの効率的な命令実行が可能です。

また，ソフトウェアにより書き換え可能なデータフラッシュ・メモリを内蔵しています。さらに，オンチップデバッグ機能を搭載しているため，基板実装状態でのソフトウェアのデバッグや書き換えが可能で

す。 CPU

― RISC 方式 16 ビット CPU （CPU 名称：nX-U16/100） ― 命令体系：16 ビット長命令 ― 命令セット：転送，算術演算，比較，論理演算，乗除算，ビット操作，ビット論理演算，分岐，条件分岐，コー

ル・リターンスタック操作，算術シフトなど ― オンチップデバッグ機能を内蔵 ― 最小命令実行時間

30.5μs（＠32.768kHz システムクロック） 0.063μs（＠16MHz システムクロック）

内部メモリ

― フラッシュ・メモリ（プログラム領域）書き換え回数 100 回 ML620Q131 ： 8K バイト（4K×16 ビット） ML620Q132 ： 16K バイト（8K×16 ビット） ML620Q133 ： 24K バイト（12K×16 ビット） ML620Q134 ： 8K バイト（4K×16 ビット） ML620Q135 ： 16K バイト（8K×16 ビット） ML620Q136 ： 24K バイト（12K×6 ビット）

― データ・フラッシュ・メモリ： 2K バイト（1K×16 ビット）書き換え回数 10，000 回 ― RAM ： 2K バイト（2K×8 ビット）

割込みコントローラ ― ノンマスカブル割込み 2 要因（内部要因：クロックバックアップ割込み，ウォッチドッグタイマ割込み） ― マスカブル割込み 30 要因（内部要因：25，外部要因：5） ― 4 段階の割込みレベル機能

タイムベースカウンタ

― 低速側タイムベースカウンタ×1ch ウォッチドッグタイマ

― ノンマスカブル割込み，およびリセット（1 回目のオーバフローで割込みを発生，2 回目のオーバフローでリセットを発生） ― フリーラン ― オーバフロー周期選択可能：4 種（125ms，500ms，2s，8s @32.768kHz）


FJUL620Q130 1－2

タイマ ― 8 ビット×10ch（16 ビット構成も可能で、その場合は 16 ビット×5ch） ― 連続モード／ワンショットモード ― ソフトウェア／外部入力によるタイマスタート・ストップ機能

PWM

― 分解能 16 ビット×1ch ― 連続モード／ワンショットモード ― ソフトウェア／外部入力による PWM スタート・ストップ機能

同期式シリアルポート（SSIO）

― マスタ／スレーブ選択可能 ― LSB／MSB ファースト選択可能 ― 8 ビット／16 ビット長選択可能 ― SPI モード 0／3 対応 ― オーバフロー検出機能

UART

― 全二重通信×1ch（半二重通信×2ch） ― ビット長，パリティ有無，奇数／偶数パリティ，1 ストップビット／2 ストップビット ― 正／負論理選択可 ― ボーレートジェネレータ内蔵

I2C バス・インタフェース

― マスタ×1ch 標準モード（100kbps），ファーストモード（400kbps）対応

― スレーブ×1ch 標準モード（100kbps），ファーストモード（400kbps）対応

逐次比較型 A/D コンバータ

― 分解能：10 ビット ― ML620Q131/ ML620Q132/ ML620Q133 ：入力 6ch ― ML620Q134/ ML620Q135/ML620Q136 ：入力 8ch ― 変換時間：約 13.67μs/ch／約 41.26μs/ch

アナログコンパレータ

― 2ch ― 動作電圧範囲： VDD=1.8V～5.5V ― ヒステリシス幅（コンパレータ 0 のみ）： 20mV（Typ.） ― 割込みはエッジの選択，サンプリング有無が選択可能

デューティ測定回路

― 2kHz～64kHz 周期の PWM 信号を入力し，デューティ比を計測 ― デューティ測定割込み選択可能：4 種（64us，0.51ms，1.09ms，2.18ms）

汎用ポート

― 入力専用ポート 1ch（2 次機能含む，オンチップデバッグ端子と兼用） ― 入出力ポート ML620Q131/ ML620Q132/ ML620Q133 ：10ch（2 次機能含む） ML620Q134/ ML620Q135/ML620Q136 ：14ch（2 次機能含む）


FJUL620Q130 1－3

リセット ― RESET_N 端子リセット ― パワーオンリセット ― WDT オーバフローによるリセット ― RAM パリティエラーによるリセット（禁止/許可選択あり） ― 電圧レベル検出 0（VLS0）リセット（禁止/許可選択あり） ― 電圧レベル検出 1（VLS1）リセット（禁止/許可選択あり） ― 禁止プログラムアドレス移行によるリセット

電圧レベル検出機能

― 2ch ― 判定電圧：12 値より選択 ― 割込み発生，リセット発生選択可能

クロック

― 低速側クロック低速 RC 発振（32.768kHz） ― 高速側クロック PLL 発振＠高速 RC 発振（32MHz*1）高速水晶発振（4MHz*2） PLL 発振＠高速水晶発振（32MHz*1*2） ― ソフトウェアによる高速クロックモードの選択 PLL 発振＠高速 RC 発振モード（16MHz）高速水晶発振モード（4MHz） PLL 発振＠高速水晶発振モード（16MHz）

*1） 32MHz は PWM クロックとしてのみ使用できます。システムクロックの最大周波数は 16MHz となります。 *2）高速水晶発振，および PLL 発振＠高速水晶発振を使用する場合は高速水晶（4MHz）を必ず接続してください。

パワーマネジメント

― HALT モード：CPU の命令実行中断（周辺回路は動作状態） ― STOP モード：低速発振，および高速発振の停止（CPU および周辺回路は動作を停止） ― クロックギア：ソフトウェアにより高速システムクロックの周波数を変更可能（発振クロックの 1/1，1/2，1/4，1/8，

1/16） ― ブロック制御機能：使わない機能ブロック回路の動作をパワーダウン（レジスタリセット＆クロック停止）


FJUL620Q130 1－4

出荷形態 ― 16 ピンプラスチック SSOP

ML620Q131-xxxMB （ブランク品：ML620Q131-NNNMB） ML620Q132-xxxMB （ブランク品：ML620Q132-NNNMB） ML620Q133-xxxMB （ブランク品：ML620Q133-NNNMB） xxx：ROM コード番号

― 16 ピン WQFN

ML620Q131-xxxGD （ブランク品：ML620Q131-NNNGD） ML620Q132-xxxGD （ブランク品：ML620Q132-NNNGD） ML620Q133-xxxGD （ブランク品：ML620Q133-NNNGD） xxx：ROM コード番号

― 20 ピンプラスチック TSSOP

ML620Q134-xxxTD （ブランク品：ML620Q134-NNNTD） ML620Q135-xxxTD （ブランク品：ML620Q135-NNNTD） ML620Q136-xxxTD （ブランク品：ML620Q136-NNNTD） xxx：ROM コード番号

動作保証範囲

― 動作周囲温度：-40℃～105℃ ― 動作電圧：VDD=1.6V~5.5V

ML620Q131/132/133/134/135/136 間の差異点

機能 ML620Q131 ML620Q132 ML620Q133 ML620Q134 ML620Q135 ML620Q136

出荷形態 16 ピン SSOP／16 ピン WQFN 20 ピン TSSOP フラッシュ・メモリ容量（プログラム領域）

8KB 16KB 24KB 8KB 16KB 24KB

逐次比較型 A/D コンバータ入力 ch 数

6ch 8ch

入力専用ポート数 1

（オンチップデバッグ端子と兼用） 1

（オンチップデバッグ端子と兼用）入出力ポート数 10 14


FJUL620Q130 1－5

1.2 機能ブロック構成

1.2.1 ブロック図図 1-1 に ML620Q131/ ML620Q132/ ML620Q133 のブロック図を示します。 “*”は各ポートの 2 次機能，3 次機能，もしくは 4 次機能です。

図 1-1 ML620Q131/ML620Q132/ML620Q133 ブロック図

Program Memory (FLASH)

8/16/24Kbyte

RAM 2Kbyte

Interrupt Controller

CPU (nX-U16/100)

Timing Controller

EA

SP

On-Chip ICE

Instruction Decoder

BUS Controller Instruction

Register

LTBC

INT 3

INT 1 WDT

8bit Timer ×10

INT

1 PWM

GPIO

INT

5

Data-bus

TEST0 RESET N

OSC OSC0* OSC1*

LSCLK* OUTCLK*

Power

VDDL

RESET & TEST

ALU

EPSW1～3 PSW

ELR1～3 LR

ECSR1～3 DSR/CSR PC

GREG 0～15

VDD VSS

Analog Comparator

×2

CMP0P* CMP0M*

INT

2

SA-ADC

INT

1 AIN0 to AIN5*

TEST1_N

INT 10

PWMC* VLS

I2C Master/Slave

SDA0*

INT 2

SCL0*

UART RXD0*

INT

2 TXD0*

PA0 to PA2

INT 2

INT

1

PB0 to PB7

RXD1* TXD1*

SSIOx1 SCK0* INT

1 SIN0* SOUT0*

CMP1P*

DME

INT 1


FJUL620Q130 1－6

図 1-2 に ML620Q134/ ML620Q135/ ML620Q136 のブロック図を示します。 “*”は各ポートの 2 次機能，3 次機能，もしくは 4 次機能です。

図 1-2 ML620Q134/ML620Q135/ML620Q136 ブロック図

Program Memory (FLASH)

8/16/24Kbyte

RAM 2Kbyte


CPU (nX-U16/100)

Timing Controller

EA

SP

On-Chip ICE

Instruction Decoder

BUS Controller Instruction

Register

LTBC

INT 3

INT 1 WDT

8bit Timer ×10

INT

1 PWM

GPIO

INT

5

Data-bus

TEST0 RESET N

OSC OSC0* OSC1*

LSCLK* OUTCLK*

Power

VDDL

RESET & TEST

ALU

EPSW1～3 PSW

ELR1～3 LR

ECSR1～3 DSR/CSR PC

GREG 0～15

VDD VSS

Analog Comparator

×2

CMP0P* CMP0M*

INT

2

SA-ADC

INT

1 AIN0 to AIN7*

TEST1_N

INT 10

PWMC* VLS

I2C Master/Slave

SDA0*

INT 2

SCL0*

UART RXD0*

INT

2 TXD0*

PA0 to PA6

INT 2

INT

1

PB0 to PB7

RXD1* TXD1*

SSIOx1 SCK0* INT

1 SIN0* SOUT0*

CMP1P*

DME

INT 1


FJUL620Q130 1－7

1.3 端子

1.3.1 端子配置

1.3.1.1 パッケージの端子配置図図 1-3 に ML620Q131/ ML620Q132/ ML620Q133 の 16 ピン SSOP パッケージの端子配置図を示します。

図 1-3 ML620Q131/ML620Q132/ML620Q133 16 ピン SSOP パッケージの端子配置図

RESET_N

TEST1_N

PB3 / OSC1 / CMP0NOUT

PA2 / EXI2 / TEST0

PB6 / AIN4 / RXD1 LSCLK / TMFOUT / SDA 8

7

6

5

4

3

2

1 PB2 / OSC0 / CMP0POUT

PB1 / EXI5 / AIN3 / TXD1 / TXD0 / CMP0OUT

PB0 / EXI4 / AIN2 / RXD0 / PWMC / SCL / CMP1OUT/DUTI

9

10

11

12

13

14

15

16 PA0 / LED0 / EXI0 / AIN0 / RXD1 / PWMC / OUTCLK / SDA

PB7 / LED1 / AIN5 / TXD1 / SCL / PWMC/DUTI

VDD

VSS

VDDL

PB5 / RXD0 / CMP0M OUTCLK / TMJOUT / SCK0

PB4 / CMP0P / TXD1 / TXD0 / SIN0

PA1 / EXI1 / AIN1 / CMP1P / LSCLK / SOUT0

(TOP VIEW) SSOP16


FJUL620Q130 1－8

図 1-4 に ML620Q131/ ML620Q132/ ML620Q133 の 16 ピン WQFN パッケージの端子配置図を示します。

図 1-4 ML620Q131/ML620Q132/ML620Q133 16 ピン WQFN パッケージの端子配置図

1

PB6 / AIN4 / RXD1 LSCLK / TMFOUT / SDA

2 3 4 5

6

7

8

12

11

10

9 16

15

14

13

PA2 / EXI2 / TEST0



PA0 / LED0 / EXI0 / AIN0 / RXD1 / PWMC / OUTCLK / SDA


PB2 / OSC0 / CMP0POUT


PB

5 / R

XD0

/ CM

P0M

/ O

UTC

LK /

TMJO

UT

/ SCK

0

V DD

V SS

PB0

/ EXI

4 / A

IN2

/ RXD

0 /

PW

MC

/ SCL

/ CM

P1O

UT/

DU

TI

PB1

/ EXI

5 / A

IN3

/ TX

D1

/ TXD

0 / C

MP0

OU

T

RESE

T_N

TEST

1_N

V DD

L (TOP VIEW)

WQFN16


FJUL620Q130 1－9

図 1-5 に ML620Q134/ML620Q135/ML620Q136 の 20 ピン TSSOP パッケージの端子配置図を示します。

図 1-5 ML620Q134/ML620Q135/ML620Q136 20 ピン TSSOP パッケージの端子配置図

RESET_N

TEST1_N


PA2 / EXI2 / TEST0

PB6 / AIN4 / RXD1 LSCLK / TMFOUT / SDA 10

9

8

7

4

3

2

1 PB2 / OSC0 / CMP0POUT

PB1 / EXI5 / AIN3 / TXD1 / TXD0 / CMP0OUT

PB0 / EXI4 / AIN2 / RXD0 / PWMC / SCL / CMP1OUT/DUTI

11

12

13

14

17

18

19

20 PA0 / LED0 / EXI0 / AIN0 / RXD1 / PWMC / OUTCLK / SDA


VDD

VSS

VDDL

PB5 / RXD0 / CMP0M OUTCLK / TMJOUT / SCK0



6

5

15

16 PA3 / AIN6 / SDA

PA5 / SCK0 / SCL

PA4 / AIN7 / SIN0

PA6 / SOUT0

(TOP VIEW) TSSOP20


FJUL620Q130 1－10

1.3.2 端子一覧表 1-1 に端子一覧を示します。 I/O 欄の“－”は電源端子，“I”は入力端子，“O”は出力端子，“I/O”は入出力端子を示します。

表 1-1 端子一覧 PAD No.

(16pin SSOP)

PAD No.

(16pin WQFN)

PAD No.

(20pin TSSOP)

1 次機能 2 次機能 3 次機能 4 次機能

端子名 I/O 機能機能 I/O 機能端子名 I/O 機能端子名 I/O 機能

14 12 18 VDD I/O プラス側電源端子入出力

12 10 16 VDDL I/O 内部ロジック用電源端子（内部発生）

13 11 17 Vss I/O マイナス側電源端子入出力

5 3 7 RESET_N I リセット入力端子

6 4 8 TEST1_N I テスト用入力端子

16 13 20

PA0/ LED0/ EXI0/ AIN0/ RXD1

I/O

入出力ポート／ LED 駆動／外部割込 0／ AD 入力 0／ UART1 受信

PWMC O PWMC 出力 OUTCLK O 高速クロック

出力 SDA I/O

I2C 用データ入出力

9 8 11

PA1/ EXI1/ AIN1/

CMP1P

I/O

入出力ポート／外部割込 1／ AD 入力 1／コンパレータ 1 非反転入力

LSCLK O 低速クロック

出力 SOUT0 O

SSIO データ出力

7 6 9 PA2/ EXI2/

TEST0 I

入力ポート／外部割込 2／テスト用入力端子

― ― 5 PA3/ AIN6

I/O 入出力ポート／ AD 入力 6

SDA I/O I2C 用データ入出力

― ― 15 PA4/ AIN7

I/O 入出力ポート／ AD 入力 7

SIN0 I SSIO データ入力

― ― 6 PA5 I/O 入出力ポート SCK0 I/O SSIO クロック入出力

SCL I/O I2C 用クロック入出力

― ― 14 PA6 I/O 入出力ポート SOUT0 O SSIO データ出力

3 1 3

PB0/ EXI4/ AIN2/ RXD0/ DUTI

I/O

入出力ポート／外部割込 4／ AD 入力 2／ UART0 受信／デューティ測定

PWMC O PWMC 出力 SCL I/O I2C 用クロック入出力

CMP1 OUT

O CMP1 出力

4 2 4 PB1/ EXI5/ AIN3

I/O 入出力ポート／外部割込 5／ AD 入力 3

TXD1 O UART1 送信 TXD0 O UART0 送信

CMP0 OUT

O CMP0 出力

1 16 1 PB2 I/O 入出力ポート OSC0 I 高速発振 CMP0P

OUT O

CMP0P 出力

2 15 2 PB3 I/O 入出力ポート OSC1 O 高速発振 CMP0N

OUT O

CMP0N 出力

10 7 12 PB4/

CMP0P I/O

入出力ポート／コンパレータ 0 非反転入力

TXD1 O UART1 送信 TXD0 O UART0 送信

SIN0 I SSIO データ入力

11 9 13 PB5/

RXD0/ CMP0M

I/O

入出力ポート／ UART0 受信／コンパレータ 0 反転入力

OUTCLK O 高速クロック出力

TMJOUT O タイマ J 出力

SCK0 I/O SSIO クロック入出力

8 5 10 PB6/ AIN4/ RXD1

I/O 入出力ポート／ AD 入力 4／ UART1 受信

LSCLK O 低速クロック出力

TMFOUT O タイマ F 出力 SDA I/O I2C 用データ入出力

15 14 19

PB7/ LED1/ AIN5/ DUTI

I/O

入出力ポート／ LED 駆動／ AD 入力 5／デューティ測定

TXD1 O UART1 送信 SCL I/O I2C 用クロック入出力

PWMC O PWMC 出力


FJUL620Q130 1－11

1.3.3 端子説明表 1-2 に端子説明を示します。 I/O 欄の“－”は電源端子，“I”は入力端子，“O”は出力端子，“I/O”は入出力端子を示します。

表 1-2（1/3）端子説明

端子名 I/O 説明

1 次/ 2 次/ 3 次/ 4 次

論

理

システム

RESET_N I リセット入力端子です。この端子を“L”レベルにするとシステムリセットモードになり内

部が初期化され，その後端子を“H”レベルにするとプログラム実行を開始します。プルアップ抵抗は内蔵されていません。

— 負

OSC0 I 高速クロック用水晶接続端子です。水晶振動子を接続し（最大 4MHz），VSSとの間にコンデンサ CDH, CGHを接続します。 PB2 端子および PB3 端子の 2 次機能に割り付けられています。

2 次 —

OSC1 O 2 次 —

LSCLK O 低速クロック出力です。PA1 端子の 3 次機能，PB6 端子の 2 次機能に割り付けられて

います。 2 次/ 3 次

—

OUTCLK O 高速クロック出力です。PA0 端子の 3 次機能，PB5 の 2 次機能に割り付けられていま

す。 3 次 —

汎用入力ポート PA2 I 汎用入力ポートです。 1 次正

汎用入出力ポート PA0～PA1 PB0～PB7

I/O 汎用入出力ポートです。 2～4 次機能として使用する場合は，汎用入出力ポートとして使用できません。

1 次正

PA3～PA6 I/O 汎用入出力ポートです。 2～4 次機能として使用する場合は，汎用入出力ポートとして使用できません。 ML620Q131/ML620Q132/ML620Q133 では使用できません。

1 次正

UART TXD0 O UART0 送信端子です。PB1,PB4 端子の 3 次機能に割り付けられています。 3 次正 TXD1 O UART1 送信端子です。PB1,PB4,PB7 端子の 2 次機能に割り付けられています。 2 次正 RXD0 I UART0 受信端子です。PB0,PB5 端子の 1 次機能に割り付けられています。 1 次正 RXD1 I UART1 受信端子です。PA0,PB6 端子の 1 次機能に割り付けられています。 1 次正

I2C バス・インタフェース

SDA I/O I2C データ入出力用 Nch オープンドレイン端子です。 PA0 端子の 4 次機能，PA3 端子の 3 次機能，PB6 端子の 4 次機能に割り付けられて

います。外部にプルアップ抵抗を接続します。

3 次/ 4 次

正

SCL I/O I2C クロック入出力用 Nch オープンドレイン端子です。 PA5 端子の 3 次機能，PB0 端子の 3 次機能，PB7 端子の 3 次機能に割り付けられて

います。外部にプルアップ抵抗を接続します。 3 次正

同期シリアル（SSIO）

SIN I 同期シリアルデータ入力端子です。 PA4 端子の 2 次機能および PB4 端子の 4 次機能に割り付けられています。

2 次/ 4 次

正

SCK0 I/O 同期シリアルクロック入出力端子です。 PA5 端子の 2 次機能および PB5 の 4 次機能に割り付けられています。

2 次/ 4 次

—

SOUT0 O 同期シリアルデータ出力端子です。 PA1 端子の 4 次機能および PA6 の 2 次機能に割り付けられています。

2 次/ 4 次

正


FJUL620Q130 1－12

表 1-2（2/3）端子説明


1 次/ 2 次/ 3 次/ 4 次

論理

PWM

PWMC O PWMC 出力端子です。 PA0 端子，PB0 端子の 2 次機能，PB7 の 4 次機能に割り付けられています。

2 次/ 4 次

正/負

外部割込み

EXI0～2 I 外部マスカブル割込み入力端子です。ソフトウェアにてビット毎に割込み許可と割込

みエッジ選択ができます。PA0～PA2 端子の 1 次機能に割り付けられています。 1 次

正/負

EXI4,5 I 外部マスカブル割込み入力端子です。ソフトウェアにてビット毎に割込み許可と割込

みエッジ選択ができます。PB0,PB1 端子の 1 次機能に割り付けられています。 1 次

正/負

タイマ

TnTG I タイマ 0，タイマ 1，タイマE，タイマ F，タイマG，タイマH，タイマ I，タイマ J，タイマK，タイマ L の外部トリガ入力端子です。 PA0～PA2,PB0～PB7 端子の１次機能に割り付けられています。

1 次 —

TMJOUT O タイマ J 出力端子です。PB5 の 3 次機能に割り付けられています。 3 次正 TMFOUT O タイマ F 出力端子です。PB6 の 3 次機能に割り付けられています。 3 次正

LED 駆動 LED0 LED1

O LED 駆動端子です。 PA0，PB7 端子の 1 次機能に割り付けられています。

1 次正/負

逐次比較型 A/D コンバータ

AIN0 I 逐次比較型A/DコンバータCh0アナログ入力です。PA0端子の 1次機能に割り付け

られています。 1 次 —



AIN2 I 逐次比較型A/DコンバータCh2アナログ入力です。PB0端子の 1次機能に割り付け









られています。ML620Q131/ML620Q132/ML620Q133 では使用できません。 1 次 —


られています。ML620Q131/ML620Q132/ML620Q133 では使用できません。 1 次 —

コンパレータ CMP0P I コンパレータ 0 の非反転入力です。PB4 端子の 1 次機能に割り付けられています。 1 次 — CMP0M I コンパレータ 0 の反転入力です。PB5 端子の 1 次機能に割り付けられています。 1 次 —

CMP0OUT O コンパレータ 0 の出力端子です。PB1 端子の 4 次機能に割り付けられています。 4 次 — CMP0POUT O コンパレータ 0 の出力端子です。PB2 端子の 4 次機能に割り付けられています。 4 次 — CMP0NOUT O コンパレータ 0 の出力端子です。PB3 端子の 4 次機能に割り付けられています。 4 次 —

CMP1P I コンパレータ 1 の非反転入力です。PA1 端子の 1 次機能に割り付けられています。 1 次 — CMP1OUT O コンパレータ 1 の出力端子です。PB0 端子の 4 次機能に割り付けられています。 4 次 —


FJUL620Q130 1－13

表 1-2（3/3）端子説明


1 次/ 2 次/ 3 次/ 4 次

論理

デューティ測定回路

DUTI I デューティ測定回路の PWM波形入力です。PB0,PB7 端子の 1 次機能に割り付けら

れています。 1 次 —

テスト用 TEST0 I テスト用入力端子です。PA2 端子の 1 次機能に割り付けられています。 — 正

TEST1_N I テスト用入力端子です。プルアップ抵抗が内蔵されています。 — 負

電源 VSS — マイナス側電源端子です。 — — VDD — プラス側電源端子です。 — —

VDDL — 内部ロジック用電源端子（内部発生） VSSとの間にコンデンサ CL（2.2μF）を接続します。

— —


FJUL620Q130 1－14

1.3.4 未使用端子の処理表 1-3 に未使用端子の処理方法を示します。

表 1-3 未使用端子の処理端子推奨端子処理 RESET_N VDDにプルアップ，または VDD TEST1_N オープン PA0～PA1 オープン PA2/TEST0 VSS PA3～PA6 オープン PB0～PB7 オープン

【注意】

RESET_N 端子にはプルアップ抵抗が内蔵されていません。外部で VDDにプルアップするか，VDDに固定してくださ

い。未使用の入力ポートおよび入出力ポートは，ハイインピーダンス入力設定状態で端子をオープンのままにしておくと

消費電流が過大に流れる恐れがありますので，プルダウン抵抗付き入力モード／プルアップ抵抗付き入力モード，

もしくは出力モードに設定することを推奨します。

第 2 章 CPU とメモリ空間

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 2 章 CPU とメモリ空間

FJUL620Q130 2－1

2. CPU とメモリ空間

2.1 概要

本 LSI は，16 ビット CPU nX-U16/100 を内蔵し，メモリモデルは SMALL モデルを採用しています。 CPU nX-U16/100 の詳細は，『nX-U16/100 コアインストラクションマニュアル』を参照してください。

2.2 プログラム･メモリ空間

プログラム･メモリ空間は，プログラム・コード，テーブルデータ（ROM ウｨンドウ），あるいはベクタテーブルを格納する領

域です。プログラム･コードは 16 ビット長のコードで，コードセグメントレジスタ（CSR）を上位 4 ビット，プログラム・カウンタ（PC）を下位 16 ビットとする 20 ビット（CSR:PC）で指定されます。 ROM ウｨンドウ領域は 8 ビット長のデータでテーブルデータとして使用できます。ベクタテーブルは 16 ビット長のデータでリセットベクタ，ハードウェア割込みベクタ，ソフトウェア割込みベクタとして使用

できます。使用しないソフトウェア割込みベクタ領域は，プログラム・コード領域として使用できます。プログラム・メモリ空間は，セグメント 1 個で構成されています。図 2-1 に ML620Q131/ML620Q134 のプログラム･メモリ空間（8K バイト）の構成を示します。図 2-2 に ML620Q132/ML620Q135 のプログラム･メモリ空間（16K バイト）の構成を示します。図 2-3 に ML620Q133/ML620Q136 のプログラム･メモリ空間（24K バイト）の構成を示します。

CSR:PC セグメント 0 0:0000H ベクタテーブル領域

あるいはプログラム･コード

ROM ウィンドウ領域 0:00FFH 0:0100H

プログラム･コードあるいは

ROM ウィンドウ領域

0:01FDFH 0:01FE0H

テストデータ領域 0:01FFFH

未使用領域

0:02C00H


8 ビット

図 2-1 ML620Q131/ML620Q134 のプログラム･メモリ空間（8K バイト）の構成【注意】・セグメント 0の 0:1FE0H～0:1FFFHの 32 バイト（16 ワード），0:2C00H～0:2FFFH の 1K バイト（512 ワード）のテス

トデータ領域は，プログラムコード領域としては利用できません。また，テストデータ領域のうち 0:1FE0H～0:1FFFHは書き込み/消去可能で，0:2C00H～0:2FFFH は書き込み/消去不可となっています。書換え可能なテスト領域

0:1FE0H～0:1FFFH には必ず“0FFH”を書き込んでください。未書き込み状態または“0FFH”以外のデータを書き込

んだ場合の動作は保証されません。・プログラム･メモリ空間の未使用領域には，フェイルセーフとして HTU8（プログラム開発支援ソフトウェア）を用いて

“0FFFFH”データ（BRK 命令）を設定することを推奨します。HTU8 については，『HTU8 ユーザーズマニュアル』を参

照してください。


FJUL620Q130 2－2






0:03FDFH 0:03FE0H


未使用領域

0:04C00H


8 ビット






照してください。BRK 命令については，『nX-U8/100 コアインストラクションマニュアル』を参照してください。


FJUL620Q130 2－3






0:05FDFH 0:05FE0H


未使用領域

0:06C00H


8 ビット






照してください。BRK 命令については，『nX-U8/100 コアインストラクションマニュアル』を参照してください。


FJUL620Q130 2－4

2.3 データ･メモリ空間

本 LSI のデータ･メモリ空間は，セグメント 0 の ROM ウィンドウ領域，2K バイトの RAM 領域，SFR 領域，セグメント 7 の

2K バイトのデータ・フラッシュ領域，およびセグメント 8 の ROM 参照領域，セグメント F のデータ・フラッシュ参照領域で

構成されています。データメモリは 8 ビット長のデータで，DSR を上位 4 ビット，各命令で指定されるアドレッシングを下位 16 ビットとする 20ビットで指定します。図 2-4 に ML620Q131/ML620Q134 のデータ･メモリ空間の構成を示します。図 2-5 に ML620Q132/ML620Q135 のデータ･メモリ空間の構成を示します。図 2-6 に ML620Q133/ML620Q136 のデータ･メモリ空間の構成を示します。

DSR：データアドレスセグメント 0 DSR：データアドレスセグメント 7 0：0000H


7：0000H データフラッシュ領域（2K バイト） 7：07FFH

未使用領域

0：1FDFH 0：1FE0H

テストデータ領域

0：1FFFH 未使用領域

0：2C00H テストデータ領域

0：2FFFH

未使用領域 0：0E000H RAM 領域

（2K バイト）

0：0E7FFH 未使用領域

0：0F000H SFR 領域

0：0FFFFH 7：0FFFFH

8 ビット 8 ビット

DSR：データアドレスセグメント 8 DSR：データアドレスセグメント F 8：0000H

ROM 参照領域

F：0000H データフラッシュ参照領域 F：07FFH

未使用領域

8：1FDFH 8：1FE0H




8：2FFFH

未使用領域

8：0FFFFH F：0FFFFH 8 ビット 8 ビット

図 2-4 ML620Q131/ML620Q134 のデータ･メモリ空間の構成


FJUL620Q130 2－5

DSR：データアドレスセグメント 0 DSR：データアドレスセグメント 7

0：0000H



未使用領域

0：3FDFH 0：3FE0H




0：4FFFH


（2K バイト）






ROM 参照領域


未使用領域

8：3FDFH 8：3FE0H




8：4FFFH

未使用領域




FJUL620Q130 2－6

DSR：データアドレスセグメント 0 DSR：データアドレスセグメント 7

0：0000H



未使用領域

0：5FDFH 0：5FE0H




0：6FFFH


（2K バイト）






ROM 参照領域


未使用領域

8：5FDFH 8：5FE0H




8：6FFFH

未使用領域



【注意】・RAM 領域の内容は，電源投入時およびシステムリセット時に不定となります。ソフトウェアで初期化してください。・プログラム・メモリ空間のセグメント 0 とデータ・メモリ空間のセグメント 0 は別々の空間ですが，データ・メモリ空間の

ROM ウインドウ領域を通してプログラム・メモリ空間のセグメント 0 の内容を読み出すことができます。・セグメント 8 は，プログラム・メモリ空間のセグメント 0 のミラー領域です。セグメント 8 の ROM 参照領域からは，プロ

グラム・メモリ空間のセグメント 0 の内容を読み出すことができます。・セグメント F は，セグメント 7 のミラー領域です。セグメント F のデータ・フラッシュ参照領域からは，セグメント 7 のデ

ータ・フラッシュ領域の内容を読み出すことができます。


FJUL620Q130 2－7

2.4 命令長

命令は 16 ビット長です。

2.5 データタイプ

バイト（8 ビット），およびワード（16 ビット）のデータタイプがサポートされています。 2.6 レジスタ説明

2.6.1 レジスタ一覧

アドレス名称略称（Byte）略称（Word） R/W サイズ初期値

0F000H データセグメントレジスタ DSR － R/W 8 00H

2.6.2 データセグメントレジスタ（DSR）アドレス：0F000H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 DSR －－－－ DSR3 DSR2 DSR1 DSR0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 DSR は，データセグメントを保持するための特殊機能レジスタ（SFR）です。 DSR の詳細については，『nX－U16/100 コアインストラクションマニュアル』を参照してください。ビットの説明

• DSR3～DSR0（ビット 3～0）

DSR3 DSR2 DSR1 DSR0 説明 0 0 0 0 データセグメント 0（初期値） 0 0 0 1

使用禁止

0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 データセグメント 7 1 0 0 0 データセグメント 8 1 0 0 1

使用禁止

1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 データセグメント F

第 3 章リセット機能

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 3 章リセット機能

FJUL620Q130 3－1

3. リセット機能

3.1 概要

本 LSI は，以下の 8 つのリセット機能を搭載しています。いずれかのリセットが発生すると，本 LSI はシステムリセットモ

ードに移行します。電源投入時のパワーオン検出によるリセットウォッチドッグタイマ（WDT）の二度目のオーバフローによるリセット電圧レベル検出によるリセット（VLS0）電圧レベル検出によるリセット（VLS1） RESET_N 端子によるリセット RAM パリティエラーによるリセット不正メモリアクセスによるリセット BRK 命令実行によるソフトウェアリセット【注意】

・動作電圧範囲以下（1.6V 以下）でのリセット機能の動作は保証しません。リセット IC の使用を推奨します。・RESET_N 端子にプルアップ抵抗は内蔵されていません。

3.1.1 特長ウォッチドッグタイマ（WDT）のオーバフロー時間は，125ms，500ms，2s，8s が選択可能リセット発生要因を示すリセットステータスレジスタ（RSTAT，SRSTAT）を内蔵 BRK 命令によるリセットは，CPU のみリセット（RAM 領域，SFR 領域はリセットされません。）

3.1.2 構成図 3-1 にリセット発生回路の構成を示します。

RSTAT ：リセットステータスレジスタ SRSTAT ：安全機能リセットステータスレジスタ

図 3-1 リセット発生回路の構成

パワーオンリセット

RESET_N

RESET

WDT のオーバフロー

RSTAT

データバス

VLS0 リセット

VLS1 リセット

RAM のパリティエラー

不正メモリアクセスリセット

SRSTAT 8 8


FJUL620Q130 3－2

3.1.3 端子一覧

端子名入出力機能 RESET_N I リセット入力端子


FJUL620Q130 3－3

3.2 レジスタ説明



0F00CH リセットステータスレジスタ RSTAT － R/W 8 不定 0F00DH 安全機能リセットステータスレジスタ SRSTAT － R/W 8 不定

3.2.2 リセットステータスレジスタ（RSTAT）アドレス：0F00CH アクセス：R/W アクセスサイズ：8 ビット初期値：不定

7 6 5 4 3 2 1 0 RSTAT ― RSTR VLS1R VLS0R ― WDTR ― POR R/W ― R/W R/W R/W ― R/W ― R/W

初期値 0 0/1 0/1 0/1 0 0/1 0 0/1 RSTAT は，リセットが発生した要因を示す特殊機能レジスタ（SFR）です。リセット発生時，RSTAT の内容は初期化されず，そのリセット発生要因を示すビットが“1”になります。本機能を使用し

てリセット要因を判別する場合は，RSTAT を読み出した後に次のリセット要因判別に備えるため RSTAT に書き込み動

作を行い，RSTAT の内容を“00H”に初期化してください。ビットの説明

• POR（ビット 0） POR は，パワーオンリセットが発生したことを示すフラグです。パワーオンリセットが発生した場合，“1”になりま

す。

POR 説明 0 パワーオンリセット非発生 1 パワーオンリセット発生

• WDTR（ビット 2）

WDTR は，ウォッチドッグタイマの二度目のオーバフローによるリセットが発生したことを示すフラグです。ウォッ

チドッグタイマのオーバフローが発生した場合に“1”になります。

WDTR 説明 0 ウォッチドッグタイマリセット非発生 1 ウォッチドッグタイマリセット発生

• VLS0R（ビット 4）

VLS0R は，電圧レベル検出リセットが発生したことを示すフラグです。電圧レベル検出（VLS0）によるリセットが

発生した場合に“1”になります。

VLS0R 説明 0 電圧レベル検出リセット（VLS0）非発生 1 電圧レベル検出リセット（VLS0）発生


FJUL620Q130 3－4

• VLS1R（ビット 5）

VLS1R は，電圧レベル検出リセットが発生したことを示すフラグです。電圧レベル検出（VLS1）によるリセットが

発生した場合に“1”になります。

VLS1R 説明 0 電圧レベル検出リセット（VLS1）非発生 1 電圧レベル検出リセット（VLS1）発生

• RSTR（ビット 6）

RSTR は，RESET_N 端子リセットが発生したことを示すフラグです。RESET_N 端子によるリセットが発生した場

合に“1”になります。

RSTR 説明 0 RESET_N 端子リセット非発生 1 RESET_N 端子リセット発生

【注意】

・電源投入時にパワーオンリセットが発生しなかった場合にも POR ビットが“1”になる可能性があります。電源投

入を判別する場合は，電源投入時にランダム値となる RAM を使い，事前に書き込んだ RAM の内容が変化して

いるかを確認して判断してください。


FJUL620Q130 3－5

3.2.3 安全機能リセットステータスレジスタ（SRSTAT）アドレス：0F00DH アクセス：R/W アクセスサイズ：8 ビット初期値：不定

7 6 5 4 3 2 1 0 SRSTAT ― ― ― ― ― ― RPER FIAR R/W ― ― ― ― ― ― R/W R/W

初期値 0 0 0 0 0 0 0/1 0/1 SRSTAT は，安全機能に関するリセットが発生した要因を示す特殊機能レジスタ（SFR）です。リセット発生時，SRSTAT の内容は初期化されず，そのリセット発生要因を示すビットが“1”になります。本機能を使用し

てリセット要因を判別する場合は，RSTATを読み出した後に次のリセット要因判別に備えるためSRSTATに書き込み動

作を行い，SRSTAT の内容を“00H”に初期化してください。安全機能の詳細は，「第 25章安全機能」を参照してくださ

い。ビットの説明

，

• FIAR（ビット 0） FIARは，CPUが不正なプログラム空間にアクセスした場合に不正メモリアクセスリセットが発生したことを示すフ

ラグです。不正メモリアクセスによるリセットが発生した場合に“1”になります。

FIAR 説明 0 不正メモリアクセスリセット非発生 1 不正メモリアクセスリセット発生

＜不正なプログラム空間＞ ML620Q131/ML620Q134 ： 0:1FE0H～15：0FFFFH ML620Q132/ML620Q135 ： 0:3FE0H～15：0FFFFH ML620Q133/ML620Q136 ： 0:5FE0H～15：0FFFFH

• RPER （ビット 1） RPER は，RAM パリティエラーリセットが発生したことを示すフラグです。RAM パリティエラーによるリセットが発

生した場合に“1”になります。

RPER 説明 0 RAM パリティエラーリセット非発生 1 RAM パリティエラーリセット発生

【注意】

・FIAR ビットはオンチップデバッグモード時は"1"になります。オンチップデバッグモード時は不正メモリアクセスリセ

ット機能は無効になります。


FJUL620Q130 3－6

3.3 動作説明

3.3.1 システムリセットモードの動作システムリセットは，全ての処理に対して最優先され，それまでの処理は中断されます。システムリセットモードへの移行には，以下に示す要因があります。・RESET_N 端子によるリセット・電源投入時のパワーオン検出によるリセット・ウォッチドッグタイマ（WDT）の二度目のオーバフローによるリセット・RAM パリティエラーによるリセット・電圧レベル検出によるリセット（VLS0）・電圧レベル検出によるリセット（VLS1）・不正メモリアクセスによるリセット・BRK 命令実行によるソフトウェアリセット（※CPU のみリセット）システムリセットモードでは，以下の処理が実行されます。（１）電源回路が初期化されます。ただし BRK 命令実行によるリセットでは初期化されません。電源回路については，

「第 21 章電源回路」を参照してください。（２）初期値が決まっている特殊機能レジスタ（SFR）が初期化されます。SFR の初期値については，「付録 A レジスタ

一覧」を参照してください。 BRK 命令実行によるソフトウェアリセットでは全ての SFR が初期化されません。

（３） CPU が初期化されます。・ CPU 内の全てのレジスタが初期化されます。・プログラム･メモリの 0000H，0001H 番地の内容がスタック･ポインタ（SP）にセットされます。・プログラム･メモリの 0002H，0003H 番地の内容がプログラム･カウンタ（PC）にセットされます。ただし BRK 命令

によるリセットにおいてプログラム･ステータスワード（PSW）の割込みレベル（ELEVEL）が 1 以下の場合は，プロ

グラム･メモリの 0004H，0005H 番地の内容がプログラム･カウンタ（PC）にセットされます。BRK 命令については，

『nX-U16/100 コアインストラクションマニュアル』を参照してください。【注意】・システムリセットモードでは，データ・メモリ（RAM）の内容と初期値不定の SFR の内容は初期化されず不定です。ソ

フトウェアにて初期化してください。・BRK 命令によるシステムリセットモードでは，全ての SFR が初期化されません。ソフトウェアにて初期化してくださ

い。

第 4 章 MCU 制御機能

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 4 章 MCU 制御回路

FJUL620Q130 4－1

4. MCU 制御機能

4.1 概要

本 LSI の動作状態は，システムリセットモードも含め以下の 4 つに分類されます。

（1）システムリセットモード（2）プログラム動作モード（3） HALT モード（4） STOP モード

システムリセットモードに関しては，「第 3 章リセット機能」を参照してください。また本 LSI は，使わない機能の回路の動作をパワーダウン（レジスタリセット＆クロック停止）することで，より消費電流を

減らすことができるブロック制御機能を持っています。

4.1.1 特長 CPU が動作を停止し，周辺回路のみ動作している HALT モードを搭載低速発振および高速発振が停止する STOP モードを搭載 STOP モードへの移行を制御するストップコードアクセプタ機能を内蔵使わない機能ブロック回路の動作をパワーダウン（レジスタリセット＆クロック停止）させるブロック制御機能を内蔵

4.1.2 構成図 4-1 に動作状態遷移図を示します。

図 4-1 動作状態遷移図

システムリセットモード

リセットまたはBRK 命令

リセット解除

プログラム動作モード

HALT モード STOP モード

リセット

リセット

STP=”1”

外部割込み

HLT=”1” 割込み

電源投入


FJUL620Q130 4－2




0F008H ストップコードアクセプタ STPACP － W 8 00H 0F009H スタンバイコントロールレジスタ SBYCON － W 8 00H 0F068H ブロックコントロールレジスタ 0 BLKCON0 － R/W 8 00H 0F069H ブロックコントロールレジスタ 1 BLKCON1 － R/W 8 00H 0F06AH ブロックコントロールレジスタ 2 BLKCON2 － R/W 8 00H 0F06BH ブロックコントロールレジスタ 3 BLKCON3 － R/W 8 00H 0F06CH ブロックコントロールレジスタ 4 BLKCON4 － R/W 8 00H 0F06FH ブロックコントロールレジスタ 7 BLKCON7 － R/W 8 00H


FJUL620Q130 4－3

4.2.2 ストップコードアクセプタ（STPACP）アドレス：0F008H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 STPACP d7 d6 d5 d4 d3 d2 d1 d0 R/W W W W W W W W W

初期値 0 0 0 0 0 0 0 0 STPACP は，STOP モードへの移行を許可する書き込み専用の特殊機能レジスタ（SFR）です。 STPACP を読み出すと，“00H”が読み出されます。 STPACP にデータを“5nH”,“0AnH”（n=0～0FH）の順序で書き込むと STOP モードへの移行が一度だけ許可状態にな

り，この状態でスタンバイコントロールレジスタ（SBYCON）の STP ビットを“1”にすると STOP モードに移行します。STOPモードが解除されると STOP モードへの移行は禁止状態になります。 STPACP へ“5nH”を書き込む命令と“0AnH”を書き込む命令の間に他の命令が実行されてもストップコードアクセプタ

は許可状態になります。ただし，“5nH”を書き込み後に“0AnH”以外のデータを STPACP に書き込むと“5nH”書き込み

が無効となるため，再度“5nH”から書き込む必要があります。また，フェイルセーフとして以下の手順で STOP モードに移行することを推奨します。 1. ストップコードアクセプタを使って STOP モードへの移行を許可状態にする。 2. STOP モード解除に使用する割込みを設定する。 3. SBYCON の STP を“1”にして STOP モードに移行する。システムリセット時，STOP モードへの移行は禁止状態です。【注意】

・nX-U16/100 コアのプログラム・ステータスワード（PSW）のマスタ・インタラプト・イネーブル・フラグ（MIE）が“0”で，

割込みの許可フラグと割込み要求フラグが共に“1”の状態では，STOP モードへの移行は許可状態になりません。


FJUL620Q130 4－4

4.2.3 スタンバイコントロールレジスタ（SBYCON）アドレス：0F009H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SBYCON －－－－－－ STP HLT R/W －－－－－－ W W

初期値 0 0 0 0 0 0 0 0 SBYCON は，MCU の動作モードを制御する特殊機能レジスタ（SFR）です。ビットの説明

• HLT（ビット 0） HLT は，HALT モードを設定するビットです。HLT ビットを“1”にすると HALT モード（CPU と高速発振回路が

停止した状態）に移行します。ノンマスカブル割込み要求，もしくは許可された（割込み許可フラグが“1”の状態

で）割込み要求が発生すると，HLT が“0”になりプログラム動作モード（CPU と高速発振回路が動作する状態）

に復帰します。

• STP（ビット 1） STP は，ストップモードを設定するビットです。STPACP を用いて STOP モードへの移行を許可状態に設定した

状態で STP ビットを“1”にすると STOP モードに移行します。STOP モードへの移行が禁止された状態では STPは“1”になりません。

割込み要求が発生すると，STP が“0”になりプログラム動作モードに復帰します。STOP モードを解除できる割

込みについては，「4.3.3 STOP モード」を参照してください。

STP HLT 説明 0 0 プログラム動作モード（初期値） 0 1 HALT モード 1 0 STOP モード 1 1 設定禁止

【注意】

・nX-U16/100 コアのプログラム・ステータスワード（PSW）のマスタ・インタラプト・イネーブル・フラグ（MIE）が“0”で，

割込み許可フラグと割込み要求フラグが共に“1”の状態では，HALT モードおよび STOP モードに移行しません。・MIEが“0”の状態でマスカブル割込み（許可ビットを持つ割込み）が発生した場合は，STOPモードおよびHALTモ

ードが解除されるのみで割込み処理には移行しません。PSW の詳細については，『nX－U16/100 コアインストラ

クションマニュアル』を参照してください。


FJUL620Q130 4－5

4.2.4 ブロックコントロールレジスタ 0（BLKCON0）アドレス：0F068H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON0 DTMJ DTMI DTMH DTMG DTMF DTME DTM1 DTM0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 BLKCON0 は，各ブロックの動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• DTM0（ビット 0） DTM0 は，タイマ 0 の動作を制御するビットです。

DTM0 説明

0 タイマ 0 動作許可（初期値） 1 タイマ 0 動作禁止

• DTM1（ビット 1）

DTM1 は，タイマ 1 の動作を制御するビットです。

DTM１説明 0 タイマ 1 動作許可（初期値） 1 タイマ 1 動作禁止

• DTME（ビット 2）

DTME は，タイマ E の動作を制御するビットです。

DTME 説明 0 タイマ E 動作許可（初期値） 1 タイマ E 動作禁止

• DTMF（ビット 3）

DTMF は，タイマ F の動作を制御するビットです。

DTMF 説明 0 タイマ F 動作許可（初期値） 1 タイマ F 動作禁止

• DTMG（ビット 4）

DTMG は，タイマ G の動作を制御するビットです。

DTMG 説明 0 タイマ G 動作許可（初期値） 1 タイマ G 動作禁止


FJUL620Q130 4－6

• DTMH（ビット 5）

DTMH は，タイマ H の動作を制御するビットです。

DTMH 説明 0 タイマ H 動作許可（初期値） 1 タイマ H 動作禁止

• DTMI（ビット 6）

DTMI は，タイマ I の動作を制御するビットです。

DTMI 説明 0 タイマ I 動作許可（初期値） 1 タイマ I 動作禁止

• DTMJ（ビット 7）

DTMJ は，タイマ J の動作を制御するビットです。

DTMJ 説明 0 タイマ J 動作許可（初期値） 1 タイマ J 動作禁止

【注意】・任意のビットを“1”にセット（動作禁止）すると該当するブロックの機能がリセットされ（全てのレジスタは初期化されま

す），さらに該当ブロックへのクロック供給が停止します。当ビットが“1”にセットされている時は，該当するブロックの全

てのレジスタへの書き込みは無効となり，レジスタを読み出した場合は初期値を読み出します。該当ブロックの機能を

ご使用の際には，必ず本ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してください。・タイマ動作についての詳細は，「第 8 章タイマ」を参照してください。


FJUL620Q130 4－7

4.2.5 ブロックコントロールレジスタ 1（BLKCON1）アドレス：0F069H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON1 －－－－－－ DTML DTMK R/W －－－－－－ R/W R/W


• DTMK（ビット 0） DTMK は，タイマ K の動作を制御するビットです。

DTMK 説明

0 タイマ K 動作許可（初期値） 1 タイマ K 動作禁止

• DTML（ビット 1）

DTML は，タイマ L の動作を制御するビットです。

DTML 説明 0 タイマ L 動作許可（初期値） 1 タイマ L 動作禁止




ご使用の際には，必ず本ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してください。・タイマ動作についての詳細は，「第 8 章タイマ」を参照してください。


FJUL620Q130 4－8

4.2.6 ブロックコントロールレジスタ 2（BLKCON2）アドレス：0F06AH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON2 DI2C0 DI2C1 －－ DUA1 DUA0 － DSIO0 R/W R/W R/W －－ R/W R/W － R/W


• DSIO0（ビット 0） DSIO0 は，同期式シリアルポート 0 の動作を制御するビットです。

DSIO0 説明

0 同期式シリアルポート 0 動作許可（初期値） 1 同期式シリアルポート 0 動作禁止

• DUA0（ビット 2）

DUA0 は，UART0 の動作を制御するビットです。

DUA0 説明 0 UART0 動作許可（初期値） 1 UART0 動作禁止

• DUA1（ビット 3）

DUA1 は，UART1 の動作を制御するビットです。

DUA１説明 0 UART1 動作許可（初期値） 1 UART1 動作禁止

• DI2C1（ビット 6）

DI2C1 は，I2C バス・インタフェース（スレーブ）の動作を制御するビットです。

DI2C1 説明 0 I2C バス・インタフェース（スレーブ）動作許可（初期値） 1 I2C バス・インタフェース（スレーブ）動作禁止

• DI2C0（ビット 7）

DI2C0は，I2Cバス・インタフェース（マスタ）の動作の制御，および逐次比較型A/Dコンバータ用クロックの動作

許可・禁止を制御するビットです。

DI2C0 説明 0 I2C バス・インタフェース（マスタ）および逐次比較型 A/D コンバータ用クロック

動作許可（初期値） 1 I2C バス・インタフェース（マスタ）および逐次比較型 A/D コンバータ用クロック

動作禁止


FJUL620Q130 4－9

【注意】・DI2C0 ビットは，I2C バス・インタフェース（マスタ）および逐次比較型 A/D コンバータに使用するクロックの許可・禁止

を制御するビットです。逐次比較型 A/D コンバータを使用する場合は“0”に設定してください。・任意のビットを“1”にセット（動作禁止）すると該当するブロックの機能がリセットされ（全てのレジスタは初期化されま



ご使用の際には，必ず本ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してください。・I2C マスタ動作についての詳細は，「第 13 章 I2C バス・インタフェース（マスタ）」を参照してください。・I2C スレーブ動作についての詳細は，「第 14 章 I2C バス・インタフェース（スレーブ）」を参照してください。・UART 動作についての詳細は，「第 12 章 UART」を参照してください。・SSIO 動作についての詳細は，「第 11 章同期式シリアルポート（SSIO）」を参照してください。


FJUL620Q130 4－10

4.2.7 ブロックコントロールレジスタ 3（BLKCON3）アドレス：0F06BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON3 －－－－－－－ DCMP R/W －－－－－－－ R/W


• DCMP（ビット 0） DCMP は，アナログコンパレータの動作を制御するビットです。

DCMP 説明

0 アナログコンパレータ動作許可（初期値） 1 アナログコンパレータ動作禁止




ご使用の際には，必ず本ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してください。・アナログコンパレータの動作についての詳細は，「第 19 章アナログコンパレータ」を参照してください。


FJUL620Q130 4－11

4.2.8 ブロックコントロールレジスタ 4（BLKCON4）アドレス：0F06CH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON4 －－－－－－－ DSAD R/W －－－－－－－ R/W


• DSAD（ビット 0） DSAD は，逐次比較型 A/D コンバータの動作を制御するビットです。

DSAD 説明

0 逐次比較型 A/D コンバータ動作許可（初期値） 1 逐次比較型 A/D コンバータ動作禁止

【注意】・逐次比較型 A/D コンバータを使用する場合は，DSAD ビットに加えブロックコントロールレジスタ 2（BLKCON2）のDI2C0 ビットも“0”に設定してください。・任意のビットを“1”にセット（動作禁止）すると該当するブロックの機能がリセットされ（全てのレジスタは初期化されま



ご使用の際には，必ず本ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してください。・逐次比較型 A/D コンバータの動作についての詳細は，「第 18 章逐次比較型 A/D コンバータ」を参照してください。


FJUL620Q130 4－12

4.2.9 ブロックコントロールレジスタ 7（BLKCON7）アドレス：0F06FH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON7 －－－－－ DDME － DPWC R/W －－－－－ R/W － R/W


• DPWC（ビット 0） DPWC は，PWMC の動作を制御するビットです。

DPWC 説明

0 PWMC 動作許可（初期値） 1 PWMC 動作禁止

• DDME（ビット 2）

DDME は，デューティ測定回路の動作を制御するビットです。

DDME 説明 0 デューティ測定回路動作許可（初期値） 1 デューティ測定回路動作禁止




ご使用の際には，必ず本ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してください。・PWM の動作についての詳細は，「第 10 章 PWM」を参照してください。デューティ測定回路の動作についての詳細

は「第 26 章デューティ測定回路」を参照してください。


FJUL620Q130 4－13

4.3 動作説明

4.3.1 プログラム動作モード

プログラム動作モードとは，CPU が命令を順次実行している状態です。パワーオンリセット，RESET_N端子リセット，WDTオーバフローリセットの場合，システムリセットモード解除後にプログラ

ム･メモリ（ROM）の 0002H，0003H 番地に設定されたアドレスから命令を実行します。 BRK 命令によるリセットの場合，システムリセットモード解除後にプログラムメモリの 0004H，0005H 番地に設定されたア

ドレスから命令を実行します。ただし，BRK 命令実行時にプログラム･ステータスワード（PSW）の割込みレベルビット

（ELEVEL）の値が 02H 以上の場合（WDT 割込みや CKC 割込み発生後）は，0002H，0003H 番地に設定されたアドレ

スから命令を実行します。 BRK 命令と PSW の詳細については，『nX－U16/100 コアインストラクションマニュアル』を，リセット機能については，

「第 3 章リセット機能」を参照してください。

4.3.2 HALT モード HALT モードとは，CPU が命令の実行を中断し，周辺回路のみ動作している状態です。スタンバイコントロールレジスタ（SBYCON）の HLT ビットを“1”にすると HALT モードに移行します。 CKC 割込み要求，WDT 割込み要求，もしくは割込み許可レジスタ（IE0～IE7）で許可された割込み要求が発生すると，

次のシステムクロック（SYSTEMCLK）の立ち下りエッジでHLTビットは“0”になり，HALTモードは解除されプログラム動

作モードに復帰します。図 4-2 に HALT モードの動作波形を示します。

CPU クロック

SYSTEMCLK

プログラム動作モード HALT モード

割込み要求

プログラム動作モード

HLT ビット

図 4-2 HALT モードの動作波形【注意】 HALT モード解除から割込みに移行するまでに最大 2 命令が実行されますので，HLT ビットを“1”に設定した命令の

次にはNOP 命令を 2 個置いてください。nX-U16/100 コアのプログラム・ステータスワード（PSW）のマスタ・インタラプ

ト・イネーブル・フラグ（MIE）が“1”の場合は，この 2 個の NOP 命令実行後に，割込み移行サイクル（システムクロック

3 クロック）が実行され，割込みルーチンの命令実行が開始されます。MIE が“0”の場合は 2 個の NOP 命令実行後，

割込みには移行せず，NOP 命令の次から命令実行を継続します。


FJUL620Q130 4－14

4.3.3 STOP モード STOP モードとは，低速発振，および高速発振が停止している状態で，CPU および周辺回路は動作を停止します。ストップコードアクセプタ（STPACP）に“5nH”,“0AnH”（n=0～0FH）を順に書き込み STOP モードへの移行を許可状態

にし，スタンバイコントロールレジスタ（SBYCON）の STP ビットを“1”にすると STOP モードに移行します。STOP モード

になると STOP モードへの移行は禁止状態になります。割込み要求が発生すると STP ビットは“0”になり，STOP モードは解除され，プログラム動作モードに復帰します。以下

に STOP モードを解除できる割込みを示します。 VLS0，1 割込み（割込み発生選択時） PA0～PA2，PB0，PB1 端子割込み同期式シリアルポート 0 割込み（外部クロック動作時） I2C バス（スレーブ）割込みコンパレータ 0，1 割込み（立ち上がりエッジ，立ち下がりエッジ，両エッジ割込み選択時）

4.3.3.1 CPU 低速クロック動作時の STOP モード

ストップコードアクセプタ（STPACP）を使って STOP モードへの移行を許可した状態で SBYCON の STP ビットを“1”に

すると STOP モードに移行し，低速発振および高速発振が停止します。割込み許可された（割込み許可フラグが“1”の状態で）割込み要求が発生すると STP ビットは“0”になり低速発振が再

開されます。また，STOP モード移行前に高速クロックが発振状態であった場合は，高速発振も発振を再開します。

STOP モード移行前に高速クロックが発振停止状態であった場合は，高速発振は開始されません。割込み要求発生後に，低速 RC 発振開始時間（TRCL）と低速クロックを 16 カウントした後，STOP モードは解除されプロ

グラム動作モードに復帰し，低速クロック（LSCLK）が周辺回路へ供給を再開します。この時，既に高速クロックが発振

を開始していれば，高速クロック（OSCLK，HSCLK）も周辺回路へ供給を再開します。図 4-3 に CPU 低速クロック動作時の STOP モード動作波形を示します。

図 4-3 CPU 低速クロック動作時の STOP モード動作波形

【注意】

STOP モード解除から割込みに移行するまでに最大 2 命令が実行されますので，STP ビットを“1”に設定した命令

の次には NOP 命令を 2 個置いてください。nX-U16/100 コアのプログラム・ステータスワード（PSW）のマスタ・イン

タラプト・イネーブル・フラグ（MIE）が“1”の場合は，この 2 個の NOP 命令実行後に，割込み移行サイクル（システ

ムクロック 3 クロック）が実行され，割込みルーチンの命令実行が開始されます。MIE が“0”の場合は 2 個の NOP命令実行後，割込みには移行せず，NOP 命令の次から命令実行を継続します。

SYSTEMCLK

STP ビット

LSCLK

HSCLK 波形 HSCLK 波形 HSCLK

プログラム動作モード STOP モードプログラム動作モード

割込み要求

TRCL 低速 RC 発振 16 カウント

低速 RC 発振波形低速 RC 発振波形

PLL 発振波形 @高速 RC 発振

高速 RC 発振 16 カウント＋ PLL 発振 32768 カウント

TRCH + TPLL

高速発振波形高速発振波形


FJUL620Q130 4－15

4.3.3.2 CPU 高速クロック動作時の STOP モード CPU が高速クロックで動作している場合に，ストップコードアクセプタ（STPACP）を使って STOP モードへの移行を許可

した状態で SBYCON の STP ビットを“1”にすると STOP モードに移行し，高速発振，および低速発振が停止します。割込み許可された（割込み許可フラグが“1”の状態で）割込み要求が発生すると STP ビットは“0”になり高速発振，およ

び低速発振が再開されます。割込み要求発生後に，高速 RC 発振開始時間（TRCH）と高速 RC クロックの発振安定時間（16 カウント），PLL 発振開始

時間（TPLL）と PLL クロック発振安定時間（32768 カウント）待った後，STOP モードは解除され，プログラム動作モードに

復帰し，高速クロック（OSCLK, HSCLK）が周辺回路へ供給を再開します。また，低速クロック（LSCLK）は，低速発振開始時間（TRCL）と低速 RC 発振クロックを 16 カウントした後に周辺回路へ供

給を再開します。高速発振開始時間（TRCH，TPLL），低速発振開始時間（TRCL）については「付録C 電気的特性」を参照

してください。図 4-4 に高速クロック（PLL 発振@高速 RC 発振モード）動作時の STOP モードの動作波形を示します。

図 4-4 高速クロック（PLL 発振@高速 RC 発振モード）動作時の STOP モードの動作波形

【注意】・STOPモード解除から割込みに移行するまでに最大 2命令が実行されますので，STPビットを“1”に設定した命令の

次には NOP 命令を 2 個置いてください。・nX-U16/100 コアのプログラム・ステータスワード（PSW）のマスタ・インタラプト・イネーブル・フラグ（MIE）が“1”の場

合は，この 2 個の NOP 命令実行後に，割込み移行サイクル（システムクロック 3 クロック）が実行され，割込みルーチ

ンの命令実行が開始されます。MIE が“0”の場合は，2 個の NOP 命令実行後，割込みには移行せず，NOP 命令の

次から命令実行を継続します。・高速クロックの STOP モード解除後の動作は，選択されているクロックにより安定時間が異なります。詳細は，「第 6章クロック発生回路」を参照してください。

低速 RC 発振波形

低速 RC 発振

SYSTEMCLK

高速発振波形高速発振波形 PLL 発振波形 @高速 RC 発振

STP ビット

OSCLK,HSCLK 波形 OSCLK, HSCLK 波形 OSCLK, HSCLK

プログラム動作モード STOP モードプログラム動作モード

割込み要求

TRCL

高速 RC 発振 16 カウント＋ PLL 発振波形 32768 カウント

HSCLK 波形

TRCH + TPLL

HSCLK 波形

低速 RC 発振 16 カウント

LSCLK


FJUL620Q130 4－16

4.3.3.3 STOP／HALT モードからの復帰動作についての注意事項 STOP モード，およびHALT モードからの復帰は，プログラム･ステータス･ワード（PSW）の割込みレベル（ELEVEL），マスタ･インタラプト･イネーブル･フラグ（MIE），割込み許可レジスタ（IE0～7）の内容，および割込みがノンマスカブル割

込みかマスカブル割込みかによっても動作が異なります。 PSWの詳細については，『nX－U16/100コアインストラクションマニュアル』を，IEレジスタや IRQレジスタについては，

「第 5 章割込み」を参照してください。表 4-1，および表 4-2 に STOP/HALT モードからの復帰動作一覧を示します。

表 4-1 STOP／HALT モードからの復帰動作一覧（ノンマスカブル割込みの場合） ELEVEL MIE IEn.m IRQn.m STOP／HALT モードからの復帰動作

＊＊－ 0 STOP／HALT モードから復帰しません。

3 ＊－ 1 STOP／HALTモードから復帰後，STP／HLTビットを“1”にセットした命令

の次の命令からプログラム動作を再開します。割込みルーチンには移行し

ません。

0,1,2 ＊－ 1 STOP／HALTモードから復帰後，STP／HLTビットを“1”にセットした命令

の次の命令からプログラム動作を再開し，割込みルーチンに移行します。

表 4-2 STOP／HALT モードからの復帰動作一覧（マスカブル割込みの場合） ELEVEL MIE IEn.m IRQn.m STOP／HALT モードからの復帰動作

＊＊＊ 0 STOP／HALT モードから復帰しません。

＊＊ 0 1 ＊ 0 1 1 STOP／HALTモードから復帰後，STP／HLTビットを“1”にセットした命令

の次の命令からプログラム動作を再開します。割込みルーチンには移行し

ません。 2,3 1 1 1

0,1 1 1 1 STOP／HALTモードから復帰後，STP／HLTビットを“1”にセットした命令

の次の命令からプログラム動作を再開し，割込みルーチンに移行します。プログラム･ステータス･ワード（PSW）の割込みレベル（ELEVEL）は，CPUの割込み状態を示すビットです。割込み移行

時および割込みからの復帰時にハードウェアによって設定されます。・ELEVEL が“0”の場合は，CPU が全ての割込み（ノンマスカブル割込み，マスカブル割込み，およびソフトウェア割

込み）を処理していない状態を示します。・ELEVEL が“1”の場合は，CPU がマスカブル割込み，もしくはソフトウェア割込みを処理している状態を示します。・ELEVEL が“2”の場合は，CPU がノンマスカブル割込みを処理している状態を示します。・ELEVELが“3”の場合は，CPUがエミュレータ専用の割込みレベルです。通常アプリケーションでは使用しません。


FJUL620Q130 4－17

4.3.4 ブロック制御機能本ブロック制御機能を使い，使わない機能の回路の動作を完全に止めることで，より消費電流を減らすことができます。各ブロックコントロールレジスタの各ビットの初期値は“0”で，各ブロックの動作は許可されています。任意のビットを“1”

にセット（動作禁止）すると該当するブロックの機能がリセットされかつ該当ブロックへのクロック供給が停止します。当ビ

ットが“1”にセットされている時は，該当するブロックの全てのレジスタへの書き込みは無効となり，レジスタを読み出した

場合は初期値を読み出します。該当ブロックの機能をご使用の際には，必ず本ブロックコントロールレジスタの該当ビッ

トを“0”にリセット（動作許可）してください。 BLKCON0 レジスタはタイマ 0，1，E，F，G，H，I，J の回路の動作を制御（許可／禁止）します。 BLKCON1 レジスタはタイマ K，L の回路の動作を制御（許可／禁止）します。 BLKCON2 レジスタは SSIO，UART0，UART1，I2C バス・インタフェース（スレーブ），I2C バス・インタフェース（マスタ），

および逐次比較型 A/D コンバータ用クロックの動作を制御（許可／禁止）します。 BLKCON3 レジスタはアナログコンパレータの回路の動作を制御（許可／禁止）します。 BLKCON4 レジスタは逐次比較型 A/D コンバータ回路の動作を制御（許可／禁止）します。 BLKCON7 レジスタはデューティ測定回路，PWM 回路の動作を制御（許可／禁止）します。【注意】・逐次比較型 A/D コンバータを使用する場合は，ブロックコントロールレジスタ 4（BLKCON4）の DSAD ビットに加え，

ブロックコントロールレジスタ 2（BLKCON2）の DI2C0 ビットも“0”に設定してください。・ブロックコントロールレジスタの任意のビットを“1”にセットすると該当する機能の全てのレジスタが初期化されます。・各ブロックの動作詳細や注意事項については各章を参照してください。

第 5 章割込み

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 5 章割込み

FJUL620Q130 5－1

5. 割込み

5.1 概要

本 LSI は，外部割込み 5 要因と内部割込み 27 要因の計 32 要因の割込み，およびソフトウェア割込み（SWI）を持って

います。各割込みの詳細については，以下の章を参照してください。「第 6 章クロック発生回路｣「第 7 章タイムベースカウンタ｣「第 8 章タイマ｣「第 9 章ウォッチドッグタイマ｣「第 10 章 PWM｣「第 11 章同期式シリアルポート｣「第 12 章 UART｣「第 13 章 I2C バス・インタフェース（マスタ）｣「第 14 章 I2C バス・インタフェース（スレーブ）｣「第 17 章ポート AB 割込み制御」「第 18 章逐次比較型 A/D コンバータ」「第 19 章アナログコンパレータ」「第 20 章電圧レベル検出回路（VLS）」「第 26 章デューティ測定回路」

5.1.1 特長ノンマスカブル割込み 2 要因（内部要因 2）マスカブル割込み 30 要因（内部要因：25，外部要因：5）ソフトウェア割込み（SWI）最大 64 要因外部割込みはエッジの選択，サンプリング有無が選択可能マスカブル割込みは，割込み要因毎に，4 レベルの割込みレベルを設定可能割込みレベル値の設定により，設定レベル以下の割込み発生をマスク可能


FJUL620Q130 5－2




0F010H 割込み許可レジスタ 0 IE0 － R/W 8 00H 0F011H 割込み許可レジスタ 1 IE1 － R/W 8 00H 0F012H 割込み許可レジスタ 2 IE2 － R/W 8 00H 0F013H 割込み許可レジスタ 3 IE3 － R/W 8 00H 0F014H 割込み許可レジスタ 4 IE4 － R/W 8 00H 0F015H 割込み許可レジスタ 5 IE5 － R/W 8 00H 0F016H 割込み許可レジスタ 6 IE6 － R/W 8 00H 0F017H 割込み許可レジスタ 7 IE7 － R/W 8 00H 0F018H 割込み要求レジスタ 0 IRQ0 － R/W 8 00H 0F019H 割込み要求レジスタ 1 IRQ1 － R/W 8 00H 0F01AH 割込み要求レジスタ 2 IRQ2 － R/W 8 00H 0F01BH 割込み要求レジスタ 3 IRQ3 － R/W 8 00H 0F01CH 割込み要求レジスタ 4 IRQ4 － R/W 8 00H 0F01DH 割込み要求レジスタ 5 IRQ5 － R/W 8 00H 0F01EH 割込み要求レジスタ 6 IRQ6 － R/W 8 00H 0F01FH 割込み要求レジスタ 7 IRQ7 － R/W 8 00H 0F020H 割込みレベル制御イネーブルレジスタ ILENL

ILEN R/W 8/16 00H

0F021H 予約レジスタ－－－ 00H 0F022H 現割込み要求レベルレジスタ CILL

CIL R/W 8/16 00H

0F023H 予約レジスタ－－－ 00H 0F024H 予約レジスタ－－－－ 00H 0F025H 割込みレベル制御レジスタ 01 ILC01 － R/W 8 00H 0F026H 割込みレベル制御レジスタ 10 ILC10

ILC1W R/W 8/16 00H

0F027H 割込みレベル制御レジスタ 11 ILC11 R/W 8 00H 0F028H 割込みレベル制御レジスタ 20 ILC20

ILC2W R/W 8/16 00H

0F029H 割込みレベル制御レジスタ 21 ILC21 R/W 8 00H 0F02AH 割込みレベル制御レジスタ 30 ILC30

ILC3W R/W 8/16 00H

0F02BH 予約レジスタ－－－ 00H 0F02CH 割込みレベル制御レジスタ 40 ILC40

ILC4W R/W 8/16 00H

0F02DH 割込みレベル制御レジスタ 41 ILC41 R/W 8 00H 0F02EH 予約レジスタ－－－－ 00H 0F02FH 割込みレベル制御レジスタ 51 ILC51 － R/W 8 00H 0F030H 割込みレベル制御レジスタ 60 ILC60

ILC6W R/W 8/16 00H


ILC7W R/W 8/16 00H

0F033H 予約レジスタ－－－ 00H 【注意】予約レジスタへの書込み動作は無効となります。読み出した場合は，“0”が読み出されます。


FJUL620Q130 5－3

5.2.2 割込み許可レジスタ 0（IE0）アドレス：0F010H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IE0 EVLS1 EVLS0 －－－－－－ R/W R/W R/W －－－－－－

初期値 0 0 0 0 0 0 0 0 IE0 は，各割込み要求ごとに割込みの禁止／許可を制御する特殊機能レジスタ（SFR）です。割込みが受け付けられた際にマスタ・インタラプト・イネーブル・フラグ（MIE）は“0”になりますが，IE0 の当該フラグはリ

セットされません。ビットの説明

• EVLS0（ビット 6） EVLS0 は，電圧レベル検出回路 0 割込み（VLS0INT）の許可フラグです。

EVLS0 説明

0 禁止（初期値） 1 許可

• EVLS1（ビット 7）

EVLS1 は，電圧レベル検出回路 1 割込み（VLS1INT）の許可フラグです。

EVLS1 説明 0 禁止（初期値） 1 許可


FJUL620Q130 5－4


7 6 5 4 3 2 1 0 IE1 －－ EPB1 EPB0 － EPA2 EPA1 EPA0 R/W －－ R/W R/W － R/W R/W R/W



• EPA0（ビット 0） EPA0 は，入力ポート PA0 端子割込み（PA0INT）の許可フラグです。

EPA0 説明


• EPA1（ビット 1）

EPA1 は，入力ポート PA1 端子割込み（PA1INT）の許可フラグです。

EPA1 説明 0 禁止（初期値） 1 許可

• EPA2（ビット 2）

EPA2 は，入力ポート PA2 端子割込み（PA2INT）の許可フラグです。

EPA2 説明 0 禁止（初期値） 1 許可

• EPB0（ビット 4）

EPB0 は，入力ポート PB0 端子割込み（PB0INT）の許可フラグです。

EPB0 説明 0 禁止（初期値） 1 許可

• EPB1（ビット 5）

EPB1 は，入力ポート PB1 端子割込み（PB1INT）の許可フラグです。

EPB1 説明 0 禁止（初期値） 1 許可


FJUL620Q130 5－5


7 6 5 4 3 2 1 0 IE2 EI2C0 EI2C1 －－－ ESAD － ESIO0 R/W R/W R/W －－－ R/W － R/W



• ESIO0（ビット 0） ESIO0 は，同期式シリアルポート 0 割込み（SIO0INT）の許可フラグです。

ESIO0 説明


• ESAD（ビット 2）

ESAD は，逐次比較型 A/D コンバータ割込み（SADINT）の許可フラグです。

ESAD 説明 0 禁止（初期値） 1 許可

• EI2C1（ビット 6）

EI2C1 は，I2C バス・インタフェース（スレーブ）割込み（I2C1INT）の許可フラグです。

EI2C1 説明 0 禁止（初期値） 1 許可

• EI2C0（ビット 7）

EI2C0 は，I2C バス・インタフェース（マスタ）割込み（I2C0INT）の許可フラグです。

EI2C0 説明 0 禁止（初期値） 1 許可


FJUL620Q130 5－6


7 6 5 4 3 2 1 0 IE3 －－－－ ETMH ETMG ETM1 ETM0 R/W －－－－ R/W R/W R/W R/W



• ETM0（ビット 0） ETM0 は，タイマ 0 割込み（TM0INT）の許可フラグです。

ETM0 説明


• ETM1（ビット 1）

ETM1 は，タイマ 1 割込み（TM1INT）の許可フラグです。

ETM1 説明 0 禁止（初期値） 1 許可

• ETMG（ビット 2）

ETMG は，タイマ G 割込み（TMGINT）の許可フラグです。

ETMG 説明 0 禁止（初期値） 1 許可

• ETMH（ビット 3）

ETMH は，タイマ H 割込み（TMHINT）の許可フラグです。

ETMH 説明 0 禁止（初期値） 1 許可


FJUL620Q130 5－7


7 6 5 4 3 2 1 0 IE4 ECMP1 ECMP0 －－ EDME － EUA1 EUA0 R/W R/W R/W －－ R/W － R/W R/W



• EUA0（ビット 0） EUA0 は，UART0 割込み（UA0INT）の許可フラグです。

EUA0 説明


• EUA1（ビット 1）

EUA1 は，UART1 割込み（UA1INT）の許可フラグです。

EUA1 説明 0 禁止（初期値） 1 許可

• EDME（ビット 3）

EDME は，DME 割込み（DMEINT）の許可フラグです。

EDME 説明 0 禁止（初期値） 1 許可

• ECMP0（ビット 6）

ECMP0 は，コンパレータ 0 割込み（CMP0INT）の許可フラグです。

ECMP0 説明 0 禁止（初期値） 1 許可

• ECMP1（ビット 7）

ECMP1 は，コンパレータ 1 割込み（CMP1INT）の許可フラグです。

ECMP1 説明 0 禁止（初期値） 1 許可


FJUL620Q130 5－8


7 6 5 4 3 2 1 0 IE5 ETMF ETME ETMJ ETMI －－－－ R/W R/W R/W R/W R/W －－－－



• ETMI（ビット 4） ETMI は，タイマ I 割込み（TMIINT）の許可フラグです。

ETMI 説明


• ETMJ（ビット 5）

ETMJ は，タイマ J 割込み（TMJINT）の許可フラグです。

ETMJ 説明 0 禁止（初期値） 1 許可

• ETME（ビット 6）

ETME は，タイマ E 割込み（TMEINT）の許可フラグです。

ETME 説明 0 禁止（初期値） 1 許可

• ETMF（ビット 7）

ETMF は，タイマ F 割込み（TMFINT）の許可フラグです。

ETMF 説明 0 禁止（初期値） 1 許可


FJUL620Q130 5－9


7 6 5 4 3 2 1 0 IE6 ELTBC1 － ELTBC0 － ETML ETMK － EPWC R/W R/W － R/W － R/W R/W － R/W



• EPWC（ビット 0） EPWC は，PWMC 割込み（PWCINT）の許可フラグです。

EPWC 説明


• ETMK（ビット 2）

ETMK は，タイマ K 割込み（TMKINT）の許可フラグです。

ETMK 説明 0 禁止（初期値） 1 許可

• ETML（ビット 3）

ETML は，タイマ L 割込み（TMLINT）の許可フラグです。

ETML 説明 0 禁止（初期値） 1 許可

• ELTBC0（ビット 5）

ELTBC0 は，低速側タイムベースカウンタ 0 割込み（LTBC0INT）の許可フラグです。

ELTBC0 説明 0 禁止（初期値） 1 許可

• ELTBC1（ビット 7）

ELTBC1 は，低速側タイムベースカウンタ 1 割込み（LTBC1INT）の許可フラグです。

ELTBC1 説明 0 禁止（初期値） 1 許可


FJUL620Q130 5－10


7 6 5 4 3 2 1 0 IE7 －－－－ ELTBC2 －－－ R/W －－－－ R/W －－－



• ELTBC2（ビット 3） ELTBC2 は，低速側タイムベースカウンタ 2 割込み（LTBC2INT）の許可フラグです。

ELTBC2 説明



FJUL620Q130 5－11

5.2.10 割込み要求レジスタ 0（IRQ0）アドレス：0F018H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ0 QVLS1 QVLS0 －－－ QCKC － QWDT R/W R/W R/W －－－ R/W － R/W

初期値 0 0 0 0 0 0 0 0 IRQ0 は，各割込みごとに割込みを要求する特殊機能レジスタ（SFR）です。ウォッチドッグタイマ割込み（WDTINT）およびクロックバックアップ割込み（CKCINT）は，マスタ・インタラプト・イネーブ

ル・フラグ（MIE）に依存しないノンマスカブル割込みです。この時，MIE の値に関係なく CPU に割込みを要求します。電圧レベル検出回路 0 割込み（VLS0INT）および電圧レベル検出回路 1 割込み（VLS1INT）は，マスカブル割込みで

す。この時，割込み許可レジスタ（IE0）の当該フラグが“1”，MIE が“1”になっていると CPU に割込みを要求します。 IRQ0 の各要求フラグは，MIE の値に関係なく割込み発生により“1”になります。また，IRQ0 の要求フラグをソフトウェア

にて“1”にすることにより割込みを発生させることができます。 IRQ0 の当該フラグは，CPU に割込み要求が受け付けられるとハードウェアにより“0”になります。ビットの説明

• QWDT（ビット 0） QWDT は，ウォッチドッグタイマ割込み（WDTINT）の要求フラグです。

QWDT 説明

0 要求なし（初期値） 1 要求あり

• QCKC（ビット 2）

QCKC は，クロックバックアップ割込み（CKCINT）の要求フラグです。

QCKC 説明 0 要求なし（初期値） 1 要求あり

• QVLS0（ビット 6）

QVLS0 は，電圧レベル検出回路 0 割込み（VLS0INT）の要求フラグです。

QVLS0 説明 0 要求なし（初期値） 1 要求あり

• QVLS1（ビット 7）

QVLS1 は，電圧レベル検出回路 1 割込み（VLS1INT）の要求フラグです。

QVLS1 説明 0 要求なし（初期値）要求あり

【注意】・割込み要求レジスタ（IRQ0）への書き込み命令により割込みを要求した場合は，次の 1 命令実行後に割込みに移行

します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C 言

語で記述する場合は QWDT=0 もしくは QWDT=1，アセンブラ言語で記述する場合は RB QWDT もしくは SB

QWDT と記述してください。


FJUL620Q130 5－12

5.2.11 割込み要求レジスタ 1（IRQ1）アドレス：0F019H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ1 －－ QPB1 QPB0 － QPA2 QPA1 QPA0 R/W －－ R/W R/W － R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 IRQ1 は，各割込みごとに割込みを要求する特殊機能レジスタ（SFR）です。 IRQ1 の各要求フラグは，割込み許可レジスタ（IE1）およびマスタ・インタラプト・イネーブル・フラグ（MIE）の値に関係な

く割込み発生により“1”になります。この時，IE1 の当該フラグが“1”，MIE が“1”になっていると CPU に割込みを要求し

ます。また，IRQ1 の要求フラグをソフトウェアにて“1”にすることにより割込みを発生させることができます。 IRQ1 の当該フラグは，CPU に割込み要求が受け付けられるとハードウェアにより“0”になります。ビットの説明

• QPA0（ビット 0） QPA0 は，入力ポート PA0 端子割込み（PA0INT）の要求フラグです。

QPA0 説明


• QPA1（ビット 1）

QPA1 は，入力ポート PA1 端子割込み（PA1INT）の要求フラグです。

QPA1 説明 0 要求なし（初期値） 1 要求あり

• QPA2（ビット 2）

QPA2 は，入力ポート PA2 端子割込み（PA2INT）の要求フラグです。

QPA2 説明 0 要求なし（初期値） 1 要求あり

• QPB0（ビット 4）

QPB0 は，入力ポート PB0 端子割込み（PB0INT）の要求フラグです。

QPB0 説明 0 要求なし（初期値） 1 要求あり


FJUL620Q130 5－13

• QPB1（ビット 5）

QPB1 は，入力ポート PB1 端子割込み（PB1INT）の要求フラグです。

QPB1 説明 0 要求なし（初期値） 1 要求あり

【注意】・割込み要求レジスタ（IRQ1），もしくは割込み許可レジスタ（IE1）への書き込み命令により割込みを要求した場合は，

次の 1 命令実行後に割込みに移行します。・割込み要求フラグの特定のビットをソフトウェアで書き換える場合はビットシンボルを使用して記述してください。C 言

語で記述する場合はQPA0=0もしくはQPA0=1，アセンブラ言語で記述する場合はRB QPA0もしくはSB QPA0と

記述してください。


FJUL620Q130 5－14

5.2.12 割込み要求レジスタ 2（IRQ2）アドレス：0F01AH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ2 QI2C0 QI2C1 －－－ QSAD － QSIO0 R/W R/W R/W －－－ R/W － R/W




• QSIO0（ビット 0） QSIO0 は，同期式シリアルポート 0 割込み（SIO0INT）の要求フラグです。

QSIO0 説明


• QSAD（ビット 2）

QSAD は，逐次比較型 A/D コンバータ割込み（SADINT）の要求フラグです。

QSAD 説明 0 要求なし（初期値） 1 要求あり

• QI2C1（ビット 6）

QI2C1 は，I2C バス（スレーブ）割込み（I2C1INT）の要求フラグです。

QI2C1 説明 0 要求なし（初期値） 1 要求あり

• QI2C0（ビット 7）

QI2C0 は，I2C バス（マスタ）割込み（I2C0INT）の要求フラグです。

QI2C0 説明 0 要求なし（初期値） 1 要求あり



語で記述する場合は QSIO0=0 もしくは QSIO0=1，アセンブラ言語で記述する場合は RB QSIO0 もしくは SB

QSIO0 と記述してください。


FJUL620Q130 5－15

5.2.13 割込み要求レジスタ 3（IRQ3）アドレス：0F01BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ3 －－－－ QTMH QTMG QTM1 QTM0 R/W －－－－ R/W R/W R/W R/W




• QTM0（ビット 0） QTM0 は，タイマ 0 割込み（TM0INT）の要求フラグです。

QTM0 説明


• QTM1（ビット 1）

QTM1 は，タイマ 1 割込み（TM1INT）の要求フラグです。

QTM1 説明 0 要求なし（初期値） 1 要求あり

• QTMG（ビット 2）

QTMG は，タイマ G 割込み（TMGINT）の要求フラグです。

QTMG 説明 0 要求なし（初期値） 1 要求あり

• QTMH（ビット 3）

QTMH は，タイマ H 割込み（TMHINT）の要求フラグです。

QTMH 説明 0 要求なし（初期値） 1 要求あり



語で記述する場合は QTM0=0 もしくは QTM0=1，アセンブラ言語で記述する場合は RB QTM0 もしくは SB QTM0と記述してください。


FJUL620Q130 5－16

5.2.14 割込み要求レジスタ 4（IRQ4）アドレス：0F01CH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ4 QCMP1 QCMP0 －－ QDME － QUA1 QUA0 R/W R/W R/W －－ R/W － R/W R/W




• QUA0（ビット 0） QUA0 は，UART0 割込み（UA0INT）の要求フラグです。

QUA0 説明


• QUA1（ビット 1）

QUA1 は，UART1 割込み（UA1INT）の要求フラグです。

QUA1 説明 0 要求なし（初期値） 1 要求あり

• QDME（ビット 3）

QDME は，DME 割込み（DMEINT）の要求フラグです。

QDME 説明 0 要求なし（初期値） 1 要求あり

• QCMP0（ビット 6） QCMP0 は，コンパレータ 0 割込み（CMP0INT）の要求フラグです。

QCMP0 説明



FJUL620Q130 5－17

• QCMP1（ビット 7）

QCMP1 は，コンパレータ 1 割込み（CMP1INT）の要求フラグです。

QCMP1 説明 0 要求なし（初期値） 1 要求あり



語で記述する場合は QUA0=0 もしくは QUA0=1，アセンブラ言語で記述する場合は RB QUA0 もしくは SB QUA0と記述してください。


FJUL620Q130 5－18

5.2.15 割込み要求レジスタ 5（IRQ5）アドレス：0F01DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ5 QTMF QTME QTMJ QTMI －－－－ R/W R/W R/W R/W R/W －－－－




• QTMI（ビット 4） QTMI は，タイマ I 割込み（TMIINT）の要求フラグです。

QTMI 説明


• QTMJ（ビット 5）

QTMJ は，タイマ J 割込み（TMJINT）の要求フラグです。

QTMJ 説明 0 要求なし（初期値） 1 要求あり

• QTME（ビット 6）

QTME は，タイマ E 割込み（TMEINT）の要求フラグです。

QTME 説明 0 要求なし（初期値） 1 要求あり

• QTMF（ビット 7）

QTMF は，タイマ F 割込み（TMFINT）の要求フラグです。

QTMF 説明 0 要求なし（初期値） 1 要求あり



語で記述する場合は QTMI=0 もしくは QTMI=1，アセンブラ言語で記述する場合は RB QTMI もしくは SB QTMI と記述してください。


FJUL620Q130 5－19

5.2.16 割込み要求レジスタ 6（IRQ6）アドレス：0F01EH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ6 QLTBC1 － QLTBC0 － QTML QTMK － QPWC R/W R/W － R/W － R/W R/W － R/W




• QPWC（ビット 0） QPWC は，PWMC 割込み（PWCINT）の要求フラグです。

QPWC 説明


• QTMK（ビット 2）

QTMK は，タイマ K 割込み（TMKINT）の要求フラグです。

QTMK 説明 0 要求なし（初期値） 1 要求あり

• QTML（ビット 3）

QTML は，タイマ L 割込み（TMLINT）の要求フラグです。

QTML 説明 0 要求なし（初期値） 1 要求あり

• QLTBC0（ビット 5）

QLTBC0 は，低速側タイムベースカウンタ 0 割込み（LTBC0INT）の要求フラグです。

QLTBC0 説明 0 要求なし（初期値） 1 要求あり


FJUL620Q130 5－20

• QLTBC1（ビット 7）

QLTBC1 は，低速側タイムベースカウンタ 1 割込み（LTBC1INT）の要求フラグです。

QLTBC1 説明 0 要求なし（初期値） 1 要求あり



語で記述する場合は QPWC=0 もしくは QPWC=1，アセンブラ言語で記述する場合は RB QPWC もしくは SB

QPWC と記述してください。


FJUL620Q130 5－21

5.2.17 割込み要求レジスタ 7（IRQ7）アドレス：0F01FH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ7 －－－－ QLTBC2 －－－ R/W －－－－ R/W －－－




• QLTBC2（ビット 3） QLTBC2 は，低速側タイムベースカウンタ 2 割込み（LTBC2INT）の要求フラグです。

QLTBC2 説明




語で記述する場合は QLTBC2=0 もしくは QLTBC2=1，アセンブラ言語で記述する場合は RB QLTBC2 もしくは SB

QLTBC2 と記述してください。


FJUL620Q130 5－22

5.2.18 割込みレベル制御イネーブルレジスタ（ILENL）アドレス：0F020H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 ILENL －－－－－－－ ILE R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 ILENL は，割込みレベル制御機能の無効／有効を制御する特殊機能レジスタ（SFR）です。ビットの説明

• ILE（ビット 0） ILE ビットは，割込みレベル制御機能の無効／有効を選択するビットです。

ILE 説明 0 割込みレベル制御機能無効（初期値） 1 割込みレベル制御機能有効

【注意】・割込みレベル制御機能を有効にする場合は，割込み許可レジスタ（IE1～IE7）の当該割込みの許可フラグが"0"，またはマスタ・インタラプト・イネーブル・フラグ（MIE）が"0"の時に，ILE ビットを“1”にしてください。IE1～IE7の当該割込

みの許可フラグが"1"，または MIE が"1"の時に書き込むと，意図しない割込みレベルで割込みが発生する場合があり

ます。・割込みレベル制御機能を無効にする場合は，割込み禁止状態（IE1～IE7 レジスタ=“00H”）で，割込みレベル制御レ

ジスタ n0,1（ILCn0，ILCn1）を“00H”にし，かつ CILL レジスタの値が“00H”であることを確認した後に ILE ビットを“0”

にしてください。


FJUL620Q130 5－23

5.2.19 現割込み要求レベルレジスタ（CILL）アドレス：0F022H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 CILL CILN －－－ CILM[3:0] R/W R/W －－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 CILL は，処理中の割込みレベルを示す特殊機能レジスタ（SFR）です。割込みレベル制御イネーブルレジスタ（ILENL）の ILE ビットを“0”にし，割込みレベル制御機能を無効に設定した状態

では，CILL レジスタの書き込みによるリセットができません。ビットの説明

• CILM（ビット 3～0）マスカブル割込みが発生したことを示すビットです。

マスカブル割込みが発生すると，その割込みレベルに対応する CILM ビットが“1”にセットされます。

CILM[3] CILM[2] CILM[1] CILM[0] 説明 0 0 0 0 マスカブル割込みが未発生（初期値） * * * 1 割込みレベル 1 のマスカブル割込みが発生 * * 1 * 割込みレベル 2 のマスカブル割込みが発生 * 1 * * 割込みレベル 3 のマスカブル割込みが発生 1 * * * 割込みレベル 4 のマスカブル割込みが発生

• CILN（ビット 7）

ノンマスカブル割込みが発生したことを示すビットです。

ノンマスカブル割込みが発生すると，CILN ビットが“1”にセットされます。

CILN 説明 0 ノンマスカブル割込みが未発生（初期値） 1 ノンマスカブル割込みが発生

CILL のいずれかのビットが“1”の場合，最上位の“1”のビットが示す割込みレベル以下の割込みの受付が禁止されま

す。 CILL の複数のビット位置が“1”の場合，多重割込みが発生していることを示します。 CILL の各ビットは，割込みが発生し CPU が受け付けた時にハードウェアにより“1”にセットされますが，割込み処理終

了時は“0”にリセットされません。このため割込み処理の最後で CILL に 1 度だけ書き込みを行い，該当ビットを“0”にリ

セットしてください。CILL への書き込みにより最上位の“1”のビットのみ“0”にリセットされます。CILL のリセット方法の詳

細については，「5.3.6 割込みレベル制御機能有効時の割込み処理の記述方法」を参照してください。


FJUL620Q130 5－24

5.2.20 割込みレベル制御レジスタ 01（ILC01）アドレス：0F025H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 ILC01 ILC01[7:6] ILC01[5:4] －－－－ R/W R/W R/W R/W R/W －－－－

初期値 0 0 0 0 0 0 0 0 ILC01 は，マスカブル割込み要因毎の割込みレベルを設定する特殊機能レジスタ（SFR）です。割込みレベル制御イネーブルレジスタ（ILENL）の ILE ビットを“0”にし，割込みレベル制御機能を無効に設定した状態

では，ILC01 レジスタには書き込めません。 ILC01[n]（n=5:4，7:6）の値と割込みレベルの対応を表 5-1 に示します。 ILC01 レジスタと割込み要因との対応は表 5-13 割込み要因一覧を参照してください。

表 5-1 ILC01[n]の値と割込みレベルの対応

ILC01[n] 割込みレベル優先順位 0 1 低 1 2 ↑ 2 3 ↓ 3 4 高

【注意】割込みレベル制御レジスタ 01（ILC01）は，割込み許可レジスタ（IE1～IE7）の当該割込みの許可フラグが"0"，または

マスタ・インタラプト・イネーブル・フラグ（MIE）が"0"の時に書き込んでください。IE1～IE7 の当該割込みの許可フラグ

が"1"，または MIE が"1"の時に書き込むと，意図しない割込みレベルで割込みが発生する場合があります。


FJUL620Q130 5－25

5.2.21 割込みレベル制御レジスタ 10（ILC10）アドレス：0F026H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 ILC10 －－ ILC10[5:4] ILC10[3:2] ILC10[1:0] R/W －－ R/W R/W R/W R/W R/W R/W


では，ILC10 レジスタには書き込めません。 ILC10[n]（n=1:0，3:2，5:4）の値と割込みレベルの対応を表 5-2 に示します。 ILC10 レジスタと割込み要因との対応は表 5-13 割込み要因一覧を参照してください。







FJUL620Q130 5－26


7 6 5 4 3 2 1 0 ILC11 －－－－ ILC11[3:2] ILC11[1:0] R/W －－－－ R/W R/W R/W R/W









FJUL620Q130 5－27


7 6 5 4 3 2 1 0 ILC20 －－ ILC20[5:4] －－ ILC20[1:0] R/W －－ R/W R/W －－ R/W R/W









FJUL620Q130 5－28











FJUL620Q130 5－29

5.2.25 割込みレベル制御レジスタ 30（ILC30）アドレス：0F02AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 ILC30 ILC30[7:6] ILC30[5:4] ILC30[3:2] ILC30[1:0] R/W R/W R/W R/W R/W R/W R/W R/W R/W


では，ILC30 レジスタには書き込めません。 ILC30[n]（n=1:0，3:2，5:4，7:6）の値と割込みレベルの対応を表 5-6 に示します。 ILC30 レジスタと割込み要因との対応は表 5-13 割込み要因一覧を参照してください。







FJUL620Q130 5－30

5.2.26 割込みレベル制御レジスタ 40（ILC40）アドレス：0F02CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 ILC40 ILC40[7:6] －－ ILC40[3:2] ILC40[1:0] R/W R/W R/W －－ R/W R/W R/W R/W









FJUL620Q130 5－31

5.2.27 割込みレベル制御レジスタ 41（ILC41）アドレス：0F02DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H










FJUL620Q130 5－32

5.2.28 割込みレベル制御レジスタ 51（ILC51）アドレス：0F02FH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 ILC51 ILC51[7:6] ILC51[5:4] ILC51[3:2] ILC51[1:0] R/W R/W R/W R/W R/W R/W R/W R/W R/W


では，ILC51 レジスタには書き込めません。 ILC51[n]（n=1:0，3:2，5:4，7:6）の値と割込みレベルの対応を表 5-9 に示します。 ILC51 レジスタと割込み要因との対応は表 5-13 割込み要因一覧を参照してください。







FJUL620Q130 5－33


7 6 5 4 3 2 1 0 ILC60 ILC60[7:6] ILC60[5:4] －－ ILC60[1:0] R/W R/W R/W R/W R/W －－ R/W R/W









FJUL620Q130 5－34


7 6 5 4 3 2 1 0 ILC61 ILC61[7:6] －

－

ILC61[3:2] －－ R/W R/W R/W －－ R/W R/W －－









FJUL620Q130 5－35


7 6 5 4 3 2 1 0 ILC70 ILC70[7:6] －－－－－－ R/W R/W R/W －－－－－－


では，ILC70 レジスタには書き込めません。 ILC70[n]（n=7:6）の値と割込みレベルの対応を表 5-12 に示します。 ILC70 レジスタと割込み要因との対応は表 5-13 割込み要因一覧を参照してください。







FJUL620Q130 5－36

5.3 動作説明

ウォッチドッグタイマ割込み（WDTINT）および，クロックバックアップ割込み（CKCINT）を除く 30 要因の割込みの許可と

禁止は，マスタ・インタラプト・イネーブル・フラグ（MIE）と各割込み許可レジスタ（IE1～7）で制御されます。WDTINT お

よび CKCINT はノンマスカブル割込みです。割込み条件が成立するとプログラムは各割込み要因毎に決められた割込みベクタテーブルより分岐先アドレスを呼び

出して，割込み移行サイクルを開始します。表 5-13 に割込み要因一覧を示します。

表 5-13 割込み要因一覧割

込

み

要

因

番

号

レジスタ割り当て

割込み

ベクタアドレス

マスク可否

内部/ 外部

割込み要因割込み要因

略称 IRQ IE ILC

1 IRQ0[0] ‐ ‐ 0008H 否内部要因

WDT 割込み WDTINT 2 IRQ0[2] ‐ ‐ 000AH 否 CKC 割込み CKCINT 3 IRQ0[6] IE0[6] ILC01[5:4] 000CH 可 VLS0 割込み VLS0INT 4 IRQ0[7] IE0[7] ILC01[7:6] 000EH 可 VLS1 割込み VLS1INT 5 IRQ1[0] IE1[0] ILC10[1:0] 0010H 可

外部端子

PA0 割込み PA0INT 6 IRQ1[1] IE1[1] ILC10[3:2] 0012H 可 PA1 割込み PA1INT 7 IRQ1[2] IE1[2] ILC10[5:4] 0014H 可 PA2 割込み PA2INT 8 IRQ1[4] IE1[4] ILC11[1:0] 0018H 可 PB0 割込み PB0INT 9 IRQ1[5] IE1[5] ILC11[3:2] 001AH 可 PB1 割込み PB1INT

10 IRQ2[0] IE2[0] ILC20[1:0] 0020H 可

内部要因

SIO0 割込み SIO0INT 11 IRQ2[2] IE2[2] ILC20[5:4] 0024H 可 SA-ADC 割込み SADINT 12 IRQ2[6] IE2[6] ILC21[5:4] 002CH 可 I2C1 割込み I2C1INT 13 IRQ2[7] IE2[7] ILC21[7:6] 002EH 可 I2C0 割込み I2C0INT 14 IRQ3[0] IE3[0] ILC30[1:0] 0030H 可タイマ 0 割込み TM0INT 15 IRQ3[1] IE3[1] ILC30[3:2] 0032H 可タイマ 1 割込み TM1INT 16 IRQ3[2] IE3[2] ILC30[5:4] 0034H 可タイマ G 割込み TMGINT 17 IRQ3[3] IE3[3] ILC30[7:6] 0036H 可タイマ H 割込み TMHINT 18 IRQ4[0] IE4[0] ILC40[1:0] 0040H 可 UART0 割込み UA0INT 19 IRQ4[1] IE4[1] ILC40[3:2] 0042H 可 UART1 割込み UA1INT 20 IRQ4[3] IE4[3] ILC40[7:6] 0046H 可 DME 割込み DMEINT 21 IRQ4[6] IE4[6] ILC41[5:4] 004CH 可コンパレータ0割込み CMP0INT 22 IRQ4[7] IE4[7] ILC41[7:6] 004EH 可コンパレータ1割込み CMP1INT 23 IRQ5[4] IE5[4] ILC51[1:0] 0058H 可タイマ I 割込み TMIINT 24 IRQ5[5] IE5[5] ILC51[3:2] 005AH 可タイマ J 割込み TMJINT 25 IRQ5[6] IE5[6] ILC51[5:4] 005CH 可タイマ E 割込み TMEINT 26 IRQ5[7] IE5[7] ILC51[7:6] 005EH 可タイマ F 割込み TMFINT 27 IRQ6[0] IE6[0] ILC60[1:0] 0060H 可 PWMC 割込み PWCINT 28 IRQ6[2] IE6[2] ILC60[5:4] 0064H 可タイマ K 割込み TMKINT 29 IRQ6[3] IE6[3] ILC60[7:6] 0066H 可タイマ L 割込み TMLINT 30 IRQ6[5] IE6[5] ILC61[3:2] 006AH 可 LTBC0 割込み LTBC0INT 31 IRQ6[7] IE6[7] ILC61[7:6] 006EH 可 LTBC1 割込み LTBC1INT 32 IRQ7[3] IE7[3] ILC70[7:6] 0076H 可 LTBC2 割込み LTBC2INT


FJUL620Q130 5－37

【注意】・割込みレベル制御機能無効時に複数の割込みが同時に発生した場合は，優先順位の高い割込み（割込み要因番

号の小さい割込み）から実行され，優先順位の低い割込み（割込み要因番号の大きい割込み）は保留されます。・割込みレベル制御機能有効時に複数の割込みが同時に発生した場合は，割込みレベル値が最も高く，かつ，優先

順位の高い割込みから実行され，優先順位の低い割込みは保留されます。・ウォッチドッグタイマ割込み（WDTINT）およびクロックバックアップ割込み（CKCINT）は，ノンマスカブル割込みです。

割込み処理中にノンマスカブル割込みが発生した場合は，多重割込みの許可・禁止に関係なく，割込み処理を中断し，

ノンマスカブル割込みが優先して処理されます。・フェイルセーフとして，使用しない割込みベクタも定義してください。使用しない割込みが発生した場合は，CPU が暴

走した可能性があります。無限ループを使ってウォッチドッグタイマリセットを発生させ LSIを初期化することを推奨しま

す。


FJUL620Q130 5－38

5.3.1 マスカブル割込み処理 MIE フラグが“1”の状態で各割込みが発生すると，ハードウェアにて以下の処理が実施され，プログラムが割込み先へ

移行します。

（１）プログラムカウンタ（PC）を ELR1 へ転送（２） PSW を EPSW1 へ転送（３） MIE フラグを“0”にする（４） ELEVEL フィールドを“1”にする（５） PC に割込み先頭アドレスをロードする

5.3.2 ノンマスカブル割込み処理

MIE フラグの状態によらず各割込みが発生すると，ハードウェアにて以下の処理が実施され，プログラムが割込み先へ

移行します。

（１） PC を ELR2 へ転送（２） PSW を EPSW2 へ転送（３） ELEVEL フィールドを“2”にする（４） PC に割込み先頭アドレスをロードする

5.3.3 ソフトウェア割込み処理

ソフトウェア割込みは，アプリケーションプログラム内で任意に発生させるものです。プログラム内で SWI 命令を実行す

るとソフトウェア割込みが発生し，ハードウェアにて以下の処理が実施され，プログラムが割込み先へ移行します。ベク

タテーブルは SWI 命令にて指定します。

（１） PC を ELR1 へ転送（２） PSW を EPSW1 へ転送（３） MIE フラグを“0”にする（４） ELEVEL フィールドを“1”にする（５） PC に割込み先頭アドレスをロードする

【参照】 MIE フラグ，PC（プログラムカウンタ），CSR，PSWELEVEL については別冊の『nX-U16/100 コアインストラクション

マニュアル』を参照してください。


FJUL620Q130 5－39

5.3.4 割込みルーチンでの注意事項（割込みレベル制御機能無効時）割込みレベル制御イネーブルレジスタ（ILENL）の ILE を割込みレベル制御機能無効に設定した場合，割込みルーチ

ンを実行時に更にプログラムでサブルーチンを呼び出す場合と呼び出さない場合，および多重割込みを許可している

場合と禁止している場合，またその割込みがマスカブル割込みの場合とノンマスカブル割込みの場合，それぞれプログ

ラミング時の注意事項が異なります。

状態 A：マスカブル割込みが実行中

A-1：割込みルーチンを実行時にプログラムでサブルーチンを呼び出さない場合 A-1-1：多重割込みを禁止する場合・割込みルーチン実行開始直後の処理注意すべき事項は特にありません。

・割込みルーチン実行終了時の処理 RTI 命令を配置し，PC に ELR レジスタの内容を，PSW に EPSW レジスタの内容を復帰させます。

A-1-2：多重割込みを許可する場合・割込みルーチン実行開始直後の処理 “PUSH ELR，EPSW”を指定し，割込みの戻り番地と PSW の状態をスタックに退避します。

・割込みルーチン実行終了時の処理 RTI 命令の代わりに“POP PC，PSW”を指定し，PC と PSW にスタックの内容を復帰させます。

記述例：状態 A-1-1 記述例：状態 A-1-2

Intrpt_A-1-1；；A-1-1 の状態 Intrpt_A-1-2；；開始 DI ；割込み禁止 PUSH ELR，EPSW ；先頭で ELR，EPSW を退避：： EI ；割込み許可：： RTI ；PC を ELR より復帰：；PSW を EPSW より復帰：；終了：： POP PC，PSW ；PC をスタックより復帰；PSW をスタックより復帰；終了


FJUL620Q130 5－40

A-2：割込みルーチンを実行時にプログラムでサブルーチンを呼び出す場合

A-2-1：多重割込みを禁止する場合・割込みルーチン実行開始直後の処理 “PUSH LR”命令を指定し，サブルーチンの戻り番地をスタックに退避します。

・割込みルーチン実行終了時の処理 RTI 命令の直前に“POP LR”を指定し，サブルーチンの戻り番地を LR に復帰させた後，割込みから復帰

します。 A-2-2：多重割込みを許可する場合・割込みルーチン実行開始直後の処理 “PUSH LR，ELR，EPSW”を指定し，割込みの戻り番地，サブルーチンの戻り番地および EPSW の状態

をスタックに退避します。・割込みルーチン実行終了時の処理

RTI 命令の代わりに“POP PC，PSW，LR”を指定し，割込みの戻り番地の退避データは PC へ，EPSW の

退避データは PSW へ，LR の退避データは LR に復帰させます。

記述例：状態 A-2-2 Intrpt_A-2-2；；開始 PUSH ELR,EPSW,LR ；先頭で ELR，EPSW，LR 退避 EI ；割込み許可： Sub_1；；： DI ；割込み禁止：：： BL Sub_1 ；サブルーチン Sub_1 呼び出し EI ；割込み許可： RT ；PC を LR より復帰 POP PC，PSW，LR ；PC をスタックより復帰；サブルーチン終了；PSW をスタックより復帰；LR をスタックより復帰；終了


FJUL620Q130 5－41

状態 B：ノンマスカブル割込み実行中

B-1：サブルーチンを呼び出さない場合・割込みルーチン実行開始直後の処理注意すべき事項はありません。

・割込みルーチン実行終了時の処理 RTI の命令を指定し，PC に ELR レジスタの内容を，PSW に EPSW レジスタの内容を復帰させます。

B-2：サブルーチンを呼び出す場合・割込みルーチン実行開始直後の処理 “PUSH LR”命令を指定し，サブルーチンの戻り番地をスタックに退避します。

・割込みルーチン実行終了時の処理 RTI 命令の直前に“POP LR”を指定し，サブルーチンの戻り番地を LR に復帰させた後，割込みから復帰し

ます。記述例：状態 B-2

Intrpt_B-2；；開始 PUSH LR ；先頭で LR 退避： Sub_1；：：：： BL Sub_1 ；サブルーチン Sub_1 呼び出し：： RT ；PC を LR より復帰 POP LR ；スタックより LR の復帰；サブルーチン終了 RTI ；終了


FJUL620Q130 5－42

5.3.5 割込みレベル制御機能有効時のフローチャート割込みレベル制御機能有効時，マスカブル割込みのソフトウェア処理のフローチャートを示します。多重割込み許可の場合は，多重割込みによって ELR1 と EPSW1 が破壊されないよう ELR1 と EPSW1 をスタックに退

避します。また，EI 命令，DI 命令を使用し，“目的の処理を実行”中に高いレベルのマスカブル割込みによる多重割込

みを許可します。なお，マスカブル割込み処理中にノンマスカブル割込みが発生した場合は，多重割込みの許可・禁止，および EI 命令

の実行に関わらずノンマスカブル割込みに移行します。【注意】・ノンマスカブル割込み処理は，多重割込み許可の場合のフローチャートを使用してください。スタックに退避するレジ

スタは ELR2，EPSW2 となります。・C 言語で記述する場合，レジスタ類の退避・復帰処理は自動で挿入されます。EI 命令，DI 命令による割込みの許

可・禁止設定，および現割込み要求レベルレジスタ（CILL）の書き込み処理はプログラム記述が必要です。具体的な

記述方法については，「5.3.6 割込みレベル制御機能有効時の割込み処理の記述方法」を参照してください。

割込み終了

PCに戻りPC PSWに割込み前PSW をスタックから復帰

汎用レジスタをスタックから復帰

現割込み要求レベルレジスタ

（CILL）への書き込み

DI命令:割込み禁止

RTI命令

ELR1（戻りPC）， EPSW1（割込み前PSW）をスタックに退避

EI命令:割込み許可

マスカブル割込み要求

汎用レジスタをスタックに退避

多重割込み禁止の場合多重割込み許可の場合

マスカブル割込み要求

汎用レジスタをスタックに退避

目的の処理を実行

現割込み要求レベルレジスタ

（CILL）への書き込み

汎用レジスタをスタックから復帰

割込み終了

目的の処理を実行


FJUL620Q130 5－43

5.3.6 割込みレベル制御機能有効時の割込み処理の記述方法割込みレベル制御イネーブルレジスタ（ILENL）の ILE を割込みレベル制御機能有効に設定した場合の割込み関数の

記述は次のようになります。詳細な割込み処理の記述方法，注意事項については，『CCU8 プログラミングガイド』を参

照してください。

5.3.6.1 多重割込み禁止の割込み関数の記述多重割込み禁止の割込み関数を記述する場合，INTERRUPT プラグマおよび SWI プラグマの category フィールドで 1を指定します。多重割込みを禁止する割込み関数内で組み込み関数__EI を呼び出すと，CCU8 はエラーを表示しま

す。目的の割込み処理が完了後，CILLに書き込みを行い，最上位の現割込み要求レベル（CILNビット）を“0”にクリアする

必要があります。クリアしなかった場合は，その最上位レベル以下の割込みが受け付けられなくなります。

記述例 static void intr_fn_0A(void); #pragma interrupt intr_fn_0A 0x0A 1 volatile unsigned short TM1msec; static void intr_fn_0A(void) { TM1msec++; CILL = 0; /*最上位の現割込み要求レベルをクリア*/ }

例のように記述すると，intr_fn_0A は多重割込みを禁止する割込み処理関数として扱われます。 CCU8 は次のようなアセンブリコードを出力します。出力例 _intr_fn_0A : push er0 ;; TM1msec++; l er0, NEAR _TM1msec add er0, #1 st er0, NEAR _TM1msec ;;} ;; CILL = 0; mov r0, #00h st r0, 0f022h ;;} pop er0

rti

割込み関数では，割込み処理内で使用される可能性のあるレジスタ（ここでは ER0 のみ）をスタックに保存し

ます。多重割込み禁止の割込み関数から復帰する場合には“RTI”が使用されます。次に，割込み関数から他の関数を呼び出す場合の例を以下に示します。

記述例 static void intr_fn_10(void); #pragma interrupt intr_fn_10 0x10 1 void func(void); static void intr_fn_10(void) { func();

CILL = 0; /*最上位の現割込み要求レベルをクリア*/ }


FJUL620Q130 5－44

出力例 _intr_fn_10 : push lr, ea push xr0 l r0, DSR push r0 ;; func(); bl _func ;;} ;; CILL = 0; mov r0, #00h st r0, 0f022h ;;} pop r0 st r0 DSR pop xr0 pop ea lr rti 割込み関数から他の関数を呼び出す場合，割込み関数から他の関数を呼び出さない場合に比べて出力コ

ードは冗長になり，その結果割込みの処理時間も長くなります。これは，CCU8には関数 funcがどのようなレジ

スタを使用するかが分からないため，func を呼び出すことによって変更される可能性のあるレジスタをすべて

スタックに退避してしまうためです。【注意】

多重割込みを禁止にした関数から他の関数を呼び出し，呼び出した関数内で割込みを許可しないようにして

ください。許可した場合，多重割込みが発生した際に，プログラムが暴走する可能性があります。


FJUL620Q130 5－45

5.3.6.2 多重割込み許可の割込み関数の記述多重割込み許可の割込み関数を記述する場合，INTERRUPT プラグマおよび SWI プラグマの category フィ

ールドで 2 を指定します。category フィールドでの指定を省略しても多重割り込み許可となります。多重割込

みを許可する割込み関数内では，組み込み関数__EI を呼び出すことができます。記述例 static void intr_fn_20(void); volatile unsigned short TM2msec; #pragma interrupt intr_fn_20 0x20 2 static void intr_fn_20(void) { __EI(); /* 多重割込み許可 */ TM2msec++; __DI(); /* 多重割込み禁止 */

CILL = 0; /* 最上位の現割込み要求レベルをクリア */ } 例のように記述すると，intr_fn_20()は多重割込みを許可する割込み処理関数として扱われます。CCU8 は次

のようなアセンブリコードを出力します。出力例 _intr_fn_20 : push elr, epsw push er0 ;; __EI(); /* 多重割込み許可 */ ei ;; TM1msec++; l er0, NEAR _TM2msec add er0, #1 st er0, NEAR _TM2msec ;; __DI(); /* 多重割込み禁止 */ di ;;} ;; CILL = 0; mov r0, #00h st r0, 0f022h ;;} pop er0 pop psw, pc 多重割込み許可の割込み関数では，多重割込みによってELR と EPSW が破壊されないよう ELR と EPSW を

スタックに退避します。この部分が多重割込み禁止の割込み関数と異なります。また，割込み関数から復帰す

る場合には“RTI”ではなく“POP PSW，PC”が使用されます。


FJUL620Q130 5－46

5.3.7 割込み禁止状態割込み条件が成立していても割込みを受け付けない動作状態があります。これを割込み禁止状態と呼びます。割込み

禁止状態と，その状態における割込みの取り扱いは次のようになります。

割込み禁止状態 1．割込み移行サイクルと，割込みルーチンの先頭にある命令の間この区間に割込み条件が成立した場合，すでに許可されている割込みに対応している割込みルーチンの先頭に

ある命令実行直後に割込みが発生します。

割込み禁止状態 2．DSR プリフィックス命令と次の命令の間この区間に割込み条件が成立した場合，DSR プリフィックス命令の次の命令実行直後に割込みが発生します。

DSR プリフィックス命令については，『nX-U16/100 コアインストラクションマニュアル』を参照してください。

第 6 章クロック発生回路

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 6 章クロック発生回路

FJUL620Q130 6－1

6. クロック発生回路

6.1 概要

クロック発生回路は，低速クロック（LSCLK），高速クロック（HSCLK），システムクロック（SYSTEMCLK）および，高速出

力クロック（OUTCLK）を発生，供給します。LSCLK および HSCLK は，周辺回路のタイムベースクロックとなり，

SYSTEMCLK は CPU の基本動作クロックとなり，OUTCLK はポートから出力されるクロックとなります。また、高速水晶発振もしくは PLL 発振が停止した場合に自動的に低速 RC 発振に切り替える高速クロックバックアップ

機能を搭載しています。 OUTCLK の出力ポートについては，「第 15 章ポート A」，「第 16 章ポート B」を参照してください。また，本章で記載されている STOP モードについては，「第 4 章 MCU 制御機能」を参照してください。

6.1.1 特長低速クロック発生回路

－低速 RC 発振モード（約 32.768kHz）高速クロック発生回路

－PLL 発振＠高速 RC 発振モード（約 32MHz）－高速水晶発振モード（4MHz）－PLL 発振＠高速水晶発振モード（約 32MHz）

高速クロックバックアップ機能－高速クロックバックアップ機能は，高速クロックに高速水晶発振またはPLL発振＠高速水晶発振を選択した場

合に有効。バックアップクロックは低速 RC 発振（32.768kHz）


FJUL620Q130 6－2

6.1.2 構成図 6-1 にクロック発生回路の構成を示します。

FCON0 ：周波数コントロールレジスタ 0 FCON1 ：周波数コントロールレジスタ 1 FCON3 ：周波数コントロールレジスタ 3 FSTAT ：周波数ステータスレジスタ

図 6-1 クロック発生回路の構成【注意】電源投入後もしくはシステムリセット後のSYSTEMCLK は，低速 RC 発振クロック（32.768kHz）で動作を開始します。

ソフトウェアによる初期化の際に，FCON0 レジスタ，FCON1 レジスタを設定し，必要とするクロックに切り替えてくださ

い。システムクロックに高速クロック（HSCLK）を使用する場合は VDD=1.8V 以上としてください。

6.1.3 端子一覧

端子名入出力機能 PB2/OSC0 I 高速クロック用水晶振動子接続端子。 PB3/OSC1 O 高速クロック用水晶振動子接続端子。

PB2/OSC0

PB3/OSC1

低速クロック (LSCLK)

高速クロック（HSCLK)

システムクロック（SYSTEMCLK)

MP

X

分周選択 1/1,1/2,1/4,1/8,

1/16

高速出力クロック（OUTCLK)

低速 RC 発振回路

約 32.768kHz

MP

X

FCON0,FCON1,FCON3,FSTAT

データバス

PWM 用クロック（PWMCLK)

高速発振バックアップ

回路

HO

SCS

高速水晶発振回路

4MHz

分周 1/2

分周選択 1/1,1/2,1/4,1/8,

1/16

PLL 発振回路約 32MHz

高速 RC 発振回路約 4MHz

UART 用クロック（PLLCLK)

高速クロック（OSCLK)

8MHz

32MHz

分周 1/2


FJUL620Q130 6－3

6.1.4 クロック構成図図 6-2 にクロック構成図を示します。

図 6-2 クロック構成図

8bit Timer

低速クロック（LSCLK) 高速クロック（HSCLK)

システムクロック（SYSTEMCLK)

TBC

PWM

CPU nX-U16/100

LSCLK

LSCLK

LSCLK

レジスタアクセス




高速クロック（OSCLK）

PWMCLK



1/4 分周

LSCLK

Analog Comparator

SA-ADC

DME レジスタアクセス

OSCLK

LSCLK

OSCLK PWMCLK

PWMCLK

OSCLK

SSIO

UART

LSCLK HSCLK



WDT

I2C

T256HZ

レジスタアクセス LSCLK

PLLCLK

OSCLK PLLCLK

OSCLK（4MHz)

各クロックの周波数 LSCLK ：約 32.768kHz HSCLK ： FCON0 の SYSC2，1，0 と OSCM1，0 で選択された周波数（約 16MHz～1MHz） OSCLK ： FCON0 の OSCM1，0 で選択された周波数（約 16MHz／4MHz） PLLCLK ：約 8MHz PWMCLK ：約 32MHz OSCLK（4MHz）：約 4MHz

MP

X

高速クロック発振回路のモード選択ビット（OSCM1，OSCM0)

OSCLK（4MHz)


FJUL620Q130 6－4




0F002H 周波数コントロールレジスタ 0 FCON0 FCON

R/W 8/16 0C0H 0F003H 周波数コントロールレジスタ 1 FCON1 R/W 8 00H 0F005H 周波数コントロールレジスタ 3 FCON3 － R/W 8 00H 0F00AH 周波数ステータスレジスタ FSTAT － R 8 00H


FJUL620Q130 6－5

6.2.2 周波数コントロールレジスタ 0（FCON0）アドレス：0F002H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0C0H

7 6 5 4 3 2 1 0 FCON0 OUTC2 SYSC2 OUTC1 OUTC0 OSCM1 OSCM0 SYSC1 SYSC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 0 0 0 0 0 0 FCON0 は，高速クロック発生回路の制御を選択する特殊機能レジスタ（SFR）です。ビットの説明

• SYSC2，SYSC1，SYSC0（ビット 6，1，0） SYSC2，SYSC1，SYSC0は，CPUおよび周辺回路（高速側タイムベースカウンタを含む）に使用する高速クロッ

ク（HSCLK）の周波数を選択するビットです。OSCLK，1/2OSCLK，1/4OSCLK，1/8OSCLK，1/16OSCLK が選

択できます。システムリセット時は，1/16OSCLK が選択されています。

SYSC2 SYSC1 SYSC0 説明

0 0 0 OSCLK 0 0 1 1/2OSCLK 0 1 0 1/4OSCLK 0 1 1 1/8OSCLK 1 0 0 1/16OSCLK（初期値） 1 0 1 1/16OSCLK 1 1 0 1/16OSCLK 1 1 1 1/16OSCLK

• OSCM1，OSCM0（ビット 3，2）

OSCM1，OSCM0 は，高速クロック発生回路のモードを選択するビットです。PLL 発振＠高速 RC 発振モード，

高速水晶発振モード，PLL 発振＠高速水晶発振モードが選択できます。 OSCM1，OSCM0 は，高速発振停止中（FCON1 の ENOSC ビットが“0”の場合）のみ書き換え可能です。

システムリセット時は，PLL 発振＠高速 RC 発振モードが選択されています。

OSCM1 OSCM0 説明 0 0 PLL 発振＠高速 RC 発振モード（初期値） 0 1 高速水晶発振モード 1 0 PLL 発振＠高速水晶発振モード 1 1 使用禁止


FJUL620Q130 6－6

• OUTC2，OUTC1，OUTC 0（ビット 7，5，4） OUTC2，OUTC1，OUTC0は，ポートの2次機能で出力される高速出力クロック（OUTCLK）の周波数を選択す

るビットです。OSCLK，1/2OSCLK，1/4OSCLK，1/8OSCLK，1/16OSCLK が選択できます。システムリセット時は，1/16OSCLK が選択されています。

OUTC2 OUTC1 OUTC0 説明

0 0 0 OSCLK 0 0 1 1/2OSCLK 0 1 0 1/4OSCLK 0 1 1 1/8OSCLK 1 0 0 1/16OSCLK（初期値） 1 0 1 1/16OSCLK 1 1 0 1/16OSCLK 1 1 1 1/16OSCLK

【注意】・OSCM1，OSCM0 にて高速クロック発生回路のモードを切り替える場合は，必ずシステムクロックを低速ク

ロックに（FCON1レジスタのSYSCLKビットを”0”）に変更し，高速発振を停止（FCON1レジスタのENOSCビットを“0”）してから，OSCM1，OSCM0 を書き換えてください。・ポートに 8MHz 以上のクロックを出力する場合は，VDDを 2.2V 以上にしてください。


FJUL620Q130 6－7

6.2.3 周波数コントロールレジスタ 1（FCON1）アドレス：0F003H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FCON1 －－－－－－ ENOSC SYSCLK R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 FCON1 は，高速クロック発生回路の制御とシステムクロックを選択する特殊機能レジスタ（SFR）です。ビットの説明

• SYSCLK（ビット 0） SYSCLK は，システムクロックを選択するビットです。低速クロック（LSCLK）もしくは FCON0 の高速クロック周波

数選択ビット（SYSC2，1，0）で選択した HSCLK（1/nOSCLK：n=1，2，4，8，16）が選択できます。高速クロックの発振を停止させる場合（ENOSC ビット=“0”），SYSCLK ビットは“0”固定となり，システムクロック

には低速クロック（LSCLK）が選択されます。システムクロックに高速クロック（HSCLK）を使用する場合は

VDD=1.8V 以上としてください。

SYSCLK 説明 0 LSCLK（初期値） 1 HSCLK

• ENOSC（ビット 1）

ENOSC は，高速クロック発振回路の発振許可／停止を選択するビットです。

ENOSC 説明 0 高速発振停止（初期値） 1 高速発振許可


FJUL620Q130 6－8

6.2.4 周波数コントロールレジスタ 3（FCON3）アドレス：0F005H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FCON3 －－－－－－ HOSCB － R/W －－－－－－ R/W －

初期値 0 0 0 0 0 0 0 0 FCON3 は，高速クロック発生回路の制御とシステムクロックを選択する特殊機能レジスタ（SFR）です。 FCON3 は，高速クロックに高速水晶発振モードまたは PLL 発振＠高速水晶発振モードを選択した場合にのみ使用し

ます。高速クロックに PLL 発振＠高速 RC 発振モードを選択した場合は使用しません。ビットの説明

• HOSCB（ビット 1） HOSCB は，高速クロックバックアップ機能を制御するビットです。 HOSCBは，周波数コントロールレジスタ 0（FCON0）のOSCM1，OSCM0で高速クロックに高速水晶発振モード

もしくは PLL 発振＠高速水晶発振モードを選択した場合にのみ有効です。高速水晶発振または PLL 発振が何らかの理由で停止すると周波数ステータスレジスタ（FSTAT）の HOSCS ビ

ットおよび HOSCB ビットが共に“1”になり，ノンマスカブルのクロックバックアップ割込み要求（CKCINT）が発生

し，高速クロックバックアップモードに移行します。高速クロックバックアップモードに移行すると高速クロック

（HSCLK）にはバックアップクロックの低速 RC 発振クロック（約 32.768kHz）が供給されます。また STOP モードに移行した際も高速水晶発振または PLL 発振が停止するため同様に高速クロックバックアッ

プモードに移行します。ただし，クロックバックアップ割込み要求（CKCINT）は発生しません。 HOSCB に“1”を書き込むことで高速クロックバックアップモードを解除することができます。周波数ステータスレ

ジスタ（FSTAT）の HOSCS で高速水晶発振クロックもしくは PLL 発振クロックが正常に発振していることを確認

してから高速クロックバックアップモードを解除してください。HOSCB への“0”書き込みは無効です。

HOSCB 説明

0 高速クロック（HSCLK）に高速水晶発振クロックまたは PLL 発振クロックが供給されていま

す。（初期値）

1 高速クロックバックアップモード：高速クロック（HSCLK）に低速 RC 発振クロック（約

32.768kHz）が供給されています。


FJUL620Q130 6－9

6.2.5 周波数ステータスレジスタ（FSTAT）アドレス：0F00AH アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FSTAT －－－－－－ HOSCS － R/W －－－－－－ R －

初期値 0 0 0 0 0 0 0 0 FSTAT は，クロック発生回路の状態を表す特殊機能レジスタ（SFR）です。

ビットの説明

• HOSCS（ビット 1） HOSCS は，高速水晶発振または PLL 発振の発振状態を示すビットです。 HOSCS は，高速クロックに高速水晶発振モードまたは PLL 発振＠高速水晶発振モードを選択した場合にの

み使用します。

HOSCS 説明

0 高速水晶発振もしくは PLL 発振が正常に発振し使用可能な状態，または高速クロックが発振停止（ENOSC=“0”）状態（初期値）

1 高速発振許可状態（ENOSC=“1”）で高速水晶発振もしくは PLL 発振が停止状態


FJUL620Q130 6－10

6.3 動作説明

6.3.1 低速クロック

6.3.1.1 低速 RC 発振回路図 6-3 に，低速 RC 発振回路の回路構成を示します。電源投入時などのリセットモード解除時は，低速RC発振クロックを512カウントすると低速クロック（LSCLK）が供給開始

されます。STOPモード解除時は，低速RC発振クロックを16カウントすると低速クロック（LSCLK）が供給開始されます。

図 6-3 低速 RC 発振回路構成

6.3.1.2 低速クロックの動作

低速 RC 発振回路は，電源投入時のリセット発生により起動します。電源投入後，低速クロック（LSCLK）の発振安定時間（512 カウント）待った後に低速クロック（LSCLK）が周辺回路に供

給されます。低速クロック発生回路は，ソフトウェアによりSTOPモードに移行すると発振を停止します。外部割込みによるSTOPモー

ドの解除により発振を再開し，低速発振開始時間（TRCL）と低速クロック（LSCLK）の発振安定時間（16 カウント）待った

後に LSCLK が周辺回路に供給されます。STOP モードについては，「第 4 章 MCU 制御機能」を参照してください。図 6-4 に低速 RC 発振回路の動作波形を示します。低速発振開始時間（TRCL）については，「付録 C 電気的特性」を

参照してください。

図 6-4 低速 RC 発振回路の動作

低速クロック発振波形

LSCLK 波形

STOP モード

LSCLK 供給開始

TRCL：発振開始時間 TRCL：発振開始時間

電源 VDD

RESET

LSCLK 供給開始

外部割込み発生

低速発振 512 カウント（約 16ms）低速クロック

LSCLK

低速発振 16 カウント（約 500us） LSCLK 波形

低速クロック発振

低速クロック発振

STOP モード

低速クロック（LSCLK）

VDDL


16 カウント（STOP モード解除時）

512 カウント（起動時）


FJUL620Q130 6－11

6.3.2 高速クロック高速クロック発生回路は，周波数コントロールレジスタ0（FCON0）のOSCM1，OSCM0ビットにより，PLL発振＠高速RC発振モード，高速水晶発振モード，PLL 発振＠高速水晶発振モードが選択できます。

6.3.2.1 PLL 発振@高速 RC 発振モード PLL発振@高速RC発振モードでは，高速RCの発振クロック 4MHz をベースに PLL発振＠32MHｚのクロックを生成し

ます。発振許可（ENOSC を“1”にセット）後に高速 RC 発振クロックを 16 カウントすると PLL 発振回路に 4MHz のクロックが供

給され，さらに PLL 発振クロックを 32768 カウントすると OSCLK（高速発振クロック）が供給開始されます。図 6-5 に PLL 発振＠高速 RC 発振モード時の回路構成を示します。

図 6-5 PLL 発振＠高速 RC 発振モード回路構成

6.3.2.2 高速水晶発振モード高速水晶発振モードでは，PB2/OSC0 端子，PB3/OSC1 端子は，共に高速水晶発振用の端子となります。高速水晶発振モードでは，PB2/OSC0，PB3/OSC1 端子に水晶振動子とコンデンサ（CGH，CDH）を外付けします。発振

許可後，高速発振を 4096 カウントすると高速発振クロック（OSCLK）にクロックが出力されます。図 6-6 に高速水晶発振モード時の回路構成を示します。

図 6-6 高速水晶発振モードの回路構成【注意】・PB2/OSC0 端子には，VDD間，VSS間にダイオードが内蔵されていますので，VDDより高い電圧，および VSSより低い

電圧の印加は避けてください。

PB2/OSC0

4MHz 水晶発振子

PB3/OSC1

VDD

STOP モード

OSCLK （高速発振クロック） RFH

ENOSC（発振許可）

VSS CDH

CGH 4096 カウント

4 MHz

STOP モード発振許可

高速 RC 発振回路

16 カウント

VDDL

4MHz OSCLK （高速発振クロック）

PLL 発振回路

32768 カウント

VDDL

32MHz

ENOSC（発振許可） STOP モード


FJUL620Q130 6－12

6.3.2.3 PLL 発振@高速水晶発振モード PLL 発振@高速水晶発振モードでは，高速水晶発振クロック 4MHz をベースに PLL 発振＠32MHｚのクロックを生成し

ます。発振許可（ENOSC を“1”にセット）後に高速水晶発振クロックを 4096 カウントすると PLL発振回路に 4MHz のクロックが

供給され，さらに PLL 発振クロックを 32768 カウントすると OSCLK（高速発振クロック）が供給開始されます。図 6-7 に PLL 発振＠高速水晶発振モード時の回路構成を示します。

図 6-7 PLL 発振＠高速水晶発振モード回路構成の回路構成

STOP モード発振許可

高速水晶発振回路

4096 カウント

VDD

4MHz OSCLK （高速発振クロック）

PLL 発振回路

32768 カウント

VDDL

32MHz

ENOSC（発振許可） STOP モード


FJUL620Q130 6－13

6.3.2.4 高速クロックの動作高速クロックは，周波数コントロールレジスタ 1（FCON1）により，発振の開始／停止が制御できます。 FCON1 の ENOSC ビットを“1”にすると発振を開始します。発振開始後，高速発振開始時間（TOSC）と高速発振クロック

の発振安定時間待った後に高速クロック源（OSCLK）が分周され周辺回路に供給開始されます。高速クロック発生回路は，ソフトウェアによりSTOPモードに移行すると発振を停止します。外部割込みによるSTOPモー

ドの解除により発振が再開され，各モードでの高速発振開始時間（TOSC）と高速クロックの発振安定時間待った後に

HSCLK が周辺回路に供給開始されます。図 6-8 に PLL 発振@高速 RC 発振モードの動作波形を示します。高速 RC 発振開始時間（TRCH），PLL 発振開始時間（TPLL）については，「付録 C 電気的特性」を参照してください。

図 6-8 PLL 発振@高速 RC 発振モードの動作図 6-9 に高速水晶発振モードの動作波形を示します。高速水晶発振開始時間（TXTH）については，「付録 C 電気的特性」を参照してください。

図 6-9 高速水晶発振モードの動作

TXTH：高速水晶発振開始時間

高速発振波形

高速クロック HSCLK

高速クロック発振許可 ENOSC

高速発振 4096 カウント

高速発振開始

STOP モード


高速水晶発振回路波形

プログラム再スタート

HSCLK 波形 HSCLK 波形

TXTH：高速水晶発振開始時間

高速発振停止

高速発振 4096カウント


TRCH：高速 RC 発振開始時間 + TPLL：PLL 発振開始時間

高速発振波形


高速発振許可 ENOSC

RC 発振 16 カウント + PLL 発振 32768 カウント

高速発振開始


PLL 発振@高速 RC 発振波形


高速発振停止

STOPモード

PLL 発振@高速 RC 発振波形 RC 発振 16 カウント +

PLL 発振 32768 カウント

TRCH：高速 RC 発振開始時間 + TPLL：PLL 発振開始時間


FJUL620Q130 6－14

図 6-10 に PLL 発振@高速水晶発振モードの動作波形を示します。高速水晶発振開始時間（TXTH），PLL 発振開始時間（TPLL）については，「付録 C 電気的特性」を参照してください。

図 6-10 PLL 発振＠高速水晶発振モードの動作

6.3.2.5 高速クロックバックアップの動作

高速クロック（HSCLK）に高速水晶発振モードまたは PLL 発振＠高速水晶発振モードを選択した場合，高速クロックバ

ックアップ機能が有効になります。高速水晶発振または PLL 発振が何らかの理由で停止すると周波数ステータスレジスタ（FSTAT）の HOSCS ビットおよ

び周波数コントロールレジスタ 3（FCON3）の HOSCB ビットが共に“1”になり，ノンマスカブルのクロックバックアップ割込

み要求（CKCINT）が発生し，高速クロックバックアップモードに移行します。高速クロックバックアップモードに移行する

と高速クロック（HSCLK）にはバックアップクロックの低速 RC 発振クロック（約 32.768kHz）が供給されます。高速水晶発振または PLL 発振が発振を再開すると FSTAT の HOSCS ビットが“0”となり，ノンマスカブルのクロックバッ

クアップ割込み（CKCINT）が発生します。高速クロック（HSCLK）をバックアップクロックの低速 RC 発振（約 32.768kHz）から高速水晶発振または PLL 発振に切り

替える場合は，周波数ステータスレジスタ（FSTAT）の HOSCS ビットが“0”であることを確認し，周波数コントロールレジ

スタ 3（FCON3）の HOSCB ビットに“1”を書き込んでください。“1”を書き込むと HOSCB ビットは“0”になります。図 6-11 に高速水晶発振モード選択時の高速クロックバックアップの動作波形を示します。

図 6-11 高速水晶発振モード選択時の高速クロックバックアップの動作


高速水晶発振波形

高速水晶発振停止

CKCINT 発生



高速水晶発振波形

HSCLK を高速水晶発振から低速 RC 発振に切り替え（ハードウェア）

高速水晶発振再開

HSCLK を低速 RC 発振から高速水晶発振に切り替え（ソフトウェア）


CKCINT 割込み信号

HOSCS ビット

高速発振波形


HOSCB ビット

CKCINT 発生

高速発振波形


高速発振許可 ENOSC

高速発振開始


PLL 発振@高速水晶発振波形


高速発振停止

STOPモード


高速水晶発振 4096 カウント + PLL 発振 32768 カウント

高速水晶発振 4096 カウント + PLL 発振 32768 カウント

TXTH：高速水晶発振開始時間 + TPLL：PLL 発振開始時間

TXTH：高速水晶発振開始時間 + TPLL：PLL 発振開始時間


FJUL620Q130 6－15

図 6-12 に PLL 発振@高速水晶発振モード選択時の高速クロックバックアップの動作波形を示します。

図 6-12 PLL 発振＠高速水晶発振モード選択時の高速クロックバックアップ動作



高速発振停止

CKCINT 発生




HSCLK を PLL 発振@高速水晶発振から低速 RC 発振に切り替え（ハードウェア）

高速発振再開

HSCLK を低速 RC 発振から PLL 発振@高速水晶発振に切り替え（ソフトウェア）


CKCINT 割込み信号

HOSCS ビット

高速発振波形


HOSCB ビット

CKCINT 発生


FJUL620Q130 6－16

6.3.3 システムクロック切り替えシステムクロックは，周波数コントロールレジスタ 1（FCON1）により，高速クロック（HSCLK），低速クロック（LSCLK）に切

り替えることができます。図 6-13 にシステムクロック切り替え処理のフローチャート（LSCLK→HSCLK）を，図 6-14 にシステムクロック切り替え処

理のフローチャート（HSCLK→LSCLK）を示します。

図 6-13 システムクロック切り替え処理のフローチャート（LSCLK→HSCLK）

図 6-14 システムクロック切り替え処理のフローチャート（HSCLK→LSCLK）

システムクロック切り替え

SYSCLK←”0”

ENOSC←”0”

低速動作モード

高速発振停止（※CPU 以外で高速クロックを使用している場合は停止する必要はありません）

システムクロックの切り替え（高速クロック→低速クロック）

システムクロック切り替え

ENOSC←”1”

発振安定時間の

ウェイト（TWAIT)

SYSCLK←”1”

高速動作モード

＠PLL 発振@高速 RC 発振モードの場合：2ms ＠高速水晶発振の場合：20ms ＠PLL 発振@高速水晶発振モードの場合：22ms

システムクロック切り替えの前に，高速発振モードを設定してください。

システムクロックの切り替え（低速クロック→高速クロック）

VLS による

電源検出高速クロックモードを使用する場合は，VLS によって VDDが 1.8V 以上であることを確認し

てください。

高速発振開始


FJUL620Q130 6－17

6.4 ポートのレジスタ設定について

クロック出力機能を有効にするには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳

細については，第 15 章「ポート A」，第 16 章「ポート B」を参照してください。

6.4.1 PA1 端子に低速クロック（LSCLK）を出力する場合 PA1MD1 ビット（PAMOD1 レジスタのビット 1）を“1”にし，PA1 の 2 次機能（低速クロック出力）を選択します。

レジスタ名 PAMOD1 レジスタ（アドレス：0F255H）

ビット 7 6 5 4 3 2 1 0

ビット名 - PA6MD1 PA5MD1 PA4MD1 PA3MD1 PA2MD1 PA1MD1 PA0MD1

設定値 - * * * * * 1 *


ビット 7 6 5 4 3 2 1 0

ビット名 - PA6MD0 PA5MD0 PA4MD0 PA3MD0 PA2MD0 PA1MD0 PA0MD0

設定値 - * * * * * 0 * PA1C1 ビット（PACON1 レジスタのビット 1）を“1”に，PA1C0 ビット（PACON0 レジスタのビット 1）を“1”に，PA1DIR ビッ

ト（PADIR レジスタのビット 1）を“0”に PA1 端子を CMOS 出力に設定します。

レジスタ名 PACON1 レジスタ（アドレス：0F253H）

ビット 7 6 5 4 3 2 1 0

ビット名 - PA6C1 PA5C1 PA4C1 PA3C1 PA2C1 PA1C1 PA0C1

設定値 - * * * * * 1 *


ビット 7 6 5 4 3 2 1 0

ビット名 - PA6C0 PA5C0 PA4C0 PA3C0 PA2C0 PA1C0 PA0C0

設定値 - * * * * * 1 *

レジスタ名 PADIR レジスタ（アドレス：0F251H）

ビット 7 6 5 4 3 2 1 0

ビット名 - PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR

設定値 - * * * * * 0 * PA1D ビット（PAD レジスタのビット 1）のデータは“0”でも“1”でも構いません。

レジスタ名 PAD レジスタ（アドレス：0F250H）

ビット 7 6 5 4 3 2 1 0

ビット名 - PA6D PA5D PA4D PA3D PA2D PA1D PAD

設定値 - * * * * * * * - : 存在しないビット * : 低速クロック出力機能に関連のないビット ** : Don’t care


FJUL620Q130 6－18

6.4.2 PA0 端子に高速クロック（OUTCLK）を出力する場合 PA0MD1 ビット（PAMOD1 レジスタのビット 0）を“1”にし，PA0 の 2 次機能（高速クロック出力）を選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 - PA6MD1 PA5MD1 PA4MD1 PA3MD1 PA2MD1 PA1MD1 PA0MD1

設定値 - * * * * * * 1


ビット 7 6 5 4 3 2 1 0 ビット名 - PA6MD0 PA5MD0 PA4MD0 PA3MD0 PA2MD0 PA1MD0 PA0MD0

設定値 - * * * * * * 0 PA0C1 ビット（PACON1 レジスタのビット 0）を“1”に，PA0C0 ビット（PACON0 レジスタのビット 0）を“1”に，PA0DIR ビッ

ト（PADIR レジスタのビット 0）を“0”に PA0 端子を CMOS 出力に設定します。


ビット 7 6 5 4 3 2 1 0 ビット名 - PA6C1 PA5C1 PA4C1 PA3C1 PA2C1 PA1C1 PA0C1

設定値 - * * * * * * 1


ビット 7 6 5 4 3 2 1 0 ビット名 - PA6C0 PA5C0 PA4C0 PA3C0 PA2C0 PA1C0 PA0C0

設定値 - * * * * * * 1


ビット 7 6 5 4 3 2 1 0 ビット名 - PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR

設定値 - * * * * * 0 * PA1D ビット（PAD レジスタのビット 1）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名 - PA6D PA5D PA4D PA3D PA2D PA1D PAD

設定値 - * * * * * * * - : 存在しないビット * : 低速クロック出力機能に関連のないビット ** : Don’t care

第 7 章タイムベースカウンタ

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 7 章タイムベースカウンタ

FJUL620Q130 7－1

7. タイムベースカウンタ

7.1 概要

本 LSI は，周辺回路のベースクロックを生成する低速側タイムベースカウンタ（LTBC）を内蔵しています。タイムベース

カウンタを使用することにより，定期的なイベントの発生が可能です。入力クロックに関しては「第 6 章クロック発生回路」を参照してください。また，本章に記載されている割込みの許可・要

求フラグ等については「第 5 章割込み」を参照してください。

7.1.1 特長 LTBC は，低速クロック（LSCLK）を分周し，T32KHZ～T1HZ 信号を生成。 LTBC は，低速側タイムベースカウンタ周波数補正レジスタ（LTBADJH, LTBADJL）による周波数の補正

（補正範囲：約-488ppm～+488ppm，補正精度：約 0.48ppm）が可能。 128Hz～1Hz のうち 3 つのクロックを割込み信号として利用可能。

7.1.2 構成図 7-1 に低速側タイムベースカウンタの構成を示します。

LTBR ：低速側タイムベースカウンタレジスタ LTBADJ ：低速側タイムベースカウンタ周波数補正レジスタ LTBINT ：低速側タイムベースカウンタ割込み選択レジスタ

図 7-1 低速側タイムベースカウンタ（LTBC）の構成

LSCLK （32.768kHz）

7bits-Counter

R

LTBR 8bits-Counter

R

RESET （内部信号）

LTBR Write

LTBADJ

8

データバス

T2HZ T4HZ T8HZ T16HZ T32HZ T64HZ T128HZ T256HZ T512HZ T1KHZ T2KHZ T4KHZ T8KHZ T16KHZ

T1HZ

8/16

T32KHZ

8/16

LTBC0INT LTBC1INT LTBC2INT

LTBINT


FJUL620Q130 7－2



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F060H 低速側タイムベースカウンタレジスタ LTBR － R/W 8 00H

0F062H 低速側タイムベースカウンタ周波数補正

レジスタ L LTBADJL

LTBADJ R/W 8/16 00H

0F063H 低速側タイムベースカウンタ周波数補正

レジスタ H LTBADJH R/W 8 00H

0F064H 低速側タイムベースカウンタ割込み選択

レジスタ L LTBINTL

LTBINT R/W 8/16 30H

0F065H 低速側タイムベースカウンタ割込み選択

レジスタ H LTBINTH R/W 8 06H


FJUL620Q130 7－3

7.2.2 低速側タイムベースカウンタレジスタ（LTBR）アドレス：0F060H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 LTBR T1HZ T2HZ T4HZ T8HZ T16HZ T32HZ T64HZ T128HZ R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 LTBR は，低速側タイムベースカウンタの T128HZ～T1HZ 信号を読み出す特殊機能レジスタ（SFR）です。 T128HZ～T1HZ 信号は，LTBR に書き込み動作を行うと“0”になります。書き込みデータは無効です。【注意】 LTBRの書き込みタイミングによってはTBC割込みが発生する可能性があります。「7.3.1 低速側タイムベースカウン

タ」のソフトウェアプログラミングにおける注意点を参照してください。


FJUL620Q130 7－4

7.2.3 低速側タイムベースカウンタ周波数補正レジスタ（LTBADJL, LTBADJH）アドレス：0F062H（LTBADJL）, 0F063H（LTBADJH）アクセス：R/W アクセスサイズ：8/16 ビット初期値：0000H

7 6 5 4 3 2 1 0 LTBADJL LADJ7 LADJ6 LADJ5 LADJ4 LADJ3 LADJ2 LADJ1 LADJ0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

15 14 13 12 11 10 9 8 LTBADJH －－－－－ LADJ10 LADJ9 LADJ8 R/W －－－－－ R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 LTBADJL, LTBADJH は，低速タイムベースクロックの周波数補正値を設定する特殊機能レジスタ（SFR）です。ビットの説明

• LADJ10～LADJ0（ビット 10～0） LADJ10～LADJ0 は，周波数の補正ビットです。補正範囲：約-488ppm～+488ppm，補正精度：約 0.48ppm が可能です。周波数補正値（LTBADJH, LTBADJL）と補正値率の対応は以下の通りです。

表 7-1 周波数補正値（LTBADJH, LTBADJL）と補正値率の対応

LADJ10～0 16 進数周波数補正率（ppm） 0 1 1 1 1 1 1 1 1 1 1 3FFH +487.80 0 1 1 1 1 1 1 1 1 1 0 3FEH +487.33 ：：：：：：：：：：：：： 0 0 0 0 0 0 0 0 0 1 1 003H +1.43 0 0 0 0 0 0 0 0 0 1 0 002H +0.95 0 0 0 0 0 0 0 0 0 0 1 001H +0.48 0 0 0 0 0 0 0 0 0 0 0 000H 0 1 1 1 1 1 1 1 1 1 1 1 7FFH -0.48 1 1 1 1 1 1 1 1 1 1 0 7FEH -0.95 ：：：：：：：：：：：：： 1 0 0 0 0 0 0 0 0 0 1 401H -487.80 1 0 0 0 0 0 0 0 0 0 0 400H -488.28


FJUL620Q130 7－5

LTBADJH, LTBADJL に設定する補正値（LADJ10～LADJ0）は，以下の式で求められます。補正値＝周波数補正率×2097152（10 進数）

＝周波数補正率×200000h（16 進数）例１： +15.0ppm 補正する場合（時計が遅れる場合）補正値＝ +15.0ppm×2097152（10 進数）＝ +15.0×10-6×2097152 ＝ +31.45728（10 進数） ≒ 01Fh（16 進数）例２： -25.5ppm 補正する場合（時計が早まる場合）補正値＝－25.5ppm×2097152（10 進数）＝－25.5×10-6×2097152 ＝－53.477376（10 進数） ≒ 7CCh（16 進数）

【注意】・低速クロック（LSCLK），および LTBC の T32KHZ，T16KHZ 信号は，周波数補正機能では補正されません。・周波数補正の精度は，温度変動による水晶発振（32.768kHz）の周波数変動を含めた精度を保証するものではあり

ません。


FJUL620Q130 7－6

7.2.4 低速側タイムベースカウンタ割込み選択レジスタ（LTBINTL, LTBINTH）アドレス：0F064H（LTBINTL）, 0F065H（LTBINTH）アクセス：R/W アクセスサイズ：8/16 ビット初期値：0630H

7 6 5 4 3 2 1 0 LTBINTL － LTI1S2 LTI1S1 LTI1S0 － LTI0S2 LTI0S1 LTI0S0 R/W － R/W R/W R/W － R/W R/W R/W

初期値 0 0 1 1 0 0 0 0

15 14 13 12 11 10 9 8 LTBINTH －－－－－ LTI2S2 LTI2S1 LTI2S0 R/W －－－－－ R/W R/W R/W

初期値 0 0 0 0 0 1 1 0 LTBINTL, LTBINTH は，割込み信号として利用する低速タイムベースクロックを指定する特殊機能レジスタ（SFR）です。ビットの説明

• LTI0S2～LTI0S0（ビット 2～0） LTBINT0 に割り当てる信号を選択するビットです。初期値は T128HZ です。

• LTI1S2～LTI1S0（ビット 6～4）

LTBINT1 に割り当てる信号を選択するビットです。初期値は T16HZ です。

• LTI2S2～LTI2S0（ビット 10～8） LTBINT2 に割り当てる信号を選択するビットです。初期値は T2HZ です。

LTInS2 LTInS1 LTInS0 割り当てられる信号

0 0 0 T128HZ 0 0 1 T64HZ 0 1 0 T32HZ 0 1 1 T16HZ 1 0 0 T8HZ 1 0 1 T4HZ 1 1 0 T2HZ 1 1 1 T1HZ

* 設定時に割込み要因が発生する場合があります。


FJUL620Q130 7－7

7.3 動作説明

7.3.1 低速側タイムベースカウンタ低速側タイムベースカウンタ（LTBC）は，システムリセット後，LSCLK の立ち下がりエッジで 0000H からカウントアップを

開始します。 LTBC の 3 要因の割込みは，低速側タイムベースカウンタ割込み選択レジスタ（LTBINTL, LTBINTH）で割り当てた信

号（初期値は T128HZ，T16HZ，T2HZ）の立ち下がりエッジで割込み要求を発生します。 LTBC の T128HZ～T1HZ 信号は，低速側タイムベースカウンタレジスタ（LTBR）から読み出すことができます。読み出

す場合はカウントアップ中の不確定データの読み出しを防止するため，LTBR を二度読み出し，値が同一であることを

確認してください。図 7-2 に，LTBR を読み出す場合のプログラム例を示します。 volatile unsigned char tmp_LTBR_val = 0;

do { tmp_LTBR_val = LTBR; // 一度目の LTBR 読み出し

} while ( tmp_LTBR_val != LTBR ); // 一度目に読み出した LBTR と二度目に読み出した LTBR を比較し， // 一致しなかった場合は再度繰り返す。

図 7-2 LTBR を読み出す場合のプログラム例

LTBR に任意のデータを書き込むと LTBR の T128HZ～T1HZ 信号は全て“0”に初期化されます。この時，T32KHZ～T256HZ 信号は初期化されません。また，LTBR に書き込んだタイミングによっては低速側タイムベースカウンタ割込み

選択レジスタ（LTBINTL, LTBINTH）で割り当てた信号が“1”から“0”に変化し，タイムベースカウンタ n 割込み要求

（LTBCnINT，n=0～2）が発生する場合があります。このため，LTBR を初期化する際は，割込みを禁止した状態で

LTBR に書き込み，発生してしまったタイムベースカウンタ n 割込み要求フラグ（QLTBCn，n=0～2）を“0”にクリアしてく

ださい。図 7-3 に LTBR を初期化する場合のプログラム例を示します。 __DI(); // 割込み禁止（MIE=0） LTBR = 0x00; // LTBR をリセット __NOP(); // 待ち時間 QLTBC0 = 0; // QLTBC0 をクリア QLTBC1 = 0; // QLTBC1 をクリア QLTBC2 = 0; // QLTBC2 をクリア __EI(); // 割込み許可（MIE=1）

図 7-3 LTBR を初期化する場合のプログラム例 LTBRに書き込んでからタイムベースカウンタ n割込み要求フラグ（QLTBCn，n=0～2）が“1”になるまでシステムクロック

1 クロック分の時間を要します。このため，LTBR に書き込んだ後に NOP 命令を 1 つ配置し，タイムﾍﾞースカウンタ n 割

込み要求フラグをクリアしてください。


FJUL620Q130 7－8

図 7-4 に，タイムベースカウンタ割込みタイミング（低速側タイムベースカウンタ割込み選択レジスタ（LTBINTL, LTBINTH）で T128HZ，T16HZ，T2HZ に割り当てた場合）と LTBR の書き込みによるリセットタイミングを示します。

図 7-4 タイムベースカウンタ割込みタイミングと LTBR の書き込みによるリセットタイミング

LTBR Write

T1HZ

T2HZ

T4HZ

T8HZ

T16HZ

T32HZ

T64HZ

T128HZ

T256HZ

T16HZ

割込みタイミングを示す。

第 8 章タイマ

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 8 章タイマ

FJUL620Q130 8－1

8. タイマ

8.1 概要

本 LSI は，8 ビットタイマを 10 チャネル内蔵しています。

8.1.1 特長タイマカウンタレジスタ（TMnC，n=0，1，E，F，G，H，I，J，K，L）とタイマデータレジスタ（TMnD）の値が一致すると

タイマ割込み（TMnINT）を発生。タイマ 0 とタイマ 1，タイマ E とタイマ F，タイマ G とタイマ H，タイマ I とタイマ J もしくはタイマ K とタイマ L を組み合

わせて 16 ビットタイマとして使用可能。タイマのクロックは，低速クロック（LSCLK），高速クロック（OSCLK）とその分周クロックが選択可能。タイマ F およびタイマ J のタイマアウト（TMFOUT，TMJOUT）を出力可能。 TMFOUT，TMJOUT 信号の出力論理を正論理，負論理に切り替えることが可能。連続モードおよびワンショットモードを選択可能。タイマ 0 とタイマ 1，タイマ E とタイマ F，タイマ G とタイマ H，タイマ I とタイマ J およびタイマ K とタイマ L は外部入

力によるタイマスタート／ストップ制御が可能。外部入力を利用して，パルス幅などの計測が可能。（測定可能最小パルス幅はタイマクロック 3φ）表 8-1 に 8 ビットタイマの機能一覧を示します。

表 8-1 8 ビットタイマの機能一覧

機能

タイマ

0

タイマ

1

タイマ

E

タイマ

F

タイマ

G

タイマ

H

タイマ

I

タイマ

J

タイマ

K

タイマ

L

8 ビットタイマモード ● ● ● ● ● ● ● ● ● ●

割込み機能（8 ビットタイマモード） ● ● ● ● ● ● ● ● ● ●

16 ビットタイマモード ● ● ● ● ●

割込み機能（16 ビットタイマモード）－ ● － ● － ● － ● － ●

連続モード ● ● ● ● ● ● ● ● ● ●

ワンショットモード ● ● ● ● ● ● ● ● ● ●

外部入力によるスタート／ストップ制御

● ● ● ● ● ● ● ● ● ●

タイマアウト機能－－－ ● －－－ ● －－


FJUL620Q130 8－2

8.1.2 構成図 8-1 にタイマ 0，1，E，F，G，H，I，J，K，L の構成を示します。

（a） 8 ビットタイマモード時（タイマ 0，1，E，F，G，H，I，J，K，L）

（b） 16 ビットタイマモード時（タイマ 0，1，E，F，G，H，I，J，K，L）

図 8-1 タイマ 0，1，E，F，G，H，I，J，K，L の構成 TMnCON0 ：タイマコントロールレジスタ 0 TMnCON1 ：タイマコントロールレジスタ 1 TMnCON2 ：タイマコントロールレジスタ 2 TMnCON3 ：タイマコントロールレジスタ 3 TMmD，TMnD ：タイマデータレジスタ TMmC，TMnC ：タイマカウンタレジスタ CMP0/1 ：コンパレータ出力（*1）TMISTAT ：タイマ I ステータス信号（タイマ K/L のみ）（*2）TMFOUT，TMJOUT ：タイマアウト信号（タイマ F，タイマ J）

TMnC

データバス

TMmINT

LSCLK TMnCON0 TMnCON1

R

一致

比較器

OSCLK

Write TMmC

TnCK

Write TMnC

8

8

8 8

TMnD TMmD TMmC R

8

8

16

8 8

16

TMmC ラッチ Read TMnC

TMnCON2 TMnCON3

外部入力 (TnTG)

PA0~PA2 PB0~PB7

n=0,E,G,I,K m=1,F,H,J,L x=F,J

OUT

TMxNEG

CMP0 CMP1

TMISTAT(*1)

PB6/TMFOUT(*2) PB5/TMJOUT(*2)

TMnC

8

データバス

TMnINT

LSCLK TMnCON0 TMnCON1

R

一致

TMnD

比較器

8

OSCLK

8

Write TMnC

TnCK

8

TMnCON2 TMnCON3

OUT PB6/TMFOUT(*2)

)

TMmNEG

CMP0 CMP1

TMISTAT(*1)

n=0,1,E,F,G,H,I,J,K,m=F,J

PB5/TMJOUT(*2) 外部入力

(TnTG) PA0~PA2 PB0~PB7


FJUL620Q130 8－3

8.1.3 端子一覧

端子名入出力機能 PA0/TnTG I タイマ 0/1/E/F/G/H/I/J/K/L の外部入力 PA1/TnTG I タイマ 0/1/E/F/G/H/I/J/K/L の外部入力

PA0～2/TnTG I タイマ 0/1/E/F/G/H/I/J/K/L の外部入力 PB0～7/TnTG I タイマ 0/1/E/F/G/H/I/J/K/L の外部入力

TMISTAT I タイマ K/L の外部入力 PB5/TMJOUT O タイマ J アウト端子：PB5 の 3 次機能として使用します。 PB6/TMFOUT O タイマ F アウト端子：PB6 の 3 次機能として使用します。（ n = 0，1，E，F，G，H，I，J，K，L ）


FJUL620Q130 8－4



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F350H タイマ 0 データレジスタ TM0D

TM01D R/W 8/16 0FFH

0F351H タイマ 1 データレジスタ TM1D R/W 8 0FFH 0F352H タイマ 0 カウンタレジスタ TM0C

TM11C R/W 8/16 00H

0F353H タイマ 1 カウンタレジスタ TM1C R/W 8 00H 0F354H タイマ 0 コントロールレジスタ 0 TM0CON0

TM0CON R/W 8/16 00H

0F355H タイマ 0 コントロールレジスタ 1 TM0CON1 R/W 8 00H 0F356H タイマ 0 コントロールレジスタ 2 TM0CON2

TM0CON23 R/W 8/16 00H

0F357H タイマ 0 コントロールレジスタ 3 TM0CON3 R/W 8 00H 0F35AH タイマ 1 コントロールレジスタ 0 TM1CON0

TM1CON R/W 8/16 00H

0F35BH タイマ 1 コントロールレジスタ 1 TM1CON1 R/W 8 00H 0F35CH タイマ 1 コントロールレジスタ 2 TM1CON2

TM1CON23 R/W 8/16 00H

0F35DH タイマ 1 コントロールレジスタ 3 TM1CON3 R/W 8 00H 0F360H タイマ E データレジスタ TMED

TMEFD R/W 8/16 0FFH

0F361H タイマ F データレジスタ TMFD R/W 8 0FFH 0F362H タイマ E カウンタレジスタ TMEC

TMEFC R/W 8/16 00H

0F363H タイマ F カウンタレジスタ TMFC R/W 8 00H 0F364H タイマ E コントロールレジスタ 0 TMECON0

TMECON R/W 8/16 00H

0F365H タイマ E コントロールレジスタ 1 TMECON1 R/W 8 00H 0F366H タイマ E コントロールレジスタ 2 TMECON2

TMECON23 R/W 8/16 00H

0F367H タイマ E コントロールレジスタ 3 TMECON3 R/W 8 00H 0F36AH タイマ F コントロールレジスタ 0 TMFCON0

TMFCON R/W 8/16 00H

0F36BH タイマ F コントロールレジスタ 1 TMFCON1 R/W 8 00H 0F36CH タイマ F コントロールレジスタ 2 TMFCON2

TMFCON23 R/W 8/16 00H

0F36DH タイマ F コントロールレジスタ 3 TMFCON3 R/W 8 00H 0F370H タイマ G データレジスタ TMGD

TMGHD R/W 8/16 0FFH

0F371H タイマ H データレジスタ TMHD R/W 8 0FFH 0F372H タイマ G カウンタレジスタ TMGC

TMGHC R/W 8/16 00H

0F373H タイマ H カウンタレジスタ TMHC R/W 8 00H 0F374H タイマ G コントロールレジスタ 0 TMGCON0

TMGCON R/W 8/16 00H

0F375H タイマ G コントロールレジスタ 1 TMGCON1 R/W 8 00H 0F376H タイマ G コントロールレジスタ 2 TMGCON2

TMGCON23 R/W 8/16 00H

0F377H タイマ G コントロールレジスタ 3 TMGCON3 R/W 8 00H 0F37AH タイマ H コントロールレジスタ 0 TMHCON0

TMHCON R/W 8/16 00H

0F37BH タイマ H コントロールレジスタ 1 TMHCON1 R/W 8 00H 0F37CH タイマ H コントロールレジスタ 2 TMHCON2

TMHCON23 R/W 8/16 00H

0F37DH タイマ H コントロールレジスタ 3 TMHCON3 R/W 8 00H 0F380H タイマ I データレジスタ TMID

TMIJD R/W 8/16 0FFH

0F381H タイマ J データレジスタ TMJD R/W 8 0FFH 0F382H タイマ I カウンタレジスタ TMIC

TMIJC R/W 8/16 00H

0F383H タイマ J カウンタレジスタ TMJC R/W 8 00H 0F384H タイマ I コントロールレジスタ 0 TMICON0

TMICON R/W 8/16 00H

0F385H タイマ I コントロールレジスタ 1 TMICON1 R/W 8 00H 0F386H タイマ I コントロールレジスタ 2 TMICON2

TMICON23 R/W 8/16 00H

0F387H タイマ I コントロールレジスタ 3 TMICON3 R/W 8 00H


FJUL620Q130 8－5

0F38AH タイマ J コントロールレジスタ 0 TMJCON0

TMJCON R/W 8/16 00H

0F38BH タイマ J コントロールレジスタ 1 TMJCON1 R/W 8 00H 0F38CH タイマ J コントロールレジスタ 2 TMJCON2

TMJCON23 R/W 8/16 00H

0F38DH タイマ J コントロールレジスタ 3 TMJCON3 R/W 8 00H 0F390H タイマ K データレジスタ TMKD

TMKLD R/W 8/16 0FFH

0F391H タイマ L データレジスタ TMLD R/W 8 0FFH 0F392H タイマ K カウンタレジスタ TMKC

TMKLC R/W 8/16 00H

0F393H タイマ L カウンタレジスタ TMLC R/W 8 00H 0F394H タイマ K コントロールレジスタ 0 TMKCON0

TMKCON R/W 8/16 00H

0F395H タイマ K コントロールレジスタ 1 TMKCON1 R/W 8 00H 0F396H タイマ K コントロールレジスタ 2 TMKCON2

TMKCON23 R/W 8/16 00H

0F397H タイマ K コントロールレジスタ 3 TMKCON3 R/W 8 00H 0F39AH タイマ L コントロールレジスタ 0 TMLCON0

TMLCON R/W 8/16 00H

0F39BH タイマ L コントロールレジスタ 1 TMLCON1 R/W 8 00H 0F39CH タイマ L コントロールレジスタ 2 TMLCON2

TMLCON23 R/W 8/16 00H

0F39DH タイマ L コントロールレジスタ 3 TMLCON3 R/W 8 00H


FJUL620Q130 8－6

8.2.2 タイマ 0 データレジスタ（TM0D）アドレス：0F350H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TM0D T0D7 T0D6 T0D5 T0D4 T0D3 T0D2 T0D1 T0D0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TM0D は，タイマ 0 カウンタレジスタ（TM0C）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TM0Dは，タイマ0が停止している状態（TM0CON1レジスタのT0STATが“0”の状態および T0RUNが“0”

の状態）で設定してください。 8 ビットタイマモード時は，TM0D に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と

同じ動作となります。 16ビットタイマモード時は，TM1D，TM0Dに“0001H”～“0FFFFH”を設定してください。“0000H”を設定した

場合は“0001H”と同じ動作となります。なお，16 ビットタイマモードを使用する場合，制限事項があります。

制限事項の内容と対策については，「8.4 タイマの制限事項」を参照してください。


FJUL620Q130 8－7

8.2.3 タイマ 1 データレジスタ（TM1D）アドレス：0F351H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TM1D T1D7 T1D6 T1D5 T1D4 T1D3 T1D2 T1D1 T1D0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TM1D は，タイマ 1 カウンタレジスタ（TM1C）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TM1Dは，タイマ1が停止している状態（TM1CON1レジスタのT1STATが“0”の状態および T1RUNが“0”

の状態）で設定してください。 8 ビットタイマモード時は，TM1D に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と

同じ動作となります。 16ビットタイマモード時は，TM1D，TM0Dに“0001H”～“0FFFFH”を設定してください。“0000H”を設定した




FJUL620Q130 8－8

8.2.4 タイマ E データレジスタ（TMED）アドレス：0F360H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMED TED7 TED6 TED5 TED4 TED3 TED2 TED1 TED0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMED は，タイマ E カウンタレジスタ（TMEC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMED は，タイマ E が停止している状態（TMECON1 レジスタの TESTAT が“0”の状態および TERUN が

“0”の状態）で設定してください。 8 ビットタイマモード時は，TMED に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と

同じ動作となります。 16 ビットタイマモード時は，TMFD，TMED に“0001H”～“0FFFFH”を設定してください。“0000H”を設定し

た場合は“0001H”と同じ動作となります。なお，16ビットタイマモードを使用する場合，制限事項があります。



FJUL620Q130 8－9

8.2.5 タイマ F データレジスタ（TMFD）アドレス：0F361H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMFD TFD7 TFD6 TFD5 TFD4 TFD3 TFD2 TFD1 TFD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMFD は，タイマ F カウンタレジスタ（TMFC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMFDは，タイマFが停止している状態（TMFCON1レジスタのTFSTATが“0”の状態およびTFRUNが“0”

の状態）で設定してください。 8 ビットタイマモード時は，TMFD に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と

同じ動作となります。 16 ビットタイマモード時は，TMFD，TMED に“0001H”～“0FFFFH”を設定してください。“0000H”を設定し




FJUL620Q130 8－10

8.2.6 タイマ G データレジスタ（TMGD）アドレス：0F370H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMGD TGD7 TGD6 TGD5 TGD4 TGD3 TGD2 TGD1 TGD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMGD は，タイマ G カウンタレジスタ（TMGC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMGD は，タイマ G が停止している状態（TMGCON1 レジスタの TGSTAT が“0”の状態および TGRUN が

“0”の状態）で設定してください。 8 ビットタイマモード時は，TMGD に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と

同じ動作となります。 16 ビットタイマモード時は，TMHD，TMGD に“0001H”～“0FFFFH”を設定してください。“0000H”を設定し




FJUL620Q130 8－11

8.2.7 タイマ H データレジスタ（TMHD）アドレス：0F371H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMHD THD7 THD6 THD5 THD4 THD3 THD2 THD1 THD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMHD は，タイマ H カウンタレジスタ（TMHC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMHD は，タイマ H が停止している状態（TMHCON1 レジスタの THSTAT が“0”の状態および THRUN が

“0”の状態）で設定してください。 8 ビットタイマモード時は，TMHD に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と

同じ動作となります。 16 ビットタイマモード時は，TMHD，TMGD に“0001H”～“0FFFFH”を設定してください。“0000H”を設定し




FJUL620Q130 8－12

8.2.8 タイマ I データレジスタ（TMID）アドレス：0F380H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMID TID7 TID6 TID5 TID4 TID3 TID2 TID1 TID0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMID は，タイマ I カウンタレジスタ（TMIC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMID は，タイマ I が停止している状態（TMICON1 レジスタの TISTAT が“0”の状態および TIRUN が“0”の状態）で設定してください。 8ビットタイマモード時は，TMIDに“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と同

じ動作となります。 16 ビットタイマモード時は，TMJD，TMID に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した




FJUL620Q130 8－13

8.2.9 タイマ J データレジスタ（TMJD）アドレス：0F381H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMJD TJD7 TJD6 TJD5 TJD4 TJD3 TJD2 TJD1 TJD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMJD は，タイマ J カウンタレジスタ（TMJC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMJD は，タイマ J が停止している状態（TMJCON1 レジスタの TJSTAT が“0”の状態および TJRUN が“0”

の状態）で設定してください。 8 ビットタイマモード時は，TMJD に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と

同じ動作となります。 16 ビットタイマモード時は，TMJD，TMID に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した




FJUL620Q130 8－14

8.2.10 タイマ K データレジスタ（TMKD）アドレス：0F390H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMKD TKD7 TKD6 TKD5 TKD4 TKD3 TKD2 TKD1 TKD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMKD は，タイマ K カウンタレジスタ（TMKC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMKD は，タイマ K が停止している状態（TMKCON1 レジスタの TKSTAT が“0”の状態および TKRUN が

“0”の状態）で設定してください。 8 ビットタイマモード時は，TMKD に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と

同じ動作となります。 16 ビットタイマモード時は，TMLD，TMKD に“0001H”～“0FFFFH”を設定してください。“0000H”を設定し




FJUL620Q130 8－15

8.2.11 タイマ L データレジスタ（TMLD）アドレス：0F391H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMLD TLD7 TLD6 TLD5 TLD4 TLD3 TLD2 TLD1 TLD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMLD は，タイマ L カウンタレジスタ（TMLC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】 TMLDは，タイマLが停止している状態（TMLCON1レジスタのTLSTATが“0”の状態および TLRUNが“0”

の状態）で設定してください。 8 ビットタイマモード時は，TMLD に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と

同じ動作となります。 16 ビットタイマモード時は，TMLD，TMKD に“0001H”～“0FFFFH”を設定してください。“0000H”を設定し




FJUL620Q130 8－16

8.2.12 タイマ 0 カウンタレジスタ（TM0C）アドレス：0F352H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TM0C T0C7 T0C6 T0C5 T0C4 T0C3 T0C2 T0C1 T0C0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TM0C は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TM0C に書き込み動作を行うと，TM0C は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TM0C，もしくは上位側 TM1C のどちらか片方に書き込み動作を行うと，下位側，

上位側の両方が“00H”になります。タイマ動作中の TM0C の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-1 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TM0C 読み出し可否一覧を示します。

表 8-1 タイマ動作中の TM0C 読み出し可否一覧タイマクロック

T0CK システムクロック SYSTEMCLK

TM0C の読み出し可否

LSCLK LSCLK 読み出し可能です。

LSCLK HSCLK 読み出し可能です。ただし，カウントアップ中の不確定データの読み

出しを防止するため，TM0C を二度読み出し，値が一致するまで読み

出しを繰り返してください。 OSCLK LSCLK 読み出し禁止です。 OSCLK HSCLK 読み出し可能です。

1/2 OSCLK～ 1/64 OSCLK

LSCLK 読み出し禁止です。


HSCLK 読み出し可能です。ただし，カウントアップ中の不確定データの読み


出しを繰り返してください。


FJUL620Q130 8－17

8.2.13 タイマ 1 カウンタレジスタ（TM1C）アドレス：0F353H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TM1C T1C7 T1C6 T1C5 T1C4 T1C3 T1C2 T1C1 T1C0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TM1C は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TM1C に書き込み動作を行うと，TM1C は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TM0C，もしくは上位側 TM1C のどちらか片方に書き込み動作を行うと，下位側，

上位側の両方が“00H”になります。 16 ビットタイマモードで TM1C を読み出す場合は，TM0C 読み出し時に TM1C のカウント値が TM1C ラッチに格納さ

れますので，必ずバイト型命令を使用し TM0C を先に読み出してください。 16 ビットタイマモードでの TM1C，TM0C の読み出しにはワード型命令は使用できません。タイマ動作中の TM1C の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-2 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TM1C 読み出し可否一覧を示します。

表 8-2 タイマ動作中の TM1C 読み出し可否一覧タイマクロック

T1CK システムクロック SYSTEMCLK

TM1C の読み出し可否










出しを繰り返してください。【注意】 16 ビットタイマモードで TM1C と TM0C を読み出す場合は以下のように記述してください。

uc_data_l = TM0C; uc_data_h = TM1C; （uc_data_l，uc_data_h の変数名は任意）

上記以外の記述の場合は，コンパイラ（CCU8）の最適化オプションによっては TM0C よりも先に TM1C が読み出しさ

れる可能性があるため，TM0C が先に読み出されていることをアセンブリファイルを見て確認してください。アセンブリファイルの生成方法については『CCU8 ユーザーズマニュアル』を参照してください。


FJUL620Q130 8－18

8.2.14 タイマ E カウンタレジスタ（TMEC）アドレス：0F362H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMEC TEC7 TEC6 TEC5 TEC4 TEC3 TEC2 TEC1 TEC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMEC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMEC に書き込み動作を行うと，TMEC は“00H”になります。書き込みデータは意味がありません。 16ビットタイマモードでは，下位側 TMEC，もしくは上位側TMFCのどちらか片方に書き込み動作を行うと，下位側，上

位側の両方が“00H”になります。タイマ動作中の TMEC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-3 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMEC 読み出し可否一覧を示します。

表 8-3 タイマ動作中の TMEC 読み出し可否一覧タイマクロック

TECK システムクロック SYSTEMCLK

TMEC の読み出し可否



出しを防止するため，TMEC を二度読み出し，値が一致するまで読み






出しを防止するため，TMEC を二度読み出し，値が一致するまで読み



FJUL620Q130 8－19

8.2.15 タイマ F カウンタレジスタ（TMFC）アドレス：0F363H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMFC TFC7 TFC6 TFC5 TFC4 TFC3 TFC2 TFC1 TFC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMFC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMFC に書き込み動作を行うと，TMFC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側（TMEC）もしくは上位側（TMFC）のどちらか片方に書き込み動作を行うと，下位側，

上位側の両方が“00H”になります。 16 ビットタイマモードで，TMFC を読み出す場合は，TMEC 読み出し時に TMFC のカウント値が TMFC ラッチに格納さ

れますので，必ずバイト型命令を使用し TMEC を先に読み出してください。 16 ビットタイマモードでの TMFC，TMEC の読み出しにはワード型命令は使用できません。タイマ動作中の TMFC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-4 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMFC 読み出し可否一覧を示します。

表 8-4 タイマ動作中の TMFC 読み出し可否一覧タイマクロック

TFCK システムクロック SYSTEMCLK

TMFC の読み出し可否



出しを防止するため，TMFC を二度読み出し，値が一致するまで読み






出しを防止するため，TMFC を二度読み出し，値が一致するまで読み

出しを繰り返してください。【注意】 16 ビットタイマモードで TMFC と TMEC を読み出す場合は以下のように記述してください。

uc_data_l = TMEC; uc_data_h = TMFC; （uc_data_l，uc_data_h の変数名は任意）

上記以外の記述の場合は，コンパイラ（CCU8）の最適化オプションによっては TMEC よりも先に TMFC が読み出しさ

れる可能性があるため，TMEC が先に読み出されていることをアセンブリファイルを見て確認してください。アセンブリファイルの生成方法については『CCU8 ユーザーズマニュアル』を参照してください。


FJUL620Q130 8－20

8.2.16 タイマ G カウンタレジスタ（TMGC）アドレス：0F372H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMGC TGC7 TGC6 TGC5 TGC4 TGC3 TGC2 TGC1 TGC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMGC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMGC に書き込み動作を行うと，TMGC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TMGC，もしくは上位側 TMHC のどちらか片方に書き込み動作を行うと，下位側，

上位側の両方が“00H”になります。タイマ動作中の TMGC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-5 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMGC 読み出し可否一覧を示します。

表 8-5 タイマ動作中の TMGC 読み出し可否一覧タイマクロック

TGCK システムクロック SYSTEMCLK

TMGC の読み出し可否



出しを防止するため，TMGC を二度読み出し，値が一致するまで読み






出しを防止するため，TMGC を二度読み出し，値が一致するまで読み



FJUL620Q130 8－21

8.2.17 タイマ H カウンタレジスタ（TMHC）アドレス：0F373H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMHC THC7 THC6 THC5 THC4 THC3 THC2 THC1 THC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMHC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMHC に書き込み動作を行うと，TMHC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TMGC，もしくは上位側 TMHC のどちらか片方に書き込み動作を行うと，下位側，

上位側の両方が“00H”になります。 16 ビットタイマモードで，TMHC を読み出す場合は，TMGC 読み出し時に TMHC のカウント値が TMHC ラッチに格納

されますので，必ずバイト型命令を使用し TMGC を先に読み出してください。 16 ビットタイマモードでの TMHC，TMGC の読み出しにはワード型命令は使用できません。タイマ動作中の TMHC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-6 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMHC 読み出し可否一覧を示します。

表 8-6 タイマ動作中の TMHC 読み出し可否一覧タイマクロック

THCK システムクロック SYSTEMCLK

TMHC の読み出し可否



出しを防止するため，TMHC を二度読み出し，値が一致するまで読み






出しを防止するため，TMHC を二度読み出し，値が一致するまで読み

出しを繰り返してください。【注意】 16 ビットタイマモードで TMHC と TMGC を読み出す場合は以下のように記述してください。

uc_data_l = TMGC; uc_data_h = TMHC; （uc_data_l，uc_data_h の変数名は任意）

上記以外の記述の場合は，コンパイラ（CCU8）の最適化オプションによってはTMGCよりも先にTMHCが読み出しさ

れる可能性があるため，TMGC が先に読み出されていることをアセンブリファイルを見て確認してください。アセンブリファイルの生成方法については『CCU8 ユーザーズマニュアル』を参照してください。


FJUL620Q130 8－22

8.2.18 タイマ I カウンタレジスタ（TMIC）アドレス：0F382H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMIC TIC7 TIC6 TIC5 TIC4 TIC3 TIC2 TIC1 TIC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMIC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMIC に書き込み動作を行うと，TMIC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TMIC，もしくは上位側 TMJC のどちらか片方に書き込み動作を行うと，下位側，上

位側の両方が“00H”になります。タイマ動作中の TMIC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-7 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMIC 読み出し可否一覧を示します。

表 8-7 タイマ動作中の TMIC 読み出し可否一覧タイマクロック

TICK システムクロック SYSTEMCLK

TMIC の読み出し可否



出しを防止するため，TMIC を二度読み出し，値が一致するまで読み






出しを防止するため，TMIC を二度読み出し，値が一致するまで読み



FJUL620Q130 8－23

8.2.19 タイマ J カウンタレジスタ（TMJC）アドレス：0F383H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMJC TJC7 TJC6 TJC5 TJC4 TJC3 TJC2 TJC1 TJC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMJC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMJC に書き込み動作を行うと，TMJC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TMIC，もしくは上位側 TMJC のどちらか片方に書き込み動作を行うと，下位側，上

位側の両方が“00H”になります。 16 ビットタイマモードで，TMJC を読み出す場合は，TMIC 読み出し時に TMJC のカウント値が TMJC ラッチに格納さ

れますので，必ずバイト型命令を使用し TMIC を先に読み出してください。 16 ビットタイマモードでの TMJC，TMIC の読み出しにはワード型命令は使用できません。タイマ動作中の TMJC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-8 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMJC 読み出し可否一覧を示します。

表 8-8 タイマ動作中の TMJC 読み出し可否一覧タイマクロック

TJCK システムクロック SYSTEMCLK

TMJC の読み出し可否



出しを防止するため，TMJC を二度読み出し，値が一致するまで読み






出しを防止するため，TMJC を二度読み出し，値が一致するまで読み

出しを繰り返してください。【注意】 16 ビットタイマモードで TMJC と TMIC を読み出す場合は以下のように記述してください。

uc_data_l = TMIC; uc_data_h = TMJC; （uc_data_l，uc_data_h の変数名は任意）

上記以外の記述の場合は，コンパイラ（CCU8）の最適化オプションによっては TMIC よりも先に TMJC が読み出しさ

れる可能性があるため，TMIC が先に読み出されていることをアセンブリファイルを見て確認してください。アセンブリファイルの生成方法については『CCU8 ユーザーズマニュアル』を参照してください。


FJUL620Q130 8－24

8.2.20 タイマ K カウンタレジスタ（TMKC）アドレス：0F392H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMKC TKC7 TKC6 TKC5 TKC4 TKC3 TKC2 TKC1 TKC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMKC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMKC に書き込み動作を行うと，TMKC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TMKC，もしくは上位側 TMLC のどちらか片方に書き込み動作を行うと，下位側，

上位側の両方が“00H”になります。タイマ動作中の TMKC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-9 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMKC 読み出し可否一覧を示します。

表 8-9 タイマ動作中の TMKC 読み出し可否一覧タイマクロック

TKCK システムクロック SYSTEMCLK

TMKC の読み出し可否



出しを防止するため，TMKC を二度読み出し，値が一致するまで読み






出しを防止するため，TMKC を二度読み出し，値が一致するまで読み



FJUL620Q130 8－25

8.2.21 タイマ L カウンタレジスタ（TMLC）アドレス：0F393H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMLC TLC7 TLC6 TLC5 TLC4 TLC3 TLC2 TLC1 TLC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMLC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMLC に書き込み動作を行うと，TMLC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TMKC，もしくは上位側 TMLC のどちらか片方に書き込み動作を行うと，下位側，

上位側の両方が“00H”になります。 16ビットタイマモードで，TMLCを読み出す場合は，TMKC読み出し時に TMLCのカウント値が TMLCラッチに格納さ

れますので，必ずバイト型命令を使用し TMKC を先に読み出してください。 16 ビットタイマモードでの TMLC，TMKC の読み出しにはワード型命令は使用できません。タイマ動作中の TMLC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-10 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMLC 読み出し可否一覧を示します。

表 8-10 タイマ動作中の TMLC 読み出し可否一覧タイマクロック

TLCK システムクロック SYSTEMCLK

TMLC の読み出し可否



出しを防止するため，TMLC を二度読み出し，値が一致するまで読み






出しを防止するため，TMLC を二度読み出し，値が一致するまで読み

出しを繰り返してください。【注意】 16 ビットタイマモードで TMLC と TMKC を読み出す場合は以下のように記述してください。

uc_data_l = TMKC; uc_data_h = TMLC; （uc_data_l，uc_data_h の変数名は任意）

上記以外の記述の場合は，コンパイラ（CCU8）の最適化オプションによっては TMKC よりも先に TMLC が読み出しさ

れる可能性があるため，TMKC が先に読み出されていることをアセンブリファイルを見て確認してください。アセンブリファイルの生成方法については『CCU8 ユーザーズマニュアル』を参照してください。


FJUL620Q130 8－26

8.2.22 タイマ 0 コントロールレジスタ 0（TM0CON0）アドレス：0F354H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TM0CON0 －－－－ T0CS2 T0FM16 T0CS1 T0CS0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TM0CON0 は，タイマ 0 を制御する特殊機能レジスタ（SFR）です。 TM0CON0 は，TM0CON1 レジスタの T0RUN，T0TGEN および T0STAT が“0”の状態で書き換えてください。ビットの説明

• T0CS2，T0CS1，T0CS0（ビット 3，1～0） T0CS2，T0CS1，T0CS0 は，タイマ 0 の動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，

1/16 OSCLK，1/8 OSCLK，1/4 OSCLK，1/2 OSCLK が選択できます。

T0CS2 T0CS1 T0CS0 説明 0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止

• T0FM16（ビット 2）

T0FM16 は，タイマ 0 とタイマ 1 の動作モードを選択するビットです。 8 ビットタイマモードでは，タイマ 0 とタイマ 1 がそれぞれ独立した 8 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ 0 とタイマ 1 が接続され，16 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ 0 のオーバフローでタイマ 1 がカウントアップします。また，タイマ 0 の割込み（TM0INT）は発生しません。

T0FM16 説明

0 8 ビットタイマモード（初期値） 1 16 ビットタイマモード

【注意】 16 ビットタイマモードを使用する場合，制限事項があります。制限事項の内容と対策については，「8.4 タイ

マの制限事項」を参照してください。


FJUL620Q130 8－27

8.2.23 タイマ 1 コントロールレジスタ 0（TM1CON0）アドレス：0F35AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TM1CON0 －－－－ T1CS2 － T1CS1 T1CS0 R/W －－－－ R/W － R/W R/W


• T1CS2，T1CS1，T1CS0（ビット 3，1～0） T1CS2，T1CS1，T1CS0 は，タイマ 1 の動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，

1/16 OSCLK，1/8 OSCLK，1/4 OSCLK，1/2 OSCLK が選択できます。 TM0CON0の T0FM16を“1”にし 16 ビットタイマモードを選択している場合は，T1CS2，T1CS1，T1CS0 の値は

無効となります。

T1CS2 T1CS1 T1CS0 説明 0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止


FJUL620Q130 8－28

8.2.24 タイマ E コントロールレジスタ 0（TMECON0）アドレス：0F364H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMECON0 －－－－ TECS2 TEFM16 TECS1 TECS0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMECON0 は，タイマ E を制御する特殊機能レジスタ（SFR）です。 TMECON0 は，TMECON1 レジスタの TERUN，TETGEN および TESTAT が“0”の状態で書き換えてください。ビットの説明

• TECS2，TECS1，TECS0（ビット 3，1～0） TECS2，TECS1，TECS0 は，タイマ E の動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，


TECS2 TECS1 TECS0 説明 0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止

• TEFM16（ビット 2）

TEFM16 は，タイマ E とタイマ F の動作モードを選択するビットです。 8 ビットタイマモードでは，タイマ E とタイマ F がそれぞれ独立した 8 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ E とタイマ F が接続され，16 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ E のオーバフローでタイマ F がカウントアップします。また，タイマ E の割込み（TMEINT）は発生しません。

TEFM16 説明





FJUL620Q130 8－29

8.2.25 タイマ F コントロールレジスタ 0（TMFCON0）アドレス：0F36AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMFCON0 －－－－ TFCS2 － TFCS1 TFCS0 R/W －－－－ R/W － R/W R/W

初期値 0 0 0 0 0 0 0 0 TMFCON0 は，タイマ F を制御する特殊機能レジスタ（SFR）です。 TMFCON0 は，TMFCON1 レジスタの TFRUN，TFTGEN および TFSTAT が“0”の状態で書き換えてください。ビットの説明

• TFCS2，TFCS1，TFCS0（ビット 3，1～0） TFCS2，TFCS1，TFCS0 は，タイマ F の動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，

1/16 OSCLK，1/8 OSCLK，1/4 OSCLK，1/2 OSCLK が選択できます。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TFCS2，TFCS1，TFCS0 の値

は無効となります。

TFCS2 TFCS1 TFCS0 説明 0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止


FJUL620Q130 8－30

8.2.26 タイマ G コントロールレジスタ 0（TMGCON0）アドレス：0F374H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMGCON0 －－－－ TGCS2 TGFM16 TGCS1 TGCS0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMGCON0 は，タイマ G を制御する特殊機能レジスタ（SFR）です。 TMGCON0 は，TMGCON1 レジスタの TGRUN，TGTGEN および TGSTAT が“0”の状態で書き換えてください。ビットの説明

• TGCS2，TGCS1，TGCS0（ビット 3，1～0） TGCS2，TGCS1，TGCS0 は，タイマ G の動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，


TGCS2 TGCS1 TGCS0 説明 0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止

• TGFM16（ビット 2）

TGFM16 は，タイマ G とタイマ H の動作モードを選択するビットです。 8 ビットタイマモードでは，タイマ G とタイマ H がそれぞれ独立した 8 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ G とタイマ H が接続され，16 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ G のオーバフローでタイマ H がカウントアップします。また，タイマ G の割込み（TMGINT）は発生しません。

TGFM16 説明





FJUL620Q130 8－31

8.2.27 タイマ H コントロールレジスタ 0（TMHCON0）アドレス：0F37AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMHCON0 －－－－ THCS2 － THCS1 THCS0 R/W －－－－ R/W － R/W R/W

初期値 0 0 0 0 0 0 0 0 TMHCON0 は，タイマ H を制御する特殊機能レジスタ（SFR）です。 TMHCON0 は，TMHCON1 レジスタの THRUN，THTGEN および THSTAT が“0”の状態で書き換えてください。ビットの説明

• THCS2，THCS1，THCS0（ビット 3，1～0） THCS2，THCS1，THCS0 は，タイマ H の動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，

1/16 OSCLK，1/8 OSCLK，1/4 OSCLK，1/2 OSCLK が選択できます。 TMGCON0のTGFM16を“1”にし 16ビットタイマモードを選択している場合は，THCS2，THCS1，THCS0の値


THCS2 THCS1 THCS0 説明 0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止


FJUL620Q130 8－32

8.2.28 タイマ I コントロールレジスタ 0（TMICON0）アドレス：0F384H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMICON0 －－－－ TICS2 TIFM16 TICS1 TICS0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMICON0 は，タイマ I を制御する特殊機能レジスタ（SFR）です。 TMICON0 は，TMICON1 レジスタの TIRUN，TITGEN および TISTAT が“0”の状態で書き換えてください。ビットの説明

• TICS2，TICS1，TICS0（ビット 3，1～0） TICS2，TICS1，TICS0 は，タイマ I の動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，1/16 OSCLK，1/8 OSCLK，1/4 OSCLK，1/2 OSCLK が選択できます。

TICS2 TICS1 TICS0 説明

0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止

• TIFM16（ビット 2）

TIFM16 は，タイマ I とタイマ J の動作モードを選択するビットです。 8 ビットタイマモードでは，タイマ I とタイマ J がそれぞれ独立した 8 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ I とタイマ J が接続され，16 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ I のオーバフローでタイマ J がカウントアップします。また，タイマ I の割込み（TMIINT）は発生しません。

TIFM16 説明





FJUL620Q130 8－33

8.2.29 タイマ J コントロールレジスタ 0（TMJCON0）アドレス：0F38AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMJCON0 －－－－ TJCS2 － TJCS1 TJCS0 R/W －－－－ R/W － R/W R/W

初期値 0 0 0 0 0 0 0 0 TMJCON0 は，タイマ J を制御する特殊機能レジスタ（SFR）です。 TMJCON0 は，TMJCON1 レジスタの TJRUN，TJTGEN および TJSTAT が“0”の状態で書き換えてください。ビットの説明

• TJCS2，TJCS1，TJCS0（ビット 3，1～0） TJCS2，TJCS1，TJCS0は，タイマ Jの動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，1/16 OSCLK，1/8 OSCLK，1/4 OSCLK，1/2 OSCLK が選択できます。 TMICON0 の TIFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TJCS2，TJCS1，TJCS0 の値は


TJCS2 TJCS1 TJCS0 説明 0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止


FJUL620Q130 8－34

8.2.30 タイマ K コントロールレジスタ 0（TMKCON0）アドレス：0F394H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMKCON0 －－－－ TKCS2 TKFM16 TKCS1 TKCS0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMKCON0 は，タイマ K を制御する特殊機能レジスタ（SFR）です。 TMKCON0 は，TMKCON1 レジスタの TKRUN，TKTGEN および TKSTAT が“0”の状態で書き換えてください。ビットの説明

• TKCS2，TKCS1，TKCS0（ビット 3，1～0） TKCS2，TKCS1，TKCS0 は，タイマ K の動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，


TKCS2 TKCS1 TKCS0 説明 0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止

• TKFM16（ビット 2）

TKFM16 は，タイマ K とタイマ L の動作モードを選択するビットです。 8 ビットタイマモードでは，タイマ K とタイマ L がそれぞれ独立した 8 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ K とタイマ L が接続され，16 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ K のオーバフローでタイマ L がカウントアップします。また，タイマ K の割込み（TMKINT）は発生しません。

TKFM16 説明





FJUL620Q130 8－35

8.2.31 タイマ L コントロールレジスタ 0（TMLCON0）アドレス：0F39AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMLCON0 －－－－ TLCS2 － TLCS1 TLCS0 R/W －－－－ R/W － R/W R/W

初期値 0 0 0 0 0 0 0 0 TMLCON0 は，タイマ L を制御する特殊機能レジスタ（SFR）です。 TMLCON0 は，TMLCON1 レジスタの TLRUN，TLTGEN および TLSTAT が“0”の状態で書き換えてください。ビットの説明

• TLCS2，TLCS1，TLCS0（ビット 3，1～0） TLCS2，TLCS1，TLCS0 は，タイマ L の動作クロックを選択するビットです。LSCLK，OSCLK，1/64 OSCLK，

1/16 OSCLK，1/8 OSCLK，1/4 OSCLK，1/2 OSCLK が選択できます。 TMKCON0 の TKFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TLCS2，TLCS1，TLCS0 の値


TLCS2 TLCS1 TLCS0 説明 0 0 0 LSCLK（初期値） 0 0 1 OSCLK 0 1 0 1/64 OSCLK 0 1 1 1/16 OSCLK 1 0 0 1/8 OSCLK 1 0 1 1/4 OSCLK 1 1 0 1/2 OSCLK 1 1 1 使用禁止


FJUL620Q130 8－36

8.2.32 タイマ 0 コントロールレジスタ 1（TM0CON1）アドレス：0F355H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TM0CON1 T0STAT －－－－－ T0TGEN T0RUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TM0CON1 は，タイマ 0 を制御する特殊機能レジスタ（SFR）です。ビットの説明

• T0RUN（ビット 0） T0RUN は，タイマ 0 の停止／開始を制御するビットです。

T0RUN 説明

0 カウント停止 1 カウント開始

• T0TGEN（ビット 1）

T0TGEN は，タイマ 0 の外部入力によるカウント停止／開始を制御するビットです。

T0TGEN 説明 0 外部入力によるカウント開始・停止を禁止します。（初期値） 1 外部入力によるカウント開始・停止を許可します。

• T0STAT（ビット 7）

T0STAT は，タイマ 0 の動作中／停止中を示すビットです。

T0STAT 説明 0 カウント停止中 1 カウント中

【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，T0RUN ビットは，カウン

ト停止制御状態の“0”を示します。タイマカウンタレジスタとタイマデータレジスタの値一致による割込みが発生した

場合，T0RUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，T0RUNビットにより判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，T0RUN ビット

は，カウント停止制御状態の“0”を示します。タイマカウンタレジスタとタイマデータレジスタの値一致による割込み

が発生した場合も，T0RUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生した

かは，停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，T0RUN ビットのカウント停止制御状態“0”を確認した場合は，

T0STAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－37

8.2.33 タイマ 1 コントロールレジスタ 1（TM1CON1）アドレス：0F35BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TM1CON1 T1STAT －－－－－ T1TGEN T1RUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TM1CON1 は，タイマ 1 を制御する特殊機能レジスタ（SFR）です。ビットの説明

• T1RUN（ビット 0） T1RUN は，タイマ 1 のカウント停止／開始を制御するビットです。 TM0CON0 の T0FM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

T1RUN の値に関係なくタイマ 0 のオーバフローによりタイマ 1 がカウントアップします。

T1RUN 説明 0 カウント停止 1 カウント開始

• T1TGEN（ビット 1）

T1TGEN は，タイマ 1 の外部入力によるカウント停止／開始を制御するビットです。 TM0CON0 の T0FM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

T1TGEN 説明

0 外部入力によるカウント開始・停止を禁止します。（初期値） 1 外部入力によるカウント開始・停止を許可します。

• T1STAT（ビット 7）

T1STAT は，タイマ 1 の動作中／停止中を示すビットです。 TM0CON0 の T0FM16 を“1”にし 16 ビットタイマモードを選択している場合は，“0”が読み出されます。

T1STAT 説明

0 カウント停止中 1 カウント中

【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，T1RUNビットは，カウント

停止制御状態の“0”を示します。タイマカウンタレジスタとタイマデータレジスタの値一致による割込みが発生した場

合，T1RUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，T1RUN ビッ

トにより判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，T1RUN ビットは，

カウント停止制御状態の“0”を示します。タイマカウンタレジスタとタイマデータレジスタの値一致による割込みが発

生した場合も，T1RUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生したかは，

停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，T1RUN ビットのカウント停止制御状態“0”を確認した場合は，

T1STAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－38

8.2.34 タイマ E コントロールレジスタ 1（TMECON1）アドレス：0F365H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMECON1 TESTAT －－－－－ TETGEN TERUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMECON1 は，タイマ E を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TERUN（ビット 0） TERUN は，タイマ E の停止／開始を制御するビットです。

TERUN 説明


• TETGEN（ビット 1）

TETGEN は，タイマ E の外部入力によるカウント停止／開始を制御するビットです。

TETGEN 説明 0 外部入力によるカウント開始・停止を禁止します。（初期値） 1 外部入力によるカウント開始・停止を許可します。

• TESTAT（ビット 7）

TESTAT は，タイマ E の動作中／停止中を示すビットです。

TESTAT 説明 0 カウント停止中 1 カウント中

【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，TERUN ビットは，カウン


場合，TERUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，TERUNビットにより判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，TERUN ビットは，


生した場合も，TERUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生したかは，

停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，TERUN ビットのカウント停止制御状態“0”を確認した場合は，

TESTAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－39

8.2.35 タイマ F コントロールレジスタ 1（TMFCON1）アドレス：0F36BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMFCON1 TFSTAT －－－－－ TFTGEN TFRUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMFCON1 は，タイマ F を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TFRUN（ビット 0） TFRUN は，タイマ F のカウント停止／開始を制御するビットです。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

TFRUN の値に関係なくタイマ E のオーバフローによりタイマ F がカウントアップします。

TFRUN 説明 0 カウント停止 1 カウント開始

• TFTGEN（ビット 1）

TFTGEN は，タイマ F の外部入力によるカウント停止／開始を制御するビットです。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

TFTGEN 説明


• TFSTAT（ビット 7）

TFSTAT は，タイマ F の動作中／停止中を示すビットです。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，“0”が読み出されます。

TFSTAT 説明


【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，TFRUN ビットは，カウン


場合，TFRUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，TFRUNビットにより判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，TFRUN ビットは，


生した場合も，TFRUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生したかは，

停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，TFRUN ビットのカウント停止制御状態“0”を確認した場合は，

TFSTAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－40

8.2.36 タイマ G コントロールレジスタ 1（TMGCON1）アドレス：0F375H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMGCON1 TGSTAT －－－－－ TGTGEN TGRUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMGCON1 は，タイマ G を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TGRUN（ビット 0） TGRUN は，タイマ G の停止／開始を制御するビットです。

TGRUN 説明


• TGTGEN（ビット 1）

TGTGEN は，タイマ G の外部入力によるカウント停止／開始を制御するビットです。

TGTGEN 説明 0 外部入力によるカウント開始・停止を禁止します。（初期値） 1 外部入力によるカウント開始・停止を許可します。

• TGSTAT（ビット 7）

TGSTAT は，タイマ G の動作中／停止中を示すビットです。

TGSTAT 説明 0 カウント停止中 1 カウント中

【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，TGRUN ビットは，カウン


場合，TGRUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，TGRUNビットにより判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，TGRUNビットは，


生した場合も，TGRUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生したかは，

停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，TGRUN ビットのカウント停止制御状態“0”を確認した場合は，

TGSTAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－41

8.2.37 タイマ H コントロールレジスタ 1（TMHCON1）アドレス：0F37BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMHCON1 THSTAT －－－－－ THTGEN THRUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMHCON1 は，タイマ H を制御する特殊機能レジスタ（SFR）です。ビットの説明

• THRUN（ビット 0） THRUN は，タイマ H のカウント停止／開始を制御するビットです。 TMGCON0 の TGFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

THRUN の値に関係なくタイマ G のオーバフローによりタイマ H がカウントアップします。

THRUN 説明 0 カウント停止 1 カウント開始

• THTGEN（ビット 1）

THTGEN は，タイマ H の外部入力によるカウント停止／開始を制御するビットです。 TMGCON0 の TGFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

THTGEN 説明


• THSTAT（ビット 7）

THSTAT は，タイマ H の動作中／停止中を示すビットです。 TMGCON0 の TGFM16 を“1”にし 16 ビットタイマモードを選択している場合は，“0”が読み出されます。

THSTAT 説明


【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，THRUN ビットは，カウン


場合，THRUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，THRUNビットにより判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，THRUN ビットは，


生した場合も，THRUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生したかは，

停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，THRUN ビットのカウント停止制御状態“0”を確認した場合は，

THSTAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－42

8.2.38 タイマ I コントロールレジスタ 1（TMICON1）アドレス：0F385H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMICON1 TISTAT －－－－－ TITGEN TIRUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMICON1 は，タイマ I を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TIRUN（ビット 0） TIRUN は，タイマ I の停止／開始を制御するビットです。

TIRUN 説明


• TITGEN（ビット 1）

TITGEN は，タイマ I の外部入力によるカウント停止／開始を制御するビットです。

TITGEN 説明 0 外部入力によるカウント開始・停止を禁止します。（初期値） 1 外部入力によるカウント開始・停止を許可します。

• TISTAT（ビット 7）

TISTAT は，タイマ I の動作中／停止中を示すビットです。

TISTAT 説明 0 カウント停止中 1 カウント中

【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，TIRUN ビットは，カウント


合，TIRUNビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，TIRUN ビット

により判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，TIRUN ビットは，


生した場合も，TIRUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生したかは，

停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，TIRUN ビットのカウント停止制御状態“0”を確認した場合は，TISTATビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－43

8.2.39 タイマ J コントロールレジスタ 1（TMJCON1）アドレス：0F38BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMJCON1 TJSTAT －－－－－ TJTGEN TJRUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMJCON1 は，タイマ J を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TJRUN（ビット 0） TJRUN は，タイマ J のカウント停止／開始を制御するビットです。 TMICON0 の TIFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

TJRUN の値に関係なくタイマ I のオーバフローによりタイマ J がカウントアップします。

TJRUN 説明 0 カウント停止 1 カウント開始

• TJTGEN（ビット 1）

TJTGEN は，タイマ J の外部入力によるカウント停止／開始を制御するビットです。 TMICON0 の TIFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

TJTGEN 説明


• TJSTAT（ビット 7）

TJSTAT は，タイマ J の動作中／停止中を示すビットです。 TMICON0 の TIFM16 を“1”にし 16 ビットタイマモードを選択している場合は，“0”が読み出されます。

TJSTAT 説明


【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，TJRUN ビットは，カウント


合，TJRUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，TJRUN ビッ

トにより判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，TJRUN ビットは，


生した場合も，TJRUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生したかは，

停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，TJRUN ビットのカウント停止制御状態“0”を確認した場合は，

TJSTAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－44

8.2.40 タイマ K コントロールレジスタ 1（TMKCON1）アドレス：0F395H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMKCON1 TKSTAT －－－－－ TKTGEN TKRUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMKCON1 は，タイマ K を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TKRUN（ビット 0） TKRUN は，タイマ K の停止／開始を制御するビットです。

TKRUN 説明


• TKTGEN（ビット 1）

TKTGEN は，タイマ K の外部入力によるカウント停止／開始を制御するビットです。

TKTGEN 説明 0 外部入力によるカウント開始・停止を禁止します。（初期値） 1 外部入力によるカウント開始・停止を許可します。

• TKSTAT（ビット 7）

TKSTAT は，タイマ K の動作中／停止中を示すビットです。

TKSTAT 説明 0 カウント停止中 1 カウント中

【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，TKRUN ビットは，カウン


場合，TKRUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，TKRUNビットにより判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，TKRUN ビットは，


生した場合も，TKRUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生したかは，

停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，TKRUN ビットのカウント停止制御状態“0”を確認した場合は，

TKSTAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－45

8.2.41 タイマ L コントロールレジスタ 1（TMLCON1）アドレス：0F39BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMLCON1 TLSTAT －－－－－ TLTGEN TLRUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMLCON1 は，タイマ L を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TLRUN（ビット 0） TLRUN は，タイマ L のカウント停止／開始を制御するビットです。 TMKCON0 の TKFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

TLRUN の値に関係なくタイマ K のオーバフローによりタイマ L がカウントアップします。

TLRUN 説明 0 カウント停止 1 カウント開始

• TLTGEN（ビット 1）

TLTGEN は，タイマ L の外部入力によるカウント停止／開始を制御するビットです。 TMKCON0 の TKFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

TLTGEN 説明


• TLSTAT（ビット 7）

TLSTAT は，タイマ L の動作中／停止中を示すビットです。 TMKCON0 の TKFM16 を“1”にし 16 ビットタイマモードを選択している場合は，“0”が読み出されます。

TLSTAT 説明


【注意】連続モードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合，TLRUNビットは，カウント


合，TLRUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを，TLRUN ビッ

トにより判定することができます。ワンショットモードの場合，外部入力によってタイマのカウントが停止し，割込みが発生した場合は，TLRUN ビットは，


生した場合も，TLRUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生したかは，

停止したタイマカウンタレジスタ，およびタイマデータレジスタの値により判定してください。外部入力によってタイマのカウントが停止し，TLRUN ビットのカウント停止制御状態“0”を確認した場合は，

TLSTAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL620Q130 8－46

8.2.42 タイマ 0 コントロールレジスタ 2（TM0CON2）アドレス：0F356H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TM0CON2 T0OST － T0TRM1 T0TRM0 －－ T0ST1 T0ST0 R/W R/W － R/W R/W －－ R/W R/W


• T0ST1，T0ST0（ビット 1～0） T0ST1，T0ST0 は，タイマ 0 のカウンタの外部入力によるカウンタ動作を選択するビットです。

T0ST1 T0ST0 説明

外部入力によるカウンタ動作 0 0 動作しない（初期値） 0 1 カウント開始 1 0 カウント停止 1 1 カウント開始／停止

• T0TRM1，T0TRM0（ビット 5～4）

T0TRM1，T0TRM0 は，タイマ 0 のカウント開始と停止モードを選択するビットです。外部入力開始，外部入力停止選択時のみ有効です。外部入力により，タイマカウントを停止した場合，割込み

が発生します。

T0TRM1 T0TRM0 説明

立ち上がりエッジ立ち下がりエッジ 0 0 開始／停止（初期値） ― 0 1 停止開始 1 0 開始停止 1 1 ― 開始／停止

• T0OST（ビット 7）

T0OST は，タイマ 0 の動作モードを選択するビットです。 T0OST を“0”に設定すると，連続モード，T0OST を“1”に設定すると，ワンショットモードが使用できます。

T0OST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL620Q130 8－47

8.2.43 タイマ 1 コントロールレジスタ 2（TM1CON2）アドレス：0F35CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TM1CON2 T1OST － T1TRM1 T1TRM0 －－ T1ST1 T1ST0 R/W R/W － R/W R/W －－ R/W R/W


• T1ST1，T1ST0（ビット 1～0） T1ST1，T1ST0 は，タイマ 1 のカウンタの外部入力によるカウンタ動作を選択するビットです。 TM0CON0 の T0FM16 を“1”にし 16 ビットタイマモードを選択している場合は，T1ST1，T1ST0 の値は無効となります。

T1ST1 T1ST0 説明


• T1TRM1，T1TRM0（ビット 5～4）

T1TRM1，T1TRM0 は，タイマ 1 のカウント開始と停止モードを選択するビットです。外部入力開始モード，外部入力停止モード選択時のみ有効です。外部入力により，タイマカウントを停止した

場合，割込みが発生します。 TM0CON0 の T0FM16 を“1”にし 16 ビットタイマモードを選択している場合は，T1TRM1，T1TRM0 の値は無

効となります。

T1TRM1 T1TRM0 説明


• T1OST（ビット 7）

T1OST は，タイマ 1 の動作モードを選択するビットです。 T1OST を“0”に設定すると，連続モード，T1OST を“1”に設定すると，ワンショットモードが使用できます。 TM0CON0 の T0FM16 を“1”にし 16 ビットタイマモードを選択している場合は，T1OST の値は無効となります。

T1OST 説明

0 連続モード（初期値） 1 ワンショットモード


FJUL620Q130 8－48

8.2.44 タイマ E コントロールレジスタ 2（TMECON2）アドレス：0F366H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMECON2 TEOST － TETRM1 TETRM0 －－ TEST1 TEST0 R/W R/W － R/W R/W －－ R/W R/W


• TEST1，TEST0（ビット 1～0） TEST1，TEST0 は，タイマ E のカウンタの外部入力によるカウンタ動作を選択するビットです。

TEST1 TEST0 説明


• TETRM1，TETRM0（ビット 5～4）

TETRM1，TETRM0 は，タイマ E のカウント開始と停止モードを選択するビットです。外部入力開始モード，外部入力停止モード選択時のみ有効です。外部入力により，タイマカウントを停止した

場合，割込みが発生します。

TETRM1 TETRM0 説明


• TEOST（ビット 7）

TEOST は，タイマ E の動作モードを選択するビットです。 TEOST を“0”に設定すると，連続モード，TEOST を“1”に設定すると，ワンショットモードが使用できます。

TEOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL620Q130 8－49

8.2.45 タイマ F コントロールレジスタ 2（TMFCON2）アドレス：0F36CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMFCON2 TFOST TFNEG TFTRM1 TFTRM0 －－ TFST1 TFST0 R/W R/W R/W R/W R/W －－ R/W R/W


• TFST1，TFST0（ビット 1～0） TFST1，TFST0 は，タイマ F のカウンタの外部入力によるカウンタ動作を選択するビットです。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TFST1，TFST0 の値は無効となります。

TFST1 TFST0 説明


• TFTRM1，TFTRM0（ビット 5～4）

TFTRM1，TFTRM0 は，タイマ F のカウント開始と停止モードを選択するビットです。外部入力開始モード，外部入力停止モード選択時のみ有効です。外部入力により，タイマカウントを停止した

場合，割込みが発生します。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TFTRM1，TFTRM0 の値は無


TFTRM1 TFTRM0 説明


• TFNEG（ビット 6）

TFNEGは，TMFOUT の出力論理を選択するビットです。正論理時はTMFOUT 出力の初期値が“0”，負論理

時は“1”となります。

TFNEG 説明 0 正論理（初期値） 1 負論理


FJUL620Q130 8－50

• TFOST（ビット 7） TFOST は，タイマ F の動作モードを選択するビットです。 TFOST を“0”に設定すると，連続モード，TFOST を“1”に設定すると，ワンショットモードが使用できます。 TMECON0のTEFM16を“1”にし 16ビットタイマモードを選択している場合は，TFOSTの値は無効となります。

TFOST 説明



FJUL620Q130 8－51

8.2.46 タイマ G コントロールレジスタ 2（TMGCON2）アドレス：0F376H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMGCON2 TGOST － TGTRM1 TGTRM0 －－ TGST1 TGST0 R/W R/W － R/W R/W －－ R/W R/W


• TGST1，TGST0（ビット 1～0） TGST1，TGST0 は，タイマ G のカウンタの外部入力によるカウンタ動作を選択するビットです。

TGST1 TGST0 説明


• TGTRM1，TGTRM0（ビット 5～4）

TGTRM1，TGTRM0 は，タイマ G のカウント開始と停止モードを選択するビットです。外部入力開始モード，外部入力停止モード選択時のみ有効です。外部入力により，タイマカウントを停止した


TGTRM1 TGTRM0 説明


• TGOST（ビット 7）

TGOST は，タイマ G の動作モードを選択するビットです。 TGOST を“0”に設定すると，連続モード，TGOST を“1”に設定すると，ワンショットモードが使用できます。

TGOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL620Q130 8－52

8.2.47 タイマ H コントロールレジスタ 2（TMHCON2）アドレス：0F37CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMHCON2 THOST － THTRM1 THTRM0 －－ THST1 THST0 R/W R/W － R/W R/W －－ R/W R/W


• THST1，THST0（ビット 1～0） THST1，THST0 は，タイマ H のカウンタの外部入力によるカウンタ動作を選択するビットです。 TMGCON0 の TGFM16 を“1”にし 16 ビットタイマモードを選択している場合は，THST1，THST0 の値は無効となります。

THST1 THST0 説明


• THTRM1，THTRM0（ビット 5～4）

THTRM1，THTRM0 は，タイマ H のカウント開始と停止モードを選択するビットです。外部入力開始モード，外部入力停止モード選択時のみ有効です。外部入力により，タイマカウントを停止した

場合，割込みが発生します。 TMGCON0 の TGFM16 を“1”にし 16 ビットタイマモードを選択している場合は，THTRM1，THTRM0 の値は


THTRM1 THTRM0 説明


• THOST（ビット 7）

THOST は，タイマ H の動作モードを選択するビットです。 THOST を“0”に設定すると，連続モード，THOST を“1”に設定すると，ワンショットモードが使用できます。 TMGCON0 の TGFM16 を“1”にし 16 ビットタイマモードを選択している場合は，THOST の値は無効となりま

す。

THOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL620Q130 8－53

8.2.48 タイマ I コントロールレジスタ 2（TMICON2）アドレス：0F386H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMICON2 TIOST － TITRM1 TITRM0 －－ TIST1 TIST0 R/W R/W － R/W R/W －－ R/W R/W


• TIST1，TIST0（ビット 1～0） TIST1，TIST0 は，タイマ I のカウンタの外部入力によるカウンタ動作を選択するビットです。

TIST1 TIST0 説明


• TITRM1，TITRM0（ビット 5～4）

TITRM1，TITRM0 は，タイマ I のカウント開始と停止モードを選択するビットです。外部入力開始モード，外部入力停止モード選択時のみ有効です。外部入力により，タイマカウントを停止した


TITRM1 TITRM0 説明


• TIOST（ビット 7）

TIOST は，タイマ I の動作モードを選択するビットです。 TIOST を“0”に設定すると，連続モード，TIOST を“1”に設定すると，ワンショットモードが使用できます。

TIOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL620Q130 8－54

8.2.49 タイマ J コントロールレジスタ 2（TMJCON2）アドレス：0F38CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMJCON2 TJOST TJNEG TJTRM1 TJTRM0 －－ TJST1 TJST0 R/W R/W R/W R/W R/W －－ R/W R/W


• TJST1，TJST0（ビット 1～0） TJST1，TJST0 は，タイマ J のカウンタの外部入力によるカウンタ動作を選択するビットです。 TMICON0 の TIFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TJST1，TJST0 の値は無効となります。

TJST1 TJST0 説明


• TJTRM1，TJTRM0（ビット 5～4）

TJTRM1，TJTRM0 は，タイマ J のカウントス開始と停止モードを選択するビットです。外部入力開始モード，外部入力停止モード選択時のみ有効です。外部入力により，タイマカウントを停止した

場合，割込みが発生します。 TMICON0 の TIFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TJTRM1，TJTRM0 の値は無効

となります。

TJTRM1 TJTRM0 説明


• TJNEG（ビット 6）

TJNEG は，TMJOUT の出力論理を選択するビットです。正論理時は TMJOUT 出力の初期値が“0”，負論理

時は“1”となります。

TJNEG 説明 0 正論理（初期値） 1 負論理


FJUL620Q130 8－55

• TJOST（ビット 7） TJOST は，タイマ J の動作モードを選択するビットです。 TJOST を“0”に設定すると，連続モード，TJOST を“1”に設定すると，ワンショットモードが使用できます。 TMICON0 の TIFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TJOST の値は無効となります。

TJOST 説明



FJUL620Q130 8－56

8.2.50 タイマ K コントロールレジスタ 2（TMKCON2）アドレス：0F396H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMKCON2 TKOST － TKTRM1 TKTRM0 －－ TKST1 TKST0 R/W R/W － R/W R/W －－ R/W R/W


• TKST1，TKST0（ビット 1～0） TKST1，TKST0 は，タイマ K のカウンタの外部入力によるカウンタ動作を選択するビットです。

TKST1 TKST0 説明


• TKTRM1，TKTRM0（ビット 5～4）

TKTRM1，TKTRM0 は，タイマ K のカウント開始と停止モードを選択するビットです。外部入力開始モード，外部入力停止モード選択時のみ有効です。外部入力により，タイマカウントを停止した


TKTRM1 TKTRM0 説明


• TKOST（ビット 7）

TKOST は，タイマ K の動作モードを選択するビットです。 TKOST を“0”に設定すると，連続モード，TKOST を“1”に設定すると，ワンショットモードが使用できます。

TKOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL620Q130 8－57

8.2.51 タイマ L コントロールレジスタ 2（TMLCON2）アドレス：0F39CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMLCON2 TLOST － TLTRM1 TLTRM0 －－ TLST1 TLST0 R/W R/W － R/W R/W －－ R/W R/W


• TLST1，TLST0（ビット 1～0） TLST1，TLST0 は，タイマ L のカウンタの外部入力によるカウンタ動作を選択するビットです。 TMKCON0の TKFM16を“1”にし 16ビットタイマモードを選択している場合は，TLST1，TLST0の値は無効となります。

TLST1 TLST0 説明


• TLTRM1，TLTRM0（ビット 5～4）

TLTRM1，TLTRM0 は，タイマ L のカウント開始と停止モードを選択するビットです。外部入力開始モード，外部入力停止モード選択時のみ有効です。外部入力により，タイマカウントを停止した

場合，割込みが発生します。 TMKCON0の TKFM16を“1”にし 16ビットタイマモードを選択している場合は，TLTRM1，TLTRM0の値は無


TLTRM1 TLTRM0 説明


• TLOST（ビット 7）

TLOST は，タイマ L の動作モードを選択するビットです。 TLOST を“0”に設定すると，連続モード，TLOST を“1”に設定すると，ワンショットモードが使用できます。 TMKCON0のTKFM16を“1”にし16ビットタイマモードを選択している場合は，TLOSTの値は無効となります。

TLOST 説明



FJUL620Q130 8－58

8.2.52 タイマ 0 コントロールレジスタ 3（TM0CON3）アドレス：0F357H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TM0CON3 －－－－ T0STSS T0STS2 T0STS1 T0STS0 R/W －－－－ R/W R/W R/W R/W


• T0STSS，T0STS2，T0STS1，T0STS0（ビット 3～0） T0STSS，T0STS2，T0STS1，T0STS0 は，タイマ 0 の外部入力端子を選択するビットです。ポート A，B の端子

を選択する場合は，ポート A，B モードレジスタ 0，1（PnMOD0，PnMOD1）で一次機能を選択し，ポート A，Bディレクションレジスタ（PnDIR）で該当する端子を入力モードに設定してください。

（n=A，B）

T0STS2 T0STS1 T0STS0 説明

T0STSS=“0”の時（初期値） T0STSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－59

8.2.53 タイマ 1 コントロールレジスタ 3（TM1CON3）アドレス：0F35DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TM1CON3 －－－－ T1STSS T1STS2 T1STS1 T1STS0 R/W －－－－ R/W R/W R/W R/W


• T1STSS，T1STS2，T1STS1，T1STS0（ビット 3～0） T1STSS，T1STS2，T1STS1，T1STS0 は，タイマ 1 の外部入力端子を選択するビットです。ポート A，B の端子


（n=A，B） TM0CON0 の T0FM16 を“1”にし 16 ビットタイマモードを選択している場合は，T1STSS，T1STS2，T1STS1， T1STS0 の値は無効となります。

T1STS2 T1STS1 T1STS0 説明

T1STSS=“0”の時（初期値） T1STSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－60

8.2.54 タイマ E コントロールレジスタ 3（TMECON3）アドレス：0F367H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMECON3 －－－－ TESTSS TESTS2 TESTS1 TESTS0 R/W －－－－ R/W R/W R/W R/W


• TESTSS，TESTS2，TESTS1，TESTS0（ビット 3～0） TESTSS，TESTS2，TESTS1，TESTS0は，タイマEの外部入力端子を選択するビットです。ポートA，B の端子


（n=A，B）

TESTS2 TESTS1 TESTS0 説明

TESTSS=“0”の時（初期値） TESTSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－61

8.2.55 タイマ F コントロールレジスタ 3（TMFCON3）アドレス：0F36DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMFCON3 －－－－ TFSTSS TFSTS2 TFSTS1 TFSTS0 R/W －－－－ R/W R/W R/W R/W


• TFSTSS，TFSTS2，TFSTS1，TFSTS0（ビット 3～0） TFSTSS，TFSTS2，TFSTS1，TFSTS0 は，タイマ F の外部入力端子を選択するビットです。ポート A，B の端子


（n=A，B） TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TFSTSS，TFSTS2，TFSTS1， TFSTS0 の値は無効となります。

TFSTS2 TFSTS1 TFSTS0 説明

TFSTSS=“0”の時（初期値） TFSTSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－62

8.2.56 タイマ G コントロールレジスタ 3（TMGCON3）アドレス：0F377H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMGCON3 －－－－ TGSTSS TGSTS2 TGSTS1 TGSTS0 R/W －－－－ R/W R/W R/W R/W


• TGSTSS，TGSTS2，TGSTS1，TGSTS0（ビット 3～0） TGSTSS，TGSTS2，TGSTS1，TGSTS0 は，タイマ G の外部入力端子を選択するビットです。ポート A，B の端

子を選択する場合は，ポートA，Bモードレジスタ 0，1（PnMOD0，PnMOD1）で一次機能を選択し，ポートA，Bディレクションレジスタ（PnDIR）で該当する端子を入力モードに設定してください。

（n=A，B）

TGSTS2 TGSTS1 TGSTS0 説明

TGSTSS=“0”の時（初期値） TGSTSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－63

8.2.57 タイマ H コントロールレジスタ 3（TMHCON3）アドレス：0F37DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMHCON3 －－－－ THSTSS THSTS2 THSTS1 THSTS0 R/W －－－－ R/W R/W R/W R/W


• THSTSS，THSTS2，THSTS1，THSTS0（ビット 3～0） THSTSS，THSTS2，THSTS1，THSTS0 は，タイマ H の外部入力端子を選択するビットです。ポート A，B の端

子を選択する場合は，ポートA，Bモードレジスタ 0，1（PnMOD0，PnMOD1）で一次機能を選択し，ポートA，Bディレクションレジスタ（PnDIR）で該当する端子を入力モードに設定してください。（n=A，B） TMGCON0のTGFM16を“1”にし 16ビットタイマモードを選択している場合は，THSTSS，THSTS2，THSTS1，THSTS0 の値は無効となります。

THSTS2 THSTS1 THSTS0 説明

THSTSS=“0”の時（初期値） THSTSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－64

8.2.58 タイマ I コントロールレジスタ 3（TMICON3）アドレス：0F387H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMICON3 －－－－ TISTSS TISTS2 TISTS1 TISTS0 R/W －－－－ R/W R/W R/W R/W


• TISTSS，TISTS2，TISTS1，TISTS0（ビット 3～0） TISTSS，TISTS2，TISTS1，TISTS0 は，タイマ I の外部入力端子を選択するビットです。ポート A，B の端子を

選択する場合は，ポートA，Bモードレジスタ 0，1（PnMOD0，PnMOD1）で一次機能を選択し，ポートA，B ディ

レクションレジスタ（PnDIR）で該当する端子を入力モードに設定してください。（n=A，B）

TISTS2 TISTS1 TISTS0 説明

TISTSS=“0”の時（初期値） TISTSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－65

8.2.59 タイマ J コントロールレジスタ 3（TMJCON3）アドレス：0F38DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMJCON3 －－－－ TJSTSS TJSTS2 TJSTS1 TJSTS0 R/W －－－－ R/W R/W R/W R/W


• TJSTSS，TJSTS2，TJSTS1，TJSTS0（ビット 3～0） TJSTSS，TJSTS2，TJSTS1，TJSTS0 は，タイマ J の外部入力端子を選択するビットです。ポート A，B の端子を

選択する場合は，ポートA，Bモードレジスタ 0，1（PnMOD0，PnMOD1）で一次機能を選択し，ポートA，B ディ

レクションレジスタ（PnDIR）で該当する端子を入力モードに設定してください。（n=A，B）

TMICON0 の TIFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TJSTSS，TJSTS2，TJSTS1， TJSTS0 の値は無効となります。

TJSTS2 TJSTS1 TJSTS0 説明

TJSTSS=“0”の時（初期値） TJSTSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－66

8.2.60 タイマ K コントロールレジスタ 3（TMKCON3）アドレス：0F397H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMKCON3 －－－－ TKSTSS TKSTS2 TKSTS1 TKSTS0 R/W －－－－ R/W R/W R/W R/W


• TKSTSS，TKSTS2，TKSTS1，TKSTS0（ビット 3～0） TKSTSS，TKSTS2，TKSTS1，TKSTS0 は，タイマ K の外部入力端子を選択するビットです。ポート A，B の端

子を選択する場合は，ポートA，Bモードレジスタ 0，1（PnMOD0，PnMOD1）で一次機能を選択し，ポートA，Bディレクションレジスタ（PnDIR）で該当する端子を入力モードに設定してください。

（n=A，B）

TKSTS2 TKSTS1 TKSTS0 説明

TKSTSS=“0”の時（初期値） TKSTSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 TMISTAT PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－67

8.2.61 タイマ L コントロールレジスタ 3（TMLCON3）アドレス：0F39DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMLCON3 －－－－ TLSTSS TLSTS2 TLSTS1 TLSTS0 R/W －－－－ R/W R/W R/W R/W


• TLSTSS，TLSTS2，TLSTS1，TLSTS0（ビット 3～0） TLSTSS，TLSTS2，TLSTS1，TLSTS0 は，タイマLの外部入力端子を選択するビットです。ポート A，B の端子


（n=A，B） TMKCON0のTKFM16を“1”にし 16ビットタイマモードを選択している場合は，TLSTSS，TLSTS2，TLSTS1， TLSTS0 の値は無効となります。

TLSTS2 TLSTS1 TLSTS0 説明

TLSTSS=“0”の時（初期値） TLSTSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 TMISTAT PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL620Q130 8－68

8.3 動作説明

8.3.1 タイマカウンタ（TMnC）の動作（n=0，1，E，F，G，H，I，J，K，L）タイマカウンタ（TMnC）は，タイマ nコントロールレジスタ 1（TMnCON1）の TnRUN ビットを“1”にすると，タイマ n コントロ

ールレジスタ 0（TMnCON0）で選択されているタイマクロック（TnCK）の 1回目の立ち下がりエッジで動作状態（TnSTATが“1”）となり，2 回目の立ち下がりエッジでアップカウントを開始します。 TMnC のカウント値とタイマ n データレジスタ（TMnD）の値が一致すると，次のタイマクロックの立ち下がりエッジでタイマ

n 割込み（TMnINT）を発生し，同時に TMnC は“00H”にリセットされ，アップカウントを継続します。また，TnRUN ビットを”0”にすると，TMnC は，タイマクロック（TnCK）の立ち下がり 1 カウント後にアップカウントを停止し

ます。TMnC の停止は，タイマ n コントロールレジスタ 1（TMnCON1）の TnSTAT ビットが“0”になることで確認してくださ

い。再び TnRUN ビットを“1”にすると，TMnC は停止していた値からアップカウントを再開します。TMnC を“00H”に初

期化する場合は，TMnC に書き込み動作を行ってください。タイマ割込み周期（TTMI）は以下の式で表わされます。

TTMI = TMnD + 1

（n=0，1，E，F，G，H，I，J，K，L） TnCK（Hz）

TMnD：タイマ n データレジスタ（TMnD）設定値（01H～0FFH） TnCK：タイマ n コントロールレジスタ 0（TMnCON0）により選択されたクロック周波数

TnRUNビットを“1”にセットした後，タイマクロックに同期してカウントを開始しますので，最初のタイマ割込みまでには最

大 1 クロックの誤差が生じます。2 回目以降のタイマ割込み周期は一定です。図 8-2 に，タイマ n の連続モード動作タイミングを示します。タイマアウト（TMnOUT，n=F，J）は，タイマカウント値（TMmC，TMnC，｛m，n｝=｛E，F｝，｛I，J｝）とタイマデータレジスタ

の値（TMmD，TMnD，｛m，n｝=｛E，F｝，｛I，J｝）が一致する毎に出力が反転します。このタイマアウトは，ポートAの 4 次

機能として外部に出力が可能です。タイマアウトは，システムリセット時およびタイマカウント停止時に“0”になります。図 8-2 に，タイマ n（n=0，1，E，F，G，H，I，J，K，L）の連続モード動作タイミングを示します。

図 8-2 連続モード動作タイミング

【注意】 TnRUN ビットに“0”を書き込んでも，次のタイマクロックの立ち下がりエッジまで（タイマ n 状態フラグ（TnSTAT）が“1”

の状態）は，カウント動作を継続しますので，タイマ n 割込み（TMnINT）が発生する可能性があります。タイマ停止中に TnRUN ビットを“1”にセットしてから TnSTAT が“1”になるまでは外部入力停止は無効となります。ま

た，タイマ動作中に TnRUN ビットを“0”にしてから TnSTAT が“0”になるまでは外部入力開始は無効になります。

TMnC XX 00

88 TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

TnRUN

01 02 87 88 00 87 88 02 01

88 88

（n=0，1，E，F，G，H，I，J，K，L） TTMI

00 01

TTMI

TMmOUT （m=F，J）


FJUL620Q130 8－69

図 8-3 に，タイマ n（n=0，1，E，F，G，H，I，J，K，L）のワンショットモード動作タイミングを示します。タイマアウト（TMmOUT，m=F，J）は，TmRUN を 1 にしてスタートすると，TmNEG で設定した出力論理で決まる初期値

の反転値が出力されます。TMmC のカウント値とタイマ m データレジスタ（TMmD）の値が一致する毎に TMmOUT 出

力は初期値に戻ります。

図 8-3 ワンショットモード動作タイミング

TMnC XX 00

88 TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

TnRUN

01 02 87 88 00

88 88

TTMI

01

TMmOUT （m=F，J）

（n=0，1，E，F，G，H，I，J，K，L）


FJUL620Q130 8－70

8.3.2 外部入力によるタイマのスタート，ストップ動作タイマ n コントロールレジスタ 2（TMnCON2），タイマ n コントロールレジスタ 3（TMnCON3）で外部入力による制御を設

定し，タイマ n コントロールレジスタ 1（TMnCON1）の TnTGEN ビットを“1”にセットすると，外部入力によるタイマスター

ト・ストップが許可されます。外部入力は，タイマクロック（TnCK）でサンプリングされますので，入力パルスの幅をサンプ

リングクロックの 3 クロック以上にしてください。1 クロック以下のパルスはノイズとして除去されます。

8.3.3 外部入力によるタイマ動作タイマ n コントロールレジスタ 2（TMnCON2）およびタイマ n コントロールレジスタ 3（TMnCON3）で外部入力による制御

を設定し，タイマ nコントロールレジスタ 1（TMnCON1）のTnTGENビットを“1”にセットすると，外部入力によるタイマスタ

ート・ストップが許可されます。この状態で，外部入力の立ち上がり，もしくは立ち下りが発生すると，タイマ n コントロールレジスタ 1（TMnCON1）のTnRUNビットがハードウェアにより“1”にセットされます。タイマ nコントロールレジスタ 0（TMnCON0）の TnCS ビットで選

択されているタイマクロック（TnCK）の 1回目の立ち下がりエッジで動作状態（TnSTAT が“1”）となり，2回目の立ち下が

りエッジでアップカウントを開始します。 TMnC のカウント値とタイマデータレジスタ（TMnD）の値が一致すると，次のタイマクロックの立ち下がりエッジでタイマ

割込み（TMnINT）を発生し，同時に TMnC は“00H”にリセットされ，アップカウントを継続します。外部入力によるタイマ

停止を選択した場合は，タイマ nコントロールレジスタ 2（TMnCON2）で選択された外部入力の立ち上がり，もしくは立ち

下がりエッジが発生すると，次のタイマクロックの立ち下がりエッジでタイマ割込み（TMnINT）を発生し，TMnC のカウン

トを停止します。図 8-4 に外部入力を使用する場合の連続モード動作タイミングを示します。

（a）立ち上がりエッジカウント開始，立ち下がりエッジカウント停止選択時

TnCK

外部入力端子

サンプリングクロック

ノイズ除去後の波形 TMn は外部入力を受付

TnRUN

TMnC

TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

外部入力

TTMI

XX 00

88

01 02 87 88 00 5F 60 62 01

88 88

61

（n=0，1，E，F，G，H，I，J，K，L）


FJUL620Q130 8－71

（b）立ち下がりエッジカウント開始，立ち下がりエッジカウント停止選択時

（c）立ち上がりエッジカウント開始，ソフトウェアによるカウント停止選択時

図 8-4 外部入力を使用する場合の連続モード動作タイミング【注意】 TnRUN ビットに“0”を書き込んでも，次のタイマクロックの立ち下がりエッジまで（タイマ状態フラグ TnSTAT が“1”の

状態）は，カウント動作を継続しますので，タイマ割込み（TMnINT）が発生する可能性があります。

TnRUN

TMnC

TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

外部入力

TTMI

XX 00

88

01 02 87 88 00 5F 60 62 01

88 88

61

SYSTEMCLK

（n=0，1，E，F，G，H，I，J，K，L）

TnRUN

TMnC

TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

外部入力

TTMI

XX 00

88

01 02 87 88 00 5F 60 62 01

88 88

61 62

（n=0，1，E，F，G，H，I，J，K，L）


FJUL620Q130 8－72

8.4 タイマの制限事項について

8.4.1 制限事項 1

8 ビットタイマを 2 チャネル使用した 16 ビットタイマモードを使用する場合，下位 8 ビットのタイマデータレジスタ

（TMnD，n=0，E，G，I，K）への“0FEH”の設定は禁止です。“0FEH”以外の値（“00H～0FDH”，もしくは“0FFH”）を設定してください。上位 8 ビットのタイマデータレジスタ（TMmD，m=1，F，H，J，L）の設定値に制限はありません。下位 8 ビットのタイマデータレジスタ（TMnD，n=0，E，G，I，K）に“0FEH”を設定した場合，一度目の割込み周期

は正常に動作しますが，二度目以降の割込み周期はタイマカウンタが“0000H”に初期化されず“0100H”からカウ

ントアップするため，タイマクロック 256 クロック分短い周期となります。

8.4.2 制限事項 2

8ビットタイマを 2チャネル使用した 16ビットタイマモードを使用する場合，ソフトウェアにてタイマを強制的に停止

した後，もしくはワンショットモードでタイマが自動停止した後に再度タイマを開始する際は，タイマカウンタレジス

タ（TMmC，TMnC，｛m，n｝=｛0，1｝，｛E，F｝，｛G，H｝，｛I，J｝，｛K，L｝）の値が“0000H”の場合であっても必ず上

位 8ビット，もしくは下位 8 ビットのタイマカウンタレジスタに書き込みを行いタイマカウンタレジスタを“0000H”に初

期化してください。下位 8 ビットのタイマカウンタレジスタ（TMnC，n=0，E，G，I，K），もしくは上位 8 ビットタイマカ

ウンタレジスタ（TMmC，m=1，F，H，J，L）のどちらか片方に書き込むと，両方のタイマカウンタレジスタが初期化

されます。タイマカウンタレジスタを初期化しなかった場合，再開後の一度目の割込み周期が正常な周期にならない場合

があります。

8.4.3 対策

制限事項 1，2 を回避するためのソフトウェア対策例を以下に示します。タイマ 0，タイマ 1 を使用した 16 ビットタイマモードの場合の対策例です。

if ( TM0D == 0xfe ) TM0D = 0xfd ; // タイマデータレジスタの設定値確認と変更（制限事項 1 の対策） TM0C = 0x00; // タイマカウンタレジスタの初期化（制限事項 2 の対策） T0RUN = 1; // タイマカウント開始

下位 8 ビットのタイマデータレジスタ（TM0D）の設定値を確認し 0FEH の場合は 0FDH に変更し，さらにタイマカ

ウンタレジスタ（TM1C，TM0C）を初期化した後に，タイマのカウントを開始します。

第 9 章ウォッチドッグタイマ

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 9 章ウォッチドッグタイマ

FJUL620Q130 9－1

9. ウォッチドッグタイマ

9.1 概要

本LSIは，MCUの不定状態を検出し，不定状態から復帰するために，システムリセットモードから無条件で動作する（フ

リーラン動作）ウォッチドッグタイマ（WDT）を内蔵しています。 WDT のオーバフロー周期内に WDT カウンタをクリアできず WDT カウンタがオーバフローすると WDT 割込み（ノンマ

スカブル割込み）を要求します。さらに二度目のオーバフローにより WDT リセット信号を発生し，システムリセットモード

に移行します。割込みについては「第 5 章割込み」，WDT リセットについては「第 3 章リセット」を参照してください。

9.1.1 特長フリーラン動作（停止できません）ソフトウェアにより 4 種類（125ms，500ms，2s，8s）のオーバフロー周期が選択可能一度目のオーバフローによりノンマスカブル割込み要求を発生二度目のオーバフローにより WDT リセットを発生

9.1.2 構成図 9 - 1 にウォッチドッグタイマの構成を示します。

WDTCON ：ウォッチドッグタイマコントロールレジスタ WDTMOD ：ウォッチドッグタイマモードレジスタ

図 9-1 ウォッチドッグタイマの構成

データバス

WDP D Q

R

QN

“5AH” 検出

“0A5H” 検出

WDT カウンタ R

リセット割込み制御

WDT リセット WDTINT ノンマスカブル割込み

RESET_N システムリセット

低速側タイムベースカウンタ T256HZ

WDTCON Write

WDT オーバフロー

WDTMOD

WDTCON


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アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F00EH ウォッチドッグタイマコントロールレジスタ WDTCON － R/W 8 00H 0F00FH ウォッチドッグタイマモードレジスタ WDTMOD － R/W 8 02H


FJUL620Q130 9－3

9.2.2 ウォッチドッグタイマコントロールレジスタ（WDTCON）アドレス：0F00EH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 WDTCON d7 d6 d5 d4 d3 d2 d1 WDP/d0 R/W W W W W W W W R/W

初期値 0 0 0 0 0 0 0 0 WDTCON は，WDT カウンタをクリアするための特殊機能レジスタ（SFR）です。 WDTCON を読み出すとビット 0 には内部ポインタ（WDP）の値が読み出されます。ビットの説明

• WDP/d0（ビット 0）内部ポインタ（WDP）の値が読み出されます。WDPは，システムリセット時およびWDTカウンタのオーバフロー時

に“0”にリセットされ，WDTCON に書き込み動作を行うたびに反転します。

• d7～d0（ビット 7～0） WDT カウンタをクリアするためにデータを書き込みます。内部ポインタ（WDP）が“0”の状態で“5AH”を書き込み，

次に WDP が“1”の状態で“0A5H”を書き込むことで WDT カウンタをクリアすることができます。【注意】・WDT カウンタの一度目のオーバフローにより WDT 割込み（WDTINT）が発生した際に，WDT カウンタおよび内部

ポインタ（WDP）は，低速クロックの半クロック間（約15.26us）初期化されます。このため，この間のWDTCONへの書

き込みは無効となり，WDP も反転しません。WDT 割込み発生時にシステムクロックが高速クロックの状態で WDT ク

リア処理を行う際は，WDTCONへの書き込みによってWDPが反転することを確認し，WDTCONへ正常に書き込ま

れたことを確認してください。「9.3.1 ウォッチドッグタイマを使用しない場合の処理例」にプログラム記載例を示しま

す。


FJUL620Q130 9－4

9.2.3 ウォッチドッグタイマモードレジスタ（WDTMOD）アドレス：0F00FH アクセス：R/W アクセスサイズ：8 ビット初期値：02H

7 6 5 4 3 2 1 0 WDTMOD －－－－－－ WDT1 WDT0 R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 1 0 WDTMOD は，WDT カウンタのオーバフロー周期を設定する特殊機能レジスタ（SFR）です。ビットの説明

• WDT1～0（ビット 1～0）ウォッチドッグタイマのオーバフロー周期を選択します。 WDT1, WDT0 は，WDT カウンタのオーバフロー周期（TWOV）を設定するビットです。125ms，500ms，2s，8s の 4種類が選択できます。

WDT1 WDT0 説明

0 0 125ms 0 1 500ms 1 0 2s（初期値） 1 1 8s

【注意】

オーバフロー周期を変更する前に WDT カウンタをクリアしてください。


FJUL620Q130 9－5

9.3 動作説明

WDT カウンタは，システムリセット解除後，低速クロック（LSCLK）が発振を開始すると，低速側タイムベースカウンタの

T256HZ 信号を使ってカウントアップを開始します。内部ポインタ（WDP）が“0”の状態で“5AH”を書き込み，次にWDPが“1”の状態で“0A5H”を書き込むことでWDTカウ

ンタをクリアすることができます。 WDP は，システムリセット時および WDT カウンタのオーバフロー時に“0”にリセットされ，WDTCON に書き込み動作を

行うたびに反転します。 WDT カウンタのオーバフロー周期（TWOV）内に WDT カウンタをクリアできなかった場合は，ノンマスカブルのウォッチド

ッグタイマ割込み（WDTINT）が発生します。ウォッチドッグタイマ割込み後のソフトウェア処理によっても WDT カウンタ

がクリアされずに再度オーバフローすると WDT リセットが発生し，システムリセットモードに移行します。 WDT カウンタのオーバフロー周期（TWOV）は，ウォッチドッグモードレジスタ（WDTMOD）により，125ms，500ms，2s，8sの 4 種類が選択できます。 WDT カウンタは，表 9-1 に示す WDT カウンタのクリア時間（TWCL）内にクリアしてください。

表 9-1 WDT カウンタのクリア周期 WDT1 WDT0 TWOV TWCL

0 0 125ms 約 121ms

0 1 500ms 約 496ms

1 0 2000ms 約 1996ms

1 1 8000ms 約 7996ms

【注意】

・WDT カウンタの一度目のオーバフローによりノンマスカブルのウォッチドッグタイマ割込みを発生し，二度

目のオーバフローによりWDTリセットを発生します。一度目のオーバフロー時のウォッチドッグタイマ割込み

は警告となります。システムを安全に立ち下げる処理やシステムを復帰させる処理などに使用してください。・ウォッチドッグタイマ割込み機能を使用されない場合であってもウォッチドッグタイマ割込みが発生しますの

で，必ずウォッチドッグタイマ割込み処理関数を定義してください。


FJUL620Q130 9－6

図 9-2 にウォッチドッグタイマの動作例を示します。

図 9-2 ウォッチドッグタイマの動作例

① システムリセット解除後，低速クロック（LSCLK）が発振を開始すると WDT カウンタがカウントアップを開始しま

す。 ② WDT カウンタのオーバフロー周期（TWOV）を WDTMOD に設定します。 ③ WDTCON に“5AH”を書き込みます。（内部ポインタ 0→1） ④ WDTCON に“0A5H”を書き込み WDT カウンタをクリアします。（内部ポインタ 1→0） ⑤ WDTCON に“5AH”を書き込みます。（内部ポインタ 0→1） ⑥ 異常発生後，WDTCON に“5AH”を書き込んだ場合，内部ポインタが“1”であるため受け付けられません。（内

部ポインタ 1→0） ⑦ WDTCON に“0A5H”を書き込みますが，内部ポインタが“0”であり，なおかつ⑥において“5AH”の書き込みが

受け付けられていなかったため，WDT カウンタはクリアされません。（内部ポインタ 0→1） ⑧ WDT カウンタがオーバフローし，ウォッチドッグタイマ割込み（WDTINT）が発生します。この時，WDT カウンタ，

および内部ポインタは低速クロックの半クロック間（約 15.26us）初期化されます。（内部ポインタ 1→0） ⑨ ウォッチドッグタイマ割込み後のソフトウェア処理によっても WDT カウンタがクリアされずに再度 WDT カウンタ

がオーバフローすると WDT リセットが発生し，システムリセットモードに移行します。【注意】・STOPモード時は，ウォッチドッグタイマのカウントアップも停止します。HALT モード時は，ウォッチドッグタイマのカウ

ントアップは継続します。HALT モード中に WDT 割込みが発生した場合は，HALT モードが解除されます。・ウォッチドッグタイマは，全ての異常動作を検出できるわけではありません。CPU が暴走した場合でも WDT カウンタ

がクリアされるような動作状態になった場合には検出できません。

③ 5A

④ A5

⑤ 5A

⑥ 5A

異常発生

⑦ A5

TWOV

オーバフロー周期

オーバフロー

低速クロック発振開始

①

プログラムスタート

5A A5 データ：

RESET_N システムリセット

WDTCON Write

WDTP 内部ポインタ

WDT カウンタ

WDTINT WDT 割込み

WDT リセット

TWOV オーバフロー周期

②WDTMOD 設定

WDTMOD 設定

⑧WDTINT 発生 ⑨WDT リセット発生


FJUL620Q130 9－7

9.3.1 ウォッチドッグタイマを使用しない場合の処理例 WDT カウンタは，システムリセット解除後，低速クロック（LSCLK）が発振を開始すると無条件にカウントアップを開始す

るフリーランカウンタです。WDT カウンタがオーバフローするとノンマスカブル割込み，もしくはシステムリセットを発生す

るため，WDT 機能を使用しない場合でも WDT カウンタのクリア処理を実行する必要があります。以下に，WDT 割込みルーチンにて WDT カウンタをクリアする場合のプログラム例を示します。

プログラム記述例

__DI(); // 多重割込みを禁止 do {

WDTCON = 0x5a; } while(WDP != 1) WDTCON = 0xa5; __EI();

第 10 章 PWM

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 10 章 PWM

FJUL620Q130 10-1

10. PWM

10.1 概要

本 LSI は，16 ビットの PWM（Pulse Width Modulation）を 1 チャネル内蔵しています。 PWMC 出力（PWMC）は，PA0（ポート A）の 2 次機能，PB0（ポート B）の 2 次機能，もしくは PB7（ポート B）の 4 次機能

に割り付けられています。ポート A の機能については「第 15 章ポート A」を，ポート B の機能については「第 16 章ポート B」を参照してくださ

い。

10.1.1 特長約 62ns（@PWMCLK=32MHz）～2s（@LSCLK=32.768kHz）周期の PWM 信号を発生し，外部に出力することが

可能 PWM 信号の出力論理を正論理，負論理に切り替えることが可能 PWM 信号の周期一致時，デューティ一致時，周期一致時およびデューティ一致時に PWM 割込み（PWnINT）を

発生連続モード／ワンショットモードの切り替えが可能。 PWM のクロックは，低速クロック（LSCLK），高速クロック（OSCLK），PWM クロック（PWMCLK）および，その分周

クロックが選択可能。 PWM の動作開始時間を設定することが可能外部入力により PWM スタート／ストップ制御することが可能（外部入力として，LSI 端子，または，タイマ割込み要

求を選択可能）外部入力による緊急停止，および緊急停止割込みを発生


FJUL620Q130 10-2

10.1.2 構成図 10 - 1 に PWM 回路の構成を示します。

PWnPL ：PWMn 周期レジスタ L PWnPH ：PWMn 周期レジスタ H PWnPBUF ：PWMn 周期バッファ PWnDL ：PWMn デューティレジスタ L PWnDH ：PWMn デューティレジスタ H PWnDBUF ：PWMn デューティバッファ PWnCL ：PWMn カウンタレジスタ L PWnCH ：PWMn カウンタレジスタ H PWnCON0 ：PWMn コントロールレジスタ 0 PWnCON1 ：PWMn コントロールレジスタ 1 PWnWAIT ：PWMn ウェイトレジスタ PWnDIV ：PWMn 分周レジスタ（n = C）

図 10-1 PWM 回路の構成

PWnCH/L

16

データバス

PWnINT

LSCLK PWnCON0 PWnCON1 PWnDIV

R

周期一致

比較器

OSCLK

Write PWnCL

PCCK

Write PWnCH

比較器

出力制御回路

PA0/PWMC PB0/PWMC PB7/PWMC

PnNEG

デューティ一致

PnFLG

16 16

8 8 8 8 8 8

PWnPBUF PWnDBUF

PWnPH/L PWnDH/L PWnCH ラッチ Read PWCCL

PWMCLK

PWnWAIT

PCCK

count enable

n = C

外部入力 PA0/TnTG PA1/TnTG PA2/TnTG TMISTAT/TnTG TMFINT/TnTG TMJINT/TnTG PB0/TnTG PB1/TnTG PB2/TnTG PB3/TnTG PB4/TnTG PB5/TnTG PB6/TnTG PB7/TnTG

緊急停止制御回路


FJUL620Q130 10-3

10.1.3 端子一覧

端子名入出力機能 PA0/ TnTG/

PWMC I/O

外部入力 PWMC 出力端子：PA0 の 2 次機能として使用します。

PA1/ TnTG I 外部入力 PA2/TnTG I 外部入力

TMISTAT/TnTG I 外部入力 TMFINT/TnTG I 外部入力

TMJINT/TnTG I 外部入力 PB0/ TnTG/

PWMC I/O

外部入力，緊急停止入力 PWMC 出力端子：PB0 の 2 次機能として使用します。

PB1/ TnTG I 外部入力 PB2/ TnTG I 外部入力 PB3/ TnTG I 外部入力 PB4/ TnTG I 外部入力 PB5/ TnTG I 外部入力 PB6/ TnTG I 外部入力 PB7/ TnTG/

PWMC I/O

外部入力 PWMC 出力端子：PB7 の 4 次機能として使用します。


FJUL620Q130 10-4




0F910H PWMC 周期レジスタ L PWCPL PWCP

R/W 8/16 0FFH 0F911H PWMC 周期レジスタ H PWCPH R/W 8 0FFH 0F912H PWMC デューティレジスタ L PWCDL

PWCD R/W 8/16 00H

0F913H PWMC デューティレジスタ H PWCDH R/W 8 00H 0F914H PWMC カウンタレジスタ L PWCCL

PWCC R/W 8/16 00H

0F915H PWMC カウンタレジスタ H PWCCH R/W 8 00H 0F916H PWMC コントロールレジスタ 0 PWCCON0

PWCCON R/W 8/16 00H

0F917H PWMC コントロールレジスタ 1 PWCCON1 R/W 8 00H 0F918H PWMC コントロールレジスタ 2 PWCCON2

PWCCON23 R/W 8/16 00H

0F919H PWMC コントロールレジスタ 3 PWCCON3 R/W 8 00H 0F91AH PWMC ウェイトレジスタ PWCWAIT － R/W 8 00H 0F91BH PWMC 分周レジスタ PWCDIV － R/W 8 00H


FJUL620Q130 10-5

10.2.2 PWMC 周期レジスタ（PWCPL，PWCPH）アドレス：0F910H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 PWCPL PCP7 PCP6 PCP5 PCP4 PCP3 PCP2 PCP1 PCP0

R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 アドレス：0F911H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 PWCPH PCP15 PCP14 PCP13 PCP12 PCP11 PCP10 PCP9 PCP8


初期値 1 1 1 1 1 1 1 1 PWCPH，PWCPL は，PWMC の周期を設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWMC 周期バッファ（PWCPBUF）に転送し PWMC の周期を制御します。【注意】 PWCPH，L が“0000H”の場合，PWMC 周期バッファ（PWCPBUF）には“0001H”が設定されます。 PWMC 停止中（PWCCON1 レジスタの PCSTAT が“0”の状態）に PWCPH，L に書き込んだ値は，同時に

PWCPBUFに転送されます。PWMC動作中（PWCCON1レジスタのPCSTAT が“1”の状態）にPWCPH，Lに書

き込んだ値は，次の周期開始時に PWCPBUF に転送されます。PWM 動作中における PWCPH，L の更新につい

ては，「10.3 動作説明」を参照してください。


FJUL620Q130 10-6

10.2.3 PWMC デューティレジスタ（PWCDL，PWCDH）アドレス：0F912H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PWCDL PCD7 PCD6 PCD5 PCD4 PCD3 PCD2 PCD1 PCD0


初期値 0 0 0 0 0 0 0 0 アドレス：0F913H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PWCDH PCD15 PCD14 PCD13 PCD12 PCD11 PCD10 PCD9 PCD8


初期値 0 0 0 0 0 0 0 0 PWCDH，PWCDL は，PWMC のデューティを設定する特殊機能レジスタ（SFR）です。本レジスタの設定値を PWMC デューティバッファ（PWCDBUF）に転送し PWMC のデューティを制御します。【注意】 PWCDH，PWCDL には，PWCPH，PWCPL の設定より小さいデータを設定してください。 PWMC 停止中（PWCCON1 レジスタの PCSTAT が“0”の状態）に PWCDH，L に書き込んだ値は，同時に

PWCDBUF に転送されます。PWMC 動作中（PWCCON1 レジスタの PCSTAT が“1”の状態）に PWCDH，L に

書き込んだ値は，次の周期開始時にPWCDBUFに転送されます。PWM動作中における PWCDH，Lの更新につ

いては，「10.3 動作説明」を参照してください。


FJUL620Q130 10-7

10.2.4 PWMC カウンタレジスタ（PWCCH，PWCCL）アドレス：0F914H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PWCCL PCC7 PCC6 PCC5 PCC4 PCC3 PCC2 PCC1 PCC0



7 6 5 4 3 2 1 0 PWCCH PCC15 PCC14 PCC13 PCC12 PCC11 PCC10 PCC9 PCC8


初期値 0 0 0 0 0 0 0 0 PWCCL，PWCCH は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 PWCCL，PWCCHのどちらか片方に書き込み動作を行うと，PWCCL，PWCCHは“0000H”になります。書き込みデータ

は意味がありません。 PWCCL を読み出すと PWCCH の値がラッチされます。PWCCH，PWCCL を読み出す場合は，バイト型命令を使用し

PWCCL を先に読み出してください。PWCCH，PWCCL の読み出しにはワード型命令は使用できません。 PWM 動作中の PWCCH，PWCCL の内容は，PWM クロックとシステムクロックの条件により読み出しができない場合が

あります。表 10-1 に PWM クロックとシステムクロックの各条件による PWM 動作中の PWCCH，PWCCL読み出し可否一覧を示し

ます。

表 10-1 PWM 動作中の PWCCH，PWCCL 読み出し可否一覧 PWM クロック

PCCK システムクロック SYSTEMCLK

PWCCH，PWCCL の読み出し可否

LSCLK および LSCLK の分周クロック

LSCLK 読み出し可能です。

HSCLK 読み出し可能です。ただし，カウントアップ中の不確定データの

読み出しを防止するため，PWCCH，PWCCL を二度読み出

し，値が一致するまで読み出しを繰り返してください。

OSCLK および OSCLK の分周クロック

LSCLK 読み出し禁止です。 HSCLK 読み出し可能です。

PWMCLK および PWMCLK の分周クロック


HSCLK 【注意】 PWCCL と PWCCH を読み出す場合は以下のように記述してください。

uc_data_l = PWCCL; uc_data_h = PWCCH; （uc_data_l，uc_data_h の変数名は任意）

上記以外の記述の場合は，コンパイラ（CCU8）の最適化オプションによってはPWCCLよりも先にPWCCHが読み出

しされる可能性があるため，PWCCL が先に読み出されていることをアセンブリファイルを見て確認してください。アセンブリファイルの生成方法については『CCU8 ユーザーズマニュアル』を参照してください。


FJUL620Q130 10-8

10.2.5 PWMC コントロールレジスタ 0（PWCCON0）アドレス：0F916H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PWCCON0 － PCURG PCSDN PCNEG PCIS1 PCIS0 PCCS1 PCCS0

R/W － R/W R/W R/W R/W R/W R/W R/W

リセット時 0 0 0 0 0 0 0 0 PWCCON0 は，PWMC を制御する特殊機能レジスタ（SFR）です。 PWCCON0 は，PWMC が停止している状態（PWCCON1 レジスタの PCSTAT が“0”の状態）で書き換えてください。ビットの説明

• PCCS1，PCCS0（ビット 1，ビット 0） PCCS1，PCCS0 は，PWMC の動作クロックを選択するビットです。LSCLK，OSCLK，PWMCLK が選択できま

す。

PCCS1 PCCS0 説明 0 0 LSCLK（初期値） 0 1 OSCLK 1 0 PWMCLK（32MHz） 1 1 使用禁止

• PCIS1，PCIS0（ビット 3，ビット 2）

PCIS1，PCIS0 は，PWMC 割込み発生ポイントを選択するビットです。周期一致時，デューティ一致時，周期一

致時およびデューティ一致時が選択できます。

PCIS1 PCIS0 説明 0 0 周期一致時（初期値） 0 1 デューティ一致時 1 0

周期一致時およびデューティ一致時 1 1

• PCNEG（ビット 4）

PCNEGは，PWMCの出力論理を選択するビットです。正論理時はPWMC出力の初期値が“L”レベル，負論理

時は“H”レベルとなります。

PCNEG 説明 0 正論理（初期値） 1 負論理

• PCSDN（ビット 5）

PCSDN は，PWMC の出力の強制停止を選択するビットです。PCSDN ビットに“1”を書き込むと PWMC の出力

が PCNEG ビットの値に固定されます。

PCSDN 説明 0 PWMC 通常動作（初期値） 1 PWMC 強制停止


FJUL620Q130 10-9

• PCURG（ビット 6） PCURG は，PWMC の緊急停止動作を選択するビットです。 PCURG ビットが“0”の場合，PWMC コントロールレジスタ 3 の PCSDE1，PCSDE0 ビットで選択した緊急停止端子

に立ち上がりエッジ入力が発生すると PWMC カウンタは停止し，PWMC 出力が PCNEG ビットの値で選択する初

期値レベルに固定されます。 PCURG ビットが“1”の場合，コンパレータ 1 出力（CMP1OUT）が“H”レベルになると PWMC カウンタは停止せず

に PWMC 出力が“L”レベルに固定されます。

PCURG 説明 0 PWMC カウンタ停止，出力は初期値（PCNEG ビットの値）レベル（初期値） 1 PWMC カウンタ動作，出力は“L”レベル

【注意】 PCURGビットが“1”の場合，PWCCON3のPCSDE1，PCSDE0ビットによる緊急停止端子選択は緊急停止不使

用に固定されます。 PCURG ビットが“1”の場合の PWMC 出力の”L”レベル固定は PWMC 出力端子に PA0 もしくは PB7 を使用して

いる場合のみ有効になります。


FJUL620Q130 10-10

10.2.6 PWMC コントロールレジスタ 1（PWCCON1）アドレス：0F917H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PWCCON1 PCSTAT PCFLG PCSDST －－－ PCTGEN PCRUN

R/W R R/W R/W －－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 PWCCON1 は，PWMC を制御する特殊機能レジスタ（SFR）です。ビットの説明

• PCRUN（ビット 0） PCRUN は，PWMC のカウント停止／開始を制御するビットです。

PCRUN 説明

0 カウント停止（初期値） 1 カウント開始

• PCTGEN（ビット 1）

PCTGEN は，PWMC の外部入力によるカウント停止／開始の許可を選択するビットです。

PCTGEN 説明 0 外部入力によるカウント開始・停止を禁止します。（初期値） 1 外部入力によるカウント開始・停止を許可します。

• PCSDST（ビット 5）

PCSDST は，PWMC の緊急停止割込みが発生したことを示すビットです。 PCSDST ビットに“1”を書き込むことにより本ビットは“0”に初期化されます。

PCSDST 説明

0 緊急停止割込み発生なし。（初期値） 1 緊急停止割込み発生あり。

• PCFLG（ビット 6）

PCFLG は，PWMC 出力のフラグを読み出すビットです。

PCFLG 説明 0 PWMC 出力フラグ=“0”（初期値） 1 PWMC 出力フラグ=“1”

• PCSTAT（ビット 7）

PCSTAT は，PWMC の動作中／停止中を示すビットです。

PCSTAT 説明 0 カウント停止中（初期値） 1 カウント動作中


FJUL620Q130 10-11

【注意】各PWMモードでの割込み要因は，PCRUNを読み出すことによって判定できます。以下に各PWMモードでの割込

み要因と PCRUN 状態一覧を示します。 PCRUN が“0”になっても，PWMC カウンタ（PWMCL，H）は次の PWM クロック（PCCK）までカウントを継続します。

PCSTAT が“0”であることを確認して，PWMC カウンタ（PWMCL，H）読み出し等の次の処理を行ってください。

PWM モード割込み要因 PCRUN PWMC の動作状態

連続モード外部入力による割込み 0 カウント停止

周期，またはデューティ一致による割込み 1 カウント継続

ワンショットモード外部入力による割込み 0 カウント停止周期一致による割込み 0 カウント停止（PWMCL，H が 0000H）

デューティ一致による割込み 1 カウント継続緊急停止機能を使用して PWM を停止すると PCRUN は“0”になります。緊急停止解除後，PWM 動作を再開する

場合はソフトウェアで PCRUN を“1”に設定してください。緊急停止機能に関しては「10.3.2 章」を参照してください。


FJUL620Q130 10-12

10.2.7 PWMC コントロールレジスタ 2（PWCCON2）アドレス：0F918H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PWCCON2 PCOST － PCTRM1 PCTRM0 － PCEXCL PCST1 PCST0 R/W R/W － R/W R/W － R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWCCON2 は，PWMC を制御する特殊機能レジスタ（SFR）です。 PWCCON2 は，PWMC が停止している状態（PWCCON1 レジスタの PCSTAT が“0”の状態）かつ外部入力によるカウント開始・停止を禁止している状態（PWCCON1 の PCTGEN が“0”の状態）で書き換えてください。 ※外部入力によるカウント開始・停止を許可している状態（PWCCON1 の PCTGEN が“1”の状態）で書き換える場合，

下記の【注意】を参照してください。ビットの説明

• PCST1，PCST0（ビット 1～0） PCST1，PCST0 は，PWMC の外部入力によるカウンタ動作を選択するビットです。

PCST1 PCST0 説明

外部入力によるカウンタ動作 0 0 動作しない（初期値） 0 1 カウント開始 1 0 カウント停止 1 1 カウント開始／ストップ

• PCEXCL（ビット 2）

PCEXCLは，外部入力ストップ時（PCST1を“1”に設定）にPWMCのカウンタをクリアするか選択するビットです。

PCEXCL を“1”に設定すると，外部入力ストップ時にカウンタはクリアされます。

PCEXCL 説明 0 外部入力によるカウント停止時，カウンタはクリアされません。（初期値） 1 外部入力によるカウント停止時，カウンタはクリアされます。

• PCTRM1，PCTRM0（ビット 5～4）

PCTRM1，PCTRM0 は，PWMC のカウント開始とストップモードを選択するビットです。外部入力スタート，外部入力ストップ選択時のみ有効です。 PWCCON3 レジスタで，外部入力にタイマ割込み（TMISTAT/TMFINT/TMJINT）を選択する場合は，必ず，

立ち上がりエッジスタート，かつ，立ち上がりエッジストップ（PCTRM1 を“0”，PCTRM0 を“0”に設定）を選択し

てください。その他の設定は禁止です（割込み発生以外のタイミングでカウント開始・カウント停止することがあり

ますので動作を保証できません）。

PCTRM1 PCTRM0 説明

立ち上がりエッジ立ち下がりエッジ 0 0 カウント開始／カウント停止（初期値） ― 0 1 カウント停止カウント開始 1 0 カウント開始カウント停止 1 1 ― カウント開始／カウント停止


FJUL620Q130 10-13

• PCOST（ビット 7） PCOST は，PWMC の動作モードを選択するビットです。 PCOST を“0”に設定すると，連続モード，PCOST を“1”に設定すると，ワンショットモードが使用できます。

PCOST 説明


【注意】 PWMC の外部入力が許可されている状態で PWCCON2 を書き換える場合の注意点

PCST1，PCST0（ビット 1～0） PCST0 は PWMC が動作している状態（PWCCON1 レジスタの PCSTAT が“1”の状態）で， PCST1 は PWMC が停止している状態（PWCCON1 レジスタの PCSTAT が“0”の状態）で書き換えてください。

PCEXCL（ビット 2） PWMC が停止している状態（PWCCON1 レジスタの PCSTAT が“0”の状態）で書き換えてください。

PCTRM1，PCTRM0（ビット 5～4） PCTRM0 は PWMC が動作している状態（PWCCON1 レジスタの PCSTAT が“1”の状態）で， PCTRM1 は PWMC が停止している状態（PWCCON1 レジスタの PCSTAT が“0”の状態）で書き換えてくださ

い。

PCOST（ビット 7） PWMC が停止している状態（PWCCON1 レジスタの PCSTAT が“0”の状態）で書き換えてください。

外部入力を用いてPWMをスタート，ストップさせる場合，入力パルス幅はPWMクロックの 2クロック幅以上を入力

してください。外部入力の入力パルス幅が PWM クロックの 1 クロック幅未満の場合は，ノイズとして除去され，スタ

ートまたはストップしませんが，1 クロック以上 2 クロック未満の場合，トリガを確実に認識しない場合があります。


FJUL620Q130 10-14

10.2.8 PWMC コントロールレジスタ 3（PWCCON3）アドレス：0F919H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PWCCON3 －－ PCSDE1

PCSDE0 PCSTSS PCSTS2 PCSTS1 PCSTS0

R/W －－ R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

PWCCON3 は，PWMC を制御する特殊機能レジスタ（SFR）です。 PWCCON3 は，PWMC が停止している状態（PWCCON1 レジスタの PCSTAT が“0”の状態）かつ外部入力によるカウント開始・停止を禁止している状態（PWCCON1 の PCTGEN が“0”の状態）で書き換えてください。ビットの説明

• PCSTSS，PCSTS2，PCSTS1，PCSTS0（ビット 3～0） PCSTSS，PCSTS2，PCSTS1，PCSTS0 は，PWMC の外部入力スタート，外部入力ストップ端子を選択するビッ

トです。

PCSTS2 PCSTS1 PCSTS0 説明

PCSTSS=“0”の時（初期値） PCSTSS=“1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 使用禁止

*1 PB3 端子 1 0 0 使用禁止

*1 PB4 端子 1 0 1 TMISTAT PB5 端子 1 1 0 TMFINT（タイマ F 割込み）

*2 PB6 端子 1 1 1 TMJINT（タイマ J 割込み）

*2 PB7 端子

*1 外部入力されず，外部入力による PWM スタート・ストップすることができません。 *2 外部入力信号としてタイマ割込み要求を設定する場合は，PWM スタート・ストップトリガのエッジ選択に

制限が発生します。詳細は PWCCON2 レジスタの説明を参照してください。タイマ割込み要求（TMFINT/TMJINT）は，割込み許可レジスタ 5（IE5）とは無関係です。割込み許可レジスタ 5（IE5）で禁止した場合でも，タイマ割込み要求（TMFINT/TMJINT）が発生します。

• PCSDE1，PCSDE0（ビット 5～4）

PCSDE1，PCSDE0 は，PWMC の緊急停止端子を選択するビットです。 PCURG ビットに“1”がセットされている場合は，PCSDE1，PCSDE0 は共に“0”に固定されます。

PCSDE1 PCSDE0 説明

0 0 緊急停止不使用（初期値） 0 1 CMP0（コンパレータ 0）立ち上がりエッジ 1 0 CMP1（コンパレータ 1）立ち上がりエッジ 1 1 PB0 立ち上がりエッジ

【注意】外部入力スタート／ストップ端子と緊急停止端子は別の端子を設定してください。同じ端子を選択した場合，PWM は

動作しません。


FJUL620Q130 10-15

10.2.9 PWMC ウェイトレジスタ（PWCWAIT）アドレス：0F91AH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PWCWAIT PCW7 PCW6 PCW5 PCW4 PCW3 PCW2 PCW1 PCW0


初期値 0 0 0 0 0 0 0 0 PWCWAIT は，PWCCON1 の PCRUN ビット設定から実際に PWMC が動作を開始するまでの時間を設定する特殊機

能レジスタ（SFR）です。 PWCWAIT は，PWMC が停止している状態（PWCCON1 レジスタの PCSTAT が“0”の状態）で設定してください。 PCRUNビットに“1”を書き込むと 8ビットカウンタが動作を開始し，PWCWAITに設定された値までカウントアップを行い

ます。8 ビットカウンタと PWCWAIT の値が同じ値になると PWMC が動作を開始します。この 8 ビットカウンタの動作クロックは，PWCCON0 の PCCS1，0 で選択されたクロックの 1/8 です。また，この機能は PWCWAIT に 00H 以外の値が設定されると有効になります。PWCWAIT に 00H が設定されると，

PCRUN ビットに“1”を書き込んだ時点で PWMC の動作開始となります。PCRUN ビット設定から実際に PWMC が動作

を開始するまでの時間中（PnSTAT が“1”になるまで）は外部入力によるストップは無効となります。ただし緊急停止は有


図 10-2 PWCWAIT の動作タイミング

8 ビットバイナリカウンタ 00

06 PWCWAIT

1/8 PCCK

PCRUN

01 02 03 04 05 06 00

PWMC Start

PCSTAT


FJUL620Q130 10-16

10.2.10 PWMC 分周レジスタ（PWCDIV）アドレス：0F91BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PWCDIV －－－－－ PCDIV2 PCDIV1 PCDIV0 R/W －－－－－ R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWCDIV は，PWMC を制御する特殊機能レジスタ（SFR）です。ビットの説明

• PCDIV2～PCDIV0（ビット 2～0） PCDIV2～PCDIV0 は，PWMC の動作クロックの分周値を選択するビットです。 PCCS1，PCCS0 で選択されたクロックを分周して PWMC は動作します。

PCDIV2 PCDIV1 PCDIV0 説明

0 0 0 PCCS1～PCCS0 で選択されたクロック（初期値） 0 0 1 PCCS1～PCCS0 で選択されたクロックの 1/2 分周 0 1 0 PCCS1～PCCS0 で選択されたクロックの 1/4 分周 0 1 1 PCCS1～PCCS0 で選択されたクロックの 1/8 分周 1 0 0 PCCS1～PCCS0 で選択されたクロックの 1/16 分周 1 0 1 PCCS1～PCCS0 で選択されたクロックの 1/32 分周 1 1 0 PCCS1～PCCS0 で選択されたクロックの 1/64 分周 1 1 1 使用禁止（PCCS1～PCCS0 で選択されたクロック）


FJUL620Q130 10-17

10.3 動作説明

PWMn（n=C）カウンタ（PWnCH，PWnCL）は，PWMn コントロールレジスタ 1（PWnCON1）の PnRUN ビットを“1”にする

と，PWMnコントロールレジスタ 0（PWnCON0）で選択されている PWMnクロック（PnCK）の 1回目の立ち下がりエッジで

動作状態（PnSTAT が“1”）となり，2 回目の立ち下がりエッジでアップカウントを開始します。 PWnCH，PWnCL のカウント値と PWMn デューティバッファ（PWnDBUF）の値が一致すると，次の PnCK の立ち下がり

エッジで PWMn フラグ（PnFLG）が“0”になります。また，PWnCH，PWnCL のカウント値と PWMn 周期バッファ（PWnPBUF）の値が一致すると，次の PnCK の立ち下がり

エッジで PnFLG が“1”になり，PWnCH，PWnCL は“0000H”にリセットされアップカウントを継続します。また同時に，

PWMnデューティレジスタ（PWnDH，PWnDL）の値が PWMn デューティバッファ（PWnDBUF）に，PWMn 周期レジスタ

（PWnPH，PWnPL）の値が PWMn 周期バッファ（PWnPBUF）に転送されます。 PnRUN ビットを“0”にすると，PWnCH，PWnCL は，PWMn クロック（PnCK）の立ち下がり 1 カウント後にアップカウントを

停止します。PWnCH，PWnCL の停止は，PWMn コントロールレジスタ 1（PWnCON1）の PnSTAT ビットが“0”になること

で確認してください。再び PnRUNビットを“1”にすると，次の PnCK の立ち下がりエッジで PWnCH，PWnCLは停止して

いた値からアップカウントを再開します。 PWnCH，PWnCL を“0000H”に初期化する場合は，PWnCH，PWnCL のどちらか片方に書き込み動作を行ってくださ

い。その際，PnFLG も“1”になります。また，カウント停止中（PnRUN が“0”）に，PWMn デューティレジスタ（PWnDH，PWnDL）にデータを書き込むと PWMnデューティバッファ（PWnDBUF）に転送され，PWMn 周期レジスタ（PWnPH，PWnPL）にデータを書き込むと PWMn 周

期バッファ（PWnPBUF）に転送されます。 PWMn クロック，PWMn の割込み発生ポイント，および PWMn 出力の論理は，PWMn コントロールレジスタ 0（PWnCON0）により選択します。 PWMn 信号の周期（TPWP），およびデューティ前半の期間（TPWD）は以下の式で表わされます。

TPWP = PWnP + 1

PnCK（Hz）

TPWD = PWnD + 1

PnCK（Hz）

PWnP： PWMn 周期レジスタ（PWnPH，PWnPL）設定値（0001H～0FFFFH） PWnD： PWMn デューティレジスタ（PWnDH，PWnDL）設定値（0000H～0FFFEH）

PnCK： PWMnコントロールレジスタ 0（PWnCON0）および，PWMn分周レジスタ（PWnDIV）で選択した PWM動作クロックの周波数

n=C


FJUL620Q130 10-18

PnRUN ビットを“1”にセットした後，PWMn クロックにて同期をとりカウントを開始しますので，最初の PWMn 割込みまで

には最大 1 クロックの誤差が生じます。2 回目以降の PWMn 割込み周期は一定です。図 10-3 に，PWMn の動作タイミングを示します。 PnRUN_WAIT のタイミングチャートは，図 10-2 を参照してください。

図 10-3（1/2） PWMC の動作タイミング

図 10-3（2/2） PWMC の動作タイミング

【注意】 PnRUN ビットに“0”を書き込んでも，次の PWMn クロックの立ち下がりエッジまで（PWMn 状態フラグ（PnSTAT）が“1”の状態）は，カウント動作を継続しますので，PWMn 割込み（PWnINT）が発生する可能性があります。 PWM停止中にPnRUNビットを“1”にセットしてからPnSTATが“1”になるまでは外部入力ストップは無効となります。

また，PWM 動作中に PnRUN ビットを“0”にしてから PnSTAT が“0”になるまでは外部入力スタートは無効になりま

す。

PWnCH/L XXXX 0000

8000 PWnDH/L

PWnINT

PnSTAT Write PWnCH Write PWnCL

PnCK

PnRUN_WAIT

0001 0002 7FFF 8000 8001 A000 A000 0000 0001

7777 7777

A000 PWnPH/L BBBB

PWMn*（正論理）

TPWD

TPWP

PnFLG

PWMn*（負論理）

8002

BBBB

PWnDBUF

PWnPBUF

8000 8000 7777

7777

A000 A000 BBBB

BBBB

8000

A000

n=C

PWnCH/L

PnSTAT

PnCK

PnRUN_WAIT

2000 2001 2002 2003 2005 2007 2008 2006 PnFLG

2004

n=C


FJUL620Q130 10-19

10.3.1 外部入力による PWMn（n=C）のスタート，ストップ，クリア動作 PWM カウンタ（PWnCH，PWnCL）は，PWMn コントロールレジスタ 2（PWnCON2）の PnTRM1，PnTRM0，PnST1，PnST0 ビットの設定により，PWMn コントロールレジスタ 3（PWnCON3）の PnSTSS，PnSTS2～PnSTS0 ビットで選択され

た外部入力でのスタート，ストップ，クリア制御が可能になります。外部入力は，サンプリングクロックの 1 クロック以下の

パルスがノイズとして除去されます。サンプリングクロックは PnCS1，PnCS0 ビットで選択したクロックとなります。PWMn コ

ントロールレジスタ 1（PWnCON1）の PnTGEN レジスタが“0”の時はサンプリング回路は動作しません。図 10-4 に，外部入力のサンプリングのタイミングを示します。

図 10-4 外部入力のサンプリングのタイミング

10.3.2 緊急停止動作 PWMn（n=C）コントロールレジスタ 0（PWnCON0）の PnURG ビットが“0”の時，PWMn コントロールレジスタ 3（PWnCON3）の PnSDE1，PnSDE0 ビットの設定により，選択された外部入力での緊急停止機能が有効になります。選択された外部入力に立ち上がりエッジ入力があると PWM カウンタは停止/クリアされ PWMn 割込みが発生します。ま

た，PWM フラグ出力（PnFLG）はクリアされますので，PWMn 出力は初期状態となります。緊急停止フラグ（PnSDST）を解除するには，PWMnコントロールレジスタ 1（PWnCON1）の PnSDST に“1”を書き込んで

ください。また，PWM 動作を再開する場合にはソフトウェアで PnRUN=“1”に設定してください。図 10-5 に，緊急停止時の動作タイミングを示します。

図 10-5 緊急停止時の動作タイミング

PWnCH/L

PnFLG

0000 0000 カウント Up カウント Up

緊急停止

PnRUN

PWnINT

PnSDST

緊急停止フラグ解除

0000 0000 カウント Up

カウント停止＆クリア

カウント Up

外部入力

PnCK

外部入力端子


ノイズ除去後の波形 PWMn は外部入力を受付


FJUL620Q130 10-20

10.3.3 PWMn 出力禁止機能（n=C） PWMn コントロールレジスタ 0（PWnCON0）の PnURG ビットが“1”の時，PWMn はコンパレータ 1 の出力（CMP1OUT）が“H”の期間， PWM カウントを継続したまま出力を“L”レベルに固定します。本機能を使用するためにはコンパレータ 1 の動作設定を行う必要があります。コンパレータ 1 については「第 19 章ア

ナログコンパレータ」を参照してください。また，本機能は PWMn 出力に PA0 端子もしくは PB7 端子を使用している場合のみ有効になります。コンパレータ 1 出力（CMP1OUT）が“L”となり出力禁止が解除された場合に PWMn 出力が再開されるタイミングは，

CMP1OUT が“L”レベルになった PWM 周期の次の周期からとなります。図 10-6 に，PWMn 出力禁止時の動作タイミングを示します。

図 10-6 PWMn 出力禁止時の動作タイミング

PA0/PWMC PB7/PWMC

PB0/CMP1OUT

PWMn 出力禁止期間

PWM 動作波形

PWMn 出力禁止期間 PWMn 周期

“L” “L”


FJUL620Q130 10-21


PWM 波形を出力するには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につい

ては，「第 15 章ポート A」，「第 16 章ポート B」を参照してください。

10.4.1 PA0 端子（PWMC:出力）を使って PWM 機能を動作させる場合 PA0MD1 ビット（PAMOD1 レジスタのビット 0）を“0”に，PA0MD0 ビット（PAMOD0 レジスタのビット 0）を“1”にし，PWMを PA0 の 2 次機能として選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 ― PA6MD1 PA5MD1 PA4MD1 PA3MD1 PA2MD1 PA1MD1 PA0MD1

設定値 ― * * * * * * 0


ビット 7 6 5 4 3 2 1 0 ビット名 ― PA6MD0 PA5MD0 PA4MD0 PA3MD0 PA2MD0 PA1MD0 PA0MD0

設定値 ― * * * * * * 1 PA0C1 ビット（PACON1 レジスタのビット 0）を“1”に，PA0C0 ビット（PACON0 レジスタのビット 0）を“1”に，PA0DIR ビッ

ト（PADIR レジスタのビット 0）を“0”にし，PWM に使用する PA0 端子の状態モードを CMOS 出力に選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 ― PA6C1 PA5C1 PA4C1 PA3C1 PA2C1 PA1C1 PA0C1

設定値 ― * * * * * * 1


ビット 7 6 5 4 3 2 1 0 ビット名 ― PA6C0 PA5C0 PA4C0 PA3C0 PA2C0 PA1C0 PA0C0

設定値 ― * * * * * * 1


ビット 7 6 5 4 3 2 1 0 ビット名 ― PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR

設定値 ― * * * * 1 * 0 PA0D ビット（PAD レジスタのビット 0）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名 ― PA6D PA5D PA4D PA3D PA2D PA1D PA0D

設定値 ― * * * * * * ** * : PWM 機能に関連のないビット ** : Don’t care


FJUL620Q130 10-22

10.4.2 PB0 端子（PWMC:出力）を使って PWM 機能を動作させる場合 PB0MD1 ビット（PBMOD1 レジスタのビット 0）を“1”に，PB0MD0 ビット（PBMOD0 レジスタのビット 0）を“1”にし，PWMを PB0 の 2 次機能として選択します。

レジスタ名 PBMOD1 レジスタ（アドレス：0F25DH）

ビット 7 6 5 4 3 2 1 0 ビット名 PB7MD1 PB6MD1 PB5MD1 PB4MD1 PB3MD1 PB2MD1 PB1MD1 PB0MD1

設定値 * * * * * * * 0

レジスタ名 PBMOD0 レジスタ（アドレス：0F25CH）


設定値 * * * * * * * 1 PB0C1 ビット（PBCON1 レジスタのビット 0）を“1”に，PB0C0 ビット（PBCON0 レジスタのビット 0）を“1”に，PB0DIR ビット

（PBDIR レジスタのビット 0）を“0”にし，PWM に使用する PB0 端子の状態モードを CMOS 出力に選択します。

レジスタ名 PBCON1 レジスタ（アドレス：0F25BH）

ビット 7 6 5 4 3 2 1 0 ビット名 PB7C1 PB6C1 PB5C1 PB4C1 PB3C1 PB2C1 PB1C1 PB0C1

設定値 * * * * * * * 1

レジスタ名 PBCON0 レジスタ（アドレス：0F25AH）


設定値 * * * * * * * 1

レジスタ名 PBDIR レジスタ（アドレス：0F259H）

ビット 7 6 5 4 3 2 1 0 ビット名 PB7DIR PB6DIR PB5DIR PB4DIR PB3DIR PB2DIR PB1DIR PB0DIR

設定値 * * * * * * * 0 PB0D ビット（PBD レジスタのビット 0）のデータは“0”でも“1”でも構いません。

レジスタ名 PBD レジスタ（アドレス：0F258H）

ビット 7 6 5 4 3 2 1 0 ビット名 PB7D PB6D PB5D PB4D PB3D PB2D PB1D PB0D

設定値 * * * * * * * ** * : PWM 機能に関連のないビット ** : Don’t care


FJUL620Q130 10-23

10.4.3 PB7 端子（PWMC:出力）を使って PWM 機能を動作させる場合 PB7MD1 ビット（PBMOD1 レジスタのビット 7）を“1”に，PB7MD0 ビット（PBMOD0 レジスタのビット 7）を“1”にし，PWMを PB7 の 4 次機能として選択します。


ビット 7 6 5 4 3 2 1 0

ビット名 PB7MD1 PB6MD1 PB5MD1 PB4MD1 PB3MD1 PB2MD1 PB1MD1 PB0MD1

設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * * PB7C1 ビット（PBCON1 レジスタのビット 7）を“1”に，PB7C0 ビット（PBCON0 レジスタのビット 7）を“1”に，PB7DIR ビット

（PBDIR レジスタのビット 7）を“0”にし，PWM に使用する PB7 端子の状態モードを CMOS 出力に選択します。


ビット 7 6 5 4 3 2 1 0

ビット名 PB7C1 PB6C1 PB5C1 PB4C1 PB3C1 PB2C1 PB1C1 PB0C1

設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0

ビット名 PB7DIR PB6DIR PB5DIR PB4DIR PB3DIR PB2DIR PB1DIR PB0DIR

設定値 0 * * * * * * * PB7D ビット（PBD レジスタのビット 7）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0

ビット名 PB7D PB6D PB5D PB4D PB3D PB2D PB1D PB0D

設定値 ** * * * * * * * * : PWM 機能に関連のないビット ** : Don’t care

第 11 章同期式シリアルポート

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 11 章同期式シリアルポート

FJUL620Q130 11－1

11. 同期式シリアルポート

11.1 概要

本 LSI は，8 ビット／16 ビットの同期式シリアルポート（SSIO）を 1 チャネル内蔵しています。ポートの 1 本をチップイネーブル端子として使用することで，SPI インタフェース付デバイスの制御にも使用可能です。入力クロックに関しては「第 6 章クロック発生回路」を参照してください。同期式シリアルポートを使用する場合は，ポート A の 2 次機能または 4 次機能設定，またはポート B の 4 次機能設定

が必要です。ポート A の 2 次機能または 4 次機能設定については，「第 15 章ポート A」を参照してください。ポート Bの 4 次機能設定については，「第 16 章ポート B」を参照してください。

11.1.1 特長マスタ／スレーブ選択可能 MSB／LSB ファースト選択可能データ長は，8 ビット長／16 ビット長選択可能 SPI モード 0／3 で動作オーバラン検出機能

11.1.2 構成図 11-1 に同期式シリアルポートの構成を示します。

SIO0BUFL ：シリアルポート送受信バッファ L SIO0BUFH ：シリアルポート送受信バッファ H SIO0CON ：シリアルポートコントロールレジスタ SIO0MOD0 ：シリアルポートモードレジスタ 0 SIO0MOD1 ：シリアルポートモードレジスタ 1

図 11-1 同期式シリアルポートの構成

シフトレジスタ 8bits/16bits

データバス

送信レジスタ SIO0TRH,L

制御回路SIO0CON

SIO0MOD0 SIO0MOD1

PA5/SCK0

受信レジスタ SIO0RCH,L

LSB/MSB 制御

SIO0BUFH，SIO0BUFL

1/4 HSCLK to

1/32 HSCLK

LSCLK

PA4/SIN0 PB4/SIN0

PA5/SCK0 PB5/SCK0

PA1/SOUT0 PA6/SOUT0

SIO0INT

1/2 LSCLK

PB5/SCK0


FJUL620Q130 11－2

11.1.3 端子一覧

端子名入出力機能

PA1/SOUT0 O 送信データ出力 PA1 端子の 4 次機能として使用します。

PA4/SIN0 I 受信データ入力 PA4 端子の 2 次機能として使用します。 ML620Q131／ML620Q132／ML620Q133 では使用できません。

PA5/SCK0 I/O 同期クロック入出力 PA5 端子の 2 次機能として使用します。 ML620Q131／ML620Q132／ML620Q133 では使用できません。

PA6/SOUT0 O 送信データ出力 PA6 端子の 2 次機能として使用します。 ML620Q131／ML620Q132／ML620Q133 では使用できません。

PB4/SIN0 I 受信データ入力 PB4 端子の 4 次機能として使用します。

PB5/SCK0 I/O 同期クロック入出力 PB5 端子の 4 次機能として使用します。


FJUL620Q130 11－3




0F700H シリアルポート送受信バッファ L SIO0BUFL － R/W 8 00H 0F701H シリアルポート送受信バッファ H SIO0BUFH － R/W 8 00H 0F702H シリアルポートコントロールレジスタ SIO0CON － R/W 8 00H 0F703H シリアルポートステータスレジスタ SIO0ST － R/W 8 0A0H 0F704H シリアルポートモードレジスタ 0 SIO0MOD0

SIO0MOD R/W 8/16 00H

0F705H シリアルポートモードレジスタ 1 SIO0MOD1 R/W 8 00H 【注意】 SIO0BUFL，SIO0BUFH レジスタはワードアクセスできません。バイトアクセスは可能です。


FJUL620Q130 11－4

11.2.2 シリアルポート送受信バッファ（SIO0BUFL，SIO0BUFH）アドレス： 0F700H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0BUFL S0B7 S0B6 S0B5 S0B4 S0B3 S0B2 S0B1 S0B0

R/W R/W R/W R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

アドレス： 0F701H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0BUFH S0B15 S0B14 S0B13 S0B12 S0B11 S0B10 S0B9 S0B8


SIO0BUFL，SIO0BUFH は，同期式シリアルポートの送信データの書き込み，受信データの読み出しを行う特殊機能レ

ジスタ（SFR）です。 SIO0BUFL，SIO0BUFH にデータを書き込むと，送信用レジスタ（SIO0TRL，SIO0TRH）にそのデータが書き込まれま

す。SIO0BUFL，SIO0BUFH を読み出すと受信用レジスタ（SIO0RCL，SIO0RCH）の内容が読み出されます。【注意】 SIO0BUFL，SIO0BUFH レジスタはワードアクセスできません。バイトアクセスは可能です。


FJUL620Q130 11－5

11.2.3 シリアルポートコントロールレジスタ（SIO0CON）アドレス： 0F702H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0CON －－－－－－ S0ENC S0EN R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 SIO0CON は，同期式シリアルポートを制御する特殊機能レジスタ（SFR）です。ビットの説明

• S0EN（ビット 0） S0EN は，同期式シリアル通信の開始を指定するビットです。 S0EN に“1”を書き込むことにより，8／16 ビットデータ通信が開始します。通信が終了すると，S0EN ビットは自

動的に“0”になります。S0EN は，システムリセット時に“0”になります。

S0EN 説明 0 通信停止（初期値） 1 通信開始

• S0ENC（ビット 1）

S0ENC は，スレーブモードでの受信時，連続してデータ受信を行う場合に，同期式シリアル通信の開始を指定

するビットです。S0ENC に“1”を書き込むことにより，8／16 ビットデータ通信が開始します。通信が終了しても

S0ENC ビットは自動的に“0”にクリアされません。受信を終了する場合はソフトウェアで S0ENC ビットを“0”に設

定してください。

S0ENC 説明 0 通信停止（初期値） 1 通信開始

シリアル通信の開始時の S0ENC ビットおよび S0EN ビットの設定方法を表 11-1 に示します

表 11-1 シリアル通信開始時の S0EN と S0ENC の設定方法

モード SIO0CON レジスタ設定値

S0ENC S0EN

スレーブ受信

連続受信を行う 1 0 連続受信を行わない

0 1 送信送受信

上記以外のモード 0 1

【注意】スレーブ受信モード以外で S0ENC ビットを“1”に設定して通信を開始した場合，正常にシリアル通信が行われない場

合があります。必ず表 11-1 の設定で通信を開始してください。


FJUL620Q130 11－6

11.2.4 シリアルポートステータスレジスタ（SIO0ST）アドレス：0F703H アクセス：R/W アクセスサイズ：8 ビット初期値：0A0H

7 6 5 4 3 2 1 0 SIO0ST S0ST7 S0ST6 S0ST5 S0ST4 －－－ S0OER

R/W R R R R －－－ R/W 初期値 1 0 1 0 0 0 0 0

SIO0ST は，同期式シリアルポートの受信状態を示す特殊機能レジスタ（SFR）です。ビットの説明

• S0OER（ビット 0） S0OER は，同期式シリアルポートのオーバランエラーを示すビットです。

SIO0BUFH，L から受信データを読み出す前に次のデータを受信すると本ビットは“1”にセットされます。S0ENビットにより受信を停止し再開した場合でも，前回の受信データが読み出されていなければ“1”になりますので，

受信が完了した際はそのデータが不要の場合でも必ず送受信バッファを読み出してください。 S0OER は送信モード時に“0”に固定されます。

S0OER はシリアルポート送受信バッファ（SIO0BUFH，SIO0BUFL）を読み出した後に再受信を行うもしくは、

SIO0ST レジスタに任意のデータを書き込むと“0”にクリアされます。

S0OER 説明 0 オーバランエラー未検出（初期値） 1 オーバランエラー検出

• S0ST7～S0ST4（ビット 7～4）

S0ST7～S0ST4 は同期式シリアルポートのバージョンを示します。常に“0AH”が読み出されます。

S0ST7 S0ST6 S0ST5 S0ST4 説明 1 0 1 0 同期式シリアルポートのバージョン


FJUL620Q130 11－7

11.2.5 シリアルポートモードレジスタ 0（SIO0MOD0）アドレス：0F704H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0MOD0 －－－－ S0LG S0MD1 S0MD0 S0DIR

R/W －－－－ R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

SIO0MOD0 は，同期式シリアルポートのモードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• S0DIR（ビット 0） S0DIR は，LSB ファースト／MSB ファーストを選択するビットです

S0DIR 説明

0 LSB ファースト（初期値） 1 MSB ファースト

• S0MD1，S0MD0（ビット 2～1）

S0MD1，S0MD0 は，同期式シリアルポートの送受信モードを選択するビットです。受信モード，送信モード，送

受信モードが選択できます。

S0MD1 S0MD0 説明 0 0 送受信停止（初期値） 0 1 受信モード 1 0 送信モード 1 1 送受信モード

• S0LG（ビット 3）

S0LG は，送受信のバッファのビット長を指定するビットです。8 ビット長または 16 ビット長が選択できます。 S0LG は，システムリセット時に“0”になります。

S0LG 説明

0 8 ビット長（初期値） 1 16 ビット長

【注意】 SIO0MOD0 レジスタは送受信中に変更しないでください。同期式シリアルポートを使用する場合は，ポート A の 2 次機能または 4 次機能，ポート B の 4 次機能設定が必要

です。ポート A の 2 次機能または 4 次機能設定については，「第 15 章ポート A」を参照してください。ポート B の

4 次機能設定については，「第 16 章ポート B」を参照してください。


FJUL620Q130 11－8

11.2.6 シリアルポートモードレジスタ 1（SIO0MOD1）アドレス： 0F705H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0MOD1 －－－ S0CKT S0CK3 S0CK2 S0CK1 S0CK0

R/W －－－ R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

SIO0MOD1 は，同期式シリアルポートのモードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• S0CK3～S0CK0（ビット 3～0） S0CK3～S0CK0 は，同期式シリアルポートの転送クロックを選択するビットです。内部クロックを選択するとマス

タモードになり，外部クロックを選択するとスレーブモードになります。

S0CK3 S0CK2 S0CK1 S0CK0 説明 0 0 0 0 LSCLK（初期値） 0 0 0 1 1/2 LSCLK 0 0 1 0 1/4 HSCLK 0 0 1 1 1/8 HSCLK 0 1 0 0 1/16 HSCLK 0 1 0 1 1/32 HSCLK 0 1 1 0 外部クロック 0 （PA5/SCK0） 0 1 1 1 外部クロック 1 （PB5/SCK0） 1 0 0 0 禁止 1 0 0 1 禁止

上記以外禁止

• S0CKT（ビット 4） S0CKT は，転送クロック出力の位相を選択するビットです。S0CKT を“0”に設定すると SPI モード 3 となり，“1”

に設定すると SPI モード 0 になります。スレーブモードのときは S0CKT の設定は無効です。

S0CKT 説明 0 クロックタイプ 0（SPI モード 3）：デフォルト“H”レベルで出力されます（初期値）。 1 クロックタイプ 1（SPI モード 0）：デフォルト“L”レベルで出力されます。

【注意】・ML620Q131／ML620Q132／ML620Q133 では S0CK3～S0CK0=0110b（外部クロック 0）は使用できません。・S0CK3～S0CK0 ビットは 4.2MHz を超えないように設定してください。


FJUL620Q130 11－9

11.3 動作説明

11.3.1 送信動作シリアルポートモードレジスタ 0（SIO0MOD0）の S0MD1 ビットに“1”，S0MD0 ビットに“0”を書き込むと送信モードに設

定されます。シリアルポート送受信バッファ（SIO0BUFL，H）に送信データを書き込み，シリアルポートコントロールレジスタ

（SIO0CON）の S0EN ビットを“1”にすると送信が開始されます。8／16 ビットデータの送信が終了すると，同期式シリア

ルポート 0 割込み（SIO0INT）が発生し，S0EN ビットが“0”になります。送信データは，ポートの 2 次機能または 4 次機能（PA1/SOUT0，PA6/SOUT0）から出力されます。シリアルポートモードレジスタ 1（SIO0MOD1）で，内部クロックを選択するとマスタモードに，外部クロック（PA5/SCK0，PB5/SCK0）を選択するとスレーブモードとなります。また，シリアルポートモードレジスタ 0（SIO0MOD0）により，MSB ファースト／LSB ファーストが選択可能です。なお，送信データの出力端子（PA1/SOUT0，PA6/SOUT0），および転送クロックの入出力端子（PA5/SCK0，PB5/SCK0）は，2 次機能または 4 次機能に設定する必要があります。図 11-2 にクロックタイプ 0（SPI モード 3），図 11-3 にクロックタイプ 1（SPI モード 0）の同期式シリアルポートの送信動作

波形（8 ビット長 LSB ファースト時）を示します。

図 11-2 クロックタイプ 0（SPI モード 3）の同期式シリアルポートの送信動作波形（8 ビット長 LSB ファースト時）

図 11-3 クロックタイプ 1（SPI モード 0）の同期式シリアルポートの送信動作波形（8 ビット長 LSB ファースト時）

S0EN

0 1 2 3 4 5 7 6

送信データ

SCK0

SIO0TRL

SOUT0

SIO0INT

S0EN

0 1 2 3 4 5 7 6

送信データ

SCK0

SIO0TRL

SOUT0

SIO0INT


FJUL620Q130 11－10

11.3.2 受信動作シリアルポートモードレジスタ 0（SIO0MOD0）の S0MD1 ビットに“0”，S0MD0 ビットに“1”を書き込むと受信モードに設

定されます。シリアルポートコントロールレジスタ（SIO0CON）のS0ENビットを“1”にすると受信が開始されます。8／16ビットデータの

受信が終了すると，同期式シリアルポート 0 割込み（SIO0INT）が発生し，S0EN ビットは“0”になります。受信データは，ポートの 2 次機能または 4 次機能端子（PA4/SIN0，PB4/SIN0）から入力されます。シリアルポートモードレジスタ 1（SIO0MOD1）で，内部クロックを選択するとマスタモードに，外部クロック（PA5/SCK0，PB5/SCK0）を選択するとスレーブモードとなります。また，シリアルポートモードレジスタ 0（SIO0MOD0）により，MSB フ

ァースト／LSB ファーストが選択可能です。なお，受信データの入力端子（PA4/SIN0，PB4/SIN0），および転送クロックの入出力端子（PA5/SCK0，PB5/SCK0）は，

2 次機能または 4 次機能に設定する必要があります。図 11-4 にクロックタイプ 0（SPI モード 3），図 11-5 にクロックタイプ 1（SPI モード 0）の同期式シリアルポートの受信動作

波形（8 ビット長 MSB ファースト時）を示します。

図 11-4 クロックタイプ 0（SPI モード 3）の同期式シリアルポートの受信動作波形（8 ビット長 MSB ファースト時）

図 11-5 クロックタイプ 1（SPI モード 0）の同期式シリアルポートの受信動作波形

（8 ビット長 MSB ファースト時）【注意】受信モード時にSOUT0端子を 2次機能または 4次機能出力に設定した場合，SOUT0端子からは“H”レベルが出力

されます。

0

S0EN

7 6 5 4 3 2 0 1

受信データ

SCK0

SIN0

シフトレジスタ

SIO0INT

7 6 5 4 3 2 1

SIO0RCL

S0ENC “L”

0

S0EN

7 6 5 4 3 2 0 1

受信データ

SCK0

SIN0


SIO0INT

7 6 5 4 3 2 1

SIO0RCL

S0ENC “L”


FJUL620Q130 11－11

スレーブモード時，連続してデータの受信を行う場合は S0ENC ビットを使用して受信を開始します。 S0ENC ビットを用いた受信では 8／16 ビットデータの受信終了後，同期式シリアルポート 0 割込み（SIO0INT）が発生し

ますが，S0ENC ビットは“0”にクリアされず受信を継続します。シリアルポート送受信バッファ（SIO0BUFL，SIO0BUFH）の読み出し後，シリアルポートステータスレジスタの S0OER ビ

ットが“0”であることを確認してください。受信を終了する場合はソフトウェアで S0ENC ビットを“0”に設定してください。図 11-6 にクロックタイプ 0（SPI モード 3），図 11-7 にクロックタイプ 1（SPI モード 0）の同期式シリアルポートの連続デー

タ受信時の波形（8 ビット長 MSB ファースト時）を示します。

図 11-6 クロックタイプ 0（SPI モード 3）の同期式シリアルポートの連続データ受信時の動作波形（8 ビット長 MSB ファースト時）

図 11-7 クロックタイプ 1（SPI モード 0）の同期式シリアルポートの連続データ受信時の動作波形

（8 ビット長 MSB ファースト時）

0

S0EN

7 6 5 4 3 2 0 1

受信データ

SCK0

SIN0


SIO0INT

7 6 5 4 3 2 1

SIO0RCL

S0ENC

“L”

0

S0EN

7 6 5 4 3 2 0 1

受信データ

SCK0

SIN0


SIO0INT

7 6 5 4 3 2 1

SIO0RCL

S0ENC

“L”


FJUL620Q130 11－12

11.3.3 送受信動作シリアルポートモードレジスタ 0（SIO0MOD0）の S0MD1 ビットに“1”，S0MD0 ビットに“1”を書き込むと送受信モードに

設定されます。シリアルポートコントロールレジスタ（SIO0CON）のS0ENビットを“1”にすると送受信が開始されます。8／16ビットデータ

の送受信が終了すると，同期式シリアルポート 0 割込み（SIO0INT）が発生し，S0EN ビットは“0”になります。受信データはポートの 2次機能または 4 次機能端子（PA4/SIN0，PB4/SIN0）から入力され，送信データはポートの 2 次

機能または 4 次機能（PA1/SOUT0，PA6/SOUT0）から出力されます。シリアルポートモードレジスタ 1（SIO0MOD1）で，内部クロックを選択するとマスタモードに，外部クロック（PA5/SCK0，PB5/SCK0）を選択するとスレーブモードとなります。また，シリアルポートモードレジスタ 0（SIO0MOD0）により，MSB ファースト／LSB ファーストが選択可能です。なお，受信データの入力端子（PA4/SIN0，PB4/SIN0），送信データの出力端子（PA1/SOUT0，PA6/SOUT0），および

転送クロックの入出力端子（PA5/SCK0，PB5/SCK0）は，2 次機能または 4 次機能に設定する必要があります。図 11-8 に同期式シリアルポートの送受信動作波形（16 ビット長 LSB ファースト時クロックタイプ 0（SPI モード 3））を示

します。

図 11-8 同期式シリアルポートの送受信動作波形（16 ビット長 LSB ファースト時クロックタイプ 0（SPI モード 3））

15

S0EN

0 1 2 3 12 13 15 14

受信データ

SCK0

SIN0


SIO0INT

0 1 2 3 13 14

SIO0RCH,L

15 SOUT0 0 1 2 3 12 13 14

送信データ SIO0TRH,L

12


FJUL620Q130 11－13


SSIO 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につ

いては，「第 15 章ポート A」，「第 16 章ポート B」を参照してください。

11.4.1 PA1 端子（SOUT0），PB5 端子（SCK0），PB4 端子（SIN0）端子を使って SSIO 機能をマスタモ

ードで動作させる場合 PA1MD1 ビット（PAMOD1 レジスタのビット 1）を“1”に，PA1MD0 ビット（PAMOD0 レジスタのビット 1）を“1”にし，PA1の 4 次機能（SSIO データ出力）を選択します。


ビット 7 6 5 4 3 2 1 0

ビット名 ― PA6MD1 PA5MD1 PA4MD1 PA3MD1 PA2MD1 PA1MD1 PA0MD1

設定値 ― * * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 ― * * * * * 1 * PA1C1 ビット（PACON1 レジスタのビット 1）を“1”に，PA1C0 ビット（PACON0 レジスタのビット 1）を“1”に，PA1DIR ビッ

ト（PADIR レジスタのビット 1）を“0”にし，PA1 端子を CMOS 出力に設定します。


ビット 7 6 5 4 3 2 1 0

ビット名 ― PA6C1 PA5C1 PA4C1 PA3C1 PA2C1 PA1C1 PA0C1

設定値 ― * * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 ― * * * * * 1 *


ビット 7 6 5 4 3 2 1 0

ビット名 ― PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR

設定値 ― * * * * 1 0 * PA1D ビット（PAD レジスタのビット 1）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0

ビット名 ― PA6D PA5D PA4D PA3D PA2D PA1D PA0D

設定値 ― * * * * * ** * * : SSIO 機能に関連のないビット ** : Don’t care $: 任意


FJUL620Q130 11－14

PB5MD1～PB4MD1 ビット（PBMOD1 レジスタのビット 5～4）を“1”に，PB5MD0～PB4MD0 ビット（PBMOD0 レジスタ

のビット 5～4）を“1”にし，PB5，PB4 の 4 次機能（同期クロック入出力／データ入力）を選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 1 * * * * PB5C1 ビット（PBCON1 レジスタのビット 5）を“1”に，PB4C0 ビット（PBCON0 レジスタのビット 5）を“1”に，PB5DIR ビット

（PBDIR レジスタのビット 5）を“0”にし，PB5 端子を CMOS 出力に設定します。 PB4DIR ビット（PBDIR レジスタのビット 4）を“1”にし，PB4 端子を入力端子として選択します。 PB4C1ビット，PB4C0ビットへの設定値（$）は任意です。PB4端子が接続される外部回路の状態によって任意の入力モ

ードを選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 $ * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 $ * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 1 * * * * PB5D～PB4D ビット（PBD レジスタのビット 5～4）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * ** ** * * * * * : SSIO 機能に関連のないビット ** : Don’t care $: 任意


FJUL620Q130 11－15

11.4.2 PA1端子（SOUT0），PB5端子（SCK0），PB4端子（SIN0）端子を使ってSSIO機能をスレーブ

モードで動作させる場合 PA1MD1 ビット（PAMOD1 レジスタのビット 1）を“1”に，PA1MD0 ビット（PAMOD0 レジスタのビット 1）を“1”にし，PA1の 4 次機能（SSIO データ出力）を選択します。


ビット 7 6 5 4 3 2 1 0


設定値 ― * * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 ― * * * * * 1 * PA1C1 ビット（PACON1 レジスタのビット 1）を“1”に，PA1C0 ビット（PACON0 レジスタのビット 1）を“1”に，PA1DIR ビッ

ト（PADIR レジスタのビット 1）を”0”にし，PA1 端子を CMOS 出力に設定します。


ビット 7 6 5 4 3 2 1 0


設定値 ― * * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 ― * * * * * 1 *


ビット 7 6 5 4 3 2 1 0

ビット名 ― PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR

設定値 ― * * * * 1 0 * PA1D ビット（PAD レジスタのビット 1）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0

ビット名 ― PA6D PA5D PA4D PA3D PA2D PA1D PA0D

設定値 ― * * * * * ** * * : SSIO 機能に関連のないビット ** : Don’t care $: 任意


FJUL620Q130 11－16

PB5MD1～PB4MD1 ビット（PBMOD1 レジスタのビット 5～4）を“1”に，PB5MD0～PB4MD0 ビット（PBMOD0 レジスタ

のビット 5～4）を“1”にし，PB5，PB4 の 4 次機能（同期クロック入出力／データ入力）を選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 1 * * * * PB5DIR～PB4DIR ビット（PBDIR レジスタのビット 5～4）を“1”にし，PB5，PB4 端子を入力端子として選択します。 PB5C1 ビット～PB4C1 ビット，PB5C0 ビット～PB4C0 ビットへの設定値（$）は任意です。PB5，PB4 端子が接続される外

部回路の状態によって任意の入力モードを選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * $ $ * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * $ $ * * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 * * ** ** * * * * * : SSIO 機能に関連のないビット ** : Don’t care $: 任意

第 12 章 UART

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 12 章 UART

FJUL620Q130 12－1

12. UART

12.1 概要

本 LSI は，全二重通信の調歩同期式シリアル･インタフェース UART（Universal Asynchronous Receiver Transmitter）を1チャネル内蔵しています。この全二重通信の1チャネルは，独立した2チャネルの半二重通信としても使用可能です。入力クロックに関しては，「第 6 章クロック発生回路」を参照してください。 UART を使用する場合は，ポート B の 2 次機能／3 次機能設定が必要です。ポート B の 2 次機能／3 次機能設定に

ついては，「第 16 章ポート B」を参照してください。 UART は，ブロックコントロールレジスタ 2（BLKCON2）の DUA0 および DUA1 ビットが“0”の場合のみ動作します。

DUA0 ビットおよび DUA1 ビットが“1”の場合には UART の各機能はリセット状態となります。ブロックコントロールレジス

タについては，「第 4 章 MCU 制御機能」を参照してください。

12.1.1 特長 • 5 ビット／6 ビット／7 ビット／8 ビットのデータ長を選択可能。 • 奇数パリティ，偶数パリティ，パリティ無しを選択可能。 • 1 ストップビット，2 ストップビットを選択可能。 • パリティエラーフラグ，オーバランエラーフラグ，フレーミングエラーフラグ，送信バッファ状態フラグを搭載。 • 正論理，負論理の通信論理を選択可能。 • LSB ファースト，MSB ファーストの通信方向を選択可能。 • 通信速度は，2400bps～115200bps が設定可能。 • ボーレートジェネレータ内蔵。

12.1.2 構成図 12-1 に UART の構成を示します。

UAnBUF ：UARTn 送受信バッファ UAnBRTH,L ：UARTn ボーレートレジスタ H,L UAnCON ：UARTn コントロールレジスタ UAnMOD0,1 ：UARTn モードレジスタ 0,1 UAnSTAT ：UARTn ステータスレジスタ

図 12-1 UART の構成

UAnBUF

Shift Register

UAnINT Baud Rate Generator

UAnCON UAnMOD0,1 UAnSTAT

UART Controller

PB1/TXD0/TXD1 PB4/TXD0/TXD1 PB7/TXD1

LSCLK OSCLK

PLLCLK

データバス

UAnBRTH,L

n=0～1

PA0/RXD1 PB0/RXD0 PB5/RXD0 PB6/RXD1

【注意】全二重通信では RXD0，TXD1 を使用します。


FJUL620Q130 12－2

12.1.3 端子一覧


PA0/RXD1 I UART1 データ入力端子 PA0 端子の 1 次機能として使用します。

PB0/RXD0 I UART0 データ入力端子 PB0 端子の 1 次機能として使用します。



PB1/TXD0/TXD1 O UART0／1 データ出力端子 PB1 端子の 2 次機能，3 次機能として使用します。

PB4/TXD0/TXD1 O UART0／1 データ出力端子 PB4 端子の 2 次機能，3 次機能として使用します。

PB7/TXD1 O UART1 データ出力端子 PB7 端子の 2 次機能として使用します。



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F710H UART0 送受信バッファ UA0BUF － R/W 8 00H 0F711H UART0 コントロールレジスタ UA0CON － R/W 8 00H 0F712H UART0 モードレジスタ 0 UA0MOD0

UA0MOD R/W 8/16 00H

0F713H UART0 モードレジスタ 1 UA0MOD1 R/W 8 00H 0F714H UART0 ボーレートレジスタ L UA0BRTL

UA0BRT R/W 8/16 0FFH

0F715H UART0 ボーレートレジスタ H UA0BRTH R/W 8 0FH 0F716H UART0 ステータスレジスタ UA0STAT － R/W 8 00H 0F718H UART1 送受信バッファ UA1BUF － R/W 8 00H 0F719H UART1 コントロールレジスタ UA1CON － R/W 8 00H 0F71AH UART1 モードレジスタ 0 UA1MOD0

UA1MOD R/W 8/16 00H

0F71BH UART1 モードレジスタ 1 UA1MOD1 R/W 8 00H 0F71CH UART1 ボーレートレジスタ L UA1BRTL


0F71DH UART1 ボーレートレジスタ H UA1BRTH R/W 8 0FH 0F71EH UART1 ステータスレジスタ UA1STAT － R/W 8 00H


FJUL620Q130 12－3

12.2.2 UART0 送受信バッファ（UA0BUF）アドレス：0F710H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA0BUF U0B7 U0B6 U0B5 U0B4 U0B3 U0B2 U0B1 U0B0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA0BUFは，全二重通信の受信データ，または半二重通信の送受信データを格納する特殊機能レジスタ（SFR）です。・全二重通信モードの場合（U01HD＝“0”）

全二重通信モードでは，UA0BUF は受信バッファとして機能します。受信終了時に受信したデータが UA0BUF に上書きされます。5～7 ビット長のデータ長を選択した場合に不要となる

ビットは“0”になります。また，全二重通信モード時の UA0BUF への書き込みは無効となります。・半二重通信モードの場合（U01HD＝“1”）

半二重通信モードでは，UA0BUF は送受信バッファとして機能します。半二重通信の送信モード（U0IO＝“0”）では，送信するデータを UA0BUF に書き込みます。連続して送信する場合

は，UART0 ステータスレジスタ（UA0STAT）の U0FUL ビットが“0”になるのを確認してから次の送信データを

UA0BUF に書き込みます。UA0BUF に書き込んだ値を読み出すことも可能です。5～7 ビット長のデータ長を選択し

た場合に不要となるビットは無効となります。半二重通信の受信モード（U0IO＝“1”）では，受信終了毎に受信したデータが UA0BUF に上書きされます。5～7 ビ

ット長のデータ長を選択した場合に不要となるビットは“0”になります。また，受信モード時の UA0BUF への書き込み

は無効となります。【注意】

・半二重通信の送信モードを使用する場合は，UART0 モードレジスタ 0（UA0MOD0）の U0IO ビットに“0”を設定し

送信モードを選択してから UA0BUF に送信データを設定してください。


FJUL620Q130 12－4

12.2.3 UART1 送受信バッファ（UA1BUF）アドレス：0F718H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA1BUF U1B7 U1B6 U1B5 U1B4 U1B3 U1B2 U1B1 U1B0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1BUFは，全二重通信の送信データ，または半二重通信の送受信データを格納する特殊機能レジスタ（SFR）です。・全二重通信モードの場合（U01HD＝“0”）

全二重通信モードでは，UA1BUF は送信バッファとして機能します。送信するデータを UA1BUF に書き込みます。連続して送信する場合は，UART0 ステータスレジスタ（UA0STAT）のU0FUL ビットが“0”になるのを確認してから次の送信データを UA1BUF に書みます。UA1BUF に書き込んだ値を読

み出すことも可能です。5～7 ビット長のデータ長を選択した場合に不要となるビットは無効となります。・半二重通信モードの場合（U01HD＝“1”）

半二重通信モードでは，UA1BUF は送受信バッファとして機能します。半二重通信の送信モード（U1IO＝“0”）では，送信するデータを UA1BUF に書き込みます。連続して送信する場合

は，UART1 ステータスレジスタ（UA1STAT）の U1FUL ビットが“0”になるのを確認してから次の送信データを

UA1BUF に書みます。UA1BUF に書き込んだ値を読み出すことも可能です。5～7 ビット長のデータ長を選択した場

合に不要となるビットは無効となります。半二重通信の受信モード（U1IO＝“1”）では，受信終了毎に受信したデータが UA1BUF に上書きされます。5～7 ビ

ット長のデータ長を選択した場合に不要となるビットは“0”になります。また，受信モード時の UA1BUF への書き込み

は無効となります。【注意】

・全二重通信および半二重通信の送信モードを使用する場合は，UART1モードレジスタ 0（UA1MOD0）のU1IOビ

ットに“0”を設定し送信モードを選択してから UA1BUF に送信データを設定してください。


FJUL620Q130 12－5

12.2.4 UART0 コントロールレジスタ（UA0CON）アドレス：0F711H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA0CON －－－－－－－ U0EN R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 UA0CON は，UART の通信開始／停止を制御する特殊機能レジスタ（SFR）です。ビットの説明

• U0EN（ビット 0） U0EN は UART 通信を開始するビットです。全二重通信の送信モードと半二重通信の送信モードは，制御方

法が異なります。詳細については「12.3.4 送信動作（全二重通信モード）」，もしくは「12.3.5 送信動作（半二

重通信モード）」を参照してください。・全二重通信モードの場合（U01HD＝“0”）

全二重通信モードでは U0EN を“1”にすると送信側，受信側共に許可状態となります。送受信を終了する場合は U0EN ビットをソフトウェアで“0”にしてください。

・半二重通信モードの場合（U01HD＝“1”）

半二重通信の送信モード（U0IO＝“0”）では，UART0 送受信バッファ（UA0BUF）に送信データを書き込み，

U0EN を“1”にすると送信が開始されます。次に送信するデータを UA0BUF に書き込まずに送信が終了す

ると U0EN は自動的に“0”になります。送受信を強制的に終了する場合は U0EN ビットをソフトウェアで“0”

にしてください。半二重通信の受信モード（U0IO＝“1”）では，U0EN を“1”にすると受信が許可状態になります。受信を終了

する場合は U0EN ビットをソフトウェアで“0”にしてください。

U0EN 説明

全二重通信モード（U01HD＝“0”）半二重通信モード（U01HD＝“1”） 0 通信停止（初期値）通信停止（初期値）

1 通信許可送信モード時：通信開始受信モード時：通信許可


FJUL620Q130 12－6

12.2.5 UART1 コントロールレジスタ（UA1CON）

アドレス：0F719H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA1CON －－－－－－－ U1EN R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 UA1CON は，UART の通信開始／停止を制御する特殊機能レジスタ（SFR）です。 UA1CON は半二重通信モード時に使用します。全二重通信モードでは無効です。ビットの説明

• U1EN（ビット 0） U1EN は，半二重通信モード（U01HD＝“1”）での UART 通信を開始するビットです。半二重通信の送信モード（U1IO＝“0”）では，UART1 送受信バッファ（UA1BUF）に送信データを書き込み，

U1EN を“1”にすると送信が開始されます。次に送信するデータを UA1BUF に書き込まずに送信が終了すると

U1EN は自動的に“0”になります。送受信を強制的に終了する場合は U1EN ビットをソフトウェアで“0”にしてく

ださい。半二重通信の受信モード（U1IO＝“1”）では，U1EN を“1”にすると受信が許可状態になります。受信を終了す

る場合は U1EN ビットをソフトウェアで“0”にしてください。

U1EN 説明 0 通信停止（初期値） 1 通信開始


FJUL620Q130 12－7

12.2.6 UART0 モードレジスタ 0（UA0MOD0）アドレス：0F712H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 UA0MOD0 U01HD U0RSS U0RSEL1 U0RSEL0

－ U0CK1 U0CK0 U0IO

R/W R/W R/W R/W R/W － R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

UA0MOD0 は，UART の転送モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• U0IO（ビット 0） U0IO は，送信モード，受信モードを選択するビットです。全二重通信では必ず“1”に設定してください。

U0IO 説明

0 送信モード（初期値） 1 受信モード

• U0CK1, U0CK0（ビット 2, 1）

U0CK1, U0CK0 は，UART0 のボーレートジェネレータに入力するクロックを選択するビットです。

U0CK1 U0CK0 説明 0 0 LSCLK：約 32.768kHz（初期値） 0 1 使用禁止 1 0 OSCLK*：約 16MHz or 4MHz 1 1 PLLCLK：約 8MHz

*：周波数コントロールレジスタ 0（FCON0）の OSCM1，OSCM0 で選択されたクロック

• U0RSEL1, U0RSEL0（ビット 5, 4） U0RSEL1, U0RSEL0 は，UART0 の受信データ入力を選択するビットです。

U0RSEL1 U0RSEL0 説明

0 0 PB0 端子を選択（初期値） 0 1 PB5 端子を選択 1 0 使用禁止 1 1 使用禁止

• U0RSS（ビット 6）

U0RSS は，UART0 の受信データ入力サンプリングタイミングを選択するビットです。

U0RSS 説明 0 UA0BRTH，UA0BRTL レジスタに設定した値/2（初期値） 1 UA0BRTH，UA0BRTL レジスタに設定した値/2-1


FJUL620Q130 12－8

• U01HD（ビット 7）

U01HD は，全二重通信モード（1 チャネル），半二重通信モード（2 チャネル）を選択するビットです。 U01HD を“0”にすると UART0 と UART1 の組み合わせで全二重通信として機能します。このとき，UART0 が

受信モード，UART1 は送信モードに固定されます。 U01HD を“1”にすると UART0 と UART1 がそれぞれ独立して半二重通信として機能します。表 12-1 に，全二重／半二重通信モード時に使用する SFR，通信端子および割込みを示します。

U01HD 説明

0 全二重通信モード（初期値） 1 半二重通信モード

表 12-1 全二重／半二重通信モード時に使用する SFR，通信端子および割込み

項目名称略称（Byte）全二重通信モード

U01HD=“0”

半二重通信モード U01HD=“1”

UART0 UART1

SFR

UART0 送受信バッファ UA0BUF ●

受信バッファとして使用

● －

UART0 コントロールレジスタ UA0CON ● ● － UART0 モードレジスタ 0 UA0MOD0 ● ● － UART0 モードレジスタ 1 UA0MOD1 ● ● －

UART0 ボーレートレジスタ L UA0BRTL ● ● － UART0 ボーレートレジスタ H UA0BRTH ● ● － UART0 ステータスレジスタ UA0STAT ● ● －

UART1 送受信バッファ UA1BUF ●

送信バッファとして使用

－ ●

UART1 コントロールレジスタ UA1CON －－ ● UART1 モードレジスタ 0 UA1MOD0 －－ ● UART1 モードレジスタ 1 UA1MOD1 －－ ●

UART1 ボーレートレジスタ L UA1BRTL －－ ● UART1 ボーレートレジスタ H UA1BRTH －－ ● UART1 ステータスレジスタ UA1STAT －－ ●

通信端子

受信端子－ PB0/RXD0 PB5/RXD0

PB0/RXD0 PB5/RXD0

PA0/RXD1 PB6/RXD1

送信端子－ PB1/TXD1 PB4/TXD1 PB7/TXD1

PB1/TXD0 PB4/TXD0

PB1/TXD1 PB4/TXD1 PB7/TXD1

割込み受信割込み－ UA0INT

UA0INT UA1INT 送信割込み－ UA1INT

●：使用する，－：使用しない【注意】

・UA0MOD0 は必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL620Q130 12－9

12.2.7 UART1 モードレジスタ 0（UA1MOD0）アドレス：0F71AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 UA1MOD0 － U1RSS U1RSEL1 U1RSEL0 － U1CK1 U1CK0 U1IO R/W － R/W R/W R/W － R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1MOD0 は，UART の転送モードを設定する特殊機能レジスタ（SFR）です。 UA1MOD0 は半二重通信モード時に使用します。全二重通信モードでは無効です。ビットの説明

• U1IO（ビット 0） U1IO は，送信モード，受信モードを選択するビットです。

U1IO 説明

0 送信モード（初期値） 1 受信モード

• U1CK1, U1CK0（ビット 2, 1）

U1CK1, U1CK0 は，UART1 のボーレートジェネレータに入力するクロックを選択するビットです。

U1CK1 U1CK0 説明 0 0 LSCLK：約 32.768kHz（初期値） 0 1 使用禁止 1 0 OSCLK*：約 16MHz or 4MHz 1 1 PLLCLK：約 8MHz

*：周波数コントロールレジスタ 0（FCON0）の OSCM1，OSCM0 で選択されたクロック

• U1RSEL1, U1RSEL0（ビット 5, 4） U1RSEL1, U1RSEL0 は，UART1 の受信データ入力を選択するビットです。

U1RSEL1 U1RSEL0 説明

0 0 PA0 端子を選択（初期値） 0 1 PB6 端子を選択 1 0 使用禁止 1 1 使用禁止

• U1RSS（ビット 6）

U1RSS は，UART1 の受信データ入力サンプリングタイミングを選択するビットです。

U1RSS 説明 0 UA1BRTH，UA1BRTL レジスタに設定した値/2（初期値） 1 UA1BRTH，UA1BRTL レジスタに設定した値/2-1

【注意】



FJUL620Q130 12－10

12.2.8 UART0 モードレジスタ 1（UA0MOD1）アドレス：0F713H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA0MOD1 － U0DIR U0NEG U0STP U0PT1 U0PT0 U0LG1 U0LG0 R/W － R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA0MOD1 は，UART の転送モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• U0LG1, U0LG0（ビット 1，0） U0LG1, U0LG0 は，UART の通信データ長を指定するビットです。

U0LG1 U0LG0 説明

0 0 8 ビット長（初期値） 0 1 7 ビット長 1 0 6 ビット長 1 1 5 ビット長

• U0PT1, U0PT0（ビット 3，2）

U0PT1, U0PT0 は，UART のパリティビットの偶数，奇数，パリティ無しを選択するビットです。

U0PT1 U0PT0 説明 0 0 偶数パリティ（初期値） 0 1 奇数パリティ 1 * パリティビット無し

• U0STP（ビット 4）

U0STP は，UART のストップビットの長さを選択するビットです。

U0STP 説明 0 1 ストップビット（初期値） 1 2 ストップビット

• U0NEG（ビット 5）

U0NEG は，UART の正論理，負論理を選択するビットです。

U0NEG 説明 0 正論理（初期値） 1 負論理


FJUL620Q130 12－11

• U0DIR（ビット 6）

U0DIR は，UART の LSB ファースト，MSB ファーストを選択するビットです。

U0DIR 説明 0 LSB ファースト（初期値） 1 MSB ファースト

【注意】



FJUL620Q130 12－12

12.2.9 UART1 モードレジスタ 1（UA1MOD1）アドレス：0F71BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA1MOD1 － U1DIR U1NEG U1STP U1PT1 U1PT0 U1LG1 U1LG0 R/W － R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1MOD1 は，UART の転送モードを設定する特殊機能レジスタ（SFR）です。 UA1MOD1 は半二重通信モード時に使用します。全二重通信モードでは無効です。ビットの説明

• U1LG1, U1LG0（ビット 1，0） U1LG1, U1LG0 は，UART の通信データ長を指定するビットです。

U1LG1 U1LG0 説明

0 0 8 ビット長（初期値） 0 1 7 ビット長 1 0 6 ビット長 1 1 5 ビット長

• U1PT1, U1PT0（ビット 3，2）

U1PT1, U1PT0 は，UART のパリティビットの偶数，奇数，パリティ無しを選択するビットです。

U1PT1 U1PT0 説明 0 0 偶数パリティ（初期値） 0 1 奇数パリティ 1 * パリティビット無し

• U1STP（ビット 4）

U1STP は，UART のストップビットの長さを選択するビットです。

U1STP 説明 0 1 ストップビット（初期値） 1 2 ストップビット

• U1NEG（ビット 5）

U1NEG は，UART の正論理，負論理を選択するビットです。

U1NEG 説明 0 正論理（初期値） 1 負論理


FJUL620Q130 12－13

• U1DIR（ビット 6）

U1DIR は，UART の LSB ファースト，MSB ファーストを選択するビットです。

U1DIR 説明 0 LSB ファースト（初期値） 1 MSB ファースト

【注意】



FJUL620Q130 12－14

12.2.10 UART0 ボーレートレジスタ L，H（UA0BRTL，UA0BRTH）アドレス：0F714H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 UA0BRTL U0BR7 U0BR6 U0BR5 U0BR4 U0BR3 U0BR2 U0BR1 U0BR0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 アドレス：0F715H アクセス：R/W アクセスサイズ：8 ビット初期値：0FH

7 6 5 4 3 2 1 0 UA0BRTH －－－－ U0BR11 U0BR10 U0BR9 U0BR8 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 1 1 1 1 UA0BRTL, UA0BRTH は，ボーレートクロックを生成するボーレートジェネレータのカウント値を設定する特殊機能レジ

スタ（SFR）です。ボーレートジェネレータのカウント値とボーレートとの関係については，「12.3.2 ボーレート」を参照してください。【注意】

・UA0BRTL, UA0BRTH は必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL620Q130 12－15

12.2.11 UART1 ボーレートレジスタ L，H（UA1BRTL，UA1BRTH）アドレス：0F71CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 UA1BRTL U1BR7 U1BR6 U1BR5 U1BR4 U1BR3 U1BR2 U1BR1 U1BR0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 アドレス：0F71DH アクセス：R/W アクセスサイズ：8 ビット初期値：0FH

7 6 5 4 3 2 1 0 UA1BRTH －－－－ U1BR11 U1BR10 U1BR9 U1BR8 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 1 1 1 1 UA1BRTL, UA1BRTH は，ボーレートクロックを生成するボーレートジェネレータのカウント値を設定する特殊機能レジ

スタ（SFR）です。 UA1BRTL, UA1BRTH は半二重通信モード時に使用します。全二重通信モードでは無効です。ボーレートジェネレータのカウント値とボーレートとの関係については，「12.3.2 ボーレート」を参照してください。【注意】

・UA1BRTL, UA1BRTH は必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL620Q130 12－16

12.2.12 UART0 ステータスレジスタ（UA0STAT）アドレス：0F716H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA0STAT －－－－ U0FUL U0PER U0OER U0FER R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA0STAT は UART の送受信動作における状態を示す特殊機能レジスタ（SFR）です。 UA0STAT に任意のデータを書き込むと，全てのビットは“0”に初期化されます。ビットの説明

• U0FER（ビット 0） U0FER は UART のフレーミングエラーを示すビットです。スタートビットもしくはストップビットでエラーが発生した場合“1”になります。U0FER は受信終了毎に更新されま

す。 U0FER は送信モード時に“0”に固定されます。

U0FER 説明

0 フレーミングエラー無し（初期値） 1 フレーミングエラー有り

• U0OER（ビット 1）

U0OER は UART のオーバランエラーを示すビットです。送受信バッファ（UA0BUF）の受信データを読み出す前に再度受信すると“1”になります。U0EN ビットにより受

信を停止し再開した場合でも，前回の受信データが読み出されていなければ“1”になりますので，受信が完了

した際はそのデータが不要の場合でも必ず送受信バッファを読み出してください。 U0OER は送信モード時に“0”に固定されます。

U0OER 説明

0 オーバランエラー無し（初期値） 1 オーバランエラー有り

• U0PER（ビット 2）

U0PER は UART のパリティエラーを示すビットです。受信したデータのパリティとデータに付加されてきたパリティビットを比較し一致していない場合に“1”になりま

す。U0PER は受信終了毎に更新されます。 U0PER は送信モード時に“0”に固定されます。

U0PER 説明

0 パリティエラー無し（初期値） 1 パリティエラー有り


FJUL620Q130 12－17

• U0FUL（ビット 3）

U0FUL は UART の送受信バッファの状態を示すビットです。・全二重通信モードの場合（U01HD＝“0”）

送信モード時に送信データを UA1BUF に書き込むと“1”になり，その送信データがシフトレジスタに転送さ

れると“0”になります。連続して送信する場合は，U0FUL ビットが“0”になるのを確認してから次の送信デー

タを UA1BUF に書き込んでください。・半二重通信モードの場合（U01HD＝“1”）

送信モード時に送信データを UA0BUF に書き込むと“1”になり，その送信データがシフトレジスタに転送さ

れると“0”になります。連続して送信する場合は，U0FUL ビットが“0”になるのを確認してから次の送信デー

タを UA0BUF に書き込んでください。受信モード時，U0FUL は“0”に固定されます。

U0FUL 説明

全二重通信モード（U01HD＝“0”）半二重通信モード（U01HD＝“1”）

0 送信バッファ（UA1BUF）にデータなし（初期値）

送受信バッファ（UA0BUF）にデータなし（初期値）

1 送信バッファ（UA1BUF）にデータあり送受信バッファ（UA0BUF）にデータあり


FJUL620Q130 12－18

12.2.13 UART1 ステータスレジスタ（UA1STAT）アドレス：0F71EH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA1STAT －－－－ U1FUL U1PER U1OER U1FER R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1STAT は UART の送受信動作における状態を示す特殊機能レジスタ（SFR）です。 UA1STAT に任意のデータを書き込むと，全てのビットは“0”に初期化されます。 UA1STAT は半二重通信モード時に使用します。全二重通信モードでは無効です。ビットの説明

• U1FER（ビット 0） U1FER は UART のフレーミングエラーを示すビットです。スタートビットもしくはストップビットでエラーが発生した場合“1”になります。U1FER は受信終了毎に更新されま

す。 U1FER は送信モード時に“0”に固定されます。

U1FER 説明

0 フレーミングエラー無し（初期値） 1 フレーミングエラー有り

• U1OER（ビット 1）

U1OER は UART のオーバランエラーを示すビットです。送受信バッファ（UA1BUF）の受信データを読み出す前に再度受信すると“1”になります。U1EN ビットにより受

信を停止し再開した場合でも，前回の受信データが読み出されていなければ“1”になりますので，受信が完了

した際はそのデータが不要の場合でも必ず送受信バッファを読み出してください。 U1OER は送信モード時に“0”に固定されます。

U1OER 説明

0 オーバランエラー無し（初期値） 1 オーバランエラー有り

• U1PER（ビット 2）

U1PER は UART のパリティエラーを示すビットです。受信したデータのパリティとデータに付加されてきたパリティビットを比較し一致していない場合に“1”になりま

す。U1PER は受信終了毎に更新されます。 U1PER は送信モード時に“0”に固定されます。

U1PER 説明

0 パリティエラー無し（初期値） 1 パリティエラー有り


FJUL620Q130 12－19

• U1FUL（ビット 3）

U1FUL は UART の送受信バッファの状態を示すビットです。送信モード時に送信データを UA1BUF に書き込むと“1”になり，その送信データがシフトレジスタに転送される

と“0”になります。連続して送信する場合は，U1FUL ビットが“0”になるのを確認してから次の送信データを

UA1BUF に書き込んでください。受信モード時，U1FUL は“0”に固定されます。

U1FUL 説明

0 送受信バッファにデータなし（初期値） 1 送受信バッファにデータあり


FJUL620Q130 12－20

12.3 動作説明

12.3.1 転送データフォーマットスタートビット，データビット，パリティビット，ストップビットまでを 1 フレームとしたフォーマットとなります。このフォーマット

において，データビットは 5～8 ビットが選択可能，パリティビットは，パリティビットの有無，偶数／奇数パリティの選択が

可能，ストップビットは 1 ストップビット，2 ストップビット，転送方向は LSB ファースト，MSB ファーストが選択可能，また，

シリアル入出力の論理は，正論理，負論理が選択可能です。これらは，全て UARTn モードレジスタ１（UAnMOD1）で設定します。図 12-2 に正論理入出力のフォーマットを，図 12-3 に負論理入出力のフォーマットを示します。

図 12-2 正論理入出力のフォーマット

図 12-3 負論理入出力のフォーマット

ｽﾀｰﾄﾋﾞｯﾄ 1 2 3 4 5 6 7 8

ﾊﾟﾘﾃｨﾋﾞｯﾄ

データビット

1 フレーム

・１フレーム MAX･･････12 ビット MIN･･････ 7 ビット

・データビット長･･････8～5 ビット可変・パリティビット･･････有／無設定可変奇数／偶数パリティ選択可能・ストップビット･･････1 ストップビット／2 ストップビット選択

ｽﾄｯﾌﾟﾋﾞｯﾄ


ｽﾀｰﾄﾋﾞｯﾄ 1 2 3 4 5 6 7 8

ﾊﾟﾘﾃｨﾋﾞｯﾄ

データビット

1 フレーム



・１フレーム MAX･･････12 ビット MIN･･････ 7 ビット

・データビット長･･････8～5 ビット可変・パリティビット･･････有／無設定可変奇数／偶数パリティ選択可能・ストップビット･･････1 ストップビット／2 ストップビット選択


FJUL620Q130 12－21

12.3.2 ボーレートボーレートは，ボーレートジェネレータにより発生します。ボーレートジェネレータは，UARTn モードレジスタ 0（UAnMOD0）のボーレートジェネレータクロック選択ビット（UnCK1, UnCK0）で選択されたクロックをカウントすることでボーレートを発生させます。ボーレートジェネレータのカウント値は

UARTn ボーレートレジスタ H, L（UAnBRTH, UAnBRTL）に書き込むことで設定されます。最大 4096 カウントです。 UAnBRTH, UAnBRTL の設定値は，次式で表されます。

UAnBRTH, L＝クロック周波数（Hz）

－1 ボーレート（bps）

表 12-2 に代表的なボーレートのカウント値を示します。

表 12-2 代表的なボーレートのカウント値

ボーレート

ボーレートジェネレータクロック選択

ボーレートジェネレータのカウンタ値誤差

ボーレートクロックカウント値 1 ビットの

周期 UAnBRTH UAnBRTL

2400bps

PLLCLK（8MHz）

3333 約 417us 0DH 004H 0.01%

4800bps 1667 約 208us 06H 082H -0.02%

9600bps 833 約 104us 03H 040H 0.04%

19200bps 417 約 52us 01H 0A0H -0.08%

38400bps 208 約 26us 00H 0CFH 0.16%

57600bps 139 約 17.4us 00H 08AH -0.08%

115200bps 69 約 8.6us 00H 044H 0.64%


FJUL620Q130 12－22

12.3.3 送信データ方向図 12-4 に送受信バッファと送受信データの関係を示します。

図 12-4 送受信バッファと送受信データの関係

【注意】

・受信モード時に TXDn 端子を 2 次機能出力に設定した場合，TXDn 出力からは“H”レベルが出力されます。

U0B6 U0B3 U0B7 U0B5 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信

●データ長が 8 ビット長の場合



受信完了時 U0B7 は“0”


MSB 受信 MSB 送信

U0B6 U0B3 U0B5 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信 MSB 受信 MSB 送信

受信完了時 U0B7, U0B6 は“0”

U0B3 U0B5 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信 MSB 受信 MSB 送信

受信完了時 U0B7, U0B6, U0B5 は“0”

U0B3 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信 MSB 受信 MSB 送信


FJUL620Q130 12－23

12.3.4 送信動作（全二重通信モード）図 12-5 に全二重通信モード時の送信動作タイミングを示します。 UART0 モードレジスタ 0（UA0MOD0）の U01HD ビットを“0”にして全二重通信モードを選択し，UART0 コントロールレ

ジスタ（UA0CON）の U0EN ビットを“1”にすることで全二重通信が許可されます。この時，UART1 送受信バッファ（UA1BUF）に送信データが書かれている場合（UA0STAT レジスタの U0FUL ビットが

“1”）は，すぐに送信が開始されます。UA1BUF に送信データが書かれていない場合（UA0STAT レジスタの U0FUL ビ

ットが“0”）は，送信データ書き込み後に送信が開始されます。図12-5の全二重通信モード時の送信動作タイミングは，

UA1BUF に送信データが書かれていない場合の例です。 UART1 送受信バッファ（UA1BUF）に送信データを書き込むと（①），UART0 ステータスレジスタ（UA0STAT）の送受信

バッファの状態を示す U0FUL ビットが“1”になり，ボーレートジェネレータは設定したボーレートの内部転送クロックを発

生し，送信を開始します。送信が開始されると内部転送クロックの立ち下がり（②）でスタートビットが TXD1 端子に出力され，同時に UART1 割込

み（UA1INT）を要求し，UA0STAT の U0FUL ビットが“0”になります。 UART1 割込みルーチンで次に送信するデータを UART1 送受信バッファ（UA1BUF）に書き込むと，UA0STAT の

U0FUL ビットが“1”にセットされます。（③）以後送信データとパリティビット，およびストップビットを出力します。ストップビット送信後の内部転送クロックの立ち下が

り（④）で UART1 割込みを要求します。その後，UA1BUF に次のデータを書き込まない状態（U0FUL ビットが“0”の状

態）でストップビットまで送信すると（⑤），送信を停止し，UART1割込みを要求します。送信が終了してもU0ENビットは

“1”を継続します。次に送信するデータの UART1 送受信バッファ（UA1BUF）への書き込み有効期間は，割込み要求発生後（④）からスト

ップビット送信終了（⑤）までの期間です。（⑥）

図 12-5 全二重通信モード時の送信動作タイミング

【注意】

・全二重通信モードの場合，UART0 ステータスレジスタ（UA0STAT）の U0FUL ビットが“1”の状態で UART0 コン

トロールレジスタ（UA0CON）のU0ENビットを“1”を書き込むと，すぐに送信を開始します。UART1送受信バッファ

（UA1BUF）に送信データが準備できていない場合，および受信を先に許可する場合は，UA0STAT に任意のデー

タを書き込み U0FUL ビットをリセットしてから UA0CON の U0EN ビットに“1”を書き込み，送受信を許可してくださ

い。

2nd data

1st data

送受信バッファ書込み有効期間

UA1BUF 書き込み命令 U0EN セット命令

UA1BUF

U0EN

内部転送クロック

TXD1 出力

UA1INT

U0FUL

BRT

BRT

スタート

0

1

2

7

パリティ

ストップ

スタート

0

1

2

7

パリティ

ストップ

↑ ①

↑ ②

↑ ③

↑ ④

↑ ⑤

⑥

⑥


SYSTEMCLK


FJUL620Q130 12－24

12.3.5 送信動作（半二重通信モード）図 12-6 に半二重通信モード時の送信動作タイミングを示します。 UART0モードレジスタ 0（UA0MOD0）のU01HDビットを“1”にして半二重通信モードを選択し，UARTnモードレジスタ

0（UAnMOD0）の UnIO ビットを“0”にすると送信モードが選択されます。半二重通信モードでは 2 チャネル（UART0，UART1）の半二重通信として機能します。 UARTn 送受信バッファ（UAnBUF）に送信データを書き込みむと，UARTn ステータスレジスタ（UAnSTAT）の送受信バ

ッファの状態を示す UnFUL ビットが“1”になります。その後，UARTn コントロールレジスタ（UAnCON）の UnEN ビットを

“1”にセットすると（①），ボーレートジェネレータは設定したボーレートの内部転送クロックを発生し，送信を開始します。送信が開始されると内部転送クロックの立ち下がり（②）でスタートビットが TXDn 端子に出力され，同時に UARTn 割込

み（UAnINT）を要求し，UAnSTAT の UnFUL ビットが“0”になります。 UARTn 割込みルーチンで次に送信するデータを UARTn 送受信バッファ（UAnBUF）に書き込むと，UAｎSTAT の

UnFUL ビットが“1”にセットされます。（③）以後送信データとパリティビット，およびストップビットを出力します。ストップビット送信後の内部転送クロックの立ち下が

り（④）で UARTn 割込みを要求します。その後，UAnBUF に次のデータを書き込まない状態（UnFUL ビットが“0”の状

態）でストップビットまで送信すると（⑤），送信動作を停止し，UnENビットを“0”にリセットすると共にUARTn割込みを要

求します。次に送信するデータの送受信バッファ（UAnBUF）への書き込み有効期間は，割込み要求発生後（④）からストップビッ

ト送信終了（⑤）までの期間です。（⑥）

図 12-6 半二重通信モード時の送信動作タイミング

【注意】

・半二重通信モードの場合は，必ず UARTn 送受信バッファ（UAnBUF）に送信データを設定した後に（UAnSTATのUnFULが“1”の状態），UARTnコントロールレジスタ（UAnCON）のUnENビットを“1”を書き込み送信を開始し

てください。UAnBUF に送信データを書き込まず（UAnSTAT のUnFUL が“0”の状態）に UnEN ビットに“1”を書き

込むと UARTn 割込み要求は発生しますが，すぐに UnEN ビットは“0”になり通信は開始しません。

2nd data

1st data


UAnBUF 書込み命令 UnEN ｾｯﾄ命令

UAnBUF

UnEN

内部転送クロック

TXDn 出力

UAnINT

UnFUL

BRT

BRT

スタート

0

1

2

7

パリティ

ストップ

スタート

0

1

2

7

パリティ

ストップ

↑ ①

↑ ②

↑ ③

↑ ④

↑ ⑤

⑥

⑥


SYSTEMCLK


FJUL620Q130 12－25

12.3.6 受信動作（全二重通信モード，半二重通信モード共通）図 12-7 に受信動作タイミングを示します。 UARTn モードレジスタ 0（UAnMOD0）の UnRSEL ビットで受信データ端子を選択します。 UART0 モードレジスタ 0（UA0MOD0）の U01HD ビットを“0”にして全二重通信モードを選択，または U01HD ビットを

“1”にし UARTn モードレジスタ 0（UAnMOD0）の UnIO ビットを“1”にして半二重通信の受信モードを選択し，UARTnコントロールレジスタ（UAnCON）の UnEN ビットを“1”にすることで受信が許可されます。受信が許可されると，入力端子 RXDn に送られてくるデータを確認し，スタートビットが来るのを待ちます。スタートビットを検出（②）するとその時点を基準に設定したボーレートの内部転送クロックを発生し，受信を開始します。シフトレジスタは，内部転送クロックの立ち上がりエッジで RXDn に入力されるデータを取り込みます。データおよびパリ

ティビットをシフトレジスタに取り込み，③の内部転送クロックの立ち下がりエッジと同時に 5～8 ビットの受信データを

UARTn 送受信バッファ（UAnBUF）に転送します。受信データを取り込んだ次の内部転送クロックの立ち上がり（④）で UARTn 割込みを要求すると同時に，ストップビット

エラーとパリティビットエラーを判断し，エラーがあった場合は UARTn ステータスレジスタ（UAnSTAT）の当該ビットを

“1”にセットします。・パリティエラーの時：UnPER ＝“1” ・オーバランエラーの時：UnOER ＝“1” ・フレーミングエラーの時：UnFER ＝“1”

内部転送クロックの立ち上がりは，受信データのビット期間の中心をとらえるように設定してあります。受信は，UnEN ビットをソフトウェアで“0”にリセットするまで継続されます。受信途中で UnEN を“0”にリセットした場合に

は，受信データは破壊される場合があります。なお，図 12-7 中の“UnEN のリセット可能期間”で UnEN ビットを“0”にリ

セットした場合には受信データは保護されます。

図 12-7 受信時の動作タイミング

【注意】

・UnOER は，UARTn 送受信バッファ（UAnBUF）の受信データを読み出す前に次の受信データが上書きされると

“1”になります。UnEN ビットにより受信を停止し再開した場合でも，前回の受信データ（UAnBUF）が読み出されて

いなければ“1”になります。このため，UAnBUFを読み出してからUnENビットを“1”にするか，もしくは受信が完了

した際はそのデータが不要の場合でも必ず UAnBUF を読み出してください。

UnEN

RXDn

内部転送

クロック

UAnINT

UnPER

UnOER

BRT

スタート

0

1

2

7

パリティ

スタート

BRT

ストップ

0

1

6

7

パリティ

ストップ

UnEN のリセット可能期間

2nd data

1st data

スタートビット検出

↑ ②

↑ ①

↑ ③

↑ ④ パリティエラー，

オーバランエラー，フレーミングエラー検出 UARTn 割込み要求

↑ ⑤

スタートビットが取り込まれないので受信停止

↓パリティエラーの場合 ↓オーバランエラーの場合

スタート

0

2

7

パリティ

1

スタート

ストップ

0

1

6

7

パリティ

ストップ

送受信バッファ

シフトレジスタ（入力段）


FJUL620Q130 12－26

12.3.6.1 スタートビットの検出スタートビットは，UARTnモードレジスタ0（UAnMOD0）のUnCK1, UnCK0ビットで選択されたボーレートジェネレータク

ロック（LSCLK，OSCLK，PLLCLK）でサンプリングされます。したがって，スタートビットの検出は，ボーレートジェネレー

タクロックの最大１周期分遅れる可能性があります。図 12-8 に，スタートビット検出タイミングを示します。

図 12-8 スタートビット検出タイミング（正論理の場合）

12.3.6.2 サンプリングタイミングスタートビットが検出されると，RXDn に入力された受信データは，ボーレートのほぼ中央でサンプリングされ，シフトレジ

スタに取り込まれます。このシフトレジスタの取り込むサンプリングタイミングは，UARTnモードレジスタ 0（UAnMOD0）のUnRSSビットにより，ボ

ーレートジェネレータクロックの 1 クロック分調整することができます。図 12-9 に，UnRSS ビットとサンプリングタイミングの関係を示します。

（1）ボーレートジェネレータカウント値が“7”（奇数）の場合

（2）ボーレートジェネレータカウント値が“8”（偶数）の場合図 12-9 UnRSS ビットとサンプリングタイミングの関係

ボーレートジェネレータクロック

RXDn

0 3 2 7 0 3 2 7

サンプリングタイミング

UnRSS=1 UnRSS=0

カウント値=8

ボーレートジェネレータクロックによるサンプリング

RXDn

最大 1 周期の遅れ

スタートビット

ボーレートジェネレータクロック

RXDn

0 3 2 6 0 3 2 6


UnRSS=1 UnRSS=0

カウント値=7


FJUL620Q130 12－27

12.3.6.3 受信マージン送信元のボーレートと本 LSI のボーレートジェネレータで生成されるボーレートに誤差がある場合は，1 フレーム最後の

ストップビットの取り込みまで誤差が蓄積され，受信マージンが低下します。図 12-10 に，ボーレート誤差と受信マージンの波形を示します。

図 12-10 ボーレート誤差と受信マージン

【注意】

・システム設計の際は，送信側と受信側のボーレート差，およびスタートビット検出の遅れに加え，受信データのな

まりやノイズの影響なども考慮し，十分な受信マージンを確保してください。

送信元のボーレートが遅い場合(RXDn)


UnRSS=1 UnRSS=0

スタート

スタート

スタートストップ

ストップ

ストップ

送信元のボーレートが早い場合(RXDn)

理想波形(RXDn)


FJUL620Q130 12－28


UART 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につ

いては，「第 15 章ポート A」，「第 16 章ポート B」を参照してください。

12.4.1 PB1 端子（TXD1），PB0 端子（RXD0）を使って UART（全二重）を動作させる場合 PB1MD1 ビット（PBMOD1 レジスタのビット 1）を“0”に，PB1MD0 ビット（PBMOD0 レジスタのビット 1）を“1”にし，UARTを PB1 の 2 次機能として選択し，PB0MD1 ビット（PBMOD1 レジスタのビット 0）を“0”に，PB0MD0 ビット（PBMOD0 レ

ジスタのビット 0）を“0”にし，UART を PB0 の 1 次機能として選択します。



設定値 * * * * * * 0 0

レジスタ名 P5MOD0 レジスタ（アドレス：0F25CH）


設定値 * * * * * * 1 0 PB1C1 ビット（PBCON1 レジスタのビット 1）を“1”に，PB1C0 ビット（PBCON0 レジスタのビット 1）を“1”に，PB1DIR ビット

（PBDIR レジスタのビット 1）を“0”にし，PB1 端子の状態モードを CMOS 出力に選択します。 PB0DIR ビット（PBDIR レジスタのビット 0）を“1”にし，PB0 端子を入力端子として選択します。 PB0C1ビット，PB0C0ビットへの設定値（$）は任意です。PB0端子が接続される外部回路の状態によって任意の入力モ




設定値 * * * * * * 1 $



設定値 * * * * * * 1 $



設定値 * * * * * * 0 1 PB1D～PB0D ビット（PBD レジスタのビット 1～0）のデータは“0”でも“1”でも構いません。



設定値 * * * * * * ** ** * : UART 機能に関連のないビット ** : Don’t care $: 任意


FJUL620Q130 12－29




ビット 7 6 5 4 3 2 1 0


設定値 * * 0 0 * * * *


ビット 7 6 5 4 3 2 1 0






ビット 7 6 5 4 3 2 1 0


設定値 * * $ 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * $ 1 * * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 * * ** ** * * * * * : UART 機能に関連のないビット ** : Don’t care $: 任意【注意】

・受信端子（RXD0）は，UA0MOD0 レジスタの U0RSEL ビット（ビット 5～4）で選択されます。初期値“00”で PB0 を

選択し，“01”で PB5 を選択します。・PB5MD1，PB5MD0，PB5C1，PB5C0，PB5DIR ビットの設定にて PB5 端子が RXD0 として選択されていても，

UA0MOD0 レジスタの U0RSEL ビットが“00”であれば，PB0 端子が RXD0 として選択されます。


FJUL620Q130 12－30

12.4.3 PB1 端子（TXD0），PB0 端子（RXD0）を使って UART（半二重）を動作させる場合 PB1MD1 ビット（PBMOD1 レジスタのビット 1）を“1”に，PB1MD0 ビット（PBMOD0 レジスタのビット 1）を“0”にし，UARTを PB1 の 3 次機能として選択し，PB0MD1 ビット（PBMOD1 レジスタのビット 0）を“0”に，PB0MD0 ビット（PBMOD0 レ




設定値 * * * * * * 1 0



設定値 * * * * * * 0 0 PB1C1 ビット（PBCON1 レジスタのビット 1）を“1”に，PB1C0 ビット（PBCON0 レジスタのビット 1）を“1”に，PB1DIR ビット





設定値 * * * * * * 1 $



設定値 * * * * * * 1 $



設定値 * * * * * * 0 1 PB1D～PB0D ビット（PBD レジスタのビット 1～0）のデータは“0”でも“1”でも構いません。



設定値 * * * * * * ** ** * : UART 機能に関連のないビット ** : Don’t care $: 任意


FJUL620Q130 12－31

12.4.4 PB4 端子（TXD0），PB5 端子（RXD0）を使って UART（半二重）を動作させる場合 PB4MD1 ビット（PBMOD1 レジスタのビット 4）を“1”に，PB4MD0 ビット（PBMOD0 レジスタのビット 4）を“0”にし，UARTを PB4 の 3 次機能として選択し，PB5MD1 ビット（PBMOD1 レジスタのビット 5）を“0”に，PB5MD0 ビット（PBMOD0 レ



ビット 7 6 5 4 3 2 1 0


設定値 * * 0 1 * * * *


ビット 7 6 5 4 3 2 1 0






ビット 7 6 5 4 3 2 1 0


設定値 * * $ 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * $ 1 * * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 * * ** ** * * * * * : UART 機能に関連のないビット ** : Don’t care $: 任意【注意】

・受信端子（RXD0）は，UA0MOD0 レジスタの U0RSEL ビット（ビット 5～4）で選択されます。初期値“00”で PB0 を


UA0MOD0 レジスタの U0RSEL ビットが“00”であれば，PB0 端子が RXD0 として選択されます。


FJUL620Q130 12－32




ビット 7 6 5 4 3 2 1 0


設定値 * 0 * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 * 0 * * * * 0 * PB1C1 ビット（PBCON1 レジスタのビット 1）を“1”に，PB1C0 ビット（PBCON0 レジスタのビット 1）を“1”に，PB1DIR ビット




ビット 7 6 5 4 3 2 1 0


設定値 * $ * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 * $ * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 * 1 * * * * 0 * PB6D，PB1D ビット（PBD レジスタのビット 6，1）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * ** * * * * ** * * : UART 機能に関連のないビット ** : Don’t care $: 任意


FJUL620Q130 12－33

12.4.6 PB7 端子（TXD1），PA0 端子（RXD1）を使って UART（半二重）を動作させる場合 PB7MD1 ビット（PBMOD1 レジスタのビット 7）を“0”に，PB7MD0 ビット（PBMOD0 レジスタのビット 7）を“1”にし，UARTを PB7 の 2 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 0 * * * * * * *


ビット 7 6 5 4 3 2 1 0



（PBDIR レジスタのビット 7）を“0”にし，PB7 端子の状態モードを CMOS 出力に選択します。


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 ** * * * * * * *


FJUL620Q130 12－34

PA0MD1ビット（PAMOD1レジスタのビット 0）を“0”に，PA0MD0ビット（PAMOD0レジスタのビット 0）を“0”にし，UARTを PA0 の 1 次機能として選択します。


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6MD1 PA5MD1 PA4MD1 PA3MD1 PA2MD1 PA1MD1 PA0MD1

設定値－ * * * * * * 0


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6MD0 PA5MD0 PA4MD0 PA3MD0 PA2MD0 PA1MD0 PA0MD0

設定値－ * * * * * * 0 PA0DIR ビット（PADIR レジスタのビット 0）を“1”にし，PA0 端子を入力端子として選択します。 PA0C1 ビット，PA0C0 ビットへの設定値（$）は任意です。PA0 端子が接続される外部回路の状態によって任意の入力

モードを選択します。


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6C1 PA5C1 PA4C1 PA3C1 PA2C1 PA1C1 PA0C1

設定値－ * * * * * * $


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6C0 PA5C0 PA4C0 PA3C0 PA2C0 PA1C0 PA0C0

設定値－ * * * * * * $


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR

設定値－ * * * * * * 1 PA0D ビット（PAD レジスタのビット 0）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6D PA5D PA4D PA3D PA2D PA1D PA0D

設定値－ * * * * * * ** * : UART 機能に関連のないビット ** : Don’t care $: 任意【注意】

・受信端子（RXD1）は，UA1MOD0 レジスタの U1RSEL ビット（ビット 5～4）で選択されます。初期値“00”で PA0 を


UA1MOD0 レジスタの U1RSEL ビットが“00”であれば，PA0 端子が RXD0 として選択されます。

第 13 章 I2C バス・インタフェース（マスタ）

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 13 章 I2C バス・インタフェース（マスタ）

FJUL620Q130 13－1

13. I2C バス・インタフェース（マスタ）

13.1 概要

本 LSI は，I2C バス・インタフェース（マスタ）を 1 チャネル内蔵しています。 I2Cバス・インタフェース・データ入出力端子（SDA），I2Cバス・インタフェース・クロック入出力端子（SCL）は，ポートAの

4 次機能，またはポート B の 3 次機能として割り付けられています。ポート A に関しては「第 15 章ポート A」を参照して

ください。ポート B に関しては「第 16 章ポート B」を参照してください。

13.1.1 特長 • マスタ機能 • 通信速度は，標準モード（100kbps），ファーストモード（400kbps）の 2 種類を選択可能。 • 7 ビットアドレスフォーマット（10 ビットアドレス対応可能）

【注意】・I2C バス・インタフェース（マスタ）は，周波数コントロールレジスタ 1（FCON1）の高速クロック（OSCLK）発振を許可し

た状態で使用してください。I2C バス・インタフェース（マスタ）に使用される OSCLK は 4MHz 固定となります。・アービトレーション機能（マルチ・マスタ），および，クロック同期化（ハンドシェーク）には対応していません。

13.1.2 構成図 13-1 に I2C バス・インタフェースの構成を示します。

I2C0RD ：I2C バス 0 受信データレジスタ I2C0SA ：I2C バス 0 スレーブアドレスレジスタ I2C0TD ：I2C バス 0 送信データレジスタ I2C0CON0 ：I2C バス 0 コントロールレジスタ 0 I2C0MODL，H ：I2C バス 0 モードレジスタ L，H I2C0STAL ：I2C バス 0 ステータスレジスタ L

図 13-1 I2C バス・インタフェースの構成【注意】 PA0/SDA および PB7/SCL 端子の Nch オープンドレイン出力設定時の電流駆動能力は，I2C バス・インタフェース規

格に準拠していますが，PA3/SDA，PA5/SCL，PB0/SCL および PB6/SDA 端子の電流駆動能力は準拠していません。

電流駆動能力をご確認の上，使用してください。電流駆動能力の詳細については，「付録 C 電気的特性」の VOL1 お

よび VOL2 を参照してください。

Clock Generator

Shift Register

データバス

I2C0INT

I2C0MODL,H

OSCLK（4MHz）

I2C0TD

I2C0RD, I2C0STAL

SCL SDA

Controller

I2C0CON0

PA5/SCL PB0/SCL PB7/SCL

I2C0SA

I2C Controller

PA0/SDA PA3/SDA PB6/SDA


FJUL620Q130 13－2

13.1.3 端子一覧


PA0/SDA I/O I2C バス・インタフェース・データ入出力端子 PA0 端子の 4 次機能として使用します。

PA3/SDA I/O I2C バス・インタフェース・データ入出力端子 PA3 端子の 3 次機能として使用します。 ML620Q131／ML620Q132／ML620Q133 では使用できません。

PB6/SDA I/O I2C バス・インタフェース・データ入出力端子 PB6 端子の 4 次機能として使用します。

PA5/SCL I/O I2C バス・インタフェース・クロック入出力端子 PA5 端子の 3 次機能として使用します。 ML620Q131／ML620Q132／ML620Q133 では使用できません。

PB0/SCL I/O I2C バス・インタフェース・クロック入出力端子 PB0 端子の 3 次機能として使用します。




アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F740H I2C バス 0 受信データレジスタ I2C0RD － R 8 00H 0F741H 予約レジスタ－－－－ 00H 0F742H I2C バス 0 スレーブアドレスレジスタ I2C0SA － R/W 8 00H 0F743H 予約レジスタ－－－－ 00H 0F744H I2C バス 0 送信データレジスタ I2C0TD － R/W 8 00H 0F745H 予約レジスタ－－－－ 00H 0F746H I2C バス 0 コントロールレジスタ 0 I2C0CON0

I2C0CON R/W 8/16 00H

0F747H 予約レジスタ－－－ 00H 0F748H I2C バス 0 モードレジスタ L I2C0MODL

I2C0MOD R/W 8/16 00H

0F749H I2C バス 0 モードレジスタ H I2C0MODH R/W 8 02H 0F74AH I2C バス 0 ステータスレジスタ L I2C0STAL

I2C0STA R 8/16 00H

0F74BH 予約レジスタ－－－ 00H

【注意】予約レジスタへの書き込みは無効です。予約レジスタを読み出すと“00H”が読み出されます。


FJUL620Q130 13－3

13.2.2 I2C バス 0 受信データレジスタ（I2C0RD）アドレス：0F740H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C0RD I20R7 I20R6 I20R5 I20R4 I20R3 I20R2 I20R1 I20R0

R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

I2C0RD は，受信データを格納する読み出し専用の特殊機能レジスタ（SFR）です。 I2C0RD は，受信終了毎に更新されます。ビットの説明

• I20R7～I20R0（ビット 7～0） I20R7～I20R0 は，受信データが格納されるビットです。スレーブアドレスの送信時，およびデータ送受信時に

SCL 端子の信号立ち上がりエッジに同期して SDA 端子の信号を受信します。データ受信時に加え，スレーブ

アドレスデータ送信時およびデータ送信時にも SCL端子の信号の立ち上がりエッジに同期して SDA 端子の信

号を受信するため，送信データが確実に送信されたかを確認することが可能です。

13.2.3 I2C バス 0 スレーブアドレスレジスタ（I2C0SA）アドレス：0F742H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C0SA I20A6 I20A5 I20A4 I20A3 I20A2 I20A1 I20A0 I20RW


I2C0SA は，スレーブデバイスのアドレスとデータ方向ビットを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I20RW（ビット 0） I20RW は，データ方向ビットです。

データ送信モード（書き込み），データ受信モード（読み出し）を選択します。

I20RW 説明 0 データ送信モード（初期値） 1 データ受信モード

• I20A6～I20A0（ビット 7～1）

I20A6～I20A0 は，通信相手のアドレスを設定するビットです。


FJUL620Q130 13－4

13.2.4 I2C バス送信データレジスタ（I2C0TD）アドレス： 0F744H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C0TD I20T7 I20T6 I20T5 I20T4 I20T3 I20T2 I20T1 I20T0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 I2C0TD は，送信データを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I20T7～0（ビット 7～0） I20T7～0 は，送信データを設定するビットです。


FJUL620Q130 13－5

13.2.5 I2C バス 0 コントロールレジスタ 0（I2C0CON0）アドレス：0F746H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0

I2C0CON0 I20ACT －－－－ I20RS I20SP I20ST R/W R/W －－－－ W W R/W

初期値 0 0 0 0 0 0 0 0 I2C0CON0 は，送受信動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• I20ST（ビット 0） I20STは，I2Cバス・インタフェースの通信動作を制御するビットです。I20ST を“1”にすると通信が開始されます。

アクノリッジ送受信後のコントロールレジスタ設定待ち状態で I20ST に“1”を上書きすると通信を再開します。ま

た，I20ST を“0”にすると強制的に通信が停止します。 I20ST は，I2C バス・インタフェース動作許可状態（I20EN=“1”）の場合のみ“1”にする事が可能です。 I20SP ビットを“1”にすると，I20ST は“0”になります。

I20ST 説明

0 通信停止（初期値） 1 通信開始

• I20SP（ビット 1）

I20SP は，ストップコンディションを要求する書き込み専用のビットです。I20SP を“1”にするとストップコンディシ

ョンに移行し通信を停止します。I20SP は，読み出すと常に“0”が読み出されます。

I20SP 説明 0 ストップコンディション要求なし（初期値） 1 ストップコンディション要求

• I20RS（ビット 2）

I20RSは，再スタートを要求する書き込み専用のビットです。データ通信中に“1”にすると再スタートコンディショ

ンに移行し，再度スレーブアドレスから通信を再開します。I20RS は，通信動作中（I20ST =“1”の時）のみ“1”

にする事が可能です。I20RS は，読み出すと常に“0”が読み出されます。

I20RS 説明 0 再スタート要求なし（初期値） 1 再スタート要求

• I20ACT（ビット 7）

I20ACT は，受信終了時に出力するアクノリッジ信号を設定するビットです。

I20ACT 説明 0 アクノリッジデータ“0” （初期値） 1 アクノリッジデータ“1”


FJUL620Q130 13－6

13.2.6 I2C バス 0 モードレジスタ L（I2C0MODL）アドレス：0F748H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C0MODL －－－ I20SYN I20DW1 I20DW0 I20MD I20EN R/W －－－ R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 I2C0MODL は，動作モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I20EN（ビット 0） I20EN は，I2C バス・インタフェースの動作を許可するビットです。I20EN を“1”にすると，I2C バス（SDA，SCL）の使用状態の検出（I20BB ビットのバスフリー／バスビジー判定）が開始され，I20ST ビットの設定が可能となり

ます。I20EN を“0”にすると，I2C バス 0 関連の全ての SFR が初期化されます。

I20EN 説明 0 I2C 動作停止（初期値） 1 I2C 動作許可

• I20MD（ビット 1）

I20MD は，I2C バス・インタフェースの通信速度を設定するビットです。通常モードとファーストモードが選択可

能です。通信速度の設定については，「表 13-1 レジスタ設定値と通信速度の関係」を参照してください。

I20MD 説明 0 標準モード（初期値）／100kbps 1 ファーストモード／400kbps

• I20DW1, I20DW0（ビット 3～2）

I20DW1, I20DW0 は，I2C バス・インタフェースの通信速度の低下率を設定するビットです。通信速度が

100kbps／400kbps を超えないように設定します。通信速度の設定については，「表 13-1 レジスタ設定値と通

信速度の関係」を参照してください。

I20DW1 I20DW0 説明 0 0 通信速度低下なし（初期値） 0 1 通信速度 10%低下 1 0 通信速度 20%低下 1 1 通信速度 30%低下

• I20SYN（ビット 4）

I20SYN は，クロック同期化機能（ハンドシェーク機能）の使用／未使用を選択するビットです。本 LSI は，クロッ

ク同期化機能に対応していないため，常に“0”を設定してください。

I20SYN 説明 0 クロック同期化未使用（初期値） 1 使用禁止


FJUL620Q130 13－7

13.2.7 I2C バス 0 モードレジスタ H（I2C0MODH）アドレス：0F749H アクセス：R/W アクセスサイズ：8 ビット初期値：02H

7 6 5 4 3 2 1 0 I2C0MODH －－－－－－ I20CD1 I20CD0 R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 1 0 I2C0MODH は，動作モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I20CD1, I20CD0（ビット 1, 0） I20CD1, I20CD0は，I2Cの動作周波数を設定するビットです。通信速度の設定については，「表13-1 レジスタ

設定値と通信速度の関係」を参照してください。

I20CD1 I20CD0 説明 0 0 OSCLK（4MHz） 0 1 1/2 OSCLK 1 0 1/4 OSCLK（初期値） 1 1 設定禁止

表 13-1 レジスタ設定値と通信速度の関係

OSCLK I20CD1 I20CD0 I2C 動作周波数標準モード I20MD=“0”

ファーストモード I20MD=“1”

4MHz

0 0 4MHｚ 100kbps 400kbps 0 1 2MHｚ 50kbps 200kbps 1 0 1MHｚ 25kbps 100kbps 1 1 設定禁止－－

【注意】 I2C 通信中に本ビットを変更しないでください。変更した場合の動作は保証できません。


FJUL620Q130 13－8

13.2.8 I2C バス 0 ステータスレジスタ L（I2C0STAL）アドレス： 0F74AH アクセス：R アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C0STAL －－－－－ I20ER I20ACR I20BB R/W －－－－－ R R R

初期値 0 0 0 0 0 0 0 0 I2C0STAL は，I2C バス・インタフェースの状態を示す読み出し専用の特殊機能レジスタ（SFR）です。ビットの説明

• I20BB（ビット 0） I20BB は，I2Cバスの使用状態を示すビットです。I2Cバス上でスタートコンディションが発生すると“1”になり，ス

トップコンディションが発生すると“0”になります。また，I20BB は，I2C0MODL の I20EN ビットが“0”の場合に

“0”になります。

I20BB 説明 0 I2C バスフリー状態（初期値） 1 I2C バスビジー状態

• I20ACR（ビット 1）

I20ACR は，受信したアクノリッジが格納されるビットです。スレーブアドレスの送信，およびデータ送受信終了

毎にアクノリッジ信号を受信します。また，I20ACR は，I2C0MODL の I20EN ビットが“0”の場合に“0”になりま

す。

I20ACR 説明 0 アクノリッジ“0”を受信（初期値） 1 アクノリッジ“1”を受信

• I20ER（ビット 2）

I20ER は，送信エラーを示すビットです。送信したデータと SDA 端子の値が一致しなかった場合に“1”になりま

す。I20ER が“1”になっても以降のバイトデータ通信終了まで SDA 端子出力を継続します。 I20ER は，I2C0CON に書き込み動作を行うと“0”になります。また，I20ER は，I2C0MODL の I20EN ビットを

“0”にすると“0”になります。

I20ER 説明 0 送信エラー無し（初期値） 1 送信エラー有り


FJUL620Q130 13－9

13.3 動作説明

13.3.1 通信動作モード I2C バス 0 モードレジスタ L，H（I2C0MODL，I2C0MODH）により通信モードを選択し，また I20EN ビットにより I2C 機能

を許可状態にし，I2Cバス 0スレーブアドレスレジスタ（I2C0SA）にスレーブアドレス，データ方向ビットを設定し，I2Cバス

0 コントロールレジスタ 0（I2C0CON0）の I20ST ビットに“1”を書き込むとスタートコンディションより通信が開始されます。

13.3.1.1 スタートコンディション通信停止中（I20ST ビットが“0”の状態）に，I2C バス 0 コントロールレジスタ 0（I2C0CON0）の I20ST ビットに“1”を書き

込むと通信が開始され，SDA，SCL 端子にスタートコンディション波形を出力します。スタートコンディション実行後はスレーブアドレス送信モードに移行します。

13.3.1.2 再スタートコンディション通信中（I20STビットが“1”の状態）に，I2Cバス 0コントロールレジスタ 0（I2C0CON0）の I20RSビットと I20STビットに“1”

を書き込むと，SDA，SCL 端子に再スタートコンディション波形を出力します。再スタートコンディション実行後はスレーブアドレス送信モードに移行します。

13.3.1.3 スレーブアドレス送信モードスレーブアドレス送信モードでは，I2Cバス0スレーブアドレスレジスタ（I2C0SA）の値（スレーブアドレス，データ方向ビッ

ト）が MSB ファーストで送信され，最後に I2C バス 0 ステータスレジスタ L（I2CSTAL）の I20ACR ビットにアクノリッジを

受信します。アクノリッジ受信が終了すると，I2C バス 0 コントロールレジスタ 0（I2C0CON0）設定待ち状態（コントロールレジスタ設定

待ち状態）に移行します。 SDA 端子から出力した I2C0SA の値は I2C0RD に格納されます。

13.3.1.4 データ送信モードデータ送信モードでは，I2C0TDの値がMSBファーストで送信され，最後に I2Cバス 0ステータスレジスタL（I2CSTAL）の I20ACR ビットにアクノリッジを受信します。アクノリッジ受信が終了すると，I2C バスコントロールレジスタ 0（I2C0CON0）設定待ち状態（コントロールレジスタ設定待

ち状態）に移行します。 SDA 端子から出力した I2C0TD の値は I2C0RD に格納されます。

13.3.1.5 データ受信モードデータ受信モードでは，SDA 端子に入力された値を，SCL 端子に出力されたシリアルクロックの立ち上がりエッジに同

期して受信され，最後に I2C バス 0 コントロールレジスタ 0（I2C0CON0）の I20ACT ビットの値を出力します。アクノリッジ送信が終了すると，I2C バス 0 コントロールレジスタ 0（I2C0CON0）設定待ち状態（コントロールレジスタ設定

待ち状態）に移行します。受信したデータは，アクノリッジ出力後，I2C0RD に格納されます。また出力したアクノリッジも I2C バス 0 ステータスレジ

スタ L（I2CSTAL）の I20ACR ビットに受信されます。

13.3.1.6 コントロールレジスタ設定待ち状態コントロールレジスタ設定待ち状態に移行すると，I2C バス・インタフェース割込み（I2C0INT）を発生します。コントロールレジスタ設定待ち状態では，I2Cバス0ステータスレジスタL（I2C0STAL）の送信エラーフラグ（I20ER），アク

ノリッジ受信データ（I20ACR）を確認し，データ受信時は I2C0RDの内容をCPUに読み込み，次の動作モードを選択し

ます。コントロールレジスタ設定待ち状態中に I20ST ビットに“1”を書き込むとデータ送信モード，もしくはデータ受信モードに

移行します。I20SP ビットに“1”を書き込むとストップコンディションに移行します。また，I20RS ビットに“1”を書き込むと

再スタートコンディションに移行します。


FJUL620Q130 13－10

13.3.1.7 ストップコンディション

ストップコンディションでは，SDA，SCL 端子にストップコンディション波形を出力します。ストップコンディション波形出力

後に，I2C バス・インタフェース割込み（I2C0INT）を発生します。

13.3.2. 通信動作タイミング図 13-2～4 に，各通信モードの動作タイミング，および制御方法を示します。

図 13-2 データ送信モード（書き込み）時の動作タイミング

図 13-3 データ受信モード（読み出し）時の動作タイミング

図 13-4 データ送受信モード（書き込み／読み出し）切り替え時の動作タイミング

I2C0SA=”xxxxxxx0B” I2C0CON0=”01H”

I2C0TD=”xxH” I2C0CON0=”01H”

S A 6

A 5

A 0

R W A D

6 D 0

D 7

A P

I2C0CON0=”02H”

I2C0TD の値① I2C0SA の値

I2C0SA の値 I2C0TD の値① I2C0SA の値受信データ①

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD


I2C0CON0=”81H”

A 6

A 5

A 0

R W A D

6 D 0

D 7

A

受信データ① I2C0SA の値

S r


I2C0CON0=”01H”

I2C0CON0=”01H”

I2C0CON0=”81H”

受信データ②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0

A D 6

D 7

D 0

A P

I2C0CON0=”02H”

受信データ③ 受信データ① I2C0SA の値

I2C0SA の値受信データ① 受信データ② 受信データ③

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD

S P S r

送信受信スタートコンディション

ストップコンディション

再スタートコンディション

アクノリッジ受信

アクノリッジ送信

非アクノリッジ送信

A A A

I20CSA=”xxxxxxx0B” I2C0CON0=”01H”




I2C0TD の値②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0

A D 6

D 7

D 0

A P

I2C0CON0=”02H”

I2C0TD の値③ I2C0TD の値① I2C0SA の値

I2C0SA の値 I2C0TD の値① I2C0TD の値② I2C0TD の値③

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD


FJUL620Q130 13－11

図 13-5 にアクノリッジエラー発生時の動作タイミング，および制御方法を示します。

図 13-5 アクノリッジエラー発生時の途中停止動作タイミング送信したビットと SDA 端子の値が一致しなかった場合は，I2C バス 0 ステータスレジスタ L（I2C0STAL）の I20ER ビット

が“1”になり，以降のバイトデータ通信終了まで SDA端子出力が継続されます。I20ER ビットは，I2C バス 0 コントロール

レジスタ 0（I2C0CON0）に書き込み動作を行うことで“0”に初期化されます。図 13-6 に送信失敗時の動作タイミング，および制御方法を示します。

図 13-6 送信失敗時の動作タイミング


S A 6

A 5

A 4

A 3 A

I2C0CON0=”00H”

不定データ

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD

I20ER

送信失敗

A 2

A 1

A 0

R W


S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A P

I2C0CON0=”02H”

I2C0SA の値

I2C0SA の値

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD

I20ACR

アクノリッジエラー


FJUL620Q130 13－12

13.3.3 動作波形図 13-7 に，SDA 信号，SCL 信号，および I20BB フラグの動作波形を示します。また，表 13-2 に通信速度と I2C 制御用

クロック（I2CCLK）のクロック数の関係を示します。

図 13-7 SDA，SCL 信号，および I20BB フラグの動作波形

表 13-2 通信速度と OSCLK クロック数の関係通信速度（I20MD）

速度低下（I20DW1,0）

tCYC tHD:STA tLOW tHD:DAT tHIGH tSU:STA tSU:DAT tSU:STO tBUF

標準モード 100kbps

低下なし 40φ 18φ 22φ 4φ 18φ 22φ 18φ 18φ 22φ 10%低下 44φ 20φ 24φ 4φ 20φ 24φ 20φ 20φ 24φ 20%低下 48φ 22φ 26φ 4φ 22φ 26φ 22φ 22φ 26φ 30%低下 52φ 24φ 28φ 4φ 24φ 28φ 24φ 24φ 28φ

ファーストモード

400kbps

低下なし 10φ 4φ 6φ 2φ 4φ 6φ 4φ 4φ 6φ 10%低下 11φ 4φ 7φ 2φ 4φ 7φ 5φ 4φ 7φ 20%低下 12φ 5φ 7φ 2φ 5φ 7φ 5φ 5φ 7φ 30%低下 13φ 5φ 8φ 2φ 5φ 8φ 6φ 5φ 8φ

φ： 1/m OSCLK のクロック周期（m=1，2，4） m： I2C0MODH レジスタの I20CD1,0 ビットの設定によります。【注意】 1/m OSCLKのクロック数は，OSCLKが4MHz時に通信速度が100kbps／400kbpsになるように設定されています。

SDA

スタートコンディション



SCL

tHD:STA tLOW tHIGH tHD:DAT tSU:STA tSU:STO tBUF tSU:DAT

I20BB tCYC


FJUL620Q130 13－13


I2C 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につい

ては，「第 15 章ポート A」，「第 16 章ポート B」を参照してください。【注意】

1 つのチャネルに対し複数のポートを設定した場合，動作は保証できません。

13.4.1 PB7 端子（SCL:出力）と PA0 端子（SDA:入出力）を I2C 機能として動作させる場合 PB7MD1 ビット（PBMOD1 レジスタのビット 7）を“1”に，PB7MD0 ビット（PBMOD0 レジスタのビット 7）を“0”にし，I2C を

PB7 の 3 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0



（PBDIR レジスタのビット 7）を“0”にし，PB7 端子の状態モードを Nch オープンドレイン出力に選択します。I2C のバスラ

インは抵抗プルアップしたものをオープンドレイン／オープンコレクタでドライブして“H”レベルと“L”レベルの衝突を避

けています。


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 0 * * * * * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 ** * * * * * * * * : I2C 機能に関連のないビット ** : Don’t care


FJUL620Q130 13－14

PA0MD1 ビット（PAMOD1 レジスタのビット 0）を“1”に，PA0MD0 ビット（PAMOD0 レジスタのビット 0）を“1”にし，I2C を

PA0 の 4 次機能として選択します。


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6MD1 PA5MD1 PA4MD1 PA3MD1 PA2MD1 PA1MD1 PA0MD1 設定値－ * * * * * * 1



PA0C1 ビット（PACON1 レジスタのビット 0）を“1”に，PA0C0 ビット（PACON0 レジスタのビット 0）を“0”に，PA0DIR ビッ

ト（PADIR レジスタのビット 0）を“0”にし，PA0 端子の状態モードを Nch オープンドレイン出力に選択します。I2C のバス

ラインは抵抗プルアップしたものをオープンドレイン／オープンコレクタでドライブして“H”レベルと“L”レベルの衝突を

避けています。


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6C1 PA5C1 PA4C1 PA3C1 PA2C1 PA1C1 PA0C1 設定値－ * * * * * * 1




ビット 7 6 5 4 3 2 1 0 ビット名－ PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR 設定値－ * * * * * * 0

PA0D ビット（PAD レジスタのビット 0）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6D PA5D PA4D PA3D PA2D PA1D PA0D 設定値－ * * * * * * **

* : I2C 機能に関連のないビット ** : Don’t care


FJUL620Q130 13－15

13.4.2 PB0 端子（SCL:出力）と PB6 端子（SDA:入出力）を I2C 機能として動作させる場合 PB0MD1 ビット（PBMOD1 レジスタのビット 0）を“1”に，PB0MD0 ビット（PBMOD0 レジスタのビット 0）を“0”にし，I2C を

PB0 の 3 次機能，PB6MD1 ビット（PBMOD1 レジスタのビット 6）を“1”に，PB6MD0 ビット（PBMOD0 レジスタのビット 6）を“1”にし，I2C を PB6 の 4 次機能として選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 PB7MD1 PB6MD1 PB5MD1 PB4MD1 PB3MD1 PB2MD1 PB1MD1 PB0MD1 設定値 * 1 * * * * * 1



PB0C1 ビット（PBCON1 レジスタのビット 0）を“1”に，PB0C0 ビット（PBCON0 レジスタのビット 0）を“0”に，PB0DIR ビット

（PBDIR レジスタのビット 0）を“0”にし，PB0 端子の状態モードを Nch オープンドレイン出力に，PB6C1 ビット（PBCON1レジスタのビット 6）を“1”に，PB6C0 ビット（PBCON0 レジスタのビット 6）を“0”に，PB6DIR ビット（PBDIR レジスタのビッ

ト6）を“0”にし，PB6端子の状態モードをNchオープンドレイン出力に選択します。I2Cのバスラインは抵抗プルアップし

たものをオープンドレイン／オープンコレクタでドライブして“H”レベルと“L”レベルの衝突を避けています。


ビット 7 6 5 4 3 2 1 0 ビット名 PB7C1 PB6C1 PB5C1 PB4C1 PB3C1 PB2C1 PB1C1 PB0C1 設定値 * 1 * * * * * 1




ビット 7 6 5 4 3 2 1 0 ビット名 PB7DIR PB6DIR PB5DIR PB4DIR PB3DIR PB2DIR PB1DIR PB0DIR 設定値 * 0 * * * * * 0

PB0D ビット（PBD レジスタのビット 0）のデータは“0”でも“1”でも構いません。PB6D ビット（PBD レジスタのビット 6）のデ

ータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名 PB7D PB6D PB5D PB4D PB3D PB2D PB1D PB0D 設定値 * ** * * * * * **



FJUL620Q130 13－16

13.4.3 PA5 端子（SCL:出力）と PA3 端子（SDA:入出力）を I2C 機能として動作させる場合 PA3MD1 ビット（PAMOD1 レジスタのビット 3）を“1”に，PA3MD0 ビット（PAMOD0 レジスタのビット 3）を“0”にし，I2C を

PA3 の 3 次機能，PA5MD1 ビット（PAMOD1 レジスタのビット 5）を“1”に，PA5MD0 ビット（PAMOD0 レジスタのビット

5）を“0”にし，I2C を PA5 の 3 次機能として選択します。


ビット 7 6 5 4 3 2 1 0

ビット名 PB7MD1 PA6MD1 PA5MD1 PA4MD1 PA3MD1 PA2MD1 PA1MD1 PA0MD1

設定値 * * 1 * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 * 0 * * * PA3C1 ビット（PACON1 レジスタのビット 3）を“1”に，PA3C0 ビット（PACON0 レジスタのビット 3）を“0”に，PA3DIR ビッ

ト（PADIR レジスタのビット 3）を“0”にし，PA3 端子の状態モードを Nch オープンドレイン出力に，PA5C1 ビット

（PACON1 レジスタのビット 5）を“1”に，PA5C0 ビット（PACON0 レジスタのビット 5）を“0”に，PA5DIR ビット（PADIR レ

ジスタのビット 5）を“0”にし，PA5 端子の状態モードを Nchオープンドレイン出力に選択します。I2C のバスラインは抵抗

プルアップしたものをオープンドレイン／オープンコレクタでドライブして“H”レベルと“L”レベルの衝突を避けていま

す。


ビット 7 6 5 4 3 2 1 0

ビット名 PB7C1 PA6C1 PA5C1 PA4C1 PA3C1 PA2C1 PA1C1 PA0C1

設定値 * * 1 * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 * 0 * * *


ビット 7 6 5 4 3 2 1 0

ビット名 PB7DIR PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR

設定値 * * 0 * 0 * * * PA3Dビット（PADレジスタのビット 3）のデータは“0”でも“1”でも構いません。PA5Dビット（PADレジスタのビット 5）のデ



ビット 7 6 5 4 3 2 1 0

ビット名 PB7D PA6D PA5D PA4D PA3D PA2D PA1D PA0D

設定値 * * ** * ** * * * * : I2C 機能に関連のないビット ** : Don’t care

第 14 章 I2C バス・インタフェース（スレーブ）

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 14 章 I2C バス・インタフェース（スレーブ）

FJUL620Q130 14－1

14. I2C バス・インタフェース（スレーブ）

14.1 概要

本 LSI は，I2C バス・インタフェース（スレーブ）を 1 チャネル内蔵しています。 I2Cバス・インタフェース・データ入出力端子（SDA），I2Cバス・インタフェース・クロック入出力端子（SCL）は，ポートAの

4 次機能，またはポート B の 3 次機能として割り付けられています。ポート A に関しては「第 15 章ポート A」を参照して

ください。ポート B に関しては「第 16 章ポート B」を参照してください。

14.1.1 特長 • スレーブ機能 • 通信速度は，標準モード（100kbps），ファーストモード（400kbps）に対応 • クロック同期化（ハンドシェーク）対応可能【注意】

10 ビット・アドレス指定には対応していません。

14.1.2 構成図 14-1 に I2C バス・インタフェースの構成を示します。

I2C1RD ：I2C バス 1 受信データレジスタ I2C1SA ：I2C バス 1 スレーブアドレスレジスタ I2C1TD ：I2C バス 1 送信データレジスタ I2C1CON0 ：I2C バス 1 コントロールレジスタ 0 I2C1MODL ：I2C バス 1 モードレジスタ L I2C1STAL ：I2C バス 1 ステータスレジスタ L

図 14-1 I2C バス・インタフェースの構成【注意】 PA0/SDA および PB7/SCL 端子の Nch オープンドレイン出力設定時の電流駆動能力は，I2C バス・インタフェース規

格に準拠していますが，PA3/SDA，PA5/SCL，PB0/SCL および PB6/SDA 端子の電流駆動能力は準拠していません。

電流駆動能力をご確認の上，使用してください。電流駆動能力の詳細については，「付録 C 電気的特性」の VOL1 お

よび VOL2 を参照してください。

Comparator

Shift Register

データバス

I2C1INT

I2C1MODL I2C1TD

I2C1RD, I2C1STAL

SCL SDA

Controller

I2C1CON0 I2C1SA

I2C1 Controller

PA5/SCL PB0/SCL PB7/SCL

PA0/SDA PA3/SDA PB6/SDA


FJUL620Q130 14－2

14.1.3 端子一覧


PA0/SDA I/O I2C バス・インタフェース・データ入出力端子 PA0 端子の 4 次機能として使用します。

PA3/SDA I/O I2C バス・インタフェース・データ入出力端子 PA3 端子の 3 次機能として使用します。 ML620Q131／ML620Q132／ML620Q133 では使用できません。

PB6/SDA I/O I2C バス・インタフェース・データ入出力端子 PB6 端子の 4 次機能として使用します。

PA5/SCL I/O I2C バス・インタフェース・クロック入出力端子 PA5 端子の 3 次機能として使用します。 ML620Q131／ML620Q132／ML620Q133 では使用できません。





アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F760H I2C バス 1 受信データレジスタ I2C1RD － R 8 00Ｈ 0F761H 予約レジスタ－－－－ 00H 0F762H I2C バス 1 スレーブアドレスレジスタ I2C1SA － R/W 8 00Ｈ 0F763H 予約レジスタ－－－－ 00Ｈ 0F764H I2C バス 1 送信データレジスタ I2C1TD － R/W 8 00Ｈ 0F765H 予約レジスタ－－－－ 00Ｈ 0F766H I2C バス 1 コントロールレジスタ 0 I2C1CON0

I2C1CON R/W 8/16 00Ｈ


I2C1MOD R/W 8/16 00Ｈ

0F769H 予約レジスタ－－－ 00H 0F76AH I2C バス 1 ステータスレジスタ L I2C1STAL

I2C1STA R 8/16 00Ｈ

0F76BH 予約レジスタ－－－ 00Ｈ【注意】予約レジスタへの書き込みは無効です。予約レジスタを読み出すと“00H”が読み出されます。


FJUL620Q130 14－3

14.2.2 I2C バス 1 受信データレジスタ（I2C1RD）アドレス：0F760H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C1RD I21R7 I21R6 I21R5 I21R4 I21R3 I21R2 I21R1 I21R0 R/W R R R R R R R R

初期値 0 0 0 0 0 0 0 0 I2C1RD は，受信データを格納する読み出し専用の特殊機能レジスタ（SFR）です。 I2C1RD は，受信終了毎に更新されます。ビットの説明

• I21R7～I21R0（ビット 7～0） I21R7～I21R0 は，受信データが格納されるビットです。スレーブアドレスの送信時，およびデータ送受信時に

SCL 端子の信号立ち上がりエッジに同期して SDA 端子の信号を受信します。データ受信時に加え，データ送

信時にも SDA 端子および SCL 端子に出力されたデータを受信するため，送信データが確実に送信されたか

を確認することが可能です。

14.2.3 I2C バス 1 スレーブアドレスレジスタ（I2C1SA）アドレス：0F762H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C1SA I21A6 I21A5 I21A4 I21A3 I21A2 I21A1 I21A0 － R/W R/W R/W R/W R/W R/W R/W R/W －

初期値 0 0 0 0 0 0 0 0 I2C1SA は，スレーブアドレスを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I21A6～I21A0（ビット 7～1） I21A6～I21A0 は，スレーブアドレスを設定するビットです。


FJUL620Q130 14－4

14.2.4 I2C バス 1 送信データレジスタ（I2C1TD）アドレス：0F764H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C1TD I21T7 I21T6 I21T5 I21T4 I21T3 I21T2 I21T1 I21T0


初期値 0 0 0 0 0 0 0 0

I2C1TD は，送信データを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I21T7～0（ビット 7～0） I21T7～0 は，送信データを設定するビットです。


FJUL620Q130 14－5

14.2.5 I2C バス 1 コントロールレジスタ 0（I2C1CON0）アドレス：0F766H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0

I2C1CON0 I21ACT － I21WT －－－－－ R/W R/W － W －－－－－

初期値 0 0 0 0 0 0 0 0 I2C1CON0 は，送受信動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• I21WT（ビット 5） I21WT ビットは，通信待ち状態（SCL 端子に“L”レベル出力）を解除するビットです。通信待ち状態中に“1”を

書き込むと通信待ち状態を解除（SCL 端子の“L”レベル出力解除）します。I21WT ビットは，書き込み専用のビ

ットです。読み出すと常に“0”が読み出されます。

I21WT 説明 0 ウェイトを解除しない（初期値） 1 ウェイトを解除する

• I21ACT（ビット 7）

I21ACT は，受信終了時に出力するアクノリッジ信号を設定するビットです。

I21ACT 説明 0 アクノリッジデータ“0” （初期値） 1 アクノリッジデータ“1”


FJUL620Q130 14－6

14.2.6 I2C バス 1 モードレジスタ L（I2C1MODL）アドレス：0F768H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C1MODL － I21SIE I21PIE －－－－ I21EN

R/W － R/W R/W －－－－ R/W

初期値 0 0 0 0 0 0 0 0

I2C1MODL は，動作モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I21EN（ビット 0） I21EN は，I2C バス・インタフェースの動作を許可するビットです。I21EN を“1”にすると，I2C バス 1 の動作が許

可されます。I21EN を“0”にすると，I2C バスステータスレジスタ L（I2C1STAL）の全てのビットが“0”に初期化さ

れ，I2C バス 1 は動作を停止します。

I21EN 説明 0 I2C 動作停止（初期値） 1 I2C 動作許可

• I21PIE （ビット 5）

I21PIE は，ストップコンディション割込みの禁止／許可を選択するビットです。

I21PIE 説明 0 ストップコンディション割込み禁止（初期値） 1 ストップコンディション割込み許可

• I21SIE （ビット 6）

I21SIE は，スタートコンディション割込みの禁止／許可を選択するビットです。

I21SIE 説明 0 スタートコンディション割込み禁止（初期値） 1 スタートコンディション割込み許可


FJUL620Q130 14－7

14.2.7 I2C バス 1 ステータスレジスタ L（I2C1STAL）アドレス：0F76AH アクセス：R アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C1STAL －－－ I21TR I21SAA I21ER I21ACR I21BB R/W －－－ R R R R R

初期値 0 0 0 0 0 0 0 0 I2C1STAL は，I2C バス・インタフェースの状態を示す読み出し専用の特殊機能レジスタ（SFR）です。ビットの説明

• I21BB（ビット 0） I21BB は，I2Cバスの使用状態を示すビットです。I2Cバス上でスタートコンディションが発生すると“1”になり，ス

トップコンディションが発生すると“0”になります。また，I21BB は，I2C1MODL の I21EN ビットが“0”の場合に

“0”になります。

I21BB 説明 0 I2C バスフリー状態（初期値） 1 I2C バスビジー状態

• I21ACR（ビット 1）

I21ACR は，受信したアクノリッジが格納されるビットです。スレーブアドレスの送信，およびデータ送受信終了

毎にアクノリッジ信号を受信します。また，I21ACR は，I2C1MODL の I21EN ビットが“0”の場合に“0”になりま

す。

I21ACR 説明 0 アクノリッジ“0”を受信（初期値） 1 アクノリッジ“1”を受信

• I21ER（ビット 2）

I20ER は，送信エラーを示すビットです。送信したビットと SDA 端子の値が一致しなかった場合に“1”になりま

す。I21ER が“1”になると以降のバイトデータ通信終了まで SDA 端子出力が禁止されます。 I21ER は，I2C1CON0 に書き込み動作を行うと“0”になります。また，I21ER は，I2C1MODL の I21EN ビットを

“0”にすると“0”になります。

I21ER 説明 0 送信エラー無し（初期値） 1 送信エラー有り

• I21SAA（ビット 3） I21SAAは，本LSIがスレーブデバイスとして指定されたことを示すビットです。マスタデバイスが出力したスレーブ

アドレスと I21SA レジスタの内容が一致すると“1”に設定されます。また，I21SAA は，I2C1MODL の I21EN ビット

を“0”にすると“0”になります。

I21SAA 説明 0 スレーブアドレスと不一致（初期値） 1 スレーブアドレスと一致


FJUL620Q130 14－8

• I21TR （ビット 4） I21TR は，送受信の状態を示すビットです。データ方向ビットで“1”検出時に“1”になります。ストップコンディシ

ョン検出，スタートコンディション検出，およびデータ方向ビットで“0”検出時に“0”になります。また，I21TR は，

I2C1MODL の I21EN ビットが“0”の場合に“0”になります。

I21TR 説明 0 受信状態（初期値） 1 送信状態


FJUL620Q130 14－9

14.3 動作説明

14.3.1 通信動作モード I2Cバス1スレーブアドレスレジスタ（I2C1SA）にスレーブアドレスを設定し，I2Cバス 1モードレジスタL（I2C1MODL）によりスタートコンディション，およびストップコンディションの割込み許可を選択し，I21EN ビットを“1”にすると受信が許可

されます。

14.3.1.1 スタートコンディション SDA，SCL 端子にスタートコンディション波形が入力されると，I2C バス 1 ステータスレジスタ L（I2C1STAL）の I21BB ビ

ットが“1”となり，受信動作を開始します。スタートコンディション終了後はスレーブアドレス受信モードに移行します。また，I2C バス 1 モードレジスタ L（I2C1MODL）の I21SIE ビットによりスタートコンディション割込みを許可している場合

は，I2C バス 1 インタフェース割込み（I2C1INT）が発生します。 14.3.1.2 スレーブアドレス受信モード

スレーブアドレス受信モードでは，SDA端子に入力された値（スレーブアドレス，データ方向ビット）をSCL端子に出力さ

れたクロックの立ち上がりエッジに同期して受信します。受信したスレーブアドレスの値と I2C バス 1 スレーブアドレスレジスタ（I2C1SA）に設定した値が一致すると，I2C バス 1 ス

テータスレジスタ L（I2C1STAL）の I21SAA ビットが“1”となり，次に受信したデータ方向ビットの値を I2C1STAL の

I21TR ビットに格納し，最後にアクノリッジデータ（“L”レベル）を出力し，アクノリッジデータ送信中の SCL 端子の立ち下

がりエッジ検出後に，通信待ち状態に移行し，同時に I2C バス 1 インタフェース割込み（I2C1INT）を発生します。受信したスレーブアドレスの値と I2C バス 1 スレーブアドレスレジスタ（I2C1SA）に設定した値が一致しなかった場合は，

I21SAA ビットは“0”のままとなり，I21TR ビットへの格納も，アクノリッジデータの出力も行われず，通信待ち状態にも移

行しません。また，I2C バス 1 インタフェース割込み（I2C1INT）も発生しません。

14.3.1.3 通信待ち状態通信待ち状態では，SCL 端子を“L”レベルに固定し，通信を待ち状態にします。データ受信モードでは，次のデータ受信の準備が完了した後，I2Cバス 1コントロールレジスタ 0（I2C1CON0）の I21WTビットに“1”を書き込み，通信待ち状態を解除します。データ送信モードでは，次に送信するデータを I2C バス 1 送信レジスタ（I2C1RD）に設定後に，I2C1CON0 の I21WTビットに“1”を書き込み，通信待ち状態を解除します。

14.3.1.4 データ送信モードデータ送信モードでは，I2C1TD の値が MSB ファーストで送信され，最後に I2C バス 1 ステータスレジスタ L（I2C1STAL）の I21ACR ビットにアクノリッジを受信します。アクノリッジデータ受信中の SCL 端子に入力された転送クロックの立ち下がりエッジ検出後に，通信待ち状態に移行し，

同時に I2C バス 1 インタフェース割込み（I2C1INT）を発生します。 SDA 端子から出力した I2C1TD の値は I2C1RD に格納されます。

14.3.1.5 データ受信モードデータ受信モードでは，SDA 端子に入力された値を，SCL 端子に出力されたクロックの立ち上がりエッジに同期して受

信し，最後に I2C バス 1 コントロールレジスタ 0（I2C1CON0）の I21ACT ビットの値（アクノリッジ）を出力します。アクノリッジデータ受信中の SCL 端子に入力された転送クロックの立ち下がりエッジ検出後に，通信待ち状態に移行し，

同時に I2C バス 1 インタフェース割込み（I2C1INT）を発生します。受信したデータは，I2C1RD に格納されます。また出力したアクノリッジも I2C バス 1 ステータスレジスタ L（I2C1STAL）の I21ACR ビットに受信されます。

14.3.1.6 ストップコンディション SDA，SCL 端子にストップコンディション波形が入力されると，I2C バス 1 ステータスレジスタ L（I2C1STAL）の I21BB ビ

ットが“0”となり，受信動作を停止します。また，I2C バス 1 モードレジスタ L（I2C1MODL）の I21PIE ビットによりストップコンディション割込みを許可している場合

は，I2C バス 1 インタフェース割込み（I2C1INT）が発生します。


FJUL620Q130 14－10

14.3.2 通信動作タイミング図 14-2～4 に，各通信モードの動作タイミング，および制御方法を示します。

図 14-2 データ受信モード時の動作タイミング

図 14-3 データ送信モード時の動作タイミング

図 14-4 データ送受信モード切り替え時の動作タイミング

I2C1CON0=”20H”

S A 6

A 5

A 0

R W A D

6 D 0

D 7

A P

I2C1CON0=”20H”

受信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ

ｽﾚｰﾌﾞｱﾄﾞﾚｽ受信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ送信ﾃﾞｰﾀ①

レジスタ設定

SDA

I2C1INT

I21SAA

I2C1RD

I2C1CON0=”20H”


A 6

A 5

A 0

R W A D

6 D 0

D 7

A

送信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ

S r

I21TR




送信ﾃﾞｰﾀ②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0 A D

6 D 7

D 0

A P

I2C1CON0=”20H”

送信ﾃﾞｰﾀ③ 送信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ

ｽﾚｰﾌﾞｱﾄﾞﾚｽ送信ﾃﾞｰﾀ① 送信ﾃﾞｰﾀ② 送信ﾃﾞｰﾀ③

レジスタ設定

SDA

I2C1INT

I21SAA

I2C1RD

I21TR

S P S r

送信受信スタートコンディション



アクノリッジ受信

アクノリッジ送信

非アクノリッジ送信

A A A

I2C1CON0=”20H”

I2C1CON0=”20H”

I2C1CON0=”20H”

受信ﾃﾞｰﾀ②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0

A D 6

D 7

D 0

A P

I2C1CON0=”20H”

受信ﾃﾞｰﾀ③ 受信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ

ｽﾚｰﾌﾞｱﾄﾞﾚｽ受信ﾃﾞｰﾀ① 受信ﾃﾞｰﾀ② 受信ﾃﾞｰﾀ③

レジスタ設定

SDA

I2C1INT

I21SAA

I2C1RD

I21TR


FJUL620Q130 14－11

送信したビットと SDA 端子の値が一致しなかった場合は，I2C バス 1 ステータスレジスタ L（I2C1STAL）の I21ER ビット

が“1”になり，以降のバイトデータ通信終了まで SDA 端子出力が禁止されます。図 14-5 に送信失敗時の動作タイミング，および制御方法を示します。

図 14-5 送信失敗時の動作タイミング

14.3.3 動作波形図 14-6 に，SDA，SCL 信号，および I21BB フラグの動作波形を示します。

図 14-6 SDA，SCL 信号，および I21BB フラグの動作波形


D 6

D 5

D 4

D 3

I2C1CON0=”00H”

不定データ

レジスタ設定

SDA

I2C1INT

I2C1RD

I21ER

送信失敗

D 7 A

SDA




SCL

tHD:STA tLOW tHIGH tHD:DAT tSU:STA tSU:STO tBUF tSU:DAT

I21BB tCYC


FJUL620Q130 14－12


I2C 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につい

ては，「第 15 章ポート A」，「第 16 章ポート B」を参照してください。【注意】

1 つのチャネルに対し複数のポートを設定した場合，動作は保証できません。

14.4.1 PB7 端子（SCL:出力）と PA0 端子（SDA:入出力）を I2C 機能として動作させる場合 PB7MD1 ビット（PBMOD1 レジスタのビット 7）を“1”に，PB7MD0 ビット（PBMOD0 レジスタのビット 7）を“0”にし，I2C を

PB7 の 3 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0



（PBDIR レジスタのビット 7）を“0”にし，PB7 端子の状態モードを Nch オープンドレイン出力に選択します。I2C のバスラ

インは抵抗プルアップしたものをオープンドレイン／オープンコレクタでドライブして“H”レベルと“L”レベルの衝突を避

けています。


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 0 * * * * * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 ** * * * * * * * * : I2C 機能に関連のないビット ** : Don’t care


FJUL620Q130 14－13

PA0MD1 ビット（PAMOD1 レジスタのビット 0）を“1”に，PA0MD0 ビット（PAMOD0 レジスタのビット 0）を“1”にし，I2C を

PA0 の 4 次機能として選択します。





PA0C1 ビット（PACON1 レジスタのビット 0）を“1”に，PA0C0 ビット（PACON0 レジスタのビット 0）を“0”に，PA0DIR ビッ

ト（PADIR レジスタのビット 0）を“0”にし，PA0 端子の状態モードを Nch オープンドレイン出力に選択します。I2C のバス

ラインは抵抗プルアップしたものをオープンドレイン／オープンコレクタでドライブして“H”レベルと“L”レベルの衝突を

避けています。






ビット 7 6 5 4 3 2 1 0 ビット名－ PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR 設定値－ * * * * * * 0

PA0D ビット（PAD レジスタのビット 0）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名－ PA6D PA5D PA4D PA3D PA2D PA1D PA0D 設定値－ * * * * * * **



FJUL620Q130 14－14

14.4.2 PB0 端子（SCL:出力）と PB6 端子（SDA:入出力）を I2C 機能として動作させる場合 PB0MD1 ビット（PBMOD1 レジスタのビット 0）を“1”に，PB0MD0 ビット（PBMOD0 レジスタのビット 0）を“0”にし，I2C を

PB0 の 3 次機能，PB6MD1 ビット（PBMOD1 レジスタのビット 6）を“1”に，PB6MD0 ビット（PBMOD0 レジスタのビット 6）を“1”にし，I2C を PB6 の 4 次機能として選択します。





PB0C1 ビット（PBCON1 レジスタのビット 0）を“1”に，PB0C0 ビット（PBCON0 レジスタのビット 0）を“0”に，PB0DIR ビット

（PBDIR レジスタのビット 0）を“0”にし，PB0 端子の状態モードを Nch オープンドレイン出力に，PB6C1 ビット（PBCON1レジスタのビット 6）を“1”に，PB6C0 ビット（PBCON0 レジスタのビット 6）を“0”に，PB6DIR ビット（PBDIR レジスタのビッ

ト6）を“0”にし，PB6端子の状態モードをNchオープンドレイン出力に選択します。I2Cのバスラインは抵抗プルアップし

たものをオープンドレイン／オープンコレクタでドライブして“H”レベルと“L”レベルの衝突を避けています。






ビット 7 6 5 4 3 2 1 0 ビット名 PB7DIR PB6DIR PB5DIR PB4DIR PB3DIR PB2DIR PB1DIR PB0DIR 設定値 * 0 * * * * * 0

PB0D ビット（PBD レジスタのビット 0）のデータは“0”でも“1”でも構いません。PB6D ビット（PBD レジスタのビット 6）のデ



ビット 7 6 5 4 3 2 1 0 ビット名 PB7D PB6D PB5D PB4D PB3D PB2D PB1D PB0D 設定値 * ** * * * * * **



FJUL620Q130 14－15

14.4.3 PA5 端子（SCL:出力）と PA3 端子（SDA:入出力）を I2C 機能として動作させる場合 PA3MD1 ビット（PAMOD1 レジスタのビット 3）を“1”に，PA3MD0 ビット（PAMOD0 レジスタのビット 3）を“0”にし，I2C を

PA3 の 3 次機能，PA5MD1 ビット（PAMOD1 レジスタのビット 5）を“1”に，PA5MD0 ビット（PAMOD0 レジスタのビット

5）を“0”にし，I2C を PA5 の 3 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 * 0 * * * PA3C1 ビット（PACON1 レジスタのビット 3）を“1”に，PA3C0 ビット（PACON0 レジスタのビット 3）を“0”に，PA3DIR ビッ

ト（PADIR レジスタのビット 3）を“0”にし，PA3 端子の状態モードを Nch オープンドレイン出力に，PA5C1 ビット

（PACON1 レジスタのビット 5）を“1”に，PA5C0 ビット（PACON0 レジスタのビット 5）を“0”に，PA5DIR ビット（PADIR レ

ジスタのビット 5）を“0”にし，PA5 端子の状態モードを Nchオープンドレイン出力に選択します。I2C のバスラインは抵抗

プルアップしたものをオープンドレイン／オープンコレクタでドライブして“H”レベルと“L”レベルの衝突を避けていま

す。


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 * 0 * * *


ビット 7 6 5 4 3 2 1 0

ビット名 PB7DIR PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR

設定値 * * 0 * 0 * * * PA3Dビット（PADレジスタのビット 3）のデータは“0”でも“1”でも構いません。PA5Dビット（PADレジスタのビット 5）のデ



ビット 7 6 5 4 3 2 1 0

ビット名 PB7D PA6D PA5D PA4D PA3D PA2D PA1D PA0D

設定値 * * ** * ** * * * * : I2C 機能に関連のないビット ** : Don’t care

第 15 章ポート A

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 15 章ポート A

FJUL620Q130 15－1

15. ポート A

15.1 概要

本 LSI は，1 ビットの入力ポート A（PA2）および 6 ビットの入出力ポートのポート A（PA0～PA1，PA3～PA6）を内蔵して

います。ポート A は入出力ポートの他に，外部割込み，コンパレータ入力，逐次比較型 A/D コンバータ入力，UART 入力として

使用できます。また，ポート A モードレジスタ 0，1 を設定することにより 2 次機能モード，3 次機能モード，および 4 次機

能モードとして，クロック出力，PWM出力，同期式シリアルポート入出力，I2Cバス入出力の機能を持つことができます。外部割込みに関しては「第 17 章ポート AB 割込み制御回路」，クロック出力については，「第 6 章クロック発生回路」

を，PWM については，「第 10 章 PWM」を，同期式シリアルポートについては，「第 11 章同期式シリアルポート」を，

UART については，「第 12 章 UART」を，I2C バスについては，「第 13 章 I2C バス・インタフェース（マスタ）」，「第 14章 I2C バス・インタフェース（スレーブ）」を，逐次比較型 A/D コンバータについては，「第 18 章逐次比較型 A/D コン

バータ」を，コンパレータについては，「第 19 章アナログコンパレータ」を参照してください。

15.1.1 特長出力モード時，ビット毎に，ハイインピーダンス出力，Pch オープンドレイン出力，Nch オープンドレイン出力，およ

び CMOS 出力が選択可能。 Nch オープンドレイン出力選択時 LED 直接駆動が可能（PA0 端子のみ）。入力モード時，ビット毎に，ハイインピーダンス入力，プルダウン抵抗付き入力，プルアップ抵抗付き入力が選択

可能。外部割込み端子（EXI0，EXI1，EXI2），アナログコンパレータ用入力端子（CMP1P），逐次比較型 A/D コンバータ

用入力端子（AIN0，AIN1，AIN6，AIN7），UART 受信端子（RXD1），2 次機能，3 次機能，および 4 次機能として，

クロック出力（OUTCLK，LSCLK），PWM 出力端子（PWMC），同期式シリアルポート入出力端子（SIN0，SCK0，SOUT0），I2C バス入出力端子（SDA，SCL）が使用可能。

PA2 端子は，オンチップデバッグ時，オンチップデバッグエミュレータ（uEASE）との通信端子として使用。


FJUL620Q130 15－2

15.1.2 構成図 15-1（a）にポート A0，A1，A3～A6，図 15-1（b）にポート A2 の構成を示します。

（a）ポート A0，A1，A3～A6 の構成

（b）ポート A2 の構成

PAD ：ポート A データレジスタ PADIR ：ポート A ディレクションレジスタ PACON0 ：ポート A コントロールレジスタ 0 PACON1 ：ポート A コントロールレジスタ 1 PAMOD0 ：ポート A モードレジスタ 0 PAMOD1 ：ポート A モードレジスタ 1

図 15-1 ポート A の構成

EXI2

データバス

PACON0 PACON1

PA2

VDD

VSS

PAD

VDD

VSS

Pull-up Pull-down Controller

OUTCLK, LSCLK, PWMC, SCK0, SOUT0, SDA, SCL RXD1, TnTG (n= 0, 1, E, F, G, H, I, J, K, L) EXI0, EXI1, EXI2

データバス

PADIR PAMOD0,1 PACON0,1

CMP1P, AIN0, AIN1, AIN6, AIN7

PA0, PA1, PA3～PA6

VDD

VDD

VSS

VSS

7 PortA Output

Controller

PAD

VDD

VSS


7

7

7

3


FJUL620Q130 15－3

15.1.3 端子一覧

端子名入出力 1 次機能 2 次機能 3 次機能 4 次機能 PA0/

LED0/ EXI0/ AIN0/ RXD1/ TnTG

I/O

入出力ポート LED 直接駆動外部割込み 0

A/D コンバータ入力端子 0 UART1 データ入力タイマ外部入力

PWMC 出力（PWMC）

高速クロック出力

（OUTCLK） I2C 用データ入出力

（SDA）

PA1/ EXI1/ AIN1/

CMP1P/ TnTG

I/O

入出力ポート外部割込み 1

A/D コンバータ入力端子 1 コンパレータ 1 非反転入力

タイマ外部入力

― 低速クロック出力

（LSCLK） SIO0 データ出力

（SOUT0）

PA2/ EXI2/ TnTG

I 入力ポート

外部割込み 2 タイマ外部入力

― ― ―

PA3/ AIN6

I/O 入出力ポート

A/D コンバータ入力端子 6 ― I2C 用データ入出力

（SDA） ―

PA4/ AIN7


A/D コンバータ入力端子 7 SIO0 データ入力

（SIN0） ― ―

PA5 I/O 入出力ポート SIO0 クロック入出力

（SCK0） I2C 用クロック入出力

（SCL） ―

PA6 I/O 入出力ポート SIO0 データ出力

（SOUT0） ― ―

（n = 0, 1, E, F, G, H, I, J, K, L）【注意】 PA0，PA1，PA3，PA4を逐次比較型A/Dコンバータのアナログ入力端子として使用する場合は，該当するポ

ートをハイインピーダンス出力状態に設定してください。 PA1 をアナログコンパレータの非反転入力端子として使用する場合は，該当するポートをハイインピーダンス

出力状態に設定してください。 ML620Q131/ML620Q132/ML620Q133 では PA3～PA6 は使用できません。



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F250H ポート A データレジスタ PAD － R/W 8 不定 0F251H ポート A ディレクションレジスタ PADIR － R/W 8 04H 0F252H ポート A コントロールレジスタ 0 PACON0

PACON R/W 8/16 04H

0F253H ポート A コントロールレジスタ 1 PACON1 R/W 8 00H 0F254H ポート A モードレジスタ 0 PAMOD0

PAMOD R/W 8/16 00H

0F255H ポート A モードレジスタ 1 PAMOD1 R/W 8 00H


FJUL620Q130 15－4

15.2.2 ポート A データレジスタ（PAD）アドレス：0F250H アクセス：R/W アクセスサイズ：8 ビット初期値：不定

7 6 5 4 3 2 1 0 PAD － PA6D PA5D PA4D PA3D PA2D PA1D PA0D

R/W － R/W R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0/1* 0 0

* 読み出し時の端子レベルに依存 PAD は，ポート A 端子への出力値を設定またはポート A 端子の入力レベルを読み出すための特殊機能レジスタ（SFR）です。出力モード時には，本レジスタの値がポート A 端子へ出力されます。PAD に書き込んだ値は読み出し可能です。入力モード時には，PAD を読み出すとポート A 端子の入力レベルが読み出されます。入力モード時に PAD への書き

込みも可能です。書き込み値は端子レベルに影響を与えません。出力モードと入力モードは後述のポートディレクショ

ンレジスタ（PADIR）にて選択します。ビットの説明

• PA6D～PA0D（ビット 6～0） PA6D～PA0Dは，出力モード時はポートA端子の出力値を設定するビットで，入力モード時はポートAの端子

レベルを読み出すビットです。

PA0D 説明 0 PA0 端子の出力または入力レベルが“L”レベル 1 PA0 端子の出力または入力レベルが“H”レベル

PA1D 説明

0 PA1 端子の出力または入力レベルが“L”レベル 1 PA1 端子の出力または入力レベルが“H”レベル

PA2D 説明

0 PA2 端子の入力レベルが“L”レベル 1 PA2 端子の入力レベルが“H”レベル

PA3D 説明


PA4D 説明


PA5D 説明



FJUL620Q130 15－5

PA6D 説明


【注意】ビット操作命令を用いて PAD のビットに値を設定する場合，PAD 内の対象ビット以外のビットが入力モードに設

定されていると，端子の入力レベルが読み出され，その値が PAD に書き込まれます。このため，入力モードから

出力モードに切り替える場合には，PAD に出力値を設定した後にポート A ディレクションレジスタ（PADIR）で出

力モードに切り替えてください。 ML620Q131/ML620Q132/ML620Q133 では PA6D～PA3D は使用できません。読み出し値は“0”固定

になります。


FJUL620Q130 15－6

15.2.3 ポート A ディレクションレジスタ（PADIR）アドレス：0F251H アクセス：R/W アクセスサイズ：8 ビット初期値：04H

7 6 5 4 3 2 1 0 PADIR － PA6DIR PA5DIR PA4DIR PA3DIR PA2DIR PA1DIR PA0DIR

R/W － R/W R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 1 0 0

PADIR は，ポート A の入出力モードを選択する特殊機能レジスタ（SFR）です。ビットの説明

• PA6DIR～PA0DIR（ビット 6～0） PA6DIR～PA0DIR は，ポート A 端子の入出力方向を設定するビットです。

PA0DIR 説明

0 PA0 端子は出力（初期値） 1 PA0 端子は入力

PA1DIR 説明


PA2DIR 説明

0 使用禁止 1 PA2 端子は入力（初期値）

PA3DIR 説明


PA4DIR 説明


PA5DIR 説明


PA6DIR 説明



FJUL620Q130 15－7

【注意】 ML620Q131/ML620Q132/ML620Q133 では PA6DIR～PA3DIR は使用できません。読み出し値は“0”

固定になります。 PADIR レジスタの PA2DIR ビットを“0”にするアプリケーションコードを本 LSI に書き込まないでください。

オンチップデバッグエミュレータ（uEASE）が通信を開始する前に，当コードが実行されるため，

PA2/TEST0端子が出力モードとなり，以降オンチップデバッグモードに入ることができなくなります。出力モ

ードにするコードが書き込まれた場合，uEASE 側から PA2DIR ビットを初期化することはできませんので，

ご注意ください。


FJUL620Q130 15－8

15.2.4 ポート A コントロールレジスタ 0，1（PACON0，PACON1）アドレス：0F252H アクセス：R/W アクセスサイズ：8/16 ビット初期値：04H

7 6 5 4 3 2 1 0 PACON0 － PA6C0 PA5C0 PA4C0 PA3C0 PA2C0 PA1C0 PA0C0



7 6 5 4 3 2 1 0 PACON1 － PA6C1 PA5C1 PA4C1 PA3C1 PA2C1 PA1C1 PA0C1


PACON0，PACON1 は，ポート A 端子の特性状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と入力モード時で異なります。出力と入力は PADIR レジスタで選択します。ビットの説明

• PA6C1～PA0C1，PA6C0～PA0C0（ビット 6～0） PA6C1～PA0C1，PA6C0～PA0C0 は，出力モード時にはハイインピーダンス出力*，Pch オープンドレイン出力，

Nchオープンドレイン出力，およびCMOS出力を，入力モード時にはハイインピーダンス入力，プルダウン抵抗

付き入力，プルアップ抵抗付き入力を選択するビットです。 PA0 端子で LED を直接駆動する場合は，Nch オープンドレイン出力を選択します。

* ハイインピーダンス出力とは“H”レベル出力と“L”レベル出力の両方がオフになっている状態です。

出力モード選択時（PA0DIR ビット=“0”）入力モード選択時（PA0DIR ビット=“1”） PA0C1 PA0C0 説明

0 0 PA0 端子はハイインピーダンス出力（初期値） PA0 端子はハイインピーダンス入力 0 1 PA0 端子は Pch オープンドレイン出力 PA0 端子はプルダウン抵抗付き入力 1 0 PA0 端子は Nch オープンドレイン出力 PA0 端子はプルアップ抵抗付き入力 1 1 PA0 端子は CMOS 出力 PA0 端子はハイインピーダンス入力



PA2C1 PA2C0 説明

0 0 PA2 端子はハイインピーダンス入力 0 1 PA2 端子はプルダウン抵抗付き入力（初期値） 1 0 PA2 端子はプルアップ抵抗付き入力 1 1 PA2 端子はハイインピーダンス入力


FJUL620Q130 15－9









【注意】 ML620Q131/ML620Q132/ ML620Q133 では PA6C1～PA3C1，PA6C0～PA3C0 は使用できません。読み

出し値は“0”固定になります。


FJUL620Q130 15－10

15.2.5 ポート A モードレジスタ 0，1（PAMOD0，PAMOD1）アドレス：0F254H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PAMOD0 － PA6MD0 PA5MD0 PA4MD0 PA2MD0 PA2MD0 PA1MD0 PA0MD0



7 6 5 4 3 2 1 0 PAMOD1 － PA6MD1 PA5MD1 PA4MD1 PA3MD1 PA2MD1 PA1MD1 PA0MD1


PAMOD0，PAMOD1 は，ポート A の 1～4 次機能を選択する特殊機能レジスタ（SFR）です。ビットの説明

• PA0MD1，PA0MD0（ビット 0） PA0MD1，PA0MD0 は，PA0 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。

PA0MD1 PA0MD0 説明

0 0 汎用入出力モード（初期値） 0 1 PWMC データ出力 1 0 高速クロック（OUTCLK）出力 1 1 I2C 用データ（SDA）入出力

• PA1MD1，PA1MD0（ビット 1）

PA1MD1，PA1MD0 は，PA1 端子の 1 次機能，3 次機能，4 次機能を選択するビットです。

PA1MD1 PA1MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 低速クロック（LSCLK）出力 1 1 SIO0 データ（SOUT0）出力


PA2MD1，PA2MD0 には“0”を設定してください。PA2 端子は汎用入力モードのみ使用可能です。

PA2MD1 PA2MD0 説明 0 0 汎用入力モード（初期値） 0 1 使用禁止 1 0 使用禁止 1 1 使用禁止


FJUL620Q130 15－11

• PA3MD1，PA3MD0（ビット 3） PA3MD1，PA3MD0 は，PA3 端子の 1 次機能，3 次機能を選択するビットです。

PA3MD1 PA3MD0 説明

0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 I2C 用データ（SDA）入出力 1 1 使用禁止


PA4MD1，PA4MD0 は，PA4 端子の 1 次機能，2 次機能を選択するビットです。

PA4MD1 PA4MD0 説明 0 0 汎用入出力モード（初期値） 0 1 SIO0 データ（SIN0）入力 1 0 使用禁止 1 1 使用禁止


PA5MD1，PA5MD0 は，PA5 端子の 1 次機能，2 次機能，3 次機能を選択するビットです。

PA5MD1 PA5MD0 説明 0 0 汎用入出力モード（初期値） 0 1 SIO0 クロック（SCK0）入出力 1 0 I2C 用クロック（SCL）入出力 1 1 使用禁止


PA6MD1，PA6MD0 は，PA6 端子の 1 次機能，2 次機能を選択するビットです。

PA6MD1 PA6MD0 説明 0 0 汎用入出力モード（初期値） 0 1 SIO0 データ（SOUT0）出力 1 0 使用禁止 1 1 使用禁止

【注意】 “使用禁止”に設定しかつ出力モードが選択されている場合（ポート A コントロールレジスタで選択），ポート

A の出力端子状態は，ポートデータレジスタ PAD のデータに関わらず以下のように固定されます。

ハイインピーダンス出力選択時：出力端子はハイインピーダンス Pch オープンドレイン出力選択時：出力端子はハイインピーダンス Nch オープンドレイン出力選択時：出力端子は“L”固定 CMOS 出力選択時：出力端子は“L”固定

ML620Q131/ML620Q132/ ML620Q133 では PA6MD1～PA3MD1，PA6MD0～PA3MD0 は使用できま

せん。読み出し値は“0”固定になります。


FJUL620Q130 15－12

15.3 動作説明

15.3.1 入力ポート機能 PA2 端子は，ポート A コントロールレジスタ 0，1（PACON0，PACON1）を設定して，ハイインピーダンス入力モード，プ

ルダウン抵抗付き入力モード，プルアップ抵抗付き入力モードのいずれかを選択します。ポート A データレジスタ

（PAD）を用いて，PA2 端子の入力レベルを読み出すことができます。

15.3.2 入出力ポート機能 PA0，A1，PA3～PA6 の各端子は，ポート A ディレクションレジスタ（PADIR）を設定して，出力と入力のいずれかを選択

します。出力モード時は，ポートAコントロールレジスタ 0，1（PACON0，PACON1）を設定して，ハイインピーダンス出力モード，

Pchオープンドレイン出力モード，Nchオープンドレイン出力モード，およびCMOS出力モードのいずれかを選択します。

出力モード時には，ポートAデータレジスタ（PAD）に設定した値により，ポートA各端子に“L”レベルもしくは，“H”レベ

ルが出力されます。PA0 端子は Nch オープンドレイン出力モードに設定することで LED を直接駆動することができます。

PA0 端子の出力電圧特性に関しては「付録 C 電気的特性」を参照してください。入力モード時は，ポート A コントロールレジスタ 0，1（PACON0，PACON1）により，ハイインピーダンス入力モード，プル

ダウン抵抗付き入力モード，プルアップ抵抗付き入力モードが選択可能です。入力モード時には，ポート A データレジスタ（PAD）を用いて，ポート A 各端子の入力レベルを読み出すことができま

す。システムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。

15.3.3 2 次機能，3 次機能，4 次機能ポート A には，2 次機能，3 次機能，および 4 次機能として，クロック出力（OUTCLK，LSCLK），PWM 出力端子（PWMC），同期式シリアルポート入出力端子（SIN0，SCK0，SOUT0），I2C バス入出力端子（SDA，SCL）が割り付けら

れています。ポート A モードレジスタ（PAMOD0，PAMOD1）の PA2MD0～PA0MD0，PA2MD1～PA0MD1 ビットを設

定することで各 2 次機能モード，3 次機能モード，および 4 次機能モードとして使用できます。

第 16 章ポート B

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 16 章ポート B

FJUL620Q130 16－1

16. ポート B

16.1 概要

本 LSI は，8 ビットの入出力ポートのポート B（PB0～PB7）を内蔵しています。ポート B は入出力ポートの他に，外部割込み，コンパレータ入力，逐次比較型 A/D コンバータ入力，UART 入力として

使用できます。また，ポート B モードレジスタ 0，1 を設定することにより 2 次機能モード，3 次機能モード，および 4 次機

能モードとして，高速水晶発振，クロック出力，タイマ出力，PWM出力，同期式シリアルポート入出力，UART 出力，I2Cバス入出力，コンパレータ出力の機能を持つことができます。外部割込みについては，「第17章ポートAB割込み制御回路」，高速水晶発振，クロック出力については，「第6章ク

ロック発生回路」を，タイマについては「第 8 章タイマ」を，PWM については，「第 10 章 PWM」を，同期式シリアルポ

ートについては，「第 11 章同期式シリアルポート」を，UART については，「第 12 章 UART」を，I2C バスについては，

「第 13 章 I2C バス・インタフェース（マスタ）」，「第 14 章 I2C バス・インタフェース（スレーブ）」を，逐次比較型 A/D コン

バータについては，「第 18 章逐次比較型 A/D コンバータ」を，コンパレータについては，「第 19 章アナログコンパレ

ータ」を参照してください。

16.1.1 特長出力モード時，ビット毎に，ハイインピーダンス出力，Pch オープンドレイン出力，Nch オープンドレイン出力，およ

び CMOS 出力が選択可能。 Nch オープンドレイン出力選択時 LED 直接駆動が可能（PB7 端子のみ）。入力モード時，ビット毎に，ハイインピーダンス入力，プルダウン抵抗付き入力，プルアップ抵抗付き入力が選択

可能。外部割込み端子（EXI4，EXI5），アナログコンパレータ用入力端子（CMP0P，CMP0M），逐次比較型 A/D コンバ

ータ用入力端子（AIN2，AIN3，AIN4，AIN5），UART 受信端子（RXD0，RXD1），2 次機能，3 次機能，および 4次機能として，高速水晶発振入力（OSC0，OSC1），クロック出力（OUTCLK，LSCLK），タイマ出力端子

（TMFOUT，TMJOUT），PWM 出力端子（PWMC），同期式シリアルポート入出力端子（SIN0，SCK0，SOUT0），UART 送信端子（TXD0，TXD1），I2C バス入出力端子（SDA，SCL），アナログコンパレータ用出力端子

（CMP0POUT，CMP0NOUT，CMP0OUT，CMP1OUT）が使用可能。


FJUL620Q130 16－2

16.1.2 構成図 16-1 に，ポート B の構成を示します。

PBD ：ポート B データレジスタ PBDIR ：ポート B ディレクションレジスタ PBCON0 ：ポート B コントロールレジスタ 0 PBCON1 ：ポート B コントロールレジスタ 1 PBMOD0 ：ポート B モードレジスタ 0 PBMOD1 ：ポート B モードレジスタ 1

図 16-1 ポート B の構成

RXD0, RXD1, TnTG (n= 0, 1, E, F, G, H, I, J, K, L ) EXI4, EXI5

データバス

8

15

PBDIR PBMOD0,1,2 PBCON0,1

CMP0P, CMP0M, AIN2, AIN3, AIN4, AIN5

6

PB0～PB7

VDD

VDD

VSS

VSS

8 PortB Output

Controller

PBD

VDD

VSS


8

OUTCLK, LSCLK, TMFOUT, TMJOUT, PWMC, SCK0, SOUT0, TXD0, TXD1, SDA, SCL, CMP0POUT, CMP0NOUT, CMP0OUT, CMP1OUT


FJUL620Q130 16－3

16.1.3 端子一覧

端子名入出力 1 次機能 2 次機能 3 次機能 4 次機能 PB0/ EXI4/ AIN2/ RXD0

I/O

入出力ポート外部割込み 4

A/D コンバータ入力端子 2 UART0 データ入力

PWMC 出力（PWMC）

I2C 用クロック入出力

（SCL）コンパレータ 1 出力

（CMP1OUT）

PB1/ EXI5/ AIN3

I/O 入出力ポート外部割込み 5

A/D コンバータ入力端子 3

UART1 データ出力（TXD1）

UART0 データ出力

（TXD0）コンパレータ 0 出力

（CMP0OUT）

PB2 I/O 入出力ポート高速発振（OSC0）

― コンパレータ 0 出力

（CMP0POUT）

PB3 I/O 入出力ポート高速発振（OSC1）

― コンパレータ 0 出力

（CMP0NOUT）

PB4/ CMP0P


コンパレータ 0 非反転入力 UART1 データ出力

（TXD1） UART0 データ出力

（TXD0） SIO0 データ入力

（SIN0） PB5/

CMP0M/ RXD0


コンパレータ 0 反転入力 UART0 データ入力

高速クロック出力

（OUTCLK）タイマ J 出力

（TMJOUT） SIO0 クロック入出力

（SCK0）

PB6/ AIN4/ RXD1


A/D コンバータ入力端子 4 UART1 データ入力

低速クロック出力

（LSCLK）タイマ F 出力

（TMFOUT） I2C 用データ入出力

（SDA）

PB7/ AIN5/ LED1


A/D コンバータ入力端子 5 LED 直接駆動

UART1 データ出力

（TXD1） I2C 用クロック入出力

（SCL） PWMC 出力（PWMC）

【注意】

PB0，PB1，PB6，PB7 を逐次比較型 A/D コンバータのアナログ入力として使用する場合は，該当するポートをハイ

インピーダンス出力状態に設定してください。 PB4，PB5 をアナログコンパレータ入力として使用する場合は，該当するポートをハイインピーダンス出力状態に設

定してください。



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F258H ポート B データレジスタ PBD － R/W 8 00H 0F259H ポート B ディレクションレジスタ PBDIR － R/W 8 00H 0F25AH ポート B コントロールレジスタ 0 PBCON0

PBCON R/W 8/16 00H

0F25BH ポート B コントロールレジスタ 1 PBCON1 R/W 8 00H 0F25CH ポート B モードレジスタ 0 PBMOD0

PBMOD R/W 8/16 00H

0F25DH ポート B モードレジスタ 1 PBMOD1 R/W 8 00H


FJUL620Q130 16－4

16.2.2 ポート B データレジスタ（PBD）アドレス：0F258H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PBD PB7D PB6D PB5D PB4D PB3D PB2D PB1D PB0D


PBDは，ポートB 端子への出力値を設定またはポートB 端子の入力レベルを読み出すための特殊機能レジスタ（SFR）です。出力モード時には，本レジスタの値がポート B 端子へ出力されます。PBD に書き込んだ値は読み出し可能です。入力モード時には，PBD を読み出すとポート B 端子の入力レベルが読み出されます。入力モード時に PBD への書き

込みも可能です。書き込み値は端子レベルに影響を与えません。出力モードと入力モードは後述のポート B ディレクシ

ョンレジスタ（PBDIR）にて選択します。ビットの説明

• PB7D～PB0D（ビット 7～0） PB7D～PB0Dは，出力モード時はポート B 端子の出力値を設定するビットで，入力モード時はポート B の端子

レベルを読み出すビットです。

PB0D 説明 0 PB0 端子の出力または入力レベルが“L”レベル 1 PB0 端子の出力または入力レベルが“H”レベル

PB1D 説明

0 PB1 端子の出力または入力レベルが“L”レベル 1 PB1 端子の出力または入力レベルが“H”レベル

PB2D 説明


PB3D 説明


PB4D 説明


PB5D 説明



FJUL620Q130 16－5

PB6D 説明


PB7D 説明


【注意】ビット操作命令を用いて PBD のビットに値を設定する場合，PBD 内の対象ビット以外のビットが入力モードに設

定されていると，端子の入力レベルが読み出され，その値が PBD に書き込まれます。このため，入力モードから

出力モードに切り替える場合には，PBD に出力値を設定した後にポート B ディレクションレジスタ（PBDIR）で出

力モードに切り替えてください。


FJUL620Q130 16－6

16.2.3 ポート B ディレクションレジスタ（PBDIR）アドレス：0F259H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PBDIR PB7DIR PB6DIR PB5DIR PB4DIR PB3DIR PB2DIR PB1DIR PB0DIR


PBDIR は，ポート B の入出力モードを選択する特殊機能レジスタ（SFR）です。ビットの説明

• PB7DIR～PB0DIR（ビット 7～0） PB7DIR～PB0DIR は，ポート B 端子の入出力方向を設定するビットです。

PB0DIR 説明

0 PB0 端子は出力（初期値） 1 PB0 端子は入力

PB1DIR 説明


PB2DIR 説明


PB3DIR 説明


PB4DIR 説明


PB5DIR 説明


PB6DIR 説明


PB7DIR 説明



FJUL620Q130 16－7

16.2.4 ポート B コントロールレジスタ 0，1（PBCON0，PBCON1）アドレス：0F25AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PBCON0 PB7C0 PB6C0 PB5C0 PB4C0 PB3C0 PB2C0 PB1C0 PB0C0


アドレス：0F25BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PBCON1 PB7C1 PB6C1 PB5C1 PB4C1 PB3C1 PB2C1 PB1C1 PB0C1


PBCON0，PBCON1 は，ポート B 端子の特性状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と入力モード時で異なります。出力と入力は PBDIR レジスタで選択します。ビットの説明

• PB7C1～PB0C1，PB7C0～PB0C0（ビット 7～0） PB7C1～PB0C1，PB7C0～PB0C0 は，出力モード時にはハイインピーダンス出力*，Pch オープンドレイン出力，

Nchオープンドレイン出力，およびCMOS出力を，入力モード時にはハイインピーダンス入力，プルダウン抵抗

付き入力，プルアップ抵抗付き入力を選択するビットです。 PB7 端子で LED を直接駆動する場合は，Nch オープンドレイン出力を選択します。

* ハイインピーダンス出力とは“H”レベル出力と“L”レベル出力の両方がオフになっている状態です。

出力モード選択時（PB0DIR ビット=“0”）入力モード選択時（PB0DIR ビット=“1”） PB0C1 PB0C0 説明

0 0 PB0 端子はハイインピーダンス出力（初期値） PB0 端子はハイインピーダンス入力 0 1 PB0 端子は Pch オープンドレイン出力 PB0 端子はプルダウン抵抗付き入力 1 0 PB0 端子は Nch オープンドレイン出力 PB0 端子はプルアップ抵抗付き入力 1 1 PB0 端子は CMOS 出力 PB0 端子はハイインピーダンス入力




FJUL620Q130 16－8














FJUL620Q130 16－9

16.2.5 ポート B モードレジスタ 0，1（PBMOD0，PBMOD1）アドレス：0F25CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PBMOD0 PB7MD0 PB6MD0 PB5MD0 PB4MD0 PB3MD0 PB2MD0 PB1MD0 PB0MD0


アドレス：0F25DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PBMOD1 PB7MD1 PB6MD1 PB5MD1 PB4MD1 PB3MD1 PB2MD1 PB1MD1 PB0MD1


PBMOD0，PBMOD1 は，ポート B の 1 次機能，2 次機能，3 次機能，4 次機能を選択する特殊機能レジスタ（SFR）です。ビットの説明

• PB0MD1，PB0MD0（ビット 0） PB0MD1，PB0MD0 は，PB0 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。

PB0MD1 PB0MD0 説明

0 0 汎用入出力モード（初期値） 0 1 PWMC データ（PWMC）出力 1 0 I2C 用クロック（SCL）入出力 1 1 コンパレータ 1（CMP1OUT）出力

• PB1MD1，PB1MD0（ビット 1）

PB1MD1，PB1MD0 は，PB1 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。

PB1MD1 PB1MD0 説明 0 0 汎用入出力モード（初期値） 0 1 UART1 データ（TXD1）出力 1 0 UART0 データ（TXD0）出力 1 1 コンパレータ 0（CMP0OUT）出力


PB2MD1，PB2MD0 は，PB2 端子の 1 次機能，2 次機能，4 次機能を選択するビットです。

PB2MD1 PB2MD0 説明 0 0 汎用入出力モード（初期値） 0 1 高速発振（OSC0）入力 1 0 使用禁止 1 1 コンパレータ 0（CMP0POUT）出力


FJUL620Q130 16－10

• PB3MD1，PB3MD0（ビット 3） PB3MD1，PB3MD0 は，PB3 端子の 1 次機能，2 次機能，4 次機能を選択するビットです。

PB3MD1 PB3MD0 説明

0 0 汎用入出力モード（初期値） 0 1 高速発振（OSC1）入力 1 0 使用禁止 1 1 コンパレータ 0（CMP0NOUT）出力



PB4MD1 PB4MD0 説明 0 0 汎用入出力モード（初期値） 0 1 UART1 データ（TXD1）出力 1 0 UART0 データ（TXD0）出力 1 1 SIO0 データ（SIN0）入力



PB5MD1 PB5MD0 説明 0 0 汎用入出力モード（初期値） 0 1 高速クロック（OUTCLK）出力 1 0 タイマ J（TMJOUT）出力 1 1 SIO0 クロック（SCK0）入出力



PB6MD1 PB6MD0 説明 0 0 汎用入出力モード（初期値） 0 1 低速クロック（LSCLK）出力 1 0 タイマ F（TMFOUT）出力 1 1 I2C 用データ（SDA）入出力



PB7MD1 PB7MD0 説明 0 0 汎用入出力モード（初期値） 0 1 UART1 データ（TXD1）出力 1 0 I2C 用クロック（SCL）入出力 1 1 PWMC データ（PWMC）出力

【注意】 “使用禁止”に設定しかつ出力モードが選択されている場合（ポート B コントロールレジスタで選択），ポート B の出力端子状態は，ポートデータレジスタ PBD のデータに関わらず以下のように固定されます。ハイインピーダンス出力選択時：出力端子はハイインピーダンス Pch オープンドレイン出力選択時：出力端子はハイインピーダンス Nch オープンドレイン出力選択時：出力端子は“L”固定 CMOS 出力選択時：出力端子は“L”固定


FJUL620Q130 16－11

16.3 動作説明

16.3.1 入出力ポート機能ポート B の各端子は，ポート B ディレクションレジスタ（PBDIR）を設定して，出力と入力のいずれかを選択します。出力モード時は，ポート B コントロールレジスタ 0，1（PBCON0，PBCON1）を設定して，ハイインピーダンス出力モード，

Pch オープンドレイン出力モード，Nch オープンドレイン出力モード，および CMOS 出力モードのいずれかを選択しま

す。入力モード時は，ポート B コントロールレジスタ 0，1（PBCON0，PBCON1）により，ハイインピーダンス入力モード，プル

ダウン抵抗付き入力モード，プルアップ抵抗付き入力モードが選択可能です。システムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。出力モード時には，ポートB データレジスタ（PBD）に設定した値により，ポート B 各端子に“L”レベルもしくは，“H”レベ

ルが出力されます。入力モード時には，ポート B データレジスタ（PBD）を用いて，ポート B 各端子の入力レベルを読み出すことができま

す。

16.3.2 2 次機能，3 次機能，4 次機能ポート B には，2 次機能，3 次機能，および 4 次機能として，高速水晶発振入力（OSC0，OSC1），クロック出力

（OUTCLK，LSCLK），タイマ出力端子（TMFOUT，TMJOUT），PWM 出力端子（PWMC），同期式シリアルポート入出

力端子（SIN0，SCK0，SOUT0），UART 送信端子（TXD0，TXD1），I2C バス入出力端子（SDA，SCL），アナログコンパ

レータ用出力端子（CMP0POUT，CMP0NOUT，CMP0OUT，CMP1OUT）が割り付けられています。ポート B モードレジスタ（PBMOD0，PBMOD1）の PB7MD0～PB0MD0，PB7MD1～PB0MD1 ビットを設定することで，

各 2 次機能モード，3 次機能モード，および 4 次機能モードとして使用できます。

第 17 章ポート AB 割込み制御回路

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 17 章ポート AB 割込み制御回路

FJUL620Q130 17－1

17. ポート AB 割込み制御回路

17.1 概要

本 LSI は，5 本のポート端子に対して外部割込みを設定できます。

17.1.1 特長マスカブル割込み機能有り。割込み無し，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込み選択可能。割込みサンプリング有り／無し選択可能。（サンプリングクロックは，T16KHZ*）

* T16KHZ については「第 7 章タイムベースカウンタ」を参照してください。

17.1.2 構成

図 17-1 に，ポート AB 割込み制御の構成を示します。

PABICON0 ：ポート AB 割込みコントロールレジスタ 0 PABICON1 ：ポート AB 割込みコントロールレジスタ 1 PABICON2 ：ポート AB 割込みコントロールレジスタ 2

図 17-1 外部割込み制御の構成

17.1.3 端子一覧


PA0/EXI0 I PA0 割込み PA1/EXI1 I PA1 割込み PA2/EXI2 I PA2 割込み PB0/EXI4 I PB0 割込み PB1/EXI5 I PB1 割込み

【注意】外部割込みを使用する場合，該当端子を入力モードに設定する必要があります。

データバス

サンプリングクロック（T16KHZ）

PA1INT（PA1 に対応）

PABICON0 PABICON1 PABICON2

PA1/EXI1

PA2/EXI2


PB0/EXI4

PB1/EXI5

PA2INT（PA2 に対応）

PB0INT（PB0 に対応）

PB1INT（PB1 に対応）

5

PA0/EXI0 PA0INT（PA0 に対応）


FJUL620Q130 17－2



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F038H ポート AB 割込みコントロールレジスタ 0 PABICON0 － R/W 8 00H 0F039H ポート AB 割込みコントロールレジスタ 1 PABICON1 － R/W 8 00H 0F03AH ポート AB 割込みコントロールレジスタ 2 PABICON2 － R/W 8 00H


FJUL620Q130 17－3

17.2.2 ポート AB 割込みコントロールレジスタ 0，1 （PABICON0，PABICON1）アドレス：0F038H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PABICON0 ― ― PB1E0 PB0E0 ― PA2E0 PA1E0 PA0E0 R/W ― ― R/W R/W ― R/W R/W R/W


7 6 5 4 3 2 1 0 PABICON1 ― ― PB1E1 PB0E1 ― PA2E1 PA1E1 PA0E1 R/W ― ― R/W R/W ― R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PABICON0，PABICON1 は，ポート A およびポート B の割込みエッジを選択する特殊機能レジスタ（SFR）です。ビットの説明

• PA2E1～PA0E1，PA2E0～PA0E0（ビット 2～0） PA2E1～PA0E1，PA2E0～PA0E0 は，ポート A の割込み禁止，立ち下がりエッジ割込み，立ち上がりエッジ割

込み，両エッジ割込みを選択するビットです。 PAnE0 ビットと PAnE1 ビットにて PAn の割込みモードが決定します（例：PA0E0=”0”，PA0E1=”1”の場合，PA0は立ち上がりエッジ割込みモードとなる）。

PAnE1 PAnE0 説明

0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み

（n=0～2）

• PB1E1～PB0E1，PB1E0～PB0E0（ビット 5，ビット 4） PB1E1～PB0E1，PB1E0～PB0E0 は，ポート B の割込み禁止，立ち下がりエッジ割込み，立ち上がりエッジ割

込み，両エッジ割込みを選択するビットです。 PBmE0 ビットと PBmE1 ビットにて PBm の割込みモードが決定します（例：PB0E0=”0”，PB0E1=”1”の場合，

PB0 は立ち上がりエッジ割込みモードとなる）。

PBmE1 PBmE0 説明

0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み

（m=0，1）


FJUL620Q130 17－4

17.2.3 ポート AB 割込みコントロールレジスタ 2 （PABICON2）アドレス：0F03AH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PABICON2 ― ― PB1SM PB0SM ― PA2SM PA1SM PA0SM R/W ― ― R/W R/W ― R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PABICON2は，ポートAおよびポートBの割込みのサンプリング有り／無しを選択する特殊機能レジスタ（SFR）です。ビットの説明

• PA2SM～PA0SM（ビット 2～0） PA2SM～PA0SM は，ポートの割込みのサンプリング無し，サンプリング有りを選択するビットです。サンプリングクロックは，低速側タイムベースカウンタ（LTBC）の T16KHZ です。

PA0SM 説明

0 PA0 割込み用入力信号をサンプリング無しで検出（初期値） 1 PA0 割込み用入力信号をサンプリング有りで検出

PA1SM 説明


PA2SM 説明


• PB1SM～PB0SM（ビット 5，ビット 4）

PB1SM～PB0SM は，ポートの割込みのサンプリング無し，サンプリング有りを選択するビットです。サンプリングクロックは，低速側タイムベースカウンタ（LTBC）の T16KHZ です。

PB0SM 説明

0 PB0 割込み用入力信号をサンプリング無しで検出（初期値） 1 PB0 割込み用入力信号をサンプリング有りで検出

PB1SM 説明

0 PB1 割込み用入力信号をサンプリング無しで検出（初期値） 1 PB1 割込み用入力信号をサンプリング有りで検出

【注意】

STOP モード時は，サンプリングクロックの T16KHZ が停止しますので，PB1SM～PB0SM，PA2SM～

PA0SM の値に関係なくサンプリング無しとなります。


FJUL620Q130 17－5

17.3 動作説明

17.3.1 外部割込み機能ポート A の端子（PA0～PA2）およびポート B の端子（PB0～PB1）は PA0～PA2 割込み（PA0INT～PA2INT）および

PB0～PB1割込み（PB0INT～PB1INT）として使用できます。PA0～PA2割込みおよびPB0～PB1割込みはマスカブル

で割込みの禁止／許可が選択できます。割込みについては「第 5 章割込み」を参照してください。

17.3.2 割込み要求 PA0～PA2 端子および PB0～PB1 端子に，ポート AB 割込みコントロールレジスタ 0，1，2 （PABICON0，PABICON1，PABICON2）で選択した割込みエッジが発生すると，マスカブルの PA0～PA2 割込み（PA0INT～PA2INT）および

PB0～PB1 割込み（PB0INT～PB1INT）が発生します。図 17-2 に，サンプリング無しの立ち上がりエッジ，立ち下がりエッジ，両エッジ，およびサンプリング有りの立ち上がりエ

ッジを選択した場合の PA0～PA2，PB0，PB1 割込み発生タイミングを示します。

【注意】外部割込みを使用する場合，該当端子を入力モードに設定する必要があります。

（a）サンプリング無し，立ち下がりエッジ割込み選択時

（b）サンプリング無し，立ち上がりエッジ割込み選択時

（c）サンプリング無し，両エッジ割込み選択時

SYSTEMCLK

PAn 端子，PBm 端子

PAnINT，PBmINT

割込み要求 QPAn，QPBm

n=0，1，2 m= 0，1

SYSTEMCLK


PAnINT，PBmINT


n=0，1，2 m= 0，1

SYSTEMCLK


PAnINT，PBmINT


n=0，1，2 m= 0，1


FJUL620Q130 17－6

（d）サンプリング有り，立ち上がりエッジ割込み選択時

*

図 17-2 外部割込みの発生タイミング

* サンプリング有り，立ち上がりエッジ割込み選択時，T16KHZ の立下りエッジで PAn，PBm 端子の入力レベルを

確認し，2 回連続“H”であれば割込み条件が成立し，T16KHZ の 2 回目の立下りエッジ後の SYSTEMCLK 立下り

エッジのタイミングで割込み要求が発生します。

SYSTEMCLK

T16KHZ


PAnINT，PBmINT


n=0，1，2 m= 0，1

第 18 章逐次比較型 A/D コンバータ

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 18 章逐次比較型 A/D コンバータ

FJUL620Q130 18－1

18. 逐次比較型 A/D コンバータ（SA-ADC）

18.1 概要

本 LSI は，逐次比較型 A/D コンバータ（SA-ADC: Succesive Approximation type A-D Converter）を 6 または 8 チャネル

内蔵しています。逐次比較型 A/D コンバータは，ブロックコントロールレジスタ 4（BLKCON4）の DSAD ビットが“0”および，ブロックコント

ロールレジスタ 2（BLKCON2）の DI2C0 ビットが“0”の場合かつ高速クロックの発振が許可されている場合のみ動作しま

す。DSAD ビットが“1”の場合には逐次比較型 A/D コンバータの各機能はリセット状態となります。ブロックコントロール

レジスタについては，「第 4 章 MCU 制御機能」を参照してください。

18.1.1 特長アナログ入力端子を選択可能な，サンプル・ホールド内蔵 10 ビット逐次比較型 A/D コンバータです。

ML620Q131/ML620Q132/ML620Q133 ： 6 チャネル ML620Q134/ML620Q135/ML620Q136 ： 8 チャネル

変換時間：約 13.67μs/ch／約 41.26μs/ch

18.1.2 構成図 18-1 に SA-ADC の構成を示します。

SADR0L ：SA-ADC リザルトレジスタ 0L SADR0H ：SA-ADC リザルトレジスタ 0H SADCON0 ：SA-ADC コントロールレジスタ 0 SADCON1 ：SA-ADC コントロールレジスタ 1 SADMOD0 ：SA-ADC モードレジスタ 0 SADMOD1 ：SA-ADC モードレジスタ 1 VDDL ：内部レギュレータ電圧（約 1.58V）

図 18-1 SA-ADC の構成安全機能の詳細は，「第 25 章安全機能」の第 25.3.3 章を参照してください。

SADCON0, SADCON1 SADMOD0, SADMOD1

10 ビット逐次比較型

A/D 変換回路

8

データバス

PA0/AIN0 PA1/AIN1 PB0/AIN2 PB1/AIN3 PB6/AIN4 PB7/AIN5 PA3/AIN6 PA4/AIN7

VSS VREF

VDD

OSCLK（4MHz）

SADR0L SADR0H

アナログセレクタ

SADINT

VDD（安全機能） VSS（安全機能）

VDDL（安全機能）


FJUL620Q130 18－2

18.1.3 端子一覧

端子名入出力機能 VDD －逐次比較型 A/D コンバータ用プラス側電源端子 VSS －逐次比較型 A/D コンバータ用マイナス側電源端子 VDDL －内部ロジック用プラス側電源端子

PA0/AIN0 I 入出力ポート，逐次比較型 A/D コンバータ入力端子 0 PA1/AIN1 I 入出力ポート，逐次比較型 A/D コンバータ入力端子 1 PB0/AIN2 I 入出力ポート，逐次比較型 A/D コンバータ入力端子 2 PB1/AIN3 I 入出力ポート，逐次比較型 A/D コンバータ入力端子 3 PB6/AIN4 I 入出力ポート，逐次比較型 A/D コンバータ入力端子 4 PB7/AIN5 I 入出力ポート，逐次比較型 A/D コンバータ入力端子 5 PA3/AIN6 I 入出力ポート，逐次比較型 A/D コンバータ入力端子 6 PA4/AIN7 I 入出力ポート，逐次比較型 A/D コンバータ入力端子 7 【注意】ポート A およびポート B の端子を逐次比較型 A/D コンバータのアナログ入力として使用する場合は，該当する

ポートをハイインピーダンス出力状態に設定してください。


FJUL620Q130 18－3



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F8D0H SA-ADC リザルトレジスタ 0L SADR0L

SADR0 R 8/16 00H

0F8D1H SA-ADC リザルトレジスタ 0H SADR0H R 8 00H 0F8F0H SA-ADC コントロールレジスタ 0 SADCON0

SADCON R/W 8/16 00H

0F8F1H SA-ADC コントロールレジスタ 1 SADCON1 R/W 8 00H 0F8F2H SA-ADC モードレジスタ 0 SADMOD0 ― R/W 8 00H


FJUL620Q130 18－4

18.2.2 SA-ADC リザルトレジスタ 0L（SADR0L）アドレス：0F8D0H アクセス：R アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 SADR0L SAR01 SAR00 －－－－－－ R/W R R －－－－－－

初期値 0 0 0 0 0 0 0 0 SADR0L は，チャネル 0～7 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR0L は，A/D 変換終了後に更新されます。ビットの説明

• SAR01～SAR00（ビット 7～6）チャネル 0～7 の A/D 変換結果（10 ビット）のビット 1 からビット 0 を格納します。


FJUL620Q130 18－5

18.2.3 SA-ADC リザルトレジスタ 0H（SADR0H）アドレス：0F8D1H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SADR0H SAR09 SAR08 SAR07 SAR06 SAR05 SAR04 SAR03 SAR02 R/W R R R R R R R R

初期値 0 0 0 0 0 0 0 0 SADR0H は，チャネル 0～7 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR0H は，A/D 変換終了後に更新されます。ビットの説明

• SAR09～SAR02（ビット 7～0）チャネル 0～7 の A/D 変換結果（10 ビット）のビット 9 からビット 2 を格納します。


FJUL620Q130 18－6

18.2.4 SA-ADC コントロールレジスタ 0（SADCON0）アドレス：0F8F0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 SADCON0 －－－－－－ SACK － R/W －－－－－－ R/W －

初期値 0 0 0 0 0 0 0 0 SADCON0 は，SA-ADC の動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• SACK（ビット 1） 1 チャネルあたりの変換時間を選択するビットです。 “0”にすると，1 チャネルあたりの変換時間は，約 13.67µs に設定されます。 “1”にすると，1 チャネルあたりの変換時間は，約 41.26µs に設定されます。

SACK 説明

0 変換時間約 13.67µs/1ch（初期値） 1 変換時間約 41.26µs/1ch

【注意】 SA-ADC コントロールレジスタ 0 は変換開始する前に設定してください。 VDD=2.2V 未満で A/D 変換を行う場合は SACK に“1”を設定してください。


FJUL620Q130 18－7

18.2.5 SA-ADC コントロールレジスタ 1（SADCON1）アドレス：0F8F1H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SADCON1 －－－－－－－ SARUN R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 SADCON1 は，SA-ADC の動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• SARUN（ビット 0） SA-ADC の変換開始／停止を制御するビットです。 “1”にすると A/D 変換を開始し，“0”にすると A/D 変換を停止します。

SARUN 説明

0 変換停止（初期値） 1 変換開始

【注意】 SA-ADC は，周波数コントロールレジスタ 1（FCON1）の高速クロック（OSCLK）発振を許可した状態かつ，ブロックコ

ントロールレジスタ 4（BLKCON4）の DSAD ビットおよび，ブロックコントロールレジスタ 2（BLKCON2）の DI2C0 ビッ

トを“0”に設定した状態で使用してください。 SA-ADC は，VDD=1.8V～5.5V の場合のみ使用可能です。 SA-ADC モードレジスタ 0（SADMOD0）の SACH7～SACH0 全てを“0”とした状態で，変換開始しないでください。こ

の状態で A/D 変換を開始した場合，SARUN ビットは“0”のままで A/D 変換は開始されません。SA-ADC モードレジ

スタ 0（SADMOD0）の SACH7～SACH0 の設定を行ってから，変換開始してください。 A/D 変換中に高速クロックを停止すると消費電流が増大する可能性があります。高速クロックを停止する際および

STOP モードへ移行する際は A/D 変換を停止してください。


FJUL620Q130 18－8

18.2.6 SA-ADC モードレジスタ 0（SADMOD0）アドレス：0F8F2H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SADMOD0 SACH7 SACH6 SACH5 SACH4 SACH3 SACH2 SACH1 SACH0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 SADMOD0 は，A/D 変換するチャネルを選択する特殊機能レジスタ（SFR）です。ビットの説明

SACH7～SACH0 は，A/D 変換するチャネルを選択するビットです。

• SACH0（ビット 0） SACH0 説明

0 チャネル 0 停止（初期値） 1 チャネル 0 変換

• SACH1（ビット 1）

SACH1 説明 0 チャネル 1 停止（初期値） 1 チャネル 1 変換












FJUL620Q130 18－9

• SACH7（ビット 7） SACH7 説明

0 チャネル 7 停止（初期値） 1 チャネル 7 変換

【注意】 SA-ADC モードレジスタ 0（SADMOD0）の SACH7～SACH0 全てを“0”とした状態で，変換開始しないでく

ださい。この状態で A/D 変換を開始した場合，SARUN ビットは“0”のままで A/D 変換は開始されません。

SA-ADC モードレジスタ 0（SADMOD0）の SACH7～SACH0 の設定を行ってから，変換開始してください。


FJUL620Q130 18－10

18.3 動作説明

18.3.1 A/D 変換チャネルの設定 SA-ADCモードレジスタ 0（SADMOD0）の設定によって，下表のようにA/D変換動作を行い，A/D変換結果がSA-ADCリザルトレジスタに格納されます。チャネルは必ず 1 チャネルのみ“1”に設定してください。

SA-ADC モードレジスタ 0 SA-ADC

リザルトレジスタアナログ入力ビット設定値

SACH0 0

SADR0

1 AIN0 入力

SACH1 0 1 AIN1 入力







斜線部のリザルトレジスタの値は変化しません。 SA-ADC モードレジスタ 0（SADMOD0）のビット 7（SACH7）～ビット 0（SACH0）の全てのビットが“0”の状態で A/D 変換

を開始しないでください。この状態でA/D変換を開始すると，SARUNビットは“0”のままでA/D変換は開始されません。

SA-ADC モードレジスタ 0（SADMOD0）の SACH7～SACH0 の設定を行ってから，変換開始してください。

図 18-2 A/D 変換用端子と変換範囲

10 ビット逐次比較型

A/D 変換回路

VDD（安全機能） VSS（安全機能） VDDL（安全機能）

AINx

VADIN

A/D 変換入力電圧

VADIN

変化範囲

VSS

VDD

A/D 変換端子


FJUL620Q130 18－11

18.3.2 逐次比較型 A/D コンバータの動作以下の手順で SA-ADC を動作させます。 ① SA-ADC を動作する前に，高速クロック（OSCLK）を発振開始し，発振が安定するまで待ちます。 ② A/D 変換を行うポートをハイインピーダンス出力モードに設定します。 ③ ブロックコントロールレジスタ 4（BLKCON4）の DSAD ビットおよび，ブロックコントロールレジスタ 2（BLKCON2）の

DI2C0 ビットを“0”に設定します。 ④ SA-ADC モードレジスタ 0（SADMOD0）で A/D 変換するチャネルを選択します。

逐次比較型 A/D コンバータテスト機能（ADSFMOD）は 00H を設定してください。 ⑤ SA-ADC コントロールレジスタ 0（SADCON0）で A/D 変換時間を選択します。 ⑥ SA-ADC コントロールレジスタ 1（SADCON1）のビット 0（SARUN）を“1”にすると SA-ADC 回路が動作状態となり，

SA-ADC モードレジスタ 0（SADMOD0）で選択されているチャネルの A/D 変換を開始します。 ⑦ A/D 変換結果は，SA-ADC リザルトレジスタ（SADR0L，SADR0H）へ格納され，A/D 変換が終了すると SA-ADC 変

換終了割込み（SADINT）を発生し，SARUN ビットは自動的にクリア（“0”）されます。 ⑧ 再度 A/D 変換を行う場合は④～⑦を繰り返してください。

なお，A/D変換中にチャネルを切り替えてもA/D変換終了割込みを発生するまではA/D変換開始時に選択されたチャ

ネルを維持します。図 18-3 にチャネル 0 変換→チャネル 1 変換の SA-ADC 動作タイミングを示します。

図 18-3 SA-ADC 動作タイミング【注意】 A/D 変換を行うポートがハイインピーダンス入力モードの場合，変換するアナログ電圧によっては入力バッファに貫

通電流が流れる可能性があります。よって，A/D 変換を行うポートは出力ハイインピーダンスモードに設定してくださ

い。 SA-ADC 内部には，サンプル・ホールド用の約 26pF の容量が内蔵されています。サンプリング時間の約 7.5μs 以

内にこの約 26 pF の容量への充電を完了させるため，アナログ入力端子（AINn）に接続する信号源の出力インピー

ダンスを 5kΩ以下に設定してください。出力インピーダンスを 5kΩ以下にできない場合は，アナログ入力端子と VSS 間に 0.1μF の容量を接続してください。アナログ入力端子と VSS 間に容量を接続しない場合，A/D 変換開始時に内蔵約 26pF 容量に残った電荷がアナロ

グ入力端子に放出され，アナログ入力端子の電圧が一瞬変動する場合があります。入力インピーダンスが5kΩ以内

であれば，A/D 変換結果に悪影響はありません。

OSCLK

SARUN

チャネル 0 の A/D 変換チャネル 1 の A/D 変換

SADINT

A/D 動作信号変換時間 13.67μs

変換時間 13.67μs

チャンネル 1 設定チャンネル 0 設定


FJUL620Q130 18－12

18.3.3 逐次比較型 A/D コンバータの動作（安全機能）以下の手順で SA-ADC（安全機能）を動作させます。本機能を用いたテスト方法の詳細は，「第 25 章安全機能」を参照してください。 ① SA-ADC を動作する前に，高速クロック（OSCLK）を発振開始し，発振が安定するまで待ちます。 ② A/D 変換を行うポートをハイインピーダンス出力モードに設定してください。 ③ ブロックコントロールレジスタ 4（BLKCON4）の DSAD ビットおよび，ブロックコントロールレジスタ 2（BLKCON2）の

DI2C0 ビットを“0”に設定します。 ④ SA-ADC モードレジスタ 0（SADMOD0）は 00H を設定してください。逐次比較型 A/D コンバータテスト機能

（ADSFMOD）の ADT1，0 ビットを設定してください。 ADT1 ADT0 説明

0 0 逐次比較型 A/D コンバータテスト機能未使用（初期値） 0 1 逐次比較型 A/D コンバータテスト機能（AIN=VDD）使用 1 0 逐次比較型 A/D コンバータテスト機能（AIN=VSS）使用 1 1 逐次比較型 A/D コンバータテスト機能（AIN=VDDL）使用

⑤ SA-ADC コントロールレジスタ 0（SADCON0）で A/D 変換時間を選択します。 ⑥ SA-ADC コントロールレジスタ 1（SADCON1）のビット 0（SARUN）を“1”にすると SA-ADC 回路が動作状態となり，

逐次比較型A/Dコンバータテスト機能（ADSFMOD）のADT1，0ビットで選択されている状態でA/D 変換を開始しま

す。 ⑦ A/D 変換結果は，SA-ADC リザルトレジスタ（SADR0L，SADR0H）へ格納され，A/D 変換が終了すると SA-ADC 変

換終了割込み（SADINT）を発生し，SARUN ビットは自動的にクリア（“0”）されます。 ⑧ 再度 A/D 変換を行う場合は，④～⑦を繰り返してください。

なお，A/D変換中にチャネルを切り替えてもA/D変換終了割込みを発生するまではA/D変換開始時に選択されたチャ

ネルを維持します。図 18-4 に AIN=VDD変換→AIN=VSS変換の SA-ADC 動作タイミングを示します。

図 18-4 安全機能の SA-ADC 動作タイミング

OSCLK

SARUN

AIN=VDD

AIN=VSS

SADINT

A/D 動作信号変換時間 13.67μs

変換時間 13.67μs

AIN=VSS設定 AIN=VDD設定

第 19 章アナログコンパレータ

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 19 章アナログコンパレータ

FJUL620Q130 19－1

19. アナログコンパレータ

19.1 概要

本 LSI は，アナログコンパレータを 2 チャネル内蔵しています。コンパレータ 0 は，コンパレータに入力される 2 本の端子（CMP0P/CMP0M）の電圧比較（差動入力）および，1 本の端

子（CMP0P）の電圧と内部基準電圧との比較が可能です。コンパレータ 1 は 1 本の入力端子（CMP1P）の電圧と内部基準電圧との比較が可能です。

19.1.1 特長コンパレータの出力で割込みを生成することができます。割込みは，割込み無し，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込みが選択可能。サンプリング有り／無しが選択可能。（サンプリングクロックは，T16KHZ，1/128 OSCLK，1/64 OSCLK，1/32

OSCLK，1/16 OSCLK，1/8 OSCLK）コンパレータオフ時のコンパレータ出力が保持されます。コンパレータ 0 は，20mV＠typ.のヒステリシス幅を持っています。

19.1.2 構成図 19-1 にコンパレータ 0 およびコンパレータ 1 の構成を示します。

CMP0CON0 ：コンパレータ 0 コントロールレジスタ 0 CMP1CON0 ：コンパレータ 1 コントロールレジスタ 0 CMP0CON1 ：コンパレータ 0 コントロールレジスタ 1 CMP1CON1 ：コンパレータ 1 コントロールレジスタ 1 CMP0CON2 ：コンパレータ 0 コントロールレジスタ 2 CMP1CON2 ：コンパレータ 1 コントロールレジスタ 2

図 19-1 コンパレータ回路の構成

+

-

PB5/CMP0M


CMP0CON2

CMP1CON2

CMP0RFS コンパレータ 1

EN

EN

cmp1out

Latch

PB1/CMP0OUT


PB4/CMP0P

データバス

CMP0CON0

+

- CMP0INT Interrupt

Controller Sampling Controller

Latch

CMP0CON1

PA1/CMP1P +

-

CMP1CON0

CMP1INT Sampling Controller

CMP1CON1

データバス

コンパレータ 0

基準

EN

cmp0out

PB0/CMP1OUT

Output Controller PCSTAT

（PWMC）

PB2/CMP0POUT PB3/CMP0NOUT


FJUL620Q130 19－2

19.1.3 端子一覧


PB4/CMP0P I アナログコンパレータ 0 非反転入力 PB5/CMP0M I アナログコンパレータ 0 反転入力

PB1/CMP0OUT O アナログコンパレータ 0 出力 PB2/CMP0POUT O アナログコンパレータ 0 出力 PB3/CMP0NOUT O アナログコンパレータ 0 出力

PA1/CMP1P I アナログコンパレータ 1 非反転入力 PB0/CMP1OUT O アナログコンパレータ 1 出力

【注意】アナログコンパレータを使用する場合，使用するポートをハイインピーダンス出力に設定してください。設定方法については，「第 15 章ポート A」，「第 16 章ポート B」を参照してください。


FJUL620Q130 19－3



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F950H コンパレータ 0 コントロールレジスタ 0 CMP0CON0 ― R/W 8 00H 0F951H コンパレータ 0 コントロールレジスタ 1 CMP0CON1 ― R/W 8 00H 0F952H コンパレータ 0 コントロールレジスタ 2 CMP0CON2 ― R/W 8 08H 0F954H コンパレータ 1 コントロールレジスタ 0 CMP1CON0 ― R/W 8 00H 0F955H コンパレータ 1 コントロールレジスタ 1 CMP1CON1 ― R/W 8 00H 0F956H コンパレータ 1 コントロールレジスタ 2 CMP1CON2 ― R/W 8 08H


FJUL620Q130 19－4

19.2.2 コンパレータ 0 コントロールレジスタ 0（CMP0CON0）アドレス：0F950H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 CMP0CON0 ― ― ― ― ― ― CMP0D CMP0EN R/W ― ― ― ― ― ― R R/W

初期値 0 0 0 0 0 0 0 0 CMP0CON0 は，コンパレータ 0 を制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP0EN（ビット 0） CMP0EN は，コンパレータ 0 のオン／オフを制御するビットです。 CMP0EN を“1”にするとコンパレータ 0 がオン，“0”にするとオフします。

CMP0EN 説明

0 コンパレータ 0 オフ（初期値） 1 コンパレータ 0 オン

• CMP0D（ビット 1）

CMP0D は，コンパレータ 0 出力のステータスを示します。 CMP0P（PB4）端子の電圧が CMP0M（PB5）端子の電圧より大きい場合もしくは，CMP0P（PB4）端子の電圧が

内部基準電圧より大きい場合に“1”にセットされます。 CMP0P（PB4）端子の電圧が CMP0M（PB5）端子の電圧より小さい場合もしくは，CMP0P（PB4）端子の電圧が

内部基準電圧より小さい場合に“0”にセットされます。コンパレータ 0 がオフされた後（CMP0EN に“0”を設定）も最後のステータスを保持してます。

CMP0D 説明

0 CMP0P（PB4）＜ CMP0M（PB5）（初期値） 1 CMP0P（PB4）＞ CMP0M（PB5）

【注意】

コンパレータ 0 は VDD=1.8V～5.5V の範囲でのみ使用可能です。


FJUL620Q130 19－5


7 6 5 4 3 2 1 0 CMP0CON1 ― ― CMP0SM2 CMP0RFS CMP0SM1 CMP0SM0 CMP0E1 CMP0E0

R/W ― ― R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

CMP0CON1 は，コンパレータ 0 割込みを制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP0E0，CMP0E1（ビット 0，ビット 1） CMP0E0 と CMP0E1 は，割込み禁止，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込みを

選択するビットです。

CMP0E1 CMP0E0 説明 0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み

• CMP0SM0，CMP0SM1，CMP0SM2（ビット 2，ビット 3，ビット 5）

CMP0SM0，CMP0SM1，CMP0SM2 は，コンパレータ 0 比較結果のサンプリング無し，サンプリング有りを選択

するビットです。

CMP0SM2 CMP0SM1 CMP0SM0 説明 0 0 0 サンプリング無しで検出（初期値） 0 0 1 サンプリング（T16KHZ）有りで検出 0 1 0 サンプリング（1/128 OSCLK）有りで検出 0 1 1 サンプリング（1/64 OSCLK）有りで検出 1 0 0 サンプリング（1/32 OSCLK）有りで検出 1 0 1 サンプリング（1/16 OSCLK）有りで検出 1 1 0 サンプリング（1/8 OSCLK）有りで検出 1 1 1 使用禁止

• CMP0RFS（ビット 4）

CMP0RFS はコンパレータ 0 のリファレンス電圧（Vref）を選択するビットです。

CMP0RFS 説明 0 Vref=内部基準電圧（初期値） 1 Vref=差動外部入力（PB5/CMP0M）

【注意】 STOPモード時は，サンプリングクロックが停止しますので，CMP0SM2/1/0の値に関係なくサンプリング無しとなりま

す。サンプリングクロックに 1/128 OSCLK，1/64 OSCLK，1/32 OSCLK，1/16 OSCLK，1/8 OSCLK を選択する場合は，

高速発振回路を動作させる必要があります。


FJUL620Q130 19－6


7 6 5 4 3 2 1 0 CMP0CON2 ― ― ― ― CMP0RF3 CMP0RF2 CMP0RF1 CMP0RF0

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 1 0 0 0

CMP0CON2 は，コンパレータ 0 の基準電圧を選択する特殊機能レジスタ（SFR）です。ビットの説明

• CMP0RF0，CMP0RF1，CMP0RF2，CMP0RF3（ビット 0，ビット 1，ビット 2，ビット 3） CMP0REF0，CMP0REF1，CMP0REF2，CMP0REF3 は，コンパレータ 0 の基準電圧を選択するビットです。

本設定は，コンパレータ 0 のリファレンス電圧（Vref）を内部基準電圧（CMP0RFS=“0”）にした場合に有効となり

ます。 0h（0.05V）の設定は可能ですが，精度は保証されません。

CMP0RF3 CMP0RF2 CMP0RF1 CMP0RF0 コンパレータ 0 基準電圧

0 0 0 0 0.05V（精度保証外） 0 0 0 1 0.10V 0 0 1 0 0.15V 0 0 1 1 0.20V 0 1 0 0 0.25V 0 1 0 1 0.30V 0 1 1 0 0.35V 0 1 1 1 0.40V 1 0 0 0 0.45V（初期値） 1 0 0 1 0.50V 1 0 1 0 0.55V 1 0 1 1 0.60V 1 1 0 0 0.65V 1 1 0 1 0.70V 1 1 1 0 0.75V 1 1 1 1 0.80V


FJUL620Q130 19－7


7 6 5 4 3 2 1 0 CMP1CON0 ― ― ― ― ― ― CMP1D CMP1EN R/W ― ― ― ― ― ― R R/W

初期値 0 0 0 0 0 0 0 0 CMP1CON0 は，コンパレータ 1 を制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP0EN（ビット 0） CMP1EN は，コンパレータ 1 のオン／オフを制御するビットです。 CMP1EN を“1”にするとコンパレータ 1 がオン，“0”にするとオフします。

CMP1EN 説明

0 コンパレータ 1 オフ（初期値） 1 コンパレータ 1 オン

• CMP1D（ビット 1）

CMP1D は，コンパレータ 1 出力のステータスを示します。 CMP1P（PA1）端子の電圧が内部基準電圧より大きい場合，“1”にセットされます。 CMP1P（PA1）端子の電圧が内部基準電圧より小さい場合，“0”にセットされます。コンパレータ 1 がオフされた後（CMP1EN に“0”を設定）も最後のステータスを保持してます。

CMP1D 説明

0 CMP1P（PA1）＜内部基準電圧（初期値） 1 CMP1P（PA1）＞内部基準電圧

【注意】

コンパレータ 1 は VDD=1.8V～5.5V の範囲でのみ使用可能です。


FJUL620Q130 19－8


7 6 5 4 3 2 1 0 CMP1CON1 ― ― CMP1SM2 ― CMP1SM1 CMP1SM0 CMP1E1 CMP1E0

R/W ― ― R/W ― R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

CMP1CON1 は，コンパレータ 1 割込みを制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP1E0，CMP1E1（ビット 0，ビット 1） CMP1E0 と CMP1E1 は，割込み禁止，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込みを

選択するビットです。

CMP1E1 CMP1E0 説明 0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み

ビットの説明

• CMP1SM0，CMP1SM1（ビット 2，ビット 3，ビット 5） CMP1SM0，CMP1SM1，CMP1SM2 は，コンパレータ 1 比較結果のサンプリング無し，サンプリング有りを選択

するビットです。

CMP1SM2 CMP1SM1 CMP1SM0 説明 0 0 0 サンプリング無しで検出（初期値） 0 0 1 サンプリング（T16KHZ）有りで検出 0 1 0 サンプリング（1/128 OSCLK）有りで検出 0 1 1 サンプリング（1/64 OSCLK）有りで検出 1 0 0 サンプリング（1/32 OSCLK）有りで検出 1 0 1 サンプリング（1/16 OSCLK）有りで検出 1 1 0 サンプリング（1/8 OSCLK）有りで検出 1 1 1 使用禁止

【注意】・STOPモード時は，サンプリングクロックが停止しますので，CMP1SM2/1/0 の値に関係なくサンプリング無しとなりま

す。・サンプリング（1/128 OSCLK，1/64 OSCLK，1/32 OSCLK，1/16 OSCLK，1/8 OSCLK）を選択した場合は，高速発

振回路を動作させる必要があります。


FJUL620Q130 19－9


7 6 5 4 3 2 1 0 CMP1CON2 ― ― ― ― CMP1RF3 CMP1RF2 CMP1RF1 CMP1RF0

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 1 0 0 0

CMP1CON2 は，コンパレータ 1 の基準電圧を選択する特殊機能レジスタ（SFR）です。ビットの説明

• CMP1RF0，CMP1RF1，CMP1RF2，CMP1RF3（ビット 0，ビット 1，ビット 2，ビット 3） CMP1REF0，CMP1REF1，CMP1REF2，CMP1REF3 は，コンパレータ 1 の基準電圧を選択するビットです。 0h（0.05V）の設定は可能ですが，精度は保証されません。

CMP1RF3 CMP1RF2 CMP1RF1 CMP1RF0 コンパレータ 1 基準電圧

0 0 0 0 0.05V（精度保証外） 0 0 0 1 0.10V 0 0 1 0 0.15V 0 0 1 1 0.20V 0 1 0 0 0.25V 0 1 0 1 0.30V 0 1 1 0 0.35V 0 1 1 1 0.40V 1 0 0 0 0.45V（初期値） 1 0 0 1 0.50V 1 0 1 0 0.55V 1 0 1 1 0.60V 1 1 0 0 0.65V 1 1 0 1 0.70V 1 1 1 0 0.75V 1 1 1 1 0.80V


FJUL620Q130 19－10

19.3 動作説明

19.3.1 コンパレータ機能コンパレータ 0 は，コンパレータ 0 コントロールレジスタ 0（CMP0CON0）の CMP0D ビットに，CMP0P 端子と CMP0M 端

子の入力電圧を比較した結果を出力します。また，コンパレータ 0コントロールレジスタ 1（CMP0CON1）のCMP0RFSビ

ットを”1”に設定すると，CMP0D ビットに CMP0P 端子の入力電圧と内部基準電圧との比較結果を出力します。コンパレータ 1 は，コンパレータ 1 コントロールレジスタ 0（CMP1CON0）の CMP1D ビットに CMP1P 端子の入力電圧と

内部基準電圧とを比較した結果を出力します。コンパレータを使用する場合，あらかじめポートの設定をハイインピーダンス出力に設定します。設定方法については，

「第 15 章ポート A」，「第 16 章ポート B」を参照してください。 CMPnCON0 の CMPnEN は，コンパレータのオン／オフを制御します。CMPnEN を“1”にするとオン状態になります。

CMPnEN を“0”にするとオフ状態になり，コンパレータの消費電流はゼロになります。比較結果は CMPnD ビットから読み出されます。CMPnD が“1”の場合，CMPnP 端子の入力電圧が CMPnM 端子の入

力電圧より高いことを示します。CMPnD が“0”の場合，CMPnP 端子の入力電圧が CMPnM 端子の入力電圧より低いこ

とを示します。コンパレータは，安定するまでに時間を要します。CMPnEN を“1”にしてから 100μs以上経過後に CMPnD を読み出し

てください。図 19-2 に動作タイムチャート例を示します。

図 19-2 動作タイムチャート例（n=0，1）

図 19-2 の動作は次のようになります。（n=0，1）

① ポートをハイインピーダンス出力に設定します。 ② CMPnCON1 により割込みモードを選択します。 ③ CMPnEN を“1”にし，コンパレータをオン状態にします。 ④ コンパレータが安定する時間（100μs 以上）を確保します。 ⑤ 比較結果（CMPnD）を読み出します。 ⑥ CMPnEN を“0”にし，コンパレータをオフ状態にします。

CMPnD には CMPnEN を“0”にした時の比較結果が保持されているため，CMPnEN を“0”に設定してから

CMPnD を読み出すこともできます。

③ CMPnEN セット

↓ ⑤

コンパレータの安定時間確保（100μs 以上）

CMPnEN

CMPnP

CMPnD

CMPnD 読み出し CMPnEN リセット ↓ ⑥ ④

オペレーション ↓

CMPnM

比較結果の保持

②

⑦ n=0,1

①


FJUL620Q130 19－11

19.3.2 コンパレータ出力機能コンパレータ 0 は，PWMC のカウント動作中を示す PCSTAT ビット（PWMC コントロールレジスタ 1 のビット 7）に連動し

て CMP0POUT，CMP0NOUT を出力します。図 19-3 に PWMC をソフトウェアによるカウントスタート，CMP0 の外部トリガによるカウントストップに設定した場合の

CMP0POUT，CMP0NOUT の動作タイミングを示します。

図 19-3 CMP0POUT，CMP0NOUT 動作タイミング

【注意】

PWMC が緊急停止した場合，CMP0POUT，CMP0NOUT ともに“H”レベルとなります。PWMC の PWMC コント

ロールレジスタ 1（PWCCON1）の PCSDST ビットに“1”を書き込むと PCSDST ビットは“0”になり，同時に

CMP0POUT，CMP0NOUT ともに“L”レベルとなります。PWM については「第 10 章 PWM」を参照してください。

PB1/CMP0OUT

PB3/CMP0NOUT

PCSTAT

PCCK

ソフトスタート↑ ハードストップ↑

ソフトスタート↑ ソフトスタート↑

PWMC 緊急停止↑

ハードストップ↑

PCSDST ビットへ“1”を書き込み↑

PB2/CMP0POUT


FJUL620Q130 19－12

19.3.3 割込み要求コンパレータの比較結果に，コンパレータ n コントロールレジスタ 1（CMPnCON1，n=0,1）で選択した割込みエッジが発

生すると，コンパレータ n 割込み（CMPnINT）が発生します。コンパレータ割込みはエッジの選択ができます。図 19-4 に，サンプリング無しの立ち上がりエッジ，立ち下がりエッジ，両エッジ，およびサンプリング有り（サンプリングク

ロックは T16KHZ）の立ち上がりエッジ時の割込み発生タイミングを示します。

（a）サンプリング無し，立ち下がりエッジ割込み選択時

（b）サンプリング無し，立ち上がりエッジ割込み選択時

（c）サンプリング無し，両エッジ割込み選択時）

（d）サンプリング有り，立ち上がりエッジ割込み選択時

*

図 19-4 コンパレータ n 割込みの発生タイミング

* サンプリング有り，立ち上がりエッジ割込み選択時，T16KHZ の立下りエッジで電圧比較結果を確認し，2回連続“H”であれば割込み条件が成立し，T16KHZ の 2 回目の立下りエッジ後の SYSTEMCLK 立下りエッ

ジのタイミングで割込み要求が発生します。

SYSTEMCLK

比較結果

CMPnINT

割込み要求 QCMPn

T16KHZ

サンプリング

n=0, 1

SYSTEMCLK

比較結果

CMPnINT

割込み要求 QCMPn n=0, 1

SYSTEMCLK

比較結果

CMPnINT


SYSTEMCLK

比較結果

CMPnINT


第 20 章電圧レベル検出回路（VLS）

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 20 章電圧レベル検出回路（VLS）

FJUL620Q130 20－1

20. 電圧レベル検出回路

20.1 概要

本 LSI は，電圧レベル検出回路（VLS：Voltage Level Supervisor）を 2 チャネル内蔵しています。この機能を使用することで，VDDが設定した判定電圧より低下したかどうかを判定できます。

20.1.1 特長電圧レベル検出回路 0，電圧レベル検出回路 1 共に判定電圧は 12 値から選択可能電圧レベル検出回路 0，電圧レベル検出回路 1 共に電圧レベル検出リセット（VLS リセット）として使用可能電圧レベル検出回路 0，電圧レベル検出回路 1 共に電圧レベル検出割込み（VLS 割込み）として使用可能


FJUL620Q130 20－2

20.1.2 構成

図 20-1，図 20-2 に電圧レベル検出回路 0，電圧レベル検出回路 1 の構成を示します。

VLSCON0 ：電圧レベル検出回路コントロールレジスタ 0 VLSCON1 ：電圧レベル検出回路コントロールレジスタ 1 VLSMOD ：電圧レベル検出回路モードレジスタ

図 20-1 電圧レベル検出回路 0 の構成

VLSCON0 ：電圧レベル検出回路コントロールレジスタ 0 VLSCON1 ：電圧レベル検出回路コントロールレジスタ 1 VLSMOD ：電圧レベル検出回路モードレジスタ

図 20-2 電圧レベル検出回路 1 の構成

データバス

VDD

ENVLS1

VLSCON0 VLSCON1

コンパレータ

VLS1ST

判定電圧（12 値）

STOP モード制御回路

VLS1 割込みまたは VLS1 リセット

VLSMOD

VLS1SEL1， VLS1SEL0

データバス

VDD

ENVLS0

VLSCON0 VLSCON1

コンパレータ

VLS0ST

判定電圧（12 値）

STOP モード制御回路

VLS0 割込みまたは VLS0 リセット

VLSMOD

VLS0SEL1， VLS0SEL0


FJUL620Q130 20－3



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F0D8H 電圧レベル検出回路コントロールレジスタ 0 VLSCON0

VLSCON R/W 8/16 00H

0F0D9H 電圧レベル検出回路コントロールレジスタ 1 VLSCON1 R/W 8 00H 0F0DAH 電圧レベル検出回路モードレジスタ VLSMOD － R/W 8 00H


FJUL620Q130 20－4

20.2.2 電圧レベル検出回路コントロールレジスタ 0（VLSCON0）

アドレス：0F0D8H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 VLSCON0 VLS13 VLS12 VLS11 VLS10 VLS03 VLS02 VLS01 VLS00 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 VLSCON0 は，電圧レベル検出回路を制御する特殊機能レジスタ（SFR）です。ビットの説明

• VLS03～VLS00（ビット 3～0） VLS03～VLS00 は，電圧レベル検出回路 0 の判定電圧を選択するビットです。

VLS03 VLS02 VLS01 VLS00 説明

0 0 0 0 Rise ： Typ. 1.67V （初期値） Fall ： Typ. 1.63V （初期値）

0 0 0 1 Rise ： Typ. 1.77V Fall ： Typ. 1.73V











1 1 0 0 使用禁止 1 1 0 1 使用禁止 1 1 1 0 使用禁止 1 1 1 1 使用禁止


FJUL620Q130 20－5

• VLS13～VLS10（ビット 7～4） VLS13～VLS10 は，電圧レベル検出回路 1 の判定電圧を選択するビットです。

VLS13 VLS12 VLS11 VLS10 説明

0 0 0 0 Typ. 1.63V （初期値） 0 0 0 1 Typ. 1.73V 0 0 1 0 Typ. 1.84V 0 0 1 1 Typ. 1.94V 0 1 0 0 Typ. 2.04V 0 1 0 1 Typ. 2.45V 0 1 1 0 Typ. 2.55V 0 1 1 1 Typ. 2.65V 1 0 0 0 Typ. 2.75V 1 0 0 1 Typ. 2.86V 1 0 1 0 Typ. 2.96V 1 0 1 1 Typ. 3.98V 1 1 0 0 使用禁止 1 1 0 1 使用禁止 1 1 1 0 使用禁止 1 1 1 1 使用禁止

【注意】 VLS03～VLS00 は電圧レベル検出回路コントロールレジスタ 1（VLSCON1）の ENVLS0 が“0”の状態で書き換え

てください。 VLS13～VLS10 は電圧レベル検出回路コントロールレジスタ 1（VLSCON1）の ENVLS1 が“0”の状態で書き換え

てください。


FJUL620Q130 20－6

20.2.3 電圧レベル検出回路コントロールレジスタ 1（VLSCON1）

アドレス：0F0D9H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 VLSCON1 DVLSSP ― VLS1ST ENVLS1

― ― VLS0ST ENVLS0

R/W R/W ― R R/W ― ― R R/W 初期値 0 0 0 0 0 0 0 0

VLSCON1 は，電圧レベル検出回路を制御する特殊機能レジスタ（SFR）です。ビットの説明

• ENVLS0（ビット 0） ENVLS0 は，電圧レベル検出回路 0 のオン／オフを制御するビットです。 ENVLS0 を“1”にすると電圧レベル検出回路 0 がオン，“0”にするとオフします。

ENVLS0 説明

0 VLS0 ：オフ（初期値） 1 VLS0 ：オン

• VLS0ST（ビット 1）

VLS0ST は，電圧レベル検出回路 0 の電圧レベルを示すフラグです。電圧レベル検出回路 0 の判定電圧（VVLS0）より電源電圧（VDD）が高い場合“0”，低い場合“1”になります。 VLS0ST は，ENVLS0 が“0”の場合，“0”に固定されます。

VLS0ST 説明

0 判定電圧値より高い（初期値） 1 判定電圧値より低い

• ENVLS1（ビット 4）

ENVLS1 は，電圧レベル検出回路 1 のオン／オフを制御するビットです。 ENVLS1 を“1”にすると電圧レベル検出回路 1 がオン，“0”にするとオフします。

ENVLS1 説明

0 VLS1 ：オフ（初期値） 1 VLS1 ：オン

• VLS1ST（ビット 5）

VLS1ST は，電圧レベル検出回路 1 の電圧レベルを示すフラグです。電圧レベル検出回路 1 の判定電圧（VVLS1）より電源電圧（VDD）が高い場合“0”，低い場合“1”になります。 VLS1ST は，ENVLS1 が“0”の場合，“0”に固定されます。

VLS1ST 説明

0 判定電圧値より高い（初期値） 1 判定電圧値より低い


FJUL620Q130 20－7

• DVLSSP（ビット 7） DVLSSP は，STOP モード中の電圧レベル検出回路 0，1 の動作を制御するビットです。 DVLSSP を“1”に設定している状態で電圧レベル検出回路を動作させている場合，STOP モードに移行すると

電圧レベル検出回路 0，1 は自動的に停止します。DVLSSP を“0”に設定している状態で電圧レベル検出回路

0，1 を動作させている場合，STOP モードに移行しても電圧レベル検出回路 0，1 は動作します。

DVLSSP 説明 0 STOP モード中に電圧レベル検出回路の動作を制御しない（初期値） 1 STOP モード中に電圧レベル検出回路を自動的に停止


FJUL620Q130 20－8

20.2.4 電圧レベル検出回路モードレジスタ（VLSMOD）

アドレス：0F0DAH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 VLSMOD ― ― VLS1SEL1 VLS1SEL0 ― ― VLS0SEL1 VLS0SEL0

R/W ― ― R/W R/W ― ― R/W R/W 初期値 0 0 0 0 0 0 0 0

VLSMOD は，電圧レベル検出機能を制御する特殊機能レジスタ（SFR）です。ビットの説明

• VLS0SEL0，VLS0SEL1（ビット 0，ビット 1） VLS0SEL0，VLS0SEL1 は，電圧レベル検出回路 0 の電圧レベル検出時の動作を選択するビットです。

VLS0SEL1 VLS0SEL0 説明

0 0 VLS 0 割込み要求およびリセット発生禁止（初期値） 0 1 VLS 0 割込み要求発生 1 0 VLS 0 リセット発生 1 1 使用禁止

• VLS1SEL0，VLS1SEL1（ビット 4，ビット 5）

VLS1SEL0，VLS1SEL1 は，電圧レベル検出回路 1 の電圧レベル検出時の動作を選択するビットです。

VLS1SEL1 VLS1SEL0 説明 0 0 VLS 1 割込み要求およびリセット発生禁止（初期値） 0 1 VLS 1 割込み要求発生 1 0 VLS 1 リセット発生 1 1 使用禁止


FJUL620Q130 20－9

20.3 動作説明

20.3.1 判定電圧判定電圧の特性については「付録 C 電気的特性」を参照してください。

20.3.2 電圧レベル検出回路の動作電圧レベル検出回路（VLSn，n=0，1）は，電圧レベル検出回路コントロールレジスタ 1（VLSCON1）の ENVLSn ビットに

よってオン／オフを制御し，VLSMOD の VLSnSEL0，VLSnSEL1 ビットによって VLSn の電圧レベル判定時の動作を

制御します。 ENVLSn は，VLSn のオン／オフを制御するビットであり，ENVLSn を“1”にするとオン状態になります。ENVLSn を“0”

にするとオフ状態になり，VLSn の消費電流はゼロになります。 VLSn の判定回路は，安定するまでに時間を要します。ENVLSn を“1”にしてから 1ms 以上経過後に VLSnSEL0，VLSnSEL1 ビットを設定してください。図 20-3 に電圧レベル検出回路 0（VLS0）の割込み要求発生を選択した場合の動作タイムチャート例を示します。図 20-4 に電圧レベル検出回路 0（VLS0）のリセット発生を選択した場合の動作タイムチャート例を示します。

図 20-3 VLS0 割込み要求発生を選択した場合の動作タイムチャート例

図 20-3 の動作は次のようになります。

① ENVLS0 を“1”にし，電圧レベル検出回路 0（VLS0）をオン状態にします。 ② VLS0 が安定する時間（1ms 以上）を確保します。 ③ VLS0SEL1，VLS0SEL0 を“01”にし，VLS0 割込み要求発生に設定します。 ④ VDDが低下して電圧レベル検出割込み要求信号が“1”になります。

① ENVLS0 セット

↓ ③

VLS0 の安定時間確保

（1ms 以上）

ENVLS0

判定電圧 Fall

VLS0 割込み要求信号

VLS0SEL1，VLS0SEL0 セット

VLS0 割込み要求が発生 ④ ②


VLS0SEL1，VLS0SEL0

VDD

00 01

VVLS0 VSS

判定電圧 Rise


FJUL620Q130 20－10

図 20-4 VLS0 リセット発生を選択した場合の動作タイムチャート例


① ENVLS0 を“1”にし，電圧レベル検出回路 0（VLS0）をオン状態にします。 ② VLS0 が安定する時間（1ms 以上）を確保します。 ③ VLS0SEL1，VLS0SEL0 を“10”にし，VLS0 リセット発生に設定します。 ④ VDDが低下して VLS0 リセットが発生しシステムリセットへ移行します。 ⑤ システムリセットにより VLS0 用 SFR がクリアされ，システムリセットが解除されます。 ⑥ プログラムが再起動し，ENVLS0 を“1”にし，VLS0 をオン状態にします。 ⑦ VLS0 が安定する時間（1ms 以上）を確保します。 ⑧ VLS0SEL1，VLS0SEL0 を“10”にし，VLS0 リセット発生に設定します。 ⑨ VDDが判定電圧以下の場合，VLS0 リセットが発生しシステムリセットへ移行します。 ⑩ システムリセットにより VLS0 用 SFR がクリアされ，システムリセットが解除されます。 ⑪ プログラムが再起動し，ENVLS0 を“1”にし，VLS0 をオン状態にします。 ⑫ VLS0 が安定する時間（1ms 以上）を確保します。 ⑬ VLS0SEL1，VLS0SEL0 を“10”にし，VLS0 リセット発生に設定します。 ⑭ VDDが判定電圧以上の場合，VLS0 リセットは発生しません。

① ↓

③

ENVLS0

判定電圧 Rise

VLS0 リセット信号

④ ②


VLS0SEL1, VLS0SEL0

VDD

00 10

⑤ ↓

⑥ ↓

00 10 00

⑪ ↓

⑬ ↓

10

⑦ ⑫

⑩ ↓

⑨

⑧ ↓

⑭

プログラム動作中プログラム動作中プログラム動作中

システムリセットシステムリセット

VVLS0 VSS

判定電圧 Fall


FJUL620Q130 20－11

図 20-5 に電圧レベル検出回路 1（VLS1）の割込み要求発生を選択した場合，図 20-6 に電圧レベル検出回路 1（VLS 1）のリセット発生を選択した場合の動作タイムチャート例を示します。

図 20-5 VLS1 割込み要求発生を選択した場合の動作タイムチャート例


① ENVLS1 を“1”にし，電圧レベル検出回路 1（VLS1）をオン状態にします。 ② VLS1 が安定する時間（1ms 以上）を確保します。 ③ VLS1SEL1，VLS1SEL0 を“01”にし，VLS1 割込み要求発生に設定します。 ④ VDDが低下して電圧レベル検出割込み要求信号が“1”になります。

① ENVLS1 セット

↓ ③

VLS1 の安定時間確保

（1ms 以上）

ENVLS1

判定電圧

VVLS1

VLS1 割込み要求信号

VLS1SEL1，VLS1SEL0 セット

VLS1 割込み要求が発生 ④ ②


VLS1SEL1，VLS1SEL0

VDD

00 01

VSS


FJUL620Q130 20－12

図 20-6 VLS1 リセット発生を選択した場合の動作タイムチャート例図 20-6 の動作は次のようになります。

① ENVLS1 を“1”にし，電圧レベル検出回路 1（VLS1）をオン状態にします。 ② VLS1 が安定する時間（1ms 以上）を確保します。 ③ VLS1SEL1，VLS1SEL0 を“10”にし，VLS1 リセット発生に設定します。 ④ VDDが低下して VLS1 リセットが発生しシステムリセットへ移行します。 ⑤ システムリセットにより VLS1 用 SFR がクリアされ，システムリセットが解除されます。 ⑥ プログラムが再起動し，ENVLS1 を“1”にし，VLS1 をオン状態にします。 ⑦ VLS1 が安定する時間（1ms 以上）を確保します。 ⑧ VLS1SEL1，VLS1SEL0 を“10”にし，VLS1 リセット発生に設定します。 ⑨ VDDが判定電圧以下の場合，VLS1 リセットが発生しシステムリセットへ移行します。 ⑩ システムリセットにより VLS1 用 SFR がクリアされ，システムリセットが解除されます。 ⑪ プログラムが再起動し，ENVLS1 を“1”にし，VLS1 をオン状態にします。 ⑫ VLS1 が安定する時間（1ms 以上）を確保します。 ⑬ VLS1SEL1，VLS1SEL0 を“10”にし，VLS1 リセット発生に設定します。 ⑭ VDDが判定電圧以上の場合，VLS1 リセットは発生しません。

① ↓

③

ENVLS1

判定電圧

VLS1 リセット信号

④ ②


VLS1SEL1, VLS1SEL0

VDD

00 10

⑤ ↓

⑥ ↓

00 10 00

⑪ ↓

⑬ ↓

10

⑦ ⑫

⑩ ↓

⑨

⑧ ↓

⑭

プログラム動作中プログラム動作中プログラム動作中

システムリセットシステムリセット

VSS VVLS1

第 21 章電源回路

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 21 章電源回路

FJUL620Q130 21－1

21. 電源回路

21.1 概要

本 LSI は，内部ロジック用定電圧回路（VRL）を内蔵しています。 VRL は，内部ロジック回路，プログラム･メモリ，RAM などの動作電圧の VDDLを出力します。

21.1.1 特長 VRL は，内部ロジック回路，プログラム･メモリ，RAM などの動作電圧の VDDLを出力

21.1.2 構成図 21-1 に電源回路の構成を示します。

図 21-1 電源回路の構成

21.1.3 端子一覧

端子名入出力機能 VDDL －内部ロジック用プラス側電源端子

VDD

VSS

VDD=1.6～5.5V

VDDL

ロジック用

定電圧回路VRL


CL

ロジック回路

ポート汎用ポート

SA-ADC AIN0 to AIN7 8

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 21 章電源回路

FJUL620Q130 21－2

21.2 動作説明

VDDL電圧は，電源投入後，すべての動作モードにおいて約 1.58V になります。図 21-2 に電源回路の動作波形を示します。

図 21-2 電源回路の動作波形

VDD

RESET_N端子発振安定時間発振安定時間

STOP モード

外部割込み

発生

電源投入

約1.58V ロジック用電源

VDDL

システムリセット

プログラム

スタート

プログラム

スタート

第 22 章オンチップデバッグ機能

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 22 章オンチップデバッグ機能

FJUL620Q130 22－1

22. オンチップデバッグ機能

22.1 概要

本 LSI は，フラッシュメモリ書き換え機能を備えたオンチップデバッグ機能を内蔵しています。オンチップデバッグ機能は本 LSI にオンチップデバッグエミュレータ（uEASE）を接続して使用します。オンチップデバッグエミュレータ（uEASE）については『uEASE ユーザーズマニュアル』を参照してください。オンチップデバッグ機能および注意事項については『uEASE ターゲット接続補足マニュアル』を参照してください。

22.2 オンチップデバッグエミュレータとの接続方法

図 22-1 に VDDに uEASE から出力される電源（3.3VOUT）を使用する時のオンチップデバッグエミュレータ（uEASE）との接続図を示します。図 22-2 に VDDにお客様の電源回路で生成される電源を使用する時のオンチップデバッグエミュレータ（uEASE）との接

続図を示します。

図 22-1 VDDに uEASE から出力する電源（3.3VOUT）を使用する時の uEASE 接続図

図 22-2 VDDにお客様の電源回路で生成する電源を使用する時の uEASE 接続図

PA2/TEST0

VDD

VSS

SCK

SDATA

VTref

VPPOUT

uEASE インタフェースコネクタ

TEST1_N

1

ML620Q131～136

5

3.3VOUT 13

7

3

9

2，4，6，8，10，12

11，14 VSS

VDDLOUT

N.C

電源回路

PA2/TEST0

VDD

VSS

SCK

SDATA

VTref

VPPOUT

uEASE インタフェースコネクタ

TEST1_N

1

ML620Q131～136

5

3.3VOUT 13

7

3

9

2，4，6，8，10，12

11，14 VSS

VDDLOUT

N.C

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 22 章オンチップデバッグ機能

FJUL620Q130 22－2

【注意】ポート A ディレクションレジスタ（PADIR）の PA2DIR ビットを”0”にするアプリケーションコードを本 LSI に書き込まないでくだ

さい。オンチップデバッグエミュレータ（uEASE）が通信を開始する前に，当コードが実行されるため，PA2/TEST0 端子が出

力モードとなり，以降オンチップデバッグモードに入ることができなくなります。出力モードにするコードが書き込まれた場合，

uEASE 側から PA2DIR ビットを初期化することはできませんので，ご注意ください。デバッグに使用した LSI は量産品として使用しないでください。基板実装後にオンチップデバッグ機能，もしくはフラッシュ書き換え機能を使用する場合は，オンチップデバッグエミュレータ

との接続に必要な 4 端子（VDD，VSS，PA2/TEST0，TEST1_N）が接続できるように基板を設計してください。また，VDDに

は 1.6V～5.5V を供給してください。詳細に関しては，『uEASE ユーザーズマニュアル』や『uEASE ターゲット接続補足マニ

ュアル』を参照してください。オンチップデバッグエミュレータ（uEASE）でデバッグ時には，ターゲットチップ（T）として『ML620Q131～6』を選択してくださ

い。

第 23 章モータ制御

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 23 章モータ制御

FJUL620Q130 23－1

23. モータ制御

23.1 概要

本 LSI は，アナログコンパレータ，タイマ IJ，タイマ KL，PWMC を使用したモータ制御機能を内蔵しています。アナログコンパレータについては，「第 19 章アナログコンパレータ」を，タイマ IJ および，タイマ KL については「第 8 章タイマ」を，PWMC については「第 10 章 PWM」を参照してください。

23.1.1 特長ロータ位置検出信号を用いた単相 DC ブラシレスモータを駆動進角制御の有無を選択可能モータ制御自動化機能の有無を選択可能タイマ KL，PWMC 強制クリア機能の有無を選択可能デッドタイムを設定可能（詳細は，「第 10 章 PWM」を参照してください。）

23.1.2 構成図 23 - 1に本 LSI を用いたモータ制御周辺回路図例を示します。

PB3

PB2

PB7

PA0

PB4 H+

H-

UAD0

UAD1

LAD1

LAD0

PB5

MM+ M-

GND

モータ電源

ML620Q13x

アナログコンパレータ

タイマIJ

タイマKL

TISTAT

TKSTAT

CMP0OUT

CMP0POUT

CMP0NOUT

モータ制御

PWMCPWPBUFLPWPBUFH

PWDBUF1LPWDBUF1HPWDBUF2LPWDBUF2HPWDBUF3LPWDBUF3HPWDBUF4LPWDBUF4H

TKLBUF0LTKLBUF0HTKLBUF1LTKLBUF1H

MOTCON0MOTCON１

PWDBUF0LPWDBUF0H

図 23 - 1 モータ制御周辺回路図例

端子名 LSI 機能ドキュメント中の呼称概要 PB4 コンパレータ 0 非反転入力 H+ ホール素子からの入力（プラス側） PB5 コンパレータ 0 反転入力 H- ホール素子からの入力（マイナス側） PB2 コンパレータ 0 正論理 UAD1 モータ制御用上アーム駆動出力 PB3 コンパレータ 0 負論理 UAD0 モータ制御用上アーム駆動出力 PB7 PWM 出力 LAD1 モータ制御用下アーム駆動出力 PA0 PWM 出力 LAD0 モータ制御用下アーム駆動出力


FJUL620Q130 23－2

23.1.3 モータ制御動作概要

ロータ位置制御検出信号を用いた単相 DC ブラシレスモータ駆動

進角制御無し進角制御なしモータ制御機能を用いた動作例を図 23-2 に示します。

ホール素子信号H+

ホール素子信号H-

上アーム出力1(UAD1)


下アーム出力1(LAD1)


デッドタイム期間

起点

図 23 - 2 進角制御無しモータ制御動作

ホール素子信号を起点にアーム信号を出力します。

① モータ内蔵ホール素子からロータ位置検出信号（H+，H-）をアナログコンパレータが受け取ります。 ② ロータ位置よりアナログコンパレータが上アーム出力信号（UAD0，1）を出力します。 ③ アナログコンパレータ出力に同期して，下アーム出力信号（LAD0，1）を出力します。

進角制御有り進角制御有りモータ制御機能を用いた動作例を図 23-3 に示します。

ホール素子信号H+

ホール素子信号H-





起点

図 23 - 3 進角制御有りモータ制御動作

ソフトウェア処理で，回転速度からホール素子信号起点より先行してアーム信号を出力します。


FJUL620Q130 23－3



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F960H モータコントロールレジスタ 0 MOTCON0

MOTCON R/W 8/16 00H

0F961H モータコントロールレジスタ 1 MOTCON1 R/W 8 00H 0F990H タイマ KL データバッファ 0L TKLBUF0L

TKLBUF0 R/W 8/16 00H

0F991H タイマ KL データバッファ 0H TKLBUF0H R/W 8 00H 0F992H タイマ KL データバッファ 1L TKLBUF1L


0F993H タイマ KL データバッファ 1H TKLBUF1H R/W 8 00H 0F994H PWMC 周期バッファ L PWPBUFL

PWPBUF R/W 8/16 00H

0F995H PWMC 周期バッファ H PWPBUFH R/W 8 00H 0F996H PWMC デューティバッファ 0L PWDBUF0L

PWDBUF0 R/W 8/16 00H

0F997H PWMC デューティバッファ 0H PWDBUF0H R/W 8 00H 0F998H PWMC デューティバッファ 1L PWDBUF1L


0F999H PWMC デューティバッファ 1H PWDBUF1H R/W 8 00H 0F99AH PWMC デューティバッファ 2L PWDBUF2L


0F99BH PWMC デューティバッファ 2H PWDBUF2H R/W 8 00H 0F99CH PWMC デューティバッファ 3L PWDBUF3L


0F99DH PWMC デューティバッファ 3H PWDBUF3H R/W 8 00H 0F99EH PWMC デューティバッファ 4L PWDBUF4L


0F99FH PWMC デューティバッファ 4H PWDBUF4H R/W 8 00H


FJUL620Q130 23－4

23.2.2 モータコントロールレジスタ 0（MOTCON0）アドレス：0F960H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 MOTCON0 ― ― ― ― ― ― ADVEN MOTEN R/W ― ― ― ― ― ― R/W R/W

初期値 0 0 0 0 0 0 0 0 MOTCON0 は，モータ制御回路を制御する特殊機能レジスタ（SFR）です。ビットの説明

• MOTEN（ビット 0） MOTEN は，モータ制御回路のオン／オフを制御するビットです。 MOTEN を“1”にするとモータ制御回路がオン，“0”にするとオフします。

MOTEN 説明

0 モータ制御回路オフ（初期値） 1 モータ制御回路オン

• ADVEN（ビット 1）

ADVEN は，進角制御の有り／無しを制御するビットです。 ADVEN を“1”にすると進角制御が有り，“0”にすると無しに設定されます。 ADVEN は MOTEN ビットが“0”の時，“0”に固定されます。

ADVEN 説明

0 進角制御無し（初期値） 1 進角制御有り


FJUL620Q130 23－5

23.2.3 モータコントロールレジスタ 1（MOTCON1）アドレス：0F961H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 MOTCON0 ― SERI2 SERI1 SERI0 ― ― ATCEN HDCEN R/W ― R/W R/W R/W ― ― R/W R/W

初期値 0 0 0 0 0 0 0 0 MOTCON1 は，モータ制御回路を制御する特殊機能レジスタ（SFR）です。ビットの説明

• HDCEN（ビット 0） HDCEN は，モータ制御自動化機能オン／オフを制御するビットです。 HDCEN を“1”にするとモータ制御自動化機能がオン，“0”にするとオフします。

HDCEN 説明

0 モータ制御自動化オフ（初期値） 1 モータ制御自動化オン

• ATCEN（ビット 1）

ATCEN は，タイマ KL，PWMC の強制クリア機能オン／オフを制御するビットです。 ATCEN を“1”にすると 16 ビットタイマモード時のタイマ IJ のオーバフロー直前にタイマ KL と PWMC を強制的にクリアします，“0”にするとクリアしません。タイマ KL，PWMC の強制クリア機能については「23.3.5 タイマ KL，PWMC の強制クリア機能」を参照してください。

ATCEN 説明 0 タイマ KL，PWMC 強制クリア機能オフ（初期値） 1 タイマ KL，PWMC 強制クリア機能オン

• SERI2～SERI0（ビット 2～0）

SERI2～SERI0 は，PWM 出力の連続数を選択するビットです。モータ制御自動化機能オン時，設定された値の回数分 PWMC 出力されるとデューティが自動更新されます。

SERI2 SERI1 SERI0 説明

0 0 0 連続無し（初期値） 0 0 1 2 回連続 0 1 0 3 回連続 0 1 1 4 回連続 1 0 0 6 回連続 1 0 1 8 回連続 1 1 0 12 回連続 1 1 1 16 回連続

【注意】

モータ制御自動化機能をオンする場合は，タイマ KL を 16 ビットタイマモード，かつ連続モードに設定してください。


FJUL620Q130 23－6

23.2.4 タイマ KL バッファ 0L（TKLBUF0L）アドレス：0F990H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TKLBUF0L TB07 TB06 TB05 TB04 TB03 TB02 TB01 TB00 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TKLBUF0L は，タイマ KL の自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”にすると，タイマ KL 動作開始時にタイマ L データレジスタ

（TMLD）が TKLBUF0L に自動更新されます。

23.2.5 タイマ KL バッファ 0H（TKLBUF0H）アドレス：0F991H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TKLBUF0H TB015 TB014 TB013 TB012 TB011 TB010 TB09 TB08 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TKLBUF0H は，タイマ KL の自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”にすると，タイマ KL 動作開始時にタイマ K データレジスタ

（TMKD）が TKLBUF0H に自動更新されます。


FJUL620Q130 23－7

23.2.6 タイマ KL バッファ 1L（TKLBUF1L）アドレス：0F992H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TKLBUF1L TB17 TB16 TB15 TB14 TB13 TB12 TB11 TB10 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TKLBUF1L は，タイマ KL の自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”にすると，タイマ KL がオーバフロー時にタイマ L データレ

ジスタ（TMLD）が TKLBUF1L に自動更新されます。

23.2.7 タイマ KL バッファ 1H（TKLBUF1H）アドレス：0F993H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TKLBUF1H TB115 TB114 TB113 TB112 TB111 TB110 TB19 TB18 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TKLBUF1H は，タイマ KL の自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”にすると，タイマ KL がオーバフロー時にタイマ K データレ

ジスタ（TMKD）が TKLBUF1H に自動更新されます。


FJUL620Q130 23－8

23.2.8 PWMC 周期バッファ L（PWPBUFL）アドレス：0F994H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PWPBUFL PPB07 PPB06 PPB05 PPB04 PPB03 PPB02 PPB01 PPB00 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWPBUFL は，PWMC の周期自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”にすると，PWMC 動作開始時に PWMC 周期レジスタ

（PWCPL）が PWPBUFL に自動更新されます。

23.2.9 PWMC 周期バッファ H（PWPBUFH）アドレス：0F995H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PWPBUFH PPB015 PPB014 PPB013 PPB012 PPB011 PPB010 PPB09 PPB08 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWPBUFH は，PWMC の周期自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”にすると，PWMC 動作開始時に PWMC 周期レジスタ

（PWMCPH）が PWPBUFH に自動更新されます。


FJUL620Q130 23－9

23.2.10 PWMC デューティバッファ 0L（PWDBUF0L）アドレス：0F996H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PWDBUF0L PDB07 PDB06 PDB05 PDB04 PDB03 PDB02 PDB01 PDB00 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWDBUF0L は，PWMC のデューティ自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”にすると，PWMC 動作開始時に PWMC デューティレジス

タ（PWCDL）が PWDBUF0L に自動更新されます。

23.2.11 PWMC デューティバッファ 0H（PWDBUF0H）アドレス：0F997H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PWDBUF0H PDB015 PDB014 PDB013 PDB012 PDB011 PDB010 PDB09 PDB08 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWDBUF0H は，PWMC のデューティ自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”にすると，PWMC 動作開始時に PWMC デューティレジス

タ（PWCDH）が PWDBUF0H に自動更新されます。


FJUL620Q130 23－10

23.2.12 PWMC デューティバッファ 1L（PWDBUF1L）アドレス：0F998H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PWDBUF1L は，PWMC のデューティ自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN が“1”の状態で，PWMC 出力がモータコントロールレジスタ 1（MOTCON1）の SERI2～0 ビットで設定された連続回数完了時に，PWMC デューティレジスタ（PWCDL）がPWDBUF1L に自動更新されます。

23.2.13 PWMC デューティバッファ 1H（PWDBUF1H）アドレス：0F999H アクセス：R/W アクセスサイズ：8 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PWDBUF1H は，PWMC のデューティ自動更新用のデータを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”でかつ PWMC 出力がモータコントロールレジスタ 1（MOTCON1）の SERI2～0 ビットで設定された連続回数完了時に，PWMC デューティレジスタ（PWCDH）が

PWDBUF1H に自動更新されます。


FJUL620Q130 23－11

23.2.14 PWMC デューティバッファ 2L（PWDBUF2L）アドレス：0F99AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PWDBUF2L は，PWMC のデューティ自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”でかつ PWMC 出力がモータコントロールレジスタ 1（MOTCON1）の SERI2～0 ビットで設定された連続回数完了時に，PWMC デューティレジスタ（PWCDL）がPWDBUF2L に自動更新されます。

23.2.15 PWMC デューティバッファ 2H（PWDBUF2H）アドレス：0F99BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PWDBUF2H は，PWMC のデューティ自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”でかつ PWMC 出力がモータコントロールレジスタ 1（MOTCON1）の SERI2～0 ビットで設定された連続回数完了時に，PWMC デューティレジスタ（PWCDH）が



FJUL620Q130 23－12

23.2.16 PWMC デューティバッファ 3L（PWDBUF3L）アドレス：0F99CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PWDBUF3L は，PWMC のデューティ自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”でかつ PWMC 出力がモータコントロールレジスタ 1（MOTCON1）の SERI2～0 ビットで設定された連続回数完了時に，PWMC デューティレジスタ（PWCDL）がPWDBUF3L に自動更新されます。

23.2.17 PWMC デューティバッファ 3H（PWDBUF3H）アドレス：0F99DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H





FJUL620Q130 23－13

23.2.18 PWMC デューティバッファ 4L（PWDBUF4L）アドレス：0F99EH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 PWDBUF4L は，PWMC のデューティ自動更新用データを設定する特殊機能レジスタ（SFR）です。モータコントロールレジスタ 1（MOTCON1）の HDCEN を“1”でかつ PWMC 出力がモータコントロールレジスタ 1（MOTCON1）のSERI2～0ビットで設定された連続回数完了時に，PWMCデューティレジスタ（PWCDL）がPWDBU4Lに自動更新されます。

23.2.19 PWMC デューティバッファ 4H（PWDBUF4H）アドレス：0F99FH アクセス：R/W アクセスサイズ：8 ビット初期値：00H





FJUL620Q130 23－14

23.3 動作説明

MOTCON0 レジスタの MOTEN ビットを“1”に設定することにより，PA0，PB2，PB3 および PB7 端子からモータ制御信

号を出力することができます。また，ADVEN ビットにより進角制御の有無を選択できます。 MOTCON1 レジスタの HDCEN ビットを“1”に設定することにより，タイマ KL のデータ，PWMC の周期，デューティの自

動更新機能を選択することができます。また，ATCEN ビットによりタイマ IJ オーバフロー直前でのタイマ KL，PWMC の

強制クリア機能の有無を選択できます。

23.3.1 モータ制御オン，進角制御無し時の動作 CMP0OUT の立ち上がりを起点とした場合，PB2/CMP0POUT が遅れて出力される動作になります。図 23 - 4にモータ制御オン，進角制御なし時の動作を示します。

図 23 - 4 モータ制御オン，進角制御無し時の動作

図 23 - 4の動作は次のようになります。

① モータコントロールレジスタ 0（MOTCON0）MOTEN を“1”に，ADVEN を“0”に設定する。 ② CMP0OUT の立ち上がりエッジにより，タイマ IJ がスタート（進角時間）。 ③ タイマ IJ が停止し，TISTAT の立ち下がりエッジにより，タイマ KL がスタート（アーム駆動時間）。 ④ TISTAT の立ち下がりエッジにより，PWMC がスタート（PCRUN=1）。 ⑤ PWCWAIT レジスタに設定した PWMC の動作開始時間（デッドタイム）経過後に PWMC が動作開始

（PCSTAT=1）。 ⑥ アーム駆動時間経過後タイマ KL を停止させ，PWMC を停止する。 ⑦ CMP0OUT の立ち下がりエッジにより，タイマ IJ がスタート（進角時間）。 ⑧ タイマ IJ が停止し，TISTAT の立ち下がりエッジにより，タイマ KL がスタート（アーム駆動時間）。 ⑨ TISTAT の立ち下がりエッジにより，PWMC がスタート（PCRUN=1）。 ⑩ PWCWAIT レジスタに設定した PWMC の動作開始時間（デッドタイム）経過後に PWMC が動作開始

（PCSTAT=1）。 ⑪ アーム駆動時間経過後タイマ KL を停止させ，PWMC を停止する。

MOTEN

ADVEN

PB1/CMP0OUT

TISTAT

TKSTAT

PCRUN

PCSTAT

PB2/CMP0POUT

PB3/CMP0NOUT

PA0/PWMC

PB7/PWMC

PWMC

起点

①

②

③

④ ⑥

⑦

⑤

⑧

⑨

⑩

⑪


FJUL620Q130 23－15

23.3.2 モータ制御オン，進角制御有り時の動作 CMP0OUT の立ち上がりを起点とした場合，PB2/CMP0POUT が先行して出力される動作（進角動作）になります。進角時間は以下の式で表されます。

進角時間［s］ = TCOMP0OUT

－ 2*1+（TMIJD+1）

－（PWCWAIT+1）*1

2 TICK PCCK/8

TCOMP0OUT［s］： PB1/CMP0OUT の出力周期 TMIJD：タイマ I データレジスタおよびタイマ J データレジスタ設定値（0000H～0FFFFH）

PWCWAIT： PWMC ウェイトレジスタ（PWCWAIT）設定値 TICK［Hz］タイマ I，タイマ J 動作クロック周波数

PCCK［Hz］ PWMC 動作クロック周波数 *1 最大+1 のサンプリング誤差あり

図 23 - 5にモータ制御オン，進角制御有り時の動作を示します。

図 23 - 5 モータ制御オン，進角制御有り時の動作


① モータコントロールレジスタ 0（MOTCON0）MOTEN を“1”に，ADVEN を“1”に設定する。 ② CMP0OUT の立ち上がりエッジにより，タイマ IJ がスタート（進角時間）。 ③ タイマ IJ が停止し，TISTAT の立ち下がりエッジにより，タイマ KL がスタート（アーム駆動時間）。 ④ TISTAT の立ち下がりエッジにより，PWMC がスタート（PCRUN=1）。 ⑤ PWMC の動作開始時間（PCWAIT）経過後に PWMC が動作開始（PCSTAT=1）。 ⑥ アーム駆動時間経過後タイマ KL を停止させ，PWMC を停止する。 ⑦ CMP0OUT の立ち下がりエッジにより，タイマ IJ がスタート（進角時間）。 ⑧ タイマ IJ が停止し，TISTAT の立ち下がりエッジにより，タイマ KL がスタート（アーム駆動時間）。 ⑨ TISTAT の立ち下がりエッジにより，PWMC がスタート（PCRUN=1）。 ⑩ PWMC の動作開始時間（PCWAIT）経過後に PWMC が動作開始（PCSTAT=1）。 ⑪ アーム駆動時間経過後タイマ KL を停止させ，PWMC を停止する。

起点

①

②

③

④

⑤

⑥

⑦

⑧

⑨

⑩

⑪

MOTEN

ADVEN

PB1/CMP0OUT

TISTAT

TKSTAT

PCRUN

PCSTAT

PB2/CMP0POUT

PB3/CMP0NOUT

PA0/PWMC

PB7/PWMC

PWMC

進角時間


FJUL620Q130 23－16

23.3.3 モータ制御オフ時の動作図 23 - 6にモータ制御オフ時の動作を示します。

図 23 - 6 モータ制御オフ時の動作

モータコントロールレジスタ 0（MOTCON0）MOTEN を“0”に設定し，モータ制御をオフとした場合は，PB2/CMP0POUT，PB3/CMP0NOUT から PCSTAT，PA0/PWMC，PB7/PWMC から PWMC が出力されます。

MOTEN

PB1/CMP0OUT

TISTAT

TKSTAT

PCRUN

PCSTAT

PB2/CMP0POUT

PB3/CMP0NOUT

PA0/PWMC

PB7/PWMC

PWMC

“0”


FJUL620Q130 23－17

23.3.4 モータ制御自動化の動作例図 23 - 7にモータ制御自動化時の動作例を示します。

図 23 - 7 モータ制御自動化時の動作例

HDCEN

PB1/CMP0OUT

TISTAT

TKSTAT

PCRUN

PCSTAT

PWMC

①

② TKLBUF0H/L

TKLBUF1H/L

data0

data1

タイマ KL データ data0

タイマ L 割込み

data1

data2

data3

data2

PWPBUFH/L

PWDBUF0H/L

peri0

duty00

peri1

duty10

PWDBUF1H/L duty01

PWDBUF2H/L duty02

PWDBUF3H/L duty03

PWDBUF4H/L duty04

PWMC 周期 peri0 peri1

PWMC デューティ duty00 duty10 duty01 duty02 duty04 duty03

duty05

duty06

duty07

duty08

duty05 duty06

SERI2〜0 連続数設定値 ③

④

⑤

⑥

⑦

⑧ ⑨ ⑩ ⑪

⑫

連続数設定値分の PWMC 出力

⑬ ⑭

⑮

⑯

⑰


FJUL620Q130 23－18


① モータコントロールレジスタ 1（MOTCON1）HDCEN を“1”に設定する。 ② TKLBUF0H/L レジスタ，TKLBUF1H/L レジスタにタイマ KL の自動更新データを設定。 ③ PWPBUFH/L レジスタ，PWDBUF0H/L レジスタに PWMC の自動更新周期と 1 回目のデューティを設定。

SERI2～0 ビットに PWMC を連続出力する回数を設定。 ④ CMP0OUT の立ち上がりエッジにより，タイマ IJ がスタート（進角時間）。 ⑤ タイマ IJ が停止し，TISTAT の立ち下がりエッジにより，タイマ KL がスタート（アーム駆動時間）し，同時に

TKLBUF0H/L レジスタに設定された値がタイマ KL データレジスタに自動更新される。 ⑥ TISTAT の立ち下がりエッジにより，PWMC がスタート（PCRUN=1）し，同時に PWPBUFH/L レジスタに設定

された周期，PWDBUF0H/L レジスタに設定されたデューティ（1 回目の PWMC 出力），SERI2～0 ビットに設

定された PWMC 連続出力設定値が自動更新される。 ⑦ タイマKLのオーバフローにより割込みが発生し，同時にTKLBUF1H/Lレジスタに設定された値がタイマKL

データレジスタに自動転送される。割込みルーチン内で PWDBUF1H/L レジスタ，PWDBUF2H/L レジスタ，

PWDBUF3H/L レジスタ，PWDBUF4H/L レジスタにデューティ自動転送用の値を設定。 ⑧ 連続数設定値分の PWMC 出力後，PWDBUF1H/L レジスタに設定された値がデューティレジスタに自動転

送される。 ⑨ 連続数設定値分の PWMC 出力後，PWDBUF2H/L レジスタに設定された値がデューティレジスタに自動転

送される。 ⑩ 連続数設定値分の PWMC 出力後，PWDBUF3H/L レジスタに設定された値がデューティレジスタに自動転

送される。 ⑪ 連続数設定値分の PWMC 出力後，PWDBUF4H/L レジスタに設定された値がデューティレジスタに自動転

送される。 ⑫ タイマ KL のオーバフローにより割込みが発生し，割込みルーチン内で PWDBUF1H/L レジスタ，

PWDBUF2H/L レジスタ，PWDBUF3H/L レジスタ，PWDBUF4H/L レジスタにデューティ自動転送用の値を

設定。 ⑬ 連続数設定値分の PWMC 出力後，PWDBUF1H/L レジスタに設定された値がデューティレジスタに自動転

送される。 ⑭ 連続数設定値分の PWMC 出力後，PWDBUF2H/L レジスタに設定された値がデューティレジスタに自動転

送される。 ⑮ ⑩～⑭を繰り返す。 ⑯ タイマ KL を停止。 ⑰ CMP0OUT の立ち下がりエッジにより，タイマ IJ がスタート（進角時間）。 ⑱ ⑤以降を繰り返す。


FJUL620Q130 23－19

23.3.5 タイマ KL，PWMC の強制クリア機能 MOTCON1 レジスタの ATCEN ビットが“1”の時，タイマ KL，PWMC の強制クリア機能が有効になります。図 23 - 8にタイマ KL，PWMC の強制クリア機能の動作を示します。

図 23 - 8 タイマ KL，PWMC の強制クリア機能の動作

ATCEN

TISTAT

TKSTAT

PCSTAT

PWMC

タイマ IJ データ 000F

タイマ IJ カウンタ 0000

強制クリア信号

0001 0002 000D 000E 000F 0000

タイマ KL カウンタ 0000 カウント up 0000

PWMC カウンタ 0000 カウント up 0000

タイマ KL 動作強制クリア，タイマ KL カウンタリセット

PWMC 動作強制クリア， PWMC カウンタリセット

第 24 章フラッシュ・メモリ書き換え機能

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 24 章フラッシュ・メモリ書き換え機能

FJUL620Q130 24－1

24. フラッシュ・メモリ書き換え機能

24.1 概要

本 LSI は，特殊機能レジスタ（SFR）を用いてフラッシュ・メモリの内容をソフトウェアによって書き換える機能を内蔵して

います。

24.1.1 特長 1 ワード書き込み可能（書き込み時間約 40us／1 ワード）。 2 種の消去タイプ

1. ブロック消去（消去単位：4K バイト，消去時間約 100ms）消去可能範囲

ML620Q131/ML620Q134 ：（0:0000h～0:1FFFh，7:0000h～7:07FFh） ML620Q132/ML620Q135 ：（0:0000h～0:3FFFh，7:0000h～7:07FFh） ML620Q133/ML620Q136 ：（0:0000h～0:5FFFh，7:0000h～7:07FFh）

2. セクタ消去（消去単位：1K バイト，消去時間約 100ms）消去可能範囲

ML620Q131/ML620Q134 ：（0:0000h～0:1FFFh，7:0000h～7:07FFh） ML620Q132/ML620Q135 ：（0:0000h～0:3FFFh，7:0000h～7:07FFh） ML620Q133/ML620Q136 ：（0:0000h～0:5FFFh，7:0000h～7:07FFh）

フラッシュ・メモリの書き換え回数

下記の書き換えアドレスに依存します。 ML620Q131/ML620Q134:

書き換えアドレス書き換え回数説明 0:0000h～0:1FFFh 100 プログラム領域 7:0000h～0:07FFh 10000 データ・フラッシュ領域

ML620Q132/ML620Q135:


ML620Q133/ML620Q136:



FJUL620Q130 24－2



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F0E0H フラッシュアドレスレジスタ L FLASHAL

FLASHA R/W 8/16 00H

0F0E1H フラッシュアドレスレジスタ H FLASHAH R/W 8 00H 0F0E2H フラッシュデータレジスタ L FLASHDL

FLASHD R/W 8/16 00H

0F0E3H フラッシュデータレジスタ H FLASHDH R/W 8 00H 0F0E4H フラッシュコントロールレジスタ FLASHCON ― W 8 00H 0F0E6H フラッシュアクセプタ FLASHACP ― W 8 00H 0F0E8H フラッシュセグメントレジスタ FLASHSEG ― R/W 8 00H 0F0EAH フラッシュセルフレジスタ FLASHSLF ― R/W 8 00H


FJUL620Q130 24－3

24.2.2 フラッシュアドレスレジスタ（FLASHAL，FLASHAH）アドレス：0F0E0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHAL FA7 FA6 FA5 FA4 FA3 FA2 FA1 FA0 R/W R/W R/W R/W R/W R/W R/W R/W R

初期値 0 0 0 0 0 0 0 0

アドレス：0F0E1H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHAH FA15 FA14 FA13 FA12 FA11 FA10 FA9 FA8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

FLASHAL，FLASHAH は，フラッシュ・メモリ書き換えアドレスを設定する特殊機能レジスタ（SFR）です。ビットの説明

• FA7～FA0（ビット 7～0） FA7～FA0 は，1 ワード書き込み時下位アドレスを設定するビットです。ただし，ビット 0 は書き込みできず 0 固定となります。

• FA15～FA8（ビット 7～0）

FA15～FA8 は，ブロック消去，セクタ消去および 1 ワード書き込み時の上位アドレスを設定するビットです。ブロック消去時は FA15～FA12 で指定されたブロックが消去されます。セクタ消去時は FA15～FA10 で指定されたセクタが消去されます。

ML620Q131/ML620Q134 のブロック消去時のアドレス設定値を表 24-1 に，セクタ消去時のアドレス設定値を表 24-2 に

示します。 ML620Q132/ML620Q135 のブロック消去時のアドレス設定値を表 24-3 に，セクタ消去時のアドレス設定値を表 24-4 に

示します。 ML620Q133/ML620Q136 のブロック消去時のアドレス設定値を表 24-5 に，セクタ消去時のアドレス設定値を表 24-6 に

示します。


FJUL620Q130 24－4

表 24-1 ブロック消去時のアドレス設定値（ML620Q131/ML620Q134）

ブロック消去する領域* FLASHSEG FLASHAH

セグメントアドレス SEG 2

SEG 1

SEG 0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA 8

セグメント 0 0:0000H ～ 0:0FFFH 0 0 0 0 0 0 0 0 0 0 0 0:1000H ～ 0:1FFFH 0 0 0 0 0 0 1 0 0 0 0

セグメント 7 7:0000H ～ 7:07FFH 1 1 1 0 0 0 0 0 0 0 0 * ブロックの単位は，セグメント 0 は 4KB 単位，セグメント 7 は 2KB 単位になります。よって，ブロック数はセグメント 0 に 2 ブロック，セグメント７に 1 ブロックの計 3 ブロックになります。

表 24-2 セクタ消去時のアドレス設定値（ML620Q131/ML620Q134）

セクタ消去する領域* FLASHSEG FLASHAH

セグメント Address SEG 2

SEG 1

SEG 0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA8

セグメント 0

0:0000H to 0:03FFH 0 0 0 0 0 0 0 0 0 0 0 0:0400H to 0:07FFH 0 0 0 0 0 0 0 0 1 0 0 0:0800H to 0:0BFFH 0 0 0 0 0 0 0 1 0 0 0 0:0C00H to 0:0FFFH 0 0 0 0 0 0 0 1 1 0 0 0:1000H to 0:13FFH 0 0 0 0 0 0 1 0 0 0 0 0:1400H to 0:17FFH 0 0 0 0 0 0 1 0 1 0 0 0:1800H to 0:1BFFH 0 0 0 0 0 0 1 1 0 0 0 0:1C00H to 0:1FFFH 0 0 0 0 0 0 1 1 1 0 0

セグメント 7 7:0000H to 7:03FFH 1 1 1 0 0 0 0 0 0 0 0 7:0400H to 7:07FFH 1 1 1 0 0 0 0 0 1 0 0

* セクタの単位は，1KB です。よって，セグメント 0 に 8 セクタ，セグメント 7 に 2 セクタの計 10 セクタになります。


FJUL620Q130 24－5

表 24-3 ブロック消去時のアドレス設定値（ML620Q132/ML620Q135）ブロック消去する領域* FLASHSEG FLASHAH


SEG 1

SEG 0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA 8

セグメント 0

0:0000H ～ 0:0FFFH 0 0 0 0 0 0 0 0 0 0 0 0:1000H ～ 0:1FFFH 0 0 0 0 0 0 1 0 0 0 0 0:2000H ～ 0:2FFFH 0 0 0 0 0 1 0 0 0 0 0 0:3000H ～ 0:3FFFH 0 0 0 0 0 1 1 0 0 0 0


表 24-4 セクタ消去時のアドレス設定値（ML620Q132/ML620Q135）セクタ消去する領域* FLASHSEG FLASHAH


SEG 1

SEG 0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA8

セグメント 0

0:0000H to 0:03FFH 0 0 0 0 0 0 0 0 0 0 0 0:0400H to 0:07FFH 0 0 0 0 0 0 0 0 1 0 0 0:0800H to 0:0BFFH 0 0 0 0 0 0 0 1 0 0 0 0:0C00H to 0:0FFFH 0 0 0 0 0 0 0 1 1 0 0 0:1000H to 0:13FFH 0 0 0 0 0 0 1 0 0 0 0 0:1400H to 0:17FFH 0 0 0 0 0 0 1 0 1 0 0 0:1800H to 0:1BFFH 0 0 0 0 0 0 1 1 0 0 0 0:1C00H to 0:1FFFH 0 0 0 0 0 0 1 1 1 0 0 0:2000H to 0:23FFH 0 0 0 0 0 1 0 0 0 0 0 0:2400H to 0:27FFH 0 0 0 0 0 1 0 0 1 0 0 0:2800H to 0:2BFFH 0 0 0 0 0 1 0 1 0 0 0 0:2C00H to 0:2FFFH 0 0 0 0 0 1 0 1 1 0 0 0:3000H to 0:33FFH 0 0 0 0 0 1 1 0 0 0 0 0:3400H to 0:37FFH 0 0 0 0 0 1 1 0 1 0 0 0:3800H to 0:3BFFH 0 0 0 0 0 1 1 1 0 0 0 0:3C00H to 0:3FFFH 0 0 0 0 0 1 1 1 1 0 0




FJUL620Q130 24－6

表 24-5 ブロック消去時のアドレス設定値（ML620Q133/ML620Q136）ブロック消去する領域* FLASHSEG FLASHAH


SEG 1

SEG 0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA 8

セグメント 0

0:0000H ～ 0:0FFFH 0 0 0 0 0 0 0 0 0 0 0 0:1000H ～ 0:1FFFH 0 0 0 0 0 0 1 0 0 0 0 0:2000H ～ 0:2FFFH 0 0 0 0 0 1 0 0 0 0 0 0:3000H ～ 0:3FFFH 0 0 0 0 0 1 1 0 0 0 0 0:4000H ～ 0:4FFFH 0 0 0 0 1 0 0 0 0 0 0 0:5000H ～ 0:5FFFH 0 0 0 0 1 0 1 0 0 0 0


表 24-6 セクタ消去時のアドレス設定値（ML620Q133/ML620Q136）

セクタ消去する領域* FLASHSEG FLASHAH


SEG 1

SEG 0

FA 15

FA 14

FA 13

FA 12

FA 11

FA 10

FA 9

FA8

セグメント 0


：：：：：：：：





FJUL620Q130 24－7

24.2.3 フラッシュデータレジスタ（FLASHDL，FLASHDH）アドレス：0F0E2H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHDL FD7 FD6 FD5 FD4 FD3 FD2 FD1 FD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

アドレス：0F0E3H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHDH FD15 FD14 FD13 FD12 FD11 FD10 FD9 FD8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

FLASHDL，FLASHDH は，フラッシュ・メモリ書き換えデータを設定する特殊機能レジスタ（SFR）です。

ビットの説明

• FD7～FD0（ビット 7～0） FD7～FD0 は，1 ワード書き込み時の下位データを設定するビットです。

• FD15～FD8（ビット 7～0） FD15～FD8 は，1 ワード書き込み時の上位データを設定するビットです。 FD15～FD8 への書き込みにより 1 ワード書き込みが開始されます。フラッシュ・メモリ書き込み中は CPU は命令を停止します。書き込みが終了すると次の命令から再開します。

【注意】書き込むアドレスの内容はあらかじめ消去しておいてください。上書きによる書き込みアドレスの内容は保証されま

せん。 FLASHDH への書き込みにより 1 ワード書き込みが開始されますので，FLASHDL，FLASHDH の順番でデータを

書き込んでください。書き込み中，周辺回路は動作を継続します。割込みは保留されます。


FJUL620Q130 24－8

24.2.4 フラッシュコントロールレジスタ（FLASHCON）アドレス：0F0E4H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHCON ― ― ― ― ― ― FSERS FERS R/W ― ― ― ― ― ― W W

初期値 0 0 0 0 0 0 0 0

FLASHCONは，フラッシュ・メモリ書き換えのブロック消去およびセクタ消去を制御する書き込み専用の特殊機能レジス

タ（SFR）です。

ビットの説明

• FERS（ビット 0） FERS は，ブロック消去の開始を指定するビットです。 FERS ビットを“1”にすると FLASHAH レジスタにより指定されたブロックが消去され，消去が完了すると自動的

に“0”になります。フラッシュ・メモリ消去中は，CPU は命令を停止します。消去が終了すると次の命令から再開します。

• FSERS（ビット 1） FSERS は，セクタ消去の開始を指定するビットです。 FSERSビットを“1”にするとFLASHAHレジスタにより指定されたセクタが消去され，消去が完了すると自動的に

“0”になります。フラッシュ・メモリ消去中は，CPU は命令を停止します。消去が終了すると次の命令から再開します。

FSERS FERS 説明 0 0 ブロック／セクタ消去停止（初期値） 0 1 ブロック消去開始 1 0 セクタ消去開始 1 1 ブロック消去開始

【注意】ブロック消去中およびセクタ消去中，周辺回路は動作を継続します。割込みは保留されます。


FJUL620Q130 24－9

24.2.5 フラッシュアクセプタ（FLASHACP）アドレス：0F0E6H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHACP fac7 fac6 fac5 fac4 fac3 fac2 fac1 fac0 R/W W W W W W W W W

初期値 0 0 0 0 0 0 0 0

FLASHACPは，フラッシュ・メモリ書き換えのブロック消去，セクタ消去，1ワード書き込み動作の許可／禁止を制御する

書き込み専用の特殊機能レジスタ（SFR）です。

ビットの説明

• fac7～fac0（ビット 7～0） fac7～fac0 は，ブロック消去，セクタ消去，1 ワード書き込みの誤作動を防止するために設定するビットです。 fac7～fac0 に“0FAH”，“0F5H”の順序で書き込むと，ブロック消去，セクタ消去，もしくは 1 ワード書き込み機能

が一度だけ許可状態となります。連続してブロック消去，セクタ消去，もしくは 1 ワード書き込みを行う場合は，

毎回，fac7～fac0 に“0FAH”，“0F5H”を書き込む必要があります。 fac7～fac0 への“0FAH”書き込みと“0F5H”書き込みの間に他の命令が入っても，ブロック消去，もしくは 1 ワー

ド書き込み機能は許可状態になります。ただし，“0FAH”書き込み後に“0F5H”以外のデータを fac7～fac0 に

書き込むと“0FAH”書き込みが無効となるため，再度“0FAH”から書き込む必要があります。

24.2.6 フラッシュセグメントレジスタ（FLASHSEG）アドレス：0F0E8H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHSEG ― ― ― ― ― FSEG2 FSEG1 FSEG0 R/W ― ― ― ― ― R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 FLASHSEG は，フラッシュ・メモリ書き換えのセグメントアドレスを設定する特殊機能レジスタ（SFR）です。

ビットの説明

• FSEG2～0（ビット 2～0） FSEG2～0 はフラッシュ・メモリのセグメントアドレスを指定するビットです。フラッシュアドレスレジスタ（FLASHAL，FLASHAH）と合わせて，ブロック消去，セクタ消去，１ワード書き込み

時のフラッシュ・メモリアドレスを設定します。アドレスの設定値については表 24-1～表 24-6 を参照してくださ

い。


FJUL620Q130 24－10

24.2.7 フラッシュセルフレジスタ（FLASHSLF）アドレス：0F0EAH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHSLF ― ― ― ― ― ― ― FSELF R/W ― ― ― ― ― ― ― R/W

初期値 0 0 0 0 0 0 0 0

FLASHSLF はフラッシュ・メモリ書き換え機能を制御する特殊機能レジスタ（SFR）です。

ビットの説明

• FSELF（ビット 0）フラッシュ・メモリ書き換えを行う場合は，FSELF ビットを 1 にセットする必要があります。

FSELF 説明 0 フラッシュ・メモリ書き換え不可（初期値） 1 フラッシュ・メモリ書き換え可能


FJUL620Q130 24－11

24.3 動作説明

フラッシュ・メモリ書き換え機能を使用する際は，ブロック／セクタ消去，もしくは1ワード書き込みの対象となるアドレス以

外のプログラム･コード領域に，予めフラッシュ・メモリ書き換え用のプログラムを準備しておく必要があります。フラッシュ・メモリ書き換え機能には，2K ワード（4K バイト）単位で消去するブロック消去機能，512 ワード（1K バイト）単

位で消去するセクタ消去機能，および 1 ワード（2 バイト）単位で書き込む 1 ワード書き込み機能があります。また，フラッシュ・メモリの誤書き換えを防止するため，フラッシュ・メモリ書き換え動作を制限するフラッシュセルフレジス

タおよびフラッシュアクセプタレジスタを内蔵しています。フラッシュセルフレジスタでフラッシュ・メモリ書き換えを有効に

した後，フラッシュアクセプタレジスタ（FLASHACP）に“0FAH”，“0F5H”を書き込むと，ブロック／セクタ消去，もしくは 1ワード書き込み機能が一度だけ有効になります。フラッシュ・メモリ書き換え時のシステムクロックに関する注意事項を表 24-7 に示します。

表 24-7 フラッシュ・メモリ書き換え時のシステムクロックと注意事項クロックモードとレジスタ設定注意事項

低速 RC 発振モード

FCON1 レジスタの SYSCLK ビットが’0’に設定される場合（初期値）。動作周波数の制限はありません。

PLL 発振＠高速RC 発振モード

FCON0 レジスタの OSCM1～0 ビットが’00b’に設定されており（初期値），かつFCON1レジスタのSYSCLKビットが’1’に設定される場合。クロックの分周比は FCON0 レジスタの SYSC2-0 ビットで設定します。（16MHz，8MHz，4MHz，2MHz，1MHz のいずれかがシステムクロックとして使用されます。）

動作周波数の制限はありません。

高速水晶発振モード

FCON0 レジスタの OSCM1～0 ビットが’01b’に設定されており，かつFCON1 レジスタの SYSCLK ビットが’1’に設定される場合。クロックの分周比は FCON0 レジスタの SYSC2-0 ビットで設定します。（4MHz，2MHz，1MHz，500KHz，250KHz のいずれかがシステムクロックとして使用されます。）


PLL 発振＠高速水晶発振モード

FCON0 レジスタの OSCM1～0 ビットが’10b’に設定されており，かつFCON1 レジスタの SYSCLK ビットが’1’に設定される場合。クロックの分周比は FCON0 レジスタの SYSC2-0 ビットで設定します。（16MHz，8MHz，4MHz，2MHz，1MHz のいずれかがシステムクロックとして使用されます。）


各クロックモードや設定についての詳細は「第 6 章クロック発生回路」を参照してください。


FJUL620Q130 24－12

また，U16 開発環境を使用してフラッシュ・メモリ書き換えコードのデバッグを行う際の注意事項を表 24-8 に示します。

表 24-8 フラッシュ・メモリ書き換えコードのデバッグ時の注意事項使用状態注意事項

DTU8 デバッガを使用してフラ

ッシュ・メモリ書き換えコードを

デバッグする場合

フラッシュ・メモリ書き換えのシーケンス内（フラッシュアクセプタへの書き込み～フラッシ

ュデータレジスタへの書き込みまで）にブレークポイントブレークを設定した状態でリアル

タイム実行（GO 実行）しないでください。シーケンス内にブレークポイントが設定された状

態でリアルタイム実行すると書き換えできない場合があります。フラッシュ・メモリ書き換えのシーケンス内（フラッシュアクセプタへの書き込み～フラッシ

ュデータレジスタへの書き込みまで）で STEP 実行しないでください。シーケンス内で

STEP 実行すると書き換えできない場合があります。フラッシュ・メモリの消去／書き込みシーケンス内（フラッシュアクセプタへの書き込み～

フラッシュデータレジスタへの書き込みまで）でリアルタイムエミュレーション中に強制ブレ

ークなど全てのブレークは実行しないでください。シーケンス内でブレークすると書き込

みできない場合があります。 DTU8 デバッガ上の’物理セグメント１以上のメモリ’ウィンドウを通してデータ・フラッシュ

領域（07:00000H-07:007FFH）を参照することはできますが，当ウィンドウ上から直接デ

ータを変更することはできません（DTU8 デバッガが変更を受け付けません）。 DTU8，FWuEASE，MWuEASE を使用してフラッシ

ュ・メモリの書き込みを行う場

合

オンチップデバッグエミュレータ uEASE を使用してのデータ・フラッシュ領域のイレース・書

き込みはサポートしておりません。


FJUL620Q130 24－13

24.3.1 ブロック消去機能ブロック（4K バイト）単位でフラッシュ・メモリのデータを消去する機能です。フラッシュセルフレジスタに“01H”を書き込むと，消去可能状態になります。フラッシュアクセプタ（FLASHACP）に“0FAH”，“0F5H”を書き込み，フラッシュセグメントレジスタ（FLASHSEG）とフラッシュアドレスレジスタH（FLASHAH）に

ブロックアドレスを設定し，フラッシュコントロールレジスタ（FLASHCON）の FERS ビットに“1”を書き込むと，FLASHAHで指定されたブロック（4K バイト）のデータが消去されます。ブロック消去中は，CPU は停止状態となります。消去が完了すると，FLASHCON の FERS ビットを“1”にセットした次の

命令からプログラムを再開します。図 24-1 に，ブロック消去フローを示します。

図 24-1 ブロック消去フロー


FLASHACP レジスタへ 0F5H を書き込み

消去終了

ブロック消去終了

FLASHSLF レジスタに 01H を書き込みフラッシュ・メモリ書き換え機能を有効に設定

消去が終了するまでCPUはウェイト

Y

N

アクセプタへ連続で書き込みブロック消去動作を

許可。書き込みコードが不一致の場合，ブロック消

去動作が無効

FLASHACP レジスタへ 0FAH を書き込み

FLASHAH レジスタへ 00H を書き込み

FLASHSEG レジスタへ 07H を書き込み消去するブロックを設定（例：セグメント7，0000H -07FFHの場合）

FLASHSLF レジスタに 00H を書き込みフラッシュ・メモリ書き換え機能を無効に設定

FLASHCON レジスタへ 01H を書き込みブロック消去開始命令


FJUL620Q130 24－14

図 24-2 に，ブロック消去のプログラム例を示します。

LEA offset FLASHAH ; EA←FLASHAH アドレス MOV R0, #0FAH ; フラッシュアクセプタ許可データ MOV R1, #0F5H ; フラッシュアクセプタ許可データ MOV R4, #（offset FLASHACP）&0FFH MOV R5, #（offset FLASHACP）>>8 ; ER4←FLASHACP アドレス

：（消去ブロックアドレスを R9 にセット）

： SB FSELF ; フラッシュ・メモリ書き換え許可

ST R0, [ER4] ; フラッシュアクセプタ許可 ST R1, [ER4] ; フラッシュアクセプタ許可

MOV R2, #07H ; セグメント設定データ（例：セグメント 7 の場合）

ST R2, FLASHSEG ; セグメント設定 ST R9, [EA] ; ブロックアドレス設定

MOV R2, #01H ; ブロック消去設定データ ST R2, FLASHCON ; ブロック消去開始 DW 0FE9FH ; DSR プリフィックスコード ※必ず設定 NOP ; ※必ず設定

RB FSELF ; フラッシュ・メモリ書き換え禁止

図 24-2 ブロック消去のプログラム例

【注意】プログラム実行中のデータを消去するとプログラムが誤動作しますので，プログラム実行に関係のないブロックを消

去してください。ブロック消去開始命令の次の命令には必ず DSR プリフィックスコード（DW 0FE9FH）と NOP 命令を設定してくださ

い。ブロック消去中はCPUが最大 100ms間の待ち状態になります。その間，周辺回路は動作を継続しますので，

WDT の WDT カウンタを適宜クリアしてください。


FJUL620Q130 24－15

24.3.2 セクタ消去機能セクタ（1K バイト）単位でフラッシュ・メモリのデータを消去する機能です。フラッシュセルフレジスタに“01H”を書き込むと，消去可能状態になります。フラッシュアクセプタ（FLASHACP）に“0FAH”，“0F5H”を書き込み，フラッシュセグメントレジスタ（FLASHSEG）とフラッシュアドレスレジスタH（FLASHAH）に

セクタアドレスを設定し，フラッシュコントロールレジスタ（FLASHCON）の FSERS ビットに“1”を書き込むと，FLASHAHで指定されたセクタ（1K バイト）のデータが消去されます。セクタ消去中は，CPUは停止状態となります。消去が完了すると，FLASHCONのFSERSビットを“1”にセットした次の命

令からプログラムを再開します。図 24-3 に，セクタ消去フローを示します。

図 24-3 セクタ消去フロー


FLASHACP レジスタへ 0F5H を書き込み

消去終了

セクタ消去終了


消去が終了するまでCPUはウェイト

Y

N

アクセプタへ連続で書き込みブロック消去動作を

許可。書き込みコードが不一致の場合，ブロック消

去動作が無効

FLASHACP レジスタへ 0FAH を書き込み

FLASHAH レジスタへ 00H を書き込み

FLASHSEG レジスタへ 07H を書き込み消去するセクタを設定（例：セグメント7、0000H -03FFHの場合）


FLASHCON レジスタへ 02H を書き込みセクタ消去開始命令


FJUL620Q130 24－16

図 24-4 に，セクタ消去のプログラム例を示します。

LEA offset FLASHAH ; EA←FLASHAH アドレス MOV R0, #0FAH ; フラッシュアクセプタ許可データ MOV R1, #0F5H ; フラッシュアクセプタ許可データ MOV R4, #（offset FLASHACP）&0FFH MOV R5, #（offset FLASHACP）>>8 ; ER4←FLASHACP アドレス

：（消去開始ブロックアドレスを R9 にセット）

： SB FSELF ; フラッシュ・メモリ書き換え許可

ST R0, [ER4] ; フラッシュアクセプタ許可 ST R1, [ER4] ; フラッシュアクセプタ許可

MOV R2, #07H ; セグメント設定データ（例：セグメント 7 の場合） ST R2, FLASHSEG ; セグメント設定

ST R9, [EA] ; セクタアドレス設定

MOV R2, #02H ; セクタ消去設定データ ST R2, FLASHCON ; セクタ消去開始 DW 0FE9FH ; DSR プリフィックスコード ※必ず設定 NOP ; ※必ず設定 RB FSELF ; フラッシュ・メモリ書き換え禁止

図 24-4 セクタ消去のプログラム例

【注意】プログラム実行中のデータを消去するとプログラムが誤動作しますので，プログラム実行に関係のないセクタを消

去してください。セクタ消去開始命令の次の命令には必ず DSR プリフィックスコード（DW 0FE9FH）と NOP 命令を設定してくださ

い。セクタ消去中は CPU が最大 100ms 間の待ち状態になります。その間，周辺回路は動作を継続しますので，WDT

の WDT カウンタを適宜クリアしてください。


FJUL620Q130 24－17

24.3.3 1 ワード書き込み機能 1 ワード（2 バイト）単位でフラッシュ・メモリにデータを書き込む機能です。フラッシュセルフレジスタに“01H”を書き込むと，書き込み可能状態になります。フラッシュアクセプタ（FLASHACP）に“0FAH”，“0F5H”を書き込み，フラッシュセグメントレジスタ（FLASHSEG）とフラッシュアドレスレジスタ L，H（FLASHAL，H）にアドレスを設定し，フラッシュデータレジスタ L，H（FLASHDL，H）にデータを書き込むと，FLASHAL，H で指定さ

れたアドレスにデータが書き込まれます。 1 ワード書き込み中は，CPU は停止状態となります。書き込みが完了すると，FLASHDH への書き込み命令の次の命令

からプログラムを再開します。書き込み時間は，図 24-6 の例では CPU が高速クロック動作時（16MHz）に 1 ワード（2 バイト）あたり，データ準備とベリ

ファイに必要な時間が約 2μs，フラッシュ・メモリの書き込み待ち時間が最大 40μs ですので，10 ワード（20 バイト）を書き

込む場合は，（2μs＋40μs）×10 回で最大約 420μs となります。図 24-5 に，1 ワード書き込みフローを示します

図 24-5 1 ワード書き込みフロー

FLASHACP レジスタへ 0FAH を書き込み FLASHACP レジスタへ 0F5H を書き込み

FLASHSEG レジスタへ 07H を書き込み

FLASHAH レジスタへ 00H を書き込み FLASHAL レジスタへ 00H を書き込み

書き込み終了

書き込み完了

書き込みが終了するまでCPUはウェイト

Y

N

書き換えアドレスの設定

（例：0000Hの場合）

アクセプタへ連続で書き込み1ワード書き込み動

作を許可。書き込みコードが不一致の場合，1ワード書き込み動作が無効

書き込みポインタの設定

FLASHDL レジスタへ AAH を書き込み FLASHDH レジスタへ 55H を書き込み書き換えデータの設定

（例：55AAHの場合）

書き込み完了? N

Y

ソフトウェアでRAM等を使って管理書き込みポインタを+1

書き換えセグメントの設定（例：セグメント7の場合）




データチェック

Y

N 書き込んだデータと読み出したデータが不一致の場合，エラー処理へ


FJUL620Q130 24－18

図 24-6 に，1 ワード書き込みのプログラム例を示します。

LEA offset FLASHAL ; EA←FLASHAL アドレス MOV R0, #0FAH ; フラッシュアクセプタ許可データ MOV R1, #0F5H ; フラッシュアクセプタ許可データ MOV R2, #02H ; アドレスインクリメントデータ MOV R3, #00H ; アドレスインクリメントデータ MOV R4, #（offset FLASHACP）&0FFH MOV R5, #（offset FLASHACP）>>8 ; ER4←FLASHACP アドレス：（書き込み開始アドレスを ER8 にセット）（書き込み終了アドレスを ER12 にセット）： SB FSELF ; フラッシュ・メモリ書き換え許可

MARK: ：（書き込みデータを ER10 にセット）：

ST R0, [ER4] ; フラッシュアクセプタ許可 ST R1, [ER4] ; フラッシュアクセプタ許可 MOV R6, #07H ; セグメント設定データ（例：セグメント 7 の場合） ST R6, FLASHSEG ; セグメント設定 ST XR8, [EA] ; アドレス&データ設定，1 ワード書き込み開始 DW 0FE9FH ; DSR プリフィックスコード ※必ず設定 NOP ; ※必ず設定

L ER14, R6:[ER8] ; データ読み込み CMP ER14, ER10 ; データを確認 BNE ERROR ; エラー時はエラー処理ルーチンへ

ADD ER8, ER2 ; アドレスインクリメント CMP ER8, ER12 BLE MARK ; アドレス比較

RB FSELF ; フラッシュ・メモリ書き換え禁止

図 24-6 1 ワード書き込みのプログラム例

【注意】

プログラム実行中のデータを書き換えるとプログラムが誤動作する恐れがありますので，プログラム実行に関係の

ないアドレスへ書き込んでください。 FLASHDH への書き込み命令の次の命令には必ず DSR プリフィックスコード（DW 0FE9FH）と NOP 命令を設定し

てください。 1 ワード書き込み中は CPU が最大 40μs 間の待ち状態になります。その間，周辺回路は動作を継続しますので，

WDT の WDT カウンタを適宜クリアしてください。


FJUL620Q130 24－19

24.3.4 使用上の注意ブロック消去中，セクタ消去中，もしくは 1 ワード書き込み中に電源の瞬断が発生した場合もしくは，リセットによる強制

終了が発生した場合のフラッシュ・メモリのデータは保証できません。再度ブロック消去もしくはセクタ消去を行い 4K／

1K バイトの領域を書き換えてください。プログラム領域の 0:0000H を含むブロックもしくはセクタの書き換え中に電源の瞬断や強制終了が発生し本 LSI が起動

しなくなった場合は，オンチップデバッグエミュレータ（uEASE）を用いて再度書き込んでください。

第 25 章安全機能

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 25 章安全機能

FJUL620Q130 25－1

25. 安全機能

25.1 概要

本 LSI は以下の安全機能を搭載しています。

（1） RAM ガード機能（2）特殊機能レジスタ（SFR）ガード機能（3）逐次比較型 A/D コンバータテスト機能（4） RAM パリティリエラーセット機能（5）不正メモリアクセスリセット機能（6）クロック相互監視機能

RAM パリティエラーリセット，不正メモリアクセスリセットのフラグに関しては，「第 3 章リセット機能」を参照してください。

逐次比較型 A/D コンバータテスト機能に関しては，「第 18 章逐次比較型 A/D コンバータ」を参照してください。

25.1.1 特長 RAM へのアクセスを制限する機能を搭載特殊機能レジスタ（SFR）へのアクセスを制限する機能を搭載逐次比較型 A/D コンバータのセルフテスト機能を搭載 RAM 読み出し時にパリティエラーを検出し，リセットを発生する機能を搭載

（オン／オフ選択可能，リセットステータスフラグあり） CPU のプログラムカウンタ（PC）を監視し，不正なプログラム空間へアクセスした場合にリセットを発生する機能を搭

載（オン／オフ選択不可，リセットステータスフラグあり）高速クロックおよび，低速クロックが正常に発振しているか測定する機能を搭載


FJUL620Q130 25－2




0F970H RAM ガード機能設定レジスタ RAMGD － R/W 8 00H 0F971H SFR ガード機能設定レジスタ SFRGD － R/W 8 00H 0F972H A/D テスト機能設定レジスタ ADSFMOD － R/W 8 00H 0F973H RAM パリティ機能設定レジスタ RASFMOD － R/W 8 00H


FJUL620Q130 25－3

25.3 機能説明

25.3.1 RAM ガード機能本機能は，本 LSI が搭載している RAM に対して CPU からのアクセスを制限する機能です。 RAM に対してリード／ライト可能，もしくはリードのみ可能が選択できます。この機能は下記の特殊機能レジスタ（SFR）により RAM アドレスに対してアクセス制限を設けることができます。

25.3.1.1 RAM ガード機能設定レジスタ（RAMGD）アドレス：0F970H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 RAMGD －－－－ RGD3 RGD2 RGD1 RGD0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 RAMGD は，RAM ガード機能を制御する特殊機能レジスタ（SFR）です。ビットの説明

• RGD3～0（ビット 3～0） RGD3～0 は，RAM ガード機能の対象領域を設定するビットです。

RGD0 説明

0 0:E000H～0:E1FFH（512B）のリード／ライト可能（初期値） 1 0:E000H～0:E1FFH（512B）のライト不可、リード可能

RGD1 説明


RGD2 説明


RGD3 説明



FJUL620Q130 25－4

25.3.2 SFR ガード機能本機能は，RAM パリティエラーリセット機能，電圧レベル検出回路，クロック発生回路，割込み回路およびポートの制御

レジスタへのアクセスを制限する機能です。対象レジスタに対してリード／ライト可能か，もしくはリードのみ可能かを選

択します。

25.3.2.1 SFR ガード機能設定レジスタ（SFRGD）アドレス：0F971H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SFRGD －－ SGD5 SGD4 SGD3 SGD2 SGD1 SGD0 R/W －－ R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 SFRGD は，SFR ガード機能を制御する特殊機能レジスタ（SFR）です。ビットの説明 • SGD0（ビット 0）

ポート A を制御する SFR をガードするビットです。ガード対象レジスタは「15.2.1 レジスタ一覧」参照してください。

SGD0 説明 0 ポート A の SFR のリード／ライト可能（初期値） 1 ポート A の SFR のライト不可、リード可能

• SGD1（ビット 1）

ポート B を制御する SFR をガードするビットです。ガード対象レジスタは「16.2.1 レジスタ一覧」参照してください。

SGD1 説明 0 ポート B の SFR のリード／ライト可能（初期値） 1 ポート B の SFR のライト不可、リード可能


割込みを制御する SFR をガードするビットです。ガード対象レジスタは「5.2.1 レジスタ一覧」および「17.2.1 レジスタ一覧」を参照してください。

SGD2 説明 0 割込みの SFR のリード／ライト可能（初期値） 1 割込みの SFR のライト不可、リード可能


クロック発生回路を制御する SFR をガードするビットです。ガード対象レジスタは「6.2.1 レジスタ一覧」参照してください。

SGD3 説明 0 クロック発生回路の SFR のリード／ライト可能（初期値） 1 クロック発生回路の SFR のライト不可、リード可能


FJUL620Q130 25－5


電圧レベル検出回路を制御する SFR をガードするビットです。ガード対象レジスタは「20.2.1 レジスタ一覧」参照してください。

SGD4 説明 0 電圧レベル検出回路（VLS）の SFR のリード／ライト可能（初期値） 1 電圧レベル検出回路（VLS）の SFR のライト不可、リード可能


RAM パリティエラーリセット機能を制御する SFR をガードするビットです。ガード対象レジスタは RASFMOD レジスタです。

SGD5 説明 0 RAM パリティ機能設定レジスタ（RASFMOD）のリード／ライト可能（初期値） 1 RAM パリティ機能設定レジスタ（RASFMOD）のライト不可、リード可能


FJUL620Q130 25－6

25.3.3 逐次比較型 A/D コンバータテスト機能本機能は，本 LSI が搭載している逐次比較型 A/D コンバータおよび，アナログスイッチが正常に動作しているかを確認

する機能です。下記の特殊機能レジスタ（SFR）を設定して LSI の VDD，VSS，内部レギュレータ電圧（約 1.58V）の A/D 変換を行うこと

で，A/D コンバータの正常動作を確認します。逐次比較型 A/D コンバータの使用方法は，「第 18 章逐次比較型 A/D コンバータ」を参照してください。

25.3.3.1 逐次比較型 A/D コンバータテストレジスタ（ADSFMOD）アドレス：0F972H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 ADSFMOD －－－－－－ ADT1 ADT0 R/W －－－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 ADSFMOD は，逐次比較型 A/D コンバータテスト機能を制御するレジスタ（SFR）です。ビットの説明

• ADT1～0（ビット 1～0） ADT1～0 は，逐次比較型 A/D コンバータテスト時のアナログ入力電圧を選択するビットです。

ADT1 ADT0 説明

0 0 逐次比較型 A/D コンバータテスト機能未使用（初期値） 0 1 逐次比較型 A/D コンバータテスト機能使用，AIN=VDD 1 0 逐次比較型 A/D コンバータテスト機能使用，AIN=VSS 1 1 逐次比較型 A/D コンバータテスト機能使用，AIN=VDDL

（VDDL：内部レギュレータ電圧）逐次比較型 A/D コンバータが正常に動作しているかは以下の手順で確認できます。変換対象のアナログ入力チャネルを AIN0 とした場合， ① AIN0 の A/D 変換を行う。（変換結果 1） ② ADSFMOD レジスタを ADT1，ADT0 =”01”（AIN=VDD）に設定し，A/D 変換を行う。（フルスケール変換） ③ AIN0 の A/D 変換を行う。（変換結果 2） ④ ADSFMOD レジスタを ADT1，ADT0 =”10”（AIN=VSS）に設定し，A/D 変換を行う。（ゼロスケール変換） ⑤ AIN0 端子の A/D 変換を行う。（変換結果 3） ⑥ ADSFMOD レジスタを ADT1，ADT0 =”11”（AIN=VDDL）に設定し，A/D 変換を行う。 ⑦ AIN0 端子の A/D 変換を行う。（変換結果 4） ⑧ 変換結果 1＝変換結果 2＝変換結果 3＝変換結果 4 であることを確認する。以上の手順で，逐次比較型 A/D コンバータの動作とアナログスイッチが正常に接続されていることを確認できます。


FJUL620Q130 25－7

25.3.4 RAM パリティエラーリセット機能本機能は，RAM のデータに対してパリティチェックを行う機能です。 RAM に対してデータを書き込む時に自動的にパリティビットが付加され，読み出す時にそのパリティのチェックが行わ

れます。また，パリティエラー発生時にリセットを発生させることも可能です。パリティエラーによるリセットの発生は安全

機能リセットステータスレジスタ（SRSTAT）により確認することができます。安全機能リセットステータスレジスタに関しては，「第 3 章リセット機能」を参照してください。

25.3.4.1 RAM パリティエラーリセットレジスタアドレス：0F973H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 RASFMOD PERF －－－－－－ PEREN R/W R －－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 RASFMOD は，RAM パリティエラーリセット機能を制御する特殊機能レジスタ（SFR）です。ビットの説明

• PEREN（ビット 0） PEREN は RAM パリティエラーによるリセット機能の許可／禁止を設定するビットです。

PEREN 説明

0 RAM パリティエラーリセット機能禁止（初期値） 1 RAM パリティエラーリセット機能許可

• PERF（ビット 7）

PERF は RAM パリティエラーが発生したことを確認するビットです。

PERF 説明 0 RAM パリティエラー未発生（初期値） 1 RAM パリティエラー発生


FJUL620Q130 25－8

25.3.5 不正メモリアクセスリセット機能本機能は CPU のプログラムカウンタ（PC）を監視し，不正なプログラム空間へアクセスした場合にリセットを発生させる機

能です。この機能は SFR でオフすることができません。不正メモリアクセスによるリセットフラグは，安全機能リセットステータスレジスタ（SRSTAT）により確認することができます。

安全機能リセットステータスレジスタ（SRSTAT）に関しては，「第 3 章リセット機能」を参照してください。＜不正なプログラム空間＞ ML620Q131/ML620Q134 ： 0:1FE0H～15：0FFFFH ML620Q132/ML620Q135 ： 0:3FE0H～15：0FFFFH ML620Q133/ML620Q136 ： 0:5FE0H～15：0FFFFH 【注意】オンチップデバッグモード時は不正メモリアクセスリセット機能は無効になります。


FJUL620Q130 25－9

25.3.6 クロック周波数検出機能本機能は，タイマを用いて低速クロック（RC 発振クロック）と高速クロック（PLL 発振＠高速 RC 発振モード，高速水晶発

振モード，PLL 発振＠高速水晶発振モード）の周波数を測定することで，正常に発振しているか検出する機能です。図 25-1 に低速クロック（RC 発振クロック）の発振周波数測定例を示します。図 25-2 に高速クロック（PLL 発振クロック）の発振周波数測定例を示します。

図 25-1 低速クロック（RC 発振クロック）の発振周波数測定タイミングチャート

① TMICON0 レジスタの TIFM16 ビットに"1"をセットしタイマ IJ を 16 ビットタイマモードに設定し，TICS2～0 ビ

ットに"001"をセットしタイマ IJ クロックを OSCLK に設定。TMICON2 レジスタの TIOST ビットに"1"をセットし

タイマ IJ をワンショットモードに設定。 ② TMJDレジスタに"3Eh"，TMIDレジスタに"9Ah"をセットすることによりタイマ IJの動作期間を約 1msに設定。 ③ TMKCON0レジスタのTKFM16ビットに"1"をセットしタイマKLを 16ビットタイマモードに設定し，TKCS2～0

ビットに"000"をセットしタイマKLクロックをLSCLKに設定。TMKCON2レジスタの TKOST ビットに"0"をセッ

トしタイマ KL を連続モードに設定，TKTRM1～0 ビットに"10"をセットし立ち上がりエッジスタート／立ち下が

りストップに設定，TKST1～0 ビットに"11"をセットし外部入力によるカウンタ動作をカウントスタート／ストップ

に設定。TMKCON1 レジスタの TKTGEN を"1"にセットし外部トリガによるカウント開始，停止を許可。 ④ TMICON1 レジスタの TIRUN ビットに"1"をセットしタイマ IJ をスタート。 ⑤ タイマ KL 停止後のタイマ KL カウンタの値より LSCLK の周波数を算出することが可能。

3E9A TMJD/TMID

TISTAT

TICK

TIRUN

3E9A

TMJC/TMIC 0001 0000 0002 0000 0003 0004 3E9A 3E99 3E98 0005 3E97

約 1ms 62.5ns

TKCK

TKRUN

TKSTAT

FFFF TMLD/TMKD FFFF

TMLC/TMKC 0001 0000 0002 N-1 N-2 N-3 N


FJUL620Q130 25－10

図 25-2 高速クロック（PLL 発振クロック）の発振周波数測定タイミングチャート

① TMICON0 レジスタの TIFM16 ビットに"1"をセットしタイマ IJ を 16 ビットタイマモードに設定し，TICS2～0 ビ

ットに"000"をセットしタイマ IJ クロックを LSCLK に設定。TMICON2 レジスタの TIOST ビットに"1"をセットしタ

イマ IJ をワンショットモードに設定。 ② TMJD レジスタに"00h"，TMID レジスタに"0Fh"をセットすることによりタイマ IJ の動作期間を約 500us に設

定。 ③ TMKCON0レジスタのTKFM16ビットに"1"をセットしタイマKLを 16ビットタイマモードに設定し，TKCS2～0

ビットに"001"をセットしタイマ KL クロックを OSCLK に設定。TMKCON2 レジスタの TKOST ビットに"0"をセ

ットしタイマ KL を連続モードに設定，TKTRM1～0 ビットに"10"をセットし立ち上がりエッジスタート／立ち下

がりストップに設定，TKST1～0 ビットに"11"をセットし外部入力によるカウンタ動作をカウントスタート／ストッ

プに設定。TMKCON1 レジスタの TKTGEN を"1"にセットし外部トリガによるカウント開始，停止を許可。 ④ TMICON1 レジスタの TIRUN ビットに"1"をセットしタイマ IJ をスタート。 ⑤ タイマ KL 停止後のタイマ KL カウンタの値より OSCLK の周波数を算出することが可能。

000F TMJD/TMID

TISTAT

TICK

TIRUN

000F

TMJC/TMIC 0001 0000

約 500us 30.5us

TKCK

TKRUN

TKSTAT

FFFF TMLD/TMKD FFFF

TMLC/TMKC 0000

0002 000E 000F 000D 0000

0001

0003

0004

0002

N

N-1

N-2

N-3

N-4

N-5

第 26 章デューティ測定回路

ML620Q131/2/3/4/5/6 ユーザーズマニュアル第 26 章デューティ測定回路

FJUL620Q130 26－1

26. デューティ測定回路

26.1 概要

本 LSI は，デューティ測定回路を 1 チャネル内蔵しています。デューティ測定回路は，入力された PWM 信号のデューティ比を計測します。デューティ測定回路は，ブロックコントロールレジスタ（BLKCON7）の DDME ビットが“0”の場合のみ動作します。

DDME ビットが“1”の場合にはデューティ測定回路の各機能はリセット状態となります。ブロックコントロールレジスタについては「第 4 章 MCU 制御機能」を参照してください。

26.1.1 特長入力 PWM 信号周波数 2KHz～64KHz 分解能 10 ビットデューティ測定中に測定結果更新として，64μs，0.51ms，1.09ms，2.18ms 周期にデューティ測定割込み

（DMEINT）を発生します。


FJUL620Q130 26－2

26.1.2 構成

図 26 - 1 にデューティ測定回路の構成を示します。

DMEACT ：デューティ測定回路コントロールレジスタ DMEDOUTL ：デューティ測定回路測定結果 L DMEDOUTH ：デューティ測定回路測定結果 H

図 26-1 デューティ測定回路の構成

DMEACT SYSTEMCLK 制御回路

DMEINT

入力 PWM 信号 PB0/DUTI

デジタルフィルタ

PB7/DUTI

DMEDOUTL DMEDOUTH

PWMCLK デューティ測定クロック


FJUL620Q130 26－3

26.1.3 端子一覧


PB0/DUTI I/O PWM 波形入力デューティ測定入力端子：PB0 の 1 次機能として使用します。

PB7/DUTI I/O PWM 波形入力デューティ測定入力端子：PB7 の 1 次機能として使用します。


FJUL620Q130 26－4




0F980H デューティ測定コントロールレジスタ DMEACT － R/W 8 06H 0F982H デューティ測定結果レジスタ L DMEDOUTL

DMEDOUT R 8/16 00H

0F983H デューティ測定結果レジスタ H DMEDOUTH R 8 00H


FJUL620Q130 26－5

26.2.2 デューティ測定コントロールレジスタ（DMEACT）アドレス：0F980H アクセス：R/W アクセスサイズ：8 ビット初期値：06H

7 6 5 4 3 2 1 0 DMEACT DMEOK －－－ DSEL DUT1 DUT0 DMEEN

R/W R －－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 1 1 0

DMEACT は，デューティ測定回路を制御する特殊機能レジスタ（SFR）です。ビットの説明

• DMEEN（ビット 0） DMEEN は，デューティ測定回路の測定停止／開始を制御するビットです。

DMEEN 説明

0 デューティ測定停止（初期値） 1 デューティ測定開始

• DUT1，DUT0（ビット 2，ビット 1）

DUT1，DUT0 は，デューティ測定回路割込み発生周期を選択するビットです。本ビットで，割込み発

生周期として，64μs，0.51ms，1.09ms，2.18ms が選択できます。

DUT1 DUT0 説明 0 0 64μs 0 1 0.51ms 1 0 1.09ms 1 1 2.18ms（初期値）

• DSEL（ビット 3）

DSEL は，デューティ測定を行う PWM 入力端子を選択するビットです。

DSEL 説明 0 PB0 端子を選択（初期値） 1 PB7 端子を選択

• DMEOK（ビット 7）

DMEOK は，デューティ測定回路の測定安定時間中／測定安定時間終了を示すビットです。

DMEOK 説明 0 デューティ測定安定時間中（初期値） 1 デューティ測定安定時間終了


FJUL620Q130 26－6

26.2.3 デューティ測定結果レジスタ（DMEDOUTL，DMEDOUTH）アドレス：0F982H アクセス：R アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 DMEDOUTL DOUT7 DOUT6 DOUT5 DOUT4 DOUT3 DOUT2 DOUT1 DOUT0

R/W R R R R R R R R

初期値 0 0 0 0 0 0 0 0

アドレス：0F983H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 DMEDOUTH －－－－－－ DOUT9 DOUT8

R/W －－－－－－ R R

初期値 0 0 0 0 0 0 0 0

DMEDOUTH，DMEDOUTL は，デューティ測定結果を格納する特殊機能レジスタ（SFR）です。ビットの説明 • DOUT7～DOUT0（ビット 7～0）

デューティ測定結果（10 ビット）のビット 7 からビット 0 を格納します。 • DOUT9～DOUT8（ビット 1～0）

デューティ測定結果（10 ビット）のビット 9 からビット 8 を格納します。


FJUL620Q130 26－7

26.3 動作説明

26.3.1 デューティ測定動作以下の手順でデューティ測定を行います。 1. デューティ測定の前に，高速クロック発生回路のモードを PLL 発振＠高速 RC 発振モード，もしくは PLL 発振＠高

速水晶発振モードに設定します。 2. 高速クロックが発振開始し，発振安定を待ちます。 3. デューティ測定コントロールレジスタ（DMEACT）の DSEL を設定し，PWM 入力ポートを選択します。 4. デューティ測定コントロールレジスタ（DMEACT）の DUT1，0 を設定し，割込み発生周期を選択します。 5. デューティ測定コントロールレジスタ（DMEACT）のDMEENビットを“1”にすると，デューティ測定回路が動作状態と

なり，デューティ測定動作を開始します。 6. デューティ測定開始から約 2.24msec 後に，デューティ測定コントロールレジスタ（DMECT）の DMEOK が“1”になり

ます。DMEOK が“1”になると，正常なデューティ測定結果が得られます。 7. DMEOK の“1”を確認後，デューティ測定結果（DMEDOUTH，L）の値を読み出します。 8. デューティ測定コントロールレジスタ（DMEACT）の DMEEN ビットを“0”にすると，デューティ測定回路が停止状態

なり，デューティ測定を終了します。

DMEEN

DMEOK安定時間約2.24ms

DMEINT

入力PWM

2k～64kHz

未確定DMEDOUTH/L

デューティ測定結果随時更新

未確定

割込み発生周期*1

*1 割込み発生周期は，測定コントロールレジスタ（DMEACT）の DUT1，0 で設定します。

図 26-2 デューティ測定動作タイミング

デューティ測定結果（DMEDOUTL，H）の値とデューティ比の関係を以下に示します。

DOUT９～0（Dec） H 区間 L 区間 0 0.000%～0.049% 99.952%～100.000% 1 0.050%～0.147% 99.854%～99.951%

…

…

…

511 49.903%～50.000% 50.001%～50.098% 512 50.000%～50.098% 49.903%～50.000%

…

…

…

1022 99.044%～99.141% 0.050%～0.147% 1023 99.952%～100.000% 0.000%～0.049%

入力 PWM 波形

H 区間 L 区間

付録

ML620Q131/2/3/4/5/6 ユーザーズマニュアル付録 A レジスタ一覧

FJUL620Q130 付 A－1

付録 A レジスタ一覧


0F000H データセグメントレジスタ DSR － R/W 8 00H 0F002H 周波数コントロールレジスタ 0 FCON0

FCON R/W 8/16 0C0H

0F003H 周波数コントロールレジスタ 1 FCON1 R/W 8 00H 0F005H 周波数コントロールレジスタ 3 FCON3 － R/W 8 00H 0F008H ストップコードアクセプタ STPACP － W 8 00H 0F009H スタンバイコントロールレジスタ SBYCON － W 8 00H 0F00AH 周波数ステータスレジスタ FSTAT － R 8 00H 0F00CH リセットステータスレジスタ RSTAT － R/W 8 不定 0F00DH 安全機能リセットステータスレジスタ SRSTAT － R/W 8 不定 0F00EH ウォッチドッグタイマコントロールレジスタ WDTCON － R/W 8 00H 0F00FH ウォッチドッグタイマモードレジスタ WDTMOD － R/W 8 02H 0F010H 割込み許可レジスタ 0 IE0 － R/W 8 00H 0F011H 割込み許可レジスタ 1 IE1 － R/W 8 00H 0F012H 割込み許可レジスタ 2 IE2 － R/W 8 00H 0F013H 割込み許可レジスタ 3 IE3 － R/W 8 00H 0F014H 割込み許可レジスタ 4 IE4 － R/W 8 00H 0F015H 割込み許可レジスタ 5 IE5 － R/W 8 00H 0F016H 割込み許可レジスタ 6 IE6 － R/W 8 00H 0F017H 割込み許可レジスタ 7 IE7 － R/W 8 00H 0F018H 割込み要求レジスタ 0 IRQ0 － R/W 8 00H 0F019H 割込み要求レジスタ 1 IRQ1 － R/W 8 00H 0F01AH 割込み要求レジスタ 2 IRQ2 － R/W 8 00H 0F01BH 割込み要求レジスタ 3 IRQ3 － R/W 8 00H 0F01CH 割込み要求レジスタ 4 IRQ4 － R/W 8 00H 0F01DH 割込み要求レジスタ 5 IRQ5 － R/W 8 00H 0F01EH 割込み要求レジスタ 6 IRQ6 － R/W 8 00H 0F01FH 割込み要求レジスタ 7 IRQ7 － R/W 8 00H 0F020H 割込みレベル制御イネーブルレジスタ ILENL

ILEN R/W 8/16 00H

0F021H 予約レジスタ－－－ 00H 0F022H 現割込み要求レベルレジスタ CILL

CIL R/W 8/16 00H

0F023H 予約レジスタ－－－ 00H 0F024H 予約レジスタ－－－－ 00H 0F025H 割込みレベル制御レジスタ 01 ILC01 － R/W 8 00H 0F026H 割込みレベル制御レジスタ 10 ILC10

ILC1W R/W 8/16 00H


ILC2W R/W 8/16 00H

0F029H 割込みレベル制御レジスタ 21 ILC21 R/W 8 00H 0F02AH 割込みレベル制御レジスタ 30 ILC30

ILC3W R/W 8/16 00H

0F02BH 予約レジスタ－－－ 00H 0F02CH 割込みレベル制御レジスタ 40 ILC40

ILC4W R/W 8/16 00H

0F02DH 割込みレベル制御レジスタ 41 ILC41 R/W 8 00H 0F02EH 予約レジスタ－－－－ 00H 0F02FH 割込みレベル制御レジスタ 51 ILC51 － R/W 8 00H 0F030H 割込みレベル制御レジスタ 60 ILC60

ILC6W R/W 8/16 00H


ILC7W R/W 8/16 00H

0F033H 予約レジスタ－－－ 00H




0F038H ポート AB 割込みコントロールレジスタ 0 PABICON0 － R/W 8 00H 0F039H ポート AB 割込みコントロールレジスタ 1 PABICON1 － R/W 8 00H 0F03AH ポート AB 割込みコントロールレジスタ 2 PABICON2 － R/W 8 00H 0F060H 低速側タイムベースカウンタレジスタ LTBR － R/W 8 00H

0F062H 低速側タイムベースカウンタ周波数補正レジス

タ L LTBADJL

LTBADJ R/W 8/16 00H

0F063H 低速側タイムベースカウンタ周波数補正レジス

タ H LTBADJH R/W 8 00H

0F064H 低速側タイムベースカウンタ割込み選択レジス

タ L LTBINTL

LTBINT R/W 8/16 30H

0F065H 低速側タイムベースカウンタ割込み選択レジス

タ H LTBINTH R/W 8 06H

0F068H ブロックコントロールレジスタ 0 BLKCON0 － R/W 8 00H 0F069H ブロックコントロールレジスタ 1 BLKCON1 － R/W 8 00H 0F06AH ブロックコントロールレジスタ 2 BLKCON2 － R/W 8 00H 0F06BH ブロックコントロールレジスタ 3 BLKCON3 － R/W 8 00H 0F06CH ブロックコントロールレジスタ 4 BLKCON4 － R/W 8 00H 0F06FH ブロックコントロールレジスタ 7 BLKCON7 － R/W 8 00H 0F0D8H 電圧レベル検出回路コントロールレジスタ 0 VLSCON0

VLSCON R/W 8/16 00H

0F0D9H 電圧レベル検出回路コントロールレジスタ 1 VLSCON1 R/W 8 00H 0F0DAH 電圧レベル検出回路モードレジスタ VLSMOD － R/W 8 00H 0F0E0H フラッシュアドレスレジスタ L FLASHAL

FLASHA R/W 8/16 00H

0F0E1H フラッシュアドレスレジスタ H FLASHAH R/W 8 00H 0F0E2H フラッシュデータレジスタ L FLASHDL

FLASHD R/W 8/16 00H

0F0E3H フラッシュデータレジスタ H FLASHDH R/W 8 00H 0F0E4H フラッシュコントロールレジスタ FLASHCON － W 8 00H 0F0E6H フラッシュアクセプタ FLASHACP － W 8 00H 0F0E8H フラッシュセグメントレジスタ FLASHSEG － R/W 8 00H 0F0EAH フラッシュセルフレジスタ FLASHSLF － R/W 8 00H 0F250H ポート A データレジスタ PAD － R/W 8 不定 0F251H ポート A ディレクションレジスタ PADIR － R/W 8 04H 0F252H ポート A コントロールレジスタ 0 PACON0

PACON R/W 8/16 04H

0F253H ポート A コントロールレジスタ 1 PACON1 R/W 8 00H 0F254H ポート A モードレジスタ 0 PAMOD0

PAMOD R/W 8/16 00H

0F255H ポート A モードレジスタ 1 PAMOD1 R/W 8 00H 0F258H ポート B データレジスタ PBD － R/W 8 00H 0F259H ポート B ディレクションレジスタ PBDIR － R/W 8 00H 0F25AH ポート B コントロールレジスタ 0 PBCON0

PBCON R/W 8/16 00H

0F25BH ポート B コントロールレジスタ 1 PBCON1 R/W 8 00H 0F25CH ポート B モードレジスタ 0 PBMOD0

PBMOD R/W 8/16 00H

0F25DH ポート B モードレジスタ 1 PBMOD1 R/W 8 00H 0F350H タイマ 0 データレジスタ TM0D

TM01D R/W 8/16 0FFH

0F351H タイマ 1 データレジスタ TM1D R/W 8 0FFH 0F352H タイマ 0 カウンタレジスタ TM0C

TM01C R/W 8/16 00H

0F353H タイマ 1 カウンタレジスタ TM1C R/W 8 00H 0F354H タイマ 0 コントロールレジスタ 0 TM0CON0

TM0CON R/W 8/16 00H

0F355H タイマ 0 コントロールレジスタ 1 TM0CON1 R/W 8 00H 0F356H タイマ 0 コントロールレジスタ 2 TM0CON2

TM0CON23 R/W 8/16 00H

0F357H タイマ 0 コントロールレジスタ 3 TM0CON3 R/W 8 00H




0F35AH タイマ 1 コントロールレジスタ 0 TM1CON0 TM1CON

R/W 8/16 00H 0F35BH タイマ 1 コントロールレジスタ 1 TM1CON1 R/W 8 00H 0F35CH タイマ 1 コントロールレジスタ 2 TM1CON2

TM1CON23 R/W 8/16 00H

0F35DH タイマ 1 コントロールレジスタ 3 TM1CON3 R/W 8 00H 0F360H タイマ E データレジスタ TMED

TMEFD R/W 8/16 0FFH

0F361H タイマ F データレジスタ TMFD R/W 8 0FFH 0F362H タイマ E カウンタレジスタ TMEC

TMEFC R/W 8/16 00H

0F363H タイマ F カウンタレジスタ TMFC R/W 8 00H 0F364H タイマ E コントロールレジスタ 0 TMECON0

TMECON R/W 8/16 00H

0F365H タイマ E コントロールレジスタ 1 TMECON1 R/W 8 00H 0F366H タイマ E コントロールレジスタ 2 TMECON2

TMECON23 R/W 8/16 00H

0F367H タイマ E コントロールレジスタ 3 TMECON3 R/W 8 00H 0F36AH タイマ F コントロールレジスタ 0 TMFCON0

TMFCON R/W 8/16 00H

0F36BH タイマ F コントロールレジスタ 1 TMFCON1 R/W 8 00H 0F36CH タイマ F コントロールレジスタ 2 TMFCON2

TMFCON23 R/W 8/16 00H

0F36DH タイマ F コントロールレジスタ 3 TMFCON3 R/W 8 00H 0F370H タイマ G データレジスタ TMGD

TMGHD R/W 8/16 0FFH

0F371H タイマ H データレジスタ TMHD R/W 8 0FFH 0F372H タイマ G カウンタレジスタ TMGC

TMGHC R/W 8/16 00H

0F373H タイマ H カウンタレジスタ TMHC R/W 8 00H 0F374H タイマ G コントロールレジスタ 0 TMGCON0

TMGCON R/W 8/16 00H

0F375H タイマ G コントロールレジスタ 1 TMGCON1 R/W 8 00H 0F376H タイマ G コントロールレジスタ 2 TMGCON2

TMGCON23 R/W 8/16 00H

0F377H タイマ G コントロールレジスタ 3 TMGCON3 R/W 8 00H 0F37AH タイマ H コントロールレジスタ 0 TMHCON0

TMHCON R/W 8/16 00H

0F37BH タイマ H コントロールレジスタ 1 TMHCON1 R/W 8 00H 0F37CH タイマ H コントロールレジスタ 2 TMHCON2

TMHCON23 R/W 8/16 00H

0F37DH タイマ H コントロールレジスタ 3 TMHCON3 R/W 8 00H 0F380H タイマ I データレジスタ TMID

TMIJD R/W 8/16 0FFH

0F381H タイマ J データレジスタ TMJD R/W 8 0FFH 0F382H タイマ I カウンタレジスタ TMIC

TMIJC R/W 8/16 00H

0F383H タイマ J カウンタレジスタ TMJC R/W 8 00H 0F384H タイマ I コントロールレジスタ 0 TMICON0

TMICON R/W 8/16 00H

0F385H タイマ I コントロールレジスタ 1 TMICON1 R/W 8 00H 0F386H タイマ I コントロールレジスタ 2 TMICON2

TMICON23 R/W 8/16 00H

0F387H タイマ I コントロールレジスタ 3 TMICON3 R/W 8 00H 0F38AH タイマ J コントロールレジスタ 0 TMJCON0

TMJCON R/W 8/16 00H

0F38BH タイマ J コントロールレジスタ 1 TMJCON1 R/W 8 00H 0F38CH タイマ J コントロールレジスタ 2 TMJCON2

TMJCON23 R/W 8/16 00H

0F38DH タイマ J コントロールレジスタ 3 TMJCON3 R/W 8 00H 0F390H タイマ K データレジスタ TMKD

TMKLD R/W 8/16 0FFH

0F391H タイマ L データレジスタ TMLD R/W 8 0FFH 0F392H タイマ K カウンタレジスタ TMKC

TMKLC R/W 8/16 00H

0F393H タイマ L カウンタレジスタ TMLC R/W 8 00H 0F394H タイマ K コントロールレジスタ 0 TMKCON0

TMKCON R/W 8/16 00H

0F395H タイマ K コントロールレジスタ 1 TMKCON1 R/W 8 00H 0F396H タイマ K コントロールレジスタ 2 TMKCON2

TMKCON23 R/W 8/16 00H

0F397H タイマ K コントロールレジスタ 3 TMKCON3 R/W 8 00H 0F39AH タイマ L コントロールレジスタ 0 TMLCON0 TMLCON R/W 8/16 00H




0F39BH タイマ L コントロールレジスタ 1 TMLCON1 R/W 8 00H 0F39CH タイマ L コントロールレジスタ 2 TMLCON2

TMLCON23 R/W 8/16 00H

0F39DH タイマ L コントロールレジスタ 3 TMLCON3 R/W 8 00H 0F700H シリアルポート送受信バッファ L SIO0BUFL － R/W 8 00H 0F701H シリアルポート送受信バッファ H SIO0BUFH － R/W 8 00H 0F702H シリアルポートコントロールレジスタ SIO0CON － R/W 8 00H 0F703H シリアルポートステータスレジスタ SIO0ST － R/W 8 0A0H 0F704H シリアルポートモードレジスタ 0 SIO0MOD0

SIO0MOD R/W 8/16 00H

0F705H シリアルポートモードレジスタ 1 SIO0MOD1 R/W 8 00H 0F710H UART0 送受信バッファ UA0BUF － R/W 8 00H 0F711H UART0 コントロールレジスタ UA0CON － R/W 8 00H 0F712H UART0 モードレジスタ 0 UA0MOD0

UA0MOD R/W 8/16 00H

0F713H UART0 モードレジスタ 1 UA0MOD1 R/W 8 00H 0F714H UART0 ボーレートレジスタ L UA0BRTL


0F715H UART0 ボーレートレジスタ H UA0BRTH R/W 8 0FH 0F716H UART0 ステータスレジスタ UA0STAT － R/W 8 00H 0F718H UART1 送受信バッファ UA1BUF － R/W 8 00H 0F719H UART1 コントロールレジスタ UA1CON － R/W 8 00H 0F71AH UART1 モードレジスタ 0 UA1MOD0

UA1MOD R/W 8/16 00H

0F71BH UART1 モードレジスタ 1 UA1MOD1 R/W 8 00H 0F71CH UART1 ボーレートレジスタ L UA1BRTL


0F71DH UART1 ボーレートレジスタ H UA1BRTH R/W 8 0FH 0F71EH UART1 ステータスレジスタ UA1STAT － R/W 8 00H 0F740H I2C バス 0 受信データレジスタ I2C0RD － R 8 00H 0F741H 予約レジスタ－－－－ 00H 0F742H I2C バス 0 スレーブアドレスレジスタ I2C0SA － R/W 8 00H 0F743H 予約レジスタ－－－－ 00H 0F744H I2C バス 0 送信データレジスタ I2C0TD － R/W 8 00H 0F745H 予約レジスタ－－－－ 00H 0F746H I2C バス 0 コントロールレジスタ 0 I2C0CON0




0F749H I2C バス 0 モードレジスタ H I2C0MODH R/W 8 02H 0F74AH I2C バス 0 ステータスレジスタ I2C0STAL

I2C0STA R 8/16 00H

0F74BH 予約レジスタ－－－ 00H 0F760H I2C バス 1 受信データレジスタ I2C1RD － R 8 00H 0F761H 予約レジスタ－－－－ 00H 0F762H I2C バス 1 スレーブアドレスレジスタ I2C1SA － R/W 8 00H 0F763H 予約レジスタ－－－－ 00H 0F764H I2C バス 1 送信データレジスタ I2C1TD － R/W 8 00H 0F765H 予約レジスタ－－－－ 00H 0F766H I2C バス 1 コントロールレジスタ 0 I2C1CON0




0F769H 予約レジスタ－－－ 00H 0F76AH I2C バス 1 ステータスレジスタ I2C1STAL

I2C1STA R 8/16 00H

0F76BH 予約レジスタ－－－ 00H 0F8D0H SA-ADC リザルトレジスタ 0L SADR0L

SADR0 R 8/16 00H

0F8D1H SA-ADC リザルトレジスタ 0H SADR0H R 8 00H




0F8F0H SA-ADC コントロールレジスタ 0 SADCON0 SADCON

R/W 8/16 00H 0F8F1H SA-ADC コントロールレジスタ 1 SADCON1 R/W 8 00H 0F8F2H SA-ADC モードレジスタ 0 SADMOD0 － R/W 8 00H 0F910H PWMC 周期レジスタ L PWCPL

PWCP R/W 8/16 0FFH

0F911H PWMC 周期レジスタ H PWCPH R/W 8 0FFH 0F912H PWMC デューティレジスタ L PWCDL

PWCD R/W 8/16 00H

0F913H PWMC デューティレジスタ H PWCDH R/W 8 00H 0F914H PWMC カウンタレジスタ L PWCCL

PWCC R/W 8/16 00H

0F915H PWMC カウンタレジスタ H PWCCH R/W 8 00H 0F916H PWMC コントロールレジスタ 0 PWCCON0

PWCCON R/W 8/16 00H

0F917H PWMC コントロールレジスタ 1 PWCCON1 R/W 8 00H 0F918H PWMC コントロールレジスタ 2 PWCCON2

PWCCON23 R/W 8/16 00H

0F919H PWMC コントロールレジスタ 3 PWCCON3 R/W 8 00H 0F91AH PWMC ウェイトレジスタ PWCWAIT － R/W 8 00H 0F91BH PWMC 分周レジスタ PWCDIV － R/W 8 00H 0F950H コンパレータ 0 コントロールレジスタ 0 CMP0CON0 － R/W 8 00H 0F951H コンパレータ 0 コントロールレジスタ 1 CMP0CON1 － R/W 8 00H 0F952H コンパレータ 0 コントロールレジスタ 2 CMP0CON2 － R/W 8 08H 0F954H コンパレータ 1 コントロールレジスタ 0 CMP1CON0 － R/W 8 00H 0F955H コンパレータ 1 コントロールレジスタ 1 CMP1CON1 － R/W 8 00H 0F956H コンパレータ 1 コントロールレジスタ 2 CMP1CON2 － R/W 8 08H 0F960H モータコントロールレジスタ 0 MOTCON0

MOTCON R/W 8/16 00H

0F961H モータコントロールレジスタ 1 MOTCON1 R/W 8 00H 0F970H RAM ガード機能設定レジスタ RAMGD － R/W 8 00H 0F971H SFR ガード機能設定レジスタ SFRGD － R/W 8 00H 0F972H AD テスト機能設定レジスタ ADSFMOD － R/W 8 00H 0F973H RAM パリティ機能設定レジスタ RASFMOD － R/W 8 00H 0F980H デューティ測定コントロールレジスタ DMEACT － R/W 8 06H 0F982H デューティ測定結果レジスタ L DMEDOUTL

DMEDOUT R 8/16 00H

0F983H デューティ測定結果レジスタ H DMEDOUTH R 8 00H 0F990H タイマ KL データバッファ 0L TKLBUF0L


0F991H タイマ KL データバッファ 0H TKLBUF0H R/W 8 00H 0F992H タイマ KL データバッファ 1L TKLBUF1L


0F993H タイマ KL データバッファ 1H TKLBUF1H R/W 8 00H 0F994H PWMC 周期バッファ L PWPBUFL

PWPBUF R/W 8/16 00H

0F995H PWMC 周期バッファ H PWPBUFH R/W 8 00H 0F996H PWMC デューティバッファ 0L PWDBUF0L


0F997H PWMC デューティバッファ 0H PWDBUF0H R/W 8 00H 0F998H PWMC デューティバッファ 1L PWDBUF1L


0F999H PWMC デューティバッファ 1H PWDBUF1H R/W 8 00H 0F99AH PWMC デューティバッファ 2L PWDBUF2L


0F99BH PWMC デューティバッファ 2H PWDBUF2H R/W 8 00H 0F99CH PWMC デューティバッファ 3L PWDBUF3L


0F99DH PWMC デューティバッファ 3H PWDBUF3H R/W 8 00H 0F99EH PWMC デューティバッファ 4L PWDBUF4L


0F99FH PWMC デューティバッファ 4H PWDBUF4H R/W 8 00H

ML620Q131/2/3/4/5/6 ユーザーズマニュアル付録 B パッケージ外形図

FJUL620Q130 付 B－1

付録 B パッケージ外形図

ML620Q131/ML620Q132/ML620Q133 パッケージ外形図（SSOP16）

図 B-1 SSOP16 パッケージ外形図

表面実装型パッケージ実装上のご注意表面実装型パッケージは，リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケー

ジです。したがって，リフロー実装の実施を検討される際には，その製品名，パッケージ名，ピン数，パッケージコードおよび希

望されている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わせくださ

い。



ML620Q131/ML620Q132/ML620Q133 パッケージ外形図（WQFN16）

図 B-2 WQFN16 パッケージ外形図

表面実装型パッケージ実装上のご注意表面実装型パッケージは，リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッ

ケージです。したがって，リフロー実装の実施を検討される際には，その製品名，パッケージ名，ピン数，パッケージコードおよ

び希望されている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わ

せください。



ML620Q134/ML620Q135/ML620Q136 パッケージ外形図（TSSOP20）

図 B-3 TSSOP20 パッケージ外形図

表面実装型パッケージ実装上のご注意表面実装型パッケージは，リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッ

ケージです。したがって，リフロー実装の実施を検討される際には，その製品名，パッケージ名，ピン数，パッケージコードおよ

び希望されている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わ

せください。

ML620Q131/2/3/4/5/6 ユーザーズマニュアル付録 C 電気的特性

FJUL620Q130 付 C－1

付録 C 電気的特性

● 絶対最大定格（VSS=0V）

項目記号条件定格値単位電源電圧 1 VDD Ta=25℃ -0.3～+6.5 V 電源電圧 2 VDDL Ta=25℃ -0.3～+2.0 V 入力電圧 VIN Ta=25℃ -0.3～VDD+0.3 V 出力電圧 VOUT Ta=25℃ -0.3～VDD+0.3 V 出力電流 1

（PA0～PA1）（PA3～PA6）* （PB0～PB7）

IOUT1 Ta=25℃ -12～+11 mA

出力電流 2 （PA0）（PB7）

IOUT2 Ta=25℃，

Nch オープンドレイン出力選択時 -12～+20 mA

許容損失 PD Ta=25℃ 1 W 保存温度 TSTG ― -55～+150 ℃

*：ML620Q131/ ML620Q132/ ML620Q133 では使用できません。

● 推奨動作条件（VSS=0V）

項目記号条件範囲単位動作温度 TOP ― -40～+105 ℃ 動作電圧 VDD ― 1.6～5.5 V

動作周波数（CPU） fOP VDD=1.6～5.5V 30k～32.768k

Hz VDD=1.8～5.5V 30k～16M

高速水晶発振周波数 fXTH VDD=1.8～5.5V 4.0M Hz

高速水晶発振外付け容量 CDH NX8045GE（日本電波工業株式会社）

使用時 16 pF

CGH 16 pF VDD 端子外付け容量 CV ― 2.2±30% 以上 μF VDDL 端子外付け容量 CL ― 2.2±30% μF



● フラッシュ・メモリ動作条件

（VSS= 0V）項目記号条件範囲単位

動作温度 TOP データ領域：書き込み／消去時 -40～+105

℃ プログラム領域：書き込み／消去時 0～+40

動作電圧 VDD 書き込み／消去時 1.6～5.5 V

書き換え回数*1 CEPD データ領域（1,024B x 2） 10,000

回 CEPP プログラム領域 100

消去単位

― チップ消去プログラム，データの

全領域 ―

― ブロック消去プログラム領域 4

KB データ領域 2

― セクタ消去 1 KB

消去時間（最大） ― チップ消去

ブロック消去セクタ消去

100 ms

書き込み単位 ― ― 1 ワード（2 バイト） ― 書き込み時間（最大） ― 1 ワード（2 バイト） 40 μs

データ保持年数 YDR ― 15 年 *1：消去 1 回と消去後の書き込み 1 回が書き換え回数 1 回です。ただし消去を中断した場合も 1 回としてカウントします。

● 直流特性（消費電流）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）

項目記号条件規格値

単位測定回路 Min. Typ. Max.

消費電流 1 IDD1 CPU が STOP 状態

RC 発振停止 VDD=5.0V

Ta=-40～105℃ ― 1 22

μA

1

Ta=-40～85℃ ― 1 9

消費電流 2 IDD2

低速 RC 発振時 CPU が HALT 状態（LTBC，WDT 動作

*1）

高速発振停止 VDD=3.0V

Ta=-40～105℃ ― 3.5 26 μA

消費電流 3 IDD3 CPU が 32kHz 動作状態

*2

高速発振停止 VDD=3.0V

Ta=-40～105℃ ― 13 42 μA

消費電流 4 IDD4 CPU が 16MHz 動作状態*2

PLL 発振状態＠高速水晶発振， VDD=5.0V

Ta=-40～105℃ ― 4.5 5.5 mA

消費電流 5 IDD5 CPU が 16MHz 動作状態*2

PLL 発振状態＠高速 RC 発振， VDD=5.0V

Ta=-40～105℃ ― 4.5 5.5 mA

*1：LTBC，WDT 動作状態，BLKCON0~ BLKCON4， BLKCON7 の有効ビット全て“1”. *2：CPU 動作率 100%時



● 直流特性（VOHL，IOHL）

（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）



出力電圧 1 （PA0～PA1）（PA3～PA6）* （PB0～PB7）

VOH1 IOH1=-0.5mA

1 端子出力 VDD

-0.5 ― ―

V 2

VOL1 IOL1=+0.5mA

1 端子出力 ― ― 0.5

出力電圧 2 （PA0）（PB7）

VOL2 Nch オープン

ドレイン出力

選択時

IOL2=+10mA VDD≧5.0V 1 端子出力

― ― 0.5


― ― 0.5


― ― 0.4

IOL2=+2mA 2.0V＞VDD≧1.8V

1 端子出力 ― ―

0.2 ×VDD

出力リーク（PA0～PA1）（PA3～PA6）* （PB0～PB7）

IOOH VOH=VDD（ハイインピーダンス時） ― ― +1 µA 3

IOOL VOL=VSS（ハイインピーダンス時） -1 ― ―

*：ML620Q131/ML620Q132/ML620Q133 では使用できません。

● 直流特性（IIHL）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）



入力電流 1 （RESET_N）

IIH1 VIH1=VDD ― ― 1

µA 4

IIL1 VIL1=VSS -1 ― ― 入力電流 2

（TEST1_N） IIH2 VIH2=VDD ― ― 1 IIL2 VIL2=VSS -1500 -300 -20

入力電流 3 （PA0～PA1）（PA2/TEST0）（PA3～PA6）* （PB0～PB7）

IIH3 VIH3=VDD（プルダウン時） 2 30 250 IIL3 VIL3=VSS（プルアップ時） -250 -30 -2

IIH3Z VIH3=VDD（ハイインピーダンス時） ― ― 1

IIL3Z VIL3=VSS（ハイインピーダンス時） -1 ― ―




● 直流特性（VIHL）




入力電圧 1 （RESET_N）（TEST1_N）（PA0～PA1）（PA2/TEST0）（PA3～PA6）* （PB0～PB7）

VIH1 ― 0.7

×VDD ― VDD

V 5 VIL1 ― 0 ―

0.3 ×VDD

入力端子容量（RESET_N）（TEST1_N）（PA0～PA1）（PA2/TEST0）（PA3～PA6）* （PB0～PB7）

CIN f = 10kHz Ta = 25°C

― ― 10 pF ―




●直流特性（電圧レベル検出回路）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）

項目記号条件

規格値単位測定

回路 Min. Typ. Max.

電圧レベル検出回路 0（VLS0）

判定電圧 VVLS0

VLS03～VLS00 = 0H Rise 1.64 1.67 1.70

V 1

Fall 1.60 1.63 1.66

VLS03～VLS00 = 1H Rise 1.74 1.77 1.81 Fall 1.70 1.73 1.77









VLS03～VLS00 = AH Rise 2.96 3.02 3.08 Fall 2.90 2.96 3.02

VLS03～VLS00 = BH Rise 4.01 4.09 4.17 Fall 3.90 3.98 4.06

電圧レベル検出回路 1（VLS1）

判定電圧 VVLS1

VLS13～VLS10 = 0H 1.60 1.63 1.66 VLS13～VLS10 = 1H 1.70 1.73 1.77 VLS13～VLS10 = 2H 1.80 1.84 1.87 VLS13～VLS10 = 3H 1.90 1.94 1.98 VLS13～VLS10 = 4H 2.00 2.04 2.08 VLS13～VLS10 = 5H 2.40 2.45 2.50 VLS13～VLS10 = 6H 2.50 2.55 2.60 VLS13～VLS10 = 7H 2.60 2.65 2.70 VLS13～VLS10 = 8H 2.70 2.75 2.81 VLS13～VLS10 = 9H 2.80 2.86 2.91 VLS13～VLS10 = AH 2.90 2.96 3.02 VLS13～VLS10 = BH 3.90 3.98 4.06

● 直流特性（アナログコンパレータ）（特に指定のない場合は，VDD=1.8～5.5V，VSS=0V，Ta=-40～+105℃）



コンパレータ 0 コンパレータ 1

動作電圧 VDD ― 1.8 ― 5.5 V ―

コンパレータ 0 同相入力電圧範囲 VCMR VDD=1.8～5.5V 0.1 ―

VDD

-1.5 V

1

コンパレータ 0 ヒステリシス VHYSP

Ta=25℃，VDD=5.0V 10 20 30

mV

VDD=5.0V 5 20 35 コンパレータ 0 入力オフセット VCMOF Ta=25℃，VDD=5.0V ― ― 7

コンパレータ 0 コンパレータ 1 基準電圧誤差*1

VCMREF Ta=25℃

VDD=1.8～5.5V -25 ― 25

VDD=1.8～5.5V -50 ― 50 *1：コンパレータの入力オフセット電圧を含む



● 測定回路測定回路 1

測定回路 2

測定回路 3

A

VDD VSS CV ：2.2μF

CL ：2.2μF CGH：16pF CDH：16pF 4MHz 水晶振動子： NX8045GE （日本電波工業株式会社） CV

4MHz 水晶振動子

CGH

CDH

PB2/OSC0

PB3/OSC1

CL

VDDL

入力端子

V

VDD VSS

VIH

VIL

出力端子

（注1）指定の状態にする入力ロジック（注2）指定の出力端子について繰り返す

（注2）

（注1）

電流負荷

VDDL

入力端子

A

VDD VSS

VIH

VIL

出力端子

（注1）指定の状態にする入力ロジック（注2）指定の出力端子について繰り返す

（注2）

（注1）

VDDL



測定回路 4

測定回路 5

入力端子

VDD VSS

VIH

VIL

出力端子

（注1）指定の状態にする入力ロジック

（注1）

VDDL

入力端子

A

VDD VSS

出力端子

（注3）指定の入力端子について繰り返す

（注3）

VDDL



● 交流特性（発振回路）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）



低速 RC 発振周波数 fRCL

Ta=25℃ typ. -1%

32.768 typ. +1%

kHz

1

Ta=-40～85℃ typ. -2.5%

32.768 typ.

+2.5%

Ta=-40～105℃ typ. -3%

32.768 typ. +3%

PLL 発振周波数*1 fPLL

Ta=-20～85℃， VDD=1.8～5.5V

typ. -1%

32 typ. +1%

MHz Ta=-40～105℃，

VDD=1.8～5.5V typ.

-1.5% 32

typ. +1.5%

低速 RC 発振開始時間 TRCL ― ― ― 65 μs 高速 RC 発振開始時間 TRCH VDD=1.8～5.5V ― ― 5 μs 高速水晶発振開始時間*2 TXTH VDD=1.8～5.5V ― 2 20 ms

PLL 発振開始時間 TPLL VDD=1.8～5.5V ― ― 2 ms *1：4096 クロックの平均値。CPU クロックは最大 fPLL/2 になります。 *2：4MHz 水晶振動子 NX8045GE （日本電波工業株式会社）を使用。

● 交流特性（電源立ち上げ・リセットシーケンス）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）



リセット*1有効パルス幅 PRST ― 100 ― ―

μs 1

リセット*1ノイズ除去

パルス幅 PNRST ― ― ― 0.4

パワーオンリセット発生電源立ち上がり時間 TPOR ― ― ― 10 ms

*1：RESET_N 端子によるリセット

PRST

RESET_N

RESET_N 端子を使用する場合

VDD 0.9*VDD

VIL1

PRST

VIL1 VIL1

パワーオンリセットを使用する場合

VDD

TPOR

1.6V

0V



● 交流特性（外部割込み）



単位 Min. Typ. Max.

外部割込み無効期間 tNUL 割込み許可（MIE=1）

CPU は NOP 動作 2.5×

LSCLK ―

3.5× LSCLK

µs

tNUL

EXI0～EXI2，EXI4，EXI5

（立ち上がりエッジ割込み）


（立ち下がりエッジ割込み）


（両エッジ割込み）

tNUL

tNUL


FJUL620Q130 付 C－10

● 交流特性（同期式シリアルポート）（特に指定のない場合は，VDD=1.6～5.5V，VSS=0V，Ta=-40～+105℃）



SCLK 入力サイクル（スレーブモード）

tSCYC ― 500 ― ― ns

SCLK 出力サイクル（マスタモード）

tSCYC ― ― SCLK*1 ― s

SCLK 入力パルス幅（スレーブモード）

tSW ― 200 ― ― ns

SCLK 出力パルス幅（マスタモード）

tSW ― SCLK*1

×0.4 SCLK*1

×0.5 SCLK*1

×0.6 s

SOUT 出力遅延時間（スレーブモード）

tSD ― ― ― 360 ns

SOUT 出力遅延時間（マスタモード）

tSD ― ― ― 160 ns

SIN 入力セットアップ時間（スレーブモード）

tSS ― 80 ― ― ns

SIN 入力セットアップ時間（マスタモード）

tSS ― 180 ― ― ns

SIN 入力ホールド時間

tSH ― 80 ― ― ns

*1：シリアルポート 0 モードレジスタ（SIO0MOD1）の S0CK3～0 により選択されたクロック周期

tSD

SCLK0*

SIN0*

SOUT0*

*：ポートの 2 次機能を示す。

tSD

tSS tSH

tSW tSW

tSCYC


FJUL620Q130 付 C－11

● 交流特性（I2C バス・インタフェース：標準モード 100kbps）（特に指定のない場合は，VDD = 1.6～5.5V，VSS = 0V，Ta=-40～+105℃）



SCL クロック周波数 fSCL ― 0 ― 100 kHz SCL ホールド時間

（スタート／再スタートコンディション）

tHD:STA ― 4.0 ― ― µs

SCL”L”レベル時間 tLOW ― 4.7 ― ― µs SCL”H”レベル時間 tHIGH ― 4.0 ― ― µs

SCL セットアップ時間（再スタートコンディション）

tSU:STA ― 4.7 ― ― µs

SDA ホールド時間 tHD:DAT ― 0 ― ― µs SDA セットアップ時間 tSU:DAT ― 0.25 ― ― µs SDA セットアップ時間

（ストップコンディション） tSU:STO ― 4.0 ― ― µs

バスフリー時間 tBUF ― 4.7 ― ― µs

● 交流特性（I2C バス・インタフェース：ファーストモード 400kbps）（特に指定のない場合は，VDD = 1.6～5.5V，VSS = 0V，Ta=-40～+105℃）



SCL クロック周波数 fSCL ― 0 ― 400 kHz SCL ホールド時間

（スタート／再スタートコンディション）

tHD:STA ― 0.6 ― ― µs

SCL”L”レベル時間 tLOW ― 1.3 ― ― µs SCL”H”レベル時間 tHIGH ― 0.6 ― ― µs

SCL セットアップ時間（再スタートコンディション）

tSU:STA ― 0.6 ― ― µs

SDA ホールド時間 tHD:DAT ― 0 ― ― µs SDA セットアップ時間 tSU:DAT ― 0.1 ― ― µs SDA セットアップ時間

（ストップコンディション） tSU:STO ― 0.6 ― ― µs

バスフリー時間 tBUF ― 1.3 ― ― µs 【注意】 PA3，PA5，PB0，PB6のNchオープンドレインモードの電流駆動能力がPA0，PB7よりも低いため，PA5またはPB0を SCL，PA3 または PB6 を SDA に設定した場合はファーストモード（400kbps）は使用できません。詳細は，「付録 C 電気的特性」の VOL1 および VOL2 を参照してください。

SCL

SDA




tBUF tHD:STA tLOW tHIGH tSU:STA tHD:STA tSU:DAT tHD:DAT

tSU:STO


FJUL620Q130 付 C－12

● 逐次比較型 A/D コンバータの電気的特性（特に指定のない場合は，VDD = 1.8～5.5V，VSS = 0V，Ta=-40～+105℃）



分解能 n ― ― ― 10 bit

積分非直線性誤差 INL

2.7V ≤ VDD ≤ 5.5V −4 ― +4

LSB

2.2V ≤ VDD < 2.7V −6 ― +6 1.8V ≤ VDD < 2.2V

SACK*1=”1” −10 ― +10

微分非直線性誤差 DNL

2.7V ≤ VDD ≤ 5.5V −3 ― +3 2.2V ≤ VDD < 2.7V −5 ― +5 1.8V ≤ VDD < 2.2V

SACK*1=”1” −9 ― +9

ゼロスケール誤差 VOFF RI≦5kΩ −6 ― +6 フルスケール誤差 FSE RI≦5kΩ −6 ― +6 入力インピーダンス RI ― ― ― 5k Ω

A/D 動作電圧 VDD ― 1.8 ― 5.5 V

変換時間 tCONV SACK*1=”0” ― 13.67 ―

μs SACK*1=”1” ― 41.26 ―

*1：SA-ADC コントロールレジスタ 0 （SADCON0）のビット 1

【注意】・AIN7～AIN6 は ML620Q131/ML620Q132/ML620Q133 では使用できません。

A

VDD

VDDL

VSS

2.2μF

- RI≦5kΩ AIN0 ～

AIN7

0.1μF

+

2.2μF

アナログ入力

ML620Q131/2/3/4/5/6 ユーザーズマニュアル付録 D 応用回路例

FJUL620Q130 付 D－1

付録 D 応用回路例

【注意】ノイズ対策のため、VDDLと VSSの基板上配線については最短になるよう設計してください。

TEST1_N

VDD

CL

WP SCL SDA Vcc

Vss A0 A1 A2 I2C EEPROM

PB5 (Output)

PB7 /SCL

PA0 /SDA

CV

PA2/TEST0

VDDL VSS

5.0V

ML620Q131 ML620Q132 ML620Q133 ML620Q134 ML620Q135 ML620Q136

3.3VOUT VTref SCK

TEST Vss

uEASE インタフェース

PB2/OSC0

PB3/OSC1 4MHz 水晶振動子

CGH

CDH

RESET_N

PA0/AIN0 CAIN

AD 入力

CV ：2.2uF CL ：2.2uF CGH ：16pF CDH ：16pF CAIN ：0.1uF CR ：0.1uF CT ：0.01uF 4MHz 水晶振動子：NX8045GE （日本電波工業株式会社）

リセット IC ：BU4217（ローム株式会社製，Nch オープンドレイン出力）

リセット IC CR CT

ML620Q131/2/3/4/5/6 ユーザーズマニュアル付録 E チェックリスト

FJUL620Q130 付 E－1

付録 E チェックリスト

本チェックリストは，ソフトウェアプログラミング上の簡易ミスならびに MCU ハードウェア仕様の見落としや誤解を防

止するための注意点をマニュアルの各章毎にリストアップしています。プログラミング時や評価時の確認用としてお使

いください。第 1 章概要・未使用端子について [ ] すべての未使用端子処理についてご確認ください（ユーザーズマニュアルの 1.3.4 項を参照してください）。第 2 章 CPU とメモリ空間・プログラムコードサイズ [ ] 8,160 バイト（0:0000H～0:1FDFH）（ML620Q131/ML620Q134） [ ] 16,352 バイト（0:0000H～0:3FDFH）（ML620Q132/ML620Q135） [ ] 24,544 バイト（0:0000H～0:5FDFH）（ML620Q133/ML620Q136）・データメモリサイズ [ ] 10,208 バイト（0:0000H～0:1FDFH，7:0000H～7:07FFH）（ML620Q131/ML620Q134） [ ] 18,400 バイト（0:0000H～0:3FDFH，7:0000H～7:07FFH）（ML620Q132/ML620Q135） [ ] 26,592 バイト（0:0000H～0:5FDFH，7:0000H～7:07FFH）（ML620Q133/ML620Q136）・データ RAM サイズ [ ] 2,048 バイト（0:0E000H～0:0E7FFH）・未使用領域への対処 [ ] テスト領域 0:1FE0H～0:1FFFH にはデータ“0FFFFH”（BRK 命令コード）を埋めてください（ソースファイル上で

の記述の仕方は，スタートアップファイル ML62013*.asm（*：1,4）を参照してください）。（ML620Q131/ML620Q134） [ ] テスト領域 0:3FE0H～0:3FFFH にはデータ“0FFFFH”（BRK 命令コード）を埋めてください（ソースファイル上で

の記述の仕方は，スタートアップファイル ML62013*.asm（*：2,5）を参照してください）。（ML620Q132/ML620Q135） [ ] テスト領域 0:5FE0H～0:5FFFH にはデータ“0FFFFH”（BRK 命令コード）を埋めてください（ソースファイル上で

の記述の仕方は，スタートアップファイル ML62013*.asm（*：3,6）を参照してください）。（ML620Q133/ML620Q136） [ ] 未使用プログラム領域につきましては，フェイルセーフのためデータ“0FFFFH”（BRK 命令コード）を埋めてくださ

い。弊社工場における書き込みの際にはデータ“0FFFFH”を書き込みます。・RAM の初期化 [ ] RAM はリセットでは初期化されないため，ソフトウェアで初期化してください。第 3 章リセット [ ] 動作電圧範囲以下（1.6V 以下）でのリセット機能の動作は保証しません。リセット IC の使用を推奨します。・リセット有効パルス幅 [ ] 最小 100us（ユーザーズマニュアルの付録 C 電気的特性を参照してください）・BRK 命令リセット [ ] BRK 命令によるシステムリセットは，特殊機能レジスタ（SFR）を初期化しません。ソフトウェアにて初期化してくだ

さい（ユーザーズマニュアルの 3.3.1 項を参照してください）。



第 4 章 MCU 制御機能・STOP モード [ ] MIE フラグが“0”の時に，割込みの許可フラグと要求フラグが両方“1”となる条件ではストップコードアクセプタ

（STPACP）は許可状態にできません（ユーザーズマニュアルの 4.2.2.～4.2.3.項を参照してください）。 [ ] STP ビットを“1”にセットする命令の次には NOP 命令を 2 個置いてください（ユーザーズマニュアルの 4.3.3.項を

参照してください）。・HALT モード [ ] HLT ビットを“1”にセットする命令の次には NOP 命令を 2 個置いてください（ユーザーズマニュアルの 4.3.2.項を

参照してください）。・BLKCON レジスタ [ ] 使用する各周辺機能の動作はBLKCONレジスタで許可もしくは禁止してください（ユーザーズマニュアルの4.2.4.～4.2.9.項を参照してください）。 [ ] BLKCON レジスタの任意のフラグを“1”にセットすると該当する機能の全てのレジスタが初期化されます。第 5 章割込み・未使用割込みへの対処 [ ] フェイルセーフのため，すべての未使用割込みのベクタテーブルを定義してください。・ノンマスカブル割込み [ ] ウォッチドッグタイマ割込み（WDTINT）およびクロックバックアップ割込み（CKCINT）は，MIE フラグに依存しない

ノンマスカブル割込み（ユーザーズマニュアルの 5.2.10.項，5.3 項を参照してください）。第 6 章クロック発生回路・クロック初期値 [ ] 電源起動時やシステムリセット時は，32.768kHz 低速 RC 発振クロックが発振し，CPU へのシステムクロックとし

て供給されます。・高速クロック動作から低速クロック動作への切り替え [ ]STOP モードからの復帰後，高速クロックから低速クロックに切り替える際は，タイムベースカウンタの割込み要求

ビット（QLTBC0～2のいずれかでT128HZを選択）が“1”となることでLSCLKが発振していることを確認してください。・ポートの 2 次機能設定 [ ] クロックを出力させる場合，ポートを 2次機能として設定してください（ユーザーズマニュアルの 6.4 項を参照してく

ださい）。第 7 章 TBC（タイムベースカウンタ）・LTBC の読み出し方法 [ ] 低速側タイムベースカウンタ（LTBC）は，カウントアップ中の不確定データの読み出しを防止するため二度読み出

し，値が一致するまで読み出しを繰り返してください（ユーザーズマニュアルの 7.3.1 項を参照してください）。第 8 章タイマ・カウンタレジスタ読み出し方法 [ ] カウント動作中にタイマカウンタレジスタを読み出す場合の注意事項を確認してください（ユーザーズマニュアル

の 8.2.12～8.2.21 項を参照してください）。 [ ] 16 ビットタイマモードを使用する場合，制限事項があります。制限事項の内容と対策については，「8.4 タイマの

制限事項」を参照してください。



第 9 章ウォッチドッグタイマ・オーバフロー周期ウォッチドッグタイマを選択したオーバフロー周期内にクリアしてください。 [ ] 125ms， [ ] 500ms， [ ] 2s， [ ] 8s ・WDP [ ] WDTCON レジスタにデータを書き込む前に WDP の内容をチェックし，“5AH”を書き込むか，もしくは“0A5H”を

書き込むかを判断してください（ユーザーズマニュアルの 9.2.2.項を参照してください）。第 10 章 PWM ・使用端子 [ ] PA0 端子もしくは PB0 端子もしくは PB7 端子を使用・レジスタ読み出し方法 [ ] PWM 動作中に PWMn カウンタレジスタを読み出す場合の注意事項を確認してください（ユーザーズマニュアル

の 10.2.4 項を参照してください）。・ポートの 2 次機能，4 次機能設定 [ ] ポートを 2次機能もしくは 4次機能として設定してください（ユーザーズマニュアルの 10.4項を参照してください）。第 11 章同期式シリアルポート・使用端子 [ ] PB4（SIN0），PB5（SCK0）もしくは，PA1（SOUT0）端子または

PA4（SIN0），PA5（SCK0）もしくは，PA6（SOUT0）端子を使用（*）・ポートの 2 次機能，4 次機能設定 [ ] ポートを 2次機能もしくは 4次機能として設定してください（ユーザーズマニュアルの 11.4項を参照してください）。 * ：ML620Q131/ML620Q132/ML620Q133 では PA4（SIN0），PA5（SCK0），PA6（SOUT0）端子は使用できません。

詳細はユーザーズマニュアルの，1.3.2 項の端子一覧を参照してください。）第 12 章 UART ・使用端子 [ ] PB0（RXD0）端子もしくは PB5（RXD0）端子を使用 [ ] PA0（RXD1）端子もしくは PB6（RXD1）端子を使用 [ ] PB1（TXD0）端子もしくは PB4（TXD0）端子を使用 [ ] PB1（TXD1）端子，PB4（TXD1）端子もしくは PB7（TXD1）端子を使用 [ ] UA0MOD0 レジスタの U0RSEL0，U0RSEL1 ビットで PB0 もしくは PB5 を選択してください。 [ ] UA1MOD0 レジスタの U1RSEL0，U1RSEL1 ビットで PA0 もしくは PB6 を選択してください。・ポートの 2 次機能，3 次機能設定 [ ] ポートを 2 次機能，3 次機能として設定してください（ユーザーズマニュアルの 12.4 項を参照してください）。第 13 章 I2C バス・インタフェース（マスタ）・使用端子 [ ] PA0（SDA）端子，PA3（SDA）端子もしくは PB6（SDA）端子を使用（*） [ ] PA5（SCL）端子，PB0（SCL）端子もしくは PB7（SCL）端子を使用（*）・ポートの 3 次機能，4 次機能設定 [ ]ポートを 3 次機能，4 次機能として設定してください（ユーザーズマニュアルの 13.4 項を参照してください）。 * ：ML620Q131/ML620Q132/ML620Q133 では PA3（SDA）端子，PA5（SCL）端子は使用できません。詳細はユー

ザーズマニュアルの，1.3.2 項の端子一覧を参照してください。）



第 14 章 I2C バス・インタフェース（スレーブ）・使用端子 [ ] PA0（SDA）端子，PA3（SDA）端子もしくは PB6（SDA）端子を使用（*） [ ] PA5（SCL）端子，PB0（SCL）端子もしくは PB7（SCL）端子を使用（*）・ポートの 3 次機能，4 次機能設定 [ ] ポートを 3 次機能，4 次機能として設定してください（ユーザーズマニュアルの 14.4 項を参照してください）。 * ：ML620Q131/ML620Q132/ML620Q133 では PA3（SDA）端子，PA5（SCL）端子は使用できません。詳細はユー

ザーズマニュアルの，1.3.2 項の端子一覧を参照してください。）第 15 章～第 16 章ポート・端子処理 [ ] 各入力ポートおよび入出力ポートは，オープン状態でハイインピーダンス入力モードを選択しないでください。・2 次機能設定 [ ] 各ポートの PnCON0/1，PnMOD0/1 レジスタは適切に設定してください。第 18 章逐次比較型 A/D コンバータ・動作条件 [ ] 動作電圧をご確認ください。 VDD=1.8V~5.5V [ ] 高速発振を許可した状態で使用してください。 [ ] VDDが 2.2V 未満で使用する場合は SA-ADC コントロールレジスタ 0 の SACK ビットを“1”に設定してください。 [ ] SADMOD0，SADMOD1 レジスタの SACH0～SACH7 ビットの全てが“0”の状態で，SADCON0，SADCON1 レ

ジスタの SARUN ビットを“1”にセットしないでください（ユーザーズマニュアルの 18.2.6 項を参照してください）。 [ ] A/D 変換中に高速クロックを停止すると消費電流が増大する可能性があります。高速クロックを停止する際およ

び STOP モードへの移行する際は A/D 変換を停止してください。 [ ] SA-ADC は，周波数コントロールレジスタ（FCON1）の高速クロック（OSCLK）発振を許可した状態かつ，ブロック

コントロールレジスタ 4（BLKCON4）のDSADビットおよび，ブロックコントロールレジスタ 2（BLKCON2）のDI2C0ビッ

トを“0”に設定した状態で使用してください。第 19 章アナログコンパレータ・動作条件 [ ] 動作電圧をご確認ください。 VDD=1.8V~5.5V 第 20 章電圧レベル検出回路（VLS）・判定電圧の変更 [ ] 判定電圧は電圧レベル検出回路をオフした状態で選択してください。第 22 章オンチップデバッグ機能 [ ] uEASE を使用したフラッシュ・メモリの書き換え（消去，書き込み）の際は，VDDには 1.6V～5.5V を供給してくださ

い。 [ ] デバッグに使用した LSI は量産品として使用しないでください。 [ ] プログラムコードの動作確認は，お客様の量産ボード上でかつ uEASE を接続しない状態で確認してください。 [ ] PADIR レジスタの PA2DIR ビットを”0”にするアプリケーションコードを本 LSI に書き込まないでください。第 24 章フラッシュ・メモリ書き換え機能 [ ] ブロック消去開始命令の次の命令には必ず DSR プリフィックスコード（DW 0FE9FH）と NOP 命令を設定してくだ

さい。 [ ] セクタ消去開始命令の次の命令には必ず DSR プリフィックスコード（DW 0FE9FH）と NOP 命令を設定してくださ

い。 [ ] フラッシュデータレジスタ（FLASHDH）レジスタへの書き込み命令の次の命令には必ず DSR プリフィックスコード

（DW 0FE9FH）と NOP 命令を設定してください。



付録 A SFR（特殊レジスタ）・初期値 [ ] 初期値が不定な SFR があることを確認してください（ユーザーズマニュアルの付録 A を参照してください）。付録 C 電気特性・電源回路用外付けコンデンサ [ ] CL = 2.2uF（VDDL端子用）， [ ] CV = 2.2uF 以上（VDD端子用）・動作電圧 [ ] 1.6V to 5.5V ・動作周囲温度 [ ] -40℃ to +105℃

改版履歴

ML620Q131/2/3/4/5/6 ユーザーズマニュアル改版履歴

FJUL620Q130 改－1

改版履歴

ドキュメント No. 発行日ページ

変更内容改版前改版後

FJUL620Q130-01 2015.10.16 – – 正式初版発行

FJUL620Q130-02 2015.11.4

1-11 1-11 PA2 を汎用入力ポートに修正

18-7 18-7 【注意】に SA-ADC の動作電圧範囲を追記

21-2 21-2 図 21-2 の VDDL 値を約 1.58V に修正

付 C-1 付 C-1 出力電流 1 の*の説明追加

付 E-2 付 E-3 付 E-4

付 E-2 付 E-3 付 E-4

誤記修正

FJUL620Q130-03 2016.5.12

1-4 1-4 20 ピンプラスチック TSSOP 形名を TD に修正

6-15 6-16

6-15 6-16

タイムチャートの誤記修正

20-12 20-12 VLS0 リセット動作タイムチャートを修正

20-13 20-14 VLS1 リセット動作タイムチャートを修正

22-1 22-1 uEASE 接続図を修正

25-4 25-4 内部レギュレータ電圧値を約 1.58V に修正

付 C-1 付 C-1 セクタ消去の条件を修正

付 C-4 付 C-4 消費電流の条件を修正

FJUL620Q130-04 2016.8.26

1-14 1-14 未使用端子の処理についてRESET_N端子の処理方法を

変更【注意】に RESET_N 端子に関する注意事項を追加

2-1 2-2 2-3

2-1 2-2 2-3

【注意】に HTU8（プログラム開発支援ソフトウェア）に関す

る説明を追加

2-6 2-6 【注意】に ROM ウィンドウおよびミラー領域の注意事項を

追加

3-1 3-1 【注意】にリセット機能の動作電圧範囲に関する注意事項

を追加

3-2 3-3 POR の初期値訂正（誤）1 （正）0/1

3-2 3-3 VLS1R，VLS0R、WDTR の初期値訂正（誤）0 （正）0/1

3-2 3-3 RSTR の初期値訂正（誤）X （正）0/1

3-3 3-4 【注意】に POR ビットの注意事項を追加

3-4 3-5 RPER，FIAR の初期値訂正（誤）0 （正）0/1

3-4 3-5 【注意】に FIAR ビットの注意事項を追加

4-3 4-3 ストップコードアクセプタ（STPACP）の説明を追加


FJUL620Q130 改－2



4-4 4-4 スタンバイコントローラ（SBYCON）の STP ビットの説明を

追加

4-9 4-11 4-17

4-9 4-11 4-17

【注意】に DI2C0 ビットの注意事項を追加

4-13 4-13 【注意】に HALT モードの注意事項を追加

4-14 4-14 「4.3.3 STOP モード」の説明を変更

4-14 4-15

4-14 4-15

【注意】に STOP モードの注意事項を追加

5-12 5-14 5-15 5-16 5-18 5-19 5-20 5-21

5-11 5-13 5-14 5-15 5-17 5-18 5-20 5-21

【注意】に割込み要求フラグ書き換えの注意事項を追加

5-37 5-37 【注意】にウォッチドッグタイマ割込み，およびフェイルセー

フに関する注意事項を追加

5-42 －「割込みレベル制御機能有効時の割込み処理」の説明を

削除

5-43 5-42 「割込みレベル制御機能有効時のフローチャート」に説明

を追加

5-43 5-42 「多重割込み許可の場合」のフローチャートを変更

－ 5-42 【注意】に割込みレベル制御機能に関する注意事項を追加

6-6 6-6 【注意】に高速クロックモード切り替えに関する注意事項お

よび，ポートにクロック出力する場合の注意事項を追加

6-8 6-8 HOSCB ビットの説明内容を修正

6-9 6-9 HOSCS ビットの説明内容を修正

6-10 6-10 低速 RC 発振回路の説明内容を修正

6-13 6-11 PB2/OSC0 端子の注意事項を 6-11 ページに移動

6-15 6-14 高速クロックバックアップの動作説明を追加

7-8 7-7 低速側タイムベースカウンタの説明内容を修正

8 8 「オートリロードタイマモード」を「連続モード」に名称変更「ワンショットタイマモード」を「ワンショットモード」に名称変

更

8-6 ~

8-15

8-6 ~

8-15

【注意】にタイマ n データレジスタ（n=0，1，E，F，G，H，I，J，K，L）に関する注意事項を追加

8-17 8-19 8-21 8-23 8-25

8-17 8-19 8-21 8-23 8-25

【注意】にタイマ n カウンタレジスタ（n=1，F，H，J，L）の読

み出しに関する注意事項を追加


FJUL620Q130 改－3



8-26 8-28 8-30 8-32 8-34

8-26 8-28 8-30 8-32 8-34

タイマnデータレジスタ（n=0，E，G，I，K）の 16ビットタイマ

モード使用時の注意事項を追加

－ 8-72 タイマの制限事項の説明と対策の説明を追加

9-4 9-4 【注意】にオーバフロー周期変更時の注意を追加

9-5 9-5 【注意】に WDT 使用時の注意を追加

10 10

「繰り返しモード」および「オートリロードPWMモード」を「連

続モード」に名称変更。「ワンショット PWM モード」を「ワン

ショットモード」に名称変更「外部トリガ入力」「外部入力」に

名称変更

10-5 10-5 PWMC 周期レジスタに関する説明および注意事項を追加

10-6 10-6 PWMCデューティレジスタに関する説明および注意事項を

追加

10-7 10-7 PWMC カウンタレジスタに関する説明および注意事項を

追加

10-7 10-7 表 10-1 に PWM クロックに LSCLK，OSCLK，PWMCLKの分周クロックを使用している場合の読み出し可否を追

加。

10-9 10-9 PCURG ビットの説明および【注意】を追加

10-11 10-11 PWMC コントロールレジスタ 1 の【注意】に緊急停止解除

後の動作再開に関する注意事項を追加

10-20 10-20 PWMn 出力禁止機能に関する説明を追加

11-5 11-5 S0EN と S0ENC の設定方法の説明および【注意】を追加

11-6 11-6 S0OER ビットのクリア条件の誤記訂正

11-10 11-11 スレーブモード時連続データ受信を行う場合の説明および

動作波形（図 11-6，図 11-7）を追加。

12-3 12-3 UART0 送受信バッファ（UA0BUF）の説明内容を変更

12-4 12-4 UART1 送受信バッファ（UA1BUF）の説明内容を変更

12-5 12-5 UART0 コントロールレジスタ（UA0CON）の説明内容を変

更

12-6 12-6 UART1 コントロールレジスタ（UA1CON）の説明内容を変

更

12-16 12-17 UART0ステータスレジスタ（UA0STAT）のU0FULビットの

説明内容変更

－ 12-23 送信動作（全二重通信モード）の説明を追加

12-22 12-24 送信動作（半二重通信モード）の説明を変更

－ 12-24 送信動作（半二重通信モード）の注意事項を追加

－ 12-25 受信動作（全二重通信モード，半二重通信モード共通）の

注意事項を追加

13-1 13-1 I2C バス・インタフェースに使用する端子に関する注意事

項の説明内容を変更

14-1 14-1 【注意】に「10ビット・アドレス指定には対応していません。」

を追記


FJUL620Q130 改－4



14-1 14-1 I2C バス・インタフェースに使用する端子に関する注意事

項の説明内容を変更

15-5 16-5

15-5 16-5

【注意】にビット操作命令を用いてポートデータレジスタのビ

ットに値を設定する場合の注意事項を追加

15-8 16-7

15-8 16-7

ハイインピーダンス出力モードに関する説明を追加

15-11 15-12 16-11 16-12

17-5 17-6

外部割込みについての動作説明を「第17章ポートAB割

込み制御回路」に転記

18-6 18-6 SA-ADC コントロールレジスタ 0 (SADCON0)の SACK ビ

ットに関する【注意】を追加。

18-1 18-7

18-11 18-12

18-1 18-7

18-11 18-12

概要，【注意】，動作手順の説明に AD 変換を行うためにブ

ロックコントロールレジスタ 2（BLKCON2）の DI2C0 ビット

を“0”に設定する説明を追加。

18-7 18-7 【注意】に AD 変換中の高速クロック停止に関する注意事

項を追加。

18-11 18-11 逐次比較型 A/D コンバータの動作に関する説明を追加。

18-11 18-11

【注意】にアナログ入力ポート設定に対する注意事項およ

びアナログ入力に接続する信号源の出力インピーダンス

に関する注意事項，AD 変換時に発生する一時的な端子

の変動に関する注意事項を追加。

18-12 18-12 逐次比較型 A/D コンバータの動作（安全機能）に関する説

明を追加。

19-4 19-7

19-4 19-7

コンパレータ 0 およびコンパレータ 1 の動作電圧範囲に関

する【注意】を追加

20-5 20-5 【注意】に電圧レベル検出回路コントロールレジスタ 0（VLSCON0）の書き換えに関する注意事項を追加。

20-11 20-12 20-14

20-9 20-10 20-12

電圧レベル検出回路 0 および電圧レベル検出回路 1 の動

作タームチャートを修正。

22-2 22-2 【注意】の内容修正（変更前）VDD には 3.0V～5.5V を供給してください。（変更後）VDD には 1.6V～5.5V を供給してください。

23-15 23-15 進角時間に関する説明を追加

24-7 24-7 フラッシュデータレジスタ L，H（FLASHDL，H）の【注意】に

1 ワード書き込み中の注意事項を追加

24-8 24-8 フラッシュコントロールレジスタ（FLASHCON）の【注意】に

ブロック消去およびセクタ消去中の注意事項を追加

24-11 24-11 動作説明の低速クロックでのセルフ書き換えに関する記載

を削除。表 24-7 の内蔵低速 RC 発振モードに関する注意

事項を制限なしに変更。

24-13 24-13 24-14

ブロック消去のフローチャートを追加ブロック消去のプログラム例を修正【注意】にブロック消去中の注意事項を追加


FJUL620Q130 改－5



24-14 24-15 24-16

セクタ消去のフローチャートを追加セクタ消去のプログラム例を修正【注意】にセクタ消去中の注意事項を追加

24-15 24-17 24-18

書き込み時間に関する説明を追加 1 ワード書き込みのフローチャートを追加 1 ワード書き込みのプログラム例を修正【注意】に 1 ワード書き込みの注意事項を追加

付 C-1 付 C-1 推奨動作条件の項目に VDD端子外付け容量を追加

付 C-1 付 C-2 フラッシュ・メモリ動作条件の書き換え回数に関する補足

*1

を追加

付 C-2 付 C-8 PLL 発振周波数に関する補足変更（変更前）2048 クロックの平均値。（変更後）4096 クロックの平均値。

付 C-2 付 C-8 電源立ち上げ時の RESET_N 端子のリセットパルス幅に

関する記載を追加。

付 C-4 付 C-5 コンパレータ 0，コンパレータ 1 動作電圧を追加

付 C-5 付 C-3 直流特性（VOHL，IOHL）の出力電圧 1，2 の条件に「1 端子出力」を追加。

付 C-11 付 C-12 逐次比較型 A/D コンバータの電気的特性の条件追加およ

び誤記訂正

付 D-1 付 D-1 アナログ入力端子容量 CAINを追加リセット端子用 CRおよびリセット IC 用 CTを追加

付 E-1 付 E-1

以下の章に関するチェック項目を追加，修正第 3 章リセット第 8 章タイマ第 18 章逐次比較型 A/D コンバータ第 19 章アナログコンパレータ第 22 章オンチップデバッグ機能第 24 章フラッシュ・メモリ書き換え機能

FJUL620Q130-05 2017.5.15

1-12 11-3

12-23 12-29 12-31 12-32 12-34 19-10 付 A-4 付 C-2 付 C-11

1-12 11-3

12-23 12-29 12-31 12-32 12-34 19-10 付 A-4 付 C-2 付 C-11

誤記訂正

3 3 表記法のレジスタ説明図に説明を追加

4-3 6-8

4-3 6-8

説明内容変更

5-22 5-24 ～

5-35

5-22 5-24 ～

5-35

割込みレベル制御イネーブルレジスタ（ILENL），および割

込みレベル制御レジスタ 01（ILC01）についての【注意】の

内容変更


FJUL620Q130 改－6



8-6 ～

8-15

8-6 ～

8-15

タイマ n データレジスタ（n=0，1，E，F，G，H，I，J，K，L）の設定についての【注意】の内容追加

12-8 12-8 表 12-1 に全二重／半二重通信モード時に使用可能な通

信端子および割込みを追加。

24-12 24-12 表 24-8 にフラッシュ・メモリ書き換えコードのデバッグ時の

注意事項を追加

24-14 24-14 図 24-2 ブロック消去のプログラム例，および【注意】の内

容を修正

24-16 24-16 図 24-4 セクタ消去のプログラム例，および【注意】の内容

を修正

24-18 24-18 図 24-6 1 ワード書き込みのプログラム例，および【注意】

の内容を修正

付 C-8 付 C-8 交流特性（電源立ち上げ・リセットシーケンス）に注釈*1 を

追加

付 E-4 付 E-4 第 24 章フラッシュ・メモリ書き換え機能のチェック内容を

修正

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