ユーザーズマニュアルs manual-file_db/miconlp...ML610Q111/ML610Q112 ユーザーズマニュアル FJUL610Q111 1 ご注意 1)本資料の記載内容は改良などのため予告なく変更することがあります。

ML610Q111/ML610Q112 ユーザーズマニュアル

正式 6 版発行日 2017 年 5 月 15 日

FJUL610Q111-06


FJUL610Q111 1

ご注意

1)本資料の記載内容は改良などのため予告なく変更することがあります。 2)ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが、半導体製品は種々の要因で故障・誤作動する

可能性があります。万が一、本製品が故障・誤作動した場合であっても、その影響により人身事故、火災損害等が起こらないようご使用機器

でのディレーティング、冗長設計、延焼防止、バックアップ、フェイルセーフ等の安全確保をお願いします。定格を超えた

ご使用や使用上の注意書が守られていない場合、いかなる責任もラピスセミコンダクタは負うものではありません。 3)本資料に記載されております応用回路例やその定数などの情報につきましては、本製品の標準的な動作や使い方を説

明するものです。したがいまして、量産設計をされる場合には、外部諸条件を考慮していただきますようお願いいたしま

す。 4)本資料に記載されております技術情報は、本製品の代表的動作および応用回路例などを示したものであり、それをもっ

て、当該技術情報に関するラピスセミコンダクタまたは第三者の知的財産権その他の権利を許諾するものではありません。

したがいまして、上記技術情報の使用に起因して第三者の権利にかかわる紛争が発生した場合、ラピスセミコンダクタは

その責任を負うものではありません。 5)本製品は、一般的な電子機器（AV 機器、OA 機器、通信機器、家電製品、アミューズメント機器など）および本資料に明

示した用途への使用を意図しています。 6)本資料に掲載されております製品は、耐放射線設計はなされておりません。 7)本製品を下記のような特に高い信頼性が要求される機器等に使用される際には、ラピスセミコンダクタへ必ずご連絡の上、

承諾を得てください。・輸送機器（車載、船舶、鉄道など）、幹線用通信機器、交通信号機器、防災・防犯装置、安全確保のための装置、医療

機器、サーバー、太陽電池、送電システム 8)本製品を極めて高い信頼性を要求される下記のような機器等には、使用しないでください。・航空宇宙機器、原子力制御機器、海底中継機器

9)本資料の記載に従わないために生じたいかなる事故、損害もラピスセミコンダクタはその責任を負うものではありません。 10)本資料に記載されております情報は、正確を期すため慎重に作成したものですが、万が一、当該情報の誤り・誤植に起

因する損害がお客様に生じた場合においても、ラピスセミコンダクタはその責任を負うものではありません。 11)本製品のご使用に際しては、RoHS 指令など適用される環境関連法令を遵守の上ご使用ください。お客様がかかる法

令を遵守しないことにより生じた損害に関して、ラピスセミコンダクタは一切の責任を負いません。本製品の RoHS 適合性

などの詳細につきましては、セールス･オフィスまでお問合せください。 12)本製品および本資料に記載の技術を輸出又は国外へ提供する際には、「外国為替及び外国貿易法」、「米国輸出管理規則」など適用される輸出関連法令を遵守し、それらの定めにしたがって必要な手続を行ってください。

13)本資料の一部または全部をラピスセミコンダクタの許可なく、転載・複写することを堅くお断りします。

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222-8575 神奈川県横浜市港北区新横浜 2-4-8 http://www.lapis-semi.com


FJUL610Q111 2

はじめに

本ユーザーズマニュアルでは、8 ビットマイクロコントローラ ML610Q111/ML610Q112 のハードウェアの動作説明

が記述されています。

本書のほかに以下に示すマニュアルが用意されておりますので、必要に応じてあわせてお読み下さい。

nX-U8/100 コアインストラクションマニュアル nX-U8/100 コアの基本アーキテクチャおよび各命令の説明

MACU8 アセンブラパッケージユーザーズマニュアル

リロケータブルアセンブラ、リンカ、ライブラリアン、オブジェクトコンバータの操作方法の説明およびアセンブリ

言語仕様の説明 CCU8 ユーザーズマニュアル

コンパイラの操作方法の説明 CCU8 プログラミングガイド

プログラミング方法の説明 CCU8 ランゲージリファレンス

CCU8 の言語仕様の説明 DTU8 デバッガユーザーズマニュアル

デバッガ DTU8 の操作方法の説明 IDEU8 ユーザーズマニュアル

統合化開発環境 IDEU8 の操作方法の説明 uEASE ユーザーズマニュアル

オンチップデバッグツール uEASE の説明 uEASE ターゲット接続補足マニュアル ML610QXXX 編

uEASE と ML610QXXX の接続方法の説明 FWuEASE フラッシュライタホストプログラムユーザーズマニュアル

フラッシュライタホストプログラム FWuEASE の説明


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表記法

分類表記法説明

数値 xxh，xxH 16 進数を表します。 xxb 2 進数を表します。

単位ワード, W 1 ワード = 16 ビットバイト, B 1 バイト = 8 ビットニブル，N 1 ニブル＝4 ビットメガ，M 106 キロ，K 210＝1024 キロ，k 103＝1000 ミリ，m 10-3 マイクロ，µ 10-6 ナノ，n 10-9 セカンド，s（小文字）秒

用語 “H”レベル：電圧の高い側の信号レベルで、電気的特性で規定された VIH、VOH の

電圧レベルを示します。 “L”レベル：電圧の低い側の信号レベルで、電気的特性で規定された VIL、VOL

の電圧レベルを示します。

レジスタ説明図 R/W：読み書き属性を表します。R は読み出し可能、W は書き込み可能、R/W は読み書き可能です。

ビット名が存在するビットは 1 ビット単位での読み出しもしくは書き込みが可能です。 MSB：8 ビットのレジスタ(メモリ)の最上位ビット LSB：8 ビットのレジスタ(メモリ)の最下位ビット

MSB LSB FCON0 －－ OUTC1 OUTC0 OSCM1 OSCM0 SYSC1 SYSC0

R/W －－ R/W R/W R/W R/W R/W R/W 初期値 0 0 1 1 0 0 1 1

ビット名

レジスタ名

リセット後の初期値

無効ビット：読出し時、常に“0”が読み出されます。

書き込みは無効です。

ML610Q111/ML610Q112 ユーザーズマニュアル目次

FJUL610Q111 目次- 1

目次第 1 章

1 概要 ..................................................................................................................................................................... 1-1 1.1 特長 ................................................................................................................................................................ 1-1 1.2 機能ブロック構成 ........................................................................................................................................... 1-4

1.2.1 ブロック図................................................................................................................................................. 1-4 1.3 端子 ................................................................................................................................................................ 1-5

1.3.1 端子配置 ................................................................................................................................................. 1-5 1.3.1.1 パッケージの端子配置図 ................................................................................................................. 1-5

1.3.2 端子一覧 ................................................................................................................................................. 1-6 1.3.3 端子説明 ................................................................................................................................................. 1-8 1.3.4 未使用端子の処理 ............................................................................................................................... 1-10

第 2 章

2 CPU とメモリ空間 ............................................................................................................................................... 2-1 2.1 概要 ............................................................................................................................................................... 2-1 2.2 プログラム･メモリ空間 .................................................................................................................................... 2-1 2.3 データ･メモリ空間 .......................................................................................................................................... 2-3 2.4 命令長 ........................................................................................................................................................... 2-4 2.5 データタイプ .................................................................................................................................................. 2-5 2.6 レジスタ説明 .................................................................................................................................................. 2-6

2.6.1 レジスタ一覧 ............................................................................................................................................ 2-6 2.6.2 データセグメントレジスタ（DSR） .............................................................................................................. 2-7

第 3 章

3 リセット機能 ........................................................................................................................................................ 3-1 3.1 概要 ............................................................................................................................................................... 3-1

3.1.1 特長 ......................................................................................................................................................... 3-1 3.1.2 構成 ......................................................................................................................................................... 3-1 3.1.3 端子一覧 ................................................................................................................................................. 3-1

3.2 レジスタ説明 .................................................................................................................................................. 3-2 3.2.1 レジスタ一覧 ............................................................................................................................................ 3-2 3.2.2 リセットステータスレジスタ（RSTAT） ....................................................................................................... 3-2

3.3 動作説明 ....................................................................................................................................................... 3-3 3.3.1 システムリセットモードの動作 .................................................................................................................. 3-3

第 4 章

4 MCU 制御機能 ................................................................................................................................................. 4-1 4.1 概要 ............................................................................................................................................................... 4-1

4.1.1 特長 ......................................................................................................................................................... 4-1 4.1.2 構成 ......................................................................................................................................................... 4-1

4.2 レジスタ説明 .................................................................................................................................................. 4-2 4.2.1 レジスタ一覧 ............................................................................................................................................ 4-2 4.2.2 ストップコードアクセプタ（STPACP） ........................................................................................................ 4-3 4.2.3 スタンバイコントロールレジスタ（SBYCON） ........................................................................................... 4-4 4.2.4 ブロックコントロールレジスタ 2（BLKCON2） .......................................................................................... 4-5 4.2.5 ブロックコントロールレジスタ 4（BLKCON4） .......................................................................................... 4-7 4.2.6 ブロックコントロールレジスタ 6（BLKCON6） .......................................................................................... 4-8 4.2.7 ブロックコントロールレジスタ 7（BLKCON7） ........................................................................................ 4-10

4.3 動作説明 ..................................................................................................................................................... 4-11 4.3.1 プログラム動作モード ............................................................................................................................ 4-11 4.3.2 HALT モード ......................................................................................................................................... 4-11



4.3.3 STOP モード .......................................................................................................................................... 4-12 4.3.3.1 CPU 低速クロック動作時の STOP モード ...................................................................................... 4-12 4.3.3.2 CPU 高速クロック動作時の STOP モード ...................................................................................... 4-13 4.3.3.3 STOP／HALT モードからの復帰動作についての注意事項 ........................................................ 4-14

4.3.4 ブロック制御機能 .................................................................................................................................. 4-15 第 5 章

5 割込み ............................................................................................................................................................... 5-1 5.1 概要 ............................................................................................................................................................... 5-1

5.1.1 特長 ......................................................................................................................................................... 5-1 5.2 レジスタ説明 .................................................................................................................................................. 5-2

5.2.1 レジスタ一覧 ............................................................................................................................................ 5-2 5.2.2 割込み許可レジスタ 0（IE0） ................................................................................................................... 5-3 5.2.3 割込み許可レジスタ 1（IE1） ................................................................................................................... 5-4 5.2.4 割込み許可レジスタ 2（IE2） ................................................................................................................... 5-6 5.2.5 割込み許可レジスタ 3（IE3） ................................................................................................................... 5-7 5.2.6 割込み許可レジスタ 4（IE4） ................................................................................................................... 5-8 5.2.7 割込み許可レジスタ 5（IE5） ................................................................................................................... 5-9 5.2.8 割込み許可レジスタ 6（IE6） ................................................................................................................. 5-10 5.2.9 割込み許可レジスタ 7（IE7） ................................................................................................................. 5-11 5.2.10 割込み要求レジスタ 0（IRQ0） .............................................................................................................. 5-12 5.2.11 割込み要求レジスタ 1（IRQ1） .............................................................................................................. 5-13 5.2.12 割込み要求レジスタ 2（IRQ2） .............................................................................................................. 5-15 5.2.13 割込み要求レジスタ 3（IRQ3） .............................................................................................................. 5-16 5.2.14 割込み要求レジスタ 4（IRQ4） .............................................................................................................. 5-17 5.2.15 割込み要求レジスタ 5（IRQ5） .............................................................................................................. 5-18 5.2.16 割込み要求レジスタ 6（IRQ6） .............................................................................................................. 5-19 5.2.17 割込み要求レジスタ 7（IRQ7） .............................................................................................................. 5-21

5.3 動作説明 ..................................................................................................................................................... 5-22 5.3.1 マスカブル割込み処理 ......................................................................................................................... 5-23 5.3.2 ノンマスカブル割込み処理 ................................................................................................................... 5-23 5.3.3 ソフトウェア割込み処理 ......................................................................................................................... 5-23 5.3.4 割込みルーチンでの注意事項 ............................................................................................................. 5-24 5.3.5 割込み禁止状態 ................................................................................................................................... 5-27

第 6 章

6 クロック発生回路 ................................................................................................................................................. 6-1 6.1 概要 ............................................................................................................................................................... 6-1

6.1.1 特長 ......................................................................................................................................................... 6-1 6.1.2 構成 ......................................................................................................................................................... 6-1 6.1.3 端子一覧 ................................................................................................................................................. 6-2

6.2 レジスタ説明 .................................................................................................................................................. 6-2 6.2.1 レジスタ一覧 ............................................................................................................................................ 6-2 6.2.2 周波数コントロールレジスタ 0（FCON0） ................................................................................................ 6-3 6.2.3 周波数コントロールレジスタ 1（FCON1） ................................................................................................ 6-5

6.3 動作説明 ....................................................................................................................................................... 6-6 6.3.1 低速クロック ............................................................................................................................................. 6-6

6.3.1.1 RC32.768kHz クロック発生回路 ...................................................................................................... 6-6 6.3.1.2 RC32.768kHz クロック発生回路の動作 ........................................................................................... 6-7

6.3.2 高速クロック ............................................................................................................................................. 6-8 6.3.2.1 PLL 発振モード ................................................................................................................................ 6-8 6.3.2.2 外部クロック入力モード .................................................................................................................... 6-9 6.3.2.3 高速クロック発生回路の動作 ......................................................................................................... 6-10

6.3.3 システムクロック切り替え ....................................................................................................................... 6-11 6.4 ポートのレジスタ設定について ................................................................................................................... 6-12



6.4.1 PB7 端子に低速クロック出力（LSCLK）を出力する場合 ..................................................................... 6-12 6.4.2 PB0 端子に高速クロック出力（OUTCLK）を出力する場合 ................................................................. 6-13 6.4.3 PA2 端子を外部クロック入力（CLKIN）機能として動作させる場合 ..................................................... 6-14

第 7 章

7 タイムベースカウンタ ........................................................................................................................................... 7-1 7.1 概要 ............................................................................................................................................................... 7-1

7.1.1 特長 ......................................................................................................................................................... 7-1 7.1.2 構成 ......................................................................................................................................................... 7-1

7.2 レジスタ説明 .................................................................................................................................................. 7-2 7.2.1 レジスタ一覧 ............................................................................................................................................ 7-2 7.2.2 低速側タイムベースカウンタレジスタ（LTBR） ........................................................................................ 7-3 7.2.3 高速側タイムベースカウンタ分周レジスタ（HTBDR） ............................................................................ 7-4

7.3 動作説明 ....................................................................................................................................................... 7-5 7.3.1 低速側タイムベースカウンタ ................................................................................................................... 7-5 7.3.2 高速側タイムベースカウンタ ................................................................................................................... 7-6

第 8 章

8 タイマ ................................................................................................................................................................... 8-1 8.1 概要 ............................................................................................................................................................... 8-1

8.1.1 特長 ......................................................................................................................................................... 8-1 8.1.2 構成 ......................................................................................................................................................... 8-2 8.1.3 端子一覧 ................................................................................................................................................. 8-4

8.2 レジスタ説明 .................................................................................................................................................. 8-5 8.2.1 レジスタ一覧 ............................................................................................................................................ 8-5 8.2.2 タイマ 8 データレジスタ（TM8D） ............................................................................................................ 8-6 8.2.3 タイマ 9 データレジスタ（TM9D） ............................................................................................................ 8-7 8.2.4 タイマ A データレジスタ（TMAD） .......................................................................................................... 8-8 8.2.5 タイマ B データレジスタ（TMBD） ........................................................................................................... 8-9 8.2.6 タイマ E データレジスタ（TMED） ......................................................................................................... 8-10 8.2.7 タイマ F データレジスタ（TMFD） .......................................................................................................... 8-11 8.2.8 タイマ 8 カウンタレジスタ（TM8C） ........................................................................................................ 8-12 8.2.9 タイマ 9 カウンタレジスタ（TM9C） ........................................................................................................ 8-13 8.2.10 タイマ A カウンタレジスタ（TMAC）....................................................................................................... 8-14 8.2.11 タイマ B カウンタレジスタ（TMBC） ....................................................................................................... 8-15 8.2.12 タイマ E カウンタレジスタ（TMEC） ....................................................................................................... 8-16 8.2.13 タイマ F カウンタレジスタ（TMFC） ........................................................................................................ 8-17 8.2.14 タイマ 8 コントロールレジスタ 0（TM8CON0） ....................................................................................... 8-18 8.2.15 タイマ 9 コントロールレジスタ 0（TM9CON0） ....................................................................................... 8-19 8.2.16 タイマ A コントロールレジスタ 0（TMACON0） ..................................................................................... 8-20 8.2.17 タイマ B コントロールレジスタ 0（TMBCON0） ...................................................................................... 8-21 8.2.18 タイマ E コントロールレジスタ 0（TMECON0） ...................................................................................... 8-22 8.2.19 タイマ F コントロールレジスタ 0（TMFCON0） ...................................................................................... 8-23 8.2.20 タイマ 8 コントロールレジスタ 1（TM8CON1） ....................................................................................... 8-24 8.2.21 タイマ 9 コントロールレジスタ 1（TM9CON1） ....................................................................................... 8-25 8.2.22 タイマ A コントロールレジスタ 1（TMACON1） ..................................................................................... 8-26 8.2.23 タイマ B コントロールレジスタ 1（TMBCON1） ...................................................................................... 8-27 8.2.24 タイマ E コントロールレジスタ 1（TMECON1） ...................................................................................... 8-28 8.2.25 タイマ F コントロールレジスタ 1（TMFCON1） ...................................................................................... 8-29 8.2.26 タイマ E コントロールレジスタ 2（TMECON2） ...................................................................................... 8-30 8.2.27 タイマ F コントロールレジスタ 2（TMFCON2） ...................................................................................... 8-31 8.2.28 タイマ E コントロールレジスタ 3（TMECON3） ...................................................................................... 8-33 8.2.29 タイマ F コントロールレジスタ 3（TMFCON3） ...................................................................................... 8-34

8.3 動作説明 ..................................................................................................................................................... 8-35 8.3.1 基本動作 ............................................................................................................................................... 8-35 8.3.2 外部入力によるタイマのスタート，ストップ動作 .................................................................................... 8-37



8.3.3 外部入力によるタイマ動作 ................................................................................................................... 8-37 8.4 タイマの制限事項について ....................................................................................................................... 8-39

8.4.1 制限事項 1 ............................................................................................................................................ 8-39 8.4.2 制限事項 2 ............................................................................................................................................ 8-39 8.4.3 制限事項 1，2 の対策 ........................................................................................................................... 8-39

8.5 ポートのレジスタ設定について ................................................................................................................... 8-40 8.5.1 PA0 端子にタイマ出力（TM9OUT）を出力する場合 ............................................................................ 8-40 8.5.2 PC3 端子にタイマ出力（TMFOUT）を出力する場合 ........................................................................... 8-41

第 9 章

9 ウォッチドッグタイマ ............................................................................................................................................. 9-1 9.1 概要 ............................................................................................................................................................... 9-1

9.1.1 特長 ......................................................................................................................................................... 9-1 9.1.2 構成 ..................................................................................................................................................... 9-1

9.2 レジスタ説明 .................................................................................................................................................. 9-2 9.2.1 レジスタ一覧 ............................................................................................................................................ 9-2 9.2.2 ウォッチドッグタイマコントロールレジスタ（WDTCON） ............................................................................. 9-3 9.2.3 ウォッチドッグタイマモードレジスタ（WDTMOD） ..................................................................................... 9-4

9.3 動作説明 ....................................................................................................................................................... 9-5 9.3.1 ウォッチドッグタイマを使用しない場合の処理例 ...................................................................................... 9-7

第 10 章

10 PWM ................................................................................................................................................................ 10-1 10.1 概要 ............................................................................................................................................................. 10-1

10.1.1 特長 ................................................................................................................................................... 10-1 10.1.2 構成 ................................................................................................................................................... 10-2 10.1.3 端子一覧 ........................................................................................................................................... 10-3

10.2 レジスタ説明 ................................................................................................................................................ 10-4 10.2.1 レジスタ一覧 ...................................................................................................................................... 10-4 10.2.2 PWMC 周期レジスタ（PWCPL，PWCPH） ....................................................................................... 10-5 10.2.3 PWMC デューティレジスタ（PWCDL，PWCDH） ............................................................................. 10-6 10.2.4 PWMC カウンタレジスタ（PWCCH，PWCCL） ................................................................................. 10-7 10.2.5 PWMC コントロールレジスタ 0（PWCCON0） ................................................................................... 10-8 10.2.6 PWMC コントロールレジスタ 1（PWCCON1） ................................................................................... 10-9 10.2.7 PWMC コントロールレジスタ 2（PWCCON2） ................................................................................. 10-11 10.2.8 PWMC コントロールレジスタ 3（PWCCON3） ................................................................................. 10-13 10.2.9 PWMD 周期レジスタ（PWDPL，PWDPH） ..................................................................................... 10-14 10.2.10 PWMD デューティレジスタ（PWDDL，PWDDH） .......................................................................... 10-15 10.2.11 PWMD カウンタレジスタ（PWDCH，PWDCL） ............................................................................... 10-16 10.2.12 PWMD コントロールレジスタ 0（PWDCON0） ................................................................................. 10-17 10.2.13 PWMD コントロールレジスタ 1（PWDCON1） ................................................................................. 10-18 10.2.14 PWMD コントロールレジスタ 2（PWDCON2） ................................................................................. 10-20 10.2.15 PWMD コントロールレジスタ 3（PWDCON3） ................................................................................. 10-22 10.2.16 PWME 周期レジスタ（PWEPL，PWEPH） ...................................................................................... 10-23 10.2.17 PWME デューティレジスタ（PWEDL，PWEDH） ........................................................................... 10-24 10.2.18 PWME カウンタレジスタ（PWECH，PWECL） ................................................................................ 10-25 10.2.19 PWME コントロールレジスタ 0（PWECON0）.................................................................................. 10-26 10.2.20 PWME コントロールレジスタ 1（PWECON1）.................................................................................. 10-27 10.2.21 PWME コントロールレジスタ 2（PWECON2）.................................................................................. 10-29 10.2.22 PWME コントロールレジスタ 3（PWECON3）.................................................................................. 10-31 10.2.23 PWMF 周期レジスタ（PWFPL，PWFPH） ....................................................................................... 10-32 10.2.24 PWMF0 デューティレジスタ（PWF0DL，PWF0DH） ...................................................................... 10-33 10.2.25 PWMF1 デューティレジスタ（PWF1DL，PWF1DH） ...................................................................... 10-34 10.2.26 PWMF2 デューティレジスタ（PWF2DL，PWF2DH） ...................................................................... 10-35 10.2.27 PWMF カウンタレジスタ（PWFCH，PWFCL） ................................................................................. 10-36 10.2.28 PWMF コントロールレジスタ 0（PWFCON0） .................................................................................. 10-37



10.2.29 PWMF コントロールレジスタ 1（PWFCON1） .................................................................................. 10-38 10.2.30 PWMF コントロールレジスタ 2（PWFCON2） .................................................................................. 10-40 10.2.31 PWMF コントロールレジスタ 3（PWFCON3） .................................................................................. 10-42 10.2.32 PWMF コントロールレジスタ 4（PWFCON4） .................................................................................. 10-43 10.2.33 PWMF コントロールレジスタ 5（PWFCON5） .................................................................................. 10-44

10.3 動作説明 ................................................................................................................................................... 10-45 10.3.1 外部入力による PWM のスタート，ストップ，クリア動作 ................................................................. 10-47 10.3.2 緊急停止動作 ................................................................................................................................. 10-47 10.3.3 PWMF の動作 ................................................................................................................................. 10-48 10.3.4 PWM の割込み ............................................................................................................................... 10-50

10.4 ポートのレジスタ設定について ................................................................................................................. 10-51 10.4.1 PA0 端子に PWM 出力（PWMC）を出力する場合 ........................................................................ 10-51 10.4.2 PB0 端子に PWM 出力（PWMC）を出力する場合 ........................................................................ 10-52 10.4.3 PB7 端子に PWM 出力（PWMC）を出力する場合 ........................................................................ 10-53

第 11 章

11 同期式シリアルポート ...................................................................................................................................... 11-1 11.1 概要 ............................................................................................................................................................. 11-1

11.1.1 特長 ................................................................................................................................................... 11-1 11.1.2 構成 ................................................................................................................................................... 11-1 11.1.3 端子一覧 ........................................................................................................................................... 11-2

11.2 レジスタ説明 ................................................................................................................................................ 11-3 11.2.1 レジスタ一覧 ...................................................................................................................................... 11-3 11.2.2 シリアルポート送受信バッファ（SIO0BUFL，SIO0BUFH） ............................................................... 11-4 11.2.3 シリアルポートコントロールレジスタ（SIO0CON） .............................................................................. 11-5 11.2.4 シリアルポートモードレジスタ 0（SIO0MOD0） .................................................................................. 11-6 11.2.5 シリアルポートモードレジスタ 1（SIO0MOD1） .................................................................................. 11-7

11.3 動作説明 ..................................................................................................................................................... 11-8 11.3.1 送信動作 ........................................................................................................................................... 11-8 11.3.2 受信動作 ........................................................................................................................................... 11-9 11.3.3 送受信動作 ..................................................................................................................................... 11-10

11.4 ポートのレジスタ設定について ................................................................................................................. 11-11 11.4.1 SSIO 機能をマスターモードで動作させる場合 .............................................................................. 11-11 11.4.2 SSIO 機能をスレーブモードで動作させる場合 .............................................................................. 11-12

第 12 章

12 UART ............................................................................................................................................................... 12-1 12.1 概要 ............................................................................................................................................................. 12-1

12.1.1 特長 ................................................................................................................................................... 12-1 12.1.2 構成 ................................................................................................................................................... 12-1 12.1.3 端子一覧 ........................................................................................................................................... 12-2

12.2 レジスタ説明 ................................................................................................................................................ 12-2 12.2.1 レジスタ一覧 ...................................................................................................................................... 12-2 12.2.2 UART0 送受信バッファ（UA0BUF） ................................................................................................. 12-3 12.2.3 UART1 送受信バッファ（UA1BUF） ................................................................................................. 12-3 12.2.4 UART0 コントロールレジスタ（UA0CON）......................................................................................... 12-4 12.2.5 UART1 コントロールレジスタ（UA1CON）......................................................................................... 12-4 12.2.6 UART0 モードレジスタ 0（UA0MOD0） ............................................................................................ 12-5 12.2.7 UART1 モードレジスタ 0（UA1MOD0） ............................................................................................ 12-6 12.2.8 UART0 モードレジスタ 1（UA0MOD1） ............................................................................................ 12-7 12.2.9 UART1 モードレジスタ 1（UA1MOD1） ............................................................................................ 12-8 12.2.10 UART0 ボーレートレジスタ L，H（UA0BRTL，UA0BRTH） ............................................................ 12-9 12.2.11 UART1 ボーレートレジスタ L，H（UA1BRTL，UA1BRTH） .......................................................... 12-10 12.2.12 UART0 ステータスレジスタ（UA0STAT） ........................................................................................ 12-11 12.2.13 UART1 ステータスレジスタ（UA1STAT） ........................................................................................ 12-12

12.3 動作説明 ................................................................................................................................................... 12-13



12.3.1 転送データフォーマット ................................................................................................................... 12-13 12.3.2 ボーレート ........................................................................................................................................ 12-14 12.3.3 送信データ方向 .............................................................................................................................. 12-15 12.3.4 送信動作 ......................................................................................................................................... 12-16 12.3.5 受信動作 ......................................................................................................................................... 12-17

12.3.5.1 スタートビットの検出 .................................................................................................................... 12-18 12.3.5.2 サンプリングタイミング ................................................................................................................. 12-18 12.3.5.3 受信マージン ............................................................................................................................... 12-19

12.4 ポートのレジスタ設定について ................................................................................................................. 12-20 12.4.1 PB1 端子（TXD0），PB0 端子（RXD0）を使って UART（半二重通信）を動作させる場合 ............ 12-20 12.4.2 PB4 端子（TXD0），PB5 端子（RXD0）を使って UART（半二重通信）を動作させる場合 ............ 12-21 12.4.3 PB1 端子（TXD1），PB2 端子（RXD1）を使って UART（半二重通信）を動作させる場合 ............ 12-22 12.4.4 PB3 端子（TXD1），PB2 端子（RXD1）を使って UART（半二重通信）を動作させる場合 ............ 12-23 12.4.5 PB4 端子（TXD1），PB2 端子（RXD1）を使って UART（半二重通信）を動作させる場合 ............ 12-24 12.4.6 PB1 端子（TXD1），PB7 端子（RXD1）を使って UART（半二重通信）を動作させる場合 ............ 12-25 12.4.7 PB3 端子（TXD1），PB7 端子（RXD1）を使って UART（半二重通信）を動作させる場合 ............ 12-26 12.4.8 PB4 端子（TXD1），PB7 端子（RXD1）を使って UART（半二重通信）を動作させる場合 ............ 12-27 12.4.9 全二重通信で動作させる場合 ....................................................................................................... 12-28

第 13 章

13 I2C バスインタフェース（マスタ） ...................................................................................................................... 13-1 13.1 概要 ............................................................................................................................................................. 13-1

13.1.1 特長 ................................................................................................................................................... 13-1 13.1.2 構成 ................................................................................................................................................... 13-1 13.1.3 端子一覧 ........................................................................................................................................... 13-1

13.2 レジスタ説明 ................................................................................................................................................ 13-2 13.2.1 レジスタ一覧 ...................................................................................................................................... 13-2 13.2.2 I2C バス 0 受信データレジスタ（I2C0RD） ........................................................................................ 13-3 13.2.3 I2C バス 0 スレーブアドレスレジスタ（I2C0SA） ................................................................................. 13-4 13.2.4 I2C バス送信データレジスタ（I2C0TD） ............................................................................................ 13-4 13.2.5 I2C バス 0 コントロールレジスタ（I2C0CON）..................................................................................... 13-5 13.2.6 I2C バス 0 モードレジスタ（I2C0MOD） ............................................................................................. 13-6 13.2.7 I2C バス 0 ステータスレジスタ（I2C0STAT） ...................................................................................... 13-7

13.3 動作説明 ..................................................................................................................................................... 13-8 13.3.1 通信動作モード ................................................................................................................................. 13-8

13.3.1.1 スタートコンディション .................................................................................................................... 13-8 13.3.1.2 再スタートコンディション ................................................................................................................ 13-8 13.3.1.3 スレーブアドレス送信モード .......................................................................................................... 13-8 13.3.1.4 データ送信モード .......................................................................................................................... 13-8 13.3.1.5 データ受信モード .......................................................................................................................... 13-8 13.3.1.6 コントロールレジスタ設定待ち状態 ............................................................................................... 13-8 13.3.1.7 ストップコンディション .................................................................................................................... 13-8

13.3.2 通信動作タイミング ............................................................................................................................ 13-9 13.3.3 動作波形 ......................................................................................................................................... 13-11

13.4 ポートのレジスタ設定について ................................................................................................................. 13-12 13.4.1 PB5 端子（SCL:出力）と PB6 端子（SDA:入出力）を I2C 機能として動作させる場合 ................... 13-12

第 14 章

14 I2C バスインタフェース（スレーブ） .................................................................................................................. 14-1 14.1 概要 ............................................................................................................................................................. 14-1

14.1.1 特長 ................................................................................................................................................... 14-1 14.1.2 構成 ................................................................................................................................................... 14-1 14.1.3 端子一覧 ........................................................................................................................................... 14-1

14.2 レジスタ説明 ................................................................................................................................................ 14-2 14.2.1 レジスタ一覧 ...................................................................................................................................... 14-2



14.2.2 I2C バス 1 受信データレジスタ（I2C1RD） ........................................................................................ 14-3 14.2.3 I2C バス 1 スレーブアドレスレジスタ（I2C1SA） ................................................................................. 14-4 14.2.4 I2C バス 1 送信データレジスタ（I2C1TD） ........................................................................................ 14-5 14.2.5 I2C バス 1 コントロールレジスタ（I2C1CON）..................................................................................... 14-6 14.2.6 I2C バス 1 モードレジスタ（I2C1MOD） ............................................................................................. 14-7 14.2.7 I2C バス 1 ステータスレジスタ（I2C1STAT） ...................................................................................... 14-8

14.3 動作説明 ................................................................................................................................................... 14-10 14.3.1 通信動作モード ............................................................................................................................... 14-10

14.3.1.1 スタートコンディション .................................................................................................................. 14-10 14.3.1.2 スレーブアドレス受信モード ........................................................................................................ 14-10 14.3.1.3 通信待ち状態 .............................................................................................................................. 14-10 14.3.1.4 データ送信モード ........................................................................................................................ 14-10 14.3.1.5 データ受信モード ........................................................................................................................ 14-10 14.3.1.6 ストップコンディション .................................................................................................................. 14-10

14.3.2 通信動作タイミング .......................................................................................................................... 14-11 14.3.3 動作波形 ......................................................................................................................................... 14-12

14.4 ポートのレジスタ設定について ................................................................................................................. 14-13 14.4.1 PB5 端子（SCL:入出力）と PB6 端子（SDA:入出力）を I2C 機能として動作させる場合 ............... 14-13

第 15 章

15 ポート A ........................................................................................................................................................... 15-1 15.1 概要 ............................................................................................................................................................. 15-1

15.1.1 特長 ................................................................................................................................................... 15-1 15.1.2 構成 ................................................................................................................................................... 15-2 15.1.3 端子一覧 ........................................................................................................................................... 15-3

15.2 レジスタ説明 ................................................................................................................................................ 15-4 15.2.1 レジスタ一覧 ...................................................................................................................................... 15-4 15.2.2 ポート A データレジスタ（PAD） ......................................................................................................... 15-5 15.2.3 ポート A ディレクションレジスタ（PADIR） ......................................................................................... 15-6 15.2.4 ポート A コントロールレジスタ 0，1（PACON0，PACON1） ............................................................... 15-7 15.2.5 ポート A モードレジスタ 0，1（PAMOD0，PAMOD1） ....................................................................... 15-8

15.3 動作説明 ..................................................................................................................................................... 15-9 15.3.1 入出力ポート機能 ............................................................................................................................. 15-9 15.3.2 入出力ポート以外の 1 次機能 .......................................................................................................... 15-9 15.3.3 2～4 次機能 ...................................................................................................................................... 15-9

第 16 章

16 ポート B ............................................................................................................................................................ 16-1 16.1 概要 ............................................................................................................................................................. 16-1

16.1.1 特長 ................................................................................................................................................... 16-1 16.1.2 構成 ................................................................................................................................................... 16-2 16.1.3 端子一覧 ........................................................................................................................................... 16-3

16.2 レジスタ説明 ................................................................................................................................................ 16-4 16.2.1 レジスタ一覧 ...................................................................................................................................... 16-4 16.2.2 ポート B データレジスタ（PBD） ......................................................................................................... 16-5 16.2.3 ポート B ディレクションレジスタ（PBDIR）.......................................................................................... 16-7 16.2.4 ポート B コントロールレジスタ 0，1（PBCON0，PBCON1） ............................................................... 16-8 16.2.5 ポート B モードレジスタ 0，1（PBMOD0，PBMOD1）..................................................................... 16-10

16.3 動作説明 ................................................................................................................................................... 16-12 16.3.1 入出力ポート機能 ........................................................................................................................... 16-12 16.3.2 入出力ポート以外の 1 次機能 ........................................................................................................ 16-12 16.3.3 2～4 次機能 .................................................................................................................................... 16-12



第 17 章

17 ポート C ............................................................................................................................................................ 17-1 17.1 概要 ............................................................................................................................................................. 17-1

17.1.1 特長 ................................................................................................................................................... 17-1 17.1.2 構成 ................................................................................................................................................... 17-2 17.1.3 端子一覧 ........................................................................................................................................... 17-3

17.2 レジスタ説明 ................................................................................................................................................ 17-4 17.2.1 レジスタ一覧 ...................................................................................................................................... 17-4 17.2.2 ポート C データレジスタ（PCD） ......................................................................................................... 17-5 17.2.3 ポート C ディレクションレジスタ（PCDIR）.......................................................................................... 17-7 17.2.4 ポート C コントロールレジスタ 0，1（PCCON0，PCCON1） ............................................................... 17-8 17.2.5 ポート C モードレジスタ 0，1（PCMOD0，PCMOD1）..................................................................... 17-10

17.3 動作説明 ................................................................................................................................................... 17-13 17.3.1 入出力ポート機能 ........................................................................................................................... 17-13 17.3.2 入出力ポート以外の 1 次機能 ........................................................................................................ 17-13 17.3.3 2～4 次機能 .................................................................................................................................... 17-13

第 18 章

18 ポート D ........................................................................................................................................................... 18-1 18.1 概要 ............................................................................................................................................................. 18-1

18.1.1 特長 ................................................................................................................................................... 18-1 18.1.2 構成 ................................................................................................................................................... 18-1 18.1.3 端子一覧 ........................................................................................................................................... 18-2

18.2 レジスタ説明 ................................................................................................................................................ 18-3 18.2.1 レジスタ一覧 ...................................................................................................................................... 18-3 18.2.2 ポート D データレジスタ（PDD） ........................................................................................................ 18-4 18.2.3 ポート D ディレクションレジスタ（PDDIR） ......................................................................................... 18-6 18.2.4 ポート D コントロールレジスタ 0，1（PDCON0，PDCON1） .............................................................. 18-7

18.3 動作説明 ..................................................................................................................................................... 18-9 18.3.1 入出力ポート機能 ............................................................................................................................. 18-9

第 19 章

19 ポート AB 割込み制御 .................................................................................................................................... 19-1 19.1 概要 ............................................................................................................................................................. 19-1

19.1.1 特長 ................................................................................................................................................... 19-1 19.1.2 構成 ................................................................................................................................................... 19-1

19.2 レジスタ説明 ................................................................................................................................................ 19-1 19.2.1 レジスタ一覧 ...................................................................................................................................... 19-1 19.2.2 ポート AB 割込みコントロールレジスタ 0，1（PABICON0，PABICON1）......................................... 19-2 19.2.3 ポート AB 割込みコントロールレジスタ 2（PABICON2） ................................................................... 19-3

19.3 動作説明 ..................................................................................................................................................... 19-4 19.3.1 割込み要求 ....................................................................................................................................... 19-4

第 20 章

20 逐次比較型 A/D コンバータ（SA-ADC） ........................................................................................................ 20-1 20.1 概要 ............................................................................................................................................................. 20-1

20.1.1 特長 ................................................................................................................................................... 20-1 20.1.2 構成 ................................................................................................................................................... 20-1 20.1.3 端子一覧 ........................................................................................................................................... 20-2

20.2 レジスタ説明 ................................................................................................................................................ 20-3 20.2.1 レジスタ一覧 ...................................................................................................................................... 20-3 20.2.2 SA-ADC リザルトレジスタ 0L（SADR0L） ......................................................................................... 20-4 20.2.3 SA-ADC リザルトレジスタ 0H（SADR0H） ......................................................................................... 20-4



20.2.4 SA-ADC リザルトレジスタ１L（SADR1L） .......................................................................................... 20-5 20.2.5 SA-ADC リザルトレジスタ１H（SADR1H） ......................................................................................... 20-5 20.2.6 SA-ADC リザルトレジスタ 2L（SADR2L） ......................................................................................... 20-6 20.2.7 SA-ADC リザルトレジスタ 2H（SADR2H） ......................................................................................... 20-6 20.2.8 SA-ADC リザルトレジスタ 3L（SADR3L） ......................................................................................... 20-7 20.2.9 SA-ADC リザルトレジスタ 3H（SADR3H） ......................................................................................... 20-7 20.2.10 SA-ADC リザルトレジスタ 4L（SADR4L） ......................................................................................... 20-8 20.2.11 SA-ADC リザルトレジスタ 4H（SADR4H） ......................................................................................... 20-8 20.2.12 SA-ADC リザルトレジスタ 5L（SADR5L） ......................................................................................... 20-9 20.2.13 SA-ADC リザルトレジスタ 5H（SADR5H） ......................................................................................... 20-9 20.2.14 SA-ADC リザルトレジスタ 6L（SADR6L） ....................................................................................... 20-10 20.2.15 SA-ADC リザルトレジスタ 6H（SADR6H） ....................................................................................... 20-10 20.2.16 SA-ADC リザルトレジスタ 7L（SADR7L） ....................................................................................... 20-11 20.2.17 SA-ADC リザルトレジスタ 7H（SADR7H） ....................................................................................... 20-11 20.2.18 SA-ADC コントロールレジスタ 0（SADCON0） ............................................................................... 20-12 20.2.19 SA-ADC コントロールレジスタ 1（SADCON1） ............................................................................... 20-13 20.2.20 SA-ADC モードレジスタ 0（SADMOD0） ........................................................................................ 20-14

20.3 動作説明 ................................................................................................................................................... 20-16 20.3.1 A/D 変換チャンネルの設定 ............................................................................................................ 20-16 20.3.2 逐次比較型 A/D コンバータの動作 ............................................................................................... 20-17

第 21 章

21 電圧レベル検出回路 ...................................................................................................................................... 21-1 21.1 概要 ............................................................................................................................................................. 21-1

21.1.1 特長 ................................................................................................................................................... 21-1 21.1.2 構成 ................................................................................................................................................... 21-1

21.2 レジスタ説明 ................................................................................................................................................ 21-2 21.2.1 レジスタ一覧 ...................................................................................................................................... 21-2 21.2.2 電圧レベル検出回路コントロールレジスタ 0（VLSCON0） .............................................................. 21-3 21.2.3 電圧レベル検出回路コントロールレジスタ 1（VLSCON1） .............................................................. 21-4 21.2.4 電圧レベル検出回路モードレジスタ（VLSMOD） ............................................................................ 21-5

21.3 動作説明 ..................................................................................................................................................... 21-6 21.3.1 電圧レベル検出回路の動作 ............................................................................................................. 21-6

第 22 章

22 アナログコンパレータ ...................................................................................................................................... 22-1 22.1 概要 ............................................................................................................................................................. 22-1

22.1.1 特長 ................................................................................................................................................... 22-1 22.1.2 構成 ................................................................................................................................................... 22-1 22.1.3 端子一覧 ........................................................................................................................................... 22-2

22.2 レジスタ説明 ................................................................................................................................................ 22-2 22.2.1 レジスタ一覧 ...................................................................................................................................... 22-2 22.2.2 コンパレータ 0 コントロールレジスタ 0（CMP0CON0） ...................................................................... 22-3 22.2.3 コンパレータ 0 コントロールレジスタ 1（CMP0CON1） ...................................................................... 22-4 22.2.4 コンパレータ 0 コントロールレジスタ 2（CMP0CON2） ...................................................................... 22-6 22.2.5 コンパレータ 1 コントロールレジスタ 0（CMP1CON0） ...................................................................... 22-7 22.2.6 コンパレータ 1 コントロールレジスタ 1（CMP1CON1） ...................................................................... 22-8 22.2.7 コンパレータ 1 コントロールレジスタ 2（CMP1CON2） ...................................................................... 22-9

22.3 動作説明 ................................................................................................................................................... 22-10 22.3.1 コンパレータ機能............................................................................................................................. 22-10 22.3.2 割込み要求 ..................................................................................................................................... 22-11


FJUL610Q111 目次- 10

第 23 章

23 データフラッシュメモリ ..................................................................................................................................... 23-1 23.1 概要 ............................................................................................................................................................. 23-1

23.1.1 特長 ................................................................................................................................................... 23-1 23.2 レジスタ説明 ................................................................................................................................................ 23-2

23.2.1 レジスタ一覧 ...................................................................................................................................... 23-2 23.2.2 フラッシュアドレスレジスタ L，H（FLASHAL，H） ............................................................................. 23-3 23.2.3 フラッシュデータレジスタ L，H（FLASHDL，H） ............................................................................... 23-4 23.2.4 フラッシュコントロールレジスタ（FLASHCON） ................................................................................. 23-5 23.2.5 フラッシュアクセプタ（FLASHACP） .................................................................................................. 23-6 23.2.6 フラッシュセグメントレジスタ（FLASHSEG） ...................................................................................... 23-7 23.2.7 フラッシュセルフレジスタ（FLASHSLF） ............................................................................................ 23-7 23.2.8 フラッシュプロテクトレジスタ（FLASHPRT） ....................................................................................... 23-8 23.2.9 FLASH 消去中止要因選択レジスタ（FLASHEAS） ....................................................................... 23-10 23.2.10 FLASH 消去ステータスレジスタ（FLASHEST） .............................................................................. 23-11

23.3 動作説明 ................................................................................................................................................... 23-12 23.3.1 セクタ消去機能 ................................................................................................................................ 23-13 23.3.2 ブロック消去機能 ............................................................................................................................. 23-15 23.3.3 1 ワード書き込み機能 ..................................................................................................................... 23-17 23.3.4 使用上の注意 .................................................................................................................................. 23-19

第 24 章

24 オンチップデバッグ機能 ................................................................................................................................. 24-1 24.1 概要 ............................................................................................................................................................. 24-1 24.2 オンチップデバッグエミュレータとの接続方法 ........................................................................................... 24-1

付録

付録 A レジスタ一覧 ............................................................................................................................................ A-1 付録 B パッケージ外形図 ................................................................................................................................... B-1 付録 C 電気的特性 .............................................................................................................................................. C-1 付録 D 応用回路例 .............................................................................................................................................. D-1 付録 E チェックリスト ..............................................................................................................................................E-1

改版履歴

改版履歴 ................................................................................................................................................................... R-1

第 1 章概要


第 1 章概要

FJUL610Q111 1-1

1 概要

1.1 特長

本 LSI は，8 ビット CPU nX-U8/100 を搭載し，タイマ，PWM，UART，I2C バス・インタフェース，同期式シリアルポート，

コンパレータ，電圧レベル検出回路および 10 ビット逐次比較型 A/D コンバータ等，多彩な周辺機能を集積した高性能

CMOS 8 ビットマイクロコントローラです。 CPU nX-U8/100 は，パイプラインアーキテクチャによる並列処理で 1 命令 1 クロックの効率的な命令実行が可能です。

また，ソフトウェアにより書き換え可能なデータ・フラッシュ・メモリを内蔵しています。さらに，オンチップデバッグ機能を搭載しているため，基板実装状態でのソフトウェアのデバッグや書き換えが可能で

す。 CPU

― RISC 方式 8 ビット CPU （CPU 名称：nX-U8/100） ― 命令体系：16 ビット長命令 ― 命令セット：転送，算術演算，比較，論理演算，乗除算，ビット操作，ビット論理演算，分岐，条件分岐，コー

ル・リターンスタック操作，算術シフトなど ― オンチップデバッグ機能を内蔵 ― 最小命令実行時間

30.5μs（＠32.768kHz システムクロック） 0.122μs（＠8.192MHz システムクロック）

内部メモリ

― ML610Q111：フラッシュ・メモリ（プログラム領域）： 24Kバイト（12K×16ビット）※使用不可のテスト領域32バイトを含むデータ・フラッシュ・メモリ： 4K バイト（2K×16 ビット） RAM ： 2K バイト（2K×8 ビット）

― ML610Q112：フラッシュ・メモリ（プログラム領域）： 32Kバイト（16K×16ビット）※使用不可のテスト領域32バイトを含むデータ・フラッシュ・メモリ： 4K バイト（2K×16 ビット） RAM ： 4K バイト（4K×8 ビット）

割込みコントローラ

― ノンマスカブル割込み 1 要因（内部要因：1） ― マスカブル割込み 30 要因（内部要因：23，外部要因：7）

タイムベースカウンタ ― 低速側タイムベースカウンタ×1ch ― 高速側タイムベースカウンタ×1ch （1~16 分周しタイマ，PWM のクロックとして使用可能）

ウォッチドッグタイマ ― ノンマスカブル割込み，およびリセット（1 回目のオーバフローで割込みを発生，2 回目のオーバフローでリセットを発生） ― フリーラン ― オーバフロー周期選択可能：7 種（23.4ms，31.25ms，62.5ms，125ms，500ms，2s，8s）

タイマ ― 8 ビット×6ch（16bit 構成も可能） ― 連続モード／ワンショットモード ― ソフトウェア／外部トリガ入力によるタイマスタート・ストップ機能（外部トリガ入力対応タイマは 2ch。外部トリガとして外部端子，アナログコンパレータ出力を選択可能） ― 外部トリガ入力の有効最小パルス幅：タイマクロック 3φ（約 183ns @ 16.384MHz） ― 外部トリガ入力を利用して，パルス幅などの測定が可能


第 1 章概要

FJUL610Q111 1-2

PWM

― 分解能 16 ビット×4ch ― 約 122ns（@PLLCLK=16.384MHz）～2s（@LSCLK=32.768kHz）周期の PWM 信号を出力可能 ― 連続モード／ワンショットモードを搭載 ― ソフトウェア／外部トリガ入力による PWM スタート・ストップ機能（外部トリガとして，外部端子，アナログコンパレータ出力，またはタイマ割込みを選択可能） ― 外部トリガ入力の有効最小パルス幅：PWM クロック 3φ（約 183ns @ 16.384MHz）

UART

― TXD／RXD×2ch ― 半二重通信 ― ビット長，パリティ有無，奇数／偶数パリティ，1 ストップビット／2 ストップビット ― 正／負論理選択可 ― ボーレートジェネレータ内蔵

I2C バス・インタフェース ― マスタ：標準モード（100kbps@8MHz），ファーストモード（400kbps@8MHz）対応 ― スレーブ：標準モード（100kbps）対応

同期式シリアルポート（SSIO） ― マスタ／スレーブ選択可能 ― LSB／MSB ファースト選択可能 ― 8 ビット／16 ビット長選択可能 ― SPI モード 0／3 対応

逐次比較型 A/D コンバータ

― 分解能 10 ビット ― ML610Q111：入力 6ch ― ML610Q112：入力 8ch ― 変換時間：約 12.45μs/ch＠8.192MHz ― 連続変換／一回変換選択可能

アナログコンパレータ ― 2ch ch0：2 つの外部端子の電圧レベルの比較，または 1 つの外部端子と内部基準電圧レベルの比較が可能 ch1：1 つの外部端子と内部基準電圧レベルの比較が可能 ― コモンモード入力電圧：0.1V～VDD-1.5V ― 内部基準電圧：0.1～0.8V（50mV ステップで選択可能） ― ヒステリシス幅（ch0 のみ）：20mV（Typ.） ― 割込みはエッジの選択，サンプリング有無が選択可能

汎用ポート

― ML610Q111：入出力ポート×15ch ― ML610Q112：入出力ポート×25ch

リセット ― RESET_N 端子リセット ― パワーオンリセット ― WDT オーバフローによるリセット ― 電圧レベル検出リセット


第 1 章概要

FJUL610Q111 1-3

電圧レベル検出機能

― 2ch ― 判定精度：±3%（Typ.） ― 電圧レベル検出回路 0 の判定電圧：（VDD fall）：2.85V（Typ.）（VDD rise）：2.92V（Typ.） ― 電圧レベル検出回路 1 の判定電圧：（VDD fall）：3.3V，3.6V，3.9V，4.2V（Typ.）から選択可能 ― 電圧レベル検出回路 0 は電圧レベル検出リセット（VLS リセット）として使用可能

クロック ― 低速側クロック

RC 発振（32.768kHz） ― 高速側クロック

PLL 発振（16.384MHz），外部クロック（最大 8.192MHz） *CPU クロックは，最大 8.192MHz で動作

― ソフトウェアによる高速クロックモードの選択： PLL 発振，外部クロック

パワーマネジメント

― HALT モード：CPU の命令実行中断（周辺回路は動作状態） ― STOP モード：低速発振，および高速発振の停止（CPU および周辺回路は動作を停止） ― クロックギア：ソフトウェアにより高速システムクロックの周波数を変更可能（発振クロックの 1/1，1/2，1/4，1/8） ― ブロック制御機能：使わない機能ブロック回路の動作をパワーダウン（レジスタリセット＆クロック停止）

出荷形態 ― ML610Q111

20 ピン TSSOP ML610Q111-xxxTD（ブランク品：ML610Q111-NNNTD）

― ML610Q112 32 ピン LQFP

ML610Q112-xxxTC（ブランク品：ML610Q112-NNNTC）

動作保証範囲 ― 動作周囲温度：-40～105（フラッシュ書き込み／消去時は-20～85） ― 動作電圧：VDD=2.7V~5.5V


第 1 章概要

FJUL610Q111 1-4

1.2 機能ブロック構成

1.2.1 ブロック図図 1-1 に，本 LSI のブロック図を示します。 “*”は各ポートの 2 次機能，3 次機能もしくは 4 次機能です。 “()*2”は ML610Q112 の仕様です。

図 1-1 ML610Q111／ML610Q112 ブロック図

Program Memory (Flash) 24Kbyte

(32Kbyte)*2

RXD0 TXD0*

CPU (nX-U8/100)

Timing Controller

EA

SP

On-Chip ICE

Instruction Decoder

BUS Controller Instruction

Register

INT

PA0 to PA2 PB0 to PB7

Data-bus

Power

RESET & TEST

ALU

EPSW1～3 PSW

ELR1～3 LR

ECSR1～3 DSR/CSR PC

GREG 0～15

VDD VSS

AIN0 to

AIN5(AIN7)*2

SDA*

SCK*

SOUT* SIN*

(PC4 to PC7)*2

CMP0P CMP0M

CMP1OUT* CMP1P

TEST RESET_N

INT 1

RXD1 TXD1*

TEST RESET_N

INT 1

CMP0OUT*

INT 2

10bit-ADC

Analog Comparator

×2

Clock Generator

VLS

1

INT 4

INT 6

INT 2

INT 2

RAM 2Kbyte

(4Kbyte)*2

Interrupt Controller

TBC

WDT

8bit Timer ×6

Data Memory (Flash) 4Kbyte

SCL* INT

1

PWMC* PWMD* PWME* PWMF0* PWMF1* PWMF2*

INT 4

INT 7

UART

PWM

GPIO

I2C Master/Slave

SSIO

PC0 to PC3

(PD0 to PD5)*2


第 1 章概要

FJUL610Q111 1-5

1.3 端子

1.3.1 端子配置

1.3.1.1 パッケージの端子配置図図 1-2 に ML610Q111 の 20 ピン TSSOP パッケージの端子配置図を示します。

※PIN No.4~8, 12~15, 18, 19 は，タイマ E，F および PWMC~F の外部トリガとして使用できます。

図 1-2 ML610Q111 の 20 ピン TSSOP の端子配置図

図 1-3 に ML610Q112 の 32 ピン LQFP パッケージの端子配置図を示します。

※PIN No.3, 5~8, 16~19, 24, 25 は，タイマ E，F および PWMC~F の外部トリガとして使用できます。

図 1-3 ML610Q112 の 32 ピン LQFP の端子配置図

26

PA0 / EXI0 / AIN0 / PWMC

/ OUTCLK / TM9OUT

27 28 29 30 31 32 25

RESET_N

PC6 / AIN6

PC1 / PWMF1

PC5 / SDA PC4 / SCL

PD0 PC0 / PW

MF0 / TM9OUT

PD5

PWMF2 / PC2

PD4 PD3

TMFOUT / PC3

PD2

15 14 13 12 11 10 9 16

TESTF

CMP1P / AIN1 / EXI1 / PA1 TMFOUT / LSCLK / PW

MD /

PB3 / EXI7 / SIN / TXD1 PB2 / EXI6 / RXD1 / PWME PB1 / EXI5 / AIN3 / PWMD / TXD0 / TXD1 N.C. PB0 / EXI4 / AIN2 / RXD0 / PWMC / OUTCLK / CMP1OUT PD1 TEST 1

2

3

4

5

6

7

8 PA2 / EXI2 / PWME / CLKIN / CMP0OUT

PWMF1 / SDA / CLKIN / AIN4 / PB6 N.C. VSS

VDD

AIN7 / PC7 24

23

22

21

20

19

18

17 TXD1 / TXD0 / SOUT / CMP0P / PB4 PWMF2 / SCL / SCK / RXD0 / CMP0M / PB5

PWMC / PWMF0 / LSCLK / RXD1 / AIN5 / PB7

(TOP VIEW) LQFP32

CMP0OUT / CLKIN / PWME / EXI2 / PA2

1

2

3

4

5

6

7

8

9

10

RESET_N TEST

TXD1 / TXD0 / PWMD / AIN3 / EXI5 / PB1 PWME / RXD1 / EXI6 / PB2

TXD1 / SIN / EXI7 / PB3

TESTF TMFOUT / PC3

CMP1OUT / OUTCLK / PWMC / RXD0 / AIN2 / EXI4 / PB0

TM9OUT / PWMF0 / PC0 20

19

18

17

16

15

14

13

12

11

PC1 / PWMF1 PA0 / EXI0 / AIN0 / PWMC / OUTCLK / TM9OUT PB7 / AIN5 / RXD1 / LSCLK / PWMF0 / PWMC VDD VSS PB6 / AIN4 / CLKIN / SDA / PWMF1 PB5 / CMP0M / RXD0 / SCK / SCL / PWMF2 PB4 / CMP0P / SOUT / TXD0 / TXD1 PA1 / EXI1 / AIN1 / CMP1P / PWMD / LSCLK / TMFOUT PC2 / PWMF2

(TOP VIEW) TSSOP20


第 1 章概要

FJUL610Q111 1-6

1.3.2 端子一覧表 1-1 に端子一覧を示します。

I/O 欄の“－”は電源端子，“I”は入力端子，“O”は出力端子，“I/O”は入出力端子を示します。

表 1-1（1/2）端子一覧 PIN No. 1 次機能 2 次機能 3 次機能 4 次機能

32 LQFP

20 TSSOP 端子名 I/O 機能端子名 I/O 機能端子名 I/O 機能端子名 I/O 機能

21 16 Vss マイナス側電源端子入出力

22 17 VDD プラス側電源端子入出力

9 9 TESTF フラッシュメモ

リ用テスト端子

32 2 RESE T_N I リセット入力

1 3 TEST I/O テスト用入出力

25 19 PA0/ EXI0/ AIN0

I/O

入出力ポート／外部割込 0／ AD 入力 0／外部トリガ

PWMC O PWMC出力

OUTCLK O

高速ク

ロック

出力

TM9OUT O タイマ

9 出力

16 12

PA1/ EXI1/ AIN1/

CMP1P

I/O

入出力ポート／外部割込 1／ AD 入力 1／コンパレータ 1非反転入力／外部トリガ

PWMD O PWMD出力 LSCLK O

低速ク

ロック

出力

TMFOUT O タイマ

F 出力

8 8 PA2/ EXI2 I/O

入出力ポート／外部割込 2／外部トリガ

PWME O PWME出力 CLKIN I クロッ

ク入力 CMP0OUT O CMP0

出力

3 4

PB0/ EXI4/ AIN2/ RXD0

I/O

入出力ポート／外部割込 4／ AD 入力 2／ UART0 受信／外部トリガ

PWMC O PWMC出力

OUTCLK O

高速ク

ロック

出力

CMP1OUT O CMP1

出力

5 5 PB1/ EXI5/ AIN3

I/O

入出力ポート／外部割込 5／ AD 入力 3／外部トリガ

PWMD O PWMD出力 TXD0 O UART0

送信 TXD1 O UART1送信

6 6 PB2/ EXI6/ RXD1

I/O

入出力ポート／外部割込 6／ UART1 受信／外部トリガ

PWME O PWME出力

7 7 PB3/ EXI7 I/O

入出力ポート／外部割込 7／外部トリガ

SIN I SSIO デ

ータ入

力 TXD1 O UART1

送信

17 13 PB4/ CMP0P I/O

入出力ポート／コンパレータ 0非反転入力／外部トリガ

SOUT O SSIO デ

ータ出

力 TXD0 O UART0

送信 TXD1 O UART1送信

18 14

PB5/ RXD0/ CMP0

M

I/O

入出力ポート／ UART 受信／コンパレータ 0反転入力／外部トリガ

SCK I/O SSIO ク

ロック

入出力 SCL I/O I2C ク

ロック PWMF

2 O PWMF2出力

19 15 PB6/ AIN4 I/O

入出力ポート／ AD 入力 4／外部トリガ

CLKIN I クロッ

ク入力 SDA I/O I2C デ

ータ PWMF

1 O PWMF1出力

24 18 PB7/ AIN5/ RXD1

I/O 入出力ポート／ AD 入力 5／外部トリガ

LSCLK O 低速ク

ロック

出力

PWMF0 O PWMF

0 出力 PWM

C O PWMC出力

*: 外部トリガは，タイマ E，F および PWMC～F の外部トリガ入力（TETG，TFTG，PCTG，PDTG，PETG，PFTG）を示し

ます。


第 1 章概要

FJUL610Q111 1-7

表 1-1（1/2）端子一覧 PIN No. 1 次機能 2 次機能 3 次機能 4 次機能

32 LQFP

20 TSSOP 端子名 I/O 機能端子名 I/O 機能端子名 I/O 機能端子名 I/O 機能

30 1 PC0 I/O 入出力ポート PWMF0 O PWMF

0 出力 TM9O

UT O タイマ 9出力


1 出力


2 出力

11 10 PC3 I/O 入出力ポート TMFOUT O タイマ F

出力

29 PC4 I/O 入出力ポート SCL I/O I2C クロック

28 PC5 I/O 入出力ポート SDA I/O I2C データ

26 PC6/ AIN6 I/O 入出力ポート／

AD 入力 6

23 PC7/ AIN7 I/O 入出力ポート／

AD 入力 7

31 PD0 I/O 入出力ポート







第 1 章概要

FJUL610Q111 1-8

1.3.3 端子説明表 1-2 に端子説明を示します。 I/O 欄の“－”は電源端子，“I”は入力端子，“O”は出力端子，“I/O”は入出力端子を示します。

表 1-2（1/2）端子説明

端子名 I/O 説明

1 次/ 2 次/ 3 次/ 4 次

論

理

システム

RESET_N I リセット入力端子です。この端子を”L”レベルにするとシステムリセットモードになり内部

が初期化され，その後端子を”H”レベルにするとプログラム実行を開始します。プルア

ップ抵抗が内蔵されています。 1 次負

CLKIN I 高速クロック入力です。PA2 端子の 3 次機能，PB6 端子の 2 次機能に割り付けられて

います。 2 次/ 3 次

—

LSCLK O 低速クロック出力です。PA1 端子の 3 次機能，PB7 端子の 2 次機能に割り付けられて

います。 2 次/ 3 次

—

OUTCLK O 高速クロック出力です。PA0 端子の 3 次機能，PB0 端子の 3 次機能に割り付けられて

います。 2 次/ 3 次

—

汎用入出力ポート PA0～PA2 PB0～PB7 PC0～PC7 PD0～PD5

I/O 汎用入出力ポートです。 2～4 次機能として使用する場合は，汎用入出力ポートとして使用できません。

1 次正

外部割込み

EXI0～2 EXI4～7

I 外部マスカブル割込み入力端子です。ソフトウェアにてビット毎に割込み許可と割込み

エッジ選択ができます。PA0～PA2，PB0～PB3 端子の 1 次機能に割り付けられてい

ます。 1 次

正/負

同期シリアル（SSIO） SIN I 同期シリアルデータ入力端子です。PB3 端子の 2 次機能に割り付けられています。 2 次正 SCK I/O 同期シリアルクロック入出力端子です。PB5端子の2次機能に割り付けられています。 2 次 —

SOUT O 同期シリアルデータ出力端子です。PB4 端子の 2 次機能に割り付けられています。 2 次正

UART TXD0 O UART0 送信端子です。PB1 端子，PB4 端子の 3 次機能に割り付けられています。 3 次正 RXD0 I UART0 受信端子です。PB0 端子，PB5 端子の 1 次機能に割り付けられています。 1 次正

TXD1 O UART1 送信端子です。PB1 端子，PB4 端子の 4 次機能，PB3 端子の 3 次機能に割

り付けられています。 3 次/ 4 次

正

RXD1 I UART1 受信端子です。PB2 端子，PB7 端子の 1 次機能に割り付けられています。 1 次正 I2C バス・インタフェース

SCL I/O I2C クロック端子です。PB5 端子の 3 次機能，PC4 端子の 2 次機能に割り付けられて

います。 2 次/ 3 次

正

SDA I/O I2Cデータ端子です。PB6 端子の 3 次機能，PC5 端子の 2 次機能に割り付けられてい

ます。 2 次/ 3 次

正

タイマ TETG TFTG

I タイマ E，タイマ F の外部トリガ入力端子です。PA0～PA2，PB0～PB7 端子の１次機

能に割り付けられています。 1 次 —

TM9OUT O タイマ 9 出力端子です。PA0 端子，PC0 端子の 4 次機能に割り付けられています。 4 次正

TMFOUT O タイマ F 出力端子です。PA1 端子，PC3 端子の 4 次機能に割り付けられています。 4 次正


第 1 章概要

FJUL610Q111 1-9

表 1-2（2/2）端子説明

端子名 I/O 説明

1 次/ 2 次/ 3 次/ 4 次

論理

PWM PCTG,PDTG PETG,PFTG I

PWMC～PWMF の外部トリガ入力端子です。PA0～PA2，PB0～PB7 端子の１次機

能に割り付けられています。 1 次 —

PWMC O PWMC 出力端子です。PA0 端子，PB0 端子の 2 機能，PB7 端子の 4 次機能に割り

付けられています。 2 次/ 4 次

正/負

PWMD O PWMD 出力端子です。PA1 端子，PB1 端子の 2 次機能に割り付けられています。 2 次正/負

PWME O PWME 出力端子です。PA2 端子，PB2 端子の 2 次機能に割り付けられています。 2 次正/負

PWMF0 O PWMF0 出力端子です。PB7 端子，PC0 端子の 3 機能に割り付けられています。 3 次正/負

PWMF1 O PWMF1出力端子です。PB6 の 4 次機能，PC1 端子の 3 次機能に割り付けられてい

ます。 3 次/ 4 次

正/負

PWMF2 O PWMF2出力端子です。PB5 の 4 次機能，PC2 端子の 3 次機能に割り付けられてい

ます。 3 次/ 4 次

正/負

逐次比較型 A/D コンバータ

AIN0 I 逐次比較型A/DコンバータCh0アナログ入力です。PA0端子の 1次機能に割り付け

られています。 1 次 —

AIN1 I 逐次比較型A/DコンバータCh1アナログ入力です。PA1端子の 1次機能に割り付け


AIN2 I 逐次比較型A/DコンバータCh2アナログ入力です。PB0端子の 1次機能に割り付け








AIN6 I 逐次比較型A/DコンバータCh6アナログ入力です。PC6端子の 1次機能に割り付け


AIN7 I

逐次比較型A/DコンバータCh7アナログ入力です。PC7端子の 1次機能に割り付け

られています。 1 次

—

コンパレータ CMP0P I コンパレータ 0 の非反転入力です。PB4 端子の 1 次機能に割り付けられています。 1 次 — CMP0M I コンパレータ 0 の反転入力です。PB5 端子の 1 次機能に割り付けられています。 1 次 —

CMP0OUT O コンパレータ 0 の出力端子です。PA2 端子の 4 次機能に割り付けられています。 4 次 — CMP1P I コンパレータ 1 の非反転入力です。PA1 端子の 1 次機能に割り付けられています。 1 次 —

CMP1OUT O コンパレータ 1 の出力端子です。PB0 端子の 4 次機能に割り付けられています。 4 次 —

テスト用 TEST I/O テスト用入出力端子です。プルダウン抵抗が内蔵されています。 — 正

TESTF — フラッシュ用テスト端子です。プルダウン抵抗が内蔵されています。 — —

電源 VSS — マイナス側電源端子です。 — — VDD — プラス側電源端子です。 — —


第 1 章概要

FJUL610Q111 1-10

1.3.4 未使用端子の処理

表 1-3 に未使用端子の処理方法を示します。

表 1-3 未使用端子の処理端子推奨端子処理

RESET_N オープン TEST オープン

TESTF オープン PA0～PA2 オープン PB0～PB7 オープン PC0～PC7 オープン PD0～PD5 オープン

N.C. オープン【注意】

未使用の入力ポートおよび入出力ポートは，ハイインピーダンス入力設定状態で端子をオープンのままにしておく

と消費電流が過大に流れる恐れがありますので，プルダウン抵抗付き入力モード／プルアップ抵抗付き入力モー

ド，もしくは出力モードに設定することを推奨します。

第 2 章 CPU とメモリ空間



FJUL610Q111 2-1

2 CPU とメモリ空間

2.1 概要

本 LSI は，8 ビット CPU nX-U8/100 を内蔵し，メモリモデルは SMALL モデルを選択します。詳細は，『nX-U8/100 コアインストラクションマニュアル』を参照してください。

2.2 プログラム･メモリ空間

プログラム･メモリ空間は，プログラムコード，テーブルデータ（ROM ウィンドウ），あるいはベクタテーブルを格納する領

域です。プログラム･コードは 16 ビット長のコードで，16 ビットの PC（プログラムカウンタ）で指定されます。 ROM ウィンドウ領域は 8 ビット長のデータでテーブルデータとして使用できます。ベクタテーブルは 16 ビット長のデータでリセットベクタ，ハードウェア割込みベクタ，ソフトウェア割込みベクタとして使用

できます。使用しないソフトウェア割込みベクタ領域は、プログラム・コード領域として使用できます。プログラム・メモリ空間は，セグメント 1 個で構成され，ML610Q111 は全体で 24K バイト（12K ワード），ML610Q112 は

全体で 32K バイト（16K ワード）の容量を持っています。図 2-1 に ML610Q111 プログラム･メモリ空間，図 2-2 に ML610Q112 のプログラム・メモリ空間の構成を示します。

CSR:PC セグメント 0 0:0000H ベクタテーブル領域

あるいはプログラム･コード

ROM ウィンドウ領域

0:00FFH

0:0100H

プログラム･コードあるいは


0:5FDFH

0:5FE0H テストデータ領域

0:5FFFH

8 ビット

図 2-1 ML610Q111 のプログラム･メモリ空間の構成【注意】

・セグメント 0 の 0:5FE0H～0:5FFFH の 32 バイト（16 ワード）のテストデータ領域は，プログラムコード領域として

は利用できません。テストデータ領域 0:5FE0H～0:5FFFH には必ず“0FFH”を書き込んでください。未書き込み状

態または“0FFH”以外のデータを書き込んだ場合の動作は保証されません。・プログラム･メモリ空間の未使用領域には，フェイルセーフとして HTU8（プログラム開発支援ソフトウェア）を用い

て“0FFFFH”データ（BRK命令）を設定することを推奨します。HTU8 については，『HTU8 ユーザーズマニュアル』

を参照してください。BRK 命令については，『nX-U8/100 コアインストラクションマニュアル』を参照してください。



FJUL610Q111 2-2

CSR:PC セグメント 0 0:0000H ベクタテーブル領域

あるいはプログラム･コード


0:00FFH

0:0100H

プログラム･コードあるいは


0:7FDFH

0:7FE0H テストデータ領域

0:7FFFH

8 ビット

図 2-2 ML610Q112 のプログラム･メモリ空間の構成【注意】

・セグメント 0 の 0:7FE0H～0:7FFFH の 32 バイト（16 ワード）のテストデータ領域は，プログラムコード領域として

は利用できません。テストデータ領域 0:7FE0H～0:7FFFH には必ず“0FFH”を書き込んでください。未書き込み状

態または“0FFH”以外のデータを書き込んだ場合の動作は保証されません。・プログラム･メモリ空間の未使用領域には，フェイルセーフとして HTU8（プログラム開発支援ソフトウェア）を用い

て“0FFFFH”データ（BRK命令）を設定することを推奨します。HTU8 については，『HTU8 ユーザーズマニュアル』

を参照してください。BRK 命令については，『nX-U8/100 コアインストラクションマニュアル』を参照してください。



FJUL610Q111 2-3

2.3 データ･メモリ空間

本LSIのデータ･メモリ空間は，セグメント 0のROMウィンドウ領域，RAM領域（ML610Q111は 2Kバイト，ML610Q112は 4K バイト），SFR 領域，セグメント 2 の 4K バイトのデータ・フラッシュ領域，およびセグメント 8 の ROM 参照領域，セ

グメント A のデータ・フラッシュ参照領域で構成されています。データメモリは 8 ビット長のデータで，DSR を上位 4 ビット，各命令で指定されるアドレッシングを下位 16 ビットとする 20ビットで指定します。図 2-3 に ML610Q111 のデータ･メモリ空間，図 2-4 に ML610Q112 のデータ・メモリ空間の構成を示します。

DSR:ﾃﾞｰﾀｱﾄﾞﾚｽセグメント 0 セグメント 2 0:0000H


2:0000H

2:0FFFH

データフラッシュ

領域（4K バイト）

0:5FFFH

2:1000H

未使用領域

0:6000H

未使用領域

0:0DFFFH 0:0E000H RAM 領域

2K バイト

0:0E7FFH 0:0E800H

未使用領域

0:0F000H SFR 領域

0:0FFFFH 2:0FFFFH 8 ビット 8 ビット

セグメント 8 セグメント A

8:0000H

ROM 参照領域

A:0000H

A:0FFFH A:1000H


参照領域

未使用領域

8:5FFFH

8:6000H

未使用領域

8:0FFFFH A:0FFFFH

8 ビット 8 ビット

図 2-3 ML610Q111 のデータ･メモリ空間の構成



FJUL610Q111 2-4

DSR:ﾃﾞｰﾀｱﾄﾞﾚｽセグメント 0 セグメント 2

0:0000H ROM ウィンドウ

領域

2:0000H

2:0FFFH


領域

0:7FFFH

2:1000H

未使用領域

0:8000H

未使用領域

0:0DFFFH 0:0E000H

RAM 領域 4K バイト

0:0EFFFH

0:0F000H SFR 領域

0:0FFFFH 2:0FFFFH 8 ビット 8 ビット

セグメント 8 セグメント A

8:0000H

ROM 参照領域

A:0000H

A:0FFFH A:1000H


参照領域

未使用領域

8:7FFFH

8:8000H

未使用領域

8:0FFFFH A:0FFFFH 8 ビット 8 ビット

図 2-4 ML610Q112 のデータ･メモリ空間の構成

【注意】

・RAM 領域の内容は，電源投入時およびシステムリセット時に不定となります。ソフトウェアで初期化してください。・プログラム・メモリ空間のセグメント 0 とデータ・メモリ空間のセグメント 0 は別々の空間ですが、データ・メモリ空間

の ROM ウインドウ領域を通してプログラム・メモリ空間のセグメント 0 の内容を読み出すことができます。・セグメント 8 は、プログラム・メモリ空間のセグメント 0 のミラー領域です。セグメント 8 の ROM 参照領域からは，

プログラム・メモリ空間のセグメント 0 の内容を読み出すことができます。・セグメント A は、セグメント 2 のミラー領域です。セグメント A のデータ・フラッシュ参照領域からは，セグメント 2 の

データ・フラッシュ領域の内容を読み出すことができます。



FJUL610Q111 2-5

2.4 命令長

命令は 16 ビット長です。

2.5 データタイプ

バイト（8 ビット），およびワード（16 ビット）のデータタイプがサポートされています。



FJUL610Q111 2-6

2.6 レジスタ説明

2.6.1 レジスタ一覧

アドレス名称略称（Byte）略称（Word） R/W サイズ初期値

0F000H データセグメントレジスタ DSR － R/W 8 00H



FJUL610Q111 2-7

2.6.2 データセグメントレジスタ（DSR）

アドレス：0F000H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 DSR －－－－ DSR3 DSR2 DSR1 DSR0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 DSR は，データセグメントを保持するための特殊機能レジスタ（SFR）です。 DSR の詳細については，『nX－U8/100 コアインストラクションマニュアル』を参照してください。ビットの説明

• DSR3～DSR0 （ビット 3～0）

DSR3 DSR2 DSR1 DSR0 説明 0 0 0 0 データセグメント 0（初期値） 0 0 0 1 使用禁止 0 0 1 0 データセグメント 2 0 0 1 1

使用禁止 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 データセグメント 8 1 0 0 1 使用禁止 1 0 1 0 データセグメント A 1 0 1 1

使用禁止 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

第 3 章リセット機能

ML610Q1１1/ML610Q1１2 ユーザーズマニュアル第 3 章リセット機能

FJUL610Q111 3-1

3 リセット機能

3.1 概要

本 LSI は，以下の 5 つのリセット機能をもっています。いずれかのリセットが発生すると，本 LSI はシステムリセットモード

に移行します。 • RESET_N 端子によるリセット • 電源投入時のパワーオン検出によるリセット • 電圧レベル検出回路（VLS）によるリセット（リセットするしないの選択が可能） • ウォッチドッグタイマ（WDT）の二度目のオーバフローによるリセット • BRK 命令実行によるソフトウェアリセット

3.1.1 特長

• RESET_N 端子にはプルアップ抵抗を内蔵 • ウォッチドッグタイマ（WDT）によるリセット時間（二度目のオーバフロー）は，46.8ms，62.5ms，125ms，250ms，1s，

4s，16s が選択可能 • リセット発生要因を示すリセットステータスレジスタ（RSTAT）を内蔵 • BRK 命令によるリセットは，CPU のみリセット（SFR 領域はリセットされません。）

3.1.2 構成

図 3-1 にリセット発生回路の構成を示します。

RSTAT ：リセットステータスレジスタ

図 3-1 リセット発生回路の構成

3.1.3 端子一覧

端子名入出力機能 RESET_N I リセット入力端子

パワーオンリセット

RESET_N RESET

VDD

WDT リセット

RSTAT データバス VLS リセット


FJUL610Q111 3-2




0F001H リセットステータスレジスタ RSTAT － R/W 8 不定

3.2.2 リセットステータスレジスタ（RSTAT）アドレス：0F001H アクセス：R/W アクセスサイズ：8 ビット初期値：不定

7 6 5 4 3 2 1 0 RSTAT ― ― VLSR ― ― WDTR ― POR R/W ― ― R/W ― ― R/W ― R/W

初期値 0 0 0/1 0 0 0/1 0 0/1 RSTAT は，リセットが発生した要因を示す特殊機能レジスタ（SFR）です。リセット発生時，RSTAT の内容は初期化されず，そのリセット発生要因を示すビットが“1”になります。本機能を使用し

てリセット要因を判別する場合は，RSTAT を読み出した後に次のリセット要因判別に備えるため RSTAT に書き込み動

作を行い，RSTAT の内容を“00H”に初期化してください。ビットの説明

• POR （ビット 0） POR は，パワーオンリセットが発生したことを示すフラグです。電源投入時に“1”になります。

POR 説明

0 パワーオンリセット非発生 1 パワーオンリセット発生

• WDTR （ビット 2）

WDTR は，ウォッチドッグタイマリセットが発生したことを示すフラグです。ウォッチドッグタイマのオーバフローに

よるリセットが発生した場合に“1”になります。

WDTR 説明 0 ウォッチドッグタイマリセット非発生 1 ウォッチドッグタイマリセット発生

• VLSR （ビット 5）

VLSR は，VLS リセット（電圧レベル検出）が発生したことを示すフラグです。VLS によるリセットが発生した場合

に“1”になります。

VLSR 説明 0 VLS リセット非発生 1 VLS リセット発生

【注意】

・電源投入時にパワーオンリセットが発生しなかった場合にも POR ビットが“1”になる可能性があります。電源投

入を判別する場合は，電源投入時にランダム値となる RAM を使い，事前に書き込んだ RAM の内容が変化して

いるかを確認して判断してください。・RESET_N 端子によるリセットが発生したことを示すフラグは存在しません。


FJUL610Q111 3-3

3.3 動作説明

3.3.1 システムリセットモードの動作システムリセットは，全ての処理に対して最優先され，それまでの処理は中断されます。システムリセットモードへの移行には，以下に示す要因があります。・RESET_N 端子によるリセット・電源投入時のパワーオン検出によるリセット・ウォッチドッグタイマ（WDT）オーバフローによるリセット・電圧レベル検出回路（VLS）によるリセット(リセットするしないの選択が可能）・BRK 命令実行によるソフトウェアリセット（※CPU のみリセット）

システムリセットモードでは，以下の処理が実行されます。（１）初期値が不定でない全ての特殊機能レジスタ（SFR）が初期化されます。ただし，BRK 命令実行によるソフトウェア

リセットでは初期化されません。SFR の初期値については，「付録 A レジスタ一覧」を参照してください。（２） CPU が初期化されます。

・ CPU 内の全てのレジスタが初期化されます。・プログラム･メモリの 0000H，0001H 番地の内容がスタック･ポインタ（SP）にセットされます。・プログラム･メモリの 0002H，0003H 番地の内容がプログラム･カウンタ（PC）にセットされます。ただし BRK 命令

によるリセットにおいてプログラム･ステータスワード（PSW）の割込みレベル（ELEVEL）が 1 以下の場合は，プロ

グラム･メモリの 0004H，0005H 番地の内容がプログラム･カウンタ（PC）にセットされます。BRK 命令については，

『nX-U8/100 コアインストラクションマニュアル』を参照してください。【注意】

システムリセットモードでは，データ・メモリ（RAM）の内容と初期値不定の SFR の内容は初期化されず不定です。

ソフトウェアにて初期化してください。 BRK 命令によるシステムリセットモードでは，全ての SFR が初期化されません。ソフトウェアで初期化してくださ

い。

第 4 章 MCU 制御機能

ML610Q111/ML610Q112 ユーザーズマニュアル第 4 章 MCU 制御機能

FJUL610Q111 4-1

4 MCU 制御機能

4.1 概要

本 LSI の動作状態は，システムリセットモードも含め以下の 4 つに分類されます。

（１）システムリセットモード（２）プログラム動作モード（３） HALT モード（４） STOP モード

システムリセットモードに関しては，「第 3 章リセット機能」を参照してください。また本 LSI は，使わない機能の回路の動作をパワーダウン（レジスタリセット＆クロック停止）することで，より消費電流を

減らすことができるブロック制御機能を持っています。

4.1.1 特長 • CPU が動作を停止し，周辺回路のみ動作している HALT モードを搭載 • 低速発振および高速発振が停止する STOP モードを搭載 • STOP モードへの移行を制御するストップコードアクセプタ機能を内蔵 • 使わない機能ブロック回路の動作をパワーダウン（レジスタリセット＆クロック停止）させるブロック制御機能を内蔵

4.1.2 構成

図 4-1 に動作状態遷移図を示します。

図 4-1 動作状態遷移図

システムリセットモード

リセットまたはBRK 命令

リセット解除

プログラム動作モード

HALT モード STOP モード

リセット

リセット

STP=”1”

外部割込み等

HLT=”1” 割込み

電源投入


FJUL610Q111 4-2




0F008H ストップコードアクセプタ STPACP － W 8 00H 0F009H スタンバイコントロールレジスタ SBYCON － W 8 00H 0F02AH ブロックコントロールレジスタ 2 BLKCON2 － R/W 8 00H 0F02CH ブロックコントロールレジスタ 4 BLKCON4 － R/W 8 00H 0F02EH ブロックコントロールレジスタ 6 BLKCON6 － R/W 8 00H 0F02FH ブロックコントロールレジスタ 7 BLKCON7 － R/W 8 00H


FJUL610Q111 4-3

4.2.2 ストップコードアクセプタ（STPACP）

アドレス：0F008H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 STPACP d7 d6 d5 d4 d3 d2 d1 d0 R/W W W W W W W W W

初期値 0 0 0 0 0 0 0 0 STPACP は，STOP モードへの移行を許可する書き込み専用の特殊機能レジスタ（SFR）です。 STPACP を読み出すと，“00H”が読み出されます。 STPACP にデータを“5nH”,“0AnH”（n=0～0FH）の順序で書き込むと STOP モードへの移行が一度だけ許可状態にな

り，この状態でスタンバイコントロールレジスタ（SBYCON）の STP ビットを“1”にすると STOP モードに移行します。STOPモードが解除されると STOP モードへの移行は禁止状態になります。 STPACP に“5nH”を書き込む命令と“0AnH”を書き込む命令の間に他の命令が実行されても STOP モードへの移行は

許可状態になります。ただし，“5nH”を書き込み後に“0AnH”以外のデータを STPACP に書き込むと“5nH”書き込みが

無効となるため，再度“5nH”から書き込む必要があります。また，フェイルセーフとして以下の手順で STOP モードに移行することを推奨します。 1. ストップコードアクセプタを使って STOP モードへの移行を許可状態にする。 2. STOP モード解除に使用する割込みを設定する。 3. SBYCON の STP を“1”にして STOP モードに移行する。システムリセット時，STOP モードへの移行は禁止状態です。【注意】

nX-U8/100 コアのプログラム・ステータスワード（PSW）のマスタ・インタラプト・イネーブル・フラグ（MIE）が“0”で，

割込み許可フラグと割込み要求フラグが共に“1”の状態では，STOP モードへの移行は許可状態になりません。


FJUL610Q111 4-4

4.2.3 スタンバイコントロールレジスタ（SBYCON）

アドレス：0F009H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SBYCON －－－－－－ STP HLT R/W －－－－－－ W W

初期値 0 0 0 0 0 0 0 0 SBYCON は，MCU の動作モードを制御する特殊機能レジスタ（SFR）です。ビットの説明

• HLT （ビット 0） HLT は，HALT モードを設定するビットです。HLT ビットを“1”にすると HALT モードに移行します。WDT 割込

み要求，もしくは許可された（割込み許可フラグが“1”の状態で）割込み要求が発生すると，HLT が“0”になりプ

ログラム動作モードに復帰します。

• STP （ビット 1） STP は，ストップモードを設定するビットです。STPACP を用いて STOP モードへの移行を許可状態に設定した

状態でSTPビットを“1”にするとSTOPモードに移行します。割込み許可レジスタ（IE0～IE7）で許可された割込

み要求が発生すると，STP が“0”になりプログラム動作モードに復帰します。STOP モードへの移行が禁止状態

では STP ビットは“1”になりません。

STP HLT 説明 0 0 プログラム動作モード（初期値） 0 1 HALT モード 1 0 STOP モード 1 1 使用禁止

【注意】

nX-U8/100 コアのプログラム・ステータスワード（PSW）のマスタ・インタラプト・イネーブル・フラグ（MIE）が“0”で，

割込み許可フラグと要求フラグが共に“1”の状態では，HALT モードおよび STOP モードに移行しません。 MIEが“0”の状態でマスカブル割込み（許可ビットを持つ割込み）が発生した場合は，STOPモードおよびHALT モ

ードが解除されるのみで割込み処理には移行しません。PSW の詳細については，『nX－U8/100コアインストラク

ションマニュアル』を参照してください。


FJUL610Q111 4-5

4.2.4 ブロックコントロールレジスタ 2（BLKCON2）

アドレス：0F02AH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON2 DI2C0 DI2C1 －－ DUA1

DUA0

－ DSIO0

R/W R/W R/W －－ R/W R/W － R/W 初期値 0 0 0 0 0 0 0 0

BLKCON2 は，各ブロックの動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• DSIO0（ビット 0） DSIO0 は，同期式シリアルポート０の動作を制御するビットです。

DSIO0 説明

0 同期式シリアルポート 0 動作許可（初期値） 1 同期式シリアルポート 0 動作禁止

• DUA0（ビット 2）

DUA0 は，UART0 の動作を制御するビットです。

DUA0 説明 0 UART0 動作許可（初期値） 1 UART0 動作禁止

• DUA1（ビット 3）

DUA1 は，UART1 の動作を制御するビットです。

DUA1 説明 0 UART1 動作許可（初期値） 1 UART1 動作禁止

• DI2C1（ビット 6）

DI2C1 は，I2C バス・インタフェース（スレーブ）の動作を制御するビットです。

DI2C1 説明 0 I2C バス・インタフェース（スレーブ）動作許可（初期値） 1 I2C バス・インタフェース（スレーブ）動作禁止

• DI2C0（ビット 7）

DI2C0 は，I2C バス・インタフェース（マスタ）の動作を制御するビットです。

DI2C0 説明 0 I2C バス・インタフェース（マスタ）動作許可（初期値） 1 I2C バス・インタフェース（マスタ）動作禁止


FJUL610Q111 4-6

【注意】

・任意のビットを“1”にセット（動作禁止）すると該当するブロックの機能がリセットされ（全てのレジスタは初期化さ

れます），さらに該当ブロックへのクロック供給が停止します。当ビットが“1”にセットされている時は，該当するブロ

ックの全てのレジスタへの書込みは無効となり，レジスタを読み出した場合は初期値を読み出します。該当ブロック

の機能をご使用の際には，必ず本ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してくださ

い。・I2C マスタ動作についての詳細は，「第 13 章 I2C バス・インタフェース（マスタ）」を参照してください。・I2C スレーブ動作についての詳細は，「第 14 章 I2C バス・インタフェース（スレーブ）」を参照してください。・UART 動作についての詳細は，「第 12 章 UART」を参照してください。・SSIO 動作についての詳細は，「第 11 章同期式シリアルポート（SSIO）」を参照してください。


FJUL610Q111 4-7

4.2.5 ブロックコントロールレジスタ 4（BLKCON4）アドレス：0F02CH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON4 －－－－－－－ DSAD R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 BLKCON4 は，各ブロックの動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• DSAD（ビット 0） DSAD は，逐次比較型 A/D コンバータの動作を制御するビットです。

DSAD 説明

0 逐次比較型 A/D コンバータ動作許可（初期値） 1 逐次比較型 A/D コンバータ動作禁止

【注意】





い。・逐次比較型 A/D コンバータ動作についての詳細は，「第 20 章逐次比較型 A/D コンバータ」を参照してください。


FJUL610Q111 4-8


アドレス：0F02EH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON6 DTMF DTME －－ DTMB DTMA DTM9 DTM8 R/W R/W R/W －－ R/W R/W R/W R/W


• DTM8（ビット 0） DTM8 は，タイマ 8 の動作を制御するビットです。

DTM8 説明

0 タイマ 8 動作許可（初期値） 1 タイマ 8 動作禁止

• DTM9（ビット 1）

DTM9 は，タイマ 9 の動作を制御するビットです。

DTM9 説明 0 タイマ 9 動作許可（初期値） 1 タイマ 9 動作禁止

• DTMA（ビット 2）

DTMA は，タイマ A の動作を制御するビットです。

DTMA 説明 0 タイマ A 動作許可（初期値） 1 タイマ A 動作禁止

• DTMB（ビット 3）

DTMB は，タイマ B の動作を制御するビットです。

DTMB 説明 0 タイマ B 動作許可（初期値） 1 タイマ B 動作禁止

• DTME（ビット 6）

DTME は，タイマ E の動作を制御するビットです。

DTME 説明 0 タイマ E 動作許可（初期値） 1 タイマ E 動作禁止


FJUL610Q111 4-9

• DTMF（ビット 7）

DTMF は，タイマ F の動作を制御するビットです。

DTMF 説明 0 タイマ F 動作許可（初期値） 1 タイマ F 動作禁止

【注意】





い。・タイマ動作についての詳細は，「第 8 章タイマ」を参照してください。


FJUL610Q111 4-10


アドレス：0F02FH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 BLKCON7 －－－－ DPWF DPWE DPWD DPWC R/W －－－－ R/W R/W R/W R/W


• DPWC（ビット 0） DPWC は，PWMC の動作を制御するビットです。

DPWC 説明

0 PWMC 動作許可（初期値） 1 PWMC 動作禁止

• DPWD（ビット 1）

DPWD は，PWMD の動作を制御するビットです。

DPWD 説明 0 PWMD 動作許可（初期値） 1 PWMD 動作禁止

• DPWE（ビット 2）

DPWE は，PWME の動作を制御するビットです。

DPWE 説明 0 PWME 動作許可（初期値） 1 PWME 動作禁止

• DPWF（ビット 3）

DPWF は，PWMF の動作を制御するビットです。

DPWF 説明 0 PWMF 動作許可（初期値） 1 PWMF 動作禁止

【注意】





い。・PWM 動作についての詳細は，「第 10 章 PWM」を参照してください。


FJUL610Q111 4-11

4.3 動作説明

4.3.1 プログラム動作モードプログラム動作モードとは，CPU が命令を順次実行している状態です。パワーオンリセット，RESET_N端子リセット，VLSリセット，WDTリセットの場合，システムリセットモード解除後にプログラ

ム･メモリ（ROM）の 0002H，0003H 番地に設定されたアドレスから命令を実行します。 BRK 命令によるリセットの場合，システムリセットモード解除後にプログラムメモリの 0004H，0005H 番地に設定されたア

ドレスから命令を実行します。ただし，BRK 命令実行時にプログラム･ステータスワード（PSW）の割込みレベルビット

（ELEVEL）の値が 02H 以上の場合（WDT 割込み発生後）は，0002H，0003H 番地に設定されたアドレスから命令を実

行します。 BRK 命令と PSW の詳細については，『nX－U8/100 コアインストラクションマニュアル』を，リセット機能については，

「第 3 章リセット機能」を参照してください。

4.3.2 HALT モード HALT モードとは，CPU が命令の実行を中断し，周辺回路のみ動作している状態です。スタンバイコントロールレジスタ（SBYCON）の HLT ビットを“1”にすると HALT モードに移行します。 WDT 割込み要求，もしくは割込み許可レジスタ（IE1～IE7）で許可された割込み要求が発生すると，次のシステムクロ

ック（SYSCLK）の立ち下りエッジで HLT ビットは“0”になり，HALT モードは解除されプログラム動作モードに復帰し

ます。図 4-2 に HALT モードの動作波形を示します。

SYSCLK

SYSCLK のベースクロック (低速 or 高速)

プログラム動作モード HALT モード

割込み要求

プログラム動作モード

SBYCON.HLT

図 4-2 HALT モードの動作波形【注意】

HALT モード解除から割込みに移行するまでに最大 2 命令が実行されますので，HLT ビットを“1”に設定した命令

の次にはNOP命令を 2個置いてください。nX-U8/100コアのプログラム・ステータスワード（PSW）のマスタ・インタ

ラプト・イネーブル・フラグ（MIE）が“1”の場合は，この 2 個の NOP 命令実行後に，割込み移行サイクル（システム

クロック 3 クロック）が実行され，割込みルーチンの命令実行が開始されます。MIE が“0”の場合は，2 個の NOP命令実行後，割込みには移行せず，NOP 命令の次から命令実行を継続します。


FJUL610Q111 4-12

4.3.3 STOP モード

STOP モードとは，低速発振，および高速発振が停止している状態で，CPU および周辺回路は動作を停止します。ストップコードアクセプタ（STPACP）に“5nH”,“0AnH”（n=0～0FH）を順に書き込み STOP モードへの移行を許可状態

にし，スタンバイコントロールレジスタ（SBYCON）の STP ビットを“1”にすると STOP モードに移行します。STOP モード

になると STOP モードへの移行は禁止状態になります。割込み許可された（割込み許可フラグが“1”の状態で）割込み要求が発生すると STP ビットは“0”になり，STOP モード

は解除され，プログラム動作モードに復帰します。

4.3.3.1 CPU 低速クロック動作時の STOP モードストップコードアクセプタ（STPACP）を使って STOP モードへの移行を許可した状態で SBYCON の STP ビットを“1”に

すると STOP モードに移行し，低速発振，および高速発振が停止します。割込み許可された（割込み許可フラグが“1”の状態で）割込み要求が発生すると STP ビットは“0”になり低速発振が再

開されます。また，STOP モード移行前に高速クロックが発振状態であった場合は，低速発振が再開された後に高速発

振も発振を再開します。STOP モード移行前に高速クロックが発振停止状態であった場合は，高速発振は開始されませ

ん。割込み要求発生後に，低速クロック（LSCLK）の発振安定時間（32 カウント）待った後，STOP モードは解除され，プログ

ラム動作モードに復帰し，低速クロック（LSCLK）が周辺回路へ供給を再開します。高速クロック（OSCLK, HSCLK）は，

低速クロック（LSCLK）が供給されてから，発振安定時間（PLL使用時は 16384 カウント，外部クロック入力時は 128 カウ

ント）待った後に周辺回路へ供給を再開します。図 4-3 に CPU 低速クロック動作時の STOP モード動作波形を示します。

図 4-3 CPU 低速クロック動作時の STOP モード動作波形

【注意】

STOP モード解除から割込みに移行するまでに最大 2 命令が実行されますので，STP ビットを“1”に設定した命令




STOP モード

16384 or 128 カウント

低速発振 32 カウント

低速発振波形発振波形

SYSCLK

発振波形高速発振波形

SBYCON.STP ビット

LSCLK

HSCLK 波形 HSCLK 波形 HSCLK

プログラム動作モードプログラム動作モード

割込み要求

高速発振

発振波形


FJUL610Q111 4-13

4.3.3.2 CPU 高速クロック動作時の STOP モード

CPU が高速クロックで動作している場合に，ストップコードアクセプタ（STPACP）を使って STOP モードへの移行を許可

した状態で SBYCON の STP ビットを“1”にすると STOP モードに移行し，高速発振，および低速発振が停止します。割込み許可された（割込み許可フラグが“1”の状態で）割込み要求が発生すると STP ビットは“0”になり高速発振，お

よび低速発振が再開されます。割込み要求発生後，低速発振は発振安定時間（32 カウント）経過後に周辺回路へ供給を再開します。その後，高速発

振が開始して高速クロック（OSCLK）の発振安定時間（PLL 使用時は 16384 カウント，外部クロック入力時は 128 カウン

ト）待った後，STOP モードは解除されプログラム動作モードに復帰し，同時に高速クロック（OSCLK, HSCLK）が周辺回

路へ供給を再開します。高速発振開始時間（TPLL）については「付録 C 電気的特性」を参照してください。図 4-4 に高速クロック動作時の STOPモードの動作波形を示します。

図 4-4 高速クロック動作時の STOP モードの動作波形

【注意】

STOP モード解除から割込みに移行するまでに最大 2 命令が実行されますので，STP ビットを“1”に設定した命令




高速発振波形

低速発振波形低速発振波

SYSCLK

高速発振波形高速発振波形

SBYCON.STP ビット

LSCLK

OSCLK,HSCLK 波形 OSCLK, HSCLK 波形 OSCLK, HSCLK

プログラム動作モード STOP モードプログラム動作モード

割込み要求

HSCLK 波形 HSCLK 波形

32 カウント

16384 or 128 カウント


FJUL610Q111 4-14

4.3.3.3 STOP/HALT モードからの復帰動作についての注意事項

STOP モードからの復帰は，プログラム･ステータス･ワード（PSW）の割込みレベル（ELEVEL），マスタ･インタラプト･イネ

ーブル･フラグ（MIE），割込み許可レジスタ（IE0～7）の内容，および割込みがノンマスカブル割込みかマスカブル割込

みかによっても動作が異なります。 PSW の詳細については，『nX－U8/100 コアインストラクションマニュアル』を，IE レジスタや IRQ レジスタについては，

「第 5 章割込み」を参照してください。表 4-1，および表 4-2 に STOP/HALT モードからの復帰動作一覧を示します。

表 4-1 STOP / HALT モードからの復帰動作一覧（ノンマスカブル割込みの場合） ELEVEL MIE IEn.m IRQn.m STOP / HALT モードからの復帰動作

＊＊－ 0 STOP / HALT モードから復帰しません。

3 ＊－ 1 STOP / HALT モードから復帰後，STP / HLT ビットを“1”にセットした命令

の次の命令からプログラム動作を再開します。割込みルーチンには移行し

ません。

0,1,2 ＊－ 1 STOP / HALT モードから復帰後，STP / HLT ビットを“1”にセットした命令

の次の命令からプログラム動作を再開し，割込みルーチンに移行します。

表 4-2 STOP / HALT モードからの復帰動作一覧（マスカブル割込みの場合） ELEVEL MIE IEn.m IRQn.m STOP / HALT モードからの復帰動作

＊＊＊ 0 STOP / HALT モードから復帰しません。

＊＊ 0 1 ＊ 0 1 1 STOP / HALT モードから復帰後，STP / HLT ビットを“1”にセットした命令

の次の命令からプログラム動作を再開します。割込みルーチンには移行し

ません。 2,3 1 1 1

0,1 1 1 1 STOP / HALT モードから復帰後，STP / HLT ビットを“1”にセットした命令

の次の命令からプログラム動作を再開し，割込みルーチンに移行します。プログラム･ステータス･ワード（PSW）の割込みレベル（ELEVEL）は，CPUの割込み状態を示すビットです。割込み移行

時および割込みからの復帰時にハードウェアによって設定されます。・ELEVEL が“0”の場合は，CPU が全ての割込み（ノンマスカブル割込み，マスカブル割込み，およびソフトウェア割

込み）を処理していない状態を示します。・ELEVEL が“1”の場合は，CPU がマスカブル割込み，もしくはソフトウェア割込みを処理している状態を示します。・ELEVEL が“2”の場合は，CPU がノンマスカブル割込みを処理している状態を示します。・ELEVEL が“3”の場合は，CPU がエミュレータ専用の割込みレベルです。通常アプリケーションでは使用しません。


FJUL610Q111 4-15

4.3.4 ブロック制御機能

本ブロック制御機能を使い，使わない機能の回路の動作を完全に止めることで，より消費電流を減らすことができます。各ブロックコントロールレジスタの各ビットの初期値は“0”で，各ブロックの動作は許可されています。任意のビットを“1”

にセット（動作禁止）すると該当するブロックの機能がリセットされ（全てのレジスタは初期化されます），さらに該当ブロッ

クへのクロック供給が停止します。当ビットが“1”にセットされている時は，該当するブロックの全てのレジスタへの書込

みは無効となり，レジスタを読み出した場合は初期値を読み出します。該当ブロックの機能をご使用の際には，必ず本

ブロックコントロールレジスタの該当ビットを“0”にリセット（動作許可）してください。 BLKCON2 レジスタは，SSIO，UART0，UART1，I2C バス・インタフェースの回路の動作を制御（許可／禁止）します。 BLKCON4 レジスタは，逐次比較型 A/D コンバータの回路の動作を制御（許可／禁止）します。 BLKCON6 レジスタは，タイマ 8，タイマ 9，タイマ A，タイマ B，タイマ E，タイマ F の回路の動作を制御（許可／禁止）し

ます。 BLKCON7 レジスタは，PWMC，PWMD，PWME，PWMF の回路の動作を制御（許可／禁止）します。【注意】

・ブロックコントロールレジスタの任意のビットを“1”にセットすると該当する機能の全てのレジスタが初期化されま

す。・各ブロックの動作詳細や注意事項については各章を参照してください。

第 5 章割込み

ML610Q111/ML610Q112 ユーザーズマニュアル第 5 章割込み

FJUL610Q111 5-1

5 割込み

5.1 概要

本 LSI は，外部割込み 7 要因と内部割込み 24 要因の計 31 要因の割込み，およびソフトウェア割込み（SWI）を持って

います。各割込みの詳細については，以下の章を参照してください。「第 7 章タイムベースカウンタ｣「第 8 章タイマ｣「第 9 章ウォッチドッグタイマ｣

「第 10 章 PWM｣「第 1１章同期式シリアルポート」「第 12 章 UART｣「第 13 章 I2C バス・インタフェース（マスタ）｣「第 14 章 I2C バス・インタフェース（スレーブ）｣「第 15 章ポート A」「第 16 章ポート B」「第 19 章ポート AB 割込み制御」「第 20 章逐次比較型 A/D コンバータ｣「第 21 章電圧レベル検出回路｣「第 22 章アナログコンパレータ｣

5.1.1 特長 • ノンマスカブル割込み 1 要因（内部要因 1） • マスカブル割込み 30 要因（内部要因：23，外部要因：7） • ソフトウェア割込み（SWI）最大 64 要因 • 外部割込み，コンパレータはエッジの選択，サンプリング有無が選択可能


FJUL610Q111 5-2




0F010H 割込み許可レジスタ 0 IE0 － R/W 8 00H 0F011H 割込み許可レジスタ 1 IE1 － R/W 8 00H 0F012H 割込み許可レジスタ 2 IE2 － R/W 8 00H 0F013H 割込み許可レジスタ 3 IE3 － R/W 8 00H 0F014H 割込み許可レジスタ 4 IE4 － R/W 8 00H 0F015H 割込み許可レジスタ 5 IE5 － R/W 8 00H 0F016H 割込み許可レジスタ 6 IE6 － R/W 8 00H 0F017H 割込み許可レジスタ 7 IE7 － R/W 8 00H 0F018H 割込み要求レジスタ 0 IRQ0 － R/W 8 00H 0F019H 割込み要求レジスタ 1 IRQ1 － R/W 8 00H 0F01AH 割込み要求レジスタ 2 IRQ2 － R/W 8 00H 0F01BH 割込み要求レジスタ 3 IRQ3 － R/W 8 00H 0F01CH 割込み要求レジスタ 4 IRQ4 － R/W 8 00H 0F01DH 割込み要求レジスタ 5 IRQ5 － R/W 8 00H 0F01EH 割込み要求レジスタ 6 IRQ6 － R/W 8 00H 0F01FH 割込み要求レジスタ 7 IRQ7 － R/W 8 00H


FJUL610Q111 5-3

5.2.2 割込み許可レジスタ 0（IE0）


7 6 5 4 3 2 1 0 IE0 － EVLS －－－－－－ R/W － R/W －－－－－－

初期値 0 0 0 0 0 0 0 0 IE0 は，各割込み要求ごとに割込みの禁止／許可を制御する特殊機能レジスタ（SFR）です。割込みが受け付けられた際にマスタ・インタラプト・イネーブル・フラグ（MIE）は“0”になりますが，IE0 の当該フラグはリ

セットされません。ビットの説明

• EVLS （ビット 6） EVLS は，電圧レベル検出回路割込み（VLSINT）の許可フラグです。

EVLS 説明

0 禁止（初期値） 1 許可


FJUL610Q111 5-4



7 6 5 4 3 2 1 0 IE1 EPB3 EPB2 EPB1 EPB0 － EPA2 EPA1 EPA0 R/W R/W R/W R/W R/W － R/W R/W R/W



• EPA0 （ビット 0） EPA0 は，入出力ポート PA0 端子割込み（PA0INT）の許可フラグです。

EPA0 説明


• EPA1 （ビット 1）

EPA1 は，入出力ポート PA1 端子割込み（PA1INT）の許可フラグです。

EPA1 説明 0 禁止（初期値） 1 許可

• EPA2 （ビット 2）

EPA2 は，入出力ポート PA2 端子割込み（PA2INT）の許可フラグです。

EPA2 説明 0 禁止（初期値） 1 許可

• EPB0 （ビット 4）

EPB0 は，入出力ポート PB0 端子割込み（PB0INT）の許可フラグです。

EPB0 説明 0 禁止（初期値） 1 許可





FJUL610Q111 5-5

• EPB2 （ビット 6） EPB2 は，入出力ポート PB2 端子割込み（PB2INT）の許可フラグです。

EPB2 説明






FJUL610Q111 5-6



7 6 5 4 3 2 1 0 IE2 EI2CM EI2CS －－－ ESAD － ESIO0 R/W R/W R/W －－－ R/W － R/W



• ESIO0 （ビット 0） ESIO0 は，同期式シリアルポート 0 割込み（SIO0INT）の許可フラグです。

ESIO0 説明 0 禁止（初期値） 1 許可

• ESAD （ビット 2）

ESAD は，逐次比較型 A/D コンバータ割込み（SADINT）の許可フラグです。

ESAD 説明 0 禁止（初期値） 1 許可

• EI2CS （ビット 6）

EI2CS は，I2C バス・インタフェース（スレーブ）割込み（I2CSINT）の許可フラグです。

EI2CS 説明 0 禁止（初期値） 1 許可

• EI2CM （ビット 7） EI2CM は，I2C バス・インタフェース（マスタ）割込み（I2CMINT）の許可フラグです。

EI2CM 説明 0 禁止（初期値） 1 許可


FJUL610Q111 5-7

5.2.5 割込み許可レジスタ 3（IE3）アドレス：0F013H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IE3 －－－－ ETM9 ETM8 －－ R/W －－－－ R/W R/W －－



• ETM8 （ビット 2） ETM8 は，タイマ 8 割込み（TM8INT）の許可フラグです。

ETM8 説明


• ETM9 （ビット 3）

ETM9 は，タイマ 9 割込み（TM9INT）の許可フラグです。

ETM9 説明 0 禁止（初期値） 1 許可


FJUL610Q111 5-8



7 6 5 4 3 2 1 0 IE4 ECMP1 ECMP0 －－－－ EUA1 EUA0 R/W R/W R/W －－－－ R/W R/W



• EUA0 （ビット 0） EUA0 は，UART0 割込み（UA0INT）の許可フラグです。

EUA0 説明


• EUA1 （ビット 1）

EUA1 は，UART1 割込み（UA1INT）の許可フラグです。

EUA1 説明 0 禁止（初期値） 1 許可

• ECMP0 （ビット 6）

ECMP0 は，コンパレータ 0 割込み（CMP0INT）の許可フラグです。

ECMP0 説明 0 禁止（初期値） 1 許可

• ECMP1 （ビット 7）

ECMP1 は，コンパレータ１割込み（CMP1INT）の許可フラグです。

ECMP1 説明 0 禁止（初期値） 1 許可


FJUL610Q111 5-9



7 6 5 4 3 2 1 0 IE5 ETMB ETMA ETMF ETME －－－－ R/W R/W R/W R/W R/W －－－－



• ETME （ビット 4） ETME は，タイマ E 割込み（TMEINT）の許可フラグです。

ETME 説明


• ETMF （ビット 5）

ETMF は，タイマ F 割込み（TMFINT）の許可フラグです。

ETMF 説明 0 禁止（初期値） 1 許可

• ETMA （ビット 6）

ETMA は，タイマ A 割込み（TMAINT）の許可フラグです。

ETMA 説明 0 禁止（初期値） 1 許可

• ETMB （ビット 7）

ETMB は，タイマ B 割込み（TMBINT）の許可フラグです。

ETMB 説明 0 禁止（初期値） 1 許可


FJUL610Q111 5-10

5.2.8 割込み許可レジスタ 6（IE6）アドレス：0F016H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IE6 E32H － E128H － EPWF EPWE EPWD EPWC R/W R/W － R/W － R/W R/W R/W R/W



• EPWC （ビット 0） EPWC は，PWMC 割込み（PWCINT）の許可フラグです。

EPWC 説明


• EPWD （ビット 1）

EPWD は，PWMD 割込み（PWDINT）の許可フラグです。

EPWD 説明 0 禁止（初期値） 1 許可

• EPWE （ビット 2）

EPWE は，PWME 割込み（PWEINT）の許可フラグです。

EPWE 説明 0 禁止（初期値） 1 許可

• EPWF （ビット 3）

EPWF は，PWMF 割込み（PWFINT）の許可フラグです。

EPWF 説明 0 禁止（初期値） 1 許可

• E128H （ビット 5）

E128H は，タイムベースカウンタ 128Hz 割込み（T128HINT）の許可フラグです。

E128H 説明 0 禁止（初期値） 1 許可

• E32H （ビット 7）




FJUL610Q111 5-11



7 6 5 4 3 2 1 0 IE7 －－－－ E2H －－ E16H R/W －－－－ R/W －－ R/W



• E16H （ビット 0） E16H は，タイムベースカウンタ 16Hz 割込み（T16HINT）の許可フラグです。

E16H 説明


• E2H （ビット 3）




FJUL610Q111 5-12

5.2.10 割込み要求レジスタ 0（IRQ0）


7 6 5 4 3 2 1 0 IRQ0 － QVLS －－－－－ QWDT R/W － R/W －－－－－ R/W

初期値 0 0 0 0 0 0 0 0 IRQ0 は，各割込みごとに割込みを要求する特殊機能レジスタ（SFR）です。ウォッチドッグタイマ割込み（WDTINT）は，MIE に依存しないノンマスカブル割込みです。この時，マスタ・インタラプト・

イネーブル・フラグ（MIE）の値に関係なく CPU に割込みを要求します。 IRQ0 の各要求フラグは，MIE の値に関係なく割込み発生により“1”になります。また，IRQ0 の要求フラグをソフトウェア

にて“1”にすることにより割込みを発生させることができます。 IRQ0 の当該フラグは，CPU に割込み要求が受け付けられるとハードウェアにより“0”になります。ビットの説明

• QWDT （ビット 0） QWDT は，ウォッチドッグタイマ割込み（WDTINT）の要求フラグです。

QWDT 説明

0 要求なし（初期値） 1 要求あり

• QVLS （ビット 6）

QVLS は，電圧レベル検出回路割込み（VLSINT）の要求フラグです。

QVLS 説明 0 要求なし（初期値） 1 要求あり

【注意】

割込み要求レジスタ（IRQ0）への書き込み命令により割込みを要求した場合は，次の 1 命令実行後に割込み移行

サイクルを開始します。


FJUL610Q111 5-13



7 6 5 4 3 2 1 0 IRQ1 QPB3 QPB2 QPB1 QPB0 － QPA2 QPA1 QPA0 R/W R/W R/W R/W R/W － R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 IRQ1 は，各割込みごとに割込みを要求する特殊機能レジスタ（SFR）です。 IRQ1 の各要求フラグは，IE1 および MIE の値に関係なく割込み発生により“1”になります。この時，割込み許可レジス

タ（IE1）の当該フラグが“1”，マスタ・インタラプト・イネーブル・フラグ（MIE）が“1”になっていると CPU に割込みを要求

します。また，IRQ1 の要求フラグをソフトウェアにて“1”にすることにより割込みを発生させることができます。 IRQ1 の当該フラグは，CPU に割込み要求が受け付けられるとハードウェアにより“0”になります。ビットの説明

• QPA0 （ビット 0） QPA0 は，入力ポート PA0 端子割込み（PA0INT）の要求フラグです。

QPA0 説明


• QPA1 （ビット 1）

QPA1 は，入力ポート PA1 端子割込み（PA1INT）の要求フラグです。

QPA1 説明 0 要求なし（初期値） 1 要求あり

• QPA2 （ビット 2）

QPA2 は，入力ポート PA2 端子割込み（PA2INT）の要求フラグです。

QPA2 説明 0 要求なし（初期値） 1 要求あり

• QPB0 （ビット 4）

QPB0 は，入力ポート PB0 端子割込み（PB0INT）の要求フラグです。

QPB0 説明 0 要求なし（初期値） 1 要求あり


FJUL610Q111 5-14










【注意】

割込み要求レジスタ（IRQ1），もしくは割込み許可レジスタ（IE1）への書き込み命令により割込みを要求した場合

は，次の 1 命令実行後に割込み移行サイクルを開始します。


FJUL610Q111 5-15



7 6 5 4 3 2 1 0 IRQ2 QI2CM QI2CS －－－ QSAD － QSIO0 R/W R/W R/W －－－ R/W － R/W




• QSIO0 （ビット 0） QSIO0 は，同期式シリアルポート 0 割込み（SIO0INT）の要求フラグです。

QSIO0 説明 0 要求なし（初期値） 1 要求あり

• QSAD （ビット 2）

QSAD は，逐次比較型 A/D コンバータ割込み（SADINT）の要求フラグです。

QSAD 説明 0 要求なし（初期値） 1 要求あり

• QI2CS （ビット 6）

QI2CS は，I2C バスインタフェース（スレーブ）割込み（I2CSINT）の要求フラグです。

QI2CS 説明 0 要求なし（初期値） 1 要求あり

• QI2CM （ビット 7）

QI2CM は，I2C バスインタフェース（マスタ)割込み（I2CMINT）の要求フラグです。

QI2CM 説明 0 要求なし（初期値） 1 要求あり

【注意】




FJUL610Q111 5-16


アドレス：0F01BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ3 －－－－ QTM9 QTM8 －－ R/W －－－－ R/W R/W －－




• QTM8 （ビット 2） QTM8 は，タイマ 8 割込み（TM8INT）の要求フラグです。

QTM8 説明


• QTM9 （ビット 3）

QTM9 は，タイマ 9 割込み（TM9INT）の要求フラグです。

QTM9 説明 0 要求なし（初期値） 1 要求あり

【注意】




FJUL610Q111 5-17


アドレス：0F01CH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ4 QCMP1 QCMP0 －－－－ QUA1 QUA0 R/W R/W R/W －－－－ R/W R/W




• QUA0 （ビット 0） QUA0 は，UART0 割込み（UA0INT）の要求フラグです。

QUA0 説明


• QUA1 （ビット 1）

QUA1 は，UART1 割込み（UA1INT）の要求フラグです。

QUA1 説明 0 要求なし（初期値） 1 要求あり

• QCMP0 （ビット 6）

QCMP0 は，コンパレータ 0 割込み（CMP0INT）の要求フラグです。

QCMP0 説明 0 要求なし（初期値） 1 要求あり

• QCMP1 （ビット 7）

QCMP1 は，コンパレータ 1 割込み（CMP1INT）の要求フラグです。

QCMP1 説明 0 要求なし（初期値） 1 要求あり

【注意】




FJUL610Q111 5-18


アドレス：0F01DH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 IRQ5 QTMB QTMA QTMF QTME －－－－ R/W R/W R/W R/W R/W －－－－




• QTME （ビット 4） QTME は，タイマ E 割込み（TMEINT）の要求フラグです。

QTME 説明


• QTMF （ビット 5）

QTMF は，タイマ F 割込み（TMFINT）の要求フラグです。

QTMF 説明 0 要求なし（初期値） 1 要求あり

• QTMA （ビット 6）

QTMA は，タイマ A 割込み（TMAINT）の要求フラグです。

QTMA 説明 0 要求なし（初期値） 1 要求あり

• QTMB （ビット 7）

QTMB は，タイマ B 割込み（TMBINT）の要求フラグです。

QTMB 説明 0 要求なし（初期値） 1 要求あり

【注意】




FJUL610Q111 5-19



7 6 5 4 3 2 1 0 IRQ6 Q32H － Q128H － QPWF QPWE QPWD QPWC R/W R/W － R/W － R/W R/W R/W R/W




• QPWC （ビット 0） QPWC は，PWMC 割込み（PWCINT）の要求フラグです。

QPWC 説明


• QPWD （ビット 1）

QPWD は，PWMD 割込み（PWDINT）の要求フラグです。

QPWD 説明 0 要求なし（初期値） 1 要求あり

• QPWE （ビット 2）

QPWE は，PWME 割込み（PWEINT）の要求フラグです。

QPWE 説明 0 要求なし（初期値） 1 要求あり

• QPWF （ビット 3）

QPWF は，PWMF 割込み（PWFINT）の要求フラグです。

QPWF 説明 0 要求なし（初期値） 1 要求あり

• Q128H （ビット 5）

Q128H は，タイムベースカウンタ 128Hz 割込み（T128HINT）の要求フラグです。

Q128H 説明 0 要求なし（初期値） 1 要求あり


FJUL610Q111 5-20

• Q32H （ビット 7） Q32H は，タイムベースカウンタ 32Hz 割込み（T32HINT）の要求フラグです。

Q32H 説明


【注意】




FJUL610Q111 5-21



7 6 5 4 3 2 1 0 IRQ7 －－－－ Q2H －－ Q16H R/W －－－－ R/W －－ R/W




• Q16H （ビット 0） Q16H は，タイムベースカウンタ 16Hz 割込み（T16HINT）の要求フラグです。

Q16H 説明


• Q2H （ビット 3）

Q2H は，タイムベースカウンタ 2Hz 割込み（T2HINT）の要求フラグです。

Q2H 説明 0 要求なし（初期値） 1 要求あり

【注意】




FJUL610Q111 5-22

5.3 動作説明

ウォッチドッグタイマ割込み（WDTINT）を除く 30 要因の割込みの許可と禁止は，マスタ・インタラプト・イネーブル・フラ

グ（MIE）と各割込み許可レジスタ（IE0～7）で制御されます。WDTINT はノンマスカブル割込みです。割込み条件が成立するとプログラムは各割込み要因毎に決められた割込みベクタテーブルより分岐先アドレスを呼び

出して，割込み移行サイクルを開始します。表 5-1 に割込み要因一覧を示します。

表 5-1 割込み要因一覧優先順位割込み要因略称ベクタテーブルアドレス

1 ウォッチドッグタイマ割込み WDTINT 0008H 3 VLS 割込み VLSINT 000CH 5 PA0 割込み PA0INT 0010H 6 PA1 割込み PA1INT 0012H 7 PA2 割込み PA2INT 0014H 9 PB0 割込み PB0INT 0018H 10 PB1 割込み PB1INT 001AH 11 PB2 割込み PB2INT 001CH 12 PB3 割込み PB3INT 001EH 13 同期式シリアルポート 0 割込み SIO0INT 0020H 15 逐次比較型 A/D コンバータ割込み SADINT 0024H 19 I2C スレーブ割込み I2CSINT 002CH 20 I2C マスタ割込み I2CMINT 002EH 23 タイマ 8 割込み TM8INT 0034H 24 タイマ 9 割込み TM9INT 0036H 29 UART0 割込み UA0INT 0040H 30 UART1 割込み UA1INT 0042H 35 コンパレータ 0 割込み CMP0INT 004CH 36 コンパレータ 1 割込み CMP1INT 004EH 41 タイマ E 割込み TMEINT 0058H 42 タイマ F 割込み TMFINT 005AH 43 タイマ A 割込み TMAINT 005CH 44 タイマ B 割込み TMBINT 005EH 45 PWMC 割込み PWCINT 0060H 46 PWMD 割込み PWDINT 0062H 47 PWME 割込み PWEINT 0064H 48 PWMF 割込み PWFINT 0066H 50 TBC128Hz 割込み T128HINT 006AH 52 TBC32Hz 割込み T32HINT 006EH 53 TBC16Hz 割込み T16HINT 0070H 56 TBC2Hz 割込み T2HINT 0076H

【注意】

・複数の割込みが同時に発生した場合は，優先順位の高い割込みから実行され，優先順位の低い割込みは保留

されます。・ウォッチドッグタイマ割込み（WDTINT）は，ノンマスカブル割込みです。マスカブル割込み処理中に WDTINT が

発生した場合は，マスカブル割込みの多重割込みの許可・禁止に関係なく，マスカブル割込み処理を中断し，

WDTINT が優先して処理されます。・フェイルセーフとして，使用しない割込みベクタも定義してください。使用しない割込みが発生した場合は，CPUが

暴走した可能性があります。無限ループを使ってウォッチドッグタイマリセットを発生させ LSI を初期化することを推

奨します。


FJUL610Q111 5-23

5.3.1 マスカブル割込み処理

MIE フラグが“1”の状態で各割込みが発生すると，ハードウェアにて以下の処理が実施され，プログラムが割込み先へ

移行します。

（１）プログラムカウンタ（PC）を ELR1 へ転送（２） CSR を ECSR1 へ転送（３） PSW を EPSW1 へ転送（４） MIE フラグを“0”にする（５） ELEVEL フィールドを“1”にする（６） PC に割込み先頭アドレスをロードする

5.3.2 ノンマスカブル割込み処理

MIE フラグの状態によらず各割込みが発生すると，ハードウェアにて以下の処理が実施され，プログラムが割込み先へ

移行します。

（１） PC を ELR2 へ転送（２） CSR を ECSR2 へ転送（３） PSW を EPSW2 へ転送（４） ELEVEL フィールドを“2”にする（５） PC に割込み先頭アドレスをロードする

5.3.3 ソフトウェア割込み処理

ソフトウェア割込みは，アプリケーションプログラム内で任意に発生させるものです。プログラム内で SWI 命令を実行す

るとソフトウェア割込みが発生し，ハードウェアにて以下の処理が実施され，プログラムが割込み先へ移行します。ベク

タテーブルは SWI 命令にて指定します。

（１） PC を ELR1 へ転送（２） CSR を ECSR1 へ転送（３） PSW を EPSW1 へ転送（４） MIE フラグを“0”にする（５） ELEVEL フィールドを“1”にする（６） PC に割込み先頭アドレスをロードする

【参照】

MIEフラグ，PC（プログラムカウンタ），CSR，PSW，ELEVELについては別冊の『nX-U8/100コアインストラクショ

ンマニュアル』を参照してください。


FJUL610Q111 5-24

5.3.4 割込みルーチンでの注意事項

割込みルーチンを実行時に更にプログラムでサブルーチンを呼び出す場合と呼び出さない場合，および多重割込み

を許可している場合と禁止している場合，またその割込みがマスカブル割込みの場合とノンマスカブル割込みの場合，

それぞれプログラミング時の注意事項が異なります。

状態 A：マスカブル割込みが実行中

A-1：割込みルーチンを実行時にプログラムでサブルーチンを呼び出さない場合 A-1-1：多重割込みを禁止する場合・割込みルーチン実行開始直後の処理注意すべき事項は特にありません。

・割込みルーチン実行終了時の処理 RTI 命令を配置し，PC に ELR レジスタの内容を，PSW に EPSW レジスタの内容を復帰させます。

A-1-2：多重割込みを許可する場合・割込みルーチン実行開始直後の処理 “PUSH ELR，EPSW”を指定し，割込みの戻り番地と PSW の状態をスタックに退避します。

・割込みルーチン実行終了時の処理 RTI 命令の代わりに“POP PC，PSW”を指定し，PC と PSW にスタックの内容を復帰させます。

記述例：状態 A-1-1 記述例：状態 A-1-2

Intrpt_A-1-1: ；A-1-1 の状態 Intrpt_A-1-2: ；開始 DI ；割込み禁止 PUSH ELR，EPSW ；先頭で ELR，EPSW を退避：： EI ；割込み許可：： RTI ；PC を ELR より復帰：；PSW を EPSW より復帰：；終了：： POP PC，PSW ；PC をスタックより復帰；PSW をスタックより復帰；終了


FJUL610Q111 5-25

A-2：割込みルーチンを実行時にプログラムでサブルーチンを呼び出す場合

A-2-1：多重割込みを禁止する場合・割込みルーチン実行開始直後の処理 “PUSH LR”命令を指定し，サブルーチンの戻り番地をスタックに退避します。

・割込みルーチン実行終了時の処理 RTI 命令の直前に“POP LR”を指定し，サブルーチンの戻り番地を LR に復帰させた後，割込みから復帰

します。 A-2-2：多重割込みを許可する場合・割込みルーチン実行開始直後の処理 “PUSH LR，ELR，EPSW”を指定し，割込みの戻り番地，サブルーチンの戻り番地および EPSW の状態

をスタックに退避します。・割込みルーチン実行終了時の処理

RTI 命令の代わりに“POP PC，PSW，LR”を指定し，割込みの戻り番地の退避データは PC へ，EPSW の

退避データは PSW へ，LR の退避データは LR に復帰させます。

記述例：状態 A-2-2 Intrpt_A-2-2: ；開始 PUSH

ELR,EPSW,LR ；先頭で ELR，EPSW，LR 退避

EI ；割込み許可： Sub_1: ；： DI ；割込み禁止：：：

BL Sub_1 ；サブルーチンSub_1呼び出

し：

： RT ；PC を LR より復帰 POP PC，PSW，LR ；PC をスタックより復帰；サブルーチン終了；PSW をスタックより復帰；LR をスタックより復帰；終了


FJUL610Q111 5-26

状態 B：ノンマスカブル割込み実行中

B-1：割込みルーチンにて割込み処理を実施しない場合・割込みルーチン実行開始直後の処理

RTI の命令を指定し，PC に ELR レジスタの内容を，PSW に EPSW レジスタの内容を復帰させます。 B-2：割込みルーチンにて割込み処理を実施する場合

B-2-1: 割込みルーチンを実行時にプログラムでサブルーチンを呼び出さない場合・割込みルーチン実行開始直後の処理

“PUSH ELR，EPSW”を指定し，割込みの戻り番地，および EPSW の状態をスタックに退避します。・割込みルーチン実行終了時の処理

RTI 命令の代わりに“POP PC，PSW”を指定し，割込みの戻り番地の退避データは PC へ，EPSW の退避

データは PSW に復帰させます。 B-2-2：割込みルーチンを実行時にプログラムでサブルーチンを呼び出す場合・割込みルーチン実行開始直後の処理

“PUSH LR，ELR，EPSW”を指定し，割込みの戻り番地，サブルーチンの戻り番地およびEPSWの状態

をスタックに退避します。・割込みルーチン実行終了時の処理

RTI 命令の代わりに“POP PC，PSW，LR”を指定し，割込みの戻り番地の退避データは PC へ，EPSW の

退避データは PSW へ，LR の退避データは LR に復帰させます。記述例：状態 B-1 記述例：状態 B-2-1

Intrpt_B-1: ；B-1 の状態 Intrpt_B-2-1: ；開始 RTI ；PC を ELR より復帰 PUSH ELR，EPSW ；先頭で ELR，EPSW を退避；PSW を EPSW より復帰；終了：：： POP PC，PSW ；PC をスタックより復帰；PSW をスタックより復帰；終了

記述例：状態 B-2-2

Intrpt_B-2-2: ；開始 PUSH

ELR,EPSW,LR ；先頭で ELR，EPSW，LR 退避

： Sub_1: ；：：：：：

BL Sub_1 ；サブルーチンSub_1呼び出

し：

： RT ；PC を LR より復帰 POP PC，PSW，LR ；PC をスタックより復帰；サブルーチン終了；PSW をスタックより復帰；LR をスタックより復帰；終了


FJUL610Q111 5-27

5.3.5 割込み禁止状態

割込み条件が成立していても割込みを受け付けない動作状態があります。これを割込み禁止状態と呼びます。割込み

禁止状態と，その状態における割込みの取り扱いは次のようになります。

割込み禁止状態 1．割込み移行サイクルと，割込みルーチンの先頭にある命令の間この区間に割込み条件が成立した場合，すでに許可されている割込みに対応している割込みルーチンの先頭に

ある命令実行直後に割込みが発生します。

割込み禁止状態 2．DSR プリフィックス命令と次の命令の間この区間に割込み条件が成立した場合，DSR プリフィックス命令の次の命令実行直後に割込みが発生します。

DSR プリフィックス命令については，『nX-U8/100 コアインストラクションマニュアル』を参照してください。

第 6 章クロック発生回路

ML610Q111/ML610Q112 ユーザーズマニュアル第 6 章クロック発生回路

FJUL610Q111 6-1

6 クロック発生回路

6.1 概要

クロック発生回路は，低速クロック（LSCLK），高速クロック（HSCLK），PLL クロック（PLLCLK），高速発振クロック

（OSCLK），システムクロック（SYSCLK），低速出力クロック（LSCLK）および，高速出力クロック（OUTCLK）を発生，

供給します。LSCLK，および HSCLK は，周辺回路のタイムベースクロックとなり，SYSCLK は CPU の基本動作クロック

となり，LSCLK／OUTCLK はポートから出力されるクロックとなります。 LSCLK，OUTCLK の出力ポートについては，「第 15 章ポート A」，「第 16 章ポート B」を参照してください。また，本章で記載されている STOP モードについては，「第 4 章 MCU 制御機能」を参照してください。

6.1.1 特長 • 低速クロック発生回路：32.768kHz RC 発振モード • 高速クロック発生回路：ソフトウェアによる選択

－ PLL 発振モード－外部クロック入力モード

6.1.2 構成

図 6-1 にクロック発生回路の構成を示します。

FCON0 ：周波数コントロールレジスタ 0 FCON1 ：周波数コントロールレジスタ 1

図 6-1 クロック発生回路の構成【注意】

本 LSI は，電源投入後もしくはシステムリセット後，32.768kHz RC 発振クロックで動作を開始します。ソフトウェア

による初期化の際に，FCON0 レジスタもしくは FCON1 レジスタを設定し，必要とするクロックに切り替えてくださ

い。

高速クロック発生回路

PA2/CLKIN PB6/CLKIN

低速クロック(LSCLK)

高速クロック(HSCLK)

システムクロック(SYSCLK)

FCON0, FCON1

データバス

分周選択 1/1,1/2,1/4,1/8

分周選択 1/1,1/2,1/4,1/8

高速クロック出力 (PA0/OUTCLK, PB0/OUTCLK)

OSCLK

低速クロック発生回路

PLL 1/2

PLL クロック (PLLCLK)

高速発振クロック(OSCLK)

低速クロック出力 (PA1/LSCLK, PB7/LSCLK)


FJUL610Q111 6-2

6.1.3 端子一覧

端子名入出力機能

PA0/OUTCLK O 高速クロック出力端子。PA0 端子の 3 次機能として使用します。 PB0/OUTCLK O 高速クロック出力端子。PB0 端子の 3 次機能として使用します。

PA2/CLKIN I 外部クロック入力端子。 PA2 端子の 3 次機能として使用します。

PB6/CLKIN I 外部クロック入力端子。 PB6 端子の 2 次機能として使用します。

PA1/LSCLK O 低速クロック出力端子。PA1 端子の 3 次機能として使用します。 PB7/LSCLK O 低速クロック出力端子。PB7 端子の 2 次機能として使用します。




0F002H 周波数コントロールレジスタ 0 FCON0 FCON

R/W 8/16 3BH 0F003H 周波数コントロールレジスタ 1 FCON1 R/W 8 00H


FJUL610Q111 6-3

6.2.2 周波数コントロールレジスタ 0（FCON0）アドレス：0F002H アクセス：R/W アクセスサイズ：8/16 ビット初期値：3BH

7 6 5 4 3 2 1 0 FCON0 －－ OUTC1 OUTC0 OSCM1 OSCM0 SYSC1 SYSC0 R/W －－ R/W R/W R R/W R/W R/W

初期値 0 0 1 1 1 0 1 1 FCON0 は，高速クロック発生回路の制御とシステムクロックを選択する特殊機能レジスタ（SFR）です。 OSCM1 は常に“1”が読み出されます。ビットの説明

• SYSC1, SYSC0 （ビット 1, 0） SYSC1, SYSC0 は，システムクロックおよび周辺回路（高速側タイムベースカウンタを含む）に使用する高速クロ

ック（HSCLK）の周波数を選択するビットです。OSCLK，1/2OSCLK，1/4OSCLK，1/8OSCLK が選択できます。

本 LSI のシステムクロック（SYSCLK）の最大動作保証周波数は 8.192MHz です。システムリセット時は，1/8OSCLK が選択されています。

SYSC1 SYSC0 説明

0 0 OSCLK 0 1 1/2OSCLK 1 0 1/4OSCLK 1 1 1/8OSCLK（初期値）

• OSCM0 （ビット 2）

OSCM0 は，高速クロック発生回路のモードを選択するビットです。PLL 発振モード，外部クロック入力モードが

選択できます。 OSCM0 は，高速発振停止中（FCON1 の ENOSC ビットが“0”の場合）のみ書き換えが可能です。

システムリセット時は，PLL 発振モードが選択されています。

OSCM0 説明 0 PLL 発振モード（初期値） 1 外部クロック入力モード（PA2,PB6/CLKIN）

• OUTC1, OUTC 0 （ビット 5, 4）

OUTC1, OUTC0は，PA0,PB0ポートの 3次機能で出力される高速出力クロック（OUTCLK）の周波数を選択す

るビットです。OSCLK，1/2OSCLK，1/4OSCLK，1/8OSCLK が選択できます。システムリセット時は，1/8OSCLK が選択されています。

OUTC1 OUTC0 説明

0 0 OSCLK 0 1 1/2OSCLK 1 0 1/4OSCLK 1 1 1/8OSCLK（初期値）


FJUL610Q111 6-4

【注意】

・OSCM0 にて高速クロック発生回路のモードを切り替える場合は，必ずシステムクロックを低速クロックに

（FCON1 レジスタの SYSCLK ビットを”0”）に変更し，高速発振を停止（FCON1 レジスタの ENOSC ビットを“0”）してから，OSCM0 ビットを書き換えてください。・外部クロック入力モード時に，PA2/CLKIN 端子もしくは PB6/CLKIN 端子からクロックを入力してください。この時，

8.192MHz を超えないクロックを入力してください。・外部クロック入力モード時に，PA2/CLKIN端子および，PB6/CLKIN端子のモード設定で共に外部クロック入力機

能に設定した場合は，PA2/CLKIN が優先されます。


FJUL610Q111 6-5

6.2.3 周波数コントロールレジスタ 1（FCON1）


7 6 5 4 3 2 1 0 FCON1 LPLL －－－－－ ENOSC SYSCLK R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 FCON1 は，高速クロック発生回路の制御とシステムクロックを選択する特殊機能レジスタ（SFR）です。ビットの説明

• SYSCLK （ビット 0） SYSCLK は，システムクロックを選択するビットです。低速クロック（LSCLK）もしくは FCON0 の高速クロック周波

数選択ビット（SYSC1,0）で選択した HSCLK（1/nOSCLK：n=1,2,4,8）が選択できます。高速クロックの発振を停止させる場合(ENOSC ビット=“0”)，SYSCLK ビットは“0”固定となり，システムクロックに

は低速クロック（LSCLK）が選択されます。

SYSCLK 説明 0 LSCLK（初期値） 1 HSCLK

• ENOSC （ビット 1）

ENOSC は，高速クロック発振回路の発振許可／停止を選択するビットです。

ENOSC 説明 0 高速発振停止（初期値） 1 高速発振許可

• LPLL （ビット 7）

LPLL は，PLL 発振の発振状態を示すフラグです。 LPLL が“1”の場合は，PLL 発振が使用可能であることをことを示します。“0”の場合は PLL 発振が停止してい

るか，もしくは PLL 発振が使用不可であることを示します。 LPLL は，読み出し専用のビットです。

LPLL 説明

0 PLL 発振使用不可（初期値） 1 PLL 発振使用可能

【注意】

・LPLL フラグは，参考フラグです。 PLL 発振起動後 3ms（Max.）の発振安定時間が必要です。・PLL の発振周波数は 16.384MHz ですが，CPU クロックは最大 8.192MHz です。


FJUL610Q111 6-6

6.3 動作説明

6.3.1 低速クロック

6.3.1.1 RC32.768kHz クロック発生回路図 6-2 に，RC32.768kHz クロック発生回路の回路構成を示します。 RC32.768kHz クロック発生回路は，電源投入時のリセット発生や端子リセット，WDT リセット，VLS リセットにより起動しま

す。リセットによる起動では，発振安定時間（256 カウント）待った後に周辺回路に供給されます。 STOP モードからの復帰では，発振安定時間（32 カウント）待った後に周辺回路に供給されます。

図 6-2 RC32.768kHz 発振モードの回路構成

STOP モード

発振許可 RC32.768kHz

発振回路 256 カウント

／32 カウント LSCLK （低速発振クロック）


FJUL610Q111 6-7

6.3.1.2 RC32.768kHz クロック発生回路の動作

RC32.768ｋHz クロック発生回路は，電源投入時のリセット発生により起動します。電源投入後，低速クロック（LSCLK）の発振安定時間（256 カウント）待った後に低速クロック（LSCLK）が周辺回路に供

給されます。低速クロック発生回路は，ソフトウェアによりSTOPモードに移行すると発振を停止します。外部割込みによるSTOPモー

ドの解除により発振を再開し，低速クロック（LSCLK）の発振安定時間（32カウント）待った後にLSCLKが周辺回路に供

給されます。STOP モードについては，「第 4 章 MCU 制御機能」を参照してください。図 6-3 に低速クロック発生回路の動作波形を示します。

図 6-3 低速クロック発生回路の動作

【注意】

電源投入後，CPU は低速クロック（RC32.768kHz 発振）で動作を開始します。

電源 VDD

RESET

LSCLK 供給開始

外部割込み発生

LSCLK 供給開始

低速発振 256 カウント低速クロック

LSCLK LSCLK 波形

低速発振 32 カウント LSCLK 波形

低速クロック発振

低速クロック発振

STOP モード

低速クロック発振波形


FJUL610Q111 6-8

6.3.2 高速クロック

高速クロック発生回路は，周波数コントロールレジスタ 0（FCON0）の，OSCM0 ビットにより，PLL 発振モード，高速外部

クロック入力モードが選択できます。

6.3.2.1 PLL 発振モード PLL 発振回路では，RC32.768kHz クロック発生回路から出力されるクロックを 500 逓倍した 16.384MHz のクロック（PLLCLK）を生成します。また，これを 2 分周したクロックを高速発振クロック（OSCLK）として使用します。 PLLCLK 周波数がロックすると，FCON1 の LPLL フラグが“1”にセットされます。 PLL 発振モード（OSCM0=“0”）の状態で，発振許可後（ENOSC を“1”にセット），PLLCLK を２分周したクロックで 8192カウントすると OSCLK（高速発振クロック）が供給開始されます。 PLL 発振モードでは，PA2,PB6/CLKIN 端子は汎用の入出力ポートとして使用可能です。図 6-4 に PLL 発振モード時の回路構成を示します。

図 6-4 PLL 発振モードの回路構成

STOP モード

ENOSC（発振許可） 32.768kHz

PLL 発振回路

8192 カウント OSCLK （高速発振クロック）

1/2


FJUL610Q111 6-9

6.3.2.2 外部クロック入力モード

外部クロック入力モードでは，PA2,PB6/CLKIN 端子から外部クロックを入力します。入力するクロックは，最大

8.192MHzです。外部クロック入力モード（OSCM0=“1”）の状態で，発振許可後（ENOSCを“1”にセット），外部入力クロ

ックを 128 カウントすると OSCLK（高速発振クロック）が供給開始されます。図 6-5 に高速外部クロック入力モード時の回路構成を示します。

図 6-5 高速外部クロック入力モードの回路構成

【注意】

・高速外部クロック入力モードで PA2,PB6/CLKIN 端子をオープン状態にすると，過大な電流が流れる恐れがあり

ますので，必ず“H”レベル（VDD）もしくは“L”レベル（VSS）を入力してください。・本 LSI のシステムクロック（SYSCLK）の最大動作保証周波数 8.192MHz を超えないクロックを入力してください。・外部クロック入力モード時，PA2，PB6 端子をクロック入力へ設定した場合，PA2 が優先されます。

PA2,PB6/CLKIN 外部クロック入力

VDD

STOP モード

高速発振クロック

(OSCLK)

ENOSC（発振許可）

128 カウント


FJUL610Q111 6-10

6.3.2.3 高速クロック発生回路の動作

高速クロック発生回路は，周波数コントロールレジスタ 0,1（FCON0, FCON1）により，発振モードの選択，および発振の

開始/停止が制御できます。 FCON0 にて高速発振モードの選択，および高速発振の周波数を選択した後に，FCON1 の ENOSC ビットを“1”にする

と発振を開始します。発振開始後，高速発振クロック（OSCLK）の発振安定時間待った後にHSCLKが周辺回路に供給

開始されます。高速クロック発生回路は，ソフトウェアによりSTOPモードに移行すると発振を停止します。外部割込みによるSTOPモー

ドの解除により発振が再開され，低速クロック（LSCLK）の発振安定時間経過後，高速クロック（OSCLK）の発振安定時

間待った後に HSCLK が周辺回路に供給開始されます。発振安定時間は， PLL 発振モードで 8192 クロック，外部クロ

ック入力モードで 128 クロックとなります。図 6-6 に PLL 発振モード時の高速クロック発生回路の動作波形を示します。

図 6-6 PLL 発振モード時の高速クロック発生回路の動作

HSCLK 波形

高速発振波形

高速クロック HSCLK

高速クロック発振許可 ENOSC

高速発振 8192 カウント

高速発振開始

STOP モード

外部割込み発生

高速発振波形高速発振波形

プログラム再スタート

低速クロック発振波形低速クロック発振波形

HSCLK 波形

高速発振停止

低速クロック発振波形

高速発振 8192 カウント

低速発振 32 カウント


FJUL610Q111 6-11

6.3.3 システムクロック切り替え

システムクロックは，周波数コントロールレジスタ（FCON0, FCON1）により，高速クロック（HSCLK），低速クロック

（LSCLK）に切り替えることができます。図 6-7にシステムクロック切り替え処理のフローチャート（HSCLK→LSCLK）を，図 6-8に，システムクロック切り替え処

理のフローチャート（LSCLK→HSCLK）を示します。

図 6-7 システムクロック切り替え処理のフローチャート（HSCLK→LSCLK）

図 6-8 システムクロック切り替え処理のフローチャート（LSCLK→HSCLK）

【注意】

高速クロック（HSCLK）が発振開始する前にシステムクロックを低速クロックから高速クロックへ切り替えると， HSCLK が周辺回路に供給開始されるまで CPU は停止状態となります。

システムクロック切り替え

ENOSC←”1”

発振安定時間の

ウェイト(TWAIT)

SYSCLK←”1”

高速動作モード

TWAIT＝3ms＠PLL 発振ﾓｰﾄﾞ時 TWAIT＝1ms＠外部ｸﾛｯｸ入力ﾓｰﾄﾞ

システムクロック切り替えの前に，高速発振モードを設定してください。

高速発振開始

システムクロックの切り替え（低速クロック→高速クロック）

Yes

No 高速クロック

を使用？

低速クロック（LSCLK）を継続使用してください。

システムクロック切り替え

SYSCLK←”0”

低速動作モード

システムクロックの切り替え（高速クロック→低速クロック）

ENOSC←”0” 高速発振の停止（※CPU 以外で高速クロックを使用している場合は停止する必要はありません）


FJUL610Q111 6-12

6.4 ポートのレジスタ設定について

外部クロック入力または，クロック出力機能を有効にするには関連する各ポートレジスタのビットを設定する必要がありま

す。各レジスタの機能詳細については，第 15 章「ポート A」，第 16 章「ポート B」を参照してください。

6.4.1 PB7 端子に低速クロック出力（LSCLK）を出力する場合

PB7MD0 ビット（PBMOD0 レジスタのビット 7）を“1”にし，PB7 の 2 次機能（低速クロック出力）を選択します。

レジスタ名 PBMOD1 レジスタ（アドレス：0F25DH）

ビット 7 6 5 4 3 2 1 0

ビット名 PB7MD1 PB6MD1 PB5MD1 PB4MD1 PB3MD1 PB2MD1 PB1MD1 PB0MD1

設定値 0 * * * * * * *

レジスタ名 PBMOD0 レジスタ（アドレス：0F25CH）

ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * * PB7C1 ビット（PBCON1 レジスタのビット 7）を“1”に，PB7C0 ビット（PBCON0 レジスタのビット 7）を“1”に，PB7DIR ビット

（PBDIR レジスタのビット 7）を“0”に PB7 端子を CMOS 出力に設定します。

レジスタ名 PBCON1 レジスタ（アドレス：0F25BH）

ビット 7 6 5 4 3 2 1 0

ビット名 PB7C1 PB6C1 PB5C1 PB4C1 PB3C1 PB2C1 PB1C1 PB0C1

設定値 1 * * * * * * *

レジスタ名 PBCON0 レジスタ（アドレス：0F25AH）

ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *

レジスタ名 PBDIR レジスタ（アドレス：0F259H）

ビット 7 6 5 4 3 2 1 0

ビット名 PB7DIR PB6DIR PB5DIR PB4DIR PB3DIR PB2DIR PB1DIR PB0DIR

設定値 0 * * * * * * * PB7D ビット（PBD レジスタのビット 7）のデータは“0”でも“1”でも構いません。

レジスタ名 PBD レジスタ（アドレス：0F258H）

ビット 7 6 5 4 3 2 1 0

ビット名 PB7D PB6D PB5D PB4D PB3D PB2D PB1D PB0D

設定値 ** * * * * * * *

- : 存在しないビット * : 低速クロック出力機能に関連のないビット ** : Don’t care


FJUL610Q111 6-13

6.4.2 PB0 端子に高速クロック出力（OUTCLK）を出力する場合

PB0MD1 ビット（PBMOD1 レジスタのビット 0）を“1”にし，PB0 の 3 次機能（高速クロック出力）を選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 PB7MD1 PB6MD1 PB5MD1 PB4MD1 PB3MD1 PB2MD1 PB1MD1 PB0MD1

設定値 * * * * * * * 1



設定値 * * * * * * * 0 PB0C1 ビット（PBCON1 レジスタのビット 0）を“1”に，PB0C0 ビット（PBCON0 レジスタのビット 0）を“1”に，PB0DIR ビット

（PBDIR レジスタのビット 0）を“0”に PB0 端子を CMOS 出力に設定します。


ビット 7 6 5 4 3 2 1 0 ビット名 PB7C1 PB6C1 PB5C1 PB4C1 PB3C1 PB2C1 PB1C1 PB0C1

設定値 * * * * * * * 1



設定値 * * * * * * * 1


ビット 7 6 5 4 3 2 1 0 ビット名 PB7DIR PB6DIR PB5DIR PB4DIR PB3DIR PB2DIR PB1DIR PB0DIR

設定値 * * * * * * * 0 PB0D ビット（PBD レジスタのビット 0）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名 PB7D PB6D PB5D PB4D PB3D PB2D PB1D PB0D

設定値 * ** * * * * * **

- : 存在しないビット * : 高速クロック出力機能に関連のないビット ** : Don’t care


FJUL610Q111 6-14

6.4.3 PA2 端子を外部クロック入力（CLKIN）機能として動作させる場合

PA2MD1 ビット（PAMOD1 レジスタのビット 2）を“1”にし，PA2 の 3 次機能を選択します。

レジスタ名 PAMOD1 レジスタ（アドレス：0F255H）

ビット 7 6 5 4 3 2 1 0

ビット名 - - - - - PA2MD1 PA1MD1 PA0MD1

設定値 - - - - - 1 * *


ビット 7 6 5 4 3 2 1 0

ビット名 - - - - - PA2MD0 PA1MD0 PA0MD0

設定値 - - - - - 0 * * PA2C0 ビット（PACON0 レジスタのビット 2），PA2C1 ビット（PACON1 レジスタのビット 2）をそれぞれ“0”に，PA2DIR ビ

ット（PADIR レジスタのビット 2）を“1”に PA2 端子を入力に設定します。

レジスタ名 PACON1 レジスタ（アドレス：0F253H）

ビット 7 6 5 4 3 2 1 0

ビット名 - - - - - PA2C1 PB1C1 PB0C1

設定値 - - - - - 0 * *


ビット 7 6 5 4 3 2 1 0

ビット名 - - - - - PA2C0 PB1C0 PB0C0

設定値 - - - - - 0 * *

レジスタ名 PADIR レジスタ（アドレス：0F251H）

ビット 7 6 5 4 3 2 1 0

ビット名 - - - - - PA2DIR PB1DIR PB0DIR

設定値 - - - - - 1 * * PA2D ビット（PAD レジスタのビット 2）のデータは“0”でも“1”でも構いません。

レジスタ名 PAD レジスタ（アドレス：0F250H）

ビット 7 6 5 4 3 2 1 0

ビット名 - - - - - PA2D PA1D PA0D

設定値 - - - - - ** * *

- : 存在しないビット * : 外部クロック入力機能に関連のないビット ** : Don’t care

第 7 章タイムベースカウンタ

ML610Q111/ML610Q112 ユーザーズマニュアル第 7 章タイムベースカウンタ

FJUL610Q111 7-1

7 タイムベースカウンタ

7.1 概要

本 LSI は，周辺回路のベースクロックを生成する低速側タイムベースカウンタ（LTBC）と高速側タイムベースカウンタ

（HTBC）を内蔵しています。タイムベースカウンタを使用することにより，定期的なイベントの発生が可能です。入力クロックに関しては「第 6 章クロック発生回路」を参照してください。また，本章に記載されている割込みの許可・要

求フラグ等については「第 5 章割込み」を参照してください。

7.1.1 特長 • LTBC は，低速クロック（LSCLK）を分周し，T32KHZ～T1HZ 信号を生成。 • HTBCは，高速クロック（HSCLK）を分周し，タイマおよび PWM のクロックとして使用する HTBCLK（8.192MHz～

512kHz）を生成。 • 128Hz，32Hz，16Hz，2Hz の割込み発生が可能。

7.1.2 構成

図 7-1 に低速側タイムベースカウンタ，図 7-2 に高速側タイムベースカウンタの構成を示します。

LTBR ：低速側タイムベースカウンタレジスタ

図 7-1 低速側タイムベースカウンタ（LTBC）の構成

HTBDR ：高速側タイムベースカウンタ分周レジスタ

図 7-2 高速側タイムベースカウンタの構成

【注意】

HSCLK の周波数は，周波数コントロールレジスタ 0（FCON0）の SYSC1，SYSC0 ビットの設定によって変わりま

す。

HSCLK (8.192MHz)

HTBDR

1/n-Counter R

RESET （内部信号） 8 データバス

HTBCLK 8.192MHz～512kHz

LSCLK (32.768kHz)

7bits-Counter

R

LTBR 8bits-Counter

R

RESET （内部信号）

LTBR Write 8

データバス

T2HZ T4HZ T8HZ T16HZ T32HZ T64HZ T128HZ T256HZ T512HZ T1KHZ T2KHZ T4KHZ T8KHZ T16KHZ T32KHZ

T1HZ


FJUL610Q111 7-2




0F00AH 低速側タイムベースカウンタレジスタ LTBR － R/W 8 00H

0F00BH 高速側タイムベースカウンタ分周レジス

タ HTBDR － R/W 8 00H


FJUL610Q111 7-3

7.2.2 低速側タイムベースカウンタレジスタ（LTBR）


7 6 5 4 3 2 1 0 LTBR T1HZ T2HZ T4HZ T8HZ T16HZ T32HZ T64HZ T128HZ R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 LTBR は，低速側タイムベースカウンタの T128HZ～T1HZ 出力を読み出す特殊機能レジスタ（SFR）です。 T128HZ～T1HZ 出力は，LTBR に書き込み動作を行うと“0”になります。書き込みデータは無効です。【注意】

・LTBRの書き込みタイミングによっては割込み（128Hz割込み，32Hz割込み，16Hz割込み，2Hz割込み）が発生

する可能性があります。LTBR をリセットする場合は，以下の手順に従って設定してください。 1. DI 命令でマスタ・インタラプト・イネーブル・フラグ（MIE）を“0”にし割込みを禁止する。 2. LTBR に書き込み LTBR をリセットする。 3. 割込み要求レジスタ 6，7（IRQ6，IRQ7）の Q128H，Q32H，Q16H，Q2H の各ビットに“0”を書き込み，割込み

要求をクリアする。 4. EI 命令で MIE を“1”にして割込みを許可する。・T128HZ～T1HZ出力は，各信号周期の前半が“0”，後半が“1”となる信号です。例えばT2HZ出力は，LTBRに

書き込むことで“0”にリセットされ，0.5 秒後に“1”に，一周期の 1 秒後に“0”になります。割込みが割り付けられて

いる T128HZ，T32HZ，T16HZ，T2HZ 出力は，信号の立ち下がりエッジ（“1”→“0”）で割込みを発生します。

T128HZ～T1HZ 出力波形の詳細については，「図 7-4 割込みタイミングと LTBR の書き込みによるリセットタイミ

ング」を参照してください。


FJUL610Q111 7-4

7.2.3 高速側タイムベースカウンタ分周レジスタ（HTBDR）


7 6 5 4 3 2 1 0 HTBDR －－－－ HTD3 HTD2 HTD1 HTD0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 HTBDR は，4 ビット 1/n カウンタの分周比を設定する特殊機能レジスタ（SFR）です。ビットの説明

• HTD3～HTD0 （ビット 3～0） HTD3～HTD0 は，4 ビット 1/n カウンタの分周比を設定するビットです。1/1～1/16 分周が選択できます。

HTD3 HTD2 HTD1 HTD0 説明

分周比 HTBCLK の周波数* 0 0 0 0 1/16 分周（初期値） 512kHz 0 0 0 1 1/15 分周 546kHz 0 0 1 0 1/14 分周 586kHz 0 0 1 1 1/13 分周 630kHz 0 1 0 0 1/12 分周 682kHz 0 1 0 1 1/11 分周 744kHz 0 1 1 0 1/10 分周 820kHz 0 1 1 1 1/9 分周 910kHz 1 0 0 0 1/8 分周 1024kHz 1 0 0 1 1/7 分周 1170kHz 1 0 1 0 1/6 分周 1366kHz 1 0 1 1 1/5 分周 1638kHz 1 1 0 0 1/4 分周 2048kHz 1 1 0 1 1/3 分周 2730kHz 1 1 1 0 1/2 分周 4096kHz 1 1 1 1 1/1 分周 8192kHz

* 高速発振クロック HSCLK が 8192kHz の時の周波数です。


FJUL610Q111 7-5

7.3 動作説明

7.3.1 低速側タイムベースカウンタ低速側タイムベースカウンタ（LTBC）は，システムリセット後，LSCLK の立ち下がりエッジで 0000H からカウントアップを

開始します。 LTBC の T128HZ, T32HZ, T16HZ, T2HZ 出力は，割込みとして使用され，それぞれの出力の立ち下がりエッジで割込

みを要求します。また，LTBC の各出力は周辺回路の動作クロックとしても使用されます。 LTBCの T128HZ～T1HZ出力は，低速側タイムベースカウンタレジスタ（LTBR）からデータの読み出しが可能です。読

み出す場合は，カウントアップ中の不確定データの読み出しを防止するため，LTBR を二度読み出し，値が同一である

ことを確認してください。図 7-3 に，LTBR を読み出す場合のプログラム例を示します。 LEA offset LTBR ；EA←LTBR アドレス MARK： L R0, [EA] ；一度目の読み出し L R1, [EA] ；二度目の読み出し； CMP R0, R1 ；LTBR の比較 BNE MARK ；一致しなかった場合は MARK へ；：

図 7-3 LTBR を読み出す場合のプログラム例 LTBRに書き込み動作を行うとLTBRはリセットされ，T128HZ～T1HZ出力は“0”になります。書き込みデータは無効で

す。なお，LTBR への書き込み時に，T128HZ～T1HZ 出力に立ち下がりエッジが発生した場合は割込みが発生します。

LTBR をリセットする場合は，以下の手順に従って設定してください。 1. DI 命令でマスタ・インタラプト・イネーブル・フラグ（MIE）を“0”にし割込みを禁止する。 2. LTBR に書き込み LTBR をリセットする。 3. 割込み要求レジスタ 6，7（IRQ6，IRQ7）の Q128H，Q32H，Q16H，Q2H の各ビットに“0”を書き込み，割込み要求を

クリアする。 4. EI 命令で MIE を“1”にして割込みを許可する。図 7-4 に，割込み発生タイミングと LTBR への書き込みによるタイムベースカウンタ出力のリセットタイミングを示します。

図 7-4 割込みタイミングと LTBR の書き込みによるリセットタイミング

LTBR Write

T1HZ

T2HZ

T4HZ

T8HZ

T16HZ

T32HZ

T64HZ

T128HZ

T256HZ

T16HZ

割込みタイミングを示す。


FJUL610Q111 7-6

7.3.2 高速側タイムベースカウンタ

高速タイムベースカウンタは，4 ビットの 1/n カウンタ（n=1～16）で構成されています。 4 ビット 1/n カウンタでは，高速側タイムベースカウンタ分周レジスタ（HTBDR）で選択された分周クロック 1/16×HSCLK～1/1×HSCLK を HTBCLK を生成します。HTBCLK は，タイマ，および PWM の動作クロックとして使用されます。図 7-5 に HTBCLK の出力波形を示します。

図 7-5 HTBCLK の出力波形

高速タイムベースカウンタ分周レジスタ

高速クロック

HSCLK

1/n カウンタ出力 HTBCLK

1/1 分周 1/2 分周 1/3 分周

0FH 0EH 0DH HTBDR

第 8 章タイマ

ML610Q111/ML610Q112 ユーザーズマニュアル第 8 章タイマ

FJUL610Q111 8-1

8 タイマ

8.1 概要

本 LSI は，8 ビットタイマを 6 チャネル内蔵しています。

8.1.1 特長 • タイマカウンタレジスタ（TMnC，n = 8，9，A，B，E，F）とタイマデータレジスタ（TMnD）の値が一致するとタイマ割

込み（TMnINT）を発生 • タイマ 8 とタイマ 9，タイマ A とタイマ B，もしくはタイマ E とタイマ F を組み合わせて 16 ビットタイマとして使用可能 • タイマのクロックは，低速クロック（LSCLK），高速側タイムベースクロック（HTBCLK）とその分周クロック，および

PLLCLK が選択可能 • タイマ 9 およびタイマ F のタイマ出力（TM9OUT，TMFOUT）を出力可能 • TM9OUT，TMFOUT 信号の出力論理を正論理，負論理に切り替えることが可能 • 連続モードおよびワンショットモードを選択可能 • タイマ E，タイマ F はトリガ入力によるタイマスタート／ストップ制御が可能 • トリガ入力を利用してパルス幅の計測が可能


FJUL610Q111 8-2

8.1.2 構成

図 8-1 にタイマの構成を示します。

（a） 8 ビットタイマモード時（タイマ 8，9，A，B）

（b） 16 ビットタイマモード時（タイマ 8，9，A，B）

TMnCON0 ：タイマコントロールレジスタ 0 TMnCON1 ：タイマコントロールレジスタ 1 TMmD，TMnD ：タイマデータレジスタ TMmC，TMnC ：タイマカウンタレジスタ

図 8-1（1/2）タイマの構成

TMnC

データバス

TMmINT

LSCLK TMnCON0 TMnCON1

R

一致

比較器

HTBCLK

n=8,A m=9,B

Write TMmC

TnCK

Write TMnC

8

8

8 8

TMnD TMmD TMmC R

8 8

16

8 8

16

TMmC ラッチ Read TMnC

OUT PA0/TM9OUT PC0/TM9OUT

TM9NEG

PLLCLK

TMnC

8

データバス

TMnINT


R

一致

TMnD

比較器

8

HTBCLK

8 n=8,9,A,B

Write TMnC

TnCK

8

OUT PA0/TM9OUT PC0/TM9OUT

TM9NEG

PLLCLK


FJUL610Q111 8-3

（c） 8 ビットタイマモード時（タイマ E，F）

（d） 16 ビットタイマモード時（タイマ E，F）

TMnCON0 ：タイマコントロールレジスタ 0 TMnCON1 ：タイマコントロールレジスタ 1 TMnCON2 ：タイマコントロールレジスタ 2 TMnCON3 ：タイマコントロールレジスタ 3 TMmD，TMnD ：タイマデータレジスタ TMmC，TMnC ：タイマカウンタレジスタ CMP0，CMP1 ：コンパレータ出力

図 8-1（2/2）タイマの構成

TMnC

データバス

TMmINT


R

一致

比較器

HTBCLK

Write TMmC

TnCK

Write TMnC

8

8

8 8

TMnD TMmD TMmC R

8

8

16

8 8

16

TMmC ラッチ Read TMnC

TMnCON2 TMnCON3

外部トリガ (TnTG)

PA0~PA2 PB0~PB7

n=E m=F

OUT PA1/TMFOUT PC3/TMFOUT

TMFNEG

PLLCLK

CMP0 CMP1

TMnC

8

データバス

TMnINT


R

一致

TMnD

比較器

8

HTBCLK

8

Write TMnC

TnCK

8

外部トリガ (TnTG)

PA0~PA2 PB0~PB7

TMnCON2 TMnCON3

OUT PA1/TMFOUT PC3/TMFOUT

TMFNEG

PLLCLK

CMP0 CMP1

n=E,F


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8.1.3 端子一覧


PA0/TnTG/TM9OUT I/O タイマ E/F の外部トリガ入力タイマ 9 出力端子：PA0 の 4 次機能として使用します。

PA1/TnTG/TMFOUT I/O タイマ E/F の外部トリガ入力タイマ F 出力端子：PA1 の 4 次機能として使用します。

PA2/TnTG I タイマ E/F の外部トリガ入力 PB0~7/TnTG I タイマ E/F の外部トリガ入力 PC0/TM9OUT O タイマ 9 出力端子：PC0 の 4 次機能として使用します。 PC3/TMFOUT O タイマ F 出力端子：PC3 の 4 次機能として使用します。 ( n = E，F )


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0F8E0H タイマ 8 データレジスタ TM8D TM8DC

R/W 8/16 0FFH 0F8E1H タイマ 8 カウンタレジスタ TM8C R/W 8 00H 0F8E2H タイマ 8 コントロールレジスタ 0 TM8CON0

TM8CON R/W 8/16 00H

0F8E3H タイマ 8 コントロールレジスタ 1 TM8CON1 R/W 8 00H 0F8E4H タイマ 9 データレジスタ TM9D

TM9DC R/W 8/16 0FFH

0F8E5H タイマ 9 カウンタレジスタ TM9C R/W 8 00H 0F8E6H タイマ 9 コントロールレジスタ 0 TM9CON0

TM9CON R/W 8/16 00H

0F8E7H タイマ 9 コントロールレジスタ 1 TM9CON1 R/W 8 00H 0F8E8H タイマ A データレジスタ TMAD

TMADC R/W 8/16 0FFH

0F8E9H タイマ A カウンタレジスタ TMAC R/W 8 00H 0F8EAH タイマ A コントロールレジスタ 0 TMACON0

TMACON R/W 8/16 00H

0F8EBH タイマ A コントロールレジスタ 1 TMACON1 R/W 8 00H 0F8ECH タイマ B データレジスタ TMBD

TMBDC R/W 8/16 0FFH

0F8EDH タイマ B カウンタレジスタ TMBC R/W 8 00H 0F8EEH タイマ B コントロールレジスタ 0 TMBCON0

TMBCON R/W 8/16 00H

0F8EFH タイマ B コントロールレジスタ 1 TMBCON1 R/W 8 00H 0F360H タイマ E データレジスタ TMED

TMEDC R/W 8/16 0FFH

0F361H タイマ E カウンタレジスタ TMEC R/W 8 00H 0F362H タイマ E コントロールレジスタ 0 TMECON0

TMECON R/W 8/16 00H

0F363H タイマ E コントロールレジスタ 1 TMECON1 R/W 8 00H 0F364H タイマ E コントロールレジスタ 2 TMECON2

TMECON23 R/W 8/16 00H

0F365H タイマ E コントロールレジスタ 3 TMECON3 R/W 8 00H 0F368H タイマ F データレジスタ TMFD

TMFDC R/W 8/16 0FFH

0F369H タイマ F カウンタレジスタ TMFC R/W 8 00H 0F36AH タイマ F コントロールレジスタ 0 TMFCON0

TMFCON R/W 8/16 00H

0F36BH タイマ F コントロールレジスタ 1 TMFCON1 R/W 8 00H 0F36CH タイマ F コントロールレジスタ 2 TMFCON2

TMFCON23 R/W 8/16 00H

0F36DH タイマ F コントロールレジスタ 3 TMFCON3 R/W 8 00H


FJUL610Q111 8-6

8.2.2 タイマ 8 データレジスタ（TM8D）

アドレス：0F8E0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TM8D T8D7 T8D6 T8D5 T8D4 T8D3 T8D2 T8D1 T8D0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TM8D は，タイマ 8 カウンタレジスタ（TM8C）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】

TM8D は，タイマ 8 が停止している状態（TM8CON1 の T8STAT および T8RUN が“0”の状態）で設定してくださ

い。 8 ビットタイマモード時は，TM8D に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と同じ動

作となります。 16 ビットタイマモード時は，TM9D，TM8D に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合

は“0001H”と同じ動作となります。なお，16 ビットタイマモードを使用する場合，制限事項があります。制限事項の

内容と対策については，「8.4 タイマの制限事項」を参照してください。


FJUL610Q111 8-7

8.2.3 タイマ 9 データレジスタ（TM9D）


7 6 5 4 3 2 1 0 TM9D T9D7 T9D6 T9D5 T9D4 T9D3 T9D2 T9D1 T9D0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TM9D は，タイマ 9 カウンタレジスタ（TM9C）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】

TM9D は，タイマ 9 が停止している状態（TM9CON1 の T9STAT および T9RUN が“0”の状態，16 ビットタイマモ

ード時は TM8CON1 の T8STAT および T8RUN が“0”の状態）で設定してください。 8 ビットタイマモード時は，TM9D に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と同じ動

作となります。 16 ビットタイマモード時は，TM9D，TM8D に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合




FJUL610Q111 8-8

8.2.4 タイマ A データレジスタ（TMAD）


7 6 5 4 3 2 1 0 TMAD TAD7 TAD6 TAD5 TAD4 TAD3 TAD2 TAD1 TAD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMAD は，タイマ A カウンタレジスタ（TMAC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】

TMAD は，タイマ A が停止している状態（TMACON1 の TASTAT および TARUN が“0”の状態）で設定してくださ

い。 8 ビットタイマモード時は，TMAD に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と同じ動

作となります。 16 ビットタイマモード時は，TMBD，TMAD に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合




FJUL610Q111 8-9

8.2.5 タイマ B データレジスタ（TMBD）

アドレス：0F8ECH アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMBD TBD7 TBD6 TBD5 TBD4 TBD3 TBD2 TBD1 TBD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMBD は，タイマ B カウンタレジスタ（TMBC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】

TMBDは，タイマ B が停止している状態（TMBCON1 の TBSTAT および TBRUN が“0”の状態，16 ビットタイマモ

ード時は TMACON1 の TASTAT および TARUN が“0”の状態）で設定してください。 8 ビットタイマモード時は，TMBD に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と同じ動

作となります。 16 ビットタイマモード時は，TMBD，TMAD に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合




FJUL610Q111 8-10

8.2.6 タイマ E データレジスタ（TMED）

アドレス：0F360H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 TMED TED7 TED6 TED5 TED4 TED3 TED2 TED1 TED0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMED は，タイマ E カウンタレジスタ（TMEC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】

TMED は，タイマ E が停止している状態（TMECON1 の TESTAT，TETGEN および TERUN が“0”の状態）で設

定してください。 8 ビットタイマモード時は，TMED に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と同じ動

作となります。 16 ビットタイマモード時は，TMFD，TMED に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合




FJUL610Q111 8-11

8.2.7 タイマ F データレジスタ（TMFD）


7 6 5 4 3 2 1 0 TMFD TFD7 TFD6 TFD5 TFD4 TFD3 TFD2 TFD1 TFD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1 TMFD は，タイマ F カウンタレジスタ（TMFC）との比較値を設定する特殊機能レジスタ（SFR）です。【注意】

TMFDは，タイマが停止している状態（TMFCON1の TFSTAT，TFTGENおよび TFRUN が“0”の状態，16 ビット

タイマモード時は TMECON1 の TESTAT，TETGEN および TERUN が“0”の状態）で設定してください。 8 ビットタイマモード時は，TMFD に“01H”～“0FFH”を設定してください。“00H”を設定した場合は“01H”と同じ動

作となります。 16 ビットタイマモード時は，TMFD，TMED に“0001H”～“0FFFFH”を設定してください。“0000H”を設定した場合




FJUL610Q111 8-12

8.2.8 タイマ 8 カウンタレジスタ（TM8C）

アドレス：0F8E1H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TM8C T8C7 T8C6 T8C5 T8C4 T8C3 T8C2 T8C1 T8C0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TM8C は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TM8C に書き込み動作を行うと TM8C は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TM8C，もしくは上位側 TM9C のどちらか片方に書き込み動作を行うと下位側，上

位側の両方が“00H”になります。タイマ 8 が停止している状態（TM8CON1 の T8STAT および T8RUN が“0”の状態）

で書き込んでください。タイマ動作中の TM8C の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-1 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TM8C 読み出し可否一覧を示します。

表 8-1 タイマ動作中の TM8C 読み出し可否一覧タイマクロック

T8CK システムクロック

SYSCLK TM8C の読み出し可否

LSCLK LSCLK 読み出し可能です。

LSCLK HSCLK 読み出し可能です。ただし，カウントアップ中の不確定データの読み

出しを防止するため，TM8C を二度読み出し，値が一致するまで読み

出しを繰り返してください。 HTBCLK LSCLK 読み出し禁止です。 HTBCLK HSCLK 読み出し可能です。

1/2 HTBCLK～ 1/64 HTBCLK

LSCLK 読み出し禁止です。


HSCLK 読み出し可能です。ただし，カウントアップ中の不確定データの読み


出しを繰り返してください。 PLLCLK LSCLK 読み出し禁止です。 PLLCLK HSCLK 読み出し禁止です。


FJUL610Q111 8-13

8.2.9 タイマ 9 カウンタレジスタ（TM9C）


7 6 5 4 3 2 1 0 TM9C T9C7 T9C6 T9C5 T9C4 T9C3 T9C2 T9C1 T9C0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TM9C は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TM9C に書き込み動作を行うと TM9C は“00H”になります。書き込みデータは意味がありません。 16ビットタイマモードでは，下位側 TM8Cもしくは上位側 TM9Cのどちらか片方に書き込み動作を行うと下位側，上位

側の両方が“00H”になります。タイマ 9 が停止している状態（TM9CON1 の T9STAT および T9RUN が“0”の状態，16ビットタイマモード時は TM8CON1 の T8STAT および T8RUN が“0”の状態）で書き込んでください。 16 ビットタイマモードで，TM9C を読み出す場合は，TM8C 読み出し時に TM9C のカウント値が TM9C ラッチに格納さ

れますので，必ず TM8C を先に読み出してください。タイマ動作中の TM9C の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-2 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TM9C 読み出し可否一覧を示します。

表 8-2 タイマ動作中の TM9C 読み出し可否一覧

タイマクロック T9CK

システムクロック SYSCLK

TM9C の読み出し可否












FJUL610Q111 8-14

8.2.10 タイマ A カウンタレジスタ（TMAC）


7 6 5 4 3 2 1 0 TMAC TAC7 TAC6 TAC5 TAC4 TAC3 TAC2 TAC1 TAC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TMAC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMAC に書き込み動作を行うと TMAC は“00H”になります。書き込みデータは意味がありません。 16ビットタイマモードでは，下位側 TMACもしくは上位側TMBCのどちらか片方に書き込み動作を行うと下位側，上位

側の両方が“00H”になります。タイマ A が停止している状態（TMACON1 の TASTAT および TARUN が“0”の状態）

で書き込んでください。タイマ動作中の TMAC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-3 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMAC 読み出し可否一覧を示します。

表 8-3 タイマ動作中の TMAC 読み出し可否一覧

タイマクロック TACK


TMAC の読み出し可否



出しを防止するため，TMAC を二度読み出し，値が一致するまで読み






出しを防止するため，TMAC を二度読み出し，値が一致するまで読み



FJUL610Q111 8-15

8.2.11 タイマ B カウンタレジスタ（TMBC）

アドレス：0F8EDH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMBC TBC7 TBC6 TBC5 TBC4 TBC3 TBC2 TBC1 TBC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TMBC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMBC に書き込み動作を行うと TMBC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側（TMAC）もしくは上位側（TMBC）のどちらか片方に書き込み動作を行うと下位側，

上位側の両方が“00H”になります。タイマ B が停止している状態（TMBCON1 の TBSTAT および TBRUN が“0”の状

態，16 ビットタイマモード時は TMACON1 の TASTAT および TARUN が“0”の状態）で書き込んでください。 16 ビットタイマモードで，TMBC を読み出す場合は，TMAC 読み出し時に TMBC のカウント値が TMBC ラッチに格納

されますので，必ず TMAC を先に読み出してください。タイマ動作中の TMBC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-4 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMBC 読み出し可否一覧を示します。

表 8-4 タイマ動作中の TMBC 読み出し可否一覧

タイマクロック TBCK


TMBC の読み出し可否



出しを防止するため，TMBC を二度読み出し，値が一致するまで読み






出しを防止するため，TMBC を二度読み出し，値が一致するまで読み



FJUL610Q111 8-16

8.2.12 タイマ E カウンタレジスタ（TMEC）


7 6 5 4 3 2 1 0 TMEC TEC7 TEC6 TEC5 TEC4 TEC3 TEC2 TEC1 TEC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TMEC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMEC に書き込み動作を行うと TMEC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TMEC もしくは上位側 TMFC のどちらか片方に書き込み動作を行うと下位側，上

位側の両方が“00H”になります。タイマ E が停止している状態（TMECON1 の TESTAT，TETGEN および TERUN が

“0”の状態）で書き込んでください。タイマ動作中の TMEC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-5 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMEC 読み出し可否一覧を示します。

表 8-5 タイマ動作中の TMEC 読み出し可否一覧

タイマクロック TECK


TMEC の読み出し可否



出しを防止するため，TMEC を二度読み出し，値が一致するまで読み






出しを防止するため，TMEC を二度読み出し，値が一致するまで読み



FJUL610Q111 8-17

8.2.13 タイマ F カウンタレジスタ（TMFC）


7 6 5 4 3 2 1 0 TMFC TFC7 TFC6 TFC5 TFC4 TFC3 TFC2 TFC1 TFC0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

TMFC は，8 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 TMFC に書き込み動作を行うと TMFC は“00H”になります。書き込みデータは意味がありません。 16 ビットタイマモードでは，下位側 TMEC もしくは上位側 TMFC のどちらか片方に書き込み動作を行うと下位側，上

位側の両方が“00H”になります。タイマFが停止している状態（TMFCON1のTFSTAT，TFTGENおよびTFRUNが“0”

の状態，16 ビットタイマモード時は TMECON1 の TESTAT，TETGEN および TERUN が“0”の状態）で書き込んでくだ

さい。 16 ビットタイマモードで，TMFC を読み出す場合は，TMEC 読み出し時に TMFC のカウント値が TMFC ラッチに格納さ

れますので，必ず TMEC を先に読み出してください。タイマ動作中の TMFC の内容は，タイマクロックとシステムクロックの条件により読み出しができない場合があります。表 8-6 にタイマクロックとシステムクロックの各条件によるタイマ動作中の TMFC 読み出し可否一覧を示します。

表 8-6 タイマ動作中の TMFC 読み出し可否一覧

タイマクロック TFCK


TMFC の読み出し可否



出しを防止するため，TMFC を二度読み出し，値が一致するまで読み






出しを防止するため，TMFC を二度読み出し，値が一致するまで読み



FJUL610Q111 8-18

8.2.14 タイマ 8 コントロールレジスタ 0（TM8CON0）

アドレス：0F8E2H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TM8CON0 T8OST － T89M16 －－ T8CS2 T8CS1 T8CS0 R/W R/W － R/W －－ R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TM8CON0 は，タイマ 8 を制御する特殊機能レジスタ（SFR）です。 TM8CON0 は，タイマ 8 が停止している状態（TM8CON1 の T8STAT および T8RUN が“0”の状態）で書き換えてくださ

い。

ビットの説明 • T8CS2，T8CS1，T8CS0 （ビット 2～0）

T8CS2，T8CS1，T8CS0 は，タイマ 8 の動作クロックを選択するビットです。LSCLK，HTBCLK，1/64 HTBCLK，

1/16 HTBCLK，1/8 HTBCLK，1/4 HTBCLK，1/2 HTBCLK，PLLCLK が選択できます。

T8CS2 T8CS1 T8CS0 説明 0 0 0 LSCLK（初期値） 0 0 1 HTBCLK 0 1 0 1/64 HTBCLK 0 1 1 1/16 HTBCLK 1 0 0 1/8 HTBCLK 1 0 1 1/4 HTBCLK 1 1 0 1/2 HTBCLK 1 1 1 PLLCLK

• T89M16 （ビット 5）

T89M16 は，8 ビットタイマモード，16 ビットタイマモードを選択するビットです。T89M16 を“1”にするとタイマ 8，タイマ 9 が接続され，16 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ 8 のオーバフロー信号でタイマ 9 がカウントアップします。また，タイマ 8 の割

込み（TM8INT）は発生しません。 T89M16 説明

0 8 ビットタイマモード（初期値） 1 16 ビットタイマモード

• T8OST （ビット 7）

T8OST は，タイマ 8 のタイマモードを選択するビットです。連続モードとワンショットモードが選択できます。

T8OST 説明 0 連続モード（初期値） 1 ワンショットモード

【注意】

16 ビットタイマモードを使用する場合，制限事項があります。制限事項の内容と対策については，「8.4 タイマの制

限事項」を参照してください。


FJUL610Q111 8-19


アドレス：0F8E6H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TM9CON0 T9OST T9NEG －－－ T9CS2 T9CS1 T9CS0 R/W R/W R/W －－－ R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TM9CON0 は，タイマ 9 を制御する特殊機能レジスタ（SFR）です。 TM9CON0 は，タイマ 9 が停止している状態（TM9CON1 の T9STAT および T9RUN が“0”の状態，16 ビットタイマモー

ド時は TM8CON1 の T8STAT および T8RUN が“0”の状態）で書き換えてください。

ビットの説明 • T9CS2，T9CS1，T9CS0 （ビット 2～0）

T9CS2，T9CS1，T9CS0 は，タイマ 9 の動作クロックを選択するビットです。LSCLK，HTBCLK，1/64 HTBCLK，

1/16 HTBCLK，1/8 HTBCLK，1/4 HTBCLK，1/2 HTBCLK，PLLCLK が選択できます。 TM8CON0 の T89M16 を“1”にし 16 ビットタイマモードを選択している場合は，T9CS2，T9CS1，T9CS0 の値は

無効となります。

T9CS2 T9CS1 T9CS0 説明 0 0 0 LSCLK（初期値） 0 0 1 HTBCLK 0 1 0 1/64 HTBCLK 0 1 1 1/16 HTBCLK 1 0 0 1/8 HTBCLK 1 0 1 1/4 HTBCLK 1 1 0 1/2 HTBCLK 1 1 1 PLLCLK

• T9NEG （ビット 6）

T9NEG は，TM9OUT の出力論理を選択するビットです。正論理時は TM9OUT 出力の初期値が“0”，負論理

時は“1”となります。

T9NEG 説明 0 正論理（初期値） 1 負論理

• T9OST （ビット 7）

T9OST は，タイマ 9 のタイマモードを選択するビットです。連続モードとワンショットモードが選択できます。 TM8CON0 の T89M16 を“1”にし 16 ビットタイマモードを選択している場合は，T9OST の値は無効となります。

T9OST 説明

0 連続モード（初期値） 1 ワンショットモード


FJUL610Q111 8-20

8.2.16 タイマ A コントロールレジスタ 0（TMACON0）

アドレス：0F8EAH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMACON0 TAOST － TABM16 －－ TACS2 TACS1 TACS0 R/W R/W － R/W －－ R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMACON0 は，タイマ A を制御する特殊機能レジスタ（SFR）です。 TMACON0 は，タイマ A が停止している状態（TMACON1 の TASTAT および TARUN が“0”の状態）で書き換えてく

ださい。

ビットの説明 • TACS2，TACS1，TACS0 （ビット 2～0）

TACS2，TACS1，TACS0 は，タイマ A の動作クロックを選択するビットです。LSCLK，HTBCLK，1/64 HTBCLK，1/16 HTBCLK，1/8 HTBCLK，1/4 HTBCLK，1/2 HTBCLK，PLLCLK が選択できます。

TACS2 TACS1 TACS0 説明

0 0 0 LSCLK（初期値） 0 0 1 HTBCLK 0 1 0 1/64 HTBCLK 0 1 1 1/16 HTBCLK 1 0 0 1/8 HTBCLK 1 0 1 1/4 HTBCLK 1 1 0 1/2 HTBCLK 1 1 1 PLLCLK

• TABM16 （ビット 5）

TABM16は，8ビットタイマモード，16ビットタイマモードを選択するビットです。TABM16を“1”にするとタイマA，

タイマ B が接続され，16 ビットタイマとして動作します。 16ビットタイマモードでは，タイマAのオーバフロー信号でタイマB がカウントアップします。また，タイマ Aの割

込み（TMAINT）は発生しません。 TABM16 説明

0 8 ビットタイマモード（初期値） 1 16 ビットタイマモード

• TAOST （ビット 7）

TAOST は，タイマ A のタイマモードを選択するビットです。連続モードとワンショットモードが選択できます。

TAOST 説明 0 連続モード（初期値） 1 ワンショットモード

【注意】




FJUL610Q111 8-21

8.2.17 タイマ B コントロールレジスタ 0（TMBCON0）

アドレス：0F8EEH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMBCON0 TBOST －－－－ TBCS2 TBCS1 TBCS0 R/W R/W －－－－ R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMBCON0 は，タイマ B を制御する特殊機能レジスタ（SFR）です。 TMBCON0 は，タイマ B が停止している状態（TMBCON1 の TBSTAT および TBRUN が“0”の状態，16 ビットタイマモ

ード時は TMACON1 の TASTAT および TARUN が“0”の状態）で書き換えてください。

ビットの説明 • TBCS2，TBCS1，TBCS0 （ビット 2～0）

TBCS2，TBCS1，TBCS0 は，タイマ B の動作クロックを選択するビットです。LSCLK，HTBCLK，1/64 HTBCLK，1/16 HTBCLK，1/8 HTBCLK，1/4 HTBCLK，1/2 HTBCLK，PLLCLK が選択できます。 TMACON0のTABM16を“1”にし 16ビットタイマモードを選択している場合は，TBCS2，TBCS1，TBCS0の値

は無効となります。

TBCS2 TBCS1 TBCS0 説明 0 0 0 LSCLK（初期値） 0 0 1 HTBCLK 0 1 0 1/64 HTBCLK 0 1 1 1/16 HTBCLK 1 0 0 1/8 HTBCLK 1 0 1 1/4 HTBCLK 1 1 0 1/2 HTBCLK 1 1 1 PLLCLK

• TBOST （ビット 7）

TBOST は，タイマ B のタイマモードを選択するビットです。連続モードとワンショットモードが選択できます。 TMACON0 の TABM16 を“1”にし 16 ビットタイマモードを選択している場合は，TBOST の値は無効となりま

す。

TBOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL610Q111 8-22

8.2.18 タイマ E コントロールレジスタ 0（TMECON0）

アドレス：0F362H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMECON0 －－－－ TECS2 TEFM16 TECS1 TECS0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMECON0 は，タイマ E を制御する特殊機能レジスタ（SFR）です。 TMECON0 は，タイマ E が停止している状態（TMECON1 の TESTAT，TETGEN および TERUN が“0”の状態）で書き

換えてください。

ビットの説明 • TECS2，TECS1，TECS0 （ビット 3，1～0）

TECS2，TECS1，TECS0 は，タイマ E の動作クロックを選択するビットです。LSCLK，HTBCLK，1/64 HTBCLK，

1/16 HTBCLK，1/8 HTBCLK，1/4 HTBCLK，1/2 HTBCLK，PLLCLK が選択できます。

TECS2 TECS1 TECS0 説明 0 0 0 LSCLK（初期値） 0 0 1 HTBCLK 0 1 0 1/64 HTBCLK 0 1 1 1/16 HTBCLK 1 0 0 1/8 HTBCLK 1 0 1 1/4 HTBCLK 1 1 0 1/2 HTBCLK 1 1 1 PLLCLK

• TEFM16 （ビット 2）

TEFM16 は，タイマ E とタイマ F の動作モードを選択するビットです。 8 ビットタイマモードでは，タイマ E とタイマ F がそれぞれ独立した 8 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ E とタイマ F が接続され，16 ビットタイマとして動作します。 16 ビットタイマモードでは，タイマ E のオーバフロー信号でタイマ F がカウントアップします。また，タイマ E の割込み（TMEINT）は発生しません。

TEFM16 説明 0 8 ビットタイマモード（初期値） 1 16 ビットタイマモード

【注意】




FJUL610Q111 8-23

8.2.19 タイマ F コントロールレジスタ 0（TMFCON0）

アドレス：0F36AH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMFCON0 －－－－ TFCS2 － TFCS1 TFCS0 R/W －－－－ R/W － R/W R/W

初期値 0 0 0 0 0 0 0 0 TMFCON0 は，タイマ F を制御する特殊機能レジスタ（SFR）です。 TMFCON0 は，タイマ F が停止している状態（TMFCON1 の TFSTAT，TFTGEN および TFRUN が“0”の状態，16 ビッ

トタイマモード時は TMECON1 の TESTAT，TETGEN および TERUN が“0”の状態）で書き換えてください。

ビットの説明 • TFCS2，TFCS1，TFCS0 （ビット 3，1～0）

TFCS2，TFCS1，TFCS0 は，タイマ F の動作クロックを選択するビットです。LSCLK，HTBCLK，1/64 HTBCLK，

1/16 HTBCLK，1/8 HTBCLK，1/4 HTBCLK，1/2 HTBCLK，PLLCLK が選択できます。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TFCS2，TFCS1，TFCS0 の値

は無効となります。

TFCS2 TFCS1 TFCS0 説明 0 0 0 LSCLK（初期値） 0 0 1 HTBCLK 0 1 0 1/64 HTBCLK 0 1 1 1/16 HTBCLK 1 0 0 1/8 HTBCLK 1 0 1 1/4 HTBCLK 1 1 0 1/2 HTBCLK 1 1 1 PLLCLK


FJUL610Q111 8-24



7 6 5 4 3 2 1 0 TM8CON1 T8STAT －－－－－－ T8RUN R/W R －－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 TM8CON1 は，タイマ 8 を制御する特殊機能レジスタ（SFR）です。ビットの説明

• T8RUN （ビット 0） T8RUN は，タイマ 8 のカウント停止／カウント開始を制御するビットです。

T8RUN 説明

0 カウント停止 1 カウント開始

• T8STAT （ビット 7）

T8STAT は，タイマ 8 のカウント中／カウント停止中を示すビットです。

T8STAT 説明 0 カウント停止中 1 カウント中


FJUL610Q111 8-25



7 6 5 4 3 2 1 0 TM9CON1 T9STAT －－－－－－ T9RUN R/W R －－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 TM9CON1 は，タイマ 9 を制御する特殊機能レジスタ（SFR）です。ビットの説明

• T9RUN （ビット 0） T9RUN は，タイマ 9 のカウント停止／カウント開始を制御するビットです。 TM8CON0 の T89M16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。 T9RUN の値に関係なくタイマ 8 のオーバフロー信号によりタイマ 9 がカウントアップします。

T9RUN 説明


• T9STAT （ビット 7）

T9STAT は，タイマ 9 のカウント中／カウント停止中を示すビットです。 TM8CON0 の T89M16 を“1”にし 16 ビットタイマモードを選択している場合は，“0”が読み出されます。

T9STAT 説明

0 カウント停止中 1 カウント中


FJUL610Q111 8-26

8.2.22 タイマ A コントロールレジスタ 1（TMACON1）

アドレス：0F8EBH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMACON1 TASTAT －－－－－－ TARUN R/W R －－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 TMACON1 は，タイマ A を制御する特殊機能レジスタ（SFR）です。

ビットの説明

• TARUN （ビット 0） TARUN は，タイマ A のカウント停止／カウント開始を制御するビットです。

TARUN 説明


• TASTAT （ビット 7）

TASTAT は，タイマ A のカウント中／カウント停止中を示すビットです。

TASTAT 説明 0 カウント停止中 1 カウント中


FJUL610Q111 8-27

8.2.23 タイマ B コントロールレジスタ 1（TMBCON1）

アドレス：0F8EFH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 TMBCON1 TBSTAT －－－－－－ TBRUN R/W R －－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 TMBCON1 は，タイマ B を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TBRUN （ビット 0） TBRUN は，タイマ B のカウント停止／カウント開始を制御するビットです。 TMACON0 の TABM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。 TBRUN の値に関係なくタイマ A のオーバフロー信号によりタイマ B がカウントアップします。

TBRUN 説明


• TBSTAT （ビット 7）

TBSTAT は，タイマ B のカウント中／カウント停止中を示すビットです。 TMACON0のTABM16を“1”にし 16ビットタイマモードを選択している場合は，16ビットタイマモードでは，“0”

が読み出されます。

TBSTAT 説明 0 カウント停止中 1 カウント中


FJUL610Q111 8-28



7 6 5 4 3 2 1 0 TMECON1 TESTAT －－－－－ TETGEN TERUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMECON1 は，タイマ E を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TERUN （ビット 0） TERUN は，タイマ E のカウント停止／カウント開始を制御するビットです。

TERUN 説明


• TETGEN （ビット 1）

TETGEN は，タイマ E の外部トリガによるカウント開始・停止を許可するビットです。

TETGEN 説明 0 外部トリガによるカウント開始・停止を禁止します。（初期値） 1 外部トリガによるカウント開始・停止を許可します。

• TESTAT （ビット 7）

TESTAT は，タイマ E のカウント中／カウント停止中を示すビットです。

TESTAT 説明 0 カウント停止中 1 カウント中

【注意】

連続モードの場合，外部トリガ入力によってタイマのカウントが停止し，割込みが発生した場合，TERUN ビットは，

カウント停止制御状態の“0”を示します。タイマカウンタレジスタとタイマデータレジスタの値一致による割込みが発

生した場合，TERUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを

TERUN ビットを読み出して判定することができます。ワンショットモードの場合，外部トリガ入力によってタイマのカウントが停止し，割込みが発生した場合は，TERUNビットは，カウント停止制御状態の“0”を示します。タイマカウンタレジスタとタイマデータレジスタの値一致による割

込みが発生した場合も，TERUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生

したかは，停止したタイマカウンタレジスタ，およびタイマデータレジスタの値を読み出して判定してください。外部トリガ入力によってタイマのカウントが停止し，TERUN ビットのカウント停止制御状態“0”を確認した場合は，

TESTAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL610Q111 8-29



7 6 5 4 3 2 1 0 TMFCON1 TFSTAT －－－－－ TFTGEN TFRUN R/W R －－－－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMFCON1 は，タイマ F を制御する特殊機能レジスタ（SFR）です。ビットの説明

• TFRUN （ビット 0） TFRUN は，タイマ F のカウント停止／カウント開始を制御するビットです。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

TFRUN の値に関係なくタイマ E のオーバフロー信号によりタイマ F がカウントアップします。

TFRUN 説明 0 カウント停止 1 カウント開始

• TFTGEN （ビット 1）

TFTGEN は，タイマ F の外部トリガによるカウント開始／カウント停止を制御するビットです。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，必ず“0”に設定してください。

TFTGEN 説明

0 外部トリガによるカウント開始・停止を禁止します。（初期値） 1 外部トリガによるカウント開始・停止を許可します。

• TFSTAT （ビット 7）

TFSTAT は，タイマ F のカウント中／カウント停止中を示すビットです。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は， “0”が読み出されます。

TFSTAT 説明

0 カウント停止中 1 カウント中

【注意】

連続モードの場合，外部トリガ入力によってタイマのカウントが停止し，割込みが発生した場合，TFRUN ビットは，

カウント停止制御状態の“0”を示します。タイマカウンタレジスタとタイマデータレジスタの値一致による割込みが発

生した場合，TFRUN ビットは，カウント開始制御状態の“1”を示します。どちらの要因で割込みが発生したかを

TFRUN ビットを読み出して判定することができます。ワンショットモードの場合，外部トリガ入力によってタイマのカウントが停止し，割込みが発生した場合は，TFRUNビットは，カウント停止制御状態の“0”を示します。タイマカウンタレジスタとタイマデータレジスタの値一致による割

込みが発生した場合も，TFRUN ビットは，カウント停止制御状態の“0”を示します。どちらの要因で割込みが発生

したかは，停止したタイマカウンタレジスタ，およびタイマデータレジスタの値を読み出して判定してください。外部トリガ入力によってタイマのカウントが停止し，TFRUN ビットのカウント停止制御状態“0”を確認した場合は，

TFSTAT ビットが“0”を示し，タイマ動作が完全に停止したことを確認した後に次の処理を行ってください。


FJUL610Q111 8-30



7 6 5 4 3 2 1 0 TMECON2 TEOST － TETRM1 TETRM0 －－ TEST1 TEST0 R/W R/W － R/W R/W －－ R/W R/W



ビットの説明 • TEST1，TEST0 （ビット 1～0）

TEST1，TEST0 は，タイマ E のカウンタのスタート／ストップモードを選択するビットです。

TEST1 TEST0 説明

外部入力によるカウンタ動作 0 0 動作しない（初期値） 0 1 カウントスタート 1 0 カウントストップ 1 1 カウントスタート／ストップ

• TETRM1，TETRM0 （ビット 5～4）

TETRM1，TETRM0 は，タイマ E のカウントスタートモードを選択するビットです。外部入力スタートモード，外部入力ストップモード選択時のみ有効です。外部入力により，タイマカウントを停止

した場合，割込みが発生します。

TETRM1 TETRM0 説明

立ち上がりエッジ立ち下がりエッジ 0 0 スタート／ストップ（初期値） ― 0 1 ストップスタート 1 0 スタートストップ 1 1 ― スタート／ストップ

• TEOST （ビット 7）

TEOST は，タイマ E の動作モードを選択するビットです。連続モードとワンショットモードが選択できます。 TEOST 説明

0 連続モード（初期値） 1 ワンショットモード


FJUL610Q111 8-31


アドレス：0F36CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 TMFCON2 TFOST TFNEG TFTRM1 TFTRM0 －－ TFST1 TFST0 R/W R/W R/W R/W R/W －－ R/W R/W

初期値 0 0 0 0 0 0 0 0 TMFCON2 は，タイマ F を制御する特殊機能レジスタ（SFR）です。 TMFCON2は，タイマ F が停止している状態（TMFCON1 の TFSTAT，TFTGEN および TFRUN が“0”の状態，16 ビッ


ビットの説明 • TFST1，TFST0 （ビット 1～0）

TFST1，TFST0 は，タイマ F のカウンタのスタート／ストップモードを選択するビットです。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TFST1，TFST0 の値は無効となります。

TFST1 TFST0 説明


• TFTRM1，TFTRM0 （ビット 5～4）

TFTRM1，TFTRM0 は，タイマ F のカウントスタートモードを選択するビットです。外部入力スタートモード，外部入力ストップモード選択時のみ有効です。外部入力により，タイマカウントを停止

した場合，割込みが発生します。 TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TFTRM1，TFTRM0 の値は無効となります。

TFTRM1 TFTRM0 説明


• TFNEG （ビット 6）

TFNEGは，TMFOUT の出力論理を選択するビットです。正論理時はTMFOUT 出力の初期値が“0”，負論理

時は“1”となります。

TFNEG 説明 0 正論理（初期値） 1 負論理


FJUL610Q111 8-32

• TFOST （ビット 7） TFOST は，タイマ F の動作モードを選択するビットです。連続モードとワンショットモードが選択できます。

TMECON0の TEFM16を“1”にし 16ビットタイマモードを選択している場合は，TFOST の値は無効となります。

TFOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL610Q111 8-33



7 6 5 4 3 2 1 0 TMECON3 －－－－ TESTSS TESTS2 TESTS1 TESTS0 R/W －－－－ R/W R/W R/W R/W



ビットの説明 • TESTSS，TESTS2，TESTS1，TESTS0 （ビット 3～0）

TESTSS，TESTS2，TESTS1，TESTS0 は，タイマ E の外部入力スタートおよび外部入力ストップ端子を選択す

るビットです。ポート A，B の端子を選択する場合は，ポート A，B モードレジスタ 0，1（PnMOD0，PnMOD1）で一次機能を選択し，ポート A，B ディレクション（PnDIR）で該当する端子を入力モードに設定してください。

（n=A，B）

TESTS2 TESTS1 TESTS0 説明

TESTSS=”0”の時（初期値） TESTSS=”1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL610Q111 8-34

8.2.29 タイマ F コントロールレジスタ 3 （TMFCON3）


7 6 5 4 3 2 1 0 TMFCON3 －－－－ TFSTSS TFSTS2 TFSTS1 TFSTS0 R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 TMFCON3 は，タイマ F を制御する特殊機能レジスタ（SFR）です。 TMFCON3 は，タイマ F が停止している状態（TMFCON1 の TFSTAT，TFTGEN および TFRUN が“0”の状態，16 ビッ


ビットの説明 • TFSTSS，TFSTS2，TFSTS1，TFSTS0 （ビット 3～0）

TFSTSS，TFSTS2，TFSTS1，TFSTS0は，タイマFの外部入力スタートおよび外部入力ストップ端子を選択する

ビットです。ポート A，B の端子を選択する場合は，ポート A，B モードレジスタ 0，1（PnMOD0，PnMOD1）で一

次機能を選択し，ポート A，B ディレクション（PnDIR）で該当する端子を入力モードに設定してください。（n=A，B）

TMECON0 の TEFM16 を“1”にし 16 ビットタイマモードを選択している場合は，TFSTSS，TFSTS2，TFSTS1， TFSTS0 の値は無効となります。

TFSTS2 TFSTS1 TFSTS0 説明

TFSTSS=”0”の時（初期値） TFSTSS=”1”の時 0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0 PB3 端子 1 0 0 CMP1 PB4 端子 1 0 1 使用禁止 PB5 端子 1 1 0 使用禁止 PB6 端子 1 1 1 使用禁止 PB7 端子


FJUL610Q111 8-35

8.3 動作説明

8.3.1 基本動作タイマカウンタ（TMnC）は，タイマ 8，9，A，B，E，F コントロールレジスタ 1（TMnCON1）の TnRUN ビットを“1”にすると，

タイマ 8，9，A，B，E，F コントロールレジスタ 0（TMnCON0）で選択されているタイマクロック（TnCK）の 1 回目の立ち下

がりエッジで動作状態（TnSTAT が“1”）となり，2 回目の立ち下がりエッジからアップカウントを開始します。 TMnC のカウント値とタイマ 8，9，A，B，E，F データレジスタ（TMnD）の値が一致すると，次のタイマクロックの立ち下が

りエッジでタイマ 8，9，A，B，E，F 割込み（TMnINT）を発生し，同時に TMnC は“00H”にリセットされ，アップカウントを

継続します。タイマ出力（TM9OUT，TMFOUT）は，タイマ n カウンタレジスタ（TMnC）のカウント値とタイマ n データレジスタ（TMnD）

の値が一致する毎に出力が反転します。このタイマ出力は，ポート A の 4 次機能として外部に出力が可能です。タイマ

出力は，システムリセット時およびタイマカウント停止時に“0”になります。また，TnRUN ビットを“0”にすると，TMnC は，タイマクロック（TnCK）の立ち下がり 1 カウント後にアップカウントを停止し

ます。TMnC の停止は，タイマ 8，9，A，B，E，F コントロールレジスタ 1（TMnCON1）の TnSTAT ビットが“0”になること

で確認してください。再び TnRUN ビットを“1”にすると，TMnC は停止していた値からアップカウントを再開します。

TMnC を“00H”に初期化する場合は，TMnC に書き込み動作を行ってください。タイマ割込み周期（TTMI）は以下の式で表わされます。

TTMI = TMnD + 1 ( n=8，9，A，B，E，F ) TnCK (Hz)

TMnD：タイマ 8，9，A，B，E，F データレジスタ（TMnD）設定値（01H～0FFH） TnCK：タイマ 8，9，A，B，E，F コントロールレジスタ 0 （TMnCON0）により選択されたクロック周波数

TnRUN ビットを“1”にセットした後，タイマクロックにて同期をとりカウントを開始しますので，最初のタイマ割込みまでに

は最大 1 クロックの誤差が生じます。2 回目以降のタイマ割込み周期は一定です。

図 8-2 に，タイマ 8，9，A，B，E，F の連続モード動作タイミングを示します。

図 8-2 タイマ 8，9，A，B，E，F の連続モード動作タイミング

【注意】

TnRUN ビットに“0”を書き込んでも，次のタイマクロックの立ち下がりエッジまで（タイマ 8，9，A，B，E，F 状態フラ

グ TnSTAT が“1”の状態）は，カウント動作を継続しますので，タイマ 8，9，A，B，E，F 割込み（TMnINT）が発生

する可能性があります。

TMnC XX 00

88 TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

TnRUN

01 02 87 88 00 87 88 02 01

88 88

(n=8,9,A,B,E,F) TTMI

00 01

TTMI

TMmOUT (m=9,F)


FJUL610Q111 8-36

タイマ停止中にTnRUNビットを“1”にセットしてからTnSTATが“1”になるまでは外部トリガストップは無効となりま

す。また，タイマ動作中に TnRUN ビットを“0”にしてから TnSTAT が“0”になるまでは外部トリガスタートは無効に

なります。図 8-3 に，タイマ 8，9，A，B，E，F のワンショットモード動作タイミングを示します。タイマ出力（TM9OUT，TMFOUT）は，TnRUNを“1”にしてスタートすると，タイマ出力は反転します。タイマnカウンタレ

ジスタ（TMnC）のカウント値とタイマ n データレジスタ（TMnD）の値が一致する毎に出力は初期値に戻ります。

図 8-3 タイマ 8，9，A，B，E，F のワンショットモード動作タイミング

【注意】

・タイマ 8，9，A，B，E，F カウンタレジスタ（TMnC）のカウント値とタイマ 8，9，A，B，E，F データレジスタ（TMnD）

の値が一致すると，TnRUN ビットが自動的に“0”にクリアされます。

TMnC XX 00

88 TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

TnRUN

01 02 87 88 00

88 88

(n = 8,9,A,B,E,F) TTMI

01

TMmOUT (m=9,F)


FJUL610Q111 8-37

8.3.2 外部入力によるタイマのスタート，ストップ動作

タイマコントロールレジスタ 2（TMnCON2），タイマコントロールレジスタ 3（TMnCON3）で外部入力による制御を設定し，

タイマコントロールレジスタ1（TMnCON1）のTnTGENビットを“1”にセットすると，外部入力によるタイマスタート・ストップ

が許可されます。外部入力は，タイマクロック（TnCK）でサンプリングされますので，入力パルスの幅をサンプリングクロ

ックの3クロック以上にしてください。1クロック以下のパルスはノイズとして除去され，1~3クロックのパルスは，除去される

場合とされない場合があります。

8.3.3 外部入力によるタイマ動作外部入力によるタイマスタート・ストップの場合，タイマ E，F は，タイマコントロールレジスタ 2（TMnCON2），タイマコント

ロールレジスタ 3（TMnCON3）で外部入力による制御を設定し，タイマコントロールレジスタ 1（TMnCON1）の TnTGENビットを“1”にセットすると，外部入力によるタイマスタート・ストップが許可されます。この状態で，外部入力の立ち上が

り・立下りが発生すると，タイマコントロールレジスタ 1（TMnCON1）の TnRUN ビットがハードウェアにより“1”にセットされ

ます。タイマコントロールレジスタ 0（TMnCON0）の TnCS ビットで選択されているタイマクロック（TnCK）の 1 回目の立ち

下がりエッジで動作状態（TnSTAT が“1”）となり，2 回目の立ち下がりエッジでアップカウントを開始します。タイマカウンタレジスタ（TMnC）のカウント値とタイマデータレジスタ（TMnD）の値が一致すると，次のタイマクロックの立

ち下がりエッジでタイマ割込み（TMnINT）を発生し，同時に TMnC は“00H”にリセットされ，アップカウントを継続します。

外部入力によるタイマ停止を選択した場合は，タイマコントロールレジスタ 2（TMnCON2）で選択された外部入力の立ち

上がり・立ち下がりエッジが発生すると，次のタイマクロックの立ち下がりエッジでタイマ割込み（TMnINT）を発生し，

TMnC のカウントを停止します。

図 8-4 (a) タイマ E，F の連続モード動作タイミング（外部入力スタート：立ち上がりエッジ＆外部入力ストップ：立ち下がりエッジ選択時）

TnCK

外部入力端子

サンプリングクロック

ノイズ除去後の波形 TMn は外部入力を受付

TnRUN

TMnC

TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

(n=E,F)

PADn (外部トリガ入力)

TTMI

XX 00

88

01 02 87 88 00 5F 60 62 01

88 88

61


FJUL610Q111 8-38

図 8-4 (b) タイマ E，F の連続モード動作タイミング

（外部入力スタート：立ち下がりエッジ＆外部入力ストップ：立ち下がりエッジ選択時）

図 8-4 (c) タイマ E，F の連続モード動作タイミング

（外部入力スタート：立ち上がりエッジ＆ソフトウェアストップ選択時）

【注意】 TnRUNビットに“0”を書き込んでも，次のタイマクロックの立ち下がりエッジまで（タイマ状態フラグ TnSTATが“1”

の状態）は，カウント動作を継続しますので，タイマ割込み（TMnINT）が発生する可能性があります。

TnRUN

TMnC

TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

(n=E,F)


TTMI

XX 00

88

01 02 87 88 00 5F 60 62 01

88 88

61

SYSCLK

TnRUN

TMnC

TMnD

TMnINT

TnSTAT

Write TMnC

TnCK

(n=E,F)


TTMI

XX 00

88

01 02 87 88 00 5F 60 62 01

88 88

61 62


FJUL610Q111 8-39

8.4 タイマの制限事項について

8.4.1 制限事項 1 8ビットタイマを 2チャネル使用した 16ビットタイマモードを使用する場合，下位 8ビットのタイマデータレジスタ（TMnD，

n=8，A，E）への“0FEH”の設定は禁止です。“0FEH”以外の値（“00H～0FDH”，もしくは“0FFH”）を設定してください。

上位 8 ビットのタイマデータレジスタ（TMmD，m=9，B，F）の設定値に制限はありません。下位 8 ビットのタイマデータレジスタ（TMnD，n=8，A，E）に“0FEH”を設定した場合，一度目の割込み周期は正常に動

作しますが，二度目以降の割込み周期はタイマカウンタが“0000H”に初期化されず“0100H”からカウントアップするた

め，タイマクロック 256 クロック分短い周期となります。

8.4.2 制限事項 2 8ビットタイマを 2チャネル使用した 16ビットタイマモードを使用する場合，ソフトウェアにてタイマを強制的に停止した後，

もしくはワンショットモードでタイマが自動停止した後に再度タイマを開始する際は，タイマカウンタレジスタ（TMmC，TMnC，m=9，B，F，n=8，A，E）の値が“0000H”の場合であっても必ず上位 8ビット，もしくは下位 8ビットのタイマカウン

タレジスタに書き込みを行いタイマカウンタレジスタを“0000H”に初期化してください。下位 8 ビットのタイマカウンタレジ

スタ（TMnC，n=8，A，E），もしくは上位 8 ビットタイマカウンタレジスタ（TMmC，m=9，B，F）のどちらか片方に書き込む

と，両方のタイマカウンタレジスタが初期化されます。タイマカウンタレジスタを初期化しなかった場合，再開後の一度目の割込み周期が正常な周期にならない場合がありま

す。

8.4.3 制限事項 1，2 の対策制限事項 1，2 を回避するためのソフトウェア対策例を以下に示します。タイマ 8，タイマ 9 を使用した 16 ビットタイマモードの場合の対策例です。 if ( TM8D == 0xfe ) TM8D = 0xfd; // タイマデータレジスタの設定値確認と変更（制限事項 1 の対策） TM8C = 0x00; // タイマカウンタレジスタの初期化（制限事項 2 の対策） T8RUN = 1; // タイマカウント開始下位 8 ビットのタイマデータレジスタ（TM8D）の設定値を確認し 0FEH の場合は 0FDH に変更し，さらにタイマカウンタ

レジスタ（TM9C，TM8C）を初期化した後に，タイマのカウントを開始します。


FJUL610Q111 8-40


タイマ出力（TM9OUT，TMFOUT）を出力するには関連する各ポートレジスタのビットを設定する必要があります。各レ

ジスタの機能詳細については，「第 15 章ポート A」，「第 16 章ポート B」，「第 17 章ポート C」を参照してください。

8.5.1 PA0 端子にタイマ出力（TM9OUT）を出力する場合 PA0MD1 ビット（PAMOD1 レジスタのビット 0）を“1”に，PA0MD0 ビット（PAMOD0 レジスタのビット 0）を“1”にし，タイマ

出力を PA0 の 4 次機能として選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 ― ― ― ― ― PA2MD1 PA1MD1 PA0MD1

設定値 ― ― ― ― ― * * 1



設定値 ― ― ― ― ― * * 1 PA0C1 ビット（PACON1 レジスタのビット 0）を“1”に，PA0C0 ビット（PACON0 レジスタのビット 0）を“1”に，PA0DIR ビッ

ト（PADIR レジスタのビット 0）を“0”にし，タイマ出力に使用する PA0 端子の状態モードを CMOS 出力に選択します。


ビット 7 6 5 4 3 2 1 0 ビット名 ― ― ― ― ― PA2C1 PA1C1 PA0C1

設定値 ― ― ― ― ― * * 1



設定値 ― ― ― ― ― * * 1


ビット 7 6 5 4 3 2 1 0 ビット名 ― ― ― ― ― PA2DIR PA1DIR PA0DIR

設定値 ― ― ― ― ― * * 0 PA0D ビット（PAD レジスタのビット 0）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名 ― ― ― ― ― PA2D PA1D PA0D

設定値 ― ― ― ― ― * * **

* : タイマ機能に関連のないビット ** : Don’t care


FJUL610Q111 8-41

8.5.2 PC3 端子にタイマ出力（TMFOUT）を出力する場合

PC3MD1 ビット（PCMOD1 レジスタのビット 3）を“1”に，PC3MD0 ビット（PCMOD0 レジスタのビット 3）を“1”にし，タイマ

出力を PC3 の 4 次機能として選択します。

レジスタ名 PCMOD1 レジスタ（アドレス：0F265H）

ビット 7 6 5 4 3 2 1 0

ビット名 PC7MD1 PC6MD1 PC5MD1 PC4MD1 PC3MD1 PC2MD1 PC1MD1 PC0MD1

設定値 * * * * 1 * * *

レジスタ名 PBMOD0 レジスタ（アドレス：0F264H）

ビット 7 6 5 4 3 2 1 0

ビット名 PC7MD0 PC6MD0 PC5MD0 PC4MD0 PC3MD0 PC2MD0 PC1MD0 PC0MD0

設定値 * * * * 1 * * * PC3C1 ビット（PCCON1 レジスタのビット 3）を“1”に，PC3C0 ビット（PCCON0 レジスタのビット 3）を“1”に，PC3DIR ビット

（PCDIR レジスタのビット 3）を“0”にし，タイマ出力に使用する PC3 端子の状態モードを CMOS 出力に選択します。

レジスタ名 PCCON1 レジスタ（アドレス：0F263H）

ビット 7 6 5 4 3 2 1 0

ビット名 PC7C1 PC6C1 PC5C1 PC4C1 PC3C1 PC2C1 PC1C1 PC0C1

設定値 * * * * 1 * * *

レジスタ名 PCCON0 レジスタ（アドレス：0F262H）

ビット 7 6 5 4 3 2 1 0

ビット名 PC7C0 PC6C0 PC5C0 PC4C0 PC3C0 PC2C0 PC1C0 PC0C0

設定値 * * * * 1 * * *

レジスタ名 PCDIR レジスタ（アドレス：0F261H）

ビット 7 6 5 4 3 2 1 0

ビット名 PC7DIR PC6DIR PC5DIR PC4DIR PC3DIR PC2DIR PC1DIR PC0DIR

設定値 * * * * 0 * * * PC3D ビット（PCD レジスタのビット 0）のデータは“0”でも“1”でも構いません。

レジスタ名 PCD レジスタ（アドレス：0F260H）

ビット 7 6 5 4 3 2 1 0

ビット名 PC7D PC6D PC5D PC4D PC3D PC2D PC1D PC0D

設定値 * * * * ** * * * * : タイマ機能に関連のないビット ** : Don’t care

第 9 章ウォッチドッグタイマ

ML610Q111/ML610Q112 ユーザーズマニュアル第 9 章ウォッチドッグタイマ

FJUL610Q111 9-1

9 ウォッチドッグタイマ

9.1 概要

本LSIは，MCUの不定状態を検出し，不定状態から復帰するために，システムリセットモードから無条件で動作する（フ

リーラン動作）ウォッチドッグタイマ（WDT）を内蔵しています。 WDT のオーバフロー周期内に WDT カウンタをクリアできず WDT カウンタがオーバフローすると WDT 割込み（ノンマ

スカブル割込み）を要求します。さらに二度目のオーバフローにより WDT リセット信号を発生し，システムリセットモード

に移行します。割込みについては「第 5 章割込み」，WDT リセットについては「第 3 章リセット」を参照してください。

9.1.1 特長 • フリーラン動作（停止できません） • ソフトウェアにより 7 種類（23.4ms，31.25ms，62.5ms，125ms，500ms，2s，8s）のオーバフロー周期が選択可能 • 一度目のオーバフローによりノンマスカブル割込みを発生 • 二度目のオーバフローにより WDT リセットを発生

9.1.2 構成

図 9-1 にウォッチドッグタイマの構成を示します。

WDTCON ：ウォッチドッグタイマコントロールレジスタ WDTMOD ：ウォッチドッグタイマモードレジスタ

図 9-1 ウォッチドッグタイマの構成

データバス

WDP D Q

R

QN

“5AH” 検出

“0A5H” 検出

WDT カウンタ R

リセット割込み制御

WDT リセット WDTINT ノンマスカブル割込み

RESET_S システムリセット

低速側タイムベースカウンタ

T256HZ

WDTCON Write

WDT オーバフロー

WDTMOD

WDTCON


FJUL610Q111 9-2



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F00EH ウォッチドッグタイマコントロールレジスタ WDTCON － R/W 8 00H 0F00FH ウォッチドッグタイマモードレジスタ WDTMOD － R/W 8 02H


FJUL610Q111 9-3

9.2.2 ウォッチドッグタイマコントロールレジスタ（WDTCON）


7 6 5 4 3 2 1 0 WDTCON d7 d6 d5 d4 d3 d2 d1 WDP/d0 R/W W W W W W W W R/W

初期値 0 0 0 0 0 0 0 0 WDTCON は，WDT カウンタをクリアするための特殊機能レジスタ（SFR）です。 WDTCON を読み出すとビット 0 には内部ポインタ（WDP）の値が読み出されます。ビットの説明

• WDP/d0 （ビット 0）内部ポインタ（WDP）の値が読み出されます。WDPは，システムリセット時およびWDTカウンタのオーバフロー時

に“0”にリセットされ，WDTCON に書き込み動作を行うたびに反転します。

• d7～d0 （ビット 7～0） WDT カウンタをクリアするためにデータを書き込みます。内部ポインタ（WDP）が“0”の状態で“5AH”を書き込み，

次に WDP が“1”の状態で“0A5H”を書き込むことで WDT カウンタをクリアすることができます。【注意】

WDT カウンタの一度目のオーバフローにより WDT 割込み（WDTINT）が発生した際に，WDT カウンタおよび内

部ポインタ（WDP）は，低速クロックの半クロック間（約 15.26us）初期化されます。このため，この間の WDTCONへの書き込みは無効となり，WDP も反転しません。WDT 割込み発生時にシステムクロックが高速クロックの状態

で WDT クリア処理を行う際は，WDTCON への書き込みによって WDP が反転することを確認し，WDTCON へ

正常に書き込みまれたことを確認してください。「9.3.1 ウォッチドッグタイマを使用しない場合の処理例」にプログ

ラム記載例を示します。


FJUL610Q111 9-4

9.2.3 ウォッチドッグタイマモードレジスタ（WDTMOD）


7 6 5 4 3 2 1 0 WDTMOD －－－－－ WDT2 WDT1 WDT0 R/W －－－－－ R/W R/W R/W

初期値 0 0 0 0 0 0 1 0 WDTMOD は，WDT カウンタのオーバフロー周期を設定する特殊機能レジスタ（SFR）です。ビットの説明 • WDT2～0 （ビット 2～0）

ウォッチドッグタイマのオーバフロー周期を選択します。 WDT2, WDT1, WDT0は，WDTカウンタのオーバフロー周期（TWOV）を設定するビットです。以下の7種類が選択

できます。

WDT2 WDT1 WDT0 説明 0 0 0 125ms 0 0 1 500ms 0 1 0 2s（初期値） 0 1 1 8s 1 0 0 23.4ms 1 0 1 31.25ms 1 1 0 62.5ms 1 1 1 使用禁止

【注意】

データフラッシュメモリ書き換え機能の消去を行う場合は，WDT2-0 を“000b”~“011b”のいずれかに設定してくだ

さい。オーバフロー周期を変更する前に WDT カウンタをクリアしてください。


FJUL610Q111 9-5

9.3 動作説明

WDT カウンタは，システムリセット解除後，低速クロック（LSCLK）が発振を開始すると、低速側タイムベースカウンタの

T256HZ 信号を使ってカウントアップを開始します。内部ポインタ（WDP）が“0”の状態で“5AH”を書き込み，次にWDPが“1”の状態で“0A5H”を書き込むことでWDTカウ

ンタをクリアすることができます。 WDP は，システムリセット時および WDT カウンタのオーバフロー時に“0”にリセットされ，WDTCON に書き込み動作を

行うたびに反転します。 WDT カウンタのオーバフロー周期（TWOV）内に WDT カウンタをクリアできなかった場合は，ノンマスカブルのウォッチド

ッグタイマ割込み（WDTINT）が発生します。ウォッチドッグタイマ割込み後のソフトウェア処理によっても WDT カウンタ

がクリアされずに再度オーバフローすると WDT リセットが発生し，システムリセットモードに移行します。 WDT カウンタのオーバフロー周期（TWOV）は，ウォッチドッグモードレジスタ（WDTMOD）により，以下の 7 種類が選択

できます。 WDT カウンタは，表 9-1 に示す WDT カウンタのクリア時間（TWCL）内にクリアしてください。

表 9-1 WDT カウンタのクリア周期 WDT2 WDT1 WDT0 TWOV TWCL

0 0 0 125ms 約 121ms

0 0 1 500ms 約 496ms

0 1 0 2000ms 約 1996ms

0 1 1 8000ms 約 7996ms

1 0 0 23.4ms 約 19.4ms

1 0 1 31.25ms 約 27.25ms

1 1 0 62.5ms 約 58.5ms

1 1 1 使用禁止使用禁止

【注意】

・WDT カウンタの一度目のオーバフローによりノンマスカブルのウォッチドッグタイマ割込みを発生し、二度目のオ

ーバフローにより WDT リセットを発生します。一度目のオーバフロー時のウォッチドッグタイマ割込みは警告となり

ます。システムを安全に立ち下げる処理やシステムを復帰させる処理などに使用してください。・ウォッチドッグタイマ割込み機能を使用されない場合であってもウォッチドッグタイマ割込みが発生しますので、必

ずウォッチドッグタイマ割込み処理関数を定義してください。


FJUL610Q111 9-6

図 9-2 にウォッチドッグタイマの動作例を示します。

図 9-2 ウォッチドッグタイマの動作例

① システムリセット解除後，低速クロック（LSCLK）が発振を開始すると WDT カウンタがカウントアップを開始しま

す。 ② WDT カウンタのオーバフロー周期（TWOV）を WDTMOD に設定します。 ③ WDTCON に“5AH”を書き込みます。（内部ポインタ 0→1） ④ WDTCON に“0A5H”を書き込み WDT カウンタをクリアします。（内部ポインタ 1→0） ⑤ WDTCON に“5AH”を書き込みます。（内部ポインタ 0→1） ⑥ 異常発生後，WDTCON に“5AH”を書き込んだ場合，内部ポインタが“1”であるため受け付けられません。（内

部ポインタ 1→0） ⑦ WDTCON に“0A5H”を書き込みますが，内部ポインタが“0”であり，なおかつ⑥において“5AH”の書き込みが

受け付けられていなかったため，WDT カウンタはクリアされません。（内部ポインタ 0→1） ⑧ WDT カウンタがオーバフローし，ウォッチドッグタイマ割込み（WDTINT）が発生します。この時，WDT カウンタ，

および内部ポインタは低速クロックの半クロック間（約 15.26us）初期化されます。（内部ポインタ 1→0） ⑨ ウォッチドッグタイマ割込み後のソフトウェア処理によっても WDT カウンタがクリアされずに再度 WDT カウンタ

がオーバフローすると WDT リセットが発生し，システムリセットモードに移行します。【注意】

・STOP モード時は，ウォッチドッグタイマのカウントアップも停止します。HALT モード時は，ウォッチドッグタイマの

カウントアップは継続します。HALT モード中に WDT 割込みが発生した場合は，HALT モードが解除されます。・ウォッチドッグタイマは，全ての異常動作を検出できるわけではありません。CPU が暴走した場合でも WDT カウ

ンタがクリアされるような動作状態になった場合には検出できません。

③ 5A

④ A5

⑤ 5A

⑥ 5A

異常発生

⑦ A5

TWOV

オーバフロー周期

オーバフロー

低速クロック発振開始

①

プログラムスタート

5A A5 データ：

RESET_S システムリセット

WDTCON Write

WDTP 内部ポインタ

WDT カウンタ

WDTINT WDT 割込み

WDT リセット

TWOV オーバフロー周期

②WDTMOD 設定

WDTMOD 設定

⑧WDTINT 発生 ⑨WDT リセット発生


FJUL610Q111 9-7

9.3.1 ウォッチドッグタイマを使用しない場合の処理例

WDT カウンタは，システムリセット解除後，低速クロック（LSCLK）が発振を開始すると無条件にカウントアップを開始す

るフリーランカウンタです。WDT カウンタがオーバフローするとノンマスカブル割込み，もしくはシステムリセットを発生す

るため，WDT 機能を使用しない場合でも WDT カウンタのクリア処理を実行する必要があります。以下に，WDT 割込みルーチンにて WDT カウンタをクリアする場合のプログラム例を示します。

プログラム記述例

__DI(); // 多重割込みを禁止 do

WDTCON = 0x5a; while(WDP != 1) WDTCON = 0xa5; __EI();

第 10 章 PWM

ML610Q111/ML610Q112 ユーザーズマニュアル第 10 章 PWM

FJUL610Q111 10-1

10 PWM

10.1 概要

本 LSI は，16 ビットの PWM（Pulse Width Modulation）を 4 チャネル内蔵しています。 PWMC 出力（PWMC）は，PA0（ポート A）の 2 次機能，PB0（ポート B）の 2 次機能，もしくは PB7（ポート B）の 4 次機能

に割り付けられています。 PWMD 出力（PWMD）は，PA1（ポート A）の 2 次機能，もしくは PB1（ポート B）の 2 次機能に割り付けられています。 PWME 出力（PWME）は，PA2（ポート A）の 2 次機能，もしくは PB2（ポート B）の 2 次機能に割り付けられています。 PWMF はデューティの異なる 3 種類の同周期 PWM の出力が可能で，PWMF0 出力（PWMF0）は，PB7（ポート B）の 3次機能，もしくはPC0（ポートC）の3次機能に，PWMF1出力（PWMF1）は，PB6（ポートB）の4次機能，もしくはPC1（ポート C）の 3 次機能に，PWMF2 出力（PWMF2）は，PB5（ポート B）の 4 次機能，もしくは PC2（ポート C）の 3 次機能に

割り付けられています。ポート A の機能については「第 15 章ポート A」を，ポート B の機能については「第 16 章ポート B」を，ポート C の機

能については「第 17 章ポート C」を参照してください。

10.1.1 特長 • 約 122ns（@PLLCLK=16.384MHz）～2s（@LSCLK=32.768kHz）周期のPWM信号を発生し，外部に出力することが

可能 • PWM 信号の出力論理を正論理，負論理に切り替えることが可能 • PWM 信号の周期一致，デューティ一致，周期一致およびデューティ一致時に PWM 割込み（PWnINT）を発生 • PWM のクロックは，低速クロック（LSCLK），高速側タイムベースクロック（HTBCLK），PLL クロック（PLLCLK）が選択

可能 • 連続モード／ワンショットモードの切り替えが可能 • トリガ入力（汎用ポート，コンパレータ，タイマ割込み）により PWM スタート／ストップ制御が可能 • トリガ入力を利用してパルス幅の計測が可能 • トリガ入力（汎用ポート，コンパレータ）による緊急停止，および緊急停止割込みを発生 • PWMF はデューティの異なる 3 種類の同周期 PWM 出力が可能


FJUL610Q111 10-2

10.1.2 構成

図 10 - 1 に PWMC／PWMD／PWME 回路と PWMF 回路の構成を示します。

PWnPL/H ：PWMn 周期レジスタ L/H PWnPBUF ：PWMn 周期バッファ PWnDL/H ：PWMn デューティレジスタ L/H PWnDBUF ：PWMn デューティバッファ PWnCL/H ：PWMn カウンタレジスタ L/H PWnCON0/12/3 ：PWMn コントロールレジスタ 0/1/2/3 （n = C,D,E）

(a) PWMC，PWMD，PWME 回路の構成

PWFPL/H ：PWMF 周期レジスタ L/H PWFPBUF ：PWMF 周期バッファ PWFmDL/H ：PWMFm デューティレジスタ L/H PWFmDBUF：PWMFm デューティバッファ PWFCL/H ：PWMF カウンタレジスタ L/H PWFCON0~5 ：PWMF コントロールレジスタ 0～5 （ m=0,1,2 ）

(b) PWMF 回路の構成図 10-1 PWM 回路の構成

PWnCH/L

16

データバス

PWnINT

LSCLK PWnCON0 PWnCON1 PWnCON2 PWnCON3

R

周期一致

比較器

HTBCLK

Write PWnCL

PnCK

Write PWnCH

比較器

出力制御回路

PA0/PWMC PB0/PWMC PB7/PWMC

PnNEG

デューティ一致

PnFLG

16 16

8 8 8 8 8 8

PWnPBUF PWnDBUF

PWnPH/L PWnDH/L PWnCH ラッチ Read PWnCL

PLLCLK

緊急停止制御回路

PA1/PWMD PB1/PWMD

PA2/PWME PB2/PWME 外部入力

(PnTG) PA0~PA2 PB0~PB7

CMP0 CMP1

TM9INT TMBINT TMFINT

外部入力 (PFTG)

PA0~PA2 PB0~PB7

CMP0 CMP1

TM9INT TMBINT TMFINT

比較器比較器比較器

PWFCH/L

16

データバス

PWFINT

LSCLK

PWFCON0 PWFCON1 PWFCON2 PWFCON3 PWFCON4 PWFCON5

R

周期一致

比較器

HTBCLK

Write PWFCL

PFCK

Write PWFCH 出力制御回路

PFNEG


PFFLG

16 16

8 8 8 8 8 8

PWFPH/L PWF0DH/L PWFCH ラッチ Read PWFCL

PLLCLK

緊急停止制御回路

8 8

PWF1DH/L

8 8

PWF2DH/L


16


16

PWFPBUF PWF0DBUF PWF1DBUF PWF2DBUF

PB7/PWMF0 PC0/PWMF0 PB6/PWMF1 PC1/PWMF1 PB5/PWMF2 PC2/PWMF2


FJUL610Q111 10-3

10.1.3 端子一覧


PA0/PnTG/PWMC I/O 外部トリガ入力

PWMC 出力端子：PA0 の 2 次機能として使用します。

PA1/PnTG/PWMD I/O 外部トリガ入力

PWMD 出力端子：PA1 の 2 次機能として使用します。

PA2/PnTG/PWME I/O 外部トリガ入力

PWME 出力端子：PA2 の 2 次機能として使用します。

PB0/PnTG/PWMC I/O 外部トリガ入力，緊急停止入力 PWMC 出力端子：PB0 の 2 次機能として使用します。

PB1/PnTG/PWMD I/O 外部トリガ入力 PWMD 出力端子：PB1 の 2 次機能として使用します。

PB2/PnTG/PWME I/O 外部トリガ入力 PWME 出力端子：PB2 の 2 次機能として使用します。

PB3/PnTG I 外部トリガ入力 PB4/PnTG I 外部トリガ入力

PB5/PnTG/PWMF2 I/O 外部トリガ入力 PWMF2 出力端子：PB5 の 4 次機能として使用します。

PB6/PnTG/PWMF1 I/O 外部トリガ入力 PWMF1 出力端子：PB6 の 4 次機能として使用します。

PB7/PnTG/PWMF0/ PWMC

I/O 外部トリガ入力 PWMF0 出力端子：PB7 の 3 次機能として使用します。 PWMC 出力端子：PB7 の 4 次機能として使用します。

PC0/PWMF0 O PWMF0 出力端子：PC0 の 3 次機能として使用します。 PC1/PWMF1 O PWMF1 出力端子：PC1 の 3 次機能として使用します。 PC2/PWMF2 O PWMF2 出力端子：PC2 の 3 次機能として使用します。

( n = C，D，E，F )


FJUL610Q111 10-4

10.2 レジスタ説明 10.2.1 レジスタ一覧


0F910H PWMC 周期レジスタ L PWCPL PWCP

R/W 8/16 0FFH 0F911H PWMC 周期レジスタ H PWCPH R/W 8 0FFH 0F912H PWMC デューティレジスタ L PWCDL

PWCD R/W 8/16 00H

0F913H PWMC デューティレジスタ H PWCDH R/W 8 00H 0F914H PWMC カウンタレジスタ L PWCCL

PWCC R/W 8/16 00H

0F915H PWMC カウンタレジスタ H PWCCH R/W 8 00H 0F916H PWMC コントロールレジスタ 0 PWCCON0

PWCCON R/W 8/16 00H

0F917H PWMC コントロールレジスタ 1 PWCCON1 R/W 8 00H 0F918H PWMC コントロールレジスタ 2 PWCCON2

PWCCON23 R/W 8/16 00H

0F919H PWMC コントロールレジスタ 3 PWCCON3 R/W 8 00H 0F920H PWMD 周期レジスタ L PWDPL

PWDP R/W 8/16 0FFH

0F921H PWMD 周期レジスタ H PWDPH R/W 8 0FFH 0F922H PWMD デューティレジスタ L PWDDL

PWDD R/W 8/16 00H

0F923H PWMD デューティレジスタ H PWDDH R/W 8 00H 0F924H PWMD カウンタレジスタ L PWDCL

PWDC R/W 8/16 00H

0F925H PWMD カウンタレジスタ H PWDCH R/W 8 00H 0F926H PWMD コントロールレジスタ 0 PWDCON0

PWDCON R/W 8/16 00H

0F927H PWMD コントロールレジスタ 1 PWDCON1 R/W 8 00H 0F928H PWMD コントロールレジスタ 2 PWDCON2

PWDCON23 R/W 8/16 00H

0F929H PWMD コントロールレジスタ 3 PWDCON3 R/W 8 00H 0F930H PWME 周期レジスタ L PWEPL

PWEP R/W 8/16 0FFH

0F931H PWME 周期レジスタ H PWEPH R/W 8 0FFH 0F932H PWME デューティレジスタ L PWEDL

PWED R/W 8/16 00H

0F933H PWME デューティレジスタ H PWEDH R/W 8 00H 0F934H PWME カウンタレジスタ L PWECL

PWEC R/W 8/16 00H

0F935H PWME カウンタレジスタ H PWECH R/W 8 00H 0F936H PWME コントロールレジスタ 0 PWECON0

PWECON R/W 8/16 00H

0F937H PWME コントロールレジスタ 1 PWECON1 R/W 8 00H 0F938H PWME コントロールレジスタ 2 PWECON2

PWECON23 R/W 8/16 00H

0F939H PWME コントロールレジスタ 3 PWECON3 R/W 8 00H 0F960H PWMF 周期レジスタ L PWFPL

PWFP R/W 8/16 0FFH

0F961H PWMF 周期レジスタ H PWFPH R/W 8 0FFH 0F962H PWMF0 デューティレジスタ L PWF0DL

PWF0D R/W 8/16 00H

0F963H PWMF0 デューティレジスタ H PWF0DH R/W 8 00H 0F964H PWMF1 デューティレジスタ L PWF1DL

PWF1D R/W 8/16 00H

0F965H PWMF1 デューティレジスタ H PWF1DH R/W 8 00H 0F966H PWMF2 デューティレジスタ L PWF2DL

PWF2D R/W 8/16 00H

0F967H PWMF2 デューティレジスタ H PWF2DH R/W 8 00H 0F970H PWMF カウンタレジスタ L PWFCL

PWFC R/W 8/16 00H

0F971H PWMF カウンタレジスタ H PWFCH R/W 8 00H 0F972H PWMF コントロールレジスタ 0 PWFCON0

PWFCON R/W 8/16 00H

0F973H PWMF コントロールレジスタ 1 PWFCON1 R/W 8 00H 0F974H PWMF コントロールレジスタ 2 PWFCON2

PWFCON23 R/W 8/16 00H

0F975H PWMF コントロールレジスタ 3 PWFCON3 R/W 8 00H 0F976H PWMF コントロールレジスタ 4 PWFCON4

PWFCON45 R/W 8/16 10H

0F977H PWMF コントロールレジスタ 5 PWFCON5 R/W 8 00H


FJUL610Q111 10-5

10.2.2 PWMC 周期レジスタ（PWCPL，PWCPH）アドレス：0F910H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 PWCPL PCP7 PCP6 PCP5 PCP4 PCP3 PCP2 PCP1 PCP0 R/W

初期値 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1

アドレス：0F911H アクセス：R/W アクセスサイズ：8 ビット初期値：0FFH

7 6 5 4 3 2 1 0 PWCPH PCP15 PCP14 PCP13 PCP12 PCP11 PCP10 PCP9 PCP8 R/W

初期値 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1

PWCPH，PWCPL は，PWMC の周期を設定する特殊機能レジスタ（SFR）です。【注意】

・PWCPH，L が“0000H”の場合，PWMC 周期バッファ（PWCPBUF）には“0001H”が設定されます。・PWMC 停止中（PWCCON1 レジスタの PCSTAT が“0”の状態）に PWCPH，L に書き込んだ値は、同時に

PWCPBUF に転送されます。PWMC 動作中（PWCCON1 レジスタの PCSTAT が“1”の状態）に PWCPH，L に

書き込んだ値は、次の周期開始時にPWCPBUFに転送されます。PWM動作中におけるPWCPH，Lの更新につ

いては，「10.3 動作説明」を参照してください。


FJUL610Q111 10-6

10.2.3 PWMC デューティレジスタ（PWCDL，PWCDH）


7 6 5 4 3 2 1 0 PWCDL PCD7 PCD6 PCD5 PCD4 PCD3 PCD2 PCD1 PCD0 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0


7 6 5 4 3 2 1 0 PWCDH PCD15 PCD14 PCD13 PCD12 PCD11 PCD10 PCD9 PCD8 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

PWCDH，PWCDL は，PWMC のデューティを設定する特殊機能レジスタ（SFR）です。【注意】

・PWCDH，PWCDL には，PWCPH，PWCPL の設定値以下のデータを設定してください。・PWMC 停止中（PWCCON1 レジスタの PCSTAT が“0”の状態）に PWCDH，L に書き込んだ値は、同時に

PWCDBUF に転送されます。PWMC 動作中（PWCCON1 レジスタの PCSTAT が“1”の状態）に PWCDH，L に

書き込んだ値は、次の周期開始時に PWCDBUF に転送されます。PWM 動作中における PWCDH，L の更新に

ついては，「10.3 動作説明」を参照してください。


FJUL610Q111 10-7

10.2.4 PWMC カウンタレジスタ（PWCCH，PWCCL）


7 6 5 4 3 2 1 0 PWCCL PCC7 PCC6 PCC5 PCC4 PCC3 PCC2 PCC1 PCC0 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0


7 6 5 4 3 2 1 0 PWCCH PCC15 PCC14 PCC13 PCC12 PCC11 PCC10 PCC9 PCC8 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

PWCCL，PWCCH は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 PWCCL，PWCCH のどちらか片方に書き込み動作を行うと PWCCL，PWCCH は“0000H”になります。書き込みデータ

は意味がありません。PWMCが停止した状態（PWCCON1のPCSTAT，PCTGENおよび PCRUNが“0”の状態）で書き

込んでください。 PWCCL を読み出すと PWCCH の値がラッチされます。PWCCH，PWCCL を読み出す場合は，ワード型命令を使用す

るか，もしくは PWCCL を先に読み出してください。 PWM 動作中の PWCCH，PWCCL の内容は，PWM クロックとシステムクロックの条件により読み出しができない場合が

あります。表 10-1 に PWM クロックとシステムクロックの各条件による PWM 動作中の PWCCH，PWCCL読み出し可否一覧を示し

ます。

表 10-1 PWM 動作中の PWCCH，PWCCL 読み出し可否一覧 PWM クロック

PCCK システムクロック

SYSCLK PWCCH，PWCCL の読み出し可否

LSCLK LSCLK 読み出し可能

LSCLK HSCLK 読み出し可能ただし，カウントアップ中の不確定データの読み出しを防止するため，PWCCH，

PWCCL を二度読み出し，値が一致するまで読み出しを繰り返してください。 HTBCLK LSCLK 読み出し禁止 HTBCLK HSCLK 読み出し可能

PLL クロック

（16.384MHz） LSCLK

読み出し禁止 HSCLK


FJUL610Q111 10-8

10.2.5 PWMC コントロールレジスタ 0（PWCCON0）


7 6 5 4 3 2 1 0 PWCCON0 －－ PCSDN PCNEG PCIS1 PCIS0 PCCS1 PCCS0 R/W －－ R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWCCON0 は，PWM を制御する特殊機能レジスタ（SFR）です。 PWCCON0 は，PWMC が停止している状態（PWCCON1 の PCSTAT，PCTGEN および PCRUN が“0”の状態）で書き

換えてください。ビットの説明

• PCCS1，PCCS0 （ビット 1，ビット 0） PCCS1，PCCS0 は，PWMC の動作クロックを選択するビットです。LSCLK，HTBCLK，PLLCLK が選択できます。

PCCS1 PCCS0 説明

0 0 LSCLK（初期値） 0 1 HTBCLK 1 0 PLLCLK（16.384MHz） 1 1 使用禁止

• PCIS1，PCIS0 （ビット 3，ビット 2）

PCIS1，PCIS0 は，PWMC 割込み発生ポイントを選択するビットです。周期一致時，デューティ一致時，周期一

致時およびデューティ一致時が選択できます。

PCIS1 PCIS0 説明 0 0 周期一致時（初期値） 0 1 デューティ一致時 1 ＊周期一致時およびデューティ一致時

• PCNEG （ビット 4）

PCNEG は，PWMC の出力論理を選択するビットです。PCNEG=“0”の時は PWMC 出力の初期値が“0”，

PCNEG=“1”の時は“1”となります。

PCNEG 説明 0 正論理（初期値） 1 負論理

• PCSDN （ビット 5）

PCSDN は，PWMC の出力の強制停止を選択するビットです。レジスタに“1”を書き込むと PWMC の出力が

PCNEG レジスタの値に固定されます。

PCSDN 説明 0 PWMC 通常動作（初期値） 1 PWMC 強制停止


FJUL610Q111 10-9



7 6 5 4 3 2 1 0 PWCCON1 PCSTAT PCFLG PCSDST －－－ PCTGEN PCRUN R/W R R R/W －－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 PWCCON1 は，PWMC を制御する特殊機能レジスタ（SFR）です。ビットの説明

• PCRUN （ビット 0） PCRUN は，PWMC のカウント停止／カウント開始を制御するビットです。

PCRUN 説明

0 カウント停止（初期値） 1 カウント開始

• PCTGEN（ビット 1）

PCTGEN は，PWMC の外部入力によるカウント停止／カウント開始ならびに緊急停止を制御するビットです。外部入力によってカウント停止した場合に割込みを発生します。

PCTGEN 説明

0 外部入力によるカウント開始・停止ならびに緊急停止を禁止（初期値） 1 外部入力によるカウント開始・停止ならびに緊急停止を許可

• PCSDST（ビット 5）

PCSDST は，PWMC の緊急停止割込みが発生したことを示すビットです。 PCSDST に“1”を書き込むことにより PCSDST は“0”になります。

PCSDST 説明

0 緊急停止割込み発生なし（初期値） 1 緊急停止割込み発生あり

• PCFLG （ビット 6）

PCFLG は，PWMC 出力のフラグを読み出すビットです。

PCFLG 説明 0 PWMC 出力フラグ=“0” （初期値） 1 PWMC 出力フラグ=“1”


FJUL610Q111 10-10

• PCSTAT （ビット 7）

PCSTAT は，PWMC のカウント中／カウント停止中を示すビットです。

PCSTAT 説明 0 カウント停止中（初期値） 1 カウント中

【注意】

外部トリガ入力によってPWMのカウントが停止し，PCRUNビットのカウント停止制御状態“0”を確認した場合は，

PCSTAT ビットが“0”を示し，カウント動作が完全に停止したことを確認した後に次の処理を行ってください。割込みの確認については，10.3.4「PWM の割込み」を参照してください。


FJUL610Q111 10-11



7 6 5 4 3 2 1 0 PWCCON2 PCOST － PCTRM1 PCTRM0 － PCEXCL PCST1 PCST0 R/W R/W － R/W R/W － R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWCCON2 は，PWMC を制御する特殊機能レジスタ（SFR）です。 PWCCON2 は，PWMC が停止している状態（PWCCON1 の PCSTAT，PCTGEN および PCRUN が“0”の状態）で書き


ビットの説明 • PCST1，PCST0 （ビット 1～0）

PCST1，PCST0 は，PWMC の外部入力によるカウンタ動作を選択するビットです。

PCST1 PCST0 説明


• PCEXCL （ビット 2）

PCEXCLは，外部入力ストップ時（PCST1を“1”に設定）にPWMCのカウンタをクリアするか選択するビットです。

PCEXCL を“1”に設定すると，外部入力ストップ時にカウンタはクリアされます。 PCEXCL 説明

0 外部入力によるカウント停止時，カウンタはクリアされません。（初期値） 1 外部入力によるカウント停止時，カウンタはクリアされます。

• PCTRM1，PCTRM0 （ビット 5～4）

PCTRM1，PCTRM0 は，PWMC のカウントスタートとストップモードを選択するビットです。外部入力スタート，外部入力ストップ選択時のみ有効です。

PCTRM1 PCTRM0 説明


【注意】

PWCCON3 レジスタで，外部入力にタイマ割込み（TM9INT／TMBINT／TMFINT）を選択する場合は，必ず，立

ち上がりエッジスタート，かつ，立ち上がりエッジストップ（PCTRM1を“0”，PCTRM0を”0”に設定）を選択してくださ

い。その他の設定は禁止です（割込み発生以外のタイミングでカウントスタート・ストップすることがありますので動

作を保証できません）。


FJUL610Q111 10-12

• PCOST （ビット 7）

PCOST は，PWMC の連続モード／ワンショットモードを選択するビットです。

PCOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL610Q111 10-13



7 6 5 4 3 2 1 0 PWCCON3 －－ PCSDE1

PCSDE0 PCSTSS PCSTS2 PCSTS1 PCSTS0


PWCCON3 は，PWMC を制御する特殊機能レジスタ（SFR）です。 PWCCON3 は，PWMC が停止している状態（PWCCON1 の PCSTAT，PCTGEN および PCRUN が“0”の状態）で書き


ビットの説明 • PCSTSS，PCSTS2，PCSTS1，PCSTS0 （ビット 3～0）

PCSTSS，PCSTS2，PCSTS1，PCSTS0 は，PWMC の外部入力スタートおよび外部入力ストップ端子を選択す

るビットです。

PCSTS2 PCSTS1 PCSTS0 説明

PCSTSS=“0”の時（初期値）

PCSTSS=“1”の時

0 0 0 PA0 端子（初期値） PB0 端子 0 0 1 PA1 端子 PB1 端子 0 1 0 PA2 端子 PB2 端子 0 1 1 CMP0（コンパレータ 0） PB3 端子 1 0 0 CMP1（コンパレータ 1） PB4 端子 1 0 1 TM9INT（タイマ 9 割込み） PB5 端子 1 1 0 TMBINT（タイマ B 割込み） PB6 端子 1 1 1 TMFINT（タイマ F 割込み） PB7 端子

(*1)

外部入力信号としてタイマ割込み要求を設定する場合は，PWMスタート・ストップトリガのエッジ選択に制限

が発生します。詳細は PWCCON2 レジスタの説明を参照してください。タイマ割込み要求（TM9INT／TMBINT／TMFINT）は，割込み許可レジスタ 3，5（IE3，IE5）の割込み禁止

／許可の設定によらない，タイマ 9／タイマ B／タイマ F からの割込み要求信号です。 • PCSDE1，PCSDE0 （ビット 5～4）

PCSDE1，PCSDE0 は，PWMC の緊急停止端子を選択するビットです。

PCSDE1 PCSDE0 説明

0 0 緊急停止不使用（初期値） 0 1 CMP0（コンパレータ 0）立ち上がりエッジ 1 0 CMP1（コンパレータ 1）立ち上がりエッジ 1 1 PB0 立ち上がりエッジ

【注意】

外部入力スタート／ストップ端子と緊急停止端子は同じ端子を選択しないでください。選択した場合，PWM は動作

しません。


FJUL610Q111 10-14

10.2.9 PWMD 周期レジスタ（PWDPL，PWDPH）


7 6 5 4 3 2 1 0 PWDPL PDP7 PDP6 PDP5 PDP4 PDP3 PDP2 PDP1 PDP0 R/W

初期値 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1


7 6 5 4 3 2 1 0 PWDPH PDP15 PDP14 PDP13 PDP12 PDP11 PDP10 PDP9 PDP8 R/W

初期値 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1

PWDPH，PWDPL は，PWMD の周期を設定する特殊機能レジスタ（SFR）です。【注意】

・PWDPH，L が“0000H”の場合，PWMD 周期バッファ（PWDPBUF）には“0001H”が設定されます。・・PWMD 停止中（PWDCON1 レジスタの PDSTAT が“0”の状態）に PWDPH，L に書き込んだ値は、同時に

PWDPBUF に転送されます。PWMD 動作中（PWDCON1 レジスタの PDSTAT が“1”の状態）に PWDPH，L に

書き込んだ値は、次の周期開始時にPWDPBUFに転送されます。PWM動作中におけるPWDPH，Lの更新につ



FJUL610Q111 10-15

10.2.10 PWMD デューティレジスタ（PWDDL，PWDDH）


7 6 5 4 3 2 1 0 PWDDL PDD7 PDD6 PDD5 PDD4 PDD3 PDD2 PDD1 PDD0 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0


7 6 5 4 3 2 1 0 PWDDH PDD15 PDD14 PDD13 PDD12 PDD11 PDD10 PDD9 PDD8 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

PWDDH，PWDDL は，PWMD のデューティを設定する特殊機能レジスタ（SFR）です。【注意】

・PWDDH，PWDDL には，PWDPH，PWDPL の設定値以下のデータを設定してください。・PWMD 停止中（PWDCON1 レジスタの PDSTAT が“0”の状態）に PWDDH，L に書き込んだ値は、同時に

PWDDBUF に転送されます。PWMD 動作中（PWDCON1 レジスタの PDSTAT が“1”の状態）に PWDDH，L に

書き込んだ値は、次の周期開始時に PWDDBUF に転送されます。PWM 動作中における PWDDH，L の更新に



FJUL610Q111 10-16

10.2.11 PWMD カウンタレジスタ（PWDCH，PWDCL）


7 6 5 4 3 2 1 0 PWDCL PDC7 PDC6 PDC5 PDC4 PDC3 PDC2 PDC1 PDC0 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0


7 6 5 4 3 2 1 0 PWDCH PDC15 PDC14 PDC13 PDC12 PDC11 PDC10 PDC9 PDC8 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

PWDCL，PWDCH は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 PWDCL，PWDCH のどちらか片方に書き込み動作を行うと，PWDCL，PWDCH は“0000H”になります。書き込みデー

タは意味がありません。PWMD が停止した状態（PWDCON1 の PDSTAT，PDTGEN および PDRUN が“0”の状態）で

書き込んでください。 PWDCL を読み出すと PWDCH の値がラッチされます。PWDCH，PWDCL を読み出す場合は，ワード型命令を使用す

るか，もしくは PWDCL を先に読み出してください。 PWM 動作中の PWDCH，PWDCL の内容は，PWM クロックとシステムクロックの条件により読み出しができない場合が

あります。表 10-2 に PWM クロックとシステムクロックの各条件による PWM 動作中の PWDCH，PWDCL 読み出し可否一覧を示

します。

表 10-2 PWM 動作中の PWDCH，PWDCL 読み出し可否一覧 PWM クロック

PDCK システムクロック

SYSCLK PWDCH，PWDCL の読み出し可否


LSCLK HSCLK 読み出し可能ただし，カウントアップ中の不確定データの読み出しを防止するため，PWDCH，

PWDCL を二度読み出し，値が一致するまで読み出しを繰り返してください。 HTBCLK LSCLK 読み出し禁止 HTBCLK HSCLK 読み出し可能

PLL クロック




FJUL610Q111 10-17

10.2.12 PWMD コントロールレジスタ 0（PWDCON0）


7 6 5 4 3 2 1 0 PWDCON0 －－ PDSDN PDNEG PDIS1 PDIS0 PDCS1 PDCS0 R/W －－ R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWDCON0 は，PWM を制御する特殊機能レジスタ（SFR）です。 PWDCON0 は，PWMD が停止した状態（PWDCON1 の PDSTAT，PDTGEN および PDRUN が“0”の状態）で書き換

えてください。ビットの説明

• PDCS1，PDCS0 （ビット 1，ビット 0） PDCS1，PDCS0 は，PWMD の動作クロックを選択するビットです。LSCLK，HTBCLK，PLLCLK が選択できま

す。

PDCS1 PDCS0 説明 0 0 LSCLK（初期値） 0 1 HTBCLK 1 0 PLLCLK（16.384MHz） 1 1 使用禁止

• PDIS1，PDIS0 （ビット 3，ビット 2）

PDIS1，PDIS0 は，PWMD 割込み発生ポイントを選択するビットです。周期一致時，デューティ一致時，周期一


PDIS1 PDIS0 説明 0 0 周期一致時（初期値） 0 1 デューティ一致時 1 ＊周期一致時およびデューティ一致時

• PDNEG （ビット 4）

PDNEG は，PWMD の出力論理を選択するビットです。PDNEG=“0”の時は PWMD 出力の初期値が“0”，

PDNEG=“1”の時は“1”となります。

PDNEG 説明 0 正論理（初期値） 1 負論理

• PDSDN （ビット 5）

PDSDN は，PWMD の出力の強制停止を選択するビットです。レジスタに“1”を書き込むと PWMD の出力が

PDNEG レジスタの値に固定されます。

PDSDN 説明 0 PWMD 通常動作（初期値） 1 PWMD 強制停止


FJUL610Q111 10-18



7 6 5 4 3 2 1 0 PWDCON1 PDSTAT PDFLG PDSDST －－－ PDTGEN PDRUN R/W R R R/W －－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 PWDCON1 は，PWMD を制御する特殊機能レジスタ（SFR）です。ビットの説明

• PDRUN （ビット 0） PDRUN は，PWMD のカウント停止／カウント開始を制御するビットです。

PDRUN 説明


• PDTGEN（ビット 1）

PDTGEN は，PWMD の外部入力によるカウント停止／カウント開始ならびに緊急停止を制御するビットです。外部入力によってカウント停止した場合に割込みを発生します。

PDTGEN 説明


• PDSDST（ビット 5）

PDSDST は，PWMD の緊急停止割込みが発生したことを示すビットです。 PDSDST に“1”を書き込むことにより PDSDST は“0”になります。

PDSDST 説明


• PDFLG （ビット 6）

PDFLG は，PWMD 出力のフラグを読み出すビットです。

PDFLG 説明 0 PWMD 出力フラグ=“0” （初期値） 1 PWMD 出力フラグ=“1”

• PDSTAT （ビット 7）

PDSTAT は，PWMD のカウント中／カウント停止中を示すビットです。

PDSTAT 説明 0 カウント停止中（初期値） 1 カウント中


FJUL610Q111 10-19

【注意】外部トリガ入力によってPWMのカウントが停止し，PDRUNビットのカウント停止制御状態“0”を確認した場合は，

PDSTAT ビットが“0”を示し，カウント動作が完全に停止したことを確認した後に次の処理を行ってください。割込みの確認については，10.3.4「PWM の割込み」を参照してください）。


FJUL610Q111 10-20



7 6 5 4 3 2 1 0 PWDCON2 PDOST － PDTRM1 PDTRM0 － PDEXCL PDST1 PDST0 R/W R/W － R/W R/W － R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWDCON2 は，PWMD を制御する特殊機能レジスタ（SFR）です。 PWDCON2 は，PWMD が停止した状態（PWDCON1 の PDSTAT，PDTGEN および PDRUN が“0”の状態）で書き換

えてください。

ビットの説明 • PDST1，PDST0 （ビット 1～0）

PDST1，PDST0 は，PWMD の外部入力によるカウンタ動作を選択するビットです。

PDST1 PDST0 説明


• PDEXCL （ビット 2）

PDEXCL は，外部入力ストップ時（PDST1 を“1”に設定）に PWMD のカウンタをクリアするか選択するビットで

す。PDEXCL を“1”に設定すると，外部入力ストップ時にカウンタはクリアされます。 PDEXCL 説明


• PDTRM1，PDTRM0 （ビット 5～4）

PDTRM1，PDTRM0 は，PWMD のカウントスタートとストップモードを選択するビットです。外部入力スタート，外部入力ストップ選択時のみ有効です。

PDTRM1 PDTRM0 説明


【注意】

PWDCON3 レジスタで，外部入力にタイマ割込み（TM9INT／TMBINT／TMFINT）を選択する場合は，必ず，立

ち上がりエッジスタート，かつ，立ち上がりエッジストップ（PDTRM1 を“0”，PDTRM0 を“0”に設定）を選択してくだ

さい。その他の設定は禁止です（割込み発生以外のタイミングでカウントスタート・ストップすることがありますので

動作を保証できません）。


FJUL610Q111 10-21

• PDOST （ビット 7）

PDOST は，PWMD の連続モード／ワンショットモードを選択するビットです。

PDOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL610Q111 10-22



7 6 5 4 3 2 1 0 PWDCON3 －－ PDSDE1

PDSDE0 PDSTSS PDSTS2 PDSTS1 PDSTS0


PWDCON3 は，PWMD を制御する特殊機能レジスタ（SFR）です。 PWDCON3 は，PWMD が停止した状態（PWDCON1 の PDSTAT，PDTGEN および PDRUN が“0”の状態）で書き換


ビットの説明 • PDSTSS，PDSTS2，PDSTS1，PDSTS0 （ビット 3～0）

PDSTSS，PDSTS2，PDSTS1，PDSTS0 は，PWMD の外部入力スタートおよび外部入力ストップ端子を選択す

るビットです。

PDSTS2 PDSTS1 PDSTS0 説明

PDSTSS=“0”の時（初期値）

PDSTSS=“1”の時


(*1)


が発生します。詳細は PWDCON2 レジスタの説明を参照してください。タイマ割込み要求（TM9INT／TMBINT／TMFINT）は，割込み許可レジスタ 3，5(IE3，IE5）の割込み禁止

／許可の設定によらない，タイマ 9／タイマ B／タイマ F からの割込み要求信号です。 • PDSDE1，PDSDE0 （ビット 5～4）

PDSDE1，PDSDE0 は，PWMD の緊急停止端子を選択するビットです。

PDSDE1 PDSDE0 説明


【注意】


しません。


FJUL610Q111 10-23

10.2.16 PWME 周期レジスタ（PWEPL，PWEPH）


7 6 5 4 3 2 1 0 PWEPL PEP7 PEP6 PEP5 PEP4 PEP3 PEP2 PEP1 PEP0 R/W

初期値 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1


7 6 5 4 3 2 1 0 PWEPH PEP15 PEP14 PEP13 PEP12 PEP11 PEP10 PEP9 PEP8 R/W

初期値 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1

PWEPH，PWEPL は，PWME の周期を設定する特殊機能レジスタ（SFR）です。【注意】

・PWEPH，L が“0000H”の場合，PWME 周期バッファ（PWEPBUF）には“0001H”が設定されます。・PWME 停止中（PWECON1 レジスタの PESTAT が“0”の状態）に PWEPH，L に書き込んだ値は、同時に

PWEPBUFに転送されます。PWME動作中（PWECON1レジスタのPESTATが“1”の状態）にPWEPH，Lに書

き込んだ値は、次の周期開始時にPWEPBUF に転送されます。PWM動作中における PWEPH，Lの更新につい

ては，「10.3 動作説明」を参照してください。


FJUL610Q111 10-24

10.2.17 PWME デューティレジスタ（PWEDL，PWEDH）


7 6 5 4 3 2 1 0 PWEDL PED7 PED6 PED5 PED4 PED3 PED2 PED1 PED0 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0


7 6 5 4 3 2 1 0 PWEDH PED15 PED14 PED13 PED12 PED11 PED10 PED9 PED8 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

PWEDH，PWEDL は，PWME のデューティを設定する特殊機能レジスタ（SFR）です。【注意】

・PWEDH，PWEDL には，PWEPH，PWEPL の設定値以下のデータを設定してください。・PWME 停止中（PWECON1 レジスタの PESTAT が“0”の状態）に PWEDH，L に書き込んだ値は、同時に

PWEDBUF に転送されます。PWME 動作中（PWECON1 レジスタの PESTAT が“1”の状態）に PWEDH，L に

書き込んだ値は、次の周期開始時にPWEDBUFに転送されます。PWM動作中におけるPWEDH，Lの更新につ



FJUL610Q111 10-25

10.2.18 PWME カウンタレジスタ（PWECH，PWECL）


7 6 5 4 3 2 1 0 PWECL PEC7 PEC6 PEC5 PEC4 PEC3 PEC2 PEC1 PEC0 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0


7 6 5 4 3 2 1 0 PWECH PEC15 PEC14 PEC13 PEC12 PEC11 PEC10 PEC9 PEC8 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

PWECL，PWECH は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 PWECL，PWECH のどちらか片方に書き込み動作を行うと，PWECL，PWECH は“0000H”になります。書き込みデータ

は意味がありません。PWME が停止した状態（PWECON1 の PESTAT，PETGEN および PERUN が“0”の状態）で書き

込んでください。 PWECLを読み出すとPWECHの値がラッチされます。PWECH，PWECLを読み出す場合は，ワード型命令を使用する

か，もしくは PWECL を先に読み出してください。 PWM 動作中の PWECH，PWECL の内容は，PWM クロックとシステムクロックの条件により読み出しができない場合が

あります。表 10-3 に PWM クロックとシステムクロックの各条件による PWM 動作中の PWECH，PWECL 読み出し可否一覧を示し

ます。

表 10-3 PWM 動作中の PWECH，PWECL 読み出し可否一覧 PWM クロック

PECK システムクロック

SYSCLK PWECH，PWECL の読み出し可否


LSCLK HSCLK 読み出し可能ただし，カウントアップ中の不確定データの読み出しを防止するため，PWECH，

PWECL を二度読み出し，値が一致するまで読み出しを繰り返してください。 HTBCLK LSCLK 読み出し禁止 HTBCLK HSCLK 読み出し可能

PLL クロック




FJUL610Q111 10-26

10.2.19 PWME コントロールレジスタ 0（PWECON0）


7 6 5 4 3 2 1 0 PWECON0 －－ PESDN PENEG PEIS1 PEIS0 PECS1 PECS0 R/W －－ R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWECON0 は，PWME を制御する特殊機能レジスタ（SFR）です。 PWECON0 は，PWME が停止した状態（PWECON1 の PESTAT，PETGEN および PERUN が“0”の状態）で書き換え

てください。ビットの説明

• PECS1，PECS0 （ビット 1，ビット 0） PECS1，PECS0 は，PWME の動作クロックを選択するビットです。LSCLK，HTBCLK，PLLCLK が選択できま

す。

PECS1 PECS0 説明 0 0 LSCLK（初期値） 0 1 HTBCLK 1 0 PLLCLK（16.384MHz） 1 1 使用禁止

• PEIS1，PEIS0 （ビット 3，ビット 2）

PEIS1，PEIS0 は，PWME 割込み発生ポイントを選択するビットです。周期一致時，デューティ一致時，周期一


PEIS1 PEIS0 説明 0 0 周期一致時（初期値） 0 1 デューティ一致時 1 ＊周期一致時およびデューティ一致時

• PENEG （ビット 4）

PENEG は，PWME の出力論理を選択するビットです。PENEG=“0”の時は PWME 出力の初期値が“0”，

PENEG=“1”の時は“1”となります。

PENEG 説明 0 正論理（初期値） 1 負論理

• PESDN （ビット 5）

PESDN は，PWME の出力の強制停止を選択するビットです。レジスタに“1”を書き込むと PWME の出力が

PENEG レジスタの値に固定されます。

PESDN 説明 0 PWME 通常動作（初期値） 1 PWME 強制停止


FJUL610Q111 10-27



7 6 5 4 3 2 1 0 PWECON1 PESTAT PEFLG PESDST －－－ PETGEN PERUN R/W R R R/W －－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 PWECON1 は，PWME を制御する特殊機能レジスタ（SFR）です。ビットの説明

• PERUN （ビット 0） PERUN は，PWME のカウント停止／カウント開始を制御するビットです。

PERUN 説明


• PETGEN （ビット 1）

PETGEN は，PWME の外部入力によるカウント停止／カウント開始ならびに緊急停止を制御するビットです。外部入力によってカウント停止した場合に割込みを発生します。

PETGEN 説明

0 外部入力によるカウント開始・停止をならびに緊急停止禁止（初期値） 1 外部入力によるカウント開始・停止をならびに緊急停止許可

• PESDST （ビット 5）

PESDST は，PWME の緊急停止割込みが発生したことを示すビットです。 PESDST に“1”を書き込むことにより PESDST は“0”になります。

PESDST 説明


• PEFLG （ビット 6）

PEFLG は，PWME 出力のフラグを読み出すビットです。

PEFLG 説明 0 PWME 出力フラグ=“0” （初期値） 1 PWME 出力フラグ=“1”

• PESTAT （ビット 7）

PESTAT は，PWME のカウント中／カウント停止中を示すビットです。

PESTAT 説明 0 カウント停止中（初期値） 1 カウント中


FJUL610Q111 10-28

【注意】外部トリガ入力によってPWM のカウントが停止し，PERUN ビットのカウント停止制御状態“0”を確認した場合は，

PESTAT ビットが“0”を示し，カウント動作が完全に停止したことを確認した後に次の処理を行ってください。割込みの確認については，10.3.4「PWM の割込み」を参照してください）。


FJUL610Q111 10-29



7 6 5 4 3 2 1 0 PWECON2 PEOST － PETRM1 PETRM0 － PEEXCL PEST1 PEST0 R/W R/W － R/W R/W － R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWECON2 は，PWME を制御する特殊機能レジスタ（SFR）です。 PWECON2 は，PWME が停止した状態（PWECON1 の PESTAT，PETGEN および PERUN が“0”の状態）で書き換え

てください。

ビットの説明 • PEST1，PEST0 （ビット 1～0）

PEST1，PEST0 は，PWME の外部入力によるカウンタ動作を選択するビットです。

PEST1 PEST0 説明


• PEEXCL （ビット 2）

PEEXCLは，外部入力ストップ時（PEST1 を“1”に設定）に PWME のカウンタをクリアするか選択するビットです。

PEEXCL を“1”に設定すると，外部入力ストップ時にカウンタはクリアされます。 PEEXCL 説明


• PETRM1，PETRM0 （ビット 5～4）

PETRM1，PETRM0 は，PWME のカウントスタートとストップモードを選択するビットです。外部入力スタート，外部入力ストップ選択時のみ有効です。

PETRM1 PETRM0 説明


【注意】

PWECON3 レジスタで，外部入力にタイマ割込み（TM9INT／TMBINT／TMFINT）を選択する場合は，必ず，立

ち上がりエッジスタート，かつ，立ち上がりエッジストップ（PETRM1 を“0”，PETRM0 を“0”に設定）を選択してくだ




FJUL610Q111 10-30

• PEOST （ビット 7）

PEOST は，PWME の連続モード／ワンショットモードを選択するビットです。

PEOST 説明 0 連続モード（初期値） 1 ワンショットモード


FJUL610Q111 10-31



7 6 5 4 3 2 1 0 PWECON3 －－ PESDE1

PESDE0 PESTSS PESTS2 PESTS1 PESTS0


PWECON3 は，PWME を制御する特殊機能レジスタ（SFR）です。 PWECON3 は，PWME が停止した状態（PWECON1 の PESTAT，PETGEN および PERUN が“0”の状態）で書き換え

てください。

ビットの説明 • PESTSS，PESTS2，PESTS1，PESTS0 （ビット 3～0）

PESTSS，PESTS2，PESTS1，PESTS0 は，PWME の外部入力スタートおよび外部入力ストップ端子を選択する

ビットです。

PESTS2 PESTS1 PESTS0 説明

PESTSS=“0”の時（初期値）

PESTSS=“1”の時


(*1)


が発生します。詳細は PWECON2 レジスタの説明を参照してください。タイマ割込み要求（TM9INT／TMBINT／TMFINT）は，割込み許可レジスタ 3，5（IE3，IE5）の割込み禁止

／許可の設定によらない，タイマ 9／タイマ B／タイマ F からの割込み要求信号です。 • PESDE1，PESDE0 （ビット 5～4）

PESDE1，PESDE0 は，PWME の緊急停止端子を選択するビットです。

PESDE1 PESDE0 説明


【注意】


しません。


FJUL610Q111 10-32

10.2.23 PWMF 周期レジスタ（PWFPL，PWFPH）


7 6 5 4 3 2 1 0 PWFPL PFP7 PFP6 PFP5 PFP4 PFP3 PFP2 PFP1 PFP0 R/W

初期値 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1


7 6 5 4 3 2 1 0 PWFPH PFP15 PFP14 PFP13 PFP12 PFP11 PFP10 PFP9 PFP8 R/W

初期値 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1 R/W

1

PWFPH，PWFPL は，PWMF0～2 の周期を設定する特殊機能レジスタ（SFR）です。 PWFPH，L には，“0001H～FFFFH”の値を設定してください。【注意】

・PWMF 停止中（PWFCON1 レジスタの PFSTAT が“0”の状態）に PWFPH，L に書き込んだ値は、同時に

PWFPBUF に転送されます。PWMF 動作中（PWFCON1 レジスタの PFSTAT が“1”の状態）に PWFPH，L に書

き込んだ値は、次の周期開始時に PWFPBUF に転送されます。PWM 動作中における PWFPH，L の更新につい

ては，「10.3 動作説明」を参照してください。・PWFPH，L に“0000H”を設定しないでください。


FJUL610Q111 10-33

10.2.24 PWMF0 デューティレジスタ（PWF0DL，PWF0DH）


7 6 5 4 3 2 1 0 PWF0DL PF0D7 PF0D6 PF0D5 PF0D4 PF0D3 PF0D2 PF0D1 PF0D0 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0


7 6 5 4 3 2 1 0 PWF0DH PF0D15 PF0D14 PF0D13 PF0D12 PF0D11 PF0D10 PF0D9 PF0D8 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

PWF0DH，PWF0DL は，PWMF0 のデューティを設定する特殊機能レジスタ（SFR）です。【注意】

・PWF0DH，PWF0DL には，PWFPH，PWFPL の設定値以下のデータを設定してください。・PWMF 停止中（PWFCON1 レジスタの PFSTAT が“0”の状態）に PWF0DH，L に書き込んだ値は、同時に

PWF0DBUF に転送されます。PWMF 動作中（PWFCON1 レジスタの PFSTAT が“1”の状態）に PWF0DH，Lに書き込んだ値は、次の周期開始時にPWF0DBUFに転送されます。PWM動作中におけるPWF0DH，Lの更新

については，「10.3 動作説明」を参照してください。


FJUL610Q111 10-34




初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0



初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0



PWF1DBUF に転送されます。PWMF 動作中（PWFCON1 レジスタの PFSTAT が“1”の状態）に PWF1DH，L に

書き込んだ値は、次の周期開始時にPWF1DBUF に転送されます。PWM動作中における PWF1DH，Lの更新に



FJUL610Q111 10-35




初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0



初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0



PWF2DBUF に転送されます。PWMF 動作中（PWFCON1 レジスタの PFSTAT が“1”の状態）に PWF2DH，Lに書き込んだ値は、次の周期開始時にPWF2DBUFに転送されます。PWM動作中におけるPWF2DH，Lの更新

については，「10.3 動作説明」を参照してください。


FJUL610Q111 10-36

10.2.27 PWMF カウンタレジスタ（PWFCH，PWFCL）


7 6 5 4 3 2 1 0 PWFCL PFC7 PFC6 PFC5 PFC4 PFC3 PFC2 PFC1 PFC0 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0


7 6 5 4 3 2 1 0 PWFCH PFC15 PFC14 PFC13 PFC12 PFC11 PFC10 PFC9 PFC8 R/W

初期値 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0 R/W

0

PWFCL，PWFCH は，16 ビットのバイナリカウンタとして機能する特殊機能レジスタ（SFR）です。 PWFCL，PWFCH のどちらか片方に書き込み動作を行うと，PWFCL，PWFCH は“0000H”になります。書き込みデータ

は意味がありません。PWMF が停止した状態（PWFCON1 の PFSTAT，PFTGEN および PFRUN が“0”の状態）で書き

込んでください。 PWFCL を読み出すと PWFCH の値がラッチされます。PWFCH，PWFCL を読み出す場合は，ワード型命令を使用する

か，もしくは PWFCL を先に読み出してください。 PWMF0～2が動作中の PWFCH，PWFCLの内容は，PWMクロックとシステムクロックの条件により読み出しができない

場合があります。表 10-4 に PWM クロックとシステムクロックの各条件による PWM 動作中の PWFCH，PWFCL 読み出し可否一覧を示し

ます。

表 10-4 PWM 動作中の PWFCH，PWFCL 読み出し可否一覧 PWM クロック

PFCK システムクロック

SYSCLK PWFCH，PWFCL の読み出し可否


LSCLK HSCLK 読み出し可能ただし，カウントアップ中の不確定データの読み出しを防止するため，PWFCH，

PWFCL を二度読み出し，値が一致するまで読み出しを繰り返してください。 HTBCLK LSCLK 読み出し禁止 HTBCLK HSCLK 読み出し可能

PLL クロック




FJUL610Q111 10-37

10.2.28 PWMF コントロールレジスタ 0（PWFCON0）


7 6 5 4 3 2 1 0 PWFCON0 －－ PFSDN PFNEG PFIS1 PFIS0 PFCS1 PFCS0 R/W －－ R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWFCON0 は，PWMF を制御する特殊機能レジスタ（SFR）です。 PWFCON0は，PWMFが停止した状態（PWFCON1の PFSTAT，PFTGENおよび PFRUNが“0”の状態）で書き換えて

ください。ビットの説明

• PFCS1，PFCS0 （ビット 1，ビット 0） PFCS1，PFCS0 は，PWMF0～2 の動作クロックを選択するビットです。LSCLK，HTBCLK，PLLCLK が選択で

きます。

PFCS1 PFCS0 説明 0 0 LSCLK（初期値） 0 1 HTBCLK 1 0 PLLCLK（16.384MHz） 1 1 使用禁止

• PFIS1，PFIS0 （ビット 3，ビット 2）

PFIS1，PFIS0 は，PWMF 割込み発生ポイントを選択するビットです。周期一致時，デューティ一致時，周期一


PFIS1 PFIS0 説明 0 0 周期一致時（初期値） 0 1 PWMF デューティ一致時 *1 1 ＊周期一致時および PWMF デューティ一致時*1

*1）PWFCON5 の PFDISL1，PFDISL0 により，PWMF0～2 のどのデューティで割込みを発生するかを選択します。

• PFNEG （ビット 4） PFNEG は，PWMF0～2 の出力論理を選択するビットです。PFNEG=“0”の時は PWMF0～2 出力の初期値が

“0”，PFNEG=“1”の時は“1”となります。

PFNEG 説明 0 正論理（初期値） 1 負論理

• PFSDN （ビット 5）

PFSDN は，PWMF0～2 全ての出力の強制停止を選択するビットです。レジスタに“1”を書き込むと PWMF0～2 の出力が PFNEG レジスタおよび PWFCON4 の PFnPOL（n=0～2）で設定された値に固定されます。

PFSDN 説明

0 PWMF 通常動作（初期値） 1 PWMF 強制停止


FJUL610Q111 10-38

10.2.29 PWMF コントロールレジスタ 1（PWFCON1）アドレス：0F973H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PWFCON1 PFSTAT PFFLG PFSDST －－－ PFTGEN PFRUN R/W R R R/W －－－ R/W R/W

初期値 0 0 0 0 0 0 0 0 PWFCON1 は，PWMF を制御する特殊機能レジスタ（SFR）です。ビットの説明

• PFRUN （ビット 0） PFRUN は，PWMF0～2 のカウント停止／カウント開始を制御するビットです。

PFRUN 説明


• PFTGEN （ビット 1）

PFTGEN は，PWMF0～2 の外部入力によるカウント停止／カウント開始ならびに緊急停止を制御するビットで

す。外部入力によってカウント停止した場合に割込みを発生します。

PFTGEN 説明


• PFSDST （ビット 5）

PFSDST は，PWMF0～2 の緊急停止割込みが発生したことを示すビットです。 PFSDST に“1”を書き込むことにより PFSDST は“0”になります。

PFSDST 説明


• PFFLG （ビット 6）

PFFLG は，PWMF0 出力のフラグを読み出すビットです。

PFFLG 説明 0 PWMF0 出力フラグ=“0” （初期値） 1 PWMF0 出力フラグ=“1”

• PFSTAT （ビット 7）

PFSTAT は，PWMF0～2 のカウント中／カウント停止中を示すビットです。

PFSTAT 説明 0 カウント停止中（初期値） 1 カウント中


FJUL610Q111 10-39

【注意】外部トリガ入力によって PWMF のカウントが停止し，PFRUN ビットのカウント停止制御状態“0”を確認した場合は，

PFSTAT ビットが“0”を示し，カウント動作が完全に停止したことを確認した後に次の処理を行ってください。割込みの確認については，10.3.4「PWM の割込み」を参照してください）。


FJUL610Q111 10-40



7 6 5 4 3 2 1 0 PWFCON2 PFOST － PFTRM1 PFTRM0 － PFEXCL PFST1 PFST0 R/W R/W － R/W R/W － R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PWFCON2 は，PWMF0～2 を制御する特殊機能レジスタ（SFR）です。 PWFCON2は，PWMFが停止した状態（PWFCON1の PFSTAT，PFTGENおよび PFRUNが“0”の状態）で書き換えて

ください。

ビットの説明 • PFST1，PFST0 （ビット 1～0）

PFST1，PFST0 は，PWMF0～2 の外部入力によるカウンタ動作を選択するビットです。

PFST1 PFST0 説明


• PFEXCL （ビット 2）

PFEXCL は，外部入力ストップ時（PFST1 を“1”に設定）に PWMF0～2 のカウンタをクリアするか選択するビット

です。PFEXCL を“1”に設定すると，外部入力ストップ時にカウンタはクリアされます。 PFEXCL 説明


• PFTRM1，PFTRM0 （ビット 5～4）

PFTRM1，PFTRM0 は，PWMF0～2 のカウントスタートとストップモードを選択するビットです。外部入力スタート，外部入力ストップ選択時のみ有効です。

PFTRM1 PFTRM0 説明


【注意】

PWFCON3 レジスタで，外部入力にタイマ割込み（TM9INT／TMBINT／TMFINT）を選択する場合は，必ず，立

ち上がりエッジスタート，かつ，立ち上がりエッジストップ（PFTRM1 を“0”，PFTRM0 を“0”に設定）を選択してくだ




FJUL610Q111 10-41

• PFOST （ビット 7）

PFOST は，PWMF0～2 の連続モード／ワンショットモードを選択するビットです。

PFOST 説明 0 連続モード効（初期値） 1 ワンショットモード


FJUL610Q111 10-42



7 6 5 4 3 2 1 0 PWFCON3 －－ PFSDE1

PFSDE0 PFSTSS PFSTS2 PFSTS1 PFSTS0


PWFCON3 は，PWMF0～2 を制御する特殊機能レジスタ（SFR）です。 PWFCON3は，PWMFが停止した状態（PWFCON1の PFSTAT，PFTGENおよび PFRUNが“0”の状態）で書き換えて

ください。

ビットの説明 • PFSTSS，PFSTS2，PFSTS1，PFSTS0 （ビット 3～0）

PFSTSS，PFSTS2，PFSTS1，PFSTS0 は，PWMF0～2 の外部入力スタートおよび外部入力ストップ端子を選択

するビットです。

PFSTS2 PFSTS1 PFSTS0 説明

PFSTSS=“0”の時（初期値）

PFSTSS=“1”の時


外部入力信号としてタイマ割込み要求を設定する場合は，PWM スタート・ストップトリガのエッジ選択に制限が

発生します。詳細は PWFCON2 レジスタの説明を参照してください。タイマ割込み要求（TM9INT／TMBINT／TMFINT）は，割込み許可レジスタ 3，5（IE3，IE5）の割込み禁止／

許可の設定によらない，タイマ 9／タイマ B／タイマ F からの割込み要求信号です。

• PFSDE1，PFSDE0 （ビット 5～4）

PFSDE1，PFSDE0 は，PWMF0～2 の緊急停止端子を選択するビットです。

PFSDE1 PFSDE0 説明


【注意】


しません。


FJUL610Q111 10-43


アドレス：0F976H アクセス：R/W アクセスサイズ：8/16 ビット初期値：１0H

7 6 5 4 3 2 1 0 PWFCON4 － PF2EN PF1EN PF0EN － PF2POL PF1POL PF0POL R/W － R/W R/W R/W － R/W R/W R/W

初期値 0 0 0 1 0 0 0 0 PWFCON4 は，PWMF0～2 を制御する特殊機能レジスタ（SFR）です。 PWFCON4は，PWMFが停止している状態（PWFCON1の PFSTAT，PFTGEN および PFRUN が“0”の状態）で書き換


ビットの説明 • PF2POL，PF1POL，PF0POL （ビット 2～0）

PF2POL，PF1POL，PF0POL は，PWMF0～2 の出力極性を選択するビットです。

PFnPOL 説明 0 PWFCON0 の PFNEG で設定された極性を出力します。（初期値） 1 PWFCON0 の PFNEG で設定された極性を反転して出力します。

（ n=2～0 ） • PF2EN，PF1EN，PF0EN （ビット 6～4）

PF2EN，PF1EN，PF0EN は，PWMF0～2 の出力を許可するビットです。

PFnEN 説明

0 PWMFn は，出力しません。（初期値は，PWMF0 のみ出力） PWFCON0 の PFNEG および PWFCON4 の PFnPOL（n=2 ～0）で設定された値に固定

されます。 1 PWMFn は，PWM 出力を行います。

（ n=2～0 ）


FJUL610Q111 10-44



7 6 5 4 3 2 1 0 PWFCON5 － PF2FLG PF1FLG PF0FLG PFDISL1 PFDISL0 － PFUD R/W － R R R R/W R/W － R/W

初期値 0 0 0 0 0 0 0 0 PWFCON5 は，PWMF0～2 を制御する特殊機能レジスタ（SFR）です。

ビットの説明

• PFUD （ビット 0） PFUD は，動作中に周期レジスタとデューティレジスタを更新するためのビットです。動作中に周期レジスタとデ

ューティレジスタを更新する場合は，周期レジスタとデューティレジスタに値を設定した後，PFUD に“1”を書込

んでください。PFUD に“1”を書込むことにより，周期レジスタとデューティレジスタに設定した値が，周期バッフ

ァとデューティバッファに同時に転送されます。転送が完了すると，PFUD は自動でクリアされます。

PFUD 説明 0 動作中，周期レジスタとデューティレジスタを更新しません。（初期値） 1 動作中，周期レジスタとデューティレジスタを更新します。

【注意】 PFUD に“1”を書き込む（レジスタ値を更新する）場合は，必ず PFUD を読み出し，値が“0”になっていること（更

新が完了していること）を確認してから書き込んでください。 • PFDISL1，PFDISL0 （ビット 3～2）

PFDISL1，PFDISL0 は，PWFCON0 レジスタの PFIS1，PFIS0 によってデューティ一致割込みが選択された

時の割込みの要因となる PWM 出力を選択するビットです。

PFDISL1 PFDISL0 説明 0 0 PWMF0 のデューティ一致時に割込みを発生 0 1 PWMF1 のデューティ一致時に割込みを発生 1 0 PWMF2 のデューティ一致時に割込みを発生 1 1 設定禁止

PFDISL1，PFDISL0 の設定は，PWFCON0 レジスタの PFIS1，PFIS0=“01”，“1x”（x=don't care）に設定さ

れているときのみ有効になります。 • PF2FLG，PF1FLG，PF0FLG （ビット 6～4）

PF2FLG，PF1FLG，PF0FLG は，PWMF2～0 出力のフラグを読み出すビットです。

PFnFLG 説明 0 PWMFn 出力フラグ=”0” （初期値） 1 PWMFn 出力フラグ=”1”

PF0FLG は，PWFCON1 の PFFLG と同じです。（ n=2～0 ）


FJUL610Q111 10-45

10.3 動作説明

PWMn カウンタ（PWnCH，PWnCL）は，PWMn コントロールレジスタ 1（PWnCON1）の PnRUN ビットを“1”にすると，

PWMn コントロールレジスタ 0（PWnCON0）で選択されている PWMn クロック（PnCK）の 1 回目の立ち下がりエッジで動

作状態（PnSTAT が“1”）となり，2 回目の立ち下がりエッジでカウントアップを開始します。 PWnCH，PWnCL のカウント値と PWMn デューティバッファ（PWnDBUF）の値が一致すると，次の PnCK の立ち下がり

エッジで PWMn フラグ（PnFLG）が“0”になります。また，PWnCH，PWnCL のカウント値と PWMn 周期バッファ（PWnPBUF）の値が一致すると，次の PnCK の立ち下がり

エッジで PnFLG が“1”になり，PWnCH，PWnCL は“0000H”にリセットされカウントアップを継続します。また同時に，

PWMnデューティレジスタ（PWnDH，PWnDL）の値が PWMn デューティバッファ（PWnDBUF）に，PWMn 周期レジスタ

（PWnPH，PWnPL）の値が PWMn 周期バッファ（PWnPBUF）に転送されます。 PnRUN ビットを“0”にすると，PWnCH，PWnCL は，PWMn クロック（PnCK）の立ち下がり 1 カウント後にカウントアップを

停止します。PWnCH，PWnCL の停止は，PWMn コントロールレジスタ 1（PWnCON1）の PnSTAT ビットが“0”になること

で確認してください。再び PnRUNビットを“1”にすると，次の PnCK の立ち下がりエッジで PWnCH，PWnCLは停止して

いた値からカウントアップを再開します。 PWnCH，PWnCL を“0000H”に初期化する場合は，カウント停止中（PnRUN が“0”）に PWnCH，PWnCL のどちらか片

方に書き込み動作を行ってください。また，カウント停止中（PnRUN が“0”）に，PWMn デューティレジスタ（PWnDH，PWnDL）にデータを書き込むと PWMnデューティバッファ（PWnDBUF）に転送され，PWMn 周期レジスタ（PWnPH，PWnPL）にデータを書き込むと PWMn 周

期バッファ（PWnPBUF）に転送されます。 PWMn クロック，PWMn の割込み発生ポイント，および PWMn 出力の論理は，PWMn コントロールレジスタ 0（PWnCON0）により選択します。 PWMn 信号の周期（TPWP），およびデューティ前半の期間（TPWD）は以下の式で表わされます。

TPWP = PWnP + 1

PnCK（Hz）

TPWD = PWnD + 1

PnCK（Hz）

PWnP： PWMn 周期レジスタ（PWnPH，PWnPL）設定値（0001H～0FFFFH） PWnD： PWMn デューティレジスタ（PWnDH，PWnDL）設定値（0000H～0FFFFH） PnCK： PWMn コントロールレジスタ 0（PWnCON0）により選択されたクロック周波数

（n=C，D，E，F）


FJUL610Q111 10-46

PnRUN ビットを“1”にセットした後，PWMn クロック（PnCK）にて同期をとりカウントを開始しますので，最初の PWMn 割

込みまでには最大 1 クロックの誤差が生じます。2 回目以降の PWMn 割込み周期は一定です。図 10-2 に，PWMn の動作タイミングを示します。

図 10-2 PWM の動作タイミング

【注意】

PnRUN ビットに“0”を書き込んでも，次の PWMn クロックの立ち下がりエッジまで（PWMn 状態フラグ（PnSTAT）が“1”の状態）は，カウント動作を継続しますので，PWMn 割込み（PWnINT）が発生する可能性があります。 PWM 停止中に PnRUN ビットを“1”にセットしてから PnSTAT が“1”になるまでは外部トリガストップは無効となり

ます。また，PWM 動作中に PnRUN ビットを“0”にしてから PnSTAT が“0”になるまでは外部トリガスタートは無効

になります。

PWnCH/L XXXX 0000

8000 PWnDH/L

PWnINT

PnSTAT Write PWnCH Write PWnCL

PnCK

PnRUN

0001 0002 7FFF 8000 8001 A000 A000 0000 0001

7777 7777

A000 PWnPH/L BBBB

PWMn*（正論理）

TPWD

TPWP

PnFLG

PWMn*（負論理）

8002

BBBB

PWnDBUF

PWnPBUF

8000 8000 7777

7777

A000 A000 BBBB

BBBB

8000

A000

n=C,D,E,F


FJUL610Q111 10-47

10.3.1 外部入力による PWM のスタート，ストップ，クリア動作

PWM カウンタ（PWnCH，PWnCL）は，PWMn コントロールレジスタ 2（PWnCON2）の PnTRM1，PnTRM0，PnST1，PnST0ビットの設定により，PWMnコントロールレジスタ 3（PWnCON3）の PnSTSS，PnSTS2～PnSTS0ビットで選択された外

部入力でのスタート，ストップ，クリア制御が可能になります。外部入力は，PWM クロック（PnCK）でサンプリングされま

すので，入力パルスの幅をサンプリングクロックの 3 クロック以上にしてください。1 クロック以下のパルスはノイズとして除

去され，1~3 クロックのパルスは，除去される場合とされない場合があります。なお，外部入力として TM9INT，TMBINT，TMFINT を選択している場合はサンプリングされません。PWnCON1 の PnTGEN レジスタが“0”の時はサンプリング回

路は動作しません。図 10-3 に，外部入力のサンプリングのタイミングを示します。

図 10-3 外部入力のサンプリングのタイミング

10.3.2 緊急停止動作

PWMn コントロールレジスタ 3（PWnCON3）の PnSDE1，PnSDE0 ビットの設定により，選択された外部入力での緊急停

止機能が有効になります。選択された外部入力に立ち上がりエッジ入力があるとPWMカウンタは停止しPWMn割込みが発生します。また，PWMフラグ出力（PnFLG）はクリアされますので，PWMn 出力は初期状態となります。緊急停止フラグを解除するには，PWMn コントロールレジスタ 1（PWnCON1）の PnSDST に“1”を書き込んでください。

PWnCON1 の PnTGEN レジスタが“0”の時は緊急停止は動作しません。図 10-4 に，緊急停止時の動作タイミングを示します。

図 10-4 緊急停止時の動作タイミング

PWnCH/L

PnFLG

0000 0000 カウントアップカウント

アップ

緊急停止

PnRUN

PWnINT

PnSDST

緊急停止フラグ解除

カウント停止中 0000 カウントアップ

カウント停止

カウントアップ

外部入力

PnCK

外部入力端子


ノイズ除去後の波形 PWMn は外部入力を受付


FJUL610Q111 10-48

10.3.3 PWMF の動作

PWMF は，周期が同じでデューティの異なった 3 種類の波形を出力することが可能です。それぞれの波形の極性は，PFNEG と PFｎPOL の組み合わせにより個別に設定が可能です。

PFNEG PFnPOL PWFn 初期値 0 0 0 0 1 1 1 0 1 1 1 0

以下に PFNEG=“1”，PF2POL=“0”，PF1POL=“1”，PF0POL=“0”に設定したときの PWM 波形を示します。

PWFC

PWFD0BUF

PWFD1BUF

PWFD2BUF

PFRUN

PWF0

PWF1

PWF2

PFNEG

PWFPBUF

PF0POL

PF1POL

PF2POL

PF0FLG

PF1FLG

PF2FLG

図 10-5 PWMF 動作例


FJUL610Q111 10-49

PWMF は，デューティレジスタを 3 つ搭載しているので，これらの変更を同期させるために設定更新レジスタがあります。

PWMF を動作中にデューティを変更する場合は，所望の設定を行った後，PWFCON5 の PFUD ビットが“0”であること

を確認した上で“1”を書き込みます。

図 10-6 PWMF 動作中の更新タイミング

① 停止中は，設定されたタイミングで各バッファを更新します。 ② 動作中は，PFUD が”1”に設定された次の周期の始まりで各バッファを更新します。

① ②

PWFD2 PWFD１

PWFD0

PWFP

PFUD

PF2FLG

PF1FLG

PF0FLG

PWFC

PFRUN

PWFPBUF

PWFD2BUF

PWFD1BUF

PWFD0BUF


FJUL610Q111 10-50

10.3.4 PWM の割込み

PWM の割込みには，次の 4 つがあります。･周期一致割込み･デューティ一致割込み･外部入力によるカウント停止割込み･緊急停止割込み

これらの割込みを判別する方法を，連続モードとワンショットモードの場合それぞれについて図 10-７に示します。緊急

停止割込みは，モードに関係なく，PWnCON1 レジスタの PnSDST ビットが“1”であることを確認してください。

*1 : 設定した周期が短い場合やPWnCを読み出せない条件のPWMクロックを選択している場合など設

定によって割込みの判別ができないことがあります。

*2 : PWnCON2 レジスタの PnEXCL ビットを 0 に設定したときのみ判別が可能です。

図 10-７ PWM 割込みの判別

PnRUN ビットを読み出す

・連続モードの場合

(PnRUN=0)

(PnRUN=1) PWnC レジスタを読み出す *1 (PWnC ＞ PWnD)

(PWnC ≦ PWnD)

外部入力によるカウント停止割込

周期一致割込み

デューティ一致割込み

PnRUN ビットを読み出す

・ワンショットモードの場合

(PnRUN=0)

(PnRUN=1)

PWnC レジスタを読み出す (PWnC ≠ 0)

(PWnC ＝ 0)

外部入力によるカウント停止割込み *2

周期一致割込み

デューティ一致割込み


FJUL610Q111 10-51


PWM 波形を出力するには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につい

ては，第 15 章「ポート A」，第 16 章「ポート B」，第 17 章「ポート C」を参照してください。

10.4.1 PA0 端子に PWM 出力（PWMC）を出力する場合 PA0MD1 ビット（PAMOD1 レジスタのビット 0）を“0”に，PA0MD0 ビット（PAMOD0 レジスタのビット 0）を“1”にし，PWMを PA0 の 2 次機能として選択します。



設定値 ― ― ― ― ― * * 0



設定値 ― ― ― ― ― * * 1 PA0C1 ビット（PACON1 レジスタのビット 0）を“1”に，PA0C0 ビット（PACON0 レジスタのビット 0）を“1”に，PA0DIR ビッ

ト（PADIR レジスタのビット 0）を“0”にし，PWM に使用する PA0 端子の状態モードを CMOS 出力に選択します。



設定値 ― ― ― ― ― * * 1



設定値 ― ― ― ― ― * * 1


ビット 7 6 5 4 3 2 1 0 ビット名 ― ― ― ― ― PA2DIR PA1DIR PA0DIR

設定値 ― ― ― ― ― * * 0 PA0D ビット（PAD レジスタのビット 0）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0 ビット名 ― ― ― ― ― PA2D PA1D PA0D

設定値 ― ― ― ― ― * * **

* : PWM 機能に関連のないビット ** : Don’t care


FJUL610Q111 10-52

10.4.2 PB0 端子に PWM 出力（PWMC）を出力する場合

PB0MD1 ビット（PBMOD1 レジスタのビット 0）を“0”に，PB0MD0 ビット（PBMOD0 レジスタのビット 0）を“1”にし，PWMを PB0 の 2 次機能として選択します。



設定値 * * * * * * * 0



設定値 * * * * * * * 1 PB0C1 ビット（PBCON1 レジスタのビット 0）を“1”に，PB0C0 ビット（PBCON0 レジスタのビット 0）を“1”に，PB0DIR ビット

（PBDIR レジスタのビット 0）を“0”にし，PWM に使用する PB0 端子の状態モードを CMOS 出力に選択します。



設定値 * * * * * * * 1



設定値 * * * * * * * 1



設定値 * * * * * * * 0 PB0D ビット（PBD レジスタのビット 0）のデータは“0”でも“1”でも構いません。



設定値 * * * * * * * ** * : PWM 機能に関連のないビット ** : Don’t care


FJUL610Q111 10-53

10.4.3 PB7 端子に PWM 出力（PWMC）を出力する場合

PB7MD1 ビット（PBMOD1 レジスタのビット 7）を“1”に，PB7MD0 ビット（PBMOD0 レジスタのビット 7）を“1”にし，PWMを PB7 の 4 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * * PB7C1 ビット（PBCON1 レジスタのビット 7）を“1”に，PB7C0 ビット（PBCON0 レジスタのビット 7）を“1”に，PB7DIR ビット

（PBDIR レジスタのビット 7）を“0”にし，PWM に使用する PB7 端子の状態モードを CMOS 出力に選択します。


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 0 * * * * * * * PB7D ビット（PBD レジスタのビット 7）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 ** * * * * * * * * : PWM 機能に関連のないビット ** : Don’t care

第 11 章同期式シリアルポート

ML610Q111/ML610Q112 ユーザーズマニュアル第 11 章同期式シリアルポート

FJUL610Q111 11-1

11 同期式シリアルポート

11.1 概要

本LSIは，8 ビット／16 ビットの同期式シリアルポート（SSIO）を 1 チャネル内蔵しています。GPIO の 1 本をチップイネー

ブル端子として使用することで，SPI インタフェース付デバイスの制御にも使用可能です。同期式シリアルポートを使用する場合は，ポートBの 2次機能設定が必要です。ポートB の 2次機能設定については，

「第 16 章ポート B」を参照してください。

11.1.1 特長 • マスタ／スレーブ選択可能 • MSB／LSB ファースト選択可能 • データ長は，8 ビット長／16 ビット長選択可能 • SPI モード 0／3 で動作

11.1.2 構成

図 11-1 に同期式シリアルポートの構成を示します。

SIO0BUFL ：シリアルポート送受信バッファ L SIO0BUFH ：シリアルポート送受信バッファ H SIO0CON ：シリアルポートコントロールレジスタ SIO0MOD0 ：シリアルポートモードレジスタ 0 SIO0MOD1 ：シリアルポートモードレジスタ 1

図 11-1 同期式シリアルポートの構成

シフトレジスタ 8bits/16bits

データバス

送信レジスタ SIO0TRH,L

制御回路SIO0CON

SIO0MOD0 SIO0MOD1

PB5/SCK

受信レジスタ SIO0RCH,L

LSB／MSB 制御

SIO0BUFH, SIO0BUFL

LSCLK HSCLK

PB3/SIN

PB5/SCK

PB4/SOUT

SIO0INT


FJUL610Q111 11-2

11.1.3 端子一覧


PB3/SIN I 受信データ入力 PB3 端子の 2 次機能として使用します。

PB5/SCK I/O 同期クロック入出力 PB5 端子の 2 次機能として使用します。

PB4/SOUT O 送信データ出力 PB4 端子の 2 次機能として使用します。


FJUL610Q111 11-3




0F280H シリアルポート送受信バッファ L SIO0BUFL SIO0BUF

R/W 8/16 00H 0F281H シリアルポート送受信バッファ H SIO0BUFH R/W 8 00H 0F282H シリアルポートコントロールレジスタ SIO0CON － R/W 8 00H 0F284H シリアルポートモードレジスタ 0 SIO0MOD0

SIO0MOD R/W 8/16 00H

0F285H シリアルポートモードレジスタ 1 SIO0MOD1 R/W 8 00H


FJUL610Q111 11-4

11.2.2 シリアルポート送受信バッファ（SIO0BUFL，SIO0BUFH）

アドレス： 0F280H アクセス：R/W アクセスサイズ：8 ビット/16 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0BUFL S0B7 S0B6 S0B5 S0B4 S0B3 S0B2 S0B1 S0B0

R/W R/W R/W R/W R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

アドレス： 0F281H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SIO0BUFH S0B15 S0B14 S0B13 S0B12 S0B11 S0B10 S0B9 S0B8


SIO0BUFL，SIO0BUFH は，同期式シリアルポートの送信データの書き込み，受信データの読み出す特殊機能レジス

タ（SFR）です。 SIO0BUFL，SIO0BUFH にデータを書き込むと，送信用レジスタ（SIO0TRL，SIO0TRH）にそのデータが書き込まれま

す。SIO0BUFL，SIO0BUFH を読み出すと受信用レジスタ（SIO0RCL，SIO0RCH）の内容が読み出されます。


FJUL610Q111 11-5

11.2.3 シリアルポートコントロールレジスタ（SIO0CON）


7 6 5 4 3 2 1 0 SIO0CON －－－－－－－ S0EN R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 SIO0CON は，同期式シリアルポートを制御する特殊機能レジスタ（SFR）です。ビットの説明

• S0EN （ビット 0） S0EN は，同期式シリアル通信の開始を指定するビットです。S0EN に“1”を書き込むことにより，8 ビット／16 ビ

ットデータ通信が開始します。通信が終了すると，S0EN ビットは自動的に“0”になります。 S0EN は，システムリセット時に“0”になります。

S0EN 説明 0 通信停止（初期値） 1 通信開始


FJUL610Q111 11-6

11.2.4 シリアルポートモードレジスタ 0（SIO0MOD0）


7 6 5 4 3 2 1 0 SIO0MOD0 －－－－ S0LG S0MD1 S0MD0 S0DIR R/W －－－－ R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 SIO0MOD0 は，同期式シリアルポートのモードを設定する特殊機能レジスタ（SFR）です。

ビットの説明 • S0DIR （ビット 0）

S0DIR は，LSB ファースト／MSB ファーストを選択するビットです

S0DIR 説明 0 LSB ファースト（初期値） 1 MSB ファースト

• S0MD1，S0MD0 （ビット 2～1）

S0MD1，S0MD0 は，同期式シリアルポートの送受信モードを選択するビットです。受信モード，送信モード，送

受信モードが選択できます。

S0MD1 S0MD0 説明 0 0 送受信停止（初期値） 0 1 受信モード 1 0 送信モード 1 1 送受信モード

• S0LG （ビット 3）

S0LG は，送受信のバッファのビット長を指定するビットです。8 ビット長または 16 ビット長が選択できます。 S0LG は，システムリセット時に“0”になります。

S0LG 説明

0 8 ビット長（初期値） 1 16 ビット長

【注意】

・SIO0MOD0 レジスタは送受信中に変更しないでください。・同期式シリアルポートを使用する場合は，ポート Bの 2次機能設定が必要です。ポート Bの 2 次機能設定につい

ては，「第 16 章ポート B」を参照してください。


FJUL610Q111 11-7

11.2.5 シリアルポートモードレジスタ 1（SIO0MOD1）


7 6 5 4 3 2 1 0 SIO0MOD1 －－－ S0CKT S0CK3 S0CK2 S0CK1 S0CK0 R/W －－－ R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 SIO0MOD1 は，同期式シリアルポートのモードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• S0CK3～S0CK0 （ビット 3～0） S0CK3～S0CK0 は，同期式シリアルポートの転送クロックを選択するビットです。内部クロックを選択するとマス

タモードになり，外部クロックを選択するとスレーブモードになります。

S0CK3 S0CK2 S0CK1 S0CK0 説明 0 0 0 0 1/1 LSCLK（初期値） 0 0 0 1 1/2 LSCLK 0 0 1 0 1/4 HSCLK 0 0 1 1 1/8 HSCLK 0 1 0 0 1/16 HSCLK 0 1 0 1 1/32 HSCLK 0 1 1 0 外部クロック 0（PB5/SCK） 0 1 1 1 禁止 1 0 * * 禁止 1 1 0 0 1/1 HSCLK 1 1 0 1 1/2 HSCLK 1 1 1 * 禁止

【注意】・スレーブモード時，SCK の最大入力周波数は 2MHz になります。･マスタモード時，SCKの最大出力周波数は 4.2MHzになります。1/1HSCLK選択（S0CK3~0=“1100b”）時は，

HSCLK を 4.2MHz 以下にしてください。例） - PLL 使用（OSCM0=“0”）時，1/1OSCLK（SYSC1~0=“00b”）以外を設定する。

- CLKIN 使用（OSCM0=“1”）時，1/1OSCLK（SYSC1~0=“00b”）に設定し，CLKIN に 4MHz を入力する。 • S0CKT （ビット 4）

S0CKTは，転送クロック出力の位相を選択するビットです。S0CKTを“0”に設定するとSPI モード3 となり，“1”

に設定すると SPI モード 0 になります。スレーブモードのときは S0CKT の設定は無効です。

S0CKT 説明 0 クロックタイプ 0（SPI モード 3）：デフォルト“H”レベルで出力されます（初期値）。 1 クロックタイプ 1（SPI モード 0）：デフォルト“L”レベルで出力されます。

【注意】

・SIO0MOD1 レジスタは送受信中に変更しないでください。


FJUL610Q111 11-8

11.3 動作説明

11.3.1 送信動作シリアルポートモードレジスタ 0（SIO0MOD0）の S0MD1 ビットに“1”，S0MD0 ビットに“0”を書き込むと送信モードに設

定されます。シリアルポート送受信バッファ（SIO0BUFL，H）に送信データを書き込み，シリアルポートコントロールレジスタ

（SIO0CON）のS0ENビットを“1”にすると送信が開始されます。8ビット／16ビットデータの送信が終了すると，同期式シ

リアルポート 0 割込み（SIO0INT）が発生し，S0EN ビットが“0”になります。送信データは，GPIO の 2 次機能（PB4/SOUT）から出力されます。シリアルポートモードレジスタ 1（SIO0MOD1）で，内部クロックを選択するとマスタモードに，外部クロック（PB5/SCK）を

選択するとスレーブモードとなります。また，シリアルポートモードレジスタ 0（SIO0MOD0）により，MSB ファースト／LSB ファーストが選択可能です。なお，送信データの出力端子（PB4/SOUT），および転送クロックの入出力端子（PB5/SCK）は，2 次機能に設定する必

要があります。図 11-2 にクロックタイプ 0（SPI モード 3），図 11-3 にクロックタイプ１（SPI モード 0）の同期式シリアルポートの送信動作

波形（8 ビット長 LSB ファースト時）を示します。

図 11-2 クロックタイプ 0（SPI モード 3）の同期式シリアルポートの送信動作波形（8 ビット長 LSB ファースト時）

図 11-3 クロックタイプ 1（SPI モード 0）の同期式シリアルポートの送信動作波形（8 ビット長 LSB ファースト時）

S0EN

0 1 2 3 4 5 7 6

送信データ

SCK

SIO0TRL

SOUT

SIO0INT

S0EN

0 1 2 3 4 5 7 6

送信データ

SCK

SIO0TRL

SOUT

SIO0INT


FJUL610Q111 11-9

11.3.2 受信動作

シリアルポートモードレジスタ 0（SIO0MOD0）の S0MD1 ビットに“0”，S0MD0 ビットに“1”を書き込むと受信モードに設

定されます。シリアルポートコントロールレジスタ（SIO0CON）の S0EN ビットを“1”にすると受信が開始されます。8 ビット／16 ビットデ

ータの受信が終了すると，同期式シリアルポート 0 割込み（SIO0INT）が発生し，S0EN ビットは“0”になります。受信データは，GPIO の 2 次機能端子（PB3/SIN）から入力されます。シリアルポートモードレジスタ 1（SIO0MOD1）で，内部クロックを選択するとマスタモードに，外部クロック（PB5/SCK）を

選択するとスレーブモードとなります。また，シリアルポートモードレジスタ 0（SIO0MOD0）により，MSB ファースト／LSB ファーストが選択可能です。なお，受信データの入力端子（PB3/SIN），および転送クロックの入出力端子（PB5/SCK）は，2 次機能に設定する必要

があります。図 11-4 にクロックタイプ 0（SPI モード 3），図 11-5 にクロックタイプ 1（SPI モード 0）の同期式シリアルポートの受信動作

波形（8 ビット長 MSB ファースト時）を示します。

図 11-4 クロックタイプ 0（SPI モード 3）の同期式シリアルポートの受信動作波形（8 ビット長 MSB ファースト時）

図 11-5 クロックタイプ 1（SPI モード 0）の同期式シリアルポートの受信動作波形（8 ビット長 MSB ファースト時）

【注意】受信モード時に SOUT 端子を 2 次機能出力に設定した場合，SOUT 端子からは“H”レベルが出力されます。

0

S0EN

7 6 5 4 3 2 0 1

受信データ

SCK

SIN

シフトレジスタ

SIO0INT

7 6 5 4 3 2 1

SIO0RCL

0

S0EN

7 6 5 4 3 2 0 1

受信データ

SCK

SIN


SIO0INT

7 6 5 4 3 2 1

SIO0RCL


FJUL610Q111 11-10

11.3.3 送受信動作

シリアルポートモードレジスタ 0（SIO0MOD0）の S0MD1 ビットに“1”，S0MD0 ビットに“1”を書き込むと送受信モードに

設定されます。シリアルポートコントロールレジスタ（SIO0CON）の S0EN ビットを“1”にすると送受信が開始されます。8 ビット／16 ビット

データの送受信が終了すると，同期式シリアルポート 0 割込み（SIO0INT）が発生し，S0EN ビットは“0”になります。受信データは GPIO の 2 次機能端子（PB3/SIN）端子から入力され，送信データは GPIO の 2 次機能（PB4/SOUT）から

出力されます。シリアルポートモードレジスタ 1（SIO0MOD1）で，内部クロックを選択するとマスタモードに，外部クロック（PB5/SCK）を

選択するとスレーブモードとなります。また，シリアルポートモードレジスタ 0（SIO0MOD0）により，MSB ファースト／LSB ファーストが選択可能です。なお，受信データの入力端子（PB3/SIN），送信データの出力端子（PB4/SOUT），および転送クロックの入出力端子

（PB5/SCK）は，2 次機能に設定する必要があります。図 11-6 に同期式シリアルポートの送受信動作波形（16 ビット長 LSB ファースト時クロックタイプ 0（SPI モード 3））を示

します。

図 11-6 同期式シリアルポートの送受信動作波形

（16 ビット長 LSB ファースト時クロックタイプ 0（SPI モード 3））

15

S0EN

0 1 2 3 12 13 15 14

受信データ

SCK

SIN


SIO0INT

0 1 2 3 13 14

SIO0RCH,L

15 SOUT 0 1 2 3 12 13 14

送信データ SIO0TRH,L

12


FJUL610Q111 11-11


SSIO 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につ

いては，第 16 章「ポート B」を参照してください。

11.4.1 SSIO 機能をマスタモードで動作させる場合

PB5MD1，PB4MD1，PB3MD1 ビット（PBMOD1 レジスタのビット 5，4，3）を“0”に，PB5MD0，PB4MD0，PB3MD0 ビッ

ト（PBMOD0 レジスタのビット 5，4，3）を“1”にし，SSIO を PB5，PB4，PB3 の 2 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 0 0 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 1 1 * * * PB5C1，PB4C1 ビット（PBCON1 レジスタのビット 5，4）を“1”に，PB5C0，PB4C0 ビット（PBCON0 レジスタのビット 5，4）を“1”に，PB5DIR，PB4DIR ビット（PBDIR レジスタのビット 5，4）を“0”にし，PB5，PB4 端子の状態モードを CMOS 出

力に選択します。PB3DIR ビット（PBDIR レジスタのビット 3）を“1”にし，PB3 端子を入力端子として選択します。 PB3C1ビット，PB3C0ビットへの設定値（$）は任意です。PB3端子が接続される外部回路の状態によって任意の状態モ

ードを選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 1 $ * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 1 $ * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 0 1 * * * PB5D，PB4D，PB3D ビット（PBD レジスタのビット 5，4，3）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * ** ** ** * * *

* : SSIO 機能に関連のないビット ** : Don’t care $: 任意


FJUL610Q111 11-12

11.4.2 SSIO 機能をスレーブモードで動作させる場合

PB5MD1，PB4MD1，PB3MD1 ビット（PBMOD1 レジスタのビット 5，4，3）を“0”に，PB5MD0，PB4MD0，PB3MD0 ビッ

ト（PBMOD0 レジスタのビット 5，4，3）を“1”にし，SSIO を PB5，PB4，PB3 の 2 次機能として選択します。マスタモード

で動作させる場合と同じ設定です。


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 0 0 * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 1 1 * * * PB4C1 ビット（PBCON1 レジスタのビット 4）を“1”に，PB4C0 ビット（PBCON0 レジスタのビット 4）を“1”に，PB4DIR ビット

（PBDIR レジスタのビット 4）を“0”にし，PB4 端子の状態モードを CMOS 出力に選択します。 PB5DIR，PB3DIR ビット（PBDIR レジスタのビット 5，3）を“1”にし，PB5，PB3 端子を入力端子として選択します。 PB5C1ビット，PB3C1ビット，PB5C0ビット，PB3C0ビットへの設定値（$）は任意です。PB5，PB3端子が接続される外部

回路の状態によって任意の入力モードを選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * * $ 1 $ * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * $ 1 $ * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 0 1 * * * PB5D，PB4D，PB3D ビット（PBD レジスタのビット 5，4，3）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * ** ** ** * * *

* : SSIO 機能に関連のないビット ** : Don’t care $: 任意

第 12 章 UART

ML610Q111/ML610Q112 ユーザーズマニュアル第 12 章 UART

FJUL610Q111 12-1

12 UART

12.1 概要

本 LSI は，半二重通信の調歩同期式シリアル･インタフェース UART（Universal Asynchronous Receiver Transmitter）を内蔵しています（2 チャネル使用することで全二重通信も可能です）。 UART を使用する場合は，ポート B の 3 次機能／4 次機能設定が必要です。ポート B の 3 次機能／4 次機能設定に

ついては，「第 16 章ポート B」を参照してください。

12.1.1 特長 • 5 ビット／6 ビット／7 ビット／8 ビットのデータ長を選択可能。 • 奇数パリティ，偶数パリティ，パリティ無しを選択可能。 • 1 ストップビット，2 ストップビットを選択可能。 • パリティエラーフラグ，オーバランエラーフラグ，フレーミングエラーフラグ，送信バッファ状態フラグを搭載。 • 正論理，負論理の通信論理を選択可能。 • LSB ファースト，MSB ファーストの通信方向を選択可能。 • 通信速度は，2400bps～115200bps が設定可能。 • ボーレートジェネレータ内蔵。

12.1.2 構成

図 12-1 に UART の構成を示します。

UAnBUF ：UARTn 送受信バッファ UAnBRTH,L ：UARTn ボーレートレジスタ H,L UAnCON ：UARTn コントロールレジスタ UAnMOD0,1 ：UARTn モードレジスタ 0,1 UAnSTAT ：UARTn ステータスレジスタ

図 12-1 UART の構成

UAnBUF

Shift Register

UAnINT Baud Rate Generator

UAnCON UAnMOD0,1 UAnSTAT

UART Controller

PB1/TXD0/TXD1 PB3/TXD1 PB4/TXD0/TXD1

HSCLK

データバス

UAnBRTH,L

n=0, 1

LSCLK

PB5/RXD0 PB7/RXD1

PB0/RXD0 PB2/RXD1


FJUL610Q111 12-2

12.1.3 端子一覧


PB0/RXD0 I UART0 データ入力端子 PB0 端子の 1 次機能として使用します。


PB1/TXD0/TXD1 O UART0/UART1 データ出力端子 PB1 端子の 3 次機能，4 次機能として使用します。

PB4/TXD0/TXD1 O UART0/UART1 データ出力端子 PB4 端子の 3 次機能，4 次機能として使用します。



PB3/TXD1 O UART1 データ出力端子 PB3 端子の 3 次機能として使用します。




0F290H UART0 送受信バッファ UA0BUF － R/W 8 00H 0F291H UART0 コントロールレジスタ UA0CON － R/W 8 00H 0F292H UART0 モードレジスタ 0 UA0MOD0

UA0MOD R/W 8/16 00H

0F293H UART0 モードレジスタ 1 UA0MOD1 R/W 8 00H 0F294H UART0 ボーレートレジスタ L UA0BRTL

UA0BRT R/W 8/16 0FFH

0F295H UART0 ボーレートレジスタ H UA0BRTH R/W 8 0FH 0F296H UART0 ステータスレジスタ UA0STAT － R/W 8 00H 0F298H UART1 送受信バッファ UA1BUF － R/W 8 00H 0F299H UART1 コントロールレジスタ UA1CON － R/W 8 00H 0F29AH UART1 モードレジスタ 0 UA1MOD0

UA1MOD R/W 8/16 00H

0F29BH UART1 モードレジスタ 1 UA1MOD1 R/W 8 00H 0F29CH UART1 ボーレートレジスタ L UA1BRTL

UA1BRT R/W 8/16 0FFH

0F29DH UART1 ボーレートレジスタ H UA1BRTH R/W 8 0FH 0F29EH UART1 ステータスレジスタ UA1STAT － R/W 8 00H


FJUL610Q111 12-3

12.2.2 UART0 送受信バッファ（UA0BUF）


7 6 5 4 3 2 1 0 UA0BUF U0B7 U0B6 U0B5 U0B4 U0B3 U0B2 U0B1 U0B0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA0BUF は，UART の送受信データを格納する特殊機能レジスタ（SFR）です。送信モード時は，送信するデータを UA0BUF に書き込みます。連続して送信する場合は，UART0 ステータスレジスタ

（UA0STAT）の U0FULフラグが“0”になるのを確認してから次の送信データを UA0BUF に書き込みます。UA0BUF に

書き込んだ値を読み出すことも可能です。受信モード時は，受信終了時に受信したデータが UA0BUF に格納されますので，受信終了時の UART0 割込みを利

用して UA0BUF 読み出します。連続して受信する場合は受信終了毎に UA0BUF は更新されます。受信モード時の

UA0BUF への書き込みは無効となりますまた，5～7ビット長のデータ長を選択した場合に不要となるビットは，送信モードでは無効に，受信モードでは“0”になり

ます。

【注意】送信モード時は，UA0BUF に送信データを設定する前に，必ず送信モード（UA0MOD0, UA0MOD1）を設定して

ください。

12.2.3 UART1 送受信バッファ（UA1BUF）


7 6 5 4 3 2 1 0 UA1BUF U1B7 U1B6 U1B5 U1B4 U1B3 U1B2 U1B1 U1B0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1BUF は，UART の送受信データを格納する特殊機能レジスタ（SFR）です。送信モード時は，送信するデータを UA1BUF に書き込みます。連続して送信する場合は，UART1 ステータスレジスタ

（UA1STAT）の U1FULフラグが“0”になるのを確認してから次の送信データを UA1BUF に書みます。UA1BUF に書き

込んだ値を読み出すことも可能です。受信モード時は，受信終了時に受信したデータが UA1BUF に格納されますので，受信終了時の UART1 割込みを利

用して UA1BUF 読み出します。連続して受信する場合は受信終了毎に UA1BUF は更新されます。受信モード時の

UA1BUF への書き込みは無効となりますまた，5～7ビット長のデータ長を選択した場合に不要となるビットは，送信モードでは無効に，受信モードでは“0”になり

ます。

【注意】送信モード時は，UA1BUF に送信データを設定する前に，必ず送信モード（UA1MOD0, UA1MOD1）を設定して

ください。


FJUL610Q111 12-4

12.2.4 UART0 コントロールレジスタ（UA0CON）


7 6 5 4 3 2 1 0 UA0CON ― ― ― ― ― ― ― U0EN R/W ― ― ― ― ― ― ― R/W

初期値 0 0 0 0 0 0 0 0 UA0CON は，UART の通信開始／停止を制御する特殊機能レジスタ（SFR）です。ビットの説明

• U0EN （ビット 0） U0ENは，UART通信動作の開始を指定するビットです。U0ENを“1”にするとUART 通信が開始されます。送

信モード時は送信終了により自動的に“0”になります。受信モード時は受信動作を継続します。受信を終了す

る場合はソフトウェアで“0”にしてください。

U0EN 説明 0 通信停止（初期値） 1 通信開始

12.2.5 UART1 コントロールレジスタ（UA1CON）アドレス：0F299H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA1CON ― ― ― ― ― ― ― U1EN R/W ― ― ― ― ― ― ― R/W

初期値 0 0 0 0 0 0 0 0 UA1CON は，UART の通信開始／停止を制御する特殊機能レジスタ（SFR）です。ビットの説明

• U1EN （ビット 0） U1ENは，UART通信動作の開始を指定するビットです。U1ENを“1”にするとUART 通信が開始されます。送

信モード時は送信終了により自動的に“0”になります。受信モード時は受信動作を継続します。受信を終了す

る場合はソフトウェアで“0”にしてください。

U1EN 説明 0 通信停止（初期値） 1 通信開始


FJUL610Q111 12-5

12.2.6 UART0 モードレジスタ 0（UA0MOD0）


7 6 5 4 3 2 1 0 UA0MOD0 ― ― U0RSS U0RSEL ― U0CK1 U0CK0 U0IO R/W ― ― R/W R/W ― R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA0MOD0 は，UART の転送モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• U0IO （ビット 0） U0IO は，送信モード，受信モードを選択するビットです。

U0IO 説明

0 送信モード（初期値） 1 受信モード

• U0CK1, U0CK0 （ビット 2, 1）

U0CK1, U0CK0 は，UART0 のボーレートジェネレータに入力するクロックを選択するビットです。

U0CK1 U0CK0 説明 0 0 LSCLK（初期値） 0 1 使用禁止 1 ＊ HSCLK

• U0RSEL （ビット 4）

U0RSEL は，UART0 の受信データ入力を選択するビットです。

U0RSEL 説明 0 PB0 端子を選択（初期値） 1 PB5 端子を選択

• U0RSS （ビット 5）

U0RSS は，UART0 の受信データ入力サンプリングタイミングを選択するビットです。

U0RSS 説明 0 UA0BRTH，UA0BRTL レジスタに設定した値 / 2（初期値） 1 UA0BRTH，UA0BRTL レジスタに設定した値 / 2-1

【注意】

UA0MOD0 は，必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL610Q111 12-6

12.2.7 UART1 モードレジスタ 0（UA1MOD0）


7 6 5 4 3 2 1 0 UA1MOD0 ― ― U1RSS U1RSEL ― U1CK1 U1CK0 U1IO R/W ― ― R/W R/W ― R/W R/W R/W


• U1IO （ビット 0） U1IO は，送信モード，受信モードを選択するビットです。

U1IO 説明

0 送信モード（初期値） 1 受信モード

• U1CK1, U1CK0 （ビット 2, 1）

U1CK1, U1CK0 は，UART1 のボーレートジェネレータに入力するクロックを選択するビットです。

U1CK1 U1CK0 説明 0 0 LSCLK（初期値） 0 1 使用禁止 1 ＊ HSCLK

• U1RSEL （ビット 4）

U1RSEL は，UART1 の受信データ入力を選択するビットです。

U1RSEL 説明 0 PB2 端子を選択（初期値） 1 PB7 端子を選択

• U1RSS （ビット 5）

U1RSS は，UART1 の受信データ入力サンプリングタイミングを選択するビットです。

U1RSS 説明 0 UA1BRTH，UA1BRTL レジスタに設定した値 / 2（初期値） 1 UA1BRTH，UA1BRTL レジスタに設定した値 / 2-1

【注意】

UA1MOD0 は，必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL610Q111 12-7

12.2.8 UART0 モードレジスタ 1（UA0MOD1）アドレス：0F293H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA0MOD1 ― U0DIR U0NEG U0STP U0PT1 U0PT0 U0LG1 U0LG0 R/W ― R/W R/W R/W R/W R/W R/W R/W


• U0LG1, U0LG0 （ビット 1～0） U0LG1, U0LG0 は，UART の通信データ長を指定するビットです。

U0LG1 U0LG0 説明

0 0 8 ビット長（初期値） 0 1 7 ビット長 1 0 6 ビット長 1 1 5 ビット長

• U0PT1, U0PT0 （ビット 3～2）

U0PT1, U0PT0 は，UART のパリティビットの偶数，奇数，パリティ無しを選択するビットです。

U0PT1 U0PT0 説明 0 0 偶数パリティ（初期値） 0 1 奇数パリティ 1 * パリティビット無し

• U0STP （ビット 4）

U0STP は，UART のストップビットの長さを選択するビットです。

U0STP 説明 0 1 ストップビット（初期値） 1 2 ストップビット

• U0NEG （ビット 5）

U0NEG は，UART の正論理，負論理を選択するビットです。

U0NEG 説明 0 正論理（初期値） 1 負論理

• U0DIR （ビット 6）

U0DIR は，UART の LSB ファースト，MSB ファーストを選択するビットです。

U0DIR 説明 0 LSB ファースト（初期値） 1 MSB ファースト

【注意】 UA0MOD1 は，必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL610Q111 12-8

12.2.9 UART1 モードレジスタ 1（UA1MOD1）アドレス：0F29BH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA1MOD1 ― U1DIR U1NEG U1STP U1PT1 U1PT0 U1LG1 U1LG0 R/W ― R/W R/W R/W R/W R/W R/W R/W


• U1LG1, U1LG0 （ビット 1～0） U1LG1, U1LG0 は，UART の通信データ長を指定するビットです。

U1LG1 U1LG0 説明

0 0 8 ビット長（初期値） 0 1 7 ビット長 1 0 6 ビット長 1 1 5 ビット長

• U1PT1, U1PT0 （ビット 3～2）

U1PT1, U1PT0 は，UART のパリティビットの偶数，奇数，パリティ無しを選択するビットです。

U1PT1 U1PT0 説明 0 0 偶数パリティ（初期値） 0 1 奇数パリティ 1 * パリティビット無し

• U1STP （ビット 4）

U1STP は，UART のストップビットの長さを選択するビットです。

U1STP 説明 0 1 ストップビット（初期値） 1 2 ストップビット

• U1NEG （ビット 5）

U1NEG は，UART の正論理，負論理を選択するビットです。

U1NEG 説明 0 正論理（初期値） 1 負論理

• U1DIR （ビット 6）

U1DIR は，UART の LSB ファースト，MSB ファーストを選択するビットです。

U1DIR 説明 0 LSB ファースト（初期値） 1 MSB ファースト

【注意】 UA1MOD1 は，必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL610Q111 12-9

12.2.10 UART0 ボーレートレジスタ L, H（UA0BRTL, UA0BRTH）アドレス：0F294H アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 UA0BRTL U0BR7 U0BR6 U0BR5 U0BR4 U0BR3 U0BR2 U0BR1 U0BR0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1

アドレス：0F295H アクセス：R/W アクセスサイズ：8 ビット初期値：0FH

7 6 5 4 3 2 1 0 UA0BRTH ― ― ― ― U0BR11 U0BR10 U0BR9 U0BR8 R/W ― ― ― ― R/W R/W R/W R/W

初期値 0 0 0 0 1 1 1 1 UA0BRTL, UA0BRTH は，ボーレートクロックを生成するボーレートジェネレータのカウント値を設定する特殊機能レジ

スタ（SFR）です。ボーレートジェネレータのカウント値とボーレートとの関係については，「12.3.2 ボーレート」を参照してください。【注意】

UA0BRTL, UA0BRTH は，必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL610Q111 12-10

12.2.11 UART1 ボーレートレジスタ L, H（UA1BRTL, UA1BRTH）アドレス：0F29CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：0FFH

7 6 5 4 3 2 1 0 UA1BRTL U1BR7 U1BR6 U1BR5 U1BR4 U1BR3 U1BR2 U1BR1 U1BR0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 1 1 1 1 1 1 1 1

アドレス：0F29DH アクセス：R/W アクセスサイズ：8 ビット初期値：0FH

7 6 5 4 3 2 1 0 UA1BRTH ― ― ― ― U1BR11 U1BR10 U1BR9 U1BR8 R/W ― ― ― ― R/W R/W R/W R/W

初期値 0 0 0 0 1 1 1 1 UA1BRTL, UA1BRTH は，ボーレートクロックを生成するボーレートジェネレータのカウント値を設定する特殊機能レジ

スタ（SFR）です。ボーレートジェネレータのカウント値とボーレートとの関係については，「12.3.2 ボーレート」を参照してください。【注意】

UA1BRTL, UA1BRTH は，必ず通信停止中に設定し，通信中には書き換えないでください。


FJUL610Q111 12-11

12.2.12 UART0 ステータスレジスタ（UA0STAT）アドレス：0F296H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA0STAT ― ― ― ― U0FUL U0PER U0OER U0FER R/W ― ― ― ― R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA0STAT は UART の送受信動作における状態を示す特殊機能レジスタ（SFR）です。 UA0STAT に任意のデータを書き込むと，全フラグは“0”に初期化されます。ビットの説明

• U0FER （ビット 0） U0FER は UART のフレーミングエラーを示すビットです。スタートビットもしくはストップビットでエラーが発生した場合

“1”になります。U0FER は受信終了毎に更新されます。 U0FER は送信モード時に“0”に固定されます。

U0FER 説明

0 フレーミングエラー無し（初期値） 1 フレーミングエラー有り

• U0OER （ビット 1）

U0OER は UART のオーバランエラーを示すビットです。送受信バッファ（UA0BUF）の受信データを読み出す前に

再度受信すると“1”になります。U0EN ビットにより受信を停止し再開した場合でも，前回の受信データが読み出され

ていなければ“1”になりますので，受信が完了した際はそのデータが不要の場合でも必ず送受信バッファを読み出

してください。 U0OER は送信モード時に“0”に固定されます。

U0OER 説明

0 オーバランエラー無し（初期値） 1 オーバランエラー有り

• U0PER （ビット 2）

U0PERはUARTのパリティエラーを示すビットです。受信したデータのパリティとデータに付加されてきたパリティビッ

トを比較し一致していない場合に“1”になります。U0PER は受信終了毎に更新されます。 U0PER は送信モード時に“0”に固定されます。

U0PER 説明

0 パリティエラー無し（初期値） 1 パリティエラー有り

• U0FUL （ビット 3）

U0FUL は UART の送受信バッファの状態を示すビットです。送信モード時に送信データを UA0BUF に書き込むと

“1”になり，その送信データがシフトレジスタに転送されると“0”になります。連続して送信する場合は，U0FUL フラグ

が“0”になるのを確認してから次の送信データを UA0BUF に書き込んでください。 U0FUL は受信モード時に“0”に固定されます。

U0FUL 説明

0 送受信バッファにデータなし（初期値） 1 送受信バッファにデータあり


FJUL610Q111 12-12

12.2.13 UART1 ステータスレジスタ（UA1STAT）アドレス：0F29EH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 UA1STAT ― ― ― ― U1FUL U1PER U1OER U1FER R/W ― ― ― ― R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 UA1STAT は UART の送受信動作における状態を示す特殊機能レジスタ（SFR）です。 UA1STAT に任意のデータを書き込むと，全フラグは”0”に初期化されます。ビットの説明

• U1FER （ビット 0） U1FER は UART のフレーミングエラーを示すビットです。スタートビットもしくはストップビットでエラーが発生した場合

“1”になります。U1FER は受信終了毎に更新されます。 U1FER は送信モード時に“0”に固定されます。

U1FER 説明

0 フレーミングエラー無し（初期値） 1 フレーミングエラー有り

• U1OER （ビット 1）

U1OER は UART のオーバランエラーを示すビットです。送受信バッファ（UA1BUF）の受信データを読み出す前に

再度受信すると“1”になります。U1EN ビットにより受信を停止し再開した場合でも，前回の受信データが読み出され

ていなければ“1”になりますので，受信が完了した際はそのデータが不要の場合でも必ず送受信バッファを読み出

してください。 U1OER は送信モード時に“0”に固定されます。

U1OER 説明

0 オーバランエラー無し（初期値） 1 オーバランエラー有り

• U1PER （ビット 2）

U1PERはUARTのパリティエラーを示すビットです。受信したデータのパリティとデータに付加されてきたパリティビッ

トを比較し一致していない場合に“1”になります。U1PER は受信終了毎に更新されます。 U1PER は送信モード時に“0”に固定されます。

U1PER 説明

0 パリティエラー無し（初期値） 1 パリティエラー有り

• U1FUL （ビット 3）

U1FUL は UART の送受信バッファの状態を示すビットです。送信モード時に送信データを UA1BUF に書き込むと

“1”になり，その送信データがシフトレジスタに転送されると“0”になります。連続して送信する場合は，U1FUL フラグ

が“0”になるのを確認してから次の送信データを UA1BUF に書き込んでください。 U1FUL は受信モード時に“0”に固定されます。

U1FUL 説明

0 送受信バッファにデータなし（初期値） 1 送受信バッファにデータあり


FJUL610Q111 12-13

12.3 動作説明

12.3.1 転送データフォーマットスタートビット，データビット，パリティビット，ストップビットまでを 1 フレームとしたフォーマットとなります。このフォーマット

において，データビットは 5～8 ビットが選択可能，パリティビットは，パリティビットの有無，偶数／奇数パリティの選択が

可能，ストップビットは 1 ストップビット，2 ストップビット，転送方向は LSB ファースト，MSB ファーストが選択可能，また，

シリアル入出力の論理は，正論理，負論理が選択可能です。これらは，全て UARTn モードレジスタ１（UAnMOD1）で設定します。図 12-2 に正論理入出力のフォーマットを，図 12-3 に負論理入出力のフォーマットを示します。

図 12-2 正論理入出力のフォーマット

図 12-3 負論理入出力のフォーマット

ｽﾀｰﾄﾋﾞｯﾄ 1 2 3 4 5 6 7 8

ﾊﾟﾘﾃｨﾋﾞｯﾄ

データビット

1 フレーム

・１フレーム MAX･･････12 ビット MIN･･････ 7 ビット

・データビット長･･････8～5 ビット可変・パリティビット･･････有／無設定可変奇数／偶数パリティ選択可能・ストップビット･･････1/2 ストップビット選択

ｽﾄｯﾌﾟﾋﾞｯﾄ


ｽﾀｰﾄﾋﾞｯﾄ 1 2 3 4 5 6 7 8

ﾊﾟﾘﾃｨﾋﾞｯﾄ

データビット

1 フレーム



・１フレーム MAX･･････12 ビット MIN･･････ 7 ビット

・データビット長･･････8～5 ビット可変・パリティビット･･････有／無設定可変奇数／偶数パリティ選択可能・ストップビット･･････1/2 ストップビット選択


FJUL610Q111 12-14

12.3.2 ボーレート

ボーレートは，ボーレートジェネレータにより発生します。ボーレートジェネレータは，UARTn モードレジスタ 0（UAnMOD0）のボーレートジェネレータクロック選択ビット（UnCK1, UnCK0）で選択されたクロックをカウントすることでボーレートを発生させます。ボーレートジェネレータのカウント値は

UARTn ボーレートレジスタ H, L（UAnBRTH, UAnBRTL）に書込むことで設定されます。最大 4096 カウントです。 UAnBRTH, UAnBRTL の設定値は，次式で表されます。

UAnBRTH, L＝クロック周波数（Hz）－1

ボーレート（bps）表 12-1 に代表的なボーレートのカウント値を示します。

表 12-1 代表的なボーレートのカウント値

ボーレート

ボーレートジェネレータクロック選択

ボーレートジェネレータのカウンタ値誤差

ボーレートクロック

カウント値 1 ビットの

周期 UAnBRTH UAnBRTL

2400bps

8.192MHz

3413 約 417us 0DH 054H 0.01%

4800bps 1707 約 208us 06H 0AAH -0.02%

9600bps 853 約 104us 03H 054H 0.04%

19200bps 427 約 52us 01H 0AAH -0.08%

38400bps 213 約 26us 00H 0D4H 0.16%

57600bps 142 約 17.4us 00H 08DH 0.16%

115200bps 71 約 8.7us 00H 046H 0.16%


FJUL610Q111 12-15

12.3.3 送信データ方向

図 12-4 に送受信バッファと送受信データの関係を示します。

図 12-4 送受信バッファと送受信データの関係

【注意】

受信モード時に TXDn 端子を 2 次機能出力に設定した場合，TXDn 出力からは“H”レベルが出力されます。

U0B6 U0B3 U0B7 U0B5 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信

データ長が 8 ビット長の場合



受信完了時 U0B7 は“0”


MSB 受信 MSB 送信

U0B6 U0B3 U0B5 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信 MSB 受信 MSB 送信

受信完了時 U0B7, U0B6 は“0”

U0B3 U0B5 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信 MSB 受信 MSB 送信

受信完了時 U0B7, U0B6, U0B5 は“0”

U0B3 U0B2 U0B1 U0B4 U0B0 LSB 送信 LSB 受信 MSB 受信 MSB 送信


FJUL610Q111 12-16

12.3.4 送信動作

UARTn モードレジスタ 0（UAnMOD0）の UnIO ビットを“0”にして送信モードを選択し，UARTn コントロールレジスタ

（UAnCON）の UnEN ビットを“1”にすることで送信が開始されます。図 12-5 に送信時の動作タイミングを示します。 UnEN ビットを“1”にセットすると（①），ボーレートジェネレータは設定したボーレートの内部転送クロックを発生し，送信

を開始します。次に内部転送クロックの立ち下がり（②）でスタートビットが TXDn 端子に出力されます。以後送信データとパリティビット，

およびストップビットを出力します。スタートビットを出力すると（②），UARTn 割込みが要求されます。UARTn 割込みルーチンでは次に送信するデータを

送受信バッファ（UAnBUF）に書き込みます。次に送信するデータを送受信バッファ（UAnOBUF）に書き込むと，送信バッファ状態フラグ（UnFUL）が“1”にセットされ

（③），ストップビット送信後の内部転送クロックの立ち下がり（④）で UARTn 割込みが要求されます。この時送受信バッ

ファに次のデータを書き込まないでUARTn割込みルーチンを終了すると，UnFULビットが“1”にセットされず（⑤）ストッ

プビットまで送信すると送信動作を停止し，UnEN ビットを“0”にリセットすると共に UARTn 割込みを要求します。次に送信するデータの送受信バッファへの書き込み有効期間は，割込み発生後からストップビット送信終了までの期間

です。（⑥）

図 12-5 送信時の動作タイミング

2nd data

1st data

送受信バッファ書込み有効期間

UAnBUF 書込み命令 UnEN ｾｯﾄ命令

SYSCLK

UAnBUF

UnEN

内部転送クロック

TXDn 出力

UAnINT

UnFUL

BRT

BRT

スタート

0

1

2

7

パリティ

ストップ

スタート

0

1

2

7

パリティ

ストップ

↑ ①

↑ ②

↑ ③

↑ ④

↑ ⑤

⑥

⑥

送受信バッファ書込み有効期間

UnEN セット信号


FJUL610Q111 12-17

12.3.5 受信動作

UARTn モードレジスタ 0（UAnMOD0）の UnRSEL ビットで受信データ端子を選択します。UARTn モードレジスタ 0（UAnMOD0）の UnIO ビットを“1”にして受信モードを選択し，UARTn コントロールレジスタ（UAnCON）の UnEN ビット

を“1”にすることで受信が開始されます。図 12-6 に受信時の動作タイミングを示します。受信動作に入ると，入力端子 RXDn に送られてくるデータをチェックし，スタートビットの来るのを待ちます。スタートビットを検出（②）するとその時点を基準に設定したボーレートの内部転送クロックを発生し，受信を開始します。シフトレジスタは，内部転送クロックの立ち上がりエッジで RXDn に入力されるデータを取り込みます。データおよびパリ

ティビットをシフトレジスタに取り込み，③の内部転送クロックの立ち下がりエッジと同時に 5～8 ビットの受信データを送

受信バッファ（UAnBUF）に転送します。受信データを取り込んだ次の内部転送クロックの立ち上がり（④）で UARTn 割込みを要求すると同時に，ストップビット

エラーとパリティビットエラーを判断し，エラーがあった場合は UARTn ステータスレジスタ（UAnSTAT）の当該ビットを

“1”にセットします。

パリティエラーの時：UnPER ＝“1” オーバランエラーの時：UnOER ＝“1” フレーミングエラーの時：UnFER ＝“1”

内部転送クロックの立ち上がりは，受信データのビット期間の中心をとらえるように設定してあります。受信は，UnEN ビットをプログラムで“0”にリセットするまで継続されます。受信途中で UnEN を“0”にリセットした場合に

は，受信データは破壊される場合があります。なお，図 12-6 中の“UnEN のリセット可能期間”で UnEN ビットを“0”にリセットした場合には受信データは保護されます。

図 12-6 受信時の動作タイミング

【注意】

UnOER は，送受信バッファ（UAnBUF）の受信データを読み出す前に次の受信データが上書きされると“1”になり

ます。UnEN ビットにより受信を停止し再開した場合でも，前回の受信データが読み出されていなければ“1”になり

ますので，受信が完了した際はそのデータが不要の場合でも必ず送受信バッファを読み出してください。

UnEN

RXDn

内部転送

クロック

UAnINT

UnPER

UnOER

BRT

スタート

0

1

2

7

パリティ

スタート

BRT

ストップ

0

1

6

7

パリティ

ストップ

UnEN のリセット可能期間

2nd data

1st data

スタートビット検出

↑ ②

↑ ①

↑ ③

↑ ④ パリティエラー，

オーバランエラー，フレーミングエラー検出 UARTn 割込み要求

↑ ⑤

スタートビットが取り込まれないので受信停止

↓パリティエラーの場合 ↓オーバランエラーの場合

スタート

0

2

7

パリティ

1

スタート

ストップ

0

1

6

7

パリティ

ストップ

送受信バッファ

シフトレジスタ（入力段）


FJUL610Q111 12-18

12.3.5.1 スタートビットの検出

スタートビットは，UARTnモードレジスタ0（UAnMOD0）のUnCK1, UnCK0ビットで選択されたボーレートジェネレータク

ロック（LSCLK，HSCLK）でサンプリングされます。したがって，スタートビットの検出は，ボーレートジェネレータクロック

の最大１周期分遅れる可能性があります。図 12-7 に，スタートビット検出タイミングを示します。

図 12-7 スタートビット検出タイミング（正論理の場合）

12.3.5.2 サンプリングタイミング

スタートビットが検出されると，RXDn に入力された受信データは，ボーレートのほぼ中央でサンプリングされ，シフトレジ

スタに取り込まれます。このシフトレジスタの取り込むサンプリングタイミングは，UARTnモードレジスタ 0（UAnMOD0）のUnRSSビットにより，ボ

ーレートジェネレータクロックの 1 クロック分調整することができます。図 12-8 に，UnRSS ビットとサンプリングタイミングの関係を示します。

(1) ボーレートジェネレータカウント値が“7”（奇数）の場合

(2) ボーレートジェネレータカウント値が“8”（偶数）の場合

図 12-8 UnRSS ビットとサンプリングタイミングの関係

ボーレートジェネレータクロック

RXDn

0 3 2 7 0 3 2 7

サンプリングタイミング

UnRSS=1 UnRSS=0

カウント値=8

ボーレートジェネレータクロックによるサンプリング

RXDn

最大 1 周期の遅れ

スタートビット

ボーレートジェネレータクロック

RXDn

0 3 2 6 0 3 2 6


UnRSS=1 UnRSS=0

カウント値=7


FJUL610Q111 12-19

12.3.5.3 受信マージン

送信元のボーレートと本 LSI のボーレートジェネレータで生成されるボーレートに誤差がある場合は，1 フレーム最後の

ストップビットの取り込みまで誤差が蓄積され，受信マージンが低下します。図 12-9 に，ボーレート誤差と受信マージンの波形を示します。

図 12-9 ボーレート誤差と受信マージン

【注意】

システム設計の際は，送信側と受信側のボーレート差，およびスタートビット検出の遅れに加え，受信データのな

まりやノイズの影響なども考慮し，十分な受信マージンを確保してください。

送信元のボーレートが遅い場合（RXDn）


UnRSS=1 UnRSS=0

スタート

スタート

スタートストップ

ストップ

ストップ

送信元のボーレートが早い場合（RXDn）

理想波形（RXDn）


FJUL610Q111 12-20


UART 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につ

いては，第 16 章「ポート B」を参照してください。

12.4.1 PB1 端子（TXD0），PB0 端子（RXD0）を使って UART（半二重通信）を動作させる場合 PB1MD1 ビット（PBMOD1 レジスタのビット 1）を”1”に，PB0MD1 ビット（PBMOD1 レジスタのビット 0）を”0”に，

PB1MD0,PB0MD0 ビット（PBMOD0 レジスタのビット 1～0）を”0”にし，PB1 の 3 次機能（UART データ出力），PB0 の 1次機能（UART データ入力）を選択します。



設定値 * * * * * * 1 0



設定値 * * * * * * 0 0 PB1C1 ビット（PBCON1 レジスタのビット 1）を“1”に，PB1C0 ビット（PBCON0 レジスタのビット 1）を“1”に，PB1DIR ビット

（PBDIR レジスタのビット 1）を“0”にし，PB1 端子の状態モードを CMOS 出力に選択します。 PB0DIR ビット（PBDIR レジスタのビット 0）を“1”にし，PB0 端子を入力端子として選択します。 PB0C1ビット，PB0C0ビットへの設定値（$）は任意です。PB0端子が接続される外部回路の状態によって任意の入力モ

ードを選択します。レジスタ名 PBCON1 レジスタ（アドレス：0F25BH）


設定値 * * * * * * 1 $



設定値 * * * * * * 1 $



設定値 * * * * * * 0 1 PB1D～DB0D ビット（PBD レジスタのビット 1～0）のデータは“0”でも“1”でも構いません。



設定値 * * * * * * ** **

* : UART 機能に関連のないビット ** : Don’t care $: 任意


FJUL610Q111 12-21

12.4.2 PB4 端子（TXD0），PB5 端子（RXD0）を使って UART（半二重通信）を動作させる場合

PB4MD1 ビット（PBMOD1 レジスタのビット 4）を”1”に，PB5MD1 ビット（PBMOD1 レジスタのビット 5）を”0”に，



ビット 7 6 5 4 3 2 1 0


設定値 * * 0 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 0 0 * * * * PB4C1 ビット（PBCON1 レジスタのビット 4）を“1”に，PB4C0 ビット（PBCON0 レジスタのビット 4）を“1”に，PB4DIR ビット



ビット 7 6 5 4 3 2 1 0


設定値 * * $ 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * $ 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * * 1 0 * * * * PB4D～DB5D ビット（PBD レジスタのビット 5～4）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * ** ** * * * *

* : UART 機能に関連のないビット ** : Don’t care $: 任意【注意】・受信端子（RXD）は，UA0MOD0 レジスタの U0RSEL ビット（ビット 4）で選択されます。初期値“0”で PB0 を選択し，“1”で

PB5 を選択します。・PB5MD1，PB5MD0，PB5C1，PB5C0，PB5DIR ビットの設定にて PB5 端子が RXD0 として選択されていても，

UA0MOD0 レジスタの U0RSEL ビットが“0”であれば，PB0 端子が RXD0 として選択されます。


FJUL610Q111 12-22


PB1MD1ビット（PBMOD1レジスタのビット1）を”1”に，PB2MD1ビット（PBMOD1レジスタのビット2）を”0”に，PB1MD0ビット（PBMOD0 レジスタのビット 1）を”1”に，PB2MD0 ビット（PBMOD0 レジスタのビット 2）を”0”にし，PB1 の 4 次機能

（UART データ出力），PB2 の 1 次機能（UART データ入力）を選択します。レジスタ名 PBMOD1 レジスタ（アドレス：0F25DH）

ビット 7 6 5 4 3 2 1 0


設定値 * * * * * 0 1 *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * * 0 1 * PB1C1 ビット（PBCON1 レジスタのビット 1）を“1”に，PB1C0 ビット（PBCON0 レジスタのビット 1）を“1”に，PB1DIR ビット



ビット 7 6 5 4 3 2 1 0


設定値 * * * * * $ 1 *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * * $ 1 *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * * 1 0 * PB1D～PB2D ビット（PBD レジスタのビット 2～1）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * * * * ** ** *



FJUL610Q111 12-23





ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 0 * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 0 0 * * PB3C1 ビット（PBCON1 レジスタのビット 3）を“1”に，PB3C0 ビット（PBCON0 レジスタのビット 3）を“1”に，PB3DIR ビット



ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 $ * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 1 $ * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * * 0 1 * * PB3D～PB2D ビット（PBD レジスタのビット 3～2）のデータは“0”でも“1”でも構いません。

レジスタ名 P5D レジスタ（アドレス：0F228H）

ビット 7 6 5 4 3 2 1 0


設定値 * * * * ** ** * *



FJUL610Q111 12-24


PB4MD1ビット（PBMOD1レジスタのビット4）を“1”に，PB2MD1ビット（PBMOD1レジスタのビット2）を“0”に，PB4MD0ビット（PBMOD0 レジスタのビット 4）を“1”に，PB2MD0 ビット（PBMOD0 レジスタのビット 2）を“0”にし，PB4 の 4 次機能


ビット 7 6 5 4 3 2 1 0


設定値 * * * 1 * 0 * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * 1 * 0 * * PB4C1 ビット（PBCON1 レジスタのビット 4）を“1”に，PB4C0 ビット（PBCON0 レジスタのビット 4）を“1”に，PB4DIR ビット



ビット 7 6 5 4 3 2 1 0


設定値 * * * 1 * $ * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * 1 * $ * *


ビット 7 6 5 4 3 2 1 0


設定値 * * * 0 * 1 * * PB4D,PB2D ビット（PBD レジスタのビット 4,2）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * * * ** * ** * *



FJUL610Q111 12-25




ビット 7 6 5 4 3 2 1 0


設定値 0 * * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 0 * * * * * 1 * PB1C1 ビット（PBCON1 レジスタのビット 1）を“1”に，PB1C0 ビット（PBCON0 レジスタのビット 1）を“1”に，PB1DIR ビット



ビット 7 6 5 4 3 2 1 0


設定値 $ * * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 $ * * * * * 1 *


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * * * 0 * PB1D,PB7D ビット（PBD レジスタのビット 1,7）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 ** * * * * * ** *



FJUL610Q111 12-26



PB3MD0,PB7MD0 ビット（PBMOD0 レジスタのビット 3,7）を”0”にし，PB3 の 3 次機能（UART データ出力），PB7 の 1次機能（UART データ入力）を選択します。


ビット 7 6 5 4 3 2 1 0


設定値 0 * * * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 0 * * * 0 * * * PB3C1 ビット（PBCON1 レジスタのビット 3）を“1”に，PB3C0 ビット（PBCON0 レジスタのビット 3）を“1”に，PB3DIR ビット



ビット 7 6 5 4 3 2 1 0


設定値 $ * * * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 $ * * * 1 * * *


ビット 7 6 5 4 3 2 1 0


設定値 1 * * * 0 0 * * PB3D,PB7D ビット（PBD レジスタのビット 3,7）のデータは“0”でも“1”でも構いません。

レジスタ名 P5D レジスタ（アドレス：0F228H）

ビット 7 6 5 4 3 2 1 0


設定値 ** * * * ** * * *



FJUL610Q111 12-27




ビット 7 6 5 4 3 2 1 0


設定値 0 * * 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 0 * * 1 * * * * PB4C1 ビット（PBCON1 レジスタのビット 4）を“1”に，PB4C0 ビット（PBCON0 レジスタのビット 4）を“1”に，PB4DIR ビット



ビット 7 6 5 4 3 2 1 0


設定値 $ * * 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 $ * * 1 * * * *


ビット 7 6 5 4 3 2 1 0


設定値 1 * * 0 * * * * PB4D,PB2D ビット（PBD レジスタのビット 4,7）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 ** * * ** * * * *

* : UART 機能に関連のないビット ** : Don’t care $: 任意【注意】

・受信端子（RXD）は，UA1MOD0 レジスタの U1RSEL ビット（ビット 4）で選択されます。初期値"0"で PB2 を選択し，“1”

で PB7 を選択します。・PB7MD1，PB7MD0，PB7C1，PB7C0，PB7DIR ビットの設定にて PB7 端子が RXD1 として選択されていても，

UA1MOD0 レジスタの U1RSEL ビットが“0”であれば，PB2 端子が RXD1 として選択されます。


FJUL610Q111 12-28

12.4.9 全二重通信で動作させる場合

全二重通信で使用可能な送信端子と受信端子の組み合わせを以下に示します。

送信端子受信端子

PB1/TXD0 PB2/RXD1

PB7/RXD1

PB1/TXD1 PB0/RXD0

PB5/RXD0

PB3/TXD1 PB0/RXD0

PB5/RXD0

PB4/TXD0 PB2/RXD1

PB7/RXD1

PB4/TXD1 PB0/RXD0

PB5/RXD0

送信端子に PB1（TXD1），受信端子に PB0（RXD0）を使って UART（全二重通信）を動作させる場合のポートレジスタの設定例を以下に示します。 PB1MD1 ビット（PBMOD1 レジスタのビット 1）を”1”に，PB0MD1 ビット（PBMOD1 レジスタのビット 0）を”0”に，

PB1MD0,PB0MD0 ビット（PBMOD0 レジスタのビット 1～0）を”0”にし，PB1 の 4 次機能（UART1 データ出力）， PB0 の 1 次機能（UART0 データ入力）を選択します。



設定値 * * * * * * 1 1



設定値 * * * * * * 0 0 PB1C1 ビット（PBCON1 レジスタのビット 1）を“1”に，PB1C0 ビット（PBCON0 レジスタのビット 1）を“1”に， PB1DIR ビット（PBDIR レジスタのビット 1）を“0”にし，PB1 端子の状態モードを CMOS 出力に選択します。 PB0DIR ビット（PBDIR レジスタのビット 0）を“1”にし，PB0 端子を入力端子として選択します。 PB0C1 ビット，PB0C0 ビットへの設定値（$）は任意です。PB0 端子が接続される外部回路の状態によって任意の入力モードを選択します。



設定値 * * * * * * 1 $



設定値 * * * * * * 1 $


FJUL610Q111 12-29



設定値 * * * * * * 0 1 PB1D～DB0D ビット（PBD レジスタのビット 1～0）のデータは“0”でも“1”でも構いません。



設定値 * * * * * * ** **

* : UART 機能に関連のないビット ** : Don’t care $: 任意【注意】

・受信端子（RXD1）は，UA1MOD0 レジスタの U0RSEL ビット（ビット 4）で選択されます。初期値"0"で PB0 を選択し， “1”で PB5 を選択します。・ポートの設定にて PB5 端子が RXD1 として選択されていても，UA1MOD0 レジスタの U1RSEL ビットが“0”であれば，

PB0 端子が RXD1 として選択されます。

第 13 章 I2C バス・インタフェース（マスタ）

ML610Q111/ML610Q112 ユーザーズマニュアル第 13 章 I2C バス・インタフェース（マスタ)

FJUL610Q111 13-1

13 I2C バス・インタフェース（マスタ）

13.1 概要

本 LSI は，I2C バス・インタフェース（マスタ）を 1 チャネル内蔵しています。 I2C バス・インタフェースデータ入出力端子，I2C バス・インタフェースクロック入出力端子は，ポート B の 3 次機能，もしく

はポートCの 2次機能として割り付けられています。ポートBに関しては「第 16章ポートB」を，ポートCに関しては「第

17 章ポート C」を参照してください。

13.1.1 特長 • マスタ機能 • 通信速度は，標準モード（100kbps@8MHz），ファーストモード（400kbps@8MHz）の 2 種類を選択可能。 • 7 ビットアドレスフォーマット（10 ビット・アドレス指定対応可能）

【注意】

アービトレーション機能（マルチ・マスタ）およびクロック同期化（ハンドシェーク）には対応していません。

13.1.2 構成図 13-1 に I2C バス・インタフェースの構成を示します。

I2C0RD ：I2C バス 0 受信データレジスタ I2C0SA ：I2C バス 0 スレーブアドレスレジスタ I2C0TD ：I2C バス 0 送信データレジスタ I2C0CON ：I2C バス 0 コントロールレジスタ I2C0MOD ：I2C バス 0 モードレジスタ I2C0STAT ：I2C バス 0 ステータスレジスタ

図 13-1 I2C バス・インタフェースの構成 13.1.3 端子一覧


PB6/SDA I/O I2C バス・インタフェース・データ入出力端子 PB6 端子の 3 次機能として使用します。

PB5/SCL I/O I2C バス・インタフェース・クロック入出力端子 PB5 端子の 3 次機能として使用します。

PC5/SDA I/O I2C バス・インタフェース・データ入出力端子 PC5 端子の 2 次機能として使用します。

PC4/SCL I/O I2C バス・インタフェース・クロック入出力端子 PC4 端子の 2 次機能として使用します。

PC4，PC5 は ML610Q112 のみ使用できます。

Clock Generator

Shift Register

データバス

I2CMINT

I2C0MOD

HSCLK

I2C0TD

I2C0RD, I2C0STAT

SCL SDA

Controller

I2C0CON

PB5/SCL PC4/SCL

PB6/SDA PC5/SDA

I2C0SA

I2C Controller


FJUL610Q111 13-2




0F2A0H I2C バス 0 受信データレジスタ I2C0RD － R 8 00H 0F2A1H I2C バス 0 スレーブアドレスレジスタ I2C0SA － R/W 8 00H 0F2A2H I2C バス 0 送信データレジスタ I2C0TD － R/W 8 00H 0F2A3H I2C バス 0 コントロールレジスタ I2C0CON － R/W 8 00H 0F2A4H I2C バス 0 モードレジスタ I2C0MOD － R/W 8 00H 0F2A5H I2C バス 0 ステータスレジスタ I2C0STAT － R 8 00H


FJUL610Q111 13-3

13.2.2 I2C バス 0 受信データレジスタ（I2C0RD）

アドレス：0F2A0H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C0RD I20R7 I20R6 I20R5 I20R4 I20R3 I20R2 I20R1 I20R0

R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

I2C0RD は，受信データを格納する読み出し専用の特殊機能レジスタ（SFR）です。 I2C0RD は，受信終了毎に更新されます。

ビットの説明

• I20R7～I20R0 （ビット 7～0） I20R7～I20R0 は，受信データが格納されるビットです。スレーブアドレスの送信時，およびデータ送受信時に

SCL 端子の信号の立ち上がりエッジに同期して SDA 端子の信号を受信します。データ受信時に加え，スレー

ブアドレスデータ送信時およびデータ送信時にも SCL 端子の信号の立ち上がりエッジに同期して SDA 端子の

信号を受信するため，送信データが確実に送信されたかを確認することが可能です。


FJUL610Q111 13-4

13.2.3 I2C バス 0 スレーブアドレスレジスタ（I2C0SA）

アドレス：0F2A1H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C0SA I20A6 I20A5 I20A4 I20A3 I20A2 I20A1 I20A0 I20RW


I2C0SA は，スレーブデバイスのアドレスとデータ方向ビットを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I20RW （ビット 0） I20RW は，データ方向ビットです。

データ送信モード（書き込み），データ受信モード（読み出し）を選択します。

I20RW 説明 0 データ送信モード（初期値） 1 データ受信モード

• I20A6～I20A0 （ビット 7～1）

I20A6～I20A0 は，通信相手のアドレスを設定するビットです。

13.2.4 I2C バス送信データレジスタ（I2C0TD）


7 6 5 4 3 2 1 0 I2C0TD I20T7 I20T6 I20T5 I20T4 I20T3 I20T2 I20T1 I20T0


I2C0TD は，送信データを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I20T7～0 （ビット 7～0） I20T7～0 は，送信データを設定するビットです。


FJUL610Q111 13-5

13.2.5 I2C バス 0 コントロールレジスタ（I2C0CON）


7 6 5 4 3 2 1 0 I2C0CON I20ACT ― ― ― ― I20RS I20SP I20ST

R/W R/W ― ― ― ― W W R/W 初期値 0 0 0 0 0 0 0 0

I2C0CON は，送受信動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• I20ST （ビット 0） I20STは，I2Cバス・インタフェースの通信動作を制御するビットです。I20ST を“1”にすると通信が開始されます。

アクノリッジ送受信後のコントロールレジスタ設定待ち状態で I20ST に“1”を上書きすると通信を再開します。ま

た，I20ST を“0”にすると強制的に通信が停止します。 I20ST は，I2C バス・インタフェース動作許可状態（I20EN=“1”）の場合のみ“1”にする事が可能です。 I20SP ビットを“1”にすると，I20ST は“0”になります。

I20ST 説明 0 通信停止（初期値） 1 通信開始

• I20SP （ビット 1）

I20SP は，ストップコンディションを要求する書き込み専用のビットです。I20SP を“1”にするとストップコンディシ

ョンに移行し通信を停止します。I20SP は，読み出すと常に“0”が読み出されます。

I20SP 説明 0 ストップコンディション要求なし（初期値） 1 ストップコンディション要求

• I20RS （ビット 2）

I20RSは，再スタートを要求する書き込み専用のビットです。データ通信中に“1”にすると再スタートコンディショ

ンに移行し，再度スレーブアドレスから通信を再開します。I20RS は，通信動作中（I20ST =“1”の時）のみ“1”

にする事が可能です。I20RS は，読み出すと常に“0”が読み出されます。

I20RS 説明 0 再スタート要求なし（初期値） 1 再スタート要求

• I20ACT （ビット 7）

I20ACT は，受信終了時に出力するアクノリッジ信号を設定するビットです。

I20ACT 説明 0 アクノリッジデータ“0” （初期値） 1 アクノリッジデータ“1”


FJUL610Q111 13-6

13.2.6 I2C バス 0 モードレジスタ（I2C0MOD）


7 6 5 4 3 2 1 0 I2C0MOD ― ― ― I20SYN I20DW1 I20DW0 I20MD I20EN

R/W ― ― ― R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

I2C0MOD は，動作モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I20EN （ビット 0） I20EN は，I2C バス・インタフェースの動作を許可するビットです。I20EN を“1”にすると，I2C バス（SDA，SCL）の使用状態の検出（I20BB ビットのバスフリー／バスビジー判定）が開始され，I20ST ビットの設定が可能となり

ます。I20EN を“0”にすると，I2C バス 0 関連の全ての SFR が初期化されます。

I20EN 説明 0 I2C 動作停止（初期値） 1 I2C 動作許可

• I20MD （ビット 1）

I20MD は，I2C バス・インタフェースの通信速度を設定するビットです。通常モードとファースト・モードが選択可

能です。

I20MD 説明 0 標準モード（初期値）／100kbps@8MHz HSCLK 1 ファーストモード／400kbps@8MHz HSCLK

• I20DW1, I20DW0 （ビット 3～2）

I20DW1, I20DW0 は，I2C バス・インタフェースの通信速度の低下率を設定するビットです。通信速度が

100kbps／400kbps を超えないように設定します。

I20DW1 I20DW0 説明 0 0 通信速度低下なし（初期値） 0 1 通信速度 10%低下 1 0 通信速度 20%低下 1 1 通信速度 30%低下

• I20SYN （ビット 4）

I20SYN は、クロック同期化機能（ハンドシェーク機能）の使用／未使用を選択するビットです。本 LSI は、クロッ

ク同期化機能に対応していないため、常に“0”を設定してください。

I20SYN 説明 0 クロック同期化未使用（初期値） 1 設定禁止

【注意】

HSCLK が 8MHz時に通信速度が 100kbps／400kbps になるように設定されています。このため高速発振に PLL 発振（約 8.192MHz）を使用する場合は，I2C0MOD の通信速度低下選択で通信速度 10%低下を選択してくださ

い。


FJUL610Q111 13-7

13.2.7 I2C バス 0 ステータスレジスタ（I2C0STAT）


7 6 5 4 3 2 1 0 I2C0STAT ― ― ― ― ― I20ER I20ACR I20BB

R/W ― ― ― ― ― R R R 初期値 0 0 0 0 0 0 0 0

I2C0STAT は，I2C バス・インタフェースの状態を示す読み出し専用の特殊機能レジスタ（SFR）です。ビットの説明

• I20BB （ビット 0） I20BB は，I2Cバスの使用状態を示すビットです。I2Cバス上でスタートコンディションが発生すると“1”になり，ス

トップコンディションが発生すると“0”になります。また，I20BB は，I2C0MOD の I20EN ビットが“0”の場合に“0”

になります。

I20BB 説明 0 I2C バスフリー状態（初期値） 1 I2C バスビジー状態

• I20ACR （ビット 1）

I20ACR は，受信したアクノリッジが格納されるビットです。スレーブアドレスの送信，およびデータ送受信終了

毎にアクノリッジ信号を受信します。また，I20ACR は，I2C0MOD の I20EN ビットが“0”の場合に“0”になりま

す。

I20ACR 説明 0 アクノリッジ“0”を受信（初期値） 1 アクノリッジ“1”を受信

• I20ER （ビット 2）

I20ER は，送信エラーを示すビットです。送信したデータと SDA 端子の値が一致しなかった場合に“1”になりま

す。I20ER が“1”になっても以降のバイトデータ通信終了まで SDA 端子出力を継続します。 I20ER は，I2C0CON に書き込み動作を行うと“0”になります。また，I20ER は，I2C0MOD の I20EN ビットを“0”

にすると“0”になります。

I20ER 説明 0 送信エラー無し（初期値） 1 送信エラー有り


FJUL610Q111 13-8

13.3 動作説明

13.3.1 通信動作モード I2C バス 0 モードレジスタ（I2C0MOD）により通信モードを選択し，また I20EN ビットにより I2C 機能を許可状態にし，I2Cバス 0 スレーブアドレスレジスタ（I2C0SA）にスレーブアドレスと，データ方向ビットを設定し，I2C バス 0 コントロールレジ

スタ（I2C0CON）の I20ST ビットに“1”を書き込むとスタートコンディションより通信が開始されます。

13.3.1.1 スタートコンディション通信停止中（I20ST ビットが“0”の状態）に，I2C バス 0 コントロールレジスタ（I2C0CON）の I20ST ビットに“1”を書き込む

と通信が開始され，SDA，SCL 端子にスタートコンディション波形を出力します。スタートコンディション実行後はスレーブアドレス送信モードに移行します。

13.3.1.2 再スタートコンディション

通信中（I20ST ビットが“1”の状態）に，I2C バス 0 コントロールレジスタ（I2C0CON）の I20RS ビットと I20ST ビットに“1”

を書き込むと，SDA，SCL 端子に再スタートコンディション波形を出力します。再スタートコンディション実行後はスレーブアドレス送信モードに移行します。

13.3.1.3 スレーブアドレス送信モードスレーブアドレス送信モードでは，I2Cバス0スレーブアドレスレジスタ（I2C0SA）の値（スレーブアドレス，データ方向ビッ

ト）が MSB ファーストで送信され，最後に I2C バス 0 ステータスレジスタ（I2CSTAT）の I20ACR ビットにアクノリッジを受

信します。アクノリッジ受信が終了すると，I2Cバス0コントロールレジスタ（I2C0CON）設定待ち状態（コントロールレジスタ設定待ち

状態）に移行します。 SDA 端子から出力した I2C0SA の値は I2C0RD に格納されます。

13.3.1.4 データ送信モードデータ送信モードでは，I2C0TD の値が MSB ファーストで送信され，最後に I2C バス 0 ステータスレジスタ（I2CSTAT）の I20ACR ビットにアクノリッジを受信します。アクノリッジ受信が終了すると，I2C バスコントロールレジスタ（I2C0CON）設定待ち状態（コントロールレジスタ設定待ち

状態）に移行します。 SDA 端子から出力した I2C0TD の値は I2C0RD に格納されます。

13.3.1.5 データ受信モードデータ受信モードでは，SDA 端子に入力された値を，SCL 端子に出力されたクロックの立ち上がりエッジに同期して受

信され，最後に I2C バス 0 コントロールレジスタ（I2C0CON）の I20ACT ビットの値を出力します。アクノリッジ送信が終了すると，I2Cバス0コントロールレジスタ（I2C0CON）設定待ち状態（コントロールレジスタ設定待ち

状態）に移行します。受信したデータは，アクノリッジ出力後，I2C0RD に格納されます。また出力したアクノリッジも I2C バス 0 ステータスレジ

スタ（I2CSTAT）の I20ACR ビットに受信されます。

13.3.1.6 コントロールレジスタ設定待ち状態コントロールレジスタ設定待ち状態に移行すると，I2C バス・インタフェース（マスタ）割込み（I2CMINT）を発生します。コントロールレジスタ設定待ち状態では，I2Cバス0ステータスレジスタ（I2C0STAT）の送信エラーフラグ（I20ER），アクノ

リッジ受信データ（I20ACR）を確認し，データ受信時は I2C0RDの内容をCPUに読み込み，次の動作モードを選択しま

す。コントロールレジスタ設定待ち状態中に I20ST ビットに“1”を書き込むとデータ送信モード，もしくはデータ受信モードに

移行します。I20SP ビットに“1”を書き込むとストップコンディションに移行します。また，I20RS ビットに“1”を書き込むと

再スタートコンディションに移行します。

13.3.1.7 ストップコンディションストップコンディションでは，SDA，SCL 端子にストップコンディション波形を出力します。ストップコンディション波形出力

後に，I2C バス・インタフェース（マスタ）割込み（I2CMINT）を発生します。


FJUL610Q111 13-9

13.3.2 通信動作タイミング

図 13-2～4 に，各通信モードの動作タイミング，および制御方法を示します。

図 13-2 データ送信モード（書き込み）時の動作タイミング

図 13-3 データ受信モード（読み込み）時の動作タイミング

図 13-4 データ送受信モード（書き込み／読み込み）切り替え時の動作タイミング

S P S r

送信受信スタートコンディション

ストップコンディション

再スタートコンディション

アクノリッジ受信

アクノリッジ送信

非アクノリッジ送信

A A A

I2C0SA=”xxxxxxx0B” I2C0CON=”01H”

I2C0TD=”xxH” I2C0CON=”01H”



I2C0TD の値②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0

A D 6

D 7

D 0

A P

I2C0CON=”02H”

I2C0TD の値③ I2C0TD の値① I2C0SA の値

I2C0SA の値 I2C0TD の値① I2C0TD の値② I2C0TD の値③

レジスタ設定

SDA

I2CMINT

I20ST

I2C0RD


I2C0CON=”01H”

I2C0CON=”01H”

I2C0CON=”81H”

受信データ②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0 A D

6 D 7

D 0

A P

I2C0CON=”02H”

受信データ③ 受信データ① I2C0SA の値

I2C0SA の値受信データ① 受信データ② 受信データ③

レジスタ設定

SDA

I2CMINT

I20ST

I2C0RD



S A 6

A 5

A 0

R W A D

6 D 0

D 7

A P

I2C0CON=”02H”

I2C0TD の値① I2C0SA の値

I2C0SA の値 I2C0TD の値① I2C0SA の値受信データ①

レジスタ設定

SDA

I2CMINT

I20ST

I2C0RD


I2C0CON=”81H”

A 6

A 5

A 0

R W A D

6 D 0

D 7

A

受信データ① I2C0SA の値

S r


FJUL610Q111 13-10

図 13-5 にアクノリッジエラー発生時の動作タイミング，および制御方法を示します。

図 13-5 アクノリッジエラー発生時の途中停止動作タイミング送信したビットと SDA 端子の値が一致しなかった場合は，I2C バス 0 ステータスレジスタ（I2C0STAT）の I20ER ビットが

“1”になり，以降のバイトデータ通信終了まで SDA端子出力が継続されます。I20ER ビットは、I2C バス 0 コントロールレジスタ（I2C0CON）に書き込み動作を行うことで“0”に初期化されます。図 13-6 に送信失敗時の動作タイミング，および制御方法を示します。

図 13-6 送信失敗時の動作タイミング


S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A P

I2C0CON=”02H”

I2C0SA の値

I2C0SA の値

レジスタ設定

SDA

I2CMINT

I20ST

I2C0RD

I20ACR

アクノリッジエラー


S A 6

A 5

A 4

A 3

A

I2C0CON=”00H”

不定データ

レジスタ設定

SDA

I2C0INT

I20ST

I2C0RD

I20ER

送信失敗

A 2

A 1

A 0

R W


FJUL610Q111 13-11

13.3.3 動作波形

図 13-7 に，SDA 信号，SCL 信号，および I20BB フラグの動作波形を示します。また，表 13-1 に通信速度と HSCLK ク

ロック数の関係を示します。

図 13-7 SDA，SCL 信号，および I20BB フラグの動作波形

表 13-1 通信速度と HSCLK クロック数の関係通信速度（I20SP）

速度低下（I20DW1,0）

tCYC tHD:STA tLOW tHD:DAT tHIGH tSU:STA tSU:DAT tSU:STO tBUF

標準モード 100kbps

低下なし 80φ 36φ 44φ 8φ 36φ 44φ 36φ 36φ 44φ 10%低下 88φ 40φ 48φ 8φ 40φ 48φ 40φ 40φ 48φ 20%低下 96φ 44φ 52φ 8φ 44φ 52φ 44φ 44φ 52φ 30%低下 104φ 48φ 56φ 8φ 48φ 56φ 48φ 48φ 56φ

ファーストモード

400kbps

低下なし 20φ 8φ 12φ 4φ 8φ 12φ 8φ 8φ 12φ 10%低下 22φ 8φ 14φ 4φ 8φ 14φ 10φ 8φ 14φ 20%低下 24φ 10φ 14φ 4φ 10φ 14φ 10φ 10φ 14φ 30%低下 26φ 10φ 16φ 4φ 10φ 16φ 12φ 10φ 16φ

φ：高速クロック（HSCLK）のクロック周期【注意】

HSCLK のクロック数は，HSCLK が 8MHz 時に通信速度が 100kbps／400kbps になるように設定されています。

高速クロック周波数が 8MHz以外の場合は，I2C0MODの通信速度低下選択，および FCON0 の HSCLK 周波数

選択により，通信速度が 100kbps／400kbps を超えないように設定してください。

SDA

スタートコンディション



SCL

tHD:STA tLOW tHIGH tHD:DAT tSU:STA tSU:STO tBUF tSU:DAT

I20BB tCYC


FJUL610Q111 13-12


I2C 機能を動作させるには関連する各ポートレジスタのビットを設定する必要があります。各レジスタの機能詳細につい

ては，第 16 章「ポート B」，第 17 章「ポート C」を参照してください。

13.4.1 PB5 端子（SCL：入出力）と PB6 端子（SDA：入出力）を I2C 機能として動作させる

PB6MD1～PB5MD1 ビット（PBMOD1 レジスタのビット 6～5）を“1”に，PB6MD0～PB5MD0 ビット（PBMOD0 レジスタ

のビット 6～5）を“0”にし，I2C を PB5，PB6 の 3 次機能として選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * 1 1 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * 0 0 * * * * * PB6C1～PB5C1 ビット（PBCON1 レジスタのビット 6～5）を“1”に，PB6C0～PB5C0 ビット（PBCON0 レジスタのビット 6～5）を“0”に，PB6DIR～PB5DIR ビット（PBDIR レジスタのビット 6～5）を“0”にし，PB5，PB6 端子の状態モードを Nch オ

ープンドレイン出力に選択します。I2C のバスラインは抵抗プルアップしたものをオープンドレイン／オープンコレクタで

ドライブして“H”レベルと“L レベル”の衝突を避けています。


ビット 7 6 5 4 3 2 1 0


設定値 * 1 1 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * 0 0 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * 0 0 * * * * * PB6D～PB5D ビット（PBD レジスタのビット 6～5）のデータは“0”でも“1”でも構いません。


ビット 7 6 5 4 3 2 1 0


設定値 * ** ** * * * * *

* : I2C 機能に関連のないビット ** : Don’t care

第 14 章 I2C バス・インタフェース（スレーブ）

ML610Q111/ML610Q112 ユーザーズマニュアル第 14 章 I2C バス・インタフェース（スレーブ）

FJUL610Q111 14-1

14 I2C バス・インタフェース（スレーブ）

14.1 概要

本 LSI は，I2C バス・インタフェース（スレーブ）を 1 チャネル内蔵しています。 I2C バス・インタフェースデータ入出力端子，I2C バス・インタフェース・クロック入出力端子は，ポート B の 3 次機能，もし

くはポート C の 2 次機能として割り付けられています。ポート B に関しては「第 16 章ポート B」を，ポート C に関しては

「第 17 章ポート C」参照してください。

14.1.1 特長 • スレーブ機能 • 通信速度は，標準モード（100kbps）に対応 • クロック同期化（ハンドシェーク）対応可能

【注意】

通信速度のファーストモード（400kbps）および 10 ビット・アドレス指定には対応していません。

14.1.2 構成図 14-1 に I2C バス・インタフェースの構成を示します。

I2C1RD ：I2C バス 1 受信データレジスタ I2C1SA ：I2C バス 1 スレーブアドレスレジスタ I2C1TD ：I2C バス 1 送信データレジスタ I2C1CON ：I2C バス 1 コントロールレジスタ I2C1MOD ：I2C バス 1 モードレジスタ I2C1STAT ：I2C バス 1 ステータスレジスタ

図 14-1 I2C バス・インタフェースの構成

14.1.3 端子一覧


PB6/SDA I/O I2C バス・インタフェースデータ入出力端子 PB6 端子の 3 次機能として使用します。

PB5/SCL I/O I2C バス・インタフェースクロック入出力端子 PB5 端子の 3 次機能として使用します。

PC5/SDA I/O I2C バス・インタフェースデータ入出力端子 PC5 端子の 2 次機能として使用します。

PC4/SCL I/O I2C バス・インタフェースクロック入出力端子 PC4 端子の 2 次機能として使用します。

PC4，PC5 は ML610Q112 のみ使用できます。

Comparator

Shift Register

データバス

I2CSINT

I2C1MOD I2C1TD

I2C1RD, I2C1STAT

SCL SDA

Controller

I2C1CON

PB5/SCL PC4/SCL

PB6/SDA PC5/SDA

I2C1SA

I2C1 Controller


FJUL610Q111 14-2




0F2A8H I2C バス 1 受信データレジスタ I2C1RD － R 8 00Ｈ 0F2A9H I2C バス 1 スレーブアドレスレジスタ I2C1SA － R/W 8 00Ｈ 0F2AAH I2C バス 1 送信データレジスタ I2C1TD － R/W 8 00Ｈ 0F2ABH I2C バス 1 コントロールレジスタ I2C1CON － R/W 8 00Ｈ 0F2ACH I2C バス 1 モードレジスタ I2C1MOD － R/W 8 00Ｈ 0F2ADH I2C バス 1 ステータスレジスタ I2C1STAT － R 8 00Ｈ


FJUL610Q111 14-3

14.2.2 I2C バス 1 受信データレジスタ（I2C1RD）


7 6 5 4 3 2 1 0 I2C1RD I21R7 I21R6 I21R5 I21R4 I21R3 I21R2 I21R1 I21R0

R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

I2C1RD は，受信データを格納する読み出し専用の特殊機能レジスタ（SFR）です。 I2C1RD は，受信終了毎に更新されます。

ビットの説明

• I21R7～I21R0（ビット 7～0） I21R7～I21R0 は，受信データが格納されるビットです。スレーブアドレスの送信時，およびデータ送受信時に

SCL 端子の信号立ち上がりエッジに同期して SDA 端子の信号を受信します。データ受信時に加え，データ送

信時にも SDA 端子および SCL 端子に出力されたデータを受信するため，送信データが確実に送信されたか

を確認することが可能です。


FJUL610Q111 14-4

14.2.3 I2C バス 1 スレーブアドレスレジスタ（I2C1SA）


7 6 5 4 3 2 1 0 I2C1SA I21A6 I21A5 I21A4 I21A3 I21A2 I21A1 I21A0 －

R/W R/W R/W R/W R/W R/W R/W R/W －初期値 0 0 0 0 0 0 0 0

I2C1SA は，スレーブアドレスを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I21A6～I21A0 （ビット 7～1） I21A6～I21A0 は，スレーブアドレスを設定するビットです。


FJUL610Q111 14-5

14.2.4 I2C バス 1 送信データレジスタ（I2C1TD）

アドレス： 0F2AAH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C1TD I21T7 I21T6 I21T5 I21T4 I21T3 I21T2 I21T1 I21T0


I2C1TD は，送信データを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I21T7～0 （ビット 7～0） I21T7～0 は，送信データを設定するビットです。


FJUL610Q111 14-6

14.2.5 I2C バス 1 コントロールレジスタ（I2C1CON）

アドレス：0F2ABH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C1CON I21ACT ― I21WT ― ― ― ― ―

R/W R/W ― W ― ― ― ― ― 初期値 0 0 0 0 0 0 0 0

I2C1CON は，送受信動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• I21WT （ビット 5） I21WT ビットは，通信待ち状態（SCL 端子に“L”レベル出力）を解除するビットです。通信待ち状態中に“1”を

書き込むと通信待ち状態を解除（SCL 端子の“L”レベル出力解除）します。I21WT ビットは，書き込み専用のビ

ットです。読み出すと常に“0”が読み出されます。

I21WT 説明 0 ウェイトを解除しない（初期値） 1 ウェイトを解除する

• I21ACT （ビット 7）

I21ACT は，受信終了時に出力するアクノリッジ信号を設定するビットです。

I21ACT 説明 0 アクノリッジデータ“0” （初期値） 1 アクノリッジデータ“1”


FJUL610Q111 14-7

14.2.6 I2C バス 1 モードレジスタ（I2C1MOD）

アドレス：0F2ACH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C1MOD ― I21SIE I21PIE ― ― ― ― I21EN

R/W ― R/W R/W ― ― ― ― R/W 初期値 0 0 0 0 0 0 0 0

I2C1MOD は，動作モードを設定する特殊機能レジスタ（SFR）です。ビットの説明

• I21EN （ビット 0） I21EN は，I2C バス・インタフェースの動作を許可するビットです。I21EN を“1”にすると，I2C バス 1 の動作が許

可されます。I21EN を“0”にすると，I2C バスステータスレジスタ（I2C1STAT）の全てのビットが“0”に初期化され，

I2C バス 1 は動作を停止します。

I21EN 説明 0 I2C 動作停止（初期値） 1 I2C 動作許可

• I21PIE （ビット 5）

I21PIE は，ストップコンディション割込みの禁止／許可を選択するビットです。

I21PIE 説明 0 ストップコンディション割込み禁止（初期値） 1 ストップコンディション割込み許可

• I21SIE （ビット 6）

I21SIE は，スタートコンディション割込みの禁止／許可を選択するビットです。

I21SIE 説明 0 スタートコンディション割込み禁止（初期値） 1 スタートコンディション割込み許可


FJUL610Q111 14-8

14.2.7 I2C バス 1 ステータスレジスタ（I2C1STAT）

アドレス： 0F2ADH アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 I2C1STAT ― ― ― I21TR I21SAA I21ER I21ACR I21BB

R/W ― ― ― R R R R R 初期値 0 0 0 0 0 0 0 0

I2C1STAT は，I2C バス・インタフェースの状態を示す読み出し専用の特殊機能レジスタ（SFR）です。ビットの説明

• I21BB （ビット 0） I21BB は，I2Cバスの使用状態を示すビットです。I2Cバス上でスタートコンディションが発生すると“1”になり，ス

トップコンディションが発生すると“0”になります。また，I21BB は，I2C1MOD の I21EN ビットが“0”の場合に“0”

になります。

I21BB 説明 0 I2C バスフリー状態（初期値） 1 I2C バスビジー状態

• I21ACR （ビット 1）

I21ACR は，受信したアクノリッジが格納されるビットです。スレーブアドレスの送信，およびデータ送受信終了

毎にアクノリッジ信号を受信します。また，I21ACR は，I2C1MOD の I21EN ビットが“0”の場合に“0”になりま

す。

I21ACR 説明 0 アクノリッジ“0”を受信（初期値） 1 アクノリッジ“1”を受信

• I21ER （ビット 2）

I21ER は，送信エラーを示すビットです。送信したビットと SDA 端子の値が一致しなかった場合に“1”になりま

す。I21ER が“1”になると以降のバイトデータ通信終了まで SDA 端子出力が禁止されます。 I21ER は，I2C1CON に書き込み動作を行うと“0”になります。また，I21ER は，I2C1MOD の I21EN ビットを“0”

にすると“0”になります。

I21ER 説明 0 送信エラー無し（初期値） 1 送信エラー有り

• I21SAA （ビット 3）

I21SAAは，本LSIがスレーブデバイスとして指定されたことを示すビットです。マスタデバイスが出力したスレー

ブアドレスと I2C1SA レジスタの内容が一致すると“1”に設定されます。また，I21SAA は，I2C1MOD の I21ENビットを“0”にすると“0”になります。

I21SAA 説明

0 スレーブアドレスと不一致（初期値） 1 スレーブアドレスと一致


FJUL610Q111 14-9

• I21TR （ビット 4）

I21TR は，送受信の状態を示すビットです。データ方向ビット“1”検出時に“1”になります。ストップコンディショ

ン検出，スタートコンディション検出，およびデータ方向ビット“0”検出時に“0”になります。また，I21TR は，

I2C1MOD の I21EN ビットが“0”の場合に“0”になります。

I21TR 説明 0 受信状態（初期値） 1 送信状態


FJUL610Q111 14-10

14.3 動作説明

14.3.1 通信動作モード I2C バス 1 スレーブアドレスレジスタ（I2C1SA）にスレーブアドレスを設定し，I2C バス 1 モードレジスタ（I2C1MOD）により

スタートコンディション，およびストップコンディションの割込み許可を選択し，I21ENビットを“1”にすると受信が許可され

ます。

14.3.1.1 スタートコンディション SDA，SCL 端子にスタートコンディション波形が入力されると，I2C バス 1 ステータスレジスタ（I2C1STAT）の I21BB ビッ

トが“1”となり，受信動作を開始します。スタートコンディション終了後はスレーブアドレス受信モードに移行します。また，I2C バス 1 モードレジスタ（I2C1MOD）の I21SIE ビットによりスタートコンディション割込みを許可している場合は，

I2C バス・インタフェース（スレーブ）割込み（I2CSINT）が発生します。

14.3.1.2 スレーブアドレス受信モードスレーブアドレス受信モードでは，SDA 端子に入力された値（スレーブアドレス，データ方向ビット）を SCL 端子に出力された

クロックの立ち上がりエッジに同期して受信します。受信したスレーブアドレスの値と I2Cバス 1スレーブアドレスレジスタ（I2C1SA）に設定した値が一致すると，I2Cバス 1ステータ

スレジスタ（I2C1STAT）の I21SAA ビットが“1”となり，次に受信したデータ方向ビットの値を I2C1STAT の I21TR ビットに格納

し，最後にアクノリッジデータ（“L”レベル）を出力し，アクノリッジデータ送信中の SCL 端子の立ち下がりエッジ検出後に，通

信待ち状態に移行し，同時に I2C バス・インタフェース（スレーブ）割込み（I2CSINT）を発生します。受信したスレーブアドレスの値と I2C バス 1 スレーブアドレスレジスタ（I2C1SA）に設定した値が一致しなかった場合は，

I21SAA ビットは“0”のままとなり，I21TR ビットへの格納も，アクノリッジデータの出力も行われず，通信待ち状態にも移行しま

せん。また，I2C バス・インタフェース（スレーブ）割込み（I2CSINT）も発生しません。

14.3.1.3 通信待ち状態通信待ち状態では，SCL 端子を“L”レベルに固定し，通信を待ち状態にします。データ受信モードでは，次のデータ受信の準備が完了した後、I2C バス 1 コントロールレジスタ（I2C1CON）の I21WT ビットに

“1”を書き込み，通信待ち状態を解除します。データ送信モードでは，次に送信するデータを I2C バス 1 送信レジスタ（I2C1TD）に設定後に，I2C1CON の I21WT ビットに

“1”を書き込み，通信待ち状態を解除します。

14.3.1.4 データ送信モードデータ送信モードでは，I2C1TD の値が MSB ファーストで送信され，最後に I2C バス 1 ステータスレジスタ（I2C1STAT）のI21ACR ビットにアクノリッジを受信します。アクノリッジデータ受信中の SCL 端子に入力された転送クロックの立ち下がりエッジ検出後に，通信待ち状態に移行し，同時

に I2C バス・インタフェース（スレーブ）割込み（I2CSINT）を発生します。 SDA 端子から出力した I2C1TD の値は I2C1RD に格納されます。

14.3.1.5 データ受信モードデータ受信モードでは，SDA 端子に入力された値を，SCL 端子に出力されたクロックの立ち上がりエッジに同期して受信し，

最後に I2C バス 1 コントロールレジスタ（I2C1CON）の I21ACT ビットの値（アクノリッジ）を出力します。アクノリッジデータ受信中の SCL 端子に入力された転送クロックの立ち下がりエッジ検出後に，通信待ち状態に移行し，同時

に I2C バス・インタフェース（スレーブ）割込み（I2CSINT）を発生します。受信したデータは，I2C1RDに格納されます。また出力したアクノリッジも I2Cバス1ステータスレジスタ（I2C1STAT）の I21ACRビットに受信されます。

14.3.1.6 ストップコンディション SDA，SCL端子にストップコンディション波形が入力されると，I2C バス 1 ステータスレジスタ（I2C1STAT）の I21BB ビットが“0”

となり，受信動作を停止します。また，I2C バス 1 モードレジスタ（I2C1MOD）の I21PIE ビットによりストップコンディション割込みを許可している場合は，I2C バ

ス・インタフェース（スレーブ）割込み（I2CSINT）が発生します。


FJUL610Q111 14-11

14.3.2 通信動作タイミング

図 14-2～4 に，各通信モードの動作タイミング，および制御方法を示します。

図 14-2 データ受信モード時の動作タイミング

図 14-3 データ送信モード時の動作タイミング

図 14-4 データ送受信モード切り替え時の動作タイミング

I2C1CON=”20H”

S A 6

A 5

A 0

R W A D

6 D 0

D 7

A P

I2C1CON=”20H”

受信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ

ｽﾚｰﾌﾞｱﾄﾞﾚｽ受信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ送信ﾃﾞｰﾀ①

レジスタ設定

SDA

I2CSINT

I21SAA

I2C1RD

I2C1CON=”20H”


A 6

A 5

A 0

R W A D

6 D 0

D 7

A

送信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ

S r

I21TR




送信ﾃﾞｰﾀ②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0

A D 6

D 7

D 0

A P

I2C1CON=”20H”

送信ﾃﾞｰﾀ③ 送信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ

ｽﾚｰﾌﾞｱﾄﾞﾚｽ送信ﾃﾞｰﾀ① 送信ﾃﾞｰﾀ② 送信ﾃﾞｰﾀ③

レジスタ設定

SDA

I2CSINT

I21SAA

I2C1RD

I21TR

S P S r

送信受信スタートコンディション


反復スタートコンディション

アクノリッジ受信

アクノリッジ送信

非アクノリッジ送信

A A A

I2C1CON=”20H”

I2C1CON=”20H”

I2C1CON=”20H”

受信ﾃﾞｰﾀ②

S A 6

A 5

A 4

A 3

A 2

A 1

A 0

R W A D

6 D 0

D 7

A D 6

D 7

D 0

A D 6

D 7

D 0

A P

I2C1CON=”20H”

受信ﾃﾞｰﾀ③ 受信ﾃﾞｰﾀ① ｽﾚｰﾌﾞｱﾄﾞﾚｽ

ｽﾚｰﾌﾞｱﾄﾞﾚｽ受信ﾃﾞｰﾀ① 受信ﾃﾞｰﾀ② 受信ﾃﾞｰﾀ③

レジスタ設定

SDA

I2CSINT

I21SAA

I2C1RD

I21TR


FJUL610Q111 14-12

送信したビットと SDA 端子の値が一致しなかった場合は，I2C バス 1 ステータスレジスタ（I2C1STAT）の I21ER ビットが

“1”になり，以降のバイトデータ通信終了まで SDA 端子出力が禁止されます。図 14-5 に送信失敗時の動作タイミング，および制御方法を示します。

図 14-5 送信失敗時の動作タイミング

14.3.3 動作波形図 14-6 に，SDA,SCL 信号，および I21BB フラグの動作波形を示します。

図 14-6 SDA，SCL 信号，および I21BB フラグの動作波形


D 6

D 5

D 4

D 3

I2C1CON=”00H”

不定データ

レジスタ設定

SDA

I2CSINT

I2C1RD

I21ER

送信失敗

D 7 A

SDA




SCL

tHD:STA tLOW tHIGH tHD:DAT tSU:STA tSU:STO tBUF tSU:DAT

I21BB tCYC


FJUL610Q111 14-13




14.4.1 PB5 端子（SCL：入出力）と PB6 端子（SDA：入出力）を I2C 機能として動作させる場合


のビット 6～5）を“0”にし，PB5，PB6 の 3 次機能（I2C バスデータ／クロック出力）を選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * 1 1 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * 0 0 * * * * * PB6C1～PB5C1 ビット（PBCON1 レジスタのビット 6～5）を“1”に，PB6C0～PB5C0 ビット（PBCON0 レジスタのビット 6～5）を“0”に，PB6DIR～PB5DIR ビット（PBDIR レジスタのビット 6～5）を“0”にし，PB5, PB6 端子の状態モードを Nch オ


ドライブして“H”レベルと“L”レベルの衝突を避けています。


ビット 7 6 5 4 3 2 1 0


設定値 * 1 1 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * 0 0 * * * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 * ** ** * * * * *



FJUL610Q111 14-14




14.4.1 PB5 端子（SCL：入出力）と PB6 端子（SDA：入出力）を I2C 機能として動作させる場合


のビット 6～5）を“0”にし，PB5，PB6 の 3 次機能（I2C バスデータ／クロック出力）を選択します。


ビット 7 6 5 4 3 2 1 0


設定値 * 1 1 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * 0 0 * * * * * PB6C1～PB5C1 ビット（PBCON1 レジスタのビット 6～5）を“1”に，PB6C0～PB5C0 ビット（PBCON0 レジスタのビット 6～5）を“0”に，PB6DIR～PB5DIR ビット（PBDIR レジスタのビット 6～5）を“0”にし，PB5, PB6 端子の状態モードを Nch オ


ドライブして“H”レベルと“L”レベルの衝突を避けています。


ビット 7 6 5 4 3 2 1 0


設定値 * 1 1 * * * * *


ビット 7 6 5 4 3 2 1 0


設定値 * 0 0 * * * * *


ビット 7 6 5 4 3 2 1 0




ビット 7 6 5 4 3 2 1 0


設定値 * ** ** * * * * *


第 15 章ポート A



FJUL610Q111 15-1

15 ポート A

15.1 概要

本 LSI は，3 ビットの入出力ポートのポート A（PA0～PA2）を内蔵しています。また，外部割込み，コンパレータ入力，逐次比較型 A/D コンバータ入力の他に，2～4 次機能モードとして，PWM，タイ

マ，コンパレータ出力，外部クロック入力，クロック出力用端子となります。 PWM については，「第 10 章 PWM」を，コンパレータについては，「第 22 章アナログコンパレータ」を，逐次比較型

A/D コンバータについては，「第 20 章逐次比較型 A/D コンバータ」を，外部クロック入力，クロック出力については，

「第 6 章クロック発生回路」を，タイマ出力については「第 8 章タイマ」を参照してください。

15.1.1 特長 • 出力モード時，ビット毎に，ハイインピーダンス出力，Pch オープンドレイン出力，Nch オープンドレイン出力，およ

び CMOS 出力が選択可能。 • 入力モード時，ビット毎に，ハイインピーダンス入力，プルダウン抵抗付き入力，プルアップ抵抗付き入力が選択

可能。 • 外部割込み端子（EXI0～EXI2），逐次比較型 A/D コンバータ用入力端子（AIN0，AIN1），アナログコンパレータ

用入力端子（CMP1P），2～4 次機能として，PWM 出力端子（PWMC，PWMD，PWME），アナログコンパレータ

用出力端子（CMP0OUT），タイマ出力端子（TM9OUT，TMFOUT），外部クロック入力（CLKIN），クロック出力

（OUTCLK，LSCLK）が使用可能。



FJUL610Q111 15-2

15.1.2 構成

図 15-1 にポート A の構成を示します。

PAD ：ポート A データレジスタ PADIR ：ポート A ディレクションレジスタ PACON0 ：ポート A コントロールレジスタ 0 PACON1 ：ポート A コントロールレジスタ 1 PAMOD0 ：ポート A モードレジスタ 0 PAMOD1 ：ポート A モードレジスタ 1

図 15-1 ポート A の構成

PWMC, PWMD, PWME, CMP0OUT, OUTCLK, LSCLK TM9OUT, TMFOUT

CLKIN, トリガ入力*1 EXI0～EXI2

データバス

3

8

PADIR PAMOD0, 1 PACON0, 1

CMP1P, AIN0, AIN1

3

*1 トリガ入力=TETG，TFTG，PCTG，PDTG，PETG，PFTG

PA0～PA2

VDD

VDD

VSS

VSS

3 PortA Output

Controller

PAD

VDD

VSS

Pull-up Pull-down Controller

3



FJUL610Q111 15-3

15.1.3 端子一覧

端子名入出

力 1 次機能 2 次機能 3 次機能 4 次機能

PA0/ EXI0/ AIN0/ TnTG/ PmTG

I/O

入出力ポート，外部 0 割込み，

A/D コンバータ入力端子 0，タイマ n トリガ入力， PWMm トリガ入力

PWMC 出力端子高速クロック出力

（OUTCLK）タイマ 9 出力

（TM9OUT）

PA1/ EXI1/ AIN1/

CMP1P/ TnTG/ PmTG

I/O


A/D コンバータ入力端子 1，コンパレータ 1 非反転入力，

タイマ n トリガ入力， PWMm トリガ入力

PWMD 出力端子低速クロック出力

（LSCLK）タイマ F 出力

（TMFOUT）

PA2/ EXI2/ TnTG/ PmTG

I/O


タイマ n トリガ入力， PWMm トリガ入力

PWME 出力端子外部クロック入力

（CLKIN）コンパレータ 0 出力

（CMP0OUT）

（n = E，F， m = C，D，E，F）

【注意】 PA0，PA1 は逐次比較型 ADC の入力に割り当てられています。逐次比較型 ADC のアナログ入力として使用する

場合は，該当するポートをハイインピーダンス出力状態に設定してください。 PA1 はアナログコンパレータの入力に割り当てられています。アナログコンパレータ入力として使用する場合は，該

当するポートをハイインピーダンス出力状態に設定してください。



FJUL610Q111 15-4




0F250H ポート A データレジスタ PAD － R/W 8 00H 0F251H ポート A ディレクションレジスタ PADIR － R/W 8 00H 0F252H ポート A コントロールレジスタ 0 PACON0

PACON R/W 8/16 00H

0F253H ポート A コントロールレジスタ 1 PACON1 R/W 8 00H 0F254H ポート A モードレジスタ 0 PAMOD0

PAMOD R/W 8/16 00H

0F255H ポート A モードレジスタ 1 PAMOD1 R/W 8 00H



FJUL610Q111 15-5

15.2.2 ポート A データレジスタ（PAD）


7 6 5 4 3 2 1 0 PAD －－－－－ PA2D PA1D PA0D

R/W －－－－－ R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

PADは，ポートA端子への出力値を設定またはポートA端子の入力レベルを読み出すための特殊機能レジスタ（SFR）です。出力モード時には，PAD の値がポート A 端子へ出力されます。PAD に書き込んだ値は読み出し可能です。入力モード時には，PAD を読み出すとポート A 端子の入力レベルが読み出されます。入力モード時に PAD への書き

込みも可能です。書き込み値は端子レベルに影響を与えません。出力モードと入力モードは後述のポート A ディレクションレジスタ（PADIR）にて選択します。ビットの説明

• PA2D～PA0D（ビット 2～0） PA2D～PA0Dは，出力モード時はポートA端子の出力値を設定するビットで，入力モード時はポートAの端子

レベルを読み出すビットです。

PA0D 説明 0 PA0 端子の出力または入力レベルが”L”レベル 1 PA0 端子の出力または入力レベルが”H”レベル

PA1D 説明

0 PA1 端子の出力または入力レベルが”L”レベル 1 PA1 端子の出力または入力レベルが”H”レベル

PA2D 説明

0 PA2 端子の出力または入力レベルが”L”レベル 1 PA2 端子の出力または入力レベルが”H”レベル

【注意】ビット操作命令を用いてPADのビットに値を設定する場合，PAD内の対象ビット以外のビットが入力モードに設定さ

れていると，端子の入力レベルが読み出され，その値が PAD に書き込まれます。このため，入力モードから出力モ

ードに切り替える場合には，PAD に出力値を設定した後にポート A ディレクションレジスタ（PADIR）で出力モードに

切り替えてください。



FJUL610Q111 15-6

15.2.3 ポート A ディレクションレジスタ（PADIR）


7 6 5 4 3 2 1 0 PADIR －－－－－ PA2DIR PA1DIR PA0DIR

R/W －－－－－ R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

PADIR は，ポート A の入出力モードを選択する特殊機能レジスタ（SFR）です。ビットの説明

• PA2DIR～PA0DIR（ビット 2～0） PA2DIR～PA0DIR は，ポート A 端子の入出力方向を設定するビットです。

PA0DIR 説明

0 PA0 端子は出力（初期値） 1 PA0 端子は入力

PA1DIR 説明


PA2DIR 説明




FJUL610Q111 15-7

15.2.4 ポート A コントロールレジスタ 0，1（PACON0，PACON1）アドレス：0F252H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PACON0 －－－－－ PA2C0 PA1C0 PA0C0

R/W －－－－－ R/W R/W R/W 初期値 0 0 0 0 0 0 0 0


7 6 5 4 3 2 1 0 PACON1 －－－－－ PA2C1 PA1C1 PA0C1

R/W －－－－－ R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

PACON0，PACON1 は，ポート A 端子の特性状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と

入力モード時で異なります。出力と入力は PADIR レジスタで選択します。ビットの説明

• PA2C1～PA0C1，PA2C0～PA0C0（ビット 2～0） PA2C1～PA0C1，PA2C0～PA0C0は，出力モード時にはハイインピーダンス出力*，Pchオープンドレイン出力，

Nchオープンドレイン出力，およびCMOS出力を，入力モード時にはハイインピーダンス入力，プルダウン抵抗

付き入力，プルアップ抵抗付き入力を選択するビットです。 * ハイインピーダンス出力とは“H”レベル出力と“L”レベル出力の両方がオフになっている状態です。

出力モード選択時（PA0DIR ビット=”0”）入力モード選択時（PA0DIR ビット=”1”）

PA0C1 PA0C0 説明 0 0 PA0 端子はハイインピーダンス出力（初期値） PA0 端子はハイインピーダンス入力 0 1 PA0 端子は Pch オープンドレイン出力 PA0 端子はプルダウン抵抗付き入力 1 0 PA0 端子は Nch オープンドレイン出力 PA0 端子はプルアップ抵抗付き入力 1 1 PA0 端子は CMOS 出力 PA0 端子はハイインピーダンス入力

出力モード選択時（PA1DIR ビット=”0”）入力モード選択時（PA1DIR ビット=”1”） PA1C1 PA1C0 説明

0 0 PA1 端子はハイインピーダンス出力（初期値） PA1 端子はハイインピーダンス入力 0 1 PA1 端子は Pch オープンドレイン出力 PA1 端子はプルダウン抵抗付き入力 1 0 PA1 端子は Nch オープンドレイン出力 PA1 端子はプルアップ抵抗付き入力 1 1 PA1 端子は CMOS 出力 PA1 端子はハイインピーダンス入力

出力モード選択時（PA2DIR ビット=”0”）入力モード選択時（PA2DIR ビット=”1”） PA2C1 PA2C0 説明

0 0 PA2 端子はハイインピーダンス出力（初期値） PA2 端子はハイインピーダンス入力 0 1 PA2 端子は Pch オープンドレイン出力 PA2 端子はプルダウン抵抗付き入力 1 0 PA2 端子は Nch オープンドレイン出力 PA2 端子はプルアップ抵抗付き入力 1 1 PA2 端子は CMOS 出力 PA2 端子はハイインピーダンス入力



FJUL610Q111 15-8

15.2.5 ポート A モードレジスタ 0，1（PAMOD0，PAMOD1）アドレス：0F254H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PAMOD0 －－－－－ PA2MD0 PA1MD0 PA0MD0

R/W －－－－－ R/W R/W R/W 初期値 0 0 0 0 0 0 0 0


7 6 5 4 3 2 1 0 PAMOD1 －－－－－ PA2MD1 PA1MD1 PA0MD1

R/W －－－－－ R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

PAMOD0， PAMOD1 は，ポート A の 1 次機能，2 次機能，3 次機能，4 次機能を選択する特殊機能レジスタ（SFR）です。ビットの説明

• PA0MD1，PA0MD0（ビット 0） PA0MD1，PA0MD0 は，PA0 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。

PA0MD1 PA0MD0 説明

0 0 汎用入出力モード（初期値） 0 1 PWMC データ出力 1 0 高速クロック（OUTCLK）出力 1 1 タイマ 9（TM9OUT）出力

• PA1MD1，PA1MD0（ビット 1）

PA1MD1，PA1MD0 は，PA1 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。

PA1MD1 PA1MD0 説明 0 0 汎用入出力モード（初期値） 0 1 PWMD データ出力 1 0 低速クロック（LSCLK）出力 1 1 タイマ F（TMFOUT）出力

• PA2MD1，PA2MD0（ビット 2）

PA2MD1，PA2MD0 は，PA2 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。

PA2MD1 PA2MD0 説明 0 0 汎用入出力モード（初期値） 0 1 PWME データ出力 1 0 外部クロック（CLKIN）入力 1 1 コンパレータ 0（CMP0OUT）出力



FJUL610Q111 15-9

15.3 動作説明

15.3.1 入出力ポート機能ポート A の各端子は，ポート A ディレクションレジスタ（PADIR）を設定して，出力と入力のいずれかを選択します。出力モード時は，ポートAコントロールレジスタ 0，1（PACON0，PACON1）を設定して，ハイインピーダンス出力モード，

Pch オープンドレイン出力モード，Nch オープンドレイン出力モード，および CMOS 出力モードのいずれかを選択しま

す。入力モード時は，ポート A コントロールレジスタ 0，1（PACON0，PACON1）により，ハイインピーダンス入力モード，プル

ダウン抵抗付き入力モード，プルアップ抵抗付き入力モードが選択可能です。システムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。出力モード時には，ポートAデータレジスタ（PAD）に設定した値により，ポートA各端子に“L”レベルもしくは，“H”レベ

ルが出力されます。入力モード時には，ポート A データレジスタ（PAD）からポート A の各端子の入力レベルが読み出せます。

15.3.2 入出力ポート以外の 1 次機能ポートAには，入出力ポート以外の1次機能として，A/Dコンバータ入力（AIN0，1），コンパレータ入力（CMP1P），外部

割込み入力（EXI0～2），トリガ入力（TETG，TFTG，PCTG，PDTG，PETG，PFTG）が割り付けられています。

A/D コンバータ入力（AIN0，1），コンパレータ入力（CMP1P）を使用する場合は，該当するポートをハイインピーダンス

出力状態に設定してください。

外部割込み/トリガ入力（EXI0～2，TETG，TFTG，PCTG，PDTG，PETG，PFTG）を使用する場合は，該当するポート

を入力状態に設定してください。

15.3.3 2～4 次機能ポート A には，2～4 次機能として，PWM 出力端子（PWMC，PWMD，PWME），アナログコンパレータ用出力端子

（CMP0OUT），タイマ出力端子（TM9OUT，TMFOUT），外部クロック入力（CLKIN），クロック出力（OUTCLK，

LSCLK）が割り付けられています。ポート A モードレジスタ（PAMOD0，PAMOD1）の PA2MD0～PA0MD0，PA2MD1～PA0MD1 ビットを設定することで，各 2～4 次機能モードとして使用できます。

第 16 章ポート B



FJUL610Q111 16-1

16 ポート B

16.1 概要

本 LSI は，8 ビットの入出力ポートのポート B（PB0～PB7）を内蔵しています。また，外部割込み，コンパレータ入力，逐次比較型 A/D コンバータ入力の他に，2～4 次機能モードとして，PWM，コン

パレータ出力，同期式シリアルポート（SSIO），UART，I2C バス，外部クロック入力，クロック出力用端子となります。 PWM については，「第 10 章 PWM」を，コンパレータについては，「第 22 章アナログコンパレータ」を，逐次比較型

A/D コンバータについては，「第 20 章逐次比較型 A/D コンバータ」を，同期式シリアルポートについては，「第 11 章同期式シリアルポート」を，UART については，「第 12 章 UART」を，I2C バスについては，｢第 13 章 I2C バスインタフ

ェース（マスタ）｣，「第 14章 I2Cバスインタフェース（スレーブ）」を，外部クロック入力，クロック出力については，「第 6章

クロック発生回路」参照してください。



可能。 • 外部割込み端子（EXI4,EXI5,EXI6,EXI7），逐次比較型 A/D コンバータ用入力端子（AIN2～5），アナログコンパ

レータ用入力端子（CMP0P,CMP0M），UART 受信端子（RXD0，RXD1），2～4 次機能として，PWM 出力端子

（PWMC,PWMD,PWME,PWMF0,PWMF1,PWMF2），アナログコンパレータ用出力端子（CMP1OUT），SSIO 端

子（SIN，SOUT，SCK），UART 送信端子（TXD0,TXD1），I2C 端子（SCL，SDA），外部クロック入力（CLKIN），ク

ロック出力（OUTCLK，LSCLK）が使用可能。



FJUL610Q111 16-2

16.1.2 構成

図 16-1 に，ポート B の構成を示します。

PBD ：ポート B データレジスタ PBDIR ：ポート B ディレクションレジスタ PBCON0 ：ポート B コントロールレジスタ 0 PBCON1 ：ポート B コントロールレジスタ 1 PBMOD0 ：ポート B モードレジスタ 0 PBMOD1 ：ポート B モードレジスタ 1

図 16-1 ポート B の構成

データバス

8

8

PBDIR PBMOD0,1 PBCON0,1

CMP0P, CMP0M, AIN2, AIN3, AIN4, AIN5

6

*1 トリガ入力 = TETG, TFTG, PCTG, PDTG, PETG, PETG, PFTG

PB0～PB7

VDD

VDD

VSS

VSS

8 PortB Output

Controller

PBD

VDD

VSS


8

PWMC, PWMD, PWME, PWMF0, PWMF1, PWMF2 TXD0, TXD1 SCL, SDA, SOUT, SCK CMP1OUT, OUTCLK, LSCLK

RXD0, RXD1, CLKIN, トリガ入力*1 SCL, SDA, SIN, SCK EXI4, EXI5, EXI6, EXI7



FJUL610Q111 16-3

16.1.3 端子一覧

端子名入出


PB0/ EXI4/ AIN2/ RXD0/ TnTG/ PmTG

I/O

入出力ポート外部 4 割込み

A/D コンバータ入力端子 2 UART0 データ入力タイマ n トリガ入力 PWMm トリガ入力

PWMC 出力端子高速クロック出力

（OUTCLK）コンパレータ 1 出力

（CMP1OUT）

PB1/ EXI5/ AIN3/ TnTG/ PmTG

I/O


A/D コンバータ入力端子 3 タイマ n トリガ入力 PWMm トリガ入力

PWMD 出力端子 UART0 データ出力 UART１データ出力

PB2/ EXI6/ RXD1/ TnTG/ PmTG

I/O


UART1 データ入力タイマ n トリガ入力 PWMm トリガ入力

PWME 出力端子 ― ―

PB3/ EXI7/ TnTG/ PmTG

I/O


タイマ n トリガ入力 PWMm トリガ入力

SSIO データ入力 UART１データ出力 ―

PB4/ CMP0P/ TnTG/ PmTG

I/O

入出力ポートコンパレータ0非反転入力


SSIO データ出力 UART0 データ出力 UART１データ出力

PB5/ RXD0/

CMP0M/ TnTG/ PmTG

I/O

入出力ポート UART0 データ入力

コンパレータ 0 反転入力タイマ n トリガ入力 PWMm トリガ入力

SSIO クロック入出力 I2C クロック入出力 PWMF2 出力端子

PB6/ AIN4/ TnTG/ PmTG

I/O

入出力ポート A/D コンバータ入力端子 4


外部クロック入力

（CLKIN） I2C データ入出力 PWMF1 出力端子

PB7/ RXD1/ AIN5/ TnTG/ PmTG

I/O

入出力ポート UART1 データ入力

A/D コンバータ入力端子 5 タイマ n トリガ入力 PWMm トリガ入力

低速クロック出力

（LSCLK） PWMF0 出力端子 PWMC 出力端子

（n = E，F，m = C，D，E，F）【注意】 PB0,PB1,PB6,PB7 は逐次比較型 ADC の入力に割り当てられています。逐次比較型 ADC のアナログ入力とし

て使用する場合は，該当するポートをハイインピーダンス出力状態に設定してください。 PB4,PB5 はアナログコンパレータの入力に割り当てられています。アナログコンパレータ入力として使用する場

合は，該当するポートをハイインピーダンス出力状態に設定してください。



FJUL610Q111 16-4




0F258H ポート B データレジスタ PBD － R/W 8 00H 0F259H ポート B ディレクションレジスタ PBDIR － R/W 8 00H 0F25AH ポート B コントロールレジスタ 0 PBCON0

PBCON R/W 8/16 00H

0F25BH ポート B コントロールレジスタ 1 PBCON1 R/W 8 00H 0F25CH ポート B モードレジスタ 0 PBMOD0

PBMOD R/W 8/16 00H

0F25DH ポート B モードレジスタ 1 PBMOD1 R/W 8 00H



FJUL610Q111 16-5

16.2.2 ポート B データレジスタ（PBD）アドレス：0F258H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PBD PB7D PB6D PB5D PB4D PB3D PB2D PB1D PB0D


PBDは，ポートB端子への出力値を設定またはポートB端子の入力レベルを読み出すための特殊機能レジスタ（SFR）です。

出力モード時には，PBD の値がポート B 端子へ出力されます。PBD に書き込んだ値は読み出し可能です。入力モード時には，PBD を読み出すとポート B 端子の入力レベルが読み出されます。入力モード時に PBD への書き込み

も可能です。書き込み値は端子レベルに影響を与えません。出力モードと入力モードは後述のポート B ディレクションレジスタ（PBDIR）にて選択します。ビットの説明

• PB7D～PB0D （ビット 7～0） PB7D～PB0Dは，出力モード時はポート B 端子の出力値を設定するビットで，入力モード時はポート B の端子


PB0D 説明 0 PB0 端子の出力または入力レベルが”L”レベル 1 PB0 端子の出力または入力レベルが”H”レベル

PB1D 説明

0 PB1 端子の出力または入力レベルが”L”レベル 1 PB1 端子の出力または入力レベルが”H”レベル

PB2D 説明


PB3D 説明


PB4D 説明


PB5D 説明




FJUL610Q111 16-6

PB6D 説明


PB7D 説明


【注意】

ビット操作命令を用いて PBD のビットに値を設定する場合，PBD 内の対象ビット以外のビットが入力モードに設定

されていると，端子の入力レベルが読み出され，その値が PBD に書き込まれます。このため，入力モードから出力

モードに切り替える場合には，PBD に出力値を設定した後にポート B ディレクションレジスタ（PBDIR）で出力モード

に切り替えてください。



FJUL610Q111 16-7

16.2.3 ポート B ディレクションレジスタ（PBDIR）


7 6 5 4 3 2 1 0 PBDIR PB7DIR PB6DIR PB5DIR PB4DIR PB3DIR PB2DIR PB1DIR PB0DIR


PBDIR は，ポート B の入出力モードを選択する特殊機能レジスタ（SFR）です。ビットの説明

• PB7DIR～PB0DIR （ビット 7～0） PB7DIR～PB0DIR は，ポート B 端子の入出力方向を設定するビットです。

PB0DIR 説明

0 PB0 端子は出力（初期値） 1 PB0 端子は入力

PB1DIR 説明


PB2DIR 説明


PB3DIR 説明


PB4DIR 説明


PB5DIR 説明


PB6DIR 説明


PB7DIR 説明




FJUL610Q111 16-8

16.2.4 ポート B コントロールレジスタ 0，1（PBCON0，PBCON1）


7 6 5 4 3 2 1 0 PBCON0 PB7C0 PB6C0 PB5C0 PB4C0 PB3C0 PB2C0 PB1C0 PB0C0



7 6 5 4 3 2 1 0 PBCON1 PB7C1 PB6C1 PB5C1 PB4C1 PB3C1 PB2C1 PB1C1 PB0C1


PBCON0，PBCON1 は，ポート B 端子の特性状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と

入力モード時で異なります。出力と入力は PBDIR レジスタで選択します。ビットの説明

• PB7C1～PB0C1，PB7C0～PB0C0 （ビット 7～0） PB7C1～PB0C1，PB7C0～PB0C0 は，出力モード時にはハイインピーダンス出力*，Pch オープンドレイン出力，



出力モード選択時（PB0DIR ビット=”0”）入力モード選択時（PB0DIR ビット=”1”） PB0C1 PB0C0 説明

0 0 PB0 端子はハイインピーダンス出力（初期値） PB0 端子はハイインピーダンス入力 0 1 PB0 端子は Pch オープンドレイン出力 PB0 端子はプルダウン抵抗付き入力 1 0 PB0 端子は Nch オープンドレイン出力 PB0 端子はプルアップ抵抗付き入力 1 1 PB0 端子は CMOS 出力 PB0 端子はハイインピーダンス入力







FJUL610Q111 16-9













FJUL610Q111 16-10

16.2.5 ポート B モードレジスタ 0，1（PBMOD0，PBMOD1）

アドレス：0F25CH アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 PBMOD0 PB7MD0 PB6MD0 PB5MD0 PB4MD0 PB3MD0 PB2MD0 PB1MD0 PB0MD0



7 6 5 4 3 2 1 0 PBMOD1 PB7MD1 PB6MD1 PB5MD1 PB4MD1 PB3MD1 PB2MD1 PB1MD1 PB0MD1


PBMOD0，PBMOD1 は，ポート B の 1 次機能，2 次機能，3 次機能，4 次機能を選択する特殊機能レジスタ（SFR）です。ビットの説明

• PB0MD1，PB0MD0 （ビット 0） PB0MD1，PB0MD0 は，PB0 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。

PB0MD1 PB0MD0 説明

0 0 汎用入出力モード（初期値） 0 1 PWMC データ出力 1 0 高速クロック（OUTCLK）出力機能 1 1 コンパレータ 1（CMP1OUT）出力

• PB1MD1，PB1MD0 （ビット 1）

PB1MD1，PB1MD0 は，PB1 端子の 1 次機能，2 次機能，3 次機能，4 次機能を選択するビットです。

PB1MD1 PB1MD0 説明 0 0 汎用入出力モード（初期値） 0 1 PWMD データ出力 1 0 UART0 データ出力 1 1 UART1 データ出力


PB2MD1，PB2MD0 は，PB2 端子の 1 次機能，2 次機能を選択するビットです。

PB2MD1 PB2MD0 説明 0 0 汎用入出力モード（初期値） 0 1 PWME データ出力 1 0 使用禁止 1 1 使用禁止



FJUL610Q111 16-11


PB3MD1，PB3MD0 は，PB3 端子の 1 次機能，2 次機能，3 次機能を選択するビットです。

PB3MD1 PB3MD0 説明 0 0 汎用入出力モード（初期値） 0 1 SSIO データ入力 1 0 UART1 データ出力 1 1 使用禁止



PB4MD1 PB4MD0 説明 0 0 汎用入出力モード（初期値） 0 1 SSIO データ出力 1 0 UART0 データ出力 1 1 UART1 データ出力



PB5MD1 PB5MD0 説明 0 0 汎用入出力モード（初期値） 0 1 SSIO クロック入出力 1 0 I2C クロック入出力 1 1 PWMF2 データ出力



PB6MD1 PB6MD0 説明 0 0 汎用入出力モード（初期値） 0 1 外部クロック（CLKIN）入力機能 1 0 I2C データ入出力 1 1 PWMF1 データ出力



PB7MD1 PB7MD0 説明 0 0 汎用入出力モード（初期値） 0 1 低速クロック（LSCLK）出力機能 1 0 PWMF0 データ出力 1 1 PWMC データ出力

【注意】

“使用禁止”に設定しかつ出力モードが選択されている場合（ポート B コントロールレジスタで選択），ポート B の出力端子状態は，ポートデータレジスタ PBD のデータに関わらず以下のように固定されます。ハイインピーダンス出力選択時：出力端子はハイインピーダンス Pch オープンドレイン出力選択時：出力端子はハイインピーダンス Nch オープンドレイン出力選択時：出力端子は”L”固定 CMOS 出力選択時：出力端子は”L”固定



FJUL610Q111 16-12

16.3 動作説明

16.3.1 入出力ポート機能ポート B の各端子は，ポート B ディレクションレジスタ（PBDIR）を設定して，出力と入力のいずれかを選択します。出力モード時は，ポート B コントロールレジスタ 0，1（PBCON0，PBCON1）を設定して，ハイインピーダンス出力モード，


す。入力モード時は，ポート B コントロールレジスタ 0，1（PBCON0，PBCON1）により，ハイインピーダンス入力モード，プル

ダウン抵抗付き入力モード，プルアップ抵抗付き入力モードが選択可能です。システムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。出力モード時には，ポートB データレジスタ（PBD）に設定した値により，ポート B 各端子に“L”レベルもしくは，“H”レベ

ルが出力されます。入力モード時には，ポート B データレジスタ（PBD）からポート B の各端子の入力レベルが読み出せます。

16.3.2 入出力ポート以外の 1 次機能ポート B には，入出力ポート以外の 1 次機能として，A/D コンバータ入力（AIN2～5），コンパレータ入力（CMP0M，

CMP0P），外部割込み入力（EXI4～7），トリガ入力（TETG，TFTG，PCTG，PDTG，PETG，PFTG），UART 受信端子

（RXD0，RXD1）が割り付けられています。 A/D コンバータ入力（AIN2～5），コンパレータ入力（CMP0M，CMP0P）を使用する場合は，該当するポートをハイイン

ピーダンス出力状態に設定してください。

外部割込み／トリガ入力／UART 受信（EXI4～7，TETG，TFTG，PCTG，PDTG，PETG，PFTG，RXD0，RXD1）を使

用する場合は，該当するポートを入力状態に設定してください。

16.3.3 2～4 次機能ポート B には，2～4 次機能として，PWM 出力端子（PWMC，PWMD，PWME，PWMF0，PWMF1，PWMF2），アナロ

グコンパレータ用出力端子（CMP1OUT），SSIO端子（SIN，SOUT，SCK），UART送信端子（TXD0，TXD1），I2C端子

（SCL，SDA），外部クロック入力（CLKIN），クロック出力（OUTCLK，LSCLK）が割り付けられています。ポート B モード

レジスタ（PBMOD0，PBMOD1）の PB7MD0～PB0MD0，PB7MD1～PB0MD1ビットを設定することで，各 2～4次機能

モードとして使用できます。

第 17 章ポート C



FJUL610Q111 17-1

17 ポート C

17.1 概要

本 LSI は，8 ビットの入出力ポートのポート C（ML610Q111：PC0～PC3，ML610Q112：PC0～PC7）を内蔵しています。ポートCは，逐次比較型A/Dコンバータ入力の他に，2～4次機能モードとして，PWM，I2Cバス，タイマ出力端子となり

ます。 PWM については，「第 10 章 PWM」を，逐次比較型 A/D コンバータについては，「第 20 章逐次比較型 A/D コンバ

ータ」を，I2C バスについては，｢第 13 章 I2C バス・インタフェース（マスタ）｣，「第 14 章 I2C バス・インタフェース（スレー

ブ）」を，タイマ出力については，「第 8 章タイマ」を参照してください。



可能。 • 逐次比較型A/Dコンバータ用入力端子（AIN6，AIN7），2～4次機能として，PWM 出力端子（PWMF0，PWMF1，

PWMF2），I2C 端子（SCL，SDA），タイマ出力（TM9OUT，TMFOUT）が使用可能。【注意】

ML610Q111 をご使用の場合，PC4～PC7 はありません。PC4～PC7 を制御する SFR は機能しません。



FJUL610Q111 17-2

17.1.2 構成

図 17-1 に，ポート C の構成を示します。

PCD ：ポート C データレジスタ PCDIR ：ポート C ディレクションレジスタ PCCON0 ：ポート C コントロールレジスタ 0 PCCON1 ：ポート C コントロールレジスタ 1 PCMOD0 ：ポート C モードレジスタ 0 PCMOD1 ：ポート C モードレジスタ 1

図 17-1 ポート C の構成

データバス

2

7

PCDIR PCMOD0, 1 PCCON0, 1

AIN6, AIN7 2

PC0～PC7

VDD

VDD

VSS

VSS

8 PortC Output

Controller

PCD

VDD

VSS


8

PWMF0, PWMF1, PWMF2 SCL, SDA, TM9OUT, TMFOUT

SCL, SDA



FJUL610Q111 17-3

17.1.3 端子一覧

端子名入出


PC0 I/O 入出力ポート ― PWMF0 出力タイマ 9 出力 PC1 I/O 入出力ポート ― PWMF1 出力 ― PC2 I/O 入出力ポート ― PWMF2 出力 ― PC3 I/O 入出力ポート ― ― タイマ F 出力 PC4 I/O 入出力ポート I2C クロック入出力 ― ― PC5 I/O 入出力ポート I2C データ入出力 ― ― PC6/ AIN6

I/O 入出力ポート

A/D コンバータ入力端子 6 ― ― ―

PC7/ AIN7

I/O 入出力ポート

A/D コンバータ入力端子 7 ― ― ―

【注意】

PC6，PC7は逐次比較型 ADC の入力に割り当てられています。逐次比較型 ADC のアナログ入力として使用する

場合は，該当するポートをハイインピーダンス出力状態に設定してください。



FJUL610Q111 17-4




0F260H ポート C データレジスタ PCD － R/W 8 00H 0F261H ポート C ディレクションレジスタ PCDIR － R/W 8 00H 0F262H ポート C コントロールレジスタ 0 PCCON0

PCCON R/W 8/16 00H

0F263H ポート C コントロールレジスタ 1 PCCON1 R/W 8 00H 0F264H ポート C モードレジスタ 0 PCMOD0

PCMOD R/W 8/16 00H

0F265H ポート C モードレジスタ 1 PCMOD1 R/W 8 00H



FJUL610Q111 17-5

17.2.2 ポート C データレジスタ（PCD）アドレス：0F260H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PCD PC7D PC6D PC5D PC4D PC3D PC2D PC1D PC0D


PCDは，ポートC端子への出力値を設定またはポートC端子の入力レベルを読み出すための特殊機能レジスタ（SFR）です。

出力モード時には，PCD の値がポート C 端子へ出力されます。PCD に書き込んだ値は読み出し可能です。入力モード時には，PCD を読み出すとポート C 端子の入力レベルが読み出されます。入力モード時に PCD への書き込み

も可能です。書き込み値は端子レベルに影響を与えません。出力モードと入力モードは後述のポート C ディレクションレジスタ（PCDIR）にて選択します。ビットの説明

• PC7D～PC0D （ビット 7～0） PC7D～PC0D は，出力モード時はポート C 端子の出力値を設定するビットで，入力モード時はポート C の端子

レベルを読み出すビットです。 ML610Q111 では PC7D~PC4D の設定は機能しません。

PC0D 説明 0 PC0 端子の出力または入力レベルが”L”レベル 1 PC0 端子の出力または入力レベルが”H”レベル

PC1D 説明

0 PC1 端子の出力または入力レベルが”L”レベル 1 PC1 端子の出力または入力レベルが”H”レベル

PC2D 説明


PC3D 説明


PC4D 説明


PC5D 説明


PC6D 説明




FJUL610Q111 17-6

PC7D 説明


【注意】ビット操作命令を用いてPCDのビットに値を設定する場合，PCD内の対象ビット以外のビットが入力モードに設定され

ていると，端子の入力レベルが読み出され，その値が PCD に書き込まれます。このため，入力モードから出力モード

に切り替える場合には，PCDに出力値を設定した後にポート C ディレクションレジスタ（PCDIR）で出力モードに切り替




FJUL610Q111 17-7

17.2.3 ポート C ディレクションレジスタ（PCDIR）


7 6 5 4 3 2 1 0 PCDIR PC7DIR PC6DIR PC5DIR PC4DIR PC3DIR PC2DIR PC1DIR PC0DIR


PCDIR は，ポート C の入出力モードを選択する特殊機能レジスタ（SFR）です。ビットの説明

• PC7DIR～PC0DIR （ビット 7～0） PC7DIR～PC0DIR は，ポート C 端子の入出力方向を設定するビットです。 ML610Q111 では PC7DIR~PC4DIR の設定は機能しません。

PC0DIR 説明

0 PC0 端子は出力（初期値） 1 PC0 端子は入力

PC1DIR 説明


PC2DIR 説明


PC3DIR 説明


PC4DIR 説明


PC5DIR 説明


PC6DIR 説明


PC7DIR 説明




FJUL610Q111 17-8

17.2.4 ポート C コントロールレジスタ 0，1（PCCON0，PCCON1）


7 6 5 4 3 2 1 0 PCCON0 PC7C0 PC6C0 PC5C0 PC4C0 PC3C0 PC2C0 PC1C0 PC0C0



7 6 5 4 3 2 1 0 PCCON1 PC7C1 PC6C1 PC5C1 PC4C1 PC3C1 PC2C1 PC1C1 PC0C1


PCCON0，PCCON1 は，ポート C 端子の特性状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と

入力モード時で異なります。出力と入力は PCDIR レジスタで選択します。ビットの説明

• PC7C1～PC0C1，PC7C0～PC0C0 （ビット 7～0） PC7C1～PC0C1，PC7C0～PC0C0 は，出力モード時にはハイインピーダンス出力*，Pch オープンドレイン出力，


付き入力，プルアップ抵抗付き入力を選択するビットです。 ML610Q111 では PC7C1~PC4C1，PC7C0~PC4C0 の設定は機能しません。 * ハイインピーダンス出力とは“H”レベル出力と“L”レベル出力の両方がオフになっている状態です。

出力モード選択時（PC0DIR ビット=”0”）入力モード選択時（PC0DIR ビット=”1”） PC0C1 PC0C0 説明

0 0 PC0 端子はハイインピーダンス出力（初期値） PC0 端子はハイインピーダンス入力 0 1 PC0 端子は Pch オープンドレイン出力 PC0 端子はプルダウン抵抗付き入力 1 0 PC0 端子は Nch オープンドレイン出力 PC0 端子はプルアップ抵抗付き入力 1 1 PC0 端子は CMOS 出力 PC0 端子はハイインピーダンス入力





FJUL610Q111 17-9















FJUL610Q111 17-10

17.2.5 ポート C モードレジスタ 0，1（PCMOD0，PCMOD1）


7 6 5 4 3 2 1 0 PCMOD0 PC7MD0 PC6MD0 PC5MD0 PC4MD0 PC3MD0 PC2MD0 PC1MD0 PC0MD0



7 6 5 4 3 2 1 0 PCMOD1 PC7MD1 PC6MD1 PC5MD1 PC4MD1 PC3MD1 PC2MD1 PC1MD1 PC0MD1


PCMOD0，PCMOD1 は，ポート C の 1 次機能，2 次機能，3 次機能，4 次機能を選択する特殊機能レジスタ（SFR）です。

ML610Q111 では PC7MD1~PC4MD1，PC7MD0~PC4MD0 の設定は機能しません。ビットの説明

• PC0MD1，PC0MD0 （ビット 0） PC0MD1，PC0MD0 は，PC0 端子の 1 次機能，3 次機能，4 次機能を選択するビットです。

PC0MD1 PC0MD0 説明

0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 PWMF0 出力 1 1 タイマ 9 出力

• PC1MD1，PC1MD0 （ビット 1）

PC1MD1，PC1MD0 は，PC1 端子の 1 次機能，3 次機能を選択するビットです。

PC1MD1 PC1MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 PWMF1 出力 1 1 使用禁止



PC2MD1 PC2MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 PWMF2 出力 1 1 使用禁止



FJUL610Q111 17-11



PC3MD1 PC3MD0 説明 0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 使用禁止 1 1 タイマ F 出力


PC4MD1，PC4MD0 は，PC4 端子の 1 次機能，2 次機能を選択するビットです。 ML610Q111 では本ビットの設定は機能しません


0 0 汎用入出力モード（初期値） 0 1 I2C クロック入出力 1 0 使用禁止 1 1 使用禁止


PC5MD1，PC5MD0 は，PC5 端子の 1 次機能，2 次機能を選択するビットです。 ML610Q111 では本ビットの設定は機能しません


0 0 汎用入出力モード（初期値） 0 1 I2C データ入出力 1 0 使用禁止 1 1 使用禁止


PC6MD1，PC6MD0 は，PC6 端子の 1 次機能を選択するビットです。 ML610Q111 では本ビットの設定は機能しません


0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 使用禁止 1 1 使用禁止


PC7MD1，PC7MD0 は，PC7 端子の 1 次機能を選択するビットです。 ML610Q111 では本ビットの設定は機能しません


0 0 汎用入出力モード（初期値） 0 1 使用禁止 1 0 使用禁止 1 1 使用禁止



FJUL610Q111 17-12

【注意】

“使用禁止”に設定しかつ出力モードが選択されている場合（ポート C コントロールレジスタで選択），ポート C の出力端子状態は，ポートデータレジスタ PCD のデータに関わらず以下のように固定されます。ハイインピーダンス出力選択時：出力端子はハイインピーダンス Pch オープンドレイン出力選択時：出力端子はハイインピーダンス Nch オープンドレイン出力選択時：出力端子は”L”固定 CMOS 出力選択時：出力端子は”L”固定



FJUL610Q111 17-13

17.3 動作説明

17.3.1 入出力ポート機能ポート C の各端子は，ポート C ディレクションレジスタ（PCDIR）を設定して，出力と入力のいずれかを選択します。出力モード時は，ポート C コントロールレジスタ 0，1（PCCON0，PCCON1）を設定して，ハイインピーダンス出力モード，


す。入力モード時は，ポート C コントロールレジスタ 0，1（PCCON0，PCCON1）により，ハイインピーダンス入力モード，プル

ダウン抵抗付き入力モード，プルアップ抵抗付き入力モードが選択可能です。システムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。出力モード時には，ポート C データレジスタ（PCD）に設定した値により，ポート C 各端子に“L”レベルもしくは，“H”レベ

ルが出力されます。入力モード時には，ポート C データレジスタ（PCD）からポート C の各端子の入力レベルが読み出せます。【注意】

ML610Q111 をご使用の場合，PC4～PC7 はありません。PC4～PC7 を制御する SFR は機能しません。

17.3.2 入出力ポート以外の 1 次機能ポート C には，入出力ポート以外の 1 次機能として，A/D コンバータ入力（AIN6，7）が割り付けられています。 A/D コンバータ入力（AIN6，7）を使用する場合は，該当するポートをハイインピーダンス出力状態に設定してください。

【注意】

本機能は，ML610Q112 のみ有効です。

17.3.3 2～4 次機能

ポート C には，2～4 次機能として，PWM 出力端子（PWMF0，PWMF1，PWMF2），I2C 端子（SCL，SDA），タイマ出力

（TM9OUT，TMFOUT）が割り付けられています。ポート C モードレジスタ（PCMOD0，PCMOD1）の PC7MD0～PC0MD0，PC7MD1～PC0MD1 ビットを設定することで，各 2～4 次機能モードとして使用できます。【注意】

I2C 端子（SCL，SDA）は，ML610Q112 のみ有効です。

第 18 章ポート D



FJUL610Q111 18-1

18 ポート D

18.1 概要

本 LSI は，6 ビットの入出力ポートのポート D（PD0～PD5）を内蔵しています（ML610Q112 のみ）。



可能。

18.1.2 構成図 18－1 に，ポート D の構成を示します。

PDD ：ポート D データレジスタ PDDIR ：ポート D ディレクションレジスタ PDCON0 ：ポート D コントロールレジスタ 0 PDCON1 ：ポート D コントロールレジスタ 1

図 18－1 ポート D の構成

データバス

PD0～PD5

PDDIR PDCON0, 1

VDD

VDD

VSS

VSS

6 PortD Output

Controller PDD

VDD

VSS


6



FJUL610Q111 18-2

18.1.3 端子一覧

端子名入出力 1 次機能

PD0 I/O 入出力ポート PD1 I/O 入出力ポート PD2 I/O 入出力ポート PD3 I/O 入出力ポート PD4 I/O 入出力ポート PD5 I/O 入出力ポート



FJUL610Q111 18-3




0F268H ポート D データレジスタ PDD － R/W 8 00H 0F269H ポート D ディレクションレジスタ PDDIR － R/W 8 00H 0F26AH ポート D コントロールレジスタ 0 PDCON0

PDCON R/W 8/16 00H

0F26BH ポート D コントロールレジスタ 1 PDCON1 R/W 8 00H



FJUL610Q111 18-4

18.2.2 ポート D データレジスタ（PDD）


7 6 5 4 3 2 1 0 PDD －－ PD5D PD4D PD3D PD2D PD1D PD0D


PDDは，ポートD端子への出力値を設定またはポートD端子の入力レベルを読み出すための特殊機能レジスタ（SFR）です。出力モード時には，PDD の値がポート D 端子へ出力されます。PDD に書き込んだ値は読み出し可能です。入力モード時には，PDD を読み出すとポート D 端子の入力レベルが読み出されます。入力モード時に PDD への書き

込みも可能です。書き込み値は端子レベルに影響を与えません。出力モードと入力モードは後述のポート D ディレクションレジスタ（PDDIR）にて選択します。

ビットの説明

• PD5D～PD0D （ビット 5～0） PD5D～PD0Dは，出力モード時はポートD端子の出力値を設定するビットで，入力モード時はポートDの端子


PD0D 説明 0 PD0 端子の出力または入力レベルが”L”レベル 1 PD0 端子の出力または入力レベルが”H”レベル

PD1D 説明

0 PD1 端子の出力または入力レベルが”L”レベル 1 PD1 端子の出力または入力レベルが”H”レベル

PD2D 説明


PD3D 説明


PD4D 説明


PD5D 説明




FJUL610Q111 18-5

【注意】

ビット操作命令を用いて PDD のビットに値を設定する場合，PDD 内の対象ビット以外のビットが入力モードに設定

されていると，端子の入力レベルが読み出され，その値が PDD に書き込まれます。このため，入力モードから出力

モードに切り替える場合には，PDDに出力値を設定した後にポートDディレクションレジスタ（PDDIR）で出力モード

に切り替えてください。



FJUL610Q111 18-6

18.2.3 ポート D ディレクションレジスタ（PDDIR）アドレス：0F269H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PDDIR －－ PD5DIR PD4DIR PD3DIR PD2DIR PD1DIR PD0DIR


PDDIR は，ポート D の入出力モードを選択する特殊機能レジスタ（SFR）です。

ビットの説明

• PD5DIR～PD0DIR （ビット 5～0） PD5DIR～PD0DIR は，ポート D 端子の入出力モードを選択するビットです。

PD0DIR 説明

0 PD0 端子は出力（初期値） 1 PD0 端子は入力

PD1DIR 説明


PD2DIR 説明


PD3DIR 説明


PD4DIR 説明


PD5DIR 説明




FJUL610Q111 18-7

18.2.4 ポート D コントロールレジスタ 0，1（PDCON0，PDCON1）


7 6 5 4 3 2 1 0 PDCON0 －－ PD5C0 PD4C0 PD3C0 PD2C0 PD1C0 PD0C0



7 6 5 4 3 2 1 0 PDCON1 －－ PD5C1 PD4C1 PD3C1 PD2C1 PD1C1 PD0C1


PDCON0，PDCON1 は，ポート D 端子の特性状態を選択する特殊機能レジスタ（SFR）です。各状態は出力モード時と

入力モード時で異なります。出力と入力は PDDIR レジスタで選択します。ビットの説明

• PD5C1～PD0C1，PD5C0～PD0C0 （ビット 5～0） PD5C1～PD0C1，PD5C0～PD0C0は，出力モード時にはハイインピーダンス出力*，Pchオープンドレイン出力，



出力モード選択時（PD0DIR ビット=”0”）入力モード選択時（PD0DIR ビット=”1”） PD0C1 PD0C0 説明

0 0 PD0 端子はハイインピーダンス出力（初期値） PD0 端子はハイインピーダンス入力 0 1 PD0 端子は Pch オープンドレイン出力 PD0 端子はプルダウン抵抗付き入力 1 0 PD0 端子は Nch オープンドレイン出力 PD0 端子はプルアップ抵抗付き入力 1 1 PD0 端子は CMOS 出力 PD0 端子はハイインピーダンス入力







FJUL610Q111 18-8









FJUL610Q111 18-9

18.3 動作説明

18.3.1 入出力ポート機能ポート D の各端子は，ポート D ディレクションレジスタ（PDDIR）を設定して，出力と入力のいずれかを選択します。出力モード時は，ポートDコントロールレジスタ 0，1（PDCON0，PDCON1）を設定して，ハイインピーダンス出力モード，


す。入力モード時は，ポートDコントロールレジスタ 0，1（PDCON0，PDCON1）を設定して，ハイインピーダンス入力モード，

プルダウン抵抗付き入力モード，プルアップ抵抗付き入力モードのいずれかを選択します。システムリセット時には，初期状態としてハイインピーダンス出力モードが選択されます。出力モード時には，ポート D データレジスタ（PDD）に設定した値により，ポート D 各端子に“L”レベルもしくは“H”レベ

ルが出力されます。入力モード時には，ポート D データレジスタ（PDD）からポート D 各端子の入力レベルが読み出されます。

第 19 章ポート AB 割込み制御



FJUL610Q111 19-1

19 ポート AB 割込み制御

19.1 概要

本 LSI は，7 本のポート端子に対して外部割込みを設定できます。

19.1.1 特長 • マスカブル割込み機能有り。 • 割込み無し，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込み選択可能。 • 割込みサンプリング有り／無し選択可能。（サンプリングクロック：T16KHZ）

19.1.2 構成

図 19-1 に，ポート AB 割込み制御の構成を示します。

PABICON0 ：ポート AB 割込みコントロールレジスタ 0 PABICON1 ：ポート AB 割込みコントロールレジスタ 1 PABICON2 ：ポート AB 割込みコントロールレジスタ 2

図 19-1 外部割込み制御の構成




0F024H ポート AB 割込みコントロールレジスタ 0 PABICON0 － R/W 8 00H 0F025H ポート AB 割込みコントロールレジスタ 1 PABICON1 － R/W 8 00H 0F026H ポート AB 割込みコントロールレジスタ 2 PABICON2 － R/W 8 00H

データバス

PA1INT（PA1 に対応）

PABICON0 PABICON1 PABICON2

PA1/EXI1

PA2/EXI2

PB0/EXI4

PB1/EXI5

PA2INT（PA2 に対応）

PB0INT（PB0 に対応）


7 PA0/EXI0 PA0INT（PA0 に対応）




PB2/EXI6

PB3/EXI7

サンプリングクロック（T16KHZ）



FJUL610Q111 19-2

19.2.2 ポート AB 割込みコントロールレジスタ 0，1（PABICON0，PABICON1）


7 6 5 4 3 2 1 0 PABICON0 PB3E0 PB2E0 PB1E0 PB0E0 ― PA2E0 PA1E0 PA0E0 R/W R/W R/W R/W R/W ― R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 アドレス：0F025H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 PABICON1 PB3E1 PB2E1 PB1E1 PB0E1 ― PA2E1 PA1E1 PA0E1 R/W R/W R/W R/W R/W ― R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PABICON0，PABICON1 は，ポートの割込みエッジを選択する特殊機能レジスタ（SFR）です。ビットの説明

• PB3E0～PA0E0，PB3E1～PA0E1 （ビット 7～0） PB3E0～PA0E0，PB3E1～PA0E1 は，割込み禁止，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エ

ッジ割込みを選択するビットです。PnE0 ビットと PnE1 ビットにて Pn の割込みモードが決定します。（n=A，B）（例：PA0E0=”0”，PA0E1=”1”の場合，PA0 は立ち上がりエッジ割込みモードとなる）。

PB3E1～PA0E1

PB3E0～PA0E0 説明

0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み



FJUL610Q111 19-3

19.2.3 ポート AB 割込みコントロールレジスタ 2（PABICON2）


7 6 5 4 3 2 1 0 PABICON2 PB3SM PB2SM PB1SM PB0SM ― PA2SM PA1SM PA0SM R/W R/W R/W R/W R/W ― R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 PABICON2 は，ポートの割込みのサンプリング無し／有りを選択する特殊機能レジスタ（SFR）です。ビットの説明

• PB3SM～PA0SM （ビット 7～4，2～0） PB3SM～PA0SMは，ポートの割込みのサンプリング無し，サンプリング有りを選択するビットです。サンプリング

クロックは，低速側タイムベースカウンタ（LTBC）の T16KHZ です。

PA0SM 説明

0 PA0 割込み用入力信号エッジをサンプリング無しで検出（初期値） 1 サンプリング有りで検出

PA1SM 説明


PB0SM 説明

0 PB0 割込み用入力信号エッジをサンプリング無しで検出（初期値） 1 サンプリング有りで検出

PB1SM 説明


PB2SM 説明


PB3SM 説明


【注意】

STOPモード時は，サンプリングクロック（T16KHZ）が停止しますので，PB3SM～PA0SMの値に関係なくサンプリ

ング無しとなります。

PA2SM 説明




FJUL610Q111 19-4

19.3 動作説明

19.3.1 割込み要求外部割込み端子 EXI0～2，EXI4～7（PA0～PA2，PB0～PB3）に，ポート AB 割込みコントロールレジスタ 0，1，2（PABICON0，PABICON1，PABICON2）で選択した割込みエッジが発生すると，マスカブルの PA0～PA2 割込み

（PA0INT～PA2INT），PB0～PB3 割込み（PB0INT～PB3INT）が発生します。割込みについては「第 5 章割込み」を

参照してください。図 19-2 に，サンプリング無しの立ち上がりエッジ，立ち下がりエッジ，両エッジ，およびサンプリング有りの立ち上がりエ

ッジ時の割込み発生タイミングを示します。

（a）サンプリング無し，立ち下がりエッジ割込み選択時

（b）サンプリング無し，立ち上がりエッジ割込み選択時

（c）サンプリング無し，両エッジ割込み選択時）

（d）サンプリング有り，立ち上がりエッジ割込み選択時

図 19-2 外部割込みの発生タイミング【注意】

外部割込みを使用する場合，該当端子を入力に設定する必要があります。

SYSCLK

EXIn 端子

PxINT

割込み要求 QPx

T16KHZ

n = 0～2, 4～7

x = A0～A2, B0～B3

SYSCLK

EXIn 端子

PxINT

割込み要求 QPx

n = 0～2, 4～7

x = A0～A2, B0～B3

SYSCLK

EXIn 端子

PxINT

割込み要求 QPx

n = 0～2, 4～7

x = A0～A2, B0～B3

SYSCLK

EXIn 端子

PxINT

割込み要求 QPx

n = 0～2, 4～7

x = A0～A2, B0～B3

第 20 章逐次比較型 A/D コンバータ



FJUL610Q111 20-1

20 逐次比較型 A/D コンバータ（SA-ADC）

20.1 概要

本 LSI は，逐次比較型 A/D コンバータ（SA-ADC : Succesive Approximation type A-D Converter）を 6 または 8 チャネ

ル内蔵しています。

20.1.1 特長 • 複数のチャネル選択可能な，サンプルホールド内蔵 10 ビット逐次比較型 A/D コンバータ。（ML610Q111： 6 チャネル， ML610Q112： 8 チャネル）

20.1.2 構成

図 20-1 に SA-ADC の構成を示します。

n= 0 to 7 SADRnL ：SA-ADC リザルトレジスタ nL SADRnH ：SA-ADC リザルトレジスタ nH SADCON0 ：SA-ADC コントロールレジスタ 0 SADCON1 ：SA-ADC コントロールレジスタ 1 SADMOD0 ：SA-ADC モードレジスタ 0 * PC6/AIN6，PC7/AIN7 は，ML610Q112 のみ

図 20-1 SA-ADC の構成

SADCON0, SADCON1, SADMOD0

10 ビット逐次比較型

A/D 変換回路

8

データバス

PA0/AIN0

VSS VREF

VDD

OSCLK

SADRnL, SADRnH

アナログセレクタ

SADINT

PA1/AIN1 PB0/AIN2 PB1/AIN3 PB6/AIN4 PB7/AIN5

* PC6/AIN6

* PC7/AIN7



FJUL610Q111 20-2

20.1.3 端子一覧


PA0/AIN0 I 逐次比較型 A/D コンバータ入力端子 0 PA0 端子の一次機能として使用します。

PA1/AIN1 I 逐次比較型 A/D コンバータ入力端子 1 PA1 端子の一次機能として使用します。

PB0/AIN2 I 逐次比較型 A/D コンバータ入力端子 2 PB0 端子の一次機能として使用します。




PC6/AIN6 * I 逐次比較型 A/D コンバータ入力端子 6 PC6 端子の一次機能として使用します。

PC7/AIN7 * I 逐次比較型 A/D コンバータ入力端子 7 PC7 端子の一次機能として使用します。

* PC6/AIN6，PC7/AIN7 は ML610Q112 のみ

【注意】 PA0，PA1，PB0，PB1，PB6，PB7，PC6，PC7 は逐次比較型 A/D コンバータのアナログ入力入力に割り当てられて

います。逐次比較型 A/D コンバータのアナログ入力として使用する場合は，該当するポートをハイインピーダンス出

力状態に設定してください。



FJUL610Q111 20-3




0F2D0H SA-ADC リザルトレジスタ 0L SADR0L SADR0

R 8/16 00H 0F2D1H SA-ADC リザルトレジスタ 0H SADR0H R 8 00H 0F2D2H SA-ADC リザルトレジスタ 1L SADR1L

SADR1 R 8/16 00H

0F2D3H SA-ADC リザルトレジスタ 1H SADR1H R 8 00H 0F2D4H SA-ADC リザルトレジスタ 2L SADR2L

SADR2 R 8/16 00H


SADR3 R 8/16 00H


SADR4 R 8/16 00H

0F2D9H SA-ADC リザルトレジスタ 4H SADR4H R 8 00H 0F2DAH SA-ADC リザルトレジスタ 5L SADR5L

SADR5 R 8/16 00H

0F2DBH SA-ADC リザルトレジスタ 5H SADR5H R 8 00H 0F2DCH SA-ADC リザルトレジスタ 6L SADR6L

SADR6 R 8/16 00H

0F2DDH SA-ADC リザルトレジスタ 6H SADR6H R 8 00H 0F2DEH SA-ADC リザルトレジスタ 7L SADR7L

SADR7 R 8/16 00H

0F2DFH SA-ADC リザルトレジスタ 7H SADR7H R 8 00H 0F2F0H SA-ADC コントロールレジスタ 0 SADCON0

SADCON R/W 8/16 00H

0F2F1H SA-ADC コントロールレジスタ 1 SADCON1 R/W 8 00H 0F2F2H SA-ADC モードレジスタ 0 SADMOD0 － R/W 8 00H



FJUL610Q111 20-4

20.2.2 SA-ADC リザルトレジスタ 0L（SADR0L）

アドレス：0F2D0H アクセス：R アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 SADR0L SAR03 SAR02 －－－－－－ R/W R R －－－－－－

初期値 0 0 0 0 0 0 0 0 SADR0L は，チャネル 0 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR0L は，A/D 変換終了後に更新されます。

ビットの説明

• SAR03～SAR02 （ビット 7～6）チャネル 0 の A/D 変換結果（10 ビット）のビット 1 からビット 0 を格納します。

20.2.3 SA-ADC リザルトレジスタ 0H（SADR0H）アドレス：0F2D1H アクセス：R アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SADR0H SAR0B SAR0A SAR09 SAR08 SAR07 SAR06 SAR05 SAR04 R/W R R R R R R R R

初期値 0 0 0 0 0 0 0 0 SADR0H は，チャネル 0 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR0H は，A/D 変換終了後に更新されます。ビットの説明

• SAR0B～SAR04 （ビット 7～0）チャネル 0 の A/D 変換結果（10 ビット）のビット 9 からビット 2 を格納します。



FJUL610Q111 20-5




初期値 0 0 0 0 0 0 0 0 SADR1L は，チャネル 1 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR1L は，A/D 変換終了後に更新されます。ビットの説明



7 6 5 4 3 2 1 0 SADR1H SAR1B SAR1A SAR19 SAR18 SAR17 SAR16 SAR15 SAR14

R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

SADR1H は，チャネル 1 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR1H は，A/D 変換終了後に更新されます。ビットの説明




FJUL610Q111 20-6








R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0





FJUL610Q111 20-7








R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0





FJUL610Q111 20-8








R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0





FJUL610Q111 20-9


アドレス：0F2DAH アクセス：R アクセスサイズ：8/16 ビット初期値：00H




20.2.13 SA-ADC リザルトレジスタ 5H（SADR5H）アドレス：0F2DBH アクセス：R アクセスサイズ：8 ビット初期値：00H


R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0





FJUL610Q111 20-10


アドレス：0F2DCH アクセス：R アクセスサイズ：8/16 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 SADR6L は，チャネル 6 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR6L は，A/D 変換終了後に更新されます。 ML610Q112 のみ使用します。ビットの説明


20.2.15 SA-ADC リザルトレジスタ 6H（SADR6H）アドレス：0F2DDH アクセス：R アクセスサイズ：8 ビット初期値：00H


R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

SADR6H は，チャネル 6 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR6H は，A/D 変換終了後に更新されます。 ML610Q112 のみ使用します。ビットの説明




FJUL610Q111 20-11


アドレス：0F2DEH アクセス：R アクセスサイズ：8/16 ビット初期値：00H


初期値 0 0 0 0 0 0 0 0 SADR7L は，チャネル 7 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR7L は，A/D 変換終了後に更新されます。 ML610Q112 のみ使用します。ビットの説明


20.2.17 SA-ADC リザルトレジスタ 7H（SADR7H）アドレス：0F2DFH アクセス：R アクセスサイズ：8 ビット初期値：00H


R/W R R R R R R R R 初期値 0 0 0 0 0 0 0 0

SADR7H は，チャネル 7 の SA-ADC の変換結果を格納する特殊機能レジスタ（SFR）です。 SADR7H は，A/D 変換終了後に更新されます。 ML610Q112 のみ使用します。ビットの説明




FJUL610Q111 20-12

20.2.18 SA-ADC コントロールレジスタ 0（SADCON0）

アドレス：0F2F0H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 SADCON0 －－－－－－－ SALP R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0

SADCON0 は，SA-ADC の動作を制御する特殊機能レジスタ（SFR）です。ビットの説明

• SALP （ビット 0） A/D変換を各チャネル 1回のみ行って停止するか連続して行うかを選択するビットです。“0”にすると，各チャネ

ル 1 回のみ A/D 変換し，“1”にすると，SA-ADC モードレジスタ 0（SADMOD0）の設定に従って連続して A/D変換します。

SALP 説明

0 1 回のみ A/D 変換（初期値） 1 連続 A/D 変換



FJUL610Q111 20-13

20.2.19 SA-ADC コントロールレジスタ 1（SADCON1）

アドレス：0F2F1H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SADCON1 －－－－－－－ SARUN R/W －－－－－－－ R/W

初期値 0 0 0 0 0 0 0 0 SADCON1 は，SA-ADC の動作を制御する特殊機能レジスタ（SFR）です。

ビットの説明

• SARUN （ビット 0） SA-ADCの変換開始／停止を制御するビットです。“1”にするとA/D変換を開始し，“0”にするとA/D変換を停

止します。SADCON0 の SALP が“0”の場合，選択された最も番号の大きなチャネルの A/D 変換が終了すると

自動的に“0”になります。

SARUN 説明 0 変換停止（初期値） 1 変換開始

【注意】 SA-ADC は，周波数コントロールレジスタ（FCON1）の高速クロック（HSCLK）の発振を許可した状態で使用して

ください。 A/D 変換中に高速クロックを停止すると消費電流が増大する可能性があります。高速クロックを停止する際およ

び STOP モードへ移行する際は A/D 変換を停止してください。 SA-ADC は，VDD=2.7V～5.5V で OSCLK が 3MHz～8.4MHz の場合のみ使用可能です。また，SA-ADC モードレジスタ 0 の SACH7～SACH0 全てを“0”とした状態で，変換開始しないでください。



FJUL610Q111 20-14

20.2.20 SA-ADC モードレジスタ 0（SADMOD0）

アドレス：0F2F2H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 SADMOD0 SACH7 SACH6 SACH5 SACH4 SACH3 SACH2 SACH1 SACH0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0

SADMOD0 は，A/D 変換するチャネルを選択する特殊機能レジスタ（SFR）です。

ビットの説明 SACH7～SACH0 は，A/D 変換するチャネルを選択するビットです。チャネル 1 とチャネル 0 ともに 1 とした場合，チ

ャネル 0 の A/D 変換を行い，次にチャネル１の A/D 変換を行います。

• SACH0 （ビット 0） SACH0 説明

0 チャネル 0 停止（初期値） 1 チャネル 0 変換

• SACH1 （ビット 1）

SACH1 説明 0 チャネル 1 停止（初期値） 1 チャネル 1 変換











FJUL610Q111 20-15


SACH6 説明 0 チャネル 6 停止（初期値） 1 チャネル 6 変換（ML610Q111 では設定しないでください）


SACH7 説明 0 チャネル 7 停止（初期値） 1 チャネル 7 変換（ML610Q111 では設定しないでください）

【注意】

・SACH7～SACH0 全てを“0”とした状態で，A/D 変換を開始しないでください。



FJUL610Q111 20-16

20.3 動作説明

20.3.1 A/D 変換チャネルの設定 SA-ADCモードレジスタ 0（SADMOD0）の設定によって，下表のようにA/D変換動作を行い，A/D変換結果がSA-ADCリザルトレジスタに格納されます。

SA-ADC モードレジスタ 0

SA-ADC リザルトレジスタ

備考 SACH7 ・・・ SACH2 SACH1 SACH0 SADR7 ・・・ SADR2 SADR1 SADR0

0 0 0 0 0 設定禁止 0 0 0 0 1 AIN0 0 0 0 1 0 AIN1 0 0 0 1 1 AIN1 AIN0 0 0 1 0 0 AIN2 0 0 1 0 1 AIN2 AIN0 0 0 1 1 0 AIN2 AIN1 0 0 1 1 1 AIN2 AIN1 AIN0 1 0 0 0 0 AIN7 1 0 0 0 1 AIN7 AIN0 1 0 0 1 0 AIN7 AIN1 1 0 0 1 1 AIN7 AIN1 AIN0 1 0 1 0 0 AIN7 AIN2 1 0 1 0 1 AIN7 AIN2 AIN0 1 0 1 1 0 AIN7 AIN2 AIN1 1 0 1 1 1 AIN7 AIN2 AIN1 AIN0

斜線部のリザルトレジスタの値は変化しません。【注意】

SA-ADC モードレジスタ 0（SADMOD0）のビット 7（(SACH7)～ビット 0（SACH0）の全てのビットが“0”の状態で

A/D 変換を開始しないでください。

図 20-2 A/D 変換用端子と変換範囲

A/D 変換端子

AD 変換入力電圧

VADIN

変化範囲

VSS

VREF 10 ビット逐次比較型

A/D 変換回路

VSS VREF

VDD

AINx VADIN



FJUL610Q111 20-17

20.3.2 逐次比較型 A/D コンバータの動作

以下の手順で SA-ADC を動作させます。１． SA-ADC を動作する前に，高速クロック（HSCLK）を発振開始し，発振が安定するまで待ちます。２． SA-ADC モードレジスタ 0（SADMOD0）を設定し、変換するアナログ入力チャネルを選択します。３． SA-ADC コントロールレジスタ 1（SADCON1）のビット 0（SARUN）を“1”にすると SA-ADC 回路が動作状態となり，

SA-ADC モードレジスタ（SADMOD0）で選択されているチャネルの番号の小さいチャネルから順次 A/D 変換しま

す。４． A/D 変換結果は順次，該当する SA-ADC リザルトレジスタ（SADRnL，SADRnH）へ格納され，選択された最も番号

の大きいチャネルの A/D 変換が終了すると SA-ADC 変換終了割込み（SADINT）を発生します。５．最後のチャネルのA/D変換が終了した時点でA/D変換を停止する（SARUN ビットは“0”）か，再度 A/D 変換を自

動的に再開するかを SADCON0 レジスタのビット 0（SALP）で選択できます。なお，A/D変換中にチャネルを切り替えてもA/D変換終了割込みを発生するまではA/D変換開始時に選択されたチャ

ネルを維持します。図 20-3 にチャネル 0，チャネル 1 が選択されている場合の動作を示します。

図 20-3 SA-ADC 動作タイミング

【注意】逐次比較型 A/D コンバータのアナログ入力として使用するポートはハイインピーダンス出力状態に設定してください。・SA-ADC 内部には，サンプル・ホールド用の約 20pF の容量が内蔵されています。サンプリング時間の約 7.3μs以内にこの約 20 pF の容量への充電を完了させるため，アナログ入力端子（AINn）に接続する信号源の出力イ

ンピーダンスを 5kΩ以下に設定してください。出力インピーダンスを 5kΩ以下にできない場合は、アナログ入力

端子と VSS間に 0.1μF の容量を接続してください。・アナログ入力端子とVSS間に容量を接続しない場合，A/D変換開始時に内蔵約20pF容量に残った電荷がアナロ

グ入力端子に放出され，アナログ入力端子の電圧が一瞬変動する場合があります。入力インピーダンスが 5kΩ以内であれば，A/D 変換結果に悪影響はありません。

OSCLK

SARUN

チャネル 0 の A/D 変換チャネル 1 の A/D 変換

SADINT

A/D 動作信号変換時間

12.45μ[email protected] 変換時間

12.45μ[email protected]

第 21 章電圧レベル検出回路（VLS）


第 21 章電圧レベル検出回路

FJUL610Q111 21-1

21 電圧レベル検出回路

21.1 概要

本 LSI は，電圧レベル検出回路（VLS：Voltage Level Supervisor）を 2 チャネル内蔵しています。

21.1.1 特長 • 判定精度：±3.0%（Typ.） • 電圧レベル検出回路 0 の判定電圧：（VDD fall）：2.85V（Typ.）（VDD rise）：2.92V（Typ.） • 電圧レベル検出回路 1 の判定電圧：（VDD fall）：3.3V，3.6V，3.9V，4.2V（Typ.）から選択可能 • 電圧レベル検出回路 0 は電圧レベル検出リセット（VLS リセット）として使用可能

21.1.2 構成

電圧レベル検出回路（VLS）は，コンパレータ，および低電圧判定リセット制御回路から構成されています。図 21-1，図 21-2 に VLS 電圧レベル検出回路 0，電圧レベル検出回路 1 の構成を示します。

VLSCON0 ：電圧レベル検出回路コントロールレジスタ 0 VLSCON1 ：電圧レベル検出回路コントロールレジスタ 1 VLSMOD ：電圧レベル検出回路モードレジスタ

図 21-1 電圧レベル検出回路 0 の構成

VLSCON0 ：電圧レベル検出回路コントロールレジスタ 0 VLSCON1 ：電圧レベル検出回路コントロールレジスタ 1 VLSMOD ：電圧レベル検出回路モードレジスタ

図 21-2 電圧レベル検出回路 1 の構成

データバス

VDD

ENVLS1

VLSCON0 VLSCON1

コンパレータ

VLS1ST

判定電圧（Typ：

3.3V,3.6V,3.9V,4.2V）

STOP モード制御回路

VLS 割込み

VLSMOD

VLS1SEL1

データバス

VDD

ENVLS0

VLSCON0 VLSCON1

コンパ

レータ VLS リセット

VLSMOD

VLS0SEL0

VLS0ST

判定電圧（Typ：2.85V）

STOP モード制御回路



FJUL610Q111 21-2



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F0D8H 電圧レベル検出回路コントロールレジスタ 0 VLSCON0

VLSCON R/W 8/16 00H

0F0D9H 電圧レベル検出回路コントロールレジスタ 1 VLSCON1 R/W 8 不定 0F0DAH 電圧レベル検出回路モードレジスタ VLSMOD － R/W 8 00H



FJUL610Q111 21-3

21.2.2 電圧レベル検出回路コントロールレジスタ 0（VLSCON0）

アドレス：0F0D8H アクセス：R/W アクセスサイズ：8/16 ビット初期値：00H

7 6 5 4 3 2 1 0 VLSCON0 ― ― DVLSSP ― ― ― VLS1LV1 VLS1LV0 R/W ― ― R/W ― ― ― R/W R/W

初期値 0 0 0 0 0 0 0 0 VLSCON0 は，電圧レベル検出回路を制御する特殊機能レジスタ（SFR）です。ビットの説明

• VLS1LV1，VLS1LV0 （ビット 1，0） VLS1LV1，VLS1LV0 は，電圧レベル検出回路 1 の判定電圧を選択するビットです。

VLS1LV1 VLS1LV0 説明

0 0 3.3V （初期値） 0 1 3.6V 1 0 3.9V 1 1 4.2V

• DVLSSP （ビット 5）

DVLSSP は，STOP モード中の電圧レベル検出回路 0，1 の動作を制御するビットです。 DVLSSP を“1”に設定している状態で電圧レベル検出回路を動作させている場合，STOP モードに移行すると

電圧レベル検出回路は自動的に停止します。DVLSSP を“0”に設定している状態で電圧レベル検出回路を動

作させている場合，STOP モードに移行しても電圧レベル検出回路は動作します。

DVLSSP 説明 0 STOP モード中に VLS の動作を制御しない（初期値） 1 STOP モード中に VLS を自動的に停止



FJUL610Q111 21-4

21.2.3 電圧レベル検出回路コントロールレジスタ 1（VLSCON1）

アドレス：0F0D9H アクセス：R/W アクセスサイズ：8 ビット初期値：不定

7 6 5 4 3 2 1 0 VLSCON1 ― ― VLS1ST ENVLS1 ― ― VLS0ST ENVLS0 R/W ― ― R/W R/W ― ― R/W R/W

初期値 0 0 0/1 1 0 0 0/1 1

VLSCON1 は，電圧レベル検出回路を制御する特殊機能レジスタ（SFR）です。ビットの説明

• ENVLS0 （ビット 0） ENVLS0 は，電圧レベル検出回路 0 のオン／オフを制御するビットです。 ENVLS0 を“1”にすると VLS 0 がオン，“0”にするとオフします。

ENVLS0 説明

0 VLS 0 ：オフ 1 VLS 0 ：オン（初期値）

• VLS0ST （ビット 1）

VLS0ST は，電圧レベル検出フラグ 0 です。判定電圧（VVLS）より電源電圧（VDD）が高い場合“0”，低い場合“1”になります。VLS0ST は，ENVLS0 が“0”の場合，“0”に固定されます。

VLS0ST 説明

0 判定電圧値より高い 1 判定電圧値より低い

• ENVLS1 （ビット 4）

ENVLS1 は，電圧レベル検出回路 1 のオン／オフを制御するビットです。 ENVLS1 を“1”にすると電圧レベル検出回路 1 がオン，“0”にするとオフします。

ENVLS1 説明

0 VLS 1 ：オフ 1 VLS 1 ：オン（初期値）

• VLS1ST （ビット 5）

VLS1ST は，電圧レベル検出フラグ 1 です。判定電圧（VVLS）より電源電圧（VDD）が高い場合“0”，低い場合“1”になります。VLS1ST は，ENVLS1 が“0”の場合，“0”に固定されます。

VLS1ST 説明

0 判定電圧値より高い 1 判定電圧値より低い



FJUL610Q111 21-5

21.2.4 電圧レベル検出回路モードレジスタ（VLSMOD）

アドレス：0F0DAH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0

VLSMOD ― ― VLS1SEL1

― ― ― ― VLS0SEL0

R/W ― ― R/W ― ― ― ― R/W 初期値 0 0 0 0 0 0 0 0

VLSMOD は，電圧レベル検出機能を制御する特殊機能レジスタ（SFR）です。ビットの説明

• VLS0SEL0 （ビット 0） VLS0SEL0 は，電圧レベル検出回路 0 の電圧レベル検出リセット機能の禁止／許可を制御するビットです。 VLS0SEL0 を“1”にすると VLS リセット機能は許可状態となり，“0”にすると禁止状態となります。

VLS0SEL0 説明

0 VLS 0 の VLS リセット機能：禁止（初期値） 1 VLS 0 の VLS リセット機能：許可

• VLS1SEL1 （ビット 5）

VLS1SEL1 は，電圧レベル検出回路 1 の割込み要求機能の禁止／許可を制御するビットです。 VLS1SEL1 を“1”にすると割込み要求機能は許可状態となり，“0”にすると禁止状態となります。

VLS1SEL1 説明

0 VLS 1 の割込み要求機能：禁止（初期値） 1 VLS 1 の割込み要求機能：許可



FJUL610Q111 21-6

21.3 動作説明

21.3.1 電圧レベル検出回路の動作電圧レベル検出回路（VLS）は，電圧レベル検出回路コントロールレジスタ 1（VLSCON1）の ENVLSn ビットによってオ

ン／オフを，VLSMOD の VLS0SEL0 ビットによって電圧レベル検出回路 0 の電圧レベル判定リセット機能の禁止／許

可を，VLS1SEL1 ビットによって電圧レベル検出回路 1 の割込み要求機能の禁止／許可を制御します。 ENVLSn は，VLS のイネーブル制御ビットであり，ENVLSn を“1”にするとオン状態になります。ENVLSn を“0”にすると

オフ状態になり，VLS の消費電流はゼロになります。 VLS の判定回路は，安定するまでに時間を要します。ENVLSn を“1”にしてから 1ms 以上経過後に VLS0SEL0，VLS1SEL1 を“1”にしてください。図 21-3 に電圧レベル検出フラグ（VLSnST）を使用した場合の動作タイムチャート例を示します。図 21-4 に電圧レベル検出回路 0 の VLS リセット機能を許可した場合の動作タイムチャート例を示します。

① ENVLSn を“1”にし，電圧レベル検出回路（VLS）をオン状態にします。 ② VLS が安定する時間（1ms 以上）を確保します。 ③ VDDが低下して電圧レベル検出フラグ（VLSnST）が“1”になります。 ④ CPU により VLSnST を読み出します。

図 21-3 電圧レベル検出フラグ（VLSnST）を使用した場合の動作タイムチャート例

① ENVLSn セット

↓

VVLS

④

VLS の安定時間（1ms 以上）

ENVLSn

判定電圧 VVLS

電圧レベル検出フラグ VLSnST

VSS

CPU により VLSnST を読み出す

③ ②

オペレーション ↓

VLS0SEL0, VLS1SEL1

VDD

0

n=0,1



FJUL610Q111 21-7

① ENVLS0 を“1”にし，電圧レベル検出回路 0 をオン状態にします。 ② 電圧レベル検出回路 0 が安定する時間（1ms 以上）を確保します。 ③ VLS0SEL0 を“1”にし，VLS リセット機能を許可状態にします。 ④ VDDが低下して VLS リセットが発生しシステムリセットへ移行。

図 21-4 電圧レベル検出回路 0 のリセット機能を許可した場合の動作タイムチャート例

① ENVLS0 セット

↓

VVLS

③

VLS の安定時間（1ms 以上）

ENVLS0

判定電圧 VVLS

VLS リセット信号

VSS

VLS0SEL0 セット

VLS リセットが発生しシステムリセットへ移行

④ ②


VLS0SEL0

VDD

Typ.：70mV

第 22 章アナログコンパレータ



FJUL610Q111 22-1

22 アナログコンパレータ

22.1 概要

本 LSI は，アナログコンパレータを 2 チャネル内蔵しています。コンパレータに入力される 2 本の端子（CMP0P，CMP0M）の電圧比較（差動入力）が可能です。

22.1.1 特長 • コンパレータの出力で割込みを生成することができます。 • 割込みは，割込み無し，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込みが選択可能。 • サンプリング有り／無しが選択可能。サンプリング周波数は 3 種類

（T16KHZ，OSCLK/64（128kHz@OSCLK=8.192MHz），OSCLK/32（256kHz @ OSCLK=8.192MHz） • コンパレータオフ時，最後のコンパレータ出力（CMPnD）が保持されます。 • コンパレータ 0 は，20mV@typ.のヒステリシス幅を持っています。

22.1.2 構成

図 22-1 にコンパレータ 0/1 の構成を示します。

CMP0CON0 ：コンパレータ 0 コントロールレジスタ 0 CMP1CON0 ：コンパレータ 1 コントロールレジスタ 0 CMP0CON1 ：コンパレータ 0 コントロールレジスタ 1 CMP1CON1 ：コンパレータ 1 コントロールレジスタ 1 CMP0CON2 ：コンパレータ 0 コントロールレジスタ 2 CMP1CON2 ：コンパレータ 1 コントロールレジスタ 2

図 22-1 コンパレータの構成

+

-

PB5/CMP0M


CMP0CON2

CMP1CON2

CMP0RFS コンパレータ 1

EN

EN

cmp1out

Latch

PA2/CMP0OUT


PB4/CMP0P

データバス

CMP0CON0

+

- CMP0INT Interrupt

Controller Sampling Controller

Latch

CMP0CON1

PA1/CMP1P +

-

CMP1CON0

CMP1INT Sampling Controller

CMP1CON1

データバス

コンパレータ 0

基準

EN

cmp0out

PB0/CMP1OUT



FJUL610Q111 22-2

22.1.3 端子一覧


PB4/CMP0P I アナログコンパレータ 0 非反転入力 PB5/CMP0M I アナログコンパレータ 0 反転入力

PA2/CMP0OUT O アナログコンパレータ 0 出力 PA1/CMP1P I アナログコンパレータ 1 非反転入力

PB0/CMP1OUT O アナログコンパレータ 1 出力




0F950H コンパレータ 0 コントロールレジスタ 0 CMP0CON0 ― R/W 8 00H 0F951H コンパレータ 0 コントロールレジスタ 1 CMP0CON1 ― R/W 8 00H 0F952H コンパレータ 0 コントロールレジスタ 2 CMP0CON2 ― R/W 8 08H 0F954H コンパレータ 1 コントロールレジスタ 0 CMP1CON0 ― R/W 8 00H 0F955H コンパレータ 1 コントロールレジスタ 1 CMP1CON1 ― R/W 8 00H 0F956H コンパレータ 1 コントロールレジスタ 2 CMP1CON2 ― R/W 8 08H



FJUL610Q111 22-3

22.2.2 コンパレータ 0 コントロールレジスタ 0（CMP0CON0）


7 6 5 4 3 2 1 0 CMP0CON0 ― ― ― ― ― ― CMP0D CMP0EN R/W ― ― ― ― ― ― R R/W

初期値 0 0 0 0 0 0 0 0 CMP0CON0 は，コンパレータを制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP0EN （ビット 0） CMP0EN は，コンパレータ 0 のオン／オフを制御するビットです。 CMP0EN を“1”にするとコンパレータ 0 がオン，“0”にするとオフします。

CMP0EN 説明

0 コンパレータ 0 オフ（初期値） 1 コンパレータ 0 オン

• CMP0D （ビット 1）

CMP0D は，コンパレータ 0 出力（図 22-1 の CMP0OUT）のステータスを示します。 PB4 端子の電圧が PB5 端子の電圧より大きい場合（PB4＞PB5），“1”にセットされます。 PB4 端子の電圧が PB5 端子の電圧より小さい場合（PB4＜PB5），“0”にセットされます。コンパレータ 0 がオフされた後（CMP0EN に“0”を設定）も最後のステータスを保持します。

CMP0D 説明

0 PB4＜PB5（初期値） 1 PB4＞PB5



FJUL610Q111 22-4

22.2.3 コンパレータ 0 コントロールレジスタ 1（CMP0CON1）アドレス：0F951H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0

CMP0CON1 ― ― ― CMP0 RFS

CMP0 SM1

CMP0 SM0 CMP0E1 CMP0E0

R/W ― ― ― R/W R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

CMP0CON1 は，コンパレータ 0 割込みを制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP0E1，CMP0E0 （ビット 1，0） CMP0E1 と CMP0E0 は，割込み禁止，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込みを

選択するビットです。

CMP0E1 CMP0E0 説明 0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み

• CMP0SM1，CMP0SM0 （ビット 3，2）

CMP0SM1，CMP0SM0 は，コンパレータ 0 比較結果のサンプリングの有無とサンプリングクロックを選択するビ

ットです。

CMP0SM1 CMP0SM0 説明 0 0 サンプリング無しで検出（初期値）

0 1 サンプリング有りで検出サンプリングクロック = T16KHZ （16.384kHz Typ.）

1 0 サンプリング有りで検出サンプリングクロック = OSCLK/64 （128kHz @ OSCLK=8.192MHz）

1 1 サンプリング有りで検出サンプリングクロック = OSCLK/32 （256kHz @ OSCLK=8.192MHz）

• CMP0RFS （ビット 4）

CMP0RFS コンパレータ 0 のリファレンス電源（Vref）を選択するビットです。

CMP0RFS 説明 0 Vref=内部基準電圧（初期値） 1 Vref=PB5（差動外部入力）



FJUL610Q111 22-5

【注意】・STOP モード時は，サンプリングクロックが停止しますので，CMP0SM1，CMP0SM 0 の値に関係なくサンプリン

グ無しとなります。・サンプリングクロック OSCLK/64，OSCLK/32 を選択した場合は，HSCLK を動作させる必要があります。・STOPモード時に電圧レベル検出回路 0および電圧レベル検出回路 1が停止状態になると，コンパレータの内部基準電圧源

も連動して停止します。CMP0をSTOPモードで内部基準入力モードにて使用する場合，電圧レベル検出回路 0 もしくは電圧

レベル検出回路 1 は STOP モードで動作状態になるよう設定してください。（電圧レベル検出回路の SFR である ENVLS0 も

しくは ENVLS1 を"1”にし，かつDVLSSP を"0”に設定してください。）VLS については第 21 章「電圧レベル検出回路（VLS）」を参照してください。



FJUL610Q111 22-6



7 6 5 4 3 2 1 0

CMP0CON2 ― ― ― ― CMP0RF3

CMP0RF2

CMP0RF1

CMP0RF0

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 1 0 0 0

CMP0CON2 は，コンパレータ 0 の基準電圧を選択する特殊機能レジスタ（SFR）です。ビットの説明

• CMP0RF3-0 （ビット 3~0） CMP0RF3，CMP0RF2，CMP0RF1，CMP0RF0 は，コンパレータ 0 の基準電圧を選択するビットです。本設定は，コンパレータ 0 のリファレンス電源（Vref）を内部基準電圧（CMP0RFS=0）にした場合に有効となりま

す。 0h（0.05V）の設定は可能ですが，精度は保証されません。

CMP0RF3 CMP0RF2 CMP0RF1 CMP0RF0 コンパレータ 0 基準電圧

0 0 0 0 0.05V（精度保証外） 0 0 0 1 0.10V 0 0 1 0 0.15V 0 0 1 1 0.20V 0 1 0 0 0.25V 0 1 0 1 0.30V 0 1 1 0 0.35V 0 1 1 1 0.40V 1 0 0 0 0.45V（初期値） 1 0 0 1 0.50V 1 0 1 0 0.55V 1 0 1 1 0.60V 1 1 0 0 0.65V 1 1 0 1 0.70V 1 1 1 0 0.75V 1 1 1 1 0.80V



FJUL610Q111 22-7



7 6 5 4 3 2 1 0 CMP1CON0 ― ― ― ― ― ― CMP1D CMP1EN R/W ― ― ― ― ― ― R R/W

初期値 0 0 0 0 0 0 0 0 CMP1CON0 は，コンパレータを制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP1EN （ビット 0） CMP1EN は，コンパレータ 1 のオン／オフを制御するビットです。 CMP1EN を“1”にするとコンパレータ 1 がオン，“0”にするとオフします。

CMP1EN 説明

0 コンパレータ 1 オフ（初期値） 1 コンパレータ 1 オン

• CMP1D （ビット 1）

CMP1D は，コンパレータ 1 出力（図 22-1 の CMP1OUT）のステータスを示します。 PA1 端子の電圧が内部基準電圧より大きい場合（PA1＞内部基準電圧），“1”にセットされます。 PA1 端子の電圧が内部基準電圧より小さい場合（PA1＜内部基準電圧），“0”にセットされます。コンパレータ 1 がオフされた後（CMP1EN に“0”を設定）も最後のステータスを保持してます。

CMP1D 説明

0 PA1＜内部基準電圧（初期値） 1 PA1＞内部基準電圧



FJUL610Q111 22-8



7 6 5 4 3 2 1 0

CMP1CON1 ― ― ― ― CMP1 SM1

CMP1 SM0 CMP1E1 CMP1E0

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 0 0 0 0

CMP1CON1 は，コンパレータ 1 割込みを制御する特殊機能レジスタ（SFR）です。ビットの説明

• CMP1E1，CMP1E0 （ビット 1，0） CMP1E1 と CMP1E0 は，割込み禁止，立ち下がりエッジ割込み，立ち上がりエッジ割込み，両エッジ割込みを

選択するビットです。

CMP1E1 CMP1E0 説明 0 0 割込み禁止（初期値） 0 1 立ち下がりエッジ割込み 1 0 立ち上がりエッジ割込み 1 1 両エッジ割込み

• CMP1SM1，CMP1SM0 （ビット 3，2）

CMP1SM1，CMP1SM0 は，コンパレータ 1 比較結果のサンプリングの有無とサンプリングクロックを選択するビ

ットです。

CMP1SM1 CMP1SM0 説明 0 0 サンプリング無しで検出（初期値）

0 1 サンプリング有りで検出サンプリングクロック=T16KHZ （16.384kHz Typ.）

1 0 サンプリング有りで検出サンプリングクロック=OSCLK / 64 （128kHz @ OSCLK=8.192MHz）

1 1 サンプリング有りで検出サンプリングクロック=OSCLK / 32 （256kHz @ OSCLK=8.192MHz）

【注意】・STOP モード時は，サンプリングクロックが停止しますので，CMP1SM1，CMP1SM0 の値に関係なくサンプリン

グ無しとなります。・サンプリングクロック OSCLK/64，OSCLK/32 を選択した場合は，HSCLK を動作させる必要があります。・STOPモード時に電圧レベル検出回路 0および電圧レベル検出回路 1が停止状態になると，コンパレータの内部

基準電圧源も連動して停止します。CMP0をSTOPモードで内部基準入力モードにて使用する場合，電圧レベル

検出回路 0 もしくは電圧レベル検出回路 1 は STOP モードで動作状態になるよう設定してください。（電圧レベル

検出回路のSFRである ENVLS0もしくはENVLS1を"1”にし，かつDVLSSP を"0”に設定してください。）VLS に

ついては第 21 章「電圧レベル検出回路（VLS）」を参照してください。



FJUL610Q111 22-9



7 6 5 4 3 2 1 0

CMP1CON2 ― ― ― ― CMP1RF3

CMP1RF2

CMP1RF1

CMP1RF0

R/W ― ― ― ― R/W R/W R/W R/W 初期値 0 0 0 0 1 0 0 0

CMP1CON2 は，コンパレータ 1 の基準電圧を選択する特殊機能レジスタ（SFR）です。ビットの説明

• CMP1RF3-0 （ビット 3~0） CMP1RF3，CMP1RF2，CMP1RF1，CMP1RF0 は，コンパレータ 1 の基準電圧を選択するビットです。 0h（0.05V）の設定は可能ですが，精度は保証されません。

CMP1RF3 CMP1RF2 CMP1RF1 CMP1RF0 コンパレータ 1 基準電圧

0 0 0 0 0.05V（精度保証外） 0 0 0 1 0.10V 0 0 1 0 0.15V 0 0 1 1 0.20V 0 1 0 0 0.25V 0 1 0 1 0.30V 0 1 1 0 0.35V 0 1 1 1 0.40V 1 0 0 0 0.45V（初期値） 1 0 0 1 0.50V 1 0 1 0 0.55V 1 0 1 1 0.60V 1 1 0 0 0.65V 1 1 0 1 0.70V 1 1 1 0 0.75V 1 1 1 1 0.80V



FJUL610Q111 22-10

22.3 動作説明

22.3.1 コンパレータ機能コンパレータは，コンパレータコントロールレジスタ 0（CMPnCON0）の CMPnD ビットに CMPnP 端子と CMPnM 端子の

入力電圧を比較した結果を出力します。 CMPnCON0 の CMPnEN は，コンパレータのオン／オフを制御します。CMPnEN を“1”にするとオン状態になります。

CMPnEN を“0”にするとオフ状態になり，コンパレータの消費電流はゼロになります。比較結果は CMPnD ビットから読み出されます。CMPnD が“1”の場合，CMPnP 端子の入力電圧が CMPnM 端子の入

力電圧より高いことを示します。CMPnD が“0”の場合，CMPnP 端子の入力電圧が CMPnM 端子の入力電圧より低いこ

とを示します。コンパレータは，安定するまでに時間を要します。CMPnEN を“1”にしてから 100μs 以上経過後に CMPnD を読み出し

てください。図 22-2 に動作タイムチャート例を示します。

図 22-2 動作タイムチャート例

図 22-2 の動作は次のようになります。

① CMPnCON1 により割込みモードを選択します。 ② CMPnEN を“1”にし，コンパレータをオン状態にします。 ③ コンパレータが安定する時間（100μs 以上）を確保します。 ④ 比較結果（CMPnD）を読み出します。 ⑤ CMPnEN を“0”にし，コンパレータをオフ状態にします。

CMPnD には CMPnEN を“0”にした時の比較結果が保持されているため，CMPnEN を“0”に設定してから

CMPnD を読み出すこともできます。

【注意】 PA1，PB4，PB5 端子をコンパレータ入力端子として使用する場合は，該当するポートをハイインピーダンス出力に設

定してください。設定方法については「第 15 章ポート A」および、「第 16 章ポート B」を参照してください。

② CMPnEN セット

↓ ④

コンパレータの安定時間確保（100μs 以上）

CMPnEN

CMPnP

CMPnD

CMPnD 読み出し CMPnEN リセット ↓ ⑤ ③


CMPnM

比較結果の保持

①

⑥ n=0, 1



FJUL610Q111 22-11

22.3.2 割込み要求

コンパレータの比較結果に，コンパレータコントロールレジスタ 1（CMPnCON1，n=0，1）で選択した割込みエッジが発生

すると，コンパレータ割込み（CMPnINT，n=0，1）が発生します。コンパレータ割込みはエッジの選択ができます。図 22-3 に，サンプリング無しの立ち上がりエッジ，立ち下がりエッジ，両エッジ，およびサンプリング有りの立ち上がりエ

ッジ時の割込み発生タイミングを示します。

（a）サンプリング無し，立ち下がりエッジ割込み選択時

（b）サンプリング無し，立ち上がりエッジ割込み選択時

（c）サンプリング無し，両エッジ割込み選択時）

（d）サンプリング有り，立ち上がりエッジ割込み選択時

図 22-3 コンパレータ割込みの発生タイミング

SYSCLK

比較結果

CMPnINT

割込み要求 QCMPn


サンプリング

n=0, 1

SYSCLK

比較結果

CMPnINT

割込み要求 QCMPn n=0, 1

SYSCLK

比較結果

CMPnINT


SYSCLK

比較結果

CMPnINT


第 23 章データ・フラッシュ・メモリ

ML610Q111/ML610Q112 ユーザーズマニュアル第 23 章データ・フラッシュ・メモリ

FJUL610Q111 23-1

23 データ・フラッシュ・メモリ

23.1 概要

本 LSI は，データ・フラッシュ領域（4K バイト：1K バイト×4 セクタ）を内蔵しており，特殊機能レジスタ（SFR）を用いて書

き換えることが可能です。

23.1.1 特長 • 書き換え回数*1 ：6000 回 VDD=2.7V～5.5V＠-20～85（Ta）

• セクタ消去：512 ワード（1K バイト）の消去 • ブロック消去：2K ワード（4K バイト）の消去

• 書き込み：1 ワード（2 バイト）の書き込み *1：消去 1回と消去後の書き込み 1回が書き換え回数 1回です。ただし消去を中断した場合も 1回としてカウントします。


FJUL610Q111 23-2



アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F0E0H フラッシュアドレスレジスタ L FLASHAL

FLASHA R/W 8/16 00H

0F0E1H フラッシュアドレスレジスタ H FLASHAH R/W 8 00H 0F0E2H フラッシュデータレジスタ L FLASHDL

FLASHD R/W 8/16 00H

0F0E3H フラッシュデータレジスタ H FLASHDH R/W 8 00H 0F0E4H フラッシュコントロールレジスタ FLASHCON － W 8 00H 0F0E5H フラッシュアクセプタ FLASHACP － W 8 00H 0F0E6H フラッシュセグメントレジスタ FLASHSEG － R/W 8 00H 0F0E7H フラッシュセルフレジスタ FLASHSLF － R/W 8 00H 0F0E8H フラッシュプロテクトレジスタ FLASHPRT － R/W 8 00H 0F0EEH フラッシュ消去中止要因選択レジスタ FLASHEAS － R/W 8 00H 0F0EFH フラッシュ消去ステータスレジスタ FLASHEST － R/W 8 00H


FJUL610Q111 23-3

23.2.2 フラッシュアドレスレジスタ L,H（FLASHAL,H）

アドレス：0F0E0H アクセス：R/W アクセスサイズ：8 ビット/16 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHAL FA7 FA6 FA5 FA4 FA3 FA2 FA1 FA0 R/W R/W R/W R/W R/W R/W R/W R/W R

初期値 0 0 0 0 0 0 0 0 アドレス：0F0E1H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHAH FA15 FA14 FA13 FA12 FA11 FA10 FA9 FA8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 FLASHAL,FLASHAH は，フラッシュ・メモリ書き換えアドレスを設定する特殊機能レジスタ（SFR）です。

ビットの説明

• FA7～FA0（ビット 7～0） FA7～FA0 は，1 ワード書き込み時の下位アドレスを設定するビットです。

ただし，ビット 0 は書き込みできず 0 固定となります。

• FA15～FA8（ビット 7～0） FA15～FA8 は，セクタ消去，ブロック消去，および 1 ワード書き込み時の上位アドレスを設定するビットです。フラッシュセグメントレジスタの FSEG0，FSEG1 と FA15～FA8 で上位アドレスを指定します。表 23-1 に，セクタ消去時のアドレス設定値を，表 23-2 にブロック消去時のアドレス設定値を示します。

表 23-1 セクタ消去時のアドレス設定値

セクタ消去する領域 FLASHSEG FLASHAH

セグメントアドレス FSEG1 FSEG0 FA15

FA14

FA13

FA12

FA11

FA10

FA9

FA8

セグメント 2

0000H ～ 03FFH 1 0 0 0 0 0 0 0 0 0 0400H ～ 07FFH 1 0 0 0 0 0 0 1 0 0 0800H ～ 0BFFH 1 0 0 0 0 0 1 0 0 0 0C00H ～ 0FFFH 1 0 0 0 0 0 1 1 0 0

表 23-2 ブロック消去時のアドレス設定値

ブロック消去する領域 FLASHSEG FLASHAH

セグメントアドレス FSEG1 FSEG0 FA15

FA14

FA13

FA12

FA11

FA10

FA9

FA8

セグメント 2 0000H ～ 0FFFH 1 0 0 0 0 0 0 0 0 0


FJUL610Q111 23-4

23.2.3 フラッシュデータレジスタ L,H（FLASHDL,H）

アドレス：0F0E2H アクセス：R/W アクセスサイズ：8 ビット/16 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHDL FD7 FD6 FD5 FD4 FD3 FD2 FD1 FD0 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 アドレス：0F0E3H アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHDH FD15 FD14 FD13 FD12 FD11 FD10 FD9 FD8 R/W R/W R/W R/W R/W R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 FLASHDL,FLASHDH は，フラッシュ・メモリ書き換えデータを設定する特殊機能レジスタ（SFR）です。

ビットの説明

• FD7～FD0（ビット 7～0） FD7～FD0 は，１ワード書き込み時の下位書き込みデータを設定するビットです。

• FD15～FD8（ビット 7～0）

FD15～FD8 は，１ワード書き込み時の上位書き込みデータを設定するビットです。 FD15～FD8 への書き込みにより１ワード（2 バイト）書き込みが開始されます。

【注意】・書き込むアドレスはあらかじめセクタ消去もしくはブロック消去してください。上書きによる書き込みアドレスの内容

は保証されません。・FLASHDHへの書き込みにより１ワード書き込みが開始されますので，FLASHDL，FLASHDHの順番でデータを

書き込んでください。もしくは，ワード書込みを行なってください。・1ワード書き込み中はCPUが待ち状態になります。その間、周辺回路は動作を継続します。割込みは保留されま

す。


FJUL610Q111 23-5

23.2.4 フラッシュコントロールレジスタ（FLASHCON）

アドレス：0F0E4H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHCON ― ― ― ― ― ― FSERS FERS R/W ― ― ― ― ― ― W W

初期値 0 0 0 0 0 0 0 0 FLASHCON は，フラッシュ・メモリ書き換えのブロック消去を制御する書き込み専用の特殊機能レジスタ（SFR）です。

ビットの説明

• FERS（ビット 0） FERS は，ブロック消去の開始を指定するビットです。 FERS ビットを“1”にすると FLASHSEG の FSEG1，FSEG0 と FLASHAH の FA15～FA8 で指定されたブロック

が消去され，消去完了により自動的に“0”になります。

• FSERS（ビット１） FSERS は，セクタ消去の開始を指定するビットです。 FSERS ビットを“1”にすると FLASHSEG の FSEG1，FSEG0 と FLASHAH の FA15～FA8 で指定されたセクタ

が消去され，消去完了により自動的に“0”になります。

FSERS FERS 説明

0 0 消去停止（初期値） 0 1 ブロック消去開始 1 0 セクタ消去開始 1 1 ブロック消去開始

【注意】

・ブロック消去中およびセクタ消去中は CPU が待ち状態になります。その間、周辺回路は動作を継続します。割込

みは保留されます。


FJUL610Q111 23-6

23.2.5 フラッシュアクセプタ（FLASHACP）

アドレス：0F0E5H アクセス：W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHACP fac7 fac6 fac5 fac4 fac3 fac2 fac1 fac0 R/W W W W W W W W W

初期値 0 0 0 0 0 0 0 0 FLASHACP は，フラッシュ・メモリ書き換えのセクタ消去，ブロック消去，１ワード書き込み動作の許可／禁止を制御する

書き込み専用の特殊機能レジスタ（SFR）です。

ビットの説明 • fac7～fac0（ビット 7～0）

fac7～fac0 は，セクタ消去，ブロック消去，1 ワード書き込みの誤作動を防止するため，セクタ消去，ブロック消

去，もしくは 1 ワード書き込みの動作を制限するレジスタです。 FLASHACP に“0FAH”，“0F5H”の順序で書き込むと，セクタ消去，ブロック消去，もしくは 1 ワード書き込み機

能が一度だけ許可状態となります。連続してセクタ消去，ブロック消去，もしくは 1 ワード書込みを使用する場合

は，毎回，FLASHACP に“0FAH”，“0F5H”を書き込む必要があります。 FLASHACP への“0FAH”書き込みと“0F5H”書き込みの間に他の命令が入っても，セクタ消去，ブロック消去，

もしくは 1 ワード書き込み機能は許可状態になります。ただし，“0FAH”書き込み後に“0F5H”以外のデータを

FLASHACP に書き込むと“0FAH”書き込みが無効となるため，再度“0FAH”から書き込む必要があります。


FJUL610Q111 23-7

23.2.6 フラッシュセグメントレジスタ（FLASHSEG）


7 6 5 4 3 2 1 0 FLASHSEG ― ― ― ― ― ― FSEG1 FSEG0 R/W ― ― ― ― ― ― R/W R/W

初期値 0 0 0 0 0 0 0 0 FLASHSEG は，フラッシュ・メモリ書き換えセグメントアドレスを設定する特殊機能レジスタ（SFR）です。

ビットの説明

• FSEG1, FSEG0（ビット 1～0） FSEG1, FSEG0 は，フラッシュ・メモリのセグメントアドレスを設定するビットです。

FSEG1 FSEG0 説明 0 0 無効（初期値） 0 1 無効 1 0 セグメント 2 を選択 1 1 無効

23.2.7 フラッシュセルフレジスタ（FLASHSLF）


7 6 5 4 3 2 1 0 FLASHSLF ― ― ― ― ― ― ― FSELF R/W ― ― ― ― ― ― ― R/W

初期値 0 0 0 0 0 0 0 0 FLASHSLF は，フラッシュ・メモリ書き換え機能を制御する特殊機能レジスタ（SFR）です。

ビットの説明

• FSELF（ビット 0） FSELF は，フラッシュ・メモリ書き換え機能を制御するビットです。FSELF に“1”を書き込むことにより，データ・フ

ラッシュ・メモリの書き換え機能が有効になります。 FSELF は，システムリセット時に“0”になります。

FSELF 説明 0 フラッシュ・メモリ書き換え機能：無効（初期値） 1 フラッシュ・メモリ書き換え機能：有効


FJUL610Q111 23-8

23.2.8 フラッシュプロテクトレジスタ（FLASHPRT）


7 6 5 4 3 2 1 0 FLASHPRT ― ― ― ― FPRT3 FPRT2 FPRT1 FPRT0 R/W ― ― ― ― R/W R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 FLASHPRT は，セグメント 2 の 0000H～03FFH ，0400H～07FFH，0800H～0BFFH，0C00H～0FFFH それぞれのセク

タ消去，ブロック消去，1 ワード書き込みを制御する特殊機能レジスタ（SFR）です。

ビットの説明 • FPRT0（ビット 0）

FPRT0は，セグメント2の0000H～03FFHのセクタ消去，ブロック消去，1ワード書き込みを制御するビットです。

FPRT0 に“1”を書き込むと FPRT0 は“1”になり，以降のセグメント 2 の 0000H～03FFH のセクタ消去，ブロック

消去，1 ワード書き込みが無効になります。FPRT0 に“1”を書き込んだ後に FPRT0 に“0”を書き込んでも“0”になりません。 FPRT0 は，システムリセット時に“0”になります。

FPRT0 説明

0 セグメント 2の 0000H～03FFHのセクタ消去，ブロック消去，1ワード書き込み：有効（初

期値） 1 セグメント 2 の 0000H～03FFH のセクタ消去，ブロック消去，1 ワード書き込み：無効

• FPRT1（ビット 1）

FPRT1は，セグメント2の0400H～07FFHのセクタ消去，ブロック消去，1ワード書き込みを制御するビットです。

FPRT1 に“1”を書き込むと FPRT1 は“1”になり，以降のセグメント 2 の 0400H～07FFH のセクタ消去，ブロック

消去，1 ワード書き込みが無効になります。FPRT1 に“1”を書き込んだ後に FPRT1 に“0”を書き込んでも“0”になりません。 FPRT1 は，システムリセット時に“0”になります

FPRT1 説明

0 セグメント 2の 0400H～07FFHのセクタ消去，ブロック消去，1ワード書き込み：有効（初

期値） 1 セグメント 2 の 0400H～07FFH のセクタ消去，ブロック消去，1 ワード書き込み：無効


FPRT2 は，セグメント 2 の 0800H～0BFFH のセクタ消去，ブロック消去，1 ワード書き込みを制御するビットです。

FPRT2 に“1”を書き込むと FPRT2 は“1”になり，以降のセグメント 2 の 0800H～0BFFH のセクタ消去，ブロック


FPRT2 説明

0 セグメント2の0800H～0BFFHのセクタ消去，ブロック消去，1ワード書き込み：有効（初

期値） 1 セグメント 2 の 0800H～0BFFH のセクタ消去，ブロック消去，1 ワード書き込み：無効


FJUL610Q111 23-9


FPRT3 は，セグメント 2 の 0C00H～0FFFH のセクタ消去，ブロック消去，1 ワード書き込みを制御するビットです。

FPRT3 に“1”を書き込むと FPRT3 は“1”になり，以降のセグメント 2 の 0C00H～0FFFH のセクタ消去，ブロック


FPRT3 説明

0 セグメント2の0C00H～0FFFHのセクタ消去，ブロック消去，1ワード書き込み：有効（初

期値） 1 セグメント 2 の 0C00H～0FFFH のセクタ消去，ブロック消去，1 ワード書き込み：無効

【注意】

FPRT0～FPRT3のいずれか一つでも“1”を書き込むと，以降のセグメント 2の 0000H～0FFFHのブロック消去が

無効になります。


FJUL610Q111 23-10

23.2.9 FLASH 消去中止要因選択レジスタ（FLASHEAS）

アドレス：0F0EEH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHEAS FEPB3S FEPB2S FEPB1S FEPB0S ― FEPA2S FEPA1S FEPA0S R/W R/W R/W R/W R/W ― R/W R/W R/W

初期値 0 0 0 0 0 0 0 0 FLASHEAS は，フラッシュ・メモリの消去動作を中止させるための外部割込みを選択する特殊機能レジスタ（SFR）です。

ビットの説明

• FEPA0S（ビット 0） “1”のとき，PA0INT を消去中止要因に選択します。

• FEPA1S（ビット 1）

“1”のとき，PA1INT を消去中止要因に選択します。 • FEPA2S（ビット 2）

“1”のとき，PA2INT を消去中止要因に選択します。 • FEPB0S（ビット 4）

“1”のとき，PB0INT を消去中止要因に選択します。 • FEPB1S（ビット 5）



“1”のとき，PB3INT を消去中止要因に選択します。

【注意】複数選択された場合は，いずれかの割込みが発生したときに，消去を中止します。本機能は，割込みコントローラ側で対象となる割込み機能を有効にしておく必要があります。各割込みの設定方法については，「第 5 章割込み」および「第 19 章ポート AB 割込み制御回路」を参照してくだい。


FJUL610Q111 23-11

23.2.10 FLASH 消去ステータスレジスタ（FLASHEST）

アドレス：0F0EFH アクセス：R/W アクセスサイズ：8 ビット初期値：00H

7 6 5 4 3 2 1 0 FLASHEST ESTAT ― ― ― ― ― ― ― R/W R/W ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0 FLASHEST は，フラッシュ・メモリの消去状態を示す特殊機能レジスタ（SFR）です。

ビットの説明

• ESTAT（ビット 7）消去状態を示すビットです。

消去が正しく終了すると，“0”になります。消去を中止した場合は，“1”になります。“0”を書き込むことにより“0”に戻ります。

ESTAT 説明

0 消去中でない，または正常に消去は完了した 1 FLASHEAS に選択された要因により消去が中止された

【注意】

電源遮断やリセットにより消去動作が中止された場合，ESTAT は“0”を示します。


FJUL610Q111 23-12

23.3 動作説明

データ・フラッシュの書き換え機能には，1K バイトを消去するセクタ消去機能と，4K バイトを消去するブロック消去機能

と，1 ワード（2 バイト）単位で書き込む 1 ワード書き込み機能があります。また，フラッシュ・メモリの誤書き換えを防止するため，書き換え動作を制限するフラッシュ書き換えアクセプタ機能を内

蔵しています。フラッシュアクセプタ（FLASHACP）に“0FAH”，“0F5H”の順序で書き込むと，セクタ消去，ブロック消去，

もしくは 1 ワード書き込み機能が一度だけ有効になります。フラッシュメモリの仕様は，付録 C 「電気的特性」のフラッシュ・メモリ仕様の項を参照してください。

【注意】

周波数コントロールレジスタ（FCON1）の高速クロック（HSCLK）発振を許可し，システムクロックとして HSCLK を

選択した状態で使用してください。


FJUL610Q111 23-13

23.3.1 セクタ消去機能

セクタ（1K バイト）単位でフラッシュ・メモリのデータを消去する機能です。フラッシュセルフレジスタ（FLASHSLF）に“01H”を書き込み，フラッシュアクセプタ（FLASHACP）に“0FAH”，“0F5H”を

書き込み，フラッシュセグメントレジスタ（FLASHSEG）とフラッシュアドレスレジスタH（FLASHAH）にブロックアドレスを設

定し，フラッシュコントロールレジスタ（FLASHCON）の FSERS ビットに“1”を書き込むと，FLASHSEG と FLASHAH で指

定されたセクタ（1K バイト）のデータが消去されます。セクタ消去中は，CPUは停止状態となります。消去が完了すると，FLASHCONのFSERSビットを“1”にセットした次の命

令からプログラムを再開します。図 23-1 に，セクタ消去フローを示します

図 23-1 セクタ消去フロー


FLASHACP レジスタへ 0F5H を書き込み

消去終了

セクタ消去終了

FLASHSLF レジスタに 01H を書き込みフラッシュ・メモリ書き換え機能を有効に設定。

消去が終了するまでCPUはウェイト。

Y

N

アクセプタへ連続で書き込みブロック消去動作を

許可。書き込みコードが不一致の場合，ブロック消

去動作が無効。

FLASHACP レジスタへ 0FAH を書き込み

FLASHAH レジスタへ 0nH を書き込み

FLASHSEG レジスタへ 02H を書き込み消去するセクタを設定。セクタ単位：1Kバイト。本LSIでは，セグメント2の4Kバイトのみの消去が可

能。

FLASHSLF レジスタに 00H を書き込みフラッシュ・メモリ書き換え機能を無効に設定。

FLASHCON レジスタへ 02H を書き込みセクタ消去開始命令


FJUL610Q111 23-14

図 23-2 に，セクタ消去のプログラム例を示します。

LEA offset FLASHAH ; EA←FLASHAH アドレス MOV R0, #0FAH ; フラッシュアクセプタ許可データ MOV R1, #0F5H ; フラッシュアクセプタ許可データ MOV R4, #(offset FLASHACP)&0FFH MOV R5, #(offset FLASHACP)>>8 ; ER4←FLASHACP アドレス：（消去セクタアドレスを R9 にセット）： SB FSELF ; フラッシュ書き換え許可

; ST R0, [ER4] ; フラッシュアクセプタ許可 ST R1, [ER4] ; フラッシュアクセプタ許可 ; MOV R2, #02H ; セグメント設定データ ST R2, FLASHSEG ; セグメント設定 ; ST R9, [EA] ; セクタアドレス設定 ; MOV R2, #02H ; セクタ消去設定データ ST R2, FLASHCON ; セクタ消去開始 NOP ; ※必ず設定 NOP ; ※必ず設定

; RB FSELF ; フラッシュ書き換え禁止

;

図 23-2 セクタ消去のプログラム例【注意】

・セクタ消去開始命令の次の命令には必ず NOP 命令を 2 回以上設定してください。・周波数コントロールレジスタ（FCON1）の高速クロック（HSCLK）発振を許可し，システムクロックとして HSCLK を

選択した状態で使用してください。・セクタ消去中は CPU が最大 100ms 間の待ち状態になります。その間、周辺回路は動作を継続しますので、

WDT の WDT カウンタを適宜クリアしてください。消去中は WDT カウンタをクリアすることができませんので，

WDT のオーバフロー周期が 125ms 以上になるよう設定してください。


FJUL610Q111 23-15

23.3.2 ブロック消去機能

データ・フラッシュ・メモリの全て（4K バイト）のデータを消去する機能です。フラッシュセルフレジスタ（FLASHSLF）に“01H”を書き込み，フラッシュアクセプタ（FLASHACP）に“0FAH”，“0F5H”を

書き込み，フラッシュセグメントレジスタ（FLASHSEG）とフラッシュアドレスレジスタH（FLASHAH）にブロックアドレスを設

定し，フラッシュコントロールレジスタ（FLASHCON）の FERS ビットに“1”を書き込むと，FLASHSEG と FLASHAH で指

定されたブロック（4Ｋバイト）のデータが消去されます。ブロック消去中は，CPU は停止状態となります。消去が完了すると，FLASHCON の FERS ビットを“1”にセットした次の

命令からプログラムを再開します。図 23-3 に，ブロック消去フローを示します

図 23-3 ブロック消去フロー


FLASHACP レジスタへ 0F5H を書き込み

消去終了

ブロック消去終了


消去が終了するまでCPUはウェイト。

Y

N

アクセプタへ連続で書き込みブロック消去動作を

許可。書き込みコードが不一致の場合，ブロック消

去動作が無効。

FLASHACP レジスタへ 0FAH を書き込み

FLASHAH レジスタへ 00H を書き込み

FLASHSEG レジスタへ 02H を書き込み消去するブロックを設定。本LSIでは，セグメント2の4Kバイトのみの消去が可能。


FLASHCON レジスタへ 01H を書き込みブロック消去開始命令


FJUL610Q111 23-16

図 23-4 に，ブロック消去のプログラム例を示します。

LEA offset FLASHAH ; EA←FLASHAH アドレス MOV R0, #0FAH ; フラッシュアクセプタ許可データ MOV R1, #0F5H ; フラッシュアクセプタ許可データ MOV R4, #(offset FLASHACP)&0FFH MOV R5, #(offset FLASHACP)>>8 ; ER4←FLASHACP アドレス：（消去ブロックアドレスを R9 にセット）： SB FSELF ; フラッシュ書き換え許可 ; ST R0, [ER4] ; フラッシュアクセプタ許可 ST R1, [ER4] ; フラッシュアクセプタ許可 ; MOV R2, #02H ; セグメント設定データ ST R2, FLASHSEG ; セグメント設定 ;

ST R9, [EA] ; ブロックアドレス設定 ; MOV R2, #01H ; ブロック消去設定データ ST R2, FLASHCON ; ブロック消去開始 NOP ; ※必ず設定 NOP ; ※必ず設定 ; RB FSELF ; フラッシュ書き換え禁止

;

図 23-4 ブロック消去のプログラム例【注意】

・ブロック消去開始命令の次の命令には必ず NOP 命令を 2 回以上設定してください。・周波数コントロールレジスタ（FCON1）の高速クロック（HSCLK）発振を許可し，システムクロックとして HSCLK を

選択した状態で使用してください。・ブロック消去中は CPU が最大 100ms 間の待ち状態になります。その間、周辺回路は動作を継続しますので、

WDT の WDT カウンタを適宜クリアしてください。消去中は WDT カウンタをクリアすることができませんので，

WDT のオーバフロー周期が 125ms 以上に設定してください。・FPRT0～FPRT3 のいずれか一つでも“1”を書き込むと，以降のセグメント 2 の 0000H～0FFFH のブロック消去

が無効になります。


FJUL610Q111 23-17

23.3.3 1 ワード書き込み機能 1 ワード（2 バイト）単位でフラッシュ・メモリにデータを書き込む機能です。フラッシュセルフレジスタ（FLASHSLF）に“01H”を書き込み，フラッシュアクセプタ（FLASHACP）に“0FAH”，“0F5H”を

書き込み，フラッシュセグメントレジスタ（FLASHSEG）とフラッシュアドレスレジスタ L, H（FLASHAL,H）にアドレスを設定

し，フラッシュデータレジスタL, H（FLASHDL,H）にデータを書き込むと，FLASHSEG,FLASHAL, Hで指定されたアドレ

スにデータが書き込まれます。 1 ワード書き込み中は，CPU は停止状態となります。書き込みが完了すると，FLASHDH への書き込み命令の次の命令

からプログラムを再開します。書き込み時間は，例えばCPU が高速クロック動作時（8.192MHz）に 1 ワード（2 バイト）あたり、データ準備とベリファイに

必要な時間が約 5μs，フラッシュ・メモリの書き込み待ち時間が最大 40μs ですので、10 ワード（20 バイト）を書き込む場

合は，（5μs＋40μs）×10 回で最大約 450μs となります。図 23-5 に，1 ワード書き込みフローを示します

図 23-5 1 ワード書き込みフロー

FLASHACP レジスタへ 0FAH を書き込み FLASHACP レジスタへ 0F5H を書き込み

FLASHSEG レジスタへ 02H を書き込み

FLASHAH レジスタへ xxH を書き込み FLASHAL レジスタへ xxH を書き込み

書き込み終了

書き込み完了

書き込みが終了するまでCPUはウェイト。

Y

N

書き換えアドレスの設定。

アクセプタへ連続で書き込み1ワード書き込み動

作を許可。書き込みコードが不一致の場合，1ワード書き込み動作が無効。

書き込みポインタの設定

FLASHDL レジスタへ xxH を書き込み FLASHDH レジスタへ xxH を書き込み書き換えデータの設定。

書き込み完了? N

Y

ソフトウェアでRAM等を使って管理。書き込みポインタを+1

本LSIでは，セグメント2の4Kバイトのみ書

き換え可能。




データチェック

Y

N 書き込んだデータと読み出したデータが不一致の場合，エラー処理へ。


FJUL610Q111 23-18

図 23-6 に，1 ワード書き込みのプログラム例を示します。

LEA offset FLASHAL ; EA←FLASHAL アドレス MOV R0, #0FAH ; フラッシュアクセプタ許可データ MOV R1, #0F5H ; フラッシュアクセプタ許可データ MOV R2, #02H ; アドレスインクリメントデータ MOV R3, #00H ; アドレスインクリメントデータ MOV R4, #(offset FLASHACP)&0FFH MOV R5, #(offset FLASHACP)>>8 ; ER4←FLASHACP アドレス：（書き込み開始アドレスを ER8 にセット）（書き込み終了アドレスを ER12 にセット）： SB FSELF ; フラッシュ書き換え許可 MARK：：（書き込みデータを ER10 にセット）： ST R0, [ER4] ; フラッシュアクセプタ許可 ST R1, [ER4] ; フラッシュアクセプタ許可 MOV R6, #02H ; セグメント設定データ ST R6, FLASHSEG ; セグメント設定 ST XR8, [EA] ; アドレス&データ設定，1 ワード書き込み開始 NOP ; ※必ず設定 NOP ; ※必ず設定 ; L ER14, R6:[ER8] ; データ読み込み CMP ER14, ER10 ; データを確認 BNE ERROR ; エラー時はエラー処理ルーチンへ ; ADD ER8, ER2 ; アドレスインクリメント CMP ER8, ER12 BLE MARK ; アドレス比較 ; RB FSELF ; フラッシュ書き換え禁止 ;

図 23-6 1 ワード書き込みのプログラム例【注意】

・FLASHDH への書き込み命令の次の命令には必ず NOP 命令を 2 回以上設定してください。・1 ワード書き込み中は CPU が最大 40μs 間の待ち状態になります。その間、周辺回路は動作を継続しますので、

WDT の WDT カウンタを適宜クリアしてください。・周波数コントロールレジスタ（FCON1）の高速クロック（HSCLK）発振を許可し，システムクロックとして HSCLK を

選択した状態で使用してください。


FJUL610Q111 23-19

23.3.4 使用上の注意

セクタ消去中，ブロック消去中，もしくは 1 ワード書き込み中に電源が落ちた時，もしくは強制終了した時のフラッシュ・メ

モリのデータは保証できません。再度セクタ消去，ブロック消去を行いセクタ，ブロック領域を書き換えてください。

第 24 章オンチップデバッグ機能

ML610Q111/ML610Q112 ユーザーズマニュアル第 24 章オンチップデバッグ機能

FJUL610Q111 24-1

24 オンチップデバッグ機能

24.1 概要

本 LSI は，フラッシュメモリ書き換え機能を備えたオンチップデバッグ機能を内蔵しています。本 LSI にオンチップデバッグエミュレータ（uEASE）を接続し使用します。オンチップデバッグ機能および接続方法に関しては『uEASE ターゲット接続補足マニュアル』を参照してください。オンチップデバッグエミュレータ（uEASE）に関しては『uEASE ユーザーズマニュアル』を参照してください。

24.2 オンチップデバッグエミュレータとの接続方法

図 24-1 にオンチップデバッグエミュレータ（uEASE）との接続図を示します。

図 24-1 オンチップデバッグエミュレータ（uEASE）との接続図【注意】

・デバッグに使用した LSI は量産品として使用しないでください。・基板実装後にオンチップデバッグ機能，もしくはフラッシュ書き換え機能を使用する場合は，オンチップデバッグエ

ミュレータとの接続に必要な 4 端子（VDD，VSS，RESET_N，TEST）が接続できるように基板を設計してください。・デバッグ時とフラッシュ書き換え時は，VDDは 2.7V～5.5V を供給する必要があります。・ユーザ応用回路にシステムリセット回路がある場合は，上記のようにリセット端子（RESET_N）の接続をユーザ

応用回路上で切り替え可能としてください。回路上切り替えができない場合は，uEASE 接続時，RESET_N 端子

と VSS 端子の間は寄生用量含め 100pF 以下にしてください。100pF 以上の場合，通信エラーが発生し正常なデ

バッグができなくなります。ユーザ応用回路にシステムリセット回路がない場合は，uEASE の RESET_N 端子を

本 LSI の RESET_N 端子に直接接続することができます。・STOP モードを解除した状態で，デバッガを起動してください。

ML610Q111/112

RESET_N

TEST

VDD

VSS

uEASE

RESET_N

TEST

VTref

Vss

ユーザ応用回路

インタフェースコネクタ

Vpp

VDDL

Open

Open 電源回路

3.3VOUT

3

9

13

1

2,4,6,8,10,12

7

5

システムリセット回路

リセット信号を

ジャンパ等で

切り替え

付録

ML610Q111/ML610Q112 ユーザーズマニュアル付録 A レジスタ一覧

FJUL610Q111 A-1

付録 A レジスタ一覧

アドレス名称略称（Byte）略称（Word） R/W サイズ初期値 0F000H データセグメントレジスタ DSR － R/W 8 00H 0F001H リセットステータスレジスタ RSTAT － R/W 8 不定 0F002H 周波数コントロールレジスタ 0 FCON0 FCON R/W 8/16 3BH 0F003H 周波数コントロールレジスタ 1 FCON1 R/W 8 00H 0F008H ストップコードアクセプタ STPACP － W 8 00H 0F009H スタンバイコントロールレジスタ SBYCON － W 8 00H 0F00AH 低速側タイムベースカウンタレジスタ LTBR － R/W 8 00H 0F00BH 高速側タイムベースカウンタ分周レジスタ HTBDR － R/W 8 00H 0F00EH ウォッチドッグタイマコントロールレジスタ WDTCON － R/W 8 00H 0F00FH ウォッチドッグタイマモードレジスタ WDTMOD － R/W 8 02H 0F010H 割込み許可レジスタ 0 IE0 － R/W 8 00H 0F011H 割込み許可レジスタ 1 IE1 － R/W 8 00H 0F012H 割込み許可レジスタ 2 IE2 － R/W 8 00H 0F013H 割込み許可レジスタ 3 IE3 － R/W 8 00H 0F014H 割込み許可レジスタ 4 IE4 － R/W 8 00H 0F015H 割込み許可レジスタ 5 IE5 － R/W 8 00H 0F016H 割込み許可レジスタ 6 IE6 － R/W 8 00H 0F017H 割込み許可レジスタ 7 IE7 － R/W 8 00H 0F018H 割込み要求レジスタ 0 IRQ0 － R/W 8 00H 0F019H 割込み要求レジスタ 1 IRQ1 － R/W 8 00H 0F01AH 割込み要求レジスタ 2 IRQ2 － R/W 8 00H 0F01BH 割込み要求レジスタ 3 IRQ3 － R/W 8 00H 0F01CH 割込み要求レジスタ 4 IRQ4 － R/W 8 00H 0F01DH 割込み要求レジスタ 5 IRQ5 － R/W 8 00H 0F01EH 割込み要求レジスタ 6 IRQ6 － R/W 8 00H 0F01FH 割込み要求レジスタ 7 IRQ7 － R/W 8 00H 0F024H ポート AB 割込みコントロールレジスタ 0 PABICON0 － R/W 8 00H 0F025H ポート AB 割込みコントロールレジスタ 1 PABICON1 － R/W 8 00H 0F026H ポート AB 割込みコントロールレジスタ 2 PABICON2 － R/W 8 00H 0F02AH ブロックコントロールレジスタ 2 BLKCON2 － R/W 8 00H 0F02CH ブロックコントロールレジスタ 4 BLKCON4 － R/W 8 00H 0F02EH ブロックコントロールレジスタ 6 BLKCON6 － R/W 8 00H 0F02FH ブロックコントロールレジスタ 7 BLKCON7 － R/W 8 00H 0F0D8H 電圧レベル検出コントロールレジスタ 0 VLSCON0 VLSCON R/W 8/16 00H 0F0D9H 電圧レベル検出コントロールレジスタ 1 VLSCON1 R/W 8 不定

0F0DAH 電圧レベル検出モードレジスタ VLSMOD － R/W 8 00H 0F0E0H フラッシュアドレスレジスタ L FLASHAL FLASHA R/W 8/16 00H 0F0E1H フラッシュアドレスレジスタ H FLASHAH R/W 8 00H 0F0E2H フラッシュデータレジスタ L FLASHDL FLASHD R/W 8/16 00H 0F0E3H フラッシュデータレジスタ H FLASHDH R/W 8 00H 0F0E4H フラッシュコントロールレジスタ FLASHCON － W 8 00H 0F0E5H フラッシュアクセプタ FLASHACP － W 8 00H 0F0E6H フラッシュセグメントレジスタ FLASHSEG － R/W 8 00H 0F0E7H フラッシュセルフレジスタ FLASHSLF － R/W 8 00H 0F0E8H フラッシュプロテクトレジスタ FLASHPRT － R/W 8 00H 0F0EEH FLASH 消去中止要因選択レジスタ FLASHEAS － R/W 8 00H 0F0EFH FLASH 消去ステータスレジスタ FLASHEST － R/W 8 00H 0F250H ポート A データレジスタ PAD － R/W 8 00H 0F251H ポート A ディレクションレジスタ PADIR － R/W 8 00H 0F252H ポート A コントロールレジスタ 0 PACON0 PACON R/W 8/16 00H 0F253H ポート A コントロールレジスタ 1 PACON1 R/W 8 00H 0F254H ポート A モードレジスタ 0 PAMOD0 PAMOD R/W 8/16 00H 0F255H ポート A モードレジスタ 1 PAMOD1 R/W 8 00H 0F258H ポート B データレジスタ PBD － R/W 8 00H 0F259H ポート B ディレクションレジスタ PBDIR － R/W 8 00H 0F25AH ポート B コントロールレジスタ 0 PBCON0 PBCON R/W 8/16 00H 0F25BH ポート B コントロールレジスタ 1 PBCON1 R/W 8 00H 0F25CH ポート B モードレジスタ 0 PBMOD0 PBMOD R/W 8/16 00H


FJUL610Q111 A-2

0F25DH ポート B モードレジスタ 1 PBMOD1 R/W 8 00H 0F260H ポート C データレジスタ PCD － R/W 8 00H 0F261H ポート C ディレクションレジスタ PCDIR － R/W 8 00H 0F262H ポート C コントロールレジスタ 0 PCCON0 PCCON R/W 8/16 00H 0F263H ポート C コントロールレジスタ 1 PCCON1 R/W 8 00H 0F264H ポート C モードレジスタ 0 PCMOD0 PCMOD R/W 8/16 00H 0F265H ポート C モードレジスタ 1 PCMOD1 R/W 8 00H 0F268H ポート D データレジスタ PDD － R/W 8 00H 0F269H ポート D ディレクションレジスタ PDDIR － R/W 8 00H 0F26AH ポート D コントロールレジスタ 0 PDCON0 PDCON R/W 8/16 00H 0F26BH ポート D コントロールレジスタ 1 PDCON1 R/W 8 00H 0F280H シリアルポート送受信バッファ L SIO0BUFL SIO0BUF R/W 8/16 00H 0F281H シリアルポート送受信バッファ H SIO0BUFH R/W 8 00H 0F282H シリアルポートコントロールレジスタ SIO0CON － R/W 8 00H 0F284H シリアルポートモードレジスタ 0 SIO0MOD0 SIO0MOD R/W 8/16 00H 0F285H シリアルポートモードレジスタ 1 SIO0MOD1 R/W 8 00H 0F290H UART0 送受信バッファ UA0BUF － R/W 8 00H 0F291H UART0 コントロールレジスタ UA0CON － R/W 8 00H 0F292H UART0 モードレジスタ 0 UA0MOD0 UA0MOD R/W 8/16 00H 0F293H UART0 モードレジスタ 1 UA0MOD1 R/W 8 00H 0F294H UART0 ボーレートレジスタ L UA0BRTL UA0BRT R/W 8/16 0FFH 0F295H UART0 ボーレートレジスタ H UA0BRTH R/W 8 0FH 0F296H UART0 ステータスレジスタ UA0STAT － R/W 8 00H 0F298H UART1 送受信バッファ UA1BUF － R/W 8 00H 0F299H UART1 コントロールレジスタ UA1CON － R/W 8 00H 0F29AH UART1 モードレジスタ 0 UA1MOD0 UA1MOD R/W 8/16 00H 0F29BH UART1 モードレジスタ 1 UA1MOD1 R/W 8 00H 0F29CH UART1 ボーレートレジスタ L UA1BRTL UA1BRT R/W 8/16 0FFH 0F29DH UART1 ボーレートレジスタ H UA1BRTH R/W 8 0FH 0F29EH UART1 ステータスレジスタ UA1STAT － R/W 8 00H 0F2A0H I2C バス 0 受信データレジスタ I2C0RD － R 8 00H 0F2A1H I2C バス 0 スレーブアドレスレジスタ I2C0SA － R/W 8 00H 0F2A2H I2C バス 0 送信データレジスタ I2C0TD － R/W 8 00H 0F2A3H I2C バス 0 コントロールレジスタ I2C0CON － R/W 8 00H 0F2A4H I2C バス 0 モードレジスタ I2C0MOD － R/W 8 00H 0F2A5H I2C バス 0 ステータスレジスタ I2C0STAT － R 8 00H 0F2A8H I2C バス 1 受信データレジスタ I2C1RD － R 8 00H 0F2A9H I2C バス 1 スレーブアドレスレジスタ I2C1SA － R/W 8 00H 0F2AAH I2C バス 1 送信データレジスタ I2C1TD － R/W 8 00H 0F2ABH I2C バス 1 コントロールレジスタ I2C1CON － R/W 8 00H 0F2ACH I2C バス 1 モードレジスタ I2C1MOD － R/W 8 00H 0F2ADH I2C バス 1 ステータスレジスタ I2C1STAT － R 8 00H 0F2D0H SA-ADC リザルトレジスタ 0L SADR0L SADR0 R 8/16 00H 0F2D1H SA-ADC リザルトレジスタ 0H SADR0H R 8 00H 0F2D2H SA-ADC リザルトレジスタ 1L SADR1L SADR1 R 8/16 00H 0F2D3H SA-ADC リザルトレジスタ 1H SADR1H R 8 00H 0F2D4H SA-ADC リザルトレジスタ 2L SADR2L SADR2 R 8/16 00H 0F2D5H SA-ADC リザルトレジスタ 2H SADR2H R 8 00H 0F2D6H SA-ADC リザルトレジスタ 3L SADR3L SADR3 R 8/16 00H 0F2D7H SA-ADC リザルトレジスタ 3H SADR3H R 8 00H 0F2D8H SA-ADC リザルトレジスタ 4L SADR4L SADR4 R 8/16 00H 0F2D9H SA-ADC リザルトレジスタ 4H SADR4H R 8 00H 0F2DAH SA-ADC リザルトレジスタ 5L SADR5L SADR5 R 8/16 00H 0F2DBH SA-ADC リザルトレジスタ 5H SADR5H R 8 00H 0F2DCH SA-ADC リザルトレジスタ 6L SADR6L SADR6 R 8/16 00H 0F2DDH SA-ADC リザルトレジスタ 6H SADR6H R 8 00H 0F2DEH SA-ADC リザルトレジスタ 7L SADR7L SADR7 R 8/16 00H 0F2DFH SA-ADC リザルトレジスタ 7H SADR7H R 8 00H 0F2F0H SA-ADC コントロールレジスタ 0 SADCON0 SADCON R/W 8/16 00H 0F2F1H SA-ADC コントロールレジスタ 1 SADCON1 R/W 8 00H 0F2F2H SA-ADC モードレジスタ 0 SADMOD0 － R/W 8 00H 0F360H タイマ E データレジスタ TMED TMEDC R/W 8/16 0FFH 0F361H タイマ E カウンタレジスタ TMEC R/W 8 00H


FJUL610Q111 A-3

0F362H タイマ E コントロールレジスタ 0 TMECON0 TMECON R/W 8/16 00H 0F363H タイマ E コントロールレジスタ 1 TMECON1 R/W 8 00H 0F364H タイマ E コントロールレジスタ 2 TMECON2 TMECON23 R/W 8/16 00H 0F365H タイマ E コントロールレジスタ 3 TMECON3 R/W 8 00H 0F368H タイマ F データレジスタ TMFD TMFDC R/W 8/16 0FFH 0F369H タイマ F カウンタレジスタ TMFC R/W 8 00H 0F36AH タイマ F コントロールレジスタ 0 TMFCON0 TMFCON R/W 8/16 00H 0F36BH タイマ F コントロールレジスタ 1 TMFCON1 R/W 8 00H 0F36CH タイマ F コントロールレジスタ 2 TMFCON2 TMFCON23 R/W 8/16 00H 0F36DH タイマ F コントロールレジスタ 3 TMFCON3 R/W 8 00H 0F8E0H タイマ 8 データレジスタ TM8D TM8DC R/W 8/16 0FFH 0F8E1H タイマ 8 カウンタレジスタ TM8C R/W 8 00H 0F8E2H タイマ 8 コントロールレジスタ 0 TM8CON0 TM8CON R/W 8/16 00H 0F8E3H タイマ 8 コントロールレジスタ 1 TM8CON1 R/W 8 00H 0F8E4H タイマ 9 データレジスタ TM9D TM9DC R/W 8/16 0FFH 0F8E5H タイマ 9 カウンタレジスタ TM9C R/W 8 00H 0F8E6H タイマ 9 コントロールレジスタ 0 TM9CON0 TM9CON R/W 8/16 00H 0F8E7H タイマ 9 コントロールレジスタ 1 TM9CON1 R/W 8 00H 0F8E8H タイマ A データレジスタ TMAD TMADC R/W 8/16 0FFH 0F8E9H タイマ A カウンタレジスタ TMAC R/W 8 00H 0F8EAH タイマ A コントロールレジスタ 0 TMACON0 TMACON R/W 8/16 00H 0F8EBH タイマ A コントロールレジスタ 1 TMACON1 R/W 8 00H 0F8ECH タイマ B データレジスタ TMBD TMBDC R/W 8/16 0FFH 0F8EDH タイマ B カウンタレジスタ TMBC R/W 8 00H 0F8EEH タイマ B コントロールレジスタ 0 TMBCON0 TMBCON R/W 8/16 00H 0F8EFH タイマ B コントロールレジスタ 1 TMBCON1 R/W 8 00H 0F910H PWMC 周期レジスタ L PWCPL PWCP R/W 8/16 0FFH 0F911H PWMC 周期レジスタ H PWCPH R/W 8 0FFH 0F912H PWMC デューティレジスタ L PWCDL PWCD R/W 8/16 00H 0F913H PWMC デューティレジスタ H PWCDH R/W 8 00H 0F914H PWMC カウンタレジスタ L PWCCL PWCC R/W 8/16 00H 0F915H PWMC カウンタレジスタ H PWCCH R/W 8 00H 0F916H PWMC コントロールレジスタ 0 PWCCON0 PWCCON R/W 8/16 00H 0F917H PWMC コントロールレジスタ 1 PWCCON1 R/W 8 00H 0F918H PWMC コントロールレジスタ 2 PWCCON2 PWCCON23 R/W 8/16 00H 0F919H PWMC コントロールレジスタ 3 PWCCON3 R/W 8 00H 0F920H PWMD 周期レジスタ L PWDPL PWDP R/W 8/16 0FFH 0F921H PWMD 周期レジスタ H PWDPH R/W 8 0FFH 0F922H PWMD デューティレジスタ L PWDDL PWDD R/W 8/16 00H 0F923H PWMD デューティレジスタ H PWDDH R/W 8 00H 0F924H PWMD カウンタレジスタ L PWDCL PWDC R/W 8/16 00H 0F925H PWMD カウンタレジスタ H PWDCH R/W 8 00H 0F926H PWMD コントロールレジスタ 0 PWDCON0 PWDCON R/W 8/16 00H 0F927H PWMD コントロールレジスタ 1 PWDCON1 R/W 8 00H 0F928H PWMD コントロールレジスタ 2 PWDCON2 PWDCON23 R/W 8/16 00H 0F929H PWMD コントロールレジスタ 3 PWDCON3 R/W 8 00H 0F930H PWME 周期レジスタ L PWEPL PWEP R/W 8/16 0FFH 0F931H PWME 周期レジスタ H PWEPH R/W 8 0FFH 0F932H PWME デューティレジスタ L PWEDL PWED R/W 8/16 00H 0F933H PWME デューティレジスタ H PWEDH R/W 8 00H 0F934H PWME カウンタレジスタ L PWECL PWEC R/W 8/16 00H 0F935H PWME カウンタレジスタ H PWECH R/W 8 00H 0F936H PWME コントロールレジスタ 0 PWECON0 PWECON R/W 8/16 00H 0F937H PWME コントロールレジスタ 1 PWECON1 R/W 8 00H 0F938H PWME コントロールレジスタ 2 PWECON2 PWECON23 R/W 8/16 00H 0F939H PWME コントロールレジスタ 3 PWECON3 R/W 8 00H 0F950H コンパレータ 0 コントロールレジスタ 0 CMP0CON0 － R/W 8 00H 0F951H コンパレータ 0 コントロールレジスタ 1 CMP0CON1 － R/W 8 00H 0F952H コンパレータ 0 コントロールレジスタ 2 CMP0CON2 － R/W 8 08H 0F954H コンパレータ 1 コントロールレジスタ 0 CMP1CON0 － R/W 8 00H 0F955H コンパレータ 1 コントロールレジスタ 1 CMP1CON1 － R/W 8 00H 0F956H コンパレータ 1 コントロールレジスタ 2 CMP1CON2 － R/W 8 08H 0F960H PWMF 周期レジスタ L PWFPL PWFP R/W 8/16 0FFH


FJUL610Q111 A-4

0F961H PWMF 周期レジスタ H PWFPH R/W 8 0FFH 0F962H PWMF0 デューティレジスタ L PWF0DL PWF0D R/W 8/16 00H 0F963H PWMF0 デューティレジスタ H PWF0DH R/W 8 00H 0F964H PWMF1 デューティレジスタ L PWF1DL PWF1D R/W 8/16 00H 0F965H PWMF1 デューティレジスタ H PWF1DH R/W 8 00H 0F966H PWMF2 デューティレジスタ L PWF2DL PWF2D R/W 8/16 00H 0F967H PWMF2 デューティレジスタ H PWF2DH R/W 8 00H 0F970H PWMF カウンタレジスタ L PWFCL PWFC R/W 8/16 00H 0F971H PWMF カウンタレジスタ H PWFCH R/W 8 00H 0F972H PWMF コントロールレジスタ 0 PWFCON0 PWFCON R/W 8/16 00H 0F973H PWMF コントロールレジスタ 1 PWFCON1 R/W 8 00H 0F974H PWMF コントロールレジスタ 2 PWFCON2 PWFCON23 R/W 8/16 00H 0F975H PWMF コントロールレジスタ 3 PWFCON3 R/W 8 00H 0F976H PWMF コントロールレジスタ 4 PWFCON4 PWFCON45 R/W 8/16 10H 0F977H PWMF コントロールレジスタ 5 PWFCON5 R/W 8 00H

ML610Q111/ML610Q112 ユーザーズマニュアル付録 B パッケージ外形図

FJUL610Q111 B-1

付録 B パッケージ外形図

ML610Q111 パッケージ外形図（TSSOP20）

図 B-1 TSSOP20 パッケージ外形図

表面実装型パッケージ実装上のご注意表面実装型パッケージは，リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケージです。したがって，リフロー実装の実施を検討される際には，その製品名，パッケージ名，ピン数，パッケージコードおよ

び希望されている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わせくださ

い。

ML610Q111/ML610Q112 ユーザーズマニュアル付録 B パッケージ外形図

FJUL610Q111 B-2

ML610Q112 パッケージ外形図（LQFP32）

図 B-2 LQFP32 パッケージ外形図

表面実装型パッケージ実装上のご注意表面実装型パッケージは，リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケー

ジです。したがって，リフロー実装の実施を検討される際には，その製品名，パッケージ名，ピン数，パッケージコード

および希望されている実装条件（リフロー方法，温度，回数），保管条件などをセールスオフィスまで必ずお問い合わ

せください。

ML610Q111/ML610Q112 ユーザーズマニュアル付録 C 電気的特性

FJUL610Q111 C-1

付録 C 電気的特性

絶対最大定格

（VSS=0V）

項目記号条件定格値単位

電源電圧 VDD Ta=25 -0.3～+7.0 V

入力電圧 VIN Ta=25 -0.3～VDD+0.3 V

出力電圧 VOUT Ta=25 -0.3～VDD+0.3 V

出力電流 IOUT1 Ta=25 -12～+11 mA

許容損失 PD Ta=25 0.84 W

保存温度 TSTG ― -55～150

推奨動作条件

（VSS=0V）

項目記号条件範囲単位

動作温度（周囲） TOP ― -40～+105

動作電圧 VDD ― 2.7～5.5 V

フラッシュ・メモリ仕様

（VSS= 0V）項目記号条件範囲単位

動作温度（周囲） TOP 読み出し時 -40～+105

書き込み／消去時 -20～+85

書き換え回数*1

CEPD データ領域（4KB） 6000 回

CEPP プログラム領域 80

消去単位

― チップ消去プログラム，データの全領域 ―

― ブロック消去プログラム領域 8 KB

データ領域 4 KB

― セクター消去（データ領域のみ有効） 1 KB

消去時間（最大） ― チップ消去/ ブロック消去/ セクター消去

100 ms

書き込み単位 ― ― 1 ワード（2 バイト） ―

書き込み時間（最大） ― 1 ワード（2 バイト） 40 μs

データ保持年数*2 YDR ― 15 年

*1：消去 1 回と消去後の書き込み 1 回が書き換え回数 1 回です。ただし消去を中断した場合も 1 回としてカウントします。

*2：総通電時間は 10 年を超えないように使用してください。


FJUL610Q111 C-2

直流特性（消費電流）

（特に指定のない場合は，VDD=2.7～5.5V，VSS=0V，Ta=-40～+105）

項目記号条件規格値

単位測定回路 Min. Typ. Max.

消費電流 1 IDD1 CPU が STOP 状態（全クロック停止）

VDD=5.0V ― 1 50 μA

1

消費電流 2 IDD2 CPU が HALT 状態*1 （RC 発振のみ動作）

VDD=5.0V ― 240 ― μA

消費電流 3 IDD3 CPU が RC32.768kHz 動作状態*2

（RC 発振のみ動作） VDD=5.0V

― 250 ― μA

消費電流 4 IDD4 CPU が 8.192MHz 動作状態*3 （RC 発振， PLL 発振動作）

VDD=5.0V ― 4 6 mA

*1：LTBC，WDT 動作状態，BLKCON0~BLKCON7 の有効ビット全て“1”.

*2：CPU 動作率 100%時，最小命令実行時間：約 30.52ns＠32.768kHz

*3：CPU 動作率 100%時，最小命令実行時間：約 122ns＠8.192MHz


FJUL610Q111 C-3

直流特性（VLS, コンパレータ）（特に指定のない場合は，VDD=2.7～5.5V，VSS=0V，Ta=-40～+105）



VLS0 判定電圧（VDD=fall）

VVLS0F Ta=25 Typ

-3.0% 2.85

Typ +3.0%

V

1

― Typ -5.0%

Typ +5.0%

VLS0 判定電圧（VDD=rise）

VVLS0R Ta=25 Typ

-3.0% 2.92

Typ +3.0%

― Typ -5.0%

Typ +5.0%

VLS1 判定電圧（VDD=fall）

VVLS1

Ta=25

VLS1=0

Typ -3.0%

3.3

Typ +3.0%

VLS1=1 3.6 VLS1=2 3.9 VLS1=3 4.2

―

VLS1=0

Typ -5.0%

3.3

Typ +5.0%

VLS1=1 3.6 VLS1=2 3.9 VLS1=3 4.2

コンパレータ 0 同相入力電圧範囲

VCMR ― 0.1 ― VDD

-1.5 V

コンパレータ 0 ヒステリシス VHYSP

Ta=25，VDD=5.0V 10 20 30

mV

VDD=5.0V 5 20 35

コンパレータ 0 入力オフセット VCMOF Ta=25，VDD=5.0V ― ― 7

コンパレータ基準電圧誤差

*1 VCMREF Ta=25 -25 ― 25

― -50 ― 50

*1：コンパレータの入力オフセット電圧含む


FJUL610Q111 C-4

直流特性（端子）（特に指定のない場合は，VDD=2.7～5.5V，VSS=0V，Ta=-40～+105）



出力電圧 1 （TEST，

PA0-2, PB0-7, PC0-7， PD0-5）

VOH1

IOH=-3.0mA，VDD=4.5V*1

Ta=-40～85 VDD

-0.7 ― ―

V 2

IOH=-3.0mA，VDD=4.5V*1 VDD

-0.8 ― ―

VOL1

IOL=+8.5mA，VDD=4.5V*1

Ta=-40～85 ― ― 0.6

IOL=+8.5mA，VDD=4.5V*1 ― ― 0.7

出力電圧 2 （PB5，PB6， PC4，PC5）

VOL2 IOL=+3.0mA ― ― 0.4

出力リーク（PA0-2，

PB0-7，PC0-7， PD0-5 ）

IOOH VOH=VDD（ハイインピーダンス時） ― ― 1

μA 3 IOOL VOL=VSS（ハイインピーダンス時） -1 ― ―

入力電流 1 （RESET_N）

IIH1 VIH1=VDD ― ― 1

μA 4

IIL1 VIL1=VSS, VDD=5.0V -650 -500 -350

入力電流 1 （TEST）

IIH2 VIH2=VDD=5.0V 20 115 200

IIL2 VIL2=VSS -1 ― ―

入力電流 2 （ PA0-2， PB0-7， PC0-7， PD0-5 ）

IIH3 VIH3=VDD=5.0V

（プルダウン時） 20 115 200

IIL3 VIL3=VSS, VDD=5.0V

（プルアップ時） -200 -100 -20

IIH3Z VIH3=VDD（ハイインピーダンス時） ― ― 1

IIL3Z VIL3=VSS （ハイインピーダンス時） -1 ― ―

*1：1 端子出力状態.




入力電圧 1 （RESET_N，

TEST, PA0-2, PB0-7,

PC0-7， PD0-5）

VIH1 ― 0.7 ×VDD

― VDD

V 2

VIL1 ― 0 ― 0.3 ×VDD

入力端子容量（PA0-2， PB0-7，

PC0-7，PD0-5）

CIN f = 10kHz Ta = 25°C ― ― 20 pF ―


FJUL610Q111 C-5

測定回路

測定回路 1

入力端子 V

VDD VSS

VIH

VIL

出力端子

（*1）指定の状態にする入力ロジック（*2）指定の出力端子について繰り返す（*3）指定の入力端子について繰り返す

（*2）

（*1）

（*3）

測定回路4

測定回路 2

入力端子

VDD VSS

VIH

VIL

出力端子

（*2）

A

入力端子

VDD VSS

出力端子 A

入力端子

VDD VSS

出力端子

A

CV：1μF

CV

測定回路3


FJUL610Q111 C-6

交流特性（クロック）（特に指定のない場合は，VDD=2.7～5.5V，VSS=0V，Ta=-40～+105）


単位 Min. Typ. Max.

32kHz RC 発振周波数*2 fRCL Ta=-20～85 Typ.

-3% 32.768

Typ. +3%

kHz ― Typ.

-4% Typ. +4%

PLL 発振周波数 *1*2 fPLL

Ta=-20～85 Typ. -3%

16.384

Typ. +3%

MHz ― Typ.

-4% Typ. +4%

*1：2048 クロックの平均値。CPU クロックは最大 fPLL/2 になります。 *2：出荷時の保証値です。

交流特性（電源立ち上げ･リセットシーケンス）




リセット*1有効パルス幅 PRST ― 100 ― ―

μs リセット

*1ノイズ除去

パルス幅 PNRST ― ― ― 0.4

パワーオンリセット発生電源立ち上がり傾き

⊿V /⊿T 0V→2.0V 0.10 ― 10 V/ms

*1：RESET_N 端子によるリセット

PRST

RESET_N

外部リセットシーケンス

VDD 0.9*VDD

0.3*VDD

PRST

0.3*VDD 0.3*VDD

VDD 2.0V

0V

パワーオンリセットシーケンス

⊿T

⊿V


FJUL610Q111 C-7

交流特性（外部割込み）（特に指定のない場合は，VDD=2.7～5.5V，VSS=0V，Ta=-40～+105）



外部割込み無効期間 tNUL 割込み許可（MIE=1）

CPU は NOP 動作 2.5 x sysclk

― 3.5 x sysclk

φ

tNUL

EXI0~2, EXI4~7

（立ち上がりエッジ割込み）

EXI0~2, EXI4~7

（立ち下がりエッジ割込み）

EXI0~2, EXI4~7

（両エッジ割込み）

tNUL

tNUL


FJUL610Q111 C-8

交流特性（同期式シリアルポート）




SCK 入力サイクル（スレーブモード）

tSCYC 高速発振停止時 10 ― ― μs 高速発振時 500 ― ― ns

SCK 出力サイクル（マスタモード）

tSCYC ― ― SCK*1 ― s

SCK 入力パルス幅（スレーブモード）

tSW 高速発振停止時 4 ― ― μs 高速発振時 200 ― ― ns

SCK 出力パルス幅（マスタモード）

tSW ― tSCYC ×0.4

tSCYC ×0.5

tSCYC ×0.6

s

SOUT 出力遅延時間（スレーブモード）

tSD ― ― ― 180 ns

SOUT 出力遅延時間（マスタモード）

tSD ― ― ― 80 ns

SIN 入力セットアップ時間（スレーブモード）

tSS ― 50 ― ― ns

SIN 入力ホールド時間

tSH ― 50 ― ― ns

*1：シリアルポート 0 モードレジスタ（SIO0MOD1）の S0CK3～0 により選択されたクロック周期

tSD

SCK0

SIN0

SOUT0

tSD

tSS tSH

tSW

tSCYC


FJUL610Q111 C-9

交流特性（I2C バス・インタフェース：標準モード 100kbps）




SCL クロック周波数 fSCL ― 0 ― 100 kHz SCL ホールド時間（スタート/再スタート

コンディション） tHD:STA ― 4.0 ― ― μs

SCL”L”レベル時間 tLOW ― 4.7 ― ― μs SCL”H”レベル時間 tHIGH ― 4.0 ― ― μs

SCL セットアップ時間（再スタートコンディション） tSU:STA ― 4.7 ― ― μs

SDA ホールド時間 tHD:DAT ― 0 ― ― μs SDA セットアップ時間 tSU:DAT ― 0.25 ― ― μs SDA セットアップ時間（ストップコンディション） tSU:STO ― 4.0 ― ― μs

バスフリー時間 tBUF ― 4.7 ― ― μs 交流特性（I2C バス・インタフェース：ファーストモード 400kbps）




SCL クロック周波数 fSCL ― 0 ― 400 kHz SCL ホールド時間

（スタート／再スタートコンディション）

tHD:STA ― 0.6 ― ― μs

SCL”L”レベル時間 tLOW ― 1.3 ― ― μs

SCL”H”レベル時間 tHIGH ― 0.6 ― ― μs SCL セットアップ時間

（再スタートコンディション） tSU:STA ― 0.6 ― ― μs

SDA ホールド時間 tHD:DAT ― 0 ― ― μs

SDA セットアップ時間 tSU:DAT ― 0.1 ― ― μs SDA セットアップ時間（ストップコンディション） tSU:STO ― 0.6 ― ― μs

バスフリー時間 tBUF ― 1.3 ― ― μs

SCL

SDA




tBUF tHD:STA tLOW tHIGH tSU:STA tHD:STA tSU:DAT tHD:DAT

tSU:STO


FJUL610Q111 C-10

逐次比較型 A/D コンバータの電気的特性（特に指定のない場合は，VDD=2.7～5.5V，VSS=0V，Ta=-40～+105）



分解能 n ― ― ― 10 bit 積分非直線性誤差 INL RI≦5kΩ，HSCLK=8.192MHz -4 ― +4

LSB 微分非直線性誤差 DNL RI≦5kΩ，HSCLK=8.192MHz -3 ― +3 ゼロスケール誤差 VOFF RI≦5kΩ，HSCLK=8.192MHz -4 ― +4 フルスケール誤差 FSE RI≦5kΩ，HSCLK=8.192MHz -4 ― +4

許容信号源インピーダンス RI ― ― ― 5k Ω 変換時間 tCONV ― ― 102 ― φ/CH

φ：OSCLK の周期（3MHz 以上）

A

VDD

VSS アナログ入力

- RI≦5kΩ AIN

0.1μF

+

10μF

ML610Q111/ML610Q112 ユーザーズマニュアル付録 D 応用回路例

FJUL610Q111 付 D－1

付録 D 応用回路例

CV : 1μF CR : 100pF CAIN : 0.1μF リセット IC : BD45285（ローム株式会社製，Nch オープンドレイン出力）

TEST

WP SCL SDA Vcc

Vss A0 A1 A2 I2C EEPROM

PB4

PB5 /SCL

PB6 /SDA

5.0V

ML610Q111 ML610Q112

VTref

RESET_N TEST

VSS

uEASE インタフェース

RESET_N

リセット IC

VDD VSS

CV

CR

CAIN AD 入力

PB0/PWMC

PB1/AIN3

PB2

PB3

3.3VOUT

ML610Q111/ML610Q112 ユーザーズマニュアル付録 E チェックリスト

FJUL610Q111 付 E-1

付録 E チェックリスト

本チェックリストは，ソフトウェアプログラミング上の簡易ミスならびに MCU ハードウェア仕様の見落としや誤解を防止するための注意点をマニュアルの各章毎にリストアップしています。プログラミング時や評価時の確認用としてお使いください。第 1 章概要・未使用端子について [ ] すべての未使用端子処理についてご確認ください（ユーザーズマニュアルの 1.3.4 項を参照してください）。第 2 章 CPU とメモリ空間（ML610Q111 の場合） [ ] 24,544 バイト（0:0000H～0:5FDFH）・データメモリサイズ [ ] 4,096 バイト（2:0000H～2:0FFFH）・データ RAM サイズ [ ] 2,048 バイト（0:E000H～0:E7FFH）（ML610Q112 の場合）・プログラムコードサイズ [ ] 32,736 バイト（0:0000H～0:7FDFH）・データメモリサイズ [ ] 4,096 バイト（2:0000H～2:0FFFH）・データ RAM サイズ [ ] 4,096 バイト（0:E000H～0:EFFFH）・未使用領域への対処（ML610Q111 の場合） [ ] テスト領域 0:5FE0H～0: 5FFFH にはデータ“0FFH”（BRK 命令コード）を埋めてください。

ソースファイル上での記述の仕方は，スタートアップファイル ML610111.asm を参照してください。 [ ] 未使用プログラム領域につきましては，フェイルセーフのためデータ“0FFH”（BRK 命令コード）を埋めてください。弊社

工場における書き込みの際にはデータ“0FFH”を書き込みます。（ML610Q112 の場合） [ ] テスト領域 0:7FE0H～0: 7FFFH にはデータ“0FFH”（BRK 命令コード）を埋めてください。

ソースファイル上での記述の仕方は，スタートアップファイル ML610112.asm を参照してください。 [ ] 未使用プログラム領域につきましては，フェイルセーフのためデータ“0FFH”（BRK 命令コード）を埋めてください。弊社

工場における書き込みの際にはデータ“0FFH”を書き込みます。・RAM の初期化 [ ] RAM はハードウェアリセットで初期化されないため，ソフトウェアで初期化してください。第 3 章リセット・リセット有効パルス幅 [ ] 最小 100µs（ユーザーズマニュアルの付録 C-2 を参照してください） [ ] RESET_N端子によるリセットが発生したことを示すフラグは存在しません（ユーザーズマニュアルの 3.2.2.項を参照して

ください）。・BRK 命令リセット [ ] BRK命令によるシステムリセットは，特殊機能レジスタ（SFR）を初期化しません。ソフトウェアで初期化してください（ユー

ザーズマニュアルの 3.3.1 項を参照してください）。第 4 章 MCU 制御機能・STOP モード [ ] MIE フラグが“0”の時に，割込みの許可フラグと要求フラグが両方“1”となる条件ではストップコードアクセプタ

（STPACP）は許可状態にできません（ユーザーズマニュアルの 4.2.2.～4.2.3.項を参照してください）。 [ ] STPビットを“1”にセットする命令の次にはNOP命令を2個置いてください。（ユーザーズマニュアルの 4.3.3.項を参照し

てください）。


FJUL610Q111 付 E-2

・HALT モード [ ] HLT ビットを“1”にセットする命令の次には NOP 命令を 2 個置いてください（ユーザーズマニュアルの 4.3.2.項を参照し

てください）。・BLKCON レジスタ [ ] 使用する各周辺機能の動作は BLKCON レジスタで許可もしくは禁止してください（ユーザーズマニュアルの 4.2.4.～4.2.7.項を参照してください）。 [ ] ブロックレジスタの任意のフラグを“1”にセットすると該当する機能のすべてのレジスタが初期化されます。

第 5 章割込み・未使用割込みへの対処 [ ] フェイルセーフ対策のため，すべての未使用割込みのベクタテーブルを定義してください。・ノンマスカブル割込み [ ] ウォッチドッグタイマ割込み（WDTINT）は，MIE フラグに依存しないノンマスカブル割込みです（ユーザーズマニュアル

の 5.2.10.項，5.3 項を参照してください）。第 6 章クロック発生回路・クロック初期値 [ ] 電源起動時やシステムリセット時は，低速クロックが発振し，32.768kHz が CPU へのシステムクロックとして供給されま

す。・ポートの 2 次機能設定 [ ] クロックを出力させる場合，ポートを 2 次機能として設定してください（ユーザーズマニュアルの 6.4 項を参照してください）。第 7 章 TBC（タイムベースカウンタ）・HTBCLK [ ] HTBCLKをタイマに使用する場合，高速側タイムベースカウンタ分周レジスタ（HTBDRレジスタ）に任意の分周比を設定してください（ユーザーズマニュアルの 7.2.3.項を参照してください）。・LTBC の読み出し方法 [ ] 低速側タイムベースカウンタ（LTBC）は，カウントアップ中の不確定データの読み出しを防止するため二度読み出し，値が一致するまで読み出しを繰り返してください（ユーザーズマニュアルの 7.3.1 項を参照してください）第 8 章タイマ・使用端子 [ ] PA0 端子もしくは PC0 端子を TM9OUT 出力として使用 [ ] PA1 端子もしくは PC3 端子を TMFOUT 出力として使用・カウンタレジスタ読み出し方法 [ ] カウント動作中にタイマカウンタレジスタを読み出す場合の注意事項を確認してください（ユーザーズマニュアルの 8.2.8～8.2.13 項を参照してください）・タイマの制限事項 [ ] 16 ビットタイマモードを使用する場合，制限事項があります。制限事項の内容と対策については，「8.4 タイマの制限事項」を参照してください。第 9 章 WDT ・オーバフロー周期 WDT を選択したオーバフロー周期内にクリアしてください。 [ ] 125ms，[ ] 500ms，[ ] 2s，[ ] 8s，[ ] 23.4ms，[ ] 31.25ms，[ ] 62.5ms ・WDP [ ] WDTCON レジスタにデータを書き込む前に WDP の内容をチェックし，“5AH”を書き込むか，もしくは“0A5H”を書き込むかを判断してください（ユーザーズマニュアルの 9.2.2.項を参照してください）。第 10 章 PWM ・使用端子 [ ] PA0 端子もしくは PB0 端子もしくは PB7 端子を PWMC 出力として使用 [ ] PA1 端子もしくは PB1 端子を PWMD 出力として使用 [ ] PA2 端子もしくは PB2 端子を PWME 出力として使用 [ ] PB7（PWMF0），PB6（PWMF1），PB5（PWM2）端子もしくは PC0（PWMF0），PC1（PWMF1），PC2（PWMF2）端子を PWMF 出力として使用


FJUL610Q111 付 E-3

・レジスタ読み出し方法 [ ] PWM 動作中に PWMC カウンタレジスタを読み出す場合の注意事項を確認してください（ユーザーズマニュアルの10.2.4 項を参照してください）・ポートの 2 機能，4 次機能設定 [ ] ポートを 2 次機能，4 次機能として設定してください（ユーザーズマニュアルの 10.4 項を参照してください）。第 11 章同期式シリアルポート・使用端子 [ ] PB3（SIN）， PB5（SCK）， PB4（SOUT）端子を使用・ポートの 2 次機能設定 [ ] ポートを 2 次機能として設定してください（ユーザーズマニュアルの 11.4 項を参照してください）。第 12 章 UART ・使用端子 [ ] PB0（RXD0）端子もしくは PB5（RXD0）端子を使用 [ ] PB2（RXD1）端子もしくは PB7（RXD1）端子を使用 [ ] PB1（TXD0）端子もしくは PB4（TXD0）端子を使用 [ ] PB3（TXD1）端子もしくは PB4（TXD1）端子を使用・ポート 3 機能，4 次機能設定 [ ] ポートを 3 次機能，4 次機能として設定してください（ユーザーズマニュアルの 12.4 項を参照してください）。第 13 章 I2C バス・インタフェース（マスタ）・使用端子 [ ] PB6（SDA）端子と PB5（SCL）端子を使用・ポートの 3 次機能設定 [ ] ポートを 3 次機能として設定してください（ユーザーズマニュアルの 13.4 項を参照してください）。第 14 章 I2C バス・インタフェース（スレーブ）・使用端子 [ ] PB6（SDA）端子と PB5（SCL）端子を使用・ポートの 3 次機能設定 [ ] ポートを 3 次機能として設定してください（ユーザーズマニュアルの 14.4 項を参照してください）。第 15 章～第 18 章ポート・端子処理 [ ] 各入力ポートおよび入出力ポートは，オープン状態でハイインピーダンス入力モードを選択しないでください。・2 次／3 次／4 次機能設定 [ ] 各ポートの PnCON0/1（n=A，B，C，D），PnMOD0/1（n=A，B，C）レジスタは適切に設定してください。第 19 章ポート AB 割込み制御回路 [ ] STOP モード時は，サンプリングクロックの T16KHZ が停止しますので，PB3SM～PA0SM の値に関係なくサンプリング無しとなります。第 20 章逐次比較型 A/D コンバータ・動作条件 [ ] 動作電圧とクロック周波数をご確認ください。

HSCLK=3MHz～8.4MHz，VDD=2.7V～5.5V [ ] HSCLK の発振を許可した状態で使用してください。 [ ] A/D変換中に高速クロックを停止すると消費電流が増大する可能性があります。高速クロックを停止する際およびSTOPモードへの移行する際は A/D 変換を停止してください。 [ ] SADMOD0 レジスタの SACH0～SACH7 ビットの全てが”0”の状態で，SADCON1 レジスタの SARUN ビットを”1”にセットしないでください（ユーザーズマニュアルの 20.2.19 項を参照してください）第 21 章電圧レベル検出回路（VLS）・VLS の安定時間 [ ] ENVLSn を“1”にし，VLS をオン状態にしたあと，VLS が安定する時間（1ms 以上）を確保してください。


FJUL610Q111 付 E-4

第 17 章アナログコンパレータ [ ] STOP モード時は，サンプリングクロックが停止しますので，CMP0SM1/0 の値に関係なくサンプリング無しとなります。 [ ] サンプリングクロックに OSCLK/64，OSCLK/32 を選択した場合，HSCLK を動作させてください。 [ ] コンパレータ基準電圧として CMP0RF3-0 に 4’h0（0.05V）を設定した場合，精度は保証されません。 [ ] CMPnEN を“1”にしてから 100us 以上経過後に CMPnD を読み出してください。（n=0，1）第 18 章データフラッシュメモリ・書き換え回数 [ ] 書き換え回数は，消去を中断した場合も 1 回としてカウントします。・使用時の設定 [ ] システムクロックとして HSCLK を選択した状態で使用してください。 [ ] WDT の WDT カウンタを適宜クリアし，消去する際は WDT のオーバフロー周期が 125ms 以上になるよう設定してくだ

さい。第 18 章オンチップデバッグ機能 [ ] uEASE を使用したフラッシュメモリの書き換え（消去，書き込み）の際は，VDDには 2.7V～5.5V を供給してください。 [ ] デバッグに使用した LSI は量産品として使用しないでください。 [ ] プログラムコードの動作確認は，お客様の量産ボード上でかつµEASE を接続しない状態で確認してください。 [ ] 基板実装後にオンチップデバッグ機能，もしくはフラッシュ書き換え機能を使用する場合は，オンチップデバッグエミュレータとの接続に必要な 4 端子（VDD，VSS，RESET_N，TEST）が接続できるように基板を設計してください。 [ ] ユーザ応用回路にシステムリセット回路がある場合は，上記のようにリセット端子（RESET_N）の接続をユーザ応用回路上で切り替え可能としてください。ユーザ応用回路にシステムリセット回路がない場合は，uEASE の RESET_N 端子を本LSI の RESET_N 端子に直接接続することができます。 [ ] システムリセット回路がある場合，uEASE を接続する際に RESET_N 端子から切り離せるようにしてください。また，切り離しができない場合，RESET_N 端子-VSS 端子間は寄生容量含め 100pF 以下にしてください。 [ ] ストップモードを解除してからデバッガを起動してください。付録 A SFR（特殊レジスタ）・初期値 [ ] 初期値が不定な SFR があることを確認してください（ユーザーズマニュアルの付録 A を参照してください）。付録 C 電気特性・電源回路用外付けコンデンサ [ ] CV = 1µF（VDD端子用）・動作電圧 [ ] 2.7V to 5.5V ・動作周囲温度 [ ] -40oC to +105 oC [ ] FLASH メモリの書き込み／消去温度 : -20 oC to +85 oC

改版履歴


改版履歴

FJUL610Q111 R – 1

改版履歴

ドキュメント No. 発行日ページ

変更内容改版前改版後

FJUL610Q111-01 2013.09.26 – – 正式初版発行

FJUL610Q111-02 2014.02.07

9-4 9-4 (追記) WDT モードレジスタへライトする際の注意事項を追加

10-32 10-32 (誤記の訂正) PWMF 周期レジスタの設定可能範囲

を”0001H～FFFFH”に修正

10-50 10-50 (誤記の訂正) PWM 割込みの判別の図を修正

FJUL610Q111-03 2014.03.19 24-1 24-1

以下の記述を追加「uEASE 接続時，RESET_N 端子と VSS 端子の間は寄

生容量含め 100pF 以下にして下さい。100pF 以上の場合，通信エラーが発生し正常なデバッグができなくなります。」

FJUL610Q111-04 2015.04.03 C-6 C-6

以下の記述を追記「*2

：出荷時の保証値です。」

以下の項目を削除「パワーオンリセット発生電源立上り時間 TPOR」

以下の項目を追記「パワーオンリセット発生電源立ち上がり傾き ⊿V /⊿T」

1 1 ご注意の内容を更新

FJUL610Q111-05 2016.07.01

2-1 2-2

2-1 2-2

【注意】に HTU8（プログラム開発支援ソフトウェア）に関する

説明を追加

2-4 2-4 【注意】に ROM ウィンドウおよびミラー領域の注意事項を追

加

3-2 3-2 VLSR，WDTR の初期値訂正（誤）0 （正）0/1

3-2 3-2 POR の初期値訂正（誤）1 （正）0/1

3-2 3-2 【注意】に POR ビットの注意事項を追加

4-3 4-3 ストップコードアクセプタ（STPACP）の説明を追加

4-4 4-4 スタンバイコントローラ（SBYCON）の STP ビットの説明を追

加

4-11 4-11 【注意】に HALT モードの注意事項を追加

4-12 4-12

「CPU 低速クロック動作時の STOP モード」の発振安定時間

の誤記訂正（誤）PLL 使用時は 8192 カウント（正）PLL 使用時は 16384 カウント

4-12 4-12 【注意】に STOP モードの注意事項を追加

4-13 4-13 「CPU 高速クロック動作時の STOP モード」の説明を修正


改版履歴

FJUL610Q111 R – 2

4-13 4-13 【注意】に STOP モードの注意事項を追加

5-22 5-22 【注意】にウォッチドッグタイマ割込み，およびフェイルセーフ

に関する注意事項を追加

7-3 7-3 【注意】に低速側タイムベースカウンタの割込みおよび動作に

関する注意事項を追加

7-5 7-5 低速側タイムベースカウンタ（LTBR）に書き込む際の説明を

追加

8 8 「オートリロードタイマモード」を「連続モード」に名称変更「ワンショットタイマモード」を「ワンショットモード」に名称変更「タイマアウト」を「タイマ出力」に名称変更

8-6～ 8-11

8-6～ 8-11

【注意】にタイマ n データレジスタ（TMnD）に関する注意事項

を追加

8-12～ 8-17

8-12～ 8-17 タイマ n カウンタレジスタ（TMnC）に関する説明を追加

8-18 8-20 8-22

8-18 8-20 8-22

【注意】にタイマ n コントロールレジスタ 0（TMnCON0）の 16ビットモード時の制限事項を追加

8-19 8-21 8-23

8-19 8-21 8-23

タイマ n コントロールレジスタ 0（TMnCON0）の説明を追加

8-30 8-30 タイマ E コントロールレジスタ 2（TMECON2）の説明を追加

8-31 8-31 タイマ F コントロールレジスタ 2（TMFCON2）の説明を追加

8-33 8-33 タイマ E コントロールレジスタ 3（TMECON3）の説明を追加

8-34 8-34 タイマ F コントロールレジスタ 3（TMFCON3）の説明を追加

－ 8-39 タイマの制限事項の説明と対策の説明を追加

9-5 9-5 ウォッチドッグタイマに関する【注意】を追加

10 10 「繰り返しモード」を「連続モード」に名称変更「ワンショット PWM モード」を「ワンショットモード」に名称変更

10-5 10-14 10-23 10-32

10-5 10-14 10-23 10-32

【注意】に PWMn 周期レジスタ（PWnPL，PWnPH）の注意事

項を追加（n=C，D，E）

10-6 10-15 10-24 10-33

10-6 10-15 10-24 10-33

【注意】に PWMn デューティレジスタ（PWnDL，PWnDH）の

注意事項を追加（n=C，D，E）

10-7 10-16 10-25 10-34

10-7 10-16 10-25 10-34

PWMn カウンタレジスタ（PWnCH，PWnCL）の説明を追加

（n=C，D，E）

10-32 10-32 【注意】に PWMF 周期レジスタ（PWFPL，PWFPH）の注意事

項を追加

10-33 10-34 10-35

10-33 10-34 10-35

【注意】にPWMFnデューティレジスタ（PWFnDL，PWFnDH）

の注意事項を追加（n=0，1，2）

10-36 10-36 PWMF カウンタレジスタ（PWFCH，PWFCL）の説明を追加


改版履歴

FJUL610Q111 R – 3

12-17 12-17 UART のオーバランエラー（UnOER）に関する注意事項を追

加

13-1 13-1 【注意】に「アービトレーション機能（マルチ・マスタ）およびクロ

ック同期化（ハンドシェーク）には対応していません」を追加

13-6 13-6 I20EN ビットの説明を追加 I20SYS ビットは使用不可に変更【注意】の通信速度に関する説明を追加

13-7 13-7 I20BB ビットのマルチ・マスタに関する説明を削除 I20ER ビットのクロック同期化機能に関する説明を削除

13-11 13-10 マルチ・マスタに関する説明を削除 I20ER ビットに関する説明を追加

13-12 13-11 【注意】のクロック同期化機能に関する説明を削除

14-1 14-1 【注意】に「通信速度のファーストモード（400kbps）および 10ビット・アドレスには対応していません。」を追記

15-5 15-5 ビット操作命令を用いて PAD のビットに値を設定する場合の

注意事項を追加

15-7 15-7 ハイインピーダンス出力モードに関する説明を追加

16-5 16-6 ビット操作命令を用いて PBD のビットに値を設定する場合の



17-5 17-6 ビット操作命令を用いて PCD のビットに値を設定する場合の



18-4 18-5 ビット操作命令を用いて PDD のビットに値を設定する場合の



20-2 20-2 ポートを逐次比較型 ADC のアナログ入力として使用する場

合の注意事項を追加。

20-13 20-13 AD 変換中の高速クロック停止に関する注意事項を追加。

20-15 20-15 SACH7～SACH0 全てを“0”にした状態で AD 変換禁止の注

意事項追加

20-17 20-17

アナログ入力ポート設定に対する注意事項およびアナログ入

力に接続する信号源の出力インピーダンスに関する注意事

項，AD 変換時に発生する一時的な端子の変動に関する注

意事項を追加。

21-2 21-2 電圧レベル検出回路コントロールレジスタ 1 の初期値訂正（誤）11H （正）不定

21-4 21-4 VLS1ST，VLS0ST の初期値訂正（誤）1 （正）0/1

21-6 21-6 VLS リセット機能を許可した場合の動作タイムチャート例，電圧レベル検出フラグの波形を修正


改版履歴

FJUL610Q111 R – 4

21-6 21-6 誤記訂正図 16-3 動作説明③ （誤）検出フラグ（VLSnST）が“0”になります（正）検出フラグ（VLSnST）が“1”になります

22-4 22-7

22-5 22-8

STOPモードで内部基準入力モードを使用する場合の注意事

項を追加

22-9 22-10 ポートをコンパレータ入力として使用する場合の注意事項を

追加

23-1 23-1 データ・フラッシュ・メモリの書き換え回数の条件を修正（誤）-20～75（Ta）（正）-20～85（Ta）

23-4 23-4 フラッシュデータレジスタ L，H（FLASHDL，H）の【注意】に 1ワード書き込み中の注意事項を追加

23-5 23-5 フラッシュコントロールレジスタ（FLASHCON）の【注意】にブ

ロック消去およびセクタ消去中の注意事項を追加

23-14 23-14 図 23-2 のセクタ消去のプログラム例を修正【注意】にセクタ消去中の注意事項を追加

23-16 23-16 図 23-4 のブロック消去のプログラム例を修正【注意】にブロック消去中の注意事項を追加

23-17 23-17 書き込み時間に関する記述を追加

23-18 23-18 図 23-6 の 1 ワード書き込みのプログラム例を修正【注意】に 1 ワード書き込み中の注意事項を追加

24-1 24-1 オンチップデバッグエミュレータ(uEASE)との接続図を修正

24-1 24-1 ユーザ応用回路にシステムリセット回路がない場合の説明を

追加

付 A-1 付 A-1 電圧レベル検出回路コントロールレジスタ 1 の初期値訂正（誤）11H （正）不定

付 C-1 付 C-1 書き換え回数に関する補足*1 を追加

付 C-6 付 C-6 誤記訂正 PLL 発振周波数に関する補足（誤）1024 クロックの平均（正）2048 クロックの平均

- 付 D-1 応用回路例を新規追加

- 付 E-1 チェックリストを新規追加

FJUL610Q111-06 2017.05.15

11-3 付 A-2

11-3 付 A-2

誤記修正

4-3 7-3 7-5

4-3 7-3 7-5

説明内容修正

3 3 表記法のレジスタ説明図に説明を追加

11-1 11-7 11-8 11-9

11-10

11-1 11-7 11-8 11-9

11-10

SPI モード 0/3 の説明を追加


改版履歴

FJUL610Q111 R – 5

12-20 ～

12-27

12-20 ～

12-27 項目タイトルに「（半二重通信）」追加

- 12-28 12-29

全二重通信を行う場合の通信端子組み合わせ，およびポート

レジスタ設定について説明を追加

付 C-6 付 C-6 交流特性（電源立ち上げ・リセットシーケンス）に注釈*1 を追加

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ユーザーズマニュアルs manual-file_db/miconlp...ML610Q111/ML610Q112 ユーザーズマニュアル FJUL610Q111 1 ご注意 1)本資料の記載内容は改良などのため予告なく変更することがあります。