Indrumar Lab Proiectare logica

Indrumar de laborator PROIECTARE

LOGIC AS. ING. OCTAVIAN DINU

CUPRINS

1. Prezentarea platformei DIGIAC3000 VIP. Pag. 1-14 2. Cuprinsul aplicaiilor 3. SETUL DE LUCRRI.

1 Pori logice Pag. 15-23 2 CLC- Multiplexorul (MUX).Decodificatorul.

Implementarea cu MUX si DCD. Pag. 24-36 3 Afiaje cu DCD i transmiterea succesiva a informaiei cu MUX Pag. 37-42

4 Detectorul de paritate cu 4 variabile.Comparatorul pe 4 bii. Sumatorul pe 4 bii. Pag. 43-55 5 Circuite basculante bistabile. Pag 56-71 6 Divizoare de frecven. Pag. 72-78

7 Numrtoare. Pag. 79-89 8 Registre de deplasare. Pag. 90-101

9 Conversia serie paralel Pag. 102-107 BIBLIOGRAFIE Pag. 108

Lucrarea Nr. 1 Pori logice.

15

PORI LOGICE

1. Scopul lucrrii Lucrarea i propune o prezentare a problemelor legate de analiza i sinteza unui

circuit logic combinaional simplu i implementarea unei funcii cu ajutorul porilor logice. 2. Aspecte teoretice

2.1. Generaliti Circuitele logice combinaionale (C.L.C) sunt circuite fr memorie, caracterizate

prin faptul c valorile logice ale funciilor de ieire depind numai de valorile logice ale variabilelor de intrare, fiind independente de strile anterioare ale circuitului.

Schema bloc a unui C.L.C este dat n fig. 1.1, funciile de ieire putnd fi scrise sub forma:

Yk = Yk (x1, x2, ... , xn), (2.1) cu k = 1, 2, ... , m.

Fig. 1.1. Schema bloc a unui C.L.C

2.2. Pori logice: Poarta NOT Inversorul Funcia NU este cea mai simpl operaie logic elementara ce opereaz cu o singura

variabil de intrare. Operaia elementar NU (NOT in limba englez) aplicat variabilei binare A se noteaz:

Ay Poarta logic care indeplineste funcia NU (negare) se numete inversor. Cerculeul din

figur este asociat inversrii, triunghiul fiind consacrat amplificrii neinversoare a

.

.

.

C. L. C.

x1 x2

xn

Y1Y2

Ym. . .

.

.

. . . .


16

semnalului, amplificare evident n putere n acest caz. Circuitul are o singur intrare i o singur ieire i se numete cicuit inversor, de negare, sau de complementare.

O poarta NOT produce la iesire valoarea opusa valorii de la intrare

Fig.1.2 Simbolul porii NOT i tabelul de adevar al funciei NU

Poarta I sau AND Operaia elementar I intre variabilele binare A i B se noteaz

y = A B i se citete y este (egal cu) A I B . Punctul din expresia logica I nu trebuie

confundat cu semnul nmulirii operaia aritmetic i operaia logic I sunt chestiuni diferite. Confuzia poate fi sporit de tabelul de adevr al operaiei I, care este identic cu cel al operaiei de nmulire. Poarta I este un circuit cu cel puin 2 intrari i o singur ieire, ieirea circuitului fiind 1 atunci cnd toate intrrile sunt 1 logic.

O poarta AND are iesirea 1 daca si numai daca toate intrarile sale sunt 1.

Fig. 1.3 Poarta I cu 2 intrri i tabelul de adevr.

Poarta SAU OR n englez Operaia elementar SAU ntre variabilele binare A i B se noteaz

y = A + B i se citete y este egal cu A SAU B . Semnul + din expresia logic SAU nu trebuie

confundat cu semnul adunrii operaia aritmetic adunare i operaia logic Sau sunt chestiuni diferite. Tabelul de adevr al operaiei SAU nu mai este identic cu cel al adunrii, deoarece in algebra boolean nu se poate depi valoarea 1. Adic 1 + 1 = 1 (aici semnul + indic operaia logic SAU), pe cnd 1 + 1 = 2 in aritmetic.Acest lucru este valabil pentru


17

operaia Sau ntre mai multe variabile, de exemplu 1 + 1 + 1 = 1. Poarta Sau este cu cel puin 2 intrri i o singur ieire.

O poarta OR are iesirea 1 daca si numai daca cel putin una dintre intrarile sale este 1.

.Fig . 1.4 Poarta SAU cu 2 intrri si tabelul de adevr.

Poarta SAU-EXCLUSIV . Funcia SAU-EXCLUSIV (Exclusiv OR sau XOR n limba englez) este o funcie

compus care poate fi implementat cu ajutorul porilor I,SAU,NU. Funcia SAU-EXCLUSIV ntre variabilele binare A i B este

BABABAY

Fig. 1.5 Poarta SAU-EXCLUSIV i tabelul de adevr

2.3. Analiza c.l.c.

Analiza c.l.c pornete de la schema logic cunoscut a circuitului i urmrete

stabilirea modului de funcionare a acestuia fie prin construirea tabelului de funcionare, fie prin scrierea formei analitice a funciei de ieire.

.

A B BAY 0 0 0 0 1 1 1 0 1 1 1 0

A B BABABAY


18

2.4. Sinteza c.l.c.

Sinteza c.l.c. pornete de la funcia pe care trebuie s o ndeplineasc circuitul i

i propune obinerea unei variante (minimale) a structurii acestuia. Etapele sintezei sunt: definirea funciei (funciilor) de ieire, minimizarea i, n final,

desenarea schemei circuitului. Dup modul n care a fost scris funcia, implementarea se poate face: a) cu circuite SAU (OR), I (AND), NU (NOT); b) cu circuite I-NU (NAND); c) cu circuite SAU-NU (NOR). Exemplu: Se d funcia :

DCBADCBADCBADBCADCBADCBADCBADCBAF

Ne propunem sa sintetizm C.L.C cu porti logice care sa fie capabil sa realizeze funcia de mai sus.

Rezolvare Pentru a se folosi un minim de pori logice in realizarea C.L.C capabil sa indeplineasc

funcia de mai sus este necesar sa se minimizeze funcia. Acest lucru poate fi facut prin dou metode:

a.) Metoda de minimizare analitic Pentru studiul circuitelor numerice (digitale) se folosete ca suport matematic algebra

boolean . Algebra boolean opereaz pe o mulime B = {X/X {0, 1}}.n aceasta mulime binar se definesc trei legi de compoziie: complemntarea (negare, NU, NOT, inversare logic), disjuncia (suma logic , +, SAU,OR) i conjuncia (produs logic, *,I,AND).

Transformarea i minimizarea funciilor logice se sprijin pe urmatoarele legi logice, exprimate mai jos sub form de echivalene

- legea identitaii: AA - legea contradiciei: 0* AAAA - legea terului exclus: 1 AA


19

- legea dublei negaii: AA - legile idempotenei: AAA i AAA - legile posibilitii: AA 1* i 00* A i 11A i AA 0 - legile comutativitii: BAAB i ABBA - legile asociativitii: )()( BCACAB i )()( CBACBA - legile distributivitii: ACABACABCBA )()()( i ))(( CABABCA - legile absorbiei: ABAA )( i AABA )( - legile excluderii: ABAAB i ABABA ))(( - legile lui De Morgan: ii xx sau yxyx * ii xx sau yxyx * - legile semiabsorbiei: BABAA i ABBAA )( - legile dualitaii: aceasta enuna faptul c operaiile AND si OR sunt duale, in sensul c

prin inlocuirea ntr-o expresie a simbolurilor AND cu OR i invers, rezult expresia dual cu proprietatea c dac dou expresii sunt echivalente, i dualele lor sunt echivalente.

b.) Metoda de minimizare Karnaugh O diagram Karnaugh este o reprezentare grafic a tabelului de adevr a unei funcii

logice. Diagrama unei funcii logice cu n intrri este un tablou cu n2 celule, cate una pentru fiecare minitermen posibil. n figura 1.6 sunt prezentate diagramele Karnaugh aferente unor funcii logice de 2,3 i 4 variabile.

Fig. 1.6 diagramele Karnaugh pentru funciile de 2,3 i 4 variabile

Liniile si coloanele unei diagrame Karnaugh sunt etichetate astfel nct combinatia de

intrare a oricarei celule s poat fi aflat cu usurin din denumirile liniei si coloanei


20

corespunzatoare acelei celule. Fiecare celul a diagramei conine data ce se gasete pe rndul din tabelul de adevr al funciei ce poart acelasi numr ca i celula, si anume: 0 dac funcia are valoarea 0 pentru acea combinaie de intrare i 1 n caz contrar. Pentru a reprezenta o funcie logic printr-o diagram Karnaugh, se copiaza cifrele 1 si 0 din tabelul de adevr n celulele corespunzatoare ale diagramei.

Minimizarea ncepe prin gruparea celulelor vecine cte dou, eliminndu-se astfel variabila care difer. Fiecare celul ocupat de "1" trebuie sa fac parte din cel puin o grupare, dar poate fi inclus n mai multe grupri. Dac un grup de dou celule vecine este vecin la rndul su cu un alt grup de dou celule vecine (cele dou grupuri difer prin valoarea unei singure variabile), acestea se pot contopi ntr-un singur grup de patru celule vecine, ceea ce va permite eliminarea a dou variabile. Dac este posibil, procedura descris se repet, obtinndu-se un grup de opt celule vecine etc. Prin realizarea de grupri ce conin valoarea 1, se obtine forma minim disjunctiv a funciei logice.

n general, un grup pe m2 celule vecine ocupate de "1" permite eliminarea a m variabile.

Cel mai avansat grad de simplificare se obtine dac valorile "1" dintr-o diagram Karnaugh sunt grupate ntr-un numr minim de grupuri, fiecare grup continnd un numr maxim de "1".

Procedura expus este similar pentru determinarea formei minime conjunctive, cu observatia ca rolul lui "1" este jucat de "0". n cazul funciilor incomplet definite, valorile indiferente ale funciei se consider "1" pentru forma disjunctiv si "0" pentru forma conjunctiv dac aceste valori particip la minimizare; valorile indiferente care nu sunt prinse n grupri devin "0" pentru forma disjunctiv si "1" pentru forma conjunctiv.

Tabelul de adevr al funciei F este urmatorul: DCBADCBADCBADBCADCBADCBADCBADCBAF

NR A B C D F 0 0 0 0 0 1 1 0 0 0 1 1 2 0 0 1 0 1 3 0 0 1 1 0 4 0 1 0 0 1 5 0 1 0 1 0


21

6 0 1 1 0 1 7 0 1 1 1 0 8 1 0 0 0 1 9 1 0 0 1 1

10 1 0 1 0 1 11 1 0 1 1 0 12 1 1 0 0 0 13 1 1 0 1 0 14 1 1 1 0 0 15 1 1 1 1 0

Fig. 1.7 Tabelul de adevr al funciei F

AB\CD 00 01 11 10

00 1 1 0 1 01 1 0 0 1 11 0 0 0 0 10 1 1 0 1

Fig. 1.8 Diagrama Karnaugh a funciei F

Prin gruparea celulelor invecinate care au valoarea 1 se obtine forma minimizat a funciei F:

DACBDBF

3. Desfurarea lucrrii. Avnd in vedere c in forma minimizat a funciei sunt prezente toate cele 4 variabile,

iar acestea sunt negate, pentru implementarea cu pori logice este nevoie de 4 pori inversoare NU sau NOT . De asemenea mai sunt necesare 3 pori SI-AND cu cate 2 intrri i o poart SAU-OR cu 3 intrri i o ieire.

Schema de conexiune a porilor este dat n figura 1.9


22

AND21

23

AND21

23

AND21

23

OR3

1234

NOT12

NOT12

NOT12

NOT12

B

A

D

C

F

.

Fig. 1.9 Implementarea F cu pori NOT, AND i OR

Pentru c modulul cu pori logice pentru standul experimental DIGIAC3000 nu conine dect pori I (OR) cu 2 intrri schema pentru implementarea funciei F va deveni cea din figura 1.10.

NOT

12

NOT12

NOT12

NOT12

AND2

123

AND2

123

AND2

123

OR2

123

OR2

123

D

C

B

A

F

A

B

C

D

A D

B C

DB Figura 1.10. Implementarea F cu pori NOT, AND2 i OR2.

Desfurarea lucrrii:

- Se uitlizeaz modulul numrul 1 cu pori logice. - Se monteaz modulul n placa principal.


23

- Se realizeaz schema din figura 1.10 utiliznd firele cu conectori de 2mm. - Se verific corectitudinea montajului dup care se alimenteaz. - Se verific tabelul de adevr 1.7.

Pentru a aplica valorile logice necesare pentru variabilele A, B, C, D se folosesc sursele logice I0...I3 (comutatoarele) aflate in dotarea platformei virtuale VIP.

Pentru a putea vizualiza valoarea logic a ieirii montajului, F , se utilizeaz unul din monitoarele logice cu LED.

Lucrarea Nr. 2 Multiplexorul i Decodificatorul.

24

Multiplexorul (MUX).Decodificatorul. Implementarea cu MUX si DCD.

1. Scopul lucrrii: Lucrarea ii propune prezentarea familiei de circuite MUX i DCD si implemntarea

funciei F cu ajutorul acestora. 2. Aspecte teoretice:

2.1 Multiplexorul 2.1.1 Generaliti Circuitele de multiplexare (MUX-urile) sunt c.l.c. care permit trecerea datelor de la

una din cele n intrri spre ieirea unic. Selecia intrrii care urmeaz a avea acces la ieire se face printr-un cuvnt de cod (adres) avnd p bii (fig. 2.1).

Fig. 2.1. Schema bloc general a unui multiplexor

Se observ c n=2p, adic numrul de intrri este egal cu numrul combinaiilor de

cod ale barelor de adres. 2.1.2 Circuitul de multiplexare cu 4 intrri n cazull MUX-ului cu n=4 intrri (I0, I1, I2, I3), numrul barelor de adres este p=2 (A0,

A1). Observaie: Schema este prevzut i cu o intrare de autorizare E , activ n starea

"L". Pornind de la tabelul de adevr al unui circuit de multiplexare cu 4 intrri (tab. 2.1),

scriem FCD, relaia (2.1), a crei implementare este prezentat n fig. 2.2

MUX

Ap-1 A0 A1

In-1

I1 I0

Y. . .

.

.

.

. . .


25

Tab. 2.1. Tabelul de adevr al unui MUX cu 4 intrri

E A1 A0 I0 I1 I2 I3 Y

1 x x x x x x 0

0 0 0 I0 x x x I0

0 0 1 x I1 x x I1

0 1 0 x x I2 x I2

0 1 1 x x x I3 I3 ).( 301201101001

3210

IAAIAAIAAIAAEYPPPP

(2.1)

Fig. 2.2. Schema MUX-ului cu 4 intrri

E

I0

I1

I2

I3

A A1

0A

Y

+Vcc

1A


26

MUX-urile pot fi utilizate la implementarea c.l.c. cu o singur ieire, la conversia paralel-serie a datelor, precum i la realizarea de sisteme de transmisie a datelor pe un singur canal, cu asigurarea sincronizrii.

2.1.3 Circuitul de multiplexare cu 8 intrri Un exemplu este 74ls151, multiplexor cu m=8 canale de intrare, 3log2 mn linii de

selecie i un canal de ieire de b=1 bit. Ecuaia care descrie funcionarea MUX 74LS151 este:

)]()()()()()()()([

2107210621052104

210321022101217

700

SSSISSSISSSISSSI

SSSISSSISSSISSSIENPIENYi

ii

Fig 2.3 Simbolul logic al MUX 8:1

Fig 2.4 Structura intern a 74LS151 MUX 8:1


27

2.2 Demultiplexorul 2.2.1 Generaliti

Circuitele de demultiplexare (DEMUX-urile) sunt c.l.c. care permit transmiterea datelor de la o intrare unic, la una din cele m ieiri selectate printr-un cuvnt de cod (adres).

Schema unui DEMUX cu m ieiri i p bare de adres (m=2p) este prezentat n fig. 2.5

Fig. 2.5 Schema bloc general a unui demultiplexor

2.2.2 Circuitul de demultiplexare cu 4 ieiri Circuitul de demultiplexare cu m=4 ieiri (Y0,Y1, Y2, Y3), are p=2 bare de adres

(A0,A1). Pornind de la tabelul de adevr al unui astfel de circuit, tab. 2.2, Tab. 2.2. Tabelul de adevr al unui DEMUX cu 4 ieiri

A

A1

A

A0 I Y0 Y1

Y

Y2

Y

Y3

00

00 0/1 0/1 0

00

00

00 1 0/1 0 0/1

00

00

11

00 0/1 0 0

00/1

00

11 1 0/1 0 0

00

00/1

DEMUX

Ap-1A0 A1

Ym-1

Y1Y0

I ...

.

.

.

. . .

. . .


28

se scriu funciile de ieire:

,AIAY,AIAY,AAIY,AAIY

013012011010

(2.2)

i se obine varianta de implementare din fig. 2.6.

Fig. 2.6. Schema interna a DEMUX-ului cu 4 ieiri

2.3 Decodificatorul DCD 2.3.1. Generaliti Decodificatorul este un c.l.c. cu n intrri i m ieiri, realizat n tehnologie MSI, care

activeaz una sau mai multe ieiri n funcie de cuvntul de cod aplicat la intrare (m=2n). Schema bloc a unui decodificator este prezentat n fig. 2.7

Fig. 2.7 Schema bloc general a unui decodificator

I

A1 A0

Y0

Y1

Y2

Y3

+Vc

DCDA0 Y0A1

An-1 . . .

.

.

. . . .

.

.

.

Ym-1

Y1


29

2.3.2 Decodificatorul de adres Decodificatorul de adres activeaz linia de ieire a crei adres codificat binar este

aplicat la intrri. Exemplu: 74LS138 este un decodificator DCD 3:8 care conine 8 pori I-NU cu cte

3 intrri (figura 2.8 ). Intrrile se aplic prin perechi de inversoare pentru a asigura c fiecare intrare s reprezinte o singur sarcina TTL.

Dac cicuitul nu este validat, toate ieirile DCD sunt in starea 1.Pentru validare este necesar ca 0,0,1 221 BA GGG .

Fig 2.8 Structura intern a DCD 3:8 - 74LS138 Fiecrei ieiri i corespunde un circuit I-NU, ceea ce face ca ieirile circuitului s fie

active pe 0. Acest lucru nseamn c ieirea activat este pe 0 iar toate celelalte ieiri sunt pe 1.


30

Din tabelul de adevr (2.3) se obin expresiile funciilor de ieire Y (2.3)

INTRRI IEIRI ENABLE SELECT G1 G2 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 x 1 x x x 1 1 1 1 1 1 1 1 0 x x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0

2.3 Tabelul de adevr al 74LS138

CBAGGGY BA 2210 CBAGGGY BA 2211 CBAGGGY BA 2212

BCAGGGY BA 2213 (2.3) CBAGGGY BA 2214 CBAGGGY BA 2215 CABGGGY BA 2216

ABCGGGY BA 2217


31

3. Desfsurarea lucrrii: Sinteza circuitelor logice combinaionale cu decodificator/multiplexor Realizarea CLC-urilor cu DEC/MUX presupune parcurgerea urmatoarelor etape: 1. Analiza problemei: Se delimiteaz funciile logice de implementat, 2. Tabela de adevr: Este o etapa opionala, iar dac este posibil se determin direct

forma canonic disjunctiv a funciilor; 3. Forma canonic disjunctiv (FCD): Se stabilete pe baza tabelei de adevr sau direct

din cerinele problemei; Atentie! Nu este necesar minimizarea funciei pentru c decodificatorul furnizeaz pe

ieiri mintermi, iar multiplexorul furnizeaz la ieire disjunctia acestora nmulii logic cu valorile intrrilor de date corespunzatoare!

4. Modul de implementare: dac nu este impus se adopta solutia optim din punctul de vedere al numarului de circuite folosite. n principiu, pentru un circuit cu multe intrri se utilizeaz multiplexorul, iar pentru unul cu mai multe ieiri se adopta solutia cu decodificatore;

5. Expandarea: Se stabilesc dimensiunile decodificatoarelor/multiplexoarelor necesare i, dac este necesar, se expandeaz circuite disponibile;

6. Se determin schema circuitului pe baza ecuaiilor de funcionare; 7. Se verific functionarea circuitului, urmarindu-se realizarea cerinelor impuse; 3.1 Implementarea funciei F cu MUX 16:1

DCBADCBADCBADBCADCBADCBADCBADCBAF 109864210 PPPPPPPPF Ecuaia ce descrie funcionarea multiplexorului este:

)(

15151414131312121111101099

88776655443322110015

0PIPIPIPIPIPIPI

PIPIPIPIPIPIPIPIPIEPIEZi

ii

Pentru ca la ieirea Z s se gseasc funcia F, se dau urmtoarele valori intrrilor:


32

1109864210 IIIIIIII i 01514131211753 IIIIIIII .

U2

MUX161

IN0IN1IN2IN3IN4IN5IN6IN7

SEL0SEL1SEL2

ZIN8IN9IN10IN11IN12IN13IN14IN15

SEL3

0

5V

A

F

BCD

Fig 2.9 Implementarea cu MUX 16:1

3.2 Implementarea funciei F cu MUX 8:1 74LS151 Implementarea unei funcii de n+k variabile binare este posibil cu ajutorul unui

multiplexor cu n bii ai codului de selecie, dac numrul termenilor P din funcia F nu depaete numrul canalelor de intrri m.

Pentru 74LS151: codul de selecie fiind pe 3 bii, k=1 ceea ce corespunde la 4 variabile de intrare, iar numrul termenilor P trebue s fie cel mult egal cu 8.

109864210 PPPPPPPPF , numrul termenilor P in cazul funciei F este egal cu 8 deci funcia poate fi implementat cu 74LS151.

DCBADCBADCBADBCADCBADCBADCBADCBAF 40532140543210 '')''''()''()''''''( PPPPPPDPPDPPPPPPDF

Dac se folosete 74LS151 i ieirea Y, la intrrile de date se aplic: 076 II ;

DIIII 5321 ; 140 II .


33

U1

74LS151

D04D13D22D31D415D514D613D712

A11B10C9

G7

Y 6Y 5

5V

0

U2NOT

12D F

Fig 2.10 Implementarea cu MUX 8:1

3.3 Implementarea funciei F cu DCD Implementarea funciilor logice folosind DCD este foarte avantajoas pentru ca ieirile

unui DCD binar reprezint termenii P din exprimarea canonic disjunctiv a funciilor logice. Numrul funciilor (de acelai numr de variabile binare) ce pot fi implementate nu este limitat dect de factorul de branament la ieire, ce corespunde ieirilor DCD, din acest motiv extindem capacitatea de decodificare a circuitului 74138 pentru a obtine un DCD 4:16 cu 4 intrri si 16 ieiri.Exist dou variante de implementare: DCD i o poart I-NU, respectiv un DCD i o poart I.

n primul caz la intrrile cicuitului I-NU se conecteaz ieirile DCD ce corespund termenilor P cuprini in funcie. Pentru a doua variant, la intrrile circuitului I se conecteaz ieirile DCD ce corespund termenilor P necuprini in funcia F.

Varianta DCD + I-NU figura2.11

DCBADCBADCBADBCADCBADCBADCBADCBAF 109864210 PPPPPPPPF 109864210 PPPPPPPP


34

U1

74LS138

A1B2C3

Y0 15Y1 14Y2 13Y3 12Y4 11Y5 10Y6 9Y7 7

G16G2A4G2B5

U2

74LS138

A1B2C3

Y0 15Y1 14Y2 13Y3 12Y4 11Y5 10Y6 9Y7 7

G16G2A4G2B5

0

U3NOT

12

BCDA

Q0

Q7

Q8

Q15

U4NAND8

1

23456789

F

Fig 2.11 Implementarea F cu DCD i I-NU

Varianta DCD+ I figura 2.12 109864210 PPPPPPPPF

1514131211753 PPPPPPPPF , adica 1514131211753 PPPPPPPPF 1514131211753 PPPPPPPP

U1

74LS138

A1B2C3

Y0 15Y1 14Y2 13Y3 12Y4 11Y5 10Y6 9Y7 7

G16G2A4G2B5

U2

74LS138

A1B2C3

Y0 15Y1 14Y2 13Y3 12Y4 11Y5 10Y6 9Y7 7

G16G2A4G2B5

0

U3NOT

12

BCDA

Q0

Q7

Q8

Q15

AND8

F

Fig 2.12 Implementarea F cu DCD i poart I


35

Pentru implementarea funciei F cu circuitele integrate 74138 (DCD 3:8 ), 7421 (2x AND4) i 7408 (4xAND2) se realizeaz conexiunile din figura 2.13.

U1

74LS138

A1B2C3

Y0 15Y1 14Y2 13Y3 12Y4 11Y5 10Y6 9Y7 7

G16G2A4G2B5

U2

74LS138

A1B2C3

Y0 15Y1 14Y2 13Y3 12Y4 11Y5 10Y6 9Y7 7

G16G2A4G2B5

0

U3NOT

12

BCDA

Q0

Q7

Q8

Q15

F

U4A

74LS21

1245

6

U4B

74LS21

9101213

8

U5A

74LS08

12

3

Fig .2.13 Implementarea F cu 74138, 7421 i 7408

Desfurarea lucrrii: Pentru implementarea funciei F cu ajutorul MUX8:1 i DCD 74LS138 se folosete

modulul experimental numrul 2. Pe modulul experimental sunt realizate circuitele din figurile 2.10 i 2.11.

Desfurarea lucrrii: - Se uitlizeaz modulul numrul 2 . - Se monteaz modulul n placa principal. - Se realizeaz schema din figura 2.10 i 2.11 utiliznd firele cu conectori de 2mm. - Se verific corectitudinea montajului dup care se alimenteaz. - Se verific tabelul de adevr de mai jos.

NR A B C D F 0 0 0 0 0 1 1 0 0 0 1 1 2 0 0 1 0 1 3 0 0 1 1 0 4 0 1 0 0 1 5 0 1 0 1 0 6 0 1 1 0 1 7 0 1 1 1 0 8 1 0 0 0 1 9 1 0 0 1 1 10 1 0 1 0 1 11 1 0 1 1 0 12 1 1 0 0 0 13 1 1 0 1 0 14 1 1 1 0 0 15 1 1 1 1 0


36

Pentru a aplica valorile logice necesare pentru variabilele A, B, C, D se folosesc sursele

logice I0...I3 (comutatoarele) aflate in dotarea platformei virtuale VIP. Pentru a putea vizualiza valoarea logic a ieirii montajului, F , se utilizeaz unul din

monitoarele logice cu LED. Pentru c modulul 2 nu are montate i porile inversoare, se vor folosi inversoarele de

pe MASTER BOARD sau placa pricipal. La cicuitul ce folosete MUX inversorul se interpune intre sursa logic D sau I3 i intrarea negat D a MUX.

Lucrarea Nr. 3 - Afiaje cu DCD i transmiterea succesiva a informaiei cu MUX

37

Afiaje cu DCD i transmiterea succesiva a informaiei cu MUX

1. Scopul lucrrii Lucrarea i propune studierea decodificatoarelor integrate BCD - zecimal (74LS42)

i BCD - 7 segmente (74LS47). 2. Aspecte teoretice

2.1. Generaliti Decodificatorul este un c.l.c. cu n intrri i m ieiri, realizat n tehnologie MSI, care

activeaz una sau mai multe ieiri n funcie de cuvntul de cod aplicat la intrare (m=2n). Schema bloc a unui decodificator este prezentat n fig. 3.1.

Fig. 3.1. Schema bloc general a unui decodificator

2.2. Decodificatorul BCD-zecimal

Prescurtarea BCD semnific "zecimal codat binar". Schema bloc a unui decodificator BCD-zecimal este prezentat n fig. 3.2. Spre deosebire de codul binar natural, BCD nu include combinaiile binare 1010,

1011, 1100, 1101, 1110, 1111, combinaii ce corespund numerelor zecimale 10, 11, 12, 13, 14 i 15.

Fig. 3.2. Schema bloc a DCD-ului BCD - zecimal

Apariia oricreia din cele 6 combinaii de intrare excluse, duce toate ieirile n starea "1".

Se spune c decodificatorul rejecteaz datele false. Funcionarea decodificatorului din fig. 3.4 (n variant integrat 74LS42) este

descris de tab. 3.1 .

DCDA0 Y0A1

An-

.

.

....

.

.

. . . .

Ym-

Y1

DCDY0Y1

Y9

A0 A1

A3 A2

.

.

.

.

.

.


38

Tab. 3.1. Tabelul de adevr al DCD-ului BCD - zecimal A3 A2 A1 A0 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7Y 8Y 9Y

0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

2.3. Decodificatorul BCD - 7 segmente Decodificatorul BCD - 7 segmente integrat (74LS47) prezint schema bloc din fig. 3.3, accept un cod de intrare BCD i produce ieirile adecvate pentru selectarea segmentelor unui digit cu 7 segmente utilizat pentru reprezentarea numerelor zecimale 0, 1, .., 9.

Fig. 3.3. Schema bloc a unui DCD BCD - 7 segmente Cele 7 ieiri ( a , b , c , d , e , f , g ) ale decodificatorului, active n stare "jos", selecteaz elementele corespunztoare ale display-ului cu 7 segmente reprezentat n fig. 3.4a.

DCD BCD - 7 sgm

A0 A3A1 A2

a b . .

g


39

a) modul de notare al segmentelor b) modul de conectare a LED-urilor

Fig. 3.4. Display-ul cu 7 segmente cu anod comun

Display-ul este format din 7 LED-uri, aezate n spatele fantelor care reprezint segmentele i conectate electric de maniera din fig. 3.4b.

Modul de formare al numerelor zecimale 0, 1, ..., 9 cu ajutorul celor 7 segmente este prezentat n fig. 3.5.

Fig. 3.5. Formarea cifrelor zecimale cu ajutorul celor 7 segmente

Se observ c segmentele activate n cazul combinaiilor logice de intrare interzise n

BCD (ce corespund numerelor zecimale 10, 11, ..., 15), nu au practic nici o semnificaie. Tabelul de adevr al decodificatorului BCD - 7 segmente integrat 74LS47 este tab.

3.2. Nota (b): RBO/RI (Blanking Input / Ripple Blanking Output); BI - n "aer" sau la "1" dac dorim funciile de ieire 015; RBI - n "aer" sau la "1" dac afiarea lui 0 nu este dorit; LT (Lamp Test Input).

0 1 2 3 4 5 6 7 8 9 10

11

12

13

14

15

ab

cd

ef g .

.

.

ab

.

.

.

AC

g


40

Tab. 3.2. Tabelul de adevr al DCD BCD-7 segmente 74LS47

ZECIMALSAU

FUNCIA

INTRRI IEIRI

LT

RBI

A3 A2 A1 A0 )b(RBO/BI a b c d e f g

0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 1 1 x 0 0 0 1 1 1 0 0 1 1 1 1 2 1 x 0 0 1 0 1 0 0 1 0 0 1 0 3 1 x 0 0 1 1 1 0 0 0 0 1 1 0 4 1 x 0 1 0 0 1 1 0 0 1 1 0 0 5 1 x 0 1 0 1 1 0 1 0 0 1 0 0 6 1 x 0 1 1 0 1 1 1 0 0 0 0 0 7 1 x 0 1 1 1 1 0 0 0 1 1 1 1 8 1 x 1 0 0 0 1 0 0 0 0 0 0 0 9 1 x 1 0 0 1 1 0 0 0 1 1 0 0 10 1 x 1 0 1 0 1 1 1 1 0 0 1 0 11 1 x 1 0 1 1 1 1 1 0 0 1 1 0 12 1 x 1 1 0 0 1 1 0 1 1 1 0 0 13 1 x 1 1 0 1 1 0 1 1 0 1 0 0 14 1 x 1 1 1 0 1 1 1 1 0 0 0 0 15 1 x 1 1 1 1 1 1 1 1 1 1 1 1

)b(BI x x x x x x 0 1 1 1 1 1 1 1 )b(RBI 1 0 0 0 0 0 0 1 1 1 1 1 1 1 )b(LT 0 x x x x x 1 0 0 0 0 0 0 0

2.4 Multiplexorul MUX

Permite transmiterea succesiv a datelor de la m surse de date la un receptor unic. n cazul general, un MUX este prevzut cu:

- m canale de date de intrare de cte b bii ; - un canal de ieire pe b bii ; - un cod de selecie a canalului de intrare cu n bii unde mn 2log ; - o intrare de validare a funcionrii.


41

MUX81

IN0IN1IN2IN3IN4IN5IN6IN7SEL0SEL1SEL2

Z

Figura 3.6. Schema funcional a unui multiplexor i simbolul unui MUX 8:1

Aplicaii ale multiplexoarelor 2.4.1 Transmiterea succesiv a datelor de la m surse de date la un singur receptor

(aplicaia fundamental):

Figura 3.7. Multiplexor utilizat pentru transmisia succesiv a informaiei

CNT este un numrtor binar modulo m. Cnd este activat, intrarea nCLR determin tergerea numrtorului. Aplicarea unui impuls de tact Clk determin incrementarea codului de la ieirea CNT. Se selecteaz astfel succesiv cele nm 2 canale de date, iar informaia prezent la intrare este transferat succesiv la receptorul Rx.


42

2.4.2 Conversia paralel-serie a unui cuvnt binar cu m bii Se folosete un MUX cu m canale de cte un bit. De exemplu pentru conversia paralel-

serie a unui cuvnt binar se poate folosi MUX 74LS151. Cei 8 bii aplicai la intrrile de date, apar succesiv la ieire, bit dup bit. Dup 8 impulsuri de tact la ieire se obine intregul cuvnt, n form serial.

74LS151

D04D13D22D31D415D514D613D712

A11B10C9

G7

Y 6Y 5

CNT8

Clr

Clk

ieireade date8 intrari de date

Figura 3.8. Conversia paralel-serie cu MUX 74LS151

3. Desfurarea lucrrii

Pentru studierea decodificatoarelor integrate BCD - 7 segmente , se va folosi platforma de laborator cu numrul 3 cu circuitul integrat 74LS47 .

Se realieaz montajul din figura 3.9 cu ajutorul firelor de legtur cu sonde de 2mm.

U1

74LS47

D07D11D22D36

BI/RBO 4RBI5LT3

A 13B 12C 11D 10E 9F 15G 14

3301 162 153 144 135 126 117 108 9

GE D C B AF

5VCC

A3A2A1A0

Pentru c afiajul este deja conectat la circuit se aplic la intrare variabilele A0, A1, A2,

A3 cu ajutorul surselor logice i se verific tabelul de adevr 3.2.

Lucrarea Nr. 4 Detectorul de paritate. Comparatorul. Sumatorul

43

Detectorul de paritate cu 4 variabile.

Comparatorul pe 4 bii. Sumatorul pe 4 bii.

1. Scopul lucrrii Lucrarea i propune sintetizarea unui detector de imparitate-paritate cu 4 variabile de

intrare, a unui sumator pe 4 bii i a unui comparator pe 4 bii. 2. Aspecte teoretice

2.1 Detectorul de paritate 2.1.1 Generaliti Detectorul de imparitate (paritate) este un circuit logic combinaional la ieirea cruia

trebuie s se obin "1" logic dac numrul variabilelor de intrare egale cu "1" este impar (par).

El are la baz poarta SAU-EXCLUSIV (XOR) cu dou intrri, fig. 4.1, i

Fig. 4.1. Simbolul circuitului XOR tabelul de adevr - tab.4.1. La ieirea XOR-ului se obine "1" cnd intrrile sunt diferite

(01 sau 10 - deci numr impar de "1") i "0" cnd intrrile coincid (00 sau 11 - deci numr par de "1").

Tab. 4.1 Tabelul de adevr al funciei XOR

Prezentm n continuare cteva proprieti ale funciei logice XOR, care urmeaz a fi folosite la sinteza detectorului de imparitate-paritate.

A B BAY 0 0 0 0 1 1 1 0 1 1 1 0

AB BABABAY


44

Proprietatea nr. 1 (asociativitatea funciei XOR): C)(BACB)(AY . (4.1) Demonstraie:

. C)(BAC)(BAC)(BAC)BC(BA)CBA(BCCBACBACBAABC

...CBABACBABAC)BABA(CB)(AY

Proprietatea nr. 2 (oricare ar fi numrul de intrri al unei pori XOR, ieirea Y=1(0)

dac un numr impar (par) de variabile de intrare este egal cu 1): 00...001...11

"0" de oarecare nr."1" depar nr. ; (4.2)

10...001...11"0" de oarecare nr."1" deimpar nr.

. (4.3)

Demonstraia se bazeaz pe tabelul de adevr al funciei XOR, tab. 4.1. Proprietatea nr. 3 (utilizarea XOR-ului ca circuit inversor/neinversor comandat): A1A ; (4.4) A0A . (4.5) Cumulnd cele dou rezultate (relaiile (4.4) i (4.5)), obinem circuitul

inversor/neinversor comandat din fig. 4.2.

Fig. 4.2. Circuitul inversor/neinversor comandat

2.1.2 Detectorul de imparitate cu 4 variabile de intrare

Pornind de la tabelul de adevr (tab. 4.2) n care valorile logice din coloanele Y au fost obinute innd seama de proprietile (1) i (2) ale XOR-ului rezult pentru circuit dou variante de implementare.

Varianta prezentat n fig. 4.4 prezint avantajul unor tpd (timpi de ntrziere la propagare) egali pentru toate variabilele de intrare.

A

01P

AAY


45

Tab. 4.2. Tabelul de adevr al detectorului de imparitate Var.

intrare Y=[(A B) C] D Y=(A B) (C D)

D C B A YAB=

A B

YABC=

YAB C

Y=

YABC DYAB=

A B YCD=

C D Y=

YAB YCD

0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 1 1 0 1 1 0 1 0 1 1 0 0 1 1 0 0 1 1 0 1 0 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 0 0 0 0 1 0 1 1 1 0 0 1 1 1 0 1 1 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 0 0 1 0 1 1 1 1 0 0 0 1 0 0 0 0 1 1 0 1 1 0 1 1 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 0 0 0 0

Fig. 4.3. Schema detectorului de imparitate Fig. 4.4. Schema detectorului de imparitate varianta 1 varianta 2

YABC

+Vcc

A B C D

YAB

Y

+Vcc

ABCD

YAB Y

YCD


46

2.1.3 Detectorul de imparitate-paritate comandat

n sinteza detectorului este necesar s se in seama de urmtoarele condiii: 1) Transformarea detectorului de imparitate (fig. 3.4) n detector de paritate

trebuie realizat prin schimbarea valorii logice a unei singure "bare" de comand. 2) Indiferent de regimul de "imparitate" sau "paritate" n care lucreaz detectorul,

ieirea acestuia trebuie s fie "1" logic n momentul deteiei. Rezult c pentru regimul de "imparitate", ieirea YY , iar pentru regimul de "paritate", Y'=Y (vezi tab. 4.3). Este deci necesar utilizarea proprietii (3) de maniera din fig. 4.5.

Fig. 4.5. Schema detectorului de imparitate-paritate comandat

ntr-adevr,

paritate). de(detector ="1"P dac[ ,Y

);imparitate de(detector ="0"P dac[ ,YPYY

+Vcc

A B C D

YABY Y'

P

YCD


47

Tab. 4.3. Tabelul de adevr al detectorului de imparitate - paritate comandat D C B A Y P Y'

0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 0 0 1 1 0 0 0 0 0 1 1 1 1 0 1 1 0 0 0 1 0 1 1 0 0 1 0 0 0 1 0 1 0 0 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 1 0 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 1 0 1 0 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 0 1 1 0 1 1 1 1 1 0 1 0 0 0 1 1 0 1 0 0 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 1 1 0 1 1 0 0 0 1 1 1 1 0 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 0 1 1


48

2.2 Comparatorul 2.2.1 Generalitai Comparatoarele numerice sunt c.l.c. care permit determinarea valorii relative a dou

numere exprimate n cod binar. Schema bloc a unui comparator de n bii este prezentat n fig. 4.6

Fig. 4.6. Schema bloc a unui comparator de n bii

2.2.2 Comparatorul numeric de un bit

Comparatorul numeric de un bit prezint schema bloc din fig. 4.7

Fig. 4.7. Schema bloc a comparatorului de 1 bit

Compararea numeric a celor dou numere de cte un bit are la baz urmtoarele

observaii:

.BA pentru 1BA ;B=A pentru 1BA

;BA pentru 1BA

kkkkkkkkkkkk

Pornind de la tabelul de adevr (tab. 4.4), n care coloanele 3, 4 i 5 reprezint ieirile comparatorului de 1 bit pentru cele 3 situaii posibile rezultate n urma comparrii, se obine varianta de implementare din fig. 4.8.

Ak B

Ak < BkAk = BkAk > Bk

fik (Ak inferior luifek (Ak egal cu Bk)fsk (Ak superior lui Bk)

ComparatorAn-

A0 A1

Bn-1

B0 B1

AB

.

.

. . . .

.

.

. . . .


49

Tab. 4.4. Tabelul de adevr al comparatorului de 1 bit fik fek fsk

Ak Bk kk BA kk BA kk BA 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 AkBk

Fig. 4.8. Schema logic a comparatorului de 1 bit 2.2.3. Comparatorul numeric de patru bii Se poate obine prin interconectarea a patru comparatoare de un bit. Cele dou numere de 4 bii se pot scrie: A = 23A3+22A2+21A1+20A0 ; B = 23B3+22B2+21B1+20B0. Procesul comparrii ncepe cu biii cei mai semnificativi. Astfel, pentru a avea A


50

A3 = B3 i A2 = B2 i A1 = B1 i A0 = B0. Rezult funcia: Fe = fe3fe2fe1fe0. (4.7) Pentru A > B este necesar ca: sau A3 > B3, sau A3 = B3 i A2 > B2, sau A3 = B3 i A2 = B2 i A1 > B1, sau A3 = B3 i A2 = B2 i A1 = B1 i A0 > B0. Rezult funcia: Fs = fs3+fe3fs2+fe3fe2fs1+fe3fe2fe1fs0. (4.8) ntruct relaiile (6.1), (6.2) ]i (6.3) nu pot fi adevrate simultan, se poate scrie c

oricare din cele 3 relaii este adevrat dac celelalte dou sunt false: ;sFeFFi (4.9) ;sFiFFe (4.10) eFiFFs . (4.11) Prin urmare, teoretic este suficient obinerea a dou din relaiile (4.6), (4.7) i (4.8), a

treia rezultnd (cu numai dou invesoare i o poart I) dintr-una din relaiile (4.9), (4.10) sau (4.11). Practic, se implementeaz toate cele 3 relaii pentru a nu aprea diferene de timpi de propagare.

Se prezint - spre exemplificare - implementarea funciilor Fi (fig. 4.9a) i Fe (fig. 4.9b), cu observaia c circuitul corespunztor lui Fs poate fi realizat de maniera din fig. 4.9a (evident cu alte mrimi de intrare) sau de maniera din fig. 4.9c (v. relaia 6.6).

a) c)

b)

fefefefi0Fe

A=BFe'

FiFeFi'Fs''

Fs A>B

fi3 fe3 fi2 fefefi1 fefefefi0

Fi A


51

Fig. 4.9. Schemele logice simplificate ale funciilor de ieire ale comparatorului de 4 bii

Fi', Fe' i Fs' sunt intrri de extensie la care se conecteaz ieirile comparatorului de 4

bii de rang inferior. ntruct implementarea n laborator a comparatorului de 4 bii prezentat n fig. 4.7

este dificil datorit complexitii circuitului, ne propunem n continuare studiul comparatorului numeric integrat de 4 bii SN 7485, fig. 4.10 .

Fig. 4.10. Schema de conexiuni a unui comparator integrat de 4 bii

2.3 Sumatorul 2.3.1 Generaliti Sumatorul este subsistemul logic combinaional care asigur - direct sau indirect -

efectuarea tuturor operaiilor aritmetice dintr-un sistem de calcul. Schema bloc a unui sumator de 2 numere binare a cte n bii este prezentat n fig.

4.11, unde s-au notat cu Si , i=0,1, ..., n-1, biii corespunztori sumei, iar cu Ci transportul ctre rangul urmtor.

Fig. 4.11. Schema bloc general a unui sumator

2.3.2. Semisumatorul

Semisumatorul realizeaz suma a dou numere binare de cte 1 bit, fr a ine seama de transportul de la bitul imediat inferior ca semnificaie.

A0 A1 A2A310 12 13 15

B0 B1 B2 B39 11 14 1

6 Fe1A=B 7 Fi15 Fs1

AB

+Vcc

IA=B IAB GND

163248

SumatorulAn-1

A0 A1

Bn-1

B0 B1

S0 S1

Sn-1 Cn-1

.

.

.

.

.

.

.

.

.

.

.

.

.

.

....


52

Pornind de la tabelul de adevr al unui semisumator de 1 bit (tab. 4.5) se obin relaiile

de calcul (4.12) i (4.13) a cror implementare conduce la schema din fig. 4.12a, sau, la nivel de schem bloc, fig. 4.12b.

Tab. 4.5. Tabelul de adevr al semisumatorului de 1 bit

.BAC;BAS

iiiiii )13.4(

)12.4(

a) schema logic[ b) schema bloc

Fig. 4.12. Semisumatorul de 1 bit

2.3.3. Sumatorul complet de 1 bit

Spre deosebire de semisumator, sumatorul complet de 1 bit ia n consideraie i transportul Ci-1 de la bitul imediat inferior, conform schemei bloc din fig. 4.13.

Tabelul de funconare al sumatorului complet de 1 bit este tab. 4.6 Ca i n cazul semisumatorului, ieirea Si este suma modulo 2 a celor 3 intrri: 1iiii CBAS 1111 iiiiiiiiiiii CBACBACBACBA , (4.14) relaie care se poate obine i direct din tab. 4.6.

Ai Bi Rezultatul

adun[rii

Suma

(Si)

Transport

(Ci)

0 0 00 0 0 0 1 01 1 0 1 0 01 1 0 1 1 10 0 1

Ci Si

Ai Bi

1/2 Ai Bi Si

Ci

+Vc


53

Fig. 4.13 Schema bloc a sumatorului complet de 1 bit

Tab. 4.6. Tabelul de funcionare al sumatorului complet de 1 bit

Intrri Suma Ieiri

Ai Bi Ci-1 Si Ci

0 0 0 00 0 0 0 0 1 01 1 0 0 1 0 01 1 0 0 1 1 10 0 1 1 0 0 01 1 0 1 0 1 10 0 1 1 1 0 10 0 1 1 1 1 11 1 1

Din acelai tabel se poate deduce i Ci: 1iii1iii1iii1iiii CBACBACBACBAC . (4.15) Grupnd succesiv fiecare din primii trei termeni ai relaiei (4.15) cu ultimul, se obine: Ci = BiCi-1 + AiCi-1 + AiBi, (4.16) i, dup operaiile de rigoare: 1ii1iiiii CBCABAC . (4.17) Notnd primii trei termeni din Si cu Di: 1iii1iii1iiii CBACBACBAD , (4.18) observm c acetia se pot obine din produsul logic al lui iC cu (Ai + Bi + Ci-1): Di = (Ai + Bi + Ci-1) iC . (4.19) ntr-adevr, introducnd iC din relaia (4.16) n (4.18) i efectund operaiile, se obine

expresia (4.17). Rezult c Si se poate scrie:

Ci Si

Ai Bi

Ci-


54

1iiiii CBADS 1iiii1iiiii CBACCCBCA . (4.19). Implementarea relaiilor (4.15) i (4.19) conduce la sinteza schemei sumatorului

complet de 1 bit, fig. 4.14

Fig. 4.14 Schema logic a sumatorului complet de 1 bit

2.3.3 Sumatorul complet pe 4 bii Se obine prin interconectarea a 4 sumatoare complete de 1 bit, aa cum este ilustrat n

fig. 4.15 . ntruct implementarea unui astfel de sumator cu ajutorul circuitelor logice elementare este deosebit de laborioas, vom utiliza pentru ilustrare sumatorul complet de 4 bii integrat 74LS83, a crui schem bloc este identic cu cea prezentat n fig.4.15 .

Fig 4.15 Schema bloc a sumatorlui pe 4 bii 74LS83

Ai Bi Ci-1 +Vcc

Si

Ci

iC

iC


55

3. Desfurarea lucrrii.

3.1 . Detectorul de paritate comandat pe 4 bii. Se utilizeaz modulul experimental numrul 4 i anume cele 4 pori logice SAU-

EXCLUSIV cu ajutorul crora se realizeaz montajul descris de schema din figura 4.5. Pentru realizarea conexiunilor se utilizeaz conductoarele cu conectori de 2mm.

Variabilele de intrare vor fi aplicate de la sursele logice ale plcii pricipale, iar ieirea va putea vizualizat cu ajutorul LED-urilor indicatoare.

Dup ce montajul a fost verificat, se alimenteaz si se verific tabelul de adevr 4.3. 3.2. Comparatorul pe 4 bii. Se utilizeaz modulul experimental numrul 4 i anume partea cu circuitul integrat

74LS85. Se realizeaz schema de conexiune din figura 4.10 cu ajutorul firelor cu conectori de 2 mm.

Variabilele de intrare se vor aplica de la sursele logice, iar ieirile cor vi vizualizate cu ajutorul a 3 LED-uri martor toate aflate pe placa principal.

Se vreific corectitudinea montajului dup care se alimenteaz i se compar diverse numere bineinteles binare pe 4 bii ca de exemplu 3 cu 4 , 7 cu 2, 6 cu 6, etc.

3.3. Sumatorul pe 4 bii. Pentu insumarea a 2 numere pe 4 bii C0 al integratului se concteaz la mas, apoi cu

ajutorul firelor de conexiune se pot aplica la intrare 2 numere pe cte 4 bii cu ajutorul surselor logice i se verific rezultatul la ieire cu ajutorul ledurilor martor. Schema de conexiune este cea din figura 4.15.

Lucrarea Nr. 5 Circuite basculante bistabile.

56

CIRCUITE BASCULANTE BISTABILE

1. Scopul lucrrii Lucrarea i propune studiul diferitelor tipuri de circuite basculante bistabile (CBB)

utilizate n circuitele i sistemele digitale, i o aplicatie-generarea unui semnal de tact cu dou faze.

2. Aspecte teoretice

2.1. Generaliti Circuitele basculante bistabile (CBB) fac parte din marea familie a circuitelor logice

secveniale (c.l.s.), cunoscute n literatur i sub denumirea de sisteme de ordin 1. Trecerea de la sistemele de ordin zero (c.l.c.) la cele de ordin superior se face prin introducerea unor reacii care-i confer sistemului proprietatea de "memorie". Astfel, ieirile circuitului secvenial sunt parial independente de semnalele de intrare din acel moment, depinznd - tot parial - de strile anterioare ale circuitului.

2.2. Circuitul basculant bistabil RS

CBB-RS se obine prin introducerea unei reacii ntr-un sistem elementar de ordin zero. Sistemul astfel obinut este de ordin 1.

CBB-RS poate fi realizat n varianta asincron, sincron sau "Master-Slave" (stpn-sclav).

2.2.1. CBB-RS asincron CBB-RS asincron, cunoscut - datorit proprietilor sale de a memora - i sub

denumirea de "latch" (zvor) poate fi realizat cu NOR-uri sau cu NAND-uri. n varianta NOR, fig. 5.1, funcionarea circuitului este ilustrat de tabelul de tranziie,

tab. 5.1, n care s-a notat cu indice "n" - valoarea logic prezent i cu "n+1" - valoarea logic viitoare.

a) Schem logic b) Schem bloc Fig. 5.1. CBB-RS asincron, varianta NOR

R S

P P

Q Q

R S Q Q


57

Fig. 5.2 . Diagrama VK pentru CBB-RS asincron , varianta NOR

Tab.5.1. Tabel de tranziie al CBB-RS asincron, varianta NOR

Astfel, pentru RnSn = 00 (prima linie a tabelului de tranziie), porile P1 i P2 sunt

validate i valoarea logic a lui Qn ( nQ ) de la ieirea porii P1 (P2) ajunge la ieirea porii P2 (P1) sub forma nQ (Qn). Observm c valorile logice ale ieirilor rmn neschimbate, deci Qn+1=Qn.

Pentru RnSn=01 (Rn=0, Sn=1), ieirea porii va fi: nQ = nn SQ = 1Q n = 1 =0, (5.1) deci la intrarea porii P1 se aplic Rn=0 i nQ =0. Evident, la ieirea porii P1 vom avea: 1000QRQ nn1n . (5.2) Prin urmare atunci cnd intrarea S este activat (Sn=1), se realizeaz nscrierea unui

"1" logic n memorie. Denumirrea "S" a intrri este o prescurtare a cuvntului "SET" din limba englez care nseamn "nscriere".

Pentru RnSn=10 (Rn=1, Sn=0), se poate demonstra - urmnd o cale similar celui de mai sus - c se obine Qn+1=0.

Rezult c activitatea intrrii R (Rn=1 ), conduce la tergere informaiei din memorie, echivalent cu punerea pe "0" a memoriei. Denumirea "R" a intrri este o prescurtare a cuvntului "RESET" din limba englez care nseamn "tergere".

Pentru RnSn=11 ieirile celor dou pori sunt forate similar n "0" logic deci s-ar ajunge la situaia inadmisibil n care:

0QQ 1n1n . (5.3) Din acest motiv combinaia de intrare 11 este interzis (de obicei prin logic

suplimentar) iar n locaia corespunztoare din tab. 5.1 se pune semnul "x" specific

Rn Sn Qn+1

0 0 Qn 0 1 1 1 0 0 1 1 x

0 1 x 0

1 1 x 0 1

000 01 11 10 Qn

RnSn

Sn nnQR


58

locaiilor n care funcia este nedefinit.

Pentru a obine o form minimal a funciei de ieire, construim diagrama Veitch - Karnaugh (VK) a circuitului, fig. 5.2, i, dup grupri convenabile, obinem:

nnn1n QRSQ . (5.4) Relaia (5.4) se verific numai pentru primele trei linii ale tab. 5.1. Varianta NAND a CBB-RS asincron este prezentat n fig. 5.3,

a) schema logic b) schema bloc

Fig.5.3. CBB-RS asincron, varianta NAND

funcionarea circuitului este ilustrat n tabelul de tranziie, tab. 5.2, iar minimizarea funciei de ieire este realizat cu ajutorul diagramei VK, fig. 5.4.

Tab.5.2. Tabel de tranziie al CBB-RS asincron, varianta NAND

Rn Sn Qn+1

0 0 Qn 0 1 1 1 0 0 1 1 x

Fig. 5.4 . Diagrama VK pentru

CBB-RS asincron, varianta NAND Observm c n urma minimizrii se obine aceeai expresie (5.4) pentru Qn+1.

R S Q Q

R S

P P

Q Q

nn SRx 0 0 1

x 0 1 1 1

000 01 11 10 Qn

Sn

nnQR


59

CBB-RS asincron, indiferent de varianta de implementare adoptat, prezint urmtoarele deficiene:

- aceleai semnale care indic modul CUM (n care) trebuie s se fac comutarea, dicteaz i momentul C~ND trebuie s aib loc aceasta;

- pentru anumite tranziii ale intrrilor circuitului, starea ieirilor este imprevizibil. Exemplu: Tranziia 1100 a intrrilor, poate aduce ieirile Q, Q ale CBB din fig. 5.1

n oricare din cele dou stri posibile. Astfel, pentru RnSn=11, vom avea Q= Q =0 i porile P1, P2 vor fi validate. Pentru RnSn=00, admind c poarta P1 este mai rapid, se va obine un "1" logic la ieirea Q, ceea ce foreaz - prin reacie - un "0" logic la Q . Evident, dac aplicm aceeai supoziie pentru poarta P2, valorile logice ale ieirilor se inverseaz.

2.2.2. CBB-RS sincron CBB-RS sincron se obine din CBB-RS asincron prin adugarea a dou pori (3 i 4)

validabile de un impuls de tact (fig. 5.5 i 5.6).

a) schema logic b) schema bloc

Fig. 5.5. CBB-RS sincron, varianta NOR Funcionarea celor dou CBB-RS sincrone fiind similar, ne vom limita la explicarea

funcionrii circuitului din fig. 5.5a.

a) schema logic b) schema bloc Fig. 5.6. CBB-RS sincron, varianta NAND

3 4

CLK S

1 2

3

S R

R

Q Q

R CLK S Q Q

QQ

CLK

1

4

2

3

SR

R S

R CLKS

Q


60

Observm c pentru 1CLK , porile 3 i 4 sunt inhibate i orice modificare a lui R , S

nu va afecta CBB-ul SR asincron format din porile 1 i 2. ntr-adevr, intrrile acestuia pentru 1CLK vor fi 00 i, conform primei linii din tab. 5.1, ieirile vor rmne neschimbate.

Cnd 0CLK , porile 3 i 4 sunt validate i intrrile R S , transformate n RS, vor avea acces la CBB-RS asincron, acionnd conform tab. 5.1.

Pentru o funcionare sincron a circuitului este necesar ca impulsul de CLK care dicteaz C~ND s se execute comenzile R S , s apar numai dup ce acestea s-au stabilizat. Modificarea lui R S n intervalul de timp n care porile de intrare 3,4 sunt deschise, conduce la o funcionare asincron a circuitului. Din acest motiv, sunt necesare condiii restrictive pentru relaia de timp dintre CLK i R S .

Circuitul din fig. 5.6 funcioneaz similar, impulsul de tact fiind de aceast dat activ pe palierul "1" logic.

2.2.3. CBB-RS - "Master-Slave" Dup cum reiese din fig. 5.7, CBB-RS-MS reprezint o extensie serie a bistabilului

RS sincron implementat cu NAND-uri (v. fig. 5.6). Schema logic este prezentat n fig. 5.8a, iar diagramele CLK i CLK - n fig. 5.8b i c.

Fig. 5.7. CBB-RS-MS - Schema bloc

RM SM M

QM MQ

RS CLK SS S

QS SQ

R SCLK

Q Q


61

a) schem b), c) diagrame Fig. 5.8. CBB-RS-MS

n intervalul (1)-(2), porile de intrare (3M, 4M) i de transfer (3S, 4S) sunt blocate iar

MASTER-ul este izolat att de intrri ct i de SLAVE. n intervalul (2)-(3), porile 3M, 4M sunt validate i informaia se nscrie n

MASTER; porile 3S, 4S fiind blocate ( 0CLK ), SLAVE este n continuare izolat fa de MASTER.

n intervalul (3)-(4) se repet situaia din intervalul (1)-(2) cnd MASTER-ul era izolat att de intrri ct i de SLAVE.

n sfrit, dup momentul (4), porile 3M, 4M sunt blocate (MASTER-ul izolat fa de intrri) iar porile 3S, 4S sunt validate i informaia din MASTER se transfer n SLAVE.

Concluzionnd, nscrierea informaiei n MASTER are loc nainte de momentul (3) (posibil chiar pe frontul descresctor al CLK), iar transferul ei n SLAVE (i deci la ieire) are loc dup momentul (4) (deci pe acelai front descresctor al CLK).

Prin urmare, pentru nscrierea fr erori a informaiei n CBB-RS-MS, este necesar ca aceasta s rmn stabil la intrare un interval de timp !n jurul intervalului (3)-(4).

CBB-RS-MS nu elimin posibilitatea tranziiilor nedeterminate (v. tab. 5.1 i 5.2). Evident, se pot construi CBB-RS-MS care s comute pe tranziia pozitiv a

impulsului de tact.

CLK

Q

CL

1M

4M

2M

3M

S R

1S

4S

2S

3S

Q

CLK

Poriintrare

CBB MASTERasincro

CBB MASTERsincron

Poritransf

CBB SLAVE asincro

CBB SLAVE sincron

"0

"0

"1

"1

b)

c)

(1

(2 (3

(4

(2

(1

(3

(4

CLK

t

t


62

2.3. Circuitul basculant bistabil de tip D

2.3.1. CBB de tip D asincron CBB de tip D asincron, fig. 5.9, se obine dintr-un CBB-RS asincron (fig. 5.1, tab. 5.1

sau fig. 5.3, tab. 5.2), prin ataarea unui inversor n scopul eliminrii strilor nedeterminate.

Tab. 5.3. Tabel de tranziie al CBB de tip D nn RSD

Q

n

Q

n+1

1 x 1 0 x 0

Fig. 5.9. CBB de tip D Datorit inversorului, din tab. 5.1 rmn numai liniile pentru care

nnn RSD , deci liniile 2 i 3. Deoarece repet practic instantaneu la ieire ceea ce i se aplic la intrare (v. tab. 5.3),

circuitul nu prezint interes practic. 2.3.2. CBB de tip D sincron CBB de tip D sincron, fig. 5.10 i 5.11, se obine dintr-un CBB-RS sincron (fig. 5.5 i

5.6), tot prin ataarea unui inversor.

a) modul de obinere b) schema bloc a) modul de obinere b) schema bloc Fig. 5.10. CBB de tip D sincron Fig. 5.11. CBB de tip D sincron pe palier inferior pe palier superior

CLK

R S Q

D

CLK S R

D

D CLK Q

D CLK Q

S R Q

D


63

Ca i n cazul CBB-RS sincron, pentru a comuta sincronizat de CLK este necesar ca informaia de la intrarea D s se modifice n afara palierului activ al impulsului CLK ( 0CLK pentru fig. 5.10 i CLK=1 pentru fig. 5.11), n timpul palierului respectiv ea rmnnd stabil. Apariia palierului activ al impulsului de CLK transfer la ieire informaia de la intrarea bistabilului. Spunem c se realizeaz o "temporizare comandat prin CLK". De fapt, denumirea de bistabil de tip D, provine din englezescul DELAY=ntrziere..

Bistabilul de tip D sincron are numeroase aplicaii practice dintre care amintim: latch-ul adresabil, memoria RAM, etc.

Fig. 5.12. Schema logic a latch-ului de tip D

Tab. 5.4. Explicativ pentru funcionarea latch-ului de tip D Mod Intrri Ieiri Operare En Dn Qn+1 1nQ Autorizare 1 0 0 1 date 1 1 1 0 Blocare date 0 x Qn nQ

2.3.3. CBB de tip D Master-Slave CBB-D-MS se deosebete de CBB-D sincron prin faptul c, aa cum am vzut i n

cazul CBB-RS-MS, comutarea se produce pe frontul (anterior sau posterior) al impulsului de CLK.Funcionarea acestora este cea descris n tab. 5.3. Remarcm faptul c intrrile R i S sunt active n "0" logic i sunt independente de tact. Astfel, pentru 0S se obine Q=1, iar pentru 0Q0R .

Dintre cele mai frecvente aplicaii ale CBB-D-MS, enumerm: registrul de deplasare serie, paralel, serie-paralel, universal, etc.

Circuitele basculante bistabile de tip RS i D fac parte din sistemele de ordinul I. Ne ocupm n continuare de alte dou tipuri de bistabile, T i JK, care, prezentnd cte o reacie suplimentar, sunt considerate sisteme de ordinul II.

Q00Q

D0 E0-(2 (1

(1 (16


64

2.4. Circuitul basculant bistabil de tip T

Bistabilul de tip T se obine dintr-un bistabil D prin introducerea unei reacii suplimentare ieire-intrare, aplicat prin intermediul unui c.l.c. elementar (fig. 5.13).

a) modul de obinere b) schema blocFig.

5.13. CBB de tip T sincron Tab. 5.5. Tabelul de tranziie al CBB - T

Tn Qn+1 0 Qn 1 nQ

Din tabelul de tranziie, tab. 5.5, se poate deduce expresia funciei de ieire; TQTQTQQ nnnnn1n . (5.1) Bistabilul T din fig. 5.13 nu ndeplinete funcia de memorie propiu-zis (cum este

cazul bistabilelor RS i D), avnd un comportament definit att de intrare ct i de starea n care se afl. El este cel mai simplu sistem automat i este utilizat, spre exemplu, la construirea numrtoarelor asincrone.

2.5. Circuitul basculant bistabil de tip JK

Reamintim faptul c bistabilul D a aprut ca urmare a necesitii de a nltura tranziiile nedeterminate ale bistabilelor RS. Acelai efect de eliminare a tranziiilor nedeterminate se poate obine prin introducerea de reacii suplimentare n structurile RS.

2.5.1. CBB - JK asincron Bistabilul JK asincron, fig. 5.14, poate fi obinut din bistabilul RS asincron prin

introducerea unei reacii.

CLK D

T

Y

CLK T Q


65

Fig. 5.14. Schema CBB-JK asincron

Din fig. 5.14 se poate deduce succesiv funcia de ieire a circuitului: nnn QJS ; (5.2) nnn QKR ; (5.3)

;QJQKQJK)QQJ)(QK(

)QQJ()QK()QQJ(QKQnnnnnnnnnnnn

nnnnnnnnnn1n

nnnn1n QKQJQ . (5.4) innd seama de tabelul de tranziie al CBB-RS asincron, tab. 5.1, putem alctui tab.

5.6. Tab. 5.6. Tabelul de tranziie al CBB-JK asincron

Jn Kn Rn Sn Qn+1

0 0 0 0 Qn 1 0 0 nQ 1 0 1 Qn 0 0 1 1 Qn nQ nQ

Se observ c pentru Jn=Kn=1 ieirile oscileaz. 2.5.2. CBB-JK sincron Schema CBB-JK sincron, fig. 5.15, se obine din cea precedent prin introducerea

unei borne suplimentare pentru tact iar tabelul de tranziie este tab. 5.7.

Fig. 5.15. Schema CBB-JK sincron

QQ

J K

S R

QQ

J KCLK


66

Tab. 5.7. Tabelul de tranziie al CBB-JK sincron Jn Kn CLK Qn+1

0 0 01 Qn Funcionare sincron

1 0 01 1 0 1 01 0 1 1 01 nQ x x 0 Qn Circuit blocat

01 0 1 1 Funcionare asincron 0 01 1 0

Se observ c prin legarea mpreun a intrrilor J i K se obine un bistabil de tip T

care basculeaz dintr-o stare n alta pentru Jn=Kn=Tn=1, n prezena impulsului de CLK. 2.5.3. CBB-JK Master Slave Bistabilul JK-MS se obine prin conectarea n cascad a dou CBB-JK sincrone. Tabelul de tranziie este tab. 5.8. Tab. 5.8. Explicativ pentru funcionarea CBB-JK-MS

Jn Kn Qn+1

0 0 Qn 0 1 0 1 0 1 1 1 nQ

2.6. Conversia circuitelor bistabile RS, D, T i JK n numeroase aplicaii este necesar utilizarea unui anumit tip de CBB, practic fiind

disponibil un altul. n aceste condiii, de mare ajutor sunt ecuaiile logice de legtur dintre diferite tipuri de bistabille, relaii ce se pot obine pe baza tabelului comparativ, tab. 5.9.


67

Tab. 5.9. Tabel comparativ al diferitelor tipuri de CBB Tip CBB

RS D T JK

RnSn Qn+1 Dn Qn+1 Tn Qn+1 JnKn Qn+1

Tabelul de adevr

00 Qn Qn

00 Qn 01 1 01 0 10 0 1 1 nQ 10 1 11 ? 11 nQ

Ecuaiile logice

Qn+1 Sn+ nR Qn D nT Qn+Tn nQ Jn nQ + nK Qn

1nQ

Rn+ nS nQ D nT nQ +TnQn nJ nQ +KnQn

2.6.1. Conversia n T Pentru realizarea conversiei JKT sau DT, trebuie gsit relaia dintre intrarea T a

bistabilului simulat i intrrile JK sau D ale bistabilului disponibil - fig. 5.16. Pentru aceasta se construiete tabelul ajuttor 5.10 astfel: n primele dou coloane se trec toate combinaiile logice posibile ale intrrii (Tn) i strii (Qn)

bistabilului simulat, n urmtoarele dou coloane - valorile logice ale intrrilor JnKn i Dn, completate numai dup trecerea n ultima coloan a valorilor logice ale ieirii Qn+1 a bistabilului simulat.

Fig. 5.16. Conversia n T: punerea problemei

Tab. 5.10. Explicativ pentru realizarea conversiilor n T

Tn Qn JnKn Dn Qn+1 0 0 0x 0 0 0 1 x0 1 1 1 0 1x 1 1 1 1 x1 0 0

Completarea cu valorile logice corespunztoare a coloanelor JnKn i Dn se face

X CBB

JK sau D

T

CLK

Q

Q


68

pornind de la valorile logice ale strii prezente i viitoare (Qn i Qn+1), dup o studiere atent a tab. 5.9.

Astfel, situaia Qn=0, Qn+1=0, se obine atunci cnd JnKn=00 sau 01, deci JnKn=0x, unde prin "x" nelegem "indiferent". Qn=1 i Qn+1=1 se obine cnd JnKn=00 sau 10, deci JnKn=x0, .a.m.d.

Similar se procedeaz cu coloana lui Dn. Odat completat tab. 5.10, se poate trece la sintez, construind diagramele VK pentru

funciile de ieire Jn, Kn i Dn - fig. 5.17. a) Jn=Tn b) Kn=Tn c)Dn=Tn nQ + nT Qn=TnQn Fig. 5.17. Sinteza funciilor de ieire ale blocului X din fig. 5.16 Cu aceste rezultate, schema general din fig. 5.16 capt aspectele concrete din fig.

5.18.

a) JKT b) DT Fig. 5.18. Conversia n T

2.6.2. Conversia n RS Procednd similar obinem tab. 5.11 care permite implementarea circuitelor de

conversie JKRS i DRS. Tab. 5.11. Explicativ pentru realizarea conversiilor n RS

RnSn Qn JnKn Dn Qn+1

00 0 0x 0 0 00 1 x0 1 1 01 0 1x 1 1 01 1 x0 1 1 10 0 0x 0 0 10 1 x1 0 0 11 0 xx x 0/0 11 1 xx x 1/0

0 x

1 x

0

1

0 1 TnQn

x 0x 1

0

1

0 1TnQn

0 1

1 0

0

1

0 1 TnQn

J Q CLK K

TCLK

Q

Q

D Q CLK

T

CLK

Q

Q


69

3. Desfurarea lucrrii. Aplicaie: Generarea unui semnal de tact cu doua faze Este uneori necesar generarea unui semnal de tact cu mai multe faze. n figura 5.19

este ilustrat un asemenea caz, n care bistabilul JK comutat pe front cresctor functioneaz ca divizor cu 2, iar ieirile sale sunt preluate de doua pori I pentru a genera fazele Fa si Fb. Diagramele de semnal sunt reprezentate pentru cazul ideal, n care tp = 0. Realiznd practic montajul sau simulndu-l se constata nsa o comportare complet diferit att Fa ct si Fb prezinta o serie de impulsuri scurte (glitch).

Figura 5.19. Generarea unui semnal de tact cu doua faze, varianta initiala.

Figura 5.20. Schema initial introdus pentru simulare n Circuit Maker pentru varianta

initial.

Figura 5.21. Formele de und simulate pentru schema electric din figura 5.20 corespund realitatii.


70

Explicaia acestei comportri se obtine studiind atent formele de und din figura 5.21: innd cont de timpul de propagare tp prin bistabilul JK, ntre CLK i Q pe de o parte, respectiv CLK i nQ pe de alta parte vor aprea condiii de suprapunere pe 1 (race conditions) ceea ce conduce la comutarea fals n 1 a ieirilor porilor U2A si U2B.

Rezolvarea acestei situaii se poate face simplu, adugnd un inversor la intrarea de tact a bistabilului U1A, care va comuta pe frontul scztor al semnalului de tact CLK i n acest fel se elimina suprapunerea nedorit n 1 ntre tact i iesirile bistabilului (figura 5.23).

Figura 5.22. Schema electric corect pentru generarea unui semnal de tact cu dou faze.

Figura 5.23. Formele de und pentru schema generarea unui semnal de tact cu dou faze.

Pentru realizarea practic a acestei aplicaii se folosete modulul experimental cu numrul 5.

Desfurare: - Se monteaz modulul 5 pe placa principal. - Se realizeaz practic schema din figura 5.20 cu ajutorul firelor de conectare i se

verific corectitudinea montajului. - Se alimenteaz circuitul i se culeg datele necesare. - Se repet erapele de mai sus pentru circuitul din figura 5.22. Ca generator de semnal de clock sau ceas se poate utiliza atat generatorul plcii

pricipale ct i generatorul software al standului expermental DIGAC3000.


71

Pentru a putea vizualiza formele de und se utilizeaz osciloscopul virtual al standului DIGAC3000, iar pentru inregistrarea datelor vizualizate pe osciloscop se poate folosi DATA LOGGER.

Concluzii: Este necesar ca n proiectarea unro echipamente ce utilizeaz CBB i/sau pori logice s se in cont de ntrzierile introduse de timpul de propagare a semnalului prin aceste dispozitive.

Lucrarea Nr. 6 Divizoare de frecven.

72

Divizoare de frecven.

1. Scopul lucrrii Lucrarea i propune sintetizarea unor divizoare de frecvn cu raport fix dar i cu

raport programabil de divizare cu numratorul pe 4 bii 74LS163. 2. Asepcte teoretice

Orice numrtor este n acelasi timp un divizor de frecvent, raportul de divizare fiind chiar modulul p al numrtorului. Cel mai simplu caz este cel cu divizare cu un raport fix, iar cel mai flexibil divizorul programabil de frecvent, la care raportul de divizare este specificat din exterior i se poate modifica oricnd.

Este important de artat c nu ntotdeauna factorul de umplere la ieirea divizorului este , existnd aplicaii n care acest aspect nu este deranjant. Dac se dorete un factor de umplere de exact trebuie adaugat logica suplimentar, asa cum se va vedea n exemplele urmatoare. Daca raportul de divizare este un numr par, de exemplu 2k, cea mai simpl metod de a obtine un factor de umplere de este de a diviza mai nti cu k si apoi cu 2 (cu un bistabil D sau JK comandat pe front).

Circuitul 74163:

Caracteristici importante ale circuitului 74LS163: - Resetarea sincron - se realizeaz indiferent de strile celorlalte intrri, dar

este activ numai pe frontul cresctor al semnalului de ceas.


73

- Numrarea i ncrcarea sincron numr numai dac ENP i ENT sunt active.

- ncarc numai dac LD este activ (nu ine cont de numrare). - RCO este activ numai dac ENT este activ. As c putem opri numrarea la

15 dnd valoarea ENP=0. Apoi RCO=ENT.

6.1. Tabelul strilor

Figura 6.1. Structura intern


74

Figura 6.2. Diagrama de funcionare a 74LS163.

3. Desfurarea lucrrii Aplicaii

Problema 1. S se extind capacitatea de numrarare a unui numrtor 74163 la 8 bii.

Rezolvare: Pentru a extinde capacitatea de numrare de la 4 la 8 bii este nevoie de dou numrtoare identice. Unul dintre acestea, (Low) este lsat s numere cu frecvena tactului. Cnd numrtorul Low i termin ciclul de numrare (ajungnd n starea 1111), semnalul de la ieirea Cy (Carry=Transport) va lua valoarea 1 pentru o perioad de tact. Acest semnal poate fi utilizat pentru inhibarea incrementrii coninutului la numrtorul High pe durata ciclului Low. Astfel, numrtorul High i va incrementa coninutul numai cnd numrtorul Low i termin ciclul i activeaz semnalul Cy. Principial, funcionarea circuitului este similar cu a secundarului i cea a minutarului la un ceas digital.

Pentru a obine schema numrtorului extins se consider tabelul de adevr specific:


75

Liniile de interes din acest tabel sunt ultimele dou deoarece ne spun c semnalelele Cl = 1 i Ld = 1 nu influeneaz numrarea sau meninerea strii, dar P T poate fi utilizat cu succes la inhibarea sau activarea incrementrii. Este suficient ca unul din semnalele P sau T s fie 0, numrtorul i va pstra starea. Acest fapt sugereaz o legatur direct ntre semnalul Cy i unul dintre P si T. Schema numrtorului extins rezult:

Figura 6.3. Divizorul pe 8 bii extins.

Problema 2. S se implementeze un divizor de frecven cu raport de divizare 9

utiliznd un numrtor 74163. Se cere reluarea ciclului cu ajutorul semnalului Cl, activ pe 0 logic.

Rezolvare: Divizoarele de frecven sunt circuite speciale la care informaia de intrare este considerat n general frecvena semnalului de tact, iar informaia de ieire este frecvena unui semnal generat. mprind frecvena de intrare la frecvena de ieire se obine raportul de divizare. Ca i observaie, factorul de umplere a semnalului de ieire nu neaprat este egal cu 0,5. Este important faptul c numrul de stri distincte prin care trece circuitul trebuie s fie egal cu raportul de divizare.

n cazul concret, cnd raportul de divizare este 9, circuitul va trece prin 9 stri distincte. Deoarece se impune utilizarea semnalului Cl pentru reluarea ciclului de numrare, una dintre stri trebuie s fie 0000. n acest caz, este logic s se aleag strile 0(0000)-8(1000) pentru a defini ciclul complet. Pentru ca dup starea 1000 numrtorul s-i renceap ciclul de numrare, se detecteaz aceast stare i se genereaz un 0 logic aplicat pe intrarea Cl care foreaz ieirile n 0000. Detecia strii finale a ciclului se face cu un circuit combinaional simplu, adesea implementat cu pori I. Dac singura stare cu


76

QD = 1 este 1000, atunci este suficient s se detecteze acest 1 i printr-un inversor s se comande direct intrarea Cl. Schema divizorului i variaia n timp a semnalelor CK, Cl QD si QC sunt:

Figura 6.4. Divizorul cu raport 9.

Figura 6.5. Diagrama de funcionare a divizorului cu 9.

Semnalele care pot fi considerate ca i semnale de ieire sunt numai QD si QC, deoarece celelalte ieiri variaz din 0 n 1 i invers de mai multe ori pe durata celor 9 perioade de tact considerate. Astfel, frecvena lor va fi diferit de fCK/9.

Problema 3. S se implementeze divizorul de frecven de la Problema 2 utiliznd

pinul de ncrcare Ld al numrtorului 74163. Rezolvare: Datorit cerinei de a utiliza ncrcarea (Ld) ca i operaie de reluare a ciclului,

aceast problem are soluii multiple. Singura constrngere este ca raportul de divizare s fie egal cu numrul strilor distincte prin care trece circuitul. Strile se aleg n mod convenabil, astfel nct semnalul ales ca i ieire s aib frecvena fCK/9.


77

Pentru a putea generaliza rezolvarea, se va impune ca pentru ncrcare s se foloseasc semnalul Cy ntors printr-un inversor la intrarea Ld. Astfel, ciclul de numrare va conine obligatoriu starea 1111 (15). Pentru a avea un raport de divizare cu 9, la acionarea semnalului de ncrcare intrrile DCBA trebuie s fie 0111 (7). Deasemenea, dac de exemplu raportul de divizare ar fi fost 5, s-ar fi ncrcat starea 1011 (11). Ca i regul general, dac se dorete un raport de divizare N, atunci se va ncrca starea 16 N. Implementarea divizorului cu numrtor 74163 i variaia n timp a semnalelor rezult:

Figura 6.6. Divizorul cu 9 i incrcare pe Ld.

Figura 6.7. Diagrama de funcionare a divizorului cu 9 i ncrcare pe Ld.

Desfurarea lucrrii: Pentru realizarea practic a schemelor de la problemele 2 i 3 se va folosi modulul

experimental numrul 6 dotat cu circuitul integrat 74LS163. - Se monteaz modulul pe MASTER BOARD respectnd instuciunile de

montaj.


78

- Se realizeaz cicuitele din scheme cu ajutorul firelor cu conectori de 2mm dup care se verific corectitudinea montajului.

- Se alimenteaz circuitul. - Se msoara frecvena de la intrare i cea de la ieire, apoi se verific dac

raportul de divizare este egal cu 9. Se va folosi poarta inversoare de pe placa principal. Pe modulul experimental fiecare din circuite sunt notate cu 6.4 i 6.6 corespunztor schemelor.

Lucrarea Nr. 7 Numrtoare.

81

Numrtoare.

1. Scopul lucrrii. Scopul lucrrii este de a studia diverse numrtoare i divizoare e frecven. 2. Aspecte teoretice. Numrtoarele sunt circuite secveniale utilizate pentru contorizarea impulsurilor

aplicate la intrarea acestora. Nu au intrri de date, deci tranziiile se efectueaz dup o anumit regul, numai pe baza strii prezente. Pentru fiecare numr din gama de numrare, exist cte o stare distinct a numrtorului. Capacitatea de numrare este dat de numrul strilor distincte pe care le are numrtorul.

Numrtoarele se pot realiza cu ajutorul bistabilelor i a porilor logice, cele din urm avnd rolul de a stabili modul corect n care numrtorul i schimb strile n procesul de numrare. Numrul strilor distincte ale unui numrtor format din n bistabile este 2n, deci numrtorul este modulo 2n. Fiecrei stri i se poate asocia cte un cuvnt de cod binar de lungime n, reprezentnd ieirile celor n bistabile pentru starea dat a numrtorului.

Codul de numrare este dat de succesiunea cuvintelor de cod asociate strilor numrtorului.

Clasificarea numrtoarelor se poate face dup mai multe criterii. 1) Dup codul de numrare exist numrtoare binare i numrtoare binarzecimale, de exemplu n cod BCD, n cod Gray etc. 2) Dup modul de comutare a bistabilelor exist numrtoare asincrone i sincrone. 3) Dup sensul de numrare exist numrtoare directe, inverse i reversibile. Exist numrtoare care dispun de anumite faciliti suplimentare, ca de exemplu posibilitatea ncrcrii cu o anumit valoare, programarea sensului de numrare, iniializarea sincron sau asincron.


82

2.1. Numrtoare asincrone n cazul numrtoarelor asincrone, bistabilele nu comut simultan sub aciunea unui

semnal de tact comun, ci ieirea unui bistabil va determina comutarea unui alt bistabil. Considerm realizarea unui numrtor binar de 4 bii. Pentru aceasta ntocmim un tabel

cu succesiunea numerelor binare cresctoare de 4 bii, care constituie ieirile celor 4 bistabile. Fiecare cuvnt de ieire corespunde unei stri a numrtorului (Tabelul 7.1). Deoarece starea numrtorului se schimb la fiecare impuls de tact, se observ c ieirea bistabilului corespunztor bitului de ordin inferior Q0 se modific la fiecare impuls de tact. Bistabilul asociat bitului Q1 comut atunci cnd are loc o tranziie de la 1 la 0 a ieirii Q0. Bistabilul asociat bitului Q2 comut atunci cnd Q1 trece din 1 n 0, iar cel asociat bitului Q3 comut atunci cnd Q2 trece din 1 n 0.

Stare Q3 Q2 Q1 Q0

0 0 0 0 0 2 0 0 0 1 3 0 0 1 0 4 0 0 1 1 5 0 1 0 0 6 0 1 0 1 7 0 1 1 0 8 0 1 1 1 9 1 0 0 0 0 1 0 0 1

10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1

Tab. 7.1 Tabelul de succesiune a strilor pentru numrtorul binar de 4 bii.

Folosind proprietatea bistabilului JK cu intrrile J = K = 1 de a trece n starea

complementar la fiecare impuls de tact, pentru realizarea numrtorului se aplic impulsurile


83

de tact bistabilului asociat bitului de rang inferior (Q0). La fiecare comutare din 1 n 0 a acestui bistabil se obine un front negativ care se utilizeaz pentru comanda bistabilului asociat bitului urmtor, Q1. Se obine circuitul din Figura 7.1.

Figura 7.1. Schema logic a numrtorului binar asincron de 4 bii, cu numrare n sens

direct.

Dac, de exemplu, numrtorul se afl n starea 3 (Q3Q2Q1Q0 = 0011), la apariia impulsului de tact bistabilul Q0 comut din 1 n 0, ceea ce determin comutarea bistabilului Q1 din 1 n 0, iar ieirea acestuia determin comutarea bistabilului Q2 din 1 n 0. Deoarece bistabilele comut pe frontul negativ, Q3 rmne n aceeai stare. Ieirile vor fi deci Q3Q2Q1Q0 = 0100.

Caracterul asincron este dat de faptul c starea final nu se stabilete sincron, ci prin comutarea succesiv a mai multor bistabile. Neglijnd ntrzierile introduse de comutarea bistabilelor, se obine diagrama de timp din Figura 7.2 . Din aceast diagram se observ c numrtorul funcioneaz ca un divizor de frecven. De exemplu, dac tactul are frecvena f, Q0 are frecvena f /2, iar Q1 are frecvena f /4.

Figura 7.2 . Diagrama de timp a numrtorului binar de 4 bii.


84

Schema numrtorului anterior se poate modifica pentru a obine un numrtor invers,

dac se utilizeaz ieirile Q ale fiecrui bistabil (Figura 7.3 ).

Figura 7.3 . Schema logic a numrtorului binar asincron de 4 bii, cu numrare n sens

invers.

Dezavantajul numrtoarelor asincrone este dat de timpul de comutare ridicat (n cazul cel mai defavorabil, suma timpilor de comutare ale tuturor bistabilelor). De aceea, ele nu se pot utiliza la frecvene nalte. Avantajul const n simplitatea schemei logice, bistabilele interconectndu-se fr circuite suplimentare.

Un exemplu de numrtor binar asincron de 4 bii este circuitul 7493 (Figura 7.4 ). Este format dintr-un numrtor de 1 bit (QA, cu intrarea de tact A), deci divizor prin 2, i un numrtor de 3 bii (QD, QC, QB, cu intrarea de tact B), divizor prin 8.

Exist dou intrri de tergere, R01 i R02, care aduc numrtorul la 0 atunci cnd R01 = R02 = 1.

Figura 7.4 . Schema logic a numrtorului binar asincron de 4 bii 7493.


85

Pentru a obine un numrtor divizor cu 16, trebuie s se conecteze ieirea QA la

intrarea B (Figura 7.5).

Figura 7.5. Realizarea unui numrtor divizor cu 16 utiliznd circuitul 7493.

Pentru a se realiza divizri prin valori N care nu sunt puteri ale lui 2, se poate fora numrtorul la 0 (prin intrrile R01, R02) atunci cnd se ajunge n starea N. De exemplu, pentru a se obine un divizor cu 13 (1101), se efectueaz conexiunile

R01 = QD QC, R02 = QA (Figura 7.6).

Figura 3.75. Realizarea unui numrtor divizor cu 13 utiliznd circuitul 7493.

Extinderea domeniului de numrare se poate realiza prin conectarea mai multor numrtoare n cascad.

Un exemplu de numrtor zecimal asincron de 4 bii este circuitul 7490, care conine un divizor prin 2 (QA, cu intrarea de tact A), i un divizor prin 5 (QD, QC, QB, cu intrarea de tact B). Sunt prevzute intrrile de tergere R01 i R02, i intrrile R91 i R92 pentru aducerea numrtorului n starea 9 (iniializare pentru numrare invers). Intrrile R91 i R92 sunt prioritare fa de R01 i R02. Pentru aducerea la 0 trebuie ca una din intrrile R91, R92 s fie pe nivelul 0 logic.

Pentru numrarea n codul BCD, trebuie s se conecteze ieirea QA la intrarea B (Figura 7.7).


86

Figura 7.7. Realizarea unui numrtor n cod BCD utiliznd circuitul 7490.

n mod similar se poate realiza divizarea cu o valoare mai mic dect 10. 2.2 Numrtoare sincrone n cazul numrtoarelor sincrone, impulsurile de tact sunt aplicate simultan la toate

bistabilele, care vor comuta n acelai timp, deci nu succesiv ca n cazul numrtoarelor asincrone. Se elimin astfel ntrzierile cumulative datorit bistabilelor, frecvena de lucru nefiind limitat dect de ntrzierea datorat unui singur bistabil i de ntrzierea introdus de porile logice adugate.

Considerm un numrtor binar de 4 bii (modulo 16). Pentru realizarea acestuia n varianta sincron cu bistabile JK M/S conectate ca bistabile T, consultm tabelul de succesiune a strilor (Tabelul 7.1). Se poate observa c un anumit bistabil din numrtor, cu excepia bistabilului Q0, care comut la fiecare impuls de tact, comut numai atunci cnd toate bistabilele de ordin inferior au ieirea 1 logic n starea anterioar.

De exemplu, Q3 comut atunci cnd Q2, Q1, Q0 sunt la 1 logic n starea anterioar. Din aceast observaie, rezult ecuaiile intrrilor bistabilelor JK:

01233

0122

011

00 1

QQQKJQQKJ

QKJKJ

(7.1)

care se mai pot scrie sub forma:

2233

1122

011

00 1

JQKJJQKJ

QKJKJ

(7.2)


87

Figura 7.8. Schema logic a numrtorului binar sincron de 4 bii, cu numrare n sens

direct.

Rezult schema din Figura 7.8. CL este un semnal de tergere asincron. Presupunnd starea Q3Q2Q1Q0 = 1011, la primul impuls de tact bistabilul Q0 comut, devenind Q0 = 0, bistabilul Q1 comut de asemenea (deoarece n starea anterioar Q0 a fost 1), deci Q1 devine 0. Deoarece n starea anterioar Q1Q0 a fost 11, bistabilul Q2 comut, devenind Q2 = 1, iar Q3 nu i modific starea deoarece anterior Q2 a fost 0.

Rezult starea Q3Q2Q1Q0 = 1100. Un exemplu de numrtor sincron este circuitul 74193. Acesta este un numrtor binar

reversibil de 4 bii, cu posibilitatea de ncrcare paralel (Figura 7.9).

Figura 7.9. Numrtorul binar reversibil de 4 bii 74193.

Exist dou intrri de tact, pentru cele dou sensuri de numrare: CU (Count Up), pentru numrarea direct, i CD (Count Down), pentru numrarea invers. Numrarea are loc pe frontul anterior al semnalului de tact. Intrarea de tact neutilizat se conecteaz la nivelul 1 logic. Intrarea LD (Load) se folosete pentru ncrcare paralel, iar CL (Clear) se folosete pentru tergere. Dac LD = 0, se valideaz operaia de ncrcare paralel, independent de semnalul de tact i de starea numrtorului. Pentru numrare LD trebuie s fie 1 logic. Pentru tergere se aplic 1 logic pe intrarea CL.


88

Pentru conectarea mai multor numrtoare sunt prevzute ieirile CR (Carry) i BR (Borrow). CR se activeaz atunci cnd se ajunge la numrul maxim i CU = 0 (la numrare direct), iar BR se activeaz atunci cnd se ajunge la 0 i CD = 0 (la numrare invers).

O secven de numrare mai scurt se poate obine conectnd la intrarea LD ieirea de transport CR sau cea de mprumut BR , dup cum numrarea se realizeaz n sens direct sau n sens invers. La intrrile D, C, B, A se aplic valorile corespunztoare strii n care trebuie s se realizeze tranziia atunci cnd se ajunge la numrul maxim, respectiv la 0.

3. Desfurarea lucrrii. Cu modulul 7 se vor testa toate funciile numrtorului 74LS193.Schema de

conexiunilor este cea de mai jos. Modulul conine numai circuitul integrat 74LS193 i comutatorul Count Up/Count Down, restul blocurilor componente se gasesc pe placa principal a standului experimental DIGAC3000.

U1

74LS193

P015P11P210P39

Q0 3Q1 2Q2 6Q3 7

CO 12BO 13

CLR14LOAD11

CLKU5CLKD4

DISPLAY

R1

R2

LED

LED

1 2

1 2

1 2

1 2

1 2

1 2

GENERATORCLOCK 0.5Hz

5VCC

5VCC

5VCC

Se vor folosi: - Display-ul cu intrrile de selecie pe 4 bii.Acesta va trece prin toate

cele 15 stri i indicaii posibile descrise n lucrarea de laborator 3. - LED-urile cu buffere ca martor pentru impulsurile date la ieirile C0 i

B0. - Sursele logice pentru incrcarea paralel a unor numere pe 4 bii. - Generatorul de clock pentru incrementare sau decrementare.

Generatorul va fi setat la o frecven ct mai sczut pentru ca se putea vizualiza numrarea.

- Butoane pentru funciile Clear i Load pentru Clear buton care s genereze un front cresctor, iar pentru Load unul care s genereze un front descresctor deoarece intrarea Load este negat.


89

Funcionarea cicuitului este descris n diagrama de mai jos.

Lucrarea Nr. 8 Registre de deplasare

90

Registre de deplasare

1. Scopul lucrrii: Lucrarea ii propune studiul diferitelor tipuri de registre de deplasare, respectiv SISO,

SIPO, PISO i PIPO. 2. Aspecte teoretice:

Un registru este format din mai multe bistabile si permite memorarea si / sau deplasarea informaiei la comanda impulsurilor de tact. Pentru realizarea registrelor se folosesc de obicei bistabile D.

Clasificarea registrelor are n vedere urmatoarele criterii: - Deplasarea informaiei se poate face ntr-un singur sens sau n ambele sensuri. - nscrierea informaiei n registru se poate face serial (bit dupa bit, toi biii cuvntului de

n biti) sau paralel (cei n bii se scriu simultan n registru). Citirea registrului se poate face serial (

Documents

Indrumar Lab Proiectare logica