Impulsna i Digitalna-skripta

1

UNIVERZITET U KRAGUJEVCU

TEHNIČKI FAKULTET U ČAČKU

Dr Predrag Petrović

IMPULSNA I DIGITALNA ELEKTRONIKA

-skripte-

ČAČAK, 2005, god.

2

PREDGOVOR Ova skripta je pripremljena sa ciljem da olakša pripremanje ispita iz predmeta IMPULSNA I

DIGITALNA ELEKTRONIKA koji slušaju studenti III godine Tehničkog fakulteta u Čačku, na odseku

za računarsku tehniku. Skripta se najvećim delom oslanjaju na materijal koji je izložen u sjajnoj knjizi

profesora Dejana Živkovića i profesora Miodraga Popovića, IMPULSNA I DIGITALNA

ELEKTRONIKA, koja se kao osnovni uđžbenik koristi na svim Elektrotehničkim fakultetima u zemlji.

Kako ona po obimu prevazilazi predviđeni fond časova na osnovnim studijama pojavila se potreba da se

pripremi ovakav, sažet materijal. Neke od tema su obrađene praktično na informativnom nivou iz razloga

što se one pominju i u nekim drugim predmetima koje studenti ovog odseka slušaju. Sa druge strane

pojedine oblasti su proširene materijalom koji nije bio dostupan u trenutku kada je gore pomenuti

uđžbenik pisan. To se pre svega odnosi na neke od novih poluprovodničkih struktura. Po ovde izloženom

materijalu već više od 5 godina autor realizuje nastavu iz ovog predmeta. Autor se nada da će ovakva

skripta naići na dobar prijem kod studenata i povećati prolaznost na ispitu.

U Čačku

jun 2005 god. Autor

3

SADRŽAJ

1. Logička kola sa bipolarnim tranzistorima 7 1.1.1 Statička karakteristika invertor 7 1.1.2 Dinamičke karakteristike invertora 9 1.1.3 Invertor sa bipolarnim tranzistorom i Šotki diodom 10 1.2 RTL i DTL logička kola 10 1.3 Standardna TTL logička kola 11 1.3.1 Statičke karakteristike 11 1.3.2 Dinamičke karakteristike 12 1.3.4 Familija TTL kola 12 1.4.1 Šotki TTL (74S) familija 15 1.4.2 74LS familija 15 1.4.3 74AS familija 16 1.4.4 74ALS familija 17 1.4.5 TTL logička kola sa modifikovanim stepenom 17 1.4.6 Praktični aspekti korišćenja TTL kola 18 1.5 ECL logička kola 18 1.5.1 ECL 10K familija 19 1.5.2 ECL 100K familija 20 1.5.3 Praktični aspekti primene ECL kola 20 2. Logička kola sa MOS tranzistorima 22 2.1 NMOS invertori 22 2.2 Invertor sa MOS tranzistorom sa indukovanim kanalom 24 2.3 Invertor sa nezasićenim aktivnim stepenom 25 2.4 Invertor sa MOS tranzistorom sa ugrađenim kanalom 26 2.5 NMOS logička kola 27 2.6 CMOS invertor 28 2.7 CMOS logička kola 31 2.8 CMOS logička kola sa poboljšanim karakteristikama 33 2.9 povezivanje MOS i TTL familija logičkih kola 34 2.10 BiCMOS integrisana kola 35 GaAS kola 47 3. Bistabilna kola 55 3.1 SR leč kola sa NILI logičkim kolima 55 3.2 SR leč kola sa NI logičkim kolima 57 3.3 SR leč kolo sa signalom dozvolom 58 3.4 D leč kolo 60 3.5 Sinhroni flipflopovi 60 3.6 Flipflopovi sa impulsnim okidanjem 60 3.7 Flipflopovi sa ivičnim okidanjem 61 3.8 JK flipflopovi 62 3.9 JK MS flipflop 63 3.10 JK flipflop sa ivičnim okidanjem 64 3.11 T flipflop 65 4. Komparatorska kola 66 4.1 Diferencijalni komparator 66 4.2 Diferencijalni komparator u bipolarnoj tehnici 67 4.3 Šmitov regenerativni komparator 70 5. Monostabilni i astabilni impulsni generatori 73 5.1 Monostabilni multivibrator u CMOS tehnici 74

4

5.2 Monostabilni multivibrator u TTL tehnici 75 5.3 Monostabilni multivibrator u ECL tehnici 77 5.4 Generisanje kratkih impulsa 79 5.5 Astabilni multivibrator u CMOS tehnici 79 5.6 Impulsni generatori sa komparatorima 80 5.6.1 Impulsni generatori sa regenerativnim komparatorima 80 5.6.2 Impulsni generatori sa neregenerativnim komparatorima 82 5.7 Integrisani tajmeri 83 5.7.1 Jednociklični tajmeri 84 5.7.2 Višeciklusni tajmeri 84 Integrisani tajmer NE-555 85 6. Generatori linearnih napnskih oblika 93 6.1 Milerov integrator 93 6.2 Milerov integrator sa tranzistorima 94 6.3 Milerov integrator sa operacionim pojačavačem 96 6.4 Analiza tačnosti Milerovog integratora 98 6.5 Butstrep integrator 99 6.6 Butstrep integrator sa tranzistorima 99 6.7 Butstrep integrator sa operacionim pojačavačem 100 6.8 Analiza tačnosti butstrep integratora 101 6.9 Generisanje lineranog napona pomođu strujnog izvora 103 7. Kombinacione mreže 104 7.1 Analiza kombinacionih mreža 104 7.2 Sinteza kombinacionih mreža 105 7.3 Standardi i preporuke za izradu dokumentacije 106 7.4 Minimizacija kombinacionih mreža 107 7.5 Projektovanje realnih kombinacionih mreža 108 7.6 Faktor grananja 108 7.7 Vremenski odziv kombinacionih mreža 110 7.8 Moguće greške izazvane kašnjenjem logičkih kola 111 7.9 Trostatiči baferi 114 7.10 Magistrale digitalnih signala 114 7.11 Bidirekcioni trostatički baferi 115

7.12 Dekoderi 116 7.13 Potpuni dekoderi 117

7.14 Generisanje funkcija pomoću dekodera 118 7.15 Nepotpuni dekoderi 118 7.16 Koderi 119 7.17 Potpuni i nepotpuni dekoderi 119 7.18 Prioritetni koderi 121 7.19 Kontrola ispravnosti kodovanja 122 7.20 Konvertori koda 124 7.21 Multiplekseri 126 7.22 Sinteza multipleksera 126 7.23 Sinteza logičkih funkcija pomoću multipleksera 127 7.24 Demultiplekseri 127 7.25 Analogni multiplekseri/demultiplekseri 128 8. Sekvencijalne mreže 128 8.1 Anailza sinhronih sekvencijalnih mreža 129 8.2 Analiza mreže sa ivičnim D flipflopovima 131 8.3 Analiza mreže sa JK flipflopovima 132 8.4 Sinteza sinhronih sekvencijalnih mreža 133

5

8.5 Sekvencijalne mreže sa povratnom spregom 136 8.6 Analiza sekvencijalne mreže sa povratnom spregom 137 8.7 Stacionarni registri 138 8.8 Stacionarni registri sa D flipflopovima 139 8.9 Stacionarni registri sa SR leč kolima 140 8.10 Transparentni stacionarni registri 141 8.11 pomerački registri 142 8.12 Integrisani pomerački registri 142 8.13 Brojači sa pomeračkim registrima 144 8.14 Samopodešavajući brojači 144 8.15 Brojači 146 8.16 Asinhroni brojači 146 8.17 Sinhroni brojači 147 8.18 Brojači unazad i obostrani brojači 148 8.19 Brojači sa paralelnim upisom 150 9. Programabilne logičke mreže 152 9.1 dvodimenzionalno dekodovanje adrese memorije 156 9.2 Kombinacione programabilne komponente 159 10 Memorije 167 10.1 Statičke poluprovodničke memorije 167 10.2 Dinamičke poluprovodničke memorije 170 10.3 FRAM memorije 173 10.4 Primena RAM memorija 174 10.5 Organizacija statičke memorije većeg kapaciteta 175 10.6 Organizacija dinamičke memorije većeg kapaciteta 176 10.7 Memorijske komponente za specifične primene 177 11. Sabiraška kola 181 11.1 Potpuni sabirač 181 11.2 Kolo potpunog sabirača 182 11.3 N'bitni sabirač 182 11.4 Izbor veličine sabirača 183 11.5 Sabiranje pozitivnih brojeva 184 11.6 Sabiranje negativnih brojeva 184 11.7 Akumulacija kašnjenja sabiraša 185 11.8 Zavisnost kašnjenja od vrste podataka 185 11.9 Brza sabiraška kola 186 11.10 Standardni N-bitni sabirač 186 11.11 Ubrzana sabiračka kola 187 11.12 Brza sabiračka kola 188 11.13 Sabirači sa paralelnim prenosom 189 11.14 Tehnike kod brzih sabiračkih kola 191 11.15 sabiranje više brojeva 194 11.16 Stablo sabiranja 194 11.17 Sabirači tipa Carry-Save 195 11.18 Stablo sabiranja Carry-Save 196 12. Digitalno-analogna i analogno-digitalna konverzija 197 12.1 Digitalno-analogni konvertori 197 12.2 Osnovne karakteristike digitalno-analognih konvertora 198 12.3 DA konvertori sa težinskom otpornom mrežom 200 12.4 DA konvertori sa lestvičastom mrežom 202 12.5 Bipolarni konvertori 203 12.6 Analogno-digitalni konvertori 204

6

12.7 AD konvertori sa paralelnim komparatorima 204 12.8 Konvertori sa sukcesivnim aproksimacijama 206 12.9 Prateći AD konvertori 207 12.10 Serijski AD konvertori 207 12.11 Bipolarni AD konvertori 210 12.12 Primena DA i AD konvertora 210 12.13 Sprega DA konvertora sa računarom 210 12.14 Sprega AD konvertora sa računarom 210 12.15 Digitalni voltmetar 211 LITERATURA

7

1. LOGIČKA KOLA SA BIPOLARNIM TRANZISTORIMA

Prva realizovana integrisana kola bila su RTL (resistor-transistor logic) kola. Nakon toga većina otpornika bila je zamenjena diodama i tranzistorima čime su dobijena DTL (diode-transistor logic) kola. Sledeći korak je bio pojava TTL (transistor-transistor logic) kola. Kod TTL kola prvi put je iskorišćen multiemitorski tranzistor, sa dva do osam emitora.

U većini logičkih kola izlazni stepen je realizovan pomoću tranzistorskog invertora koji radi u zasićenju, a to se nepovoljno odražava na dinamičke karakteristike logičkih kola a naročito na vreme kašnjenja. Da bi se ubrzao rad logičkih kola razvoj je išao u dva pravca. U jednom korišćene su Šotki diode za sprečavane rada tranzistora u zasićenju. Drugi način je korišćenje nezasićenog diferencijalnog prekidača čime se dobija familija ECL (emitter-coupled logic) kola.

1.1.1. STATIČKE KARAKTERISTIKE INVERTORA

Najvažnije statičke karakteristike invertorskog kola su: karakteristika prenosa, logički nivoi i faktor grananja. Da bi odredili ove tri karakteristike posmatraćemo posmatraćemo šemu prikazanu na slici 1.1

slika 1.1 Invertor sa bipolarnim tranzistorom

Karakteristika prenosa: - karakteristiku prenosa koja se definiše kao zavisnost izlaznog napona od ulaznog napona pri statičkoj pobudi. Realna i idealizovana karakteristika su prikazane na sledećoj slici:

slika 1.2 Realna i idealizovana karakteristika prenosa invertorskog kola

8

- Sa slike 1.2 se uočava da karakteristika prenosa ima tri oblasti koje su razdvojene sa dve prelomne tačke PT1 i PT2.

Vu= VIl= VBET (1.1) Vi= VOH= VCC (1.2)

- Koordinate tačke PT2 se lako mogu odrediti znajući da pri tom ulaznom naponu tranzistor ulazi u zasićenje.

Vi= VOL= VCES (1.3)

VIH= VBES + F

CESCC

C

B VVRR

β−

+ (1.4)

Logički nivoi: - Na osnovu koordinata prelomnih tačaka karakteristike prenosa mogu se odrediti četiri bitne karakteristike logičkih kola:

VIL – maksimalni ulazni napon koji se ponaša kao logička nula VIH – minimalni ulazni napon koji se ponaša kao logička jedinica VOL – garantovana vrednost napona logičke nule na izlazu VOH - garantovana vrednost napona logičke jedinice na izlazu

a zatim izračunati i vrednosti logičke amplitude, margina šuma i širine prelazne zone. - Logička amplituda se definiše kao razlika nivoa logičke jedinice i logičke nule na izlazu:

LA = VOH – VOL (1.5)

- Margine šuma u ovom slučaju su:

NM1 = VOH – VIH (1.6) NM0 = VIL – VOL (1.7)

- Širina prelazne zone definiše se kao razlika graničnih vrednosti nivoa logičke jedinice i logičke nule na ulazu:

TW = VIH – VIL (1.8)

Faktor grananja na izlazu: - Faktor grananja (fan-out) se definiše kao maksimalni broj ulaznih priključaka koji se sme priključiti na izlaz a da se ne naruše dozvoljene granice logičkih nivoa. - Faktor grananja određujemo tako što se unapred propiše željena margina šuma za kritičnu situaciju na izlazu, a zatim odredimo maksimalni broj kola koja se mogu priključiti na izlazu. Obično se za izbor margine šuma uzima jedna od dve mogućnosti: NM1 ≥ 0, što je prostije za računanje, ili NM1 = NM0, što je realnije ali teže za izračunavanje. U praksi se za definisanje faktora grananja na izlazu uzimaju u obzir i varijacije usled temperature , proizvodnih tolerancija i drugih uzroka, tako da su praktične vrednosti izlaznog faktora grananja obično oko 10.

9

slika 1.3 određivanje faktora grananja na izlazu

1.1.2. DINAMIČKE KARAKTERISTIKE INVERTORA - Na ulaz dovedemo naponski impuls amplitude 5V i dovoljnog trajanja 5µs tako da se pre opadajuće ivice impulsa završe sve prelazne pojave izazvane rastućom ivicom ulaznog impulsa. Ulazni impuls je prikazan na slici 1.4

slika 1.4 vremenski dijagrami napona i struja u invertorskom kolu

- t1- t0 naziva se vreme kašnjenja (delay time) i obeleđava se sa td. - tf = t2 – t1 i naziva se vreme opadanja (fall time). dopunjavaju se parazitne kapacitivnosti ali se i uspostavlja višak manjinskih nosilaca u prostoru baze tranzistora koji radi u direktnom aktivnom režimu - ts= t4 - t3 , koji se naziva vreme zasićenja (nagomilavanja) (storage time) eliminiše višak manjinskih nosilaca u bazi koji je posledica zasićenja - tr = t5 – t4 koji se naziva vreme uspostavljanja (rise time). U tom intervalu tranzistor je ponovo u direktnom aktivnom režimu - t6 – t5 vreme oporavka (final recovery time).isprazne parazitne kapacitivnosti spojeva

10

1.1.3. INVERTOR SA BIPOLARNIM TRANZISTOROM I ŠOTKI DIODOM -veci je problem zakočiti tranzistor

slika 1.5 invertor sa bipolarnim tranzistorom i Šotki diodom

1.2. RTL I DTL LOGIČKA KOLA

- Paralelnim vezivanjem dva ili više invertora dobija se dvoulazno RTL kolo prikazano na slici 1.6:

slika 1.6. dvoulazno RTL NILI kolo

-Osnovni nedostatak RTL kola je nestabilan nivo logičke jedinice -Drugi nedostatak RTL kola je prilično velika disipacija od oko 16 mW pri kašnjnju za oko 12ns. To znači da je proizvod snage i kašnjenja oko 190 pJ što je suviše velika vrednost -uvođenje tranzistora T1 umesto diode i korišćenje samo jednog izvora za napajanje od 5 V, što je kasnije usvojeno za standardnu vrednost napona za napajanje digitalnih kola

slika 1.7 dvoulazno DTL NI kolo

11

-Bez dioda D3 i D4 na slici 1.7a, odnosno diode D3 i tranzistora T1 na slici 1.7b nije moguće pouzdano zakočiti izlazni tranzistor. -Uvođenjem emitor folovera T1 umesto diode znatno je povećan izlazni faktor grananja. -DTL kolo ima veliko vreme kašnjenja koje iznosi oko 30 ns. -Disipacija je oko 10 mW, odnosno proizvod snage i kašnjenja je oko 300 pJ što je znatno veće nego kod RTL kola. Drugi nedostatak DTL kola je velika površina koja je potrebna za realizaciju kola na silicijumskoj pločici.

1.3. STANDARDNA TTL LOGIČKA KOLA -TTL (Transistor-transistor logic) kola dobijena su usavršavanjem DTL kola -Multiemitorski tranzistor ima višestruku ulogu. S jedne strane smanjena je potrebna površina za realizaciju ulaznog kola. S druge strane smanjeno je i vreme propagacije signala kod TTL kola

slika 1.8 standardno TTL NI kolo sa dva ulaza

-Izlazni stepen standardnog TTL kola znatno se razlikuje od izlaznog stepena DTL kola -Uloga otpornika R4

1.3.1. STATIČKE KARAKTERISTIKE Karakteristika prenosa, logički nivoi i margine šuma

VOH = VCC – 2VBET = 3,6 V (1.9) -Kada T2 provede javlja se prelomna tačka PT1.

VIL = VBET2 – VCES1 = 0,6 V (1.10) -Druga prelomna tačka na karakteristici prenosa pojavljuje se kada tranzistor T3 počne da provodi. -Treća prelomna tačka na karakteristici prenosa pojavljuje se kada tranzistor T3 ode u zasićenje. Tada je izlazni napon na nivou ligičke nule:

VOL = VCES = 0,1 V (1.11) -Pošto su sada tranzistori T1 i T2 u zasićenju, napon na ulazu je:

VIH = 2VBES – VCES = 1,5 V (1.12)

-Dalje povećanje ulaznog napona ne dovodi do promene napona na izlazu ali menja radni režim nekih tranzistora u kolu.).

12

slika 1.9 karakteristika prenosa standardnog TTL NI kola

Faktor grananja na izlazu -Tipična vrednost faktora grananja N kod standardnih TTL kola je 10.

1.3.2. DINAMIČKE KARAKTERISTIKE -Tipično vreme kašnjenja tp standardnih TTL kola iznosi 10 ns. Kako je disipacija tipičnog standardnog TTL kola oko 10 mW, proizvod snage i kašnjenja je oko 100 pJ, odnosno, oko tri puta manje nego kod DTL kola.

1.3.4. FAMILIJA TTL KOLA -Danas postoji više od 500 različitih kola u 54/74 familiji. -Oznake TTL kola su u priličnoj meri standardizovane i imaju oblik XXMMKNNN. Standardno TTL I kolo

slika 1.10 standardno TTL I kolo sa dva ulaza (SN7408)

-Uvode sa dva nova tranzistora T5 koji ostvaruje potrebnu inverziju i T6 koji radi kao pomerač nivoa -kašnjenje oko 15 ns

13

Standardno TTL NILI kolo

slika 1.11 standardno TTL NILI kolo sa dva ulaza (SN7402)

-Statičke ulazne karakteristike su iste kao kod NI kola. vreme propagacije NILI kola je isto kao kod NI kola i iznosi 10 ns. Ukupni broj tranistora kod NILI kola veći (6 umesto 4), u kolima većeg stepena integracije više se koriste NI kola. Standardno TTL ILI kolo -umetanje dva tranzistora T7 i T8 :

slika 1.12 standardno TTL ILI kolo sa dva ulaza (SN7432)

-kašnjenje standardnog ILI kola iznosi oko 12 ns. Standardno TTL I-ILI-NE kolo

slika 1.13 standardno TTL I-ILI-NE kolo sa 4x2 ulaza (SN7454)

14

-vreme propagacije tp reda 10,5ns Ekspandabilna kola i ekspanderi -Ekspandabilna logička kola imaju posebne ulaze

slika 1.14 ekspandabilno TTL I-ILI-NE kolo sa 4x2 ulaza (SN7453)

Baferi i drajveri - kola za strujno rasterećenje koja se kraće nazivaju baferi ili drajveri

slika 1.15 bafersko NI kolo sa dva ulaza (SN7437)

-manji otpornici i tranzistor T5 -faktor grananja je povećan na 30. Vreme propagacije je oko 10ns ali pri oko tri puta manjem otpornom i tri puta većem kapacitivnom opterećenju izlaza.

15

1.4.1. ŠOTKI TTL (74S) FAMILIJA

slika 1.16 Šotki TTL NI kolo sa dva ulaza (SN74S00)

- umeću se tranzistori T5 i T6

slika 1.17 karakteristika prenosa Šotki TTL NI kola

-funkcija otpornika R6 -vreme tpLH znatno skraćeno u odnosu na standardna TTL kola i tipično je 3ns. -Vrednosti otpornika su oko 2 puta manje u odnosu na otpornike kod standardnog TTL kola. To izaziva povećanje disipacije kola na oko 20mW, ali zbog povećane brzine proizvod snage i kašnjenja je oko 60pJ, što predstavlja poboljšanje od oko 40% u odnosu na standardnu TTL familiju.

1.4.2. 74LS FAMILIJA -disipacija od svega 2 mW i kašnjenje od 10ns. Proizvod snage i kašnjenja je 20 pJ što predstavlja poboljšanje od 5 puta u odnosu na standardno TTL kolo -vrednosti otpornosti su oko 5 puta veće nego kod standardnog TTL kola i 5-10 puta veće nego kod Šotki TTL kola. -kočenje tranzistora je znatno brže jer ne postoji vreme zasićenja potrebno za eliminaciju viška nosilaca iz baze. -TTL LS kola odlikuju se i povećanim izlaznim faktorom grananja koji je oko 20

16

slika 1.18 Šotki TTL NI kolo male snage sa dva ulaza (SN74SL00)

-koordinate prelomne tačke PT1 su: VIL = 2VBET – VDS = 0.9 V (1.13) VOH = VCC – VBET = 4.3 V (1.14)

dok su koordinate prelomne tačke PT2: VIH = 2VBE – VDS = 1.1 V (1.15) VOL = VCES = 0.3 V (1.16)

. -Uloga dioda D3 i D4 je da obezbede brže gašenje tranzistora T5 i T4.

1.4.3. 74AS FAMILIJA

slika 1.19 NI kolo sa dva ulaza iz 74AS familije (74AS00)

-multiemitorski tranzistor na ulazu zamenjen Šotki diodama. -dioda D3 radi ubrzanja prelaza sa logičke jedinice na logičku nulu na izlazu. Smanjene su i dimenzije tranzistora i skraćeno je vreme propagacije tp na svega 1.5 ns uz istu disipaciju od 20 mW kao kod kola 74S familije. Proizvod snage i kašnjenja iznosi 30 pJ.

17

1.4.4. 74ALS FAMILIJA

slika 1.20 NI kolo sa dva ulaza iz 74ALS familije (74ALS00)

-diode zamenjene pnp tranzistorima T1 i T2 na ulazu -Tranzistor T3 koji radi kao emitor-folover povećava strujnu pobudu izlaznog stepena i tako ubrzava rad kola. -Šotki diode D1 i D2 služe za brzo kočenje tranzistora T4 kada ulaz prelazi iz stanja logičke jedinice na logičku nulu. -Vreme propagacije od 4 ns, disipacija kola zbog oko 2 puta većih otpornosti prepolovljena i iznosi svega 1 mW.

1.4.5. TTL LOGIČKA KOLA SA MODIFIKOVANIM IZLAZNIM STEPENOM TTL kola sa otvorenim kolektorom -iz kola sa slike 1.8 uklonjeni tranzistor T4, dioda D1 i otpornik R4. Male vrednosti otpornika daju veliku struju u kolektore zasićenih tranzistora smanjujući na taj način faktor grananja. Velike vrednosti otpornika nisu pogodne zbog smanjenja napona logičke jedinice zbog pada napona na otporniku. Vrednost otpornika je rezultat kompromisa i zavisi od broja ulaznih priključaka koji su vezani na liniju. - Kola sa otvorenim kolektorom imaju još jednu primenu: “ožičeno I” ili “kolektorsko I”.

slika 1.21 TTL NI kolo sa dva ulaza i otvorenim kolektorom (SN7401)

18

Trostatička TTL kola -Izlazni stepen trostatičkih TTL kola je skoro isti sa uobičajenim TTL izlaznim stepenom samo se može dovesti u stanje visoke impedanse kada su svi izlazni tranzistori zakočeni.. -postoji još jedan ulazni (kontrolni) priključak E -Vreme propagacije od ulaza A do izlaza je reda 10ns. Vreme propagacije tpZH (vreme potrebno za dovođenje izlaza iz stanja visoke impedanse) iznosi 11 ns dok je tpZL (vreme potrebno za izvođenje izlaza iz stanja visoke impedanse) duže i iznosi 16 ns. -Kod trostatičkih kola se izlazni stepen brže koči nego što se uključuje što je veoma pogodna osobina.

1.4.6. PRAKTIČNI ASPEKTI KORIŠĆENJA TTL KOLA Vezivanje neiskorišćenih ulaza -Slobodni ulaz NI kola se ne sme ostaviti otvoren -vezivanje neiskorišćenih ulaza više NI (I) kola na napon napajanja preko zajedničkog otpornika vrednosti od 1 kΩ do 10 kΩ

slika 1.22 vezivanje neiskorišćenih ulaza kod TTL NI (I) kola

-vezivanje neiskorišćenih ulaza na napon napajanja preko diodnog kola -Neiskorišćeni ulazi NILI (ILI) kola se najčešće vezuju direktno na masu. -Neiskorišćen ulaz se može kratko spojiti sa korišćenim što je takođe prikazano na slici 1.30. Ovo je vrlo popularan način vezivanja neiskorišćenih ulaza jer ne zahteva upotrebu dodatnih komponenata.

1.5. ECL LOGIČKA KOLA

slika 1.23 diferencijalni pojačavač kao logički invertor

19

-tranzistori u kolu sa slike 1.31 se ne uključuju i ne koče već se struja kroz otpornik RE usmerava u jedan ili drugi tranzistor. -Ulazni i izlazni nivoi nisu kompatibilni -mala logička amplituda reda nekoliko stotina mV -promene VCC direktno preslikavaju u promene izlaznog napona u oba logička stanja. Zato se priključak za VCC vezuje na masu koja je tačka sa najstabilnijim potencijalom u kolu.

1.5.1. ECL 10K FAMILIJA

slika 1.24 logičko ILI/NILI kolo sa dva ulaza iz ECL 10K familije

-Ovo kolo ima dva izlaza i realizuje ILI ili NILI funkciju. -Tranzistor T3 ostvaruje ILI/NILI funkciju, T4 generiše referentni napon, T5 i T6 služe kao strujni pojačavači i pomerači nivoa -diode D1 i D2 služe za temperaturnu kompenzaciju napona na emitorskim spojevima T2 i T4. Statičke i dinamičke karakteristike -faktor grananja se obično ograničava na 10 -margine šuma i logička amplituda imaju male vrednosti -prosečna disipacija po kolu je:

PD = PDIF + PREF/4 = 24 mW (1.17) -Dinamičke karakteristike ECL kola su veoma dobre. Prosečno vreme propagacije neopterećenog ILI/NILI kola iznosi svega 2 ns. Proizvod snage i kašnjenja za ECL 10K familiju je:

PDP = 48 pJ (1.18)

-Vreme propagacije opterećenog ECL kola je veće od 2 ns zato što tpHL raste po skoro linearnom zakonu sa povećanjem kapacitivnog opterećenja, dok tpLH raste znatno sporije. -ECL kola 10K familije imala su dosta nedostataka. Margine šuma i logička amplituda ECL kola su vrlo mali a stabilnost logičih nivoa i referentnog napona zavisi od varijacija napona napajanja VEE i promena temperature

20

1.5.2. ECL 100K FAMILIJA -Osnovne razlike su zamena otpornika R3 tranzistorom T4 i uvođenje dioda D1 i D2 i otpornika R4 između kolektora diferencijalnog para tranzistora. Najvažnije razlike između 10K i 100K familije postoje u konstrukciji izvora referentnog napona.

slika 1.25 ECL ILI/NILI kolo sa dva ulaza iz 100K familije:

a) diferencijalni pojačavač, b) izvor referentnih napona

-Oba napona VRS i VCS su nezavisna od temperaturnih promena, a takođe ne zavise ni od promena napona napajanja VEE. Poboljšanja statičkih karakteristika su impresivna a i dinamičke karakteristike kola iz 100K familije su znatno bolje od kola iz 10K familije. Glavni razlog za to su bolje karakteristike upotrebljenih tranzistora. -Prosečna disipacija kola iz 100K familije iznosi oko 40 mW. Proizvod snage disipacije i kašnjenja je oko 30 pJ i lošiji je u poređenju sa novijim kolima iz TTL familije.

1.5.3. PRAKTIČNI ASPEKTI PRIMENE ECL KOLA Povezivanje ECL kola -Izlazna impedansa ECL kola Ri je mala i uvek manja od 10 Ω. Ulazna impedansa ECL kola Ru je reda nekoliko desetina kΩ. Veza između ulaza i izlaza može se smatrati vodom čija je karakteristična impedansa R0 reda nekoliko desetina do nekoliko stotina Ω.

21

slika 1.26 sprezanje ECL kola: a) ekvivalentna šema,

b) mogući oblik odziva na naglu promenu na početku voda

-sprečavanje oscilacija zatvaranjem voda na prijemnoj strani otpornikom čija je otpornost jednaka karakterističnoj impedansi -Otpornik kojim se zatvara vod na ulazu ECL kola mora biti vezan na negativni napon manji od VR, jer bi se inače ulaz ponašao kao da je stalno na nivou logičke jedinice. -Varijanta sa slike 1.36b ima kao nedostatak veliku disipaciju na otpornicima koji formiraju razdelnik napona. Obe varijante smanjuju izlazni faktor grananja.

slika 1.27 prilagođenje na karakterističnu impedansu na izlazu voda

slika 1.28 prilagođenje na karakterističnu impedansu na ulazu voda

-prednost ovakvog načina zatvaranja je što nije potreban poseban izvor za napajanje. Nedostaci ovakvog načina zatvaranja voda su slični kao kod zatvaranja voda na izlazu; ulazi narednih logičkih kola moraju biti fizički blizu. - Šotki diode su vezane na referentni napon VR, tako da signal na vodu može slobodno oscilovati u opsegu VR±VDS, dok se veće varijacije naglo prigušuju jer jedna dioda provede.

slika 1.29 sprečavanje neželjenih oscilacija na vodu pomoću diode

22

-Još jedan problem koji se javlja kod sprezanja ECL kola je problem preslušavanja, odnosno neželjene sprege kola preko vodova. Preslušavanje je posledica neizbežnih kapacitivnih i induktivnih sprega između bliskih vodova Preslušavanje se može sasvim eliminisati korišćenjem koaksijalnih kablova, Elegantno rešenje predstavlja korišćenje uparenih vodova, odnosno parica.

slika 1.30 eliminacija preslušavanja upredanjem sprežnih vodova

2. LOGIČKA KOLA SA MOS TRANZISTORIMA

U poslednjih petnaest godina došlo je do naglog razvoja tehnologije MOS integrisanih kola, posebno NMOS i CMOS tehnologije, tako da danas NMOS i CMOS kola dominiraiu u digitalnoj elektronici, a naročito u kolima veće gustine integracije kao što su ISI i VLSI kola. Osnovni razlog za sve veće korišćenje MOS kola je što je u MOS tehnologijama moguće postići veću gustinu integracije nego kod bipolarnih kola. Razlog za to je prvenstveno u manjim dimenzijama MOS tranzistora. Osim toga, CMOS tehnologija nudi jos dve prednosti: izuzetno malu potrošnju u statičkom režimu i brzinu rada koja je danas porediva sa bipolarnim kolima,izuzimajući ECL kola. Kako se sa smanjivanjem dimenzija tranzistora, brzina MOS kola linearno povećava, sto nije slučaj u bipolarnoj tehnologiji, može se očekivati da će uskoro CMOS kola i po brzini prevazići bipolarna logička kola.

Kao i u bipolarnoj tehnologiji, najprostije logičko kolo u MOS tehnologiji je invertor.Pored toga sto obavlja jednu od osnovnih logičkih operacija, kolo invertora u MOS tehnologiji predstavlja osnovu za formiranje složenijih logičkih kola.

2.1 NMOS INVERTORI

Osnovno kolo invertora u MOS tehnologiji je invertor sa NMOS tranzistorom koji je prikazan na slici 2.1 iako se ovo kolo invertora zbog svojih nedostataka ne koristi u praksi, ono predstavlja bazu za razvoj praktičnih invertorskih kola koja se realizuju u integrisanoj tehnici.

Analizu rada invertora sa NMOS tranzistorom započećemo određivanjem karakterističnih tačaka na karakteristici prenosa. Kada je ulazni napon manji od prekidnog napona tranzistora Vt tranzistor je zakočen i napon na izlazu kola jednak je naponu napajanja VDD. Dakle, napon logičke jedinice na izlazu je:

VOH=VDD (2.1)

23

Slika 2.1 INVERTOR sa

NMOS tranzistorom Znatno teže je odrediti nivo logičke nule na izlazu koji se javlja kada je na ulazu dovoljno visok napon. Ako se pretpostavi. Sto je realan slučaj u praksi, da se ulazni napon dovodi sa izlaza kola istog tipa, može se uzeti da je Vu = V0H. Tranzistor radi u linearaom režimu pa se izjednačavanjem struje kroz otpornik RD sa strujom drejna dobija kvadratna jednačina po VOl..

D

OLDDOLOLTOH R

VVVVVVk −=−− ])(2[

22 odakle se uzima samo pozitivno rešenje

)(1 TDDD

DDOL VVkR

VV−+

= Za VIL se dobija TTD

IL VVkR

V =+=1 (2.2)

Za date vrednosti parametara VDD=5 V, RD=50 K, 100K i 200K dobijamo sledeću karakteristiku prenosa:

Slika 2. 2 Karakteristika prenosa klasičnog NMOS invertora.

Vidi se da veće vrednosti otpornika RD daju strmiju karakteristiku prenosa, manji napon VIH i manji napon V0L, dakle, bolje statičke karakieristike. Međutim veće vrednosti otpornika zahtevaju veliku površinu silicijuma, oko 100 puta veću od tranzistora, što je nedopustivo. Osim toga, velika vrednost otpornika zahteva i veću vrednost napona napajanja. Da bi se olakšali zahtevi za veličinom otpornosti RD može se povećati vrednost W/L.Time se povećava površina NMOS tranzistora kao i njegova disipacija, što takođe nije dobro rešenje Prema tome, invertor sa NMOS tranzistorom i otpornikom kao opterećenjem nije pogodan za primenu u tehnici integrisanih kola jer onemogućuje postizanje velike gustine integracije. Uobičajeno rešenje ovog problema u tehnici integrisanih kola je korišćenje drugog MOS tranzistora kao opterećenja umesto otpornika RD.

24

2.2 INVERTOR SA MOS TRANZISTOROM SA INDUKOVANIM KANALOM

NMOS tranzistor sa indukovanim kanalom se ponaša kao otpomik velike vrednosti ako radi u režimu

zasićenja. Prema tome, NMOS tranzistor se može iskoristiti umesto otpornika RD u kolu sa slike.

Slika 2.3 NMOS ivertor sa zasićenim aktivnim opterećenjem

Ovako se dobija invertor sa zasićenim aktivnim opterećenjem koji je prikazan na slici 2.3. Opteretni

tranzistor T2 moze samo da radi u zasićenju ili da bude zakocen jer je kod njega VGS2 = VDS2 .Interesantno je primetiti da je osnova opteretnog tranzistora T2 takođe vezana na masu jer je kod integrisanih kola osnova svih tranzistora zajednička i vezana na najmanji potencijal.

To znači da će na rad tranzistora T2 uticati efekat podloge koji će, zavisno od napona između sorsa i podloge tranzistora T2, VSB2, menjati prekidni napon tranzistora VT2.

Osnovne karakteristike tranzistora T2 koji treba da bude ekvivalentan otpo-rniku RD mogu se odrediti na sledeći način. Struja kroz otponik RD je:

µ47=−

=D

OLDDRD R

VVI A (2.3)

gde je kao i u prethodnom slučaju VDD = 5 V, RD = 100 K, V0L =0.3 V. Izjednačujući struju IRD sa izrazom za struju zasićenog tranzistora T2, dobija se:

222

22 )(

2 TGSDRD VVkII −== , k2=6,9 µ A/V2 (2.4)

k2 je skoro 6 puta manje od transkonduktanse invertorskog tranzistora K1. Kako je k = k'(W/L), za odnos W/L opteretnog tranzistora dobija se (W/L)2 = k2/k' = 0.34. Dakle, invertorski tranzistor ima kanal čija je širina dva puta veća od dužine, (W/L)1 =2, dok opteretni tranzistor ima kanal čija je duzina tri puta veća od širine, (W/L)2 = 0.34. Geometrijske karakteristike kanala oba tranzistora definisu geometrijski factor:

2

1

12

21

2

1

)/()/(

kk

LWLW

LWLWKR === (2.5)

Minimalna površina kola se dobija za KR=1.

Karakteristika ovog kola prikazana je na sledećoj slici:

25

Stika 2.4 Karakteristike prenosa NMOS invertora sa slike 3

Smanjenje nivoa logičke jedinice nije veliko, a izlazni nivo je sličan kao kod TTL kola.Međutim, ovo

smanjenje ima indirektne negativne posledice. Ako se smanjenim ulaznim naponom V0H pobuđuje drugi invertor, izlazni napon iz datog invenora neće biti V0L = 0.3 V nego znatno veći.

Analizom dobijamo sledeće prednosti za parametere:

VIL=1 V VIH=2.2 V VOL= 5%VDD VOH=Vul (2.6)

2.3 Invertor sa nezasićenim aktivnim opterećenjem

Osnovni nedostatak invertora sa zasicenim NMOS tranzistorom kao aktivniin opterećenjem je smanjeni napon logičke jedinice V0H. Povećanje vrednosti napona logicke jedinice V0H moze se jednostavno izvesti vezivanjem gejta tranzistora T2, na napon napajanja VGG, kao na slici 2.5. Pomoćni napon napajanja VGG treba da zadovolji uslov. VGG>VDD + VT2 (2.7)

Ako je uslov (1) ispunjen, tranzistor T2 stalno radi u linearnom režimu, jer je:

VDS2<(VGS2-VT2) (2.8)

Slika 2.5 Invertor sa nezasićenim

aktivnim opterećenjem

26

Karakteristika prenosa ovog invertora je slična karakteristici prenosa invertora sa zasićenim aktivnim opierećenjem. Glavna poboljšanja su povećana logička amplituda zbog povećanja nivoa logičke jedinice i povećana strmina u prelaznoj zoni zbog povećane struje opteretnog tranzistora.

Medutim, šema sa slike 6.9 ima I neke nedostatke. Pre svega, potrebna su dva izvora za napajanje, a zbog povećanog broja vodova za napajanje u kolu veće je zauzeće silicijumske podloge. Potrebna vrednost geometrijskog faktora Kp je veća za iste radne uslove nego kod invertora sa nezasićenim prekidačem.Zbog toga se invenor sa nezasicenim prekidačem izuzetno retko koristi u realizaciji NMOS integrisanih kola jer ga svojim karakteristikama daleko prevazilazi invertor sa aktivnim opterecenjem realizovanim sa NMOS tranzistorom sa ugradenim kanalom.

2.4 INVERTOR SA MOS TRANZISTOROM SA UGRAĐENIM KANALOM

Slika 2.6 Invertor sa NMOS tranzistorom sa ugrađenim

kanalom kao aktivnim opterećenjem

Usavršavanjem postupka implantacije jona omogućena je proizvodnja NMOS tranzistora sa negativnim prekidnim naponom VT kod kojih kanal postoji i kad nema napona između gejta i sorsa. To su tranzistori sa ugrađenim kanalom. Ako se kod tranzistora sa ugradenim kanalom kralko spoje gejt i sors takav tranzistor radi u zasićenju kada je napon VDS > (VGS – VT) = \VT\ i ponaša se kao izvor konstantne struje. Prema tome, NMOS tranzistor sa ugrađenim kanalom i kratkospojenim gejtom i sorsom može se upotrebiti kao dobro aktivno opterećenje invertorskog tranzistora, što je pnkazano na slici 2.6.

Velika prednost primene tranzistora sa ugrađenim kanalom nad tranzistorom sa indukovanim kanalom, u realizaciji aktivnog opterećenja, je što je tranzistor sa ugradenim kanalom uvek provodan u opsegu izlaznih nanona od 0 do VDD. Pa ipak, ponašanje tranzistora sa ugrađenim kanalom, kada se upotrebi kao aktivno opterećenje, nije idealno.

Statičke karakteristike Ako je ulazni napon nizak, tranzistor T1 ne provodi dok tranzistor T2 radi u linearnom režimu sa vrlo malom strujom. Izlazni napon je visok i iznosi: VOH=5 V,dok su preostali naponski nivoi nakon računanja VIH=2.2 V, VIL=1.2 V, VOL=0.1 V. Na osnovu ovih podataka izračunavamo margine šuma:

NM1= VOH -VIH=2.8 V NMO= VIL -VOL=1.1 V (2.9)

Obe margine šuma su veće od margina šuma invertora sa opteretnim tranzistorom sa indukovanim kanalom, što je posledica povećane strmine karakteristike pre-nosa u prelaznoj zoni.

Na slici 2.7 su prikazane strujno-naponske karakteristike invenora sa opterećenjem izvedenim pomoću otpornika (a), NMOS tranzistora sa indukovanim kanalom u zasićenju (b) i linearnom režimu (c), kao i NMOS tranzistora sa ugrađenim kanalom (d). Karakteristike su izračunate pomoću programa SPICE.

27

Slika 2.7 Poređenje strujno naponskih karakteristika opteretnih elemenata

Sa slike se jasno uočava da karaktenstika koja odgovara tranzistoru sa ugrađenim kanalom ima najbolji

oblik i pored toga što dosta odstupa od idealne karakteristike strujnog izvora. Na slici 8 su prikazane karakteristike prenosa istih invertora. I sa ove slike se vidi prednost primene tranzistora sa ugrađenim kanalom kao opterećenja.

Slika 2.8 Poređenje karakteristika prenosa razmatranih invertora.

2.5 NMOS LOGIČKA KOLA

Savremena logička kola u NMOS tehnologiji formiraju se od osnovnog invertorskog kola sa opteretrim tranzistorom sa ugrađenim kanalom prikazanog na slici 2.5. Dodavanjem još jednog NMOS tranzistora paralelno invenorskom tranzistoru, kao što je pokazano na slici 2.9, dobija se NILI kolo sa dva ulaza.

28

Slika 2.9 NILI i NI kolo sa dva ulaza u NMOS tehnologiji

Funkcionisanje kola sa slike 2.9 se može jednostavno objasniti. Kada je bilo koji od ulaznih

priključaka na visokom potencijalu, V0H =VDD, odgovarajući tranzistor provodi i izlaz je na nivou logičke nule VOL. Izlazni napon je visok samo ako su oba ulaza na niskom potencijalu tako da su ulazni tranzistori zakočeni. Dakle, logička funkcija kola je:

BABAY +=•= (2.10) Da se ne bi poremetio garantovani nivo napona logičke nule, V0L, svaki od invertorskih tranzistora

mora imati isti odnos W/L kao i kod osnovnog invertora. NI kola u NMOS tehnologiji prave se serijskim vezivanjem dodatnih invertorskih tranzistora kao na

slici 2.9.Izlaz NILI kola sa slike 2.9 biće na nivou logičke nule samo ako oba invertorska tranzistora provode, a na nivou logičke jedinice ako je bar jedan od invenorskih tranzistora zakočen. Dakle, logička funkcija kola je zaista:

BABAY •=+= (2.11) Zbog malih struja sa kojima rade, dinamičke karakteristike invenora i logičkih NMOS kola su loše ako

su parazitivni kapaciteti veliki. To je razlog što se NMOS invertori i logička kola ne prave u tehnikama nizeg stepena integracije, SSI i MSI, gde je uticaj parazitnih kapaciteta veza i priključaka značajan.

2.6 CMOS INVERTOR

Komplementarna MOS (CMOS) kola predstavljaju najrasprostranjeniju familiju modernih logičkih kola zbog toga što se jedina koriste u svim stepenima integracije, od SSI do VLSI.

CMOS invertor, čija je struktura prikazana na slici 2.10, se sastoji od dva MOS tranzistora sa indukovanim kanalom. Jedan od tranzistora ima kanal n tipa, dok drugi tranzistor ima kanal p tipa. Kod svakog od tranzistora osnova je spojena na sors tako da nema uticaja efekta podloge. Na slici 10 (b) je prikazan potpuni šematski simbol kao i uprošćeni simbol u kome se podrazumeva da postoje kratki spojevi između podloge i sorsa oba tranzistora.

29

Slika 2.10 CMOS invertor a)struktura b)potpun i uprošćen šematski prikaz

Kada je na ulazu nizak napon, NMOS tranzistor ne može da provodi jer je: Vul = VCSN < VTN, dok PMOS tranzistor može da provodi jer je: \VGSP\ =\ Vul -VDD\ >\VTP\ Struja PMOS tranzistora je vrlo mala jer je jednaka sa strujom curenja zakočenog NMOS tranzistora. Izlazni napon je praktično jednak naponu napajanja. Dakle, napon logičke jedinice na izlazu CMOS invertora je:

VOH=VDD (2.12) Kada je na ulazu visok napon, blizak naponu napajanja, NMOS tranzistor provodi jer je

Vul=VGSN>VTN dok je PMOS tranzistor zakočen jer je : \VGSP\ =\ Vul -VDD\ <\VTP\ (2.13)

i u ovom slučaju je struja kroz invertor mala, pa je iziazni napon praktično nula (tipično manji od 10 mV). Napon logičke nule na izlazu CMOS invertora je:

VOL = 0 V (2.14) Pošto je u oba logička stanja jedan od tranzistora zakočen, struja izvora za napajanje u stabilnim

logičkim stanjima je infinitezimalno mala. Zbog toga je statička disipacija CMOS invertora reda nekoliko nW. I pored izuzetno male statičke radne struje, CMOS invertor ima značajan izlazni strujni kapacitet jer provodni tranzistor može da primi ili da preda značajnu struju otpornom ili kapacitivnom opterećenju vezanom na izlaz. To znači da će faktor grananja na izlazu biti veliki i da će dinamičke karakteristike biti dobre. Karakteristika prenosa

Pošto su nam poznate vrednosti za VOL i VOH za crtanje karakteristike prenosa trebaju nam još vrednosti za VIL i VIH. Posebno je interesantan slučaj uparenih tranzistora kada je VTN = \VTP\ i kn. = kp. Pošto je µn oko 2.5 puta veće od µp , sledi da za zadovoljenje uslova kN = kP odnos W/L PMOS tranzistora treba da bude 2.5 puta veći od odnosa W/L NMOS tranzistora. Uslov kN = kp obezbeđuje iste uslove za strujni kapacitet izlaza u oba logička stanja. Tada se jednačina uprošćava i postaje:

2

2 DDIZLIL

VVV −= (2.15)

dok je rešenje za apscisu prelomne tačke na karakteristici prenosa:

)23(81

TDDIL VVV += (2.16)

Za slučaj uparenih tranzistora dobijamo:

22 IZLDD

IHVVV +

= (2.17)

pa se za apcisu prelomne tačke na karakteristici prenosa VIH dobija:

30

)25(81

TDDIH VVV −=

Slika 2.11 Karakteristika prenosa CMOS invertora.

)23(81

)23(81

1

0

TDDIHOH

TDDOLIL

VVVVNM

VVVVNM

+=−=

+=−= (2.18)

Dakle, margine šuma su iste, što je posledica uparenosti karakteristika tranzistora. Naravno, ako tranzistori nisu upareni, karakteristika prenosa neće biti simetrična i margine šuma neće biti iste.

Na karakteristici prenosa, koja je prikazana na slici 2.11, postoji još jedna interesantna oblast. To je segment izmedu tačaka B i C. U toj radnoj oblasti oba tranzistora rade u zasićenju pa je pojačanje invertora beskonačno. Disipacija CMOS kola

Kod CMOS invertora, kao i kod složenijih CMOS kola, postoje četiri uzroka za disipaciju kola. To su: struja curenja, kapacitivnost opterećenja, interne kapacitivnosti i prelazna stanja. Dispacija usled struje curenja predstavlja statičku disipaciju koja je ustvari proizvod napona napajanja VDD i struje curenja. Statička disipacija CMOS kola je reda µW.

Mnogo važnija su ostala tri uzroka disipacije koji se javljaju samo prilikom promene logičkih stanja i koji su poznati pod zajedniikim nazivom dinamička disipacija.

Dinamička disipacija CMOS invertora je: 2)( DDPDPD VCCfP += (2.19)

gde je f učestanost,CP kapacitivno opterećenje,a CPD je dato izrazom: 2

max /)()2(5.0 DDHLLHDDTDDTPD VttIVVCC +−+= (2.20) Kapacitivnost Cpd se obično određuje eksperimentalno, merenjem disipacije kola bez opterećenja. PDP faktor zavisi od brzine promene logičkih stanja pa je obično manji od 10 pJ i iznosi 1 pJ.

Parazitni efekti kod CMOS kola

Kola sa komplementarnim MOS tranzistorima podložna su i nekim degradirajućim, uticajima parazitnih elemenata koji se pojavljuju u strukturi CMOS tranzistora. Od mnoštva pn spojeva koji postoje u strukturi CMOS invertora mogu se formirati parazitni bipolarni pnp ili npn tranzistori. Na primer, pnp tranzistor se formira od oblasti sorsa i podloge PMOS tranzistora (emitor i baza) i podloge NMOS

31

tranzistora (kolektor). Tranzistor npn tipa se moze formirati od oblasti sorsa i podloge NMOS tranzistora (emitor i baza) i podloge PMOS tranzistora (kolektor). Opisani parazitni tranzistori su eksplicitno prikazani na slici 2.12. Pored tranzistora, na slici su prikazani i parazitni otpotnici koji potiču od konačnih provodnosti osnova PMOS i NMOS tranzistora. Ove otpornosti su male ali uvek postoje. Poznato je da npn-pnp struktura prikazana na slici 12 ima strujno naponsku karakteristiku, prikazanu na slici 2.13, koja u jednom delu ima negativni nagib. tj dinamička otpornost strukture je negativna. Na ovaj deo karakteristike se moze doći ako se pređe neki kritični napon VL koji kod savremenih CMOS kola iznosi 10 do 20 V. Tada oba tranzistora počinju da provode i zbog pozitivne povratne sprege struja počinje naglo da raste. Radna tačka se brzo prebaci preko dela I - V karakteristike sa negativnim nagibom i zaustavlja na delu karakteristike čiji je nagib određen otpomicima R3 i R4.

Slika 2.12 Parazitni bipolarni tranzistori u CMOS strukturi.

Slika 2.13 Strujno-naponska karakteristika npn-pnp strukture.

Otpornici R3 i R4 ograničavaju struju na nekoliko mA. Za ovu pojavu se upotrebljava engleski termin

latch-up pošto nema domaćeg odgovarajućeg termina. Ova pojava može trajno da ošteti kolo.

2.7 CMOS LOGIČKA KOLA

Kao i u slučaju NMOS tehnologije, CMOS logička kola dobijaju se proširivanjem. osnovnog invertorskog kola sa slike 2.10. Na slici 2.14 prikazana su CMOS NILI i Nl kola sa dva ulaza. NILI kolo dobijeno je dodavanjem paralelnog kanalnog tranzistora T3, i serijskog p kanalnog tranzistora T4. Za svaki dodatni ulaz dodaju se dva komplementama tranzistora. Formiranje NI kola je dualan proces. Za svaki ulazni priključak dodaje se serijski N-kanalni tranzistor i paralelni p-kanalni tranzistor. Dakle, CMOS logička kola su u pogledu iskorišcenja površine slilicijuma manje ekonomična od odgovarajućih NMOS logičkih kola.

32

Slika 2.14 CMOS logička kola: a) NILI kolo, b) NI kolo.

Rad kola sa slike 2.14 je jednostavno objasniti. Izlaz NILI kola biće na visokom nivou samo ako su oba ulaza na niskom nivou. Dakle, imamo:

BABAY +=•= (2.21) što je zaista logička funkcija NILI kola. Nasuprot tome, izlaz NI kola biće na niskom nivou jedino ako su oba ulaza na visokom nivou. Na osnovu toga se može napisati logička jednačina:

BABAY •=+= (2.22)

Da bi vremena kašnjenja rastuće i opadajuće ivice bila ista potrebno je da bude: (W/L)P=2.5N(W/L)N (2.23)

kod NILI kola, a kod NI kola treba da bude zadovoljen uslov: (W/L)P=2.5N(W/L)N /N (2.24)

gde je N broj ulaza u logičko kolo. Pored osnovnih CMOS logičkih kola, za formiranje složenih digitalnih mreža u CMOS tehnologiji

koristi se i CMOS transmisioni gejt koji je prikazan na slici 2.15. Kao što se vidi, transmisioni gejt čine dva paralelno vezana tranzistora od kojih je jedan PMOS, a drugi NMOS tipa. Gejtovi tranzistora se pobuduju komplementarnim signalima C i C . Kada je C = 0, raskinuta je veza ulaza sa izlazom, a kada je C = 1 ulaz i izlaz su kratko spojeni. Dakle, transmisioni gejt se ponaša kao bidirekcioni kontrolisani prekidač pa se zbog toga često naziva i bilateralni prekidač.

Slika 2.15 CMOS transmisioni gejt: a) struktura, b) simbol

Nedostaci ove familije logičkih kola bili su brojni. Pored nedovoljnog izlaznog strujnog kapaciteta i

nekompatibilnosti logičkih nivoa sa tada dominantnom TTL tehnologijom, najvažniji nedostatak 4000 familije bila je mala brzina rada. Vreme kašnjenja zavisilo je od spoljnjeg kapacitivnog opterećenja i bilo

33

je relativno veliko. Na primer, vreme kašnjenja logičkih kola iz 4000 familije, pri naponu napajanja od 10V i vremenima uspona i pada ulaznog impulsa od 20ns, može se proceniti na osnovu izraza:

tp=22+0.66Cp (2.25) Kako je ulazni kapacitet kola (Cp) reda 5 pF, glavno ograničenje za izlazni faktor grananja je

dinamičke prirode.

2.8 CMOS LOGIČKA KOLA SA POBOLJŠANIM KARAKTERISTIKAMA

Posle pojave prve familije CMOS logičkih kola, uloženo je dosta napora da se poprave uočeni nedostaci. Glavna pažnja je posvećena povećanju izlaznih struja što indirektno poboljšava dinamičke karakteristike. Takode su izvršena tehnološka i strukturna poboljšanja koja su poboljšala karakteristiku prenosa, a time i margine šuma.

Među familijama CMOS kola sa poboljšanim karakteristikama prve su se pojavile modifikovana 4000 familija sa oznakom 4000B, a zatim i 74C familija. Kako su razlike između 4000B i 74C familije vrlo male u daljem tekstu će biti opisana samo 74C familija CMOS logičkih kola koja je šire rasprostranjena. FAMILIJA 74C

Osnovno poboljšanje kod kola iz 74C familije je uvođenje dvostrukog razdvojnog slepena na izlazu. Kao primer kola iz 74C familije, na slici 2.16 je prikazano NI kolo sa dva ulaza. Kao što se vidi, ulazni stepen kola je isti kao kod osnovnog logičkog kola sa slike 2.14b. Jedina razlika je što je kod kola iz 74C familije gejt napravljen od polikristalnog silicijuma, čime su smanjene dimenzije tranzistora, smanjeni parazitni kapaciteti i ubrzan rad kola. Za razliku od kola sa slike 14b, izlazni signal se propušta kroz dva invertora koji ne menjaju logičku funkciju. Tranzistori u invertorima imaju veliki odnos W/L da bi se postigao veliki strujni kapacitet. Time je obezbeđeno smanjeno vreme kašnjenja u odnosu na 4000 familiju, pa se na izlaz može vezati kapacitet do 50 pF.

Slika 2.16 NI kolo sa dva ulaza iz 74C familije CMOS kola(74C00)

FAMILIJA 74HC/HCT

Dalja poboljšanja CMOS logičkih kola bila su uglavnom tehnološke prirode Pre desetak godina pojavila se nova familija CMOS logičkih kola poznata kao 74HC familija. Tehnološki napredak omogućio je postizanje minimalnih dimenzija elemenata od 3 µm i debljinu oksida od 60 nm. Električne

34

šeme kola iz 74HC familije su praktično identične električnim šemama kola iz 74C familije CMOS kola. Dozvoljeni opseg napona napajanja je smanjen i kreće se u granicama od 3 do 6 V.

Poboljšanja u odnosu na starije familije CMOS kola su značajna. Garantovani logički nivoi na izlazu su VOH =4.9 V, VOL = 0.1V. Dozvoljene granice ulaznih nivoa su VIH = 3.15V i VIL= 1.35 V. Izlazni strujni kapacitet je povećan na 4 mA, pa se na izlaz može vezati 10 ulaza kola iz 74LS familije. Vreme kašnjenja je skraćeno pa je pri kapacitivnom opterećenju od 50 pF svedeno na svega 10 ns, odnosno, isto je kao kod TTL kola iz 54/74 i 74LS familije.

2.9 POVEZIVANJE MOS I TTL FAMILIJA LOGlČKIH KOLA

Složeni digitalni sistemi se obično realizuju koristeći jednu familiju logičkih kola. Međutim, ponekad se mora odstupiti od tog pravila, jer u korišćenoj familiji ne postoji potrebno kolo. Tada se mora izvršiti prelaz sa jedne na drugu familiju logičkih kola. Povezivanje NMOS i TTL kola

Savremena NMOS integrisana kola se isključvo prave koristeći aktivno opterećenje sa tranzistorom sa ugrađenim kanalom. Napon napajanja je 5 V kao i kod TTL kola. Zbog toga pri sprezanju NMOS i TTL kola ima malo problema. Ako NMOS kolo napaja 74LS kolo, kao na slici 2.17, jedini problem koji treba rešiti je stujni kapacitet izlaza NMOS kola. U stanju logičke jedinice izlaz treba da obezbedi ulaznu struju 74LS kola koja iznosi max IIH = 20 µA., a da pri tome izlazni napon ne padne ispod minV0H = 2.7 V. Kada je izlaz u stanju logiške nule traazistor T, treba da primi ulaznu struju 74LS kola koja iznosi maxIIL = 0.4 mA, i da pri tome izlazni napon ne poraste iznad maxVOL = 0.5 V. Ovi zahtevi se moraju rešiti prilikom projektovanja izlaznih tranzistora u NMOS kolu pravilnim izborom odnosa W/L

Slika 2.17 Povezivanje NMOS I TTL kola

Povezivanje CMOS i TTL kola

Povezivanje CMOS i TTL kola je isto tako jednostavno. Neke CMOS familije, kao što su 74HCT i 74ACT su potpuno kompatibilne sa 74LS i 74ALS familijama i mogu se mešati bez ikakvog problema. Sprezanju 74C familije sa 74LS familijom mora se posvetiti malo više pažnje. Način sprezanja pokazan je na slici 2.18.

35

Slika 2.18 Povezivanj CMOS i TTL 74LS kola

Pri pobuđivanju 74LS kola iz CMOS kola treba obezbediti dovoljan strujni kapacitet izlaza CMOS

kola. U stanju logičke jedinice CMOS kolo treba da obezbedi izlaznu struju od 20µA pri izlaznom naponu od najmanje 2.7 V. U stanju logičke nule CMOS kolo treba da primi izlaznu struju od 0.4 mA pri izlaznom naponu od najviše 0.5 V. Problem se, kao i u slučaju NMOS kola, rešava izborom odnosa W/L NMOS i PMOS tranzistora U Tabelama 2.1 i 2.2 prikazane su najbitnije statičke i dinamičke karakteristike za NILI kolo 7402 koje je tipični predstavnik CMOS kola niskog stepena integracije.

74C 74HC 74HCT 74AC 74ACT

Napajanje (V) 3-20 2-6 “ 2-6 2-6 2-6 V0H (min) (V) 4.5 4.9 4.9 4.9 4.9 V0L(max)(V) 0.5 0.1 0.1 0.1 0.1 VIH (mui) (V) 3.5 3.15 2.0 3.15 2.0 VIL (max) (V) 1.5 1.35 0.8 1.35 0.8

IOH(max) (mA) -1.75 -4.0 -4.0 -24.0 -24.0 IOL (max) (mA) 1.75 4.0 4.0 24.0 24.0

Faktor grananja

>100 >100 >100 >100 >100

Pd(µW) 2.5 2.5 2.5 2.5 2.5 Tabela 2.1 Poređenje statičkih karakteristika CMOS kola (VDD = 5 V, TA = 25 C)

74 C 74HC 74HCT 74 AC 74ACT

tpLH (tipično) (ns) tpHL (lipično) (ns)

PDP(pJ)

50 10 10 6.0 5.5 50 10 10 4.5 4.0 0.08 0.02 0.02 0.01 0.01

Tabela 2.2 Poređenje dinamičkih karakteristika CMOS kola (VDD = 5 V, Cp = 50 pF, TA = 25 C)

2.10 BiCMOS INTEGRISANA KOLA

Osnovne prednosti CMOS integrisanih kola nad bipolarnim imegrisanim kolima su mala disipacija i

velike margina šuma. Osim toga, CMOS kola imaju manju površinu, manje parazitne kapacitete, veću ulaznu otpornost, mogucnost provođenja struje u oba smera. Međutim, i bipolarna integrisana kola imaju niz prednosti od kojih je najvažnija sposobnost da pobuđuju velika kapacitivna opterećenja. Bipolarna kola takođe nude veći strujni kapacitet po jedinici površine, bolje osobine u linearnom režimu, bolju usklađenost karakteristika i manju osetljivost na varijacije proizvodnog procesa.

Evo i izgleda nekih logičkih kola u BICMOS tehnologiji:

36

Slika 2.19 BiCMOS invertori: (a) Osnovno kolo, (b) Modifikovino kolo.

Ulazni stepen je CMOS invertor a izlazni stepen je od TTL kola. Kad tranzistori T3 i T4 uđu u

zasićenje nisu mogli da se ugase pa su ubačeni R1 i R2 što je povećalo mnogo veličinu kola pa su R1 i R2 zamenjeni sa dva NMOS tranzistora. Za tako modifikovno kolo naponi na izlazu u stanju logičke nule i logičke jedinice iznose:

VOL=VBE VOH=VDD-VBE (2.26)

Kao što se vidi,logička amplituda BiCMOS invertora iznosi:

LA=VOH-VOL=VDD-2VBE (2.27) Logička amplituda, je manja nego kod običnog CMOS invertora za 2VBE. Iako je na prvi pogled smanjenje logičke amplitude malo ono predstavlja značajan nedostatak BiCMOS invertora. Naime, izlazni nivoi BiCMOS invertora postaju nedovoljni da u narednom kolu potpuno zakoče tranzistor koji treba da bude neprovodan. Zbog toga se povećava statička disipacija narednog kola.

Komplementarni MOS nudi invertor sa skoro perfektnim karakteristikama kao što su visoke, simetrične margine šumova, visoku ulaznu i nisku izlaznu impendansu (prividnu otpornost), visoki koeficijent pojačanja u oblasti (regionu) prelaza (tranzicije), visoku gustinu pakovanja (male dimenzije uređaja), i malu disipaciju snage. Brzina je jedini faktor ograničenja, posebno kada veliko kapacitivno opterećenje. Na suprot sa ovim, ECL kolo ima veliku strujnu provodljivost (po jedničnoj oblasti), veliku brzinu prenošenja i male ulazno/izlazne šumove. Za slične brojeve izlaza i uporedivu tehnologiju, kašnjenje je oko dva do pet puta manje nego kod CMOS kola. Ipak ovo nije postignuto bez plaćanja neke cene. Velika potrošnja snage, čini veoma teškom integraciju velike gustine. 100k- ECL kolo, na primer, troši 60W (za amplitudu signala od 0.4V i za napajanje 4V). Tipično ECL kolo ima inferiorne jednosmerne karakteristike u poređenju sa CMOS kolom - nižu ulaznu impedansu i manje margine šumova. Skorijih godina, tehnološki napredak je učinio mogućim da se kombinuju komplementarni MOS tranzistori i bipolarni tranzistori u jednom, jedinstvenom procesu po razumnoj ceni. Samo jedan epitaksijalni sloj n - tipa je upotrebljen za PMOS i npn tranzistore. Njegova otpornost se bira , tako da on može da podrži oba uređaja. n+ ubačeni sloj , smešta se ispod epitaksijalnog sloja da bi umanjio sposobnost punjenja kondenzatora bipolarnog tranzistora, koja neprekidno povećava otpornost na latch up. p - sloj poboljšava gustinu pakovanja (dimenzije uređaja), zato što prostor između sabirnih elektroda bipolarnih tranzistora može da bude umanjen. To doprinosi uvećanju kapacitivnosti kolektor - substrata.

Ova tehnologija otvara mnogo novih mogućnosti, zato što je sada moguće kombinovati visoku gustinu integracije MOS logike sa strujom bipolarnih tranzistora. BiCMOS invertor, koji postiže upravo to, je objašnjen u sledećem delu. Prvo govorimo o kolu uopšteno, a onda više detaljno o kontinualnim i prelaznim karakteristikama i potrošnji snage. Odeljak se zaključuje sa razmatranjem upotrebe BiCMOS-a

37

i njegovim budućim izgledom. Većina tehnika koje se uptrebljavaju u ovom odeljku su slične onima upotrebljenim za CMOS i ECL kola, tako da ćemo upotebljavati kratke analize bez detaljnih izvođenja za vežbu.

Slika 2.20 Poprečni presek BiCMOS procesa Pogled na BiCMOS kolo

Kao što je bio slučaj sa ECL i CMOS kolima, postoje brojne verzije BiCMOS invertora, svaka od njih sa neznatno različitim karakteristikama. Razmatranje jednog je dovoljno da se ilustruje bazični koncept i osobine kola. Šema BiCMOS kola je prikazana na slici B.2a. Kada je ulaz visok, NMOS-ov tranzistor M1 je uključen, uzrokujući da Q1 provede, dok su M2 i Q2 isključeni. Rezultat je nizak izlazni napon (Slika B.2b). Nizak Vin, sa druge strane, uzrokuje da se M2 i Q2 uključe, dok su M1 i Q1 u isključenom stanju, rezultirajući visok nivo izlaza. (Slika 2.21c). U stanju kontinualnog rada, Q1 i Q2 nikada nisu uključeni istovremeno, što doprinosi maloj potrošnji snage. Pažljivi čitalac može da uoči sličnost između ove strukture i TTL kola. Oba koriste bipolarnu push - pull fazu. U BiCMOS strukturi, to rezultira u boljem radu (boljim karakteristikama) i višoj ulaznoj impedansi.

(a) Generički BiCMOS izlaz (prolaz) (b) Ekvivalentno kolo c)Ekvivalentno kolo za

za visok ulazni signal nizak ulazni signal Slika 2.21

Impedanse Z1 i Z2 su neophodne da otklone bazično naelektrisanje bipolarnih tranzistora kada su oni

isključeni. Na primer, za vreme promene visokog - ka – niskom nivou na ulazu, M1 se prvo isključuje. Da

38

bi se isključio Q1, njegovo bazno naelektrisanje mora da bude otklonjeno. To se dešava kroz Z1. Dodavanje ovakvih otpornika, ne umanjuje samo vreme provođenja, nego takođe ima i pozitivan efekat na potrošnju energije. Postoji kratak period za vreme provođenja kada su i Q1 i Q2 uključeni uporedo, što stvara privremeni strujni put između VDD i GND. Rezultirajući strujni signal može da bude veliki i ima štetan efekat kako na potrošnju energije, tako i na izvor šumova. Zato, isključenje uređaja, što je pre moguće, je od najvećeg stepena važnosti.

Karakteristike prenosa mogu da budi izvedene putem provere.

Razmotrimo visok nivo . Sa Vin na 0 V, PMOS tranzistor M2 je uključen, podešavajući bazu Q2 na VDD. Q2 se ponaša kao emitter- follower, tako da VOUT naraste na VDD - VBE(on) maksimalno. Isto je tačno i za VOL. Za visoko Vin, M1 je uključeno. Q1 je uključeno dok je Vout > VBE (on).1 Čim Vout dostigne VBE(on), Q1 se isključi. VOL je stoga jednako VBE(on). Ovo umanjuje ukupnu naponsku promenu na VDD - 2VBE(on), što prouzrokuje ne samo umanjene margine šumova, već takođe uvećava disipaciju energije. Razmotrimo, na primer, kolo sa slike 2.22 gde je BiCMOS kolo prikazano sa jediničnim izlazom za Vin = 0. Izlazni napon VDD - VBE(on) ne uspeva da potpuno isključi PMOS tranzistor sledećeg stepene, pošto je VBE(on) približno jednak sa PMOS pragom. Ovo vodi ka stalnom oticanju struje i potrošnji energije. Predlagane su različite šeme da bi se rešio ovaj problem. O nekim od ovih šema će biti govora kasnije. Uprkos ovoj razlici, VTC BiCMOS invertor je značajno sličan onom u CMOS-u.

Slika 2.22 Povećana potrošnja energije zbog umanjenog naponskog swinga.

Kašnjenje BiCMOS invertora se sastoji od dve komponente: (1) uključenja / isključenja bipolarnog tranzistora i (2) pražnjenja / punjenja kondenzatora. Iz našeg razmatranja RTL kola, naučili smo koliko je važno držati bipolarni tranzistor van oblasti zasićenja. Izgradnja i otklanjanje baznog naelektrisanja zasićenog tranzistora zahteva značajno vreme . Jedna od privlačnih karakteristika BiCMOS invertora je da struktura sprečava kako Q1 tako i Q2 od odlaska u zasićenje. Oni su ili u aktivnom režimu ili isključeni (ne rade). Za visok izlazni nivo, Q2 se zadržava u direktnom - aktivnom modu kada je dostignut VOH. PMOS tranzistor M2 se ponaša kao otpornik, osiguravajući da je opornički napon M2 uvek viši nego njegov bazni napon (Slika 2.21c). Slično, na niskom kraju izlaza, M1 se ponaša kao otpornik između baze i kolektora Q1, sprečavajući da se tranzistor prezasiti (Slika 2.21b). Bazno naelektrisanje se zato drži na minimumu i tranzistori se brzo uključuju i isključuju. Shodno tome, razumno je zaključiti da je za tipično kondenzatorsko opterećenje, kašnjenje je predodređeno vremenima punjenja i pražnjenja kondenzatora.

1 Datim dovoljnim vremenom, izlazni napon će eventualno dostići veličinu uzemljnenja. Onda kada je Q1 isključeno, otporni put do uzemljenja još uvek postoji do M1 - Z1. Zbog velikog otpora ovog puta, ovo traži značajno vreme. Zato je razumno zaključiti da je VOL = VBE.

39

Da bi se analiziralo ponašanje invertora, predpostavimo da je kapacitivno opterećenje CL, dominantna kapacitativnost. Prvo razmotrimo prelaz od niskog na visoki naponski nivo. U ovom slučaju ekvivalentno kolo sa slike 2.23a je važeće. Q1 je brzo isključeno i njegovo bazno naelektrisanje se poništava kroz Z1. Opterećeni kondenzator CL je napunjen kroz strujni pojačavač M2 - Q2. Struja tranzistora M2 prolazi kroz Q2 i umnožava se sa βF od Q2 (predpostavljajući da Q2 radi u direktnoj - aktivnoj oblasti). Ovo proizvodi veliku struju punjenja (βF + 1) (VDD - VBE(on) - Vout) / Ron ( Ron ekvivalentna otpornost PMOS tranzistora). Za vreme prelaska sa visokog - na nizak naponski nivo važi ekvivalentno kolo sa slike 2.23b. Q2 je isključen preko Z2. Još jednom, kombinacija Z1 - Q1reaguje kao βF strujni pojačavač. Predpostavljajući da je otpor M2 u direktnom aktivnom modu jednak Ron, struja pražnjenja jednaka je (βF + 1) (Vout - VBE(on)) / Ron (predpostavljajući da je Ron <<Z1). Strujni pojačavač čini BiCMOS kolo efikasnijim nego CMOS kolo za velika kapacitativna punjenja.

Slika 2.23 Prelazno ponašanje BiCMOS invertora.

U zaljučku, BiCMOS invertor prikazuje većinu osobina kao i CMOS invertor. Nadalje, pokazuje izvrsne performanse ako postoji kapacitivno opterećenje, kao rezultat "push - pull" bipolarne izlazne faze, po cenu kompleksnijeg kola i cenu kompleksnijeg i skupljeg proizvodnog procesa. Statičko ponašanje i pitanja robustnosti

Upotreba otporničkih elemenata čini BiCMOS kolo sa slike 2.21 neprivlačnim za stvarne dizajne. Brojna neznatno modifikovana i više popularna kola su prikazana na slici 2.24

U provom kolu (a), impendanse Z1 i Z2 su zamenjene aktivnim impendansama (tranzistorima), koji se uključuju samo kada je potrebno. Na slikama pod (b) i (c) prikazane su različite mogućnosti realizacije BiCMOS invertora .

Ručno izvođenje parametara VTC BiCMOS invertora je istinski kompleksno zbog velikog broja tranzistora i njihove međusobne uslovljenosti. Ograničavamo se na SPICE simulacije.

40

Slika 2.24 Alternativne topologije za BICMOS invertore VTC BiCMOS invertor

Naponska prelazna karakteristika invertora sa slike 2.21 je simulirana upotrebom SPICE - a. BiCMOS je modeliran tako da objedinjava MOS tranzistore i bipolarne tranzistore opisane u modelima poglavlja 2. NMOS i bipolarni tranzistori su minimalnih veličina, dok se PMOS tranzistori izrađuju duplo širi od NMOS tranzistora. Napon napajanja VDD je podešen na 5V.

Rezultirajući VTC je pokazan na slici 2.25. Kompleksni oblik krive je uzrokovan kompleksnim interakcijama velikog broja aktivnih uređaja predstavljenih u kolu. Da bi se razjasnilo ponašanje, takođe smo šematizovali jednosmerne prenosne karakteristike za bazne napone tranzistora Q1 i Q2.U prelaznoj oblasti između 2 V i 3.5 V, ni jedan od bipolarnih tranzistora nije zaista uključen. To prouzrokuje da se Q1 uključi i kreira dodatni pad u izlaznom naponu oko Vin ≈ 3.5 V. Primetimo da je čak VOH više od očekivanog. Ovo je proizašlo iz činjenice da Q2 još uvek nosi nešto predajne struje kada je napon manji od VBE(on). Mogu da budu izvučeni sledeći jednosmerni parametri:

VOH = 4.64 V; VOL = 0.05 V VM = 2.34 V VIL = 1.89 V; VIH = 3.6 V NML = 1.84 V; NMH = 1.04 V

41

Slika 2.25 Prenosna naponska karakteristika BiCMOS invertora

Mada margine šumova nisu tako dobre kao za CMOS invertor, još uvek su u prihvatljivom opsegu. U

stvari o projektovanoj vrednosti VIH se može diskutovati. Takođe se može podesiti prva tačka preseka u VTC (Vin ≈ 2.5V) koja doprinosi boljim marginama šumova. Primer za BiCMOS invertor koji ne pati od umanjenog naponskog swinga je prikazan na slici 2.26. Otpornik R1 (u kombinaciji sa M2) obezbeđuje otpornu putanju između VDD i Vout i polagano povlači izlaz do napona VDD kada se Q2 iskjučuje, kao što je prikazano na slici B.7b.Takva BiCMOS kola su predmet aktivnog istraživanja.

(a) Ekvivalentno kolo (b) Prelazni (prolazni) odgovor

Slika 2.26 Prelaz od niskog ka visokom naponu u BiCMOS kolu punoga swinga

Rad BiCMOS invertora

BiCMOS invertor pokazuje značajnu prednost u brzini rada nad CMOS kolima kada je kapacitivno opterećen. Ovo rezultira iz pojačavačkog efekta bipolarnih izlaznih tranzistora. Kao i kod ECL kola, izvođenje izraza za kašnjenje nije prosto. Kolo se sastoji od velikog broja aktivnih elemenata (do šest) i sadrži brojne unutrašnje čvorove od kojih svaki može imati dominantni efekat na brzinu rada.

Mada su detaljne studije predstavljene u literaturi, ograničavamo se na pojednostavnije analize. Ovo ustanovljava model prvobitnog ustrojstva za kašnjenje . SPICE simulacije onda mogu da se upotrebljavaju da se ustanove različiti rezultati.

Prvo razmotrimo prelaz sa niskog - na visokinaponski nivo u kolu na slici 2.27a. Predpostavimo da se ulazni signal menja veoma brzo i da njegova vremena narastanja/padanja mogu biti ignorisana. Posle isključivanja M1, impedansa Z1 dozvoljava baznom naelektrisanju da se se isprazni kroz uzemljenje. Pošto je tranzistor radio u direktno - aktivnom režimu, sakupljeno naelektrisanje je malo i Q1 se brzo isključuje. Kao prvo se nameće, da možemo zato da, zaključimo, da ovo nema uticaja na vreme propagacije i da se zato Q1 isključuje trenutno. Pod takvim uslovima, ponašanje u opterećenom režimu može da bude modelirano ekvivalentnim kolom na slici 2.27a.

42

Slika 2.27 Ekvivalentna kola za analizu prelaska

Kašnjenje sadrži dve komponente. Prvo, kondenzator Cint mora da bude naelektrisan na VBE(on)

posredstvom M2 da bi se uključio Q2. Čim dođe do ovog , Q2 reaguje kao emitter -follower, a CL se naelektriše (puni). Približni izrazi mogu da budu izvedeni za oba vremenska intervala:

tturn – on= 1arg)(int

eIchonVbeC (2.28)

Formula1. sa Icharge1 je označena prosečna struja punjenja.

Icharge1 = 22/)())(int(2Im)0int(2Im ZonVbeonVbeVV −=+= (2.29)

Pošto je Z2 normalno veliki otpornik, kasnija komponenta strujnog naelektrisanja, može da bude

ignorisana. PMOS tranzistor radi u režimu zasićenja u ovom vremenskom intervalu, obezbeđujući dovoljno struje; zato je tturn-on malo.

Da bi se izračunala druga komponenta kašnjenja, gde se Q2 ponaša kao emitter-follower, možemo da upotrebimo pravilo refleksije (zakon refleksije) (slično analizi ECL kola) da bi smo sjedinili interne i eksterne tačke u samo jednu. CL se sada pojavljuje u paraleli sa Cint ali je njegova vrednost podeljena sa ( βF + 1).

Ovo je ekvivalentno sa tvrdnjom da je bazna struja Q2-a pomnožena ovim faktorom. Odgovarajuće kašnjenje je sada :

Icharge = 2arg2)int(

1F

eIch

VswingClC+

+β (2.30)

Formula2.

Icharge2 je odreženo na osnovu prosečnog naelektrisanja za vreme ovog intervala. Ona se prvenstveno sastoji od struje kroz M2 (ignorišući gubitak kroz Z2). Vrednost Vswing je određena preraspodelom na ulazu, ali je normalno jednaka VDD-2. Vrednost Icharge2 je uporediva sa prosečnim PMOS naelektrisanjem, kao što je primećeno u CMOS invertoru slične veličine.

Sveobuhvatna vrednost( za prelazak sa niskog - na - visoki naponski nivo) kašnjenja se izračunava kombinonavnjem formula (2.31).

43

tpLH=tturn – on+tcharge= 1arg)(int

eIchonVbeC + 2arg

2)int(1F

eIch

VswingClC+

+β =a1

int+

×+×

F

ClbCβ

(2.31)

Formula 3.

Ovo kašnjenje se sastoji od dve komponente:

1. Fiksna komponenta koja je proporcionalna Cint-u normalno je mala. Cint je koncentrisano naelektrisanje , sastavljeno od doprinosa PMOS tranzistora (difuziona kapacitarnost ) i bipolarnog tranzistora (be- i bc-vezna kapacitivnost i kapacitivnost baznog naelektrisanja.)

2. Druga komponenta je proporcionalna kapacitativnosti punjenja. Efekat punjenja je bitno umanjen za (βF + 1) zbog prisustva bipolarnog tranzistora.

Interesantno je uporediti ovaj rezultat sa kašnjenjem CMOS invertora, predpostavljući da je MOS tranzistor iste veličine. Sledeća predpostavka je da je kašnjenja CMOS invertora :

tpLH(CMOS)=c lCdC ×+× int (2.32) Formula 4.

U poređenju formula 2.31 i 2.32, shvatamo da su vrednosti koeficijenata približno iste (a ≈ c i b≈d) što je determinisano strujom kroz PMOS i naponskim svingom, koji su u istog reda veličine kod oba. Cint je značajno veće u BiCMOS slučaju, zbog uticaja bipolarnog tranzistora. Ova zapažanja nam dozvoljavaju da nacrtamo dijagram tpLH naspram naelektrisanja CL, kako za CMOS, tako i za BiCMOS kola. (Slika 2.28).

Za veoma male vrednosti CL-a, CMOS kolo je brže nego njegov BiCMOS parnjak , zbog manje vrednosti Cint-a. Za veće vrednosti CL-a, bipolarni izlazni trazistori lako obezbeđuju dodatnu struju vođenja, i BiCMOS kolo postaje superioran u odnosu na CMOS.

Slika 2.28 Kašnjenje BiCMOS i CMOS kao funkcija CL.

Mada je tačka preseka Cx tehnološki zavisna, tipično se nalazi u rasponu od CL≈50 do 250fF. Ova kola nisu veoma efikasna za primenu kod unutrašnjih logičkih struktura (kao ALU), gde su ujedinjene kapacitativnosti male. Treba takođe zapamtiti da kompleksnost BiCMOS kola zahteva značajne nove troškove. Treba pažljivo razmotriti gde i kada upotrebljavati BiCMOS kola.

Slične analize su za prelaz od visokog - na – nizak naponski nivo. Predpostavili smo da se Q2 isključuje trenutno, dok se njegovo bazno nelektrisanje brzo prazni kroz Z2. Rezultirajuće ekvivalentno kolo je prikazanao na slici B.8b. Još jednom, kašnjenje se sastoji iz dva faktora:

44

- Uključenja Q1. Ovo traži da naelektrisanje (punjenje) unutrašnje kapacitativnosti Cint-a ide kroz NMOS tranzistor.

- Pražnjenje CL kroz kombinovanu mrežu NMOS-a i bipolarnog tranzistora. Ignosrišemo strujne gubitke kroz Z1, sva struja koja se izvlači iz M1 otiče u bazu Q1. Totalna struja pražnjenja je jednaka (βF + 1)INMOS.

Stoga sledeći izraz važi:

tpHL=tturn – on +tdischarge= 3arg)(int

eIchonVbeC + 4arg

2)int(1F

eIch

VswingClC+

+β (2.33)

Formula 5. Formula 5. veoma liči onoj koja je izvedena za tpLH. Vredno je pomena da Cint nije konstanta i da se menja između režima uključenja i režima pražnjenja (rasterećenja). Kašnjenje BiCMOS invertora

Kašnjenje BiCMOS kola iz ovog primera je simulirana upotrebom SPICE za opterećenje od 1 pF. Rezultat je šematizovan na slici 2.29 i upoređen sa radom CMOS invertora (za slično opterećenje). Kašnjenje od 0.86 nsek za BiCMOS kolo se poredi do 6.0 nsec kod CMOS invertora.

Zapazimo umanjen naponski swing BiCMOS kola. Gubitak, kako na visokom, tako i na niskom nivou, je ipak, značajno manji od 0.7V (VBE(on)) kao što je naznačeno u modelu prvog reda i približno je jednak 0.4V. Za veoma mala kapacitivna opterećenja, CMOS kolo je približno 5.5 puta brže nego njego njegov BiCMOS parnjak. To je ilustrovano na slici B.11, gde su vremena kašnjenja CMOS i BICMOS kola šematizovana kao funcija CL-a. Tačka preseka, gde BiCMOS postaje brže od CMOS je na 100fF. Primetite da za vrednosti CL-a ispod 1pF vreme kašnjenja je praktično nezavisno od kapacitativnosti BiCMOS kola.

Slika 2.29 Prolazni odgovor BiCMOS i CMOS invertora za punjenje od 1pF.

Mereni nagib CMOS krive je približno 64 puta strmiji, što je nešto niže od očekivane vrednosti od βF + 1 (ili 101). Nepodudaranje zavisi od nedostataka u BiCMOS kolima, kao što su VBE gubitci.

Analiza izvedena gore je ispravna ukoliko je protok struje kroz bipolarne tranzistore ograničen. Velike struje mogu negativno da utiču na brzinu prolaza zbog drugorazrednih efekata koji su navedeni ispod.

45

Slika 2.30 Simulovana vremena kašnjenja CMOS i BiCMOS kola kao funkcija CL.

• Kondenzatorska otpornost Rc: - Ekvivalentna kola Slike 1 ignorišu prisusvo kondenzatorske otpornosti Rc između spoljašnjeg kondenzatorskog kontakta unutrašnje kondenzatorske bazne veze. Pad napona preko Rc uzrokuje da se tranzistori zasite čak i mada je spoljašnji VCE veći od 0.7V, što je garantovano BICMOS bufer dizajnom. Na primer, otpor kondenzatora od 100 oma određuje struju od 1mA, pouzrokujući pad napona od 0.1V. Kada su prisutna velika kapacitivna opterećenja, struje koje prevazilaze 5 mA se stalno prate. Tranzistor se shodno tome zasiti, uzrokujući pogoršavajući vremena propagacije, tp je onda sastavljeno do vremena koje je potrebno da ode u zasićenje,što je praćeno vremenom pražnjenja kapacitativnosti punjenja sa vremenskom konstantom RCCL (2.34). Ovaj problem može da bude izbegnut povećanjem veličine tranzistora, umanjenjem RC:

tp(HL,LH)=tturn – on + tsat + α Rc CL (2.34) Potrošnja BiCMOS kola

BiCMOS kolo radi na isti način kao CMOS invertor u smislu potrošnje snage. Oba kola gotovo da ne prikazuju statičku potrošnju , dok je dinamičko rasipanje uzrokovano

punjejnjem i pražnjenjem kondenzatora. Kod malih opterećenja , poslednji faktor je neznatno veći već za BiCMOS kolo, zbog narasle

kompleksnosti kola. Sa druge strane, kod veoma velikih opterećenja, BiCMOS postiže prednost. Struje kratkog spoja za vreme prekidanja mogu da budu manje ili veće za BiCMOS kolo, zavisno od

nivoa optimizacije kola. Ove superiorne mogućnosti provođenja struje bipolarnih tranzistora proizvode strmije padove signala i posledično tome, brži prolazak koz područje provođenja. Ovaj potencijalni višak, je lako poništen unutrašnjim RC kašnjenjima u kolu. Malo diferencijalno kašnjenje može da uzrokuje da se bipolarni tranzistori uključe istovremeno u dužem vremenskom intervalu, uzrokujući da velika direktna struja potekne (prisetite se visoke transkonduktivnosti bipolarnih tranzistora). Sve u svemu, samo precizne simulacije koje uključuju pasivne kapacitativnosti i otpornosti mogu da kažu koje je kolo više efikasno po pitanju snage. Tehnološke karakteristike

Zbog toga što je BiCMOS tehnologija objedinjenje CMOS i bipolarnih tehnologija, razumljivo je da je BiCMOS kolo određeno kombinovanim dostignućima obeju tehnologija.

Srazmerno smanjenje dimenzija generalno rezultira u poboljšanim karakteristikama.

46

Nažalost, BiCMOS kolo nasleđuje jedan od najznačajnijih nedostataka bipolarne tehnologije: ugrađeni naponi kao što je VBE su konstantni. Rad BiCMOS kola ima značajan nedostatak kada je umanjeno snabdevanje naponom. Razmotrite ekvivalentno kolo sa slike 2.27b.

Struja je kroz M1 za vreme pražnjenja CL-a proporcionalna (VGS - VT) = (Vin - VBE(on) - Vt) iz čega se vidi da se javlja VBE(on) gubitak za većinu BiCMOS kola. Zato, INMOS≈ (VDD – 2 VBE(on)-VT... ≈(VDD – 2.2V). Ovo dovodi do obimnog strujnog vođenje za VDD = 5V.

Možemo da vidimo da upotreba BiCMOS-a nema mnogo smisla pri naponima napajanja ispod 3V. Ovaj nedostatak ultimativno sputava buduću upotrebu BiCMOS-a, zato što tako visok napon nije pogodan da bi se realizovao mikronski uređaj. Koncepcija niskog napona BiCMOS kola je trenutno "vruća naučna tema". Dizajniranje BiCMOS digitalnih kola

Analize brojnih industrijskih BiCMOS dizajna otkriva da su BiCMOS kola gotovo jedinstveno upotrebljavaju za svrhe baferovanja ili vodjenja.

Kada pokreće veliku lepezu izlaza , visoko kapacitivne magistrale, i off-chip signale, bipolarna izlazna faza pomaže da se obezbede velike struje, koristeći mali prostor i pri upotrebi manje snage u poređenju sa CMOS buferom. Zato, BiCMOS dizajnerski pristup ima svoj glavni uticaj na kola kao što su memorije i grupa kola gde su velika opterećenja uobičajena.

Ova ograničena upotrebljivost bipolarnih tranzistora dovodi i do rasipanja dragocenih izvora. Jednom kada je načinjen korak ka skupljoj BiCMOS tehnologiji, opravdano je iskoristiti njene mogućnosti do maksimalnog stepena. Ovo traži ponovno razmišljanje o tradicionalnim pristupima u dizajnu, što može da objasni odbojnost dizajnera ka slobodnom kombinovanju MOS i bipolarnih tranzistora u dizajnu. Upotreba BiCMOS kola u dizajniranju kola kao što je ALU je takođe sputano, zbog smanjene gustine pakovanja. MOS tranzistori istog tipa mogu da budu smešteni u isto pakovanje, što znači da su rastojanja između uređaja kratka. S druge strane, bipolarni tranzistori moraju da budu smešteni u posebne n-oblasti, što značajno umanjuje gustinu pakovanja. Ovo ograničenje može da bude nekako ublaženo objedinjenjem npn tranzistora i PMOS uređaja u isto pakovanje. Logička funkcija ima uticaja samo na CMOS deo kola, dok bipolarna izlazna srujna kola ostaju neizmenjena. Primer dvo ulaznog NAND kola je prikazano na slici 2.31. I "pull-up" i "pull-down" mreže su primenjene kod tradicionalnog CMOS kola. Produženje (ekstenzija) na druga kola je beznačajno.

Slika 2.31 Dvo-ulazno BiCMOS NAND kolo

Najvažnija stvar je odrediti kada je korisno da se upotrebi takvo kolo u kombinovanom kolu. Kao što je ustanovljeno gore, BiCMOS kolo ima prednosti kod velikog opterećenja. Da bi BiCMOS struktura bila kolo izbora, potrebna je ili velika lepeza izlaza. Na primer, već je bilo pokazano da BiCMOS dvo-ulazna NAND kola postaju superiorni nad svojim CMOS ekvivalentom za lepezu izlaza za četiri kola.

47

GaAs karakteristike: Preformanse U tabeli 2.3 prikazane su karakteristike GaAs logičkih kola, odnosno kašnjenje faktora grananja (fan-out) (tp0), osetljivost fan-out-a (∆ tp/FO), kapacitivnost (∆ tp/CL), potrošnju energije po gejtu P.

Tabela 2.3: Tipične preformanse GaAs logičke familije

Logička familija tp0 (psec)

∆ tp/FO (psec/FO)

tp/CL (psec/fF)

P (mW/gejt)

BFL (1µ m) 90 20 0.67 10 BFL (0.5µ m) 54 12 0.67 10 DCFL (1µ m) 54 35 1.84 0.25

SCFL u rangu BFL nizak nizak ~5

DCFK HEMT (0.5µ m-77 K ) 11 7 0.32 1.3

Dizajniranje GaAs kola GaAs kola se ističu u oblasti veoma brzih integrisanih komponenata malog stepena integracije, delioca frekvencije, broioca, multipleksera gde je postignut rad na više GHz. Npr., 8-bitni multiplekser, implementiran u BFL tehologiji radi na 3 Gbit/sec. Ova kola su jako interesantna u komunikacionim sistemima velike brzine. Pri pokušaju integracije velikog opsega rasipanja energije naglo raste. Radi demonstracije šta se može postići, razmotrimo prvo slučaj digitalnog multipleksera. Prosečno kašnjenje na gejtu kao funkcija rasipanja snage za brojne multipleksere je nacrtana na slici 2.32. Stvarno kašnjenje na gejtu postignuto za HEMT i MESFET tehnologiju iznosi 60 ps i 170 ps. Ovim se dobija kašnjenje pri množenju od 4 ns za 16 x 16 multiplekser (pri sobnoj temperaturi), sa rasipanjem energije u opsegu 1-6 W.

Slika 2.32. Prosečno kašnjenje na gejtu u funkciji rasipanja snage za GaAs MESFET i HEMT multipleksere. Ova kola imaju primenu i kod SRAM memorija (4,1 ns vreme pristupa za 16K memoriju). Razni pokušaji su učinjeni a sve radi implementacije GaAs tehnologije u procesore superkompjutera, velikih

48

računara kao i u mikroprocesore, ali su svi napori ostali neuspešni. Iako su radni prototipovi napravljeni, serijska proizvodnja nije počela iz čisto ekonomskih razloga. Niskotemperaturna digitalna kola Alternativni pristup za poboljšanje performansi je rad uređaja pri nižim temperaturama. Pokretljivost nosioca naelektrisanja raste rapidno kada se temperatura snizi. Pored povećane pokretljivosti, hlađenje poboljšava performanse (karakteristike), pouzdanost integrisanih digitalnih kola, popravljajući krive raznih parametara npr. struju i kapacitvnost, otpor međusobnih spojeva. Neki nepodesivi parametri kao što je termonapon takođe su smanjeni kada je temperatura snižena. Iako ovo zvuči privlačno, hlađenje se postiže uz značajne troškove. Visoko kvalitetni hladnjaci su skupi, masivni i troše dosta energije. Najpopularniji medijum za hlađenje je inertni gas, nitrogen i helijum, koji imaju temperaturu ključanja od 77 0K i 4,2 0K respektivno. Tečni nitrogen nije skup i troškovi hlađenja su umereni, tečni helijum stvara uslove za super provodljivost. U ovom delu razmatrali smo mogućnosti Si (silicijuma) pri nižim temperaturama, kao i prirodu i potencijal super provodljivih digitalnih kola Niskotemperaturna silicijumska digitalna kola Hlađenjem dolazi do zasićenja brzine i pokretljivosti naelektrisanja kod MOS uređaja. Istovremeno, kapacitivnost spoja je smanjena zbog efekta freeze-out (iskjučivanja), što znači da se atomi primesa drže za dodatne elektrone i šupljine pri nižim temperaturama. Ovo rezultuje u širim ispražnjenim regijama i manjom kapacitivnošću. Sve nabrojano dovodi do smanjenja realnog kašnjenja na gejtu MOS-a. Uticaj hlađenja na neke od parametara MOS uređaja su prikazane u tabeli 2.4 Tabela 2.4 Izmereni parametri uređaja u funkciji temperature. Brojevi u tabeli su za NMOS tranzistore sa odgovarajućim vrednostima za PMOS tranzistore u zagradi

Parametar 300 K 77 K 4 K VT (V) (@ID = 0.1 A)

0.12 (0.08)

0.3 (–0.18)

0.35 (–0.29)

fe(cm2/V·sec) 490 (220) 2300 (1000) 4400 (3500)

IDsat (mA/mm) 31 (16) 57 (29) 61 (30)

Veličina nagiba (mV/decade)

74 (81) 21 (28) 5.7 (9.4)

Kombinujući povećanje struje sa smanjenjem kapacitivnosti dovodi do poboljšanja preformansi 2 do 3 puta, primenom tečnog nitrogena preformanse su još bolje pri radu na 4 K. U isto vreme, struje „curenja“ su znatno smanjene, zato što je struja curenja spoja (Is) funkcija temperature(~eqV

1/KT). Smanjenje nagiba krive uređaja dalje smanjuje curenje i omogućava rad pri nižim

graničnim naponima. Pri 4 K osvežavanje nije više potrebno. Konačno, smanjenje temperature smanjuje međusobnu otpornost, zato što nosioci naelektrisanja imaju manju toplotnu energiju. Pri temperaturama tečnog nitrogena, otpor aluminijumskih žica je manji 5 do 6 puta. Pored teškoća i ekonomskih razloga stvaranje visoko kvalitetnih uslova za rad pri radu na nižim temperaturama ima i mana.

- Povećava se otpor u sorsu i drejnu, jer ima manje nosioca naelektrisanja. Dolazi do povećanja napona držanja, tabela 2.4. Manje je jonizovanih primesa.

49

- Napon praga u hlađenim MOS uređajima gubi vremenom drift (smer) zbog efekta „hvatanja“ elektrona, nosioci elektriciteta koji prolaze kroz gejt kao da su „uhvaćeni“. Ovaj efekat može se ublažiti radom na nižim naponima.

- Porast struje bipolarnih uređaja smanjuje se pri nižim temperaturama zbog smanjenja širine prelazne zone i smanjenja injektivne struje u spoju emitor-baza. Dok se ovim potiskuju parazitni efekti u isto vreme isključuje se korišćenje bipolarnih gejtova pri temperaturama manjim od 77 K. Hlađenje se često koristi pri projektovanju super-računarskih sistema velikih preformansi. Npr. ETA superračunar koristi hlađenje tečnim nitrogenom radi smanjenja ciklusa sa 14ns na 7ns pri sobnoj temperaturi. Drugi pristup koji je izašao na videlo je kombinovanje MOS silicijumskih struktura sa superprovodljivošću. Ovim se dobijaju preformanse superprovodljivih kola uz visoku gustinu MOS kola. Superprovodljiva logička kola Primena superprovodljivosti u digitalnim kolima datira još iz 1950. godine. Razvoj Džosepsonovog (Josephson) spoja u IBM doveo je do trke za superprovodljivim računarom. Dok je ovaj napor propao ranih osamdesetih, devedesetih smo svedoci ponovne trke iz dva razloga: (1) otkrića visoko temperaturnih superprovodljivih legura, smesa i (2) uvođenja niobiumovih spojeva, koji daju povećanu pouzdanost i bolje preformanse u poređenju sa ranijim spojevima baziranim na drugim legurama. Pre razmatranja Džosepsonovog spoja, razjasnićemo superprovodljivost. Superprovodljivost Brojni materijali imaju osobinu da provode struju bez otpora kada su hlađeni ispod kritične temperature TC. Donedavno većina znanih superprovodljivih materijala su bili superprovodljivi pri temperaturi apsolutne nule. Kasnih 80-ih je otkrivena nova klasa superprovodljivih keramičkih materijala sa temperaturama od oko 100 K i više pri kojima su superprovodljivi. Ovo otkriće je značajno, jer znatno smanjuje troškove hlađenja, koristeći tečni nitrogen kao medijum za hlađenje. Novi kompozitni materijali sa višim kritičnim temperaturama su otkriveni, dajući nadu da će jednog dana u bliskoj budućnosti superprovodljivost pri sobnoj temperaturi biti moguća. Jedno upozorenje treba uzeti u obzir: superprovodljivost nije samo funkcija temperature, već i gustine struje (J) i prisutnog magnetnog polja (fluksa) (Φ ) TC= f ( J, Φ ) Povećavajući ili gustinu struje ili magnetni fluks iznad kritične vrednosti dovode do vraćanja materijala u stanje standardne provodljivosti. Npr. jedinjenje itrijum-barium-bakar-oksid (ili YBCO) ima nominalnu kritičnu temperaturu 95 K, što je za 77 K iznad temperature tečnog nitrogena. Nažalost

maksimalna gustina struje pri 77 K je 4 2µµA , što je premalo da bi se koristilo pri projektovanju

digitalnih kola. Uticaj superprovodljivosti na projektovanje kola je veliki. Moguće je prenositi signal dugim žicama bez gubitaka. Ovo smanjuje kašnjenje čime se smanjuje i rasipanje snage. Struja može teći u zatvorenoj petlji večno, obezbeđujući prostu memorijsku strukturu. Kako se većina digitalnih kola može modelovati kao RC kolo, model kola baziranog na superprovodljivim komponentama je bliži LC kolu. Najočiglednija primena superprovodljivosti u digitalnom svetu je korišćenje tradicionalnih MOS tranzistora, povezanih superprovodnim žicama. Dok ovaj pristup pomaže da se odgovori na pitanja pomenuta u poglavlju 8, njegov uticaj na preformanse kola je ograničen.

Još interesantnije karakteristike se dobijaju upotrebom superprovodljivih prekidačkih uređaja. Koristeći ovaj pristup, kašnjenja se mogu smanjiti na reda ps, što je brže nego li primenom poluprovodničkih uređaja. Najpoznatiji od ovih uređaja je Džosepsonov spoj.

50

Džosepsonov spoj Džosepsonov spoj (skraćeno JJ) otkriven je ranih 60-ih godina u IBM Watson centru. Sastoji se od

spoja dva superprovodljiva materijala razdvojena veoma tankim izolatorom ( između 1 i 5 nm) kao na slici 2.33. Materijal je niobium, čija je kritična temperatura 9 K. Niobium je stabilniji i pouzdaniji nego neke smeše koje su se ranije koristile u JJ primeni.

Slika 2.33. Nb/AlOx/Nb Džosepsonov spoj

Džosepsonov spoj je „tunelski“ uređaj. Kada se nalazi u oblasti superprovodljivosti, elektroni

prelaze sa jedne na drugu elektrodu bez pada napona. Oksidna barijera ponaša se kao superprovodnik. Povećavajući struju (ili podešavajući magnetni fluks) dolazi se do se do toga da se uređaj vrati na „otporni“ mod rada, što rezultira fiksnim padom napona na spoju. Za Nb/AlOx/Nb spoj pad napona spoja je VG=2,8 mV.

(a) I-V karakteristika spoja (b) test kolo

Slika 2.34 I-V karakteristike za JJ spoj kada je šant maksimalno opterećen Razmotrimo slučaj kada JJ spojimo sa šantom RL i sa strujnim izvorom IS koji je prikazan na slici

2.34b. Princip rada kola može se razumeti kombinujući I-V karakteristiku spoja i krivu otpornika. Pretpostavimo da je spoj inicijalno u stanju superprovodljivosti. Napon na spoju je 0, nezavisno od vrednosti struje. Rast struje održava spoj u stanju superprovodljivosti sve dok se ne dostigne kritični nivo (Icr). Veće struje (tačka B) dovode spoj pod napon kako je predstavljeno krivom. Napon na spoju je konstantan za veći deo krive sve do napona VG. Linearna zavisnost je u domenu većih struja. Tačka C je u preseku I-V karakteristike spoja i krive otpornika. Kritična struja Icr gde dolazi do prekidanja je funkcija primenjenog magnetnog polja. Kao što je očigledno na slici 2.34a. JJ ima histerezisnu karakteristiku. Spoj je u režimu „napona“ i kada je nivo struje ispod Icr. Za prelaz u superprovodljivo stanje neophodno je smanjiti nivo struje na nulu.

Iz napred navedenog, jasno je da se spoj može modelovati kao uređaj sa dva režima rada: superprovodljivi (V=0) i otporni (V=const). U tipičnom radu struja spoja Ibias je malo manja od Icr, a ako je potreban prelaz struja se povećava prevodeći spoj u otporni režim rada. Drugi pristup je primenom magnetnog polja smanjujući Icr ispod Ibias. Smanjujući struju na nulu uređaj prelazi u superprovodni režim. Posle toga sledeći ciklus može početi.

Džosepsonov spoj je manje favorizovan kod digitalnih kola, jer ne postoji izolacija između ulaza i izlaza. Kontrolni terminal može se dodati polažući tanku izolacionu (superprovodljivu) žicu na vrh spoja.

51

Pretpostavimo da je spoj opterećen strujom nižom od Icr. Prolaz struje kroz kontrolnu žicu uzrokuje magnetno polje kroz spoj, što smanjuje kritičnu struju. Kada kritična struja padne ispod Ibias, spoj postaje „otporan“. Struktura ima perfektno izolovan ulaz i izlaz.

Uopšteno, retko se koristi samo jedan spoj u digitalnim kolima. Korisnija je primena dva ili više spoja povezanih u superprovodljivoj petlji. Takvo kolo se naziva interferometar ili superprovodljivi kvantni interferencijski uređaj. Primer dva spoja SQUID je na slici 2.35. Dodat je magnetski spregnut kontrolni terminal.

Magnetsko sprezanje je urađeno zajedničkom induktivnošću. I-V kriva SQUID strukture je slična I-V krivoj jednog spoja.

(a) šematski dijagram (b) SQUID šematski simbol

Slika 2.35. SQIUD sa magnetnim parom kontrolnog terminala Najveća prednost Džosepsonovog spoja je veoma kratko „prelazno“ vreme, znatno brže nego u

poluprovodničkoj tehnologiji, čime se otvaraju vrata za primenu digitalnih kola koja rade na taktu od više GHz. Vreme prelaza je uglavnom ograničeno parazitnim efektima. Pažnja: dok je prelaz iz superprovodljivog stanja u „otporno“ neverovatno brz, obrnuta operacija (reset spoja) je spora i traje do 20 ps. Uticaj „mrtvog vremena“ na karakteristike može se smanjiti usvajaujući pravilan sistem arhitekture. Npr., običan Džosepsonov spoj može da radi sa više taktova u pipeline modu pri čemu se samo jedan spoj koristi, a ostali su u stanju reseta.

Superprovodljiva digitalna kola

Na bazi tipa primenjenog kontrolnog mehanizma, možemo podeliti Džosepsonova kola u dve

klase. U prvoj klasi prelaz između dva stanja se postiže strujom „injekcije“, dok druga klasa koristi magnetsko sprezanje.

Oba koncepta su ilustrovana na slici 2.36 gde je prikazano uprošćeno izvršavanje dvoulaznog OR gejta.

52

(a)struja injekcije na ulazu fan-out-a (c) Oblik talasa korisne struje

(b)Magnetni spoj gejta sa fan-out-om

Slika 2.36.Džosepsonov spoj logička familija Razmotrimo prvo pristup preko struje „injekcije“. SQUID su napajani pulsnom strujom koja daje

struju Ibias manju od Icr. Ako nijedan ulaz nije visok, spoj u SQUID-u ostaje u superprovodljivom režimu i Vout=0. Ako je jedan od ulaza A ili B visok, dodatna struja teče u petlju kroz otpornik RL. Kombinacija korisne i struje „injekcije“ dostiže Icr i spoj postaje „otporan“. Izlaz sa 0 V prelazi na 2,8 mV. Korisna struja skreće iz petlje na veze hladnjaka. Kako izlazna struja teče u petlju SQUID-a, izlazi hladnjaka moraju biti vezani paralelno.

Magnetsko sprezanje ima sličan pristup. Ako su oba ulaza 0, SQUID je u superprovodnom režimu Vout=0. Dovodeći jedan ulaz na jedinicu ili oba generiše se magnetsko polje koje smanjuje kritičnu struju ispod korisne struje, SQUID prelazi u „otporni“ režim a na izlazu je napon 2,8 mV. Kako je ulaz fizički izolovan od izlaza, izlazni signal se može serijski vezati za kaskadni gejt. Za inicijaciju sledeće logičke operacije korisna struja je smanjena na nulu (slika 2.36c) i spojevi su resetovani u superprovodljivo stanje.

Ova dva kola bez sumnje pokazuju kako familija logičkih kola Džosepsonovim spojem može biti konstruisana, slika je bez sumnje kompletna. Veliki broj varijacija je pravljen godinama i svakom od njih varira fan-out, margina šuma i brzina. U stvari treća klasa logičkih kola pojavljuje se pod nazivom hibridna kola Logička kola (hibridne) treće klase kombinuju struju „injekcije“ i magnetnog vezivanja radi dobijanja boljih margina šuma i bržeg prelaza. Jedan primer je MVTL gejt (modified variable threshold logic), koji se koristi pri projektovanju superprovodljivih kola.

Slika 2.37. MVTL gejt, kombinacija struje injekcije i magnetne spojnice

53

Princip rada ovog kola je sledeći: pretpostavimo da su svi spojevi u superprovodljivom režimu i da postoji ulazna struja. Ove struje su magnetski spregnute u SQUID petlju koja se sastoji od dva spoja J1 i J2. U isto vreme Iin je „ubačena“ u petlju kroz spoj J3. Kombinacija obe struje ubrzava prelaz spojeva J1 i J2 u „otporno“ stanje. Ako je Ri izabran da bude manji od RL korisna struja je podeljena i ide ka Ri. Ovo uzrokuje da J3 promeni stanje i postane „otporan“, čime se usmerava Iin u Ri što skreće korisnu struju ka gejtu izlaza hladnjaka. Svrha J3 je da obezbedi izolaciju između ulaza i izlaza čime se postiže velika brzina u izvođenju operacija.

Primer MVTL Ulazni naponi su konvertovani u struju uz pomoć ulaznih otpornika Rin1 i Rin2. Žica koja provodi

ovu struju ide iz SQUID petlje i obezbeđuje magnetsko sprezanje. Korisna struja dolazi preko otpornika Rbias, povezanog na pulsni izvor napona Vbias. Otpornik RD je dodat da bi otklonio parazitne oscilacije u superprovodljivoj petlji. Gejt je implamentiran u Nb/AlOx/Nb tehnologiji sa 3µ m x 3µ m minimalnom spojnom oblašću.

Slika 2.38. Izlaz za dva ulaza invertovanog MVTL gejta.

Rezultati simuliranih prelaznih procesa na gejtu nacrtani su na slici 2.38. Kašnjenje na gejtu je oko

20 ps. Male oscilacije ne izlaznom signalu su zbog induktivnog efekta. Efekat histerezisa Džosepsonovog spoja je očigledan. Neophodno je smanjiti korisnu struju na 0 da bi resetovali izlazni signal.

Iako sve ovo izgleda lako, Džosepsonov spoj je daleko od trivijalnog iz više razloga:

- Gejt je generalno neinvertujući. Implementacija invertora zahteva složenu šemu davanja takta. Ovaj nedostatak može biti pripisan korišćenju diferencijalne logike i istovremenom koričćenju oba polariteta signala kao što je uobičajeno za CPL i ECL kola o koijma je bilo ranije reči.

- Kola su napajana AC izvorom napona ili su taktovana. Raspodeliti takav izvor takta pri visokim brzinama je komplikovan proces. Minimalno „mrtvo“ vreme je neophodno da obezbedi resetovanje spojeva između logičkih operacija. Složene šeme izvođenja takta sa do 3 izvora takta se najviše koriste.

- Interfejs sa eksternim okruženjem je komplikovan. Interni signali u Džosepsonovom spoju imaju logički pomeraj od 2,8 mV, dok eksterno okruženje zahteva znatno veće širine. Proces konverzije predstavlja dodatno kašnjenje koje sprečava krajnje izvrčenje. Svaka veza sa spoljnim okruženjem mora da prođe kroz uređaj za hlađenje koji otklanja toplotu, zato se broj veza mora održavati na apsolutnom minimumu.

54

- Generalno, projektovanje na ovom nivou je veoma teško, pošto moramo obratiti pažnju na parazitne efekte. Signali počinju da se ponašaju kao elektromagnetni talasi i induktivni efekti postaju značajni. Da bi sve ostalo u traženim granicama pažljivo biranje otpornika je neophodno.

Slika 2.39. Simulirani odgovor dvoulaznog invertovanog MVTL gejta. Skala korisnog signala je

podeljena tako da odgovara i ulaznim i izlaznim signalima. Primećuje se da niži napon Vin1 ne prouzrokuje da Vout pređe u superprovodan režim. Ovo se može postići samo u slučaju da se resetuje korisna struja.

Primer Džosepsonov signal procesor

Veliki broj kola velike gustine i velikih preformansi je realizovan Džosepsonovom tehnologijom. Jedna od najsloženijih implementacija je digitalni signal procesor. Kolo se sastoji od 6 300 MVTL-a i broji 23 000 Džosepsonovih spojeva. Prosečno kašnjenje po gejtu 5,3 ps/gejt. 8 x 8 multiplikacija je 240 ps. Ukupna potrošnja pri taktu 1GHz je 12 mW. Ova mala potrošnja je postignuta zbog malog logičkog pomeraja od 2,8 mV. Nažalost ova dobit je mala u odnosu na energiju utrošenu u uređaju za hlađenje. Rezime U ovom poglavlju smo se upoznali sa: - GaAs je poluprovodnički materijal koji ima potencijal da nadmaši silicijum, što nije jednostavno. Većina GaAs komponenti koriste MESFET uređaje kao glavnu komponentu. Glavni izazov u projektovanju MESFET uređaja visokih preformansi je u suočavanju sa malim naponima napajanja, malim logičkim pomerajem i varijacijama parametara uređaja. Brojne familije logičkih kola su formirane radi rešavanja ovih problema. Najpopularnije su BFL, DFL i SCFL. GaAs komponente su popularne za implementaciju malih komponenti visokih karakteristika, koje se koriste u mrežama i komunikacionim sistemima. - Uređaji na bazi heterospojeva su jedna od obećavajućih tehnologija uređaja visokih preformansi. Ona koriste veliku pokretljivost pri niskom nivou primesa u GaAs i u drugim poluprovodničkim jedinjenjima kao što je silicijum-germanijum (SiGe). - Smanjujući temperaturu ambijenta digitalnih kola dolazi do značajnog poboljšanja preformansi. Hlađenje silicijumskih kola tečnim nitrogenom poboljšava preformanse 2 do 3 puta. - Najbrži digitalni uređaji koriste tehnologiju superprovodljivosti i dostižu prelazne brzine reda ps. Osnovna komponenta za većinu uređaja je Džosepsonov spoj, struja/fluks-kontrolni uređaji sa histerezisnim ponašanjem. Visoke preformanse ne dobijaju se po jeftinoj ceni. Neophodni medijum za hlađenje zahteva masivni sud za držanje gasova u tečnom stanju. Projektovanje za rad sa velikim brzinama nije lako. Glavna primena je u domenu merenja. - Brojni uređaji kao što su visokotemperaturni superprovodnici, hibridni silicijumski superprovodnici i drugi novi uređaji, kao što su fluks-kvantni tranzistori mogu da promene ovu sliku u sledećim decenijama

55

Ovaj dodatak zaključujemo filozovskim razmišljanjem. Ovo poglavlje nam govori da je dobijanje ekstremno brzih kola moguće uz značajan napor pri projektovanju. Tradicionalne metode projektovanja i tehnike automatskog projektovanja nisu od pomoći. Među-veze postaju značajna karika u šemiranju kola pri visokim frekvencijama. Projektovanje pouzdanih kola visokih preformansi pretvorilo se u veliku analizu i dug proces optimiziranja. Uzimanje u obzir potrošnje energije može dovesti do maksimiziranja gornje granične frekvencije prekidanja sa kojima ova kola mogu da rade. Potrebni su i drugačiji pristupi rešavanju problema.

Često se brzina takta koristi za poređenje preformansi. Ipak, sistem može da ima iste preformanse ako ima više spojenih elemenata u paralelu. Ovo može biti skuplje ali nije potreban veliki napor pri projektovanju. Ovaj trend preovladava kod kompjutera visokih preformansi, superračunari gube bitku sa paralelnom implementacijom. Veliki broj specijalizovanih knjiga je objavljen o GaAs digitalnom projektovanju.

3. BISTABILNA KOLA

Sekvencijalna kola su kola kod kojih stanje na izlazu zavisi od trenutnog stanja na ulazu kao i od predhodnih stanja na ulazu, ili drugačije rečeno od sekvence ulaznih signala. Data kola moraju posedovati elemente koja imaju sposobnost pamćenja stanja. Takav element mora imati bar dva stabilna stanja iz kojih se može izaći samo pod dejstvom pobudnog signala. Elementi samo sa dva stabilna stanja zovu se bistabilna kola, leč kola ili flipflopovi. Rad svih bistabilnih kola zasnovan je na korišćenju pozitivne povratne sprege. Stoga posmatrajmo kolo na slici 3.1.a, koje se sastoji od dva invertora vezana na red. Karakteristike prenosa koje prikazuju izlazne napone oba invertora u funkciji ulaznog napona uv prikazane su na slici 3.1.b, sa koje vidimo da je napon na izlazu u fazi sa naponom na ulazu.

uV 1iV

2iV

1iV2iV

uV uV

2iV

A

B

C

ui VV =2)(2 ui VfV =

Slika 3.1 Sistem jednačina 2iv = f ( uv ), i 2iv = uv , ima tri rešenja koja su na slici 3.1.c. označena sa A,B,C. U

tačkama A i B jedan od invertora je zakočen i njegovo pojačanje je nula, što znači da je kružno pojačanje u petlji pozitivne povratne sprege takođe jednako nuli. Nasuprot tome u tački S oba invertora rade u pojačavačkom režimu pa je kružno pojačanje veliko i pozitivno. Vrlo mala promena napona u nekom čvoru koji je obuhvaćen petljom kružnog pojačanja izazvaće dalje pojačanje te promene, što će na kraju rezultovati ulaskom jednog invertora u zakočenje, a drugog u stanje sa niskim naponom na izlazu. Dakle vrlo mala promena napona 2iv = uv izazvaće prelaz iz radne tačke S u tačku A ili V. Iz tih razloga za radne tačke A i V kaže se da su stabilne a za tačku S da je nestabilna. Da bi se bistabino kolo izvelo iz stabilnog stanja mora se dovesti u režim kada je kružno pojačanje veće od 1, da bi se stvorio regenerativni efekat. Postoje dve vrste bistabilnih kola. Kod kola prve vrste, LEČ kola, izlaz stalno prati promene na ulazima dok se eventualno ne dovede pobudni signal koji zamrzava stanje na izlazu. Kod kola dtruge vrste, koja se nazivaju flipflopovi, stanje na izlazu se menja samo posle dovođenja odgovarajuće ivice pobudnog signala.

3.1 SR LEČ KOLA SA NILI LOGIČKIM KOLIMA

Na slici 3. 2, je prikazano bistabilno kolo realizovano sa NILI logičkim kolima koje se naziva SR leč kolo. Slobodni ulazi logičkih kola označeni su sa S i R, a izlazi sa Q i Q jer moraju biti komplementarni.

56

S

R Q

QS

R Q

Q

Slika 3.2

Dovođenjem kombinacije S=1, R=0, na ulazu kola izlazi se postavljaju u novo stanje Q=1, Q =0. Dakle SR leč kolo je setovano. Kombinacijom S=0, R=1, izlazi se postavljaju u novo stanje Q=0, Q =1, odnosno leč kolo se resetuje. Kako se postavljanje željenog stanja vrši dovođenjem logičke jedinice na odgovarajući ulaz kaže se da je na ulazu aktivni nivo visok. Kada se na ulazu nalazi kombinacija S=R=0, na izlazu se ne dešava nikakva promena jer su oba ulazna signala na neaktivnom nivou. Nasuprot tome ako se na ulazima pojavi kombinacija S=R=1, oba izlaza će se nalaziti u stanju logičke nule i neće biti komplementarni. Posle prelaska pobude S=R=1, u stanje S=R=0, stanje na izlazu se ne može predvideti jer zavisi od toga koji će se ulazni signal prvi promeniti. Zbog toga se kombinacija S=R=1, naziva zabranjenim stanjem na ulazu. U funkcionalnoj tabeli (tabela 1.), nQ označava trenutno stanje izlaza Q, dok 1+nQ označava naredno stanje izlaza, odnosno stanje posle promene ulaznih signala. Eksitaciona tabela ili tabela pobude koje se izvodi iz funkcionalne tabele data je u tabeli 2., i određuje ulazne signale koji prevode kolo u željeno stanje. Funkcionisanje leč kola može se osim pomoću funkcionalne i eksitacione tabele, opisati i pomoću funkcionalne ili karakteristične jednačine:

1+nQ =S R + S R nQ

koja se korišćenjem činjenice da je dozvoljeno stanje na ulazu SR=0 i zakona apsorpcije svodi na:

1+nQ =S+ R nQ

S R 1+nQ 1+nQ

0 0 nQ nQ

0 1 0 1 1 0 1 0

1 1 0 0

Tabela 1.

nQ 1+nQ S R

0 0 0 X 0 1 1 0 1 0 0 1

1 1 X 0

Tabela 2.

57

Opis leč kola pomoću vremenskog dijagrama dat je na slici 3.3, sa koje se vidi da u slučaju nedozvoljene pobude S=R=1, stanje na izlazu leč kola određuje izlaz koji se kasnije promenio.

S

R

QQ

Slika 3.3

U slučaju istovremene promene ulaznih signala sa logičke jedinice na logičku nulu, stanje na

izlazu je neodređeno što je na slici 3.3 prikazano istovremenim crtanjem nivoa logičke jedinice i logičke nule.

3.2 SR LEČ KOLA SA NI LOGIČKIM KOLIMA

Šema SR kola realizovanog sa dvoulaznim NI kolima prikazan je na slici 3.4.a, a grafički simbol

takvog kola na slici 3.4.b. Analizom kola dobija se funkcionalna tabela (tabela 3.). Uočićemo jednu bitnu razliku u odnosu na funkcionalnu tabelu SR leč kola realizovanog sa NILI kolima: postavljanje leč kola u stanjee Q=1 (setovanje ) vrši se kombinacijom S=0, R=1, dok se postavljanjem u stanje Q=0 (resetovanje) vrši kombinacijom S=1, R=0. Zaključujemo da se promene stanja ovog leč kola vrši sa niskim aktivnim nivoom. Druga razlika se odnosi na neodređenu kombinaciju na ulazu koja je kod ovog kola S=0, R=0.

S

R Q

QS

R

Q

Q

Slika 3.4 Eksitaciona tabela datog kola prikazana je u tabeli 4.

S R 1+nQ

1+nQ0 0 1 1 0 1 1 0 1 0 0 1

1 1 nQ nQ

Tabela 3.

58

nQ 1+nQ S R

0 0 1 X 0 1 0 1 1 0 1 0

1 1 X 1

Tabela 4.

Karakteristična jednačina SR leč kola realizovanog sa NI kolima glasi:

1+nQ = S +R nQ

3.3 SR LEČ KOLO SA SIGNALOM DOZVOLE

SR leč kolo sa dozvolom je SR leč kolo, prikazano na slici 3.5. koje može da menja stanje samo u određenim vremenskim intervalima kada je aktivan kontrolini signal S. Ako je kontrolni signal S periodični takt signal dobija se taktovno ili sinhrono SR kolo.

S

R Q

QC

S

C

R

Q

Q

Slika 3.5

Funkcionalna tabela takvog leč kola data je u tabeli 5, dok je eksitaciona tabela istog data u tabeli

6.

S R C 1+nQ 1+nQ

0 0 1 nQ nQ

0 1 1 0 1 1 0 1 1 0

1 1 1 0 0 H H 0 nQ

nQ

Tabela 5.

59

nQ 1+nQ S R S 0 0 0 X 1 0 1 1 0 1 1 0 0 1 1

1 1 X 0 1

Tabela 6.

Karakteristična jednačina SR leč kola sa dozvolom je:

1+nQ =C(S+ R nQ )

S

R

Q

Q

Slika 3.6 Sa vremenskog dijagrama SR leč kola, prikazanog na slici 3.6, sa dozvolom uočavamo se da S i R

ulazi ignorišu sve dok se ne pojavi signal dozvole S. Stanje u kolu određuju S i R ulazi u trenutku ukidanja signala dozvole. Međutim kada je S=R=1, a signal dozvole se menja sa logičke jedinice na logičku nulu kolo ulazi u nestabilno stanje. Znači kombinacija S=R=1 predstavlja zabranjeno stanje na ulazu.

3.4 D LEČ KOLO Funkcija D leč kola je u sistemima za pamćenje informacija gde je pogodnije imati samo jedan ulaz koji će određivati stanje na izlazu. Šema takvog kola data je na slici 3.7. i kao što se vidi jedina razlika u odnosu na SR leč kola sa dozvolom je dodatni invertor na ulazu koji uklanja mogućnost dovođenja nedozvoljenje kombinacije signala na ulaz.

D

C Q

Q

D

C

Q

Q

S

R

Slika 3.7

Kada je S=1, i kada je na ulazu D=1, tada je S=0, R=1, pa se SR leč kolo setuje.Suprotno tome kada je D=0, na ulazu SR leč kola je S=1, R=0, pa se kolo resetuje. Dakle, na izlazu se uvek pojavljuje isti signal kao i na ulazu.

60

3.5 SINHRONI FLIPFLOPOVI

Flipflopovi su bistabilni elementi kod kojih se promena stanja na izlazu može vršiti samo u sinhronizmu sa taktom sistema. U praksi se sreću dva načina okidanja flipflopa: impulsni i ivični.

3.6 FLIPLOPOVI SA IMPULSNIM OKIDANJEM (MS flipflopovi)

Kod ovog tipa flipflopa okidanje je sinhronizovano sa takt impulsom. Realizuje se korišćenjem dva leč kola. U prvom leč kolu (master) informacija sa ulaza se upisuje posle prednje ivice takta, a u drugom leč kolu (slave) informacija sa izlaza prvog leč kola se upisuje posle zadnje ivice takta. Istovremeni upis u oba leča kola nije dozvoljen, što se rešava pomoću signala dozvole. Šema SR MS flipflopa data je na slici 3.8.

S

R Q

QC

S

R Q

QC

C

S

R

S

R Q

QC

Slika 3.8

Funkcionalna i eksitaciona tabela SR MS flipflopa su prikazane respektivno u tabelama 7 i 8.

S R C 1+nQ 1+nQ

0 0 nQ nQ

0 1 0 1 1 0 1 0

1 1 1 1 H H 0 nQ

nQ

Tabela 7.

nQ 1+nQ S R S 0 0 0 X 0 1 1 0 1 0 0 1

1 1 X 0

Tabela 8.

Vremenski dijagram koji pokazuje rad SR MS flipflopa prikazan je na slici 3.9.

61

S

R

Q

Q

C

MQ

MQ

Slika 3.9

Ako je neposredno pre zadnje (opadajuće) ivice takta stanje na ulazu S=R=1, izlazi master leč kola biće dovedeni u stanje logičke jedinice. Onda će se i na ulazima slave leč kola nalaziti nedozvoljena kombinacija S=R=1, pa će izlaz celog SR MS flipflopa biti neodređen.

3.7 FLIPFLOPOVI SA IVIČNIM OKIDANJEM

Osnovni problem kod impulsnog okidanja je što se stanje master kola može menjati dok god je na ulazu aktivni nivo takt impulsa, što znači da će kratkotrajna lažna pobuda na S ili R ulazu moći da promeni stanje master kola i da bude preneseno u slave leč kolo po dolasku zadnje ivice takta. Smanjenje verovatnoće hvatanja lažnih impulsa se može postići skraćivanjem trajanja impulsa, ali se pravo rešenje dobija tek ivičnim okidanjem. Kao primer realizacije flipflopa sa ivičnim okidanjem dato je kolo D flipflopa prikazano na slici 3.10, sa koje se vidi da kada je prisutni takt signal na visokom nivou, stanje na izlazima NI kola iz prvog stepena određeno je stanjem na D ulazu. Međutim drugi stepen logičkih kola blokiran je visokim nivoom takt signala, tako da su na ulazima S i R u SR leč kolu logičke jedinice koje ga drže u zatečenom stanju. Kada takt signal prelazi sa logičke jedinice na logičku nulu blokira se ulaz NI kola, ali se stanje na izlazu NI kola ne menja sve dok ne prođe vreme propagacije signala kroz NI kola pt . Kako se istovremeno sa blokiranjem NI kola aktiviraju ILI kola iz drugog stepena na jednom od ulaza S ili R pojaviće se kratak nenegativan impuls trajanja pt koji će postaviti SR leč u željeno stanje određeno D ulazom nakon čega, zbog niskog nivoa takt signala, NI kola ostaju blokirana i stanje flipflopa se ne može promeniti.

S

R Q

Q D

C Q

Q

D

C

Slika 3.10

Funkcionalna i eksitaciona tabela ivičnog D flipflopa sa okidanjem na opadajuću ivicu data su u tabeli 9 odnosno tabeli 10.

62

D C 1+nQ 1+nQ

0 0 1 1 1 0 H 0 nQ

nQ H 1 nQ

nQ

Tabela 9.

nQ 1+nQ D C 0 0 0 0 1 1 1 0 0

1 1 1

Tabela 10.

3.8 JK FLIPFLOPOVI

Dati flipflopovi rešavaju problem neodređenosti stanja na izlazu kada su S i R ulazi SR leč kola istovremeno aktivni. JK flipflop dat je na slici 3.11. sa koje se vidi da se promene stanja flipflopa može vršiti samo kada je takt na visokom nivou, kao i da ulaz J služi za setovanje, a ulaz K za resetovanje flipflopa.

S

R Q

Q J

K Q

QC

J

K

C

Slika 3.11

Za slučaj kada se na ulaz dovede stanje J=K=1, zabog dejstva povratnih sprega flipflop mora da promeni stanje. Na primer: Ako je nQ =1, nQ =0, kolo na koje se dovodi ulaz K daje na izlazu logičku

nulu koja resetuje leč kolo dovodeći ga u stanje 1+nQ =0, 1+nQ =1. Funkcionalna i eksitaciona tabela su prikazane tabelama 11 i 12.

J K C 1+nQ 1+nQ

0 0 1 nQ nQ

0 1 1 0 1 1 0 1 1 0

1 1 1 nQ nQ

H H 0 nQ nQ

Tabela 11.

63

nQ 1+nQ J K S

0 0 0 X 1 0 1 1 X 1 1 0 X 1 1

1 1 X 0 1

Tabela 12.

Karakteristična jednačina JK flipflopa dobijena iz eksitacione tabele je oblika:

1+nQ = J nQ + K nQ

Kada su ulazi u stanju J=K=1, promena stanja na izlazu menja i stanje na ulazu u logičko kolo, dakle resetovani flipflop može se ponovo setovati ako je takt impuls još uvek aktivan. Znači kolo sa slike 3.11 će ispravno raditi samo ako je takt impuls vrlo kratak, tj. kraći od kašnjenja kroz logička kola i SR leč kola.

3.9 JK MS FLIPFLOP

JK MS flipflop prikazan je na slici 3.12. i kao što se vidi upotrebljena je kaskadna veza dva SR leč kola, od kojih prvo radi kao master a drugo kao izvršno kolo. Master se aktivira rastućom ivicom takta C, a izvršno kolo opadajućom ivicom. Funkcionalna i eksitaciona tabela date su tabelama 3.13 i 3.14, a na slici 3.13. prikazani su vremenski dijagrami na kojima se vidi da je stanje na izlazu odrđeno stanjem na ulazu u trenutku opadajuće ivice takta.

S

R Q

Q S

R Q

QC

J

K Q

QC

Slika 3.12

J

K

C

MQ

MQ

Q

Q

Slika 3.13

64

J K C 1+nQ

1+nQ0 0 nQ

nQ 0 1 0 1 1 0 1 0

1 1 nQ nQ

H H 0 nQ nQ

Tabela13.

nQ 1+nQ J K S

0 0 0 X 0 1 1 X 1 0 X 1

1 1 X 0

Tabela 14.

Nakon toga pobuda na J i K ulazima se može promeniti bez uticaja na stanje na izlazu. Međutim

kod JK MS flipflopova pojavljuje se jedan novi nedostatak poznat pod nazivom hvatanje jedinice. Pretpostavimo da je izlaz u resetovanom stanju, tako da je aktivno NI kolo na koje je vezan J ulaz. Ako je J ulaz na logičkoj nuli, flipflop bi trebalo da ostane u resetovanim stanju, međutim ako se za vreme dok S=1, na J ulazu pojavi kratkotrajni impuls, izvršiće se pogrešno setovanje master leč kola. Pošto je Q=0 , master leč kola ne može biti resetovano, tako da će posle opadajuće ivice takta pogrešno stanje biti preneto u izvršno leč kolo. Dakle za vreme aktivnog dela takta, J ulaz hvata lažne kratkotrajne impulse.

3.10 JK FLIPFLOP SA IVIČNIM OKIDANJEM

Smanjenje verovatnoće hvatanja jedinica moguće je postići skraćenjem trajanja aktivnog dela takt impulsa dok se data pojava u potpunosti ne eliminiše. Potpuno rešenje ovog problema daje JK flipflop sa ivičnim okidanjem čija je šema, šema JK flipflopa koji se okida opadajućom ivicom, data na slici 3.14.

S

R Q

Q J

K Q

QC

Q

Q

J

CK

Slika 3.14 Sa slike 3.14. se vidi da kada je takt signal na visokom nivou, stanje na izlazima NI kola iz prvog

stepena određeno je stanjima na J i K ulazima i izlazima Q i Q . Međutim drugi stepen logičkih kola blokiran je visokim nivoom takt signala, tako da su na ulazima S i R u SR leč kolu logičke jedinice koje ga drže u zatečenom stanju. Kada takt signal prelazi sa logičke jedinice na logičku nulu blokira se ulaz NI

65

kola, ali se stanje na izlazu NI kola ne menja sve dok ne prođe vreme propagacije signala kroz NI kola pt . Kako se istovremeno sa blokiranjem NI kola aktiviraju ILI kola iz drugog stepena, na jednom od ulaza S ili R, pojaviće se kratak neengativan impuls trajanja pt , koji postavlja SR leč u željeno stanje određeno ulazima J i K i prethodnim stanjem. Nakon toga NI kola ostaju blokirana odn. stanje flipflopa se ne može promeniti zbog niskog nivoa takt signala. Funkcionalna i eksitaciona tabela prikazane su u tabelama koje slede (tabela 15 i tabela 16 ).

J K C 1+nQ 1+nQ

0 0 nQ nQ

0 1 0 1 1 0 1 0

1 1 nQ nQ H H 0 nQ

nQ H H 1 nQ

nQ

Tabela 15.

nQ 1+nQ J K S 0 0 0 X 0 1 1 X 1 0 X 1

1 1 X 0

Tabela 16.

3.11 T FLIPFLOP

T flipflop je ivični flipflop sa jednim ulazom koji menja stanje na svaku rastuću ili opadajuću ivicu takta. Na slici 3.15. prikazane su dve realizacije T flipflopa i grafički simbol istog, dok na slici 3.16. su prikazani vremenski dijagrami T flipflopa.

D

C Q

Q J

K Q

QC

Q

QT

T

QQQ

Q Q Q

T

Slika 3.15

T

Q

Slika 3.16 Karakteristična jednačina T flipflopa je vrlo jednostavna i glasi:

66

1+nQ = nQ

Izlazni signal iz T flipflopa ima dva puta manju učestanost od takta pa iz tih razloga glavna primena T flipflopa je u deliteljima učestanosti. U nekim primenama potrebno je zabraniti okidanje T flipflopa. Takva funkcija se realizuje pomoću T flipflopa sa dozvolom, čiji je simbol i realizacija koristeći D i JK flipflopove prikazana na slici 3.17, a vremenski dijagram istog na slici 3.18.

D

C Q

Q J

K Q

QC

Q

Q

TT

QQQ

Q Q Q

TENENEN

Slika 3.17

EN

T

Q

Slika 3.18 Karakteristična jednačina T flipflopa sa dozvolom glasi:

1+nQ = EN nQ +EN nQ

4. Komparatorska kola

Komparatorska kola mogu biti:

- -bez povratne sprege - -sa pozitivnom povratnom spregom

4. 1.Diferencijalni komparator

Kao osnovni oblik komparatora navodimo primjer diferencijalnog komparatora koji je najčešće u primjeni.Srce ovog uređaja je diferencijalni pojačavač, koji je poznat iz analognih pojačavača.On poredi dva napona od kojih je jedan uzet za referentnu vrijednost i naziva se referentni napon ,i drugi napon je ulazni napon, koga poredimo sa referentnim .U zavisnosti koji je napon veći na izlazu dobijamo ,visok ili nizak naponski nivo tj. napon logičke jedinice ili nule. Razlike diferencijalnog pojačavača u odnosu na diferencijalni komparator je u tome što diferencijalni komparator ne koristi povratnu spregu. Dakle kod diferencijalnog komparatora ne postoje problemi kompenzacije i frekventnih karakteristika.

Druga razlika je u nešto manjem pojačanju diferencijalnog komparatora, naime njemu nije potrebno pojačanje veće od 1000 puta jer ako uzmemo da je varijacija izlaznog napona od 0 do 5 volti dobićemo ulazne napone bliske naponu ofseta.

Najvažniji parametar je brzina rada diferencijalnog koparatora.Brzina rada se karakteriše veličinom koja se naziva vrijeme odziva . Primjer jednog takvog kola prikazan je na slici 4.1:

67

Slika 4.1

Otpornici R1 ,R2 služe da oderde threshold napon ili napon okidanja,izlazni output signal je

invertovan u odnosu na ulazni zbog dovođenja ulaznog input napona na negativni kraj operacionog pojačavača.Otpornik R3 služi da u slučaju kad nema ulaznog signala ili je manji od okidnog napona ,na izlazu bude +5V ili logička jedinica . 4.2 Diferencijalni komparator u bipolarnoj tehnici

Konstrukcija komparatora prvensteno zavisi od brzine njegovog rada.Komparatori za manje brzine su jednostavniji po svojoj konstrukciji.

Slika 4.2

68

Na slici 4.2 je prikazan komparator LM339 koji se sastoji od diferencijalnog ulaznog stepena koji čine tranzistori T1,T2,T3,T4 ,aktivnog opterećenja T5,T6 i izlaznog stepena tranzistora T7,T8.

Diode koje su vezane na spoj baza emiter služe da ubrzaju sporo uključivanje ulaznih tranzistora. Loša karakteristika ovog komparatora je u tome što je kao ulazni stepen upotrebljen RNR tranzistor

.Zbog toga se brži komparatori prave isključivo sa NPN tranzistorima. Mnogo bolja varijanta realizacije komparatora je realizovana od stane firme Amd Advanced Micro

Device koji je prikazan na slici 4.3. U ovoj realizaciji je korišćen samo NPN tranzistor.

Slika 4.3

Ulazni naponi se dovode na diferencijalni stepen sa kaskadnim opterećenjem koje čine tranzistori

T1,T2,T3,T4 i otpornici R1,R2. Izlaz ovog stepena ograničen je šotki diodama D1 i D2.Izlazni napon sa prvog stepena se vodi na emiter folovere T13,T14 i pomjerače napona sa Cener diodama D5 i D6 pa na diferencijalni par koji čine tranzistori kao diferencijalni par T15,T16, kaskadno opterećenje T17,T18 i otpornici R5 i R6. Izlazni napon ovog diferencijalnog para ograničen je Cener diodama D3,D4. Napon sa ovog izlaza vodi se na emiter folovere T19,T20, i pomjerače napona sa diodama D7,D8, gdje ponovo dolazi na diferencijalni par T21,T22. Na izlazu kola nalazi se emiter folover koji služi da bi pojačao izlaznu struju kola koja je reda miliampera.

U opštem slučaju izlazi se preko otpornika vezuju za negativni napon. U većini aplikacija kod analogno digitalnog konvertovanja potrebno je da se ulaz privremeno odvoji

od izlaza aktiviranjem nekog signala koji se zove leč kontrolni signal. U ovom stanju leč kolo ostaje sve dok je to potrebno. Šema jednog leč kola u bipolarnoj tehnici je prikazana na slici 4.4.

69

Slika 4.4 4.3 Šmitov regenerativni komparator

Naziv regenerativna kola je uobičajen za Šmitova kola ,koja po svojoj konstrukciji sadrže pozitivnu povratnu spregu. Za razliku od neregenerativnih komparatora, osnovna razlika komparatora sa povratnom spregom je u tome što imaju dva različita nivoa za rastuću i opadajuću ivicu impulsa. Konstrukcija šmitovog regenerativnog kola je moguća i korišćenjem diferencijalnog pojačavača kao na šemi prikazanoj na slici 4.5.

Slika 4.5

Pri analizi kola mora se poći od nekog početnog stanja, ovdje usvajamo da je početno stanje za ulazni

signal dovoljno nisko tako da izlazni signal bude u stanju logičke jedinice. Za kolo na slici 4.5a do promjene izlaznog signala će doći kada ulazni signal pređe granicu od:

kVohVohRR

RVt =+

=21

12 dalje povećavanje napona neće dovesti do promjene izlaznog napona sve

dok ulazni napon ne padne ispod napona :

kVolVolRR

RVt =+

=21

11

Ovi naponi se zovu naponi okidanja (threshold high, threshold low)

Kod slike 4.6 naponi okidanja se mogu izračunati ako primjenimo prvi Kirhofov zakon za čvor A odnosno kod čvora +.

Na ovoj šemi prikazano je jedno memorijsko ili leč kolo koje ima funkciju da pamti stanje na ulazu sve dok je aktivan napon VL . Ulazi ovog kola se dobijaju sa izlaza nekog diferencijalnog stepena .

70

Slika 4.6 Ova realizacija je dobra po tome što se širina histerezisa može mijenjati samo promjenom otpora R3. Na slici 4.5c dodatna Cener dioda služi da ograniči izlazni napon u opsegu od -Vd<= Vo <= Vz ,

dok otpornik ograničava izlaznu struju operacionog pojačavača.

Slika 4.7

Na slici 4.7 prikazan je komparator kod kojeg korišćenjem teoreme superpozicije dobijamo:

VrRR

RVolRR

RVt21

221

11+

++

=

VrRR

RVohRR

RVt21

221

12+

++

=

Za sve dosadašnje slučajeve komparatora ulazni signal smo dovodili na minus ulaz pojačavača. Zbog toga je njihov histerezis kao na slici 4.8.

71

Slika 4.8

Kod histerezisa imamo dvije bitne veličine to su:

- širina Vh=Vt2-Vt1 - i centar Vch=(Vt1+Vt2)/2 histerezisa.

Na slici 4.7b prikazano je Šmitovo kolo sa dovođenjem ulaznog signala na neinvertujući ulaz što

govori da će i izlazni signal biti u fazi tj neće biti invertovan kao u prethodnim slučajevima. To znači da će se i histerezisna petlja razlikovati, odnosno biće kao lik u ogledalu po h osi, kao na slici 4.9.

Pragovi okidanja biće:

VohRRVr

RRRVt

21

2211 +

+= Voh

RRVr

RRRVt

21

2212 +

+=

Slika 4.9

Jedan od načina konstrukcije Šmitovog regenerativnog kola je upotrebom dva invertora kao na slici 4.10, pa zbog svoje jednostavnosti i cjene koštanja zauzima prvo mjesto.

72

Slika 4.10

Pragovi okidanja zavise od toga da li se radi o CMOS kolima ili TTL, zato što nemaju iste pragove

uključivanja i isključivanja. Kada se primjeni Tevenenova teorema na kolo sa slike 4.10 dobija se:

Još jedan značajan primjer realizacije Šmitovog kola prikazanog na slici 4.11 je u bipolarnoj tehnici ,pomoću dva tranzistora koji su obično NPN tipa.

Slika 4.11

Za ove vrijednosti otpornika ,i pri ulaznom naponu jednakom nuli tranzistor T1 je u zakočenom stanju,

a tranzistor T2 preko otpornika dobija napon na bazi pa prema datim parametrima on radi u zasićenju.

( )( ) 1

2112

12112

211212

222

/1/1

/1/1/1

21

−

−

+=

++=

⎟⎟⎠

⎞⎜⎜⎝

⎛−−=

−−+

−−=

+=

RRR

RRRR

RV

RV

RVccRV

RVVV

RVVV

RV

III

EE

CESBESEE

ECESCCEBESCC

E

E

BCE

gdje su :

211

212

RRRVoh

RRRVuVx

++

+=

Kada je napon Vx=Vih tada dolazi do promjene na izalazu:

VohRRVih

RRRVt

21

2211 −

+=

U drugom slučaju do promjene će doći kada Vx=Vil

VolRRVil

RRRVt

21

2212 −

+=

73

Za date vrijednosti otpora i napona dobijamo da je VE=1.8V.

Napon koji je potreban da tranzistor T1 počne da vodi je:

Vt2=VE+VBET=2.5V Izlazni napon do tog trenutka je : VOL=VE+VCES=1.9V

drugi prag okidanja dobijamo tako što zanemarimo ulaznu struju tranzistora T1 dobijamo:

pa će prag okidanja biti: a izlazni napon će biti jednak naponu napajanja.

Histerezisna karakteristika ima veliku primjenu u digitalnom sistemu prenosa, jer se kod prenosa informacija , javljaju parazitne kapacitivnosti i induktivnosti koje stvaraju smetnje, pa signal može biti izobličen. Primjer jednog signala prikazan je na slici 4.12

Slika 4.12

Za raliku od diferencijalnog komparatora kao na slici 4.2 ovo kolo nema problema sa «lažnim impulsima» tj. ima veću otpornost na šumove.

5. Monostabilni i astabilni impulsni generatori

Monostabilni i astabilni generatori spadaju u grupu regenerativnih kola. Kod monostabilnih generatora

to stanje je određeno dejstvom spoljašnje pobude, tj.monostabilni multovibratori ostaju u stabilnom stanju sve dok posle dejstva pobude pređu u drugo (kvazistabilno) stanje u kome se zadržavaju određeno vrijeme.

Druga vrsta regenerativnih kola su astabilni multivibratori. Kod ovih kola postoje dva kvazistabilna stanja koja se naizmjenično smijenjuju. Ova kola se drugačije nazivaju i relaksacioni oscilatori.

VVV

RRRVVVV

RRRVVV

CCOH

EE

CECCBET

EE

CECCE

51

11

1

1

==+−

+=

+−

=

74

5. 1.Monostabilni multivibratori u cmoѕ tehnici

Na slici 5.1(a) je prikazana realizacija jednog astbilnog multivibratora, kao i njegova realizacija u CMOS tehnici (slika 5.1(b)). Radi lakšeg matematičkog modelovanja uzimamo idealnu prenosnu karakteristikau kao na slici 5.1(v).

(a)

(b) (v) Slika 5.1

U stabilnom stanju napon na ulazu drugog NILI kola je jednak naponu napajanja. Tada je na izlazu

drugog logičkog kola logička nula. Kada se u trenutku To dovede log. jedinica na ulaz , tada na izlazu prvog logičkog kola napon pada na

logičku nulu. Kako se napon na kondezatoru ne može trenutno promijeniti , za isti iznos padne napon na drugom ulazu logičkog kola. To dovodi do generisanja logičke jedinice na izlazu drugog logičkog kola. Tada se kondenzator puni, sve dok ne dostigne vrijednost napona Vp. Napon punjenja kondenzatora je eksponencijalna funkcija vremena.

[ ] τt

eVxVxVxtVx−+ ∞−+∞= )()0()()(

gdje je

CRR izl )( +=τ vremenska kontanta punjenja.

Vrijeme punjenja kondenzatora može se izračunati kao:

Kako je: CRRT

VV

IZL

DDP

)(69.0)2ln(2/

+===τ

Vremenski dijagrami napona dati su na slici 5.2

simulirano u EWB 7.0 Slika 5.2

⎥⎦

⎤⎢⎣

⎡−

=PDD

DD

VVVT lnτ

75

Glavni nedostatak ovog multivibratora je u tome što napon prelaza logičkog stanja Vp nije uvjek konstantan. Da bi se izbjegao uticaj varijacije ovog napna uvode se kompenzacije realizovane pomoću R,C elemenata.

Slika 5.3

Modifikacijom kola kao na slici 5.3 smanjuje se uticaj proizvodnih tolerancija napona na trajanje kvazistabilnog stanja.

Trajanje kvazistabilnog stanja se ne završava u trenutuku T1 kao kod kola na slici 5.2 već nastupa proces pražnjenja kondenzatora S, odnosno eksponencijalno opadanje napona Vy. Stanje u kolu se mijenja tek kada napon Vy padne sa vrijednosti VDD-VD do napona prelaza Vp. Trajanje impulsa na izlazu dato je izrazom:

Slika 5.4 5.2 Monostabilni multivibratori u TTL tehnici

Monostabilni multivibratori se mogu realizovati i u TTL tehnici, međutim daleko zaostaju za karakteristikama SMOЅ kola.Tipični primjeri realizacije monostabilnih multivibratora u TTL tehnici su 74121 i 74122.

⎥⎦

⎤⎢⎣

⎡ −+⎥

⎦

⎤⎢⎣

⎡−

=+=P

DDD

PDD

DD

VVV

VVVTTT lnln21 ττ

U ovoj realizaciji uticaj promjena napona Vp na trajanje vremenskih intervala je suprotan, pa je postignuta djelimična kompenzacija uticaja napona Vp. Na slici 5.4 su prikazani vremenski dijagrami napona u kolu sa slike 5.3.

76

Slika 5.5

Na slici 5.5 je prkazana šema monostabilnog multivibratora 74121. Na njoj možemo uočiti dva dijela: kolo za uobličavanje koje čine G5 i G6 kao i kolo koje realizuje flip

flop koga čine G1, G2,G3,G4. Sva kola su standardna TTL osim kola G2 koje je izvedeno pomoću jednostepenog pojačavača sa zajedničkim emitorom,čiji su naponi : -napon uključivanja 0.65V -napon za koje ulazi u zasićenje 0,75 V

U stabilnom stanju kada je ulaz R na logičkoj nuli, slijedi da je i izlaz W na log. nuli. Invertor G2 je spojen preko otpornika na pozitivan potencijal Vcc. Tranzistor u invertoru radi u zasićenju pa je napon V2= 0.75V. Iz ovoga slijedi da je napon V3 nizak. Kako su naponi V3 i W niski iz toga slijedi da je napon V1 visok. To zanači da je Q nizak a Q visok.

Sada je logičko kolo na ulazu spremno da propusti ulazni signal P. Kada se pojavi ulazni signal P .tj.log.jedinica, tada i W=(1), V1=(0) Cignal kašnjenja kroz jedno logičko kolo je td, pa će od ulaza P do izlaza drugog logičkog kola G4 biti 2 td. Hapon na kondenzatoru se ne može momentalno promjeniti pa se promijena napona preslikava tj. :

VVtVtV

VVV

dd

OLOHVV

55.2)2()2(

3.3

222

12

−=∆−=

=−=∆=∆−+

Pad napona na ulazu invertora izazvaće porast napona na ulazu G3 u trenutku t= 3 td. U istom trenutku i napon Q poraste na log. jedinicu, pa će i napon V3 porasti na log.jedinicu u trenutku t= 4 td. Istovremeno postavlja se i izlaz Q na nivo log.nule a to dalje vodi da je W=(0).

Struja kroz otpornik počinje da puni kondenzator i napon V2 počinje da raste eksponencijalno.Kada napon V2 dostigne 0.65 V tada počinje da provodi tranzistor ,i napon V3 pada na log. nolu u trenutku t= To+2 td.

Ovo dalje izaziva slijedeće promjene: - promjenu napona V1 u trenutkku t= To+3 td. - promjenu izlaza Q u trenutku t= To+4 td. - i promjenu izlaza Q u trenutku t= To+5 td.

Trajanje impulsa na izlazu može se odrediti kao:

[ ] τt

d eVtVVtV−+ ∞−+∞= )()2()()( 2222

zamjenom :

VtVVccVVTV d 55.2)2(;)(;65.0)( 2202 −==∞= +

dCC

CC tTVV

VVT 4)()0(ln

02

2 +⎥⎦

⎤⎢⎣

⎡−−

=+

τ

77

Kod ovog integrisanog multivibratora komponente R,C nisu stavljene unutar integrisanog kola već se pogodnim odabiranjem ovih vrjednosti može uticati na to da trajanje impulsa bude u granicama između 40ns do 28s .Ograničenja u vrjednostima komponenatata koja su propisana od strane proizvođača su :

Još jedna vrlo bitna karakteristika je vrijeme koje treba proći posle završetka impulsa na izlazu da bi se kolo vratilo u stabilno stanje. Ovo vrijeme je vrlo kratko zbog mele vrjednosti izlaznog otpora kola G4, i ulaznog otpora kola G2. U vezi sa ovim često se u literaturi definiše odnos signal pauza: gdje je Tn trajanje generisanog impulsa ,a TL vrijeme povratka kola u stabilno stanje. Ukoliko se prekorači dozvoljeni odnos signal pauza ,trajanje impulsa nije stabilno već će se smanjiti. 5.3 Monostabilni multivibrator u ECL tehnici U slučajevima kada treba generisati impulse kratkog trajanja koji imaju kratko vrijeme uspona i opadanja za sintezu multivibratora koriste se ECL logička kola.

Slika 5.6

U početnom stanju kada je ulazni signal S=0, i kada kroz kondenzator ne teče struja izlazno stanje je Q =0, Q =1 Napon na kondenzatoru C je:

Pozitivni impuls se dovodi na S ulaz u trenutku tada se stanje na izlazima Q , Q mijenja na Q =1, Q =0

Napon na ulazu R se eksponencijalno mijenja sa vremenkom konstantom punjenja:

RC=τ Eksponencijalna promjena napona se prekida kada napon na R ulazu dostigne napon prebacivanja kola

Vt. Trajanje kvazistabilnog stanja se dobija iz logaritamske jednačine:

Ω≤≤Ω≤

KRKFC

404.11000µ

100LH

H

TTTDC+

=

OLOHC VVV −=− )0(

+= 0t

OHOLOLOHRRR

OLOH

VVVVVVVV

VVV

−=−−=∆−=

−=∆−−+ 2)()0()0()0(

⎥⎦

⎤⎢⎣

⎡−−

=TOH

OLOH

VVVVT )(2lnτ

78

Slika 5.7

(a) (b) Slika 5.8 Neki od načina realizacije bržeg punjenja kondenzatora su dati na gornjim slikama. Na slici 5.8 (a) dioda je jedino polarisana za vrijeme povratka kola u stabilno stanje,čime se kondenzator puni kroz malu otpornost diode. To se dešava sve dok napon na diodi ne padne ispod 0.65V pa se preostali dio oporavka kola vrši preko otpornika. Slična realizacija ali efikasnnija je uz pomoć tranzistora dok traje kvazistabino stanje. Po završetku kvazistabilnog stanja visok napon na bazi tranzistora vodi ga u zasićenje i tako dopunjava kondezator.

Slika 5.9 Modifikovani monostabilni multivibrator kao sa slike 5.9 je neosjetljiv na oblik i trajanje okidnog impulsa. Okidni impuls je invertovan i dovodi se na NILI kolo. U stabilnom stanju izlaz Q je na niskom naponskom nivou pa se impuls invertuje i počinje kvazistabilno stanje. Čim se kolo prebaci u stanje Q =1 izlaz G3 prelazi na nulu i tako prekida ulazni okidni impuls. Minimalna širina okidnog impulsa mora da bude veća od (2td) vremena kašnjenja logikog NILI kola.

Na slici 5.7 prikazan je vremenski dijagram napona. U slučaju generisanja kratkih impulsa mora se uzeti u obzir i kašnjenje logičkih kola. Najveći problem kod ove realizacije je sporo vrijeme oporavka koje traje od 3 do 5 vremenskih konstanti, pa se za brže realizacije koristi dodatni elemenat koji brže puni kondenzator.

79

5.4 Generisanje kratkih impulsa Za pobudu monostabilnih kola najčešće je potreban katak okidni impuls. Međutim potreba za generisanjem može biti na rastuću i na opadajuću ivicu. Radi lakšeg razmatranja uzećemo da je kašnjenje kroz sva logička kola isto, i da je ulazni impuls duži od ukupnog kašnjenja logičkih kola.

(a) (b)

Slika 5.10 Vremenski dijagrami napona prikazani su na slici 5.10(b). Ako je potreban impuls dužeg trajanja treba povećati broj invertora ali taj broj mora biti neparan. Kako izlaz ovog kola podsjeća na izlaz kola za diferenciranje , to se ovaj sklop drugačije zove kolo za logičko diferenciranje. Na slici 4.1 (a) prikazana je šema kola za logičko diferenciranje rastuće ivice.

(a) (b)

Slika 5.11 Ukoliko se umjesto I kola stavi ILI dobija se kolo za diferenciranje opadajuće ivice kao na slici 5.11 (a) 5.5 Astabilni multivibratori u CMOЅ tehnici Za generisanje povorke pravougaonih impulsa koja često služi kao takt kod sinhronih digitalnih sistema, potreban je generator astabilnog tipa. Astabilni multivibrator u realizaciji sa NILI kolima prikazan je na slici 5.12

Slika 5.12

Nivoi napona na izlazima logičkih kola mogu biti nivoi logičke jedinice (5V) i napon logičke nule (0V). Naponi na izlazima ova dva kola su komplementarni . U analiziranju pretpostavljamo da je Vx <Vt . Onda je Vi2=VDD, Vi1=0V,pa se kondenzator C puni preko otpornika R. Neka je napon na kondenzatoru dostigne napon Vt u tranutku :

−= 0t

80

što izaziva regenerativni proces u trenutku: Stanje na uzlazima se mijenja. Vi2=0V, Vi1=5V. Sada bi napon Vx trebalo da iznosi: ali zbog zaštitne diode poraste samo do vrijednosti VDD. Posle toga napon na kondenzatoru počinje da opada preko otpornika. Kvazistabilno stanje se završava kada napon Vx padne na vrijednost napona Vt. Trajanje kvazistabilnog stanja je: Na početku drugog kvazistabilnog stanja, zbog dejstva zastitne diode , napon Vx naglo padne do nule i raste ka naponu VDD. Trajanje ovog ciklusa dato je izrazom:

Slika 5.13

Na slici 5.13 prikazani su vremenskid dijagrami napona . Slično kao kod monostabilnog kola , kod kojih perioda oscilacija malo zavisi od temperature ali jako zavisi od varijacija napona Vt, ovo kolo nije pogodno za generisanje takta čija je učestanost oscilovanja iznad 1MHz. Najbolja stabilnost učestanosti dobija se ako se učestanost astabilnog multivibratora kontroliše kristalom kvarca. Na slici 5.14 prikazane su neke od realizacija sa kvarcom.

Slika 5.14 5.6 Impulsni generatori sa komparatorima 5.6.1 Impulsni generatori sa regenerativnim komparatorima

Astabilni i monostabilni multivibratori se mogu konstruisati korišćenjem regenerativnih i neregenerativnih komparatora. Zbog svoje jednostavnosti ovaj način realizacije je postao popularan posebno u integrisanoj tehnici.

Princip rada se zasniva na punjenju kondenzatora, Prelazak u prvi referentni nivo tj. kvazistabilno stanje, praćen je pražnjenjem kolndenzatora. Drugi referentni nivo predstavlja drugo kvazistabilno stanje.

+= 0t

DDTiXX VVVVV +=∆+= −+1)0()0(

T

DD

xx

xx

VVRC

TVV

VVT ln)()(

)0()(ln1

1 =⎥⎥⎦

⎤

⎢⎢⎣

⎡

−∞

−∞=

−

+

τ

TDD

DD

xx

xx

VVVRC

TVVVVT

−=⎥

⎦

⎤⎢⎣

⎡−∞−∞

= −

+

ln)()()0()(ln

22 τ

81

ogvoren zatvoren (a) (b)

Slika 5.15

Pragovi okidanja Šmitovog okidnog kola su VR1 i VR2. Pri tome je VR1< VR2 , aprebacivanje komparatora je zanemarljivo malo. U početnom stanju prekidač R je otvoren, i kondenzator se puni preko otpornika R1 , sa vremenskom konstantom :

CR11 =τ Kada napon na kondenzatoru dostigne napon okidanja VR2 ,komparator mijenja stanje na izlazu,

zatvara prekidač i prazni kondenzator ka asimptotskom naponu:

21

2RR

RVV ccp +=

sa vremenskom konstantom:

CRR )( 212 ΙΙ=τ Jedan od najvažnijih uslova za oscilovanje kola je :

1Rp VV < Ovaj uslov je potreban da bi kolo moglo da dostigne drugi okidni napon VR1. Trajanje kvazistabilnog stanja , kada se kondenzator puni od napona VR1 do napona VR2 se može

odrediti kao: dok je vrijeme pražnjenja kondenzatora dato izrazom: Perioda oscilacija iznosi:

⎥⎦

⎤⎢⎣

⎡−−

=2

111 ln

Rcc

Rcc

VVVVT τ

⎥⎦

⎤⎢⎣

⎡−−

=1

222 ln

RP

RP

VVVVT τ

⎥⎦

⎤⎢⎣

⎡−−

+⎥⎦

⎤⎢⎣

⎡−−

=+=1

22

2

1121 lnln

RP

RP

Rcc

Rcc

VVVV

VVVVTTT ττ

82

U praktičnoj realizaciji izbjegava se upotrebe prekidača. To se može realizovati vezivanjem otpornika R1 na izlaz komparatora.

Slika 5.16 Slično kao i kod predhodne realizacije sa prekidačem kod koje smo imali dvije različite vremenske konstante , ovdje imamo samo jednu vremensku konstantu za punjenje i pražnjenje, i ona iznosi:

RC=τ pa je perioda oscilovanja data izrazom:

21

2RR

Rp +=

Glavni razlozi za geršku koji se javljaju kod ovih realizacija su nedovoljne tačnosti pragova okidanja i njihove loše temperaturne stabilnosti. Ovi razlozi kao i konačno vrijeme prebacivanja , ograničavaju priimjenu ovih kola na učestanosti do 100 KHz. Mnogo bolji rezultati se dobijaju sa kolima koja koriste neregenerativni komparatore, koja će biti opisana u sledećem izlaganju. 5.6.2 Impulsni generatori sa neregenerativnim komparatorima

Na slici 5.17 prestavljeno je kolo oscilatora koje koristi brzi neregenerativi komparator. Precizna realizacija pragova okidanja izvršena je pomoću razdjelnika napona RA,RB,RC i još jedanog prekidača P2. Kada su prekidači otvoreni napon na kondenzatoru raste prema naponu napajanja i dostiže gornji prag okidanja:

CBA

CBCCR RRR

RRVV ++

+=2

Promjena izaznog napona setuje RS kolo i zatvara prekidače P1 i P2.Zatvaranjem prekidača počinje da se smanjuje napon na kondezatoru koji teži:

21

2RR

RVV CCP +=

,

Na slici 5.16 prikazana je jednostavnija realizacija astabilnog kola , bez upotrebe prekidača . Još jedna značajna izmjena je u tome što Šmitovo kolo mora biti invertorskog tipa. (ulaz je na minus kraju).

⎥⎦

⎤⎢⎣

⎡−−

+⎥⎦

⎤⎢⎣

⎡−−

=+=OLOL

OHOL

OHOH

OLOH

pVVpVV

pVVpVVTTT lnln21 τ

83

Slika 5.17 a prag okidanja sada iznosi:

BA

BCCR RR

RVV +=1

Kada napon na kondenzatoru dostigne vrijednost napona VR1 tada se na izlazu komparatora pojavi niži naponski nivo koji resetuje leč kolo i ponovo isključuje prekidače , čime se proces ponavlja.

Nedostatci kod ove realizacije se javljaju zbog parazitne kapacitivnosti kod otpornika RA,RB,RC ,čime se i granična učestanost oscilovanja ograničava na 100KHz. Ubrzavanje kola iz jednog kvazistabilnog stanja u drugo može se izvesti modifikacijom kola sa slike 5.17. Osnovna prednost ove realizacije ogleda se u tome što su referentni pragovi okidanja fiksni.Time se postiže skraćenje prelaznog režima pri promjeni stanja jer se ne uspostavljaju novi referentni naponi.

Naponi pragova okidanja određuju se iz razdjelnika napona kao:

CBA

CBCCR RRR

RRVV ++

+=2 CBA

CCCR RRR

RVV ++=1

Kada je prekidač R otvoren , napon na kondenzatoru eksponencijalno raste ka naponu napajanja. Kada dostigne napon VR2 , komparator K1 promjeni stanje i setuje leč kolo. Time se zatvara prekidač R i počinje pražnjenje kondenzatora ka naponu Vr koji je jednak:

21

2RR

RVV CCP +=

Pražnjenje se završava kada se dostigne donji prag VR1 jer tada komparator K2 promjeni stanje i

resetuje leč kolo. Ovaj proces se dalje periodično ponavlja. 5.7 Integrisani tajmeri

Integrisani tajmeri služe za generisanje preciznih vremenskih intervala, čije je trajanje određeno sproljašnjim RS komponentama. Prema principu rada ova kola se djele u dvije grupe: 1.Jednociklusni tajmeri su kola koja posle okidanja generišu impuls čije je trajanje određeno spoljašnjim RS elementima.

84

2.Višeciklusni (brojački) tajmeri su kola kod kojih se spoljašnji kondenzator puni i prazni u toku više ciklusa generisanja vremenskog intervala. Broj punjenja i pražnjenja je određen odnosom djeljenja N binarnog brojača koji je dio integrisanog kola.

Ove vrste tajmera mogu da rade u monostabilnom i astabilnom načinu rada a tipične primjene su: prcizno generisanje impulsa i kašnjenja, generisanje takta niskih učestanosti, impulsna širinska i položajna modulacija. 5.7.1 Jednociklusni tajmeri

Principska šema jednog tajmera prikazana na slici 5.18 Slična je prethodnoj realizaciji relaksacionog oscilatora .

Slika 5.18

U stabilnom stanju prekidač R je zatvoren pa je napon na kondenzatoru jednak nuli. Dejstvom okidnog impulsa (trigger) setuje se leč kolo, otvara prekidač i počinje generisanje impulsa .Napon na kondenzatoru eksponencijalno raste ka naponu napajanja. Kada napon na kondenzatoru dostigne vrijednost:

21

2RR

RVV CCP +=

komparator mijenja stanje , zatvara prekidač R i time se završava generisani vremenski interval. Trajanje impulsa može se odrediti kao: 5.7.2 Višeciklusni tajmeri

Višeciklusni tajmer predstavlja kombinaciju od tri bloka : relaksacionog oscilatora , binarnog brojača i kontrolnog kola, kao na slici 5.19.

Slika 5.19

⎥⎥⎦

⎤

⎢⎢⎣

⎡

−=

pcc

cc

VVVRCT ln

85

Binarni brojač u šemi sa slike 5.19 najčešće je realizovan kao niz D flipflopova MS tipa . U stabilnom stanju relaksacioni oscilator ne radi a brojač je resetovan. Posle okidanja tajmerskog kola setuje se flipflop i aktivira se oscilator. Na svom izlazu daje niz pravougaonih impulsa čije je perioda određena spoljnim RC elementima. Binapni brojač broji impulse sve dok se ne dostigne unaprijed određeni broj N tada se resetuje kontrolni flipflop, i prekida generisanje impulsa. Trajanje impulsa je određeno: T0=NT=kNRC Integrisani tajmer NE-555

Danas je ovo kolo najčešće korišćeo jednociklusno tajmersko kolo koje je odavno postalo industriski standard. Ovo integralno strujno kolo se koristi za TAJMING, tj. za određivanje vremenskih intervala. Mnoga strujna kola su sačinjena od tajmera, vremenskih davača, a to je najčešće 555 integralno kolo (kraće IC = integrated circuit). IC 555 je čip koji se koristi u mnogim kako školskim projektima, tako i u uređajima za komercijalnu upotebu kao što su video rekorderi i bilo koji drugi koji mogu da se vremenski upravljaju, tj. da sami startuju i prekidaju akcije nakon određenog vremena. Zato je korisno poznavati princip rada ovog važnog integralnog kola. 555 IC ima osam pinova, stopa, ali funkcije dva od tih osam su vrlo bitne. To su pin dva i pin tri. PIN 2: Ovo je pin na koji dolazi struja/napon u kolo koja započinje vremensku sekvencu, odnosno odbrojavanje. PIN 3: Sa ovog pina „odlazi“ struja po završetku odbrojavanja.

Elektronski davači vremena – tajmeri, su okosnica školskih projekata. Lako se da uveriti da se u realizaciji elektronskih kola ova vrsta kolo može koristiti u više različitih svrha. Postoji dosta pouzdanih tajmera, ali IC 555 su najčešći. Bilo da povezujete ovo kolo na alarm ili tako da aktivira računar, tajmer je ipak opšta komponenta.

555 tajmer – integralno kolo, je vrlo stabilno, relativno jeftino i pouzdano. Može se koristiti kao monostabilno i kao astabilno kolo.

Izgled ovog „ČIPA“

Slika 5.20

Uprošćeno 555 IC kolo

Kolo sa slike koje sledi je uprošćena verzija 555 IC kola. To je TAJMER. Kada je prekidač zatvoren, struja/napon ulazi u IC kroz pin 2, i kada završi odbrojavanje, plasira strujne/naponske impulse sa pina 3 (izlaznog pina). Ovaj napon sa izlaznog pina uključuje tranzistor i dozvoljava LED diodi da svetli. Od trenutka uključivanja prekidača do trenutka kada će zasvetleti LED dioda može proteći od 1s do 20 min.

86

2-1

2-2

2-3

2-4

2-5

slika 2 Počev od slike 2-1 pa sve do 2-5, postupno je prikazan tok događaja u kolu tokom rada, tj. šta se sve odigrava u kolu kada se pritisne prekidač.

555 IC može da uključuje i isključuje, tj. da utiče na rad i drugih komponenata, ne samo LED

dioda. Na primer, može da kontroliše relej pa tako da uključuje i isključuje drugo strujno kolo. Kolo sa prethodne slike je uprošćena verzija stvarnog 555 IC. Standardno kolo podrazumeva i

otpornike i kondenzatore.

555 IC VREMENSKI DAVAČ – TAJMER ASTABILNO KOLO

Kada se 555 IC koristi kao astabilno kolo proizvodiće impulse sve dok je prisutan izvor energije.

Ovako postavljeno kolo se može koristiti u slučaju kada je potrebno naizmenično uključivati i isključivati lampicu tj. LED diodu, ili na primer zujalicu. Ovo se može primeniti u mnogim školskim projektima. Kao što se može primetiti na slici koja sledi, pin šest i pin dva su spojeni i povezani na masu (0 volti). Tako je i najlakše prepoznati da li je ovo kolo podešeno da radi u gore opisanom režimu.

87

3-1

3-2

3-3

slika 3

Na ovoj slici su prikazana tri osnovna stanja u kolu kada je povezano da bude astabilno.

DETALJNIJE O IC 555 KAO ASTABILNOM KOLU, REALIZACIJA I PRIMENA

Astabilno podrazumeva da 555 IC funkcioniše ponavljajući stanja na izlazu. Uključiće pa

isključiti, pa uključiti pa isključiti, recimo tranzistor priključen na pin tri, i tako neprestano. Zato se nekad ovo kolo i naziva oscilator.

88

4-1

4-2

4-3

slika 4 (4-1, 4-2, 4-3)

Takođe primer astabilnog kola.

Ovo je klasično astabilno kolo kojim se upravlja LED diodom. Poznato je i kao LED bljeskalica,

zato što uključuje i isključuje LED diodu. Broj uključivanja diode u minutu zavisi od podešenosti promenljivog otpornika.

Setimo se, 555 IC se aktivira strujom na pinu dva, a rasterećuje se preko pina tri. Menjanjem otpornosti na promenljivom otporniku utiče se na vremenski period između impulsa na pinu tri. Impuls sa pina tri uključuje tranzistor koji tada omogućuje proticanje struje kroz LED diodu.

LED dioda se uključuje i isključuje jer se sa pina tri ovog astabilnog kola generišu impulsi sve dok se ono potpuno ne odvoji od napajanja.

Ovo 555 IC kolo je vrlo slično onome s početka priče i naziva se generator impulsa. Kola kao ovo se često koriste da proizvedu impuls ili bilo neki drugi signal koji će pobuditi neko drugo kolo. Ovaj princip je prisutan u prostim alarmima.

Na primeru čija šema sledi, alarm se sastoji iz dva kola, jedno je 555 IC i ono će proizvesti impuls, a drugo će registrovati taj impuls. Kada impuls pobudi drugo kolo u njemu će se aktivirati tj. oglasiti zujalica.

89

Slika 5.21 Ovakva kombinacija kola se može iskoristiti recimo na vratima. Kada su zatvorena alarm je

uključen. Prvo kolo 555 IC generiše impuls i smešteno je na okviru vrata, a drugo kolo je postavljeno na vratima i ono detektuje impuls. Ako se vrata otvore, drugo kolo neće moći da detektuje impuls jer će veza između dva kola biti prekinuta i oglasiće se zujalica.

MAKETA ASTABILNOG 555 IC KOLA

slika 6

KOMPONENTE: -Jedno 555 IC kolo, -Otpornik od 270Ω prikačen na kolektor NPN tranzistora, -Dva otpornika od 1K, -Jedan NPN tranzistor, -Jedan podešavajući otpornik do 100K, -Jedan kondenzator od 47 µF, -Jedna LED dioda, -Crna i crvena žica.

90

Koristeći se komponentama nabrojanim iznad, može se napraviti maketa astabilnog 555 IC tajmera. Greške koje se tad najčešće mogu desiti su prouzrokovane netačno povezanim žicama, neispravnim komponentama ili pogrešno priključenim pinovima.

Kako funkcioniše ovako povezan tajmer: Astabilan znači da će IC 555 funkcionisati ponavljajući stanja: off – on, off - on, off – on…. i tako

neprestano. Zato se često može nazvati i oscilatorom. Ovo je tipično astabilno 555 IC kolo koje upravlja radom LED diode. Poznato je kao LED

bljeskalica jer dioda zasvetli, bljesne kada se uključi, a zatim se isključi, i tako ciklično. Broj zasvetljaja u minuti može se menjati podešavanjem promenljivog otpornika.

555 IC se aktivira strujom kroz pin dva, a upravlja ostalim delom kola kroz pin tri. Podešavanjem otpornika direktno se utiče na vreme među impulsima na izlaznom pinu. Ti impulsi sa pina tri uključuju i isključuju tranzistor koji dozvoljava LED diodi da svetli (bljesne).

LED dioda zasvetli pa se isključi i tako u ciklusima jer ovo kolo „pulsira“ sa pina tri sve dok potpuno ne isključi napajanje.

555 IC VREMENSKI DAVAČ – TAJMER

MONOSTABILNO KOLO

Kada se 555 IC poveže kao MONOSTABILNO kolo, prizvešće samo jedan impuls. Monostabilno kolo se može opotrebiti da uključi ili isključi LED diodu samo jednom. I ovako povezan tajmer se vrlo često koristi u školskim projektima.

Pogledajmo kolo sa slike koja sledi. Pinovi šest i sedam spojeni i povezani na 9V. Ovo je najlakši

način da se prepozna da li je 555 IC podešeno kao monastabilno.

91

7-1

7-2

7-3

7-4

Kada je prekidač pritisnut struja prolazi kroz pin dva. Struja tada prolazi i kroz pin tri uključujući tranzistor. Sada je omogućeno struji da protekne od 9V do 0V i LED dioda će zasvetleti. U ovakvom monostabilnom kolu kada je prekidač pritisnut LED dioda će zasvetleti samo jednom. Svaki put kada bi trebalo da LED dioda zasvetli prekidač mora da se pritisne. U kolu povezanom baš kao što je na slici LED dioda bi svetlela oko osam sekundi.

7-5

slika 7

92

DETALJNIJE O IC 555 KAO MONOSTABILNOM KOLU I PRIMENA

Monostabilan režim podrazumeva da će kolo kada se uključi, jednom odbrojati a zatim će stati. Za svaku novu vremensku sekvencu mora se prekidač ručno pritisnuti.

Slika 5.22

Na slici je prikazano 555 IC kolo koje je podešeno da uključuje zujalicu kada je prekidač pritisnut;

zujalica će raditi osam sekundi. Ovo je monostabilno kolo jer uključuje samo jedanput. Prekidač mora biti pritisnut ponovo da bi se zujalica ponovo začula.

Ako se u kolu sa prethodne slike umesto dela kola označenog isprekidanom linijom, smesti zamenski deo kao sa slike koja sledi, 555 IC se tada može koristiti za napajanje releja.

Slika 5.23 Tajmer sada može da se koristi kao okidač za relej kojim se može upravljati nekim drugim kolom.

U ovom slučaju tajmer zadržava relej zatvorenim za unapred određen vremenski period dozvoljavajuči drugom kolu da radi, a onda se relej otvara što prekida rad drugog kola.

93

ČEMU SU I KOJI PINOVI NAMENJENI U KOLU 555 IC

Tabela funkcija pinova:

FUNKCIJA 555

masa 1 okidač 2 izlaz 3 reset 4 kontrola 5 referentni nivo 6 pražnjenje 7 Vcc 8

Pin, stopa, koji

okida 555 IC je pin dva. Drugim rečima, dolaskom napona do pina dva startuje se vremenska sekvenca. Njenim završetkom u 555 IC sa pina tri se šalje signal u određeni deo sklopa. U kolu sa slike devet signal propušten sa pina tri startuje zujalicu. Promenljivi otpornik R1 se koristi za povećanje odnosno smanjenje vremenskog intervala ciklusa.

6. GENERATORI LINEARNIH NAPONSKIH OBLIKA

Jedan od prvih primera kola koji generišu napon koji je linearna funkcija vremena je bio u sistemima za elektrostatičko skretanje mlaza elektrona u katodnim cevima pa su zbog toga generatori linearnih napona dobili naziv vremenske baze. Napon na kondenzatoru menja se po linearnom zakonu, ako je struja kroz kondenzator konstantna, odnosno kvalitet linearnog generisanog napona zavisi od konstantnosti struje kroz kondenzator. Stoga su se tokom vremena razvile dve tehnike generisanja linearnog napona. Prva je zasnovana na konstrukciji kvalitetnih generatora konstantne struje i veoma je pogodna za integrisane generatore. Druga se zasniva na primeni povratne sprege u cilju održavanja konstantne struje u RC kolu. U okviru ovih ideja razvili su se dve vrste kola poznate pod nazivima Milerovi i Butstrep integratori. 6.1 MILEROV INTEGRATOR Principska šema iz koje se izvode sve varijante Milerovog integratora date su na slici 6.1.a. Kondenzator S puni se kroz otpornik R iz naponskog izvora BBV . Kada ne bi bilo kontrolisanog naponskog generatora, struja u kolu i napon na kondenzatoru bi bili eksponencijalnog karaktera. Postojanje kontrolisanog naponskog generatora čiji je napon jednak, ali suprotnog znaka od napona na kondenzatoru, daje za posledicu postojanja konstantne struje. Sa slike 6.1.a, lako uočavamo da je napon

NQV =0 pa kažemo da se tačka N nalazi na virtuelnoj masi jer je tačka Q uzemljena iz razloga što jedan

94

kraj kontrolisanog napona treba da bude uzemljen. Ako tačke N i Q uzmemo za ulaze pojačavača beskonačnog pojačanja, a tačku R za izlaz takvog pojačavača dobija se osnovno kolo Milerovog integratora prikazano na slici 6.1.b.

Slika 6.1: Milerov integrator: (a)principska šema (b) osnovno kolo 6.2 MILEROV INTEGRATOR SA TRANZISTORIMA

Realizacija Milerovog integratora sa diskretnim tranzistorima data je na slici 6.2.a, na kojoj vidimo da tranzistor T2, kondenzator S i otpornik R formiraju integrator, dok tranzistor T1 igra ulogu prekidača koji je u stabilnom stanju zatvoren, što znači da tada T1 provodi u zasićenju, pa je tranzistor T2 zakočen zbog nedovoljnog napona na bazi. Generisanje linearnog napona na izlazu započinje dovođenjem niskog napona na bazu T1 koji dati tranzistor koči. Tranzistor T2 počinje da provodi jer sva struja koja je tekla kroz tranzistor T1 sada ide kroz bazu tranzistora T2. Napon na kondenzatoru S u stabilnom stanju je bio CV ( −0 )= CCV - CESV , i zbog toga što se trenutno ne može promeniti održava inverznu polarizaciju kolektorskog spoja tranzistora T2. U početnom trenutku zbog malog skoka napona na bazi tranzistora T2 sa CESV na CCV dolazi do istog takvog skoka na izlazu. Posle toga kondenzator počinje da se prazni strujom kroz tranzistor T2 što je i prikazano na slici 6.2.b.

Slika 6.2: Milerov integrator sa tranzistorima: (a) Šema kola, (b) vremenski dijagram napona

Sa slike 6.3.a gde je prikazana ekvivalentna šema koja odgovara procesu pražnjenja kondenzatora

se vidi da se kolektorska struja tranzistora T2 sastoji iz komponente koja dolazi iz izvora za napajanje kroz otpornik CR i komponente čija struja dolazi iz kondenzatora. Za kolektorsku struju tranzistora T2 važi:

2Ci (t) = Rc

tvVcc i )(− - Ci (t) = 2BF iβ (t)= Fβ [ ])(tiI CR + (1)

95

gde je ( )

RVV

I BEBBB

−= , struja kroz otpornik R. Iz jednačine (1) sledi:

( ) =+ )(1 tiCFβ RFC

iCC IR

tvVβ−

− )( (2)

odnosno struja u kolu se može prikazati uprošćenom ekvivalentnom šemom prikazanoj na slici 6.3.b

Fβ FβFβ

Slika 6.3: Ekvivalentna šema Milerovog integratora:

(a) osnovna verzija, (b) uprošćena verzija Vidi se da je usled povratne sprege ekvivalentna vrednost kondenzatora povećana ( Fβ +1) puta.

Ova pojava se naziva Milerov efekat. Iz kola sa prehodne slike vremenska konstanta pražnjenja kondenzatora je : ( )1+= FCpr CR βτ (3) dok napon na izlazu teži ka vrednosti: (iv ∞)= CRFCC RIV β− (4) koja je negativna. Kako je početna vrednost izlaznog napona : ( )CESBECCi VVVv −+=+ )0( (5) jednačina izlaznog napona je :

( )CRFCESBECRFCCi RIVVRIVtv ββ +−+−=)( e pr

tτ−

(6) Pošto je vremenska konstanta velika, koristi se samo početni deo eksponencijalne funkcije. U tom

slučaju izraz (6) se može razviti u red kod koga zadržavamo samo prva dva člana.

( ) tRCV

VtCR

RIVVVVVtv BB

CCFC

CRFCESBECESBECCi −≈

++−

−−+=1

)(β

β (7)

odnosno izlazni napon opada po približnom linearnm zakonu što se ujedno može i videti sa vremenskog dijagrama na slici 6.2.b. Ako niski napon na ulazu prekidačkog tranzistora traje dovoljno dugo može se desiti da se kondenzator toliko isprazni da napon na kolektoru opadne do napona zasićenja CESV . Iz jedačine (7) ako je BBV = CCV , sledi da je trajanje linearnog dela vremenskog dijagrama:

LT = RC (8) Zapazimo da proizvod RC nije vremenska konstanta kola, ali približno predstavlja trajanje

linearnog dela vremenskog dijagrama izlaznog napona. Nakon ulaska tranzistora T2 u zasićenje napon na izlazu ostaje konstantan. Kada na ulaz prekidačkog tranzistora T1 dovedemo visok napon tranzistor T1 provede, a tranzistor T2 se zakoči. Kondenzator S se zatim dopunjava kroz otpornik CR sa vremenskom konstantom C CR .

96

Drugi slučaj nastaje kad prekidački tranzistor T1 provede u toku generisanja linearnog napona. Tada se tranzistor T2 odmah koči i generisanje linearnog napona se prekida, što je prikazano isprekidanim linijama na grafiku slike 6.2.b.

6.3 MILEROV INTEGRATOR SA OPERACIONIM POJAČAVAČEM

Upotrebom operacionog pojačavača karakteristika Milerovog integratora se znatno poboljšava. Šema kola Milerovog integratora sa operacionim pojačavačem i vremenski dijagramom napona u kolu dati su na slici 6.4.a i 6.4.b. Na ulaz kola dovodimo povorku bipolarnih pravougaonih impulsa jedakog trajanja pozitivnih i negativnih impulsa, T/2, i jednakih amplituda pozitivnog i negativnog napona ± MV . Kada je na ulazu pozitivan napon MV na izlazu se generiše linearno opadajući napon, a obratno ako je na ulazu negativan napon, - MV , napon na izlazu linearno raste, tako da na izlazu dobijamo periodični trougaoni napon.

Slika 6.4: Milerov integrator sa operacionim pojačavačem (a) šema kola, (b) vremenski dijagram napona

Jednačina koja opisuje izlazni napon u opadajućem delu glasi:

tRCV

Vtv Mi −= max)( (9)

gde je maxV maksimalni napon na izlazu, koji se može odrediti iz uslova 0)4/( =Tvi i iznosi )4/(max RCTVV M= . Tada jednačina (9), postaje

tRCV

RCTVtv MM

i −=4

)( (10)

dok jednačina za rastući deo izlaznog napona glasi:

)2/(4

)2/( TtRCV

RCTVTtv MM

i −+−=− (11)

Kolo za generisanje linearno rastućeg napona dato je na slici 6.5.

97

Slika 6.5: Milerov integrator testerastog napona

(a) šema kola, (b) vremenski dijagram napona Naponski signal na ulazu, u stabilnom stanju, je pozitivan. Tranzistor T provodi u zasićenju.

Kondenzator S je prazan jer je na njemu napon CESV . Kada se na ulaz dovede negativan napon tranzistor se zakoči a napon na izlazu počinje linearno da raste. Generisanje linearnog napona završava se kada se na ulaz dovede ponovo pozitivan impuls. Napon na izlazu je testerastog oblika. Ovo do sada su bila monostabilna Milerova kola. Astabilna Milerova kola se dobijaju iz monostabilnih kola ako se na izlaz dovede komparator čiji se izlazni napon dovodi na ulaz monostabilnog kola.

Slika 6.6: Astabilni Milerov integrator

(a) šema kola, (b) vremenski dijagrami napona

Za ispravan rad monostabilnog Milerovog integratora komparator mora da zadovolji sledeće uslove: -mora biti regenerativni komparator sa histerezisom, neinvertorskog tipa; -izlazni naponi komparatora moraju biti suprotnog znaka, kao i pragovi okidanja.

Učestanost oscilovanja Milerovog generatora je:

kRCT

f4

11== (12)

98

6.4 ANALIZA TAČNOSTI MILEROVOG INTEGRATORA

Pretpostavimo da je u praktičnoj realizaciji Milerovog integratora sa slike 6.1.b upotrebljeni neidealni pojačavač koji ima pojačanje A »1, ulaznu otpornost uR , i izlaznu otpornost iR . Ekvivalentna šema data je na slici 6.7. Transformacijom ulaznog dela ekvivaletne šeme i grane sa kondenzatorom S i otpornikom R, prema Milerovoj teoremi, dobija se nova ekvivalentna šema prikazana na slici 6.6. Elementi u ekvivalentnoj šemi imaju vrednosti:

BBu

uT V

RRR

V+

= , u

uT RR

RRR

+= (13)

( )11 += ACC , A

ACC 12

+= (14)

11 +=

AR

R ii ,

12 +=

AARR ii (15)

Slika 6.7: Ekvivalentne šeme Milerovog integratora:

(a) osnovno kolo, (b) posle Tevenenove i Milerove transformacije

Vremenska zavisnost ulaznog napona tokom intervala kada treba da se generiše linearni izlazni napon data je izrazom:

−= 1()( Tu Vtv τt

e−

) (16) gde je τ vremenska konstanta ulaznog kola:

TiT ACRRRC ≡+= )( 11τ (17) Izlazni napon dat je izrazom:

)1()()( τt

Tui eAVtAvtv−

−−=−≅ (18) Tačka sa koje se uzima izlazni napon nije ista na šemama sa slike 6.7.a i 6.7.b. Kako je izlazna

otpornost mala naponi u izlaznim tačkama R i R´ se malo razlikuju. Razvojem u red izraza (18) dobija se :

⎥⎦

⎤⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛+−−≅⎟

⎠⎞

⎜⎝⎛ −−≅

u

BBTi R

RRCAtt

RCVttAVtv 1

21

21)(

ττ (19)

Da bi se smanjila greška potrebno je da pojačanje bude što veće i da ulazna otpornost bude mnogo veća od otpornosti R koja određuje nagib linearnog napona. Vremenski interval u kojem se generiše linearni napon traje znatno kraće od vremenske konstante τ .

99

6.5 BUTSTREP INTEGRATOR Butstrep integrator koristi istu principsku šemu iz koje se izvodi i kolo Milerovog integratora.

Osnovna razlika je u izboru tačke uzemljenja, jer se kod butsterp integratora uzemljuje tačka P, odn. spojna tačka kondenzatora i kontrolisanog naponskog generatora. Principska šema Butstrep integratora data je na slici 6.8.a. S obzirom na novi položaj tačke uzemljenja pogodno je kao ulazni napon pojačavača uzeti napon na kondenzatoru a kao izlazni napon kontrolisanog generatora. Dakle pojačanje naponskog pojačavača treba da bude jednako jedinici. Takav generator linearnog napona sa jediničnim pojačavačem naziva se butstrep integrator, čije je osnovno kolo prikazano na slici 6.8.b.

Slika 6.8: Butstrep integrator: (a) principska šema, (b) osnovno kolo

6.6 BUTSTREP INTEGRATORI SA TRANZISTORIMA

Najjednostavnija realizacija butstrep integratora je sa dva diskretna tranzistora i prikazana je na slici 6.9.a, na kojoj se vidi da tranzistor T1 služi kao prekidač za pražnjenje kondenzatora dok je drugi tranzistor T2 vezan kao emitor folover. Takođe je uočljiva još jedna izmena u odnosu na osnovnu šemu 6.8.b, koja se odnosi na bateriju BBV zamenjenu kondenzatorom velike kapacitivnosti SC , jer je u električnim šemama nepogodno koristiti neuzemljeni izvor za napajanje. Neposredna posledica date izmene u osnovnom kolu je dodata i dioda D koja služi za dopunjavanje kondenzatora SC opterećenjem koje je u toku generisanja linearnog napona prešlo iz kondenzatora SC u kondenzator S.

Slika.6.9: Butstrep integrator sa tranzistorima: (a) šema kola, (b) vremenski dijagram napona

U stabilnom stanju napon na ulazu prekidačkog tranzistora je visok pa tranzistor T1 provodi u

zasićenju, odakle zaključujemo da je napon na kondenzatoru S mali i iznosi CESV . Kako je emitor tranzistora T2 preko otpornika ER vezan na negativan napon napajanja EEV , tranzistor T2 radi u aktivnom režimu. Napon na izlazu u stabilnom stanju je malo negativan i iznosi: iV ( −0 )= CESV - BEV . Sprežni kondenzator SC je napunjen praktično na napon napajanja ili tačno na napon

SCV ( −0 )= CCV - DV -

CESV + BEV

100

Generisanje linearnog napona započinjemo dovođenjem niskog napona na ulaz koji koči tranzistor T1, struja kroz diodu i otpornik R počinje da puni kondenzator S. Porast napona na kondenzatoru prenosi se na izlaz ako preko sprežnog kondenzatora SC i na spoljnu tačku diode i otpornika R. Dioda se zbog toga zakoči na samom početku generisanja linearnog napona, a struja kroz otpornik R dolazi iz sprežnog kondenzatora SC . Stoga je neophodno da kondenzator SC ima veliki kapacitet kako bi promena napona na njemu bila što manja. Početna struja kroz otpornik R i kondenzator C koja dalje ostaje konstantna, iznosi iR(0+)=(VCC-VD-VCES)/R , pa se napon na kondenzatoru i napon na izlazu menjaju po linearnom zakonu

tRCV

tRC

VVVVVtv CCCESDCC

BECESi ≅−−

+−=)( (20)

Generisanje linearnog napona se završava kada se dovede visoki napon na prekidački tranzistor T1 koji počinje da provodi. Sa obzorom da je kondenzator S napunjen, tranzistor T1 za vreme pražnjenja radi u aktivnom režimu sa velikom kolektorskom strujom zbog čega je napon na bazi tranzistora T1 veći nego kada tranzistor radi u zasićenju. Po pražnjenju kondenzatora S, tranzistor T2 se zakoči, dioda D provede, a kondenzator SC počinje da se dopunjuje kroz diodu D i otpornik ER , koji zbog toga mora imati malu otpornost. Kada napon na izlazu opadne približno za vrednost koju ima u stabilnom stanju tranzistor T2 provede i radi u aktivnom režimu

Ako niski napon na ulazu zadržimo suviše dugo kod prekidačkog tranzistora, izlazni napon bi mogao da postane veoma velik pa tranzistor T2 ulazi u zasićenje. Po ulasku u zasićenje prestaje porast izlaznog napona. Ovaj režim se izbegava za korišćenje, tako da će trajanje ulaznog impulsa , prema (20), ograničava na RCTT L ==max .

Odstupanje izlaznog napona od linearnog oblika zavisi od više uzroka: -Pojačanje emiter folovera je uvek manje od jedinice; -Ulazna otpornost tranzistora T2 nije beskonačno velika (deo struje iz otpornika R ne puni kondenzator C već odlazi ka bazi tranzistora T2); -Struja kroz otpornik nije konstantna. 6.7 BUTSTREP INTEGRATOR SA OPERACIONIM POJAČAVAČEM

Bolja linearnost izlaznog napona dobija se ako se kao jedinični pojačavač upotrebi operacioni. Šema takvog kola data je na slici 6.10.

Slika 6.10: Butstrep integrator sa operacionim pojačavačem

(a) šema kola, (b) vremenski dijagram napona

Razlika između tranzistorske realizacije i realizacije sa operacionom pojačavačem su minimalne. Jednačina izlaznog napona glasi:

tRCV

tRC

VVVVtv CCCESDCC

CES ≅−−

+=)( (21)

101

Prikazane realizacije butstrep integratora sa tranzistorima i sa operacionim pojačavačem su okidnog (monostabilnog) tipa. Ukoliko želimo astabilni butstrep generator linearnog napona moramo dodati i komparator sa histerezisom koji obezbeđuje uključivanje i isključivanje prekidačkog tranzistora. Primer je dat na slici 6.11.

Slika 6.11: Astabilni Butstrep integrator:

(a) šema kola, (b) Vremenski dijagram napona 6.8 ANALIZA TAČNOSTI BUTSTREP INTEGRATORA Neidealnost operacionog pojačavača utiče na pojavu odstupanja izlaznog napona od linearnosti. Na ova odstupanja dodatno utiče i zamena baterije BBV i kondenzatora SC . Analitički izraz za grešku linearnosti može se izvesti analizom ekvivalentne šeme butstrep integratora sa neidealnim pojačavačem (slika 6.12.a). Primenom Milerove teoreme, ekvivalentna šema se može transformisati u prostiji oblik (slika 6.12.b).

Slika 6.12: Ekvivalentne šeme Butstrep integratora: (a) osnovna šema, (b) Posle Milerove transformacije

Elementi u ekvivalentnoj šemi imaju sledeće vrednosti:

)1(1 ACC S −= , A

ACC S1

2−

= (22)

AR

R ii −=

11 , 12 −

=A

ARR ii (23)

Razlike u preslikavanju elemenata u odnosu na ekvivalentnu šemu Milerovog integratora su: -razlika u znaku potiče od razlike u polaritetu kontrolisanih naponskih generatora -razlika u vrednosti pojačanja: kod Milerovog integratora pojačanje A→ ∞, dok kod butstrep integratora pojačanje A→1. Zbog toga je uticaj elemenata 2C i 2iR zanemarljiv. Kako je:

)()( tAvtv ui ≅ = )(tiAR uu (24)

102

za ispitivanje linearnosti izlaznog napona dovoljno je odrediti vremensku zavisnost struje ).(tiu Za ulazni deo kola sa slike 6.12.b, mogu se postaviti sledeće jednačine u vremenskom domenu:

)()()( tititi uCS += (25)

∫ = )()(1 tiRdttiC uuC (26)

∫ ∫ += )()(1)(11

1

tiRdttiC

dttiC SiSC (27)

Da bi se ovaj sistem integralnih jednačina sveo na sistem diferencijalnih jednačina potrebno je diferencirati jednačine (26) i (27). Nakon toga se dobija

dt

tdiRdtti

Cu

uC)(

)(1= (28)

dt

tdiRti

Cti

CS

iSC)(

)(1)(11

1

+= (29)

Sistem diferencijalnih jednačina (25),(28) i (29) može se eliminacijom promenljivih )(tiC i )(tiS svesti na diferencijalnu jednačinu drugog reda sa konstantnim koeficijentima:

0)()()(

2

2

=++ tNidt

tdiM

dttid

uuu (30)

gde je:

)11(11

11 CCRCRM

iu

++= (31)

11

1CRCR

Niu

= (32)

Rešenje ove diferencijalne jednačine je oblika: tyxtyx

u QePeti )()()( +−−− += (33) gde je:

2

2⎟⎠⎞

⎜⎝⎛=

MX , 21

2

2 ⎥⎥⎦

⎤

⎢⎢⎣

⎡−⎟

⎠⎞

⎜⎝⎛= NMY (34)

Integracione konstante P i Q određuju se na osnovu početnih uslova za struje:

R

Vii CCCS == )0()0( , 0)0( =ui , )0(1)0(

Cu

u iCRdt

di= (35)

tako da se dobija:

yCRR

VQP

u

CC

2=−= (36)

Zamenom vrednosti P i Q iz (36) u (33) iz (24) se dobija :

[ ]tyxtyxCCi ee

RCyAV

tv )()(

2)( +−−− −= (37)

Razvojem eksponencijalnih članova u red i zadržavajući samo prva tri člana dobija se:

⎥⎦

⎤⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛++−−=

Su

CCi C

CRRA

RCtt

RCV

Atv 12

1)( (38)

Drugi član u zagradi predstavlja odstupanje izlaznog napona od linearnog oblika. Za malu grešku neophodno je da pojačanje bude blizu jedinici, da ulazna otpornost pojačavača bude mnogo veća od otpornosti R i da je sprežna kapacitivnost C S mnogo veća od kapacitivnosti S. Neophodno je da vremenski interval u kojem se generiše linearni napon bude kratak.

103

RCTL =max (39) 6.9 GENERISANJE LINEARNOG NAPONA POMOĆU STRUJNOG IZVORA

Sa razvojem tehnike integrisanih kola, pojavili su se vrlo kvalitetni izvori konstantne struje sa većim brojem tranzistora. Sa takvim strujnim izvorima mogu se realizovati kola za generisanje linearnog napona, čiji je kvalitet isti ili bolji od odgovarajućih kola Milerovog ili butstrep integratora sa operacionim pojačavačem. Korišćenjem kontrolisanih strujnih generatora moguće je na jednostavan način menjati trajanje linearnog napona na izlazu, odnosno učestanost oscilacija kod astabilnih kola. Osnovno kolo generatora trougaonog napona realizovanog punjenjem i pražnjenjem kondenzatora pomoću izvora konstantne struje prikazano je na slici 6.13.

Slika 6.13: Principska šema oscilatora trougaonog napona

U kolu sa slike 6.13 strujni izvor koji daje struju 1I je stalno uključen, dok strujni izvor koji daje

struju 12 II > može biti uključen ili isključen. Kada je strujni izvor 2I isključen, kondenzator S se puni konstantnom strujom 1I do maksimalnog napona 2TV koji predstavlja gornji prag okidanja Šmitovog kola. Kada Šmitovo kolo promeni stanje, uključuje se strujni izvor 2I koji prazni kondenzator S konstantnom strujom 2I - 1I do minimalnog napona 1TV koji predstavlja donji prag okidanja Šmitovog kola. Tada Šmitovo kolo ponovo promeni stanje čime se strujni izvor 2I isključuje i kondenzator ponovo počinje da se puni. Oblici napona na kondenzatoru i na izlazu Šmitovog kola dati su na slici 6.14.

Slika 6.14: Vremenski oblik napona u kolu sa slike 6.13

104

Vreme punjenja kondenzator je:

1

121

)(I

CVVT TT −= (40)

dok je vreme pražnjenja:

12

122

)(II

CVVT TT

−−

= (41)

Učestanost oscilovanja je:

⎟⎟⎠

⎞⎜⎜⎝

⎛−

−=

2

1

12

1 1)( I

ICVV

If

TT

(42)

7. KOMBINACIONE MREŽE

Digitalne logičke mreže se mogu klasifikovati u dve grupe, kombinacione i sekvencijalne. Izlazni signal kombinacionih logičkih mreža zavisi samo od tekućih vrednosti ulaznih signala (Elektromagnet brave je aktiviran samo za vreme dok je taster u bilo kom stanu pritisnut).

Izlazi sekvencijalne logičke mreže zavise i od prethodne sekvence ulaznih signala.(Brava će se otvoriti samo ako je otkucana ispravna šifra).

Kombinacione mreže mogu da sadrže proizvoljan broj logičkih kola, ali izlazni signal sa bilo kog kola se ne sme dovoditi na ulaz mreže, kako ne bi uticao na ulaz istog tog kola.

Analiza kombinacionih mreža, na osnovu logičkih šema, obuhvata predstavljanje mreže kombinacionim tabelama ili logičkim jednačinama. Sinteza počinje formalnim opisom željenih funkcija mreže, a zatim se pogodnim metodama formira logička šema. Projekat mreže je dalja nadgradnja sinteze mreže, gde se moraju uzeti u obzir realne karakteristike logičkih kola, kao što su vreme propagacije kroz kolo, margine šuma, vreme usponske i opadajuće ivice signala, faktor grananja i slično.

Pojedini tipovi mreža su dobili naziv prema funkciji koju obavljaju, na primer: dekoder, koder, multiplekser, generator parnosti.

7.1 ANALIZA KOMBINACIONIH MREŽA

Osnovni cilj analize kombinacionih mreža je dobijanje formalnog opisa logičke funkcije mreže. Na

osnovu ovog opisa moguće su sledeće operacije: •Analiza ponašanja mreže za različite kombinacije ulaznih signala. •Modifikacija algebarskog opisa mreže kako bi se ista funkcija realizovala korišćenjem različitih

familija logičkih kola. •Korišćenje algebarskog opisa mreže u analizi složenog digitalnog sistema gde je posmatrana

mreža samo deo sistema.

Za formalan opis logičkih mreža postoji više načina. Trivijalan način je formiranje kombinacione

tabele. Kombinaciona tabela za mrežu od n ulaza sadržaće 2n ulaznih kombinacija. Za svaku od kombinacija

potrebno je definisati izlaze svih logičkih kola u mreži, uključujući i izlaz same mreže. Za kolo sa slike kombinaciona tabela je:

105

Sa I1 do I5 označeni su izlazi odgovarajućih logičkih kola. Za datu mrežu važi:

YXYXF ⋅+⋅= U mrežama sa većim brojem ulaza, broj ulaznih kombinacija eksponencijalno raste, broj logičkih kola

može biti veoma veliki tako da navedena metoda formiranja kombinacionih tabela postaje spora. Analiza mreže prikazane na slici može se obaviti na taj način što se, počevši od ulaznih promenljivih,

na izlazu svakog logičkog kola napišu algebarski logički izrazi. Izlazi prethodnih logičkih kola postaju ulazne promenljive za naredno.

Izlazna funkcija složenije mreže, prikazane na slici

se opisanom metodom dobija u obliku:

ZXZYXYXF ⋅+⋅⋅+⋅= )( i može se transformisati u druge oblike, kako bi se smanjilo kašnjenje kroz mrežu, izvršila minimizacija mreže, ili da bi se koristila druga familija logičkih kola.

7.2 SINTEZA KOMBINACIONIH MREŽA

Prilikom projektovanja digitalnih uređaja potrebno je sintetizovati kombinacionu mrežu koja će da

obavlja neku zadatu prekidačku funkciju. Često je problem koji treba rešiti zadat opisno. Naprimer: "Potrebno je da se sintetizuje troulazna kombinaciona mreža koja će da generiše logičku jedinicu kada kombinacija ulaznih promenljivih koduje neparan broj". Ako su ulazne promenljive A2, A1, i A0, na osnovu opisa funkcije mreže može se direktno napisati logička funkcija koju mreža treba da obavlja:

012012012012 AAAAAAAAAAAAF ⋅⋅+⋅⋅+⋅⋅+⋅⋅= Mreža koja obavlja dobijenu funkciju prikazana je na slici:

Ista funkcija bi se dobila i da je ispisana kombinaciona tabela za sve kombinacije ulaznih promenljivih,

pa zatim, na osnovu tabele, formiran zbir proizvoda koji koduju neparne vrednosti. Kada je izvedena logička funkcija zadate mreže, moguće je modifikovati funkciju kako bi sintetizovana mreža bila minimizovana, ili da bi se mreža realizovala željenom familijom logičkih kola.

106

Kombinaciona mreža prikazana na slici, čija je funkcija data jednačinom, može se realizovati korišćenjem samo NI, ili samo NILI logičkih kola. Primenom De-Morganove teoreme može da se napiše:

)()()( ZXZYXZYXF ⋅⋅⋅⋅⋅⋅⋅= Iz jednačine se vidi da se analizirana mreža može realizovati korišćenjem samo NI kola i invertora,

kako je to pokazano na slici:

Ista funkcija može da se realizuje korišćenjem samo NILI logičkih kola i invertora. Polazeći od

prethodne jednačine, i primenjujući De-Morganovu teoremu, dobija se: )()()( ZXZYXZYXF +++++++=

Odnosno

)()()( ZXZYXZYXF +++++++= a mreža koja obavlja funkciju datu ovim izrazom prikazana je na slici.

7.3 STANDARDI I PREPORUKE ZA IZRADU DOKUMENTACIJE

Da bi preglednost nacrtanih logičkih mreža bila veća, mreže sa prethodnih slika mogu se crtati na način prikazan na slici a., odnosno b. respektivno.

a. b.

Iz pravila prekidačke algebre, odnosno iz De-Morganove teoreme, sledi: ako je BAZ ⋅= onda je BABAZ +=⋅= , odnosno, ako je BAZ += onda je BABAZ ⋅=+= .

Iz navedenih relacija se vidi da logičko kolo, koje obavlja funkciju logičkog množenja za ulazne promenljive, obavlja funkciju logičkog sabiranja za komplemente tih istih ulaznih promenljivih. Takođe, kolo koje obavlja funkciju logičkog sabiranja, obavlja funkciju logičkog množenja za komplemente ulaznih promenljivih.

Usvojeno je da se kružićem na izlazu simbola kola obeležava funkcija invertovanja. Ako se to pravilo proširi i na ulazne priključke logičkih kola, s tim da kružić na ulazu označava da su na ulazu kola aktivni komplementi ulaznih promenljivih, tada se skup standardnih simbola logičkih kola proširuje tako

107

da svako od kola može u šemi kombinacione mreže da se predstavi logičkom funkcijom koju obavlja, vodeći računa o aktivnom nivou ulaznih signala.

Prošireni skup simbola logičkih kola prikazan je na slici:

Oznake ulaznih i izlaznih signala nisu standardizovane, ali je uobičajeno da se logičke promenljive

označavaju velikim latiničnim slovima, ili skupom slova i brojeva. Pogodno je da nazivi signala imaju mnemoničko značenje, na primer: START, STOP, UK (uključeno), ISK (isključeno) i slično. U složenijim mrežama, kao i u sistemima gde postoji i tekstualni opis mreže, neophodno je nazivu signala pridružiti oznaku koja definiše da li je signal aktivan kao logička "0" ili "l". Na primer /START označava da je START signal aktivan kao logička nula, dok bi ime signala bez kose crte označavalo signal sa aktivnom jedinicom. Oznaka na kom je logičkom nivou signal aktivan nije standardizovana. U literaturi se najčešće susreću sledeće oznake:

Za aktivnu jedinicu: START START.H START(H) START+ Za aktivnu nulu: /START START* START.L START(L) START- Oznake sufiksa H i L potiču od engleskog opisa signala: Active High Level (aktivan visok nivo),

odnosno Active Low Level (aktivan nizak nivo). U literaturi na našem jeziku susreću se sve navedene oznake, a često i sufiks V(visok) umesto H, odnosno N(nizak) umesto L.

Na slici je pokazan primer kombinacione logičke mreže sa pravilno označenim ulaznim i izlaznim

signalima. Primer predstavlja mrežu za zadavanje zapisa na disku računara. Signal zapisa biće aktivan (ZAPIS.L=0), ako je uključeno napajanje od 5V (N5V.H=l), ako je uključeno napajanje od 12V (N12V.H=1), ako je selektovan disk (SEL.H=l) i ako je zadat start zapisa (START.L=0). U protivnom, zadavanjem starta će se generisati signal GREŠKA.L=O. Mreža generiše i signal NDU.L, čiji nizak nivo označava da je napajanje disk jedinice uključeno.

7.4 MINIMIZACIJA KOMBINACIONIH MREŽA

Minimizacija logičkih funkcija se obavlja u cilju smanjenja broja logičkih kola u mrežama kojima se

date logičke funkcije realizuju. Minimizacija se može obavljati algebarski, tablično, grafički i računarskim, odnosno, programskim metodama za minimizaciju. Od grafičkih metoda najčešće se koristi minimizacija pomoću Karnoovih mapa.

108

Ispravan način na koji treba formirati konture u Karnoovim mapama da bi se dobila minimalna funkcija je sledeći:

• Formirati sve konture za datu funkciju, kako je to pokazano na slici • Na Karnoovoj mapi označiti one logičke jedinice koje su obuhvaćene samo jednom konturom,

što je pokazano zvezdicom • Ucrtati samo one konture koje obuhvataju označene jedinice. Ukoliko su sve logičke jedinice

obuhvaćene konturama, što je ovde slučaj, samo ove konture predstavljaju članove minimalne funkcije. • Ako je nakon upisivanja kontura koje obuhvataju označene jedinice preostalo logičkih jedinica

koje nisu obuhvaćene ni jednom konturom, docrtati samo konture koje obuhvataju preostale jedinice. Ucrtane konture, zajedno sa konturama koje obuhvataju označene jedinice, sada predstavljaju članove minimalne funkcije.

Ponekad je potrebno sintetizovati kombinacionu mrežu u kojoj se određene kombinacije ulaznih logičkih promenljivih nikad ne mogu pojaviti, odnosno, da za određene kombinacije ulaznih promenljivih, nije od značaja logička vrednost izlaza mreže. Ove kombinacije ulaznih promenljivih nazivaju se zabranjena stanja, odnosno stanja bez značaja. Zabranjena stanja i stanja bez značaja imaju isti tretman prilikom minimizacije kombinacionih mreža.

Kada se minimizira funkcija koja sadrži zabranjena stanja ili stanja bez značaja (označena sa X) treba se pridržavati sledećih pravila:

• Dozvoljeno je obuhvatanje X polja konturama koje sadrže jedinice (u cilju formiranja što veće konture).

• Nije neophodno da sva X polja budu obuhvaćena konturama. • Nije potrebno da se obrazuju konture koje sadrže samo X polja. Konturama moraju biti

obuhvaćene sve jedinice. • Konturama ne sme biti obuhvaćena ni jedna nula.

7.5 PROJEKTOVANJE REALNIH KOMBINACIONIH MREŽA

Za praktičnu realizaciju kombinacionih mreža neophodno je koristiti realne karakteristike logičkih kola kako bi realizovana mreža pouzdano generisala zadatu funkciju. Karakteristike koje imaju najveći uticaj na ispravan i pouzdan rad logičke mreže su:

• Familija logičkih kola • Ulazno opterećenje • Izlazni faktor grananja • Vreme propagacije uzlazne i silazne ivice signala • Margine šuma logičke nule i jedinice.

Izbor familije logičkih kola uslovljen je u prvom redu zahtevanom brzinom rada mreže, zatim otpornošću na smetnje, potrošnjom električne energije i cenom. Brža kola su skuplja, a imaju veću potrošnju električne energije. ECL kola, koja se odlikuju velikom brzinom rada, odnosno malim vremenom propagacije signala, imaju niske margine šuma, tako da su potrebne specijalne mere oklapanja i zaštite kada se koriste u sredinama gde su moguće električne ili elektromagnetne smetnje. U slučajevima gde je primami zahtev mala potrošnja električne energije (baterijski napajani uređaji) kola CMOS familije su bez premca.

Uglavnom važi pravilo: Bira se najsporija familija koja zadovoljava zahtevanu brzinu rada. Time će u najvećem broju slučajeva biti zadovoljen kriterijum margine šuma i cene.

Kada je definisana familija logičkih kola, pristupa se sintezi mreže. Nakon sinteze neophodno je izvršiti proveru da li mreža zadovoljava uslove faktora grananja definisanog za datu familiju, odnosno za svako pojedinačno kolo. U slučaju da ne zadovoljava, neophodno je izvršiti modifikaciju mreže.

7.6 FAKTOR GRANANJA

Izlazni faktor grananja je dat u katalogu od strane proizvođača. Izražava se kao broj koji označava

koliko se ulaza kola iste familije može priključiti na posmatrani izlaz. Ulazno opterećenje je, za

109

standardna kola posmatrane familije, najčešće 1, međutim, za kompleksnija integrisana kola ulazno opterećenje može biti i različito od 1, tako da prilikom provere opterećenosti kola o ovome treba voditi računa. Ukupan zbir jediničnih ulaznih opterećenja priključenih na izlaz bilo kog logičkog kola mora da bude manji ili jednak izlaznom faktoru grananja tog kola. Ukoliko to nije slučaj, neophodno je modifikovati mrežu tako da ni jedno kolo ne bude preopterećeno. Zbog konačnog vremena propagacije kroz logička kola, ova modifikacija može da unese nepravilnosti u vremenski odziv mreže. Ponekad se ulazno opterećenje logičkog kola naziva ulazni faktor grananja, fan in.

U slučaju da se u istoj mreži koriste logička kola raznih familija, što nije redak slučaj, pravilno projektovanje mreže u pogledu opterećenosti logičkih kola je složenije. Ako je naponski nivo logičke nule i logičke jedinice isti za kola iz različitih familija koja se sprežu, potrebno je, iz kataloga kola čiji se izlaz koristi, ustanoviti maksimalnu izlaznu struju za visoki izlazni nivo (IOH) i maksimalnu izlaznu struju za nizak izlazni nivo (IOL). Za sva kola priključena na posmatrani izlaz potrebno je ustanoviti maksimalne ulazne struje za visoki i niski nivo, IIH i IIL respektivno.

Ispravno projektovana mreža mora da zadovolji uslove:

∑=

≥n

iIHOH i

II1

∑=

≥n

iILOL i

II1

gde je n ukupan broj kola priključen na posmatrani izlaz. Ukoliko makar jedan od navedenih uslova nije zadovoljen, potrebno je modifikovati mrežu

dodavanjem invertora ili rasteretnih stepena (bafera). U ovom slučaju treba voditi računa da se ne ugrozi vremenski odziv mreže.

Primer mreže koja ne zadovoljava kriterijume faktora grananja prikazan je na slici:

Ako primenjena logička kola imaju izlazni faktor grananja 4, a ulazno opterećenje 1, sa slike se,

brojanjem priključenih kola na izlaz kola 1, zaključuje da je kolo 1 preopterećeno. Neophodno je modifikovati mrežu tako da ni jedno kolo ne bude opterećeno sa više od 4 ulaza, a da

izlazna funkcija kola ostane nepromenjena. Ovo se može postići dodavanjem dva invertora, kako je to prikazano na slici:

Izlazna funkcija je ostala nepromenjena, faktor grananja za sva kola u mreži je zadovoljen, ali se, zbog

konačnog vremena propagacije kroz invertore 1a i lb, ukupno kašnjenje kroz deo mreže povećalo. Za kombinacije ulaznih promenljivih CBA i CBA ukupno kašnjenje kroz mrežu, nakon pojave signala TAKT.L, je jednako kašnjenju kroz 3 logička kola, dok je za ostale kombinacije ulaznih promenljivih kašnjenje veće i jednako je zbiru kašnjenja 5 logičkih kola.

Različito kašnjenje izlaznog signala za različite kombinacije vrednosti ulaznih promenljivih u istoj mreži, može da izazove nepravilnosti u radu uređaja u kome se mreža koristi. Iz tih razloga, se za rasterećenje kola 1 koriste tri, umesto dva invertora i korigovana mreža je prikazana na slici:

110

slika A

U mreži sa slike signal TAKT.L propagira do izlaza mreže kroz jednak broj logičkih kola nezavisno od kombinacije vrednosti ulaznih promenljivih.

7.7 VREMENSKI ODZIV KOMBINACIONIH MREŽA

Da bi realizovana kombinaciona mreža ispravno funkcionisala, a takođe da bi projektovana mreža

mogla da se koristi kao sastavni deo nekog složenijeg digitalnog uređaja, neophodno je uzeti u obzir i vremenski trenutak kada se promena logičkih nivoa događa. Vremenski dijagram ilustruje ponašanje logičkih signala u funkciji vremena i ujedno definiše zahteve za maksimalno, odnosno minimalno kašnjenje ulaznih i izlaznih signala. Na slici je prikazan uobičajeni način crtanja vremenskog dijagrama nekog logičkog signala L.

Ovakav način prikazivanja signala, koji se susreće u katalozima digitalnih komponenti, definiše

sledeće: - U vremenskom intervalu A – B signal L je u stanju logičke "0". - U vremenskom intervalu B – C signal L je u stanju logičke "1". - U bilo kom trenutku intervala C – D L može da promeni stanje iz "1" u "0". - U intervalu D – E L je u stanju "0". - U intervalu E – F L može (ne mora) da promeni logičko stanje. - U intervalu F – G L može biti "0" ili "1" (ne sme da se menja). - U intervalu G – H L može da menja stanje. - Najkasnije u trenutku H L mora da zauzme stanje "1".

Pridržavajući se navedenih pravila, na slici a. prikazan je vremenski dijagram mreže sa slike A. Na prikazanom dijagramu su zanemarena kašnjenja kroz logička kola. Na slici b. prikazan je vremenski dijagram za istu mrežu na kome su uzeta u obzir vremena propagacije i tolerancije vremena propagacije za familiju upotrebljenih logičkih kola.

slika a. slika b.

Za svaku familiju logičkih kola u katalogu je naznačeno tipično vreme propagacije - td, minimalno - tdmin i maksimalno vreme propagacije - tdmin (uobičajeno je da se ova vremena navode odvojeno za usponsku ivicu signala tLH , odnosno za silaznu ivicu signala tHL). Vremena tmax i tmin se određuju iz uslova da za vreme aktivnog stanja sinhronizacionog signala TAKT.L, na kolima na kojima se obavlja

111

formiranje logičkih proizvoda (logička kola 5 do 9) ne sme da dođe do promene logičkih promenljivih. Signal TAKT.L na putu do logičkih kola 5 do 9 prolazi kroz tri invertora (1-la-lb, odnosno, 1-la-lc), tako da je vreme propagacije 3td , dok ulazne promenijive A, B i C prolaze kroz po jedan invertor, 2, 3 ili 4 respektivno, tako da vreme propagacije do ulaza u kola za formiranje proizvoda iznosi td.

Da bi mreža ispravno funkcionisala, očigledno je da maksimalno vreme kašnjenja ulaznih promenljivih u odnosu na silaznu ivicu takta može da iznosi 2 td. Istim rezonovanjem određuje se i minimalno vreme koje treba da protekne od trenutka kada takt postane neaktivan do trenutka kada ulazne promenljive mogu da promene vrednost, odnosno:

tmax=tmin=2td Uslov dat ovom jednačinom bio bi ispravan u slučaju da sva logička kola imaju identično vreme

propagacije td. Za pouzdano fankcionisanje mreže potrebno je posmatrati najnepovoljniji slučaj u pogledu tolerancija vremena propagacije. Za vreme tmax najnepovoljniji slučaj je da invertori 1, la, 1b i 1c imaju minimalno vreme propagacije, a invertori 2, 3 i 4 maksimalno. Najnepovoljniji slučaj za vreme tmin je da invertori kroz koje propagira signal TAKT.L imaju maksimalno vreme propagacije, a invertori koji komplementiraju ulazne promenljive minimalno. Na osnovu ovog razmatranja prethodna jednačina postaje:

tmax=3 tdmin- tdmax tmin=3 tdmax- tdmin

Relacije definišu uslove za vremenski položaj ulaznih promenljivih u odnosu na taktni signal. Vremensko kašnjenje izlaznog signala se, po pravilu, referiše u odnosu na taktni signal, u ovom

slučaju na signal TAKT.L Minimalno vreme kašnjenja izlaznog signala F u odnosu na aktivnu ivicu taktnog signala (tkmin) zavisi od broja logičkih kola u lancu kroz koji taktni signal propagira, od vremena propagacije kroz logička kola i od tolerancije vremena propagacije.

Kada se digitalna mreža koristi u sklopu složenog digitalnog sistema, neophodno je da se definiše u kom vremenskom intervalu izlazna promenljiva mreže pouzdano predstavlja zadatu funkciju koju mreža treba da obavlja. Na vremenskom dijagramu na slici b. ovaj interval je označen sa tFizl. Na dijagramu je prikazano da izlazni signal može da dobije vrednost "1" najranije nakon vremena tkmin, da će sigurno dobiti vrednost "1" nakon vremena tFH i da će sigurno zadržati vrednost "1" do isteka vremena tFizl.

Sa vremenskog dijagrama se vidi da izlazni signal mreže nema definisanu vrednost u vremenskim intervalima tkmin do tFH i tFL do tkmax. Ovo je logično s obzirom na toleranciju vremena propagacije kroz logička kola. Ako se izlazni signal mreže sa slike A koristi kao ulazni signal za neku drugu mrežu, neophodno je voditi računa o intervalu vremena u kome je izlazni signal posmatrane mreže važeći.

7.8 MOGUĆE GREŠKE IZAZVANE KAŠNJENJEM LOGIČKIH KOLA

Usled konačnog vremena propagacije kroz logička kola izlazni signal iz kombinacione mreže može, u

kratkim vremenskim intervalima, da ne odgovara funkciji koja je dobijena analizom ili sintezom mreže gde kašnjenje kroz kola nije uzimano u obzir.

Na izlazu mreže može da se pojavi kratkotrajni impuls u vreme kada sa očekuje da je logički nivo stabilan. Ovakav kratkotrajni impuls, koji u stvari predstavlja smetnju je nazvan glitch (glič).

Za složene mreže, gde je teško izvršiti analizu u pogledu mogućnosti pojave gliča, najčešće se uvodi sinhronizacioni signal koji zabranjuje pojavu izlaznog signala dok se sva prelazna stanja u mreži ne završe. Na slici je dat primer mreže gde je, ako se poštuje vremenski dijagram mogućnost pojave gliča eliminisana.

112

Sinhronizacioni signal SINH.H se generiše najranije nakon vremena ts od trenutka kada su sve ulazne

promenijive zauzele stabilnu vrednost. Izlaz mreže, Fs je važeći samo za vreme sinhronizacionog signala. Sinhronizacija zahteva veći broj logičkih kola, a može nedopustivo da uspori rad mreže. Da bi se

izbegla sinhronizacija, neophodno je izvršiti analizu mreže na mogućnost pojave gliča. Ukoliko se pokaže da postoji mogućnost pojave gliča, makar za najnepovoljnije tolerancije kašnjenja kroz logička kola, mrežu treba modifikovati.

Kombinaciona mreža treba da bude projektovana tako da, ako na ulazu mreže, u određenom vremenskom trenutku, samo jedna promenljiva menja vrednost, na izlazu mreže ne sme da postoji mogućnost pojave gliča. Ako mogućnost pojave gliča nije analizirana, glič na izlazu može da se pojavi kao lažna nula, lažna jedinica ili kao višestruka promena nivoa.

Kao primer pojave lažne nule može da posluži mreža prikazana na slici. Izlazna funkcija mreže je data izrazom:

CBABF += Ako je A=C=1, bez obzira na vrednost ulazne promenijive B, izlazna funkcija F treba da ima vrednost

1, što bi i bio slučaj da je vreme propagacije kroz logička kola zanemarljivo. Međutim postoji interval vremena u kome su oba logička proizvoda (AB i CB ) logička nula, tako da će se na izlazu pojaviti glič, odnosno lažna nula.

Za kombinacione mreže koje su sintetizovane kao zbir logičkih proizvoda, mogućnost pojavljivanja

lažne nule se može ustanoviti pomoću Karnoovih mapa. Za mrežu sa prethodne slike Karnoova mapa je prikazana na sledećoj slici.

Sa slike a. se vidi da su konture koje predstavljaju logičke proizvode razdvojene i da ne postoji kontura

koja bi zahvatala oba proizvoda. Iz mape sa slike se direktno zaključuje da, pošto su logički proizvodi nezavisni, može da se dogodi da jedan od proizvoda postane nula pre nego što, zbog kašnjenja kroz kola, drugi postane jedinica, te u mreži postoji mogućnost pojave lažne nule.

Modifikacija mreže u cilju sprečavanja generisanja lažne nule obavija se dodavanjem konture koja će da sadrži zajednička polja sa već postojećim konturama u Karnoovoj mapi. Ovo je prikazano na slici b., a modifikovana mreža, u kojoj nema mogućnosti generisanja lažne nule, na slici:

113

Za vreme dok je A=C=1 obezbeđeno je da je F=1 bez obzira na promenljivu B, čime je generisanje

lažne nule eliminisano, a ukupno vreme propagacije kroz mrežu nije povećano. Kombinacione mreže realizovane kao suma logičkih proizvoda (korišćenjem I - ILI, odnosno NI - NI

kola) nemaju mogućnost generisanja lažne jedinice. Ovo se lako može zaključiti posmatranjem funkcije: CBABF += . Da bi ovaj izraz imao vrednost logičke nule bez obzira na stanje promenljive B, potrebno

je da je A=0 i C=0. Ako je ovaj uslov ispunjen, tada je F=0 bez obzira na vreme propagacije kroz logička kola.

Lažna jedinica može da se pojavi na izlazu kombinacionih mreža realizovanih kao proizvod logičkih suma. Mreža, prikazana na slici:

čiji je algebarski izraz:

)()( CBBAF +⋅+= za A=C=0, u slučaju da je kašnjenje kroz korišćena logička kola zanemarljivo, ima izlaz F=0, bez obzira na vrednost promenljive B. Ako se kašnjenje kroz kola uzme u obzir, na izlazu kola će se javiti lažna jedinica, kako je to pokazano na vremenskom dijagramu na slici b, gde je zanemareno kašnjenje kroz izlazno I kolo.

Mreže, formirane kao proizvod logičkih suma (korišćenjem ILI - I, odnosno NILI - NILI kola), nemaju mogućnost generisanja lažne nule.

Mogućnost višestruke promene izlaznog nivoa mreže, nakon promene logičkog nivoa samo jedne ulazne promenljive, postoji ako se u mreži koriste logička kola sa različitim vremenom propagacije (kola različitih familija), ili je rasterećenje ulaznih promenljivih (zbog faktora grananja), izvršeno na nepravilan način. Na slici je prikazan primer mreže koja, zbog nepravilnog načina rasterećenja signala B, u slučaju kada je A=C=D=0, generiše višestruku promenu izlaznog signala kada B promeni nivo od 0 na 1.

Sa slike se vidi da deo mreže koji čine kola 1, 5, 6 i 7 predstavlja mrežu u kojoj nije eliminisana

mogućnost generisanja lažne jedinice. Deo mreže koji obrazuju kola 3, 4, 8, 9 i 10 predstavlja standardno "isključivo ILI" kolo. Ulazni signal B je rasterećen invertorima 1 i 2, tako da se na izlazu invertora 2 generiše zakašnjeni signal Bz, koji je u stacionarnom režimu rada jednak signalu B. Na slici b. prikazan je

114

vremenski dijagram mreže. Izlazni signal F, nakon prelaska signala B sa nivoa 0 na 1, dva puta menja nivo pre nego što dostigne stacionarnu vrednost logičke jedinice.

U navedenom primeru mogućnost višestruke promene izlaznog signala se može izbeći na dva načina: modifikacijom dela mreže u cilju onemogućivanja lažne jedinice, ili korišćenjem vremenski identičnog ulaznog signala B na svim ulaznim priključcima mreže. Ovo poslednje bi se postiglo time što bi se na ulazu kola 5, umesto signala B, koristio signal Bz.

Generalna pravila za projektovanje kombinacionih mreža koje nemaju mogućnost višestruke promene izlaznog nivoa su:

• Bez posebne analize nije dozvoljeno u kombinacionoj mreži koristiti kola sa različitim vremenom propagacije.

• Modifikovati sve delove mreže tako da nemaju mogućnost generisanja lažne nule ili lažne jedinice.

• Obezbediti da sve ulazne promenljive mreže menjaju vrednost u istom vremenskom trenutku.

7.9 TROSTATIČKI BAFERI

Izlazni signal trostatičkih kola može biti logička nula, logička jedinica, ili izlaz može biti u stanju visoke impedanse. Trostatička kola mogu biti logička I, ILI, NI, NILI, invertori i neinvertujući pojačavači. Ukoliko trostatički invertori, odnosno neinvertujući pojačavači imaju povećan izlazni faktor grananja u odnosu na standardna kola date familije, takva kola se nazivaju trostatički baferi ili trostatički drajveri. Na slici su prikazani standardni simboli za trostatičke bafere:

Signal koji prebacuje kolo u stanje visoke impedanse naziva se signal dozvole ili signal aktiviranja i

najčešće se obeležava slovom E (enable). Simbol (a) na slici predstavlja neinvertujući trostatički bafer, dok simbol (b) predstavlja invertujući

bafer. Oba ova bafera su aktivna kada je signal dozvole E=1, dok su za E=0 u stanji visoke impedanse. Bafer (a), za E=1 predstavlja neinvertujući pojačavač, dok bafer (b) za E=1 predstavlja invertor.

Baferi na slici (c) i (d) predstavljaju neinvertujući pojačavač, odnosno invertor, aktivan za E=0, odnosno u stanju visoke impedanse kada je signal dozvole E=1.

Na slici je prikazan digitalni sistem u kome se sa logičkih mreža A, B, C ili D, signali FA, FB, FC, ili FD prosleđuju logičkoj mreži L preko zajedničke linije. Signali "dozvole", EA do ED moraju biti generisani u različitim vremenskim intervalima, kao ne bi došlo do "sudara" na zajedničkoj izlaznoj liniji.

7.10 MAGISTRALE DIGITALNIH SIGNALA

Trostatički baferi su našli vrlo veliku primenu u savremenim digitalnim sistemima, naročito u računarskim sistemima. Magistrala je jedna ili više linija preko kojih se prenosi informacija u okviru digitalnog sistema. Pošto u principu, upis i čitanje u računarskom sistemu ne može da se obavlja u isto vreme, bilo bi neracionalno da se koriste odvojeni spojni putevi. Priključivanje podsistema na magistralu prikazano je na slici.

115

7.11 BIDIREKCIONI TROSTATIČKI BAFERI

Broj podsistema koji mogu biti priključeni na magistralu zavisi od izlaznog faktora grananja primenjenih trostatičkih bafera. U slučaju da je broj uređaja koje treba priključiti na magistralu takav da se premašuje izlazni faktor grananja, neophodno je podeliti magistralu na sekcije. U takvim sistemima uređaji priključeni na različite sekcije takođe treba da razmenjuju informacije u oba smera. Svaka linija magistrale između sekcija treba da bude spojena tako da propušta logičke signale u oba smera. Na slici je prikazana jedna linija magistrale izdeljena na sekcije trostatičkim baferima.

Trostatički baferi su korišćeni za priključivanje uređaja na magistralu i za međusobno spajanje sekcija

magistrale. Signali dozvole treba da su generisani tako da se nikad ne može dogoditi jednovremeno aktiviranje više od jednog izlaznog bafera na magistrali. Za vreme dok je aktivan bilo koji iz skupa A do N izlaznih bafera, potrebno je da signal SMERA.H=1. Kada je na sekciji b aktivan izlazni bafer treba da je SMERA.H=0.

Trostatički baferi su najčešće projektovani tako da je prelazak u stanje visoke impedanse brži od prelaska iz stanja visoke impedanse u aktivno stanje. Ovo omogućava da se isključivanje jednog i aktiviranje drugog bafera, priključenog na istu liniju, može zadati u istom vremenskom trenutku, a da pri tome ne dolazi do "sudara" na liniji. Pošto vreme propagacije signala dozvole, odnosno vreme aktiviranja i deaktiviranja bafera ima određene tolerancije, mrtvo vreme mora da obezbedi da u najgorem slučaju kada se deaktivira najsporiji bafer, a aktivira najbrži, ne postoji vreme kada su oba bafera aktivna. Na slici je prikazano kako bi trebalo da izgleda vremenski dijagram za digitalni sistem sa prethodne slike za slučaj kada bi podsistemi slali informacije na magistralu redosledom: A-N-B-A-M. Na dijagramu vreme tm predstavlja mrtvo vreme.

Sa slike se vidi da zahtevani oblik signala SMERA.H nije jednostavno generisati. Da bi se obezbedilo

dovoljno vremena da se deaktivira bafer TB, pre nego što bafer B postane aktivan, signal SMERA.H treba da postane 0 pre nego što signal EB postane 1. Signal SMERA.H bi trebalo da unapred, pre aktiviranja bafera na određenoj sekciji, menja vrednost prilikom svake promene smera slanja signala između sekcija magistrale, a da zadržava vrednost ako se ne menja smer. Jednostavan način za kontrolu aktiviranja trostatičkih bafera TB1 i TB2 je da se dozvoli aktiviranje jednog od bafera samo ako postoji signal

116

dozvole na bilo kojoj sekciji magistrale. Zavisno od sekcije na kojoj se pristupa magistrali, aktivira se samo bafer za zahtevani smer. Kombinaciona mreža koja ovo obezbeđuje je:

Ako se signal za aktiviranje bafera generiše mrežom sa ove slike, vremenski dijagram će izgledati kao

na datoj slici. Zanemarena su kašnjenja kroz logička kola i bafere. Takođe se sa slike vidi da je, za vreme dok nije aktiviran ni jedan izlazni bafer, magistrala u stanju visoke impedanse, što se na vremenskim dijagramima predstavlja horizontalnom linijom na sredini između nivoa logičke nule i jedinice.

Trostatički baferi vezani tako da propuštaju logičke signale u oba smera, kao što su baferi TB1, i TB2, nazivaju se bidirekcioni trostatički baferi. Mogu biti pakovani po 4 do 6 invertujućih ili neinvertujućih bafera sa odvojenim signalom dozvole, po 8 bafera sa zajedničkim signalom dozvole ili po 8 bidirekcionih bafera sa zajedničkim signalom dozvole i signalom smera.

Magistrale računarskih sistema najčešće sadrže osam linija, ili multiple od po osam linija, tako da su integrisani trostatički baferi najčešće pakovani sa osam bidirekcionih bafera u čipu, a izlazni faktor grananja je najčešće između 25 i 50.

Na slici je prikazana logička šema integrisanog kola 74HC640:

Mreža sadrži 8 bidirekcionih bafera i logička kola za generisanje zajedničkih signala dozvole. Signal

OUTPUT ENABLE, kada je aktivan (na niskom logičkom nivou), aktivira trostatičke bafere u smeru A ka B u slučaju da je signal DIRECTION = 1, a u smeru B ka A, kada je DIRECTION = 0. Pošto se ovakvi baferi najčešće koriste za međusobno spajanje sekcija magistrale, ili spajanje dve magistrale, dobili su naziv bidirekcioni baferi magistrale.

Integrisani trostatički baferi mogu biti realizovani kao Šmitova kola, kako bi se ulaznim histerezisom povećao imunitet na smetnje.

7.12 DEKODERI

Dekoderi su kombinacione mreže sa više ulaza i više izlaza, gde svaka dozvoljena kombinacija ulaznih

promenljivih aktivira poseban izlaz. Dekoderi mogu biti potpuni, u kojima za n ulaznih promenljivih postoji 2n izlaznih funkcija i nepotpuni, gde je broj izlaznih funkcija manji od 2n, odnosno gde se određene kombinacije ulaznih promenljivih ne mogu pojaviti.

117

7.13 POTPUNI DEKODERI

Potpuni dekoderi se često nazivaju i binarni dekoderi, pošto su ulazne promenljive binarno kodovani brojevi, a za svaku kombinaciju ulaznih promenljivih postoji jedan, i samo jedan, aktivan izlaz iz mreže. Ako trocifreni binarni broj A2, A1, A0 predstavlja ulaz u dekodersku mrežu, tada će postojati 23 kombinacija ulaznih promenljivih, odnosno 8 izlaza iz mreže. Sve kombinacije ulaznih i izlaznih promenljivih prikazane su tabelom:

Iz tabele se vidi da svaka izlazna funkcija mreže sadrži samo po jedan član logičkog proizvoda, da se

mreža može realizovati korićenjem samo I kola i invertora i da minimizacija mreže nije moguća. Dekoder prikazan na slici:

se najčešće naziva 3/8 ili 1 od 8 dekoder. Može biti realizovan I kolima i invertorima, ili NI kolima i invertorima. U slučaju kada se za formiranje logičkih proizvoda koriste NI kola, izlazi dekodera su aktivne nule. Dekoder opterećuje ulazne promenljive faktorom 5, a u slučaju da se ulazne promenljive ne menjaju sinhrono, moguća je pojava gličeva na izlazima. Iz navedenih razloga, prilikom praktične realizacije dekodera, ulazne promenljive se rasterećuju dodatnim invertorima, a izlazi dekodera se uslovljavaju postojanjem sinhronizacionog signala E. Signal E, koji se naziva i signal dozvole treba držati na nultom (neaktivnom) nivou za vreme dok ulazne promenljive menjaju vrednost, a na nivou 1 (aktivnom), kada su ulazne promenljive stabilne. Signal dozvole se koristi i prilikom kaskadnog vezivanja dekodera.

Modifikovana šema dekodera 3/8 prikazana je na slici.

Dekoderi se, kao integrisane komponente, izrađuju u različitim pakovanjima, odnosno sa različitim

brojem ulaza i izlaza. Najčešći su 2/4, 3/8 i 4/16 dekoderi. Dekoderi se u šemama digitalnih sistema označavaju pravougaonim simbolom sa naznačenim ulaznim,

izlaznim i kontrolnim signalima. Unutar pravougaonika se ispisuje vrsta dekodera. Kontrolni signali se najčešće obeležavaju sa E (Enable) ili CS (Chip Select). Na slici su prikazani simbol za dekoder 3/8, i

118

vremenski dijagrami istog dekodera. Kašnjenje bilo kog izlaza se definiše, kako u odnosu na promenu ulaznih promenljivih Ai, tako i u odnosu na CS signale.

Kontrolni CS ulazi se mogu koristiti za međusobno vezivanje dekodera, kako bi se dekodovale višebitne ulazne reči. Kaskadnim vezivanjem više dekodera moguće je ostvariti dekodovanje binarnih brojeva sa, praktično, neograničenim brojem cifara.

7.14 GENERISANJE FUNKCIJA POMOĆU DEKODERA

Binarni dekoderi se mogu koristiti i za generisanje logičkih funkcija izraženih zbirom proizvoda. Ako

se posmatra funkcija: CBACABCBAF ++=

tada kombinaciona mreža koja generiše ovu funkciju može biti realizovana kao na slici:

gde su logički proizvodi generisani dekoderskom mrežom, a suma je oformljena NI kolom, koje obavlja ILI funkciju za, invertovane ulazne signale. Kontrolni CS signali su priključeni na odgovarajući logički nivo kako bi bio zadovoljen uslov iz jednačine:

1.3.2.1 =⋅⋅= LCSLCSHCSE

7.15 NEPOTPUNI DEKODERI

Pored potpunih, binarnih dekodera, dekoderi mogu biti i nepotpuni, odnosno, određene kombinacije ulaznih promenljivih se ne mogu pojaviti na ulazu kombinacione mreže. Nepotpuni dekoderi mogu biti realizovani na identičan način kao i potpuni, s tim što će I, odnosno NI kola, koja generišu proizvode koji se ne mogu pojaviti, biti izostavljena. Ovakav način realizacije dekodera je korektan, ali mreža nije minimalna.

Tipičan primer nepotpunog dekodera je BCD dekoder, koji dekoduje binarno kodovanu decimalnu cifru. U tabeli su prikazane dozvoljene kombinacije binarnih promenljivih A0, A1, A2 i A3 odnosno kombinacije koje koduju binarne brojeve 0 do 9.

119

Kombinacije koje koduju logičke proizvode 10 do 15 ne mogu da se pojave u BCD kodu, tako da se

kombinaciona mreža može minimizirati. Na slici je prikazan i logički simbol i logička šema BCD dekodera. Oznaka BCD dekodera može biti: 1

od 10, 4/10 ili BCD/DC dekoder (binarno kodovane decimalne cifre u decimalne cifre). Signal E na slici je signal dozvole, odnosno, sinhronizacioni signal.

Integrisani BCD dekoderi takođe mogu imati signal E generisan funkcijom 1.3.2.1 =⋅⋅= LCSLCSHCSE , odnosno, izrađuju se dekoderi koji se selektuju signalima CS1, CS2 i

CS3

7.16 KODERI

Da bi neka informacija mogla da se obrađuje digitalnim sistemom, potrebno je da se ta informacija predstavi određenom kombinacijom nula i jedinica, odnosno treba da bude kodovana. Na primer, sa tastature kalkulatora ili računara, prilikom aktiviranja bilo kog tastera, posredstvom odgovarajuće kombinacione mreže, generiše se kombinacija nula i jedinica koja odgovara tom tasteru, odnosno, generiše se kod karaktera koji taster predstavlja. Kombinaciona mreža koja obavlja ovu operaciju naziva se koder (encoder).

Koderi mogu biti potpuni, odnosno binarni, kada imaju 2n ulaza i n izlaza i nepotpuni kada je za n izlaza broj ulaza manji od 2n.

7.17 POTPUNI I NEPOTPUNI KODERI

Logička mreža kodera se može sintetizovati na osnovu kombinacione tabele ulaznih i izlaznih

promenljivih. Kombinaciona tabela za potpuni koder koji 8 digitalnih signala koduje u trocifren binarni broj data je u tabeli:

Mreža definisana tabelom može se realizovati korišćenjem tri četvoroulazna ILI kola, kako je to

prikazano na slici.

120

Funkcija kodera je suprotna funkciji dekodera. Na ulazu je aktivan jedan od 2n signala, koji na izlazu

koduje binarni broj od n bita. Koder je sintetizovan korišćenjem n ILI kola. Svako kolo ima 2n ulaza. Koder sa slike koduje binarni broj koji odgovara aktiviranom ulaznom signalu. Primena ovakvog kodera u digitalnim sistemima može da dovede do pogrešnog kodovanja iz dva razloga: ulazni signal A0 nije priključen na mrežu kodera, tako da se stanje A0=1 ne razlikuje od stanja kada nijedan signal nije aktiviran i drugo, u slučaju da se vreme propagacije korišćenih ILI kola razlikuje, postojaće vremenski interval u kome kod neće odgovarati ulaznom signalu. Kombinaciona mreža na slici:

predstavlja koder u kome je izlazni kod sigurno važeći za vreme kada je sinhronizacioni signal DV=1 (DV je skraćenica od engl. Data Valid - podaci važe).

Invertori 1 do 15 obezbeđuju da ulazni faktor opterećenja bude 1. Signal DV će postati DV=1 kad god je neki od ulaznih signala aktivan, uključujući i signal A0. Generisanje signala DV propagira kroz pet logičkih kola, tako da će se na izlazu mreže pojaviti zakašnjen u odnosu na izlazne signale Yi koji se generišu lancem od četiri logička kola. Kada bilo koji ulazni signal X, postane logička nula, izlazni signali Yi postaju 1 (neaktivni) nakon kašnjenja od četiri logička kola, međutim signal DV je pao na nulu nakon kašnjenja od tri kola, pošto kašnjenje invertora 16 i 17 ne utiče na deaktiviranje DV s obzirom da je signal B direktno doveden na izlazno I kolo.

Nepotpuni koderi se sintetizuju na identičan način kao i potpuni samo je kod nepotpunih kodera broj ulaza manji od 2n (n je broj izlaza). Najčešće korišćen nepotpuni koder je koder decimalne cifre u BCD kodovani broj. Mreža ima 10 ulaza i 4 izlaza a sintetizovana je pomoću tabele na slici:

975310 AAAAAY ++++=

76321 AAAAY +++=

76542 AAAAY +++=

983 AAY +=

121

Mreža koja realizuje ovu funkciju data je na slici

7.18 PRIORITETNI KODERI

U slučaju da su jednovremeno aktivna dva, ili više ulaznih signala, koder će generisati pogrešan kod,

pa se do sada opisani koderi ne mogu koristiti. Potrebno je modifikovati mrežu kodera tako da se ulaznim linijama odredi prioritet, pa ako se jednovremeno pojave više ulaza, na izlazu će se generisati kod ulaza sa najvišim prioritetom. Ovakav koder se naziva prioritetni koder (priority encoder).

Prioritetni koder se može sintetizovati korišćenjem običnog kodera i prioritetne mreže, kako je to, za koder 8/3, prikazano na slici:

Prioritetna mreža treba da obezbedi, da kad je aktivan signal dozvole E, bez obzira na broj aktivnih

signala, na izlazu postoji samo jedan aktivan signal. Za E=0 svi APi signali treba da su neaktivni. Ako se usvoji da je ulazni signal A7 najvišeg prioriteta, tada će za prioritetnu mrežu da važe relacije:

77 AEAP ⋅=

766 AAEAP ⋅⋅=

7655 AAAEAP ⋅⋅⋅= . . .

765432100 AAAAAAAAEAP ⋅⋅⋅⋅⋅⋅⋅⋅=

Prioritetni koderi su kaskadna veza mreža sa slike:

i Kao integrisane komponente se proizvode u jedinstvenom pakovanju. Simbol prioritetnog kodera

74LS148 prikazan je na slici:

122

Sa slike se vidi da su svi ulazni, izlazni i sinhronizacioni signali aktivni na nultom logičkom nivou. Ulazni signal EI (Enable Input) odgovara signalu E. Izlazni signal GS (Group Select) odgovara signalu

DV i označava da su izlazi iz kodera važeći. Signal EO (Enable Output) dat je izrazom: GSEIEO ⋅= i koristi se prilikom kaskadnog vezivanja prioritetnih kodera u cilju povećanja broja ulaza.

Na slici je prikazan prioritetni koder 16/4 ostvaren sprezanjem dva kodera 8/3:

Signal SR15 je najvišeg prioriteta. Ako je aktivan bilo koji ulazni signal SR8 do SR15 signal GS kodera

(1) će biti aktivan, a EO signal neaktivan, čime se zabranjuju izlazi kodera (2). Aktivan GS koduje najviši bit izlaznog koda AD3. Ako je aktivan neki od ulaznih signala nižeg prioriteta (SR0 do SR7), a neaktivni svi signali SR8 do SR15, aktiviranjem signala SINC, EO izlaz kodera (1) postaje aktivan i preko EI ulaza dozvoljava izlaz kodera (2). Neaktivan GS signal kodera 1 postavlja AD3=0. Ako je aktivan bilo koji od kodera, signalima GS će se postaviti ADV=1 (adresa važi).

7.19 KONTROLA ISPRAVNOSTI KODOVANJA

Zbog mogućnosti pojave greške prilikom kodovanja, a naročito prilikom prenosa digitalnih

informacija, često se koristi kontrola ispravnosti kodovanja, odnosno koda. U sistemima gde je verovatnoća pojave više od jedne greške u kodovanoj poruci mala, uglavnom se koristi kod sa konstantnim brojem jedinica i kod parnosti.

Kod sa konstantnim brojem jedinica koduje poruke od n bita tako da u svakoj poruci postoji m jedinica. Kontrola ispravnosti se obavlja tako što se izbroje jedinice u kodovanoj reči, pa ako je broj jedinica različit od m, znači da je došlo do greške. Kombinaciona tabela za koder 6 u 4 sa kodom 2 od 4 data je u tabeli:

Broj reči koji se na ovaj način mogu kodovati je manji nego kod potpunog binarnog kodera i iznosi

⎟⎟⎠

⎞⎜⎜⎝

⎛mn

. Ako se, na primer, usvoji kod 2 od 4 (m = 2, n = 4), postojaće 6 različitih kombinacija.

Kombinaciona mreža, kojom se može realizovati koder koji zadovoljava tabelu, prikazana je na slici:

123

Kod parnosti predstavlja najčešće korišćenu metodu za kontrolu ispravnosti kodovanja. Prilikom

kodovanja, koje se može obavljati potpunim ili nepotpunim koderima, dodaje se još jedan bit, koji broj jedinica u kodovanoj poruci dopunjava do parnog (ili neparnog broja jedinica). Kontrola ispravnosti kodovanja se obavlja proverom parnosti broja jedinica. Koder koji bi generisao bit parnosti sadržao bi posebno ILI kolo, na koje bi se priključivali oni ulazni signali čiji originalni kod sadrži neparan broj jedinica, tako da će rezultujući kod uvek imati paran broj jedinica. Mreža koja realizuje funkcije zadate tabelom data je na slici:

Na izlazu mreže će uvek biti paran broj jedinica, bez obzira na kodnu kombinaciju. U digitalnim sistemima je često potrebno da se već kodovanim podacima naknadno generiše bit

parnosti. Za ovu funkciju je potrebno sintetizovati mrežu koja će generisati 1, ako je na ulazu neparan broj jedinica, odnosno 0, ako je broj jedinica paran. Ovakva mreža može da se sintetizuje korišćenjem isključivog ILI (EXILI) kola. Polazeći od pravila Bulove algebre daje:

000 =⊕ , 011 =⊕ , 11001 =⊕=⊕ proizilazi da je:

⎩⎨⎧

=⊕⊕⊕⊕= − jedinicabrojneparanzajedinicabrojparanza

AAAAP n ,1,0

.... 1210

gde Ai može da ima vrednost 0 ili 1. Mreža koja generiše ovu funkciju je mreža sačinjena od EXILI kola i može biti sintetizovana na način

prikazan na slici (a) ili (b). Logička funkcija obe mreže je identična, s tim što mreža (b) ima kraće vreme propagacije.

Primer kontrole ispravnosti prenosa četvorobitne poruke dat je na slici:

124

Na predajnoj strani se mrežom EXILI kola generiše bit parnosti P, tako da se kroz prenosni medijum prenosi paran broj jedinica. Na prijemnoj strani se, takođe EXILI kolima, proverava parnost jedinica u poruci. Ako je broj jedinica paran, poruka je ispravna i izlazni signal PI (poruka ispravna) postaje 1. Ako je došlo do greške u prenosu biće PN=1.

Kao što se sa slike vidi, za generisanje bita parnosti i za kontrolu ispravnosti poruke, koristi se ista mreža, s tim da mreža na prijemu ima jedan ulaz više. Pošto se u digitalnim sistemima najčešće koriste poruke od 8 bita, integrisane komponente se proizvode sa 8 ili 9 ulaza sa direktnim i invertovanim izlazom. Naziv komponente je ispitivač/generator parnosti, a alternativni logički simboli komponente su prikazani na slici:

Na primer, ispitivač/generator parnosti od 9 bita se prilikom prenosa poruka od 8 bita, na predajnom

kraju koristi kao generator parnosti, s tim da se koristi 8 ulaza, a deveti se vezuje na nivo logičke nule. Na prijemnom kraju se komponenta koristi kao ispitivač parnosti, osam linija podataka se vezuje na 8 ulaza ispitivača/generatora, a na deveti ulaz se priključuje bit parnosti.

7.20 KONVERTORI KODA

Kombinacione mreže koje obavljaju konverziju digitalne informacije iz bilo kog koda u neki drugi kod

nazivaju se konvertori koda. Svaki konvertor koda se može sintetizovati kao kaskadna veza dekodera i kodera, međutim, često je moguće izvršiti minimizaciju funkcija konverzije koda, tako da mreža postaje jednostavnija. Kao primer može da posluži konventor binarnog u Grejov kod. Ulazni signal u konvertor je binarno kodovan broj B2B1B0, a izlaz je broj kodovan u Grejovom kodu G2G1G0. Kombinacije svih ulaznih i izlaznih promenljivih prikazane su u tabeli:

Mreža koja obavlja konverziju prikazana je na slici. Sastoji se od potpunog dekodera 3/8 i potpunog

kodera 8/3, koji koduje broj u Grejovom kodu. Izlazni signali dekodera su ulazni signali kodera. Konvertor sa istom funkcijom se može realizovati korišćenjem manjeg broja logičkih kola ako se

izvrši minimizacija funkcija zadatih tabelom. Izlazni signali konvertora koda dati su relacijama:

0120120120122 BBBBBBBBBBBBG +++=

0120120120121 BBBBBBBBBBBBG +++=

0120120120120 BBBBBBBBBBBBG +++= Nakon minimizacije, relacije postaju:

22 BG =

1212121 BBBBBBG ⊕=+=

0101010 BBBBBBG ⊕=+=

125

a logička šema konvertora binarnog u Grejov kod, koji je sintetizovan da zadovolji jednačinu, je prikazana na slici:

Jedan od vrlo često korišćenih konvertora koda je konvertor BCD u kod 7 segmenata. Konvertori koda

BCD u sedam segmenata se u literaturi i u katalozima integrisanih komponenti češće nazivaju BCD/7 segmenata dekoderi.

Za prikazivanje cifara na mnogim digitalnim uređajima koriste se pokazivači sa 7 segmenata, gde binarno kodovana decimalna cifra aktivira odgovarajući skup segmenata, kako bi cifra bila vidljiva. Segmenti su, standardno, označeni slovima a do g kako je to pokazano na slici:

Na osnovu ove slike sačinjena je kombinaciona tabela:

Ulazni signal BI (Blanking Input), služi da deaktivira (ugasi) sve segmente bez obzira na kombinaciju

ulaznih promenljivih A, B, C i D. Ova mogućnost se koristi u višecifarskim pokazivačima da bi mogle da se ugase sve nule ispred celog broja.

Konvertor koda BCD/7 segmenata može da se realizuje kaskadnom vezom BCD/DC dekodera i kodera, koji bi se sastojao od 7 ILI kola, sintetizovanog prema tabeli. Kao BI ulaz konvertora koda poslužio bi ulaz signala dozvole (E) dekodera.

S obzirom da BCD kod sadrži zabranjena stanja, ekonomičniji konvertor koda može da se sintetizuje minimizacijom funkcija mreže. Nakon minimizacije logičkih funkcija dobijenih iz tabele, jednačine za aktiviranje segmenata postaju:

BICAACDBa ⋅+++= )( BIBAABCb ⋅++= )(

BICBAc ⋅++= )( BICBCACBABADd ⋅++++= )(

BICABAe ⋅+= )( BICBCABADf ⋅+++= )( BICBCBBADg ⋅+++= )(

a logička mreža koja realizuje funkcije prikazana je na slici:

126

7.21 MULTIPLEKSERI

Multiplekser je kombinaciona mreža koja obavlja funkciju digitalnog višepoložajnog prekidača. Na slici je prikazana funkcionalna šema i simbol multipleksera. Signalom SEL (selekcija) se prekidač postavlja u željeni položaj, tako da se jedan od n ulaznih signala priključuje na izlazni priključak Y, ukoliko je aktiviran prekidač E (dozvola). Ako je E neaktivan, izlaz će biti logička nula, bez obzira na položaj prekidača SEL i vrednost ulaznih promenljivih.

Selekcija ulaza se binarno koduje signalima So,S1,...,Sm-1, pri čemu je n=2m. Logička funkcija

multipleksera se može napisati u obliku:

∑−

=

⋅⋅=1

0

n

iii ESELDY

gde je SELi logički proizvod od m=log2n promenljivih Si čiji je indeks i.

7.22 SINTEZA MULTIPLEKSERA

Kao integrisane komponente multiplekseri se izrađuju sa dva, četiri, osam ili šesnaest ulaza. Kao primer može da posluži sinteza mukipleksera sa 8 ulaza. Takav multiplekser ima tri selekciona ulaza: S0, S1, i S2 pa je izlazni signal Y dat jednačinom:

ESSSDSSSDSSSDSSSDY ⋅++++= )...( 0127012201210120 a mreža je prikazana na slici:

Multiplekseri se izrađuju i sa trostatičkim izlazom, tako da se mogu priključivati na magistralu. Na

slici je prikazana i logička šema integrisanog osmoulaznog multipleksera sa trostatičkim izlazom

127

(74HC251). Radi univerzalnosti, multiplekser sadrži direktan i komplementarni izlaz. Signal dozvole izlaza (/E) je aktivan na niskom logičkom nivou i jednovremeno aktivira/deaktivira direktan i komplementaran izlaz. Funkcija logičkog sabiranja je, zbog pogodnosti izrade, ostvarena korisćenjem dva četvoroulazna NI kola i jednog dvoulaznog NILI kola.

Vrlo često korišćena komponenta je dvoulazni multiplekser. Proizvodi se kao četvorobitni dvoulazni multiplekser sa zajedničkim selekcionim ulazom i zajedničkim signalom dozvole E. Multiplekser se realizuje kao na slici, s tim da je n=2, k=4.

U literaturi i u katalozima integrisanih komponenti multiplekser se često naziva selektor podataka

(Data Selector), a selekcioni ulazi adresni ulazi, koji se obeležavaju A, B, C,… umesto S0, S1, S2,…

7.23 SINTEZA LOGIČKIH FUNKCIJA POMOĆU MULTIPLEKSERA

Multiplekser može da se koristi za realizaciju logičkih funkcija izraženih zbirom proizvoda. Ako se u jednačini

∑−

=

⋅⋅=1

0

n

iii ESELDY

usvoji da je E=1, a da selekcioni ulazi S0, S1 do Sm predstavljaju ulazne promenljive u kombinacionu mrežu, tada će izlaz multipleksera, za određenu kombinaciju ulaznih promenljivih, zavisiti od logičkog nivoa ulaznog signala Di. Za realizaciju funkcije od m promenljivih, potrebno je ulaze multipleksera Di, za kombinacije ulaznih promenljivih za koje funkcija ima vrednost 1, priključiti na nivo logičke jedinice, a ostale ulaze priključiti na nivo logičke nule.

Ako, na primer, treba realizovati funkciju: ACBBCABCF ++=

potrebno je dopuniti funkciju do normalne forme. Nakon množenja nepotpunog člana sa ( )AA+ dobija se:

ACBABCABCABCF +++= Funkcija treba da ima vrednost F = 1 za kombinacije ulaznih promenljivih 1, 4, 5 i 6. Ako se

promenljive A, B i C priključe na selekcione ulaze S0, S1, i S2 osmoulaznog multipleksera, ulazi D1, D4, D5 i D6 na logičku jedinicu, a ostali D ulazi na nivo logičke nule, multiplekser će generirati funkciju F. Pri tome se signal E vezuje na nivo jedinice. Generisanje funkcije pomoću multipleksera 8/1 prikazano je na slici:

7.24 DEMULTIPLEKSERI

Kombinaciona mreža koja obezbeduje da se digitalni signal sa jednog ulaza može proslediti na jedan od n izlaza naziva se demultiplekser. Funkcionalna šema demultipleksera je prikazana na slici i kao što se sa slike vidi, demultiplekser predstavlja inverznu funkciju multipleksera. Da bi se digitalnim signalima

128

selektovao 1 od n izlaza, potrebno je m selekcionih signala, gde je n=2m što je pokazano na simbolu demultipleksera na slici:

Kao demultiplekser može da se koristi binarni dekoder sa signalom dozvole. Ako se umesto signala E

na ulaz dekodera dovede promenljiva X, tada će, za kombinaciju ulaznih promenljivih dekodera i izlazni signal Yi, biti jednak promenljivoj X.

S obzirom da ista komponenta može biti i dekoder i demultiplekser, u katalozima se ove komponente najčešće nazivaju dekoder/demultiplekser.

Korišćenjem multipleksera i demultipleksera može se ostvariti prenos digitalnih informacija preko redukovanog broja spojnih puteva. Ako je n=2m za prenos n jednobitnih digitalnih informacija dovoljno je m+1 spojnih puteva, što je pokazano na slici:

Ukoliko se prenose višebitne digitalne informacije od k bita, za prenos je potrebno k multipleksera i

demultipleksera, a broj potrebnih spojnih puteva će biti m + k s obzirom da su selekcione linije zajedničke za sve multipleksere i demultipleksere.

7.25 ANALOGNI MULTIPLEKSERI/DEMULTIPLEKSERI

Korišćenjem CMOS bilateralnih prekidača izrađuju se komponente koje mogu biti bilo multiplekseri,

bilo demultiplekseri. Funkcionalna šema n-kanalnog analognog multipleksera/demultipleksera prikazana je na slici:

Selekcija kanala se obavlja dekoderom m/2m. Ako se komponenta koristi kao multiplekser, tada su

priključci Wi ulazni priključci, a priključak X izlazni. Kada obavlja demultipleksersku funkciju, priključak X je ulaz, a izlazi su priključci Wi.

8. SEKVENCIJALNE MREŽE

Sekvencijalne mreže, često nazivane sekvencijalni automati ili sekvencijalne mašine se razlikuju od kombinacionih po tome što izlazni signali iz sekvencijalnih mreža zavise ne samo od tekućih vrednosti ulaznih promenljivih, već i od redosleda sekvence generisanja ulaznih signala. Za n memorijskih elemenata postoji mogućnost pamćenja 2n različitih stanja u kojima sekvencijalni automat može da se nađe. Pošto postoji konačan (2n) broj različitih stanja, sekvencijalna mreža se često naziva konačni automat ili automat konačnih stanja (engl. finite-state machine). Memorijski element mreže se naziva

129

promenljiva stanja (state variable), a stanje (state) je svaka kombinacija promenljivih koja nosi informaciju o prethodnim događajima, kako bi naredno stanje moglo da bude definisano.

Osnovni model mreže je prikazan na slici 8.1 (klasa A mreže), ili kako se često naziva Meli (Mealy) tip automata. Izlazni signali mreže su funkcije dva skupa promenljivih: (1) trenutnih ulaznih promenljivih i (2) zatečenog stanja mreže .

U mrežama klase B i C, izlazni signali zavise samo od zatečenog stanja. Ovakve mreže se nazivaju Mur (Moore) automati. Na slici 8.2 je prikazan sekvencijalni automat klase B, dok je na slici 8.3 prikazana blok šema sekvencijalnog automata klase C.

Slika 8.1 Slika 8.2 Slika 8.3

Kao memorijski elementi u sekvencijalnim mrežama koriste se sve vrste flip flopova ili leč kola. Ako mreža jednovremeno menja stanje onda je sinhrona a u suprotnom je asinhrona.

8.1 ANALIZA SINHRONIH SEKVENCIJALNIH MREŽA

Da bi se izvršila analiza sekvencijalne mreže potrebno je za datu mrežu definisati sve kombinacije stanja koje memorijski elementi mogu da zauzmu, uzimajući u obzir sve dozvoljene kombinacije ulaznih signala i sve kombinacije promenljivih stanja mreže. Jedan od načina prikazivanja funkcije sekvencijalne mreže je dijagram stanja. Dijagram stanja za sekvencijalnu mrežu predstavlja što i kombinaciona tabela za kombinacionu mrežu. Dijagram stanja za sinhronu sekvencijalnu mrežu treba jednoznačno da pokaže pod kojim uslovima, nakon delovanja taktnog impulsa, mreža prelazi u sledeće stanje.

Slika 8.4.a Slika 8.4.b

130

Uobičajeno je da se pored strelice upisuje uslov pod kojim automat prelazi iz jednog stanja u drugo. Stanja mogu biti označena, pored naziva stanja, binarnim ili decimalnim brojem stanja. Oznake uz

strelice, U i /I z , predstavljaju (kombinaciju ulaznih signala u mrežu)/(kombinaciiu izlaznih promenljivih iz mreže) za dato stanje i dati ulaz. Na slici 8.4.b, za automate klase B unutar čvora se označava (stanje)/(izlaz iz mreže), dok se strelice obeležavaju samo kombinacijom ulaznih promenljivih koje prevode automat u naredno stanje. Ovo je razumljivo, pošto su u automatima klase B izlazni signali definisani samo stanjem memorijskih elemenata, dok za automate klase A u formiranju izlaznih signala učestvuju i ulazne promenljive.

Kao primer može da se posmatra sekvencijalna mreža sa slike 5.a. Izlazna promenljiva Y treba da ima vrednost 1 samo ako je nakon stanja ulaznih promenljivih BA=00 prvo sledeće stanje BA=11. Dijagram stanja za klasu A automataje na slici 5.b. Automat ostaje u stanju a za sve ostale kombinacijeizuzev 00 , kada prelazi u stanje b Ako je sledeća kombinacija ulaznih promenljivih 11, zadata sekvenca je zadovoljena, generiše se izlazni signal i automat prelazi u stanje a. Dijagram stanja za mrežu sa istim zahtevima, realizovanu klasom B automata, prikazan je na slici 5.c. Automat, preko stanja b, dolazi u stanje c, samo nakon sekvence 00 - 11. Kada je automat u stanju c postoji izlaz iz mreže. U svim drugim slučajevima ne postoji izlaz, a automat se vraća u stanje a.

Pored dijagrama stanja, sekvencijalna mreža može biti opisana i/ili tabelom u koju se upisuju uslovi za

prelazak iz stanja u stanje Prilikom analize mreže neophodno je:

• Utvrditi kojoj klasi mreža pripada. • Izvršiti analizu ulazne kombinacione. Ulazna kombinaciona mreža se naziva dekoder sledećeg slanja (next state decoder). • Izlazni signali dekodera sledećeg (narednog) stanja definišu uslove za upis koda narednog stanja u memorijske elemente.

Sledeće stanje Izlaz Y Sadašnje stanje BA= 00 01 10 11 BA= 00 01 10 11 a(00) b a a a 0 0 0 0 b(01)

a a a a

0 0 0 1

Tablica 1

Sledeće stanje Sadašnje

stanje BA= 00 01 10 11 Izlaz Y

a(00) b a a a 0 b(01) a a a c 0 c(10)

b a a a 1

Tablica 2

131

• Zavisno od tipa memorijskog elementa (flipflopa), na osnovu funkcionalne tabele za korišćeni flipflop i funkcije ulazne kombinacione mreže, definiše se sledeće stanje automata. Za klasu B automata, ovim su određene izlazne promenijive, dok ih za klasu A automata treba definisati uzimajući u obzir i ulazne promenijive.

8.2 ANALIZA MREŽE SA IVIČNIM D FLiPFLOPOVIMA

Na slici 8.6 prikazana je logička šema jedne sekvencijalne mreže. Pošto izlazni signal Y zavisi od prornenljive U, mreža je klase A. Kao memorijski elementi koriste se ivični D flipflopovi koji menjaju stanje nakon uzlazne ivice taktnog signala. Postoje dva memorijska elementa, tako da mreža sadrži najviše 22 = 4 stanja.

Analizom ulazne kombinacione mreže dobija se: 00 QUD =

)( 01011 QQQQUD += (1)

Slika 8.6

Uslov prelaska Sledeće stanje Izlaz Y Sadašnje stanje

(Q1Q0) U=0 D1D0

U=1 D1 D0

U=0 U=1 U 0 1

a(00) 00 01 a(00) b(01) 00 b(01) 00 10 a(00) c(10) 00 c(10) 00 11 a(00) d(11) 00 d(11) 00 00 a(00) a(00) 01

Tablica 3

U tabeli 3 izlazni signal Y je dobijen analizom izlazne kombinacione mreže, odnosno, prema slici

6, 21QUQY = . Na osnovu tabele 3 sačinjen je dijagram stanja, dat na slici 8.7.

132

Slika 8.7

8.3 ANALIZA MREŽE SA JK FLIPFLOPOVIMA

Na slici 8.8 prikazana je sekvencijalna mreža u kojoj su memorijski elementi JK fiipflopovi. Mreža je

klase B, pošto u formiranju izlaznog signala učestvuju samo promenljive stanja. Analizom ulazne kombinacione mreže dobijaju se funkcije kontrolnih J i K ulaza svih flipflopova:

0122 QQQUJ = 22 JK =

021 QUQJ = 021 QQUUK +=

11 QUJ = 10 =K (2)

Slika 8.8

Sledeće stanje u tabeli 4 je određeno na osnovu funkcionalne tabele JK flipflopa, koja je data u tabeli

5. Mreža ne može da zauzme stanja f do h, međutim, ako se prilikom uključenja automata slučajno zatekne u nekom od tih stanja, nakon prvog takt impulsa će se vratiti u dozvoljeno stanje a ili c, kako je to pokazano na dijagramu stanja na slici 8.9.

Uslovi prelaska Sledeće stanje Izlaz U=0 U=1

Sadašnje stanje

(Q2Q1Q0) J2K2 J1K1 J0K0 J2K2 J1K1 J0K0 U=0 U=1 Y

a(000) 01 01 01 01 00 11 a b(001) 0 b(001) 01 01 01 01 11 11 a c(010) 0 c(010) 01 01 01 01 00 11 a d(011) 0 d(011) 01 01 01 10 11 11 a e(100) 0 e(100) 01 01 01 01 00 01 a a(000) 1 f(101) 01 01 01 01 00 01 a a(000) 0 g(110) 01 01 01 01 00 01 a c(010) 0 h(111) 01 01 01 01 00 01 a c(010) 0

Tabela 4

133

J K Qt Qt+1

0 0 x tQ 0 1 x 0 1 0 x 1 1 1 x

tQ

Tabela 5

Slika 8.9

8.4 SINTEZA SINHRONIH SEKVENCIJALNIH MREŽA

Sinteza sekvencijalnih mreža je inverzan proces analizi. Funkcije, koje mreža treba da zadovolji,

najčešće su zadate opisno, ili u vidu dijagrama stanja. Prilikom sinteze mreže neophodno je poštovati sledeće korake: • Ako je funkcija mreže data opisno, formirati dijagram stanja. • Na osnovu dijagrama stanja formirati tabelu: izlaz mreže u funkciji stanja i ulaznih promenljivih za automate klase A, odnosno, izlaz mreže u funkciji stanja, za automate klase B. (Stanja obeležiti mnemonički, slovima ili decimalnim brojevima.) • Dopuniti tabelu uslovima za prelazak iz stanja u stanje za sve kombinacije ulaznih promenljivih. • Izabrati skup promenljivih stanja, tako da svakom stanju u formiranoj tabeli odgovara posebna kombinacija promenljivih stanja. • Ako je potreban broj stanja manji od 2n, gde je n broj promenljivih stanja, definisati ponašanje mreže u slučaju da se automat nade u nekom od neiskorištenih stanja. Dopunniti dijagram stanja uzimajući u obzir i neiskorišćena stanja. • U tabeli zameniti nazive stanja kombinacijama promenljivih stanja. • Na osnovu dobijene tabele sintetizovati izlaznu kombinacionu mrežu. • Izabrati memorijske elemente, odnosno tip flipflopa (D ili JK). • Na osnovu eksitacione tabele izabranih fiipflopova formirati tabelu prelaska u sledece stanje za sve kombinacije stanje/ulaz. • Na osnovu tabele prelaska sintetizovati ulaznu kombinacionu mrežu.

Primer 1. "Sintetizovati sekvencijalni automat za otvaranje vrata. Elektromagnet brave treba da se aktivira i

vrata da se otvore, ako je na tastaturi otkucana sekvenca brojeva: 3 -1 - 4. Ako jesekvenca pogrešna, treba upaliti signalnu sijalicu i zabraniti dalje registrovanje tastera. Tada se vrata mogu otvoriti samo ključem. Kada se vrata otvore (bilo elektromagnetom, bilo ključem) brava generiše kratkotrajan električni impuls".

134

Sinteza počinje formiranjem dijagrama stanja. Automat se inicijalno nalazi u stanju a. Ako je aktiviran taster 3T , automat prelazi u stanje B, a ako je aktiviran bilo koji drugi taster, prelazi u stanje s kada treba generisati izlazni signal koji pali signalnu sijalicu. Iz stanja b automat, za ispravnu sekvencu, 1T , prelazi u stanje c, odnosno za 11 =T , takode u stanje s. Sledeći signal sa tastature, ako je, 14 =T prevodi automat u stanje d, dok ako je aktiviran bilo koji drugi taster odnosno 14 =T , automat prelazi u stanje s i pali signalnu sijalicu. Kada se automat nalazi u stanja d, sekvenca 3 - 1 - 4 je zadovoljena i treba generisati izlazni signal koji će da aktivira elektromagnet brave. Kada se vrata otvore, prema uslovu zadatka, generiše se električni signal koji prevodi automat u stanje a. Pošto se V 1=OT generiše i kada se vrata otvore ključem, treba obezbediti da se automat vrati u stanje a i kada se zatekao u bilo kom stanju. Dijagram stanja koji zadovoljava navedene zahteve prikazan je na slici 8.10. Automat ima 5 različitih stanjašto zahteva najmanje 3 memorijska elementa odnosno 3 promenljive stanja.

' Slika 8.10

Izlaz Stanje

S M a 0 0 b 0 0 c 0 0 d 0 1 s 1 0

Tabela 5.a

Ulazni signali Izlaz Sadašnje stanje T1 T3 T4 Vot

Sledeće Stanje S M

a x 1 x 0 b 0 0 a x 0 x 0 s 0 0 b 1 x x 0 c 0 0 b 0 x x 0 s 0 0 c x x 1 0 d 0 0 c x x 0 0 s 0 0 d x x 0 0 d 0 1 d x x 0 1 a 0 1 s x x 0 0 s 1 0 s x x 0 1 a 1 0

bilo koje x x 0 1 a 0 0

Tabela 5.b

135

Kombinacije promenljivih stanja, koje odgovaraju pojedinim stanjima automata se mogu birati

proizvoljno, ali praksa je pokazala da se najčešće dobija mreža sa minimalnim brojem elemenata, ako se za početno stanje izabere stanje 000, a da se sukcesivna stanja, gde je to moguće, biraju tako da se prilikom promene menja minimalan broj promenljivih stanja. Ako se poštuju ove preporuke, za posmatrani primer, stanja mogu biti definisana kombinacijama: a=000, b=001,c=011, d=010, s=111 a neiskoriićena stanja: 100, 101 i 110. Ako se za memorijske elemente izaberu ivični D flipflopovi čija je jednačina DQt =+1 zamenom vrednosti stanja kombinacijama promenljivih stanja i formiranjem uslova prelaska u sledeće stanje, tabela 6.b se menja. U dopunjenoj tabeli 7, obuhvaćena su i neiskorišcena, stanja.

Sadašnje stanje Ulazni signali Uslovi prelaska

Sledeće stanje

Izlaz

Q2 Q1 Q0 T1 T3 T4 Vot D2 D1 D0 Q2 Q1 Q0 S M a 0 0 0 x 1 x 0 0 0 1 0 0 1 0 0 a 0 0 0 x 0 x 0 1 1 1 1 1 1 0 0 b 0 0 0 1 x x 0 0 1 1 0 1 1 0 0 b 0 0 1 0 x x 0 1 1 1 1 1 1 0 0 c 0 1 1 x x 1 0 0 1 0 0 1 0 0 0 c 0 1 1 x x 0 0 1 1 1 1 1 1 0 0 d 0 1 0 x x x 0 0 1 0 0 1 0 0 1 d 0 1 0 x x x 1 0 0 0 0 0 0 0 1 s 1 1 1 x x x 0 1 1 1 1 1 1 0 0 s 0 1 1 x x x 1 0 0 0 0 0 0 0 0 e 0 0 0 x 1 x 0 0 0 1 0 0 1 0 0 e 0 0 0 x 0 x 0 1 1 1 1 1 1 0 0 f 0 0 1 x 1 x 0 0 0 1 0 0 1 0 0 f 0 0 1 x 0 x 0 1 1 1 1 1 1 0 0 g 0 1 0 x 1 x 0 0 0 1 0 0 1 0 0 g 0 1 0 x 0 x 0 1 1 1 1 1 1 0 0 x x x 1 0 0 0 0 0 0 0 0

Tabela 7

Na osnovu tabele 7 formirane su jednačine izlazne kombinacione mreže: 012 QQQM =

012 QQQS = (3)

a izlazi ulazne kombinacione mreže, odnosno uslovi za prelazak u sledeće stanje, nakon minimizacije, se dobijaju u obliku: ofVQQQTQQQTQQQFTD )( 0124012101232 +++=

ofVFFTD )( 31 += ofVTQQQQQD )( 4012120 ++= (4) gde je: 010212 QQQQQQF ++=

010212 QQQQQQF ++= (5)

136

Na osnovu jednačina (3), (4) i (5) mogu se formirati izlazna i ulazna kombinaciona mreža za automatsku bravu. Kompletna šema sekvencijalnog automata koji zadovoljava postavljene zahteve prikazana je na slici 12.

Kada je bilo koji od tastera, ili signal otvorenih vrata, aktivan, generiše se signal takt. Signal takt je namerno zakašnjen kroz dodatni lanac od S invertora (ukupno sedam logičkih kola) kako bi prednja ivica takta aktivirala flipflopove nakon stabilizacije nivoa na D ulazu, što je u najgorem slučaju ispunjeno nakon kašnjenja kroz lanac od S logičkih kola (u slučaju aktiviranja tastera T 3 ili T 4 ).

8.5 SEKVENCIJALNE MREZE SA POVRATNOM SPREGOM

Analiza i sinteza sekvencijalnih mreza sa povratnom spregom upravo tretiraju prelazna stanja i daju uvid, odnosno definišu ponašanje mreže, za sve kombinacije ulaznih signala zatečenih stanja. Prilikom analize i sinteze sinhronih sekvencijalnih mreza nije se vodilo računa o redosledu promena ulaznih promenljivih, posto se sve promene u mreži događaju nakon delovanja taktnog impulsa. Za funkcionisanje sinhrone mreze od značaja je samo zatečeno stanje ulaznih promenljivih i stanje u kome se mreža nalazi u trenutku delovanja taktnog impulsa. Funkcionisanje sekvencijalnih mreza sa povratnom spregom zavisi od redosleda promena ulaznih promenljivih, pa se iz tog razloga mreza mora analizirati, ne samo za sve kombinacije promenljivih, već i za svaki mogući redosled po kome promenljive zauzimaju stabilna stanja. Kao i sinhrone sekvencijalne mreže, mreže sa povratnom spregom se mogu svrstati u mreze klase A (Mealy) i mreže klase B (Moore), kako je to pokazano na slici 8.14. Mreza sa n povratnih petlji ima n promenljivih stanja, odnosno 2 n stanja.

137

Slika 8.14.a Slika 8.14.b

8.6 ANALIZA SEKVENCIJALNIH MREZA SA POVRATNOM SPREGOM

Da bi mogla da se sprovede analiza mreže sa povratnom spregom, potrebno je u svaku povratnu petlju ubaciti fiktivno kašnjenje t∆ a zatim analizirati mrežu tako da se sledeće stanje nakon vremena t∆ , može predvideti na osnovu sadašnjeg stanja i kombinacije ulaznih promenljivih.

Kao primer mreže sa povratnom spregom može da posluži D leč sa slike 8.15, realizovan korišćenjem NI logičkih kola. Način na koji je nacrtana mreza na slici 8.15 sugeriše da postoje dve povratne petlje: A-A' i B-B'. Da bi se proverilo koliko povratnih petlji mreža sadrži, potrebno je raskidati jednu po jednu povratnu vezu, a nakon svakog raskidanja proveriti da li se signal sa izlaza bilo kog logičkog kola u mreži može, kroz lanac logičkih kola, pojaviti na ulazu

Slika 8.15

tog istog kola. Naredno stanje A' je za datu mrežu dato jednačinom: DAACCDADCCDA ++=++= )(' (6)

Za razliku od sinhronih mreža, koje zauzimaju sledeće stanje u definisanom vremenskom trenutku (nakon delovanja taktnog impulsa), mreže sa povratnom spregom zauzimaju sledeće stanje nakon vremena t∆ od trenutka promene ulaznih promenljivih, gde je

A CD= 00 01 10 11 0 0* 0* 1 0*

1 A’=

1* 1* 1* 0

Tabela 8 t∆ vreme propagadje kroz lanac logičkih kola. Kombinacija ulaznih promenljivih u mrežu se naziva

ulazno stanje. Za mrežu sa povratnom spregom, stabilno stanje je stanje u kome je sledeće stanje jednako trenutnom (A'=A), bez obzira na promenu ulaznih promenljivih, dok, u slučaju kada se sledeće stanje razlikuje, takvo stanje je nestabilno pošto će mreža napustiti to stanje nakon vremena t∆ .

138

DAACCDQ ++= ACDQ += (7)

Zvezdicama su označena stabilna stanja.

Stanje CD 00 01 10 11 a(0) *a⁄(01) *a⁄(01) *b⁄(10) *a⁄(01) b(0)

Sledeće stanje⁄ QQ *b⁄(10) *b⁄(10) *b⁄(10) *a⁄(01)

Tabela 9

Kako bi se lakše analizirala mreža, u tabelama 8 i 9, redosled promena ulaznih promenljivih je pisan u Grejovom kodu. Ovim je obezbedeno da se susedna sledeca stanja, za isto trenutno stanje, razlikuju samo za jednu ulaznu promenljivu. Takođe, da bi se lakše analizirala mreža, u tabeli 10 numerisana su sva sledeća stanja iz tabele 9.

Stanje CD 00 01 10 11 a(0) (0)

*a⁄(01) (1)

*a⁄(01) (2)

*b⁄(10) (3)

*a⁄(01) b(0)

Sledeće stanje⁄ QQ

*b⁄(10) (7)

*b⁄(10) (6)

*b⁄(10) (5)

*a⁄(01) (4)

Tabela 10

Ako se, na primer, mreža nalazi u stanju (0) ( 0,0,1,0 ==== DCQQ ), pa se ulaz D promeni u D =1,

mreža će preći u sledede stabilno stanje (1). Stanje mreže ostaje a i izlazi iz mreže ostaju nepromenjeni. Ako se sada i ulaz C promeni na C = 1, stanje mreže postaje nestabilno stanje (2). U ovom stanju oba izlaza iz mreže, Q i Q , postaju jedinice, što na izlazu iz leča ne bi smelo da se dogodi. Medutim, analiza pokazuje da je za vremenski period t∆ , dok mreza ne prede u stanje (5), izlaz biti neregularan. Ako u stanju (5) ( 0,1 == QQ ) ulazna promenljiva D zauzme stanje D = 0, mreža će preći u nestabilno stanje (4), a nakon vremena t∆ , u stanje (3). Izlazi leč kola postaju 1,0 == QQ , odnosno leč se vraća u početno stanje. Ako bi nakon stanja (5), redosled promena ulaznih promenljivih CD bio: 01-00, mreža će zauzimati stanja (6) - (7) sukcesivno. U stanju (7) izlazi leč kola su komplementarni u odnosu na početno stanje, pri istoj kombinaciji ulaznih signala. Prethodna analiza je pokazala da za ispravan rad D leč kola ulaz D mora da ostane nepromenjen za vreme dok je C = 1. Pošto ulazni signal D propagira kroz jedno kolo više nego C, znači da D treba postaviti na željenu vrednost pre nego što C postane 1, najmanje za iznos vremena propagacije kroz invertor. Ovo vreme je vreme poslavljanja (setup time) D leč kola . Ulazne promenljive C i D moraju zadržati stabilnu vrednost za vreme t∆ (vreme propagacije kroz kola obuhvaćena povratnom petljom), što predstavlja minimalno vreme držanja (hold time) ulaznih signala D leč kola. Takođe treba obezbediti da C sigurno postane C = 0 pre nego što D promeni vrednost. Prilikom analize mreža sa povratnom spregom nikad se ne pretpostavlja da ulazne promenljive jednovremeno menjaju vrednost, već se analiza obavlja za svaki moguć redosled promena ulaznih promenljivih. Ovo je razumljivo, pošto kod realnih mreza ne moze biti jednovremenih promena različitih digitalnih signala.

8.7 STACIONARNI REGISTRI

Stacionarni registri su sekvencijalne mreže koje se koriste za privremeno memorisanje digitalnih informacija. Kao memorijski elementi se najčešće koriste D flipflopovi, a takođe se koriste D, SR i

139

transparenta leč kola. Da bi dva, ili više bistabilnih kola predstavljala registar, uslov je da imaju zajednički taktni impuls.

8.8 STACIONARNI REGISTRI SA D FLEPFLOPOVIMA

Najjednostavniji i najčešće upotrebljavani stacionarni registri koriste ivične D flipflopove kao

memorijske elemente. Na slici 8.16 prikazana je logička šema stacionarnog registra u kome se flipflopovi aktiviraju silaznom, ivicom taktnog impulsa. Da bi ulazno opterećenje taktnog impulsa bilo 1, taktni impuls se na ulaze flipflopova dovodi preko invertora, tako da se ulazna informacija upisuje u registar na uzlaznu ivicu taktnog impulsa.

Slika 8.16 Registar sa slike 8.16 ima i priključak za jednovremeno resetovanje svih flipflopova. Reset se dovodi

na asinhrone, RD, ulaze flipflopova preko neinvertujućeg rasteretnog stepena (bafera). Aktivna ivica taktnog signala mora biti zakašnjena u odnosu na D ulaze za vreme tm. Pri tome se za integrisane registre uzima u obzir i vreme propagacije takta kroz ulazni invertor. Minimalno trajanje taktnog impulsa je lh, a izlaz flipflopa će zauzeti zadato stanje nakon vremena propagacije ( dt ) od aktivne ivice taktnog impulsa. Ulazi D mogu da menjaju vrednost odmah nakon aktivne ivice takta, s obzirom da se radi o ivičnim flipflopovima. Signal reseta (CLR) je kod većine registara aktivan na niskom nivou i za vreme dok je CLR aktivan, u registar se ne može upisati nikakav sadržaj. Na slici 8.17 prikazani su standardni simboli stacionarnih registara. Simbol za registar sa slike 8.16, prikazan je na slici 8.17

Slika 8.17(a,b,c)

Na slici 8.18.a prikazana je logička šema stacionarnog registra sa trostatičkim izlazima, a na slici 8.18.b, simbol istog registra. (Prisustvo ulaznog priključka OE na šemi simbola, označava da je registar sa trostatičkim izlazima). Kada je signal OEL (Output Enable) neaktivan, izlazi registra su u stanju visoke impedanse.

Slika 8.18(a,b)

140

Na slici 8.19 prikazana je blok šema sistema u kome se, preko magistrale, u registar D može upisati informacija iz bilo kog od registara A, B ili C. Registri A, B i C moraju biti trostatički, dok, s obzirom da izlazi registra D nisu vezani na magistralu, registar D može biti bilo kog tipa.

Slika 8.19 U slučaju kada digitalni uređaj treba ili da prima, ili da šalje informacije sa/na magistralu, da se ne bi koristila dva registra, koristi se samo jedan, bidirekcioni stacionarni registar. Kao bidirekcioni registar može da se koristi trostatički registar, međutim, radi uštede u broju priključaka, integrisana kola se proizvode prema logičkoj šemi prikazanoj na slici.8.20.

Slika 8.20

Posebna klasa stacionarnih registara sa D flipflopoviraa su bit adresibilni stacionarni registri, odnosno, kako se češće skraćeno nazivaju, adresibilni registri. U ovakve registre se, generisanjem takta, informacija upisuje u samo jedan, adresirani bit registra. Logička šema adresibilnog osmobitnog registra je prikazana na slici 8.21.

Slika 8.21

8.9 STACIONARNI REGISTRI SA SR LEČ KOLIMA Kao memorijski elementi u stacionarnim registrima mogu se koristiti i leč kola sa asinhronim, S i R ulazima.

141

Slika 8.22

Da bi se analizirala prelazna stanja registra prilikom promene ulaznih promenljivih C i Dn na slici 8.23 prikazana je detaljna logička šema jednog od SR leč kola registra, uključujući ulazna NI kola. Mreža na slici 8.23 je sekvencijalna mreža sa jednom povratnom petljom, pa se analizom mreže mogu formirati jednačine narednog stanja i izlaza: DAACCDQA ++==' ADCQ += (8)

Slika 8.23

Poređenjem jednačina (8) sa jednačmama (6) i (7) , vidi se da su jednačine identične, tako da se analiza, koja je sprovedena za mrežu sa slike 8.15, odnosi i na mrežu sa slike 8.23, odnosno, svaka ćelija stacionarnog registra predstavlja D leč. Mreža sa slike 8.23 ima jedan invertor manje, tako da je ekonomičnija za izradu.

Na osnovu analize sprovedene za mrežu sa slike 8.15, stacionarni registar sa SR leč kolima će ispravno funkcionisati samo ako su logički nivoi na D ulazima postavljeni za vreme sut pre taktnog impulsa i ako su stabilni za vreme dok je takt C aktivan.

8.10 TRANSPARENTNI STACIONARNI REGISTRI Karakteristika transparentnih registara je da, dok je kontrolni ulaz na aktivnom, visokom nivou, izlaz registra prati promene ulaznih promenljiviih D, a pamti zatečeno stanje na D ulazima kada kontrolni ulaz postane neaktivan. Logička šema transparentuog registra je prikazana na slici 8.24

Slika 8.24

Na Karnoovoj mapi na slici 8.25.b, ucrtana je kontura koja sadrži zajednička polja sa konturama sa slike 8.25.a, tako da se formiranjem proizvoda DQ eliminiše pojava lažne nule. Jednačina (9) se proširuje za jedan član i postaje:

142

Slika 8.25 (a,b)

QDQLEDLEQ ⋅+⋅+⋅=' (9)

Mreža koja realizuje jednu ćeliju transparentnog registra leča je prikazana na slici 8.26.

Slika 8.26

8.11 POMERAČKI REGISTRI

Pomerački (Shift) registri su registri u kojima se zapamćena informacija taktnim impulsom pomera za jedno mesto. U pomeračkim registrima se mogu koristiti JK ili D flipflopovi ivičnog, ili MS tipa. Na slici 8.27.a prikazana je logička šema dvobitnog pomeračkog registra sa mogućnošću paralelnog upisa, realizovanog ivičnim D flipflopovima, a na slici 8.27.b, vremenski dijagram stanja flipflopova pomeračkog registra u zavisnosti od ulaznih promenijivih.

Slika 8.27 (a,b)

8.12 INTEGRISANI POMERAČKI REGISTRI

Integrisani pomerački registri uglavnom koriste ivične D flipflopove. Paralelni upis podataka može da se obavlja kao na slici 8.27, međutim, većina registara koristi taktovan, odnosno, sinhroni paralelni upis, kako je to pokazano na slici 8.28.

143

Slika 8.28

Na slici 8.29 prikazana je logička šema integrisanog bidirekcionog pomeračkog registra 74LS194. U

sklopu pomeračkog registra je dekoder 2/4 koji, zavisno od kontrolnih signala 0S i 1S dekoduje četiri različite funkcije registra: • Za 0001 =SS , registar zadržava postojeće stanje, čak i kada postoji taktni impuls, pošto se delovanjem takta u svaki flipflop upisuje sopstveno stanje. • Za 0101 =SS , registar radi kao pomerački registar udesno (A ka D). • Za 1001 =SS , delovanjem takta, informacija se pomera ulevo (D ka A). • Za 1101 =SS , taktnim impulsom se u registar upisuje informacija ABCD.

Slika 8.29

Tabela 19 prikazuje sledeća stanja flipflopova registra sa slike 8.29 u zavisnosti od kontrolnih signala

S1 i So.

144

8.13 BROJAČI SA POMERAČKIM REGISTRIMA (KRUŽNI BROJAČI)

Spajanjem izlaza poslednjeg flipflopa u n-bitnom pomeračkom registru sa serijskim ulazom u isti registar (SOUT sa SIN), dobija se sekvencijalna mreža sa n stanja, koja se naziva kružni brojač, (Ring coutler). Na slici 8.30 prikazana je blok šema kružnog brojača realizovanog pomeračkim registrom.

Slika 8.30

Kružni brojač sa slike 8.30 ima stalno aktivne izlaze (OE= 1), nema mogućnosti reseta (CLR = 1), a prilikom inicijalizacije je omogućeno da se u flipflop na poziciji 0 upiše 10 =Q , a u sve ostale,

0... 121 ==== −nQQQ . Inicijalizacija se obavlja tako što se za vreme dok je L/S=1 generiše takt, čime se informacija sa DAT ulaza upisuje u registar. Nakon inicijalizacije, signal L/S se postavlja na nivo L/S = 0, tako da mreža prelazi u režim rada pomeračkog registra. Upisana jedinica će sada da kruži kroz registar. Na slici 8.31 prikazan je vremenski dijagram kružnog brojača sa slike 8.30. Nakon n taktnih impulsa (ne računajući inicijalizaciju), postaje 11 ===− SINSOUTQn , tako da se sledećim taktom logičko stanje "1" ponovo upisuje u flipflop na poziciji 0.

Slika 8.31

8.14 SAMOPODEŠAVAJUĆI BROJAČI

Na slici 8.32 prikazan je vremenski dijagram brojača sa slike 8.32.a. Kada je bilo koji od

flipflopova u stanju 11 =Q tada je SIN=0, tako da se u registar upisuju nule, sve dok izlaz registra ne postane "sve

Slika 8.32

145

nule", kada postaje SIN = ( 4Q ) = 1, tako da sledeći takt impuls u flipflop 0Q , upisuje 1. Upisana jedinica nastavlja da kruži registrom. Kružni brojač, formiran na ovaj način, imaće 5 različitih stanja, odnosno, u opštem slučaju, samopodešavajući kružni brojač od n flipflopova ima n+1 stanje, pošto stanje SIN=1 traje celu periodu taktnih impulsa. Ako tokom rada, usled smetnje, bilo koji od flipflopova promeni stanje, nakon najviše n taktnih impulsa, brojač će da zauzme ispravno stanje.

Slika 8.33

Kružni brojač kod koga se na senjski ulaz dovodi komplement serijskog izlaza (poslednjeg flipflopa), naziva se Džonsonov (Johnson) brojač. Na slici 8.34 prikazan je Džonsonov brojač realizovan pomeračkim registrom 74LS194 (prikazanim na slici 7.29). U tabeli 20 prikazana su sva stanja brojača.

Slika 8.34

Stanje S1 S0 CLR QA QB QC QD Inic. 0 1 0 0 0 0 0

a 0 1 1 0 0 0 0 b 0 1 1 1 0 0 0 c 0 1 1 1 1 0 0 d 0 1 1 1 1 1 0 e 0 1 1 1 1 1 1 f 0 1 1 0 1 1 1 g 0 1 1 0 0 1 1 h 0 1 1 0 0 0 1 a 0 1 1 0 0 0 0

… … … … … … … …

Tabela 20

Džonsonov brojač sa slike 8.34 će, slično kao i kružni brojač sa slike 8.30, u slučaju da neki od flipflopova neregularno promeni stanje, nastaviti da broji pogrešno, sve do ponovne inicijalizacije. Da bi se ostvario samopodešavajući Džonsonov brojač, dovoljno je jedno dvoulazno NILI kolo, bez obzira na

146

broj flipflopova u pomeračkom registru. Na slici 8.35 prikazan je osmobitni samopodešavajući Džonsonov brojač ostvaren pomoću dva 4-bitna pomeračka registra 74LS194.

Slika 8.35

8.15 BROJAČI

Brojači su sekvencijalne mreže čiji dijagram stanja predstavlja repetitivni ciklus. Broj različitih

stanja u ciklusu se naziva moduo, ili osnova brojača. Brojač sa m stanja je brojač modula m. Ako se svi flipflopovi u brojaču taktuju zajedničkim taktnim impulsom, takvi brojači se nazivaju sinhroni. Ako taktni impuls nije zajednički za sve fiipflopove brojač je asinhroni.

8.16 ASINHRONI BROJAČI

Kada se na prvi u lancu ivičnih T flipflopova, prikazanih na slici 8.36, priključi povorka taktnih

impulsa (CLK), na izlaznim priključcima flipflopova će se dobiti talasni oblici prikazani na slici 8.37. Sa slike 8.37 se vidi da stanja flipflopova Q3 do Q0, u vremenskim intervalima označenim sa 0 do 15, koduju binarni broj koji odgovara broju taktnih impulsa koji su do posmatranog intervala delovali na ulaz flipflopa na poziciji 0. Prema tome, mreža prikazana na slici 8.35, obavlja funkciju brojanja taktnih impulsa. Broj je kodovan prirodnim binarnim kodom, a flipflopovi u mreži se ne prebacuju zajedničkim taktnim impulsom. Naziv takve mreže je asinhroni binarni brojač.

Slika 8.36

Slika 8.37

147

Ista mreža se može realizovati korišćenjem ivičnih ili MS JK flipflopova, s tim da su J i K ulazi svih flipflopova vezani za logički nivo 1 i da se Q izlaz svakog flipflopa u lancu, kao na slici 8.36, priključi na taktni ulaz narednog flipflopa. Na slici 8.38 prikazan je vremenski dijagram

Slika 8.38

Sa slike se vidi da, kada se brojač zatekao u stanju 7 i naiđe sledeci taktni impuls, nakon vremena dft prebaciće se flipfiop Q0 u stanje Q0=0 , tako da brojač prelazi u stanje 6, zatim nakon vremena propagacije kroz ostale flipflopove u lancu, brojač prolazi kroz (privremena) stanja 4 i 0, da bi se tek nakon vremena dft4 od aktivne ivice takta, našao u regularnom stanju 8.

8.17 SINHRONI BROJAČI

Za razliku od asinhronih brojača, kod sinhronih brojača se svi flipflopovi sinhrono prebacuju zajedničkim taktnim impulsom. Logička šema sinhronog brojača koji koristi ivične JK flipflopove prikazana je naslici 8.39.

Slika 8.39

Nakon stanja brojača 11... 10, sledeće stanje je 00...01, odnosno, da bi se obezbedilo da flipflop na i-toj poziciji promeni stanje, potrebno je da je ispunjen uslov: 11210 === −− iiii QQQQKJ (10) Mreža sa slike 8.39 ispunjava uslov iz jednačine (19), tako da će, pošto su JK ulazi flipflopa Qo priključeni na logički nivo 1, mreža obavljati funkciju binarnog brojača. Iz razloga što se taktni impuls dovodi paralelno na sve flipflopove, takav brojač se još naziva i paralelni brojač. Na slici 8.40 prikazan je vremenski dijagram prelaska brojača iz stanja 7 u stanje 8. To je trenutak kada svi flipflopovi u brojaču menjaju stanje. Na dijagramu je vreme propagacije kroz logičko kolo označeno sa tdL, a kroz flipflop sa tdF.

148

Slika 8.40

Maksimalna učestanost na kojoj brojač može da radi je data izrazom:

dldf ttT

f+

==11

minmax (11)

Slika 8.41

Četvorobitni brojač sa slike 8.41 se može vezivati u lanac istih takvih brojača na taj način što će se izlazni signal prenosa uslova brojanja (ili kraće, prenosa), COUT (Carry out), priključiti na ulazni priključak za prenos (CIN) narednog brojača. Priključak CIN prvog brojača u lancu treba priključiti na nivo logičke jedinice. Logička jednačina uslova brojanja, data izrazom (11) ostaje ista kao i za mrežu sa slike 8.39, a izbegnuta su I kola sa više od dva ulaza. Maksimalna učestanost na kojoj brojač može da radi zavisi, ne samo od vremena propagacije kroz flipflop i korišćene familije logičkih kola, već i od broja logičkih kola u lancu za generisanje prenosa. Za brojač od n flipflopova, minimalna perioda taktnih impulsa je dldf tntT )1(min −+= , a maksimalna učestanost je data izrazom:

dldf tntT

f)1(

11

minmax −+

== (12)

8.18 BROJAČI UNAZAD I OBOSTRANI BROJAČI

Kao komponente digitalnih sistema koriste se i brojači koji koduju opadajući niz binarnih brojeva

(brojači unazad - down counters), i brojači koji, zavisno od izabranog režima rada, mogu da koduju rastući ili opadajući niz binarnih brojeva. Ovi poslednji se nazivaju obostrani brojači (up-dovm counters). Brojač unazad treba nakon svakog taktnog impulsa da dekrementira sadržaj, odnosno, sledeće stanje brojača treba da bude binarni kod broja za 1 manji od zatečenog stanja. U tabelu 22 su prikazani uslovi prelaska u sledeće stanje i sledeća stanja trobitnog brojača unazad realizovanog JK flipflopovima. Na osnovu tabele 13 mogu se formirati jednačine za J i K ulaze svih flipflopova u mreži: 102201100 ,,1 QQKJQKJKJ ====== (13)

149

Zatečeno stanje Uslovi prelaska Sledeće stanje Stanje Q2 Q1 Q0 J2K2 J1K1 J0K0 Q2 Q1 Q0

7 1 1 1 00 00 11 1 1 0 6 1 1 0 00 11 11 1 0 1 5 1 0 1 00 00 11 1 0 0 4 1 0 0 11 11 11 0 1 1 3 0 1 1 00 00 11 0 1 0 2 0 1 0 00 11 11 0 0 1 1 0 0 1 00 00 11 0 0 0 0 0 0 0 11 11 11 1 1 1 7 1 1 1 00 00 11 1 1 0 … … … … … … … … … …

Tabela 13

Jednačine (13) se mogu generalisati, tako da je:

1210 −−⋅⋅⋅== iiii QQQQKJ (14) Na osnovu jednačina (13) i (14), formiran je sinhroni brojač unazad sa paralelnim prenosom i prikazanje na slici 8.42, dok je sinhroni brojač unazad sa serijskim prenosom prikazan na slici 8.43.

Slika 8.42

Slika 8.43

Signali BIN i BOUT(borrov in, out) služe za kaskadno vezivanje brojača. Obostrani brojač, kako je već rečeno, treba u zavisnosti od izabranog režima, da broji unapred ili unazad. Obostrani brojač se može sintetizovati koriićenjem jednačina (10) i (14). 12101210 −−−− ⋅⋅⋅⋅+⋅⋅⋅⋅== iiiiii QQQQSMERQQQQSMERKJ (15)

Slika 8.44

150

Na osnovu izraza formirane su kombinacione mreže za generisanje uslova brojanja za obostrani brojač sa paralelnim prenosom. Minimalna perioda taktnih impulsa je, prema tome, dldf ttT 2min += Maksimalna učestanost takta je recipročna vrednost minimalne periode. Logička šema obostranog brojača sa serijskim prenosom je prikazana na slici 8.45.

Slika 8.45

Sinhroni brojači, uključujući obostrane, mogu biti sintetizovani i korišćenjem ivičnih T flipflopova. Logička šema jednog stepena obostranog brojača sa T flipflopovima prikazana je na slici 7.47. Brojač

Slika 8.46(a,b)

je sa paralelnim prenosom i koristi odvojene taktne impulse za brojanje unapred (CUP) i za brojanje unazad (CDWN). Brojač je sinhron iako se taktni impuls ne dovodi direktno na ulaz flipflopa, međutim, za sve stepene brojača taktni impuls propagira kroz isti broj logičkih kola, tako da će se svi flipflopovi prebacivati jednovremeno.

Slika 8.47

8.19 BROJAČI SA PARALELNIM UPISOM

Paralelni upis omogućava da se u brojač, pre početka brojanja, asinhronim signalom LOAD, upiše

inicijalni sadržaj od kog će brojač početi da broji. Na slici 8.48 prikazana je dopunjena šema brojača sa slike 8.41, tako da je omogućen paralelni upis proizvoljnog sadržaja u brojač. Na slici 8.49 prikazani su

151

simboli za crtanje brojača. Na slici (a) je prikazan simbol brojača sa slike 8.48. Na slici (b) je simbol obostranog brojača sa slike 8.48, koji sadrži četiri stepena brojanja sa dograđenom mogućnošću paralelnog upisa. Izlazni signali CARRY i BORROW su dati jednačinama: CDWNQQQQBORROWCUPQQQQCARRY ⋅=⋅= 32103210 , (16) i služe za kaskadno vezivanje više brojača, s tim da se CARRY izlaz prethodnog brojača priključuje na CUP ulaz narednog, odnosno, BORROW izlaz prethodnog na CDWN narednog. Na slici 8.49.c prikazan je brojač unazad sa mogućnošću paralelnog upisa. Brojač sa slike (c) menja stanje nakon uzlazne ivice taktnog impulsa, ima mogućnost paralelnog upisa podataka i može se resetovati signalom CLR.

Slika 8.48

Slika 8.49 (a,b,c)

Logička šema brojača sa sinhronim paralelnim upisom je prikazana na slici 8.50.

Slika 8.50

Brojač sa slike 8.51 za L/C = 1 radi kao stacionarni registar. Kada je L/C=0, radi kao sinhroni brojač. Svi flipflopovi se mogu resetovati signalom CLR. Dok je CLR =0 onemogućeno je i brojanje i upis novog sadržaja.

152

Brojači, pored sinhronog upisa sadržaja, mogu imati i sinhroni reset. Da bi se ostvario sinhroni reset, potrebno je na D ulazima flipflopova obezbediti logičku nulu, bez obzira na logički nivo signala DAT.

Slika 8.51

9.Programabilne logičke mreže

-Programabilna logička mreža (programmable logic device –PLD) je integrisano kolo koje sadrži skup digitalnih kola, najčešće međusobno jednakih, koja se specifičnim postupcima mogu formirati (programirati) da obavljaju određenu funkciju. -Mogu se podeliti na programabilne kombinacione mreže i programibilne sekvencijalne komponente ROM memorija (Read Only Memory) -To su memorije sa konstantnim sadržajem koje predstavljaju integrisana kola u koja se posebnim postupkom upisuje željeni sadržaj, kada je sadržaj upisan, memorija se može samo citati

Logička šema i simbol ROM memorije

-Ulazni signali A0, A1, A2...An-1 nazivaju se adresni ulazi - Izlazni signali D0, D1, D2....Dn-1 nazivaju se izlazi podataka -Programaranje ROM memorije je priključivanje izlaznih signala dekodera na ILI kola kodera -Memorijska reč je programirana informacija na svakoj adresi ROM memorije sa fiksnim sadržajem -Logička ILI kola u integrisanim ROM memorijama se mogu realizovati kao diodna

153

Diodna ROM memorija

-izlazi dekodera predstavljaju adresnu liniju -vertikalne linije predstavljaju linije podataka -linija podataka je na logičkom nivou 1 ako je priključena diodom na adresnu liniju, ako je dioda izostavljena logički nivo je 0 -Umesto dioda mogu se koristiti bipolarni ili MOSFET tranzistori

ROM memorija sa NMOS tranzistorima

NMOS tranzistori čiji su drejn priključci spojeni na istu liniju podataka formiraju NILI kolo. Na adresama gde se želi da izlazni podatak bude logička nula priključuje se NMOS, a gde se želi logička jedinica, NMOS se izostavlja. Gejtovi NMOS tranzistora se vezuju na odgovarajuću adresnu liniju. Programiranje opisanih ROM memorija se obavlja prilikom izrade integrisanog kola. Proizvođač na osnovu zahtevanog sadržaja formira masku za izradu integrisanog kola sa diodama, odnosno tranzistorima. Zbog ovakvog načina programiranja ove memorije se nazivaju mask-ROM. Programabilne ROM memorije ( PROM ) Diodne PROM memorije se proizvode sa ugrađenim svim diodama, a redno sa svakom diodom je ugrađen topljivi osigurač.

154

Programibilna diodna ROM memorija -kada memorija nije programirana na svim mestima su jedinice.Tamo gde želimo da sadržaj bude nula izazove se pregorevanje osiguraca, a na ostalim mestima ostaju jedinice.

Programabilna NMOS ROM memorija

- NMOS programabilna memorija sa osiguračima ugrađenim redno sa drejnom - Proizvodi se sa ugrađenim svim tranzistorima tako da je sadržaj na svim adresama logička 0 - programiranje se obavlja pregorevanjem osigurača, i to korišćenjem specijalnih uređaja, PROM programatora, u koje se pomoću računara upiše željeni sadržaj. -glavni nedostatak PROM memorije je što se jednom upisani sadržaj ne može promeniti Programabilna ROM memorija sa mogućnošću brisanja U ovu grupu memeorije spadaju EPROM memorije, EEPROM memorije i FLEŠ memorije -kao memorijske ćelije koriste se MOS tranzistori sa izolovanim gejtom.

155

MOS tranzistor sa izolovan

- svaki tranzistor ima dva gejta : -izolovani gejt okružen sa SiO2 -neizolovani kontrolni gejt Da li će tranzistor biti provodan ili ne zavisi od nagomilanog električnog tovara na izolovanom gejtu. Memorisanje logičke jedinice se obavlja ubacivanjem elektrona na izolovani gejt, a brisanje sadržaje istiskivanjem elektrona iz izolovanog gejta. EPROM, EEPROM i FLEŠ memorije se razlikuju po načinu upisa i brisanja sadržaja iz memorijskih ćelija. EPROM memorije (Eresable programmable read only memory )

EPROM memorija

Kada EPROM nije programiran, napon logičke jedinice na adresnoj liniji je dovoljan da formira kanal MOS tranzistora, tako da je sadržaj svih lokacija u memoriji nula. Da bi se na određenoj lokaciji upisala logička jedinica, željena linija podataka se priključuje na željeni napon (25V). Kada se isključi povišeni napon izolovani gejt ostaje negativno naelektrisan, odnosno na tom mestu je upisana logička jedinica. - izolacija obezbeđuje da tovar na gejtu ostaje više od 10 godina - brisanje EPROM memorije, odnosno rasterećivanje izolovanog gejta obavlja se osvetljavanjem memorijske matrice UV- svetlošću Programabilna ROM memorija sa mogućnošću električnog brisanja – EEPROM Upis logičke jedinice u ćeliju EEPROM- a se obavlja dovođenjem povišenog napona na gejt memorijskog tranzistora. Brisanje EEPROM-a se obavlja električno, tako što se za brisanje na gejt priključuje napon suprotnog polariteta od napona za upis.

156

Memorijska ćelija EEPROM-a sadrži dva tranzistora : - memorijski sa izolovanim gejtom ( Tf ) - selekcioni ( Ts )

Tranzistori T1, T2, T3 su zajednički za celu memoriju. Posebna vrsta EEPROM memorija je FLEŠ memorija.

- ona se odlikuje većom brzinom upisa i većom gustinom pakovanja - ovo je omogućeno smanjenjem dimenzija linija i korišćenjem samo jednog tranzistora sa

izolovanim gejtom po memorijskoj ćeliji - zbog toga je ova memorija izdeljena na sektore - u okviru sektora sors priključci svih tranzistora sa izolovanim gejtom su spojeni zajedno i mogu

se priključiti bilo na masu bilo na napon Vp (10 do 12V)

Funkcionalna šema sektora FLEŠ memorije

Pre brisanja sektora u sve tranzistore u sektoru mora se upisati logička jedinica.Sve vrste memorija koje kao medijum za pamćenje koriste tranzistore sa izolovanim gejtom imaju ograničen broj upisa i brisanja sadržaja (104- 106).

9.1 Dvodimenzionalno dekodovanje adresa memorije

- primenjuje se za izradu memorija većeg kapaciteta. Tako se smanjuje broj dekoderskih kola i fizički raspored komponenata memorije se približava kvadratnom obliku

157

ROM memorija 32 x 2 sa dvodimenzionalnim dekoderom

Dvodimenzionalno dekodovanje se primenjuje za sve vrste ROM memorija. U slučaju da je memorija PROM, EPROM ili EEPROM, izlazni multiplekseri treba da budu sa bilateralnim prekidačima kako bi se omogućilo programiranje memorije.

Organizacija 64K x 8 ROM memorije

- blok šema tipične ROM 2n x m memorije

158

Blok šema i simbol 2nx m ROM memorije Formiranje memorije većeg kapaciteta od čipova manjeg kapaciteta obavlja se tako što se na sve čipove priključe zajednički adresni ulazi sa nižim indeksima. - izlazni Di priključci se priključuju na zajedničku magistralu - signal OE je takođe zajednički za sve memorijske čipove - signal CS se generiše za svaki čip posebno, korišćenjem viših adresnih bita

Formiranje memorije 64K x 8 pomoću čipova 32K x 8

Da bi sadržaj ROM memorija bio ispravno pročitan neophodno je voditi računa o vremenu propagacije unutar memorijskog čipa.

Karakteristična vremena propagacije ROM memorija

Za sve ROM memorije karakteristična su sledeća vremena : tAA – vreme pristupa nakon promene adrese( Access Time From Address ) tACS - vreme pristupa nakon selekcije čipa ( Access Time From Chip Select )

159

tOE – vreme dozvole izlaza nakon OE ili CS ( Output Enable Time ) tOZ – vreme prelaska izlaza u stanje visoke impedanse (Output Disable Time ) tOH – vreme držanja podataka nakon promene adrese (Output Hold Time )

9.2 Kombinacione programabilne komponente Formiranje suma logičkih proizvoda pomoću ROM memorija je neekonomično. Iz tog razloga se izrađuju programabilni nizovi logičkih kola pomoću kojih se mogu programiranjem formirati samo željeni proizvodi i sume programski izabranih proizvoda.

Programabilni logički nizovi ( PLA ) - je kombinaciona programamabilna mreža pomoću koje može da se realizuje bilo koja funkcija

oblika sume logičkih proizvoda ulaznih promenljivih

Logička šema PLA komponente

- na svako od logičkih I kola, koja formiraju proizvode ulaznih promenljivih, priključeni su svi

ulazni signali i komplementi ulaznih signala.Pregorevanjem osigurača u I matrici, mrežom sa slike mogu se formirati proizvoljnih 4 od mogućih 8 različitih logičkih proizvoda. Pregorevanjem osigurača u ILI matrici u svakom od izlaznih ILI kola formira se željena suma logičkih proizvoda.

- Bipolarna PLA komponente se najčešće izrađuju kao matrica diodnih NI kola.

Diodna PLA komponenta

160

- na izlazu PLA se formira suma proizvoda - PLA komponente se izrađuju i u NMOS i CMOS tehnologiji - Mogu biti izrađene sa mogućnošću programiranja pregorevanjem osigurača ili sa MOS

tranzistorima sa izolovanim gejtom, kada se mogu, isto kao EPROM i EEPROM memorije brisati i ponovo programirati

PLA komponenta sa mognćnošću brisanja

Neprogramirana PLA Programirana PLA

Standarni simbol za 3 x 2 PLA (4)

- zvedicama su označeni neprovodni tranzistori - simbolima za I i ILI kola označene su logičke funkcije I i ILI matrice, a baferima sa direktnim i

komplementarnim izlazima simbolično su prikazani ulazni invertori Programabilni logički nizovi sa fiksnom ILI matricom

PAL (Programmable Array Logic) Karakteristično za PAL komponente je da : - imaju programabilnu I matricu i

161

- fiksnu ILI matricu - izlazi iz PAL-a su trostatički invertori koji se aktiviraju programiranom kombinaciom ulaznih promenljivih -sadrži bidirekcione priključke, odnosno pojedini priključci su ulazni ili izlazni zavisno od logičkog signala dozvole na izlaznom trostatičkom invertoru.

Programiranje PAL komponenti se obavlja slično kao i ROM memorija. Dovođenjem višeg napona na pojedine priključke dolazi do pregorevanja osigurača ili do naelektrisanja izolovanog gejta zavisno od tipa komponente.

Programibilna komponenta PAL16L8

- standardan način označavanja PAL komponenti je PALnLm gde je: - n maksimalan broj pomenljivih koje mogu da formiraju logički proizvod - L označava da se radi o logičkoj (kombinacionoj) PAL komponenti - m označava broj ILI kola u fiksnoj ILI matrici Proizvode se i PAL mreže sa dodatnim mogućnostima u odnosu na standardne PALnLm.

162

- Logička šema formiranja sume proizvoda PAL-om 16P8A

9.3 Sekvencijalne programabilne komponente - ove komponente najčešće sadrže FLIP-FLOPOVE koji se pobuđuju zajedničkim taktnim

impulsom i nazivaju se registarske PLD komponente Registarske programabilne komponente

- registarske PLD koriste programabilnu I i fiksnu ILI matricu, pa se nazivaju registarske PAL

komponente Označavaju se sa PALnRm gde je : - n maksimalan broj promenljivih za formiranje logičkog proizvoda - R označava da se radi o registarskom PAL-u - m definiše broj flipflopova

163

-

Logička šema komponente PAL16R6

- komponenta sadrži 6 D-flipflopova koji su preko trostatičkih invertora izvedeni na izlazne priključke PAL-a. Flipflopovi imaju zajednički signal CLK, a izlazni invertori zajednički signal dozvole OE. Komponenta ima i 2 kombinaciona ulazno/izlazna priključka.

- Za ispravno funkcionisanje svakog flipflopa nephodno je da se na kontrolnim ulazima uspostavi stabilan logički nivo. To zavisi od različitih vremenskih parametara.

Za registarsku PAL komponentu u katalozima se navodi : tCLK-vreme propagacije od aktivne ivice CLK do ulaznih priključaka u I kola (uključuje kašnjejne kroz flipflop i kroz interne invertore) tsu- vreme postavljanja flipflopova tPD- vreme propagacije od ulaza u PAL do izlaza invertora za povratnu spregu na I matricu (odnosi se samo na kombinacione izlaze)

164

- Bidirekcioni pomerački registar realizovan PAL-om 16R6 Za ilustraciju primene PAL komponenti na ovoj slici je prikazan PAL16R6 programiran da obavlja funkciju bidirekcionog pomeračkog registra sa sledeće slike

Bidirekcioni pomerački registar 74LS194

Pored registarskih PALnRm komponenti proizvode se i druge familije programabilnih registarskih PAL-ova od kojih su najpoznatije RP i X familije.

165

Segment registarskog PAL-a sa promenom polariteta

Segment PAL-a 20x8

Zajedničko za sve kombinacione i sekvencijalne PAL komponente bilo koje familije je da imaju programabilnu I i fiksnu ILI matricu. Programabilne komponente sa više logičkih nivoa - to su komponente u kojima se kombinaciona mreža realizuje korišćenjem samo NI ili samo NILI

logičkih kola.

Ovakve programabilne matrice se nazivaju savijeni NI (Folded NAND), odnosno savijeni NILI (Folded NOR) nizovi. Naziv savijeni niz je proizašao iz konfiguracije matrice pošto se izlaz svakog logičkog kola u matrici savija i vraća na programabilnu matricu kao ulazni signal za druga kola.

Programabilna savijena NI matrica Generisanje funkcije savijenom NI

matricom

-savijeni NI i NILI se uglavnom koriste za formiranje kombinacione mreže za dekodovanje.

166

-

Logička šema programabilne komponente XL78C800 Ova slika ilustruje segment programabilne sekvencijalne mreže koja koristi savijenu NILI matricu. Ova komponenta programira se i kao EEPROM memorije. Njen priključak IOj može biti i izlazni i ulazni. Savijenom NILI matricom se obezbeđuje formiranje kombinacione mreže za dekoder sledećeg stanja za registarske ulaze. Njom se formiraju i kombinacione mreže za generisanje izlaznih funkcija kombinacionih izlaza i uslov za generisanje signala LE, ako postoji potreba za memorisanjem ulaznih signala. LCA (Logic cell array) nizovi logičkih ćelija -razvijeni sredinom 80-ih -specifičnost LCA komponenti je da sadrže više desetina logičkih blokova koji se mogu programski konfigurisati da obavljaju rauličite kombinacione ili sevencijalne funkcije.

- Programabilni logički blok

167

Makroćelije

Makroćelija ALTERA serija 7000

-makroćelija se sastoji od I matrice za formiranje logičkih proizvoda, matrice za selekciju formiranih logičkih proizvoda i programabilnog flipflopa.

10. MEMORIJE Memorije u digitalnim sistemima predstavljaju sklopove u koje se može upisati i iz kojih se može

pročitati informacija. Zavisno od medijuma na kome se informacija pamti, najčešće se koriste poluprovodničke, magnetne i optičke memorije. Magnetne i optičke memorije se uglavnom koriste za memorisanje velikog broja digitalnih informacija. Vreme upisa i čitanja informacija je relativno dugačko, zbog neophodnih mehaničkih pomeranja diska ili trake. Informacija u ovim memorijama ostaje zapamćena i kada je isključeno električno napajanje, tako da ove memorije spadaju u klasu postojanih memorija.

Poluprovodnička memorija, u koju se može i upisati i pročitati informacija u proizvoljnom trenutku, naziva se RAM memorija. Naziv RAM dolazi od engleskog naziva random access memory (memorija sa slučajnim pristupom), što na neki način označava da je vreme za upis ili čitanje, nezavisno od adrese na kojoj se čitanje ili upis obavlja. Poluprovodničke RAM memorije gube sadržaj kada se isključi napon napajanja, tako da spadaju u klasu nepostojanih memorija.

Poluprovodničke memorije mogu biti statičke i dinamičke. Informacija upisana u statičku memoriju ostaje zapamćena sve dok je memorija priključena na napon napajanja. Da bi informacija ostala zapamćena u dinamičkoj memoriji, neophodno je periodično obavljati "osvežavanje" memorije.

10.1 STATIČKE POLUPROVODNIČKE MEMORIJE Statička RAM memorija (SRAM) predstavlja skup stacionarnih registara sa zajedničkim ulaznim i

izlaznim priključcima. Selekcija registra u koji će se upisati, ili iz koga će se pročitati informacija, obavlja se adresnim dekoderom. Logička šema statičke RAM memorije sa jednodimenzionalnim dekoderom prikazana je na slici:

168

U svaki od 2n stacionarnih registara može se upisati po jedna digitalna reč od m bita. Adresnim

ulazima A0, A1,.....An-1 koduje se lokacija i-tog memorijskog registra. Adresna linija wi se postavlja na logički nivo wi =1. Postavljanjem CS=1, selektuje se memorijski čip i dovođenjem impulsa na kontrolni ulaz WE (write enable) u selektovani registar se upisuje sadržaj prisutan na DIN0, DIN1,….DINm-1 ulaznim linijama podataka. Sadržaj ostaje upisan sve dok se istim postupkom ne promeni ili dok se ne isključi napon napajanja.

Čitanje upisane digitalne informacije obavlja se adresiranjem i-tog registra, čime se izlazna trostatička kola selektovanog registra priključuju na izlazne linije podataka.

Postavljanjem CS=1 i OE=1, aktiviraju se izlazni trostatički baferi, čime su podaci upisani u i-ti registar memorije pristupačni na izlaznim priključcima DOUT0, DOUT1,…., DOUTm-1.

Da bi podaci bili ispravno upisani i pročitani iz RAM memorije, treba voditi računa o karakterističnim vremenima propagacije kroz kontrolna kola memorije, kao i o vremenu postavljanja i vremenu držanja memorijskih komponenti. Na slici je prikazan vremenski dijagram upisnog ciklusa u i-ti registar memorije:

Označena su minimalna vremena između aktiviranja i deaktiviranja pojedinih signala, kako bi se

obezbedio ispravan upis sadržaja u i-tu memorijsku lokaciju. Značenje karakterističnih vremenskih intervalaje:

tAS - Vreme postavljanja adrese pre upisa (address setup time before write). Signal WE ne sme da postane aktivan pre isteka tAS od trenutka kada su sve adresne linije zauzele stabilnu vrednost.

tAH - Vreme držanja adrese nakon upisa (address hold time after write). Sve adresne linije moraju da ostanu stabilne nakon WE impulsa.

tWP - Širina upisnog impulsa (write pulse width). Širina upisnog impulsa treba da bude veća od vremena potrebnog za upis sadržaja u bistabilni element u memoriji.

Navedena tri vremenska intervala definišu dužinu ciklusa upisa u memoriju, odnosno, upisni ciklus u neku drugu lokaciju može da počne nakon vremena tWC = tAS + tAH + tWP od trenutka kada su adresne linije za upis informacije na adresi i postale stabilne.

tCSW - Vreme postavljanja CS pre kraja upisa (chip select setup before end of write). tDS - Vreme postavljanja podataka pre kraja upisa (dala setup time before end of write). Ovo

vreme zavisi od vremena postavljanja korišćenih memorijskih elemenata.

169

tDH - Vreme držanja podataka nakon kraja upisa (dala hold time after end of write). Za vreme tDH, nakon što WE postane neaktivan, podaci moraju ostati stabilni.

U cilju smanjenja broja dekoderskih kola i u cilju formiranja kvadratne matrice memorijskih ćelija RAM memorije se izrađuju sa dvodimenzionalnim dekodovanjem. Radi veće gustine pakovanja, teži se da memorijske ćelije imaju što je moguće manji broj tranzistora. Na slici je prikazana šema jedne kolone RAM memorije u CMOS tehnologiji.

Svaka memorijska ćelija je SR leč kolo formirano od dva CMOS invertora koje se, NMOS

tranzistorima Ts i Ts*, kada je selektovan red, priključuje na zajedničke linije Q i Q . NILI kola na slici, NMOS tranzistori T1 do T6 i selektovani SR leč, formiraju D leč. Tranzistor T7 služi za selekciju kolone. Na ovaj način je broj tranzistora memorijske ćelije sveden na 6, dok su NILI kola i tranzistori T1 do T7 zajednički za celu kolonu. Zavisno od kapaciteta memorije, u jednoj koloni mogu biti od nekoliko stotina do nekoliko hiljada memorijskih ćelija. Tranzistori T8 i T9, kao i trostatički diferencijalni pojačavač, su zajednički za sve kolone na koje su priključene memorijske ćelije u koje se upisuje podatak DINp.

Ako je u memorijsku ćeliju i na slici, upisana logička nula, u SR leč kolu su provodni tranzistori Tf2 i Tf4. Kada se, postavljanjem Yi=1, selektuje red, tranzistori Tsi i Tsi

* postaju provodni i priključuju ćeliju i na Q i Q linije. Naponski nivo linije Q biće VDD, a na liniji Q će biti napon V0, znatno niži od VDD.

Da bi se pročitao sadržaj ćelije i, potrebno je selektovati kolonu postavljanjem wk=1. Tranzistor T7 postaje provodan, a tranzistori T5 i T6 ostaju neprovodni pošto je, za vreme čitanja, signal CLK.L na neaktivnom, visokom nivou. Pošto je gejt tranzistora T3 na naponu VDD, tranzistor T3 je provodan, a tranzistor T4 će ostati neprovodan jer je napon V0 niži od praga provođenja tranzistora T4. Na invertujućem ulazu diferencijalnog pojačavača biće napon VDD, dok je na neinvertujućem niži napon, određen otpornostima kanala provodnih tranzistora T9, T3 i T7. Kada se postavi OE=1, na izlazu pojačavača biće DOUTp=0, što je sadržaj ćelije i.

Ako u ćeliju i treba upisati sadržaj 1, kada je ćelija selektovana (yi = 1, wk = 1), na ulaz DINp se postavlja DINp=l i aktivira se upis postavljanjem CLK.L=0. Tranzistor T5 postaje provodan, obara naponski nivo linije Q , što preko provodnog tranzistora Tsi prebacuje SR leč ćelije i. Kada se upisuje 0, DINp=0 i CLK.L=0 aktiviraju T6, što ima za posledicu obaranje naponskog nivoa linije Q.

Da bi u SR leč mogao da se upisuje željeni sadržaj neophodno je da, prilikom upisa, napon na S, odnosno R priključku bude niži od praga provođenja tranzistora Tf1, i Tf2. Iz tog razloga, otpornosti kanala tranzistora Tf3 i Tf4, koji formiraju leč kola, su nekoliko puta veće od otpornosti kanala selekcionih tranzistora Ts odnosno Ts*, tranzistora za upis T5 i T6 i tranzistora za selekciju kolone T7. Takode, otpornosti kanala tranzistora T1 i T2 moraju biti znatno veće od otpornosti kanala tranzistora u leč kolima,

170

kako bi se obezbedilo da napon V0, prilikom čitanja, bude niži od praga provođenja tranzistora T3, odnosno T4.

Pošto se upis i čitanje iz memorije nikad ne obavlja jednovremeno, statičke RAM memorije se često izrađuju sa zajedničkim, bidirekcionim priključcima za podatke. Na slici je prikazana kontrolna logika za RAM sa bidirekcionim priključcima. Obezbeđeno je da su prilikom upisa, kada je WE=1, izlazni trostatički pojačavači u stanju visoke impedanse.

Statičke memorije se u CMOS tehnologiji izrađuju sa jednim, 4 ili 8 bita podataka. Maksimalno se prave do kapaciteta 64Kx8 i zavisno od tipa, vreme pristupa se kreće u granicama od 12 ns do 150 ns. Bipolarne memorije su po pravilu brže, ali znatno manjeg kapaciteta, a najbrže se izrađuju u ECL tehnologiji gde vreme pristupa može biti i manje od 10 ns.

10.2 DINAMIČKE POLUPROVODNIČKE MEMORIJE Svaka memorijska ćelija u statičkoj RAM memoriji se sastoji od najmanje četiri do šest

tranzistora. Da bi se realizovala memorija sa većom gustinom pakovanja konstruisana je memorija sa samo jednim tranzistorom i jednim kondenzatorom po memorijskoj ćeliji. Ovakva memorija bazira pamćenje informacije na električnom punjenju kondenzatora. Na slici je prikazana jedna ćelija memorije kod koje se informacija pamti na taj način što se, prilikom upisa, na liniju "selekcija kolone" dovede napon VDD ili 0, a kada se selektuje red, MOSFET tranzistor postaje provodan tako da se kondenzator CM napuni na napon VDD ili se isprazni na 0 V. Prilikom čitanja memorijske ćelije, takođe se selektuje red, tako da se, kroz provodni tranzistor, napon sa kondenzatora CM prenosi na liniju selekcije kolone i može se pročitati.

Da bi se postigla velika gustina pakovanja, kondenzator u memorijskim ćelijama je veoma malih

dimenzija, pa je i kapacitivnost kondenzatora veoma mala (reda 10-13 F). Kad bi otpornost MOS tranzistora, za vreme dok je neprovodan, bila beskonačno velika, napon na kondenzatoru bi ostao nepromenjen sve do ponovne selekcije reda. Zbog konačne otpornosti neprovodnog MOS tranzistora, a i zbog male kapacitivnosti kondenzatora Cu, zapamćeni napon na kondenzatoru, kada je zapamćena logička jedinica, eksponencijalno opada i nakon nekoliko ms zapamćena informacija bi se izgubila. Da se ovo ne bi dogodilo, svakih 2 do 4 ms treba ponovo upisivati informaciju u memorijsku ćeliju. Ponovni upis se naziva osvežavanje sadržaja, a RAM memorija koja sadrži ćelije kojima je neophodno periodično osvežavanje se naziva dinamička RAM memorija, ili skraćeno DRAM.

171

Svaka ćelija memorije se sastoji od jednog MOS tranzistora i jednog memorijskog kondenzatora

CMi. Kod memorija velikog kapaciteta broj ćelija priključenih na jednu kolonu može biti više hiljada, tako da je linija kolone relativno dugačka i sa podlogom čipa formira parazitnu kapacitivnost Cp, koja je 10 do 20 puta veća od kapacitivnosti CMi. Postojanje kapacitivnosti Cp prouzrokuje da je, prilikom čitanja, promena napona na liniji kolone svega 100-200 mV, pošto selektovani CMi sa Cp formira kapacitivni razdelnik napona. Iz tog razloga, za detekciju naponskog, odnosno logičkog nivoa na liniji kolone, koristi se osetljivi pojačavač A sa pragom provođenja podešenim na napon VTA. Ako je naponski nivo Vul veći od VTA, na izlazu pojačavača će biti Vizl = VDD, a ako je ulazni nivo napona manji od praga provođenja, na izlazu pojačavača će biti nulti naponski, odnosno logički nivo. Za vreme dok ni jedna od memorijskih ćelija nije priključena na liniju kolone tranzistor T3 je provodan i ulaz pojačavača (linija kolone) je priključen na napon jednak pragu provođenja pojačavača, odnosno, kondenzator Cp je napunjen na napon VTA.

Vremenski dijagram upisa, čitanja i osvežavanja sadržaja i-te memorijske ćelije u koloni memorije prikazan je na slici.

Pretpostavljeno je da je raniji sadržaj ćelije i bio 1, odnosno da je na memorijskom kondenzatoru

CMi napon veći od VTM, gde je VTM minimalan napon na memorijskom kondenzatoru koji će se detektovati kao logička jedinica. U trenutku t0 selektovana je i-ta ćeliji postavljanjem Yi=1. TMi postaje provodan i priključuje CMi na liniju kolone. Jednovremeno se signalom SEL=1 isključuje tranzistor T3.

U trenutku t1, generisanjem upisnog signala W, pošto je DIN=0, preko T2 prazni se kondenzator Cp, a preko još uvek provodnog TMi i kondenzator memorijske ćelije CMi. Naponi Vul i Vizl postaju nula.

172

U trenutku t2 ukida se signal za upis W i signal selekcije Yi, čime postaje SEL=0. Preko T3 se na ulaz pojačavača priključuje VTA. Izlazni napon pojačavača postaje neodređen s obzirom da je napon VTA napon praga provođenja. Napon VMi na memorijskom kondenzatoru CMi ostaje 0. Ovim je u memorijsku ćeliju i upisana vrednost logičke nule.

Da bi se pročitao sadržaj ćelije i, u trenutku t3 ponovo je selektovana ćelija i postavljanjem Yi=1. Zbog SEL=1 isključuje se T3 i Cp se prazni u CMi tako da napon na liniji kolone postaje niži od VTA što prouzrokuje da izlazni napon pojačavača bude 0. U trenutku t4, generisanjem R=1, uključuje se T1 čime se kondenzatori Cp i CMi prazne kroz malu izlaznu otpornost pojačavača. Ovim je regenerisan nulti naponski nivo na memorijskom kondenzatom CMi. Da bi prethodno zapamćena informacija u ćeliji i bila dostupna na izlaznom priključku DOUT, u vremenu između t4 i t5, sinhrono sa signalom R, treba generisati signal OE. U vremenu između t5 i t6 na kondenzatoru CMi ostaje nulti napon, a Vizl je neodređen, posto je Vul =VTA.

Upis logičke jedinice u lokaciju i počinje u trenutku t6 selekcijom ćelije. Pošto je CMi bio prazan, napon Vul, pada ispod nivoa VTA, tako da postaje Vizl = 0. U trenutku t7 signalom upisa W otvara se T2, tako da se napon sa DIN ulaza prenosi na liniju kolone, čime se CMi i Cp pune na napon VDD. U trenutku t7, kada postaje Yi = 0, koči se tranzistor TMi i memorijski kondenzator ostaje napunjen na naponu VDD. Provodan T3 obara napon linije kolone na VTA. Zbog konačne otpornosti zakočenog tranzistora TMi, kondenzator CMi se prazni i zapamćeni napon opada po eksponencijalnom zakonu. Ako čitanje usledi pre nego što napon VMi opadne do napona VTM, selekcijom i-te ćelije porast napona Vul će biti dovoljan da izlazni pojačavač detektuje visok logički nivo. Ako napon kondenzatora opadne ispod napona VTM, informacija će biti izgubljena. Čitanje zapamćene jedinice počinje u trenutku t9, ponovnom selekcijom i-te ćelije. Napon Vul se povećava tako da je na izlazu pojačavača napon VDD. Uključivanjem tranzistora T1, signalom R u trenutku t10 napon linije kolone postaje ponovo VDD, što ponovo dopunjava memorijski kondenzator na napon VDD, tako daje prethodno zapamćeno stanje "osveženo". U trenutku t11 uklanjanjem selekcije i signala čitanja, napon na memorijskom kondenzatoru ponovo počinje da opada, a da bi informacija ostala zapamćena, odnosno da bi se osvežilo zapamćeno stanje, neophodno je da se ciklus čitanja ponovi pre nego što VMi opadne na VTM. Kod realnih memorija vreme držanja napona na memorijskom kondenzatoru iznosi nekoliko ms. Osvežavanje sadržaja ćelije i se ponavlja u vremenskom periodu od t12 do tl4.

Kako digitalni sistemi u kojima se koriste memorije nemaju potrebu da čitaju sve memorijske lokacije u regularnim vremenskim intervalima, a ako je memorija velikog kapaciteta, adresiranje svih lokacija bi trajalo duže od vremena potrebnog za osvežavanje, neophodno je da postoji lokalni kontroler dinamičke memorije koji će, nezavisno od zahteva za upis ili čitanje, da osvežava sadržaje svih lokacija. Osvežavanje se obavlja adresiranjem svakog reda i postavljanjem R=l, s tim što je za vreme osvežavanja onemogućen izlaz (OE = 0), kako bi za vreme osvežavanja DOUT izlaz bio u stanju visoke impedanse.

Savremene dinamičke memorije su kapaciteta od 64Kx1 do 1Mx4. U okviru integrisanog kola se nalazi i kontroler osvežavanja, tako da korisnik, za razliku od starijih tipova dinamičkih memorija, ne mora da vodi računa o redosledu generisanja adresa za osvežavanje. Da bi memorija bila raspoloživa za upis i čitanje sadržaja, proces osvežavanja memorije treba da se obavi u što kraćem vremenu. U tom cilju, dinamičke memorije uvek koriste dvodimenzionalno dekodovanje, a osvežavanje se obavlja jednovremeno u svim ćelijama u jednom redu. Takode, u cilju sniženja cene memorijskog čipa, da bi broj spoljnih priključaka bio što manji, memorije se izrađuju sa zajedničkim adresnim ulazima za selekciju reda i selekciju kolone. Primer organizacije memorije DRAM 64Kx1 prikazan je na slici:

173

Memorija sadrži 216= 65536 memorijskih ćelija raspoređenih u matricu od 256 redova i 256

kolona. Svaka od 256 kolona sadrži izlazno-ulazna kola. Adresiranje memorijske ćelije se obavlja na taj način što se adresnim ulazima Ai koduje željeni broj reda i signalom RAS.L (row address strobe) se broj reda upisuje u registar reda. Zatim se istim adresnim linijama koduje broj kolone i signalom CAS.L (column address strobe) se binarno kodovana adresa kolone upisuje u registar kolone. Kontrolnim signalom WE.L se definiše pristup memoriji radi upisa (WE.L = 0), ili radi čitanja (WE.L = 1).

10.3 FRAM MEMORIJE Krajem 1994 godine pojavila se feroelektrična memorija sa slučajnim pristupom (ferroelectric

random access memory - FRAM). Feroelektrični efekat je osobina materijala da zadrži električnu polarizaciju u odsustvu električnog polja, što omogućava izradu postojanih RAM memorija koje zadržavaju sadržaj i po nestanku napona. Naziv "feroelektrični efekat" je izveden na osnovu sličnosti sa osobinama feromagnetnih materijala da zadržavaju magnetnu polarizaciju i u odsustvu spoljnog magnetnog polja.

Feroelektrični materijal je neosetljiv na magnetno polje, a konstrukcija FRAM memorija je takva daje sama memorijska komponenta zaštićena od spoljnjeg električnog polja. Uprošćeni model kristala feroelektričnog materijala prikazan je na slici:

Centralni atom ima dva stabilna položaja, A i B. Primenjeno (interno) električno polje će, u

zavisnosti od smera, pomerati centralni atom u jedan od stabilnih položaja. Kada se primenjeno električno polje ukine, centralni atom zadržava položaj u kome se zatekao.

174

Ako se feroelektrični materijal (sačinjen od opisanih kristala) iskoristi kao dielektrik kondenzatora, tada će se takav kondenzator ponašati kao kondenzator promenljive kapacitivnosti, naime, ako se centralni atom zatekao u položaju da primenjeno električno polje ne pomera atom, kapacitivnost će biti relativno mala. Međutim, ako se centrlni atom pomera pod dejstvom električnog polja, biće utrošena energija, što se manifestuje kao povećana kapacitivnost. Ova promena kapacitivnosti se koristi za formiranje memorijskih, bistabilnih, elemenata.

Na slici je prikazana jedna kolona FRAM memorije. Kondenzatori QC i QC su kondenzatori sa

feroelektričnim dielektrikom. Zajednička linija se stalno drži na potenccijalu Vdd/2. Za upis podataka u memoriju na linije podataka se dovode prava i komplementarna vrednost binarnog podatka za upis. Ako, na primer, na adresi i treba da se upiše podatak Q = 1, na linije podataka se dovode naponi: ddQ VV = i

0=QV , a na adresnu liniju i napon Vdd. Oba MOSFET tranzistora u ćeliji postaju provodna. Centralni

atomi u kristalima dielektrika kondenzatora QC će se postaviti u stabilno stanje A, a u kondenzatoru QC

u stabilno stanje B, (pošto je zajednička linija na potencijalu Vdd/2, električno polje u ova dva kondenzatora je suprotnog smera). Ovo stanje ostaje zapamćeno bez obzira na postojanje napona napajanja. Da bi se pročitao sadržaj i-te ćelije na obe linije podataka se dovodi isti napon ddQQ VVV == .

Kada se adresira i-ta ćelija (dovođenjem kratkotrajnog impulsa na adresnu liniju i), ponovo oba tranzistora postaju provodna, ali sada u oba kondenzatora generišu polje istog smera. Centralni atomi u dielektriku kondenzatora QC neće promeniti stabilno stanje, dok će u kondenzatoru QC preći iz stanja B

u stanje A, (što zbog utroška energije ima efekat povećane kapacitivnosti). Zbog povećane kapacitivnosti QC za vreme postojanja adresnog impulsa, napon na liniji QV će biti niži od napona QV i na izlazu

komparatora će se generisati impuls Dout=1. Ovakav način čitanja memorije se naziva destruktivan, pošto je nakon čitanja podatak izbrisan. Međutim, dodatna logička mreža ugrađena u memorijsku komponentu obezbeđuje da se pročitan podatak ponovo upiše u istu memorijsku ćeliju.

Očekuje se da će FRAM memorije potisnuti EEPROM memorije. Radni napon FRAM memorija je 5 V, dok EEPROM zahteva 10 do 15 V. Za upis u FRAM memorijsku ćeliju dovoljno je primeniti električno polje u trajanju reda 100 ns. EEPROM memorije imaju ograničen broj izmena sadržaja 104 do 105 ciklusa upisa, dok se kod FRAM memorija očekuje da broj ciklusa upisa bude veći od 1010.

10.4 PRIMENA RAM MEMORIJA Poluprovodničke RAM memorije su sastavni deo svakog računarskog sistema. Potreban kapacitet

RAM memorije se kreće od nekoliko desetina Kb za specijalizovane mikroračunarske sisteme, do više Gb

175

za velike super-računare. Kapacitet RAM memorije personalnih računara je najčešće u granicama od 0.5 do 16 Mb. Kako se integnsana memorijska kola komercijalno izrađuju do kapaciteta 64 Kbyte (64Kx8), ako su u pitanju statičke memorije, odnosno, do 4Mbita (4Mxl), ako su memorije dinamičke, za realizaciju RAM memorije računarskog sistema neophodno je koristiti više čipova.

Statičke memorije su manjeg kapaciteta po čipu, a koriste se u sistemima gde se zahteva veća brzina pristupa memoriji i manja potrošnja struje iz izvora za napajanje. Takođe je verovatnoća greške kod statičkih memorija manja nego kod dinamičkih, tako da se koriste u sistemima gde se zahteva visoka pouzdanost.

Dinamičke memorije zahtevaju manji broj integrisanih kola nego statičke. Potrošnja struje dinamičkih memorija je znatno veća nego statičkih, a prilikom svake selekcije reda, struja napajanja se impulsno poveća za nekoliko desetina mA po čipu. Ove impulsne promene struje mogu da generišu električne smetnje, tako da prilikom korišćenja DRAM memorija treba posebno voditi računa o filtraciji napona napajanja. Dinamička memorija zahteva periodični impuls za osvežavanje svakih nekoliko ms. I pored ovih nedostataka, DRAM memorije se češće koriste, s obzirom da imaju veću gustinu pakovanja, a time zauzimaju manje prostora na štampanoj ploči. Zbog manjeg broja čipova i jednostavnije štampane ploče, cena DRAM memorije je niža od SRAM istog kapaciteta.

10.5 ORGANIZACIJA STATIČKE MEMORIJE VEĆEG KAPACITETA U računarskim sistemima se razmena podataka sa memorijom uglavnom obavlja preko sistemske

magistrale koja sadrži skup adresnih linija, skup linija podataka i skup kontrolnih linija. Pošto su na magistralama kontrolni signali, po pravilu, aktivni na niskom nivou, memorijski čipovi se najčešće izrađuju sa kontrolnom mrežom čija je logička šema:

Memorija na slici b. ima zajedničke ulaznoizlazne priključke za podatke. Selekcija čipa, upis i

čitanje memorije se obavlja mrežom sa slike a. Ako je, na primer, potrebno da se realizuje memorija od 64Kbyte (64Kx8), a na raspolaganju su

memorijski čipovi kapaciteta 8Kx8, za formiranje takve memorije potrebno je 8 čipova. Na slici je prikazan primer povezivanja memorije na sistem koji ima mogućnost adresiranja 1M (220) memorijskih reči. Izabrano je da se na segmentu memorijskih adresa od 20000h do 2FFFFh koristi statička RAM memorija.

176

Pošto za čitanje i upis u memoriju treba zadovoljiti propisanu vremensku sinhronizaciju adresnih,

kontrolnih i signala podataka, kontrolnim signalom MSEL.L se definiše trenutak aktiviranja CSi.L signala. Za vreme dok je MSEL.L na neaktivnom, visokom nivou, izlazi dekodera su, takode, neaktivni. Kada MSEL.L postane aktivan, adresirani memorijski čip se selektuje nakon vremena propagacije kroz dekoder.

Ulazno-izlazni priključci memorijskih čipova su međusobno paralelno povezani i obrazuju lokalnu memorijsku magistralu, koja je preko bidirekcionih bafera povezana na sistemsku magistralu podataka. Upis u memoriju se obavlja postavljanjem signala UPIS.L na aktivan nivo, čime se aktiviraju prijemni baferi sa sistemske magistrale. Jednovremeno su ulazi WE na svim memorijskim čipovima na aktivnom nivou, međutim, podatak će se upisati samo na adresiranu lokaciju selektovanog čipa.

Čitanje podataka iz memorije se obavlja aktiviranjem signala IZL.L. Na lokalnu magistralu memorije se priključuju trostatički izlazi selektovanog čipa, dok će DIOi priključci svih ostalih čipova ostati u stanju visoke impedanse. Istim, IZL.L signalom, se aktiviraju predajni baferi na sistemsku magistralu, tako da je podatak, pročitan sa adresirane lokacije selektovanog čipa prisutan na magistrali podataka.

10.6 ORGANIZACIJA DINAMIČKE MEMORIJE VEĆEG KAPACITETA Komercijalno raspoložive dinamičke memorije se izrađuju u pakovanjima sa jednim bitom po

adresi i četiri bita po adresi. Na slici su prikazani logički simboli za najčešće korišćene dinamičke memorije.

Sve dinamičke memorije imaju adresne priključke zajedničke za redove i kolone. Selekcija reda,

odnosno kolone, obavlja se signalima RAS.L i CAS.L, aktivnim na niskom logičkom nivou. Pakovanja sa jednim bitom podatka po adresi imaju razdvojeni priključak za ulaz i izlaz podatka (DIN i DOUT), dok memorije sa četiri bita po adresi, po pravilu imaju bidirekcione ulazno-izlazne priključke (DIOi).

Noviji tipovi memorija, kako je već rečeno, imaju ugrađen kontroler za osvežavanje, a osvežavanje se inicira signalom CAS za vreme dok je signal RAS neaktivan. Dinamičke memorije bez ugrađenog kontrolera zahtevaju eksterni brojač za kodovanje adrese osvežavanja. Osvežavanje se inicira signalom RAS.

177

Na slici je prikazana organizacija dinamičke memorije kapaciteta 1Mx8. Memorija je bez internog

kontrolera osvežavanja, a koristi se u sistemu sa 20 adresnih linija, odnosno, sa mogućnošću adresiranja 220 adresa. Memorija koristi čipove 1Mx1, tako da je za realizaciju zadatog kapaciteta potrebno 8 čipova. U svakom od čipova se memoriše odgovarajući bit podataka na svim adresama. Adresni i kontrolni signali su zajednički za sve čipove memorije.

Pošto memorijski čipovi imaju zajedničke adresne ulaze za kodovanje reda i kolone, trostatičkim kolima je formiran multiplekser adresnih linija. Kada je selekcioni signal RA=l, na ulaze čipova su priključene adresne linije A10 do A19, sa adresne magistrale. Aktivnom, silaznom ivicom signala RAS.L se u registre reda u svim čipovima upisuje kodovana adresa reda. Kada je aktivan selekcioni signal CA, na adresne ulaze memorijskih čipova su priključene linije magistrale A0 do A9, koje koduju adresu kolone. Aktivna ivica signala CAS.L u registre kolona svih čipova upisuje adresu kolone. Zavisno od nivoa signala WE u trenutku generisanja signala CAS.L, u memoriju će se upisati, ili će se iz memorije pročitati, sadržaj sa adresirane lokacije.

10.7 MEMORIJSKE KOMPONENTE ZA SPECIFIČNE PRIMENE Poluprovodničke RAM memorije spadaju u klasu nepostojanih memorija, s obzirom da gube

sadržaj prilikom nestanka napona napajanja. U mnogim primenama, za vreme rada sistema u RAM se upisuju podaci koji su rezultat dužeg rada, ili složenog eksperimenta. Nepredviđenim nestankom napona napajanja bi ovi podaci bili izgubljeni. Takođe, često je potrebno u digitalni sistem uneti parametre koji treba da ostanu zapamćeni i nakon isključivanja uređaja. Jedan od načina da se sačuvaju podaci u RAM memoriji i nakon nestanka napona napajanja je priključivanje suve, ili akumuiatorske baterije koja će da napaja memoriju i kada nema mrežnog napajanja.

Baterijski podržane memorije (battery back-up RAM) Principijelna šema RAM memorije sa rezervnim baterijskim napajanjem data je na slici:

178

Da bi memorija ispravno funkcionisala, napon baterije VB treba da je niži od napona napajanja

Vcc. Korišćeni memorijski čip je projektovan da radi u opsegu napona napajanja od Vm=VB-Vd2 do Vm=Vcc-Vd1. Za vreme dok postoji napon napajanja Vcc, dioda D, je inverzno polarisana, a memorija se napaja naponom Vm=Vcc-Vd1 (Vd1 je pad napona na provodnoj diodi D1). Pošto je napon Vcc veći od VB, izlaz komparatora je na logičkom nivou 1, što dozvoljava selekciju čipa signalom CSl.L. Ako je baterija akumulatorska, punjenje baterije se obavlja kroz otpornik R za vreme dok postoji Vcc. Ako se radi o suvoj bateriji, otpornik R se izostavlja.

Nakon nestanka mrežnog napona, napon Vcc (zbog postojanja velikih kondenzatora u ispravljaču) sporo opada. Sistem u kome se memorija nalazi bi pri sniženom naponu napajanja mogao da generiše nekontrolisane impulse i da pokvari sadržaj memorije. Iz tog razloga, kada Vcc opadne ispod VB, izlaz komparatora K postaje nula i zabranjuje pristup memoriji zbog CS2=0. Memorija se sada napaja iz baterije naponom Vm=VB-Vd2 i sadržaj memorije ostaje zapamćen. Da bi ostao funkcionalan i zabranjivao pristup memoriji kada je Vcc manji od VB, komparator se napaja iz baterije naponom Vm kroz diodu D2. Dioda D1 je sada neprovodna i sprečava protok struje iz baterije kroz ostale potrošače priključene na Vcc.

U praksi je Vcc najčešće 5 V, a napon baterije VB = 4.5 V. Memorija treba da pouzdano zadržava sadržaj i pri naponu 3.8 V, zbog pada napona na diodi D2. Logička kola u sistemu koji koristi memoriju ispravno rade pri naponu napajanja 4.5V, a kada Vcc opadne ispod 4.5V, pristup memoriji se zabranjuje.

Baterijski podržane memorije se biraju da imaju što manju potrošnju. Najpovoljnije su CMOS statičke memorije, koje, pošto je pristup memoriji zabranjen, ne troše struju iz baterije. Izrađuju se i memorijski čipovi u CMOS tehnologiji sa ugrađenom minijaturnom baterijom i kolom za sprečavanje selekcije čipa. Proizvođači garantuju radni vek baterije najmanje 10 godina, kada bateriji, zbog starenja, može da opadne napon.

Postojane poluprovodničke RAM memorije Postojane poluprovodničke RAM memorije (NVRAM) se mogu realizovati korišćenjem

kombinacije statičke RAM i EEPROM memorije. U normalnom radu memorija se koristi kao statička RAM memorija, a pre isključenja napajanja se sadržaj RAM memorije prebacuje u EEPROM. Za vreme dok nema napajanja sadržaj je sačuvan u EEPROM memoriji, da bi se nakon uključenja ponovo prebacio u RAM. Da bi proces upisa u EEPROM trajao što kraće, memorija je organizovana tako da se ceo sadržaj memorije jednovremeno prebacuje iz RAM u EEPROM memoriju i obratno. Uprošćena šema jedne memorijske ćelije NVRAM-a je prikazana na slici:

179

Leč kolo koje sačinjavaju ukršteni invertori i tranzistori za selekciju Ts i Ts* predstavljaju ćeliju

statičke memorije. Kada je signal RC na nultom naponskom nivou ćelija EEPROM memorije je otkačena od leč kola, pošto su tranzistori TE i TE

* neprovodni. Prepisivanje sadržaja ćelije statičke memorije u ćeliju EEPROM memorije obavlja se

priključivanjem napona +VE i -VE na visokonaponski invertor realizovan tranzistorima T0 i T1. Naponi +VE i -VE se biraju tako da obezbeđuju naelektrisanje i pražnjenje izolovanog gejta memorijskog tranzistora u EEPROM ćeliji. Probojni napon Zener diode D1 je VE-VDD, dok je probojni napon Zener diode D0 jednak naponu VE.

Za vreme prepisivanja sadržaja u EEPROM, postavlja se RC = 0, što obezbeduje da su tranzistori TE, TE

* i TR neprovodni. Takođe se, dok je prepisivanje sadržaja u toku, statičkoj memoriji zabranjuje promena sadržaja.

Kao primer organizacije postojane RAM memorije, na slici je prikazana blok šema 0,5Kx8 NVRAM memorije. Kontrolna kola memorije omogućavaju 4 režima rada: upis u RAM (write), čitanje iz RAM (read), prenos iz RAM u EEPROM (store) i prenos iz EEPROM u RAM (recall).

Memorijska matrica je organizovana u 64 reda i 64 kolone. Selekcija kolone je realizovana tako

da se jednovremeno čitaju ili upisuju po 8 kolona u RAM. Priključci podataka su bidirekcioni. U odnosu na statičke RAM memorije, za izbor režima rada NVRAM koriste jedan kontrolni signal

više, odnosno, signalom NE.L (non-volatile enable) se omogućava pristup EEPROM ćelijama. Kada je NE.L na neaktivnom, visokom nivou, memorija radi kao standardna statička memorija sa vremenom pristupa 100 do 250 ns. Kada je NE.L na aktivnom nivou, zavisno od nivoa signala WE.L i OE.L obavljaće se prenos iz RAM u EEPROM, ili prenos iz EEPROM u RAM. Ako je signal CS.L neaktivan, memoriji se ne može pristupiti.

Prebacivanje sadržaja iz RAM u EEPROM (režim store) se obavlja kada su signali CS.L. NE.L i WE.L aktivni, a OE.L neaktivan. Kada je zadovoljen ovaj uslov, signal STORE pobuđuje interni monostabilni multivibrator. Za vreme trajanja kvizistabilnog stanja od 10 ms, aktiviran je DC/DC pretvarač koji napone +VE i -VE priključuje na memorijsku matricu. U periodu od 10 ms sadržaj svih statičkih ćelija je prebačen u EEPROM ćelije, pošto su naponi +VE i -VE zajednički za celu matricu.

180

Takođe su, za vreme upisa sadržaja u EEPROM, zabranjeni izlazi dekodera reda i kolone, tako da ni jedna statička memorijska ćelija ne može biti selektovana.

Prenos sadržaja iz EEPROM-a u RAM se obavlja automatski, prilikom uključenja napona napajanja, ili postavljanjem na aktivni nivo signala CS.L, NE.L i OE.L, dok je WR.L neaktivan. U oba slučaja se generiše signal RC, koji sadržaj svih EEPROM ćelija jednovremeno prebacuje u statičke ćelije. Trajanje signala RC je dovoljno da bude nekoliko stotina ns, koliko je potrebno da se pročita sadržaj EEPROM memorije.

Memorije za osvežavanje video ekrana (Video memorije) Da bi računarski generisana slika ili tekst bio vidljiv na ekranu katodne cevi, neophodno je da se

slika, čiji je digitalni ekvivalent upisan u memoriju, ponavlja (osvežava) na ekranu najmanje 25 puta u sekundi, kako se ne bi videlo treperenje slike. Ako je, na primer, rezolucija slike 512 linija, sa 512 tačaka po liniji i ako se predviđa samo crno/belo prikazivanje (bez nijansi sivog), za svaku tačku na ekranu treba predvideti po jedan bit u memoriji. Da bi se slika osvežavala 25 puta u sekundi, potrebno je za 40 ms pročitati 512x512 digitalnih vrednosti iz memorije, odnosno, svakih 150ns po jednu. Ako bi se za memorisanje slike koristila dinamička memorija kapaciteta 256Kx1, trebalo bi memoriju čitati svakih 150 ns, a pošto je to red veličine pristupa dinamičkim memorijama, za promenu sadržaja memorije, odnosno slike, ne bi ostalo vremena, tako da bi za vreme upisa u memoriju slika na ekranu treperila.

Na slici je prikazana organizacija dinamičke video memorije VRAM, kod koje su ovi problemi rešeni.

Informacija iz memorije o osvetljenosti tačke na ekranu je potrebna svakih 150 ns. Ako je

memorijska matrica organizovana sa 512 redova i 512 kolona i ako svakom memorijskom redu odgovara red na ekranu, dodavanjem pomeračkog registra od 512 flipflopova može se sadržaj celog reda paralelno upisali u registar, a zatim bit po bit čitati svakih 150 ns.

Unutar čipa se nalazi pomerački registar sa paralelnim upisom i serijskim izlazom. Pošto je kod dinamičkih memorija, kada je adresiran red, memorisani podatak iz svih ćelija u redu prisutan na izlazima internih pojačavača kolona, kada je kontrolni ulaz SE.L aktivan, informacija iz selektovanog reda se upisuje u pomerački registar. Kada SE.L ponovo postane neaktivan, taktnim impulsom se informacija iz pomeračkog registra serijski dobija na SOUT izlazu. Flipflopovi u pomeračkom registru su statički, tako da se može koristiti proizvoljna učestanost takta, ili sačekati sa generisanjem takta radi sinhronizacije sa monitorom. Za vreme dok je signal SE.L neaktivan, u dinamičku memoriju se može upisivati (ili čitati) podatak bez ometanja rada pomeračkog registra. Kada se prikazana VRAM memorija koristi za osvežavanje slike rezolucije 512x512, potrebno je svakih 78µs jednim RAS ciklusom upisati sadržaj narednog reda u pomerački registar, a preostalo vreme je memorija raspoloživa za izmenu sadržaja.

Za slike sa većom rezolucijom, slike u boji ili sa nijansama sivog, koriste se VRAM većeg kapaciteta, ili se memorija organizuje korišćenjem više čipova. Takođe su raspoložive VRAM memorije sa dodatnim mogućnostima, kao što su serijski ulaz u pomerački registar, upis sadržaja iz pomeračkog

181

registra jednovremeno u ceo red memorije, poseban interni brojač redova za osvežavanje slike (pored brojača za osvežavanje memorije).

Primer savremene video memorije je VDRAM TMS44C251 čiji je logički simbol prikazan na slici:

11. Sabiračka kola U ovom poglavlju proučavaćemo:

• razumevanje sabiranja pozitivnih i negativnih brojeva, • kako kašnjenje sabiračkog kola može zavisiti od vrednosti podataka koji se međusobno sabiraju.

11.1 Potpuni sabirač

Izlaz je predstavljen 2-bitnim brojem, koji broji koliko ulaza ima vrednost 1, tj. generiše se bit prenosa i bit sume.

Simetrična funkcija ulaza:

C = PQ + PCI +QCI S=PQ CI

182

• Self-dual (dualna): invertuje sve ulaze => invertuje sve izlaze Ako imamo k ulaza sa vrednošću 1 pre invertovanja, tada imamo 3-k sa vrednošću 1 posle invertovanja.

Invertovanjem svih bitova jednog n-bitnog broja dobijamo x → 2n-1-x vrednosti • Napomena: P Q CI = (P Q) CI = P (Q CI)

11.2 Kolo potpunog sabirača Implementacija jednog potpunog sabirača sastavljenog od 9 sabiračkih NAND blokova (bez memorisanja) prikazana je na slici:

Kašnjenja: Od Prema Kaшnjenje

P, Q, ili CI → S 3

P, Q, ili CI → C 2

Složenost: 25 ulaza => 50 tranzistora.

11.3 N-bitni sabirač Možemo napraviti sabirač proizvoljne veličine kaskadnim vezivanjem blokova potpunog sabirača: Glavni razlog za korišćenje zapisa u komplementu dvojke, za negativne brojeve je to što tada koristimo isto sabiračko kolo, kako za pozitivne tako i za negativne brojeve.

183

11.4 Izbor veličine sabirača Broj bita potrebnih za realizaciju jednog sabirača određen je veličinom vrednosti koje može imati njegov izlaz. Ako sabiramo dva 4-bitna broja, rešenje može biti:

• 0 do 30 za pozitivne brojeve • -16 do +14 za negativne brojeve

U oba slučaja potreban nam je 5-bitni sabirač, kako bi izbegli bilo kakvu mogućnost prekoračenja:

Sve ulazne brojeve moramo proširiti do 5 bita. To radimo na sledeći način: Proširenje pozitivnih binarnih brojeva

Pozitivne binarne brojeve proširujemo tako što dodajemo potreban broj nula na kraj bita najveće težine (MSB):

5 0101 00000101 13 1101 00001101

Proširenje negativnih binarnih brojeva Negativne binarne brojeve proširujemo tako što ponavljamo bit najveće težine odgovarajući broj puta:

5 0101 00000101 -3 1101 11111101

Ova metoda poznata je kao sign extension (znakovno proširenje).

184

Skraćivanje pozitivnih binarnih brojeva Možemo brisati proizvoljan broj bita, koji se nalaze ispred bita najveće vrednosti (MSB), ali pod uslovom da oni imaju vrednost nula. Skraćivanje negativnih binarnih brojeva Možemo brisati proizvoljan broj bita, koji se nalaze ispred bita najveće vrednosti (MSB), ali pod uslovom da oni imaju istu vrednost kao bit koji ih sledi (MSB).

11.5 Sabiranje pozitivnih brojeva Da bi izbegli prekoračenje koristimo 5-bitni sabirač: U MSB stepenu vrшi se sabiranje: 0 + 0 + C3. Na taj način S4 je uvek jednako C3, dok je C4 uvek jednako nuli. Može se primeniti i 4-bitni sabirač sa izlazom C3, koji predstavlja bit rezultata.

11.6 Sabiranje negativnih brojeva Da bi izbegli prekoračenje koristimo 5-bitni sabirač:

185

Ovde imamo drugačiji slučaj od sabiranja pozitivnih brojeva jer P4 i Q4 više nisu konstantne vrednosti. Ovo sabiračko kolo ne može se uprostiti odstranjivanjem dela sabiranja (MSB stepena). Ako P i Q nisu istog znaka, tada S4 neće biti jednako sa C3. Moguća su neka manja uproшćavanja:

• ako izlaz C4 nije potreban, šema kola koje ga generiše može se ukloniti • S4 može biti generisan direktno iz P3, Q3 i C3, шto dovodi do smanjenja šeme kola koje je neophodno

za poslednji stepen.

11.7 Akumulacija kaшnjenja sabirača Kašnjenje unutar svakog sabirača (kašnjenje svakog bloka):

P, Q, Cl → S = 3 P, Q, Cl → C = 2

Najgori slučaj kašnjenja je:

PO → CO → C1 → C2 → S3 = 3×2 + 3 = 9

Takođe imamo da je:

QO → S3 = 9 i C-1 → S3 = 9 Za N-bitni sabirač najgore kašnjenje je: (N-1)×2 + 3 = 2N+1 Primer slučaja najgoreg kašnjenja:

• prvo: P3:0=0000, Q3:0=1111 => 84:0=01111 • potom: P3:0=0001 , Q3:0=1111 => 84:0=10000

11.8 Zavisnost kašnjenja od vrste podataka Da bi smo utvrdili kašnjenje sabiračkog kola, najpre moramo definisati: 1. Sabiračko kolo 2. Početnu vrednost svih ulaza 3. Koji ulazi se menjaju

Primer: Koliko je kašnjenje A→Q ?

186

Odgovor 1 (B=0):

• prvo: A=0, B=0 => X=1, Y=0, Z=0, Q=0 • potom: A ↑ => Y ↑ => Q ↑ - kašnjenje od 2T

Odgovor 2 (B=1): • prvo: A=0, B=1 => X=1, Y=0, Z=1, Q=1 • potom: A ↑ => X ↓ => Z ↓ => Q ↓ - kašnjenje od 3T

Najgori slučaj kašnjenja Ispituje se kako promena bilo kog ulaza utiče na promenu bilo kog izlaza, pri čemu se identifikuje najgora kombinacija. Slučaj najgoreg kašnjenja određuje maksimalnu brzinu radnog takta jednog sinhronog kola.

CLOCK

tp + tg + ts < T

Pošto brzina radnog takta mora biti tako izabrana da osigura da kolo uvek radi, za određivanje ove brzine najvažnije je vreme najgoreg kašnjenja logičkog kola.

11.9 Brza sabiračka kola U ovom poglavlju proučavaćemo:

• kako se kašnjenje jednog sabirača može smanjiti, naizmeničnim invertovanjem bitova • kako se kašnjenje jednog sabirača može smanjiti, a da i pored toga kolo zadrži pređašnje karakteristike

11.10 Standardni N–bitni sabirač Kašnjenje standardnog N-bitnog sabirača iznosi 2 N+1

187

Pri ovom kašnjenje prenosne linije unutar svakog potpunog sabirača iznosi 2T. T odgovara propagacionom kašnjenju jednog logičkog kola. Uslovno je uzeto da sva logička kola imaju propagaciono kašnjenje od 1T. Prenosna linija sastoji se od tri 2-ulazna i jednog 3-ulaznog sabiračkog NAND bloka.

11.11 Ubrzana sabiračka kola Pošto potpuni sabirač realizuje self-dual-nu funkciju, on će raditi ispravno ako naizmenično invertujemo kako ulazne tako i izlazne vrednosti:

Ako posmatramo prenošeni signal, imamo:

Stepen 1 Stepen 2 Stepen 3

Spajanjem blokova koji su osenčeni na slici, možemo smanjiti kašnjenje od 1T (jednog bloka), i to do početka sledećeg stepena.

188

11.12 Brza sabiračka kola Ovde možemo spojiti 3-ulazni blok i invertor u finalni blok sa ulazima prikazanim na slici.

Stepen 1 Stepen 2 Stepen 3

Signali C1a, C1b, C1c iz AND-kola: C1 ima vrednost true samo ako su svi signali sa vrednoшću 1. Signal C1 nam nije neophodan direktno, tako da osenčeni blok na slici možemo izostaviti. Sabirač sa parnim brojem stepena unosi kašnjenje: P,Q,CI → S 3 P,Q,CI → C 1 28 blokovskih ulaza => 56 tranzistora Sabirač sa neparnim brojem stepena unosi kašnjenje:

189

P,Q → S 5 P,Q → C 2 CI → S 4 CI → C 1 33 blokovskih ulaza => 66 tranzistora Veze su označene pojedinačnim linijama sa crticama / koje ih presecaju. U ovom slučaju broj tranzistora se povećava za 22% ali se brzina poveća čak dva puta. Za N-bitni sabirač možemo izmeniti dva sabiračka modula (bloka), ne menjajući prvi stepen, čime se na kraju dobija: Najgori slučaj kašnjenja biće: P0 → !C0 → C1 → !C2 → S3 = kašnjenje od 7T Napomena:

• kašnjenje signala S4 je manje nego kašnjenje signala S3 • kašnjenje od signala P1 isto je kao i kašnjenje od signala P0 • primer najgoreg kašnjenja:

prvo: P3:0=0000, Q3:0=1111, potom: P0↑ Kašnjenje za ovakav N-bitni sabirač (N-isto) iznosiće N+3 (uporediti sa vrednoшću za originalni sabirač koja iznosi 2N+1)

11.13 Sabirači sa paralelnim prenosom - Carry Lookahead Za svaki bit jednog N-bitnog sabirača možemo dobiti signal carry out (CO=1) ako dva ili više signala (P,Q,CI) imaju vrednost jedan. Postoje tri mogućnosti:

• P,Q=00: C=0 uvek ima vrednost nula - Signal je blokiran (Carry Inhibit) • P,Q=01or10: C=CI - Signal se može prenositi (Carry Propagate) • P,Q=11: C=1 uvek ima vrednost jedan - Signal se generiše (Carry Generate)

Definišemo tri signala: • CG = P • Q Carry Generate, ukazuje da će se na izlazu i- tog stepena generisati Cout • CP = P Q Carry Propagate, tada će se Ci u i- tom stepenu prostirati ka narednom • CGP = P + Q Carry Generate or Propagate

190

Signal carry out možemo dobiti iz neke bitske pozicije-bilo da taj bit generiše prenos (CG=1), bilo da taj bit propagira prenos i iz carry in od prethodnog bita (CP-CI = 1):

C = CG + CP-CI Poшto je CGP = CG + CP, za prethodnu relaciju možemo pisati:

C = CG + CGP-CI Ovaj izraz uglavnom koristimo kada je lakшe i brže generisati P + Q nego P Q.

Uzevši u obzir sve putanje kojima se može dobiti carry out iz bitske pozicije 3 imaćemo:

1. Bit 3 generiшe prenos 1??? + 1???

2. Bit 2 generiшe prenos i 11?? bit 3 vrшi prenos + 01?? 3. Bit 1 generiшe prenos i 101? bit 2 vrшi prenos i + 011? bit 3 vrшi prenos 4. Bit 0 generiшe prenos i 1011 bit 1 vrшi prenos i + 0101 bit 2 vrшi prenos i bit 3 vrшi prenos 5. Ulaz C-1 vrednost 1 i 1011 bitovi 0, 1, 2 i 3 svi vrшe prenos + 0100 +1

Tako imamo: C3 = CG3 + CP3-CG2 + CP3-CP2-CG1 + CP3-CP2-CP1-CGO+CP3-CP2-CP1 -CPO-C-1 Takođe kao i ranije možemo koristiti CGPn umesto CPn. Zbog ovoga svaki stepen mora sada generisati CP i CGP umesto C: C0 = CG0 + CGP0•C–1 C1 = CG1 + CGP1•CG0 + CGP1•CGP0•C–1

191

C2 = CG2 + CGP2•CG1 + CGP2•CGP2•CGP1•CG0 + CGP2•CGP1•CGP0•C–1 Najgori slučaj kašnjenja u ovom slučaju iznosiće: P0 → CG0 = kašnjenje od 1T (jednog bloka), (CG0 = P0•Q0) CG0 → C2 = kašnjenje od 2T C2 → S3 = kašnjenje od 3T (iz kola potpunog sabirača) Kašnjenje ukupno iznosi 6T, i ono je nezavisno od dužine (veličine) samog sabirača. Složenost prenošenja signala kod N-bitnog sabirača sastoji se u sledećem:

• za izražavanje Cn potrebno je n+2 simbola pri čemu se svaki od njih sastoji od ½(n+3) ulaznih signala

• direktno generisanje svih N prenošenih signala, zahteva približno oko N3/3 tranzistora (N = 64 => N3/3 = 90.000)

• korišćenjem kompleksnih CMOS kola može se generisati Cn korišćenjem samo 4n+6 tranzistora, tako da svih N signala zahteva približno 2N2 tranzistora (za N=64 => 2N2 = 8.000)

Ovo poboljšanje i nije tako dobro, jer u slučaju kada imamo veliku vrednost za n, izraz za Cn je preveliki da bi se koristila prosta kola. • C-1, CGO i CGPO moraju pobuđivati N-1 logičkih kola. Za veliko N moramo koristiti lanac

bafera kako bi smo redukovali kašnjenje. Ovakvo kolo za kašnjenje nije sasvim nezavisno od N.

11.14 Tehnike kod brzih sabiračkih kola

U ovom poglavlju proučavaćemo dve tehnike: • Carry skip tehniku koju koristimo za smanjenje kašnjenja u prenosu kod jednog sabiračkog kola • Carry save tehniku kou koristimo u slučajevima istovremenog sabiranja više brojeva

Carry Skip Ako posmatramo jedan 12-bitni sabirač:

Najgori slučaj kašnjenja bio bi u slučaju putanje od C-1 do S11. Pomoću carry skip tehnike, mi ubrzavamo ovu putanju (kašnjenja) tako шto dozvoljavamo procesu da preskoči istovremeno nekoliko sabiračkih stepena.

8

192

Ako posmatramo potpuno sabiračko kolo bez prenosa signala (sa upotrebom naizmenične bitske inverzije):

Postoje dve vrste sabiranja: • Svi bitovi prenose signal => C3 = C-1:

0101 0101 1010 1010 ____0 ____1 01111 10000

C-1 → C3 = kašnjenje od 4 T • Bar jedan bit ne prenosi signal=> C3 je potpuno nezavisan od C-1:

0101 0101 1110 1110 ____0 ____1 10011 10100 C-1 → C3 = kašnjenje od 0T Putanju C-1 → C3 ubrzavamo tako шto detektujemo kada su svi bitovi, bitovi za prenos i tada koristimo multiplekser da dozvolimo da C-1 preskoči ceo put do C3:

Proračunajmo prenos signala (CP = P Q) svakog bita. Možemo smatrati da kašnjenje iznosi 2T pošto je kolo XOR suviшe sporo. CSK=1 u slučaju da su svi bitovi za prenos. • Slučaj 1: Svi bitovi su bitovi za prenos C-1 → !C3X = kašnjenje od 1T (pomoću multipleksera) • Slučaj 2: Najmanje bar jedan bit sprečava ili vrši prenos

193

=> C–1 ne utiče na C3 Najduže kašnjenje do !C3 i S3 iznosi:

• PO → !C3X = kašnjenje od 5T (preko !C0 ili CSK) • PO → S3 = kašnjenje od 7T

Detaljan izgled multipleksera

Spajamo oba AND sabiračka kola:

• treće AND kolo spajamo sa sledećim NAND kolom • drugo AND kolo spajamo sa sledećom sabiračkim stepenom

Sada će putnja C-1 → !C3X imati kašnjenje 1T Spajanjem četiri kola možemo dobiti 16-bitni sabirač:

194

Najgori slučaj kašnjenja je: P0 → !C3 → C7 → !C11 → S15 = kašnjenje od 14T Svako dodatno kolo od 4 bita unosi kašnjenje od samo (1T) od jednog bloka: ovo odgovara ¼ vrednosti kašnjenja jednog bloka po svakom bitu. Za N-bitni sabirač imamo kašnjenje od ¼N+10. Ovo možemo dalje redukovati uvođenjem većih super-kola. Kašnjenja prenosa kod N –bitnog sabirača:

• prosto kolo 2N+1 • sa invertovanjem N+3 • Carry Skip 1/4N+10 • Carry Lookahead 6

veći broj kola => veće kaшnjenje

11.15 Sabiranje više brojeva Uz pomoć velikog broja sabiračkih kola i digitalnih filtara možemo sabirati više brojeva istovremeno. Predpostavimo da trebamo sabrati istovremeno pet 4-bitnih brojeva: V, W, X, Y i Z. Upotrebimo sabirače tipa carry-lookahead. Svaka faza imaće kaшnjenje od 6T (6 blokova). Ukupno kaшnjenje pri sabiranju K vrednosti biće (K–1) × 6. Na primer, za K=16 imaćemo vrednost kaшnjenja od 90T.

11.16 Stablo sabiranja

U praksi koristimo sabirače koji su grupisani u obliku stabla:

195

broj vrednosti, K 16 8 4 2 1

broj kolona sabirača, log2(K) 4 3 2 1 0

Svaka kolona sabirača unosi kašnjenje od 6T, i pri tom polovi broj vrednosti koje treba zajedno sabrati. Pri ovome svaka kolona sabirača smanjuje vrednost log2(K) za jedan. Prema tome ukupno kašnjenje je log2K × 6 шto daje kašnjenje od 24T za sabiranje 16 vrednosti. Ukupan broj sabirača potrebnih za sabiranje je K–1.

11.17 Sabirači tipa Carry-Save Uzmimo, na primer,normalni 4-bitni sabirač, ali mu ne spajamo ulazno-izlazne linije:

P + Q + R = 2C + S P: 1001 Q: 1100 Na primer: P = 9, Q = 12, R = 13 daje C = 13, S = 8 R: 1101 S: 1000 C: 1101_ Ovo nazivamo sabiračem tipa carry-save: on redukuje sabiranje tri broja na sabiranje dva broja. Broj upotrebljenih kola je mnogo manji nego kod sabirača tipa carry-lookahead. Ovo kolo redukuje log2K za 0.585 (od 1.585 na 1.0), a time i kašnjenje od 3T. Ukupno kašnjenje je prema tome jednako: log2K × 3/0.585 = log2K × 5.13. Imajući u vidu da ovde koristimo manji broj tranzistora rezultat koji smo dobili bolji je nego kod sabirača tipa carry lookahead. Primer tehnike Carry Save Izračunaćemo sledeći izraz: 13 + 10 + 5 + 11 + 12 + 1 = 52

196

Napomena:

• blok “×2” ne zahteva nikakvu logiku: dovoljno je povezati njegove krajeve na odgovarajući način • sabiračke kolone koje imaju samo jedan ulaz, takođe ne zahtevaju nikakvu logiku • svi sabirači su veličine od 4 bita • finalno sabiranje M+2N zahteva posebni odgovarajući sabirač

11.18 Stablo Sabiranja Carry-Save Možemo konstruisati takvo stablo koje će sabirati 16 vrednosti istovremeno: broj vrednosti, K 16 13 9 6 4 3 2 1

log2(K) 4 3.7 3.17 2.58 2 1.582 1 0

kašnjenje 0 3 6 9 12 15 18 24

∆ kašnjenja / ∆ log2(K) 10 5.65 5.13 5.13 7.23 5.13 6

• u finalnom stepenu mora se nalaziti normalni sabirač, jer nam je potrebno da dobijemo prost izlaz • kašnjenje je isto kao kod običnog sabirača, ali koristimo mnogo manje tranzistora

197

• nepravilnosti u stablu prouzrokuju smanjenje efikasnosti, ali je ono relativno malo (i postaje sve manje za velike vrednosti K)

• naizmenično invertovanje pojedinih stepena ubrzava stablo sabiranja, ali dovodi do povećanja broja potrebnih kola

12. DIGITALNO-ANALOGNA I ANALOGNO-DIGITALNA KONVERZIJA

Da bi se izvrsila efikasna obrada izmerenih fizickih velicina,pomocu mernih pretvaraca transformisemo ih u elektricne,pa zatim njih transformisati u digitalno kodovan broj. Elektronsko kolo koje konvertuje naziva se analogno-digitalni konvertor, ili skraceno A/D konvertor.

Potrebno je digitalno izrazenu velicinu konvertovati u napon ili struju, kako bi se delovalo na sklopove sistema da obavljaju funkcije na nacin kako je digitalnim sistemom definisano. Elelektronska kola koja obavljaju ovu konverziju se nazivaju digitalna-analogni konvertori, odnosno D/A konvertori.

12.1 DIGITALNO-ANALOGNI KONVERTORI

Da bi digitalni broj mogao da se konvertuje u analognu velicinu, broj mora bili dekodovan, tako da svakom broju odgovara unapred odredjena vrednosi napona ili struje. Na slici je prikazana sema digitalno-analognog konvertora kod koga se digitalno upravljanim analognim multiplekserom bira jedna od m vrednosti iz niza raspolozivih napona.Oznake bilateralnih i NMOS prekidacia su zamenjene simbolima obicnih prekidaca.

Kodovani digitalni broj D se dekoduje dekoderom. Za odredjenu kodnu kombinaciju samo jedan di logicki signal je aktivan.Logicka jedinica sa izlaza dekodera ukljucuje i-ti

Slika 12.1 prekidac, tako. da izlazni napon Viz postaje Viz =Vi. napon Viz imace vrednost:

Viz=Vi= iKimVref ⋅=⋅−1

(1)

Posto je referentni napon Vref konstantan, a za datu mrezu je i m konstantno, velicina izlaznog napona je direktno proporcionalna rednom broju dekodovanog signala di.Mreza ce generisati napon proporcionalan velicini binarno kodovanog broja.

Za D/A konverziju binarnog broja od n cifara mrezom sa slike 1 potrebno je koristiti dekoder n/2n, 2n prekidaca i 2n-l otpomika. Vidimo da je broj prekidaca i otpornika veliki,tako da se D/A konvertori sa naponskim nizom vrlo retko koriste.Ovaj broj se moze redukobati pomocu seme kao na slici 12.2.

Slika 12. 2 Izlazna struja it mreze Iiz je jednaka sumi struja u granama mreze. U i-toj grani mreze pestojace struja samo ako je prekidac u i-toj grani ukljucen,odnosno:

Iiz=dn-1In-1+ dn-2In-2+ …+d2I2+ d1I1+ d0I0 (2) gde di moze imati vrednost 0 ili1.

198

Struja i-toj grani mreze ima vrednost:

Ii=i

ref

RV

(3)

Pa jednacina (2) postaje:

Iiz=Vref (0122-n1-n R

d0Rd1

Rd2

R2-dn

R1-dn

+++⋅⋅⋅++ (4)

U binarnom brojnom sistemu broj od n cifara ima vrednost: D= dn-12n-1+ dn-22n-2+… + dn-22n-2+ d121 +d020 (5)

Ako se obezbedi da je:

RR

i

i

21= ,(i=0,1,2,3….n-1) (6)

Jednacina (4) postaje: Iiz=(Vref/R)D=KD (7)

Iz jednacine (6) se dobijaju vrednosti otpornika vidi se daje svaka sledeia vrednost otpornika dvoslruko manja od prethodne. Ovo je razumljivo, poSto dvostruko manjoj otpornosti odgpvara dvostruko veca struja, a u binamom brojnom sisterau svaka sledeca cifra ima dvostruko vecu vrednost. Mreza se naziva teiinska otporna mreza.Kao sto znamo prekidaci nisu idealni,kao ni otpornici,referentni U se takodje menja,stoga je potrebno odrediti karkteristike komponenata koje ce se koristiti.

12.2 OSNOVKE KARAKTERISTIKE DIGITALNO-ANALOGNIH KONVERTORA

Da bi D/A konvertori sa slike 12.1 ili 12.2 imali prakticinu primenu, potrebno je obezbediti da, pored same funkcije konverzije, digitalna informacija bude prisutna na ulazu D/A konvertora za vreme dok je potrebno da izlazni napon (struja) zadrzi konvertovanu vrednosi i da izlazna analogna velicina bude sto manje zavisna od ulaznih karakteristika potrosaca koji koristi konvertovanu analognu velicinu. Da bi se zadovoljili svi do sada navedeni zahtevi, D/A konvertor treba da sadrzi registar za pamcenje digitalne informacije, izvor referentnog napona, mrezu pasivnih komponenti za skaliranje referentnog napona,skup analognih prekidaca za izbor konfiguracije pasivne mreze u zavisnosti od ulazne

Slika 12.3 digilalne informacije i izlazni analogni pojajacavac za dovodjenje izlaznog signala na zeljeni nivo i prilagodjenje izlazne impedanse.

Idealna karakteristikia prenosa za cetvorobitni D/A konvertor prikazana je na slici 12.3. Na apscisi karakteristike prenosa je vreme t u kome se, u jednakim vremenskim intervaiima,

menja binarno kodovan broj od 0 (0000) do 15 (1111). Na ordinati je vrednost izlaznog napona, normalizovana u odnosu na maksimalni izlazni napon, koji se cesto naziva napon pune skale (Vmax =Vps). Za svaku kombinaciju ulaznih digitalnih signala postoji samo jedna vrednost izlaznog napona. Razlika iziaznih napona koji odgovaraju susednim brojevima naziva se promena za jedan bit najmanje tezine, ili

199

skraceno LSB (least significant bit). Ukupan broj diskretnih vrednosti koje izlazni napon D/A konvertora moze da zauzme se naziva rezolucija D/A konvertora. Ako se konvertuju binarni brojevi od n cifara, Va teoretski, moze imati 2n razlicitih vrednosti. Ako je sum izlaznog napona D/A konvertora po apsolutnoj vrednosti veci od LSB, stvarna rezolucija je manja od 2n.

Svako odstupanje u odnosu na idealnu karakteristiku prenosa pokazanu na slici 12.3, predstavlja gresku konverzije.

Greske konverzije mogu biti statiticke i dinamicke.Statitcke greske unose gresku u linearnost D/A konvertora. Linearnost se definise kao maksimalno odstupanje izlaznog napona od prave linije povucene od nultog, do proracunatog napona pune skale. Izrazava se u procentima opsega pune skale ili u frakcijama LSB. Ovako definisana linearnost se naziva apsolutna linearnost.

Apsolutna linearnost,iznosi ±1/2 LSB. Odstupanje izlaznog naponi od 0 za kod 000 naziva se greska nule ,a

Slika 12.4

odstupanje na maksimalnoj vrednosti, greska pune skale. Linearnost se moze definisati i u odnosu na pravu liniju koja je povucena izmedju izmerenih vrednosti po kriterijumu da je apsolutna vrednost rastojanja izmerenih vrednosti od prave minimalna. Ovakva linearnost se naziva linearnost optimalne prave (besl-straight-lihe linearity).

Odstupanje nagiba optimalne prave od nagiba idealne karakteristike naziva se greska pojacanja. Presek optimalne prave sa naponskom osom definise nulti ofset.Merenjem karakteristika kvalitetnijih D/A konvertora moze se ustanoviti da je optimalna prava u vecini slucajeva veoma bliska (ili se poklapa) sa pravom povucenom kroz tacku izmerenog napona za nulti ulazni kod i tacku stvarno izmerenog napona pune skale. Linearnost u odnosu na ovako povuecnu pravu naziva se linearnost krajnjih tacaka (end point linearity). S obzirom da je merenje jednostavnije, a

Slika 12.5 rezultat su priblizni, u praksi se linearnost krajnjih tafaka mnogo cesce koristi nego linearnost optimalne prave.

Mera kvaliteta D/A konvertora je i diferencijalna linearnost. Diferencijalna linearnost je definisana kao maksimalno odstupanje susednih naponskih nivoa u odnosu na teoretsku, idealnu vrednost.

Vlsb12 −

= npsV

(8)

Zbog tolerancija koriscenih komponenti, promena izlaznog napona ∆V, moze biti veca ili manja od VLSB, tako da je diferencijalna linearnost DL deftnisana kao:

Dl=lsb

lsb

VVV −∆ (9)

i izrazava se u frakcijama od Vlsb, odnosno, od LSB.

Pored linearnosti, vazna karakteristika D/A konvertora je stabilnost. Stabilnost je funkcija temperature i vremena.

Dinamicke karakteristike D/A konvertora definisu vreme za koje, nakon promene ulazne informacije, izlazni napon dostigne zadatu vrednost. Ovo vreme se naziva vreme postavljanja tst (settling

200

time) i definse se, ili za maksimalnu promenu (od 0 do Vps,), ili za promenu ulazne informacije za jedan LSB. Vreme postavljanja D/A konvertora se racuna od trenutka zadavanja nove digitalne vrednosti, do trenutka kada se izlazni napon stabilisao na zadatu vrednost ±1/2 LSB. Umesto vremena postavljanja cesto se definse vreme prekidanja tsw (switching time) D/A konvertora.

Karakteristicno za dinamicku karakteristiku prenosa D/A konvertora je pojava glica na izlaznom naponu prilikom promene ulaznog koda za 1 LSB. Do pojave glica dolazi zbog razlicite brzine prekidanja analognih prekidaca u konvertoru. Na slici 12. 6 prikazana je dinamicka karakteristika prenosa D/A konvenora za slucaj kada se pojavljuje glic :

Slika 12.6

Pojava glica se moze objasniti analiziranjem slike 6. Ako je, na primer prekidac bita najvece

tezine brzi od ostalih prekidaca u mrezi, nakon stanja 01...11, umesto stanja 10...000, kratkotrajno ce postojati stanje 11...11, Sto generise maksimalnu struju, da bi. kad se ostali prekidaci iskljuce, struja pala na zadatu vrednost.

12.3 D/A KONVERTORI SA TEZINSKOM OTPORNOM MREZOM

Digitalno-analogni konvertori sa tezinskom otpornom mrezom, ako konvertuju binarno kodovane brojeve, koriste mrezu sa slike 12.2. Izlaz mreze je struja proporcionalna binarno kodovanom broju. Da bi se na iziazu D/A konvertora generisao napon proporcionalan broju, koristi se sumirajuci operacioni pojacavac, kako je pokazano na semi D/A konvertora na slici 12.7.

Ako se pretpostavi da je operacioni pojacavac idealan, invertujuci (sumirajuci) ulaz je na virtuelnoj masi, struja kroz otpornik R, je proporcionalna teizni cifre ulaznog binarnog broja,i izlazni napon je dat izrazom:

Viz=-Rf( 11

11

00

... −−

+++ nn

refrefref QRV

QR

VQ

RV

) (10)

Slika 12. 7

Ako se u jednacinu (10) zameni vrednoist Ri iz jednacine (6),dobija se:

Viz=-RfVref(1/R)(20Q0+21Q1+22Q2+…+2n-1Qn-1) (11)

201

Linearnost izlaznog napona zavisi od tezinskog odnosa struja, a stabilnost od stabilnosti struja. Struja u i-toj grani data je izrazom:

Ii=Vref/Ri,(i=0,1,2,3,….,n-1) (12)

Gde je Ri, ukupna otpornost u i-toj grani. Prekidaci cija otpornost, kad su ukljuceni, nije 0, vec konacna otpornost r, vrednosti otpornika treba racunati tako da se uzimaju u obzir i otpornosti prekidaca r.Tacne vrednosti otpornika za mrezu sa slike 12.7 treba da budu:

R0=R-r,Ri=R/2-r,R2=R/22-r,Rn-1=R/2n-1-r (13) otpornost sa kojom treba racunati ustvari r±∆ r, gde ±∆ r obuhvata tolerancije i temperaturne promene otpornosti prekidaca u radnom temperaturnom opsegu.A da D/A konvertor zadrzi diferencijajnu linearnost bolju od ±1/2LSB,potrebno je da izlazni napon ostane u zadatim granicama za promene otpomosti prekidata u opsegu r-∆ r do r + ∆ r. Ako je Vps1 napon pune skale kada je otpornost prekidaca minimalna, a Vps2 kada je maksimalna, tada treba da bude zadovoljena nejednacina:

lsbpsps VVV21

21 ⟨− (14)

dobija se:

011 2122

RRV

rRRV

rRRV fref

n

fref

n

fref ⋅⟨

∆+

⋅⋅−

∆−

⋅⋅

−−

(15)

Zamenom vrednosti za Rn-1 i R0 dobija se:

41

21

2

21

21

1

1

1

⟨∆

+−

∆− −

−

−

−

Rr

Rr n

n

n

n

(16)

Kakoje ∆ r/R«1 nakon zanemarivanja kvadrata ovog cana, dobija se:

R>22n+1∆ r (17)

Tolerancije i temperaturni drift otpornosti ukljucenog prekidaca su reda nekoliko oma. Na primer, za konvertor od l0 bita otpornost prekidaia r±∆ r = 8±3Ω otpornost otpornika u grani LSB treba da bude R0 = R≥ 3 212⋅ ≈6.3 MΩ , a otpornost u grani MSB, 29 puta manja. Da bi izvedena analiza bila korektna, pretpostavljeno je da su otpornici u tezinskoj mrezi tacni, odnosno, da su tolerancije otpornika Ri =(R/2i)-r znatno manje od ∆ r.

U dosadasnjoj analizi pretpostavka je bila da je operacioni pojacavac idealan.Realan operacioni pojacavac u D/A konvertor unosi gresiku pojacanja i ofset.Realni D/A konvertori se projektuju prema semi na slici 12.8, gde je pokazan primer konvertora rezolucije 5 bita.

Slika 12.8

D/A konvertori sa tezinskom otpornom mrezom imaju niz nedostataka.Najveci nedostatak D/A konvertora sa tezinskom otpornom mrezom je pojava izrazenih gliceva zbog razlicite brzine ukljucivanja i iskljucivanja struja u pojedinim granama mreze. A to se sve desava zbog postojanja parazitnih kapacitivnosti u mrezi.

202

12.4 D/A KONVERTORI SA LESTVlCASTOM MREZOM

Lestvicasta otporna mreza je prikazana na slici 12. 9, a dobila je naziv po svojoj slicinosti sa lestvicaima.

Slika 12.9

Kao sto se sa slike vidi, u mrezi se koriste samo dve vrednosti otpornika,R i 2R. Mreza moze da sadrzi proizvoljan broj celija. Mreza je zatvorena sa otpornicima 2R prema masi.Lestvicasta mreza ima osobinu da ekvivalentna otpornost svake grane prema masi iz svakog cvor Ai iznosi 2R. Takode je iz svake tacke Pi ekvivalentna otpornost mreie 3R. Ovo ima za posledicu, da kada se bilo koji prekjdac Pi prikljuci na napon Vref , kroz granu Pi –Ai ce teci struja istog intenziteta, Ij = Vref/3R. U svakom cvoru Ai, s obzirom da je otpornost svih grana jednaka, struja se deli na dve jednake komponente.

Ako je, na primer, samo prekidat Pn-1, prikljucen na referentni napon, kroz granu Pn-1 –An-1 teci ce struja In-1, = Vref/3R, kroz grane An-1-M i An-1-An-2 struja ce biti In-1/2. Ako je prikljucen samo prekidai Pn-

2, struja In-2 se u cvoru An-2 deli na dve jednake komponente intenziteta In-2/2. Komponenta struje koja tece kroz granu An-1-An-2 se u cvoru An-1 ponovo deli na dve jednake komponente intenziteta In-2/4, tako da kroz granu An-1-M kao posledica ukljucivanja prekidaca Pn-2 protice struja In-2/4. Slicinim razmatranjem se moze pokazati da ce ukljucivanjem narednog prekidaca, Pn=3, struja I u grani An-1-M biti In-2/8, odnosno, ukljucivanje svakog slededeceg prekidaca generise upola manju struju u grani An-1-M.

Ako se primeni zakon superpozicije, struja I kroz granu An-1-M ima vrednost:

I= )222...22(21

6 00

11

22

22

11

1 QQQQQR

Vn

nn

nn

ref +++++⋅⋅ −

−−

−− (18)

gde Qi=1 oznacava da je i-ti prekidac prikljucen na referentni napon, a Qi=0, da je prikljucen na masu.

Jednacina (18) pokazuje da je struja I proporcionalna binarnom broju cije cifre odgovaraju ukljucenom, odnosno, iskljucenom prekidacu.

Ako se tacka M, umesto na masu, prikljuci na virtuelnu masu operacionog pojacavaca, a upravijacki signali prekidaca na izlaz stacionamog registra, dobija se D/A konvertor sa lestviccstom otpornom mrezom.Primer takvog D/A konvertora rezolucije 4 bita prikazan je na slici 12.10. Izlazni operacioni pojacavac struju i transformise u napon:

Slika 12.10

Za pozitivan referentni napon, izlazni napon je negativan. Korisceni operacioni pojacavac ima posebne prikijucke za podesavanje nultog olseta. Na ove prikljucke je prikljucen potenciometar Po. Promena pojacanja se obavlja poienciometrom Pp, redno vezanim sa otpomikom povratne sprege Rf. Ako nije potrebno podesavanje pojacanja i ofseta potenciometri Po i Pp se izostavljaju. Otpornik za eliminisanje uticaja struje ofseta je Rm.

Lestvicasta otporna mreza, vec doprinosi povecanju temperaturne stabilnosti.Odredivanje vrednosti otpornika za lestvicastu mrezu se obavlja po istom kriterijumu kao i za teiznsku mrezu.Tezi se da vrednost R bude sto manja, kako bi vremenske konstante (sa parazitnim kapacitivaostima) bile male.Minimalna vrednost za R se dobija iz uslova:

203

RV

rRV

rRV

nrefrefref

⋅⋅≤

∆+⋅−

∆−⋅ − 6241

66 1 ,a to je 2R rn ∆≥ +1232

(19) Dinamicke karakterisutike konvertora sa lestvicastom mrezom su daleko bolje od

karakteristika D/A konvertora sa tezinskom mrezom. Pored smanjenih parazitnih kapacitivnosti i manjih vrednosti otporaika u mrezi, kracem vremenu postavljanja doprinosi ujednadena brzina ukljucivanja i iskljucivanja prekidaca, tako da su glicevi smanjeni. Vremenske konstante praznjenja i punjenja parazitnih kapacitivnosti su priblizno jednake. Glicevi ipak postoje zbog razlike u brzini ffipflopova i prekidaca.Poznato je da flipflopovi, povuku veliku struju prilikom prebacivanja. Ova promena struje, na neizbeznoj, parazitnoj induktivnosti provodnika mase, indukuje napon koji bi mogao da prouzrokuje glic. Iz tog razloga se kod D/A konvertora obavezno razdvajaju analogna i digitalna masa.Velika razlika struja prouzrokuje razlicito zagrevanje otpornika i prekidaca, pa i pored cinjenice da su i otpornici i prekidaci izradjeni na zajednickim podlogama, dolazi do promene odnosa R, 2R i Rf, jto kvari linearnost. Delimicna kompenzacija temperaturne nestabilnosti se postiie rednom vezom MOSFET tranzistora sa ugradjenim kanalom sa otpornikom Rf.

Poboljsana diferencialna linearnost, a time i veca rezolucija, moze se postici D/A konvertorima sa strujnim izvorima. Mreza je sa strane MSB zatvorena otpornoscu R izmedju cvora A3 i virtuelne mase, a sa strane LSB, takodje otpornoscu R, na analognu masu. D/A konvertor sadrzi poseban izvor referentne struje za svaki bit. Struje Iri, koje generisu strujni izvori, su medjusobno jednake, odnosno:

Ir4= Ir3= Ir2= Ir1= Ir0= Ir (20)

Izlazni napon je definisan jednacinom: Viz=-Rf(Q4Iq4+ Q3Iq3+ Q2Iq2+ Q1Iq1+ Q0Iq0) (21)

Dinamicke karakteristike konvertora sa strujnim izvorima su losije. Kasnjenje unose parazitne kapacitivnosti leslvicaste mreze koje se pune iz strujnih izvora, a prazne kroz otpornike mreze.Poboljsanje dinamickih karakteristika se postize izborom realih vrednosu za R, sto je za ovaj konvertor moguce, s obzirom da nema ogranicenja koje uvodi tolerancija otpornosti prekidaca.

Konvertor sa strujnim izvorima koristi dvostruke analogne prekidace koji sirujne izvore prikljucuju na cvorove mreze ili na masu D/A konvertori sa strujnim izvorima su slozeniji i skuplji od ostalih konvertora, s obzirom da je potreban poseban strujni izvor po svakom bitu. Medjutim, na ovaj nacin se mogu realizovat konvertori sa najboljom diferencijalnom linearnoscu. Kao sto smo koristili otpornike,tako umesto njih mozemo staviti kondezatore i postupak realizacije je isti kao i sa otpornicima.

12.5 BIPOLARNI D/A KONVERTORI

Do sada opisani D/A konvertori konvertuju neoznacen binarni broj u napon cija je apsolutna vrednost proporcionalna velicini binarnog broja. Polariiet izlaznog napona zavisi od polariteta referentnog napona, moze biti ili pozitivan, ili negativan, odnosno, samo jednog polariteta, tako da se takvi konvertori nazivaju unipolarni D/A konvertori. Kada se konvertuju oznaceni binarni brojevi, neophodno je da polaritel izlaznog napona odgovara znaku binarnog broja. D/A konvertori kod kojih znak konvertovajiog napona odgovara znaku ulaznog, digitalno zadatog broja, nazivaju se bipolarni D/A konvrtori.

204

12.6 ANALOGNO-DIGITALNI KONVERTORI

Analogno-digitalna konverzija je generisanje digitalno kodovanog broja koji odgovara analognom ulaznom signalu. Elektronsko kolo koje obavlja ovu konverziju naziva se analogno-digitalni konvertor, ili, skraceno, A/D konvertor, odnosno, ADK.

Elementaran analogno-digitalni konvertor je naponski komparator. Ulazni analogni signal napou Vul, komparator konvertuje u jednobitnu digitalnu informaciju D = d0, tako da d0=0 oznacavi da je Vul < V1, a d0 = 1 da je Vul>V1 gde je V1 unapred odredjen naponski prag.

Ako je potrebno da se velicina analognog napona odredi sa vecom preciznoscu i predstavi u digitalnom obliku, potrebno je porediti ulazni napon sa vise naponskih pragova na nacin prikazan na slici 12.11.

Slika 12.11

Ako se naponi Vi, rasporede ekvidistantno unutar naponskog opsega od 0 do Vps, na osnovu izlaza komparatora k, moze da se odredi u kom se naponskom opsegu nalazi ulazni signal Vul. Koder na slici 12.11 digitalnu informaciju sa komparatora koduje u digitalni broj izabranog binarnog brojnog sistema.

Staticke karakterisuke A/D konvertora se definisu na isti naicn kao i staticke karakteristike D/A konvertora, s tim sto su ulaz i izlaz zamenili mesta. Definise se apsolutna linearnost, greska (ofset) nule, greska pune skale, greska pojacanja i diferencijalna linearnosi.

Posto je izlazna informacija ADK digitalni broj, dinamicke karakteristike A/D konvertora se svode na specificiranje potrebnog vremena da se od trenutka pocetka konverzije na izlazu ADK postavi digitalni ekvivalent ulaznog analognog signala. Ovo vreme se naziva vreme konverzije. Rezolucija, odnosno, broj nivoa kvantizacije ulaznog signala se, kao i kod D/A konvertora,najcesce definise brojem bita izlazne digitalne informacije, ako povecanje rezolucije A/D konvertora sa slike 12.11 se moze postici jedino povecanjem broja naponskih nivoa, odnosno, broja komparatora. Za konvertor rezolucije 8 bita bilo potrebno 256 komparatora.Direktna konverzija pomocu 2n komparatora i kodne mreze postaje neekonomicna zbog velikog broja komponenti.

12.7 A/D KONVERTORI SA PARALELNIM KOMPARATORIMA Konvertori sa paralelnim komparatorima spadaju u klasu najbrzih A/D konvertora. Cesto se nazivaju direktni ili FLASH A/D konvertori. Za realizaciju konvertora od n bita potrebno je m = 2n komparatora, ako je potrebno da se generise signal prekoracenja, odnosno, 2n-l komparator, ako signal prekoracenja nije potreban.

205

Slika 12.12

Kada se za konverziju koristi samo jedan konvertor sa slike 12.12, kraj lanca oznaden sa -REF se prikljucuje na masu, a na prikljudak +REF se prikljucuje referentni napon. Da bi greska kvantizacije bila ±0.5LSB, otporni lanac je sa obe strane zavrsen otpornicima R/2. Pad napona na svakom otporniku R odgovara promeni ulaznog napona za 1 LSB. Napon i-tog praga se racuna pod pretpostavkom da je ulazna otpornost komparatora beskonacno velika i dat je izrazom: Vi=Vref/m(i-1/2) (22) gde je m broj naponskih pragova, odnosno, broj komparatora. Kodovanje izlaznog binarnog broja se obavlja prioritetnim koderom.Ako se ulazni napon nalazi u opsegu Vi<Vul<Vi+1, svi komparatori sa indeksom j≤ i ce imati izlaz na logickom nivou kj = 1, tako da ce prioritetni kodcr da koduje broj i. A/D konvertor sa slike 12.13, po organizaciji, identican konvertoru sa slike 12.12, s tim sto su, umesto konvencionalnih komparatora korisceni komparatori sa automatskom kompenzacijom, ili kako se jos nazivaju, komparatori sa auto-balansiranjem. Stanje svih komparatora kada je CLK=0 se naziva autobalansirajuce stanje. Kada se generiSe CLK = 1, rezultat poredenja Vul sa odgovarajucim naponskim pragom se upisuje u lec, a zadnja ivica CLK upisuje rezultat konverzije u izlazni registar. Otpornost prekidaca ne utice na tacnost konverzije, posto, nakon prelaznih rezima, kroz prekidace ne tece struja.

Slika 12.13

206

12.8 KOMPARATORI SA SUKCESIVNIM APROKSIMACIJAMA Za srednje brzine konverzje (nekoliko µ s do nekoliko desetina µ s) koriste se A/D konvertori sa sukcesivnim aproksimacijama. Principijelna sema ADK sa sukcesivnim aproksimacijama prikazana je na slici 12.14.

Slika 12.14 Maksimalni ulazni napon Vulmax, koji se moze prikljuciti na konvertor je Vulmax =Vps. Pojacanje D/A konvertora je podeljeno tako da je maksimalni izlazni napon iz D/A konvertora Viz, za 1 LSB manji od napona Vps. Pod navedenim uslovima D/A konvertor ce, kada je MSB bit postavljen na 1 (Qn-1, =l), a svi ostali na 0, generisati napon Viz =VPS, sledeci bit, Qn-1, =l, ima tezinu Vps/4, odnosno, posto se radi o binarnom D/A konvertoru, svaki sledeci bit ima tezinu upola manju od prethodnog. Na slici 12.15 prikazana je logicka sema A/D konvertora sa sukcesivnim aproksimacijama:

Slika 12.15

Pocetak konverzije se za daje signalom START koji postavlja Qs =1. Pomeracki registar se prebacuje u rezim pomeranja, a prati/pamti kolo u rezim "pamti", cime se zamrzava trenutna vrednost Vul. Sledeci CLK impuls zadnjom ivicom pomera jedinicu sa pozicije Qpo na Qp1, a zbog SIN=0 upisuje se Qpo=0. Kada je Qp1=l naredni CLK genersie impuls t0 koji u SAR upisuje 1 na poziciju MSB(Qn-1) bita, a sva ostala lec kola resetuje. Zadnja ivica CLK pomera jedinicu u pomerackom registru na poziciju Qp2. Izlazni napon D/A konvertora je postavljen na napon Vps/2. Iziaz komparatora je postavljen u stanje 1 ili 0, u zavisnosti da li je Vpp veci ili manji od Viz. Naredni CLK zbog Qp2 =1 generise t1, koji u SAR registru postavlja Qn-2=1, a ako je konjugovano K = l, resetuje Qn-1. Zadnja ivica CLK pomera jedinicu u pomerackom registru na sledccu poziciju - Qp3.

207

Sekvenca sukcesivnih aproksmacija se nastavija sve do generisanja tn koji resetuje Qs. U registru SAR je ostao rezultat konverzije, prati/pamti kolo je postavljeno u rezim "prati", a u pomeracki registar, koji je ponovo u rezimu paralelnog upisa, se sve do pocetka sledece konverzije svakim CLK impulsom, zbog Qs = 1, potvrdjuje upis: Qp0=1 Qp1= Qp2= Qp3= Qp4.......=0 Izlazni signali is A/D konvertora sa slike 12.15 su pored binarnog ekvivalenta uiaznog napona, signali BUSY i EOC. Signal BUSY (zauzet) se naziva statusni signal i oznacava da je konverzija u toku. Signal EOC (end of conversion) oznacava da jc konverzija zavrsena. Vreme konverzije ADK sa sukcesivnim aproksimacijama je dato izrazom:

tadk=(n+1)tc (22) gde je n - broj bita konvertora, a ic je perioda ponavljanja impulsa CLK. Minimalna perioda ponavljanja CLK zavisi, od vremena postavljanja DAK, Tipicno vreme konverzije za, na primer, dvanaestobitne integrisane SA ADK je od 1 µ s, za najbrze, do nekoliko desetina µ s, za sporije ADK .

12.9 PRATECI ANALOGNO-DIGITALNI KONVERTORI Drugi tip konvertora koji koristi digitalno-analogni konvertor kao referencu za formiranje digitalnog ekvivalenta anlognog signala je prateci A/D konvertor:

Slika 12.16 A/D konvertor je veoma jednostavne konstrukcije. Sastoji se od obostranog brojaca digitalno-analognog konvertora i komparatora.Brojac se taktuje signalom TAKT, koji se moze zabraniti postavljanjem signala GATE u stanje GATE =0. Komparator poredi ulazni napon Vul, sa izlaznim naponom iz D/A konvertora Viz. Ako je Vul> Viz izlaz komparatora je k=1, brojac broji unapred, povecava se sadrzaj obostranog brojaca, pa prema tome i napon Viz raste. Kada postane Viz >Vul menja se stanje izlaza komparatora i brojac pocinje da broji unazad. Ako Vul ne menja vrednosi i ako je histerezis komparatora manji od 1 LSB, vec nakon prvog taktnog impulsa napon Viz ce ponovo postati manji od Vul, komparator ce da promeni stanje, brojac ce da promeni smer brojanja i napon Viz ponovo raste.Sve dok Vul ne promeni vrednost,brojac broji pojedan impuls napred, pojedan nazad, a napon Viz osciluje oko napona Vul za 1 LSB.

12.10 SERIJSKI A/D KONVERTORI Serijski A/D konvertori obavljaju konverziju na taj nacin sto se napon V1, sa poznatim digitalnim ekvivalentom povecava serijski, kvant po kvant, sve dok V1 ne dostigne vrednost napona Vul ciji se digitalai ekvivaient trazi. Pocetak konverzije se zadaje signalom START.L koji postavlja lec Qs u stanje Qs = 1 i resetuje brojac.Resetovan brojac obezbeduje da je izlazni napon D/A konvertora V1 =0, take da je za Vul >0 izlaz komparatora K>1.Postoje Qs =1 signal TAKT genersie CLK impulse brojaca, sadrzaj brojacia se povecava, a napon sa D/A konvertora raste u kvantovima po 1 LSB. Kada napon V. dostigne vrednost V1 =Vul+∆V ,( ∆V < 1LSB) izlaz komparatora prelazi u stanje k=0 sto resetuje lec

208

Qs..Stanje Qs=0 zabranjuje dalje taktovanje brojaca, tako da je u brojacu zadrzan digitalni ekvivalent napona Vul sa greskom kvantizacije manjom od 1 LSB.

Slika 12.17

Serijski A/D konvertori sa referentnim D/A konvertorom se vise ne koriste. Vreme konverzije serijskog ADK za maksimalan Vul iznosi 2ntc, dok je vreme konverzije ADK sa sukcesivnim aproksimacijama mnogostruko krace i iznosi samo (n+1)tc..Staticke karakteristike oba tipa konvertora zavise od karakteristika D/A konvertora, koji je i najskuplja komponenta, a u integrisanoj tehnologiji nije mnogo slozenije izraditi logicku mrezu za sukcesivne aproksimacije od mreze konvertora sa slike 12.17. A/D konvertor koji radi na istom principu kao ADK sa slike 12.17 se moze realizovati ekonomicnije, ako se umesto D/A konvertora koristi generator rampe, odnosno, generator napona koji linearno raste sa vremenom. Logicka sema A/D konvertora sa generatorom rampe prikazana je na slici 12.18:

Slika 12.18 A/D konvertori sa dvojnim nagibom Principijelna seina A/D konvertora sa dvojnim nagibom prikazana je na slici 12.19.

Slika 12.19

209

Konvertor sa slike 12.19 konvertuje samao negativne ulazne napone. Izlaz je digitalni ekvivalent apsolutne vrednosti ulaznog napona. Za vreme kada konverziia nije u toku, zatvoren je prekidac P2, tako da je izlazni napon integratora V1 = 0. Pocetak konverzije se zadaje signalom START.L koji resetuje brojac, a na osnovu aktivnog signala START.L, kontrolna logika (KL) poslavija PR2=0 i PR1=1,sto otvara prekidac P2 i prebacuje prekidac P1 u polozaj u kome se na ulaz integratora prikljucuje napon –Vul. Posto je ulazni napon negativan, V1 linearno raste, izlaz komparatora postaje K =1 tako da brojac pocinje da broji. Nakon 2n taktnih impulsa brojac je odbrojao do maksimalnog sadrzaja, tako da stanje Qn-1= Qn-2= …=Q2= Q1= Qn-1= 1 generise impuls CO=1. Na osnovu CO = 1 KL postavija PR1=0 i na ulaz integratora, prekidadem P1, prikljucuje pozitivan referentni napon Vref. Izlazni napon miegratora pocinje da opada, a brojac nastavlja da broji i to ponovo od stanja 0, posto je nakon stanja brojaia "sve jedinice", sledece stanje "sve nule". Kada napon integratora opadne do 0, komparator zaustavlja brojac, a KL zatvara prekidac P2 sto zabranjuje dalje prornene izlaznog napona integratora. Nakon sto je na ulaz integratora bio prikljucen napon -Vul u trenutku t1 napon V1 ce imati vrednost:

V1(t1)= dtVRC

t

tul∫

1

0

1 (24)

odnosno, kako je Vul konstantno u intervalu T1 = t1 -t0: V1(t1)=VulTi/RC=Vul/RC(2ntc) (25)

POSIO je T1 vreme za koje je brojac izbrojao 2n taktnih impulsa periode tc.

c Utrenutku t2 napon naizlazu integratorajc V1 =0, odnosno:

V1(t2)=- 0)(1211

2

1

=−=∫ TRCV

tVdtVRC

reft

tref (26)

Gde je T2=t2-t2=itc vreme za koje je brojac izbrojao i taktnih impulsa. Izjednacuia (25) i (26) se dobija:

02 =− cref

cnul it

RCV

tRCV (27)

odnosno:

i= ulref

n

VV2 (28)

Iz (28) se vidi da na tacnost konverzije utice jedino tacnost referentnog napona.

210

12.11 BIPOLARNI A/D KONVERTORI

Za konvertovanje napona oba polariteia A/D konvertori treba da u zavisnosti od polariteta ulaznog

napona, generisu izlazni digitalni kod koji ce sadriati inforniaciju o znaku i o velicini ulaznog napona. Kao sto bipolarni D/A konvertori kariste ulazne digitalne informacije oznacene na razlicite nacine, tako bipolarni A/D konvertori mogu da generisu digitalni izlaz sa binarnim ofsetom, oznacien u brojnom sistemu komplementa do dva, ili da formiraju digitalnu informaciju sa znakom i digitalnim ekvivalentom aposolutne vrednosti ulaznog napona.

12.12 PRIMENA D/A I A/D KONVERTORA Digitalno-analogni i analogno-digitalni konvertori se skoro tri decenije koriste u mernoj tehnici. Od sredine sedamdesetih godina, kada je, nakon naglog razvoja mikroproccsora, sve vise fiinkcija, koje su ranije bile rezervisane za analognu elektroniku u linearnom domenu, pocelo da se realizuje digtalnim, ili kombinacijom digitalnih i analognih kola, A/D i D/A konvertori su, takodje, poceli naglo da se razvijaju. Danas se digitalnim uredajima obraduje slika, prenosi, snima i reprodukuje ton, realizuju servo sistemi i upravlja sistemima generalno, mere, prikupljaju i obradjuju podaci. U svim ovim sistemima je neophodna konverzija analognih signala u dtgitalne i digitalnih u analogne. U zavisnosti od dinamicke promene pojave koja se digitalizuje i obraduje, primenjuju se A/D i D/A konvertori odgovarajuce brzine. Tako se za obradu video slika u radarskoj i TV tehnici koriste najbrzi konvertori, paralelni A/D, odnosno, brzi D/A konvertori. Za audio tehniku,prenos i obradu zvucnih signala, koriste se konvertori srednjih brzina. Za upravljaike sisieme se koriste, u zavisnosti od dinamicke, konvertor srednje ili male brzine, dok se za merne instrmente uglavnom koriste konvertori malih brzina ali velike tacnosti i rezolucije. Zajednicko za konvertore je da treba da imaju mogucnost sprege sa racunarem, tako da svi veci proizvodjaci A/D i D/A konvertora izraduju integrisane konvenore koji imaju, pored mreze koja obezbeduje samu konverziju, i logicke sklopove koji obezbeduju jednostavno prikljucivanje na racunare I mikroracunare.

12.13 SPREGA D/A KONVERTORA SA RACUNAREM Vecina mikroracunara u sistemima u kojima se ne zahteva velika brzina razmene i obrade podataka, razmenjuje podatke sa perifemim jedinicama na nivou bajta (paralelno po 8 bita) Ako je periferna jedinica D/A konvertor, tada se u konvertor rezolucije 0 do 16 bita, koliko je uobicajena rezolucija za upravljacke i merne sisteme, digitalni podatak za konverziju mora upisati sa dva obracanja racunara D/A konvertoru. S druge strane, u registar D/A konvertora se kompletna informacija mora upisati u istom vremenskom trenutku, kako se ne bi parcijalnim upisom u registar na izlazu pojavila neregularna vrednost napona. Da bi se obezbedili ovi oprezni zahitevi, D/A konvertori koji su namenjeni prikljucivanju na osmobitne magistrale podataka se izraduju sa udvojenim registrima,

12.14 SPREGA A/D KONVERTORA SA RACUNAREM

Povezivanje A/D konvertora na mikroracunarski sistem se najcesce obavija prikljucivanjem digitalnog izlaza konvertora na magistralu racunara. Posto se osmobitne magistrale veoma cesto koriste, to se i A/D konvertori organizuju tako da, kada su rezolucije vece od 8 bita, mogu biti procitani iz vise od jednog obracanja racunara u slucaju da je magistrala osmobtna ili, jednim obracanjem ako je magistrala sesnaestobitna. Takode, posto se prilikom razmene podataka preko magistrale svi izlazi digitalnih uredaja moraju prilkljucivati na magistralu preko trostatickih kola, digitalni izlaz A/D koavertora treba da bude trstaticki.

211

12.15 DIGITALNI VOLTMETAR Jedna od prvih masovnijih primena A/D konvertora je u mernoj digitalnoj instrumentaciji, gde se rezultat merenja analogne velicine prikazuje na cifarskom pokazivacu. Osnovna komponenta digitalnog mernog uredjaja koji meri analognu velicinu je digitalni voltmetar. Ako se meri velicina koja nije napon, pogodnim pretvaracem, u sluciaju merenja neelektricnih velicina, ili elektricnim mrezama, u slucaju da se mere elektricne karakteristike, ta se velicina pretvara u napon, a zatim konvertuje u digitalni oblik. Ako je digitalni merni instrument namenjen samo za prikazivanje izmerene velicine na cifarskom pokazivacu, brzina konverzije nije od znacaja, vec samo rezolucija, linearnost i tacnost. Za ovu primenu su najpogodniji A/D konvertori sa dvojnim nagibom, s obzirom da tacnost konverzije zavisi samo od tacnosti referentnog napona, a vreme konverzije od desetak ms je zanemarljivo u odnosu na vreme potrebno da se procita rezultat sa pokazivaca.

212

LITERATURA

1. M. Popović, D. Živković, IMPULSNA I DIGITALNA ELEKTRONIKA, NAUKA, Beograd,

1997.

2. S. Marjanović, ELEKTRONIKA-diskretna i integrisana analogna kola, Naučna knjiga,

Beograd, 1984.

3. S. Tešić, D. Vasiljević, ZBIRKA ZADATAKA IZ DIGITALNE ELEKTRONIKE, Naučna

knjiga, Beograd, 1988.

4. D. Vasiljević, M. Hribšek, M. Ilić, LINEARNA ELEKTRONIKA-zbirka zadataka, Naučna

knjiga, Beograd, 1992.

5. J.M.Rabaey, A. Chandrakasan, B. Nikolić, DIGITAL INTEGRATED CIRCUITS-A Design

Perspective, Second Edition, Pearson Education, 2003.

Documents

Impulsna i Digitalna-skripta