プロセッサ IP リファレンスガイド - SUZAKUサイト...プロセッサ IP リファレンスガイド 2004 年 3 月プロセッサ IP リファレンスガイド 2004

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プロセッサ IP リファレンスガイド

2004 年 3 月

プロセッサ IP リファレンスガイド www.xilinx.co.jp 2004 年 3 月

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2004 年 3 月 www.xilinx.co.jp プロセッサ IP リファレンスガイド

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プロセッサ IP リファレンスガイド www.xilinx.co.jp 2004 年 3 月

プロセッサ IP リファレンスガイド 2004 年 3 月The following table shows the revision history for this document..

Version Revision

August 2002

1.0 Initial Xilinx release for EDK 3.1

October 2002

1.1 Add memory and peripheral cores

November 2002

1.2 Release for EDK 3.1 Service Pack 2

January 2003


March 2003

1.4 Release for EDK 3.2

June2003


August 2003

1.6 Release for EDK 6.1

September 2003


November 2003


January 2004


March 2004 2.0 Release for EDK 6.2 Service Pack 2 Gms1


Processor IP Reference Guide www.xilinx.com vFebruary 2004 1-800-255-7778

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Contents

The Processor IP Reference Guide supports the Embedded Systems Design Kit (EDK) for MicroBlaze™ and Virtex-II Pro™. For additional information, see the Embedded Software Tools Guide and the PowerPC 405 Processor Reference Guide.

Part I: Embedded Processor IP

Chapter 1: ザイリンクス FPGA での OPB の使用

Chapter 2: ザイリンクス FPGA での PLB の使用

Chapter 3: Processor Cores

• MicroBlaze

• PPC405 (Wrapper)

Chapter 4: Bus, Bridge, and Arbiter Infrastructure Cores

• On-Chip Peripheral Bus v2.0 with OPB Arbiter (v1.10a)

• OPB PCI Arbiter

• OPB to PLB Bridge (v1.00a)

• OPB to PLB Bridge (v1.00b)

• OPB to PLB Bridge (v1.00c)

• OPB to OPB Bridge (Lite Version)

• OPB to DCR Bridge Specification

• Processor Local Bus (PLB) v3.4

• PLB to OPB Bridge (v1.00a)

• PLB to OPB Bridge (v1.00b)

• Device Control Register Bus (DCR) v2.9

• Processor System Reset Module

• Local Memory Bus (LMB) v1.0

• OPB Arbiter (v1.02c)

• Fast Simplex Link Channel v1.1

• PPC405 TOP (Wrapper)

• Digital Clock Manager (DCM) Module

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Chapter 5: IPIF

• OPB IPIF Architecture (v1.23e)

- OPB IPIF Interrupt

- OPB IPIF Packet FIFO

- Direct Memory Access and Scatter Gather

• OPB IPIF (v2.00.h)

• PLB IPIF (v1.00.e)

• PLB IPIF (v2.00.a)

Chapter 6: Memory Interface Cores

• LMB Block RAM (BRAM) Interface Controller

• OPB External Memory Controller (EMC) (v1.00d)

• OPB External Memory Controller (EMC) (v1.10a)

• OPB External Memory Controller (EMC) (v1.10b)

• OPB Synchronous DRAM (SDRAM) Controller

• OPB Block RAM (BRAM) Interface Controller (v1.00a)

• OPB Block RAM Interface Controller (v2.00a)

• OPB Double Data Rate (DDR) Synchronous DRAM (SDRAM) Controller

• OPB SYSACE (System ACE) Interface Controller (v1.00a)

• OPB SYSACE (System ACE) Interface Controller (v1.00b)

• PLB External Memory Controller (EMC) Design Specification (v1.00d)

• PLB External Memory Controller (EMC) Design Specification (v1.10a)

• PLB External Memory Controller (EMC) Design Specification (v1.10b)

• PLB Synchronous DRAM (SDRAM) Controller (v1.00c)

• PLB Synchronous DRAM (SDRAM) Controller (v1.00d)

• PLB Block RAM (BRAM) Interface Controller (v1.00a)

• PLB Block RAM (BRAM) Interface Controller (v1.00b)

• PLB Double Data Rate (DDR) Synchronous DRAM (SDRAM) Controller (v1.00b)

• PLB Double Data Rate (DDR) Synchronous DRAM (SDRAM) Controller (v1.00c)

• PLB Synchronous DRAM (SDRAM) Controller (v1.00c)

• Data Side OCM Block RAM (DSBRAM) Interface Controller

• Instruction Side OCM Block RAM (ISBRAM) Interface Controller (v1.00a)

• Instruction Side OCM Block RAM (ISBRAM) Interface Controller (v2.00a)

• Data Side OCM Bus V1.0

• Data Side OCM Bus v1.0 (v1.00b)

• Instruction Side OCM Bus V1.0

• Instruction Side OCM Bus v1.0 (v1.00b)

• Block RAM (BRAM) Block

• OPB ZBT Controller Design Specification


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Chapter 7: Peripheral Cores

• OPB Interrupt Controller (v1.00b)

• OPB Interrupt Controller (v1.00c)

• OPB 16550 UART

• OPB 16450 UART

• OPB UART Lite

• OPB JTAG_UART

• OPB IIC Bus Interface

• OPB IIC Bus Interface (v1.00b)

• OPB Serial Peripheral Interface (SPI)

• OPB IPIF/LogiCore v3 PCI Core Bridge (v1.00b)

• OPB IPIF/LogiCore v3 PCI Core Bridge (v1.00c)

• OPB Ethernet Media Access Controller (EMAC) (v1.00j)

• OPB Ethernet Media Access Controller (EMAC) (v1.00k)

• OPB Ethernet Media Access Controller (EMAC) (v1.00m)

• OPB Ethernet Media Access Controller (EMAC) (v1.00m)Placeholder 3.12.04

• OPB Ethernet Lite Media Access Controller

• OPB Asynchronous Transfer Mode Controller (OPB_ATMC) (v1.00b)

• OPB Asynchronous Transfer Mode Controller (OPB_ATMC) (v2.00a)

• OPB Single Channel HDLC Interface

• OPB Multi Channel HDLC Interface

• OPB Timebase WDT

• OPB Timer/Counter

• OPB General Purpose Input/Output (GPIO)

• OPB General Purpose Input/Output (GPIO) (v2.00a)

• OPB General Purpose Input/Output (GPIO) (v3.00a)

• OPB Central DMA Controller

• Channel FIFO

• Fixed Interval Timer (FIT)

• MII to RMII

• PLB 1-Gigabit Ethernet Media Access Controller (MAC) with DMA - PRELIMINARY

• PLB 1-Gigabit Ethernet Media Access Controller (MAC) - PRELIMINARY

• PLB 1-Gigabit Ethernet Media Access Controller (MAC) - Placeholder 3.12.04

• PLB 16550 UART (v1.00b)

• PLB 16550 UART (v1.00c)

• PLB 16450 UART (v1.00b)

• PLB 16450 UART (v1.00c)

• PLB RapidIO LVDS (v1.00a)

• PLB Asynchronous Transfer Mode Controller (PLB_ATMC)

• PLB Ethernet Media Access Controller (PLB_EMAC)


Processor IP Reference Guide www.xilinx.com viiiFebruary 2004 1-800-255-7778

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• PLB General Purpose Input/Output (GPIO) (v1.00a)

• DCR Interrupt Controller (v1.00a)

• DCR Interrupt Controller (v1.00b)

Chapter 8: Utility Peripherals

• Util Bus Split Operation

• Util Flip-Flop

• Util Reduced Logic

• Util Vector Logic

Chapter 9: Debug and Verification

• Chipscope ICON

• Chipscope OPB IBA (Bus Analyzer)

• Chipscope PLB IBA (Bus Analyzer)

• Chipscope Virtual IO

• OPB HWICAP

• Microprocessor Debug Module (MDM) (v1.00b)

• Microprocessor Debug Module (MDM) (v1.00c)

• Microprocessor Debug Module (2.00a)

• JTAG PPC Controller

Part II: Software

Chapter 10: Device Driver Programmer Guide

Chapter 11: Automatic Generation of Tornado 2.0 (VxWorks 5.4) Board Support Packages

Chapter 12: Device Driver Summary

Chapter 13: Automatic Generation of Tornado 2.0 (VxWorks 5.4) Board Support Packages


Processor IP Reference Guide www.xilinx.com ixFebruary 2004 1-800-255-7778

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Processor IP Reference Guide www.xilinx.com 1January 2004 1-800-255-7778

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Part I: Embedded Processor IPPart I of the Processor IP Reference Guide includes the following chapters:

Chapter 1, “ ザイリンクス FPGA での OPB の使用 ”Chapter 2, “ ザイリンクス FPGA での PLB の使用 ”Chapter 3 , “Processor Cores”

Chapter 4, “Bus, Bridge, and Arbiter Infrastructure Cores”

Chapter 5, “IPIF”

Chapter 6, “Memory Interface Cores”

Chapter 7, “Peripheral Cores”

Chapter 8, “Utility Peripherals”

Chapter 9, “Debug and Verification”


2004 年 1 月 www.xilinx.co.jp 2プロセッサ IP リファレンスガイド

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第 1 章

ザイリンクス FPGA での OPB の使用

概要

この章には、次のセクションが含まれています。

「ザイリンクス OPB の使用」

「レガシ OPB デバイス」

「OPB 使用上の注意」

「OPB 比較」

IBM OPB の詳細情報を入手するには、ザイリンクスの Web サイトにある IBM CoreConnectLounge に登録してそこから IBM CoreConnect 関連のマニュアルを参照するか、 IBM 社の Web サイトを参照してください。

OPB は、 IBM CoreConnect アーキテクチャのエレメントで、オンチップペリフェラルデバイスを簡単に接続するために設計された汎用同期バスです。 OPB の特徴は、次のとおりです。

• 32 ビットまたは 64 ビットのデータバス

• 最大 64 ビットのアドレス

• 8 ビット、 16 ビット、 32 ビット、および 64 ビットのスレーブをサポート

• 32 ビットおよび 64 ビットのマスタをサポート

• バイト、ハーフワード、全ワード、およびダブルワード転送を使用したダイナミックバスサイジングが可能

• オプションでバイトイネーブルをサポート

• トライステートドライバの代わりに分散マルチプレクサバスを使用

• OPB マスタと OPB スレーブ間のシングルサイクル転送 ( アービトレーションは除く )

• シーケンシャルなアドレスプロトコルをサポート

• 16 サイクルのバスタイムアウト ( アービタにより提供 )

• スレーブタイムアウトの制御機能

• 複数の OPB バスマスタをサポート

• バスパーキングをサポート

• バスロッキングをサポート

• スレーブが要求したリトライをサポート

• バス転送の最終サイクルとオーバーラップしたバスアービトレーション

http://www-3.ibm.com/chips/products/coreconnect/http://www-3.ibm.com/chips/products/coreconnect/http://www.xilinx.co.jp/ipcenter/processor_central/register_coreconnect.htmhttp://www.xilinx.co.jp/ipcenter/processor_central/register_coreconnect.htmhttp://www.xilinx.co.jp


ザイリンクス OPB の使用R

OPB はバスのパフォーマンスを向上する多機能を完全に備えたバスアーキテクチャで、 FPGAアーキテクチャでほぼ全ての機能を効果的に使用できます。ただし、一部の機能を使用することで、FPGA リソースを有効利用できなかったり、システムのクロックレートが低下することがあります。したがって、ザイリンクスでは、当社が開発した OPB デバイス用の OPB のサブセットを使用しています。ただし、 FPGA には柔軟性があるため、バージョン 2.1 の OPB 仕様に完全準拠したOPB デバイスを使用したシステムをインプリメントすることも可能です。

ザイリンクス OPB の使用

OPB オプション

レガシデバイス

バージョン 2.0 以前の OPB 仕様では、 OPB データ転送用の信号プロトコルが 1 つありました。このプロトコル (バージョン 2.0 またはそれ以降の OPB 仕様にもある) では、転送識別子と通知信号の使用によりダイナミックバスサイジングがサポートされます。転送識別子はマスタによって開始された転送のサイズを示し、通知信号はスレーブからの転送サイズを示します。このような種類のダイナミックバスサイジングをサポートするデバイスのことを、レガシデバイスと呼びます。

バイトイネーブルデバイス

バージョン 2.0 以降の OPB 仕様で、バイトイネーブルを基にしたオプションの転送プロトコルが導入されました。バイトイネーブルアーキテクチャでは、データバスの各バイトレーンに関連のバイトイネーブル信号が使用されます。この信号は、転送ごとにどのバイトレーンに有効なデータがあるかを示します。バイトイネーブル信号にはすべてのサイズ情報が含まれているため、異なる転送サイズを示す転送識別子を個別に使用する必要がありません。バイトイネーブルアーキテクチャでは、転送ごとに 1 つの通知信号しかないため、ダイナミックバスサイジングは許可されません。バージョン 2.0 およびそれ以降の OPB 仕様では、レガシのみ、バイトイネーブルのみ、または混合のシステムを構築できます。バイトイネーブルシグナリングのみをサポートするデバイスのことを、バイトイネーブルデバイスと呼びます。

OPB V2.0 デバイス

バイトイネーブルとレガシの両方のシグナリングをサポートするデバイスのことを OPB V2.0 デバイスと呼びます。この両方のシグナリングを使用するシステムでは、ダイナミックバスサイジングを実行できます。レガシデバイスでは、バイトイネーブル転送がサポートされないことに留意してください。

ザイリンクス OPB デバイス

上記に示す転送プロトコルの種類によっては、ザイリンクス OPB デバイスのインプリメンテーションに次のような影響があります。

変換サイクル

レガシデバイスでサポートされるダイナミックバスサイジングで、変換サイクルが生成されます。このサイクルは、マスタが開始した転送がスレーブ応答よりも大きかった場合に、データが再転送

される追加の転送サイクルです。たとえば、レガシシステムで、マスタがスレーブに 32 ビットワードを書き込み、 8 ビットスレーブが 8 ビット分の転送のみ受信したと応答した場合、マスタはあと3 つ変換サイクルを追加してすべてのデータをスレーブに転送しなければなりません。変換サイクルを生成するには、さらに多くのロジックが必要になり、マスタが複雑化して、 FPGA リソースを有効に利用できなくなります。バイトイネーブルアーキテクチャを使用すると、FPGA に簡単にインプリメントでき、このような問題を回避できます。




書き込みミラーリングと読み出しステアリング

バス幅よりも小さいデバイスを使用した場合、書き込みミラーリングと読み出しステアリングが実

行されます。 OPB 仕様では、バス幅よりも小さいデバイスは常に左寄せになるため (バスの最上位ビットにあわせる)、小型デバイスに関連したバイトレーンを簡単に判別できます。たとえば、バイト幅のペリフェラルは常にバスの最上位バイトに位置しており、このバイトレーンを使用してデータの読み出し、書き込みが行われます。バイトイネーブルのみの、書き込みミラーリングを実行しないアーキテクチャを使用すると、 OPB マスタのデザインを簡略化できます。ただし、 OPB マスタによりデータがミラーリングされない場合は、バス幅よりも小さいペリフェラルを若干複雑にす

る必要があります。

理想的な FPGA インプリメンテーション

OPB ベースのシステムを FPGA に理想的にインプリメントする場合の条件は、次のとおりです。

• 変換サイクルが不要

• OPB 仕様に指定されているように、バイトイネーブルアーキテクチャのみを使用

• マスタが書き込みデータをミラーリングする必要がない

このような条件によって、ザイリンクスが開発した OPB デバイスをインプリメントする方法を決定できます。ザイリンクス IP での OPB の使用方法については、次のセクションで説明します。

ザイリンクス OPB デバイスでの OPB の使用方法

ザイリンクスが開発した OPB デバイスを使用する場合、次の規則に従います。

• OPB データバス幅およびアドレスバス幅は 32 ビットとします。ペリフェラルによってはバス幅をパラメータ指定できるものもありますが、現時点では 32 ビットバスのみがサポートされています。 32 ビットよりも小さいペリフェラルは、 OPB に接続できます。この場合、アドレス指定に制約があります。たとえば、ベースアドレス A にある 8 ビットのペリフェラルは、バイトレーン 0 に接続できますが、 A、 A+4、 A+8 などと指定する必要があります。

• すべての OPB デバイス ( マスタおよびスレーブ ) は、バイトイネーブルデバイスです。これらのデバイスではレガシデータ転送信号がサポートされていないため、ダイナミックバスサイジングがサポートされません。 OPB マスタは、未使用のバイトレーンにデータをミラーリングしません。調整された転送のバイトレーン使用例は、図 1-1 を参照してください。

• すべての OPB デバイス ( マスタおよびスレーブ ) は、非アクティブのときに、ロジック 0 を出力する必要があります。これにより、 Mn_DBusEn および Sln_DBusEn 信号をマスタまたはスレーブに外部転送する必要がなくなります。イネーブル機能は、デバイス内にインプリメントされたままです。

• OPB を FPGA にインプリメントする上で最適なタイミングを得るには、 OPB_timeout 信号にレジスタを付けます。これは、OPB_select のアサート後 16 番目のクロックサイクルの立ち上がりエッジで、またはそのエッジ前に、すべてのスレーブが Sl_xferAct または Sl_retry をアサートしなければならないためです。 OPB スレーブが Sl_toutSup をアサートする場合は、OPB_select のアサート後 15 番目のクロックサイクルの立ち上がりエッジで、またはそのエッジ前に、 Sl_toutSup をアサートする必要があります。

• バイトイネーブルおよび最下位アドレスビットは、すべてのマスタによって駆動され、定数情報を含みます。調整された転送のバイトレーン使用例を、次の図に示します。




• 連続したアドレス空間 ( すべてのバイトレーンの使用 ) が必要となるすべての OPB スレーブデバイスでは、デバイスの幅とは関係なく、 OPB データ幅と同じ幅の OPB バスにアタッチメントをインプリメントします。このため、 OPB バスで左寄せしたり、マスタが書き込みデータをミラーリングする必要がなくなります。

たとえば、32 ビット OPB に割り当てられている連続したバイトアドレスに 8 ビットのメモリデバイスをアドレス指定しなければならない場合を想定します。 8 ビットのメモリデバイスは、32 ビット幅のアタッチメントを OPB にインプリメントする必要があります。バスアタッチメントでは、書き込みの場合は適正なバイトレーンから 8 ビットデバイスへ、読み出しの場合は 8 ビットデバイスから適正なバイトレーンへとデータが送られます。

この場合、書き込みにはマルチプレクサを使用し、読み出しには 8 ビットデバイスとすべてのバイトレーン間の接続 (基本的にすべてのバイトレーンにミラーリング ) を使用すると簡単です。

• 通常、すべての OPB スレーブデバイスのレジスタは、レジスタ内のデータのサイズまたはペリフェラルのサイズに関係なく、ワードの境界 (2 桁の最下位アドレスビットは 00) にあわせます。

• マスタおよびスレーブ I/O : OPB マスタの場合は、表 1-1 に示す信号セットに従います。 OPBスレーブの場合は、表 1-2 に示す信号セットに従います。マスタとスレーブの両方の役割を果たすデバイスについては、表 1-3 に示す信号セットに従います。表に示すページ番号は、 IBM社の OPB 仕様 ( バージョン 2.0 および 2.1) に対応しています。オプションとなっている 1 つの信号 ( マスタおよびスレーブデバイスの _DBus[0:31]) を除いて、すべての信号が使用されなければなりません。これ以外の信号を OPB インターコネクトに追加してはなりません。命名規則は、次のとおりです。はマスタの名前または頭文字 ( 先頭が大文字 )、はスレーブの名前または頭文字 ( 先頭が大文字 )、は OPB 識別子 ( 先頭が大文字で後尾は OPB と表記、複数の OPB アタッチメントが付いたマスタまたはスレーブ用 ) を表します。 OPB アタッチメントが 1 つ付いたデバイスの場合、識別子にはデフォルトで OPB が付いているはずです ( 例 : OPB_ABus)。信号名のほかの部分は、大文字 / 小文字の区別も含めて、表に示す表記と全く同じにする必要があります。

図 1-1 : 調整された転送のバイトレーン使用

0:78:1516:2324:31

データバス

Mn_ABus(30:31) = "00",Mn_BE = "1111"

0:78:1516:2324:31

データバス

Mn_ABus(30:31) = "00",Mn_BE = "1100"

0:78:1516:2324:31

データバス

Mn_ABus(30:31) = "10",Mn_BE = "0011"

0:78:1516:2324:31

データバス

Mn_ABus(30:31) = "00",Mn_BE = "1000"

0:78:1516:2324:31

データバス

Mn_ABus(30:31) = "01",Mn_BE = "0100"

0:78:1516:2324:31

データバス

Mn_ABus(30:31) = "10",Mn_BE = "0010"

0:78:1516:2324:31

データバス

Mn_ABus(30:31) = "11",Mn_BE = "0001"

ワード転送ハーフワード転送ハーフワード転送バイト転送

バイト転送バイト転送バイト転送

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ




表 1-1 : OPB マスタのみ I/O

信号 I/O 説明ページ番号

(OPB リファレンス)_Clk I OPB クロック_Rst I OPB リセット_ABus[0:31] O マスタのアドレスバス OPB-11

_BE[0:3] O マスタのバイトイネーブル OPB-16

_busLock O マスタのバスロック OPB-9

_DBus[0:31] O マスタの書き込みデータバス OPB-13

_request O マスタのバスリクエスト OPB-8

_RNW O マスタの読み出し (書き込みではない) OPB-12

_select O マスタのセレクト OPB-12

_seqAddr O マスタの順次アドレス OPB-13

_DBus[0:31] I OPB 読み出しデータバス OPB-13

_errAck I OPB エラー通知 OPB-15

_MGrant I OPB バス許可 OPB-9

_retry I OPB バスサイクル再試行 OPB-10

_timeout I OPB タイムアウトエラー OPB-10

_xferAck I OPB 転送通知 OPB-14

表 1-2 : OPB スレーブのみ I/O


(OPB リファレンス)_Clk I OPB クロック_Rst I OPB リセット_DBus[0:31] O スレーブのデータバス OPB-11

_errAck O スレーブのエラー通知 OPB-15

_retry O スレーブの再試行 OPB-10

_toutSup O スレーブのタイムアウト制御 OPB-15

_xferAck O スレーブの転送通知 OPB-14

_ABus[0:31] I OPB アドレスバス OPB-11

_BE[0:3] I OPB バイトイネーブル OPB-16

_DBus[0:31] I OPB データバス OPB-13

_RNW I OPB 読み出し (書き込みではない) OPB-12

_select I OPB セレクト OPB-12

_seqAddr I OPB 順次アドレス OPB-13




信号セットに関する追記

• ザイリンクスが開発した OPB デバイスでは、ダイナミックバスサイジングがサポートされていないため、 Mn_dwXfer、 Mn_fwXfer、 Mn_hwXfer、 Sln_dwAck、 Sln_fwAck、 Sln_hwAckといったレガシ信号を使用できません。

• このデバイスはバイトイネーブルのみであるため、 Mn_beXfer および Sln_beAck 信号は必要なく、したがって使用できません。

表 1-3 : OPB マスタ /スレーブデバイス I/O


(OPB リファレンス)_Clk I OPB クロック_Rst I OPB リセット_ABus[0:31] O マスタのアドレスバス OPB-11

_BE[0:3] O マスタのバイトイネーブル OPB-16

_busLock O マスタのバスロック OPB-9

_DBus[0:31] O マスタの書き込みデータバス (オプション) OPB-13

_request O マスタのバスリクエスト OPB-8

_RNW O マスタの読み出し (書き込みではない) OPB-12

_select O マスタのセレクト OPB-12

_seqAddr O マスタの順次アドレス OPB-13

_DBus[0:31] I OPB 読み出しデータバス OPB-13

_errAck I OPB エラー通知 OPB-15

_MGrant I OPB バス許可 OPB-9

_retry I OPB バスサイクル再試行 OPB-10

_timeout I OPB タイムアウトエラー OPB-10

_xferAck I OPB 転送通知 OPB-14

_DBus[0:31] O スレーブのデータバス (_DBus がない場合、オプションでマスタの書き込みデータバスとして機能)

OPB-11

_errAck O スレーブのエラー通知 OPB-15

_retry O スレーブの再試行 OPB-10

_toutSup O スレーブのタイムアウト制御 OPB-15

_xferAck O スレーブの転送通知 OPB-14

_ABus[0:31] I OPB アドレスバス OPB-11

_BE I OPB バイトイネーブル OPB-16

_RNW I OPB 読み出し (書き込みではない) OPB-12

_select I OPB セレクト OPB-12

_seqAddr I OPB 順次アドレス OPB-13



レガシ OPB デバイスR

• マスタとスレーブに使用する信号は、 OPB インターコネクトに使用する信号とは異なります。OPB インターコネクト (OPB デバイスの接続に必要な OR ゲートとその他のロジック ) は、バージョン 2.1 の OPB 仕様を完全サポートしています。このため、 OPB インターコネクトでは、デザインがバイトイネーブルデバイスのみに制限されず、バイトイネーブル、レガシ、および OPB V2.0 デバイスを使用した混合デザインがサポートされています。バスインターコネクトには、 OPB V2.1 仕様に定義された機能の使用に制限がありません。

レガシ OPB デバイスザイリンクスデバイスの中で最も効率のよい OPB デバイスであるバイトイネーブルデバイスを使用するのが望ましいものの、デザインによっては、レガシ OPB デバイスまたは OPB V2.0 に完全準拠したデバイスを使用できることもあります。ただし、レガシデバイスはバイトイネーブルデバイスとは異なる信号セットを使用しているため、バイトイネーブルデバイスと直接通信できません。この場合、バイトイネーブルデバイスとレガシデバイス間に BEIF (Byte Enable Interface)デバイスと呼ばれるインターフェイス層が必要になります。

混合システム

次の図に、バイトイネーブル、レガシ、および OPB V2.0 デバイスを使用した混合システムを示します。 BEIF デバイスは、信号をレガシ型からバイトイネーブル型に、またはその逆に変換します。

BEIF デバイスには、次のようなロジックが含まれています。ただし、すべてのロジックを常に使用しなければならないわけではありません。

• バイトイネーブルデバイスからレガシデバイスへの転送の信号変換 : _BE は、_hwXfer、 _fwXfer、および _dwXfer に変換されます。 _BE は、 _hwXfer、 _fwXfer、および _dwXfer に変換されます。 _hwXfer、 _fwXfer、および _dwXfer は、 _xferAck に変換されます。 _hwXfer、 _fwXfer、および _dwXfer は、_xferAck に変換されます。正しい最下位アドレスビットも同時に生成されます。

図 1-2 : 混合デバイスタイプを使用した OPB インターコネクト

OPB V2.0スレーブ

OPB V2.0マスタ

レガシマスタ

レガシスレーブ

OPB バスモニタまたは

BFM

バイトイネーブルマスタ 2

バイトイネーブルマスタ 1

バイトイネーブルスレーブ 1

バイトイネーブルスレーブ 2

PLB と OPB 間ブリッジ

OPB アービタ

BEIF BEIF BEIF BEIF BEIF

OPB



OPB 使用上の注意R

• レガシデバイスからバイトイネーブルデバイスへの転送の信号変換 : _hwXfer、_fwXfer、および _dwXfer は、 _BE に変換されます。 _hwXfer、 _fwXfer、および _dwXfer は、 _BE に変換されます。 _xferAck は、 _hwXfer、 _fwXfer、および _dwXfer に変換されます。 _xferAck は、 _hwXfer、_fwXfer、および _dwXfer に変換されます。

• ロジックのミラーリングおよびステアリング

• バイトイネーブルデバイスからレガシデバイスへの転送の変換サイクルジェネレータ

このアーキテクチャを使用した場合、 OPB V2.1 の全機能を必要としないシステム (ザイリンクスIP のみを含むシステムなど) は、 BEIF をインスタンシエートする必要がないため、使用できるFPGA リソースを最適に利用できます。レガシデバイスまたは OPB V2.0 デバイスを使用する必要のあるシステムでは、最も費用のかかる BEIF をインスタンシエートしなければなりません。ただし、すべてのスレーブが変換サイクルを生成するとは限らないので、変換サイクルを生成する可能

性がある場合のみに、 BEIF (変換サイクルジェネレータ ) をインスタンシエートします。

OPB 使用上の注意OPB 使用上の注意事項は次のとおりです。なお、これらの事項は、主として混合システムに適用されます。

• 変換サイクルが必要になるのは、マスタがスレーブの幅よりも大きい転送リクエストをスレーブに送り、スレーブがマスタが要求したよりも小さい転送を受け取ったことを示した場合のみ

です。

• バイトイネーブルマスタは、変換サイクルを直接生成できず、 BEIF ( バイトイネーブルインターフェイス ) デバイス内の変換サイクルジェネレータが必要になります。これは、バイトイネーブルマスタがスレーブからサイズ情報を受け取らないためです。

• バイトイネーブルスレーブは、変換サイクルを生成しません。このため、バイトイネーブルスレーブにアクセスするマスタは、スレーブのサイズ以下のデータしか転送できません。スレーブよりも大きい転送は、スレーブからの応答がない ( タイムアウト )、スレーブから errAckが発生する、またはデータを失う、のいずれかを招く結果となります。実際の結果は、デコー

ドおよび通知ロジックがスレーブにインプリメントされている方法によって異なります。

• BEIF の変換サイクルジェネレータは、バイトイネーブルデバイスからレガシ /OPB V2.0 デバイスへの転送のみに必要です。

• V2.1 仕様の書き込みミラーリングおよび読み出しステアリングは、左寄りのペリフェラルを基にしています。左寄りの代わりに、さらに複雑なスレーブアタッチメントを使用できます。



OPB 比較R

OPB 比較表 1-4 は、ザイリンクス FPGA で使用される主要なエンベデッドプロセッサバスアーキテクチャとその特性を示します。データ転送レート、複数マスタ機能、データバーストなどの機能は、バスによって異なります。どのバスを使用するかは、使用しているプロセッサ、アプリケーションで求められるデータの帯域幅、使用できるペリフェラルの数によって決まります。 OPB は、多くのデザインで効果的に使用できる汎用ペリフェラルバスです。

PLB - プロセッサローカルバス (IBM) : PLB のリファレンス

OPB - オンチップペリフェラルバス (IBM) : OPB のリファレンス

OCM - オンチップメモリインターフェイス (IBM) : OCM のリファレンス

LMB - ローカルメモリバス (ザイリンクス) : MicroBlaze プロセッサリファレンスガイド

DCR - デバイスコントロールレジスタバス (IBM) : DCR のリファレンス

メモ :

1. ここに示す最大クロックレートは、単なる比較のための概算です。実際の最大クロックレートは、デバイスファミリ、デバイスのスピードグレード、デザインの複雑性などの要素によってバスごとに決まります。

表 1-4 : ザイリンクスのエンベデッドプロセッサシステムで使用されるバスの比較

機能

CoreConnect バスその他のバスPLB OPB DCR OCM LMB

プロセッサファミリ PPC405 PPC405、MicroBlaze

PPC405 PPC405 MicroBlaze

データバス幅 64 32 32 32 32

アドレスバス幅 32 32 10 32 32

クロックレート、 MHz (最大)1 100 125 125 375 125

マスタ (最大) 16 16 1 1 1

マスタ (通常) 2-8 2-8 1 1 1

スレーブ (最大)2 16 16 16 1 1

スレーブ (通常) 2-6 2-8 1-8 1 1

データレート (MB/秒、ピーク時)3 1600 500 500 500 500

データレート (MB/秒、通常)4 5335 1676 1009 3337 3338

同時読み出し /書き込みありなしなしなしなし

アドレスのパイプライン処理ありなしなしなしなし

バス固定ありありなしなしなし

リトライありありなしなしなし

タイムアウトありありなしなしなし

固定バーストありなしなしなしなし

可変バーストありなしなしなしなし

キャッシュフィルありなしなしなしなし

ターゲットワードが最初ありなしなしなしなし

FPGA リソース使用率高中低低低

コンパイラでのロード /ストアのサポートありありなしありあり

http://www.xilinx.co.jphttp://www-3.ibm.com/chips/techlib/techlib.nsf/techdocs/9A7AFA74DAD200D087256AB30005F0C8/$file/OpbBus.pdfhttp://www-3.ibm.com/chips/techlib/techlib.nsf/techdocs/8BA965C773B2E0ED87256AB20082CC9F/$file/64bitPlbBus.pdfhttp://www-3.ibm.com/chips/techlib/techlib.nsf/techdocs/D060DB54BD4DC4F2872569D2004A30D6/$file/405_um.pdfhttp://www-3.ibm.com/chips/techlib/techlib.nsf/techdocs/EA0DB87B2BB3702587256AB30006DD12/$file/DcrBus.pdf


マニュアルの改訂履歴R

2. 最大値は、コアで指定された最大許容パラメータ値によって設定されます。実際のバス仕様は、この値に限りません。

3. ピーク時のデータレートは、各バスのクロックレートでの理論的な最大データ転送レートです。

4. 通常のデータレートは、実際のシステムコンフィギュレーションを表すデータレートを示します。通常のデータは、主にアプリケーションソフトウェアやシステムハードウェアコンフィギュレーションによって決まります。

5. プライマリのキャッシュラインフィル、最小同時読み出し /書き込み (バス使用率は 66.7%) を想定。

6. シーケンシャルアドレス機能と、 OPB 転送ごとに 3 クロックサイクルを最低使用することを想定。

7. OCM コントローラは PPC405 クロックレートで動作しますが、データ転送レートにはオンチップメモリのアクセス時間によって制限があります。通常のデータレートでは、バス使用率を 66.7% と想定します。

8. バス使用率を 66.7% と想定。

9. DCR は PLB と同じクロックレートで動作し、各 DCR は 5 クロックサイクルごとにアクセスすると想定します。 DCR転送ごとにクロックサイクル数は、システム内の DCR デバイス数によって決まります。 DCR デバイスを追加するごとに、すべての DCR 転送にレイテンシが追加されます。

マニュアルの改訂履歴

日付バージョン情報の表示改訂内容

10/17/01 1.0 初期バージョン10/19/01 1.1 若干変更。バスのリファレンスにリンクを追加。12/10/01 1.2 図 2 を変更し、その他を若干変更。3/20/02 1.3 MDK 2.2 用にアップデート。

01/26/04 1.4 著作権情報をアップデート。



R

第 2 章

ザイリンクス FPGA での PLB の使用

サマリ

この章では、ザイリンクス FPGA での IBM プロセッサローカルバス (PLB) の使用法、効率的なFPGA インプリメンテーションのガイドラインおよび簡略化、ザイリンクスで開発された PLB デバイスで使用する信号セットなどについて説明します。

この章には、次のセクションが含まれています。

「ザイリンクス PLB の使用」

「PLB 比較」

概要

IIBM OPB の詳細情報を入手するには、ザイリンクスの Web サイトにある IBM CoreConnectLounge に登録してそこから IBM CoreConnect 関連のマニュアルを参照するか、 IBM 社の Web サイトを参照してください。

PLB は、 IBM CoreConnect アーキテクチャのエレメントで、プロセッサを高性能ペリフェラルデバイスに接続するために設計された高性能同期バスです。 PLB には、次の機能が搭載されています(64-bit Processor Local Bus - Architecture Specifications から抜粋)。

• 読み出し転送と書き込み転送の重複により、1 クロックサイクルごとに 2 つのデータ転送が可能、バスの使用率を最大限に利用

• デカップルされたアドレスバスとデータバスによる分割トランザクションのサポートで、帯域幅が向上

• アドレスのパイプライン処理により、新規リクエストに関連したレイテンシが同方向に送信中のデータ転送に重複し、バスレイテンシが全体的に低減

• 遅いマスタリクエストのアボート機能により、アボートされたリクエストに関連したレイテンシを低減

• 重複したバスリクエスト /許可プロトコルにより、アービトレーションレイテンシが低減

• バスアーキテクチャにより 16 個のマスタと無制限のスレーブデバイスをサポート

• マスタごとに 4 つのレベルのリクエスト優先度があるため、多様なアービトレーション方法を使用した PLB インプリメンテーションが可能

• バスアービトレーション固定機構により、マスタ駆動の不可分動作が可能

• 16、 32、および 64 ビットのラインデータ転送をサポート

http://www.xilinx.co.jp/ipcenter/processor_central/register_coreconnect.htmhttp://www.xilinx.co.jp/ipcenter/processor_central/register_coreconnect.htmhttp://www-3.ibm.com/chips/products/coreconnect/http://www-3.ibm.com/chips/products/coreconnect/http://www.xilinx.co.jp


ザイリンクス PLB の使用R

• 読み出しワードアドレス機能により、スレーブデバイスによるラインデータのフェッチがどんな順番でも可能 (ターゲットワードが最初、またはシーケンシャル)

• シーケンシャルバーストプロトコルにより、あらゆる方向にバイト、ハーフワード、およびワードのバーストデータ転送が可能

• 保護された/保護されていないメモリ転送により、スレーブで命令とデータのプリフェッチを個別にイネーブル/ディスエーブルに切り替え可能

PLB はバスのパフォーマンスを向上する機能を完全に備えたバスアーキテクチャで、上記のほとんどの機能は FPGA アーキテクチャに搭載できますが、一部の機能を使用した場合、FPGA リソースが効率的に使用されなかったり、システムのクロックレートが低下することがあります。したがって、ザイリンクスでは、当社が開発した PLB デバイス用の PLB のサブセットを使用しています。ただし、 FPGA には柔軟性があるため、バージョン 3.5 の PLB 仕様に完全準拠した PLB デバイスを使用したシステムをインプリメントすることも可能です。

ザイリンクス PLB の使用

ダイナミックバスサイジング

ダイナミックバスサイジングは、 64 ビット PLB 上で 32ビットと 64 ビットのデバイスを混合して使用できる PLB アーキテクチャ機能です。マスタは、トランザクションを開始するマスタのデータ幅を表すマスタサイズ信号 _MSize[0:1] を送信します。スレーブは、アドレス通知と共に、トランザクションに応答するスレーブのデータ幅を表す類似の信号 Sl_Mn_SSize(0:1) を送信します。ダイナミックバスサイジングは有用なアーキテクチャ機能ですが、 FPGA で使用すると、効率的な PLB マスタのインプリメンテーションが実現できなくなります。

変換サイクル

ダイナミックバスサイジングでは、変換サイクルが生成されます。このサイクルは、マスタが開始した転送がスレーブ応答よりも大きかった場合にデータを再転送する追加の転送サイクルです。

たとえば、マスタが 64 ビットワードをスレーブに書き込み、 32 ビットのスレーブが 32 ビットワードで応答した場合、マスタは変換サイクルを追加してすべてのデータをスレーブに転送しなけ

ればなりません。変換サイクルを生成するには、さらに多くのロジックが必要になり、マスタが複雑化して、 FPGA リソースを有効に利用できなくなります。

書き込みミラーリングと読み出しステアリング

バス幅よりも小さいデバイスを使用した場合、書き込みミラーリングと読み出しステアリングが実

行されます。 PLB 仕様では、バス幅よりも小さいデバイスは常に左寄せになるため (バスの最上位ビットにあわせる)、小型デバイスに関連したバイトレーンを簡単に判別できます。たとえば、ワード幅のペリフェラルは常に 64 ビットバスの最上位ワードに配置され、 4 つの最上位バイトレーンのみを使用してデータの読み出し、書き込みを行います。 PLB マスタのデザインは、書き込みミラーリング不要の、どのバイトイネーブルがアクティブになっているかを基にしてデータ転送が行われるアーキテクチャを使用して簡略化できます。ただし、 PLB マスタによりデータがミラーリングされない場合は、バス幅よりも小さいペリフェラルに対してバスアタッチメントを若干複雑にする必要があります。追加ロジックは、各ザイリンクスペリフェラルで、パラメータ指定可能なスレーブアタッチメントに内蔵されます。




ザイリンクス PLB デバイス

理想的な FPGA インプリメンテーション

PLB ベースのシステムを FPGA に理想的にインプリメントする場合の条件は、次のとおりです。

• 変換サイクルが不要

• マスタが書き込みデータをミラー化する必要がない

このような条件によって、ザイリンクスが開発した PLB デバイスをインプリメントする方法を決定できます。ザイリンクス IP での PLB の使用方法については、次のセクションで説明します。

ザイリンクス PLB デバイスでの PLB の使用方法

ザイリンクスが開発した PLB デバイスを使用する場合、次のような規則に従います。

• PLB データバス幅は 64 ビットで、アドレスバス幅は 32 ビットとします。ペリフェラルによってはバス幅をパラメータ指定できるものもありますが、現時点では 64 ビットのデータバスのみがサポートされています。 64 ビットよりも小さいペリフェラルは、 PLB に接続できます。この場合、アドレスマッピングに制約があります。たとえば、ベースアドレス A にある32 ビットのペリフェラルは、バイトレーン 0 - 4 に接続できますが、ワード幅のアクセスにはA、 A+8、 A+16 などと指定する必要があります。

• PLB マスタでは、ダイナミックバスサイジングのサポートを必要としません。 PLB マスタは、データを未使用のバイトレーンにミラーリングする必要がありません。調整された転送のバイトレーン使用例は、図 2-1 および図 2-2 を参照してください。 PLB マスタは、_MSize[0:1] 信号を適正に駆動しなければなりません。 PLB スレーブは、 PPC405など変換サイクルを生成する PLB マスタに対して _SSize[0:1] 信号を適正に駆動する必要があります。

• すべての PLB スレーブは、非アクティブのときに、ロジック 0 を出力する必要があります。

• バイトイネーブルおよび最下位アドレスビットは、すべてのマスタによって駆動され、定数情報を含みます。調整された転送のバイトレーン使用例を、図 2-1 および図 2-2 に示します。




図 2-1 : 調整されたダブルワード、ワード、およびハーフワード転送のバイトレーン使用

0:7 0:7 0:7 0:7

32:3940:4748:5556:63

8:1516:2324:31

32:3940:4748:5556:63

32:3940:4748:5556:63

32:3940:4748:5556:63

0:78:1516:2324:31

データバス

Mn_ABus(29:31) = "000",Mn_BE = "11111111"

0:78:1516:2324:31

データバス

Mn_ABus(29:31) = "000",Mn_BE = "11110000"

0:78:1516:2324:31

データバス

Mn_ABus(29:31) = "100",Mn_BE = "00001111"

ダブルワード転送ワード転送ワード転送

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ

32:3940:4748:5556:63

32:3940:4748:5556:63

32:3940:4748:5556:63

8:1516:2324:31

データバス

Mn_ABus(29:31) = "000",Mn_BE = "11000000"

8:1516:2324:31

データバス

Mn_ABus(29:31) = "010",Mn_BE = "00110000"

8:1516:2324:31

データバス

Mn_ABus(29:31) = "100",Mn_BE = "00001100"

データバス

Mn_ABus(29:31) = "110",Mn_BE = "00000011"

ハーフワード転送ハーフワード転送ハーフワード転送ハーフワード転送

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ




• 連続したアドレス空間 (全バイトレーンの使用など) が必要となるすべての PLB スレーブデバイスでは、デバイスの幅とは関係なく、 PLB データ幅と同じ幅の PLB バスにアタッチメントをインプリメントします。このため、 PLB バスで左寄せしたり、マスタが書き込みデータをミラーリングする必要がなくなります。たとえば、 64 ビット PLB に割り当てられている連続したバイトアドレスに 32 ビットのメモリデバイスをマッピングする場合を想定します。この場合、 32 ビットのメモリデバイスは、 64 ビット幅のアタッチメントを PLB にインプリメントする必要があります。バスアタッチメントでは、書き込みの場合は適正なバイトレーンから 32 ビットデバイスへ、読み出しの場合は 32 ビットデバイスから適正なバイトレーンへとデータが送られます。

• 通常、すべての PLB スレーブデバイスのレジスタは、レジスタ内のデータのサイズまたはペリフェラルのサイズに関係なく、ワードの境界 (2 桁の最下位アドレスビットは 00) にあわせます。

図 2-2 : バイト転送のバイトレーン使用

0:7 0:7 0:7 0:7

32:3940:4748:5556:63

8:1516:2324:31

32:3940:4748:5556:63

32:3940:4748:5556:63

32:3940:4748:5556:63

32:3940:4748:5556:63

0:78:1516:2324:31

データバス

Mn_ABus(29:31) = "000",Mn_BE = "10000000"

0:78:1516:2324:31

データバス

Mn_ABus(29:31) = "001",Mn_BE = "01000000"

0:78:1516:2324:31

データバス

Mn_ABus(29:31) = "010",Mn_BE = "00100000"

0:78:1516:2324:31

データバス

Mn_ABus(29:31) = "011",Mn_BE = "00010000"

バイト転送バイト転送バイト転送バイト転送

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ

32:3940:4748:5556:63

32:3940:4748:5556:63

32:3940:4748:5556:63

8:1516:2324:31

データバス

Mn_ABus(29:31) = "100",Mn_BE = "00001000"

8:1516:2324:31

データバス

Mn_ABus(29:31) = "101",Mn_BE = "00000100"

8:1516:2324:31

データバス

Mn_ABus(29:31) = "110",Mn_BE = "00000010"

データバス

Mn_ABus(29:31) = "111",Mn_BE = "00000001"

バイト転送バイト転送バイト転送バイト転送

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ

マス

タ

スレー

ブ




• マスタおよびスレーブ I/O : PLB マスタの場合は、表 2-1 に示す信号セットに従います。 PLBスレーブの場合は、表 2-2 に示す信号セットに従います。表に示すページ数は、 IBM 社の PLBV3.5 仕様に対応しています。表内のすべての信号が使用されなければなりません。これ以外の信号を PLB インターコネクトに追加してはなりません。命名規則は、次のとおりです。はマスタの名前または頭文字 (先頭が大文字)、はスレーブの名前または頭文字 (先頭が大文字)、は PLB 識別子 (先頭が大文字で後尾は PLB と表記、複数の PLBアタッチメントが付いたマスタまたはスレーブ用) を表します。 PLB アタッチメントが 1 つ付いたデバイスの場合、識別子にはデフォルトで PLB が付いているはずです (例 :PLB_ABus)。信号名のほかの部分は、大文字/小文字の区別も含めて、表に示す表記と全く同じにする必要があります。

表 2-1 : PLB マスタのみ I/O

信号 I/O 説明

ページ番号

(PLB リファレンス)

_Clk I PLB クロック (SYS_plbClk) PLB-11

_Rst I PLB リセット (SYS_plbReset) PLB-11

_abort O マスタのアボートバスリクエストインジケータ

PLB-19

_ABus[0:31] O マスタのアドレスバス PLB-27

_BE[0:7] O マスタのバイトイネーブル PLB-21

_busLock O マスタのバスロック PLB-13

_compress O マスタの圧縮データ転送インジケータ PLB-25

_guarded O マスタの保護された転送インジケータ PLB-26

_lockErr O マスタのロックエラーインジケータ PLB-27

_MSize[0:1] O マスタのデータバスサイズ PLB-40

_ordered O マスタの同期転送インジケータ PLB-26

_priority[0:1] O マスタのリクエスト優先性 PLB-12

_rdBurst O マスタのバースト読み出し転送インジケータ

PLB-34

_request O マスタリクエスト PLB-12

_RNW O マスタ読み出し (書き込みなし ) PLB-21

_size[0:3] O マスタの転送サイズ PLB-24

_type[0:2] O マスタの転送タイプ PLB-25

_wrBurst O マスタのバースト書き込み転送インジケータ

PLB-29

_wrDBus[0:63] O マスタの書き込みデータバス PLB-28

__Busy I PLB マスタスレーブビジーインジケータ

PLB-36

__Err I PLB マスタスレーブエラーインジケータ

PLB-37

__WrBTerm I PLB マスタの終端書き込みバーストインジケータ

PLB-30




__WrDAck I PLB マスタの書き込みデータ通知 PLB-29

_AddrAck I PLB マスタのアドレス通知 PLB-18

_RdBTerm I PLB マスタの終端読み出しバーストインジケータ

PLB-36

_RdDAck I PLB マスタの読み出しデータ通知 PLB-33

_RdDBus[0:63] I PLB マスタの読み出しデータバス PLB-31

_RdWdAddr[0:3] I PLB マスタの読み出しワードアドレス

PLB-32

_Rearbitrate I PLB マスタのバス再アービトレーションインジケータ

PLB-19

_SSize[0:1] I PLB スレーブのデータバスサイズ PLB-40

表 2-2 : PLB スレーブのみ I/O

信号 I/O 説明

ページ番号


_Clk I PLB クロック (SYS_plbClk) PLB-11

_Reset I PLB リセット (SYS_plbReset) PLB-11

_addrAck O スレーブのアドレス通知 PLB-18

_MBusy[0:3] O スレーブのビジーインジケータ PLB-36

_MErr[0:3] O スレーブのエラーインジケータ PLB-37

_rdBTerm O スレーブの終端読み出しバースト転送 PLB-36

_rdComp O スレーブの読み出し転送完了インジケータ PLB-34

_rdDAck O スレーブの読み出しデータ通知 PLB-33

_rdDBus[0:63] O スレーブの読み出しデータバス PLB-31

_rdWdAddr[0:3] O スレーブの読み出しワードアドレス PLB-32

_rearbitrate O スレーブの再アービトレーションバスインジケータ

PLB-19

_SSize[0:1] O スレーブのデータバスサイズ PLB-40

_wait O スレーブの待機インジケータ PLB-18

_wrBTerm O スレーブの終端書き込みバースト転送 PLB-30

_wrComp O スレーブの書き込み転送完了インジケータ PLB-29

_wrDAck O スレーブの書き込みデータ通知 PLB-29

_abort I PLB アボートリクエストインジケータ PLB-19

_ABus[0:31] I PLB アドレスバス PLB-27

_BE[0:7] I PLB バイトイネーブル PLB-21

_busLock I PLB バスロック PLB-13

表 2-1 : PLB マスタのみ I/O (続き)

信号 I/O 説明

ページ番号




PLB 比較R

PLB 比較表 2-3 は、ザイリンクス FPGA で使用される主要なエンベデッドプロセッサバスアーキテクチャとその特性を示します。データ転送レート、複数マスタ機能、データバーストなどの機能は、バスによって異なります。どのバスを使用するかは、使用しているプロセッサ、アプリケーションで求められるデータの帯域幅、使用できるペリフェラルの数によって決まります。 PLB は、多くのデザインで効果的に使用できる高性能ローカルバスです。

PLB ñ プロセッサローカルバス (IBM) : PLB のリファレンス

OCM - オンチップペリフェラルバス (IBM) : OPB のリファレンス

OCM - オンチップメモリインターフェイス (IBM) : OCM のリファレンス

DCR - デバイスコントロールレジスタバス (IBM) : DCR のリファレンス

_compress I PLB 圧縮データ転送インジケータ PLB-25

_guarded I PLB 保護された転送インジケータ PLB-26

_lockErr I PLB ロックエラーインジケータ PLB-27

_masterID[0:1] I PLB 使用中マスタインジケータ PLB-20

_MSize[0:1] I PLB マスタのデータバスサイズ PLB-40

_ordered I PLB 同期転送インジケータ PLB-26

_PAValid I PLB プライマリアドレス有効インジケータ PLB-13

_pendPri[0:1] I PLB 保留リクエストの優先性 PLB-20

_pendReq I PLB 保留バスリクエストインジケータ PLB-20

_rdBurst I PLB バースト読み出し転送インジケータ PLB-34

_rdPrim I PLB セカンダリ ñ プライマリ間読み出しリクエストインジケータ

PLB-36

_reqPri[0:1] I PLB 使用中リクエストの優先性 PLB-20

_RNW I PLB 読み出し (書き込みではない) PLB-21

_SAValid I PLB セカンダリアドレス有効インジケータ PLB-16

_size[0:3] I PLB 転送サイズ PLB-24

_type[0:2] I PLB 転送タイプ PLB-25

_wrBurst I PLB バースト書き込み転送インジケータ PLB-29

_wrDBus[0:63] I PLB 書き込みデータバス PLB-28

_wrPrim I PLB セカンダリ ñ プライマリ間書き込みリクエストインジケータ

PLB-31

表 2-2 : PLB スレーブのみ I/O (続き)

信号 I/O 説明

ページ番号


http://www.xilinx.co.jphttp://www-3.ibm.com/chips/techlib/techlib.nsf/techdocs/8BA965C773B2E0ED87256AB20082CC9F/$file/64bitPlbBus.pdfhttp://www-3.ibm.com/chips/techlib/techlib.nsf/techdocs/9A7AFA74DAD200D087256AB30005F0C8/$file/OpbBus.pdfhttp://www-3.ibm.com/chips/techlib/techlib.nsf/techdocs/D060DB54BD4DC4F2872569D2004A30D6/$file/405_um.pdfhttp://www-3.ibm.com/chips/techlib/techlib.nsf/techdocs/EA0DB87B2BB3702587256AB30006DD12/$file/DcrBus.pdf


PLB 比較R

メモ :

1. ここに示す最大クロックレートは、単なる比較のための概算です。実際の最大クロックレートは、デバイスファミリ、デバイスのスピードグレード、デザインの複雑性などの要素によってバスごとに決まります。

2. 最大値は、コアで指定された最大許容パラメータ値によって設定されます。実際のバス仕様は、この値に限りません。

3. ピーク時のデータレートは、各バスのクロックレートでの理論的な最大データ転送レートです。

4. 通常のデータレートは、実際のシステムコンフィギュレーションを表すデータレートを示します。通常のデータは、主にアプリケーションソフトウェアやシステムハードウェアコンフィギュレーションによって決まります。

5. プライマリのキャッシュラインフィル、最小同時読み出し /書き込み (バス使用率は 66.7%) を想定。

6. シーケンシャルアドレス機能と、 OPB 転送ごとに 3 クロックサイクルを最低使用することを想定。

7. OCM コントローラは PPC405 クロックレートで動作しますが、データ転送レートにはオンチップメモリのアクセス時間によって制限があります。通常のデータレートでは、バス使用率を 66.7% と想定します。

8. バス使用率を 66.7% と想定。

表 2-3 : ザイリンクスのエンベデッドプロセッサシステムで使用されるバスの比較

機能

CoreConnect バスその他のバス

PLB OPB DCR OCM LMB

プロセッサファミリ PPC405 PPC405、MicroBlaze

PPC405 PPC405 MicroBlaze

データバス幅 64 32 32 32 32

アドレスバス幅 32 32 10 32 32

クロックレート、 MHz (最大)1 100 125 125 375 125

マスタ (最大) 16 16 1 1 1

マスタ (通常) 2-8 2-8 1 1 1

スレーブ (最大)2 16 16 16 1 1

スレーブ (通常) 2-6 2-8 1-8 1 1

データレート (MB/秒、ピーク時)3 1600 500 500 500 500

データレート (MB/秒、通常)4 5335 1676 1009 3337 3338

同時読み出し /書き込みありなしなしなしなし

アドレスのパイプライン処理ありなしなしなしなし

バスロックありありなしなしなし

リトライありありなしなしなし

タイムアウトありありなしなしなし

固定バーストありなしなしなしなし

可変バーストありなしなしなしなし

キャッシュフィルありなしなしなしなし

ターゲットワードが最初ありなしなしなしなし

FPGA リソース使用率高中低低低

コンパイラでのロード /ストアのサポート

ありありなしありあり



マニュアルの改訂履歴R

9. DCR は PLB と同じクロックレートで動作し、各 DCR は 5 クロックサイクルごとにアクセスすると想定します。 DCR転送ごとにクロックサイクル数は、システム内の DCR デバイス数によって決まります。 DCR デバイスを追加するごとに、すべての DCR 転送にレイテンシが追加されます。

マニュアルの改訂履歴

日付バージョン情報の表示改訂内容

5/8/02 1.0 初期バージョン


January 2004 www.xilinx.com 21Processor IP Reference Guide 1-800-255-7778

R

Chapter 3

Processor Cores

This section of the Processor IP Reference Guide includes the following topics:

• MicroBlaze v2.10a

• PPC405 (Wrapper)


Product Overview www.xilinx.com 221-800-255-7778

© 2004 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and further disclaimers are as listed at http://www.xilinx.com/legal.htm. All other trademarks and registered trademarks are the property of their respective owners. All specifications are subject to change without notice.

NOTICE OF DISCLAIMER: Xilinx is providing this design, code, or information "as is." By providing the design, code, or information as one possible implementation of this fea-ture, application, or standard, Xilinx makes no representation that this implementation is free from any claims of infringement. You are responsible for obtaining any rights you may require for your implementation. Xilinx expressly disclaims any warranty whatsoever with respect to the adequacy of the implementation, including but not limited to any war-ranties or representations that this implementation is free from claims of infringement and any implied warranties of merchantability or fitness for a particular purpose.

IntroductionThe MicroBlaze 32-bit RISC soft processor is a true 32-bitprocessor that supports 32-bit bus widths. The core is aRISC-based engine with a 32-bit LUT RAM-based registerfile with separate instructions for data and memory access.The MicroBlaze processor supports both on-chipBlock-RAM and/or external memory. All peripherals use thesame CoreConnect OPB bus as the IBM PowerPC, makingthe processor peripherals compatible with PowerPC on Vir-tex-II Pro devices.

Features• Thirty-two 32-bit general-purpose registers

• 32-bit instruction word with three operands and two addressing modes

• Separate 32-bit instruction and data buses that conform to IBM’s OPB (On-chip Peripheral Bus) specification

• Separate 32-bit instruction and data buses with direct connection to on-chip block RAM through a LMB (Local Memory Bus)

• 32-bit address bus

• Single issue pipeline

• Instruction and data cache

• Hardware debug logic

• FSL (Fast Simplex Link) support

• Hardware multiplier (in Virtex-II and subsequent devices)

0

MicroBlaze

View this data sheet 0 0 Product Overview

LogiCORE™ Facts

Core Specifics

Supported Device Family

Virtex-II Pro™, Virtex-II™, Spartan™-II, Spartan™-IIE

Version microblaze v2.10a

Resources Used

Min Max

Slices 731 N/A

LUTs 923 TBD

FFs 552 TBD

Block RAMs 0 0

Provided with Core

Documentation View this data sheet

Design File Formats VHDL

Constraints File N/A

Verification N/A

Instantiation Template N/A

Reference Designs N/A

Design Tool Requirements

Xilinx Implementation Tools

ISE 6.2i or higher

Verification N/A

Simulation ModelSim SE/EE 5.6e or higher

Synthesis XST

Support

Provided by Xilinx, Inc.

http://www.xilinx.comhttp:www.xilinx.com/legal.htmhttp://www.xilinx.com/legal.htmhttp://www.xilinx.com/legal.htm



NOTICE OF DISCLAIMER: Xilinx is providing this design, code, or information "as is." By providing the design, code, or information as one possible implementation of this fea-ture, application, or standard, Xilinx makes no representation that this implementation is free from any claims of infringement. You are responsible for obtaining any rights you may require for your implementation. Xilinx expressly disclaims any warranty whatsoever with respect to the adequacy of the implementation, including but not limited to any war-ranties or representations that this implementation is free from claims of infringement and any implied warranties of merchantability or fitness for a particular purpose.

IntroductionThe PPC405 Wrapper is designed to instantiate a proces-sor block and to be used with used with Platform Generatorto perform simple logical operations. A MicroprocessorPeripheral Definition (MPD) file associated with this moduleis also included. Users can utilize Xilinx Platform Studio(XPS) to incorporate this module into Microprocessor Hard-ware Specification (MHS).

Features• Instantiate PowerPC405 Processor Block primitive

• Parameter controlled TIE ports

• Parameter controlled DCR interface resynchronization

0

PPC405 (Wrapper)


LogiCORE™ Facts

Core Specifics


Virtex-II Pro™

Version ppc405 v2.00c

Resources Used

Min Max

Slices N/A N/A

LUTs 0 0

FFs 0 77

Block RAMs 0 0

Provided with Core




Verification N/A

Instantiation Template N/A

Reference Designs N/A



ISE 6.2i or higher

Verification N/A

Simulation ModelSim SE/EE 5.6e or higher

Synthesis XST

Support



January 2004 www.xilinx.com 24Processor IP Reference Guide 1-800-255-7778

R

Chapter 4

Bus, Bridge, and Arbiter Infrastructure Cores

This section of the Processor IP Reference Guide includes the following topics:

• On-Chip Peripheral Bus v2.0 with OPB Arbiter (v1.10a)

• OPB PCI Arbiter

• OPB to PLB Bridge (v1.00a)

• OPB to PLB Bridge (v1.00b)

• OPB to PLB Bridge (v1.00c)

• OPB to OPB Bridge (Lite Version)

• OPB to DCR Bridge Specification

• Processor Local Bus (PLB) v3.4

• PLB to OPB Bridge (v1.00a)

• PLB to OPB Bridge (v1.00b)

• Device Control Register Bus (DCR) v2.9

• Processor System Reset Module

• Local Memory Bus (LMB) v1.0

• OPB Arbiter (v1.02c)

• Fast Simplex Link Channel v1.1

• PPC405 TOP (Wrapper)

• Digital Clock Manager (DCM) Module




NOTICE OF DISCLAIMER: Xilinx is providing this design, code, or information "as is." By providing the design, code, or information as one possible implementation of this feature, application, or standard, Xilinx makes no representation that this implementation is free from any claims of infringement. You are responsible for obtaining any rights you may require for your implementation. Xilinx expressly disclaims any warranty whatsoever with respect to the adequacy of the implementation, including but not limited to any warranties or representations that this implementation is free from claims of infringement and any implied warranties of merchantability or fitness for a particular purpose.

IntroductionThe OPB_V20 module is used as the OPB interconnect forXilinx FPGA based embedded processor systems. The businterconnect in the OPB v2.0 specification is a distributedmultiplexer implemented as an AND function in the masteror slave driving the bus, and as an OR function to combinethe drivers into a single bus.

The OPB_V20 module assumes the AND (or enable func-tion) is within the master or slave and provides the OR func-tion to combine the various bus signals.

Features• Includes parameterized OPB Arbiter

• Includes parameterized I/O signals to support andnumber of masters or slaves

• Includes all signals present in the OPB v2.0Specification except the DMA handshake signals

• The OR structure can be implemented using only LUTsor a combination of LUTs and fast carry to reduce thenumber of LUTs in the OR interconnect

• Includes a 16-clock Power-on OPB Bus Reset andparameter for high or low external bus reset

• Includes input for reset from Watchdog Timer

• Option to split the read and write OPB date busses foroptimal FPGA routing and resource utilization.

The OPB_V20 includes an OPB Arbiter that incorporatesthe features contained in the IBM On-chip Peripheral BusArbiter Core manual (version 1.5) for 32-bit implementation.This manual is referenced throughout this document and isconsidered the authoritative specification. Any differencesbetween the IBM OPB Arbiter implementation and the XilinxOPB Arbiter implementation are explained in the Specifica-tion Exceptions section of this data sheet.

The Xilinx OPB Arbiter design allows tailoring the OPB Arbi-ter to suit an application by setting certain parameters toenable/disable features.

In some cases, setting these parameters may cause the Xil-inx OPB Arbiter design to deviate slightly from the IBM OPBArbiter specification. These parameters are described in theOPB_V20 Design Parameters section of this data sheet..

0

On-Chip Peripheral Bus v2.0 with OPB Arbiter (v1.10a)


LogiCORE™ Facts

Core Specifics


Virtex-II Pro™, Virtex-II™, Virtex, Virtex™-E, Spartan™II

Version of Core opb_v20 v1.10a

Resources Used

Min Max

I/O 46 432

LUTs 80 666

FFs 5 145

Block RAMs 0 0

Provided with Core




Verification N/A

Instantiation Template

N/A

Reference Designs None



5.1i or later

Verification N/A

Simulation ModelSim SE/EE 5.6e or later

Synthesis XST

Support





NOTICE OF DISCLAIMER: Xilinx is providing this design, code, or information "as is." By providing the design, code, or information as one possible implementation of this feature, application, or standard, Xilinx makes no representation that this implementation is free from any claims of infringement. You are responsible for obtaining any rights you may require for your implementation. Xilinx expressly disclaims any warranty whatsoever with respect to the adequacy of the implementation, including but not limited to any warranties or representations that this implementation is free from claims of infringement and any implied warranties of merchantability or fitness for a particular purpose.

IntroductionThe OPB_V20 module is used as the OPB interconnect forXilinx FPGA based embedded processor systems. The businterconnect in the OPB v2.0 specification is a distributedmultiplexer implemented as an AND function in the masteror slave driving the bus, and as an OR function to combinethe drivers into a single bus.

The OPB_V20 module assumes the AND (enable function)is within the master or slave and provides the OR function tocombine the various bus signals.

Features• Includes parameterized OPB Arbiter

• Includes parameterized I/O signals to support andnumber of masters or slaves

• Includes all signals present in the OPB v2.0Specification except the DMA handshake signals

• The OR structure can be implemented using only LUTsor a combination of LUTs and fast carry to reduce thenumber of LUTs in the OR interconnect

• Includes a 16-clock Power-on OPB Bus Reset andparameter for high or low external bus reset

• Includes input for reset from Watchdog Timer

• Option to split the read and write OPB date busses foroptimal FPGA routing and resource utilization.

The OPB_V20 includes an OPB Arbiter that incorporatesthe features contained in the IBM On-chip Peripheral BusArbiter Core manual (version 1.5) for 32-bit implementation.This manual is referenced throughout this document and isconsidered the authoritative specification. Any differencesbetween the IBM OPB Arbiter implementation and the XilinxOPB Arbiter implementation are explained in the Specifica-tion Exceptions section of this data sheet.

The Xilinx OPB Arbiter design allows tailoring the OPB Arbi-ter to suit an application by setting certain parameters toenable/disable features.

In some cases, setting these parameters may cause the Xil-inx OPB Arbiter design to deviate slightly from the IBM OPBArbiter specification. These parameters are described in theOPB_V20 Design Parameters section of this data sheet.

0

On-Chip Peripheral Bus v2.0 with OPB Arbiter (v1.10b)


LogiCORE™ Facts

Core Specifics


Virtex-II Pro™, Virtex-II™, Virtex™, Virtex™-E, Spartan™-II

Version of Core opb_v20 v1.10b

Resources Used

Min Max

Slices 46 436

LUTs 81 668

FFs 5 145

Block RAMs 0 0

Provided with Core




Verification N/A

Instantiation Template

N/A

Reference Designs None



5.1i or later

Verification N/A

Simulation ModelSim SE/EE 5.6e or later

Synthesis XST

Support



View this data sheet www.xilinx.com 27Product Overview 1-800-255-7778


NOTICE OF DISCLAIMER: Xilinx is providing this design, code, or information "as is." By providing the design, code, or information as one possible implementation of this fea-ture, application, or standard, Xilinx makes no representation that this implementation is free from any claims of infringement. You are responsible for obtaining any rights you may require for your implementation. Xilinx expressly disclaims any warranty whatsoever with respect to the adequacy of the implementation, including but not limited to any war-ranties or representations that this implementation is free from claims of infringeme

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