MicroBlaze プロセッサリファレンスガイド …...MicroBlaze プロセッサリファレンスガイド 3 UG984 (v2016.3) 2016 年 10 月 5 日 japan.xilinx.com 2016

MicroBlaze プロセッサリファレンスガイド

2016.3

UG984 (v2016.3) 2016 年 10 月 5 日

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改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2013 年 3 月 20 日 2013.1 初版。 UG081 を元に記述。

2013 年 6 月 19 日 2013.2 Vivado 2013.2 リリース用に更新。




• PVR の MicroBlaze リリースバージョンコードに v9.3 を追加。• スタック保護レジスタの使用と動作について明記。• LMB 命令およびデータバス例外の説明を訂正。• v9.3 の新機能である拡張デバッグ機能の説明を含める (パフォーマンス監視、プ

ログラムトレース、非侵入型プロファイリング)。• v9.3 の新機能であるリセットモード信号の定義を含める。• AXI4-Stream TLAST 信号の処理方法を明記。• UltraScale を追加、 2014.1 用にパフォーマンスおよびリソース使用率をアップ

デート。


• 表 2-1 の PCMPEQ および PCMPNE の説明を訂正。• PVR の MicroBlaze リリースバージョンコードに v9.4 を追加。• v9.4 の新機能である外部プログラムトレースの説明を含める。


• v9.5 の新機能である 16 ワードキャッシュの説明を含める。• PVR の MicroBlaze リリースバージョンコードに v9.5 を追加。• サポートされるデンディアンおよびパラメーター C_ENDIANNESS の説明を訂

正。• 命令およびデータキャッシュの未処理読み出しの説明を訂正。• FPGA コンフィギュレーションメモリ保護についての参照 [参照 10]をアップ

デート。• 表 3-14のロックステップ比較のバスインデックス範囲の定期を訂正。• IDIV 命令で変更されるレジスタを明記。• MFS 命令の PVR アセンブラニーモニックを訂正。• 2015.1 用にパフォーマンスおよびリソース使用率をアップデート。• トレーニングリソースに参考資料を追加。


• v9.6 の新機能であるアドレス拡張の説明を含める。• v9.6 の新機能であるパイプライン一時停止機能の説明を含める。• v9.6 の新機能である非セキュア AXI アクセスサポートの説明を含める。• v9.6 の新機能であるハイバーネートおよびサスペンド命令の説明を含める。• PVR の MicroBlaze リリースバージョンコードに v9.6 を追加。• 表 2-45および表 2-46 への参照を訂正。• XMD (Xilinx Microprocessor Debugger) を XSDB (Xilinx System Debugger) に置き換

え。• svc_handler および svc_table_handler の C コード関数属性を削除。

MicroBlaze プロセッサリファレンスガイド 2UG984 (v2016.3) 2016 年 10 月 5 日 japan.xilinx.com

https://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Reference_Guide&docId=UG984&Title=MicroBlaze%20%26%2312503%3B%26%2312525%3B%26%2312475%3B%26%2312483%3B%26%2312469%3B%20%26%2312522%3B%26%2312501%3B%26%2312449%3B%26%2312524%3B%26%2312531%3B%26%2312473%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=2016.3&docPage=2


• v10.0 の新機能である周波数最適化の 8 段パイプラインの説明を追加。• v10.0 の新機能であるビットフィールド命令の説明を追加。• v10.0 の新機能であるパラレルデバッグインターフェイスの情報を含める。• PVR の MicroBlaze リリースバージョンコードに v10.0 を追加。• PVR に Spartan-7 ターゲットアーキテクチャを含める。• MSR リセット値の説明をアップデート。• ザイリンクス自動車用のアプリケーションの免責条項をアップデート。

日付バージョン改訂内容




目次

第 1 章: 概要内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2 章: MicroBlaze アーキテクチャ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

データタイプとエンディアン設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

命令 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

レジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

パイプラインアーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

メモリアーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

特権命令 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

仮想メモリ管理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

リセット、割り込み、例外、およびブレーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

命令キャッシュ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

データキャッシュ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

浮動小数点ユニット (FPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

ストリームリンクインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

デバッグおよびトレース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

フォールトトレランス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

ロックステップ操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

コヒーレンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

データアドレス拡張 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

第 3 章: MicroBlaze 信号インターフェイスの説明概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

MicroBlaze の I/O 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

AXI4 および ACE インターフェイスについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

ローカルメモリバス (LMB) インターフェイスについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

ロックステップインターフェイスについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

デバッグインターフェイスについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

トレースインターフェイスについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

MicroBlaze コアのコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

第 4 章: MicroBlaze アプリケーションバイナリインターフェイスデータ型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

レジスタの使用規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

スタック規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

メモリモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

割り込み、ブレーク、例外処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166




第 5 章: MicroBlaze 命令セットアーキテクチャ記号の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

フォーマット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

命令 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

付録 A: パフォーマンスおよびリソース使用率パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

リソース使用量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

IP 特性化および fMAX マージンシステム手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

付録 B: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286





第 1 章

概要これは Vivado® リリースに含まれる 32 ビットのソフトプロセッサ、 MicroBlaze™ に関する資料で、 MicroBlaze ハー

ドウェアアーキテクチャのリファレンスガイドです。

内容

このガイドは、次の各章で構成されています。

• 第 2 章「MicroBlaze アーキテクチャ」では、 MicroBlaze の機能の概要をはじめ、ビッグエンディアンおよびリ

トルエンディアンのビット反転フォーマット、 32 ビットの汎用レジスタ、キャッシュソフトウェアサポート、

および AXI4-Stream インターフェイスなどの機能も説明します。

• 第 3 章「MicroBlaze 信号インターフェイスの説明」では、 MicroBlaze を接続するために使用可能な信号イン

ターフェイスの種類を説明します。

• 第 4 章「MicroBlaze アプリケーションバイナリインターフェイス」では、 MicroBlaze 用にアセンブリ言語でソ

フトウェアを開発するのに重要な、アプリケーションバイナリインターフェイスを説明します。

• 第 5 章「MicroBlaze 命令セットアーキテクチャ」では、 MicroBlaze の命令セットアーキテクチャ (ISA) のシン

ボル、フォーマット、および命令について説明します。

• 付録 A 「パフォーマンスおよびリソース使用率」では、各コンフィギュレーションおよびデバイスの最大周波

数およびリソース使用率を説明します。

• 付録 B 「その他のリソースおよび法的通知」には、さまざまな資料およびその他のリソースへのリンクがあり

ます。



第 2 章

MicroBlaze アーキテクチャこの章では、 MicroBlaze™ の機能の概要と、ビッグエンディアンまたはリトルエンディアンのビット反転フォー

マット、 32 ビット汎用レジスタ、仮想メモリ管理、キャッシュソフトウェアサポート、 AXI4-Stream インターフェ

イスなど、このアーキテクチャの詳細について説明します。

概要

MicroBlaze エンベデッドプロセッサは、ザイリンクスフィールドプログラマブルゲートアレイ (FPGA) のインプリ

メンテーション用に最適化された RISC (Reduced Instruction Set Computer) コアです。図 2-1は、 MicroBlaze コアの機能

ブロックデザインです。

機能

MicroBlaze ソフトコアプロセッサは細かく設定できるため、デザインに必要な特定の機能セットを選択できます。

図 2‐1: MicroBlaze コアのブロック図

データ側命令側

ILMB

バスインターフェイスバスインターフェイス

命令バッファー

プログラムカウンター

レジスタファイル32 X 32b

ALU

命令デコード

バスIF

バスIF

I キャ

ッシ

ュ

D キ

ャッ

シュ

シフト

バレルシフト

乗算器

除算器

FPU

特殊用途

レジスタ

オプションの MicroBlaze 機能

M_AXI_IP

UTLBITLB DTLB

メモリ管理ユニット (MMU)

M_AXI_IC M_AXI_DC

分岐ターゲットキャッシュ

M0_AXIS..

S0_AXIS..M15_AXIS

S15_AXIS

M_ACE_DCM_ACE_IC

M_AXI_DP

DLMB




第 2章: MicroBlaze アーキテクチャ

プロセッサの固定機能セットには、次のようなものがあります。

• 32 個の 32 ビット汎用レジスタ

• オペランド 3 つとアドレス指定モード 2 つを含む 32 ビット命令ワード

• デフォルトの 32 ビットアドレスバス (データ側で 64 ビットに拡張可能)

• 単一発行のパイプライン

これらの固定機能のほか、 MicroBlaze プロセッサには追加機能を選択して有効にできるパラメーター値があります。

古いバージョン (サポートされなくなったもの) の MicroBlaze の場合は、この資料で説明するオプションの機能の一

部だけがサポートされます。最新バージョンの MicroBlaze (v10.0) では、すべてのオプションがサポートされます。

新しいデザインには最新バージョンの MicroBlaze を使用するようにしてください。

8 ページの表 2-1には、 MicroBlaze のバージョン別に、コンフィギュレーション可能な機能がまとめられています。

表 2‐1: コンフィギュレーション可能な機能 (MicroBlaze バージョン別)

機能MicroBlaze バージョン

v9.2 v9.3 v9.4 v9.5 v9.6 v10.0

バージョンステータスサポート

終了

サポート

終了

サポート

終了

サポート

終了

サポート

終了

推奨

プロセッサのパイプラインの深さ 3/5 3/5 3/5 3/5 3/5 3/5/8

ローカルメモリバス (LMB) データ側

インターフェイス

オプションオプションオプションオプションオプションオプション

ローカルメモリバス (LMB) 命令側



ハードウェアバレルシフターオプションオプションオプションオプションオプションオプション

ハードウェア除算器オプションオプションオプションオプションオプションオプション

ハードウェアのデバッグロジックオプションオプションオプションオプションオプションオプション

ストリームリンクインターフェイス 0-16 AXI 0-16 AXI 0-16 AXI 0-16 AXI 0-16 AXI 0-16 AXI

マシンステータスセットおよびクリ

ア命令


キャッシュラインワード長 4、 8 4、 8 4、 8 4、 8、 16 4、 8、 16 4、 8、 16

ハードウェア例外サポートオプションオプションオプションオプションオプションオプション

パターン比較命令オプションオプションオプションオプションオプションオプション

浮動小数点ユニット (FPU) オプションオプションオプションオプションオプションオプション

ハードウェア乗算器の

ディスエーブル1


ハードウェアデバッグの読み出し

可能な ESR および EAR

○ ○ ○ ○ ○ ○

プロセッサバージョンレジスタ (PVR)


エリアまたはスピードの最適化オプションオプションオプションオプションオプションオプション

ハードウェア乗算器 64 ビット結果オプションオプションオプションオプションオプションオプション

LUT キャッシュメモリオプションオプションオプションオプションオプションオプション

浮動小数点変換および平方根命令オプションオプションオプションオプションオプションオプション





メモリ管理ユニット (MMU) オプションオプションオプションオプションオプションオプション

拡張ストリーム命令オプションオプションオプションオプションオプションオプション

すべての I キャッシュメモリアクセス

にキャッシュインターフェイスを

使用


すべての D キャッシュメモリアクセ

スにキャッシュインターフェイスを

使用


D キャッシュのライトバックキャッ

シュポリシーを使用


分岐先キャッシュ (BTC) オプションオプションオプションオプションオプションオプション

I キャッシュ用ストリームオプションオプションオプションオプションオプションオプション

I キャッシュ用ビクティム処理オプションオプションオプションオプションオプションオプション

D キャッシュ用ビクティム処理オプションオプションオプションオプションオプションオプション

AXI4 (M_AXI_DP) データ側インター

フェイス


AXI4 (M_AXI_IP) 命令側インターフェ

イス


D キャッシュ用 AXI4 (M_AXI_DC) プロトコル


I キャッシュ用 AXI4 (M_AXI_IC) プロトコル


ストリームアクセス用 AXI4 プロトコル


フォールトトレランスオプションオプションオプションオプションオプションオプション

キャッシュタグ用に分散 RAM を使用オプションオプションオプションオプションオプションオプション

コンフィギャラブルキャッシュデータ幅


前ゼロのカウント命令オプションオプションオプションオプションオプションオプション

メモリバリア命令 ○ ○ ○ ○ ○ ○

スタックオーバーフローおよびアン

ダーフローの検出


ユーザーモードのストリーム命令オプションオプションオプションオプションオプションオプション

ロックステップサポートオプションオプションオプションオプションオプションオプション

FPGA プリミティブのコンフィギュ

レーション設定


低レイテンシ割り込みモードオプションオプションオプションオプションオプションオプション

スワップ命令オプションオプションオプションオプションオプションオプション

スリープモードおよびスリープ命令 ○ ○ ○ ○ ○ ○

配置換え可能なベースベクターオプションオプションオプションオプションオプションオプション



v9.2 v9.3 v9.4 v9.5 v9.6 v10.0





D キャッシュ用 ACE (M_ACE_DC) プロトコル


I キャッシュ用 ACE (M_ACE_IC) プロトコル


拡張デバッグ: パフォーマンス監視、

プログラムトレース、非侵入型プロ

ファイリング

オプションオプションオプションオプションオプション

リセットモード : スリープに入る、ま

たはリセットでデバッグ停止

オプションオプションオプションオプションオプション

拡張デバッグ: 外部プログラムトレース

オプションオプションオプションオプション

拡張データアドレス指定オプションオプション

パイプライン一旦停止機能 ○ ○

ハイバーネートおよびサスペンド命令 ○ ○

非セキュアモード ○ ○

ビットフィールド命令2 オプション

パラレルデバッグインターフェイスオプション

1. DSP48E プリミティブを節約するために使用

2. C_USE_BARREL = 1 のときビットフィールド命令は使用可能。



v9.2 v9.3 v9.4 v9.5 v9.6 v10.0





データタイプとエンディアン設定

MicroBlaze では、設定により、データ表現にビッグエンディアンまたはリトルエンディアンが使用されます。パラ

メーター C_ENDIANNESS は 1 ( リトルエンディアン) に固定されています。

MicroBlaze の場合、ハードウェアサポートされているデータタイプは、ワード、ハーフワード、およびバイトで

す。反転ロードおよび反転ストア命令の LHUR、 LWR、 SHR、 SWR を使用すると、表のバイト反転順序に示すよう

に、データ内のバイトが反転されます。

各データタイプのビットおよびバイト構成は次の表にまとめられています。

表 2‐2: ワードデータタイプ

ビッグエンディアンバイトアドレス n n+1 n+2 n+3

ビッグエンディアン上位/下位バイト最上位バイト最下位バイト

ビッグエンディアンバイト順序 n n+1 n+2 n+3

ビッグエンディアンバイト反転順序 n+3 n+2 n+1 n

リトルエンディアンバイトアドレス n+3 n+2 n+1 n

リトルエンディアン上位/下位バイト最上位バイト最下位バイト

リトルエンディアンバイト順序 n+3 n+2 n+1 n

リトルエンディアンバイト反転順序 n n+1 n+2 n+3

ビットラベル 0 31

上位ビット /下位ビット最上位ビット最下位ビット

表 2‐3: ハーフワードデータタイプ

ビッグエンディアンバイトアドレス n n+1

ビッグエンディアン上位/下位バイト最上位バイト最下位バイト

ビッグエンディアンバイト順序 n n+1

ビッグエンディアンバイト反転順序 n+1 n

リトルエンディアンバイトアドレス n+1 n

リトルエンディアン上位/下位バイト最上位バイト最下位バイト

リトルエンディアンバイト順序 n+1 n

リトルエンディアンバイト反転順序 n n+1



表 2‐4: バイトデータタイプ

バイトアドレス n







命令

命令のまとめ

MicroBlaze 命令はすべて 32 ビットで、タイプ A またはタイプ B として定義されています。タイプ A 命令には、ソー

スレジスタオペランドが最高で 2 つ、ソースレジスタオペランドが 1 つあります。タイプ B 命令には 1 つのソース

レジスタおよび 16 ビットの即値オペランドがあります (即値命令でタイプ B 命令を先行させて、 32ビットに拡張可

能)。タイプ B 命令にはシングルデスティネーションレジスタオペランドが 1 つあります。命令には、演算、論理、

分岐、ロード /ストア、および特殊、というカテゴリがあります。表 2-6には MicroBlaze 命令セットがリストされて

います。これらの命令の詳細は、第 5 章「MicroBlaze 命令セットアーキテクチャ」を参照してください。表 2-5に

は、各命令のセマンティクスで使用される命令セット用語が説明されています。

表 2‐5: 命令セットの用語

シンボル説明

Ra R0 - R31、汎用レジスタ、ソースオペランド a

Rb R0 - R31、汎用レジスタ、ソースオペランド b

Rd R0 - R31、汎用レジスタ、デスティネーションオペランド

SPR[x] 特殊用途レジスタ番号 x

MSR マシンステータスレジスタ = SPR[1]

ESR 例外ステータスレジスタ = SPR[5]

EAR 例外アドレスレジスタ = SPR[3]

FSR 浮動小数点ユニットステータスレジスタ = SPR[7]

PVRx プロセッサバージョンレジスタ、 x はレジスタ番号 = SPR[8192 + x]

BTR 分岐先レジスタ = SPR[11]

PC 実行段プログラムカウンター = SPR[0]

x[y] レジスタ x のビット y

x[y:z] レジスタ x のビット範囲 y から z

x レジスタ x のビット反転値

Imm 16 ビットの即値

Immx x ビットの即値

FSLx 4 ビット AXI4-Stream ポートの指定 (x はポート番号)

C キャリーフラグ、 MSR[29]

Sa 特殊用途レジスタ、ソースオペランド

Sd 特殊用途レジスタ、デスティネーションオペランド

s(x) 符号拡張引数 x を 32 ビット値にする

*Addr ロケーション Addr でのメモリ内容 (データサイズは揃っている )

:= 割り当て演算子

= 同等比較

!= 不等比較





> 大なり

>= それ以上

< 小なり

<= それ以下

+ 加算

* 乗算

/ 除算

>> x x ビット右シフト

<< x x ビット左シフト

and 論理 AND

or 論理 OR

xor 論理排他的 OR

op1 if cond else op2 条件 cond が真ならば、 op1 を実行し、それ以外は op2 を実行

& 連結。たとえば、「0000100 & Imm7」は固定フィールド「0000100」と 7 ビット即値の連結です。

signed 符号付きの整数データタイプで実行する演算。すべての演算は、指定がない限り、符号付きワー

ドオペランドで実行されます。

unsigned 符号なしの整数データタイプで実行する演算

float 浮動小数点のデータタイプで実行する演算

clz(r) 前ゼロのカウント

表 2‐5: 命令セットの用語 (続き)

シンボル説明

表 2‐6: MicroBlaze 命令セットのまとめ

タイプ A 0‐5 6‐10 11‐15 16‐20 21‐31セマンティクス

タイプ B 0‐5 6‐10 11‐15 16‐31

ADD Rd,Ra,Rb 000000 Rd Ra Rb 00000000000 Rd := Rb + Ra

RSUB Rd,Ra,Rb 000001 Rd Ra Rb 00000000000 Rd := Rb + Ra + 1

ADDC Rd,Ra,Rb 000010 Rd Ra Rb 00000000000 Rd := Rb + Ra + C

RSUBC Rd,Ra,Rb 000011 Rd Ra Rb 00000000000 Rd := Rb + Ra + C

ADDK Rd,Ra,Rb 000100 Rd Ra Rb 00000000000 Rd := Rb + Ra

RSUBK Rd,Ra,Rb 000101 Rd Ra Rb 00000000000 Rd := Rb + Ra + 1

CMP Rd,Ra,Rb 000101 Rd Ra Rb 00000000001 Rd := Rb + Ra + 1

Rd[0] := 0 if (Rb >= Ra) else Rd[0] := 1

CMPU Rd,Ra,Rb 000101 Rd Ra Rb 00000000011 Rd := Rb + Ra + 1 (unsigned)Rd[0] := 0 if (Rb >= Ra, unsigned) elseRd[0] := 1

ADDKC Rd,Ra,Rb 000110 Rd Ra Rb 00000000000 Rd := Rb + Ra + C

RSUBKC Rd,Ra,Rb 000111 Rd Ra Rb 00000000000 Rd := Rb + Ra + C





ADDI Rd,Ra,Imm 001000 Rd Ra Imm Rd := s(Imm) + Ra

RSUBI Rd,Ra,Imm 001001 Rd Ra Imm Rd := s(Imm) + Ra + 1

ADDIC Rd,Ra,Imm 001010 Rd Ra Imm Rd := s(Imm) + Ra + C

RSUBIC Rd,Ra,Imm 001011 Rd Ra Imm Rd := s(Imm) + Ra + C

ADDIK Rd,Ra,Imm 001100 Rd Ra Imm Rd := s(Imm) + Ra

RSUBIK Rd,Ra,Imm 001101 Rd Ra Imm Rd := s(Imm) + Ra + 1

ADDIKC Rd,Ra,Imm 001110 Rd Ra Imm Rd := s(Imm) + Ra + C

RSUBIKC Rd,Ra,Imm 001111 Rd Ra Imm Rd := s(Imm) + Ra + C

MUL Rd,Ra,Rb 010000 Rd Ra Rb 00000000000 Rd := Ra * Rb

MULH Rd,Ra,Rb 010000 Rd Ra Rb 00000000001 Rd := (Ra * Rb) >> 32 (signed)

MULHU Rd,Ra,Rb 010000 Rd Ra Rb 00000000011 Rd := (Ra * Rb) >> 32 (unsigned)

MULHSU Rd,Ra,Rb 010000 Rd Ra Rb 00000000010 Rd := (Ra, signed * Rb, unsigned) >> 32 (signed)

BSRL Rd,Ra,Rb 010001 Rd Ra Rb 00000000000 Rd := 0 & (Ra >> Rb)

BSRA Rd,Ra,Rb 010001 Rd Ra Rb 01000000000 Rd := s(Ra >> Rb)

BSLL Rd,Ra,Rb 010001 Rd Ra Rb 10000000000 Rd := (Ra << Rb) & 0

IDIV Rd,Ra,Rb 010010 Rd Ra Rb 00000000000 Rd := Rb/Ra

IDIVU Rd,Ra,Rb 010010 Rd Ra Rb 00000000010 Rd := Rb/Ra, unsigned

TNEAGETD Rd,Rb 010011 Rd 00000 Rb 0N0TAE

00000

Rd := FSL Rb[28:31] (data read)MSR[FSL] := 1 if (FSL_S_Control = 1)MSR[C] := not FSL_S_Exists if N = 1

TNAPUTD Ra,Rb 010011 00000 Ra Rb 0N0TA0

00000

FSL Rb[28:31] := Ra (data write)MSR[C] := FSL_M_Full if N = 1

TNECAGETD Rd,Rb 010011 Rd 00000 Rb 0N1TAE

00000

Rd := FSL Rb[28:31] (control read)MSR[FSL] := 1 if (FSL_S_Control = 0)MSR[C] := not FSL_S_Exists if N = 1

TNCAPUTD Ra,Rb 010011 00000 Ra Rb 0N1TA0

00000

FSL Rb[28:31] := Ra (control write)MSR[C] := FSL_M_Full if N = 1

FADD Rd,Ra,Rb 010110 Rd Ra Rb 00000000000 Rd := Rb+Ra, float1

FRSUB Rd,Ra,Rb 010110 Rd Ra Rb 00010000000 Rd := Rb-Ra, float1

FMUL Rd,Ra,Rb 010110 Rd Ra Rb 00100000000 Rd := Rb*Ra, float1

FDIV Rd,Ra,Rb 010110 Rd Ra Rb 00110000000 Rd := Rb/Ra, float1

FCMP.UN Rd,Ra,Rb 010110 Rd Ra Rb 01000000000 Rd := 1 if (Rb = NaN or Ra = NaN, float1) else Rd := 0

FCMP.LT Rd,Ra,Rb 010110 Rd Ra Rb 01000010000 Rd := 1 if (Rb < Ra, float1) else Rd := 0

FCMP.EQ Rd,Ra,Rb 010110 Rd Ra Rb 01000100000 Rd := 1 if (Rb = Ra, float1) else Rd := 0

表 2‐6: MicroBlaze 命令セットのまとめ (続き)

タイプ A 0‐5 6‐10 11‐15 16‐20 21‐31セマンティクス

タイプ B 0‐5 6‐10 11‐15 16‐31





FCMP.LE Rd,Ra,Rb 010110 Rd Ra Rb 01000110000 Rd := 1 if (Rb <= Ra, float1) else Rd := 0

FCMP.GT Rd,Ra,Rb 010110 Rd Ra Rb 01001000000 Rd := 1 if (Rb > Ra, float1) else Rd := 0

FCMP.NE Rd,Ra,Rb 010110 Rd Ra Rb 01001010000 Rd := 1 if (Rb != Ra, float1) else Rd := 0

FCMP.GE Rd,Ra,Rb 010110 Rd Ra Rb 01001100000 Rd := 1 if (Rb >= Ra, float1) else Rd := 0

FLT Rd,Ra 010110 Rd Ra 0 01010000000 Rd := float (Ra)1

FINT Rd,Ra 010110 Rd Ra 0 01100000000 Rd := int (Ra)1

FSQRT Rd,Ra 010110 Rd Ra 0 01110000000 Rd := sqrt (Ra)1

MULI Rd,Ra,Imm 011000 Rd Ra Imm Rd := Ra * s(Imm)

BSRLI Rd,Ra,Imm 011001 Rd Ra 00000000000 & Imm5 Rd : = 0 & (Ra >> Imm5)

BSRAI Rd,Ra,Imm 011001 Rd Ra 00000010000 & Imm5 Rd := s(Ra >> Imm5)

BSLLI Rd,Ra,Imm 011001 Rd Ra 00000100000 & Imm5 Rd := (Ra << Imm5) & 0

BSEFI Rd,Ra,ImmW,ImmS

011001 Rd Ra 01000 &

ImmW & 0 & ImmS

Rd[0:31-ImmW] := 0Rd[32-ImmW:31] := (Ra >> ImmS)

BSIFI Rd,Ra,Width,ImmS

011001 Rd Ra 10000 &

ImmW & 0 & ImmS

M := (0xffffffff << (ImmW + 1)) xor(0xffffffff << ImmS)Rd := ((Ra << ImmS) and M) xor(Rd and M)ImmW := ImmS + Width - 1

TNEAGET Rd,FSLx 011011 Rd 00000 0N0TAE000000 & FSLx Rd := FSLx (data read, blocking if N = 0)MSR[FSL] := 1 if (FSLx_S_Control = 1)MSR[C] := not FSLx_S_Exists if N = 1

TNAPUT Ra,FSLx 011011 00000 Ra 1N0TA0000000 & FSLx FSLx := Ra (data write, block if N = 0)MSR[C] := FSLx_M_Full if N = 1

TNECAGET Rd,FSLx 011011 Rd 00000 0N1TAE000000 & FSLx Rd := FSLx (control read, block if N = 0)MSR[FSL] := 1 if (FSLx_S_Control = 0)MSR[C] := not FSLx_S_Exists if N = 1

TNCAPUT Ra,FSLx 011011 00000 Ra 1N1TA0000000 & FSLx FSLx := Ra (control write, block if N = 0)MSR[C] := FSLx_M_Full if N = 1

OR Rd,Ra,Rb 100000 Rd Ra Rb 00000000000 Rd := Ra or Rb

PCMPBF Rd,Ra,Rb 100000 Rd Ra Rb 10000000000 Rd := 1 if (Rb[0:7] = Ra[0:7]) elseRd := 2 if (Rb[8:15] = Ra[8:15]) elseRd := 3 if (Rb[16:23] = Ra[16:23]) elseRd := 4 if (Rb[24:31] = Ra[24:31]) elseRd := 0

AND Rd,Ra,Rb 100001 Rd Ra Rb 00000000000 Rd := Ra and Rb


タイプ A 0‐5 6‐10 11‐15 16‐20 21‐31セマンティクス

タイプ B 0‐5 6‐10 11‐15 16‐31





XOR Rd,Ra,Rb 100010 Rd Ra Rb 00000000000 Rd := Ra xor Rb

PCMPEQ Rd,Ra,Rb 100010 Rd Ra Rb 10000000000 Rd := 1 if (Rb = Ra) elseRd := 0

ANDN Rd,Ra,Rb 100011 Rd Ra Rb 00000000000 Rd := Ra and Rb

PCMPNE Rd,Ra,Rb 100011 Rd Ra Rb 10000000000 Rd := 1 if (Rb != Ra) elseRd := 0

SRA Rd,Ra 100100 Rd Ra 0000000000000001 Rd := s(Ra >> 1)C := Ra[31]

SRC Rd,Ra 100100 Rd Ra 0000000000100001 Rd := C & (Ra >> 1)C := Ra[31]

SRL Rd,Ra 100100 Rd Ra 0000000001000001 Rd := 0 & (Ra >> 1) C := Ra[31]

SEXT8 Rd,Ra 100100 Rd Ra 0000000001100000 Rd := s(Ra[24:31])

SEXT16 Rd,Ra 100100 Rd Ra 0000000001100001 Rd := s(Ra[16:31])

CLZ Rd, Ra 100100 Rd Ra 0000000011100000 Rd = clz(Ra)

SWAPB Rd, Ra 100100 Rd Ra 0000000111100000 Rd = (Ra)[24:31, 16:23, 8:15, 0:7]

SWAPH Rd, Ra 100100 Rd Ra 0000000111100010 Rd = (Ra)[16:31, 0:15]

WIC Ra,Rb 100100 00000 Ra Rb 00001101000 ICache_Line[Ra >> 4].Tag := 0 if

(C_ICACHE_LINE_LEN = 4)

ICache_Line[Ra >> 5].Tag := 0 if


ICache_Line[Ra >> 6].Tag := 0 if


WDC Ra,Rb 100100 00000 Ra Rb 00001100100 キャッシュラインはクリア、格納された

データを破棄。

DCache_Line[Ra >> 4].Tag := 0 if

(C_DCACHE_LINE_LEN = 4)





WDC.FLUSH Ra,Rb 100100 00000 Ra Rb 00001110100 キャッシュラインはフラッシュ、格納され

たデータをメモリに書き込んでから、クリ

ア。 C_DCACHE_USE_WRITEBACK = 1 の

とき使用。

WDC.CLEAR Ra,Rb 100100 00000 Ra Rb 00001100110 一致したアドレスのキャッシュラインはク

リア、格納されたデータを破棄。

C_DCACHE_USE_WRITEBACK = 1 のとき

使用。


タイプ A 0‐5 6‐10 11‐15 16‐20 21‐31セマンティクス

タイプ B 0‐5 6‐10 11‐15 16‐31





WDC.CLEAR.EA Ra,Rb 100100 00000 Ra Rb 00011100110 一致した拡張アドレス Ra & Rb のキャッ

シュラインはクリア。

C_DCACHE_USE_WRITEBACK = 1 のとき

使用。

MTS Sd,Ra 100101 00000 Ra 11 & Sd SPR[Sd] := Ra

· SPR[0x0001] は MSR

· SPR[0x0007] は FSR

· SPR[0x0800] は SLR

· SPR[0x0802] は SHR

· SPR[0x1000] は PID

· SPR[0x1001] は ZPR

· SPR[0x1002] は TLBX

· SPR[0x1003] は TLBLO

· SPR[0x1004] は TLBHI

· SPR[0x1005] は TLBSX

MFS Rd,Sa 100101 Rd 00000 10 & Sa Rd := SPR[Sa]

· SPR[0x0000] は PC

· SPR[0x0001] は MSR

· SPR[0x0003] は EAR[31:0]

· SPR[0x0005] は ESR

· SPR[0x0007] は FSR

· SPR[0x000B] は BTR

· SPR[0x000D] は EDR

· SPR[0x0800] は SLR

· SPR[0x0802] は SHR

· SPR[0x1000] は PID

· SPR[0x1001] は ZPR

· SPR[0x1002] は TLBX

· SPR[0x1003] は TLBLO

· SPR[0x1004] は TLBHI

· SPR[0x2000 to 200B] は PVR[0 to 12]

MFSE Rd,Sa 100101 Rd 01000 10 & Sa Rd := SPR[Sa][63:32]:

· SPR[32x0003] は EAR[63:0]

· SPR[0x2008] は PVR[8][63:32]

· SPR[0x2009] は PVR[9][63:32]

MSRCLR Rd,Imm 100101 Rd 00001 00 & Imm14 Rd := MSRMSR := MSR and Imm14


タイプ A 0‐5 6‐10 11‐15 16‐20 21‐31セマンティクス

タイプ B 0‐5 6‐10 11‐15 16‐31





MSRSET Rd,Imm 100101 Rd 00000 00 & Imm14 Rd := MSRMSR := MSR or Imm14

BR Rb 100110 00000 00000 Rb 00000000000 PC := PC + Rb

BRD Rb 100110 00000 10000 Rb 00000000000 PC := PC + Rb

BRLD Rd,Rb 100110 Rd 10100 Rb 00000000000 PC := PC + RbRd := PC

BRA Rb 100110 00000 01000 Rb 00000000000 PC := Rb

BRAD Rb 100110 00000 11000 Rb 00000000000 PC := Rb

BRALD Rd,Rb 100110 Rd 11100 Rb 00000000000 PC := RbRd := PC

BRK Rd,Rb 100110 Rd 01100 Rb 00000000000 PC := RbRd := PCMSR[BIP] := 1

BEQ Ra,Rb 100111 00000 Ra Rb 00000000000 PC := PC + Rb if Ra = 0

BNE Ra,Rb 100111 00001 Ra Rb 00000000000 PC := PC + Rb if Ra != 0

BLT Ra,Rb 100111 00010 Ra Rb 00000000000 PC := PC + Rb if Ra < 0

BLE Ra,Rb 100111 00011 Ra Rb 00000000000 PC := PC + Rb if Ra <= 0

BGT Ra,Rb 100111 00100 Ra Rb 00000000000 PC := PC + Rb if Ra > 0

BGE Ra,Rb 100111 00101 Ra Rb 00000000000 PC := PC + Rb if Ra >= 0

BEQD Ra,Rb 100111 10000 Ra Rb 00000000000 PC := PC + Rb if Ra = 0

BNED Ra,Rb 100111 10001 Ra Rb 00000000000 PC := PC + Rb if Ra != 0

BLTD Ra,Rb 100111 10010 Ra Rb 00000000000 PC := PC + Rb if Ra < 0

BLED Ra,Rb 100111 10011 Ra Rb 00000000000 PC := PC + Rb if Ra <= 0

BGTD Ra,Rb 100111 10100 Ra Rb 00000000000 PC := PC + Rb if Ra > 0

BGED Ra,Rb 100111 10101 Ra Rb 00000000000 PC := PC + Rb if Ra >= 0

ORI Rd,Ra,Imm 101000 Rd Ra Imm Rd := Ra or s(Imm)

ANDI Rd,Ra,Imm 101001 Rd Ra Imm Rd := Ra and s(Imm)

XORI Rd,Ra,Imm 101010 Rd Ra Imm Rd := Ra xor s(Imm)

ANDNI Rd,Ra,Imm 101011 Rd Ra Imm Rd := Ra and s(Imm)

IMM Imm 101100 00000 00000 Imm Imm[0:15] := Imm

RTSD Ra,Imm 101101 10000 Ra Imm PC := Ra + s(Imm)

RTID Ra,Imm 101101 10001 Ra Imm PC := Ra + s(Imm)MSR[IE] := 1

RTBD Ra,Imm 101101 10010 Ra Imm PC := Ra + s(Imm)MSR[BIP] := 0


タイプ A 0‐5 6‐10 11‐15 16‐20 21‐31セマンティクス

タイプ B 0‐5 6‐10 11‐15 16‐31





RTED Ra,Imm 101101 10100 Ra Imm PC := Ra + s(Imm)MSR[EE] := 1, MSR[EIP] := 0ESR := 0

BRI Imm 101110 00000 00000 Imm PC := PC + s(Imm)

MBAR Imm 101110 Imm 00010 0000000000000100 PC := PC + 4、メモリアクセスを待機

BRID Imm 101110 00000 10000 Imm PC := PC + s(Imm)

BRLID Rd,Imm 101110 Rd 10100 Imm PC := PC + s(Imm)Rd := PC

BRAI Imm 101110 00000 01000 Imm PC := s(Imm)

BRAID Imm 101110 00000 11000 Imm PC := s(Imm)

BRALID Rd,Imm 101110 Rd 11100 Imm PC := s(Imm)Rd := PC

BRKI Rd,Imm 101110 Rd 01100 Imm PC := s(Imm)Rd := PCMSR[BIP] := 1

BEQI Ra,Imm 101111 00000 Ra Imm PC := PC + s(Imm) if Ra = 0

BNEI Ra,Imm 101111 00001 Ra Imm PC := PC + s(Imm) if Ra != 0

BLTI Ra,Imm 101111 00010 Ra Imm PC := PC + s(Imm) if Ra < 0

BLEI Ra,Imm 101111 00011 Ra Imm PC := PC + s(Imm) if Ra <= 0

BGTI Ra,Imm 101111 00100 Ra Imm PC := PC + s(Imm) if Ra > 0

BGEI Ra,Imm 101111 00101 Ra Imm PC := PC + s(Imm) if Ra >= 0

BEQID Ra,Imm 101111 10000 Ra Imm PC := PC + s(Imm) if Ra = 0

BNEID Ra,Imm 101111 10001 Ra Imm PC := PC + s(Imm) if Ra != 0

BLTID Ra,Imm 101111 10010 Ra Imm PC := PC + s(Imm) if Ra < 0

BLEID Ra,Imm 101111 10011 Ra Imm PC := PC + s(Imm) if Ra <= 0

BGTID Ra,Imm 101111 10100 Ra Imm PC := PC + s(Imm) if Ra > 0

BGEID Ra,Imm 101111 10101 Ra Imm PC := PC + s(Imm) if Ra >= 0

LBU Rd,Ra,Rb

LBUR Rd,Ra,Rb

110000 Rd Ra Rb 00000000000

01000000000

Addr := Ra + RbRd[0:23] := 0Rd[24:31] := *Addr[0:7]

LBUEA Rd,Ra,Rb 110000 Rd Ra Rb 00010000000 Addr := Ra & RbRd[0:23] := 0Rd[24:31] := *Addr[0:7]

LHU Rd,Ra,Rb

LHUR Rd,Ra,Rb

110001 Rd Ra Rb 00000000000

01000000000

Addr := Ra + RbRd[0:15] := 0Rd[16:31] := *Addr[0:15]


タイプ A 0‐5 6‐10 11‐15 16‐20 21‐31セマンティクス

タイプ B 0‐5 6‐10 11‐15 16‐31





LHUEA Rd,Ra,Rb 110001 Rd Ra Rb 00010000000 Addr := Ra & RbRd[0:15] := 0Rd[16:31] := *Addr[0:15]

LW Rd,Ra,RbLWR Rd,Ra,Rb

110010 Rd Ra Rb 0000000000001000000000

Addr := Ra + RbRd := *Addr

LWX Rd,Ra,Rb 110010 Rd Ra Rb 10000000000 Addr := Ra + RbRd := *AddrReservation := 1

LWEA Rd,Ra,Rb 110010 Rd Ra Rb 00010000000 Addr := Ra & RbRd := *Addr

SB Rd,Ra,Rb

SBR Rd,Ra,Rb

110100 Rd Ra Rb 00000000000

01000000000

Addr := Ra + Rb*Addr[0:8] := Rd[24:31]

SBEA Rd,Ra,Rb 110100 Rd Ra Rb 00010000000 Addr := Ra & Rb*Addr[0:8] := Rd[24:31]

SH Rd,Ra,Rb

SHR Rd,Ra,Rb

110101 Rd Ra Rb 00000000000

01000000000

Addr := Ra + Rb*Addr[0:16] := Rd[16:31]

SHEA Rd,Ra,Rb 110101 Rd Ra Rb 00010000000 Addr := Ra & Rb*Addr[0:16] := Rd[16:31]

SW Rd,Ra,RbSWR Rd,Ra,Rb

110110 Rd Ra Rb 0000000000001000000000

Addr := Ra + Rb*Addr := Rd

SWX Rd,Ra,Rb 110110 Rd Ra Rb 10000000000 Addr := Ra + Rb*Addr := Rd if Reservation = 1Reservation := 0

SWEA Rd,Ra,Rb 110110 Rd Ra Rb 00010000000 Addr := Ra & Rb*Addr := Rd

LBUI Rd,Ra,Imm 111000 Rd Ra Imm Addr := Ra + s(Imm)Rd[0:23] := 0Rd[24:31] := *Addr[0:7]

LHUI Rd,Ra,Imm 111001 Rd Ra Imm Addr := Ra + s(Imm)Rd[0:15] := 0Rd[16:31] := *Addr[0:15]

LWI Rd,Ra,Imm 111010 Rd Ra Imm Addr := Ra + s(Imm)Rd := *Addr

SBI Rd,Ra,Imm 111100 Rd Ra Imm Addr := Ra + s(Imm)*Addr[0:7] := Rd[24:31]

SHI Rd,Ra,Imm 111101 Rd Ra Imm Addr := Ra + s(Imm)*Addr[0:15] := Rd[16:31]

SWI Rd,Ra,Imm 111110 Rd Ra Imm Addr := Ra + s(Imm)*Addr := Rd


タイプ A 0‐5 6‐10 11‐15 16‐20 21‐31セマンティクス

タイプ B 0‐5 6‐10 11‐15 16‐31





セマフォ同期化

LWX および SWX 命令は、テストとセット、比較とスワップ、メモリ交換、フェッチと追加など、共通セマフォ操

作をインプリメントするために使用されます。また、スピンロックをインプリメントするのにも使用されます。

これらの命令は、通常、システムプログラムによって使用され、適宜アプリケーションプログラムによって呼び出

されます。一般的には、プログラムは、メモリからセマフォをロードするのに LWX を使用し、予約が設定されます

(プロセッサは予約を内部で維持)。プログラムは、セマフォ値に基づいて結果を計算し、 SWX 命令を使用して、同

じメモリロケーションにその結果を条件付きでストアします。この条件付きストアは、その前の LWX 命令によっ

て設定された予約に基づいて、実行されます。ストア実行時に予約が存在する場合は、ストアが実行され、 MSR[C]

は 0 にクリアになります。ストア実行時に予約が存在しない場合は、ストアが実行され、 MSR[C] は 1 にセットされ

ます。

ストアが問題なく実行されると、セマフォのロードからセマフォのストアまで、順番に命令が、ほかの命令を差し

挟むことなく、実行されます。ほかのデバイスが、読み出しからアップデートまでのセマフォロケーションを変更

することはありません。この操作中、ほかのデバイスはこのセマフォロケーションから読み出しを実行できます。

セマフォ操作が正しく実行には、 LWX 命令を SWX 命令とペアにし、その両方が同じアドレスを指定する必要があ

ります。 MicroBlaze での予約単位はワードです。両方の命令に対し、アドレスはワードアラインしている必要があ

ります。アラインされていない例外は、これらの命令に対しては生成されません。

条件付きストアは、ストアアドレスが、予約を設定したロードアドレスに一致していなくても、予約が存在してい

ると常に実行されます。

1 回につき、 1 予約のみが維持されます。予約に関連付けられているアドレスは、後続の LWX 命令を実行すること

で、変更できます。この条件付きストアは、その前の LWX 命令によって設定された予約に基づいて、実行されま

す。 LWX で設定されたアドレスに一致するかどうかにかかわらず、プロセッサで保持されている予約は、 SWX 命

令を実行すると常にクリアになります。

リセット、割り込み、例外、ブレーク (BRK および BRKI 命令を含む) はすべて予約をクリアします。

LWX および SWX 命令の使用に関する一般ガイドラインは、次のようになっています。

• LWX および SWX 命令はペアにし、同じアドレスを使用するようにします。

• LWX とペアになっていない SWX 命令で、任意アドレスに割り当てられているものは、プロセッサで保持され

ている予約をクリアするのに使用します。

• 条件付きシーケンスは LWX 命令から始まります。その後に、メモリアクセスが続くか、またはロードされた

値に基づいた計算が続きます。シーケンスは SWX 命令で終わります。一般的には、 SWX 命令にエラーがある

と、分岐は LWX に戻って、繰り返し命令が実行されます。

• LWX によってロードされた値がゼロでなければ、一部の同期化プリミティブを実行するとき、その LWX は

SWX とペアにしなくてもよい場合があります。次は、テストアンドセットのインプリメンテーション例です。

loop: lwx r5,r3,r0 ; load and reservebnei r5,next ; branch if not equal to zeroaddik r5,r5,1 ; increment valueswx r5,r3,r0 ; try to store non-zero valueaddic r5,r0,0 ; check reservationbnei r5,loop ; loop if reservation lost

next:

1. 浮動小数点演算には多くのコーナーケースが関与しているため、標準動作のみを説明しています。この動作の詳細は、第 5 章「MicroBlaze 命令セットアーキテクチャ」を参照してください。





• パフォーマンスは、目的の値を返すことができない LWX 命令でのループを最小限にすることで、改善できま

す。また、初期値チェックをする普通のロード命令を使用することで、パフォーマンスを改善することもでき

ます。次は、スピンロックのインプリメンテーション例です。

loop: lw r5,r3,r0 ; load the wordbnei r5,loop ; loop back if word not equal to 0lwx r5,r3,r0 ; try reserving againbnei r5,loop ; likely that no branch is neededaddik r5,r5,1 ; increment valueswx r5,r3,r0 ; try to store non-zero valueaddic r5,r0,0 ; check reservationbnei r5,loop ; loop if reservation lost

• LWX/SWX 命令ペアでのループを最小限にすると、前進する可能性が高くなります。古い値は、ストアを実行

する前にテストする必要があります。順番が逆の場合 (ストアの後にロードを実行)、実行される SWX 命令の数

が多くなり、 LWX と SWX との間で、予約が失われる可能性が高くなります。

自己変更コード

自己変更コードを使用する場合は、変更された命令を実行するのにフェッチする前に、メモリにその命令が書き込

まれていることをソフトウェアで確認する必要があります。次の点に注意する必要があります。

• 変更される命令が、変更前に既に、次の場所にフェッチされている可能性がある。

¨ 命令プリフェッチバッファー

¨ 命令キャッシュ (イネーブルになっている場合)

¨ ストリームバッファー (命令キャッシュストリームバッファーが使用されている場合)

¨ 命令キャッシュ。その後、ビクティムバッファーが使用されている場合はそこに保存される。

古い未変更のコードではなく、変更されたコードが常に実行されていることを確認するには、ソフトウェアは

これらのすべてのケースを処理する必要があります。

• 変更する命令が 1 つ以上分岐で、分岐先キャッシュが使用されている場合は、分岐先アドレスがキャッシュさ

れている可能性があります。

キャッシュされた分岐先アドレスの使用を避けるには、変更されたコードを実行する前に、分岐先キャッシュ

がクリアになっていることをソフトウェアで確認する必要があります。

• 変更された命令は、実行前にメモリに書き込まれていない可能性があります。

¨ 変更された命令はメモリに書き込まれる手前で、インターコネクトまたはメモリコントローラーの一時的

なストレージにある可能性があります。

¨ ライトバックキャッシュが使用されている場合は、変更された命令はデータキャッシュに格納されている

可能性があります。

¨ ライトバックキャッシュおよびビクティムバッファーが使用されている場合は、変更された命令はビク

ティムバッファーに格納されている可能性があります。

プロセッサがフェッチする前に、変更された命令がメモリに書き込まれていることをソフトウェアで確認する

必要があります。

次の注釈付きコードは、上記の問題のそれぞれがどのように解決されるかを示しています。このコードは、命令

キャッシュおよびライトバックデータキャッシュの両方が使用されていることを前提にしています。使用されてい

ない場合は、その部分の命令は省くことができます。

次のコード例は、変更された命令を格納します。





swi r5,r6,0 ; r5 = new instruction; r6 = physical instruction address

wdc.flush r6,r0 ; flush write-back data cache linembar 1 ; ensure new instruction is written to memorywic r7,r0 ; invalidate line, empty stream & victim buffers

; r7 = virtual instruction addressmbar 2 ; empty prefetch buffer, clear branch target cache

MMU 仮想モードが使用されていない限り、上記の物理および仮想アドレスは同じです。 MMU がイネーブルになっ

ている場合は、 WIC および WDC は特権命令であるため、コードシーケンスをリアルモードで実行する必要があり

ます。上記のコードシーケンスの後の最初の命令はプリフェッチされている可能性があるため、変更しないでくだ

さい。

レジスタ

MicroBlaze には、直交性のある命令セットアーキテクチャがあり、選定されているオプションによって異なります

が、 32 個の 32 ビットの汎用レジスタと、 18 個の 32 ビットの特殊レジスタがあります。

汎用レジスタ

32 個の 32 ビットの汎用レジスタには、 R0 から R31 までの番号が付いています。レジスタファイルは、ビットスト

リームダウンロードでリセットされます ( リセット値は 0x00000000)。図 2-2は汎用レジスタを表しており、表 2-7 に

は、各レジスタおよびレジスタリセット値 (あれば) がまとめられています。

注記: レジスタファイルは、外部リセット入力である、 Reset および Debug_Rst ではリセットされません。

0 31

R0-R31

図 2‐2: R0‐R31

表 2‐7: 汎用レジスタ (R0-R31)

ビット名前説明リセット値

0:31 R0 常に値はゼロになります。 R0 に書き込まれた値は破棄されま

す。

0x00000000

0:31 R1 から R13 まで 32 ビット汎用レジスタ -

0:31 R14 割り込み用に戻りアドレスを格納するために使用される 32 ビッ

トレジスタ

-

0:31 R15 32 ビット汎用レジスタ。ユーザーベクター用の戻りアドレスを

格納するために推奨。

-

0:31 R16 ブレーク用に戻りアドレスを格納するために使用される 32 ビッ

トレジスタ

-





汎用レジスタを使用する場合のソフトウェアに関しては、表 4-2を参照してください。

特殊用途レジスタ

プログラムカウンター (PC)

プログラムカウンター (PC) は実行命令の 32 ビットアドレスです。これは、 MFS 命令で読み出しできますが、 MTS

命令で書き込むことはできません。 MFS 命令で使用される場合は、 PC レジスタは Sa = 0x0000 で指定されます。 PC

は図 2-3で図説され、表 2-8 には、その詳細およびリセット値がまとめられています。

マシンステータスレジスタ (MSR)

マシンステータスレジスタには、プロセッサの制御ビットおよびステータスビットが含まれています。これは

MFS 命令で読み出すことができます。 MSR を読み出すとき、ビット 29 はビット 0 にキャリーコピーとして複製さ

れます。 MSR への書き込みは、 MTS 命令を使用して、または専用 MSRSET および MSRCLR 命令を使用して実行で

きます。

MSRSET または MSRCLR を使用して MSR に書き込む場合、キャリービットはすぐに適用され、残りのビットは 1

クロックサイクル後に使用されます。 MTS を使用して書き込む場合は、すべてのビットが 1 クロックサイクル後に

使用できるようになります。ビット 0 に書き込まれた値はすべて破棄されます。

MTS または MFS 命令で使用される場合は、 MSR は Sx = 0x0001 という設定で指定されます。 MSR レジスタは図 2-4

で図説され、表 2-9 には、ビットの説明およびリセット値がまとめられています。

0:31 R17 MicroBlaze がハードウェア例外をサポートするように設定され

ている場合は、このレジスタには、命令のアドレスがロードさ

れ、その命令の後にハードウェア例外が発生します。ただし、

BTR を使用する遅延スロットの例外を除きます ( 「分岐先レジス

タ (BTR)」を参照)。ハードウェア例外をサポートするように設

定されていない場合は、レジスタは汎用レジスタです。

-

0:31 R18 から R31 まで R18 から R31 までは 32 ビットの汎用レジスタです。 -

表 2‐7: 汎用レジスタ (R0-R31) (続き)


0 31

PC

図 2‐3: PC

表 2‐8: プログラムカウンター (PC)


0:31 PC プログラムカウンター

実行命令のアドレス、つまり mfs r2 0 は、 mfs 命令自体のアドレスを R2 に

格納します。

0x00000000





0 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

- - - - - - - - - - - - - - - - -

CC 予約VMS

VMUMS

UMPVR

EIP EE DCEDZO

ICEFSL

BIP C IE RES

図 2‐4: MSR

表 2‐9: マシンステータスレジスタ (MSR)


0 CC 演算キャリーコピー

演算キャリーのコピー (ビット 29)。 CC はビット C と常に同じです。

0

1:16 予約

17 VMS 仮想保護モード保存

MMU で設定した場合にのみ使用可能。 (C_USE_MMU > 1 および C_AREA_OPTIMIZED = 0 または 2 の場合)

読み出し /書き込み

0

18 VM 仮想保護モード

0 = C_USE_MMU = 3 (仮想) で、 MMU アドレス変換およびアクセス保護が

ディスエーブル。 C_USE_MMU = 2 (保護) で、アクセス保護はディスエーブ

ル。

1 = C_USE_MMU = 3 (仮想)で、 MMU アドレス変換およびアクセス保護がイ

ネーブル。 C_USE_MMU = 2 (保護) で、アクセス保護はイネーブル。



0

19 UMS ユーザーモード保存



0

20 UM ユーザーモード

0 = 特権モード、すべての命令が使用できる。

1 = ユーザーモード、一部の命令が使用できない。



0

21 PVR プロセッサバージョンレジスタが存在する。

0 = プロセッサバージョンレジスタなし

1 = プロセッサバージョンレジスタあり

読み出し専用

パラメーター

C_PVR に基

づく。





22 EIP 処理中例外

0 = 処理中ハードウェア例外なし

1 = 処理中ハードウェア例外あり

例外サポートを有効にして設定している場合 (C_*_EXCEPTION または

C_USE_MMU > 0) にのみ使用可能


0

23 EE 例外イネーブル

0 = ハードウェア例外をディスエーブル1

1 = ハードウェア例外をイネーブル

例外サポートを有効にして設定している場合 (C_*_EXCEPTION または

C_USE_MMU > 0) にのみ使用可能


0

24 DCE データキャッシュイネーブル

0 = データキャッシュをディスエーブル

1 = データキャッシュをイネーブル

データキャッシュを使用するように設定している場合 (C_USE_DCACHE =

1) にのみ使用可能


0

25 DZO ゼロ除算、または除算オーバーフロー2

0 = ゼロ除算、または除算オーバーフローが発生していない

1 = ゼロ除算、または除算オーバーフローが発生

ハードウェア除算器を使用するように設定している場合 (C_USE_DIV = 1)

にのみ使用可能


0

26 ICE 命令キャッシュイネーブル

0 = 命令キャッシュをディスエーブル

1 = 命令キャッシュをイネーブル

命令キャッシュを使用するように設定している場合 (C_USE_ICACHE = 1)

にのみ使用可能


0

表 2‐9: マシンステータスレジスタ (MSR) (続き)






例外アドレスレジスタ (EAR)

例外アドレスレジスタは、次の例外を引き起こすフルのロード /ストアアドレスを格納します。

• アラインされていないアクセスデータアドレスを指定するアラインされていないアクセス例外

• エラーの起きている AXI4 データアクセスアドレスを指定する M_AXI_DP 例外

• アクセスのあった (仮想) 実効アドレスを指定するデータストレージ例外

• 読み出しのあった (仮想) 実効アドレスを指定する命令ストレージ例外

• アクセスのあった (仮想) 実効アドレスを指定するデータ TLB ミス例外

• 読み出しのあった (仮想) 実効アドレスを指定する命令 TLB ミス例外

27 FSL AXI4-Stream エラー

0 = get または getd にエラーなし

1 = get または getd の制御タイプが一致しない

このビットはスティッキービットで、制御ビットが一致しない場合に get ま

たは getd 命令で設定されます。これをクリアにするには、 MTS または

MSRCLR 命令を使用する必要があります。

ストリームリンクを使用するように設定している場合 (C_FSL_LINKS > 0) にのみ使用可能


0

28 BIP 処理中ブレーク

0 = 処理中ブレークなし

1 = 処理中ブレークあり

ブレークソースはソフトウェアブレーク命令、または Ext_Brk または

Ext_NM_Brk ピンからのハードウェアブレークになる。


0

29 C 演算キャリー

0 = 繰り上げなし (繰り下げ)1 = 繰り上げあり (繰り下げなし )


0

30 IE 割り込みイネーブル

0 = 割り込みをディスエーブル

1 = 割り込みをイネーブル


0

31 - 予約 0

1. MMU 例外 (データストレージ例外、命令ストレージ例外、データ TLB ミス例外、命令 TLB ミス例外) はディスエーブルにでき

ません。またこのビットの影響を受けません。

2. このビットは、整数をゼロで割る場合、または除算オーバーフローシグナリングにのみ使用されます。 FSR には浮動小数点の

同等のものがあります。例外処理ができるように設定されているかどうかにかかわらず、 DZO ビットはゼロ除算、または除算

オーバーフローコンディションをフラグします。

表 2‐9: マシンステータスレジスタ (MSR) (続き)






上記以外の例外に対しては、このレジスタの内容は定義されていません。 MFS または MFSE 命令で読み出される場

合は、 EAR は Sa = 0x0003 で指定されます。 EAR レジスタは図 2-5で図説され、表 2-10 にはビットの説明とリセッ

ト値がまとめられています。

拡張データアドレス指定がイネーブルになっていると (C_ADDR_SIZE > 32)、レジスタの最下位ビット 32 ビットが

MFS 命令で読み出され、最上位ビットが MFSE 命令で読み出されます。

例外ステータスレジスタ (ESR)

例外ステータスレジスタには、プロセッサのステータスビットが含まれています。 MFS 命令で読み出される場合

は、 ESR は Sa = 0x0005 で指定されます。 ESR レジスタは図 2-6で図説され、表 2-11 にはビットの説明およびリセッ

ト値が、表 2-12 には例外別ステータス (ESS) がまとめられています。

0 C_ADDR_SIZE - 1

EAR

図 2‐5: EAR

表 2‐10: 例外アドレスレジスタ (EAR)


0:C_ADDR_SIZE-1 EAR 例外アドレスレジスタ 0

19 20 26 27 31

- - -

予約 DS ESS EC

図 2‐6: ESR

表 2‐11: 例外ステータスレジスタ (ESR)


0:18 予約

19 DS 遅延スロット例外

0 = 遅延スロット命令で引き起こされていない

1 = 遅延スロット命令で引き起こされている

読み出し専用

0





20:26 ESS 例外別ステータス

表 2-12を参照

読み出し専用

表 2-12を参照

27:31 EC 例外原因

00000 = ストリーム例外

00001 = アラインされていないデータアクセス例外

00010 = 無効なオペコード例外

00011 = 命令バスエラー例外

00100 = データバスエラー例外

00101 = 除算例外

00110 = 浮動小数点ユニット例外

00111 = 特権命令例外

00111 = スタック保護違反例外

10000 = データストレージ例外

10001 = 命令ストレージ例外

10010 = データ TLB ミス例外

10011 = 命令 TLB ミス例外

読み出し専用

0

表 2‐12: 例外別ステータス (ESS)

例外原因ビット名前説明リセット値

アラインして

いないデータ

アクセス

20 W ワードアクセス例外

0 = アラインしていないハーフワードアクセス

1 = アラインしていないワードアクセス

0

21 S ストアアクセス例外

0 = アラインしていないロードアクセス

1 = アラインしていないストアアクセス

0

22:26 Rx ソース /デスティネーションレジスタ

アラインしていないアクセスでソース (ストア) または

デスティネーション (ロード ) として使用される汎用レ

ジスタ

0

無効な命令 20:26 予約 0

命令バスエ

ラー

20 ECC ILMB の訂正可能エラーまたは訂正不可能なエラーに

よる例外

0

21:26 予約 0

データバス

エラー

20 ECC DLMB の訂正可能エラーまたは訂正不可能なエラーに

よる例外

0

21:26 予約 0

除算 20 DEC 除算 - 除算エラー原因

0 = ゼロ除算

1 = 除算オーバーフロー

0

21:26 予約 0

表 2‐11: 例外ステータスレジスタ (ESR) (続き)






分岐先レジスタ (BTR)

MicroBlaze プロセッサが例外を使用するように設定されている場合にのみ、分岐先レジスタは存在します。このレ

ジスタは、 MSR[EIP] = 0 のときに実行されたすべての遅延スロットの分岐命令の分岐先アドレスを格納します。例

外が遅延スロットの命令によって引き起こされた場合 (つまり ESR[DS]=1)、例外ハンドラーは、 R17 に格納されてい

る標準例外戻りアドレスではなく、 BTR に格納されているアドレスに実行を戻す必要があります。 MFS 命令で読み

出される場合は、 BTR は Sa = 0x000B で指定されます。 BTR レジスタは図 2-7で図説され、表 2-13 にはビットの説

明とリセット値がまとめられています。

浮動小数点

ユニット

20:26 予約 0

特権命令 20:26 予約 0

スタック保護

違反

20:26 予約 0

ストリーム 20:22 予約 0

23:26 FSL 例外を引き起こした AXI4-Stream インデックス 0

データストレージ

20 DIZ データストレージ - ゾーン保護

0 = 発生しなかった

1 = 発生した

0

21 S データストレージ - ストア命令


1 = 発生した

0

22:26 予約 0

命令

ストレージ

20 DIZ 命令ストレージ - ゾーン保護


1 = 発生した

0

21:26 予約 0

データ TLB

ミス

20 予約 0

21 S データ TLB ミス - ストア命令


1 = 発生した

0

22:26 予約 0

命令 TLB ミス

20:26 予約 0

表 2‐12: 例外別ステータス (ESS) (続き)

例外原因ビット名前説明リセット値

0 31

BTR

図 2‐7: BTR





浮動小数点ステータスレジスタ (FSR)

浮動小数点ステータスレジスタには、浮動小数点ユニットのステータスビットが含まれています。これは、 MFS 命

令で読み出しでき、 MTS 命令で書き込みできます。読み出しまたは書き込みが実行される場合は、このレジスタは

Sa = 0x0007 で指定されます。このレジスタのビットはスティッキーで、浮動小数点命令は、レジスタのビットしか

セットできません。 MTS 命令を使用しないと、レジスタをクリアにできません。 FSR レジスタは図 2-8で図説され、

表 2-14 には、ビットの説明およびリセット値がまとめられています。

例外データレジスタ (EDR)

例外データレジスタは、ストリーム例外を引き起こした AXI4-Stream リンクで読み出されたデータを格納します。

ほかのすべての例外の場合は、このレジスタの内容は未定義です。 MFS 命令で読み出される場合は、 EDR は Sa =

0x000D で指定されます。 EDR レジスタは図 2-9で図説され、表 2-15 には、ビットの説明およびリセット値がまとめ

られています。

注記: C_FSL_LINKS が 0 より大きく、 C_FSL_EXCEPTION が 1 に設定されている場合にのみ、このレジスタはイ

ンプリメントされます。

表 2‐13: 分岐先レジスタ (BTR)


0:31 BTR 遅延スロットの例外によって引き起こされた例外から戻るときに、

ハンドラーにより使用される分岐先アドレス

読み出し専用

0x00000000

27 28 29 30 31

- - - - - -

予約 IO DZ OF UF DO

図 2‐8: FSR

表 2‐14: 浮動小数点ステータスレジスタ (FSR)


0:26 予約未定義

27 IO 無効の操作 0

28 DZ ゼロ除算 0

29 OF オーバーフロー 0

30 UF アンダーフロー 0

31 DO 非正規オペランドエラー 0

0 31

EDR

図 2‐9: EDR





スタックロウレジスタ (SLR)

スタックロウレジスタは、スタックオーバーフローを検出するためのスタックの最低値を格納します。 rA として

スタックポインター (レジスタ R1) を使用するロードまたはストア命令のアドレスが、スタックロウレジスタより

小さいと、スタックオーバーフローが発生し、 MSR で例外がイネーブルになっている場合は、スタック保護違反例

外になります。

MFS 命令で読み出される場合は、 SLR は Sa = 0x0800 で指定されます。 SLR レジスタは図 2-10で図説され、表 2-16

には、ビットの説明およびリセット値がまとめられています。

注記: パラメーター C_USE_STACK_PROTECTION が 1 に設定されていてスタック保護がイネーブルになっている場

合にのみ、このレジスタはインプリメントされます。スタック保護がインプリメントされていない場合は、このレ

ジスタへの書き込みには効力はありません。

注記: MMU がイネーブルの場合 (C_USE_MMU > 0)、スタック保護は使用できません。 UTLB の代わりに、 MMU ペー

ジベースのメモリを使用して保護されます。

スタックハイレジスタ (SHR)

スタックハイレジスタは、スタックアンダーフローを検出するためのスタックの最高値を格納します。 rA として

スタックポインター (レジスタ R1) を使用するロードまたはストア命令のアドレスが、スタックハイレジスタより

大きいと、スタックアンダーフローが発生し、 MSR で例外がイネーブルになっている場合は、スタック保護違反例

外になります。

MFS 命令で読み出される場合は、 SHR は Sa = 0x0802 で指定されます。 SHR レジスタは図 2-11で図説され、表 2-17

には、ビットの説明およびリセット値がまとめられています。

注記: パラメーター C_USE_STACK_PROTECTION が 1 に設定されていてスタック保護がイネーブルになっている場

合にのみ、このレジスタはインプリメントされます。スタック保護がインプリメントされていない場合は、このレ

ジスタへの書き込みには効力はありません。

注記: MMU がイネーブルの場合 (C_USE_MMU > 0)、スタック保護は使用できません。 UTLB の代わりに、 MMU ペー

ジベースのメモリを使用して保護されます。

表 2‐15: 例外データレジスタ (EDR)


0:31 EDR 例外データレジスタ 0x00000000

0 31

SLR

図 2‐10: SLR

表 2‐16: スタックロウレジスタ (SLR)


0:31 SLR スタックロウレジスタ 0x00000000





プロセス ID レジスタ (PID)

プロセス ID レジスタは、 MMU アドレス変換中のソフトウェアプロセスの特定に使用されます。これは、

MicroBlaze の C_USE_MMU のコンフィギュレーションオプションで設定されます。 C_USE_MMU が 1 より大きく (

ユーザーモード )、 C_AREA_OPTIMIZED が 0 (パフォーマンス) または 2 (周波数) に設定されている場合にのみ、こ

のレジスタはインプリメントされます。 MFS および MTS 命令でアクセスされる場合は、 PID は Sa = 0x1000 で指定

されます。このレジスタには、メモリ管理特殊レジスタのパラメーター C_MMU_TLB_ACCESS の設定に従ってアク

セスできます。

PID は TLB エントリにアクセスするときにも使用されます。

• TLBHI (変換ルックアサイドバッファーハイ ) を書き込むと、 PID の値は、 TLB エントリの TID フィールドに格

納されます。

• TLBHI および MSR[UM] の読み出しがセットされていない場合は、 TID フィールドの値は PID に格納されます。

PID レジスタは図 2-12で図説され、表 2-18 には、ビットの説明およびリセット値がまとめられています。

0 31

SHR

図 2‐11: SHR

表 2‐17: スタックハイレジスタ (SHR)


0:31 SHR スタックハイレジスタ 0xFFFFFFFF

24 31

- -

予約 PID

図 2‐12: PID

表 2‐18: プロセス ID レジスタ (PID)


0:23 予約

24:31 PID MMU アドレス変換中のソフトウェアプロセスを特定するのに使用さ

れます。


0x00





ゾーン保護レジスタ (ZPR)

ゾーン保護レジスタは、 TLB エントリで定義されている MMU メモリ保護を上書きするために使用されます。これ

は、 MicroBlaze の C_USE_MMU のコンフィギュレーションオプションで設定されます。 C_USE_MMU が 1 よりも大

きく (ユーザーモード )、 C_AREA_OPTIMIZED が 0 (パフォーマンス) または 2 (周波数) に設定されていて、さらに

指定されているメモリ保護ゾーンの数が 0 よりも大きい (C_MMU_ZONES > 0) 場合にのみ、このレジスタはインプリ

メントされます。インプリメントされるレジスタビットは、指定されているメモリ保護ゾーンの数

(C_MMU_ZONES) に左右されます。 MFS および MTS 命令でアクセスされる場合は、 ZPR は Sa = 0x1001 で指定され

ます。このレジスタには、メモリ管理特殊レジスタのパラメーター C_MMU_TLB_ACCESS の設定に従ってアクセス

できます。 ZPR レジスタは図 2-13で図説され、表 2-19 には、ビットの説明およびリセット値がまとめられていま

す。

変換ルックアサイドバッファーロウレジスタ (TLBLO)

変換ルックアサイドバッファーロウレジスタは、 MMU の統合変換ルックアサイドバッファー (UTLB) エントリに

アクセスするために使用されます。これは、 MicroBlaze の C_USE_MMU のコンフィギュレーションオプションで設

定されます。 C_USE_MMU が 1 より大きく (ユーザーモード )、 C_AREA_OPTIMIZED が 0 (パフォーマンス) または

2 (周波数) に設定されている場合にのみ、このレジスタはインプリメントされます。 MFS および MTS 命令でアクセ

スされる場合は、 TLBLO は Sa = 0x1003 で指定されます。 TLBLO を読み出しまたは書き込みするときは、 TLBX レ

ジスタでインデックス化された UTLB エントリにアクセスします。このレジスタは、メモリ管理特殊レジスタのパ

ラメーター C_MMU_TLB_ACCESS の設定に従って、読み出し可能です。

0 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30

- - - - - - - - - - - - - - - -ZP0 ZP1 ZP2 ZP3 ZP4 ZP5 ZP6 ZP7 ZP8 ZP9 ZP10 ZP11 ZP12 ZP13 ZP14 ZP15

図 2‐13: ZPR

表 2‐19: ゾーン保護レジスタ (ZPR)


0:1

2:3

...

30:31

ZP0

ZP1

...

ZP15

ゾーン保護

ユーザーモード (MSR[UM] = 1) :

00 = TLB エントリで V を上書き。ページへのアクセスは不可。

01 = 上書きなし。 TLB エントリの V、 WR、 EX を使用。


11 = TLB エントリで WR および EX を上書き。書き込み可能および実行可能

の権限でページにアクセス。

特権モード (MSR[UM] = 0) :








0x00000000





UTLB はビットストリームダウンロードでリセットされます (すべての TLBLO エントリのリセット値は

0x00000000)。

注記: UTLB は、外部リセット入力である Reset および Debug_Rst ではリセットされません。つまり、データの陳

腐化を避けるため、リセット後 UTLB 全体を初期化する必要があります。

TLBLO レジスタは図 2-14で図説され、表 2-20 には、ビットの説明およびリセット値がまとめられています。

0 22 23 24 28 29 30 31

- - - - - - - -RPN EX WR ZSEL W I M G

図 2‐14: TLBLO

表 2‐20: 変換ルックアサイドバッファーロウレジスタ (TLBLO)


0:21 RPN 実ページ番号または物理ページ番号

TLB ヒットが発生すると、このフィールドは TLB エントリから読み出さ

れ、物理アドレスを作成するために使用されます。 SIZE フィールドの値に

よりますが、 RPN ビットの一部は物理アドレスでは使用されません。ソフ

トウェアは、このフィールドの未使用ビットをゼロにクリアにする必要が

あります。

C_USE_MMU=3 (仮想) の場合のみ定義されます。


0x000000

22 EX 実行ファイル

ビットが 1 にセットされている場合、ページには実行可能コードが含まれ

ていて、ページから命令をフェッチできます。ビットが 0 にクリアされて

いる場合は、命令はページからフェッチできません。クリア EX ビットで

ページから命令をフェッチしようとすると、命令ストレージ例外が発生し

ます。


0

23 WR 書き込み可能

ビットが 1 にセットされている場合、ページは書き込み可能で、ストア命

令をページ内のアドレスでデータを格納するのに使用できます。

ビットが 0 にクリアされている場合は、ページは読み出し専用 (書き込み不

可) です。クリア WR ビットでページにデータを格納しようとすると、デー

タストレージ例外が発生します。


0





変換ルックアサイドバッファーハイレジスタ (TLBHI)

変換ルックアサイドバッファーハイレジスタは、 MMU の統合変換ルックアサイドバッファー (UTLB) エントリに

アクセスするために使用されます。これは、 MicroBlaze の C_USE_MMU のコンフィギュレーションオプションで設

定されます。 C_USE_MMU が 1 より大きく (ユーザーモード )、 C_AREA_OPTIMIZED が 0 (パフォーマンス) また

は 2 (周波数) に設定されている場合にのみ、このレジスタはインプリメントされます。 MFS および MTS 命令でアク

24:27 ZSEL ゾーン選択

このフィールドは、ゾーン保護レジスタ (ZPR) の Z0 から Z15 までの 16 個

のゾーンから 1 つ選択します。たとえば、 ZSEL 0x5 の場合、ゾーンフィールド Z5 が選択されます。選択

された ZPR フィールドは、 TLB エントリの EX および WR フィールドによ

り指定されているアクセス保護を変更するのに使用されます。また、 TLB

V (有効) フィールドを上書きすることにより、ページへのアクセスを防ぐ

のにも使用されます。


0x0

28 W ライトスルー

パラメーター C_DCACHE_USE_WRITEBACK が 1 に設定されている場合、

このビットがキャッシングポリシーを制御します。これが 1 に設定されて

いる場合ライトスルーポリシーが選択され、それ以外の場合はライトバッ

クポリシーが選択されます。

C_DCACHE_USE_WRITEBACK が 0 にクリアにされていると、このビッ

トは 1 に固定され、ライトスルーは常に使用されます。


0/1

29 I キャッシングの禁止

ビットが 1 にセットされている場合は、ページへのアクセスはキャッシュ

されません (キャッシングの禁止)

ビットが 0 にクリアされている場合は、ページへのアクセスはキャッシュ

可能です。


0

30 M メモリコヒーレント

メモリコヒーレンシは MicroBlaze にはインプリメントされていないため、

このビットは 0 に固定されています。

読み出し専用

0

31 G ガード

ビットが 1 にセットされている場合、投機的ページアクセスは許可されま

せん ( メモリがガードされている )。

ビットが 0 にクリアされている場合、投機的ページアクセスは許可されま

す。

G 属性は、メモリマップされた I/O を不適切な命令アクセスから保護する

ために使用できます。


0

表 2‐20: 変換ルックアサイドバッファーロウレジスタ (TLBLO) (続き)






セスされる場合は、 TLBHI は Sa = 0x1003 で指定されます。 TLBHI を読み出しまたは書き込みするときは、 TLBX レ

ジスタでインデックス化された UTLB エントリにアクセスします。このレジスタは、メモリ管理特殊レジスタのパ

ラメーター C_MMU_TLB_ACCESS の設定に従って、読み出し可能です。

PID は TLB エントリにアクセスするときにも使用されます。

• TLBHI を書き込むと、 PID の値は、 TLB エントリの TID フィールドに格納されます。

• TLBHI および MSR[UM] の読み出しがセットされていない場合は、 TID フィールドの値は PID に格納されます。

UTLB はビットストリームダウンロードでリセットされます (すべての TLBHI エントリのリセット値は

0x00000000)。

注記: UTLB は、外部リセット入力 Reset および Debug_Rst によってリセットされません。

TLBHI レジスタは図 2-15で図説され、表 2-21 には、ビットの説明およびリセット値がまとめられています。

0 22 25 26 27 28 31

- - - - - -TAG SIZE V E U0 予約

図 2‐15: TLBHI

表 2‐21: 変換ルックアサイドバッファーハイレジスタ (TLBHI)


0:21 TAG TLB エントリタグ

SIZE フィールドの制御の下、仮想メモリアドレスのページ番号の部分と

比較されます。


0x000000

22:24 SIZE サイズ

ページサイズを指定します。 SIZE フィールドは、 TAG フィールドを仮想

メモリアドレスのページ番号部分と比較するときに使用されるビット範囲

を制御します。このフィールドで定義されるページサイズは表 2-37にリス

トされています。


000

25 V 有効

このビットが 1 にセットされている場合、 TLB エントリは有効で、ページ

変換エントリが含まれています。

0 にクリアされている場合は、 TLB エントリは無効です。


0





変換ルックアサイドバッファーインデックスレジスタ (TLBX)

変換ルックアサイドバッファーインデックスレジスタは、 TLBLO および TLBHI レジスタにアクセスするとき、統

合変換ルックアサイドバッファー (UTLB) へのインデックスとして使用されます。これは、 MicroBlaze の

C_USE_MMU のコンフィギュレーションオプションで設定されます。C_USE_MMU が 1 より大きく (ユーザーモード

)、 C_AREA_OPTIMIZED が 0 (パフォーマンス) または 2 (周波数) に設定されている場合にのみ、このレジスタはイ

ンプリメントされます。 MFS および MTS 命令でアクセスされる場合は、 TLBX は Sa = 0x1002 で指定されます。

TLBX レジスタは図 2-16で図説され、表 2-22 には、ビットの説明およびリセット値がまとめられています。

26 E エンディアン

このビットが 1 にセットされている場合、ページはビッグエンディアン

ページとしてアクセスされます。

0 にクリアされている場合、ページはリトルエンディアンページとしてア

クセスされます。

E ビットはデータ読み出しまたはデータ書き込みアクセスにのみ影響しま

す。命令アクセスには影響しません。

E ビットは、C_USE_REORDER_INSTR が 1 に設定されている場合にのみイ

ンプリメントされ、それ以外の場合は 0 に固定されます。


0

27 U0 ユーザー定義

MicroBlaze にはユーザー定義のストレージ属性がないため、このビットは

0 に固定されています。

読み出し専用

0

28:31 予約

表 2‐21: 変換ルックアサイドバッファーハイレジスタ (TLBHI) (続き) (続き)


0 26 31

- - -

ミス予約インデックス

図 2‐16: TLBX





変換ルックアサイドバッファー検索インデックスレジスタ (TLBSX)

変換ルックアサイドバッファー検索インデックスレジスタは、統合変換ルックアサイドバッファー (UTLB) で仮想

ページ番号を検索するために使用されます。これは、 MicroBlaze の C_USE_MMU のコンフィギュレーションオプ

ションで設定されます。 C_USE_MMU が 1 より大きく (ユーザーモード )、 C_AREA_OPTIMIZED が 0 (パフォーマン

ス) または 2 (周波数) に設定されている場合にのみ、このレジスタはインプリメントされます。 MTS 命令で書き込ま

れる場合は、 TLBSX は Sa = 0x1005 で指定されます。 TLBSX レジスタは図 2-17で図説され、表 2-23 には、ビットの

説明およびリセット値がまとめられています。

表 2‐22: 変換ルックアサイドバッファーインデックスレジスタ (TLBX)


0 MISS TLB ミス

TLBSX レジスタが仮想アドレスで書き込まれ、その仮想アドレスが TLB

エントリにある場合、このビットは 0 にクリアになります。仮想アドレスが検出されない場合は、ビットは 1 にセットされます。

TLBX レジスタ自体が書き込まれると、ビットもクリアになります。

読み出し専用

メモリ管理特殊レジスタのパラメーターが C_MMU_TLB_ACCESS > 0

(MINIMAL) の場合、読み出し可能です。

0

1:25 予約

26:31 INDEX TLB インデックス

TLBLO および TLBHI レジスタによってアクセスされる変換ルックアサイ

ドバッファーエントリをインデックス化するのにこのフィールドは使用

されます。 TLBSX レジスタが仮想アドレスで書き込まれ、その仮想アド

レスが対応する TLB エントリにある場合、このフィールドは TLB イン

デックスでアップデートされます。


メモリ管理特殊レジスタのパラメーターが C_MMU_TLB_ACCESS > 0

(MINIMAL) の場合、読み出しおよび書き込み可能です。

000000

0 22 31- -

VPN 予約

図 2‐17: TLBSX





プロセッサバージョンレジスタ (PVR)

プロセッサバージョンレジスタは、 MicroBlaze の C_PVR コンフィギュレーションオプションで設定されます。

• C_PVR が 0 (None) に設定されていると、プロセッサは PVR をインプリメントせず、 MSR[PVR]=0 です。

• C_PVR が 1 (Basic) に設定されていると、 MicroBlaze は最初のレジスタ PVR0 のみをインプリメントし、 C_PVR

が 2 (Full) に設定されていると、PVR レジスタは 13 個すべて (PVR0 から PVR12 まで) インプリメントされます。

MFS または MFSE 命令で読み出される場合、PVR は Sa = 0x200x で指定されます。この場合 x には 0x0 から 0xB まで

のレジスタ番号が入ります。

拡張データアドレス指定がイネーブルになっていると (C_ADDR_SIZE > 32)、PVR8 および PVR9 の最下位ビット 32

ビットが MFS 命令で読み出され、最上位ビットが MFSE 命令で読み出されます。

ビットの説明および値は、表 2-24から表 2-35 までにまとめられています。

表 2‐23: 変換ルックアサイドバッファー検索インデックスレジスタ (TLBSX)


0:21 VPN 仮想ページ番号

このフィールドは、仮想メモリアドレスのページ番号部分を表します。 V

ビットが 1 にセットされている変換ルックアサイドバッファーエントリの

それぞれで、 SIZE フィールドの制御の下、仮想メモリアドレスのページ

番号部分と、このフィールドが比較されます。

仮想ページ番号が検出されると、 TLBX レジスタは TLB エントリのイン

デックスで書き込まれ、 TLBX の MISS ビットは 0 にクリアになります。

仮想ページ番号がどの TLB エントリにも検出されない場合、 TLBX レジス

タの MISS ビットは 1 にセットされます。

書き込み専用

22:31 予約

表 2‐24: プロセッサバージョンレジスタ 0 (PVR0)

ビット名前説明値

0 CFG PVR インプリメンテーション:0 = Basic、 1 = Full

パラメーター C_PVR に基づく。

1 BS バレルシフターを使用 C_USE_BARREL

2 DIV 除算器を使用 C_USE_DIV

3 MUL ハードウェア乗算器を使用 C_USE_HW_MUL > 0 (None)

4 FPU FPU を使用 C_USE_FPU > 0 (None)

5 EXC 任意タイプの例外を使用 C_*_EXCEPTION に基づく。

C_USE_MMU> 0 (None) の場合も設定

される

6 ICU 命令キャッシュを使用 C_USE_ICACHE

7 DCU データキャッシュを使用 C_USE_DCACHE

8 MMU MMU を使用 C_USE_MMU > 0 (None)

9 BTC 分岐先キャッシュを使用 C_USE_BRANCH_TARGET_CACHE

10 ENDI 選択されるエンディアン

常に 1 = リトルエンディアン

C_ENDIANNESS





11 FT フォールトトレランス機能をインプリメント C_FAULT_TOLERANT

12 SPROT スタック保護を使用 C_USE_STACK_PROTECTION

13 REORD 再順序付け命令をインプリメント C_USE_REORDER_INSTR

14:15 予約 0

16:23 MBV MicroBlaze リリースバージョンコードリリース別

0x19 = v8.40.b0x1B = v9.00x1D = v9.10x1F = v9.20x20 = v9.3

0x21 = v9.40x22 = v9.50x23 = v9.60x24 = v10.0

24:31 USR1 ユーザー設定の値 1 C_PVR_USER1



0:31 USR2 ユーザー設定の値 2 C_PVR_USER2



0 DAXI データ側の使用されている AXI4 または ACE C_D_AXI

1 DLMB データ側の使用されている LMB C_D_LMB

2 IAXI 命令側の使用されている AXI4 または ACE C_I_AXI

3 ILMB 命令側の使用されている LMB C_I_LMB

4 IRQEDGE 割り込みはエッジでトリガー C_INTERRUPT_IS_EDGE

5 IRQPOS 割り込みエッジは正 C_EDGE_IS_POSITIVE

6 CEEXC LMB メモリの ECC 訂正可能エラーに対し、バ

ス例外を生成

C_ECC_USE_CE_EXCEPTION

7 FREQ プロセッサ周波数を最適化するにはインプリ

メンテーションを選択

C_AREA_OPTIMIZED=2 (周波数)

8 予約 0

9 予約 1

10 ACE ACE インターコネクトを使用 C_INTERCONNECT = 3 (ACE)

11 AXI4DP データペリフェラル AXI インターフェイスは、

AXI4 プロトコルを使用 (排他的アクセスのサ

ポートあり )

C_M_AXI_DP_EXCLUSIVE_ACCESS

12 FSL 拡張 AXI4-Stream 命令を使用 C_USE_EXTENDED_FSL_INSTR

13 FSLEXC AXI4-Stream 制御ビット不一致に対し例外を生

成

C_FSL_EXCEPTION

14 MSR msrset および msrclr 命令を使用 C_USE_MSR_INSTR

表 2‐24: プロセッサバージョンレジスタ 0 (PVR0) (続き)






15 PCMP パターン比較および CLZ 命令を使用 C_USE_PCMP_INSTR

16 AREA 低い命令スループットでエリアを最適化する

ためのインプリメンテーションを選択

C_AREA_OPTIMIZED = 1 (エリア)

17 BS バレルシフターを使用 C_USE_BARREL

18 DIV 除算器を使用 C_USE_DIV

19 MUL ハードウェア乗算器を使用 C_USE_HW_MUL > 0 (None)

20 FPU FPU を使用 C_USE_FPU > 0 (None)

21 MUL64 64 ビットハードウェア乗算器を使用 C_USE_HW_MUL = 2 (Mul64)

22 FPU2 浮動小数点変換および平方根命令を使用 C_USE_FPU = 2 (Extended)

23 IMPEXC LMB メモリの ECC 訂正可能エラーに対し、あ

いまい例外を許可

C_IMPRECISE_EXCEPTIONS

24 予約 0

25 OP0EXC 0x0 の無効なオペコードに対し例外を生成 C_OPCODE_0x0_ILLEGAL

26 UNEXC アラインされていないデータアクセスに対し

例外を生成

C_UNALIGNED_EXCEPTIONS

27 OPEXC 任意の無効なオペコードに対し例外を生成 C_ILL_OPCODE_EXCEPTION

28 AXIDEXC M_AXI_D エラーに対し例外を生成 C_M_AXI_D_BUS_EXCEPTION

29 AXIIEXC M_AXI_I エラーに対し例外を生成 C_M_AXI_I_BUS_EXCEPTION

30 DIVEXC ゼロ除算または除算オーバーフローに対し例

外を生成

C_DIV_ZERO_EXCEPTION

31 FPUEXC FPU からの例外を生成 C_FPU_EXCEPTION



0 DEBUG デバッグロジックを使用 C_DEBUG_ENABLED> 0

1 EXT_DEBU

G拡張デバッグロジックを使用 C_DEBUG_ENABLED= 2 (Extended)

2 予約

3:6 PCBRK PC ブレークポイントの数 C_NUMBER_OF_PC_BRK

7:9 予約

10:12 RDADDR 読み出しアドレスブレークポイントの数 C_NUMBER_OF_RD_ADDR_BRK

13:15 予約

16:18 WRADDR 書き込みアドレスブレークポイントの数 C_NUMBER_OF_WR_ADDR_BRK

19 予約 0

20:24 FSL AXI4-Stream リンクの数 C_FSL_LINKS

25:28 予約

29:31 BTC_SIZE 分岐先キャッシュサイズ C_BRANCH_TARGET_CACHE_SIZE









0 ICU 命令キャッシュを使用 C_USE_ICACHE

1:5 ICTS 命令キャッシュタグサイズ C_ADDR_TAG_BITS

6 予約 1

7 ICW 命令キャッシュ書き込みを許可 C_ALLOW_ICACHE_WR

8:10 ICLL 2 を底とする対数の命令キャッシュラインの長さ log2(C_ICACHE_LINE_LEN)

11:15 ICBS 2 を底とする対数の命令キャッシュバイトサイズ log2(C_CACHE_BYTE_SIZE)

16 IAU 命令キャッシュが、キャッシュ可能範囲内のすべ

てのメモリアクセスに対して使用される

C_ICACHE_ALWAYS_USED

17:18 予約 0

19:21 ICV 命令キャッシュビクティム 0-3: C_ICACHE_VICTIMS = 0、 2、 4、 8

22:23 ICS 命令キャッシュストリーム C_ICACHE_STREAMS

24 IFTL 命令キャッシュタグは分散 RAM を使用 C_ICACHE_FORCE_TAG_LUTRAM

25 ICDW 命令キャッシュデータ幅 C_ICACHE_DATA_WIDTH > 0

26:31 予約 0



0 DCU データキャッシュを使用 C_USE_DCACHE

1:5 DCTS データキャッシュタグサイズ C_DCACHE_ADDR_TAG

6 予約 1

7 DCW データキャッシュ書き込みを許可 C_ALLOW_DCACHE_WR

8:10 DCLL 2 を底とする対数のデータキャッシュラインの長

さ

log2(C_DCACHE_LINE_LEN)

11:15 DCBS 2 を底とする対数のデータキャッシュバイトサ

イズ

log2(C_DCACHE_BYTE_SIZE)

16 DAU データキャッシュが、キャッシュ可能範囲内の

すべてのメモリアクセスに対して使用される

C_DCACHE_ALWAYS_USED

17 DWB データキャッシュポリシーはライトバック C_DCACHE_USE_WRITEBACK

18 予約 0

19:21 DCV データキャッシュビクティム 0-3: C_DCACHE_VICTIMS = 0、 2、 4、 8

22:23 予約 0

24 DFTL データキャッシュタグは分散 RAM を使用 C_DCACHE_FORCE_TAG_LUTRAM

25 DCDW データキャッシュデータ幅 C_DCACHE_DATA_WIDTH > 0





26 AXI4DC データキャッシュ AXI インターフェイスは、

AXI4 プロトコルを使用 (排他的アクセスのサポー

トあり )

C_M_AXI_DC_EXCLUSIVE_ACCESS

27:31 予約 0



0:31 ICBA 命令キャッシュベースアドレス C_ICACHE_BASEADDR



0:31 ICHA 命令キャッシュハイアドレス C_ICACHE_HIGHADDR



0:C_ADDR_SIZE-1 DCBA データキャッシュベースアドレス C_DCACHE_BASEADDR



0:C_ADDR_SIZE-1 DCHA データキャッシュハイアドレス C_DCACHE_HIGHADDR



0:7 ARCH ターゲットアーキテクチャ : パラメーター C_FAMILY で定義

0xF

0x10

0x11

0x12

0x13

0x14

0x15

0x16

0x170x18

=

=

=

=

=

=

=

=

==

Virtex®-7、防衛グレード Virtex-7 Q

Kintex®-7、防衛グレード Kintex-7 Q

Artix®-7、オートモーティブ Artix-7、防

衛グレード Artix-7 Q

Zynq®-7000、オートモーティブ Zynq-

7000、

防衛グレード Zynq-7000 Q

UltraScale™Virtex

UltraScale Kintex

UltraScale+™Zynq

UltraScale+ Virtex

UltraScale+ KintexSpartan®-7

8:13 ASIZE 拡張アドレスビットの数 C_ADDR_SIZE - 32

14:31 予約 0









0:1 MMU MMU を使用: C_USE_MMU

0 = なし

1 = ユーザーモード

2 = 保護

3 = 仮想

2:4 ITLB 命令シャドウ TLB サイズ log2(C_MMU_ITLB_SIZE)

5:7 DTLB データシャドウ TLB サイズ log2(C_MMU_DTLB_SIZE)

8:9 TLBACC TLB レジスタアクセス : C_MMU_TLB_ACCESS

0 = 最小

1 = 読み出し

2 = 書き込み

3 = フル

10:14 ZONES メモリ保護ゾーンの数 C_MMU_ZONES

15 PRIVINS 特権命令:

0 = フル保護

1 = ストリーム命令を許可

C_MMU_PRIVILEGED_INSTR

16:16 予約将来使用するために予約 0

17:31 RSTMSR MSR のリセット値 C_RESET_MSR_IE << 2 |C_RESET_MSR_BIP << 4 |C_RESET_MSR_ICE << 6 |C_RESET_MSR_DCE << 8 |C_RESET_MSR_EE << 9 |C_RESET_MSR_EIP << 10



0:31 VECTORS MicroBlaze ベクターの位置 C_BASE_VECTORS





パイプラインアーキテクチャ

MicroBlaze 命令実行はパイプライン処理されています。ほとんどの命令の場合、各段の完了に 1 クロックサイクル

かかります。つまり、特定の命令が完了するのに必要なクロックサイクル数は、パイプラインの段数と等しくなり、

各サイクルで命令が 1 つ完了します。実行段で完了するのに複数のクロックサイクルが必要になる命令もいくつか

あります。この場合は、パイプラインをストールさせます。

遅いメモリから実行する場合、命令フェッチに複数サイクルかかることがあります。この追加レイテンシは、パイ

プラインの効率に直接影響します。 MicroBlaze は、そのようなマルチサイクル命令メモリレイテンシの影響を抑え

る命令プリフェッチバッファーをインプリメントします。実行段でマルチサイクル命令によってパイプラインがス

トールしている間、プリフェッチバッファーは順次命令をロードし続けます。パイプラインが実行を再開すると、

命令メモリアクセスが完了するのを待たずに、フェッチ段はプリフェッチバッファーから直接新しい命令をロード

します。実行中に命令が変更される場合 (自己変更コードなど)、変更された命令が実行される前に、古い未変更の

命令が含まれていないようにするため、プリフェッチバッファーを空にする必要があります。 BRI 4 など、同期分岐

命令を使用することも可能ですが、 MBAR 命令を使用することを推奨します。

3 段パイプライン

C_AREA_OPTIMIZED が 1 (エリア) に設定されている場合、ハードウェアコストを最小限に抑えるため、パイプラ

インは、フェッチ、デコード、実行の 3 段に分けられます。


C_AREA_OPTIMIZED が 0 (パフォーマンス) に設定されている場合、パフォーマンスを最大にするため、パイプラ

インは、フェッチ (IF)、デコード (OF)、実行 (EX)、アクセスメモリ (MEM)、およびライトバック (WB) の 5 段に分

けられます。

サイクル 1

サイクル 2

サイクル 3

サイクル 4

サイクル 5

サイクル 6

サイクル 7

命令 1 フェッチデコード実行

命令 2 フェッチデコード実行実行実行

命令 3 フェッチデコードストールストール実行

サイクル 1

サイクル 2

サイクル 3

サイクル 4

サイクル 5

サイクル 6

サイクル 7

サイクル 8

サイクル 9

命令 1 IF OF EX MEM WB

命令 2 IF OF EX MEM MEM MEM WB

命令 3 IF OF EX ストールストール MEM WB






C_AREA_OPTIMIZED が 2 (周波数) に設定されている場合、周波数を最大にするため、パイプラインが、フェッチ

(IF)、デコード (OF)、実行 (EX)、アクセスメモリ 0 (M0)、アクセスメモリ 1 (M1)、アクセスメモリ 2 (M2)、アクセ

スメモリ 3 (M3) およびライトバック (WB) の 8 段に分割されます。

分岐

通常、フェッチおよびデコード段の命令は (プリフェッチバッファーも )、分岐している分岐を実行するときに、フ

ラッシュされます。フラッシュ後、フェッチパイプライン段は、算出された分岐アドレスからの新しい命令でリ

ロードされます。 MicroBlaze で分岐している分岐は実行に 3 クロックサイクル要します。そのうち 2 サイクルは、

パイプラインを再度埋めるのに必要です。このレイテンシオーバーヘッドを抑えるため、 MicroBlaze では遅延ス

ロットのある分岐がサポートされています。

遅延スロット

分岐している遅延スロットのある分岐を実行する場合は、 MicroBlaze のフェッチパイプライン段のみがフラッシュ

され、デコード段の命令 (分岐遅延スロット ) を完了できるようになります。このテクニックにより、分岐ペナル

ティを 2 クロックサイクルから 1 クロックサイクルに減らすことができます。遅延スロットのある分岐命令には、

命令ニーモニックに D が付いています。たとえば、 BNE 命令は後に続く命令を実行しませんが (遅延スロットがな

い)、 BNED は、制御が分岐位置に送られる前に、次の命令を実行します。

遅延スロットには、 IMM、分岐、またはブレークの命令が含まれていてはいけません。割り込みおよび外部ハード

ウェアブレークは、遅延スロットの分岐が完了するまで先送りされます。

リカバリ可能な例外を引き起こす可能性のある命令 (アラインされていないワードやハーフワードのロードおよびス

トアなど) は遅延スロットで処理されます。遅延スロットで例外が発生するし ESR[DS] ビットがセットされると、例

外ハンドラーがその実行を分岐先に戻さなければなりません (特殊レジスタ BTR に格納)。 ESR[DS] ビットがセット

されている場合、レジスタ R17 は無効です (そうでない場合は、例外を引き起こす命令の後に続いてアドレスが含ま

れます)。

分岐先キャッシュ

分岐パフォーマンスを向上させるため、 MicroBlaze には、分岐予測機能のある分岐先キャッシュ (BTC) があります。

この BTC がイネーブルになっていると、正しく予測された直近の分岐または戻り命令にはオーバーヘッドが発生し

ません。

BTC は、命令が初めて処理されたとき、直近の分岐および戻り命令のターゲットアドレスを保存します。次にその

命令が処理されるときは、通常、分岐先キャッシュにそのアドレスが格納されていて、その分岐が分岐する場合は、

命令フェッチプログラムカウンターがその格納されているターゲットアドレスに変わります。条件なし分岐および

戻り命令は常に分岐しますが、条件付き分岐は、分岐すべきでないものを分岐させてしまうのを避けるため、分岐

予測を使用します。

サイ

クル 1

サイ

クル 2

サイ

クル 3

サイ

クル 4

サイ

クル 5

サイクル 6

サイ

クル 7

サイ

クル 8

サイ

クル 9

サイク

ル 10

サイク

ル 11

命令 1 IF OF EX M0 M1 M2 M3 WB

命令 2 IF OF EX M0 M0 M1 M2 M3 WB

命令 3 IF OF EX ストール M0 M1 M2 M3 WB





メモリバリア (MBAR 0) または同期分岐 (BRI 4) が実行されると、 BTC はクリアになります。たとえ分岐していて

も、分岐命令のすぐ後にメモリバリアまたは同期分岐が続くときにも、 BTC はクリアになります。間違って BTC を

クリアにするのを避けるため、分岐命令のすぐ後にメモリバリアまたは同期分岐を配置しないでください。

分岐予測で間違って予測されてしまうケースには、次のような 3 つのケースがあります。

• 分岐してはいけないはずの条件付き分岐が、実際に分岐している。

• 分岐しているべき条件付き分岐が分岐していない。

• 戻り命令のターゲットアドレスが間違っている (これはコードの別の位置から読み出された関数から戻るとき

に発生する可能性があります)。

こうしたケースのすべては、分岐または戻り命令が実行段に達したときに検出および訂正され、分岐予測ビットま

たはターゲットアドレスは、実際の命令の動作を反映させるため、 BTC でアップデートされます。この訂正で、 5

段パイプラインの場合は 2 クロックサイクルのペナルティ、 8 段パイプラインの場合は 7 から 9 クロックサイクル

のペナルティが生じます。

BTC のサイズは、 C_BRANCH_TARGET_CACHE_SIZE で選択できます。デフォルトの推奨設定には、 1 ブロック

RAM が使用され、これで 512 エントリになります。 64 以下のエントリを選択する場合は、 BTC のインプリメントに

分散 RAM が使用されます。それ以外の場合はブロック RAM が使用されます。

BTC がブロック RAM を使用し、C_FAULT_TOLERANT が 1 に設定されている場合は、ブロック RAM はパリティで

保護されます。パリティエラーが発生した場合は、分岐は予測されません。このケースでエラーを重ねるのを避け

るには、同期分岐で定期的に BTC をクリアにする必要があります。

分岐先キャッシュは C_USE_BRANCH_TARGET_CACHE が 1、C_AREA_OPTIMIZED が 0 (パフォーマンス) または 2

(周波数) に設定されているときに使用できます。

メモリアーキテクチャ

MicroBlaze は、命令およびデータのアクセスがそれぞれ別のアドレス空間で実行されるハーバードメモリアーキテ

クチャでインプリメントされています。命令アドレス空間は 32 ビットです (つまり、 4 GB までの命令を処理します

)。データアドレス空間はデフォルトで 32 ビットですが、 64 ビットまで拡張可能です (つまり、 4 GB から 16 EB ま

でのデータを処理します)。命令およびデータメモリの範囲は、両方を同じ物理メモリにマッピングしてオーバー

ラップさせることができます。後者はソフトウェアデバッグに必要です。

MicroBlaze の命令およびデータインターフェイスはどちらも、幅はデフォルト 32 ビットで、どのエンディアンが設

定されているかによって異なりますが、ビッグエンディアン、リトルエンディアン、ビット反転フォーマットを使

用します。 MicroBlaze は、データメモリへのアクセスにワード、ハーフワード、バイトをサポートします。

仮想モードまたは保護モードで MMU を使用している場合 (C_USE_MMU > 1)、または再順序付け命令がイネーブル

になっている場合 (C_USE_REORDER_INSTR = 1) にのみ、ビッグエンディアンフォーマットは使用可能です。

アラインされていない例外をサポートするようプロセッサが設定されていない限り、データアクセスはアラインさ

れている必要があります (ワードアクセスならワードの境界で、ハーフワードならハーフワードの境界でアラインさ

れている必要がある )。命令アクセスはすべてワードでアラインされている必要があります。

MicroBlaze は、命令プリフェッチバッファーおよび (イネーブルになっていれば) 命令キャッシュストリームを使用

して、パフォーマンスを向上させるため、命令をプリフェッチします。物理メモリの終わりを越えてメモリが命令

をプリフェッチすると、命令バスエラーやプロセッサストールが発生する可能性があるため、そういう命令をプリ

フェッチするのを防ぐため、物理メモリの終わりに近い位置に命令を配置しないようにする必要があります。命令





プリフェッチバッファーには 16 バイトのマージンが必要で、命令キャッシュストリームを使用すると、さらに 2 つ

のキャッシュライン (32、 64、または 128 バイト ) が追加されます。

MicroBlaze では、 I/O へのデータアクセスとメモリへのデータアクセスが分けられません ( メモリマップされた I/O

を使用)。メモリアクセスには最高 3 つのインターフェイスがあります。

• ローカルメモリバス (LMB)

• ペリフェラルアクセス用の AXI4 (Advanced eXtensible Interface)

• キャッシュアクセス用の AXI4 または AXI4 コヒーレンシ拡張 (ACE)

LMB メモリアドレス範囲は、 AXI4 の範囲とオーバーラップさせることはできません。

C_ENDIANNESS パラメーターは常にリトルエンディアンに設定されています。

ローカルメモリ (LMB) へのアクセスおよびキャッシュ読み出しヒットに対し、 MicroBlaze には 1 サイクルレイテン

シがあります。例外は、 C_AREA_OPTIMIZED が 1 (エリア) で、データ側のアクセスおよびデータキャッシュ読み

出しヒットに 2 クロックサイクル必要な場合、また C_FAULT_TOLERANT が 1 に設定されていて、 LMB へのバイ

ト書き込みおよびハーフワード書き込みに 2 クロックサイクル必要な場合です。

データキャッシュ書き込みレイテンシは、 C_DCACHE_USE_WRITEBACK に左右されます。

C_DCACHE_USE_WRITEBACK が 1 に設定されている場合、書き込みレイテンシは通常 1 サイクルです (キャッシュ

がメモリにアクセスする場合はレイテンシは増える )。 C_DCACHE_USE_WRITEBACK が 0 に設定されている場合、

書き込みレイテンシは通常 2 サイクルです ( メモリコントローラーのポステッド書き込みバッファーがいっぱいの場

合はレイテンシは増える )。

MicroBlaze の命令およびデータのキャッシュは、 4、 8、または 16 ワードのキャッシュラインを使用するよう設定で

きます。長いキャッシュラインを使用する場合、より多くのバイトがフェッチされ、一般的には順次アクセスパ

ターンでソフトウェアのパフォーマンスを向上させます。ただし、よりランダムなアクセスパターンのソフトウェ

アだと、パフォーマンスは落ちる可能性があります。利用可能なキャッシュライン数が少なく、キャッシュヒット

率が低くなるため、パフォーマンスが低下します。

さまざまなメモリインターフェイスの詳細は、第 3 章「MicroBlaze 信号インターフェイスの説明」を参照してくだ

さい。

特権命令

次の MicroBlaze 命令は特権命令です。

• GET、 GETD、 PUT、 PUTD (明示的に許可されている場合を除く )

• WIC、 WDC

• MTS

• MSRCLR、 MSRSET (C ビットのみが影響を受ける場合を除く )

• BRK

• RTID、 RTBD、 RTED

• BRKI (物理アドレス C_BASE_VECTORS + 0x8 または C_BASE_VECTORS + 0x18 にジャンプする場合を除く )

• SLEEP?HIBERNATE?SUSPEND





ユーザーモードでこれらの命令を実行しようとすると、特権命令例外が発生します。

パラメーター C_MMU_PRIVILEGED_INSTR を 1 に設定している場合、命令 GET、 GETD、 PUT、および PUTD は

特権命令とはみなされず、ユーザーモードで実行できます。ただし、そうするとアプリケーションが互いに干渉し

合うことになってしまうので、パフォーマンス上の理由でどうしても必要という場合を除いては、この設定にしな

いでください。

ユーザーモードおよび仮想モードから離れるには、次の 6 つの方法があります。

1. ハードウェア生成されたリセット (デバッグリセットを含む)

2. ハードウェア例外

3. マスクできないブレークまたはハードウェアブレーク

4. 割り込み

5. ユーザーベクター例外を実行するため「BRALID Re,C_BASE_VECTORS + 0x8」を実行

6. ソフトウェアブレーク命令 BRKI を実行して、物理アドレス C_BASE_VECTORS + 0x8 または

C_BASE_VECTORS + 0x18 にジャンプ

ハードウェア生成されたリセットを除き、上記のすべての方法で、ユーザーモードおよび仮想モードステータス

は、 MSR UMS および VMS ビットに保存されます。

アプリケーション (ユーザーモード ) プログラムは、 BRALID または BRKI 命令を使用して、物理アドレス

C_BASE_VECTORS + 0x8 にジャンプして、システムサービスルーチン (特権モードプログラム) へ制御を移行させ

ます。この命令を実行すると、システムコール例外が発生します。例外ハンドラーは、どのシステムサービスルー

チンを呼び出すかを判断し、そのサービスを呼び出すための権限が呼び出しをしているアプリケーションにあるか

どうか確認します。権限が認められた場合は、例外ハンドラーは、アプリケーションプログラムの代わりに、シス

テムサービスルーチンへの実際のプロシージャコールを実行します。

システムサービスルーチンの実行環境を設定するには、プロローグ命令を実行する必要があります。これらの命令

は、通常、プロシージャ情報の (アクティベーションレコード ) の保持、ポインターのアップデートおよび初期化、

揮発性レジスタ (システムサービスルーチンが使用するレジスタ ) の保存をするストレージを作成します。実行可能

なモジュールを作成するとき、リンカーでプロローグコードを挿入するか、または、システムコール割り込みハン

ドラーかシステムライブラリルーチンのいずれかにスタブコードとしてプロローグコードを含めることができま

す。

システムサービスルーチンからのリターンは、前出のプロセスの逆になります。エピローグコードは、アクティ

ベーションレコードを逆にして割り当てを解放し、ポインターを元に戻し、揮発性レジスタを元に戻します。割り

込みハンドラーは、アプリケーションに戻るために例外命令 (RTED) からのリターンを実行します。

仮想メモリ管理

MicroBlaze で実行しているプログラムは、フラットな 4 GB アドレス空間にアクセスするため、実効アドレスを使用

します。プロセッサはこのアドレス空間を、どの変換モードが指定されているかにより、次のいずれかの方法で解

釈します。

• リアルモードの場合、実効アドレスは物理メモリに直接アクセスするために使用されます。

• 仮想モードの場合、プロセッサの仮想メモリ管理ハードウェアにより、実効アドレスは物理アドレスへ変換さ

れます。





仮想モードの場合、システムソフトウェアは、物理アドレス空間の任意の位置にプログラムおよびデータを移動さ

せることができます。アクティブなプログラムおよびデータに空間が必要になると、システムソフトウェアが非ア

クティブなプログラムおよびデータを物理メモリから移します。

この位置換えにより、実際にシステムにインプリメントされているよりも多くのメモリが存在しているようにプロ

グラムには見えます。システムにある物理メモリ量の制限内で、プログラムをうまく実行することができるように

なります。どの物理メモリアドレスがほかのソフトウェアプロセスやハードウェアデバイスに割り当てられている

かをプログラマが知っておく必要はありません。プログラムに見えているアドレスは、プロセッサにより、適切な

物理アドレスに変換されます。

仮想モードだと、メモリ保護をさらに制御できます。 1 KB 程度のメモリのブロックは、個別に不正アクセスから保

護できます。メモリの保護と位置換えにより、システムソフトウェアでマルチタスク機能をサポートできます。複

数のプログラムは同時実行しているか、またはほぼ同時に近い状態で実行しているように見えます。

MicroBlaze では、 C_USE_MMU が 3 (仮想)、 C_AREA_OPTIMIZED が 0 (パフォーマンス) または 2 (周波数) に設定さ

れているときに、メモリ管理ユニット (MMU) によって、仮想モードがインプリメントされます。 MMU は、実効ア

ドレスを物理アドレスにマッピングし、メモリ保護をサポートします。これらの機能を使用することにより、シス

テムソフトウェアはデマンドページの仮想メモリおよびほかのメモリ管理機能をインプリメントできます。

MicroBlaze の MMU のインプリメントは PowerPC™405 をベースにしています。詳細は、『PowerPC プロセッサリ

ファレンスガイド』 (UG011) を参照してください。

MMU の機能は次のようにまとめられます。

• 実効アドレスを物理アドレスに変換

• アドレス変換中にページレベルのアクセスをコントロール

• ゾーンを使用した、追加仮想モード保護を提供

• 命令/アドレス、データ /アドレスの変換および保護を個別にコントロール

• 1kB、 4kB、 64kB、 1MB、 4MB、 16MB の 8 つのページサイズをサポート。ページサイズのどの組み合わせでもシステムソフトウェアで使用できます。

• ページ置き換えストラテジをソフトウェアでコントロール

リアルモード

プロセッサがメモリをフェッチし、ロードまたはストア命令でデータにアクセスするとき、プロセッサはメモリを

参照します。プロセッサで計算される 32 ビットの実効アドレスを使用して、プログラムはメモリロケーションを参

照します。リアルモードがイネーブルになっている場合、物理アドレスは実効アドレスと同じになり、プロセッサ

はそれを使用して、物理メモリにアクセスします。プロセッサリセットの後、プロセッサはリアルモードで動作し

ます。リアルモードは、 MSR の VM ビットをクリアにして、イネーブルにすることもできます。

物理メモリのデータアクセス (ロードおよびストア) は、実効アドレスを使用してリアルモードで実行されます。リ

アルモードでは、システムソフトウェアで仮想アドレス変換はできませんが、 C_USE_MMU > 1 (ユーザーモード )

および C_AREA_OPTIMIZED = 0 (パフォーマンス) または 2 (周波数) のときに、フルメモリアクセス保護はインプ

リメントされて使用可能になります。リアルモードのメモリマネージャーのインプリメンテーションは、仮想モー

ドのものよりも簡単です。リアルモードは、アクセス保護が必要で、仮想アドレス変換は不要なとき、簡単なエン

ベデッド環境でのメモリ管理のソリューションとして適切です。

仮想モード

仮想モードでは、図 2-18で説明されているプロセスを使用し、プロセッサが実効アドレスを物理アドレスに変換し

ます。仮想モードは、 MSR の VM ビットをセットして、イネーブルにできます。



https://japan.xilinx.com/cgi-bin/SW_Docs_Redirect/sw_docs_redirect?locale=en&topic=user+guides&sub=ug011.pdf



図 2-18にある各アドレスには、ページ番号フィールドとオフセットフィールドがあります。ページ番号は、 MMU

によって変換されたアドレス部分です。オフセットは、ページへのバイトオフセットで、 MMU で変換されていま

せん。仮想アドレスには、プロセス ID (PID) と呼ばれる追加フィールドがあります。これは PID レジスタからの情

報です (プロセス ID レジスタの詳細は33を参照)。 PID と実効ページ番号 (EPN) の組み合わせは、仮想ページ番号

(VPN) と呼ばれます。値 n は、表 2-37にあるように、ページサイズによって決められます。

システムソフトウェアはページ変換テーブルを管理するのですが、このテーブルには、各仮想ページを物理ページ

に変換するために使用されるエントリが含まれています。ページ変換エントリで定義されるページサイズで、ペー

ジ番号およびオフセットフィールドのサイズが決まります。たとえば、 4kB のページサイズが使用される場合、

ページ番号フィールドは 20 ビットで、オフセットフィールドは 12 ビットになります。この場合の VPN は 28 ビッ

トです。

その後、最も頻繁に使用されるページ変換が、変換ルックアサイドバッファー (TLB) に格納されます。仮想アドレ

スを変換するとき、 MMU は、一致する VPN (PID および EPN) をページ変換エントリの中から検索します。テーブ

ルのすべてのエントリを検索するのではなく、プロセッサ TLB に含まれているエントリのみを確認します。一致す

る VPN のあるページ変換エントリが検出されると、対応する物理ページ番号がそのエントリから読み出され、オフ

セットと組み合わせて 32 ビットの物理アドレスに変換します。この物理アドレスはプロセッサがメモリを参照する

ときに使用されます。

システムソフトウェアは、 PID を使用して、プロセッサ上で実行しているソフトウェアプロセス (タスク、サブルー

チン、スレッド ) を特定できます。個々にコンパイルされているプロセスは、互いにオーバーラップする実効アドレ

ス領域で動作する可能性があります。このオーバーラップは、マルチタスク機能がサポートされている場合は、シ

ステムソフトウェアで解決する必要があります。 PID を各プロセスに割り当てることで、システムソフトウェアは、

各プロセスを仮想アドレス空間の 1 領域に移動させて、オーバーラップを解決できます。仮想アドレス空間マッピ

ングは、各プロセスを物理アドレス空間に個別に変換させることができます。

図 2‐18: 仮想モードのアドレス変換

UG011_37_021302

32-Bit Effective Address0

Effective Page Number Offset

n 31

0

PID

24 31

Translation Look-AsideBuffer (TLB) Look-Up

0

Effective Page Number Offset

n+8 39

PID

8

40-Bit Virtual Address

0

Real Page Number Offset

n 31

32-Bit Physical Address

Process ID Register





ページ変換テーブル

ページ変換テーブルは、ソフトウェアで定義および管理される、ページ変換情報を含んだデータ構造です。エンベ

デッドシステムアプリケーションをターゲットにしたアーキテクチャ上のトレードオフとして、ソフトウェア管理

のページ変換が必要になります。エンベデッドシステムには、厳しく管理された環境と、アプリケーションソフト

ウェアを細かく定義したセットがあることが多く、そういう環境では、次のような方法で、各エンベデッドシステ

ム用に仮想メモリ管理を最適化できます。

• ページ変換エントリをすばやく検索できるように、ページテーブル検索 (テーブルウォークとも言われる ) の速

度を最大限にするため、ページ変換テーブルを構成できます。最も一般的なプロセッサは、インデックステー

ブル (ページテーブルサイズが大きく、簡単な検索方法) か、ハッシュテーブル (ページテーブルサイズが小

さく、複雑な検索方法) のいずれかをインプリメントします。ソフトウェアでテーブルを辿ることで、特定のエ

ンベデッドシステムに合わせ、どんな組み合わせでテーブルでも構成できます。ページテーブルサイズおよび

アクセス時間の両方を最適化できます。

• アプリケーションモジュール、デバイスドライバー、システムサービスルーチン、およびデータに対し、

ページを個別に使用できます。個別にページサイズを選択することで、フラグメンテーション (未使用のメモ

リ ) を低減して、システムソフトウェアが効率よくメモリを使用できます。たとえば、大きなデータ構造なら

16 MB のページに、小さな I/O デバイスドライバーなら 1 KB ページに割り当てることができます。

• ページ変換が見つからないケースを最小限に抑えるため、ページ置き換えを調節できます。この後のセクショ

ンで説明するように、最も頻繁に使用されるページ変換は、変換ルックアサイドバッファー (TLB) に格納され

ます。どの変換が TLB に格納され、新しい変換が必要な場合、どの変換が置き換えられるかを判断するのはソ

フトウェアです。ページ変換エントリは常に TLB に格納されたり、 TLB から移動させたりと、転送されていま

す。そのスラッシングを避けるため、置き換えストラテジを設定できます。また、置き換えストラテジは、ク

リティカルなページ変換を置き換えられるのを防ぐために、設定することもできます。これはページロッキン

グとも呼ばれるプロセスです。

統合された 64 エントリの TLB は、ソフトウェアにより管理され、 MMU でアクセスできる命令およびデータのペー

ジ変換エントリのサブセットをキャッシュします。システムメモリのページ変換テーブルからエントリを読み出し、

TLB にそれを格納するのはソフトウェアです。次のセクションでは、統合 TLB を詳しく説明します。内部的には、

C_MMU_ITLB_SIZE と C_MMU_DTLB_SIZE でそれぞれにサイズを設定した命令およびデータのシャドウ TLB も

含まれています。

これらのシャドウ TLB は、プロセッサですべて管理され (ソフトウェアには透過的)、統合 TLB とのアクセス衝突を

最小限に抑えるために使用されます。

変換ルックアサイドバッファー

変換ルックアサイドバッファー (TLB) は、 MicroBlaze が仮想モードで実行していて、メモリ保護およびストレージ

制御がされているときのアドレス変換のために、 MMU によって使用されます。 TLB 内の各エントリには、仮想

ページ (PID および実効ページ番号) を特定し、物理ページに変換し、ページの保護特性を決め、ページに関連付け

られているストレージ属性を指定するために必要な情報が含まれています。

MicroBlaze の TLB は物理的に次の 3 つの TLB としてインプリメントされています。

• 統合 TLB (UTLB): 64 個のエントリが含まれていて、擬似連想型です。命令ページおよびデータページの変換は

どの UTLB にも格納できます。 UTLB の初期化および管理は、ソフトウェアによって完全に実行されます。

• 命令シャドウ TLB (ITLB): 命令ページ変換エントリが含まれていて、完全連想型です。 ITLB に格納されるペー

ジ変換エントリは、 UTLB から最近アクセスされた命令ページ変換です。 ITLB は、命令変換と UTLB アップ

デート操作との間の衝突を最小限に抑えるのに使用されます。 ITLB の初期化および管理は、ハードウェアに

よって完全に実行され、ソフトウェアには透過的です。





• データシャドウ TLB (DTLB): データページ変換エントリが含まれていて、完全連想型です。 DTLB に格納され

るページ変換エントリは、 UTLB から最近アクセスされたデータページ変換です。 DTLB は、データ変換と

UTLB アップデート操作との間の衝突を最小限に抑えるのに使用されます。 DTLB は、ハードウェアによって完

全に初期化および管理され、ソフトウェアには透過的です。

図 2-19は TLB の変換フローを表しています。

図 2‐19: TLB アドレス変換フロー

I サイドの

実効アドレス

D サイドの

実効アドレス

変換なしITLB

ルックアップ実行

DTLBルックアップ実行

変換なし

変換ディスエーブル

(MSR[VM]=0)変換イネーブル

(MSR[VM]=1)変換イネーブル

(MSR[VM]=1)変換ディスエーブル

(MSR[VM]=0)

UTLBルックアップ実行

実際アドレスの抽出

(ITLB から) 実際アドレスの抽出

(DTLB から)

ITLB ヒット ITLB ミス DTLB ミス DTLB ヒット

UTLB ヒット UTLB ミス

I サイドの TLB ミス

または

D サイドの TLB ミス

例外

実際アドレスの抽出

(UTLB から)

アドレスを

ITLB へ変換

アドレスを

DTLB へ変換

I キャッシュ

アクセスの継続

I キャッシュ

または D キャッシュ

アクセスの継続





TLB エントリフォーマット

図 2-20は TLB エントリのフォーマットを示しています。各 TLB エントリは 68 ビットで、 TLBLO (データエントリ

とも言われる ) および TLBHI (タグエントリとも言われる ) という 2 部構成になっています。

図 2‐20: TLB エントリフォーマット

TLB エントリの内容は、 35 ページの表 2-20および37 ページの表 2-21 で説明されています。

TLB エントリ内のフィールドは次のように分類されています。

• 仮想ページの識別 (TAG、 SIZE、 V、 TID): ページ変換エントリを特定します。変換プロセス中に仮想ページ番

号と比較されます。

• 物理ページの識別 (RPN、 SIZE): 物理メモリの変換されたページを特定します。

• アクセス制御 (EX、 WR、 ZSEL): ページで許可されるアクセスタイプを指定し、不正アクセスからページを保

護するのに使用されます。

• ストレージ属性 (W、 I、 M、 G、 E、 U0): データキャッシュのキャッシングポリシー (ライトバックやライトス

ルー )、ページがキャッシュ可能かどうか、バイトの順序付け (エンディアンの設定) などのストレージ制御属性

を指定します。

表 2-37は TLB エントリの SIZE フィールドと、変換されたページサイズとの関係を示しています。また、この表で

は、タグ比較にどのアドレスビットが関与するか、どのアドレスビットがページオフセットとして使用されるか、

物理ページ番号のどのビットが物理アドレスで使用されるか、どのようにページサイズによって決まるかが説明さ

れています。

TLBLO0 22 23 24 28 29 30 31

- - - - - - - -RPN EX WR ZSEL W I M G

TLBHI0 22 25 26 27 28 35

- - - - - -TAG SIZE V E U0 TID

表 2‐37: ページ変換ビット範囲 (ページサイズ別)

ページサイズ

SIZE

(TLBHI フィールド )タグ比較

ビット範囲ページオフセット物理ページ番号

RPN ビット (0 にクリア)

1 KB 000 TAG[0:21] - Address[0:21] Address[22:31] RPN[0:21] -

4 KB 001 TAG[0:19] - Address[0:19] Address[20:31] RPN[0:19] 20:21




1MB 101 TAG[0:11] - Address[0:11] Address[12:31] RPN[0:11] 12:21







TLB アクセス

MMU が仮想アドレス (PID と実効アドレスの組み合わせ) を物理アドレスに変換する場合、まず、ページ変換エント

リを検索するため、該当するシャドウ TLB を確認します。エントリが見つかれば、物理メモリへアクセスするため

にそれが使用されます。エントリが見つからなければ、 MMU は今度は UTLB を確認します。シャドウ TLB ミスが

あって UTLB にアクセスする必要があると、その都度遅延が発生します。このミスレイテンシは 2 から 32 サイクル

の範囲になります。 DTLB と ITLB の両方が UTLB に同時にアクセスする場合、 DTLB のほうが ITLB よりも優先さ

れます。

57 ページの図 2-21は、シャドウ TLB の 1 つまたは UTLB のページ変換エントリを確認するときの、 MMU の論理プ

ロセスを示しています。 TLB の有効エントリはすべてチェックされます。

TLB エントリで次の条件がすべて満たされると、 TLB ビットになります。

• エントリが有効である

• エントリの TAG フィールドが実効アドレス EPN と一致する (エントリの SIZE フィールドの制御の下)

• エントリの TID が PID と一致する

上記の条件のいずれかが満たされていないと、 TLB ミスになります。 TLB ミスが発生すると、次のような例外が発

生します。

TID の値が 0x00 だと、TID と PID の比較が MMU で無視され、TAG および EA[EPN] のみが比較されます。TID=0x00

の TLB エントリは、プロセスに依存しない変換を表しています。すべてのプロセスがグローバルにアクセスする

ページには、 TID に 0x00 を割り当てる必要があります。 PID の値が 0x00 の場合、どのページにもアクセスできるプ

ロセスは特定されません。 PID=0x00 の場合、 TID=0x00 のときにのみページ変換ヒットが発生します。 EA[EPN] と

PID の 1 組み合わせに一致するエントリが複数ある TLB をソフトウェアがロードすることは可能です。ただし、こ

れはプログラミングエラーとみなされ、動作が未定義になります。

ヒットが発生すると、 MMU は対応する TLB エントリから RPN フィールドを読み出します。 SIZE フィールドの値に

よりますが、このフィールドの一部またはすべてのビットが使用されます (表 2-37参照)。たとえば、 SIZE フィール

ドが 256 KB のページサイズを指定する場合、 RPN[0:13] は物理ページ番号を表し、物理アドレスを形成するのに使

用されます。 TLB エントリを初期化するときは、 RPN[14:21] は使用されず、ソフトウェアはこれらのビットを 0 に

クリアにする必要があります。物理アドレスの残りの部分は EA のページオフセット部分から取られます。ページ

サイズが 256 KB の場合、実効アドレスのビット 14:31 と RPN[0:13] を連結させて、 32 ビットの物理アドレスは形成

されます。

物理メモリにアクセスする前に、 MMU は TLB エントリアクセス制御フィールドを確認します。これらのフィール

ドは、現在実行中のプログラムがリクエストされたメモリアクセスを実行できるかどうかを示します。

アクセスが許可された場合、 MMU はページにアクセスする方法を決定するため、ストレージ属性フィールドを

チェックします。ストレージ属性フィールドは、メモリアクセスのキャッシングポリシーを指定します。

TLB アクセスエラー

TLB アクセスエラーがあると、例外が発生します。そうすると、エラーを引き起こした命令の実行が割り込まれ、

エラーを解決するため、割り込みハンドラーにコントロールが渡されます。 TLB アクセスは次の 2 つの理由からエ

ラーになる可能性があります。

• 一致する TLB エントリが見つからず、 TLB ミスになる

• 一致する TLB エントリが見つかったが、ストレージ属性またはゾーン保護によりページへアクセスできない





割り込みが発生すると、プロセッサは、 MSR[VM] を 0 にクリアにして、リアルモードになります。リアルモード

では、 MMU で実行されるすべてのアドレス変換およびメモリ保護チェックがディスエーブルになります。システム

ソフトウェアがページ変換エントリで UTLB を初期化した後、 MicroBlaze の UTLB は、通常、リアルモードで実行

している割り込みハンドラーを使用して管理されます。

図 2-21は、 TLB エントリを検索する一般プロセスを示しています。

次のセクションでは、 TLB アクセスエラーが原因で例外が発生する条件を説明します。

データストレージ例外

仮想モードがイネーブルの場合 (MSR[VM]=1)、次のいずれかの理由でページへのアクセスが許可されないときに、

データストレージ例外が発生します。

• ユーザーモードから

¨ ページへのアクセスを妨げるゾーンフィールドを TLB エントリが指定します (ZPR[Zn]=00)。これはロード

およびストア命令に適用します。

図 2‐21: TLB エントリの検索プロセス

UG011_41_033101

Check Access

Read TLBLO[RPN]using TLBHI[SIZE]

TLBHI[V]=1

TLBHI[TID]=0x00

CompareTLBHI[TID] with PID

CompareTLBHI[TAG] with EA[EPN]

using TLBHI[SIZE]

Yes

NoYes

Match

Match (TLB Hit)

Check forGuarded Storage

Instruction FetchData Reference

Allowed

Not Guarded

Extract Offset from EAusing TLBHI[SIZE]

Generate Physical Addressfrom TLBLO[RPN] and Offset

TLB-Entry MissNo Match

Storage ViolationGuarded

Access ViolationNot Allowed

No TLB-Entry Miss

TLB-Entry MissNo Match





¨ 特に指定がなければゾーンフィールド (ZPR[Zn]‚ 11) で上書きされる、読み出し専用ページ

(TLBLO[WR]=0) を TLB エントリが指定します。これはストア命令に適用します。

• 特権モードから

¨ 特に指定がなければゾーンフィールド (ZPR[Zn]‚ 10 および ZPR[Zn]‚ 11) で上書きされる、読み出し専用

ページ (TLBLO[WR]=0) を TLB エントリが指定します。これはストア命令に適用します。

命令ストレージ例外

仮想モードがイネーブルの場合 (MSR[VM]=1)、次のいずれかの理由でページへのアクセスが許可されないときに、

命令ストレージ例外が発生します。

• ユーザーモードから

¨ ページへのアクセスを妨げるゾーンフィールドを TLB エントリが指定します (ZPR[Zn]=00)。

¨ 特に指定がなければゾーンフィールド (ZPR[Zn]‚ 11) で上書きされる、実行可能でないページ

(TLBLO[EX]=0) を TLB エントリが指定します。

¨ TLB エントリが保護されたストレージページ (TLBLO[G]=1) を指定します。

• 特権モードから

¨ 特に指定がなければゾーンフィールド (ZPR[Zn]‚ 10 および ZPR[Zn]‚ 11) で上書きされる、実行可能でない

ページ (TLBLO[EX]=0) を TLB エントリが指定します。

¨ TLB エントリが保護されたストレージページ (TLBLO[G]=1) を指定します。

データ TLB ミス例外

仮想モードがイネーブルの場合 (MSR[VM]=1)、有効で一致する TLB エントリが、 TLB (シャドウおよび UTLB) で見

つからないと、データ TLB ミス例外が発生します。任意のロードまたはストア命令がデータ TLB ミス例外を引き起

こす可能性があります。

命令 TLB ミス例外

仮想モードがイネーブルの場合 (MSR[VM]=1)、有効で一致する TLB エントリが、 TLB (シャドウおよび UTLB) で見

つからないと、命令 TLB ミス例外が発生します。任意の命令フェッチで命令 TLB ミス例外を引き起こす可能性があ

ります。

アクセス保護

不正アクセスから慎重に扱うべきメモリロケーションを保護するため、システムソフトウェアはアクセス保護を使

用します。システムソフトウェアは、ユーザーモードでも特権モードでも、メモリアクセスに制限を加えることが

できます。制限は、読み出し、書き込み、および命令フェッチに設けることが可能です。仮想保護モードがイネー

ブルになっていると、アクセス保護を使用できます。

アクセス制御は、命令フェッチ、データロード、およびデータ格納に適用されます。仮想ページの TLB エントリ

が、ページに許可されているアクセスタイプを指定します。また、 TLB エントリによって指定されるアクセス制御

を上書きするのに使用されるゾーン保護レジスタにあるゾーン保護フィールドも、 TLB エントリが指定します。

TLB アクセス保護制御

各 TLB エントリは次の 3 タイプのアクセスを制御します。





• プロセス : 各プロセスにプロセス ID (PID) を割り当てることにより、プロセスを不正アクセスから保護します。

システムソフトウェアがユーザーモードアプリケーションを開始すると、そのアプリケーションの PID が PID

レジスタに読み込まれます。アプリケーションが実行すると、その PID に一致する変換ルックアサイドバッ

ファーハイ (TLBHI) の TID フィールドのある TLB エントリのみを使用して、メモリアドレスを変換します。

これにより、システムソフトウェアが、仮想メモリの特定エリアにアプリケーションのアクセスを制限できま

す。 TID=0x00 の TLB エントリは、プロセスに依存しない変換を表しています。すべてのプロセスがグローバルに

アクセスするページには、 TID に 0x00 を割り当てる必要があります。

• 実行: 実行可能に指定されている仮想ページ (TLBLO[EX]=1) から命令がフェッチされる場合のみ、プロセッサ

は命令を実行します。 TLBLO[EX] を 0 にクリアにすると、ページからフェッチされた命令は実行されなくな

り、命令ストレージ割り込み (ISI) は発生しません。 ISI は命令がフェッチされたときには発生しませんが、命

令が実行されたときに発生します。これにより、後で破棄される (実行されるのではなく ) 投機的にフェッチさ

れた命令が ISI を引き起こすのを防ぐことができます。

ゾーン保護レジスタは実行保護を上書きできます。

• 読み出し /書き込み: データは書き込み可能に指定されている仮想ページ (TLBLO[WR]=1) にのみ書き込まれま

す。 TLBLO[WR] を 0 にクリアにすると、ページは読み出し専用になります。読み出し専用ページに書き込みを

実行しようとすると、データストレージ割り込み (DSI) が発生します。

ゾーン保護レジスタは書き込み保護を上書きできます。

TLB エントリを使用して、プログラムによるページの読み出しを防ぐことはできません。仮想モードでは、ゾーン

保護を使用して、ページが読み出されないようにします。まず、アクセスできないゾーンを定義し (ZPR[Zn] = 00)、

それを使用して TLB エントリアクセス保護を上書きします。ユーザーモードで実行しているプログラムのみをペー

ジを読み出さないようにできます。特権モードのプログラムには常にページへの読み出しアクセスがあります。

ゾーン保護

ゾーン保護は、 TLB エントリに指定されているアクセス保護を上書きするのに使用されます。ゾーンは、共通のア

クセス保護が設定されている仮想ページを任意にまとめたものです。ゾーンには、いろいろなページサイズを組み

合わせて指定し、任意ページ数含めることができます。ゾーンには、近接するページを含める必要はありません。

ゾーン保護レジスタ (ZPR) は 32 ビットのレジスタで、 16 個あるゾーンのそれぞれに適用される保護上書きタイプを

指定するのに使用されます。ゾーンの保護上書きは、 2 ビットフィールドとして ZPR にエンコードされます。 TLB

エントリの 4 ビットゾーン選択フィールド (TLBLO[ZSEL]) は、 ZPR (Z0–Z15) の 16 個あるゾーンフィールドの 1 つ

を選択します。たとえば、ゾーン Z5 は、 ZSEL = 0101 のときに選択されます。

ZPR の 1 ゾーンを変更すると、そのゾーンのすべてのページに保護上書きが適用されます。 ZPR を使用しないで、

保護を変更する場合は、そのゾーン内の各ページ変換エントリを個別に変更する必要があります。

インプリメントされていないゾーン (C_MMU_ZONES < 16) は、ゾーンフィールドが 11 個含まれているものとして処

理されます。

UTLB 管理

UTLB は、プロセッサの MMU とメモリ管理ソフトウェアとのインターフェイスの役割を果たします。システムソ

フトウェアが UTLB を管理し、仮想アドレスを物理アドレスに変換する方法を MMU に伝えます。変換できなかっ

たり、アクセス違反が原因で問題が発生すると、 MMU は、例外を使用してシステムソフトウェアに問題が起きた

ことを伝えます。 MMU がメモリ変換を継続実行できるように、これらの問題を修正するための割り込みハンドラー

を提供するのはシステムソフトウェアの役目です。





ソフトウェアは、 MFS および MTS 命令を使用して、 UTLB エントリをそれぞれ読み出し、あるいは書き込みしま

す。これらの命令は、 UTLB の 64 個のエントリの 1 つに対応する、 TLBX レジスタインデックス (0 から 63 まで付

番されている ) を使用します。タグとデータの部分は別々に読み出され、また書き込まれるため、ソフトウェアは、

エントリへ完全にアクセスするのに、 MFS 命令を 2 つ、または MTS 命令を 2 つ実行する必要があります。 TLBSX

レジスタを使用して特定の変換を見つけ出すため、 UTLB が検索されます。 TLBSX は実効アドレスを使用して変換

を見つけ出し、対応する UTLB インデックスを TLBX レジスタにロードします。

TLB エントリのタグ部分の有効ビット (TLBHI[V]) をクリアにする MTS 命令を使用して、個々の UTLB エントリを

無効化します。

C_FAULT_TOLERANT が 1 に設定されている場合は、 UTLB のブロック RAM はパリティにより保護されます。パリ

ティエラーが発生した場合は、 TLB ミス例外が発生します。このケースでエラーが累積するのを避けるため、

UTLB の各エントリは定期的に無効化にする必要があります。

ページアクセスおよびページ変更の記録

仮想メモリのソフトウェア管理にはいくつか問題があります。

• 仮想メモリ環境では、ソフトウェアおよびデータが使用するメモリ量が、物理的に利用可能なメモリ容量を超

えてしまうことがよくあります。そこで、ソフトウェアやデータページが使用されていない場合は、ハードド

ライブなど、外部物理メモリにその一部を格納しておく必要があります。理想的には、頻繁に使用されるペー

ジを物理メモリに残し、あまり使用されないページをどこか別の場所に格納しておきます。

• 物理メモリのページを、新しいページを読み込むためにどこかに移動させる場合は、移動させる (古い) ページ

が変更されていないかどうか知っておくことが重要です。変更されている場合は、新しいページを読み込む前

に、古いページを保存しておく必要があります。古いページが変更されていない場合は、それを保存せずに新

しいページを読み込むことができます。

• UTLB に格納されるページ変換の数は限られています。ここに格納できない変換はページ変換テーブルに格納

する必要があります。変換が UTLB にない場合 ( ミスなどの理由で)、システムソフトウェアは、どの UTLB エ

ントリを破棄するか決めて、その変換が見つかるように別の変換を読み込む必要があります。その場合は、頻

繁に使用される変換ではなく、あまり使用されない変換を別の場所に移動させることが望ましくなります。

上記の問題を効率よく解決するには、ページアクセスおよびページ変換を記録しておく必要があります。

MicroBlaze の場合、ハードウェアではページアクセスとページ変更を記録しません。代わりに、システムソフト

ウェアが TLB ミス例外とデータストレージ例外を使用して、この情報を収集します。収集された情報は、ページ変

換テーブルに関連付けられているデータ構造に格納できます。

ページアクセス情報は、どのページを物理メモリに置いておくか、物理メモリ空間が必要になったときにどのペー

ジを移動させるかを決めるために使用されます。システムソフトウェアは、 TLB エントリの有効ビット (TLBHI[V])

を使用して、ページアクセスを監視します。この場合、ページにアクセスがないことを示すため、ページ変換を無

効に初期化する必要があります (TLBHI[V]=0)。最初にページにアクセスしようとすると、 TLB ミス例外が発生しま

すが、これは、 UTLB エントリが無効になっているか、またはページ変換が UTLB にないからです。 UTLB ミスハ

ンドラーは、有効な変換 (TLBHI[V]=1) で UTLB をアップデートします。セットされた有効ビットは、ページおよび

その変換がアクセスされたことを記録します。また、 TLB ミスハンドラーも、ページ変換エントリに関連付けられ

ている別のデータ構造にこの情報を記録できます。

ページ変更情報は、古いページを新しいページで上書きできるかどうか、または古いページをまずハードディスク

に格納する必要があるかどうかを示すために使用されます。システムソフトウェアは、 TLB エントリの書き込み保

護ビット (TLBLO[WR]) を使用して、ページ変更を監視します。この場合、ページが変更されていないことを示すた

め、ページ変換を読み出し専用に初期化する必要があります (TLBLO[WR]=0)。ページに既にアクセスがあり、上記

のように有効と指定されていると想定して、最初にページにデータを書き込もうとすると、データストレージ例外

が発生します。ソフトウェアにページへの書き込み権限がある場合、データストレージハンドラーは、そのページ





を書き込み可能に設定し (TLBLO[WR]=1)、戻ります。セットされた書き込み保護ビットは、ページが変更された記

録になります。また、データストレージハンドラーも、ページ変換エントリに関連付けられている別のデータ構造

にこの情報を記録できます。

仮想モードに最初に入ったとき、新しいプロセスを開始したときに、ページ変更を記録しておくと便利です。

リセット、割り込み、例外、およびブレーク

MicroBlaze は、リセット、割り込み、ユーザー例外、ブレーク、およびハードウェア例外をサポートします。次の

セクションでは、これらのイベントそれぞれに関連付けられている実行フローを説明します。

これらのイベントの優先順位は高いものから次のようになっています。

1. リセット

2. ハードウェア例外

3. マスク可能でないブレーク

4. ブレーク

5. 割り込み

6. ユーザーベクター (例外)

表 2-38は、関連付けられているベクターのメモリアドレスロケーションおよび戻りアドレスのハードウェアのレジ

スタファイルロケーションを定義しています。各ベクターはアドレスを 2 つ割り当てて、フルアドレス範囲での分

岐を可能にします (IMM の後に BRAI 命令を続ける必要があります)。通常、ベクターはアドレス 0x00000000 で始ま

りますが、パラメーター C_BASE_VECTORS を使用して、ベクターをメモリの任意の位置に移動させることができ

ます。

0x28 から 0x4F までは、今後のソフトウェアサポートのため、ザイリンクスによって予約されています。ユーザー

アプリケーションにこの範囲内のアドレスを割り当てると、今後の SDK ソフトウェアサポートで競合が起きる可能

性が高くなります。

表 2‐38: ベクターおよび戻りアドレスレジスタファイルのロケーション

イベントベクターアドレスレジスタファイル戻

りアドレス

リセット C_BASE_VECTORS + 0x00000000 - C_BASE_VECTORS +

0x00000004-

ユーザーベクター (例外) C_BASE_VECTORS + 0x00000008 - C_BASE_VECTORS +

0x0000000CRx

割り込み1 C_BASE_VECTORS + 0x00000010 - C_BASE_VECTORS +

0x00000014R14

ブレーク : マスクできないハード

ウェア C_BASE_VECTORS + 0x00000018 - C_BASE_VECTORS +

0x0000001CR16

ブレーク : ハードウェア

ブレーク : ソフトウェア

ハードウェア例外 C_BASE_VECTORS + 0x00000020 - C_BASE_VECTORS +

0x00000024R17 または BTR

今後のサポートのためザイリン

クスにより予約

C_BASE_VECTORS + 0x00000028 - C_BASE_VECTORS +

0x0000004F-





セマフォやスピンロックなど、相互排他機能をインプリメントするため LWX と SWX 命令と一緒にすると、これら

のイベントはすべて予約ビットをクリアにします。

リセット

Reset または Debug_Rst (1) が発生すると、 MicroBlaze はパイプラインをフラッシュし、リセットベクター (アド

レス 0x0) から命令をフェッチし始めます。両方の外部リセット信号がアクティブ High で、最低 16 サイクル間ア

サートする必要があります。 MSR リセット値パラメーターの詳細は、第 3 章の「MicroBlaze コアのコンフィギュ

レーション」を参照してください。

等価擬似コード

PC C_BASE_VECTORS + 0x00000000MSR C_RESET_MSR_IE << 2 | C_RESET_MSR_BIP << 4 | C_RESET_MSR_ICE << 6 |

C_RESET_MSR_DCE << 8 | C_RESET_MSR_EE << 9 | C_RESET_MSR_EIP << 10EAR 0; ESR 0; FSR 0PID 0; ZPR 0; TLBX 0Reservation 0

ハードウェア例外

無効の命令、命令およびデータバスエラー、アラインされていないアクセスといった内部エラーコンディションを

補足するよう、 MicroBlaze を設定できます。除算例外は、プロセッサがハードウェア除算器で設定されている

(C_USE_DIV=1) 場合にのみ、イネーブルにできます。ハードウェア浮動小数点ユニットで設定されている

(C_USE_FPU>0) 場合は、アンダーフロー、オーバーフロー、浮動小数点のゼロ除算、無効操作、非正規化オペラ

ンドエラーといった浮動小数点の例外も捕捉できます。

ハードウェアのメモリ管理ユニットで設定されている場合は、無効な命令例外、データストレージ例外、命令スト

レージ例外、データ TLB ミス例外、例外 TLB ミス例外といったメモリ管理の例外も捕捉できます。

ハードウェア例外が起きると、 MicroBlaze はパイプラインをフラッシュし、ハードウェア例外ベクター (アドレス

C_BASE_VECTORS + 0x20) に分岐します。例外サイクルの実行ステージの命令は実行されません。

また、例外は次の方法で汎用レジスタ R17 をアップデートします。

• MMU 例外の場合 (データストレージ例外、命令ストレージ例外、データ TLB ミス例外、命令 TLB ミス例外)、

リターンになると例外を発生させる命令を再実行するためにレジスタ R17 に適切なプログラムカウンター値が

ロードされます。その前に IMM 命令がある場合は、その命令に戻るよう値が調節されます。例外が分岐遅延ス

ロットの命令によって引き起こされる場合、その分岐命令に戻るように値が調節されます (その前に IMM 命令

がある場合はそのための調節も含めて)。

• その他の例外の場合は、例外が分岐遅延スロットの命令によって引き起こされていない限り、後に続く命令の

プログラムカウンター値で、レジスタ R17 はロードされます。例外が分岐遅延スロットの命令によって引き起

こされている場合は、 ESR[DS] ビットがセットされます。この場合、例外ハンドラーは BTR に格納されている

分岐先アドレスから実行を再開する必要があります。

MSR の EE および EIP ビットは、 RTED 命令を実行するときに自動的に戻されます。

1. 低レイテンシ割り込みモードの場合、ベクターアドレスは割り込みコントローラーにより提供されます。

1. リセット入力は、 MDM を介してデバッガーで制御されます。





MSR の VM および UM ビットは、 RTED、 RTBD、および RTID 命令を実行するときに、自動的に VMS および UMS

から戻されます。

例外の優先順位

複数の例外が同時に発生する場合は、優先順位の高いものから低いものへと、次の順序で処理されます。

• 命令バス例外

• 命令 TLB ミス例外

• 命令ストレージ例外

• 無効なオペコード例外

• 特権命令例外またはスタック保護違反例外

• データ TLB ミス例外

• データストレージ例外

• アラインされていない例外

• データバス例外

• 除算例外

• FPU 例外

• ストリーム例外

例外の原因

• ストリーム例外

制御ビットが一致していないときに、 e ビットが 1 にセットされている get または getd を実行すると、 AXI4-

Stream 例外が発生します。

• 命令バス例外

メモリからデータを読み出すときのエラーにより、命令バス例外が発生します。

¨ 命令ペリフェラル AXI4 インターフェイス (M_AXI_IP) は、 M_AXI_IP_RRESP でのエラー応答が原因で発

生します。

¨ 命令キャッシュペリフェラル AXI4 インターフェイス (M_AXI_IC) は、 M_AXI_IC_RRESP でのエラー応

答が原因で発生します。この例外は、 C_ICACHE_ALWAYS_USED が 1 に設定されていて、キャッシュが

オフになっているとき、または MMU 抑止キャッシングビットがアドレスに対して設定されている場合に

のみ発生します。それ以外のケースでは応答は無視されます。

¨ 命令側のローカルメモリ (ILMB) は、 IUE 信号に示されているように、 LMB メモリで訂正不可能なエラー

が発生したとき、または ICE 信号に示されているように、 C_ECC_USE_CE_EXCEPTION が 1 に設定され

ていて、 LMB メモリで訂正可能なエラーが発生したときにのみ、命令バス例外を引き起こします。

• 無効なオペコード例外

無効のメジャーオペコードで命令を実行すると (命令のビット 0 から 5 まで)、無効なオペコード例外が発生し

ます。命令のビット 6 から 31 はチェックされません。オプションのプロセッサ命令がイネーブルになっていな

い場合は、無効な命令として検出されます。また、オプション機能 C_OPCODE_0x0_ILLEGAL がイネーブル

になっている場合、命令が 0x00000000 に等しいと、無効なオペコード例外が発生します。





• データバス例外

メモリからデータを読み出すとき、またはデータをメモリに書き込むときのエラーにより、データバス例外が

発生します。

¨ データペリフェラル AXI4 インターフェイス (M_AXI_DP) は、 M_AXI_DP_RRESP または

M_AXI_DP_BRESP でのエラー応答が原因で発生します。

¨ データキャッシュ AXI4 インターフェイス (M_AXI_DC) 例外は次のものが原因で発生します。

- M_AXI_DC_RRESP または M_AXI_DC_BRESP のエラー応答

- LWX を使用した排他的アクセスの場合は、 M_AXI_DC_RRESP の OKAY 応答

この例外は、 C_DCACHE_ALWAYS_USED が 1 に設定されていて、キャッシュがオフになっているとき、

LWX または SWX がを使用して排他的アクセスがされているとき、または MMU 抑止キャッシングビットが

アドレスに対してセットされている場合にのみ発生します。それ以外のケースでは応答は無視されます。

¨ データ側のローカルメモリ (DLMB) は、 DUE 信号に示されているように、 LMB メモリで訂正不可能なエ

ラーが発生したとき、または DCE 信号に示されているように、 C_ECC_USE_CE_EXCEPTION が 1 に設定

されていて、 LMB メモリで訂正可能なエラーが発生したときにのみ、データバス例外を引き起こします。

すべての読み出しアクセス、バイトおよびハーフバイトの書き込みアクセスに対し、エラーが発生する可

能性があります。

• アラインされていない例外

データバスへのアドレスにビット 30 または 31 が設定されているワードアクセス、またはビット 31 が設定され

ているハーフワードアクセスによって、アラインされていない例外が発生します。

• 除算例外

除数が 0 の整数除算 (idiv または idivu) によって、またはオーバーフローが発生する符号付き整数除算 (idiv) (-

2147483648 / -1) によって、除算例外が発生します。

• FPU 例外

アンダーフロー、オーバーフロー、ゼロ除算、無効な操作、または浮動小数点の命令で起きる非正規オペラン

ドによって、 FPU 例外は発生します。

¨ 結果が非正規化数の場合アンダーフローが発生します。

¨ 結果が非数の場合 (NaN) オーバーフローが発生します。

¨ rB が無限大でないときに、 fdiv の rA オペランドがゼロになっていると、ゼロ除算例外が発生します。

¨ NaN オペランドを使用するか、または無効の無限大やゼロオペランドの組み合わせによって、無効な操作

が発生します。

• 特権命令例外

ユーザーモードで特権命令を実行しようとすると、特権命令例外が発生します。

• スタック保護違反例外

特殊なスタックロウおよびスタックハイのレジスタで定義されているスタック境界の外側にあるアドレスで、

rA にスタックポインター (レジスタ R1) を使用したロードまたはストア命令を実行すると、スタック保護違反

例外が発生し、スタックオーバーフローまたはスタックアンダーフローが発生します。

• データストレージ例外





メモリ保護違反になるメモリのデータにアクセスしようとすると、データストレージ例外が発生します。

• 命令ストレージ例外

メモリ保護違反になるメモリの命令にアクセスしようとすると、命令ストレージ例外が発生します。

• データ TLB ミス例外

有効な変換ルックアサイドバッファーエントリがなく、仮想保護モードがイネーブルになっているときに、

データにアクセスしようとすると、データ TLB ミス例外が発生します。

• 命令 TLB ミス例外

有効な変換ルックアサイドバッファーエントリがなく、仮想保護モードがイネーブルになっているときに、命

令にアクセスしようとすると、命令 TLB ミス例外が発生します。

C_FAULT_TOLERANT が 1 に設定され、例外が発生中のときに (MSR[EIP] がセットされ、 MSR[EE] がクリアになっ

ている )、命令バス例外、無効なオペコード例外、またはデータバス例外が発生した場合は、パイプラインが停止

し、外部信号 MB_Error がセットされます。

不明瞭な例外

通常、 MicroBlaze の例外はすべて明瞭です。つまり、例外を引き起こす命令の後のパイプラインにある命令はすべ

て無効化されていて、影響がないということです。

C_IMPRECISE_EXCEPTIONS が 1 (ECC) に設定されていると、 LMB メモリの ECC エラーによって発生する命令バ

ス例外またはデータバス例外は不明瞭です。つまり、パイプラインにある後続のメモリアクセス命令が実行される

可能性があるということです。この動作が許容できる場合は、このパラメーターを 1 に設定すると、最大周波数を

向上させることができます。






ESR[DS] exception in delay slotif ESR[DS] then

BTR branch target PCif MMU exception then

if branch preceded by IMM thenr17 PC - 8

elser17 PC - 4

elser17 invalid value

else if MMU exception thenif instruction preceded by IMM then

r17 PC - 4else

r17 PCelse

r17 PC + 4PC C_BASE_VECTORS + 0x00000020MSR[EE] 0, MSR[EIP] 1MSR[UMS] MSR[UM], MSR[UM] 0, MSR[VMS] MSR[VM], MSR[VM] 0ESR[EC] exception specific valueESR[ESS] exception specific valueEAR exception specific valueFSR exception specific valueReservation 0

ブレーク

ブレークには次の 2 種類があります。

• ハードウェア (外部) ブレーク

• ソフトウェア (内部) ブレーク

ハードウェアブレーク

ハードウェアブレークは、外部信号 (すなわち Ext_BRK および Ext_NM_BRK 入力ポート ) をアサートすることに

よって実行されます。ブレークが実行されると、実行段の命令は完了しますが、デコード段の命令は、ブレークベ

クターへの分岐に置き換えられます (アドレス C_BASE_VECTORS + 0x18)。ブレークの戻りアドレス (ブレーク時の

デコード段にある命令に関連付けられている PC) は、汎用レジスタ R16 に自動的にロードされます。また、

MicroBlaze は処理中ブレーク (BIP) フラグをマシンステータスレジスタ (MSR) に設定します。

標準のハードウェアブレーク (すなわち Ext_BRK 入力ポート ) は、 MSR[BIP] および MSR[EIP] が 0 に設定されてい

る (つまり処理中のブレークや命令がない) ときにのみ処理されます。処理中ブレークフラグは割り込みをディス

エーブルにします。マスク可能でないブレーク (すなわち Ext_NM_BRK 入力ポート ) は常にすぐに処理されます。

MSR の BIP ビットは、 RTBD 命令が実行されると、自動的にクリアになります。

Ext_BRK 信号は、ブレークが発生するまでアサートにし、 RTBD 命令が実行される前にディアサートにする必要が

あります。 Ext_NM_BRK 信号は、 1 クロックサイクルのみアサートする必要があります。





ソフトウェアブレーク

ソフトウェアブレークを実行するには、 brk および brki 命令を使用します。ソフトウェアブレークの詳細は、

第 5 章「MicroBlaze 命令セットアーキテクチャ」を参照してください。

特殊なケースとして、 C_USE_DEBUG がセットされていて、「brki rD, 0x18」が実行される場合、ソフトウェア

ブレークポイントは、 C_BASE_VECTORS の値にかかわらず、 XSDB (Xilinx System Debugger) などのデバッグツー

ルに通知されます。

レイテンシ

MicroBlaze がブレーク発生時からブレークサービスルーチンに入るまでにかかる時間は、現在実行段にある命令

と、ブレークベクターを格納するメモリまでのレイテンシに左右されます。


r16 PCPC C_BASE_VECTORS + 0x00000018MSR[BIP] 1MSR[UMS] MSR[UM], MSR[UM] 0, MSR[VMS] MSR[VM], MSR[VM] 0Reservation 0

割り込み

MicroBlaze では外部割り込みソースが 1 つサポートされています (Interrupt 入力ポートに接続されている )。マシ

ンステータスレジスタ (MSR) の割り込みイネーブル (IE) ビットが 1 に設定されている場合にのみ、プロセッサは割

り込みに反応します。割り込みが発生すると、実行段の命令は完了しますが、デコード段の命令は、割り込みベク

ターへの分岐に置き換えられます。このアドレスは、 C_BASE_VECTORS + 0x10 か、低レイテンシ割り込みモード

の場合は、割り込みコントローラーで決められるアドレスになります。

割り込みの戻りアドレス (割り込み時のデコード段にある命令に関連付けられている PC) は、汎用レジスタ R14 に自

動的にロードされます。さらに、プロセッサは、 MSR の IE ビットをクリアにして、今後の割り込みをディスエーブ

ルにします。 RTID 命令が実行されると、 IE ビットは自動的に再びセットされます。

MSR の処理中ブレーク (BIP) または処理中例外 (EIP) が 1 にセットされていると、プロセッサは割り込みを無視し

ます。

パラメーター C_INTERRUPT_IS_EDGE を使用すると、外部割込みはレベルセンシティブまたはエッジトリガー

に設定されます。

• レベルセンシティブの割り込みを使用する場合、 MicroBlaze が割り込みを処理して割り込みベクターにジャン

プするまで、 Interrupt 入力はセットされた状態を維持する必要があります。割り込みハンドラーから戻る前に割

り込みをクリアにするには、ソフトウェアはソースで割り込みを肯定応答する必要があります。クリアになっ

ていないと、割り込みハンドラーから戻ったときに割り込みがイネーブルなるとすぐにまた割り込み処理がさ

れます。

• エッジトリガーの割り込みを使用する場合、 MicroBlaze は Interrupt 入力エッジを検出してラッチします。

つまり、入力は 1 クロックサイクルだけアサートする必要があります。割り込み入力はアサートしたままにで

きますが、新しい割り込みを検出できるようにするには、その前に最低 1 クロックサイクル間ディアサートし

ておく必要があります。エッジセンシティブの割り込みのラッチは、 MSR の IE ビットとは独立して行われま

す。 IE ビットが 0 のときに割り込みが発生した場合は、 IE ビットが 1 になったときにすぐに実行されます。





FIT Timer IP コアなど、ソフトウェアからの割り込みをクリアすることができないものを使用する場合は、エッジト

リガーの割り込みを使用することを推奨します。

低レイテンシ割り込みモード

Interrupt_Address 入力ポートを介して、各割り込みに対し、割り込みコントローラーが直接割り込みベクター

を供給することができる、低レイテンシモードが利用できます。割り込みシステムを初期化するとき、それぞれの

高速割り込みハンドラーのアドレスを割り込みコントローラーに渡す必要があります。特定の割り込みが発生する

と、この割り込みアドレスは割り込みコントローラーによって提供され、 MicroBlaze はハンドラーコードに直接

ジャンプできます。

このモードなら、 MicroBlaze は割り込みコントローラーへ、適切な割り込み肯定応答を直接送信することもできま

す (Interrupt_Ack 出力ポートを介す) が、ソースでレベルセンシティブの割り込みを肯定応答するのは、やはり

割り込みサービスルーチンの役目です。

この情報により、割り込みコントローラーは、レベルセンシティブの割り込みとエッジトリガーの割り込みの両方

に対して、適切に割り込みを肯定応答できます。

割り込み処理イベントを割り込みコントローラーに通知するには、 Interrupt_Ack を次のように設定します。

• 01: MicroBlaze が割り込みハンドラーコードにジャンプする

• 10: RTID 命令が割り込みから戻るように実行される

• 11: MSR[IE] が 0 から 1 へと変更される。つまり割り込みが再びイネーブルになる。

Interrupt_Ack 出力ポートは、 1 クロックサイクル間アクティブになり、それから 00 にリセットされます。

レイテンシ

MicroBlaze が割り込み発生時から割り込みサービスルーチン (ISR) に入るまでにかかる時間は、プロセッサのコン

フィギュレーションと、割り込みベクターを格納するメモリコントローラーのレイテンシに左右されます。

MicroBlaze にハードウェアドライバーが設定されている場合は、除算命令の実行中に割り込みが発生するとき、レ

イテンシが最大になります。

低レイテンシ割り込みモードでは、各割り込みの割り込みベクターが割り込みコントローラーにより直接供給され

るので、 ISR に入る時間が大幅に短縮されます。高速割り込みにはコンパイラサポートがあるので、共通 ISR の必

要はまったくありません。代わりに、個々の割り込みの ISR は直接読み出され、コンパイラは ISR で使用されるレ

ジスタの保存と復元を実行します。

等価擬似コードr14 PCif C_USE_INTERRUPT = 2PC Interrupt_AddressInterrupt_Ack 01

elsePC C_BASE_VECTORS + 0x00000010

MSR[IE] 0MSR[UMS] MSR[UM], MSR[UM] 0, MSR[VMS] MSR[VM], MSR[VM] 0Reservation 0





ユーザーベクター (例外)

ユーザー例外ベクターはアドレス 0x8 にあります。ユーザー例外は、ソフトウェアフローに「BRALID Rx,0x8」命

令を挿入すると発生します。 Rx は任意の汎用レジスタを指定できますが、ユーザー例外戻りアドレスの格納には

R15 を使用し、ユーザー例外ハンドラーから戻るには RTSD 命令を使用することを推奨します。

擬似コード

rx PCPC C_BASE_VECTORS + 0x00000008MSR[UMS] MSR[UM], MSR[UM] 0, MSR[VMS] MSR[VM], MSR[VM] 0Reservation 0

命令キャッシュ

概要

MicoBlaze にオプションで命令キャッシュを使用すると、 LMB アドレス範囲外にあるコードを実行する際のパ

フォーマンスを改善できます。

命令キャッシュの機能は、次のとおりです。

• 直接マップ (一方向のアソシエイティブ)

• 選択可能なキャッシュ可能なメモリアドレス範囲

• コンフィギュレーション可能なキャッシュおよびタグサイズ

• AXI4 インターフェイスでのキャッシング (M_AXI_IC)

• 4、 8、または 16 ワードのキャッシュラインを使用するオプション

• MSR のビットを使用してキャッシュのオン/オフを制御

• オプションの WIC 命令で命令キャッシュラインを無効化

• オプションのストリームバッファーで命令をプリフェッチしてパフォーマンスを改善

• オプションのビクティムキャッシュで追い出されたキャッシュラインデータを保存してパフォーマンスを改善

• オプションのパリティ保護で、ブロック RAM ビットエラーが検出された場合にキャッシュラインを無効化

• オプションでデータ幅を 32 ビットにするか、キャッシュライン全体にするか、または 512 ビットにするか選択

一般的な命令キャッシュの機能

命令キャッシュが使用される場合、メモリアドレス空間は、キャッシュ可能なセグメントとキャッシュ不可能なセ

グメントに分けられます。キャッシュ可能なセグメントは、 C_ICACHE_BASEADDR および

C_ICACHE_HIGHADDR という 2 つのパラメーターで決められます。この範囲内のアドレスはすべて、キャッシュ

可能なアドレスセグメントに対応します。その他のアドレスはみなキャッシュ不可能なセグメントです。





キャッシュ可能なセグメントサイズは 2N である必要があります。このとき N は正の整数です。

C_ICACHE_BASEADDR および C_ICACHE_HIGHADDR で指定される範囲は、 2 のべき乗 (= 2N) で、

C_ICACHE_BASEADDR の N 個の最下位ビットはゼロである必要があります。

キャッシュ可能な命令アドレスは、キャッシュアドレスとタグアドレスの 2 つの部分で構成されています。

MicroBlaze 命令キャッシュは、 64 バイトから 64kB までの範囲で設定できます。これは、 6 から 16 ビットまでの

キャッシュアドレスに対応しています。キャッシュアドレスと合わせたタグアドレスは、キャッシュ可能なメモリ

のフルアドレスと一致している必要があります。 2kB 未満のキャッシュサイズを選択する場合、タグ RAM と命令

RAM をインプリメントするのに、分散 RAM が使用されます。パラメーター C_ICACHE_FORCE_TAG_LUTRAM が

1 に設定されている場合は、タグ RAM をインプリメントするのに分散 RAM が常に使用されます。このパラメー

ターは、 4 ワードのキャッシュラインの場合は 8kB 以下、 8 ワードのキャッシュラインの場合は 16kB 以下、 16 ワー

ドのキャッシュラインの場合は 32kB 以下のキャッシュサイズでのみ使用できます。

たとえば、 C_ICACHE_BASEADDR= 0x00300000、 C_ICACHE_HIGHADDR=0x0030ffff、

C_CACHE_BYTE_SIZE=4096、 C_ICACHE_LINE_LEN=8、および C_ICACHE_FORCE_TAG_LUTRAM=0 で設定

されている MicroBlaze では、 64kB のキャッシュ可能メモリはバイトアドレスの 16 ビットを、 4kB のキャッシュは

バイトアドレスの 12 ビットのを使用するので、アドレスのタグ幅は 16-12=4 ビットになります。このコンフィギュ

レーションに必要なブロック RAM プリミティブの総数は、1024 の命令ワードを格納するのに RAMB16 を 2 つ、128

のキャッシュラインエントリに RAMB16 を 1 つで、それぞれ、 4 ビットのタグ、 8 ワードの有効ビット、 1 ライン有

効ビットで構成されています。合計で 3 つの RAMB16 プリミティブになります。

70 ページの図 2-22は、命令キャッシュの構成を示しています。

命令キャッシュ操作

フェッチされるどの命令に対しても、命令アドレスがキャッシュ可能なセグメントにあるかどうかを命令キャッ

シュが検出します。アドレスがキャッシュできない場合、キャッシュコントローラーは命令を無視し、 M_AXI_IP

または LMB にリクエストを完了させます。アドレスがキャッシュできる場合は、リクエストされたアドレスが現在

キャッシュされていることをチェックするため、タグメモリでルックアップが実行されます。ワードおよびライン

の有効ビットがセットされていて、タグアドレスが命令アドレスのタグセグメントと一致していれば、ルックアッ

プは成功です。キャッシュミスの場合、キャッシュコントローラーは命令 AXI4 インターフェイス (M_AXI_IC) を

図 2‐22: 命令キャッシュの構成

命令アドレスビット

0 3031

キャッシュアドレスタグアドレス --

タグ

命令

RAM

RAMラインアドレス

ワードアドレス

=タグ

有効 (ワードとライン)

キャッシュヒット

キャッシュ命令データ





介して新しい命令をリクエストし、メモリコントローラーが関連付けられているキャッシュラインを返すまで待機

します。

C_ICACHE_DATA_WIDTH はバスデータ幅を指定しますが、 32 ビット、キャッシュライン全体 (128、 256、または

512)、または 512 ビットを選択します。

C_FAULT_TOLERANT が 1 に設定されている場合、タグまたは命令ブロック RAM でパリティエラーが検出される

と、キャッシュミスも発生します。

命令キャッシュは、 32 ビットのデータ幅が選択されている場合、 AXI4 インターフェイスに対しバーストアクセス

を実行しますが、それ以外の場合はシングルアクセスになります。

ストリームバッファー

C_ICACHE_STREAMS を 1 に設定してストリームバッファーをイネーブルにしている場合、ストリームバッファー

がいっぱいになるまで、最後にリクエストされたアドレスに続いて、順次、前もって投機的にキャッシュラインが

フェッチされます。ストリームバッファーはキャッシュラインを 2 つまで保持できます。その後、ストリームバッ

ファーによりプリフェッチされたキャッシュラインから、プロセッサが命令をリクエストすると ( リニアコードで

起きる )、命令はすぐに使用可能になります。

ストリームバッファーをイネーブルにすると、プロセッサがメモリから命令をフェッチするのにかかる時間が短く

なるため、パフォーマンスが改善されることがよくあります。

C_ICACHE_DATA_WIDTH は、各クロックサイクルでストリームバッファーから転送されるデータ量を指定します

(32 ビットまたはキャッシュライン全体のいずれかを指定)。

命令キャッシュストリームバッファーを使用できるようにするには、エリア最適化をイネーブルにしないでくださ

い。

ビクティムキャッシュ

C_ICACHE_VICTIMS を 2、 4、または 8 に設定すると、ビクティムキャッシュはイネーブルになります。このパラ

メーターはビクティムキャッシュに格納できるキャッシュラインの数を定義します。キャッシュラインがキャッ

シュから追い出されると、常にビクティムキャッシュに格納されます。最近のラインを格納しておくと、プロセッ

サがそれをリクエストした場合、より高速にフェッチできるので、パフォーマンスが改善します。ビクティム

キャッシュが使用されない場合、追い出されたキャッシュラインは、必要になったときに、もう一度メモリから読

み出す必要があります。

C_ICACHE_DATA_WIDTH は、各クロックサイクルで、ビクティムキャッシュから、またはビクティムキャッ

シュへ転送されるデータ量を指定します (32 ビットまたはキャッシュライン全体のいずれかを指定)。

ビクティムキャッシュを使用できるようにするには、エリア最適化をイネーブルにしないでください。

命令キャッシュソフトウェアサポート

MSR ビット

MSR の ICE ビットを使用し、ソフトウェア制御でキャッシュをイネーブルおよびディスエーブルにできます。

キャッシュがディスエーブルの場合は、デフォルトで、キャッシュの内容は保持されます。キャッシュラインは、

WIC 命令を使用するか、 MicroBlaze のハードウェアデバッグロジックを使用して、無効化できます。





WIC 命令

オプションの WIC 命令 (C_ALLOW_ICACHE_WR=1) は、アプリケーションから命令キャッシュのキャッシュライン

を無効化するのに使用します。詳細は、第 5 章「MicroBlaze 命令セットアーキテクチャ」を参照してください。

WIC 命令をパリティ保護と一緒に使用すると、エラーを累積するのを避けるため、定期的にキャッシュのエントリ

を無効化できます。





データキャッシュ

概要

MicroBlaze では、パフォーマンス向上のため、オプションのデータキャッシュを使用できます。キャッシュされた

メモリの範囲には、 LMB アドレス範囲内のアドレスを含めないでください。データキャッシュの機能は、次のとお

りです。

• 直接マップ (1 ウェイアソシエイティブ)

• ライトスルーまたはライトバック

• ユーザー選択可能なキャッシュ可能なメモリアドレス範囲

• コンフィギュレーション可能なキャッシュサイズおよびタグサイズ

• AXI4 インターフェイスでのキャッシング (M_AXI_IC)

• 4、 8、または 16 ワードのキャッシュラインを使用するオプション

• MSR のビットを使用してキャッシュのオン/オフを制御

• データキャッシュラインを無効化またはフラッシュするためのオプションの WDC 命令

• オプションのビクティムキャッシュ (ライトバック ) で追い出されたキャッシュラインデータを保存してパ

フォーマンスを改善

• ライトスルーキャッシュのオプションのパリティ保護で、ブロック RAM ビットエラーが検出された場合に

キャッシュラインを無効化

• オプションでデータ幅を 32 ビットにするか、キャッシュライン全体にするか、または 512 ビットにするか選択

一般的なデータキャッシュの機能

データキャッシュが使用される場合、メモリアドレス空間は、キャッシュ可能なセグメントとキャッシュ不可能な

セグメントに分かれます。キャッシュ可能なセグメントは、 C_DCACHE_BASEADDR および

C_DCACHE_HIGHADDR という 2 つのパラメーターで決められます。この範囲内のアドレスはすべて、キャッシュ

可能なアドレス空間に対応します。その他のアドレスはみなキャッシュ不可能なセグメントです。

キャッシュ可能なセグメントサイズは 2N である必要があります。このとき N は正の整数です。

C_DCACHE_BASEADDR および C_DCACHE_HIGHADDR で指定される範囲は、 2 のべき乗 (= 2N) で、

C_DCACHE_BASEADDR の N 個の最下位ビットはゼロである必要があります。

図 2-23はデータキャッシュの構成を示しています。





キャッシュ可能なデータアドレスは、キャッシュアドレスとタグアドレスの 2 つの部分で構成されています。

MicroBlaze データキャッシュは、 64 バイトから 64kB までの範囲で設定できます。これは、 6 から 16 ビットまでの

キャッシュアドレスに対応しています。キャッシュアドレスと合わせたタグアドレスは、キャッシュ可能なメモリ

のフルアドレスと一致している必要があります。 2kB 未満のキャッシュサイズを選択する場合は、タグ RAM およ

びデータ RAM をインプリメントするのに分散 RAM が使用されますが、例外があって、 C_AREA_OPTIMIZED が 1

(エリア) に設定されていて、 C_DCACHE_USE_WRITEBACKが設定されていない場合は、データ RAM には常にブ

ロック RAM が使用されます。パラメーター C_DCACHE_FORCE_TAG_LUTRAM が 1 に設定されている場合は、タ

グ RAM をインプリメントするのに分散 RAM が常に使用されます。このパラメーターは、 4 ワードのキャッシュラ

インの場合は 8kB 以下、 8 ワードのキャッシュラインの場合は 16kB 以下、 16 ワードのキャッシュラインの場合は

32kB 以下のキャッシュサイズでのみ使用できます。

たとえば、 C_DCACHE_BASEADDR=0x00400000、 C_DCACHE_HIGHADDR=0x00403fff、

C_DCACHE_BYTE_SIZE=2048、 C_DCACHE_LINE_LEN=4、および C_DCACHE_FORCE_TAG_LUTRAM=0 で設

定されている MicroBlaze では、 16 kB のキャッシュ可能メモリはバイトアドレスの 14 ビットを、 2 kB のキャッシュ

はバイトアドレスの 11 ビットを使用するので、アドレスのタグ幅は 14-11=3 ビットになります。このコンフィギュ

レーションに必要なブロック RAM プリミティブの総数は、 512 のデータワードを格納するのに RAMB16 を 1 つ、

128 のキャッシュラインエントリに RAMB16 を 1 つで、それぞれ、 3 ビットのタグ、 4 ワードの有効ビット、 1 ライ

ン有効ビットで構成されています。合計で 2 つの RAMB16 プリミティブになります。

データキャッシュ操作

MicroBlaze のデータキャッシュで使用されるキャッシングポリシー (ライトバックまたはライトスルー ) は、

C_DCACHE_USE_WRITEBACK で決まります。このパラメーターが設定されていると、ライトバックプロトコルが

インプリメントされ、また、設定されていなければ、ライトスルーがインプリメントされます。ただし、 MMU を使

用して設定されている場合 (C_USE_MMU > 1、 C_AREA_OPTIMIZED = 0 (パフォーマンス) または 2 (周波数)、

C_DCACHE_USE_WRITEBACK = 1) は、仮想モードのキャッシングポリシーは TLB エントリの W ストレージ属性で

決まります。リアルモードの場合はライトバックが使用されます。

ライトバックプロトコルの場合、キャッシュ可能な範囲にあるアドレスにストア命令があると、キャッシュされた

データが常にアップデートされます。ターゲットアドレスワードがキャッシュになく (すなわちアクセスはキャッ

シュミス)、キャッシュのロケーションにまだメモリに書き込まれていないデータが含まれている (キャッシュロ

図 2‐23: データキャッシュの構成

データアドレスビット

0 3031

キャッシュワードアドレスタグアドレス --

タグ

データ

RAM

RAMアドレス

アドレス

=タグ

有効キャッシュヒット

キャッシュデータ

ロード命令





ケーションがダーティ ) 場合、新しいデータでキャッシュがアップデートされる前に、古いデータがデータ AXI4 イ

ンターフェイス (M_AXI_DC) を介して外部メモリに書き込まれます。 1 ワードのみを書き込む必要がある場合は、 1

ワード書き込みが使用され、そうでなければバースト書き込みが使用されます。バイトまたはハーフバイトのスト

アの場合、キャッシュミスがあると、まずアドレスがデータ AXI4 インターフェイスを介してリクエストされ、

ワードストアはキャッシュだけをアップデートします。

ライトスループロトコルの場合、キャッシュ可能な範囲にあるアドレスへのストア命令は、等価のバイト、ハーフ

ワード、ワードの書き込みをデータ AXI4 インターフェイスを外部メモリに対して生成します。ターゲットアドレ

スワードがキャッシュにある場合 (つまり書き込みがキャッシュヒット )、書き込みもキャッシュされたデータを

アップデートします。書き込みキャッシュミスは、関連付けられたキャッシュラインをキャッシュにはロードしま

せん。

キャッシュがイネーブルになっているものとして、リクエストされたデータが現在キャッシュされているかどうか

を判断するためのチェックが、キャッシュ可能範囲にあるアドレスからのロード命令によって実行されます。

キャッシュされていれば (すなわちキャッシュヒット )、リクエストされたデータはキャッシュから読み出されます。

キャッシュされていなければ (すなわちキャッシュミス)、バースト読み出しを使用してデータ AXI4 インターフェイ

スを介してアドレスがリクエストされ、リクエストされたアドレスに関連付けられているキャッシュラインが外部

メモリコントローラーから返されるまで、プロセッサのパイプラインはストールします。

C_DCACHE_DATA_WIDTH はバスデータ幅を指定しますが、 32 ビット、キャッシュライン全体 (128、 256、または

512)、または 512 ビットを選択します。

C_FAULT_TOLERANT が 1 に設定され、ライトスループロトコルが使用されている場合、タグまたはデータブロッ

ク RAM でパリティエラーが検出されると、キャッシュミスも発生します。

データキャッシュ AXI4 インターフェイスで処理されるアクセスタイプはすべて、表 2-39にまとめられています。

表 2‐39: データキャッシュインターフェイスアクセス

ポリシーステート方向アクセスタイプ

ライトスルーキャッシュは

イネーブル

読み出し 32 ビットインターフェイスの非排他的アクセスおよ

び ACE がイネーブルになっている排他的なアクセス

の場合はバースト、それ以外の場合はシングルアク

セス

書き込みシングルアクセス

キャッシュは

ディスエーブル

読み出し ACE がイネーブルになっている 32 ビットインター

フェイスの排他的なアクセスの場合はバースト、そ

れ以外の場合はシングルアクセス


ライトバックキャッシュは

イネーブル

読み出し 32 ビットインターフェイスの場合はバースト、それ

以外の場合はシングルアクセス

書き込み複数の有効ワードがある 32 ビットインターフェイス

のキャッシュラインの場合はバースト、それ以外は

シングルアクセス

キャッシュは


読み出し 32 ビットインターフェイスの非排他的アクセスの場

合はバーストで目的のデータ以外はすべて破棄、そ

れ以外の場合はシングルアクセス






ビクティムキャッシュ

C_DCACHE_VICTIMS を 2、 4、または 8 に設定すると、ビクティムキャッシュはイネーブルになります。このパラ

メーターはビクティムキャッシュに格納できるキャッシュラインの数を定義します。キャッシュライン全体が

キャッシュから追い出されると、常にビクティムキャッシュに格納されます。最近のラインを格納しておくと、プ

ロセッサがそれをリクエストした場合、より高速にフェッチできるので、パフォーマンスが改善します。ビクティ

ムキャッシュが使用されない場合、追い出されたキャッシュラインは、必要になったときに、もう一度メモリから

読み出す必要があります。

AXI4 インターフェイスの場合、 C_DCACHE_DATA_WIDTH は、各クロックサイクルで、ビクティムキャッシュか

ら、またはビクティムキャッシュへ転送されるデータ量を指定します (32 ビットまたはキャッシュライン全体のい

ずれかを指定)。

ビクティムキャッシュを使用できるようにするには、ライトバックを必ずイネーブルにし、エリア最適化をイネー

ブルにしないでください。

データキャッシュソフトウェアサポート

MSR ビット

キャッシュをイネーブルにするかどうかは、 MSR の DCE ビットで制御します。キャッシュをディスエーブルにする

場合は、 M_AXI_DP を介してリードバックをする前に、キャッシュ可能な範囲内のこれまでの書き込みすべてが、

外部メモリで完了していることをユーザーが確認する必要があります。これには、まずキャッシュをオフにする直

前にセマフォに書き込みをしてから、書き込みが完了するまでループでポーリングします。

キャッシュがディスエーブルの場合は、デキャッシュの内容は保持されます。

WDC 命令

オプションの WDC 命令 (C_ALLOW_DCACHE_WR=1) は、アプリケーションからデータキャッシュのキャッシュラ

インを無効化またはフラッシュするのに使用します。詳細は、第 5 章「MicroBlaze 命令セットアーキテクチャ」を

参照してください。

WDC 命令をパリティ保護と一緒に使用すると、エラーを累積するのを避けるため、定期的にキャッシュのエントリ

を無効化できます。





浮動小数点ユニット (FPU)

概要

MicroBlaze の浮動小数点ユニットは、 IEEE 754-1985 standard に基づいています。

• 無限大、非数 (NaN) および 0 も含めて、 IEEE 754 の単精度浮動小数点フォーマットを使用

• 加算、減算、乗算、除算、比較、変換、平方根の命令をサポート

• 近似値に丸めるモードをインプリメント

• アンダーフロー、オーバーフロー、ゼロ除算、無効な操作に対し、スティッキーステータスビットを生成

パフォーマンスを向上させる場合は、規格外で次のような簡素化がされています。

• 非正規化 (1) オペランドがサポートされていません。非正規化数のハードウェア浮動小数点演算は、 quiet NaN を

返し、スティッキーな非正規化オペランドエラービットを FSR にセットします。詳細はsee "浮動小数点ステー

タスレジスタ (FSR)" on page 31を参照してください。

• 非正規数の結果は、符号付きの 0 として格納され、 FSR にアンダーフロービットをセットします。この方法は、

一般的にゼロにフラッシュ (FTZ) と呼ばれます。

• quiet NaN での操作は、 NaN オペランドの 1つではなく、 fixed NaN (0xFFC00000) を返します。

• 浮動小数点演算の結果発生するオーバーフローは常に符号付きを返します。

フォーマット

IEEE 754 の単精度浮動小数点数は、次の 3 つのフィールドから構成されています。

1. 符号部: 1 ビット

2. 指数部: バイヤスした 8 ビット

3. 仮数部: 23 ビット

図 2-24に定義されているように、これらのフィールドは 32 ビットワードに格納されます。

MicroBlaze での浮動小数点数の値 v は次のように解釈されます。

1. 指数 = 255 で仮数 <> 0 ならば、符号ビットに関係なく v= NaN になります。

2. 指数 = 255 で仮数 = 0 ならば、 v= (-1)符号 * になります。

3. 0 < 指数 < 255 ならば、 v = (-1)符号 * 2(指数-127) * (1. 仮数) になります。

4. 指数 = 0 で仮数 <> 0 ならば、 v = (-1)符号 * 2-126 * (0. 仮数) になります。

1. 全精度で表現できない 0 の近似値は、 ( 1.17549*10-38 > n > 0 ) または ( 0 > n > -1.17549 * 10-38 ) の範囲内の任意数 n です。

0 1 9 31

- - -

符号

部指数部仮数部

図 2‐24: IEEE 754 単精度フォーマット



http://en.wikipedia.org/wiki/IEEE_754-1985



5. 指数 = 0 で仮数 = 0 ならば、 v= (-1)sign * * 0 になります。

実際には、 3 および 5 のみが有用で、後のものはエラーか、 32 ビットフォーマットの全精度では表現できなくなっ

た数値を表しています。

丸め

MicroBlaze の FPU は、 IEEE 754 で指定されているデフォルトの丸めモード「近似値へ丸め」のみをインプリメント

します。定義上、任意の浮動小数点数の演算結果は、単精度の近似値を無限大に返します。 2 つの近似値がどちらも

同じ近さである場合、最下位ビット 0 のあるほうが返されます。

演算

MicroBlaze の FPU 演算はすべて、専用の浮動小数点レジスタファイルではなく、プロセッサの汎用レジスタを使用

します。詳細は、「汎用レジスタ」を参照してください。

算術演算

FPU は次の浮動小数点数演算をインプリメントします。

• 加算、 fadd

• 減算、 fsub

• 乗算、 fmul

• 減算、 fdiv

• 平方根、 fsqrt (C_USE_FPU = 2, EXTENDED の場合に使用可能)

比較

FPU は次の浮動小数点数比較をインプリメントします。

• 小なり比較、 fcmp.lt

• 相当比較、 fcmp.eq

• 以下の比較、 fcmp.le

• 大なり比較、 fcmp.gt

• 不等比較、 fcmp.ne

• 以上の比較、 fcmp.ge

• 不順比較、 fcmp.un (NaN に対し使用)

変換

FPU は次の変換をインプリメントします (C_USE_FPU = 2, EXTENDED の場合に使用可能)。

• 符号付き整数を浮動小数点数に変換、 flt

• 浮動小数点数を符号付き整数に変換、 fint





例外

浮動小数点ユニットは、 MicroBlaze の一般的なハードウェア例外メカニズムを使用します。イネーブルになってい

る場合は、アンダーフロー、オーバーフロー、ゼロ除算、無効な操作といったすべての IEEE 規格のコンディショ

ン、および MicroBlaze の例外である非正規化オペランドエラーに対して、例外が投げられます。

浮動小数点の例外は、デスティネーションレジスタ (Rd) への書き込みを抑止します。このため、浮動小数点例外ハ

ンドラーが、破損していないレジスタファイルで操作できます。

ソフトウェアサポート

GCC をベースにした、 SDK コンパイラシステムでは、 MicroBlaze API に準拠した浮動小数点ユニットがサポートさ

れています。 SDK を使用する場合、システムにある FPU の種類に基づいて、 GCC コマンドラインにコンパイラフ

ラグが自動的に追加されます。

倍精度演算はすべてソフトウェアでエミュレートされます。 xil_printf() は浮動小数点数の出力をサポートしないので

注意が必要です。標準 C ライブラリの printf() および関連関数は、浮動小数点数の出力をサポートしていますが、プ

ログラムのコードサイズが大きくなります。

ライブラリおよびバイナリの互換性

SDK コンパイラシステムには、ソフトウェアの浮動小数点 C ラインタイムライブラリのみが含まれています。ハー

ドウェアの FPU を利用するには、これらのライブラリを適切なコンパイラオプションを使用して再コンパイルする

必要があります。

異なるコンパイルが使用されている場合は常に、ビルド全体で FPU コンパイラフラグが一貫していることを必ず確

認してください。

演算子レイテンシ

FPU でサポートされているさまざまな演算のレイテンシは、第 5 章「MicroBlaze 命令セットアーキテクチャ」にま

とめられています。 FPU 命令はパイプライン化されていないため、 1 回に 1 つの演算しか実行できません。

C 言語プログラミング

下位のアセンブリ言語のプログラミングを使用せずに、 FPU の機能を最大限に活用するには、ソースコードが C コ

ンパイラにどのように処理されるのかを考えることが重要です。同じアルゴリズムでも表現方法は複数あって、記

述のしかたによっては効率のよいアルゴリズムになることがよくあります。

即値定数

C の浮動小数点定数はデフォルトで倍精度です。単精度の FPU を使用する場合は、注意してコードを記述しないと、

ネイティブの単精度命令ではなく、倍精度のソフトウェアエミュレーションルーチンが使用されることがありま

す。これを避けるには、演算式で即値定数に単精度値を明示的に指定します (キャストまたは接尾辞を使用)。

例:

float x = 0.0;...x += (float)1.0; /* float addition */x += 1.0F; /* alternative to above */x += 1.0; /* warning - uses double addition! */





-fsingle-precision-constants というコンパイラフラグを使用して、 GNU C コンパイラですべての浮動小数点定数を単精

度として処理するように指定することができます (ANSI C 規格とは異なる )。

不必要なキャストの回避

C_USE_FPU が 2 に設定されている場合 (拡張)、浮動小数点と整数の変換は FPU によりハードウェアでサポートさ

れていますが、できる限りその変換は避けてください。

次の例は悪い例で、浮動小数点を使用して 1 から 10 の整数の平方根の和を計算しています。

float sum, t;int i;sum = 0.0f;for (i = 1; i <= 10; i++) {t = (float)i;sum += t * t;

}

上記のコードでは、各ループ反復で、整数から浮動小数点数へのキャストが必要になります。これは次のように書

き換えることができます。

float sum, t;int i;t = sum = 0.0f;for(i = 1; i <= 10; i++) {t += 1.0f;sum += t * t;

}

上記の 2 つのコードの抜粋は、場合によっては異なる結果を出力する可能性があるので (非常に大きな t が出力され

るなど)、通常、この最適化はコンパイラでは実行されません。

平方根ランタイムライブラリ関数

標準 C ランタイム数学ライブラリ関数は、倍精度演算を使用して計算をします。平方根関数 (sqrt()) への単精度の

FPU コールを使用する場合、 FPU 命令ではなく、非効率的なエミュレーションルーチンが代わりに使用されます。

#include <math.h>...float x=-1.0F;...x = sqrt(x); /* uses double precision */

ここでは、コンパイラから警告メッセージが表示されるのを避けるため、 math.h ヘッダーが含まれています。

単精度のデータ型で使用すると、結果は倍精度へキャストされ、ランタイムライブラリ (FPU を使用しない) が呼び

出され、浮動小数点への切り捨てが実行されます。

解決方法としては、非 ANSI 関数 sqrtf() を代わりに使用します。これは、単精度を使用して演算をし、 FPU を使用し

て実行することが可能です。次はその例です。

#include <math.h>...float x=-1.0F;...x = sqrtf(x); /* uses single precision */





このコードをコンパイルする場合は、コンパイラフラグ -fno-math-error (-mhard-float and -mxl-float-sqrt に加えて) を必

ず使用し、 error 変数をアップデートして、エラーコンディションを処理するための不必要なコードをコンパイラが

生成しないようにしてください。

ストリームリンクインターフェイス

MicroBlaze は、最大 16 個の AXI4-Stream インターフェイスを使用して設定でき、各インターフェイスには入力ポー

トと出力ポートが 1 つずつあります。チャネルは専用の単一方向のポイントツーポイントのデータストリーミング

インターフェイスです。

AXI4-Stream インターフェイスの詳細は、『AMBA 4 AXI4-Stream Protocol Specification, Version 1.0』 (ARM IHI 0051A) を


MicroBlaze のインターフェイスは 32 ビット幅です。別の 1 ビットが送/受信されたワードが制御タイプなのかデータ

タイプなのかを示します。 MicroBlaze ISA の get 命令は、ポートから汎用レジスタまで情報を伝送するのに使用され

ます。 put 命令はその逆方向にデータを伝送するのに使用されます。両方の命令に、ブロッキングデータ、ノンブ

ロッキングデータ、ブロッキング制御、ノンブロッキング制御という 4 つのタイプがあります。 get および put 命令

の詳細は、第 5 章「MicroBlaze 命令セットアーキテクチャ」を参照してください。

ハードウェアアクセラレーション

プロセッサパイプラインへの低レイテンシ専用インターフェイスを各リンクが提供しています。したがって、カス

タムのハードウェアアクセラレータを使用したプロセッサ実行ユニットを拡張するのに理想的です。簡単な例を

図 2-25に示します。このコードは、使用リンクを示すため RFSLx を使用しています。

図 2‐25: ストリームリンク (ハードウェアアクセラレートされた関数 fx を使用)

この方法は、カスタム命令で ISA を拡張するのに似ていますが、プロセッサのパイプラインの全体的なスピードを

カスタム関数に依存させないという利点があります。また、このタイプの機能拡張ならば、ソフトウェアツール

チェーンへの追加要件もありません。

MicroBlaze

カスタムハードウェアリンク x// Configure fx

cput Rc,RFSLx

// Store operands

put Ra, RFSLx // op 1

put Rb, RFSLx // op 2

// Load result

コード例

レジスタファイル

ConfigReg

Op1Reg Op2Reg

fx

ResultReg

リンク x

アクセラレータ



http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html



デバッグおよびトレース

デバッグの概要

MicroBlaze には、一般的に BDM またはバックグランドデバッグモードデバッガーと呼ばれる、 XSDB (Xilinx

System Debugger) などの JTAG ベースのソフトウェアデバッグツールをサポートするため、デバッグインターフェ

イスがあります。デバッグインターフェイスは、ザイリンクス FPGA の JTAG ポートとインターフェイスする MDM

(Microprocessor Debug Module) コアに接続するために設計されています。マルチプロセッサデバッグをイネーブルに

するため、 1 つの MDM に複数の MicroBlaze インスタンスを接続できます。

プログラムのダウンロード、ソフトウェアブレークポイントの設定、コードのディアセンブルをするには、命令お

よびデータのメモリ範囲が重複していて、同じ物理メモリを使用する必要があります。

デバッグレジスタには、デバッグインターフェイスを介してアクセスします。これらのレジスタは、ソフトウェア

がユーザーアクセス可能なデバッグレジスタにアクセスできるよう MDM が設定されていない限り、プロセッサで

実行されているソフトウェアには直接は見えません。デバッグインターフェイスには、 JTAG シリアルアクセスま

たは AXI4-Lite パラレルアクセスが使用でき、 C_DEBUG_INTERFACE を使用して設定します。

MDM の機能については、『MicroBlaze Debug Module (MDM) 製品ガイド』 (PG115) を参照してください。

C_DEBUG_ENABLED を 1 (基本) に設定してイネーブルになる基本デバッグ機能には次のものがあります。

• ハードウェアブレークポイントおよびウォッチポイントの数、無制限のソフトウェアプレークポイントの数を

設定可能

• 外部プロセッサ制御により、デバッグツールの停止、リセット、 MicroBlaze のシングルステップを設定可能

• メモリ、汎用レジスタ、特殊レジスタからの読み出しおよび書き込み (但し、 EAR、 EDR、 ESR、 BTR、および

PVR0 から PVR12 までは読み出し専用)

• 複数のプロセッサをサポート

C_DEBUG_ENABLED を 2 (拡張) に設定してイネーブルになる拡張デバッグ機能には次のものがあります。

• パフォーマンス監視イベントおよびレイテンシカウンターの数を設定可能

• プログラムトレース

° エンベデッドプログラムトレース ( トレースバッファーサイズは設定可能)

° MDM で接続されている複数プロセッサに対し外部プログラムトレース

• 設定可能なプロファイリングバッファーサイズで非侵入型プロファイリングサポート

• 複数のプロセッサ間のクロストリガーサポート、さらに MDM により提供される外部クロストリガーの入力お

よび出力



https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mdm;v=latest;d=pg115-mdm.pdf



パフォーマンス監視

MicroBlaze の拡張デバッグを使用する場合は、パフォーマンス監視カウンターが提供されており、さまざまなイベ

ントをカウントし、プログラム実行中のレイテンシを測定できます。イベントカウンターおよびレイテンシカウン

ターの数は、それぞれ、 C_DEBUG_EVENT_COUNTERS および C_DEBUG_LATENCY_COUNTERS で設定でき、カウン

ター幅は C_DEBUG_COUNTER_WIDTH で、 32、 48、または 64 ビットに設定できます。デフォルトコンフィギュレー

ションでは、カウンター幅が 32 ビットに、イベントカウンターは 5 つ、レイテンシカウンターは 1 つに設定されま

す。

イベントカウンターは、単に、イベントが発生した回数をカウントしますが、レイテンシカウンターは次の情報を

計測します。

• イベントが発生した回数 (N)

• イベント開始からイベント終了までのクロックサイクルをカウントして計測された各イベントレイテンシの合

計 (ΣL)。平均レイテンシを計算するのに使用します。

• 各イベントレイテンシの平方の合計 (ΣL2)。レイテンシの標準偏差を計算するのに使用します。

• すべてのイベントのレイテンシの最小計測値 (Lmin)

• すべてのイベントのレイテンシの最大計測値 (Lmax)

平均レイテンシ (μ) は次の式で計算されます。

レイテンシの標準偏差 (σ) は、次の式で求められます。

カウントの開始/停止は、パフォーマンスカウンターコマンドレジスタまたはクロストリガーイベントで制御しま

す (表 2-61を参照)。

カウンターを設定したり、読み出しや書き込みを実行するとき、パフォーマンスカウンターレジスタを介して、カ

ウンターに順次アクセスしていきます。各アクセスの後、選択されたカウンターアイテムはインクリメントします。

パフォーマンスカウンターコマンドレジスタを介して読み出しをするため、すべてのカウンターは同時にサンプル

されます。これは、カウント中またはカウント停止後に実行されます。

イベントカウンターが最大値に達すると、オーバーフローステータスビットがセットされ、外部割り込み信号

Dbg_Intr が 1 に設定されます。パフォーマンスカウンターコマンドレジスタを介してカウンターをクリアにする

と、割り込み信号は 0 にリセットされます。

イベントカウンターの 1 つをクロックサイクル数をカウントするために使用し、このカウンターを、あらかじめ設

定されているサンプリング間隔が過ぎるとオーバーフローに初期化することで、パフォーマンスカウンターを定期

的にサンプルするために外部割り込みを使用できます。

使用可能なイベントは表 2-40に説明されており、順番にリストされています。

パフォーマンス監視カウンターを初期化して使用する手順は、通常次のようになります。

• イベントを監視できるように初期化します。

° パフォーマンスコマンドレジスタ (表 2-43) を使用して、リセットビットをセットし、選択したカウン

ターを最初のカウンターにリセットします。

LN‐‐‐‐‐‐‐=

NL2 L 2–N

‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐=





° パフォーマンス制御レジスタを使用して、すべてのカウンターに対し順番に、目的のイベント数を書き込

みます (表 2-42)。デフォルトコンフィギュレーションであれば、イベントカウンターの場合は 5 回、レイ

テンシの場合は 1 回、レジスタに書き込みを実行します。

• クリアビットおよび開始ビットをセットして、パフォーマンスコマンドレジスタを使用して、すべてのカウン

ターをクリアにし、監視を開始します。

• 監視するプログラムまたはファンクションを実行します。

• サンプルビットおよび停止ビットをセットして、パフォーマンスコマンドレジスタを使用して、カウンターを

サンプルし、監視を停止します。

• すべてのカウンターから結果を読み出します。

° パフォーマンスコマンドレジスタを使用して、リセットビットをセットし、選択したカウンターを最初の

カウンターにリセットします。

° パフォーマンスカウンターステータスレジスタを使用して、すべてのカウンターのステータスを順番に読

み出します (表 2-44)。デフォルトコンフィギュレーションであれば、イベントカウンターの場合は 5 回、

レイテンシカウンターの場合は 1 回、レジスタを読み出します。オーバーフロービットおよびフルビット

がセットされていないことをチェックし、結果が有効であることを確認します。

° パフォーマンスコマンドレジスタを使用して、リセットビットをセットし、選択したカウンターを最初の

カウンターにリセットします。

° パフォーマンスカウンターデータ読み出しレジスタを使用して、すべてのカウンターのカウンターアイテ

ムを順番に読み出します (表 2-45)。表 2-46にあるように、デフォルトコンフィギュレーションであれば、

イベントカウンターの場合は 5 回、レイテンシカウンターの場合は 4 回、レジスタを読み出します。

• 計測されたイベントによりますが、最終結果を計算します。たとえば、

° 計測されたレイテンシの平均レイテンシおよび標準偏差を求めるには、上記の式を使用します。

° 命令ごとのクロックサイクル (CPI) は、 E30 / E0 で求めることができます。

° 命令およびデータキャッシュヒット率は、 E11 / E10 および E47 / E46 で求めることができます。

° 命令キャッシュミスレイテンシは、 (E60(ΣL) - E60(N)) / (E10 - E11) で求められ、同等の式を使って、データ

キャッシュ読み出しおよび書き込みのミスレイテンシを求めることができます。

° プログラムの浮動小数点命令の比率は E29/E0 です。

表 2‐40: MicroBlaze パフォーマンス監視イベント

イベント

説明イベ

ント説明

イベントカウンターのイベント

0 任意の有効命令実行 29 浮動小数点(fadd、 ...、 fsqrt)

1 ロードワード (lw、 lwi、 lwx) 実行 30 クロックサイクル数

2 ロードハーフワード (lhu、 hui) 実行 31 Immediate (imm) 実行

3 ロードバイト (lbu, lbui) 実行 32 パターン比較 (pcmpbf、 pcmpeq、 pcmpne)

4 ストアワード (sw、 swi、 swx) 実行 33 符号拡張命令 (sext8、 sext16) 実行

5 ストアハーフワード (sh、 shi) 実行 34 命令キャッシュ無効化 (wic) 実行

6 ストアバイト (sb、 sbi) 実行 35 データキャッシュの無効化またはフラッシュ (wdc)

実行

7 条件なし分岐 (br、 bri、 brk、 brki) 実行 36 マシンステータス命令 (msrset、 msrclr)

8 分岐した条件付き分岐 (beq、 ...、 bnei) 実行 37 遅延スロットのある条件なし分岐を実行





9 分岐していない条件付き分岐 (beq、 ...、 bnei) 実行 38 遅延スロットのある分岐した条件付き分岐を実行

10 命令キャッシュからのデータ要求 39 遅延スロットのある分岐していない条件付き分岐を

実行

11 命令キャッシュでヒット 40 演算命令が実行されていない遅延スロット

12 リクエストされたデータをデータキャッシュから読

み出し

41 ロード命令 (lbu、 ...、 lwx) 実行

13 データキャッシュで読み出しデータヒット 42 ストア命令 (sb、 ...、 swx) 実行

14 Write data request to data cache 43 MMU データアクセスリクエスト

15 データキャッシュで書き込みデータヒット 44 条件付き分岐 (beq、 ...、 bnei) 実行

16 Load (lbu, ..., lwx) with r1 as operand executed 45 分岐 (br、 bri、 brk、 brki、 beqｍ、 ...、 bnei) 実行

17 Store (sb, ..., swx) with r1 as operand executed 46 Read or write data request from/to data cache

18 論理演算 (and、 andn、 or、 xor) 実行 47 読み出しまたは書き込みデータキャッシュヒット

19 演算 (add、 idiv、 mul、 rsub) 実行 48 MMU 例外発生

20 乗算 (mul、 mulh、 mulhu、 mulhsu、 muli) 49 MMU 命令側例外発生

21 バレルシフター演算 (bsrl、 bsra、 bsll) 実行 50 MMU データ側例外発生

22 シフト演算 (sra、 src、 srl) 実行 51 パイプラインのストール

23 例外 taken 52 分岐またはリターンの分岐先キャッシュヒット

24 割り込み発生 53 MMU 命令側アクセスリクエスト

25 オペランドフェッチ段 (OF) が原因でパイプラインが

ストール

54 MMU 命令 TLB (ITLB) ヒット

26 実行段 (EX) が原因でパイプラインがストール 55 MMU データ TLB (DTLB) ヒット

27 メモリ段 (MEM) が原因でパイプラインがストール 56 MMU 統合 TLB (UTLB) ヒット

28 整数除算 (idiv、 idivu) 実行

レイテンシおよびイベントカウンターのイベント

57 入力から割り込みベクターまでの割り込みレイテンシ 61 MMU アドレスルックアップレイテンシ

58 メモリ読み出しのデータキャッシュレイテンシ 62 ペリフェラル AXI インターフェイスデータ読み出し

レイテンシ

59 メモリ書き込みのデータキャッシュレイテンシ 63 ペリフェラル AXI インターフェイスデータ書き込み

レイテンシ

60 メモリ読み出しの命令キャッシュレイテンシ

表 2‐40: MicroBlaze パフォーマンス監視イベント

イベント

説明イベ

ント説明





パフォーマンス監視を設定および制御し、イベントおよびレイテンシカウンターに読み出しかおよび書き込みを実

行するために使用されるデバッグレジスタは、表 2-41にリストされています。これらのレジスタはすべて (パ

フォーマンスカウンターコマンドレジスタを除く )、まずすべてのイベントカウンター用に、続いてレイテンシカ

ウンター用に、読み出し /書き込みをするために繰り返しアクセスされます。

DBG_CTRL 値は、レジスタにアクセスするための MDM デバッグレジスタアクセス制御レジスタで使用される値を

示し、この値は、デバッグレジスタへの MDM ソフトウェアアクセスで使用されます。

パフォーマンスカウンター制御レジスタ

パフォーマンスカウンター制御レジスタ (PCCTRLR) は、設定されたパフォーマンスカウンターでカウントされる

イベントを定義するために使用されます。設定されたカウンターすべてのイベントを定義するには、各カウンター

に対してこのレジスタを繰り返し書き込む必要があります。このレジスタは書き込み専用レジスタです。読み出し

リクエストを出力しても効力はなく、未定義データが読み出されます。

レジスタを書き込みむたびに、選択されたカウンターがインクリメントします。パフォーマンスカウンターコマン

ドレジスタを使用し、選択したカウンターを最初のカウンターに再びリセットできます。

表 2‐41: MicroBlaze パフォーマンスデバッグレジスタ

レジスタ名サイズ (ビット )

MDM

コマンドDBG_CTRL 値 R/W 説明

パフォーマンスカウンター制御

8 0101 0001 4A207 W表 2-40にあるように、設定されたカウ

ンターそれぞれのイベントを選択

パフォーマンスカウンターコマンド

5 0101 0010 4A404 Wカウンターのクリア、カウンターの開

始または停止、カウンターのサンプル

を実行するコマンド

パフォーマンスカウンターステータス

2 0101 0011 4A601 R設定されたパフォーマンスカウンター

それぞれのサンプルされたステータス

を読み出し

パフォーマンスカウンターデータ

読み出し

32 0101 0110 4AC1F R設定されたパフォーマンスカウンター

それぞれのサンプルされた値を読み出

し

パフォーマンスカウンターデータ

書き込み

32 0101 0111 4AE1F W設定されたパフォーマンスカウンター

それぞれの初期値を書き込み

31 8 7 0

- -

予約イベント

図 2‐26: パフォーマンスカウンター制御レジスタ

表 2‐42: パフォーマンスカウンター制御レジスタ (PCCTRLR)


7:0 イベントパフォーマンスカウンターイベント (表 2-40を参照) 0





パフォーマンスカウンターコマンドレジスタ

パフォーマンスカウンターコマンドレジスタ (PCCMDR) は、すべてのカウンターのクリア、開始、停止、または

サンプルするコマンドを実行するために使用されます。このレジスタは書き込み専用レジスタです。読み出しリク

エストを出力しても効力はなく、未定義データが読み出されます。

パフォーマンスカウンターステータスレジスタ

パフォーマンスカウンターステータスレジスタ (PCSR) は、カウンターのサンプルされたステータスを読み出しま

す。設定されたカウンターすべてのステータスを読み出すには、各カウンターに対してこのレジスタを繰り返し読

み出す必要があります。このレジスタは読み出し専用レジスタです。レジスタに書き込みリクエストを出しても何

も起きません。

レジスタを読み出すたびに、選択されたカウンターがインクリメントします。パフォーマンスカウンターコマンド

レジスタを使用し、選択したカウンターを最初のカウンターに再びリセットできます。

31 5 4 3 2 1 0

- - - - - -

予約CLR

STA

STOP

SAM

RES

図 2‐27: パフォーマンスカウンターコマンドレジスタ

表 2‐43: パフォーマンスカウンターコマンドレジスタ (PCCMDR)


4 クリアすべてのカウンターを 0 にクリア 0

3 開始すべてのカウンターの設定されたイベントを同時にカウント開始 0

2 停止すべてのカウンターのカウントを同時に停止 0

1 サンプル読み出しのため、すべてのカウンターのステータスおよび値を同時にサン

プル

0

0 リセットパフォーマンスカウンター制御、ステータス、読み出しデータ、書き込み

データを使用してアクセスするため、アクセスされたカウンターを最初の

イベントカウンターにリセット

0

31 2 1 0

- - -

予約 OF FULL

図 2‐28: パフォーマンスカウンターステータスレジスタ





パフォーマンスカウンターデータ読み出しレジスタ

パフォーマンスカウンターデータ読み出しレジスタ (PCDRR) は、カウンターのサンプルされた値を読み出します。

設定されたカウンターすべての値を読み出すには、このレジスタを繰り返し読み出す必要があります。このレジス

タは読み出し専用レジスタです。レジスタに書き込みリクエストを出しても何も起きません。

コンフィギュレーションによりますが、カウンターには 32 ビットを超えるビットを格納できるため、特定カウン

ターの情報をすべて取り出すため、このレジスタを繰り返し読み出す必要がある場合があります。詳細は、表 2-46

を参照してください。

表 2‐44: パフォーマンスカウンターステータスレジスタ (PCSR)


1 オーバー

フロー

カウンターが最大値を超えてカウントすると、このビットがセットされま

す。

0

0 FULL 前のイベントが完了する前に新しいレイテンシカウンターイベントが開始

すると、このビットがセットされます。これは計測された値の正確さが落

ちたことを示します。

0

31 0

-

アイテム

図 2‐29: パフォーマンスカウンターデータ読み出しレジスタ

表 2‐45: パフォーマンスカウンターデータ読み出しレジスタ (PCDRR)


31:0 アイテムサンプルされたカウンター値アイテム 0

表 2‐46: パフォーマンスカウンターデータアイテム

カウンタータイプアイテム

説明

C_DEBUG_COUNTER_WIDTH = 32

イベントカウンター

1 イベントが発生した回数

レイテンシカウンター


2 各イベントレイテンシの合計

3 各イベントレイテンシの平方の和

4 31:1615:0

最小計測レイテンシ、 16 ビット

最大計測レイテンシ、 16 ビット



1 31:1615:0

0x0000

イベントが発生した回数、最上位ビット 16 ビット

2 イベントが発生した回数、最下位ビット 32 ビット





パフォーマンスカウンターデータ書き込みレジスタ

パフォーマンスカウンターデータ書き込みレジスタ (PCDWR) は、初期値をカウンターに書き込みます。設定され

たカウンターすべてに書き込むには、このレジスタに繰り返し書き込む必要があります。このレジスタは書き込み

専用レジスタです。読み出しリクエストを出力しても効力はなく、未定義データが読み出されます。

表 2-46にあるように、コンフィギュレーションによりますが、カウンターには 32 ビットを超えるビットを格納でき

るため、特定カウンターの情報をすべてアップデートするため、このレジスタに繰り返し書き込む必要がある場合

があります。



2 31:1615:0

0x0000

各イベントレイテンシの合計、最上位ビット 16 ビット

3 各イベントレイテンシの合計、最下位ビット 32 ビット

4 31:1615:0

0x0000

各イベントレイテンシの平方の和、最上位ビット 16 ビット

5 各イベントレイテンシの平方の和、最下位ビット 32 ビット

6 最小計測レイテンシ、 32 ビット

7 最大計測レイテンシ、 32 ビット



1 イベントが発生した回数、最上位ビット 32 ビット

2 イベントが発生した回数、最下位ビット 32 ビット


1 イベントが発生した回数、 32 ビット

2 各イベントレイテンシの合計、最上位ビット 32 ビット

3 各イベントレイテンシの合計、最下位ビット 32 ビット

4 各イベントレイテンシの平方の和、最上位ビット 32 ビット

5 各イベントレイテンシの平方の和、最下位ビット 32 ビット

6 最小計測レイテンシ、 32 ビット

7 最大計測レイテンシ、 32 ビット

表 2‐46: パフォーマンスカウンターデータアイテム (続き)

カウンタータイプアイテム

説明

31 0

-

アイテム

図 2‐30: パフォーマンスカウンターデータ書き込みレジスタ

表 2‐47: パフォーマンスカウンターデータ書き込みレジスタ (PCDWR)


31:0 アイテムカウンターに書き込むためのカウンター値アイテム 0





プログラムトレース

MicroBlaze の拡張デバッグには、プログラム実行トレースをイネーブルにするプログラムトレース機能が含まれ、

エンベデッドトレースバッファーに情報を格納するか、または MDM へ情報を転送して、プログラム実行の追跡を

可能にします。 MDM は、 C_DEBUG_EXTERNAL_TRACE が設定されているときに使用され、外部インターフェイス

を介して、複数のプロセッサからのプログラムトレースの出力を可能にします。

エンベデッドトレースバッファーのサイズは、 C_DEBUG_TRACE_SIZE を使用して、 8 KB から 128 KB の範囲で設

定できます。 C_DEBUG_TRACE_SIZE を 0 (None) に設定すると、プログラムトレースはディスエーブルになります。

プログラムトレースでは、トレースデータ量が圧縮されますが、プログラム実行フローまたはプロセッサソフト

ウェアステート全体を再構築できます。圧縮には主に 3 つのレベルがあります。

• 完全トレース

設定されているエンベデッドトレースバッファーサイズによりますが、 512 から 8192 アイテムの範囲で、 144

ビットを使用して実行された各命令のサイクルカウントなど、完全トレース情報を格納します。

C_DEBUG_EXTERNAL_TRACE が設定されていると、これは使用できません。

• プログラムフロー

分岐した/分岐していない分岐シーケンス、間接的な分岐、割り込み、例外、ハードウェアブレークの新しいプ

ログラムカウンターといった、プログラムフローの変化を格納します。

また、リターン命令がプログラムフローの再構築を簡素化できるように、または分岐したすべての分岐が自己

変更コードを処理できるように、オプションでプログラムカウンターを格納することも可能です。

メモリから読み出されたデータ、または AXI4-Stream インターフェイスからフェッチされたデータは、オプ

ションで、プロセッサソフトウェアステート全体を再構築できるように格納でき、逆方向のシングルステップ

機能を可能にします。

• プログラムフローおよびサイクルカウント

プログラムフローのみと同じ情報と一緒に、命令と命令との間のサイクルカウントを格納し、プログラム実行

時間の再構築も可能にします。

トレース制御レジスタでトレースポイントとして設定されているプログラムブレークポイントまたはウォッチポイ

ントにあたるか、またはクロストリガーイベントにより、トレースコマンドレジスタを介して、トレースは開始

できます (表 2-61参照)。

トレースバッファーがいっぱいになると、トレースは自動的に停止しますが、トレースコマンドレジスタまたはク

ロストリガーイベントにより、停止させることも可能です (表 2-61参照)。

サイクルカウントは、完全トレースを使用している場合は最大 32768 クロックサイクルまでカウントでき、プログ

ラムフローおよびサイクルカウントを使用している場合は、命令と命令の間で 8182 サイクルまでカウントできま

す。サイクルカウントがこの値を超えると、トレースステータスレジスタオーバーフロービットが 1 にセットさ

れます。

トレースバッファーがいっぱいになったとき、またはサイクルカウントがオーバーフローになったとき、プロセッ

サを停止するようトレースを設定することは可能です。そのように設定しておくと、トレースバッファーを読み出

すのに必要な時間が原因で、リアルタイムでないにもかかわらず、プログラムフロー全体を継続的にトレースでき

ます。

トレースを設定および制御し、エンベデッドトレースバッファーを読み出すのに使用されるデバッグレジスタは、

表 2-48にリストされています。







トレース制御レジスタ

トレース制御レジスタ (TCTRLR) は、トレース動作を定義するために使用されます。このレジスタは書き込み専用

レジスタです。読み出しリクエストを出力しても効力はなく、未定義データが読み出されます。

表 2‐48: MicroBlaze プログラムトレースデバッグレジスタ


MDM


トレース制御 22 0110 0001 4C215 Wトレースポイント、トレース圧縮レベルを

設定、およびオプションでトレース情報を

格納

トレースコマンド 4 0110 0010 4C403 Wトレースバッファーのクリア、トレースの

開始/停止、および現在のバッファーアイテ

ム数をサンプルするコマンド

トレースステータス

18 0110 0011 4C611 Rサンプルされたトレースバッファーステー

タスの読み出し

トレースデータ

読み出し1

1. C_DEBUG_EXTERNAL_TRACE が設定されていると、このレジスタは使用できません。

18 0110 0110 4CC11 Rエンベデッドトレースバッファーから一番

古いアイテムを読み出し

31 22 21 6 5 4 3 2 1 0

- - - - - - -

予約トレースポイントレベル FH SPC SL SR

図 2‐31: トレース制御レジスタ

表 2‐49: トレース制御レジスタ (TCTRLR)


21:6 トレース

ポイント

対応するブレークポイントまたはウォッチポイントをトレースポイントに

変更

0

5:4 レベルトレース圧縮レベル

00 = 完全トレース (C_DEBUG_EXTERNAL_TRACE と一緒には使用できない)01 = プログラムフロー

10 = 予約

11 = プログラムフローおよびサイクルカウント

00

3 フル停止フルトレースバッファーまたはサイクルカウントオーバーフローでデ

バッグ停止

0

2 プログラム

カウンター

(PC) 保存

分岐しているすべての分岐に対し新しいプログラムカウンターを保存 0





トレースコマンドレジスタ

トレースコマンドレジスタ (TCMDR) は、トレースのクリア、開始、停止だけでなく、トレースアイテム数をサン

プルするためのコマンドを出力するのに使用されます。このレジスタは書き込み専用レジスタです。読み出しリク

エストを出力しても効力はなく、未定義データが読み出されます。

トレースステータスレジスタ

トレースステータスレジスタ (TSR) は、トレースが開始したかどうかの判断、サイクルカウントオーバーフロー

のチェック、エンベデッドトレースバッファーでのサンプルされたアイテム数の読み出しをするために使用されま

す。このレジスタは読み出し専用レジスタです。レジスタに書き込みリクエストを出しても何も起きません。

1 ロード保存ロードを保存し、命令新規データ値を取得 0

0 リターン

保存

戻り命令に対し新しいプログラムカウンターを保存 0

表 2‐49: トレース制御レジスタ (TCTRLR) (続き)


31 4 3 2 1 0

- - - - -

予約 CLR STA STOP SAM

図 2‐32: トレースコマンドレジスタ

表 2‐50: トレースコマンドレジスタ (TCMDR)


3 クリアトレースステータスをクリアにし、トレースバッファーを空にする 0

2 開始トレースをすぐに開始 0

1 停止トレースをすぐに停止 0

0 サンプルトレースバッファーの現在のアイテム数をサンプル 0

31 18 17 16 15 0

- - -

予約 STA OF アイテムカウント

図 2‐33: トレースステータスレジスタ

表 2‐51: トレースステータスレジスタ (TSR)


17 開始トレース開始、トレースが開始するときは 1 にセット、停止したときは 0

にクリア

0





トレースデータ読み出しレジスタ

トレースデータ読み出しレジスタ (TDRR) には、エンベデッドトレースバッファーから読み出された一番古いアイ

テムが含まれています。このレジスタが読み出されると、次のアイレムがトレースバッファーから読み出されます。

トレースステータスレジスタのアイテム数で示されている、トレースバッファーで使用可能なアイテムを超える数

を読み出すとエラーになります。このレジスタは読み出し専用レジスタです。レジスタに書き込みリクエストを出

しても何も起きません。

圧縮レベルと格納されているデータによりますが、トレースデータエンティティは 18 ビットを超えるビットで構

成されている可能性があるため、特定データ絵ティティの情報をすべて取り出すため、このレジスタを繰り返し読

み出す必要がある場合があります。詳細は、表 2-53を参照してください。

16 オーバー

フロー

サイクルカウントオーバーフロー、サイクルカウントオーバーフローの

ときは 1 にセット、クリアコマンドにより 0 にクリア

0

15:0 アイテム

カウント

トレースバッファーアイテムカウントをサンプル 0x0000

表 2‐51: トレースステータスレジスタ (TSR) (続き)


31 18 17 0

- -

予約バッファー値

図 2‐34: トレースデータ読み出しレジスタ

表 2‐52: トレースデータ読み出しレジスタ (TDRR)


17:0 バッファー

値

エンベデッドトレースバッファーアイテム 0x00000

表 2‐53: トレースカウンターデータエンティティ

エンティティアイテム

ビット説明

完全トレース 1 17:3

2:0

実行された命令のサイクルカウント

Machine Status Register[17:19]

2 17:6

5:1

0

Machine Status Register[20:31]

デスティネーションレジスタアドレス (r0 - r31)、書き込

まれている場合は有効

1 にセットされている場合は、デスティネーションレジス

タに書き込み

3 17:13

12

11

10

9:6

5:0

Exception Kind、例外がある場合は有効

1 にセットされている場合は例外がある

1 にセットされている場合はロード命令でデータ読み出し

1 にセットされている場合はストア命令でデータ書き込み

バイトイネーブル、ストア命令の場合有効

ストア命令の場合は書き込みデータ [0:5]、またはその他

の命令の場合はデスティネーションレジスタデータ [0:5]





4 17:0 書き込みデータ [6:23]、またはデスティネーションレジス

タデータ [6:23]

5 17:10

9:0書き込みデータ [24:31]、またはデスティネーションレジ

スタデータ [24:31]

ロードおよびストア命令の場合はデータアドレス [0:9]、

または

その他の命令の場合は実行された命令 [0:9]

6 17:0 データアドレス [10:27] または実行された命令 [10:27]

7 17:14

13:0

データアドレス [28:31] または実行された命令 [28:31]

Program Counter[0:13]

8 17:0 Program Counter[14:31]

プログラムフロー : 分岐 1 17:16

15:12

11:0

00 - アイテムにプログラムフロー分岐が含まれる

アイテム (1 - 12) でカウントされる分岐の数 (N)

左の N ビットはプログラムフローの分岐を表すこのビッ

トが 1 の場合、分岐は分岐しており、それ以外の場合は分

岐していない

プログラムフロー : プログラムカウンター

1 17:16

15:0

01 - アイテムにプログラムカウンター値が含まれる


2 17:16

15:0

01 - アイテムにプログラムカウンター値が含まれる


プログラムフロー : 読み出しデータ 1 17:16

15:0

10 - アイテムに読み出しデータが含まれる

ロードおよび get 命令で読み出されたデータ [0:15]

2 17:16

15:0

10 - アイテムに読み出しデータが含まれる

ロードおよび get 命令で読み出されたデータ [15:31]

プログラムフロー (サイクルカウン

ト付き ): 分岐および短いサイクルカウント

1 17:16

15:14

13:8

7

6:1

0


01、 10 - カウントされた (1 - 2) 分岐の数 (N)

前に実行された命令のサイクルカウント

1 にセットの場合は分岐は分岐しており、それ以外の場合

は分岐していない




プログラムフロー (サイクルカウン

ト付き ):分岐および長いサイクルカウント

1 17:16

15:14

13:1

0


11 - アイテムに分岐および長いサイクルカウントが含まれ

る




表 2‐53: トレースカウンターデータエンティティ (続き)

エンティティアイテム

ビット説明





非侵入型のプロファイリング

拡張デバッグでは、プログラム実行の統計を格納するのにプロファイリングバッファーを使用する、非侵入型プロ

ファイリングが提供されています。プロファイリングバッファーのサイズは、 C_DEBUG_PROFILE_SIZE を使用し

て、 4 KB から 128 KB の範囲で設定できます。 C_DEBUG_PROFILE_SIZE を 0 (None) に設定すると、非侵入型プロ

ファイリングはディスエーブルになります。

プロファイリングバッファーはビンに分かれていて、各ビンは、あるアドレス範囲内で実行された命令数またはク

ロックサイクル数をカウントします。各ピンは、命令またはサイクルを 236 - 1 = 68719476735 までカウントします。

プロファイリングロウアドレスレジスタおよびプロファイリングハイアドレスレジスタを介して定義されるプロ

ファイルされたアドレス範囲およびバッファーサイズによって、各ビンのアドレス範囲は決まります。

プロファイリングの開始/停止は、プロファイリング制御レジスタまたはクロストリガーイベントで制御します (

表 2-61を参照)。

プロファイリングを設定および制御し、プロファイリングバッファーの読み出し /書き込みに使用されるデバッグレ

ジスタは、表 2-54にリストされています。



表 2‐54: MicroBlaze プロファイリングデバッグレジスタ


MDM


プロファイリング

制御8 0111 0001 4E207 W

プロファイリングのイネーブル/ディス

エーブル、カウント方法およびビンの使

用方法の設定


ロウアドレス30 0111 0010 4E41D W

プロファイルされたアドレス範囲の低ア

ドレスを定義


ハイアドレス30 0111 0011 4E61D W

プロファイルされたアドレス範囲の高ア

ドレスを定義


バッファーアドレス

9 - 14 0111 0100

9: 4E808

10: 4E809

...

14: 4E80D

W読み出しまたは書き込みをするプロファ

イリングバッファーのアドレスを設定 (ビ

ン)


データ読み出し36 0111 0110 4EC23 R

プロファイリングバッファーからの読み

出しデータ


データ書き込み32 0111 0111 4EE1F W

プロファイリングバッファーへの書き込

みデータ





プロファイリング制御レジスタ

プロファイリング制御レジスタ (PCTRLR) は、プロファイリングのイネーブル (開始)/ディスエーブル (停止) のため

に使用されます。また、実行命令数または実行クロックサイクルのカウントの設定、およびプロファイリングバッ

ファービンの使用方法の定義にも使用されます。このレジスタは書き込み専用レジスタです。読み出しリクエスト

を出力しても効力はなく、未定義データが読み出されます。

ビン制御値 (B) は、次の式で求めることができます。

L はプロファイリングロウレジスタ、 H はプロファイリングハイレジスタ、 S は C_DEBUG_PROFILE_SIZE になり

ます。

プロファイリングロウアドレスレジスタ

プロファイリングロウアドレスレジスタ (PLAR) は、プロファイルされたエリアのロウワードアドレスを定義する

のに使用されます。このレジスタは書き込み専用レジスタです。読み出しリクエストを出力しても効力はなく、未

定義データが読み出されます。

B log2H L– S 4+

S 4‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐=

31 8 7 6 5 4 0

- - - - -

予約 ENA DIS CC ビン制御

図 2‐35: プロファイリング制御レジスタ

表 2‐55: プロファイリング制御レジスタ (PCTRLR)


7 イネーブルプロファイリングのイネーブル (開始) 0

6 ディスエー

ブル

プロファイリングのディスエーブル (停止) 0

5 サイクル

カウントの

イネーブル

実行された命令のクロックサイクルをカウント

0 = ディスエーブル、実行された命令のカウント数

1 = イネーブル、実行された命令のクロックサイクルの数

0

4:0 ビン制御プロファイリングバッファーの各ビンでカウントされるアドレス数 00000

31 30 29 0

- -

予約ロウワードアドレス

図 2‐36: プロファイリングロウアドレスレジスタ

表 2‐56: プロファイリングロウアドレスレジスタ (PLAR)


29:0 ロウ

ワード

プロファイルされたエリアのロウワードアドレス 0





プロファイリングハイアドレスレジスタ

プロファイリングハイアドレスレジスタ (PHAR) は、プロファイルされたエリアのハイワードアドレスを定義する

のに使用されます。このレジスタは書き込み専用レジスタです。読み出しリクエストを出力しても効力はなく、未

定義データが読み出されます。

プロファイリングバッファーアドレスレジスタ

プロファイリングバッファーアドレスレジスタ (PBAR) は、読み出す/書き込むプロファイリングバッファーのビン

を定義するのに使用されます。 C_DEBUG_PROFILE_SIZE の設定により、このレジスタのビット数は変わります。

このレジスタは書き込み専用レジスタです。読み出しリクエストを出力しても効力はなく、未定義データが読み出

されます。

31 30 29 0

- -

予約ハイワードアドレス

図 2‐37: プロファイリングハイアドレスレジスタ

表 2‐57: プロファイリングハイアドレスレジスタ (PHAR)


29:0 ハイ

ワード

プロファイルされたエリアのハイワードアドレス 0

31 n n-1 0

- -

予約バッファーアドレス

図 2‐38: プロファイリングバッファーアドレスレジスタ

表 2‐58: プロファイリングバッファーアドレスレジスタ (PBAR)


n-1:0 バッ

ファーア

ドレス

読み出しまたは書き込みをするプロファイリングバッファーのビン。ビッ

ト数 (n) は、 4 KB バッファーの場合は 10、 8 KB バッファーの場合は 11、 ....

128 KB バッファーの場合は 15。

0





プロファイリングデータ読み出しレジスタ

プロファイリングデータ読み出しレジスタ (PDRR) は、プロファイリングバッファーアドレスレジスタで示される

ビンの値を読み出し、プロファイリングバッファーアドレスレジスタをインクリメントします。このレジスタは読

み出し専用レジスタです。レジスタに書き込みリクエストを出しても何も起きません。

レジスタをデバッグするため MDM ソフトウェアアクセスでこのレジスタを読み出す場合、 2 回連続アクセスする

とデータが読み出されます。

プロファイリングデータ書き込みレジスタ

プロファイリングデータ書き込みレジスタ (PDWR) は、プロファイリングバッファーアドレスレジスタで示される

ビンに新しい値を書き込み、プロファイリングバッファーアドレスレジスタをインクリメントします。このレジス

タは書き込み専用レジスタです。読み出しリクエストを出力しても効力はなく、未定義データが読み出されます。

このレジスタは、プロファイリングをイネーブルする前にプロファイリングバッファーをクリアにするために使用

できます。

プロファイリングバッファービンの最上位ビット 4 つが新しい値が書き込まれると 0 になります。

35 0

-

読み出しデータ

図 2‐39: プロファイリングデータ読み出しレジスタ

表 2‐59: プロファイリングデータ読み出しレジスタ (PDRR)


35:0 読み出し

データ

ビンで実行された命令数または実行されたクロックサイクル数 0

31 0

-

書き込みデータ

図 2‐40: プロファイリングデータ書き込みレジスタ

表 2‐60: プロファイリングデータ書き込みレジスタ (PDWR)


31:0 書き込み

データ

ビンに書き込むデータ 0





クロストリガーサポート

クロストリガーは、 DBG_STOP と MB_Halted の 2 つの信号で指定できます。

• DBG_STOP 入力が 1 に設定されていると、いくつか命令が出た後に MicroBlaze は停止します。 XSDB は

MicoBlaze の停止を検出し、停止の発生した箇所を示します。この信号は、 Vivado® に統合されているロジック

アナライザー (ILA) がトリガーされたときなど、外部イベントで MicroBlaze プロセッサを停止させるのに使用

できます。

• MicroBlaze が停止するときは常に MB_Halted 出力信号は 1 に設定されています。たとえば、ブレークポイン

トまたはウォッチポイントを通過した後、停止 XSDB コマンドの後、または DBG_STOP 入力が設定されたとき

などです。この出力は MicroBlaze 実行が XSDB コマンドで再開されるとクリアになります。

MB_Halted 信号は、 Vivado ILA をトリガーしたり、 DBG_STOP 入力に接続してマルチプロセッサシステムで

ほかの MicroBlaze コアを停止するのに使用できます。

拡張デバッグでは、クロストリガーは MDM と共に使用するとサポートされます。 MDM には、接続されたすべて

のプロセッサ間のプログラマブルクロストリガーと、外部トリガー入力および出力が含まれます。詳細は、

『MicroBlaze Debug Module (MDM) 製品ガイド』 (PG115) を参照してください。

MicroBlaze では最大 8 個のクロストリガーアクションが処理できます。クロストリガーアクションは、デバッグ

バスを介して接続されている、対応する MDM のクロストリガー出力によって生成されます。クロストリガーアク

ションそれぞれの影響は、表 2-61にまとめられています。

MicroBlaze では最大 8 個のクロストリガーイベントが生成できます。クロストリガーイベントは、デバッグバス

を介して接続されている、そのイベントに対応する MDM のクロストリガー入力に影響します。クロストリガーイ

ベントは表 2-62で説明されています。

表 2‐61: MicroBlaze クロストリガーアクション

番号動作説明

0 デバッグ停止プロセッサが実行中の場合 MicroBlaze を停止し、 MB_Halted 出力をセット。

Dbg_Stop 入力をセットしても同じ効果が得られる。

1 実行継続プロセッサが実行中の場合実行を継続し、 MB_Halted 出力をクリア

2 プログラム

トレース停止

トレース中の場合はプログラムトレースを停止

3 プログラム

トレース開始

トレースが停止している場合は、プログラムトレースを開始

4 パフォーマンス

監視停止

パフォーマンス監視中の場合はそれを停止


監視開始

パフォーマンス監視停止の場合はそれを開始

6 プロファイリングの


プロファイリング中の場合はそれをディスエーブル


イネーブル

プロファイリングがディスエーブルの場合はそれをイネーブルにする






トレースインターフェイスの概要

MicroBlaze のトレースインターフェイスは、パフォーマンスの監視および解析のため、多数の内部ステート信号を

エクスポートします。ザイリンクスが開発した解析コアを介してのみ、このトレースインターフェイスを使用する

ことを推奨します。今後の MicroBlaze リリースでのこのインターフェイスには、下位互換性がない可能性がありま

す。

エクスポートされる信号のリストは、表 3-16を参照してください。

表 2‐62: MicroBlaze クロストリガーイベント

番号イベント説明

0 MicroBlaze 停止 MicroBlaze が停止しているときイベントを生成。 MB_Halted 出力が設定され

ていると、同じイベントになる。

1 実行再開デバッグ停止からプロセッサが実行を再開するとき、イベントを生成。

MB_Halted 出力がクリアになると、同じイベントになる。

2 プログラムトレース

停止

プログラムトレースコマンドレジスタにコマンドを書き込むことによりプロ

グラムトレースが停止するとき、トレースバッファーがいっぱいのとき、ま

たはクロストリガーアクションにより、イベントを生成

3 プログラムトレース

開始

プログラムトレースコマンドレジスタにコマンドを書き込むことによりプロ

グラムトレースが開始するとき、トレースポイントを通過するとき、またはク

ロストリガーアクションにより、イベントを生成


監視停止

パフォーマンスカウンターコマンドレジスタにコマンドを書き込むことによ

りパフォーマンス監視が停止するとき、またはクロストリガーアクションに

より、イベントを生成


監視開始

パフォーマンスカウンターコマンドレジスタにコマンドを書き込むことによ

りパフォーマンス監視が開始するとき、またはクロストリガーアクションに

より、イベントを生成



プロファイリング制御レジスタにコマンドを書き込むことによりプロファイリ

ングがイネーブルになるとき、またはクロストリガーアクションにより、イ

ベントを生成


イネーブル

プロファイリング制御レジスタにコマンドを書き込むことによりプロファイリ

ングがディスエーブルになるとき、またはクロストリガーアクションにより、

イベントを生成





フォールトトレランス

MicroBlaze に含まれるフォールトトレランス機能は、 C_FAULT_TOLERANT を使用してイネーブルにすることがで

き、内部ブロック RAM にはエラー検出を提供し (命令キャッシュ、データキャッシュ、分岐先キャッシュ、 MMU

で)、 LMB ブロック RAM ではエラー検出およびエラー訂正 (ECC) のサポートを提供します。フォールトトレランス

がイネーブルになっていると、ブロック RAM のソフトエラーはすべて検出され訂正されるため、全体的なエラー

発生率を著しく下げることができます。

ブロック RAM を保護するだけでなく、通常は、 FPGA のコンフィギュレーションメモリも保護する必要がありま

す。このトピックの詳細、参考資料に関しては、『LogiCORE IP Soft Error Mitigation Controller 製品ガイド』 (PG036) を


コンフィギュレーション

MicroBlaze コンフィギュレーションの使用

[General] ページにある MicroBlaze のコンフィギュレーションのダイアログボックスで、フォールトトレランスはイ

ネーブルにできます。

MicroBlaze でフォールトトレランスをイネーブルにした後、システムが生成されると、接続されている LMB BRAM

Interface Controller で ECC は自動的にイネーブルになります。つまり、フォールトトレランスおよび最小限の ECC

サポートを有効にするのに、ほかには何も設定する必要がないということです。

すべての接続されている LMB BRAM Interface Controller のコンフィギュレーションダイアログボックスで、 C_ECC

をディスエーブルにし、 LMB ブロック RAM を保護しないまま、 ECC サポートを手動で上書きすることは可能です (

推奨されてはいません)。この場合、フォールトトレランスはイネーブルなので、内部 MicroBalze ブロック RAM の

保護は有効のままです。

LMB BRAM Interface Controller の使用

先ほど説明した方法とは別の方法で、すべての接続されている LMB BRAM Interface Controller のコンフィギュレー

ションダイアログボックスで、 ECC をイネーブルにすることも可能です。この場合、システムが生成されるとき、

フォールトトレランスは MicroBlaze で自動的にイネーブルになります。つまり、 ECC サポートおよび MicroBlaze

フォールトトレランスを有効にするのに、ほかには何も設定する必要がないということです。

ECC はすべてのコントローラーでイネーブルまたはディスエーブルにする必要があり、これは DRC でチェックされ

ます。

MicroBlaze のコンフィギュレーションダイアログボックスで、 C_FAULT_TOLERANT を明示的にディスエーブルに

して、 MicroBlaze でフォールトトレランスサポートを手動で上書きすることは可能です。 MicroBlaze でブロック

RAM が使用されていない限り、これは推奨されません。また、訂正不可能な ECC エラーからのバス例外を処理す

る必要はありません。

機能

MicroBlaze のフォールトトレランス機能の概要をここに説明します。各機能の詳細は、次のセクションを参照して

ください。

• 「命令キャッシュ操作」



https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=sem;v=latest;d=pg036_sem.pdf



• 「データキャッシュ操作」

• 「UTLB 管理」

• 「分岐先キャッシュ」

• 「命令バス例外」

• 「データバス例外」

• 「例外の原因」

MB BRAM Interface Controller v4.0 またはそれ以降のバージョンでは、 LMB ECC インプリメンテーションを提供しま

す。パフォーマンスやリソース使用率などの詳細は、『LogiCORE IP LMB BRAM Interface Controller 製品ガイド』

(PG112) を参照してください。

命令およびデータキャッシュ保護

命令およびデータキャッシュでブロック RAM を保護するには、パリティが使用されます。パリティエラーが検出

されると、対応するキャッシュラインが無効化されます。これにより、外部メモリから正しい値がキャッシュにリ

ロードされます。キャッシュヒットが発生するたびにパリティはチェックされます。

これはライトスルーの場合のみ機能するため、フォールトトレランスがイネーブルのときは、ライトバックデータ

キャッシュは使用できません。これは DRC でチェックされます。

キャッシュのブロック RAM に新しい値が書き込まれると、パリティも計算されて書き込まれます。タグ用に 1 パリ

ティビット、命令キャッシュデータ用に 1 パリティビット、データキャッシュラインの各ワード用に 1 パリティ

ビットが使用されます。

たいていの場合、フォールトトレランスを有効にしても、スペアビットがパリティ用に使用できるため、必要な

キャッシュブロック RAM の数が増えることはありません。フォールトトレランスを有効にする場合、リソース使

用率の増加、特にブロック RAM の数などは、 MicroBlaze のコンフィギュレーションダイアログボックスで簡単に

確認できます。

メモリ管理ユニット (MMU) 保護

MMU の統合変換ルックアサイドバッファー (UTLB) でブロック RAM を保護するには、パリティが使用されます。

アドレス変換中にパリティエラーが検出されると、 TLB ミス例外が発生し、ソフトウェアはエントリをリロードす

ることになります。

TLBHI および TLBLO レジスタを使用して新しい TLB エントリを書き込むと、パリティが計算されます。各エント

リで 1 パリティビットが使用されます。

TLBHI および TLBLO レジスタを使用して UTLB エントリを読み出すとき、パリティもチェックされます。この場合

でパリティエラーが検出されると、有効ビットがクリアになって、エントリは無効になります。

フォールトトレランスを有効にしても、スペアビットがパリティに使用できるため、 MMU のブロック RAM サイズ

が大きくなることはありません。

分岐先キャッシュ保護

分岐先キャッシュでブロック RAM を保護するには、パリティが使用されます。分岐先アドレスを検索しているとき

にパリティエラーが検出されると、アドレスは無視され、標準分岐になります。



https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=lmb_bram_if_cntlr;v=latest;d=pg112-lmb-bram-if-cntlr.pdf



分岐先キャッシュに新しいアドレスが書き込まれると、パリティが計算されます。各アドレスに 1 パリティビット

が使用されます。

フォールトトレランスを有効にしても、スペアビットがパリティに使用できるため、分岐キャッシュのブロック

RAM サイズが増えることはありません。

例外処理

フォールトトレランスが有効になっていて、 LMB ブロック RAM でエラーが発生すると、 LMB BRAM Interface

Controller が LMB インターフェイスでエラー信号を生成します。

マシンステータスレジスタで EE ビットをセットして、 MicroBlaze で例外を有効にする場合、影響を受けるイン

ターフェイスによりますが、訂正不可能なエラー信号は、命令バス例外かデータバス例外のいずれかを生成します。

例外処理中にバス例外が発生した場合は、 MicroBlaze は停止し、外部エラー信号 MB_Error がセットされます。こ

の動作により、訂正不可能なエラーにより壊れた命令を実行することは不可能になります。

ソフトウェアサポート

スクラビング

ビットエラーがブロック RAM に蓄積されないようにするため、定期的にビットエラーをスクラブする必要があり

ます。

特定のコンフィギュレーションで使用される LMB ブロック RAM 全体および MicroBlaze 内部ブロック RAM すべて

のスクラブを実行するため、スタンドアロン BSP には microblaze_scrub() という関数があります。この関数

は、タイマー割り込みルーチンから定期的に呼び出されるようになっています。

次はそのコード例です。

#include "xparameters.h"#include "xtmrctr.h"#include "xintc.h"#include "mb_interface.h"

#define SCRUB_PERIOD ...

XIntc InterruptController; /* The Interrupt Controller instance */XTmrCtr TimerCounterInst;/* The Timer Counter instance */

void MicroBlazeScrubHandler(void *CallBackRef, u8 TmrCtrNumber){/* Perform other timer interrupt processing here */microblaze_scrub();

}

int main (void){int Status;

/* * Initialize the timer counter so that it's ready to use, * specify the device ID that is generated in xparameters.h */Status = XTmrCtr_Initialize(&TimerCounterInst, TMRCTR_DEVICE_ID);





if (Status != XST_SUCCESS) {return XST_FAILURE;

}

/* * Connect the timer counter to the interrupt subsystem such that * interrupts can occur. */Status = XIntc_Initialize(&InterruptController, INTC_DEVICE_ID);if (Status != XST_SUCCESS) {return XST_FAILURE;

}

/* * Connect a device driver handler that will be called when an * interrupt for the device occurs, the device driver handler performs * the specific interrupt processing for the device */Status = XIntc_Connect(&InterruptController, TMRCTR_DEVICE_ID,

(XInterruptHandler)XTmrCtr_InterruptHandler,(void *) &TimerCounterInst);

if (Status != XST_SUCCESS) {return XST_FAILURE;

}

/* * Start the interrupt controller such that interrupts are enabled for * all devices that cause interrupts, specifying real mode so that the * timer counter can cause interrupts thru the interrupt controller. */Status = XIntc_Start(&InterruptController, XIN_REAL_MODE);if (Status != XST_SUCCESS) {return XST_FAILURE;

}

/* * Setup the handler for the timer counter that will be called from the * interrupt context when the timer expires, specify a pointer to the * timer counter driver instance as the callback reference so the * handler is able to access the instance data */XTmrCtr_SetHandler(&TimerCounterInst, MicroBlazeScrubHandler,

&TimerCounterInst);

/* * Enable the interrupt of the timer counter so interrupts will occur * and use auto reload mode such that the timer counter will reload * itself automatically and continue repeatedly, without this option * it would expire once only */XTmrCtr_SetOptions(&TimerCounterInst, TIMER_CNTR_0,

XTC_INT_MODE_OPTION | XTC_AUTO_RELOAD_OPTION);

/* * Set a reset value for the timer counter such that it will expire * earlier than letting it roll over from 0, the reset value is loaded * into the timer counter when it is started */XTmrCtr_SetResetValue(TmrCtrInstancePtr,TmrCtrNumber,SCRUB_PERIOD);





/* * Start the timer counter such that it's incrementing by default, * then wait for it to timeout a number of times */XTmrCtr_Start(&TimerCounterInst, TIMER_CNTR_0);

...}

スクラブレートの計算方法など、スクラブのインプリメント方法の詳細は、「スクラビング」を参照してください。

ブロック RAM ドライバー

スタンドアロンの BSP ブロック RAM ドライバーは、LMB BRAM Interface Controller の ECC レジスタにアクセスする

ために使用され、また包括的なセルフテストも提供します。

SDK ザイリンクス C プロジェクトの「ペリフェラルテスト」をインプリメントすると、システムの各 LMB BRAM

Interface Controller のブロック RAM セルフテストを含むセルフテスト例が生成されます。 LMB BRAM Interface

Controller でどの ECC 機能が有効になっているかによりますが、このコードは、 ECC 機能のすべてのテストを実行

します。

セルフテスト例は、スタンドアロン BSP ブロック RAM ドライバーのソースコードにあり、通常は、

microblaze_0/libsrc/bram_v3_03_a/src/xbram_selftest.c というサブディレクトリにあります。

スクラビング

スクラビング方法

スクラビングは、ブロック RAM のタイプごとに特化した方法で実行されます。

• 命令およびデータキャッシュ : キャッシュのすべてのラインは、 WIC および WDC 命令をそれぞれ使用して、

周期的に無効化されます。これにより、外部メモリからキャッシュラインがキャッシュにリロードされます。

• メモリ管理ユニット (MMU) 保護: UTLB のすべてのエントリは、有効ビットをクリアにして、 TLBHI レジスタ

を書き込むことにより、周期的に無効化されます。

• 分岐先キャッシュ (BTC): BTC 全体が、分岐 BRI4 を同期化することにより、無効化されます。

• LMB ブロック RAM: メモリのすべてのアドレスが周期的に読み出しおよび書き込まれ、各アドレスの任意の 1

ビットエラーが訂正されます。

LMB BRAM Interface Controller からの訂正可能なエラー用に割り込みを追加して、割り込みハンドラーのこのアドレ

スをすぐにスクラブすることも可能ですが、たいていの場合は、信頼性を若干向上させる程度です。

それぞれの LMB BRAM Interface Controller で訂正可能エラーファーストフェーリングアドレスレジスタを読み出し

て、エラーが発生しているアドレスを検出できます。割り込みを生成できるようにするには、接続されている LMB

BRAM Interface Controller で C_ECC_STATUS_REGISTERS を 1 に設定し、また、エラーの発生しているアドレスを

読み出すには、 C_CE_FAILING_REGISTERS を 1 に設定する必要があります。

スクラブレートの計算

スクラブレートは、エラー発生率および求める信頼性の度合いに左右されます。

LMB メモリのスクラブレートを概算するための式は、次のようにして求められます。





PW は 1 メモリワードでの訂正可能なエラーの発生確率で、BER は 1 メモリビットのソフトエラーレート、SR はス

クラブレートです。

各製品ファミリのブロック RAM に影響するソフトエラーレートについては、『デバイス信頼性レポート』 (UG116)

を参照してください。

使用例

一般的な使用例をいくつかここで説明します。これらの使用例は、『LogiCORE IP Processor LMB BRAM Interface

Controller 製品ガイド』 (PG112) からの抜粋です。

最小限

MicroBlaze でフォールトトレランスをイネーブルにしていて、ほかのコンフィギュレーションを実行していない場

合、このシステムになります。

エリア制約が厳しく、 ECC 機能のテストやエラー頻度やロケーションの解析をする必要がない場合に適しています。

ECC レジスタはインプリメントされません。 1 ビットエラーは、 MicroBlaze に渡される前に、 ECC ロジックによっ

て訂正されます。訂正不可能なエラーは、 MicroBlaze で例外を生成するエラー信号をセットします。

小型

エラーウィンドを監視する必要があるけれど、 ECC 機能のテストをする必要がない場合に、このシステムを使用し

てください。これは、最小限のシステムに、 1 ビットエラーレートを監視するための訂正可能エラーカウンターレ

ジスタが追加されたものです。エラーレートが高すぎる場合は、スクラブレートを増やし、 1 ビットエラーが訂正

不可能な 2 ビットエラーになるリスクを最低限に抑えるようにしてください。パラメーターは、 C_ECC = 1 および

C_CE_COUNTER_WIDTH = 10 に設定します。

標準

このシステムは標準的な使用例を表しています。エラー頻度を監視する必要があるだけでなく、ソフトウェアを介

して 1 ビットエラーをすぐに訂正するための割り込みを生成します。 ECC 機能のテストサポートはありません。こ

れは、小型システムに、訂正可能なエラーファーストフェーリングレジスタおよびステータスレジスタが追加さ

れたものです。 1 ビットエラーが発生すると、訂正可能なエラーファーストフェーリングレジスタへアクセスする

ためのアドレスがラッチされ、 ECC ステータスレジスタで CE_STATUS ビットをセットします。割り込みが生成さ

れると、 MicroBlaze がエラーの発生しているアドレスを読み出してから、そのアドレスでまず読み出しを実行して、

それに続いて書き込みを実行します。これで、ブロック RAM から 1 ビットエラーが削除され、 1 ビットエラーが訂

正不可能な 2 ビットエラーになるリスクを軽減します。パラメーターは、 C_ECC = 1、 C_CE_COUNTER_WIDTH =

10、 C_ECC_STATUS_REGISTER = 1、および C_CE_FAILING_REGISTERS = 1 に設定します。

フル

このシステムは、 LMB BRAM Interface Controller で提供される機能をすべて使用し、フルエラー挿入機能だけでな

く、エラー監視や割り込み生成もイネーブルにします。これは、標準システムに、訂正可能なエラーファースト

フェーリングレジスタおよびフォールト挿入レジスタが追加されたものです。システムデバッグまたは高いフォー

ルトトレランス要件のないシステムの ECC 機能のフルコントロール用の機能がすべてオンになっています。パラ

メーターは、 C_ECC = 1、 C_CE_COUNTER_WIDTH = 10、 C_ECC_STATUS_REGISTER = 1 および

PW 7602BER

SR2‐‐‐‐‐‐‐‐‐‐‐‐



https://japan.xilinx.com/cgi-bin/docs/ndoc?l=en;t=user+guide;d=ug116.pdf




C_CE_FAILING_REGISTERS = 1、 C_UE_FAILING_REGISTERS = 1 および C_FAULT_INJECT = 1 に設定しま

す。

ロックステップ操作

MicroBlaze はロックステップコンフィギュレーションで動作可能です。このコンフィギュレーションでは、複数の

同じ MicroBlaze コアが同じプログラムを実行します。コアの出力を比較して、不正アクセス、過渡エラー、恒久的

なハードウェアエラーといった問題を検出します。

システムコンフィギュレーション

マスターコア (プライマリコア) を除き、システムのスレーブ MicroBlaze コアすべてで、パラメーター

C_LOCKSTEP_SLAVE は 1 に設定されます。マスターコアはその出力信号のすべてを駆動し、デバッグ機能を処理

します。マスターのポート Lockstep_Master_Out は、デバッグを処理するため、スレーブのポート

Lockstep_Slave_In に接続されています。

スレーブコアは出力信号を駆動せず、入力信号を受信するだけです。このためには、必ずスレーブの入力ポートに

信号を接続してください。バスの場合は、個々の入力ポートを明示的に接続しておく必要があります。

マスターおよびスレーブコアのポート Lockstep_Out は比較のための出力信号をすべて提供します。エラーが発

生しない限り、各コアからの個々の信号はどのクロックサイクルでも同じです。

ロックステップ操作を正しく機能させるには、コアへのすべての入力信号は同期している必要があります。外部同

期が必要な入力信号は、 Interrupt、 Reset、 Ext_Brk、および Ext_Nm_Brk です。

使用例

一般的な使用例を 2 つ、ここで説明します。また、ロックステップ操作は、 MicroBlaze コアレベルで 3 重モジュー

ル式冗長をインプリメントするためのベースを提供します。

不正アクセス保護

このアプリケーションは、不正アクセスに対する保護機能がついたシステムが必要な使用例です。一般的な例は暗

号アプリケーションです。

このアプローチでは、 2 つの冗長 MicroBlaze プロセッサを使用し、専用ローカルメモリおよび冗長コンパレータを

それぞれ保護エリアに配置します。各プロセッサからの出力は、 2 つのコンパレータに入力され、それぞれのプロ

セッサがすべての入力信号のコピーを受信します。

冗長 MicroBlaze プロセッサは機能的に同じですが、互いに完全に独立していて、 2 つを接続している信号はありま

せん。唯一の例外はデバッグロジックと関連信号ですが、デバッグは製品化やシステム認証の前にディスエーブル

になるものだからです。

マスターの MicroBlaze コアからの出力はシステムのペリフェラルを駆動します。保護エリアを離れるデータはすべ

てインヒビターを通過します。各インヒビターは関連付けられているコンパレータから制御されます。

デザインの各保護エリアは、階層 SCC (Single Chip Cryptography) フローを使用して、それぞれのパーティション内に

インプリメントする必要があります。このフローの詳細、参考資料に関しては、『階層デザイン設計手法ガイド』

(UG748) を参照してください。



https://japan.xilinx.com/cgi-bin/SW_Docs_Redirect/sw_docs_redirect?locale=en&ver=14.5&topic=sw+manuals&sub=Hierarchical_Design_Methodology_Guide.pdf



図 2-41に、システムのブロック図を示します。

エラー検出

エラー検出の使用例では、過渡エラーおよび恒久的エラーをすべて検出する必要があります。システムを使用可能

な状態に保つために冗長機能が利用されるようなフェールセーフおよびフォールトトレンラントアプリケーション

では、これは重要なことです。

このシステムでは、 2 つの冗長 MicroBlaze プロセッサがロックステップで実行されます。 2 つのプロセッサの出力に

不一致が検出されたときエラーを出力するため、コンパレータが使用されます。どんなエラーが発生しても両方の

プロセッサがすぐに停止し、それ以上エラーが広がらないようにします。

デバッグロジックと関連信号を除いて、冗長 MicroBlaze プロセッサは機能的に同じです。マスターの MicroBlaze コ

アの出力はシステムのペリフェラルを駆動します。スレーブの MicroBlaze コアには入力が接続されているだけで、

出力はすべてオープンのままです。

システムには、完全なフォールトトラレントのアプリケーションを設計するための基本ブロックが含まれていて、

冗長性を持たせるには、 1 つまたは複数の追加ブロックを追加する必要があります。

図 2-42に、この使用例を示します。

図 2‐41: ロックステップ不正アクセス保護アプリケーション

デバッグインターフェイス - 製品化のときに削除

MicroBlaze パーティション

BRAM

MicroBlazeデバッグモジュール

MicroBlaze パーティション

MicroBlaze

スレーブ

デバッグ

C_LOCKSTEP_SLAVE

コンパレータパーティション

コンパレータ

イン

ヒビ

ター

MicroBlaze

マスター

デバッグ

C_LOCKSTEP_SLAVE

BRAM

コンパレータパーティション

コンパレータ

Lockstep_Master_Out

Lockstep_Slave_In

Lockstep_Out

Lockstep_Out

入力

出力

イン

ヒビ

ター

入力BRAM コントローラー

DLMB

BRAM コントローラー

ILMB


DLMB


ILMB

I/O インターフェイス

外部メモリ


ペリフェラル

パーティション

= 1

= 0





コヒーレンシ

MicroBlaze は、キャッシュコヒーレンシをサポートするだけでなく、『AMBA® AXI and ACE Protocol Specification』

(ARM IHI 0022E) で定義されている AXI コヒーレンシ拡張 (ACE) を使用して、キャッシュおよび変換ルックアサイド

バッファーの無効化もサポートします。コヒーレンシサポートは、 C_INTERCONNECT が 3 (ACE) に設定されてい

るときに有効になります。

ACE を使用すると、コヒーレンシドメインの MicroBlaze プロセッサのすべてのキャッシュ間のコヒーレンシを保つ

ことができます。ペリフェラルポート (AXI_IP、 AXI_DP) およびローカルメモリ (ILMB、 DLMB) はコヒーレンシ

ドメイン外になります。

ライトバックデータキャッシュ、ワイドキャッシュインターフェイス (32 ビットを超えるデータ )、命令キャッ

シュストリーム、命令キャッシュビクティムに対して、またはエリア最適化が有効になっていると、コヒーレンシ

はサポートされません。さらに、 C_ICACHE_ALWAYS_USED および C_DCACHE_ALWAYS_USED の両方を 1 に設

定する必要があります。

無効化

コヒーレンシハードウェアは、次のケースで無効化を処理します。

• データキャッシュ無効化: コヒーレンシドメインの MicroBlaze コアが、外部キャッシュ無効化命令 (WDC.EXT.CLEAR または

図 2‐42: ロックステップエラー検出アプリケーション



ILMB

DLMB

BRAM

MicroBlazeデバッグモジュール

MicroBlaze

スレーブ

デバッグ

C_LOCKSTEP_SLAVE

MicroBlaze

マスター

デバッグ

C_LOCKSTEP_SLAVE エラーリセット

コンパレータ

Lockstep_Out

Lockstep_Out

出力

入力

入力

I/O インターフェイス

外部メモリインターフェイス

入力

入力

= 1

= 0= 0



http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0022e/index.html



WDC.EXT.FLUSH) を使用してデータキャッシュラインを無効化にすると、ハードウェアメッセージが表示さ

れ、コヒーレンシドメインのその他すべてのコアが同じことを実行します。物理アドレスが常に使用されます。

• 命令キャッシュ無効化: コヒーレンシドメインの MicroBlaze コアが命令キャッシュラインを無効化にすると、ハードウェアメッセー

ジが表示され、コヒーレンシドメインのその他すべてのコアが同じことを実行します。 MMU が仮想モードの

場合は、仮想アドレスが使用され、そうでない場合は物理アドレスが使用されます。

• MMU TLB 無効化: コヒーレンシドメインの MicroBlaze コアが UTLB のエントリを無効化すると (0 の有効フラグで TLBHI を書き

込む)、ハードウェアメッセージが表示され、コヒーレンシドメインのその他すべてのコアが、それぞれのコ

アの UTLB のエントリで無効化された仮想アドレスに一致するタブを持つものを無効化し、またそのシャドウ

TLB を空にします。

エントリを一致させるとき TID は考慮されないので、ほかのプロセスに属すエントリを無効化してしまう可能

性があります。こうしたエントリに後でアクセスすると、ソフトウェアで処理する必要のある TLB ミス例外が

生成されます。

MMU ページを無効化する前に、まず、コヒーレンシドメイン内でハードウェア無効化が伝搬されていること

を確認するため、 UTLB にそのページをロードする必要があります。コヒーレンシドメインのほかのプロセッ

サの TLB にこのエントリが格納されている可能性があるので、メモリのページを無効化にするだけでは不十分

です。

MicroBlaze コアが 1 つ以上のエントリを無効化にしたら、すべてのピアプロセッサがそれぞれの TLB 無効化を

完了したことを確認するため、メモリバリア命令 (MBAR) を実行する必要があります。

• 分岐先キャッシュ無効化: コヒーレンシドメインの MicroBlaze コアが、メモリバリア命令または同期分岐を使用して、分岐先キャッシュ

を無効化にすると、ハードウェアメッセージが表示され、コヒーレンシドメインのその他すべてのコアが同じ

ことを実行します。

特に、これは、「自己変更コード」にあるガイドラインに沿っていれば、マルチプロセッサシステムのコヒーレンシ

ドメイン内で自己変更コードを透過的に使用できるということです。

プロトコル準拠

MicroBlaze の命令キャッシュインターフェイスは、 ACE トランザクションの次のサブセットを出力します。

• ReadClean

キャッシュラインが割り当てられると出力される

• ReadOnce

キャッシュがオフのとき、または MMU の抑止キャッシイングビットがキャッシュラインに対してセットされ

ると、出力される

MicroBlaze のデータキャッシュインターフェイスは、 ACE トランザクションの次のサブセットを出力します。

• ReadClean

キャッシュラインが割り当てられると出力される

• CleanUnique

排他的アクセスシーケンスの一部として SWX 命令が実行されると出力される





• ReadOnce

キャッシュがオフのとき、または MMU の抑止キャッシイングビットがキャッシュラインに対してセットされ

ると、出力される

• WriteUnique

ストア命令が書き込みを実行するたびに出力される

• CleanInvalid

WDC.EXT.FLUSH 命令が実行されると出力される

• MakeInvalid

WDC.EXT.CLEAR 命令が実行されると出力される

両方のインターフェイスが、分散仮想メモリ (DVM) トランザクションの次のサブセットを出力します。

• DVM 操作

¨ TLB 無効化: VA によるハイパーバイザー TLB 無効化

¨ 分岐予測無効化: 分岐予測すべて無効化

¨ 物理命令キャッシュ無効化: PA による非セキュアな物理命令キャッシュ無効化 (仮想インデックスなし )

¨ 仮想命令キャッシュ無効化: VA によるハイパーバイザー無効化

• DVM 同期

¨ 同期化

• DVM 完了

¨ 上記の DVM トランザクションに加え、インターフェイスは、 CleanInvalid および MakeInvalid トランザク

ションのみを受け付けます。これらのトランザクションは命令キャッシュでは効力がなく、示されている

データキャッシュラインを無効化します。ほかのトランザクションが受信されると、動作は未定義になり

ます。

¨ 「キャッシュインターフェイス」で説明されているように、 AXI4 トランザクションのサブセットのみがイ

ンターフェイスで使用されます。





データアドレス拡張

MicroBlaze には 16 EB までのデータをアドレス指定できる機能があります。これは C_ADDR_SIZE を使用して設定

できます。このパラメーターに設定できる値は次のとおりです。

拡張アドレス指定にはソフトウェア上の制限が多くあります。

• GNU ツールでは 32 ビットアドレスの ELF ファイルしか生成されません。つまり、プログラム命令およびデー

タメモリはアドレス空間の最初の 4 GB に配置する必要があります。命令アドレス空間で拡張アドレスが使用

できないのもこのためです。

• すべてのソフトウェアドライバーで 32 ビットの符号なし整数のアドレスポインターが使用されるため、ドラ

イバーコードを変更せずに 4 GB を超えた拡張アドレスにアクセスすることはできません。そのため、すべて

の AXI ペリフェラルはアドレス空間の最初の 4 GB 内に配置しておく必要があります。

• 拡張アドレスは物理アドレスとしてのみ処理され、拡張仮想アドレスから物理アドレスへ変換するのに MMU

を使用することはできません。つまり、 Linux では、リアルモードで動作している専用ドライバーを介した

データアドレス拡張しか使用できません。

• GNU コンパイラでは 64 ビットアドレスポインターが処理されません。拡張アドレスにアクセスするための唯

一の方法は、マクロとして利用できる特定拡張アドレス指定命令を使用することです。

次の C コードは、拡張アドレスを使用してデータにアクセスする方法を示しています。

#include “xil_types.h”#include “mb_interface.h”

int main(){u64 Addr = 0x000000FF00000000LL; /* Extended address */u32 Word;u8 Byte;

Word = lwea(Addr); /* Load word from extended address */swea(Addr, Word); /* Store word to extended address */Byte = lbuea(Addr); /* Load byte from extended address */sbea(Addr, Byte); /* Store byte to extended address */

}

° NONE 4 * 10243 バイト 32 ビットアドレスで、拡張アドレス命令はなし

° 64GB 64 * 10243 バイト 36 ビットアドレス

° 1TB 10244 バイト 40 ビットアドレス

° 16TB 16 * 10244 バイト 44 ビットアドレス

° 256TB 256 * 10244 バイト 48 ビットアドレス

° 16EB 16 * 10246 バイト 64 ビットアドレス




第 3 章

MicroBlaze 信号インターフェイスの説明この章では、 MicroBlaze™を接続するために使用可能な信号インターフェイスの種類を説明します。

概要

MicroBlaze コアは、データと命令のアクセスそれぞれにバスインターフェイスユニットを持つハーバードアーキテ

クチャとして構成されています。サポートされているメモリインターフェイスは、ローカルメモリバス (LMB)、

AMBA®AXI4 インターフェイス (AXI4) および ACE インターフェイス (ACE) です。

LMB は、オンチップのデュアルポートブロック RAM へのシングルサイクルアクセスを提供し、 AXI4 インター

フェイスは、オンチップとオフチップ両方のペリフェラルおよびメモリへの接続を提供し、 ACE インターフェイス

は、メモリへのキャッシュコヒーレント接続を提供します。

また、 MicroBlaze では、最大 16 個の AXI4-Stream インターフェイスポートがサポートされ、各ポートにマスターが

1 つ、スレーブインターフェイスが 1 つあります。

機能

MicroBlaze は、次のバスインターフェイスで設定可能です。

• ペリフェラルインターフェイス用の AMBA AXI4 インターフェイス、キャッシュインターフェイス用の AMBA

AXI4 または ACE インターフェイス (詳細は『ARM®AMBA® AXI and ACE Protocol Specification』、 ARM IHI

0022Eを参照)

• 効率よくブロック RAM 転送するための簡単な同期プロトコルを提供する LMB

• 高速でノンアービトレーテッドのストリーミング通信を提供する AXI4-Stream

• MDM (Microprocessor Debug Module) コアで使用するデバッグインターフェイス

• パフォーマンス解析用のトレースインターフェイス






第 3 章: MicroBlaze 信号インターフェイスの説明

MicroBlaze の I/O 概要

図 3-1および次の表 3-1 で、コアインターフェイスは次のように定義されています。

M_AXI_DP: ペリフェラルデータインターフェイス、 AXI4-Lite または AXI4 インターフェイスDLMB: データインターフェイス、ローカルメモリバス ( ブロック RAM のみ )ILMB: ペリフェラル命令インターフェイス、 AXI4-Lite インターフェイスILMB: 命令インターフェイス、ローカルメモリバス ( ブロック RAM のみ )

M0_AXIS..M15_AXIS: AXI4-Stream インターフェイスマスター直接接続インターフェイス

S0_AXIS..S15_AXIS: AXI4-Stream インターフェイススレーブ直接接続インターフェイス

M_AXI_DC: データ側キャッシュ AXI4 インターフェイス

M_ACE_DC: データ側キャッシュ ACI コヒーレンシ拡張 (ACE) インターフェイス

M_AXI_IC: 命令側キャッシュ AXI4 インターフェイス

M_ACE_IC: 命令側キャッシュ ACI コヒーレンシ拡張 (ACE) インターフェイス

コア : クロック、リセット、割り込み、デバッグ、トレース用のさまざまな信号

図 3‐1: MicroBlaze コアのブロック図

データ側命令側

ILMB

バスインターフェイスバスインターフェイス

命令バッファー

プログラムカウンター

レジスタファイル32 X 32b

ALU

命令デコード

バスIF

バスIF

I キャ

ッシ

ュ

D キ

ャッ

シュ

シフト

バレルシフト

乗算器

Divider

FPU

特殊用途

レジスタ

オプションの MicroBlaze 機能

M_AXI_IP

UTLBITLB DTLB

メモリ管理ユニット (MMU)

DLMB

M_AXI_DP

M_ACE_IC M_ACE_DC

分岐ターゲットキャッシュ

M0_AXIS..

S0_AXIS..M15_AXIS

S15_AXIS

M_AXI_DCM_AXI_IC





表 3‐1: MicroBlaze コア I/O のまとめ

信号インターフェ

イスI/O 説明

M_AXI_DP_AWID M_AXI_DP O マスター書き込みアドレス ID

M_AXI_DP_AWADDR M_AXI_DP O マスター書き込みアドレス

M_AXI_DP_AWLEN M_AXI_DP O マスターバースト長

M_AXI_DP_AWSIZE M_AXI_DP O マスターバーストサイズ

M_AXI_DP_AWBURST M_AXI_DP O マスターバーストタイプ

M_AXI_DP_AWLOCK M_AXI_DP O マスターロックタイプ

M_AXI_DP_AWCACHE M_AXI_DP O マスターキャッシュタイプ

M_AXI_DP_AWPROT M_AXI_DP O マスター保護タイプ

M_AXI_DP_AWQOS M_AXI_DP O マスターのサービス品質 (QoS)

M_AXI_DP_AWVALID M_AXI_DP O マスター書き込みアドレス有効

M_AXI_DP_AWREADY M_AXI_DP I スレーブ書き込みアドレス準備完了

M_AXI_DP_WDATA M_AXI_DP O マスター書き込みデータ

M_AXI_DP_WSTRB M_AXI_DP O マスター書き込みストローブ

M_AXI_DP_WLAST M_AXI_DP O マスター書き込み最終

M_AXI_DP_WVALID M_AXI_DP O マスター書き込み有効

M_AXI_DP_WREADY M_AXI_DP I スレーブ書き込み準備完了

M_AXI_DP_BID M_AXI_DP I スレーブ応答 ID

M_AXI_DP_BRESP M_AXI_DP I スレーブ書き込み応答

M_AXI_DP_BVALID M_AXI_DP I スレーブ書き込み応答有効

M_AXI_DP_BREADY M_AXI_DP O マスター応答準備完了

M_AXI_DP_ARID M_AXI_DP O マスター読み出しアドレス ID

M_AXI_DP_ARADDR M_AXI_DP O マスター読み出しアドレス

M_AXI_DP_ARLEN M_AXI_DP O マスターバースト長

M_AXI_DP_ARSIZE M_AXI_DP O マスターバーストサイズ

M_AXI_DP_ARBURST M_AXI_DP O マスターバーストタイプ

M_AXI_DP_ARLOCK M_AXI_DP O マスターロックタイプ

M_AXI_DP_ARCACHE M_AXI_DP O マスターキャッシュタイプ

M_AXI_DP_ARPROT M_AXI_DP O マスター保護タイプ

M_AXI_DP_ARQOS M_AXI_DP O マスターのサービス品質 (QoS)

M_AXI_DP_ARVALID M_AXI_DP O マスター読み出しアドレス有効

M_AXI_DP_ARREADY M_AXI_DP I スレーブ読み出しアドレス準備完了

M_AXI_DP_RID M_AXI_DP I スレーブ読み出し ID タグ

M_AXI_DP_RDATA M_AXI_DP I スレーブ読み出しデータ

M_AXI_DP_RRESP M_AXI_DP I スレーブ読み出し応答





M_AXI_DP_RLAST M_AXI_DP I スレーブ読み出し最終

M_AXI_DP_RVALID M_AXI_DP I スレーブ読み出し有効

M_AXI_DP_RREADY M_AXI_DP O マスター読み出し準備完了

M_AXI_IP_AWID M_AXI_IP O マスター書き込みアドレス ID

M_AXI_IP_AWADDR M_AXI_IP O マスター書き込みアドレス

M_AXI_IP_AWLEN M_AXI_IP O マスターバースト長

M_AXI_IP_AWSIZE M_AXI_IP O マスターバーストサイズ

M_AXI_IP_AWBURST M_AXI_IP O マスターバーストタイプ

M_AXI_IP_AWLOCK M_AXI_IP O マスターロックタイプ

M_AXI_IP_AWCACHE M_AXI_IP O マスターキャッシュタイプ

M_AXI_IP_AWPROT M_AXI_IP O マスター保護タイプ

M_AXI_IP_AWQOS M_AXI_IP O マスターのサービス品質 (QoS)

M_AXI_IP_AWVALID M_AXI_IP O マスター書き込みアドレス有効

M_AXI_IP_AWREADY M_AXI_IP I スレーブ書き込みアドレス準備完了

M_AXI_IP_WDATA M_AXI_IP O マスター書き込みデータ

M_AXI_IP_WSTRB M_AXI_IP O マスター書き込みストローブ

M_AXI_IP_WLAST M_AXI_IP O マスター書き込み最終

M_AXI_IP_WVALID M_AXI_IP O マスター書き込み有効

M_AXI_IP_WREADY M_AXI_IP I スレーブ書き込み準備完了

M_AXI_IP_BID M_AXI_IP I スレーブ応答 ID

M_AXI_IP_BRESP M_AXI_IP I スレーブ書き込み応答

M_AXI_IP_BVALID M_AXI_IP I スレーブ書き込み応答有効

M_AXI_IP_BREADY M_AXI_IP O マスター応答準備完了

M_AXI_IP_ARID M_AXI_IP O マスター読み出しアドレス ID

M_AXI_IP_ARADDR M_AXI_IP O マスター読み出しアドレス

M_AXI_IP_ARLEN M_AXI_IP O マスターバースト長

M_AXI_IP_ARSIZE M_AXI_IP O マスターバーストサイズ

M_AXI_IP_ARBURST M_AXI_IP O マスターバーストタイプ

M_AXI_IP_ARLOCK M_AXI_IP O マスターロックタイプ

M_AXI_IP_ARCACHE M_AXI_IP O マスターキャッシュタイプ

M_AXI_IP_ARPROT M_AXI_IP O マスター保護タイプ

M_AXI_IP_ARQOS M_AXI_IP O マスターのサービス品質 (QoS)

M_AXI_IP_ARVALID M_AXI_IP O マスター読み出しアドレス有効

M_AXI_IP_ARREADY M_AXI_IP I スレーブ読み出しアドレス準備完了

M_AXI_IP_RID M_AXI_IP I スレーブ読み出し ID タグ

表 3‐1: MicroBlaze コア I/O のまとめ (続き)


イスI/O 説明





M_AXI_IP_RDATA M_AXI_IP I スレーブ読み出しデータ

M_AXI_IP_RRESP M_AXI_IP I スレーブ読み出し応答

M_AXI_IP_RLAST M_AXI_IP I スレーブ読み出し最終

M_AXI_IP_RVALID M_AXI_IP I スレーブ読み出し有効

M_AXI_IP_RREADY M_AXI_IP O マスター読み出し準備完了

M_AXI_DC_AWADDR M_AXI_DC O マスター書き込みアドレス

M_AXI_DC_AWLEN M_AXI_DC O マスターバースト長

M_AXI_DC_AWSIZE M_AXI_DC O マスターバーストサイズ

M_AXI_DC_AWBURST M_AXI_DC O マスターバーストタイプ

M_AXI_DC_AWLOCK M_AXI_DC O マスターロックタイプ

M_AXI_DC_AWCACHE M_AXI_DC O マスターキャッシュタイプ

M_AXI_DC_AWPROT M_AXI_DC O マスター保護タイプ

M_AXI_DC_AWQOS M_AXI_DC O マスターのサービス品質 (QoS)

M_AXI_DC_AWVALID M_AXI_DC O マスター書き込みアドレス有効

M_AXI_DC_AWREADY M_AXI_DC I スレーブ書き込みアドレス準備完了

M_AXI_DC_AWUSER M_AXI_DC O マスター書き込みアドレスユーザー信号

M_AXI_DC_AWDOMAIN M_ACE_DC O マスター書き込みアドレスドメイン

M_AXI_DC_AWSNOOP M_ACE_DC O マスター書き込みアドレススヌープ

M_AXI_DC_AWBAR M_ACE_DC O マスター書き込みアドレスバリア

M_AXI_DC_WDATA M_AXI_DC O マスター書き込みデータ

M_AXI_DC_WSTRB M_AXI_DC O マスター書き込みストローブ

M_AXI_DC_WLAST M_AXI_DC O マスター書き込み最終

M_AXI_DC_WVALID M_AXI_DC O マスター書き込み有効

M_AXI_DC_WREADY M_AXI_DC I スレーブ書き込み準備完了

M_AXI_DC_WUSER M_AXI_DC O マスター書き込みユーザー信号

M_AXI_DC_BRESP M_AXI_DC I スレーブ書き込み応答

M_AXI_DC_BID M_AXI_DC I スレーブ応答 ID

M_AXI_DC_BVALID M_AXI_DC I スレーブ書き込み応答有効

M_AXI_DC_BREADY M_AXI_DC O マスター応答準備完了

M_AXI_DC_BUSER M_AXI_DC I スレーブ書き込み応答ユーザー信号

M_AXI_DC_WACK M_ACE_DC O スレーブ書き込み肯定応答

M_AXI_DC_ARID M_AXI_DC O マスター読み出しアドレス ID

M_AXI_DC_ARADDR M_AXI_DC O マスター読み出しアドレス

M_AXI_DC_ARLEN M_AXI_DC O マスターバースト長

M_AXI_DC_ARSIZE M_AXI_DC O マスターバーストサイズ



イスI/O 説明





M_AXI_DC_ARBURST M_AXI_DC O マスターバーストタイプ

M_AXI_DC_ARLOCK M_AXI_DC O マスターロックタイプ

M_AXI_DC_ARCACHE M_AXI_DC O マスターキャッシュタイプ

M_AXI_DC_ARPROT M_AXI_DC O マスター保護タイプ

M_AXI_DC_ARQOS M_AXI_DC O マスターのサービス品質 (QoS)

M_AXI_DC_ARVALID M_AXI_DC O マスター読み出しアドレス有効

M_AXI_DC_ARREADY M_AXI_DC I スレーブ読み出しアドレス準備完了

M_AXI_DC_ARUSER M_AXI_DC O マスター読み出しアドレスユーザー信号

M_AXI_DC_ARDOMAIN M_ACE_DC O マスター読み出しアドレスドメイン

M_AXI_DC_ARSNOOP M_ACE_DC O マスター読み出しアドレススヌープ

M_AXI_DC_ARBAR M_ACE_DC O マスター読み出しアドレスバリア

M_AXI_DC_RID M_AXI_DC I スレーブ読み出し ID タグ

M_AXI_DC_RDATA M_AXI_DC I スレーブ読み出しデータ

M_AXI_DC_RRESP M_AXI_DC I スレーブ読み出し応答

M_AXI_DC_RLAST M_AXI_DC I スレーブ読み出し最終

M_AXI_DC_RVALID M_AXI_DC I スレーブ読み出し有効

M_AXI_DC_RREADY M_AXI_DC O マスター読み出し準備完了

M_AXI_DC_RUSER M_AXI_DC I スレーブ読み出しユーザー信号

M_AXI_DC_RACK M_ACE_DC O マスター読み出し肯定応答

M_AXI_DC_ACVALID M_ACE_DC I スレーブスヌープアドレス有効

M_AXI_DC_ACADDR M_ACE_DC I スレーブスヌープアドレス

M_AXI_DC_ACSNOOP M_ACE_DC I スレーブスヌープアドレススヌープ

M_AXI_DC_ACPROT M_ACE_DC I スレーブスヌープアドレス保護タイプ

M_AXI_DC_ACREADY M_ACE_DC O マスタースヌープ準備完了

M_AXI_DC_CRREADY M_ACE_DC I スレーブスヌープ応答準備完了

M_AXI_DC_CRVALID M_ACE_DC O マスタースヌープ応答有効

M_AXI_DC_CRRESP M_ACE_DC O マスタースヌープ応答

M_AXI_DC_CDVALID M_ACE_DC O マスタースヌープデータ有効

M_AXI_DC_CDREADY M_ACE_DC I スレーブスヌープデータ準備完了

M_AXI_DC_CDDATA M_ACE_DC O マスタースヌープデータ

M_AXI_DC_CDLAST M_ACE_DC O マスタースヌープデータ最終

M_AXI_IC_AWID M_AXI_IC O マスター書き込みアドレス ID

M_AXI_IC_AWADDR M_AXI_IC O マスター書き込みアドレス

M_AXI_IC_AWLEN M_AXI_IC O マスターバースト長

M_AXI_IC_AWSIZE M_AXI_IC O マスターバーストサイズ



イスI/O 説明





M_AXI_IC_AWBURST M_AXI_IC O マスターバーストタイプ

M_AXI_IC_AWLOCK M_AXI_IC O マスターロックタイプ

M_AXI_IC_AWCACHE M_AXI_IC O マスターキャッシュタイプ

M_AXI_IC_AWPROT M_AXI_IC O マスター保護タイプ

M_AXI_IC_AWQOS M_AXI_IC O マスターのサービス品質 (QoS)

M_AXI_IC_AWVALID M_AXI_IC O マスター書き込みアドレス有効

M_AXI_IC_AWREADY M_AXI_IC I スレーブ書き込みアドレス準備完了

M_AXI_IC_AWUSER M_AXI_IC O マスター書き込みアドレスユーザー信号

M_AXI_IC_AWDOMAIN M_ACE_IC O マスター書き込みアドレスドメイン

M_AXI_IC_AWSNOOP M_ACE_IC O マスター書き込みアドレススヌープ

M_AXI_IC_AWBAR M_ACE_IC O マスター書き込みアドレスバリア

M_AXI_IC_WDATA M_AXI_IC O マスター書き込みデータ

M_AXI_IC_WSTRB M_AXI_IC O マスター書き込みストローブ

M_AXI_IC_WLAST M_AXI_IC O マスター書き込み最終

M_AXI_IC_WVALID M_AXI_IC O マスター書き込み有効

M_AXI_IC_WREADY M_AXI_IC I スレーブ書き込み準備完了

M_AXI_IC_WUSER M_AXI_IC O マスター書き込みユーザー信号

M_AXI_IC_BID M_AXI_IC I スレーブ応答 ID

M_AXI_IC_BRESP M_AXI_IC I スレーブ書き込み応答

M_AXI_IC_BVALID M_AXI_IC I スレーブ書き込み応答有効

M_AXI_IC_BREADY M_AXI_IC O マスター応答準備完了

M_AXI_IC_BUSER M_AXI_IC I スレーブ書き込み応答ユーザー信号

M_AXI_IC_WACK M_ACE_IC O スレーブ書き込み肯定応答

M_AXI_IC_ARID M_AXI_IC O マスター読み出しアドレス ID

M_AXI_IC_ARADDR M_AXI_IC O マスター読み出しアドレス

M_AXI_IC_ARLEN M_AXI_IC O マスターバースト長

M_AXI_IC_ARSIZE M_AXI_IC O マスターバーストサイズ

M_AXI_IC_ARBURST M_AXI_IC O マスターバーストタイプ

M_AXI_IC_ARLOCK M_AXI_IC O マスターロックタイプ

M_AXI_IC_ARCACHE M_AXI_IC O マスターキャッシュタイプ

M_AXI_IC_ARPROT M_AXI_IC O マスター保護タイプ

M_AXI_IC_ARQOS M_AXI_IC O マスターのサービス品質 (QoS)

M_AXI_IC_ARVALID M_AXI_IC O マスター読み出しアドレス有効

M_AXI_IC_ARREADY M_AXI_IC I スレーブ読み出しアドレス準備完了

M_AXI_IC_ARUSER M_AXI_IC O マスター読み出しアドレスユーザー信号



イスI/O 説明





M_AXI_IC_ARDOMAIN M_ACE_IC O マスター読み出しアドレスドメイン

M_AXI_IC_ARSNOOP M_ACE_IC O マスター読み出しアドレススヌープ

M_AXI_IC_ARBAR M_ACE_IC O マスター読み出しアドレスバリア

M_AXI_IC_RID M_AXI_IC I スレーブ読み出し ID タグ

M_AXI_IC_RDATA M_AXI_IC I スレーブ読み出しデータ

M_AXI_IC_RRESP M_AXI_IC I スレーブ読み出し応答

M_AXI_IC_RLAST M_AXI_IC I スレーブ読み出し最終

M_AXI_IC_RVALID M_AXI_IC I スレーブ読み出し有効

M_AXI_IC_RREADY M_AXI_IC O マスター読み出し準備完了

M_AXI_IC_RUSER M_AXI_IC I スレーブ読み出しユーザー信号

M_AXI_IC_RACK M_ACE_IC O マスター読み出し肯定応答

M_AXI_IC_ACVALID M_ACE_IC I スレーブスヌープアドレス有効

M_AXI_IC_ACADDR M_ACE_IC I スレーブスヌープアドレス

M_AXI_IC_ACSNOOP M_ACE_IC I スレーブスヌープアドレススヌープ

M_AXI_IC_ACPROT M_ACE_IC I スレーブスヌープアドレス保護タイプ

M_AXI_IC_ACREADY M_ACE_IC O マスタースヌープ準備完了

M_AXI_IC_CRREADY M_ACE_IC I スレーブスヌープ応答準備完了

M_AXI_IC_CRVALID M_ACE_IC O マスタースヌープ応答有効

M_AXI_IC_CRRESP M_ACE_IC O マスタースヌープ応答

M_AXI_IC_CDVALID M_ACE_IC O マスタースヌープデータ有効

M_AXI_IC_CDREADY M_ACE_IC I スレーブスヌープデータ準備完了

M_AXI_IC_CDDATA M_ACE_IC O マスタースヌープデータ

M_AXI_IC_CDLAST M_ACE_IC O マスタースヌープデータ最終

Data_Addr[0:N-1] DLMB O データインターフェイス LMB アドレスバス、 N = 32 - 64

Byte_Enable[0:3] DLMB O データインターフェイス LMB バイトイネーブル

Data_Write[0:31] DLMB O データインターフェイス LMB 書き込みデータバス

D_AS DLMB O データインターフェイス LMB アドレスストローブ

Read_Strobe DLMB O データインターフェイス LMB 読み出しストローブ

Write_Strobe DLMB O データインターフェイス LMB 書き込みストローブ

Data_Read[0:31] DLMB I データインターフェイス LMB 読み出しデータバス

DReady DLMB I データインターフェイス LMB 読み出し準備完了

DWait DLMB I データインターフェイス LMB データ待機

DCE DLMB I データインターフェイス LMB 訂正可能エラー

DUE DLMB I データインターフェイス LMB 訂正不可能エラー

Instr_Addr[0:31] ILMB O 命令インターフェイス LMB アドレスバス



イスI/O 説明





I_AS ILMB O 命令インターフェイス LMB アドレスストローブ

IFetch ILMB O 命令インターフェイス LMB 命令フェッチ

Instr[0:31] ILMB I 命令インターフェイス LMB 読み出しデータバス

IReady ILMB I 命令インターフェイス LMB データ準備完了

IWait ILMB I 命令インターフェイス LMB データ待機

ICE ILMB I 命令インターフェイス LMB 訂正可能エラー

IUE ILMB I 命令インターフェイス LMB 訂正不可能エラー

Mn_AXIS_TLAST M0_AXIS..

M15_AXIS

O マスターインターフェイス出力 AXI4 チャネル

書き込み最終

Mn_AXIS_TDATA M0_AXIS..

M15_AXIS



Mn_AXIS_TVALID M0_AXIS..

M15_AXIS


書き込み有効

Mn_AXIS_TREADY M0_AXIS..

M15_AXIS

I マスターインターフェイス入力 AXI4 チャネル

書き込み準備完了

Sn_AXIS_TLAST S0_AXIS..

S15_AXIS

I スレーブインターフェイス入力 AXI4 チャネル

書き込み最終

Sn_AXIS_TDATA S0_AXIS..

S15_AXIS



Sn_AXIS_TVALID S0_AXIS..

S15_AXIS


書き込み有効

Sn_AXIS_TREADY S0_AXIS..

S15_AXIS

O スレーブインターフェイス出力 AXI4 チャネル

書き込み準備完了

Interrupt コア I 割り込み。 C_ASYNC_INTERRUPT が設定されている場合、

この信号は Clk に同期する。

Interrupt_Address1 コア I 割り込みベクターアドレス

Interrupt_Ack1 コア O 割り込み肯定応答

Reset コア I コアリセット、アクティブ High。最低 1 Clk クロックサイク

ル間保持する必要がある。

Reset_Mode[0:1] コア I リセットモード。リセットがアクティブのときにサンプル。

詳細は、表 3-2を参照。

Clk コア I クロック 2

Ext_BRK コア I MDM からのブレーク信号

Ext_NM_BRK コア I MDM からのマスク不可能なブレーク信号

MB_Halted コア O デバッグインターフェイスを介して、 Dbg_Stop をセットし

て、または Reset_Mode[0:1] を 10 に設定して、パイプラ

インを停止



イスI/O 説明





Dbg_Stop コア I できるだけ早く無条件でパイプラインを停止。立ち上がり

エッジで検出された信号を最低 1Clk クロックサイクル間保

持する必要がある。信号は C_DEBUG_ENABLED が 0 より大

きい場合にのみ効力がある。

Dbg_Intr コア O デバッグ割り込み出力で、パフォーマンス監視カウンターが

オーバーフローするとセットされ、 C_DEBUG_ENABLED が 2 (拡張) のときに利用可能。

MB_Error コア O C_FAULT_TOLERANT が 1 のとき、ミスした例外が原因でパ

イプラインが停止する。

Sleep コア O SLEEP 命令の実行後または Reset_Mode[0:1] を 10 に設定

し、 MicroBlaze はスリープモードになり、外部アクセスはす

べて完了し、パイプラインは停止。

Hibernate コア O HIBERNATE 命令の実行後、 MicroBlaze はスリープモードに

なり、外部アクセスはすべて完了し、パイプラインは停止。

Suspend コア O SUSPEND 命令の実行後、 MicroBlaze はスリープモードにな

り、外部アクセスはすべて完了し、パイプラインは停止。

Wakeup[0:1] コア I どちらかのビットまたは両方のビットが 1 のとき、

MicroBlaze がスリープモードから復帰する。 MicroBlaze がス

リープモードでないときは無視される。

C_ASYNC_WAKEUP[0:1] の設定に従い、信号は個々に Clk に同期する。

Dbg_Wakeup コア O デバッグアクセスができるよう、外部ロジックがウェーク

アップ信号を使用して、 MicroBlaze をスリープモードから復

帰させるデバッグリクエスト。 Dbg_Update に同期。

Pause コア I この信号がセットされると、処理中のバスアクセスすべてが

完了した後、 MicroBlaze パイプラインが停止し、

Pause_Ack 信号がセットされる。この信号がクリアになる

と、停止していた MicroBlaze は平常の実行を続行。

Pause_Ack コア O Pause 入力信号がセットされた後、 MicroBlaze が一時停止

モードになる。

Dbg_Continue コア O デバッグアクセスができるように、外部ロジックが Pause 信号をクリアにするデバッグリクエスト。

Non_Secure[0:3] コア I AXI アクセスが非セキュアかセキュアであるかを決定する。

デフォルト値は 0000 の 2 進数値で、すべてのインターフェイ

スをセキュアに設定します。

ビット 0 = M_AXI_DP

ビット 1 = M_AXI_IP

ビット 2 = M_AXI_DC

ビット 3 = M_AXI_IC

Lockstep_... コア IO ハイインテグリティアプリケーション用のロックステップ信

号。詳細は、表 3-13を参照。



イスI/O 説明





Dbg_... コア IO MDM からのデバッグ信号。詳細は、表 3-15を参照。

Trace_... コア O リアルタイムハードウェア解析のトレース信号。詳細は、

表 3-16を参照。

1. C_USE_INTERRUPT = 2 の場合のみ使用 (低レイテンシ割り込みサポート )

2. MicroBlaze は Clk 信号のクロック供給を受ける同期デザインです (Dbg_Clk 信号のクロック供給を受けるシリアルハードウェアデバッグロジックを除く )。シリアルハードウェアデバッグロジックが使用されていない場合は、 Clk に対し、最小周波数制

限はありません。ただし、シリアルハードウェアデバッグロジックが使用されている場合は、 2 つのクロック領域の間を転送

される信号があります。この場合、 Clk の周波数は Dbg_Clk のものよりも高くなければなりません。



イスI/O 説明





一般的に MicroBlaze 信号は Clk 入力信号に同期します。ただし、表 3-3で説明されているようにパラメーターで設定

されている例外がいくつかあります。

スリープおよび一時停止機能

コントロールしながら MicroBlaze 実行を停止させるには 2 つの方法があります。

• スリープモードに入るための MBAR 命令を実行するソフトウェア制御

• パイプラインを一時停止させるため Pause 入力信号をセットするハードウェア制御

ソフトウェア制御

スリープモードに入るため MBAR 命令を実行し、 MicroBlaze がすべての外部アクセスを完了させると、パイプライ

ンが停止し、 Sleep、 Hibernate、または Suspend のいずれかの出力信号がセットされます。つまり、外部ハー

ドウェアに対し、クロック停止、プロセッサや IP コアのリセットなどを実行しても安全であることを示していま

す。どの出力信号がセットされるかによって、実行される操作は異なります。

スリープモードになっている MicroBlaze を起動させるには、 Wakeup 入力信号の 1 つ (または両方) を 1 に設定する

必要があります。この場合、 MicroBlaze は MBAR 命令の後に実行を続けます。

表 3‐2: リセットモード入力の効果

Reset_Mode[0:1] 説明

0 C_BASE_VECTORS で定義されているように、 MicroBlaze はリセットベクターで実行開始。

標準デフォルト動作。

01 SLEEP 命令が実行されているかのように、 MicroBlaze はバスアクセスを実行せずに、す

ぐにスリープモードに入る。 SLEEP の出力は 1 にセットされる。 Wakeup[0:1] 信号のい

ずれかがセットされていると、 C_BASE_VECTORS で定義されているように、 MicroBlaze はリセットベクターで実行開始。

この機能はマルチプロセッサコンフィギュレーションで有用で、セカンダリプロセッサ

を LMB メモリなしで設定可能。

10 C_DEBUG_ENABLED が 0 の場合、動作は Reset_Mode[0:1] = 00 のときと同じになる。

C_DEBUG_ENABLED が 0 より大きい場合、MicroBlaze はバスアクセスを実行せずにすぐに

デバッグ停止に入り、 MB_Halted 出力が 1 にセットされる。デバッグインターフェイスを

介して実行を継続するときは、 C_BASE_VECTORS で定義されているように、 MicroBlaze はリセットベクターで実行開始。

11 予約

表 3‐3: パラメーターで設定されている非同期信号

信号パラメーターデフォルト説明

割り込み C_ASYNC_INTERRUPT ツール制御接続されている信号から設定されるパラメーター

リセット C_NUM_SYNC_FF_CLK 2 同期リセットの場合は、パラメーターを手動で 0 に設定可能

Wakeup[0:1] C_ASYNC_WAKEUP

C_NUM_SYNC_FF_CLKツール制御

2接続されている信号から設定される

ツールを上書きするには、パラメーターを手動で 0 に設定可能

Dbg_Wakeup C_DEBUG_INTERFACE 0 (シリアル) 0: Dbg_Update でクロック供給

1: DEBUG_ACLK でクロック供給、 Clk に同期





MicroBlaze からの Dbg_Wakeup 出力信号は、デバッガーによりウェークアップがリクエストされたことを示しま

す。外部ハードウェアは、クロックの開始など必要なハードウェア操作をすべて実行した後に、この信号を処理し、

プロセッサをウェークアップさせます。

デバッグウェークアップが使用されている場合は、ソフトウェアはウェークアップの理由の 1 つとしてこれを認識

し、ほかに何も操作が必要なければスリープ状態に戻る必要があります。

プロセッサをウェークアップさせるのに追加操作を必要としない非常に単純なケースであれば、 Wakeup 入力の 1 つ

を MicroBlaze の Interrupt 入力と同じ信号に接続し、もう一方の Wakeup 入力を MicroBlaze の Dbg_Wakeup 出力

に接続します。これで、割り込みが起きたとき、またはデバッガーからリクエストがあったときに MicroBlaze を

ウェークアップさせることができます。

ソフトウェアリセット機能をインプリメントするには、たとえば、プロセッサをリセットするのか、システム全体

をリセットするかによって、 Suspend 出力信号を適切なリセット入力に接続します。

スリープモード用の MBAR 命令の詳細は、表 3-4にまとめられています。

ハードウェア制御

Pause 入力信号が 1 に設定されていて、 MicroBlaze が外部アクセスをすべて完了すると、パイプラインが停止し、

Pause_Ack 出力信号がセットされます。つまり、外部ハードウェアに対し、クロック停止、プロセッサや IP コア

のリセットなどを実行しても安全であることを示しています。

一時停止から復活するには、入力信号 Pause をゼロにクリアする必要があります。この場合、 MicroBlaze は停止位

置から命令実行を続けます。

MicroBlaze からの Dbg_Continue 出力信号は、プロセッサが一時停止から実行を再開させるようデバッガーからの

リクエストがあったことを示します。外部ハードウェアは、クロックの開始など必要なハードウェア操作をすべて

実行した後に、この信号を処理し、 Pause をクリアします。

外部ハードウェアが Pause をセットまたはクリアしたら、 Pause が再び変わる前に、 Pause_Ack がセットまたは

クリアするのを待つことを推奨します。これは、間違って一時停止の肯定応答が検出されて問題が起きないように

するためです。

ハードウェア制御で使用される信号はすべて (Pause、 Pause_Ack、および Dbg_Continue)、 MicroBlaze のクロッ

クに同期しています。

表 3‐4: MBAR スリープモード命令

命令アセンブラー疑似命令出力信号

mbar 16 sleep Sleep

mbar 8 hibernate Hibernate

mbar 24 suspend Suspend





AXI4 および ACE インターフェイスについて

メモリマップドのインターフェイス

ペリフェラルインターフェイス

MicroBlaze の AXI4 メモリマップドペリフェラルインターフェイスは、 32 ビットのマスターとしてインプリメント

されます。こうしたインターフェイスでは、一度に 1 トランザクションのみが処理され、すべてのトランザクショ

ンが順番に完了します。

• 命令ペリフェラルインターフェイス (M_AXI_IP) は、 1 ワードの読み出しアクセスのみを実行し、常に AXI4-

Lite サブセットを使用するように設定されています。

• データペリフェラルインターフェイス (M_AXI_DP) は、 1 ワードアクセスを実行し、デフォルトで AXI4-Lite

サブセットを使用するように設定されていますが、 LWX および SWX 命令の排他的なアクセスをイネーブルに

するときは AXI4 を使用するように設定されます。ハーフワードおよびバイトの書き込みは、適切なバイトス

トローブをセットし実行されます。

データペリフェラルインターフェイス (M_AXI_DP) のアドレス幅は 32 ビットから 64 ビットまでで、

C_ADDR_SIZE で設定される値によって決まります。

キャッシュインターフェイス

AXI4 メモリマップドキャッシュインターフェイスは、キャッシュラインの長さおよびデータ幅のパラメーターの

設定しだいで、 32、 128、 256、または 512 ビットのマスターとしてインプリメントされますが、 AXI コヒーレンシ

拡張 (ACE) インターフェイスは 32 ビットマスターとしてインプリメントされます。

• 32 ビットマスターの場合、命令キャッシュインターフェイス (M_AXI_IC または M_ACE_IC) は、キャッシュ

ラインの長さによりますが、 4、 8、または 16 ワードのバースト読み出しアクセスを実行します。 128、 256、ま

たは 512 ビットマスターの場合は、シングル読み出しアクセスのみが実行されます。

32 ビットマスターの場合、このインターフェイスでは 2 トランザクションまで処理できます。ストリーム

キャッシュがイネーブルになっている場合は、 5 トランザクションまで処理できます。ストリームキャッシュ

は事前に 2 つのキャッシュラインをリクエストできます。つまり、場合によっては 5 トランザクション処理で

きるということです。この場合、読み出しの数は 2 のべき数でなければならないため、 8 に設定されます。 128、

256、または 512 ビットマスターの場合は、インターフェイスではトランザクションは 1 つしか処理されませ

ん。

アクセスするメモリロケーションの数は、 C_ICACHE_ALWAYS_USED というパラメーターの設定で決まりま

す。このパラメーターが 1 の場合は、キャッシュメモリ範囲は常に、 AXI4 または ACE キャッシュインター

フェイスを介してアクセスされます。 0 の場合は、キャッシュがソフトウェアでディスエーブルになっていると

(すなわち MSR[ICE]=0)、キャッシュメモリ範囲は AXI4 ペリフェラルインターフェイスを介してアクセスされ

ます。

• 32 ビットマスターの場合、データキャッシュインターフェイス (M_AXI_DC または M_ACE_DC) は、 1 ワード

アクセスを実行するか、またはキャッシュラインの長さによりますが、 4、 8、 16 ワードのバースト読み出しア

クセスを実行します。 AXI4 でライトバックキャッシュが使用される場合は、バースト書き込みアクセスのみが

実行されます。 128、 256、または 512 ビットの AXI4 マスターの場合は、シングルアクセスのみになります。





このインターフェイスでは複数のトランザクションを処理でき、読み出しの場合は 2 トランザクションまで、

書き込みの場合は 32 トランザクションまで処理できます。 MicroBlaze は順次メモリモデルを維持する必要があ

るのですが、 AXI4 や ACE は、順序に関係なく、読み出し /書き込みのそれぞれに対してチャネルがあるため、

MicroBlaze は読み出しの前にすべての書き込みを完了させます。 MicroBlaze はパイプラインをストールさせず

に複数の書き込みを処理できるので、最高 32 個の書き込みトランザクションを使用することでパフォーマンス

を改善できます。

ワード、ハーフワード、およびバイトの書き込みは、適切なバイトストローブをセットして実行されます。

LWX および SWX 命令に対しては、排他的アクセスをイネーブルにできます。

アクセスするメモリロケーションの数は、 C_DCACHE_ALWAYS_USED というパラメーターの設定で決まりま

す。このパラメーターが 1 の場合は、キャッシュメモリ範囲は常に、 AXI4 または ACE キャッシュインター

フェイスを介してアクセスされます。 0 の場合は、キャッシュがソフトウェアでディスエーブルになっていると

(すなわち MSR[DCE]=0)、キャッシュメモリ範囲は AXI4 ペリフェラルインターフェイスを介してアクセスされ

ます。

インターフェイスパラメーターおよび信号

パラメーターがツールで割り当てられる場合の MicroBlaze のパラメーター設定と AXI4 インターフェイスの動作の

関係が、表 3-5にまとめられています。

表 3‐5: AXI メモリマップドインターフェイスパラメーター


パラメーター説明

M_AXI_DP C_M_AXI_DP_PROTOCOL AXI4-Lite: デフォルト。

AXI4: C_M_AXI_DP_EXCLUSIVE_ACCESS が 1 のとき、排他

的アクセスを可能にするために使用。

M_AXI_ICM_ACE_IC

C_M_AXI_IC_DATA_WIDTH 32: デフォルト。 1 ワードアクセス、および C_ICACHE_LINE_LEN のワードバーストでバーストアクセ

ス (AXI4 および ACE で使用)。

128: C_ICACHE_DATA_WIDTH が 1 に、

C_ICACHE_LINE_LEN が 4 に設定されているときに AXI4 で使用。シングルアクセスのみが発生。

256: C_ICACHE_DATA_WIDTH が 1 に、

C_ICACHE_LINE_LEN が 8 に設定されているときに AXI4 で使用。シングルアクセスのみが発生。

512: C_ICACHE_DATA_WIDTH が 2 に設定されているとき、

または、 AXI4 でこれが 1 で、 C_ICACHE_LINE_LEN が 16 に設定されているときに使用。シングルアクセスのみが発生。





M_AXI_DCM_ACE_DC

C_M_AXI_DC_DATA_WIDTH 32: デフォルト。 1 ワードアクセス、および C_DCACHE_LINE_LEN のワードバーストでバーストアクセ

ス (AXI4 および ACE で使用)。

C_DCACHE_USE_WRITEBACK が 1 のとき AXI4 でのみ書き込

みバーストを使用。

128: C_DCACHE_DATA_WIDTH が 1 に、

C_DCACHE_LINE_LEN が 4 に設定されているときに AXI4 で使用。シングルアクセスのみが発生。

256: C_DCACHE_DATA_WIDTH が 1 に、

C_DCACHE_LINE_LEN が 8 に設定されているときに AXI4 で使用。シングルアクセスのみが発生。

512: C_DCACHE_DATA_WIDTH が 2 に設定されているとき、

または、 AXI4 でこれが 1 で、 C_DCACHE_LINE_LEN が 16 に設定されているときに使用。シングルアクセスのみが発生。

M_AXI_ICM_ACE_IC

NUM_READ_OUTSTANDING 1: 128、 256、 512 ビットのマスターのデフォルト。読み出し

を 1 つ処理。

2: 32 ビットマスターのデフォルト。同時に読み出しを 2 つ処

理可能。

8: C_ICACHE_STREAMS が 1 のとき 32 ビットマスターで使

用。同時に読み出しを 8 つ処理可能。

値は 1、 2 または 8 に設定可能。

M_AXI_DCM_ACE_DC

NUM_READ_OUTSTANDING 1: 128、 256、 512 ビットのマスターのデフォルト。読み出し

を 1 つ処理。

2: 32 ビットマスターのデフォルト。同時に読み出しを 2 つ処

理可能。

値は 1 または 2 に設定可能。

M_AXI_DCM_ACE_DC

NUM_WRITE_OUTSTANDING 32: デフォルト。 32 個の同時書き込み。

値は 1、 2、 4、 8、 16、または 32 に設定可能。

表 3‐5: AXI メモリマップドインターフェイスパラメーター (続き)


パラメーター説明





アクセス権限、メモリタイプ、サービス品質 (QoS)、共有ドメインの値は、表 3-6で定義されています。

表 3‐6: AXI インターフェイス信号定義


信号説明

M_AXI_IP C_M_AXI_IP_ARPROT アクセス権限:

• 入力信号が Non_Secure[1] = 0 の場合、権限なしで、セキュア

命令アクセス (100)

• 入力信号が Non_Secure[1] = 1 の場合、権限なしで、非セキュ

ア命令アクセス (110)

M_AXI_DP C_M_AXI_DP_ARCACHEC_M_AXI_DP_AWCACHE

メモリタイプ、 AXI4 プロトコル:

• 標準ノンキャッシャブル、バッファラブル (0011)

C_M_AXI_DP_ARPROTC_M_AXI_DP_AWPROT

アクセス権限、 AXI4 および AXI4-Lite プロトコル:


データアクセス (000)


アデータアクセス (010)

C_M_AXI_DP_ARQOSC_M_AXI_DP_AWQOS

サービス品質 (QoS)、 AXI4 プロトコル:

• 優先度 8 (1000)

M_AXI_IC C_M_AXI_IC_ARCACHE メモリタイプ:

• ライトバックの読み出しおよび書き込み割り当て (1111)

M_ACE_IC C_M_AXI_IC_ARCACHE メモリタイプ、標準アクセス :


メモリタイプ、 DVM アクセス :

• 標準ノンキャッシャブル、ノンバッファラブル (0010)

C_M_AXI_IC_ARDOMAIN 共有ドメイン:

• 内部共有可能 (01)

M_AXI_IC

M_ACE_IC

C_M_AXI_IC_ARPROT アクセス権限:


命令アクセス (100)


ア命令アクセス (110)

C_M_AXI_IC_ARQOS サービス品質 (QoS):

• 優先度 7 (0111)

M_AXI_DC C_M_AXI_DC_ARCACHE メモリタイプ、標準アクセス :


メモリタイプ、排他的アクセス :






データキャッシュインターフェイス (M_AXI_DC または M_ACE_DC) のアドレス幅は 32 ビットから 64 ビットまで

で、 C_ADDR_SIZE で設定される値によって決まります。

詳細は、『AMBA AXI and ACE Protocol Specification』 (ARM IHI 0022E) を参照してください。

ストリームインターフェイス

MicroBlaze の AXI4-Stream インターフェイス (M0_AXIS..M15_AXIS、 S0_AXIS..S15_AXIS) は 32 ビットのマスターお

よびスレーブとしてインプリメントされます。詳細は、『AMBA 4 AXI4-Stream Protocol Specification, Version 1.0』

(ARM IHI 0051A) を参照してください。

書き込み

ストリームインターフェイスへの書き込みは、 put または putd 命令の 1 つを使用して、 MicroBlaze により実行されま

す。書き込み操作により、出力 AXI4 インターフェイスへレジスタの内容が転送されます。ブロッキングモードの

書き込み (put および cput 命令) の場合は、インターフェイスがビジーでなければ、転送は 1 クロックサイクルで完了

します。インターフェイスがビジーなら、インターフェイスが利用可能になるまで、プロセッサがストールします。

ノンブロッキング命令 (接頭辞 n) は、インターフェイスがビジー状態でも、常に 1 クロックサイクルで完了します。

インターフェイスがビジーな場合は、書き込みは抑止され、 MSR でキャリービットがセットされます。

制御命令 (接頭辞 c) は AXI4-Stream の TLAST 出力を 1 にセットします。これはパケットの境界を示すのに使用され

ます。

M_ACE_DC C_M_AXI_DC_ARCACHE メモリタイプ、標準および排他的アクセス :


メモリタイプ、 DVM アクセス :


C_M_AXI_DC_ARDOMAIN

C_M_AXI_DC_AWDOMAIN

共有ドメイン:

• 内部共有可能 (01)

M_AXI_DCM_ACE_DC

C_M_AXI_DC_AWCACHE メモリタイプ、標準アクセス :


メモリタイプ、排他的アクセス :


C_M_AXI_DC_ARPROT

C_M_AXI_DC_AWPROT

アクセス権限:


データアクセス (000)


アデータアクセス (010)

C_M_AXI_DC_ARQOS サービス品質 (QoS)、読み出しアクセス :

• 優先度 12 (1100)

C_M_AXI_DC_AWQOS サービス品質 (QoS)、書き込みアクセス :

• 優先度 8 (1000)

表 3‐6: AXI インターフェイス信号定義


信号説明







読み出し

ストリームインターフェイスからの読み出しは、 get または getd 命令の 1 つを使用して、 MicroBlaze により実行され

ます。読み出し操作は、入力 AXI4 インターフェイスの内容を汎用レジスタに転送します。ブロッキングモードの読

み出しの場合、データが使用可能であれば、転送通常 2 クロックサイクルで完了します。データが使用できない場合

は、使用可能になるまで、この命令でプロセッサがストールします。ノンブロッキングモード (接頭辞 n の命令) で

は、データが使用可能であるかどうかにかかわらず、転送は 1 または 2 クロックサイクルで完了します。データが使

用可能でない場合、データは転送されず、キャリービットが MSR でセットされます。

データの get 命令 (接頭辞 c なし ) は、 AXI4-Stream の TLAST 入力が 0 にクリアされるものとします。そうでない場合

は、この命令は MSR[FSL] を 1 にセットします。制御の get 命令 (接頭辞 c あり ) は、 AXI4-Stream の TLAST 入力が 1

にセットされているものとします。そうでない場合は、この命令は MSR[FSL] を 1 にセットします。これはパケッ

トの境界をチェックするのに使用されます。

ローカルメモリバス (LMB) インターフェイスについて

LMB は同期バスで、主にオンチップのブロック RAM にアクセスするために使用されます。このバスは、最小限の

数の制御信号と単純なプロトコルを使用して、 1 クロックサイクルでローカルのブロック RAM にアクセスするよう

にします。 LMB 信号とその定義は次の表にリストされています。 LMB 信号はすべてアクティブ High です。

LMB 信号インターフェイス

表 3‐7: LMB バス信号

信号データ

インターフェイス命令インター

フェイスタイプ

説明

Addr[0:N-1]1

1. N = 32 - 64、 MicroBlaze v9.6 で追加された C_ADDR_SIZE の設定によって決まる。

Data_Addr[0:N-1]1 Instr_Addr[0:31] O アドレスバス

Byte_Enable[0:3] Byte_Enable[0:3] 使用されない O バイトイネーブル

Data_Write[0:31] Data_Write[0:31] 使用されない O 書き込みデータバス

AS D_AS I_AS O アドレスストローブ

Read_Strobe Read_Strobe IFetch O 読み出し処理中

Write_Strobe Write_Strobe 使用されない O 書き込み処理中

Data_Read[0:31] Data_Read[0:31] Instr[0:31] I 読み出しデータバス

Ready DReady IReady I 次の転送の準備完了

Wait2

2. MicroBlaze v8.00 で LMB に追加

DWait IWaitI 承認された転送が準備完了になる

まで待機

CE2 DCE ICE I 訂正可能エラー

UE2 DUE IUE I 訂正不可能エラー

Clk Clk Clk I バスクロック





Addr[0:N‐1]

このアドレスバスはコアからの出力で、現在の転送でアクセスされているメモリアドレスを示します。 AS が High

の場合のみ有効です。マルチサイクルアクセスの場合 (アクセスが完了するまでに 2クロック以上かかるもの)、

Addr[0:N-1] は転送の最初のクロックサイクルでのみ有効です。

Byte_Enable[0:3]

このバイトイネーブル信号はコアからの出力で、データバスのどのバイトレーンに有効なデータが含まれているの

かを示します。 Byte_Enable[0:3] は AS が High の場合のみ有効です。マルチサイクルアクセスの場合 (アクセス

が完了するまでに 2クロック以上かかるもの)、 Byte_Enable[0:3] は転送の最初のクロックサイクルでのみ有効

です。 Byte_Enable[0:3] の有効値は次の表にリストされています。

:

Data_Write[0:31]

この書き込みデータバスはコアからの出力で、メモリに書き込まれたデータが含まれています。 AS が High の場合

のみ有効です。 Byte_Enable[0:3] で指定されたバイトレーンにのみ有効データが含まれています。

AS

このアドレスストローブはコアからの出力で、転送の開始を示し、アドレスバスおよびバイトイネーブルを修飾し

ます。これは転送の最初のクロックサイクルでのみ High で、その後は次の転送の開始まで Low のままになります。

Read_Strobe

この読み出しストローブはコアからの出力で、読み出し転送が処理中であることを示します。この信号は、転送の

最初のクロックサイクルで High になり、 Ready 信号が High になったクロックサイクルが終わるまで High のままに

なる可能性があります。新しい読み出し転送が次のクロックサイクルですぐに開始した場合、 Read_Strobe は

High のままになります。

Write_Strobe

この書き込みストローブはコアからの出力で、書き込み転送が処理中であることを示します。この信号は、転送の

最初のクロックサイクルで High になり、 Ready 信号が High になったクロックサイクルが終わるまで High のままに

表 3‐8: Byte_Enable[0:3] の有効値

Byte_Enable[0:3]使用バイトレーン

Data[0:7] Data[8:15] Data[16:23] Data[24:31]

0001 0010 0100 1000 0011 1100 1111





なる可能性があります。新しい書き込み転送が次のクロックサイクルですぐに開始した場合、 Write_Strobe は

High のままになります。

Data_Read[0:31]

この読み出しデータバスはコアへの入力で、メモリから読み出されたデータを含んでいます。 Data_Read は、

Ready が High のときのクロックの立ち上がりエッジで有効になります。

Ready

この Ready 信号はコアへの入力で、現在の転送が完了したことと、次の転送が次のクロックサイクルで開始可能で

あることを示します。これはクロックの立ち上がりエッジでサンプルされます。この信号は、読み出しの場合

Data_Read[0:31] バスが有効であることを示し、書き込みの場合 Data_Write[0:31] バスがローカルメモリに

書き込まれたことを示します。

Wait

Wait 信号はコアへの入力で、現在の転送は受け入れられたが、まだ完了はしていないことを示します。これはク

ロックの立ち上がりエッジでサンプルされます。

CE

CE 信号はコアへの入力で、現在の転送に訂正可能なエラーがあることを示します。 Ready が High のときのクロック

の立ち上がりエッジで有効になります。この信号は、読み出しの場合、 Data_Read[0:31] バスでエラーが訂正さ

れたことを示し、バイトおよびハーフワードの書き込みの場合は、ローカルメモリの対応データワードが、新しい

データを書き込む前に訂正されたことを示します。

UE

UE 信号はコアへの入力で、現在の転送に訂正不可能なエラーがあることを示します。 Ready が High のときのクロッ

クの立ち上がりエッジで有効になります。この信号は、読み出しの場合、 Data_Read[0:31] バスの値が間違って

いることを示し、バイトおよびハーフワードの書き込みの場合は、新しいデータを書き込む前の、ローカルメモリ

の対応データワードが間違っていることを示します。

Clk

LMB のすべての操作は MicroBlaze コアクロックに同期しています。





LMB トランザクション

次の図は、 LMB バス操作の例を説明しています。

一般的な書き込み操作

図 3‐2: LMB の一般的な書き込み操作、 0 待機ステート

図 3‐3: LMB の一般的な書き込み操作、 N 待機ステート

Clk

Addr

Byte_Enable

Data_Write

AS

Read_Strobe

Write_Strobe

Data_Read

Ready

Wait

CE

UE

A0

BE0

D0

Don’t Care

Clk

Addr

Byte_Enable

Data_Write

AS

Read_Strobe

Write_Strobe

Data_Read

Ready

Wait

CE

UE

A0

BE0

D0

Don’t Care





一般的な読み出し操作

図 3‐4: LMB の一般的な読み出し操作、 0 待機ステート

図 3‐5: LMB の一般的な読み出し操作、 N 待機ステート

Clk

Addr

Byte_Enable

Data_Write

AS

Read_Strobe

Write_Strobe

Data_Read

Ready

Wait

CE

UE

A0

D0

Don’t Care

Clk

Addr

Byte_Enable

Data_Write

AS

Read_Strobe

Write_Strobe

Data_Read

Ready

Wait

CE

UE

A0

D0

Don’t Care





連続書き込み操作

連続読み出し操作

図 3‐6: LMB の連続書き込み操作

図 3‐7: LMB の連続読み出し操作

Clk

Addr

Byte_Enable

Data_Write

AS

Read_Strobe

Write_Strobe

Data_Read

Ready

Wait

CE

UE

A0

Don’t Care

A1 A2 A3 A4

Don’t Care Don’t Care

D0

BE0 BE1 BE2 BE3 BE4

D1 D2 D3 D4

Clk

Addr

Byte_Enable

Data_Write

AS

Read_Strobe

Write_Strobe

Data_Read

Ready

Wait

CE

UE

A0

Don’t Care

A1 A2 A3 A4


D0 D1 D2 D3 D4





連続混合書き込み/読み出し操作

図 3‐8: 連続混合書き込み/読み出し操作、 0 待機ステート

図 3‐9: 連続混合書き込み/読み出し操作、 N 待機ステート

Clk

Addr

Byte_Enable

Data_Write

AS

Read_Strobe

Write_Strobe

Data_Read

Ready

Wait

CE

UE

A0

BE0

D0

Don’t Care

A1 A2

BE2

D2

D1

Clk

Addr

Byte_Enable

Data_Write

AS

Read_Strobe

Write_Strobe

Data_Read

Ready

Wait

CE

UE

A0 A1 A2

Don’t Care

D0

BE0 BE2

D1

D2






読み出しおよび書き込みデータステアリング

MicroBlaze のデータ側バスインターフェイスは、次の転送のサポートに必要な読み出しステアリングおよび書き込

みステアリングを実行します。

• ワードデバイスへのバイト、ハーフワード、およびワード転送

• ハーフワードデバイスへのバイトおよびハーフワード転送

• バイトデバイスへのバイト転送

MicroBlaze は、アドレス指定されているデバイスよりもサイズが大きな転送をサポートしていません。こうしたタ

イプの転送には、 MicroBlaze のバスインターフェイスではサポートされていないダイナミックバスサイズ調整や変

換サイクルが必要になります。読み出しサイクルのデータステアリングは、表 3-9および表 3-10 に、書き込みサイ

クルのデータステアリングは、表 3-11 および表 3-12 にまとめられています。

仮想モードまたは保護モードで MMU を使用している場合 (C_USE_MMU > 1)、または再順序付け命令がイネーブル

になっている場合 (C_USE_REORDER_INSTR = 1) にのみ、ビッグエンディアンフォーマットは使用可能です。

表 3‐9: ビッグエンディアン読み出しデータステアリング (レジスタ rD へロード )

Address [30:31]Byte_Enable

[0:3] 転送サイズレジスタ rD データ

rD[0:7] rD[8:15] rD[16:23] rD[24:31]

11 0001 バイトバイト 3

10 0010 バイトバイト 2

01 0100 バイトバイト 1

00 1000 バイトバイト 0

10 0011 ハーフワードバイト 2 バイト 3


00 1111 ワードバイト 0 バイト 1 バイト 2 バイト 3

表 3‐10: リトルエンディアン読み出しデータステアリング (レジスタ rD へロード )

Address [30:31]Byte_Enable

[0:3] 転送サイズレジスタ rD データ

rD[0:7] rD[8:15] rD[16:23] rD[24:31]

11 1000 バイトバイト 0

10 0100 バイトバイト 1

01 0010 バイトバイト 2

00 0001 バイトバイト 3



00 1111 ワードバイト 0 バイト 1 バイト 2 バイト 3





注記: ほかのマスターには、 MicroBlaze で認められているものよりも、バイトレーンに関して厳しい要件が課せられ

ているものがある場合があります。スレーブデバイスは通常、バイトデバイスなら最上位バイトレーンに、ハーフ

ワードデバイスなら最上位ハーフワードレーンに接続される「左揃え」になっています。 MicroBlaze のステアリン

グロジックはこの接続方法を完全サポートしています。

ロックステップインターフェイスについて

MicroBlaze のロックステップインターフェイスは、 1 つのマスターおよび 1 つ以上のスレーブ MicroBlaze インスタ

ンスを接続するよう設計されています。 MicroBlaze のロックステップ信号は、表 3-13にリストされています。

表 3‐11: ビッグエンディアン書き込みデータステアリング (レジスタ rD からストア)

Address[30:31]

Byte_Enable[0:3] 転送サイズ

書き込みデータバスバイト

バイト 0 バイト 1 バイト 2 バイト 3

11 0001 バイト rD[24:31]

10 0010 バイト rD[24:31]

01 0100 バイト rD[24:31]

00 1000 バイト rD[24:31]

10 0011 ハーフワード rD[16:23] rD[24:31]

00 1100 ハーフワード rD[16:23] rD[24:31]

00 1111 ワード rD[0:7] rD[8:15] rD[16:23] rD[24:31]

表 3‐12: リトルエンディアン書き込みデータステアリング (レジスタ rD からストア)

Address[30:31]

Byte_Enable[0:3] 転送サイズ

書き込みデータバスバイト

バイト 3 バイト 2 バイト 1 バイト 0

11 1000 バイト rD[24:31]

10 0100 バイト rD[24:31]

01 0010 バイト rD[24:31]

00 0001 バイト rD[24:31]

10 1100 ハーフワード rD[16:23] rD[24:31]

00 0011 ハーフワード rD[16:23] rD[24:31]

00 1111 ワード rD[0:7] rD[8:15] rD[16:23] rD[24:31]

表 3‐13: MicroBlaze ロックステップ信号

信号名説明 VHDL タイプ方向

Lockstep_Master_Out マスターからスレーブ MicroBlaze への信号で出

力。スレーブでは接続されない。

std_logic 出力

Lockstep_Slave_In マスターからスレーブ MicroBlaze への信号で入

力。マスターでは接続されない。

std_logic 入力

Lockstep_Out マスターとスレーブ両方からのすべての比較信号

で出力。

std_logic 出力





Lockstep_Out で提供される比較信号は表 3-14 にリストされています。

表 3‐14: MicroBlaze ロックステップ比較信号

信号名バスインデックス範囲 VHDL タイプ

MB_Halted 0 std_logic

MB_Error 1 std_logic

IFetch 2 std_logic

I_AS 3 std_logic

Instr_Addr 4 ～ 35 std_logic_vector

Data_Addr 68 ～ 131 std_logic_vector

Data_Write 132 ～ 163 std_logic_vector

D_AS 196 std_logic

Read_Strobe 197 std_logic

Write_Strobe 198 std_logic

Byte_Enable 199 ～ 202 std_logic_vector

M_AXI_IP_AWID 207 std_logic

M_AXI_IP_AWADDR 208 ～ 239 std_logic_vector

M_AXI_IP_AWLEN 272 ～ 279 std_logic_vector

M_AXI_IP_AWSIZE 280 ～ 282 std_logic_vector

M_AXI_IP_AWBURST 283 ～ 284 std_logic_vector

M_AXI_IP_AWLOCK 285 std_logic

M_AXI_IP_AWCACHE 286 ～ 289 std_logic_vector

M_AXI_IP_AWPROT 290 ～ 292 std_logic_vector

M_AXI_IP_AWQOS 293 ～ 296 std_logic_vector

M_AXI_IP_AWVALID 297 std_logic

M_AXI_IP_WDATA 298 ～ 329 std_logic_vector

M_AXI_IP_WSTRB 362 ～ 365 std_logic_vector

M_AXI_IP_WLAST 370 std_logic

M_AXI_IP_WVALID 371 std_logic

M_AXI_IP_BREADY 372 std_logic

M_AXI_IP_ARID 373 std_logic

M_AXI_IP_ARADDR 374 ～ 405 std_logic_vector

M_AXI_IP_ARLEN 438 ～ 445 std_logic_vector

M_AXI_IP_ARSIZE 446 ～ 448 std_logic_vector

M_AXI_IP_ARBURST 449 ～ 450 std_logic_vector

M_AXI_IP_ARLOCK 451 std_logic

M_AXI_IP_ARCACHE 452 ～ 455 std_logic_vector

M_AXI_IP_ARPROT 456 ～ 458 std_logic_vector

M_AXI_IP_ARQOS 459 ～ 462 std_logic_vector

M_AXI_IP_ARVALID 463 std_logic

M_AXI_IP_RREADY 464 std_logic

M_AXI_DP_AWID 465 std_logic

M_AXI_DP_AWADDR 466 ～ 529 std_logic_vector

M_AXI_DP_AWLEN 530 ～ 537 std_logic_vector





M_AXI_DP_AWSIZE 538 ～ 540 std_logic_vector

M_AXI_DP_AWBURST 541 ～ 542 std_logic_vector

M_AXI_DP_AWLOCK 543 std_logic

M_AXI_DP_AWCACHE 544 ～ 547 std_logic_vector

M_AXI_DP_AWPROT 548 ～ 550 std_logic_vector

M_AXI_DP_AWQOS 551 ～ 554 std_logic_vector

M_AXI_DP_AWVALID 555 std_logic

M_AXI_DP_WDATA 556 ～ 587 std_logic_vector

M_AXI_DP_WSTRB 620 ～ 623 std_logic_vector

M_AXI_DP_WLAST 628 std_logic

M_AXI_DP_WVALID 629 std_logic

M_AXI_DP_BREADY 630 std_logic

M_AXI_DP_ARID 631 std_logic

M_AXI_DP_ARADDR 632 ～ 695 std_logic_vector

M_AXI_DP_ARLEN 696 ～ 703 std_logic_vector

M_AXI_DP_ARSIZE 704 ～ 706 std_logic_vector

M_AXI_DP_ARBURST 707 ～ 708 std_logic_vector

M_AXI_DP_ARLOCK 709 std_logic

M_AXI_DP_ARCACHE 710 ～ 713 std_logic_vector

M_AXI_DP_ARPROT 714 ～ 716 std_logic_vector

M_AXI_DP_ARQOS 717 ～ 720 std_logic_vector

M_AXI_DP_ARVALID 721 std_logic

M_AXI_DP_RREADY 722 std_logic

Mn_AXIS_TLAST 723 + n * 35 std_logic

Mn_AXIS_TDATA 758 + n * 35 ～ 789 + n * 35

std_logic_vector

Mn_AXIS_TVALID 790 + n * 35 std_logic

Sn_AXIS_TREADY 791 + n * 35 std_logic

M_AXI_IC_AWID 1283 std_logic

M_AXI_IC_AWADDR 1284 ～ 1315 std_logic_vector

M_AXI_IC_AWLEN 1348 ～ 1355 std_logic_vector

M_AXI_IC_AWSIZE 1356 ～ 1358 std_logic_vector

M_AXI_IC_AWBURST 1359 ～ 1360 std_logic_vector

M_AXI_IC_AWLOCK 1361 std_logic

M_AXI_IC_AWCACHE 1362 ～ 1365 std_logic_vector

M_AXI_IC_AWPROT 1366 ～ 1368 std_logic_vector

M_AXI_IC_AWQOS 1369 ～ 1372 std_logic_vector

M_AXI_IC_AWVALID 1373 std_logic

M_AXI_IC_AWUSER 1374 ～ 1378 std_logic_vector

M_AXI_IC_AWDOMAIN1 1379 ～ 1380 std_logic_vector

M_AXI_IC_AWSNOOP1 1381 ～ 1383 std_logic_vector

表 3‐14: MicroBlaze ロックステップ比較信号 (続き)






M_AXI_IC_AWBAR1 1384 ～ 1385 std_logic_vector

M_AXI_IC_WDATA 1386 ～ 1897 std_logic_vector

M_AXI_IC_WSTRB 1898 ～ 1961 std_logic_vector

M_AXI_IC_WLAST 1962 std_logic

M_AXI_IC_WVALID 1963 std_logic

M_AXI_IC_WUSER 1964 std_logic

M_AXI_IC_BREADY 1965 std_logic

M_AXI_IC_WACK 1966 std_logic

M_AXI_IC_ARID 1967 std_logic_vector

M_AXI_IC_ARADDR 1968 ～ 1999 std_logic_vector

M_AXI_IC_ARLEN 2032 ～ 2039 std_logic_vector

M_AXI_IC_ARSIZE 2040 ～ 2042 std_logic_vector

M_AXI_IC_ARBURST 2043 ～ 2044 std_logic_vector

M_AXI_IC_ARLOCK 2045 std_logic

M_AXI_IC_ARCACHE 2046 ～ 2049 std_logic_vector

M_AXI_IC_ARPROT 2050 ～ 2052 std_logic_vector

M_AXI_IC_ARQOS 2053 ～ 2056 std_logic_vector

M_AXI_IC_ARVALID 2057 std_logic

M_AXI_IC_ARUSER 2058 ～ 2062 std_logic_vector

M_AXI_IC_ARDOMAIN1 2063 ～ 2064 std_logic_vector

M_AXI_IC_ARSNOOP1 2065 ～ 2068 std_logic_vector

M_AXI_IC_ARBAR1 2069 ～ 2070 std_logic_vector

M_AXI_IC_RREADY 2071 std_logic

M_AXI_IC_RACK1 2072 std_logic

M_AXI_IC_ACREADY1 2073 std_logic

M_AXI_IC_CRVALID1 2074 std_logic

M_AXI_IC_CRRESP1 2075 ～ 2079 std_logic_vector

M_AXI_IC_CDVALID1 2080 std_logic

M_AXI_IC_CDLAST1 2081 std_logic

M_AXI_DC_AWID 2082 std_logic

M_AXI_DC_AWADDR 2083 ～ 2146 std_logic_vector

M_AXI_DC_AWLEN 2147 ～ 2154 std_logic_vector

M_AXI_DC_AWSIZE 2155 ～ 2157 std_logic_vector

M_AXI_DC_AWBURST 2158 ～ 2159 std_logic_vector

M_AXI_DC_AWLOCK 2160 std_logic

M_AXI_DC_AWCACHE 2161 ～ 2164 std_logic_vector

M_AXI_DC_AWPROT 2165 ～ 2167 std_logic_vector

M_AXI_DC_AWQOS 2168 ～ 2171 std_logic_vector

M_AXI_DC_AWVALID 2172 std_logic

M_AXI_DC_AWUSER 2172 ～ 2176 std_logic_vector

M_AXI_DC_AWDOMAIN1 2177 ～ 2178 std_logic_vector







M_AXI_DC_AWSNOOP1 2179 ～ 2182 std_logic_vector

M_AXI_DC_AWBAR1 2183 ～ 2184 std_logic_vector

M_AXI_DC_WDATA 2185 ～ 2696 std_logic_vector

M_AXI_DC_WSTRB1 2697 ～ 2760 std_logic_vector

M_AXI_DC_WLAST 2761 std_logic

M_AXI_DC_WVALID 2762 std_logic

M_AXI_DC_WUSER 2863 std_logic

M_AXI_DC_BREADY 2764 std_logic

M_AXI_DC_WACK1 2765 std_logic

M_AXI_DC_ARID 2766 std_logic

M_AXI_DC_ARADDR 2767 ～ 2830 std_logic_vector

M_AXI_DC_ARLEN 2831 ～ 2838 std_logic_vector

M_AXI_DC_ARSIZE 2839 ～ 2841 std_logic_vector

M_AXI_DC_ARBURST 2842 ～ 2843 std_logic_vector

M_AXI_DC_ARLOCK 2844 std_logic

M_AXI_DC_ARCACHE 2845 ～ 2848 std_logic_vector

M_AXI_DC_ARPROT 2849 ～ 2851 std_logic_vector

M_AXI_DC_ARQOS 2852 ～ 2855 std_logic_vector

M_AXI_DC_ARVALID 2856 std_logic

M_AXI_DC_ARUSER 2857 ～ 2861 std_logic_vector

M_AXI_DC_ARDOMAIN1 2862 ～ 2863 std_logic_vector

M_AXI_DC_ARSNOOP1 2864 ～ 2867 std_logic_vector

M_AXI_DC_ARBAR1 2868 ～ 2869 std_logic_vector

M_AXI_DC_RREADY 2870 std_logic

M_AXI_DC_RACK1 2871 std_logic

M_AXI_DC_ACREADY1 2872 std_logic

M_AXI_DC_CRVALID1 2873 std_logic

M_AXI_DC_CRRESP1 2874 ～ 2878 std_logic_vector

M_AXI_DC_CDVALID1 2879 std_logic

M_AXI_DC_CDLAST1 2880 std_logic

Trace_Instruction 2881 ～ 2912 std_logic_vector

Trace_Valid_Instr 2913 std_logic

Trace_PC 2914 ～ 2945 std_logic_vector

Trace_Reg_Write 2978 std_logic

Trace_Reg_Addr 2979 ～ 2983 std_logic_vector

Trace_MSR_Reg 2984 ～ 2998 std_logic_vector

Trace_PID_Reg 2999 ～ 3006 std_logic_vector

Trace_New_Reg_Value 3007 ～ 3038 std_logic_vector

Trace_Exception_Taken 3071 std_logic

Trace_Exception_Kind 3072 ～ 3076 std_logic_vector

Trace_Jump_Taken 3077 std_logic







デバッグインターフェイスについて

MicroBlaze のデバッグインターフェイスは、ザイリンクスの MDM (Microprocessor Debug Module) IP コアを使用して

機能するように設計されています。 MDM は、 FPGA の JTAG ポートを介し XSDB (Xilinx System Debugger) によって

制御されます。 MDM は一度に複数の MicroBlaze プロセッサを制御できます。デバッグ信号は DEBUG バスにまと

められています。

デバッグインターフェイスは、JTAG シリアル信号 (C_DEBUG_INTERFACE = 0) または AXI4-Lite と互換性のあるパ

ラレル信号 (C_DEBUG_INTERFACE = 1) を使用して、 DEBUG バスにまとめることができます。 MDM コンフィギュ

レーションもそれに従って設定できます。

MDM が使用されていない場合は、 AXI4 バスにまとめられている AXI4-Lite パラレル信号 (C_DEBUG_INTERFACE

= 2) のみを使用することも可能です。ただし、この設定はツールではサポートされていません。

MicroBlaze のデバッグ信号は、表 3-15にリストされています。

Trace_Delay_Slot 3078 std_logic

Trace_Data_Address 3079 ～ 3142 std_logic_vector

Trace_Data_Write_Value 3143 ～ 3174 std_logic_vector

Trace_Data_Byte_Enable 3207 ～ 3210 std_logic_vector

Trace_Data_Access 3215 std_logic

Trace_Data_Read 3216 std_logic

Trace_Data_Write 3217 std_logic

Trace_DCache_Req 3218 std_logic

Trace_DCache_Hit 3219 std_logic

Trace_DCache_Rdy 3220 std_logic

Trace_DCache_Read 3221 std_logic

Trace_ICache_Req 3222 std_logic

Trace_ICache_Hit 3223 std_logic

Trace_ICache_Rdy 3224 std_logic

Trace_OF_PipeRun 3225 std_logic

Trace_EX_PipeRun 3226 std_logic

Trace_MEM_PipeRun 3227 std_logic

Trace_MB_Halted 3228 std_logic

Trace_Jump_Hit 3229 std_logic

将来使用するために予約 3230 ～ 4095

1. この信号は、 C_INTERCONNECT = 3 (ACE) の場合のみ使用します。

表 3‐15: MicroBlaze デバッグ信号

信号名説明 VHDL タイプ種類

Dbg_Clk MDM からの JTAG クロック std_logic シリアル入力

Dbg_TDI MDM からの JTAG TDI std_logic シリアル入力







Dbg_TDO MDM への JTAG TDO std_logic シリアル出力

Dbg_Reg_En MDM からのデバッグレジスタイネーブル std_logic_vector シリアル入力

Dbg_Shift1 MDM からの JTAG BSCAN シフト信号 std_logic シリアル入力

Dbg_Capture MDM からの JTAG BSCAN キャプチャ信号 std_logic シリアル入力

Dbg_Update MDM からの JTAG BSCAN アップデート信号 std_logic シリアル入力

Debug_Rst1 MDM からのリセット信号、アクティブ High。

最低 1 Clk クロックサイクル間保持する必要が

ある。

std_logic 入力

Dbg_Trig_In2 MDM へのクロストリガーイベント入力 std_logic_vector 出力

Dbg_Trig_Ack_In2 MDM からのクロストリガーイベント入力肯定

応答

std_logic_vector 入力

Dbg_Trig_Out2 MDM からのクロストリガーアクション出力 std_logic_vector 入力

Dbg_Trig_Ack_Out2 MDM へのクロストリガーアクション出力肯定

応答

std_logic_vector 出力

Dbg_Trace_Data3 MDM への外部プログラムトレースデータ出力 std_logic_vector 出力

Dbg_Trace_Valid3 MDM への外部プログラムトレース有効 std_logic 出力

Dbg_Trace_Ready3 MDM からの外部プログラムトレース準備完了 std_logic 入力

Dbg_Trace_Clk3 MDM からの外部プログラムトレースクロック std_logic 入力

Dbg_ARADDR4 MDM からの読み出しアドレス std_logic_vector パラレル入力

Dbg_ARREADY4 MDM へ読み出しアドレスレディ std_logic パラレル出力

Dbg_ARVALID4 MDM からの読み出しアドレス有効 std_logic パラレル入力

Dbg_AWADDR4 MDM からの書き込みアドレス std_logic_vector パラレル入力

Dbg_AWREADY4 MDM へ書き込みアドレスレディ std_logic パラレル出力

Dbg_AWVALID4 MDM から書き込みアドレス有効 std_logic パラレル入力

Dbg_BREADY4 MDM へ書き込み応答レディ std_logic パラレル出力

Dbg_BRESP4 MDM へ書き込み応答 std_logic_vector パラレル出力

Dbg_BVALID4 MDM から書き込み応答有効 std_logic パラレル入力

Dbg_RDATA4 MDM へ読み出しデータ std_logic_vector パラレル出力

Dbg_RREADY4 MDM へ読み出しデータレディ std_logic パラレル出力

Dbg_RRESP4 MDM へ読み出しデータ応答 std_logic_vector パラレル出力

Dbg_RVALID4 MDM からの読み出しデータ有効 std_logic パラレル入力

Dbg_WDATA4 MDM からの書き込みデータ std_logic_vector パラレル入力

Dbg_WREADY4 MDM へ書き込みデータレディ std_logic パラレル出力

Dbg_WVALID4 MDM からの書き込みデータ有効 std_logic パラレル入力

DEBUG_ACLK4 デバッグクロック、 Clk と同じである必要があ

る。

std_logic パラレル入力

DEBUG_ARESET4 デバッグリセット、リセットと同じである必要

がある。

std_logic パラレル入力

1. MicroBlaze v7.00 でアップデート : Dbg_Shift を追加、 Debug_Rst を DEBUG バスに含める

2. MicroBlaze v9.3 でアップデート : Dbg_Trig 信号を DEBUG バスに追加

3. MicroBlaze v9.4 でアップデート : 外部プログラムトレース信号を DEBUG バスに追加

4. MicroBlaze v10.0 でアップデート : パラレルデバッグ信号を DEBUG バスに追加

表 3‐15: MicroBlaze デバッグ信号

信号名説明 VHDL タイプ種類





トレースインターフェイスについて

MicroBlaze はトレース目的でさまざまな内部信号をエクスポートします。この信号インターフェイスは標準化され

ておらず、新しいリビジョンのプロセッサでは、信号選択や機能性において、下位互換性が得られない可能性があ

ります。これらの信号のカスタムロジックを設計せず、ザイリンクス提供の解析 IP を介して信号を使用することを

推奨します。トレース信号は TRACE バスでグループにまとめられます。トレース信号の現在のセットは、

MicroBlaze v7.30 でアップデートされたもので、表 3-16にリストされています。

MSR ビットのマッピングは表 3-17にまとめられています。マシンステータスレジスタ (MSR) の詳細は、「特殊用途

レジスタ」を参照してください。

トレース例外タイプは表 3-18を参照してください。すべての未使用のトレース例外タイプは予約されています。

表 3‐16: MicroBlaze トレース信号


Trace_Valid_Instr トレースポートでの有効命令 std_logic 出力

Trace_Instruction 1 命令コード std_logic_vector (0 ～ 31) 出力

Trace_PC 1 プログラムカウンター std_logic_vector (0 ～ 31) 出力

Trace_Reg_Write 1 レジスタファイルへの命令書き込み std_logic 出力

Trace_Reg_Addr 1 デスティネーションレジスタアドレス std_logic_vector (0 ～ 4) 出力

Trace_MSR_Reg1 マシンステータスレジスタ。レジスタビットのマッピングは以下参照。

std_logic_vector (0 ～ 14)2 出力

Trace_PID_Reg1 プロセス ID レジスタ std_logic_vector (0 ～ 7) 出力

Trace_New_Reg_Value1 デスティネーションレジスタアップデー

ト値

std_logic_vector (0 ～ 31) 出力

Trace_Exception_Taken1,2 例外の命令値 std_logic 出力

Trace_Exception_Kind1 例外タイプ。例外タイプの説明は以下参

照。

std_logic_vector (0 ～ 4)2 出力

Trace_Jump_Taken1 True 評価された分岐命令 (分岐している ) std_logic 出力

Trace_Jump_Hit1,3 分岐先キャッシュヒット std_logic 出力

Trace_Delay_Slot1 命令が分岐した分岐の遅延スロットにある std_logic 出力

Trace_Data_Access1 有効な D 側のメモリアクセス std_logic 出力

Trace_Data_Address1 D 側のメモリアクセスのアドレス、 N = 32 ～ 64、 C_ADDR_SIZE で決まる。

std_logic_vector (0 ～ N-1) output

Trace_Data_Write_Value1 D 側のメモリ書き込みアクセスの値 std_logic_vector (0 ～ 31) 出力

Trace_Data_Byte_Enable1 D 側のメモリアクセスのバイトイネーブル std_logic_vector (0 ～ 3) 出力

Trace_Data_Read1 D 側のメモリアクセスが読み出し std_logic 出力

Trace_Data_Write1 D 側のメモリアクセスが書き込み std_logic 出力

Trace_DCache_Req データメモリアドレスが D キャッシュ範

囲内にある

std_logic 出力

Trace_DCache_Hit データメモリアドレスが D キャッシュに

ある

std_logic 出力





Trace_DCache_Rdy データアドレスが D キャッシュ範囲内にあ

り、アクセスが完了している

std_logic 出力

Trace_DCache_Read,4 D キャッシュリクエストは読み出し。 std_logic 出力

Trace_ICache_Req 命令メモリアドレスが I キャッシュ範囲、キャッシュはマシンステータスレジスタでイネーブル。

std_logic 出力

Trace_ICache_Hit 命令メモリアドレスが I キャッシュにある I キャッシュ

std_logic 出力

Trace_ICache_Rdy 命令メモリアドレスが I キャッシュ範囲内にあり、アクセスが完

了している

std_logic 出力

Trace_OF_PipeRun デコード段のパイプラインアドバンス std_logic 出力

Trace_EX_PipeRun3 実行段のパイプラインアドバンス std_logic 出力

Trace_MEM_PipeRun3 メモリ段のパイプラインアドバンス std_logic 出力

Trace_MB_Halted デバッグによりパイプラインが停止 std_logic 出力

1. Trace_Valid_Instr = 1 の場合のみ有効

2. Trace_Exception_Taken = 1 の場合のみ有効

3. エリア最適化機能と一緒には使用できない。

4. Trace_DCache_Req = 1 の場合のみ有効

表 3‐16: MicroBlaze トレース信号 (続き)


表 3‐17: トレース MSR のマッピング

Trace_MSR_Reg マシンステータスレジスタ

ビットビット名前説明

0 17 VMS 仮想保護モード保存

1 18 VM 仮想保護モード

2 19 UMS ユーザーモード保存

3 20 UM ユーザーモード

4 21 PVR プロセッサバージョンレジスタが存在する。

5 22 EIP 処理中例外

6 23 EE 例外イネーブル

7 24 DCE データキャッシュイネーブル

8 25 DZO ゼロ除算、または除算オーバーフロー

9 26 ICE 命令キャッシュイネーブル

10 27 FSL AXI4-Stream エラー

11 28 BIP 処理中ブレーク





12 29 C 演算キャリー

13 30 IE 割り込みイネーブル

14 31 Reserved 予約

表 3‐18: トレース例外のタイプ

Trace_Exception_Kind [0:4] 説明

00000 ストリーム例外

00001 アラインされていない例外

00010 無効なオペコード例外

00011 命令バス例外

00100 データバス例外

00101 除算例外

00110 FPU 例外

00111 特権命令例外

01010 割り込み

01011 外部のマスク不可能なブレーク

01100 外部のマスク可能なブレーク

10000 データストレージ例外

10001 命令ストレージ例外

10010 データ TLB ミス例外

10011 命令 TLB ミス例外

表 3‐17: トレース MSR のマッピング

Trace_MSR_Reg マシンステータスレジスタ

ビットビット名前説明





MicroBlaze コアのコンフィギュレーション

MicroBlaze コアは、ユーザーが細かく設定できるように開発されています。つまり、具体的なコストやパフォーマ

ンスの要件を満たすことができるように、プロセッサを設定できます。

コンフィギュレーションは、通常、機能のオン/オフやサイズを決めたり、プロセッサの機能を選択するためのパラ

メーターを使用して実行します。たとえば、命令キャッシュは C_USE_ICACHE パラメーターを設定するとイネーブ

ルになります。命令キャッシュのサイズ、キャッシュ可能なメモリの範囲の設定は、 C_CACHE_BYTE_SIZE、

C_ICACHE_BASEADDR、 C_ICACHE_HIGHADDR をそれぞれ設定できます。

最新バージョンの MicroBlaze に有効なパラメーターは表 3-19にリストされています。この表にリストされているパ

ラメーターがすべて古いバージョンの MicroBlaze で認識されるわけではありませんが、コンフィギュレーションは

完全に下位互換性があります。

注記: グレーで色分けされている行は、パラメーターの値が固定値であって、変更できないことを示しています。

表 3‐19: コンフィギュレーションパラメーター

パラメーター名機能/説明設定可能な値デフォル

ト値

ツールで割り当て

VHDL タイプ

C_FAMILY ターゲットファミリ表 3-20にリスト virtex7 可 string

C_DATA_SIZE データサイズ 32 32 該当

なし

integer

C_ADDR_SIZE データ側のアドレスサイ

ズ32-64 32 該当

なし

integer

C_DYNAMIC_BUS_SIZING レガシ 1 1 該当

なし

integer

C_SCO ザイリンクス内部 0 0 該当

なし

integer

C_AREA_OPTIMIZED インプリメンテーション

最適化の選択: 0 = パフォーマンス

1 = エリア

2 = 周波数

0、 1、 2 0 integer

C_OPTIMIZATION 将来使用するために予約 0 0 該当

なしinteger

C_INTERCONNECT インターコネクトを選択

2 = AXI4 のみ

3 = AXI4 および ACE

2、 3 2 integer

C_ENDIANNESS エンディアンを選択

1 = リトルエンディアン1 1 可 integer

C_BASE_VECTORS1 コンフィギュレーション

可能なベースベクター

0x00000000-

0xffffff80

0x00000

000

std_logic_vect

or





C_FAULT_TOLERANT フォールトトレランスを

インプリメント0、 1 0 可 integer

C_ECC_USE_CE_EXCEPTION 訂正可能な ECC エラーに

対し例外を生成0、 1 0

integer

C_LOCKSTEP_SLAVE ロックステップスレーブ 0、 1 0 integer

C_AVOID_PRIMITIVES FPGA プリミティブを使用

禁止

0 = なし 1 = SRL2 = LUTRAM3 = 両方

0、 1、 2、 3 0

integer

C_PVR プロセッサバージョンレジスタモードの選択

0 = なし

1 = 基本

2 = フル

0、 1、 2 0

integer

C_PVR_USER1 プロセッサバージョンレジスタ USER1 定数 0x00-0xff 0x00

std_logic_vector(0 ～ 7)

C_PVR_USER2 プロセッサバージョンレジスタ USER2 定数

0x00000000-

0xffffffff

0x00000

000

std_logic_vector(0 ～ 31)

C_RESET_MSR_IE C_RESET_MSR_BIPC_RESET_MSR_ICE

C_RESET_MSR_DCEC_RESET_MSR_EE

C_RESET_MSR_EIP

MSR レジスタビット (IE、

BIP、 ICE、 DCE、 EE、お

よび EIP) のリセット値。

個々のビットの

どの組み合わせ

でも可。

0x0000 std_logic

C_INSTANCE インスタンス名任意のインスタ

ンス名

micro

blaze可 string

C_D_AXI データ側 AXI インター

フェイス0、 1 0

integer

C_D_LMB データ側 LMB インター

フェイス0、 1 1

integer

C_I_AXI 命令側 AXI インターフェ

イス0、 1 0

integer

C_I_LMB 命令側 LMB インターフェ

イス0、 1 1

integer

C_USE_BARREL バレルシフターを含める 0、 1 0 integer

表 3‐19: コンフィギュレーションパラメーター (続き)


ト値


VHDL タイプ





C_USE_DIV ハードウェアドライバー

を含める0、 1 0

integer

C_USE_HW_MUL ハードウェア乗算器を含

める

0 = なし 1 = Mul322 = Mul64

0、 1、 2 1

integer

C_USE_FPU ハードウェア浮動小数点

ユニットを含める

0 = なし

1 = 基本

2 = 拡張

0、 1、 2 0

integer

C_USE_MSR_INSTR MSRSET および MSRCLR 命令を使用

0、 1 1integer

C_USE_PCMP_INSTR CLZ、 PCMPBF、

PCMPEQ、 PCMPNE 命令

を使用

0、 1 1integer

C_USE_REORDER_INSTR 逆ロード、逆ストア、ス

ワップ命令を使用0、 1 1

integer

C_UNALIGNED_EXCEPTIONS アラインされていない

データアクセスの例外処

理を実行

0、 1 0integer

C_ILL_OPCODE_EXCEPTION 無効なオペコードの例外

処理を実行0、 1 0

integer

C_M_AXI_I_BUS_EXCEPTION M_AXI_I バスエラーの例

外処理を実行0、 1 0

integer

C_M_AXI_D_BUS_EXCEPTION M_AXI_D バスエラーの例

外処理を実行0、 1 0

integer

C_DIV_ZERO_EXCEPTION ゼロ除算または除算オー

バーフローの例外処理を

実行

0、 1 0integer

C_FPU_EXCEPTION ハードウェア浮動小数点

ユニットの例外処理を

実行

0、 1 0integer

C_OPCODE_0x0_ILLEGAL opcode 0x0 を無効な命令と

して検出0、 1 0

integer

C_FSL_EXCEPTION ストリームリンクの例外

処理を実行0、 1 0

integer



ト値


VHDL タイプ





C_ECC_USE_CE_EXCEPTION 訂正可能なエラーに対し

バスエラー例外を生成0、 1 0

integer

C_USE_STACK_PROTECTION スタックオーバーフロー

またはスタックアンダー

フローに対し例外を生成

0、 1 0integer

C_IMPRECISE_EXCEPTIONS LMB メモリの ECC 訂正可

能エラーに対し、あいま

い例外を許可

0、 1 0integer

C_DEBUG_ENABLED MDM デバッグインター

フェイス

0 = なし

1 = 基本

2 = 拡張

0、 1、 2 1

integer

C_NUMBER_OF_PC_BRK ハードウェアブレークポ

イントの数0 ～ 8 1 integer

C_NUMBER_OF_RD_ADDR_BRK 読み出しアドレスウオッ

チポイントの数0 ～ 4 0 integer

C_NUMBER_OF_WR_ADDR_BRK 書き込みアドレスウオッ

チポイントの数0 ～ 4 0 integer

C_DEBUG_EVENT_COUNTERS パフォーマンス監視イベ

ントカウンターの数0 ～ 48 5 integer

C_DEBUG_LATENCY_COUNTERS パフォーマンス監視レイ

テンシカウンターの数0 ～ 7 1 integer

C_DEBUG_COUNTER_WIDTH パフォーマンス監視カウ

ンター幅32、 48、 64 32 integer

C_DEBUG_TRACE_SIZE トレースバッファーサイズ

0、 8192、 16384、

32768、 65536、

131072

8192 integer

C_DEBUG_PROFILE_SIZE プロファイルバッファーサイズ

0、 4096、 8192、

16384、 32768、

65536、 131072

0 integer

C_DEBUG_EXTERNAL_TRACE 外部プログラムトレース 0、 1 0 可 integer

C_DEBUG_INTERFACE デバッグインターフェイ

ス : 0 = デバッグシリアル

1 = デバッグパラレル 2 = AXI4-Lite

0、 1、 2 0 integer



ト値


VHDL タイプ





C_ASYNC_INTERRUPT 非同期割り込み 0、 1 0 可 integer

C_ASYNC_WAKEUP 非同期ウェークアップ 00,01,10,11 00 可 integer

C_INTERRUPT_IS_EDGE レベル/エッジインクリメ

ント0、 1 0 可

integer

C_EDGE_IS_POSITIVE 負/正のエッジ割り込み 0、 1 1 可 integer

C_FSL_LINKS AXI4-Stream インターフェ

イスの数0 ～ 16 0

integer

C_USE_EXTENDED_FSL_INSTR 拡張ストリーム命令を

使用0、 1 0

integer

C_ICACHE_BASEADDR 命令キャッシュベースアドレス

0x00000000 -

0xFFFFFFFF

0x00000

000

std_logic_vect

or

C_ICACHE_HIGHADDR 命令キャッシュハイアド

レス

0x00000000 -

0xFFFFFFFF

0x3FFF

FFFF

std_logic_vect

or

C_USE_ICACHE 命令キャッシュ 0、 1 0 integer

C_ALLOW_ICACHE_WR 命令キャッシュライトイネーブル

0、 1 1integer

C_ICACHE_LINE_LEN 命令キャッシュラインの

長さ4、 8、 16 4

integer

C_ICACHE_ALWAYS_USED 命令キャッシュインター

フェイスが、キャッシュ

可能範囲内のすべてのメ

モリアクセスに対して使

用される

0、 1 1

integer

C_ICACHE_FORCE_TAG_LUTRAM 命令キャッシュタグは分

散 RAM を使用して常にイ

ンプリメント

0、 1 0integer

C_ICACHE_STREAMS 命令キャッシュストリーム

0、 1 0integer

C_ICACHE_VICTIMS 命令キャッシュビクティム

0、 2、 4、 8 0integer

C_ICACHE_DATA_WIDTH 命令キャッシュデータ幅

0 = 32 ビット

1 = フルキャッシュライン

2 = 512 ビット

0、 1、 2 0

integer

C_ADDR_TAG_BITS 命令キャッシュアドレスタグ

0 ～ 25 17 可 integer



ト値


VHDL タイプ





C_CACHE_BYTE_SIZE 命令キャッシュサイズ 64、 128、 256、

512、 1024、

2048、 4096、

8192、 16384、

32768、 655362

8192

integer

C_DCACHE_BASEADDR データキャッシュベースアドレス

0x00000000 -

0xFFFFFFFF

0x00000

000

std_logic_vect

or

C_DCACHE_HIGHADDR データキャッシュハイアドレス

0x00000000 -

0xFFFFFFFF

0x3FFF

FFFF

std_logic_vect

or

C_USE_DCACHE データキャッシュ 0、 1 0 integer

C_ALLOW_DCACHE_WR データキャッシュライトイネーブル

0、 1 1integer

C_DCACHE_LINE_LEN データキャッシュライン

の長さ4、 8、 16 4

integer

C_DCACHE_ALWAYS_USED データキャッシュイン

ターフェイスが、キャッ

シュ可能範囲内のすべて

のアクセスに対して使用

される

0、 1 1

integer

C_DCACHE_FORCE_TAG_LUTRAM データキャッシュタグは

分散 RAM を使用して常に

インプリメント

0、 1 0integer

C_DCACHE_USE_WRITEBACK データキャッシュライト

バックストレージポリ

シーを使用 0、 1 0

integer

C_DCACHE_VICTIMS データキャッシュビク

ティム0、 2、 4、 8 0

integer

C_DCACHE_DATA_WIDTH データキャッシュデータ

幅

0 = 32 ビット

1 = フルキャッシュライン

2 = 512 ビット

0、 1、 2 0

integer

C_DCACHE_ADDR_TAG データキャッシュアドレ

スタグ0 ～ 25 17 可 integer



ト値


VHDL タイプ





C_DCACHE_BYTE_SIZE データキャッシュサイズ 64、 128、 256、

512、 1024、

2048、 4096、

8192、 16384、

32768、 65536

8192

integer

C_USE_MMU3 メモリ管理:

0 = なし

1 = ユーザーモード

2 = 保護

3 = 仮想

0、 1、 2、 3 0 integer

C_MMU_DTLB_SIZE3 データシャドウ変換ルッ

クアサイドバッファーサイズ

1、 2、 4、 8 4 integer

C_MMU_ITLB_SIZE3 命令シャドウ変換ルック

アサイドバッファーサイズ

1、 2、 4、 8 2 integer

C_MMU_TLB_ACCESS3 メモリ管理特殊レジスタ

へのアクセス :

0 = 最小

1 = 読み出し

2 = 書き込み

3 = フル

0、 1、 2、 3 3 integer

C_MMU_ZONES3 メモリ保護ゾーンの数 0 ～ 16 16 integer

C_MMU_PRIVILEGED_INSTR3 特権命令

0 = フル保護

1 = ストリーム命令を許可

0、 1 0 integer

C_USE_INTERRUPT 割り込み処理を使用

0 = 割り込みなし

1 = 標準割り込み

2 = 低レイテンシ割り込み

0、 1、 2 1 可 integer

C_USE_EXT_BRK 外部ブレーク処理を使用 0、 1 0 可 integer

C_USE_EXT_NM_BRK 外部のマスク不可能なブ

レーク処理を使用0、 1 0 可

integer

C_USE_NON_SECURE 対応する非セキュア入力

を使用0-15 0 可 integer

C_USE_BRANCH_TARGET_CACHE3 分岐先キャッシュを使用 0、 1 0 integer



ト値


VHDL タイプ





C_BRANCH_TARGET_CACHE_SIZE3 分岐先キャッシュサイズ:

0 = デフォルト

1 = 8 エントリ

2 = 16 エントリ

3 = 32 エントリ

4 = 64 エントリ

5 = 512 エントリ

6 = 1024 エントリ

7 = 2048 エントリ

0 ～ 7 0 integer

C_M_AXI_DP_THREAD_ID_WIDTH

データ側 AXI スレッド ID の幅

1 1integer

C_M_AXI_DP_DATA_WIDTH データ側 AXI データ幅 32 32 integer

C_M_AXI_DP_ADDR_WIDTH データ側 AXI アドレス幅 32-64 32 可 integer

C_M_AXI_DP_SUPPORTS_THREADS

データ側 AXI はスレッド

を使用0 0

integer

C_M_AXI_DP_SUPPORTS_READ 読み出しアクセスのため

のデータ側 AXI サポート1 1

integer

C_M_AXI_DP_SUPPORTS_WRITE 書き込みアクセスのため

のデータ側 AXI サポート1 1

integer

C_M_AXI_DP_SUPPORTS_NARROW_BURST

データ側 AXI ナローバー

ストサポート0 0

integer

C_M_AXI_DP_PROTOCOL データ側 AXI プロトコル AXI4、

AXI4LITE

AXI4

LITE可 string

C_M_AXI_DP_EXCLUSIVE_ACCESS

データ側 AXI 排他的アク

セスサポート0、 1 0

integer

C_M_AXI_IP_THREAD_ID_WIDTH

命令側 AXI スレッド ID の幅

1 1integer

C_M_AXI_IP_DATA_WIDTH 命令側 AXI データ幅 32 32 integer

C_M_AXI_IP_ADDR_WIDTH 命令側 AXI アドレス幅 32 32 integer

C_M_AXI_IP_SUPPORTS_THREADS

命令側 AXI はスレッドを

使用0 0

integer

C_M_AXI_IP_SUPPORTS_READ 読み出しアクセスのため

の命令側 AXI サポート1 1

integer

C_M_AXI_IP_SUPPORTS_WRITE 書き込みアクセスのため

の命令側 AXI サポート0 0

integer



ト値


VHDL タイプ





C_M_AXI_IP_SUPPORTS_NARROW_BURST

命令側 AXI ナローバース

トサポート0 0

integer

C_M_AXI_IP_PROTOCOL 命令側 AXI プロトコルAXI4LITE

AXI4

LITE

string

C_M_AXI_DC_THREAD_ID_WIDTH

データキャッシュ AXI ID の幅

1 1integer

C_M_AXI_DC_DATA_WIDTH データキャッシュ AXI データ幅

32、 64、 128、

256、 51232

integer

C_M_AXI_DC_ADDR_WIDTH データキャッシュ AXI アドレス幅

32-64 32 可integer

C_M_AXI_DC_SUPPORTS_THREADS

データキャッシュ AXI はスレッドを使用

0 0integer

C_M_AXI_DC_SUPPORTS_READ 読み出しアクセスのため

のデータキャッシュ AXI サポート

1 1integer

C_M_AXI_DC_SUPPORTS_WRITE 書き込みアクセスのため

のデータキャッシュ AXI サポート

1 1integer

C_M_AXI_DC_SUPPORTS_NARROW_BURST

データキャッシュ AXI ナローバーストサポート

0 0integer

C_M_AXI_DC_SUPPORTS_USER_SIGNALS

データキャッシュ AXI ユーザー信号サポート

1 1integer

C_M_AXI_DC_PROTOCOL データキャッシュ AXI プロトコル

AXI4 AXI4string

C_M_AXI_DC_AWUSER_WIDTH データキャッシュ AXI ユーザー幅

5 5integer

C_M_AXI_DC_ARUSER_WIDTH データキャッシュ AXI ユーザー幅

5 5integer

C_M_AXI_DC_WUSER_WIDTH データキャッシュ AXI ユーザー幅

1 1integer

C_M_AXI_DC_RUSER_WIDTH データキャッシュ AXI ユーザー幅

1 1integer

C_M_AXI_DC_BUSER_WIDTH データキャッシュ AXI ユーザー幅

1 1integer

C_M_AXI_DC_EXCLUSIVE_ACCESS

データキャッシュ AXI 排他的アクセスサポート

0、 1 0integer



ト値


VHDL タイプ





C_M_AXI_DC_USER_VALUE データキャッシュ AXI ユーザー値

0-31 31integer

C_M_AXI_IC_THREAD_ID_WIDTH

命令キャッシュ AXI ID の幅

1 1integer

C_M_AXI_IC_DATA_WIDTH 命令キャッシュ AXI デー

タ幅

32、 64、 128、

256、 51232

integer

C_M_AXI_IC_ADDR_WIDTH 命令キャッシュ AXI デー

タ幅32 32

integer

C_M_AXI_IC_SUPPORTS_THREADS

データキャッシュ AXI はスレッドを使用

0 0integer

C_M_AXI_IC_SUPPORTS_READ 読み出しアクセスのため

の命令キャッシュ AXI サポート

1 1integer

C_M_AXI_IC_SUPPORTS_WRITE 書き込みアクセスのため

の命令キャッシュ AXI サポート

0 0integer

C_M_AXI_IC_SUPPORTS_NARROW_BURST

命令キャッシュ AXI ナローバーストサポート

0 0integer

C_M_AXI_IC_SUPPORTS_USER_SIGNALS

命令キャッシュ AXI ユー

ザー信号サポート1 1

integer

C_M_AXI_IC_PROTOCOL 命令キャッシュ AXI プロ

トコルAXI4 AXI4

string

C_M_AXI_IC_AWUSER_WIDTH 命令キャッシュ AXI ユー

ザー幅5 5

integer

C_M_AXI_IC_ARUSER_WIDTH 命令キャッシュ AXI ユー

ザー幅5 5

integer

C_M_AXI_IC_WUSER_WIDTH 命令キャッシュ AXI ユー

ザー幅1 1

integer

C_M_AXI_IC_RUSER_WIDTH 命令キャッシュ AXI ユー

ザー幅1 1

integer

C_M_AXI_IC_BUSER_WIDTH 命令キャッシュ AXI ユー

ザー幅1 1

integer

C_M_AXI_IC_USER_VALUE 命令キャッシュ AXI ユー

ザー値0 ～ 31 31

integer

C_STREAM_INTERCONNECT AXI4-Stream インターコネ

クトを選択0、 1 0

integer



ト値


VHDL タイプ





C_Mn_AXIS_PROTOCOL AXI4-Stream プロトコル GENERICGENERI

Cstring

C_Sn_AXIS_PROTOCOL AXI4-Stream プロトコル GENERICGENERI

Cstring

C_Mn_AXIS_DATA_WIDTH AXI4-Stream マスターデー

タ幅32 32

該当

なし

integer

C_Sn_AXIS_DATA_WIDTH AXI4-Stream スレーブデー

タ幅32 32

該当

なし

integer

C_NUM_SYNC_FF_CLK リセットおよび Wakeup[0:1] の同期ステー

ジ

0- 2integer

C_NUM_SYNC_FF_CLK_IRQ 割り込み入力信号の同期

ステージ0- 1

integer

C_NUM_SYNC_FF_CLK_DEBUG Dbg_ シリアル信号の同期

ステージ0- 2

integer

C_NUM_SYNC_FF_DBG_CLK Dbg_Clk への内部同期ス

テージ0- 1

integer

1. 最下位ビットから 7 つのビットはすべて 0。

2. アーキテクチャによって指定できるサイズは変わります。キャッシュは、 0 から 32 までの RAMB プリミティブを使用します (キャッシュサイズが 2048 未満の場合は 0)。

3. C_AREA_OPTIMIZED が 1 (エリア) に設定されているときは使用できません。



ト値


VHDL タイプ

表 3‐20: パラメーター C_FAMILY で使用可能な値

設定可能な値

Artix® aartix7 artix7 artix7l qartix7 qartix7l

Kintex® kintex7 kintex7l qkintex7 qkintex7l kintexu kintexuplus

Spartan® spartan7

Virtex® qvirtex7 virtex7 virtexu virtexuplus

Zynq® azynq zynq qzynq zynquplus




第 4 章

MicroBlaze アプリケーションバイナリインターフェイス

この章では、 MicroBlaze™用にアセンブリ言語でソフトウェアを開発するのに重要なアプリケーションバイナリイ

ンターフェイス (ABI) を説明します。 MicroBlaze の GNU コンパイラは、この資料で説明されている規則に従います。

アセンブリプログラムによって記述されるコードもすべて、コンパイラで生成されたコードとの互換性を保つため

に、同じ規則に従います。また、割り込みおよび例外処理も手短に説明します。

データ型

MicroBlaze のアセンブリプログラムで使用されるデータ型は、表 4-1にまとめられています。 data8、 data16、 data32

などのデータ型が、バイト、ハーフバイト、ワードレジスタの代わりに使用されます。

レジスタの使用規則

MicroBlaze でのレジスタ使用規則は表 4-2にまとめられています。

表 4‐1: MicroBlaze アセンブリプログラムのデータ型

MicroBlaze データ型 (アセンブリプログラム)

対応する ANSI C データ型サイズ (バイト )

data8 char 1

data16 short 2

data32 int 4

data32 long int 4

data32 float 4

data32 enum 4

data16/data32 pointer1

1. グローバルポインターでアクセスできる、スモールデータエリアへのポインターは data16 です。

2/4

表 4‐2: レジスタの使用規則

レジスタ種類 SW/HW 用途

R0 専用 HW 値 0

R1 専用 SW スタックポインター




第 4章: MicroBlaze アプリケーションバイナリインターフェイス

MicroBlaze のアーキテクチャは 32 個の汎用レジスタ (GPR) を定義します。これらのレジスタは、揮発性、不揮発

性、専用の 3 つに分類されます。

• 揮発性レジスタ (コーラーセーブともいう ) は、一時的なものとして使用され、関数コールの間は値を保持しま

せん。レジスタ R3 から R12 までは揮発性タイプで、 R3 および R4 は、あればコーラーファンクションに値を

返すために使用されます。レジスタ R5 から R10 までは、サブルーチン間のパラメーター渡しに使用されます。

R2 専用 SW 読み出し専用のスモールデータエリアアンカー

R3-R4 揮発性 SW 戻り値/暫定値

R5-R10 揮発性 SW パラメーター /暫定値

R11-R12 揮発性 SW 暫定値

R13 専用 SW 読み出し -書き込みのスモールデータエリアアンカー

R14 専用 HW 割り込みの戻りアドレス

R15 専用 SW サブルーチンの戻りアドレス

R16 専用 HW トラップ (デバッガー ) の戻りアドレス

R17 専用 HW/SW 例外の戻りアドレス

ハードウェア例外をサポートする場合は HW、そうでなければ SW

R18 専用 SW アセンブラー /コンパイラの暫定値のため予約

R19 不揮発性 SW 関数コール全体で保存しておく必要がある。コーリーセーブ。

R20 専用

または

不揮発性

SW 位置独立コード (PIC) のグローバルオフセットテーブル (GOT) への

ポインターを格納するために予約。非 PIC コードで不揮発性。関数

コール全体で保存しておく必要がある。コーリーセーブ。

R21-R31 不揮発性 SW 関数コール全体で保存しておく必要がある。コーリーセーブ。

RPC 特殊 HW プログラムカウンター

RMSR 特殊 HW マシンステータスレジスタ

REAR 特殊 HW 例外アドレスレジスタ

RESR 特殊 HW 例外ステータスレジスタ

RFSR 特殊 HW 浮動小数点ステータスレジスタ

RBTR 特殊 HW 分岐先レジスタ

REDR 特殊 HW 例外データレジスタ

RPID 特殊 HW プロセス ID レジスタ

RZPR 特殊 HW ゾーン保護レジスタ

RTLBLO 特殊 HW 変換ルックアサイドバッファーロウレジスタ

RTLBHI 特殊 HW 変換ルックアサイドバッファーハイレジスタ

RTLBX 特殊 HW 変換ルックアサイドバッファーインデックスレジスタ

RTLBSX 特殊 HW 変換ルックアサイドバッファー検索インデックス

RPVR0-12 特殊 HW プロセッサバージョンレジスタ 0 から 12 まで

表 4‐2: レジスタの使用規則

レジスタ種類 SW/HW 用途





• レジスタ R19 から R31 までは、関数コールの間レジスタの内容を保持するので、不揮発性レジスタと呼ばれま

す (コーリーセーブともいう )。コーリー関数は、使用されている不揮発性レジスタに値を保存します。通常、

プロローグ中にスタックに保存され、その後、エピローグ中にリロードされます。

• 一部のレジスタは専用レジスタとして使用され、プログラマはその決められた目的以外のことでこのレジスタ

を使用することはありません。

¨ レジスタ R14 から R17 は、割り込み、サブルーチン、トラップ、例外の順序で戻りアドレスを格納するの

に使用されます。サブルーチンは分岐およびリンク命令を使用して呼び出されます。この命令は現在のプ

ログラムカウンター (PC) をレジスタ R15 に保存します。

¨ スモールデータエリアポインターは、 16 ビットの即値で、あるメモリロケーションにアクセスするため

に使用されます。こうしたエリアについては、本書のメモリモデルに関するセクションで説明します。読

み出し専用のスモールデータエリア (SDA) アンカー R2 (読み出し専用) は、リテラルなどの定数にアクセ

スするために使用されます。もう 1 つの SDA アンカー R13 (読み出し -書き込み) は、スモールデータの読

み出し -書き込みセクションの値にアクセスするのに使用されます。

¨ レジスタ R1 はスタックポインター値を格納し、関数に入るときおよびそこから出るときにアップデート

されます。

¨ レジスタ R18 はアセンブラー操作用の一時的なレジスタとして使用されます。

• MicroBlaze には特殊レジスタが含まれます。たとえば、プログラムカウンター (rpc)、マシンステータスレジ

スタ (rmsr)、例外ステータスレジスタ (resr)、例外アドレスレジスタ (rear)、浮動小数点ステータスレジスタ

(rfsr)、分岐先レジスタ (rbtr)、例外データレジスタ (redr)、メモリ管理レジスタ (rpid、 rzpr、 rtlblo、 rtlbhi、 rtlbx、

rtlbsx)、プロセッサバージョンレジスタ (0 から 12 まで) などです。これらのレジスタは、レジスタファイルに

は直接マップされていないため、その使用方法は汎用レジスタとは異なります。特殊レジスタの値は、 mts お

よび mfs 命令をぞれぞれ使用して汎用レジスタから、または汎用レジスタへと転送できます。





スタック規則

MicroBlaze によって使用されているスタック規則は表 4-3 にまとめられています。

表 4-3の赤枠で囲まれている箇所は、コーラー関数のスタックフレームの一部を表し、それ以外の箇所は、コー

リーフレーム関数を表しています。スタックフレームの ABI 規則は、パラメーター渡し、不揮発性レジスタの値の

保持、関数のローカル変数のスペースの割り当てに関するプロトコルを定義しています。

ほかのサブルーチンを呼び出すコールが含まれている関数は非リーフ関数と呼ばれます。これらの非リーフ関数は、

それ用に新たなスタックフレームエリアを作成する必要があります。プログラムの実行が開始するとき、スタック

ポインターの値は最大値です。関数が呼び出されていくと、その値は、スタックフレームの各関数に必要なワード

数分デクリメントしていきます。コーラー関数のスタックポインターの値は、常に、コーリー関数よりも大きな値

になります。

表 4‐3: スタック規則

関数 1 が関数 2 を呼び出し、その後、関数 2 が関数 3 を呼び出す例をとってみます。それぞれのインスタンスでのス

タックは図 4-1のようになります。関数 1 が関数 2 を呼び出した後、スタックポインター (SP) の値はデクリメントし

ます。この SP の値は、関数 3 のスタックフレーム分、さらにデクリメントします。関数 3 から戻ると、この値は、

関数 2 での元の値にインクリメントします。

図 4-1を見ると、スタックがどのように維持されているかがわかります。

上位アドレス

呼び出されたサブルーチンの関数パラメーター (Arg n .. Arg1)

(オプション: 現在のプロシージャから呼び出されたプロシージャに

必要な引数の最大数)

古いスタックポインター

リンクレジスタ (R15)

コーリーセーブドレジスタ (R31....R19)

(オプション: 現在のプロシージャで使用されるレジスタのみを保存)

現在のプロシージャのローカル変数

(オプション: プロシージャで定義されているローカル変数の場合に

のみある )

ファンクションパラメーター (Arg n .. Arg 1)

(オプション: 現在のプロシージャから呼び出されたプロシージャに

必要な引数の最大数)

新しいスタックポインター

リンクレジスタ

低位アドレス





呼び出し規則

コーラー関数は、レジスタ (R5 から R10) を使用するか、それ自体のスタックフレームで、コーリー関数にパラメー

ターを渡します。コーリーに渡されたパラメーターを格納するのに、コーリーはコーラーのスタックエリアを使用

します。

図 4-1を参照してください。関数 2 のパラメーターは R5 から R10 までのレジスタか、または関数 1 に割り当てられ

ているスタックフレームに格納されています。

関数 2 に 7 つ以上の整数パラメーターがある場合、最初の 6 つは R5 から R10 までのレジスタで渡すことができます

が、その後のパラメーターは、 SP + 28 のオフセットから、関数 1 に割り当てられているスタックフレームで渡す必

要があります。

X-Ref Target - Figure 4-1

図 4‐1: スタックフレーム

ハイメモリ

ロウメモリ

SP

SP

SP

SP

関数 1 関数 1 関数 1 関数 1

関数 2 関数 2 関数 2

関数 3





メモリモデル

MicroBlaze のメモリモデルは、スモールデータエリア、データエリア、共通の未初期化エリア、リテラル/定数と

いう 4 つの箇所にデータを分類します。

スモールデータエリア

グローバルな初期化された変数でサイズの小さなものが、このエリアに格納されます。変数をスモールデータエリ

アに格納するかどうか決め手となるサイズは、 MicroBlaze の C コンパイラ (mb-gcc) で 8 バイトに設定されています

が、コンパイラでコマンドラインオプションを指定すると変更できます。このオプションの詳細は、『エンベデッ

ドシステムツールリファレンスマニュアル』の「GNU コンパイラツール」の章で説明されています。スモール

データエリアには 64 KB のメモリが割り当てられています。このエリアには、読み出し -書き込みのスモールデータ

エリアアンカー (R13) および 16 ビットのオフセットを使用して、アクセスします。このエリアに小さな変数を割り

当てておくと、グローバル変数にアクセスするためのコードに IMM命令をあまり追加せずに済みます。スモール

データエリアの変数には、絶対アドレスを使用してアクセスすることもできます。

データエリア

比較的大きな初期化された変数がデータエリアに割り当てられます。このエリアには、コンパイラに指定するコマ

ンドラインのオプションによって異なりますが、読み出し -書き込みの SDA アンカー R13、または絶対アドレスを

使用してアクセスできます。

共通の未初期化エリア

初期化されていないグローバル変数は共通エリアに割り当てられ、絶対アドレス、または読み出し -書き込みのス

モールデータエリアアンカー (R13) を使用して、アクセスできます。

リテラルまたは定数

定数は、読み出し専用のスモールデータエリア (SDA) に格納され、読み出し専用の SDA アンカー R2 を使用してア

クセスします。

コンパイラは、ベースポインターとして動作する適切なグローバルポインターを生成します。 SDA アンカーの実際

の値は、最終のリンクステージで、リンカーによって定められます。メモリのさまざまなセクションに関しては、

『エンベデッドシステムツールリファレンスマニュアル』の「MicroBlaze リンカースクリプト」のセクションを参

照してください。コンパイラは、コマンドラインのオプションに従って適切なセクションを生成します。これらの

オプションの詳細は、『エンベデッドシステムツールリファレンスマニュアル』の「GNU コンパイラツール」の

章を参照してください。





割り込み、ブレーク、例外処理

MicroBlaze は、表 4-4にあるように、割り込みおよび例外処理のためのアドレスロケーションを想定します。これら

のロケーションで、コードは適切なハンドラーにジャンプするように記述されています。

これらのロケーションで予期されるコードは、次のようになります。 crt0.o 初期化ファイルは、 mb-gcc コンパイ

ラにより、リンキングのため mb-ld に渡されます。このファイルは、例外ハンドラーに適切なアドレスを設定しま

す。

次のコードは、例外、ブレーク、割り込みハンドラーに制御を渡すコードで、 C_BASE_VECTORS にはデフォルト

の 0x00000000 が設定されているものとします。

0x00: bri _start10x04: nop0x08: imm high bits of address (user exception handler)0x0c: bri _exception_handler0x10: imm high bits of address (interrupt handler)0x14: bri _interrupt_handler0x18: imm high bits of address (break handler)0x1c: bri low bits of address (break handler)0x20: imm high bits of address (HW exception handler0x24: bri _hw_exception_handler

低レイテンシの割り込みモードの場合、このモードを使用している各割り込みに対し、直接、制御は割り込みハン

ドラーに渡されます。この場合、使用されているレジスタの格納および復帰は各ハンドラーで実行されます。

MicroBlaze C コンパイラ (mb-gcc) の fast_interrupt という属性を使用すると、このタスクをコンパイラで実行す

るように設定できます。

void interrupt_handler_name() __attribute__((fast_interrupt));

MicroBlaze では 32 ビットを使用して指定可能なアドレスロケーションに例外および割り込みのハンドラールーチン

を配置できます。

ユーザー例外ハンドラーのコードは _exception_handler というラベル、ハードウェア例外ハンドラーは

_hw_exception_handler というラベルで始まりますが、低レイテンシハンドラーを使用しない割り込みの場合

は、割り込みハンドラーコードは _interrupt_handler というラベルで始まります。

表 4‐4: 割り込みおよび例外処理

イベントハードウェアがジャンプする位置ソフトウェアラベル

開始/ リセット C_BASE_VECTORS + 0x0 _start

ユーザー例外 C_BASE_VECTORS + 0x8 _exception_handler

割り込み C_BASE_VECTORS + 0x101

1. 低レイテンシ割り込みモードの場合、ベクターアドレスは割り込みコントローラーにより提供されます。

_interrupt_handler

ブレーク (HW/SW) C_BASE_VECTORS + 0x18 -

ハードウェア例外 C_BASE_VECTORS + 0x20 _hw_exception_handler

今後のサポートのためザイリンクスによ

り予約

C_BASE_VECTORS + 0x28 -

C_BASE_VECTORS + 0x4F-





現在の MicroBlaze システムには、割り込み、ブレーク、ユーザー例外処理に対しダミールーチンがあり、ユーザー

が変更できます。これらのルーチンを上書きし、ユーザーの割り込みおよび例外ハンドラーをリンクするには、特

定の属性を使用してハンドラーコードを定義する必要があります。

使用されているレジスタを格納および復帰させ、ハンドラーから戻るための rtid 命令を省くコードをコンパイラ

が生成するように、 interrupt_handler という属性を使用して、割り込みハンドラーコードを定義する必要があ

ります。

void function_name() __attribute__((interrupt_handler));

使用されているレジスタを格納および復帰させ、ハンドラーから戻るための rtid 命令を省くコードをコンパイラが生成するように、 break_handler という属性を使用して、ブレークハンドラーコードを定義する必要があります。

void function_name() __attribute__((break_handler));

割り込みハンドラーの属性の使用方法や構文に関しては、『エンベデッドシステムツールリファレンスマニュア

ル』の「GNU コンパイラツール」の章を参照してください。

XSDB (Xilinx System Debugger) または SDK (Software Development Kit) でソフトウェアブレークポイントが使用される

場合は、ブレーク (HW/SW) アドレスロケーションは、ソフトウェアブレークポイントを処理するために予約され

ます。




第 5 章

MicroBlaze 命令セットアーキテクチャこの章では、 MicroBlaze™の命令セットアーキテクチャについて説明します。

記号の説明

この章で使用されている記号は表 5-1に定義されています。

表 5‐1: 記号の説明

記号意味

+ 加算

- 減算

乗算

/ 除算

ビット単位の論理演算子 AND

ビット単位の論理演算子 OR

ビット単位の論理演算子 XOR

x ビット単位の x の補数

代入

>> 右シフト

<< 左シフト

rx レジスタ x

x[i] レジスタ x のビット i

x[i:j] レジスタ x のビット i から j まで

= 相等

不一致

> 大なり

>= それ以上

< 小なり

<= それ以下

| 信号選択

sext(x) 符号拡張 x

Mem(x) アドレス x でのメモリロケーション




第 5章: MicroBlaze 命令セットアーキテクチャ

FSLx AXI4-Stream インターフェイス x

LSW(x) x の最下位ワード

isDnz(x) 浮動小数点: x が非正規化数なら True

isInfinite(x) 浮動小数点: x が + または - なら True

isPosInfinite(x) 浮動小数点: x が + なら True

isNegInfinite(x) 浮動小数点: x が - なら True

isNaN(x) 浮動小数点: x が quiet NaN または signaling NaN なら True

isZero(x) 浮動小数点: x が +0 または -0 なら True

isQuietNaN(x) 浮動小数点: x が quiet NaN なら True

isSigNaN(x) 浮動小数点: x が signaling NaN なら True

signZero(x) 浮動小数点: x > 0 なら +0 を返し、 x < 0 なら -0 を返す

signInfinite(x) 浮動小数点: x > 0 なら + を返し、 x < 0 なら - を返す

表 5‐1: 記号の説明 (続き)

記号意味





フォーマット

MicroBlaze はタイプ A およびタイプ B という 2 つの命令フォーマットを使用します。

タイプ A

タイプ A はレジスタ間の命令に使用されます。オペコード、デスティネーションレジスタを 1 つ、ソースレジスタを 2 つ含んでいます。

タイプ B

タイプ B はレジスタと即値の命令に使用されます。オペコード、デスティネーションレジスタを 1 つ、ソースレジスタを 1 つ、ソースの 16 ビットの即値を含んでいます。

命令

このセクションでは MicroBlaze の命令について説明します。命令はアルファベット順にリストされています。各命令に対し、ニーモニック、エンコーディング、説明、セマンティクスの擬似コード、変更されるレジスタのリストがザイリンクスから提供されています。

オペコードデスティネーショ

ンレジスタソースレジスタ A ソースレジスタ B 0 0 0 0 0 0 0 0 0 0 0

0 6 11 16 21 31

オペコードデスティネーショ

ンレジスタソースレジスタ A 即値

0 6 11 16 31





add Arithmetic Add

説明レジスタ rA および rB の内容の合計は、レジスタ rD に配置されます。

命令のビット 3 (図では K) は、ニーモニック addk の場合 1 にセットされます。命令のビット 4 (図では C) は、ニーモニック addc の場合 1 にセットされます。ニーモニック addkc の場合は両方のビットが 1 にセットされます。

add 命令でビット 3 がセットされていると (addk、 addkc)、命令実行の結果にかかわらず、キャリーフラグは前の値を維持します。ビット 3 がクリアになると (add、 addc)、キャリーフラグは命令の実行の影響を受けます。

命令のビット 4 が 1 にセットされている場合 (addc、 addkc)、キャリーフラグの内容 (MSR[C]) が、命令実行に影響します。ビット 4 がクリアになると (add、 addk)、キャリーフラグの内容は命令実行には影響しません (標準加算の場合)。

擬似コードif C = 0 then(rD) (rA) + (rB)

else(rD) (rA) + (rB) + MSR[C]

if K = 0 thenMSR[C] CarryOut

変更されるレジスタ• rD

• MSR[C]

レイテンシ1 サイクル

注記命令オペコードの C ビットは、 MSB のキャリービットとは同じではありません。

“add r0, r0, r0” (= 0x00000000) 命令は、コンパイラでは決して使用されず、通常、メモリが初期化されていないことを示します。無効な命令例外を使用している場合は、 MicroBlaze のパラメーターを C_OPCODE_0x0_ILLEGAL=1 に設定して、これらの命令を補足できます。

add rD、 rA、 rB 加算

addc rD、 rA、 rB キャリー付き加算

addk rD、 rA、 rB 加算およびキャリー保持

addkc rD、 rA、 rB キャリー付き加算およびキャリー保持

0 0 0 K C 0 rD rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





addi Arithmetic Add Immediate

説明レジスタ rA の内容および IMM フィールドの値 (32 ビットに符号拡張されたもの) の合計がレジスタ rD に配置されます。命令のビット 3 (図では K) は、ニーモニック addik の場合 1 にセットされます。命令のビット 4 (図では C) は、ニーモニック addic の場合 1 にセットされます。ニーモニック addikc の場合は両方のビットが 1 にセットされます。

addi 命令でビット 3 がセットされていると (addik、 addikc)、命令実行の結果にかかわらず、キャリーフラグは前の値を維持します。ビット 3 がクリアになると (addi、 addic)、キャリーフラグは命令の実行の影響を受けます。

命令のビット 4 が 1 にセットされている場合 (addic、 addikc)、キャリーフラグの内容 (MSR[C]) が、命令実行に影響します。ビット 4 がクリアになると (addi、 addik)、キャリーフラグの内容は命令実行には影響しません (標準加算の場合)。

擬似コードif C = 0 then(rD) (rA) + sext(IMM)

else(rD) (rA) + sext(IMM) + MSR[C]



• MSR[C]

レイテンシ

1 サイクル

注記命令オペコードの C ビットは、 MSB のキャリービットとは同じではありません。

デフォルトで、タイプ B 命令は 16 ビットの IMM フィールド値を取り込み、それを 32 ビットに符号拡張して、即値オぺランドとして使用します。この動作は、 IMM 命令を使用してタイプ B 命令を先行させることで、上書きできます。 32 ビットの即値の使用に関しては、 213 ページの「imm」を参照してください。

addi rD、 rA、 IMM 即値加算

addic rD、 rA、 IMM キャリー付き即値加算

addik rD、 rA、 IMM 即値加算およびキャリー保持

addikc rD、 rA、 IMM キャリー付き即値加算およびキャリー保持

0 0 1 K C 0 rD rA IMM

0 6 1

1

1

6

3

1





and Logical AND

説明レジスタ rA の内容がレジスタ rB の内容と一緒に AND されていて、その結果がレジスタ rD に配置されます。

擬似コード(rD) (rA) (rB)


レイテンシ

1 サイクル

and rD、 rA、 rB

1 0 0 0 0 1 rD rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





andi Logial AND with Immediate

説明レジスタ rA の内容が IMM フィールドの値 (32 ビットに符号拡張されたもの) と一緒に AND されていて、その結果がレジスタ rD に配置されます。

擬似コード(rD) (rA) sext(IMM)



注記デフォルトで、タイプ B 命令は 16 ビットの IMM フィールド値を取り込み、それを 32 ビットに符号拡張して、即値オぺランドとして使用します。この動作は、 IMM 命令を使用してタイプ B 命令を先行させることで、上書きできます。 32 ビットの即値の使用に関しては、 213 ページの「imm」を参照してください。

andi rD、 rA、 IMM

1 0 1 0 0 1 rD rA IMM

0 6 1

1

1

6

3

1





andn Logical AND NOT

説明レジスタ rA の内容がレジスタ rB の内容の論理補数と一緒に AND されていて、その結果がレジスタ rD に配置されます。




andn rD、 rA、 rB

1 0 0 0 1 1 rD rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





andni Logical AND NOT with Immediate

説明IMM フィールドは 32 ビットに符号拡張されています。レジスタ rA の内容が拡張された IMM フィールドの論理補数と一緒に AND されていて、その結果がレジスタ rD に配置されます。

擬似コード(rD) (rA) (sext(IMM))


レイテンシ

1 サイクル


andni rD、 rA、 IMM

1 0 1 0 1 1 rD rA IMM

0 6 1

1

1

6

3

1





beq Branch if Equal

説明rA が 0 ならば、 rB のオフセット値にある命令に分岐します。分岐先は、アドレス PC + rB にある命令になります。

ニーモニック beqd は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA = 0 thenPC PC + rB

elsePC PC + 4

if D = 1 thenallow following instruction to complete execution

変更されるレジスタ• PC

レイテンシ• 1 サイクル (分岐していない場合)

• 2 サイクル (分岐していて D ビットがセットされている場合)

• 3 サイクル (分岐していて D ビットがセットされていない場合)

注記遅延スロットは、 IMM、分岐、またはブレークの命令で使用することはできません。割り込みおよび外部ハードウェアブレークは、遅延スロットの分岐が完了するまで先送りされます。

beq rA、 rB 等しい場合は分岐

beqd rA、 rB 遅延を含めて等しい場合は分岐

1 0 0 1 1 1 D 0 0 0 0 rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





beqi Branch Immediate if Equal

説明rA が 0 ならば、 IMM のオフセット値にある命令に分岐します。分岐先は、アドレス PC + IMM にある命令になります。

ニーモニック beqid は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA = 0 thenPC PC + sext(IMM)

elsePC PC + 4



レイテンシ• 1 サイクル (分岐していない、または正しく分岐予測される場合)


• 3 サイクル (分岐していて D ビットがセットされていない場合、または C_AREA_OPTIMIZED=0 で分岐予測が間違っている場合)

• 7 ～ 9 サイクル (C_AREA_OPTIMIZED=2 で分岐予測が間違っている場合)

注記:デフォルトで、タイプ B 命令は 16 ビットの IMM フィールド値を取り込み、それを 32 ビットに符号拡張して、即値オぺランドとして使用します。この動作は、 IMM 命令を使用してタイプ B 命令を先行させることで、上書きできます。 32 ビットの即値の使用に関しては、 213 ページの「imm」を参照してください。

遅延スロットは、 IMM、分岐、またはブレークの命令で使用することはできません。割り込みおよび外部ハードウェアブレークは、遅延スロットの分岐が完了するまで先送りされます。

beqi rA、 IMM 等しい場合は即値分岐

beqid rA、 IMM 遅延を含めて等しい場合は即値分岐

1 0 1 1 1 1 D 0 0 0 0 rA IMM

0 6 1

1

1

6

3

1





bge Branch if Greater or Equal

説明rA が 0 以上ならば、 rB のオフセット値にある命令に分岐します。分岐先は、アドレス PC + rB にある命令になります。

ニーモニック bged は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA >= 0 thenPC PC + rB

elsePC PC + 4







bge rA、 rB その値以上の場合は分岐

bged rA、 rB 遅延を含めてその値以上の場合は分岐

1 0 0 1 1 1 D 0 1 0 1 rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





bgei Branch Immediate if Greater or Equal

説明rA が 0 以上ならば、 IMM のオフセット値にある命令に分岐します。分岐先は、アドレス PC + IMM にある命令になります。

ニーモニック bgeid は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA >= 0 thenPC PC + sext(IMM)

elsePC PC + 4









bgei rA、 IMM その値以上の場合は即値分岐

bgeid rA、 IMM 遅延を含めてその値以上の場合は即値分岐

1 0 1 1 1 1 D 0 1 0 1 rA IMM

0 6 1

1

1

6

3

1





bgt Branch if Greater Than

説明rA が 0 より大きければ、 rB のオフセット値にある命令に分岐します。分岐先は、アドレス PC + rB にある命令になります。

ニーモニック bgtd は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA > 0 thenPC PC + rB

elsePC PC + 4







bgt rA、 rB その値より大きい場合は分岐

bgtd rA、 rB 遅延を含めてその値より大きい場合は分岐

1 0 0 1 1 1 D 0 1 0 0 rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





bgti Branch Immediate if Greater Than

説明rA が 0 より大きければ、 IMM のオフセット値にある命令に分岐します。分岐先は、アドレス PC + IMM にある命令になります。

ニーモニック bgtid は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA > 0 thenPC PC + sext(IMM)

elsePC PC + 4









bgti rA、 IMM その値より大きい場合は即値分岐

bgtid rA、 IMM 遅延を含めてその値より大きい場合は即値分岐

1 0 1 1 1 1 D 0 1 0 0 rA IMM

0 6 1

1

1

6

3

1





ble Branch if Less or Equal

説明rA が 0 以下ならば、 rB のオフセット値にある命令に分岐します。分岐先は、アドレス PC + rB にある命令になります。

ニーモニック bled は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA <= 0 thenPC PC + rB

elsePC PC + 4







ble rA、 rB その値以下の場合は分岐

bled rA、 rB 遅延を含めてその値以下の場合は分岐

1 0 0 1 1 1 D 0 0 1 1 rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





blei Branch Immediate if Less or Equal

説明rA が 0 以下ならば、 IMM のオフセット値にある命令に分岐します。分岐先は、アドレス PC + IMM にある命令になります。

ニーモニック bleid は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA <= 0 thenPC PC + sext(IMM)

elsePC PC + 4









blei rA、 IMM その値以下の場合は即値分岐

bleid rA、 IMM 遅延を含めてその値以下の場合は即値分岐

1 0 1 1 1 1 D 0 0 1 1 rA IMM

0 6 1

1

1

6

3

1





blt Branch if Less Than

説明rA が 0 より小さければ、 rB のオフセット値にある命令に分岐します。分岐先は、アドレス PC + rB にある命令になります。

ニーモニック bltd は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA < 0 thenPC PC + rB

elsePC PC + 4







blt rA、 rB その値より小さい場合は分岐

bltd rA、 rB 遅延を含めてその値未満の場合は分岐

1 0 0 1 1 1 D 0 0 1 0 rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





blti Branch Immediate if Less Than

説明rA が 0 より小さければ、 IMM のオフセット値にある命令に分岐します。分岐先は、アドレス PC + IMM にある命令になります。

ニーモニック bltid は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA < 0 thenPC PC + sext(IMM)

elsePC PC + 4









blti rA、 IMM その値より小さい場合は即値分岐

bltid rA、 IMM 遅延を含めてその値未満の場合は即値分岐

1 0 1 1 1 1 D 0 0 1 0 rA IMM

0 6 1

1

1

6

3

1





bne Branch if Not Equal

説明rA が 0 でないならば、 rB のオフセット値にある命令に分岐します。分岐先は、アドレス PC + rB にある命令になります。

ニーモニック bned は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA 0 thenPC PC + rB

elsePC PC + 4







bne rA、 rB 等しくない場合は分岐

bned rA、 rB 遅延を含めて等しくない場合は分岐

1 0 0 1 1 1 D 0 0 0 1 rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





bnei Branch Immediate if Not Equal

説明rA が 0 でないならば、 IMM のオフセット値にある命令に分岐します。分岐先は、アドレス PC + IMM にある命令になります。

ニーモニック bneid は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードIf rA 0 thenPC PC + sext(IMM)

elsePC PC + 4









bnei rA、 IMM 等しくない場合は即値分岐

bneid rA、 IMM 遅延を含めて等しくない場合は即値分岐

1 0 1 1 1 1 D 0 0 0 1 rA IMM

0 6 1

1

1

6

3

1





br Unconditional Branch

説明rB で決定されたアドレスにある命令に分岐します。

ニーモニックの brld および brald は L ビットをセットします。 L ビットがセットされると、リンクが実行されます。 PC の現在値は rD に格納されます。

ニーモニックの bra、 brad、および brald は A ビットをセットします。 A ビットがセットされると、絶対値に分岐し、ターゲットは rB の値になります。そうでない場合は、これは相対分岐で、ターゲットは PC + rB になります。

ニーモニックの brd、 brad、 brld、および brald は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。

D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

擬似コードif L = 1 then(rD) PC

if A = 1 thenPC (rB)

elsePC PC + (rB)

if D = 1 then allow following instruction to complete execution


• PC

レイテンシ• 2 サイクル (D ビットがセットされている場合)

• 3 サイクル (D ビットがセットされていない場合)

注記命令 brl および bral は使用できません。遅延スロットは、 IMM、分岐、またはブレークの命令で使用することはできません。割り込みおよび外部ハードウェアブレークは、遅延スロットの分岐が完了するまで先送りされます。

br rB 分岐

bra rB 絶対分岐

brd rB 遅延付き分岐

brad rB 遅延付き絶対分岐

brld rD、 rB 遅延付き分岐とリンク

brald rD、 rB 遅延付き絶対分岐とリンク

1 0 0 1 1 0 rD D A L 0 0 rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





bri Unconditional Branch Immediate

説明IMM (32 ビットに符号拡張) で決定されたアドレスにある命令に分岐します。

ニーモニックの brlid および bralid は L ビットをセットします。 L ビットがセットされると、リンクが実行されます。 PC の現在値は rD に格納されます。

ニーモニックの brai、 braid、および bralid は A ビットをセットします。 A ビットがセットされると、絶対値に分岐し、ターゲットは IMM の値になります。そうでない場合は、これは相対分岐で、ターゲットは PC + IMM になります。

ニーモニックの brid、 braid、 brlid、および bralid は D ビットをセットします。 D ビットは、分岐遅延スロットがあるかないかを判断します。 D ビットがセットされている場合、遅延スロットがあり、分岐の後に続く命令 (すなわち分岐遅延スロットにある命令) は、分岐先の命令を実行する前に実行完了できます。 D ビットがセットされていない場合は、遅延スロットはなく、分岐後に実行される命令は、分岐先の命令になります。

特別なケースとして、 MicroBlaze が MMU を使用するように設定されていて (C_USE_MMU >= 1)、ユーザーベクター例外を実行するため「bralid rD, C_BASE_VECTORS+0x8」を使用している場合、マシンステータスレジスタビットのユーザーモードと仮想モードがクリアになります。

擬似コードif L = 1 then(rD) PC

if A = 1 thenPC sext(IMM)

elsePC PC + sext(IMM)


if D = 1 and A = 1 and L = 1 and IMM = C_BASE_VECTORS+0x8 thenMSR[UMS] MSR[UM]MSR[VMS] MSR[VM]MSR[UM] 0MSR[VM] 0


bri IMM 即値分岐

brai IMM 絶対即値分岐

brid IMM 遅延付き即値分岐

braid IMM 遅延付き絶対即値分岐

brlid rD、 IMM 遅延付き分岐と即値リンク

bralid rD、 IMM 遅延付き絶対分岐と即値リンク

1 0 1 1 1 0 rD D A L 0 0 IMM

0 6 1

1

1

6

3

1





• PC

• MSR[UM]、 MSR[VM]

レイテンシ• 1 サイクル (正しく分岐予測がされる場合)

• 2 サイクル (D ビットがセットされている場合)

• 3 サイクル (D ビットがセットされていない場合、または C_AREA_OPTIMIZED=0 で分岐予測が間違っている場合)


注記命令 brli および brali は使用できません。







brk Break

説明rB のアドレス値にある命令に分岐およびリンクします。 PC の現在値は rD に格納されます。 MSR の BIP フラグがセットされ、予約ビットがクリアになります。

MicroBlaze が MMU を使用するように (C_USE_MMU >= 1) 設定されている場合、この命令は特権命令です。つまり、命令がユーザーモード (MSR[UM] = 1) で実行されると、特権命令例外が発生します。

擬似コードif MSR[UM] = 1 thenESR[EC] 00111

else(rD) PCPC (rB)MSR[BIP] Reservation


• PC

• MSR[BIP]

• ESR[EC] (特権命令例外が生成される場合)

レイテンシ• 3 サイクル

brk rD、 rB

1 0 0 1 1 0 rD 0 1 1 0 0 rB 0 0 0 0 0 0 0 0 0 0 0

0 6 11 16 21 31





brki Break Immediate

説明IMM (32 ビットに符号拡張) のアドレス値にある命令に分岐およびリンクします。 PC の現在値は rD に格納されます。 MSR の BIP フラグがセットされ、予約ビットがクリアになります。

MicroBlaze が MMU を使用するように設定されていると (C_USE_MMU >= 1)、この命令は特権命令ですが、ソフトウェアブレークを実行するため「brki rD, C_BASE_VECTORS+0x8」または「brki rD, C_BASE_VECTORS+0x18」が使用されているときは特殊ケースなので、この場合を除きます。つまり、この特殊なケースを除いて、命令がユーザーモード ((MSR[UM] = 1) で実行されると、特権命令例外が発生します。

特別なケースとして、 MicroBlaze が MMU を使用するように設定されていて (C_USE_MMU >= 1)、ソフトウェアブレークを実行するため「brki rD, C_BASE_VECTORS+0x8」または「brki rD, C_BASE_VECTORS+0x18」を使用している場合、マシンステータスレジスタビットのユーザーモードと仮想モードがクリアになります。

擬似コードif MSR[UM] and IMM C_BASE_VECTORS+0x8 and IMM C_BASE_VECTORS+0x18 thenESR[EC] 00111

else(rD) PCPC sext(IMM)MSR[BIP] Reservation if IMM = C_BASE_VECTORS+0x8 or IMM = C_BASE_VECTORS+0x18 thenMSR[UMS] MSR[UM]MSR[UM] 0MSR[VMS] MSR[VM]MSR[VM] 0

変更されるレジスタ• rD (例外が生成されない場合。例外が生成されるとこのレジスタは変更されません)

• PC

• MSR[BIP]、 MSR[UM]、 MSR[VM]




特殊なケースとして、 IMM 命令の後にソフトウェアブレークを許可する C_BASE_VECTORS の値に関係なく、 C_USE_DEBUG が設定されていると、 IMM 命令はソフトウェアブレーク「brki rD, 0x18」を上書きしません。

brki rD、 IMM

1 0 1 1 1 0 rD 0 1 1 0 0 IMM

0 6 11 16 31





bs Barrel Shift

説明レジスタ rB で指定した値分、レジスタ rA の内容をシフトし、レジスタ rD に結果を出力します。

ニーモニック bsll は S ビット (サイドビット ) をセットします。 S ビットがセットされている場合は、バレルシフトは左にシフトします。ニーモニックの bsrl および bsra は S ビットをクリアにし、右にシフトします。

ニーモニック bsra は T ビット (タイプビット ) をセットします。 T ビットがセットされている場合、バレルシフトは算術型になります。ニーモニックの bsrl および bsll は T ビットをクリアにし、シフトは論理型なります。

擬似コードif S = 1 then(rD) (rA) (rB)[27:31]

elseif T = 1 thenif ((rB)[27:31]) 0 then(rD)[0:(rB)[27:31]-1] (rA)](rD)[(rB)[27:31]:31] (rA) (rB)[27:31]

else(rD) (rA)

else(rD) (rA) (rB)[27:31]


レイテンシ• 1 サイクル (C_AREA_OPTIMIZED=0 または 2)

• 2 サイクル (C_AREA_OPTIMIZED=1)

注記これらの命令はオプションです。これらの命令を使用するには、バレルシフト命令を使用するように (C_USE_BARREL=1)、 MicroBlaze を設定する必要があります。

bsrl rD、 rA、 rB バレルシフト ( 右、論理 )

bsra rD、 rA、 rB バレルシフト ( 右、算術 )

bsll rD、 rA、 rB バレルシフト ( 左、論理 )

0 1 0 0 0 1 rD rA rB S T 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





bsi Barrel Shift Immediate

説明最初の 3 つの命令は、 IMM で指定した値分レジスタ rA の内容をシフトし、レジスタ rD に結果を出力します。

バレルシフト抽出フィールドは、レジスタ rA からビットフィールドを抽出し、レジスタ rD に結果を出力します。ビットフィールド幅は IMMW で指定され、シフト量は IMMS で指定されます。ビットフィールド幅の範囲は 1 から 31 までで、 IMMW + IMMS≤32 という条件を適用する必要があります。

バレルシフト挿入フィールドは、レジスタ rA からビットフィールドをレジスタ rD に挿入し、レジスタ rD にある既存の値を変更します。ビットフィールド幅は IMMW - IMMS + 1 で定義され、シフト量は IMMS で指定されます。 IMMW > IMMS という条件を適用する必要があります。

ニーモニック bsll は S ビット (サイドビット ) をセットします。 S ビットがセットされている場合は、バレルシフトは左にシフトします。ニーモニックの bsrl および bsra は S ビットをクリアにし、右にシフトします。

ニーモニック bsra は T ビット (タイプビット ) をセットします。 T ビットがセットされている場合、バレルシフトは算術型になります。ニーモニックの bsrl および bsll は T ビットをクリアにし、シフトは論理型なります。

ニーモニック bsefi は E ビット (抽出ビット ) をセットします。この場合、 S および T ビットは使用されません。

ニーモニック bsifi は I ビット (挿入ビット ) をセットします。この場合、 S および T ビットは使用されません。

bsrli rD、 rA、 IMM バレルシフト ( 右、論理即値 )

bsrai rD、 rA、 IMM バレルシフト ( 右、算術即値 )

bslli rD、 rA、 IMM バレルシフト ( 左、論理即値 )

bsefi rD、 rA、 IMMW、 IMMS バレルシフト抽出フィールド ( 論理即値 )

bsifi rD、 rA、 Width1、 IMMS

1. Width = IMMW - IMMS + 1

バレルシフト挿入フィールド ( 論理即値 )

0 1 1 0 0 1 rD rA 0 0 0 0 0 S T 0 0 0 0 IMM

0 6 11 16 21 27 31

0 1 1 0 0 1 rD rA I E 0 0 0 IMMW 0 IMMS

0 6 11 16 21 25 27 31





擬似コードif E = 1 then(rD)[0:31-IMMW] 0(rD)[32-IMMW:31] (rA) >> IMMS

else if I = 1 thenmask (0xffffffff << (IMMW + 1)) (0xffffffff << IMMS)(rD) ((rA) << IMMS) mask) ((rD) mask)

else if S = 1 then(rD) (rA) IMM

else if T = 1 thenif IMM 0 then(rD)[0:IMM-1] (rA)](rD)[IMM:31] (rA) IMM

else(rD) (rA)

else(rD) (rA) IMM




注記これらはタイプ B の命令ではありません。先行する IMM 命令からの影響はありません。

これらの命令はオプションです。これらの命令を使用するには、バレルシフト命令を使用するように (C_USE_BARREL=1)、 MicroBlaze を設定する必要があります。

「bsifi rD, rA, width, shift」というアセンブラーコードは、 IMMW フィールドではなく、実際のビットフィールド幅を表し、 IMMW = シフト + 幅 - 1 で計算されます。





clz Count Leading Zeros

説明この命令は、レジスタ rA にある前ゼロを最下位ビットからカウントします。 0 から 32 までのカウント値はレジスタ rD に格納されます。

rA が 0 のとき rD の結果値は 32 で、 rA が 0xFFFFFFFF のとき結果値は 0 になります。

擬似コードn 0while (rA)[n] = 0

n n + 1(rD) n



注記この命令は C_USE_PCMP_INSTR を 1 に設定している場合のみ使用可能です。

clz rD、 rA rA で前ゼロをカウント

1 0 0 1 0 0 rD rA 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





cmp Integer Compare

説明レジスタ rA の内容がレジスタ rB の内容から差し引かれ、その結果がレジスタ rD に配置されます。

rD の MSB ビットは、 rA と rB の真の関係を示すため調節されます。 U ビットがセットされている場合、rA および rB は符号なしの値とみなされます。 U ビットがクリアの場合、 rA および rB は符号付きの値とみなされます。

擬似コード(rD) (rB) + (rA) + 1(rD)(MSB) (rA) > (rB)



cmp rD、 rA、 rB rB を rA と比較 (符号付き )

cmpu rD、 rA、 rB rB を rA と比較 (符号なし )

0 0 0 1 0 1 rD rA rB 0 0 0 0 0 0 0 0 0 U 1

0 6 1

1

1

6

2

1

3

1





fadd Floating Point Arithmetic Add

説明レジスタ rA および rB の浮動小数点数の和は、レジスタ rD に配置されます。

擬似コードif isDnz(rA) or isDnz(rB) then(rD) 0xFFC00000FSR[DO] 1ESR[EC] 00110

else if isSigNaN(rA) or isSigNaN(rB)or (isPosInfinite(rA) and isNegInfinite(rB)) or(isNegInfinite(rA) and isPosInfinite(rB))) then

(rD) 0xFFC00000FSR[IO] 1ESR[EC] 00110

else if isQuietNaN(rA) or isQuietNaN(rB) then(rD) 0xFFC00000

else if isDnz((rA)+(rB)) then(rD) signZero((rA)+(rB))FSR[UF] 1ESR[EC] 00110

else if isNaN((rA)+(rB)) then(rD) signInfinite((rA)+(rB))FSR[OF] 1ESR[EC] 00110

else(rD) (rA) + (rB)

変更されるレジスタ• rD (FP 例外が生成されない場合。例外が生成されるとこのレジスタは変更されません)

• ESR[EC] (FP 例外が生成される場合)

• FSR[IO,UF,OF,DO]

レイテンシ• 4 サイクル (C_AREA_OPTIMIZED=0)



注記この命令は、 MicroBlaze のパラメーター C_USE_FPU が 0 より大きい場合のみ使用可能です。

fadd rD、 rA、 rB 加算

0 1 0 1 1 0 rD rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 11 16 21 31





frsub Reverse Floating Point Arithmetic Subtraction

説明レジスタ rA の浮動小数点値がレジスタ rB の浮動小数点値から差し引かれ、その結果がレジスタ rD に配置されます。


else if (isSigNaN(rA) or isSigNaN(rB) or (isPosInfinite(rA) and isPosInfinite(rB)) or(isNegInfinite(rA) and isNegInfinite(rB))) then

(rD) 0xFFC00000FSR[IO] 1ESR[EC] 00110


else if isDnz((rB)-(rA)) then(rD) signZero((rB)-(rA))FSR[UF] 1ESR[EC] 00110

else if isNaN((rB)-(rA)) then(rD) signInfinite((rB)-(rA))FSR[OF] 1ESR[EC] 00110

else(rD) (rB) - (rA)








frsub rD、 rA、 rB 逆減算

0 1 0 1 1 0 rD rA rB 0 0 0 1 0 0 0 0 0 0 0

0 6 11 16 21 31





fmul Floating Point Arithmetic Multiplication

説明レジスタ rA の浮動小数点値とレジスタ rB の浮動小数点値とを掛け、その結果がレジスタ rD に配置されます。


else if isSigNaN(rA) or isSigNaN(rB) or (isZero(rA) and isInfinite(rB)) or

(isZero(rB) and isInfinite(rA))then(rD) 0xFFC00000FSR[IO] 1ESR[EC] 00110


else if isDnz((rB)*(rA)) then(rD) signZero((rA)*(rB))FSR[UF] 1ESR[EC] 00110

else if isNaN((rB)*(rA)) then(rD) signInfinite((rB)*(rA))FSR[OF] 1ESR[EC] 00110

else(rD) (rB) * (rA)








fmul rD、 rA、 rB 乗算

0 1 0 1 1 0 rD rA rB 0 0 1 0 0 0 0 0 0 0 0

0 6 11 16 21 31





fdiv Floating Point Arithmetic Division

説明レジスタ rB の浮動小数点値をレジスタ rA の浮動小数点値で割り、その結果がレジスタ rD に配置されます。


else if isSigNaN(rA) or isSigNaN(rB) or (isZero(rA) and isZero(rB)) or

(isInfinite(rA) and isInfinite(rB)) then(rD) 0xFFC00000FSR[IO] ESR[EC] 00110


else if isZero(rA) and not isInfinite(rB) then(rD) signInfinite((rB)/(rA))FSR[DZ] 1ESR[EC] 00110

else if isDnz((rB) / (rA)) then(rD) signZero((rB) / (rA))FSR[UF] 1ESR[EC] 00110

else if isNaN((rB)/(rA)) then(rD) signInfinite((rB) / (rA))FSR[OF] 1ESR[EC] 00110

else(rD) (rB) / (rA)



• FSR[IO,UF,OF,DO,DZ]

レイテンシ• C_AREA_OPTIMIZED=0 で 28 サイクル、 C_AREA_OPTIMIZED=1 で 30 サイクル、 C_AREA_OPTIMIZED=2

で 24 サイクルです。


fdiv rD、 rA、 rB 除算

0 1 0 1 1 0 rD rA rB 0 0 1 1 0 0 0 0 0 0 0

0 6 11 16 21 31





fcmp Floating Point Number Comparison

説明レジスタ rB の浮動小数点値をレジスタ rA の浮動小数点値と比較し、その結果がレジスタ rD に配置されます。命令コードの OpSel フィールドは、実行される比較のタイプを決定します。

擬似コードif isDnz(rA) or isDnz(rB) then(rD) 0FSR[DO] 1ESR[EC] 00110

else{read out behavior from 表 5-2}



• FSR[IO,DO]



注記これたの命令は、 MicroBlaze のパラメーター C_USE_FPU が 0 より大きい場合のみ使用可能です。

204 ページの表 5-2には、浮動小数点の比較演算がリストされています。

fcmp.un rD、 rA、 rB 浮動小数点数の比較 (順不同)

fcmp.lt rD、 rA、 rB 浮動小数点数の比較 (小なり )

fcmp.eq rD、 rA、 rB 浮動小数点数の比較 (相等)

fcmp.le rD、 rA、 rB 浮動小数点数の比較 (以下)

fcmp.gt rD、 rA、 rB 浮動小数点数の比較 (大なり )

fcmp.ne rD、 rA、 rB 浮動小数点数の比較 (不一致)

fcmp.ge rD、 rA、 rB 浮動小数点数の比較 (以上)

0 1 0 1 1 0 rD rA rB 0 1 0 0 OpSel 0 0 0 0

0 6 11 16 21 25 28 31





表 5‐2: 浮動小数点比較演算

比較タイプオペランド関係

説明 OpSel (rB) > (rA) (rB) < (rA) (rB) = (rA) isSigNaN(rA) または isSigNaN(rB)

isQuietNaN(rA) または isQuietNaN(rB)

順不同 000 (rD) 0 (rD) 0 (rD) 0 (rD) 1

FSR[IO]

ESR[EC] 00110

(rD) 1

小なり 001 (rD) 0 (rD) 1 (rD) 0 (rD) 0

FSR[IO]

ESR[EC] 00110

(rD) 0

FSR[IO]

ESR[EC] 00110

相等 010 (rD) 0 (rD) 0 (rD) 1 (rD) 0FSR[IO]

ESR[EC] 00110

(rD) 0

以下 011 (rD) 0 (rD) 1 (rD) 1 (rD) 0

FSR[IO]

ESR[EC] 00110

(rD) 0

FSR[IO]

ESR[EC] 00110

大なり 100 (rD) 1 (rD) 0 (rD) 0 (rD) 0

FSR[IO]

ESR[EC] 00110

(rD) 0

FSR[IO]

ESR[EC] 00110

不一致 101 (rD) 1 (rD) 1 (rD) 0 (rD) 1FSR[IO]

ESR[EC] 00110

(rD) 1

以上 110 (rD) 1 (rD) 0 (rD) 1 (rD) 0

FSR[IO]

ESR[EC] 00110

(rD) 0

FSR[IO]

ESR[EC] 00110





flt Floating Point Convert Integer to Float

説明レジスタ rA の符号付き整数を浮動小数点に変換し、その結果をレジスタ rD に配置します。これは 32 ビットの丸め符号付き変換で、 32 ビットの浮動小数点値を出力します。

擬似コード(rD) float ((rA))





注記この命令は、 MicroBlaze のパラメーター C_USE_FPU が 2 (拡張) 場合のみ使用可能です。

flt rD、 rA

0 1 0 1 1 0 rD rA 0 0 1 0 1 0 0 0 0 0 0 0

0 6 11 16 21 31





fint Floating Point Convert Float to Integer

説明レジスタ rA の浮動小数点数を符号付き整数に変換し、その結果をレジスタ rD に配置します。これは 32 ビットの符号付き変換で、 32 ビットの整数値を出力します。

擬似コードif isDnz(rA) then(rD) 0xFFC00000FSR[DO] 1ESR[EC] 00110

else if isNaN(rA) then(rD) 0xFFC00000FSR[IO] 1ESR[EC] 00110

else if isInf(rA) or (rA) < -231 or (rA) > 231 - 1 then(rD) 0xFFC00000FSR[IO] 1ESR[EC] 00110

else(rD) int ((rA))



• FSR[IO,DO]





fint rD、 rA

0 1 0 1 1 0 rD rA 0 0 1 1 0 0 0 0 0 0 0 0

0 6 11 16 21 31





fsqrt Floating Point Arithmetic Square Root

説明rA の値で浮動小数点の平方根計算を実行し、結果を rD に配置します。

擬似コードif isDnz(rA) then(rD) 0xFFC00000FSR[DO] 1ESR[EC] 00110

else if isSigNaN(rA) then(rD) 0xFFC00000FSR[IO] 1ESR[EC] 00110

else if isQuietNaN(rA) then(rD) 0xFFC00000

else if (rA) < 0 then(rD) 0xFFC00000FSR[IO] 1ESR[EC] 00110

else if (rA) = -0 then(rD) -0

else(rD) sqrt ((rA))



• FSR[IO,DO]





fsqrt rD、 rA 平方根

0 1 0 1 1 0 rD rA 0 0 1 1 1 0 0 0 0 0 0 0

0 6 11 16 21 31





get get from stream interface

説明MicroBlaze はリンク x インターフェイスから読み出しを実行し、レジスタ rD に結果を配置します。C_FSL_LINKS により設定されているリンク数が FSLx 以下の場合、リンク 0 が使用されます。

get 命令には 32 個のバリエーションがあります。

ブロッキングバージョン (n ビットが 0 のとき ) は、インターフェイスからのデータが有効になるまで MicroBlaze をストールします。ノンブロッキングバージョンは、 MicroBlaze をストールし、データが有効であればキャリーを 0 に、データが無効であればキャリーを 1 にセットします。アクセスが無効な場合は、デスティネーションレジスタの内容は未定義になります。

すべてのデータ get 命令 (c ビットが 0 のとき ) は、インターフェイスからの制御ビットが 0 になるものとします。そうでない場合は、命令は MSR[FSL] を 1 にセットします。すべての制御 get 命令 (c ビットが 1 のとき ) は、インターフェイスからの制御ビットが 1 になるものとします。そうでない場合は、命令は MSR[FSL] を 1 にセットします。

例外バージョン (e ビットが 1 のとき ) は、制御ビットが一致しない場合に例外を生成します。この場合、ESR が、例外の原因に設定されている EC と、リンクインデックスに設定されている ESS でアップデートされます。ターゲットレジスタ rD は、例外が生成されるとアップデートされず、代わりにデータが EDR に格納されます。

テストバージョン (t ビットが 1 のとき ) は、リンクへの読み出し信号がアサートされていない場合を除き、標準ケースとして処理されます。

アトミックバージョン (a ビットが 1 のとき ) は、割り込みできません。つまり、アトミック命令のシーケンスは、プログラムフローを割り込むことなく、グループにまとめることができます。ただし、それでも例外は発生する可能性があります。

MicroBlaze が MMU を使用するように設定されていて (C_USE_MMU >= 1)、明示的に C_MMU_PRIVILEGED_INSTR が 1 に設定されていない場合は、これらの命令は特権になります。つまり、命令がユーザーモード (MSR[UM]=1) で実行されると、特権命令例外が発生します。

tneaget rD、 FSLx リンク x からデータを取得

t = テストのみ

n = ノンブロッキング

e = 制御ビットがセットされている場合は

例外

a = アトミック

tnecaget rD、 FSLx リンク x から制御を取得

t = テストのみ


e = 制御ビットがセットされていない場合

は例外

a = アトミック

0 1 1 0 1 1 rD 0 0 0 0 0 0 n c t a e 0 0 0 0 0 0 FSLx

0 6 11 16 28 31






elsex FSLxif x >= C_FSL_LINKS thenx 0

(rD) Sx_AXIS_TDATAif (n = 1) thenMSR[Carry] Sx_AXIS_TVALID

if Sx_AXIS_TLAST c and Sx_AXIS_TVALID thenMSR[FSL] 1if (e = 1) thenESR[EC] 00000ESR[ESS]instruction bits [28:31]EDR Sx_AXIS_TDATA


• MSR[FSL]

• MSR[Carry]

• ESR[EC] (ストリーム例外または特権命令例外が生成される場合)

• ESR[ESS] (ストリーム例外が生成される場合)

• EDR (ストリーム例外が生成される場合)



この命令のブロッキングバージョンは、命令が完了できるまで MicroBlaze のパイプラインをストールさせます。 C_USE_EXTENDED_FSL_INSTR が 1 に設定されていて、命令がアトミックでない場合に、割り込みが実行されます。

注記アセンブリ言語で FSLx インターフェイスを参照するには、 rfsl0、 rfsl1、 ... rfsl15 を使用してください。

この命令のブロッキングバージョンは、割り込みが実行されなくなるので、C_USE_EXTENDED_FSL_INSTR が 1 に設定されているときに遅延スロットに配置しないでください。

ノンブロッキングバージョンの場合は、インデックス変数をデクリメントするのに rsubc 命令を使用できます。

C_FSL_EXCEPTION が 1 でない限り、 e ビットに効力はありません。

これたの命令は、 MicroBlaze のパラメーター C_FSL_LINKS が 0 より大きい場合のみ使用可能です。

拡張命令 (例外、テスト、アトミックバージョン) は、 MicroBlaze のパラメーター C_USE_EXTENDED_FSL_INSTR が 1 に設定されている場合にのみ使用可能です。

パフォーマンス上の理由からどうしてもこの命令をユーザーモードで実行しなければならない場合を除き、この命令をユーザーモードで実行しないようにしてください。リンクの誤用を防ぐためのハードウェア保護がすべて削除されてしまいます。





getd get from stream interface dynamic

説明MicroBlaze は、 rB の最下位から 4 つのビットで定義されたインターフェイスから読み出しを実行し、レジスタ rD を結果に配置します。 C_FSL_LINKS により設定されているリンク数が、 rB の最下位から 4 つのビット以下の場合、リンク 0 が使用されます。

getd 命令には 32 個のバリエーションがあります。

ブロッキングバージョン (n ビットが 0 のとき ) は、インターフェイスからのデータが有効になるまで MicroBlaze をストールします。ノンブロッキングバージョンは、 MicroBlaze をストールし、データが有効であればキャリーを 0 に、データが無効であればキャリーを 1 にセットします。アクセスが無効な場合は、デスティネーションレジスタの内容は未定義になります。

すべてのデータ get 命令 (c ビットが 0 のとき ) は、インターフェイスからの制御ビットが 0 になるものとします。そうでない場合は、命令は MSR[FSL] を 1 にセットします。すべての制御 get 命令 (c ビットが 1 のとき ) は、インターフェイスからの制御ビットが 1 になるものとします。そうでない場合は、命令は MSR[FSL] を 1 にセットします。

例外バージョン (e ビットが 1 のとき ) は、制御ビットが一致しない場合に例外を生成します。この場合、ESR が、例外の原因に設定されている EC と、リンクインデックスに設定されている ESS でアップデートされます。ターゲットレジスタ rD は、例外が生成されるとアップデートされず、代わりにデータが EDR に格納されます。

テストバージョン (t ビットが 1 のとき ) は、リンクへの読み出し信号がアサートされていない場合を除き、標準ケースとして処理されます。



tneagetd rD、 rB リンク rB[28:31] からデータを取得

t = テストのみ


e = 制御ビットがセットされている場合は

例外

a = アトミック

tnecagetd rD、 rB リンク rB[28:31] から制御を取得

t = テストのみ


e = 制御ビットがセットされていない場合

は例外

a = アトミック

0 1 0 0 1 1 rD 0 0 0 0 0 rB 0 n c t a e 0 0 0 0 0

0 6 11 16 21 31






elsex rB[28:31]if x >= C_FSL_LINKS thenx 0

(rD) Sx_AXIS_TDATAif (n = 1) thenMSR[Carry] Sx_AXIS_TVALID

if Sx_AXIS_TLAST c and Sx_AXIS_TVALID thenMSR[FSL] 1if (e = 1) thenESR[EC] 00000ESR[ESS]rB[28:31]EDR Sx_AXIS_TDATA


• MSR[FSL]

• MSR[Carry]

• ESR[EC] (ストリーム例外または特権命令例外が生成される場合)

• ESR[ESS] (ストリーム例外が生成される場合)

• EDR (ストリーム例外が生成される場合)



この命令のブロッキングバージョンは、命令が完了できるまで MicroBlaze のパイプラインをストールさせます。命令がアトミックでなければ割り込みは実行されます。アトミックだと割り込みは実行されません。

注記割り込みが実行されなくなってしまうので、この命令のブロッキングバージョンは、遅延スロットに配置しないでください。

ノンブロッキングバージョンの場合は、インデックス変数をデクリメントするのに rsubc 命令を使用できます。

C_FSL_EXCEPTION が 1 でない限り、 e ビットに効力はありません。

MicroBlaze パラメーター C_FSL_LINKS が 0 より大きく、パラメーター C_USE_EXTENDED_FSL_INSTR が 1 に設定されている場合にのみ、これらの命令は使用可能です。






idiv Integer Divide

説明レジスタ rB の内容をレジスタ rA の内容で割り、その結果がレジスタ rD に配置されます。

U ビットがセットされている場合、 rA および rB は符号なしの値とみなされます。 U ビットがクリアの場合、 rA および rB は符号付きの値とみなされます。

rA の値が 0 (ゼロによる除算) の場合、例外が生成されなければ、 MSR の DZO ビットがセットされ、 rD の値は 0 になります。

U ビットがクリアで、 rA の値が -1 で、 rB の値が -2147483648 (除算オーバーフロー ) の場合、例外が生成されなければ、 MSR の DZO ビットがセットされ、 rD の値は -2147483648 になります。

擬似コードif (rA) = 0 then(rD) <- 0MSR[DZO] <- 1ESR[EC] <- 00101ESR[DEC] <- 0

else if U = 0 and (rA) = -1 and (rB) = -2147483648 then(rD) <- -2147483648MSR[DZO] <- 1ESR[EC] <- 00101ESR[DEC] <- 1

else(rD) (rB) / (rA)

変更されるレジスタ• rD (除算例外が生成されない場合。例外が生成されるとこのレジスタは変更されません)

• MSR[DZO] (ゼロによる除算または除算オーバーフローが発生した場合)

• ESR[EC] (ゼロによる除算または除算オーバーフローが発生した場合)

レイテンシ• 1 サイクル ((rA) = 0 の場合)、そうでない場合は 34 サイクル (C_AREA_OPTIMIZED=0)

• 1 サイクル ((rA) = 0 の場合)、そうでない場合は 35 サイクル (C_AREA_OPTIMIZED=1)

• 1 サイクル ((rA) = 0 の場合)、そうでない場合は 30 サイクル (C_AREA_OPTIMIZED=2)

注記MicroBlaze がハードウェア除算を使用するように設定されている場合にのみ (C_USE_DIV = 1)、この命令は有効です。

idiv rD、 rA、 rB rB を rA で割る (符号付き )

idivu rD、 rA、 rB rB を rA で割る (符号なし )

0 1 0 0 1 0 rD rA rB 0 0 0 0 0 0 0 0 0 U 0

0 6 1

1

1

6

2

1

3

1





imm Immediate

説明

imm 命令は一時レジスタに IMM 値をロードします。また、それに続く命令が使用できるように、この命令はこの値をロックし、 32 ビットの即値になります。

imm 命令は、タイプ B の命令と一緒に使用されます。タイプ B の命令には 16 ビットの即値フィールドがあるため、 32 ビットの即値は直接使用できません。ただし、 32 ビットの即値は MicroBlaze で使用できます。デフォルトで、タイプ B 命令は 16 ビットの IMM フィールド値を取り込み、それを 32 ビットに符号拡張して、即値オぺランドとして使用します。この動作は、 IMM 命令を使用してタイプ B 命令を先行させることで、上書きできます。 imm 命令は、次の命令用に 16 ビットの IMM 値を一時的にロックします。次に、 imm 命令のすぐ後に続くタイプ B の命令は、 imm 命令の 16 ビットの IMM 値 (上位 16 ビット ) と 16 ビットの即値フィールド (下位 16 ビット ) から 32 ビットの即値を形成します。タイプ B の命令が imm 命令に続かない場合は、ロックされた値はアンロックされ無用になります。


注記

imm 命令と、それに続くタイプ B の命令はアトミックなので、この 2 つの間には割り込みは認められません。

ザイリンクから提供されるアセンブラーは、 imm 命令が必要かどうかを自動的に検出します。 32 ビットの IMM 値がタイプ B 命令で指定されると、アセンブラーは、命令をアセンブルするため IMM 値を 16 ビットのものに変換し、実行ファイルでその値の前に imm 命令を挿入します。

imm IMM

1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 IMM

0 6 1

1

1

6

3

1





lbu Load Byte Unsigned

説明

レジスタ rA および rB の内容を加算した結果のメモリロケーションから 1 バイト (8 ビット ) ロードします。データはレジスタ rD の最下位バイトに配置され、 rD のほかの 3 バイトはクリアになります。

R ビットがセットされている場合、バイト反転メモリロケーションが使用され、 E ビットで定義されているエンディアンとは逆のものでデータをロードします (仮想保護モードがイネーブルになっている場合)。

EA ビットがセットされている場合、拡張アドレスが使用され、 rA と rB を足すのではなく連結させて形成されます。

仮想保護モードがイネーブルになっている場合、データ TLB ミス例外が発生し、アドレスに対応する有効な変換エントリは TLB では検出されません。

ノーアクセスゾーン保護によりアクセスが禁止されている場合は、データストレージ例外が発生します。これはユーザーモードおよび仮想保護モードがイネーブルになっているアクセスのみに適用されます。

擬似コードif EA = 1 thenAddr rA) & (rB)

elseAddr rA) + (rB)

if TLB_Miss(Addr) and MSR[VM] = 1 thenESR[EC] 10010;ESR[S] 0MSR[UMS] MSR[UM]; MSR[VMS] MSR[VM]; MSR[UM] 0; MSR[VM] 0

else if Access_Protected(Addr) and MSR[UM] = 1 and MSR[VM] = 1 thenESR[EC] 10000;ESR[S] 0; ESR[DIZ] 1MSR[UMS] MSR[UM]; MSR[VMS] MSR[VM]; MSR[UM] 0; MSR[VM] 0

else(rD)[24:31] Mem(Addr)(rD)[0:23] 0


• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (例外が生成される場合)

• ESR[EC]、 ESR[S] (例外が生成される場合)

• ESR[DIZ] (データストレージ例外が生成される場合)

lbu rD、 rA、 rB

lbur rD、 rA、 rB

lbuea rD、 rA、 rB

1 1 0 0 0 0 rD rA rB 0 R 0 EA 0 0 0 0 0 0 0

0 6 11 16 21 31







注記

MicroBlaze が再順序付け命令を使用するように設定されている場合にのみ (C_USE_REORDER_INSTR = 1)、このバイト反転命令は有効です。

MicroBlaze が拡張アドレス命令を使用するように設定されている場合にのみ (C_ADDR_SIZE > 32)、拡張アドレス命令は有効です。





lbui Load Byte Unsigned Immediate

説明

レジスタ rA の内容に IMM の 32 ビットへ符号拡張したものを加算した結果のメモリロケーションから 1 バイト (8 ビット ) ロードします。データはレジスタ rD の最下位バイトに配置され、 rD のほかの 3 バイトはクリアになります。



擬似コードAddr rA) + sext(IMM)if TLB_Miss(Addr) and MSR[VM] = 1 thenESR[EC] 10010;ESR[S] 0MSR[UMS] MSR[UM]; MSR[VMS] MSR[VM]; MSR[UM] 0; MSR[VM] 0




• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (例外が生成される場合)





注記


lbui rD、 rA、 IMM

1 1 1 0 0 0 rD rA IMM

0 6 11 16 31





lhu Load Halfword Unsigned

説明

レジスタ rA および rB の内容を加算した、ハーフワードアラインされた結果のメモリロケーションから 1 ハーフワード (16 ビット ) ロードします。データはレジスタ rD の最下位ハーフワードに配置され、 rD の最上位ハーフワードはクリアになります。

R ビットがセットされている場合、ハーフワード反転メモリロケーションが使用され、ハーフワードの 2 バイトが反転し、 E ビットで定義されているエンディアンとは逆のものでデータをロードします (仮想保護モードがイネーブルになっている場合)。




アドレスの最下位ビットがゼロでない場合は、アラインされていないデータアクセス例外が発生します。


elseAddr (rA) + (rB)



else if Addr[31] 0 thenESR[EC] 00001; ESR[W] 0; ESR[S] 0; ESR[Rx] rD

else if (VM = 0 and R = 1) or (VM = 1 and R = 1 and E = 1) or (VM = 1 and R = 0 and E = 0) then

(rD)[16:23] Mem(Addr); (rD)[24:31] Mem(Addr+1); (rD)[0:15] 0else(rD)[16:23] Mem(Addr+1); (rD)[24:31] Mem(Addr); (rD)[0:15] 0

lhu rD、 rA、 rB

lhur rD、 rA、 rB

lhuea rD、 rA、 rB

1 1 0 0 0 1 rD rA rB 0 R 0 EA 0 0 0 0 0 0 0

0 6 11 16 21 31





変更されるレジスタ• rD (例外が生成されない場合。例外が生成されるとこのレジスタは変更されません)• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (例外が生成される場合)• ESR[EC]、 ESR[S] (例外が生成される場合)• ESR[DIZ] (データストレージ例外が生成される場合)• ESR[W]、 ESR[Rx] (アラインされていないデータアクセス例外が生成される場合)

レイテンシ• 1 サイクル (C_AREA_OPTIMIZED=0 または 2)• 2 サイクル (C_AREA_OPTIMIZED=1)

注記

MicroBlaze が再順序付け命令を使用するようにコンフィギュレートされている場合にのみ (C_USE_REORDER_INSTR = 1)、このハーフワード反転命令は有効です。






lhui Load Halfword Unsigned Immediate

説明

レジスタ rA の内容と IMM の 32 ビットに符号拡張したものを加算した結果の、ハーフワードアラインされたメモリロケーションから、 1 ハーフワード (16 ビット ) ロードします。データはレジスタ rD の最下位ハーフワードに配置され、 rD の最上位ハーフワードはクリアになります。

仮想保護モードがイネーブルになっている場合、データ TLB ミス例外が発生し、アドレスに対応する有効な変換エントリは TLB では検出されません。ノーアクセスゾーン保護によりアクセスが禁止されている場合は、データストレージ例外が発生します。これはユーザーモードおよび仮想保護モードがイネーブルになっているアクセスのみに適用されます。アドレスの最下位ビットがゼロでない場合は、アラインされていないデータアクセス例外が発生します。

擬似コードAddr (rA) + sext(IMM)if TLB_Miss(Addr) and MSR[VM] = 1 thenESR[EC] 10010;ESR[S] 0MSR[UMS] MSR[UM]; MSR[VMS] MSR[VM]; MSR[UM] 0; MSR[VM] 0




変更されるレジスタ• rD (例外が生成されない場合。例外が生成されるとこのレジスタは変更されません)• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (TLB ミス例外またはデータストレージ例外が生成される場合)• ESR[EC]、 ESR[S] (例外が生成される場合)• ESR[DIZ] (データストレージ例外が生成される場合)• ESR[W]、 ESR[Rx] (アラインされていないデータアクセス例外が生成される場合)



注記


lhui rD、 rA、 IMM

1 1 1 0 0 1 rD rA IMM

0 6 11 16 31





lw Load Word

説明

レジスタ rA および rB の内容を加算した、ワードアラインされた結果のメモリロケーションから 1 ワード (32 ビット ) ロードします。データはレジスタ rD に配置されます。

R ビットがセットされている場合、ロードされたワードのバイトが反転され、 E ビットで定義されているエンディアンとは逆のものでデータをロードします (仮想保護モードがイネーブルになっている場合)。




アドレスの最下位ビット 2 つがゼロでない場合は、アラインされていないデータアクセス例外が発生します。





else if Addr[30:31] 0 thenESR[EC] 00001; ESR[W] 1; ESR[S] 0; ESR[Rx] rD

else(rD) Mem(Addr)

変更されるレジスタ• rD (例外が生成されない場合。例外が生成されるとこのレジスタは変更されません)• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (TLB ミス例外またはデータストレージ例外が生成される場合)• ESR[EC]、 ESR[S] (例外が生成される場合)• ESR[DIZ] (データストレージ例外が生成される場合)• ESR[W]、 ESR[Rx] (アラインされていないデータアクセス例外が生成される場合)

lw rD、 rA、 rB

lwr rD、 rA、 rB

lwea rD、 rA、 rB

1 1 0 0 1 0 rD rA rB 0 R 0 EA 0 0 0 0 0 0 0

0 6 11 16 21 31






注記

MicroBlaze が再順序付け命令を使用するように設定されている場合にのみ (C_USE_REORDER_INSTR = 1)、このワード反転命令は有効です。






lwi Load Word Immediate

説明

レジスタ rA の内容と IMM の 32 ビットに符号拡張したものを加算した結果の、ワードアラインされたメモリロケーションから、 1 ワード (32 ビット ) ロードします。データはレジスタ rD に配置されます。仮想保護モードがイネーブルになっている場合、データ TLB ミス例外が発生し、また、ノーアクセスゾーン保護によりアクセスが禁止されている場合は、アドレスに対応する有効な変換エントリは TLB データストレージ例外では検出されませんこれはユーザーモードおよび仮想保護モードがイネーブルになっているアクセスのみに適用されます。アドレスの最下位ビット 2 つがゼロでない場合は、アラインされていないデータアクセス例外が発生します。




else(rD) Mem(Addr)


• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (TLB ミス例外またはデータストレージ例外が生成される場合)



• ESR[W]、 ESR[Rx] (アラインされていないデータアクセス例外が生成される場合)



注記


lwi rD、 rA、 IMM

1 1 1 0 1 0 rD rA IMM

0 6 11 16 31





lwx Load Word Exclusive

説明

レジスタ rA および rB の内容を加算した、ワードアラインされた結果のメモリロケーションから 1 ワード (32 ビット ) ロードします。データはレジスタ rD に配置され、予約ビットがセットされます。排他的アクセスがイネーブルになっている AXI4 インターコネクトが使用され、インターコネクト応答が EXOKAY でない場合、キャリーフラグ (MSR[C]) がセットされます。そうでない場合はキャリーフラグはクリアになります。



アドレスの最下位ビット 2 つがゼロでない場合は、アラインされていないデータアクセス例外が発生しません。

排他的アクセスがイネーブルになっている AXI4 インターコネクトが使用され、インターコネクト応答が EXOKAY でないと (つまり排他的アクセスが処理できない)、データバス例外が発生する可能性があります。

AXI の排他的アクセスをイネーブルにすると、ほかのバスマスターから操作が保護されますが、アドレス指定したスレーブで排他的アクセスをサポートするようにしておく必要があります。排他的アクセスがイネーブルになっていないと、内部予約ビットのみが使用されます。排他的アクセスは、ペリフェラルおよびキャッシュインターコネクトにそれぞれ、 C_M_AXI_DP_EXCLUSIVE_ACCESS および C_M_AXI_DC_EXCLUSIVE_ACCESS という 2 つのパラメーターを設定するとイネーブルになります。

擬似コードAddr (rA) + (rB)if TLB_Miss(Addr) and MSR[VM] = 1 then

ESR[EC] 10010;ESR[S] 0MSR[UMS] MSR[UM]; MSR[VMS] MSR[VM]; MSR[UM] 0; MSR[VM] 0


else if AXI_Exclusive(Addr) and AXI_Response EXOKAY and MSR[EE] thenESR[EC] 00100;ESR[ECC] 0;MSR[UMS] MSR[UM]; MSR[VMS] MSR[VM]; MSR[UM] 0; MSR[VM] 0

else(rD) Mem(Addr); Reservation 1;if AXI_Exclusive(Addr) and AXI_Response EXOKAY thenMSR[C] 1

elseMSR[C] 0

lwx rD、 rA、 rB

1 1 0 0 1 0 rD rA rB 1 0 0 0 0 0 0 0 0 0 0

0 6 11 16 21 31





変更されるレジスタ• rD および MSR[C] (例外が生成されない場合。生成されるとこの 2 つは変更されない)






注記

この命令は、セマフォやスピンロックなど、排他的アクセスをインプリメントするために、 SWX と一緒に使用されます。

キャリーフラグ (MSR[C]) はすぐにはセットされない可能性があります (パイプラインストールの動作による )。キャリーフラグの正しい値を得るため、 LWX 命令は、 MSRCLR、 MSRSET、 MTS、または SRC 命令のすぐ後に続けることはできません。





mbar Memory Barrier

説明

この命令は、メモリインターフェイスの未処理のメモリアクセスが、後に続く命令が実行される前に完了するようにします。これは、自己変更コードが正しく処理されるようにするため、そして DMA 転送が問題なく開始できるようにするために必要です。

自己変更コードの場合、まず、データアクセスがあるまで待機するため、 IMM を 1 に設定し、 MBAR 命令を使用する必要があります。次に、分岐先キャッシュをクリアにし、命令プリフェッチバッファーを空にするために、 IMM を 2 に設定し、別の MBAR 命令を使用する必要があります。

DMA ユニットによって読み出されるデータがメモリに書き込まれたことを確認するには、 IMM を 1 に設定し、データアクセスがあるまで待機するだけです。

MicroBlaze を MMU を使用するようにコンフィギュレートすると (C_USE_MMU >= 1)、 IMM の最上位ビットが 1 にセットされている場合、この命令は特権命令になります。つまり、命令がユーザーモード (MSR[UM] = 1) で実行されると、特権命令例外が発生します。

IMM の最上位ビットが 10 (スリープ)、 01 (ハイバーネート )、または 11 (サスペンド ) にセットされていて、例外が発生しない場合、未処理アクセスがすべて完了した後に、 MicroBlaze はスリープモードに入り、それを示すために Sleep、 Hibernate または Suspend 出力信号をそれぞれセットします。パイプラインは停止し、 Wakeup 入力信号の 1 ビットがアサートされるまで、 MicroBlaze は実行を継続しません。

擬似コードif (IMM & 1) = 0 thenwait for instruction side memory accesses

if (IMM & 2) = 0 thenwait for data side memory accesses

PC PC + 4if (IMM & 24)!= 0 thenenter sleep mode

変更されるレジスタ• PC• ESR[EC] (特権命令例外が生成される場合)

レイテンシ• 2 + N cycles when C_INTERCONNECT = 2 (AXI)• 8 + N cycles when C_INTERCONNECT = 3 (ACE)

(N はメモリアクセスが完了するのを待機するサイクル数)

注記

この命令の前に imm 命令を先行させることはできません。また遅延スロットに配置することもできません。

スリープモードに入るには、 mbar 16、 mbar 8、 mbar 24 の代わりに、アセンブラー疑似命令の sleep、hibernate、 suspend を使用できます。

mbar IMM メモリバリア

1 0 1 1 1 0 IMM 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0

0 6 11 16 31





mfs Move From Special Purpose Register

説明

特殊レジスタ rS の内容をレジスタ rD にコピーします。特殊レジスタ TLBLO および TLBHI は、TLBX によりインデックス化された統合 TLB エントリの内容をコピーするのに使用されます。

E ビットがセットされている場合、特殊レジスタの拡張部分は移動されます。拡張アドレス指定がイネーブルになっていると、 EAR、 PVR[8] および PVR[9} レジスタには拡張部分が含まれます (C_ADDR_SIZE > 32)。

擬似コードif E = 1 thenswitch (rS):case 0x0003 : (rD) EAR[0:C_ADDR_SIZE-32-1]case 0x2008 : (rD) PVR8[0:C_ADDR_SIZE-32-1]case 0x2009 : (rD) PVR9[0:C_ADDR_SIZE-32-1]default : (rD) Undefined

elseswitch (rS):case 0x0000 : (rD) PCcase 0x0001 : (rD) MSRcase 0x0003 : (rD) EAR[C_ADDR_SIZE-32:C_ADDR_SIZE-1]case 0x0005 : (rD) ESRcase 0x0007 : (rD) FSRcase 0x000B : (rD) BTRcase 0x000D : (rD) EDRcase 0x0800 : (rD) SLRcase 0x0802 : (rD) SHRcase 0x1000 : (rD) PIDcase 0x1001 : (rD) ZPRcase 0x1002 : (rD) TLBXcase 0x1003 : (rD) TLBLOcase 0x1004 : (rD) TLBHIcase 0x200x : (rD) PVRx[C_ADDR_SIZE-32:C_ADDR_SIZE-1] (where x = 0 to 12)default : (rD) Undefined



mfs rD、 rS

mfse rD、 rS

1 0 0 1 0 1 rD 0 E 0 0 0 1 0 rS

0 6 11 16 18 31





注記

アセンブリ言語で特殊レジスタを参照するには、 PC には rpc、 MSR には rmsr、 EAR には rear、 ESR には resr、 FSR には rfsr、 BTR には rbtr、 EDR には redr、 SLR には rslr、 SHR には rshr、 PID には rpid、 ZPR には rzpr、 TLBLO には rtlblo、 TLBHI には rtlbhi、 TLBX には rtlbx、 PVR0 から PVR12 には rpvr0 から rpvr12 を使用します。

MSR から読み出された値には、そのすぐ前に先行する命令の効果を含めることができない場合があります (パイプラインストールの動作による )。 MSR に影響しない命令は、正しい MSR 値を確約するため、MFS 命令より先行させる必要があります。

FSR から読み出された値には、そのすぐ前に先行する命令の効果を含めることができない場合があります (パイプラインストールの動作による )。 FSR に影響しない命令は、正しい FSR 値を確約するため、MFS 命令より先行させる必要があります。

MicroBlaze のパラメーター C_*_EXCEPTION が少なくとも 1 つ 1 に設定されていると、 EAR、 ESR、および BTR はオペランドとしてのみ有効です。

C_FSL_EXCEPTION が 1 に設定されていて、 C_FSL_LINKS が 0 よりも大きな値に設定されていると、EDR はオペランドとしてのみ有効です。

C_USE_FPU が 0 よりも大きな値に設定されていると、 FSR はオペランドとしてのみ有効です。

C_USE_STACK_PROTECTION が 1 に設定されていると、 SLR および SHR はオペランドとしてのみ有効です。

C_USE_MMU > 1 (ユーザーモード ) および C_MMU_TLB_ACCESS = 1 (読み出し ) または 3 (フル) に設定されていると、 PID、 ZPR、 TLBLO、および TLBHI はオペランドとしてのみ有効です。

C_USE_MMU > 1 (ユーザーモード ) および C_MMU_TLB_ACCESS > 0 (最小) に設定されていると、TLBX はオペランドとしてのみ有効です。

C_PVR が 1 (基本) または 2 (フル) に設定されていると、 PVR0 はオペランドとしてのみ有効です。また、C_PVR が 2 (フル) に設定されていると、 PVR1 から PVR12 ははオペランドとしてのみ有効です。

MicroBlaze が拡張命令を使用するようにコンフィギュレートされている場合にのみ (C_ADDR_SIZE > 32)、拡張アドレス命令は有効です。





msrclr Read MSR and clear bits in MSR

説明

特殊レジスタ MSR の内容をレジスタ rD にコピーします。 IMM 値でビット位置が 1 のものは MSR でクリアになります。 IMM 値でビット位置が 0 のものはそのままになります。

MicroBlaze が MMU を使用するように設定されている場合 (C_USE_MMU >= 1)、この命令は、 C のみに影響を与えるものを除き、すべての IMM 値に対して特権命令になります。すなわち、この場合に命令がユーザーモード (MSR[UM] = 1) で実行されると、特権命令例外が発生します。

擬似コードif MSR[UM] = 1 and IMM 0x4 thenESR[EC] 00111

else(rD) (MSR)(MSR) (MSR) IMM))


• MSR



注記

MSRCLR はすぐにキャリービットに影響しますが、残りのビットは、命令実行後 1 クロックして効力を持ちます。 IE ビットをクリアにすると、後続の命令に対する割り込みにはプロセッサは反応しなくなります。

MSR から読み出された値には、そのすぐ前に先行する命令の効果を含めることができない場合があります (パイプラインストールの動作による )。 MSR に影響しない命令は、正しい MSR 値を確約するため、 MSRCLR 命令より先行させる必要があります。これは、レジスタ rD にコピーされた値および変更された MSR 値自体の両方に適用されます。

即値は、 C_USE_MMU >= 1 (ユーザーモード ) のとき 215 未満で、それ以外のときは 214 未満になる必要があります。C_USE_MMU >= 1 (ユーザーモード ) のとき、 MSR のビット 17 から 31 までのみがクリアになり、それ以外のときはビット 18 から 31 までがクリアになります。

この命令は C_USE_MSR_INSTR を 1 に設定している場合のみ使用可能です。

MSR[VM] をクリアするとき、この命令の後には、常に、 BRI 4 などの同期分岐命令が続く必要があります。

msrclr rD、 Imm

1 0 0 1 0 1 rD 1 0 0 0 1 0 Imm15

0 6 11 16 17 31





msrset Read MSR and set bits in MSR

説明

特殊レジスタ MSR の内容をレジスタ rD にコピーします。 IMM 値でビット位置が 1 のものは MSR でセットされます。 IMM 値でビット位置が 0 のものはそのままになります。

MicroBlaze が MMU を使用するように設定されている場合 (C_USE_MMU >= 1)、この命令は、 C のみに影響を与えるものを除き、すべての IMM 値に対して特権命令になります。すなわち、この場合に命令がユーザーモード (MSR[UM] = 1) で実行されると、特権命令例外が発生します。

低レイテンシ割り込みモードでは (C_USE_INTERRUPT = 2)、この命令を実行して MSR{IE] ビットがセットされる場合に、 Interrupt_Ack 出力ポートが 1 にセットされます。

擬似コードif MSR[UM] = 1 and IMM 0x4 thenESR[EC] 00111

else(rD) (MSR)(MSR) (MSR) (IMM)if (IMM) & 2Interrupt_Ack 11


• MSR



注記MSRSET はすぐにキャリービットに影響しますが、残りのビットは、命令実行後 1 クロックして効力を持ちます。 EIP または BIP ビットをセットすると、後続の命令に対する割り込みまたは標準ハードウェアブレークにはプロセッサは反応しなくなります。

MSR から読み出された値には、そのすぐ前に先行する命令の効果を含めることができない場合があります (パイプラインストールの動作による )。 MSR に影響しない命令は、正しい MSR 値を確約するため、 MSRSET 命令より先行させる必要があります。これは、レジスタ rD にコピーされた値および変更された MSR 値自体の両方に適用されます。

即値は、 C_USE_MMU >= 1 (ユーザーモード ) のとき 215 未満で、それ以外のときは 214 未満になる必要があります。C_USE_MMU >= 1 (ユーザーモード ) のとき、 MSR のビット 17 から 31 までのみがクリアになり、それ以外のときはビット 18 から 31 までがセットされます。

この命令は C_USE_MSR_INSTR を 1 に設定している場合のみ使用可能です。

MSR[VM] をセットすると、この命令の後には、常に、 BRI 4 などの同期分岐命令が続く必要があります。

msrset rD、 Imm

1 0 0 1 0 1 rD 1 0 0 0 0 0 IMM

0 6 11 16 17 31





mts Move To Special Purpose Register

説明

レジスタ rD の内容を特殊レジスタ rS にコピーします。特殊レジスタ TLBLO および TLBHI は、TLBX によりインデックス化された統合 TLB エントリにコピーするのに使用されます。


低レイテンシ割り込みモードでは (C_USE_INTERRUPT = 2)、この命令を実行して MSR{IE] ビットがセットされる場合に、 Interrupt_Ack 出力ポートが 1 に設定されます。


elseswitch (rS)

case 0x0001 : MSR (rA) case 0x0007 : FSR (rA)

case 0x0800 : SLR (rA)case 0x0802 : SHR (rA)case 0x1000 : PID (rA)

case 0x1001 : ZPR (rA) case 0x1002 : TLBX (rA) case 0x1003 : TLBLO (rA) case 0x1004 : TLBHI (rA) case 0x1005 : TLBSX (rA)if (rS) = 0x0001 and (rA) & 2Interrupt_Ack 11

変更されるレジスタ• rS



注記

MTS を使用して MSR を書き込むとき、この命令の実行後 1 サイクルで、すべてのビットが効力を持ちます。 MSR を書き込む MTS 命令の後に、 MSR の内容を使用する命令が連続して続くことはできません。 IE ビットをクリアにすると、後続の命令に対する割り込みにはプロセッサは反応しなくなります。 EIP または BIP ビットをセットすると、後続の命令に対する割り込みまたは標準ハードウェアブレークにはプロセッサは反応しなくなります。

mts rS、 rA

1 0 0 1 0 1 0 0 0 0 0 rA 1 1 rS

0 6 11 16 18 31





アセンブリ言語で特殊レジスタを参照するには、 MSR には rmsr、 FSR には rfsr、 SLR には rslr、 SHR には rshr、 PID には rpid、 ZPR には rzpr、 TLBLO には rtlblo、 TLBHI には rtlbhi、 TLBX には rtlbx、TLBSX には rtlbsx を使用します。

PC、 ESR、 EAR、 BTR、 EDR、および PVR0 から PVR12 は、 MTS 命令で書き込むことはできません。

MicroBlaze のパラメーター C_USE_FPU が 0 よりも大きな値のとき、FSR はデスティネーションとしてのみ有効です。

MicroBlaze のパラメーター C_USE_STACK_PROTECTION が 1 に設定されていると、 SLR および SHR はデスティネーションとしてのみ有効です。

C_USE_MMU > 1 (ユーザーモード ) および C_MMU_TLB_ACCESS > 1 (読み出し ) に設定されていると、PID、 ZPR、および TLBSX はデスティネーションとしてのみ有効です。 C_USE_MMU > 1 (ユーザーモード ) のとき、 TLBLO、 TLBHI、および TLBX はですティーネーションとしてのみ有効です。

MSR[VM] または PID を変更するとき、この命令の後には、常に、 BRI 4 などの同期分岐命令が続く必要があります。

UTLB エントリを 1 つ以上無効化するため TLBHI に書き込んだ後は、コヒーレントのマルチプロセッサシステムでコヒーレンシが保持されるようにするため、 MBAR 1 命令を出力する必要があります。





mul Multiply

説明

レジスタ rA および rB の内容を乗算し、レジスタ rD に結果を出力します。これは 32 ビット値を 32 ビットの値で乗算したもので、 64 ビットを出力します。この値の最下位ワードは rD に配置されます。最上位ワードは破棄されます。

擬似コード(rD) LSW( (rA) (rB) )




注記

この命令は、ターゲットアーキテクチャに乗算器プリミティブがある場合にのみ有効で、もしそのプリミティブがある場合は、 MicroBlaze のパラメーター C_USE_HW_MUL は 0 よりも大きな値になります。

mul rD、 rA、 rB

0 1 0 0 0 0 rD rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





mulh Multiply High

説明

レジスタ rA および rB の内容を乗算し、レジスタ rD に結果を出力します。これは 32 ビット値を 32 ビットの符号付きの値で乗算したもので、 64 ビットを出力します。この値の最上位ワードは rD に配置されます。最下位ワードは破棄されます。

擬似コード(rD) MSW( (rA) (rB) ), signed




注記

この命令は、ターゲットアーキテクチャに乗算器プリミティブがある場合にのみ有効で、もしそのプリミティブがある場合は、 MicroBlaze のパラメーター C_USE_HW_MUL は 2 (Mul64) に設定されます。

MULH が使用されている場合は、 MUL 命令のビット 30 および 31 は、この 2 つの命令を区別するため、 0 にする必要があります。古いバージョンの MicroBlaze では、これらのビットは 0 に定義されていましたが、実際の値は関係がありませんでした。

mulh rD、 rA、 rB

0 1 0 0 0 0 rD rA rB 0 0 0 0 0 0 0 0 0 0 1

0 6 1

1

1

6

2

1

3

1





mulhuMultiply High Unsigned

説明

レジスタ rA および rB の内容を乗算し、レジスタ rD に結果を出力します。これは 32 ビットの値を 32 ビットの符号なしの値で乗算したもので、符号なし 64 ビットを出力します。この値の最上位ワードは rD に配置されます。最下位ワードは破棄されます。

擬似コード(rD) MSW( (rA) (rB) ), unsigned




注記


MULHU が使用されている場合は、 MUL 命令のビット 30 および 31 は、この 2 つの命令を区別するため、 0 にする必要があります。古いバージョンの MicroBlaze では、これらのビットは 0 に定義されていましたが、実際の値は関係がありませんでした。

mulhu rD、 rA、 rB

0 1 0 0 0 0 rD rA rB 0 0 0 0 0 0 0 0 0 1 1

0 6 1

1

1

6

2

1

3

1





mulhsuMultiply High Signed Unsigned

説明

レジスタ rA および rB の内容を乗算し、レジスタ rD に結果を出力します。これは 32 ビットの符号付きの値を 32 ビットの符号なしの値で乗算したもので、符号なし 64 ビットを出力します。この値の最上位ワードは rD に配置されます。最下位ワードは破棄されます。

擬似コード(rD) MSW( (rA), signed (rB), unsigned ), signed




注記


MULHSU が使用されている場合は、 MUL 命令のビット 30 および 31 は、この 2 つの命令を区別するため、 0 にする必要があります。古いバージョンの MicroBlaze では、これらのビットは 0 に定義されていましたが、実際の値は関係がありませんでした。

mulhsu rD、 rA、 rB

0 1 0 0 0 0 rD rA rB 0 0 0 0 0 0 0 0 0 1 0

0 6 1

1

1

6

2

1

3

1





muli Multiply Immediate

説明

レジスタ rA の内容と IMM の 32 ビットに符号拡張された値を乗算し、レジスタ rD に結果を出力します。これは 32 ビット値を 32 ビットの値で乗算したもので、 64 ビットを出力します。この値の最下位ワードは rD に配置されます。最上位ワードは破棄されます。

擬似コード(rD) LSW( (rA) sext(IMM) )




注記


この命令は、ターゲットアーキテクチャに乗算器プリミティブがある場合にのみ有効で、もしそのプリミティブがある場合は、 MicroBlaze のパラメーター C_USE_HW_MUL は 0 よりも大きな値になります。

muli rD、 rA、 IMM

0 1 1 0 0 0 rD rA IMM

0 6 1

1

1

6

3

1





or Logical OR

説明

レジスタ rA の内容がレジスタ rB の内容と OR されていて、その結果がレジスタ rD に配置されます。




注記

アセンブラーの擬似命令 nop は「or r0, r0, r0」としてインプリメントされます。

or rD、 rA、 rB

1 0 0 0 0 0 rD rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





ori Logical OR with Immediate

説明

レジスタ rA の内容が IMM フィールドの値 (32 ビットに符号拡張されたもの) で OR され、その結果がレジスタ rD に配置されます。




注記


ori rD、 rA、 IMM

1 0 1 0 0 0 rD rA IMM

0 6 1

1

1

6

3

1





pcmpbf Pattern Compare Byte Find

説明

レジスタ rA の内容がレジスタ rB の内容とビット単位で比較されます。

• rD は最初に一致したバイトのペアの位置でロードされ、位置 1 の MSB から始まり、位置 4 の LSB まで

比較されます。

• バイトペアがどれも一致しない場合は、 rD は 0 にセットされます。

擬似コードif rB[0:7] = rA[0:7] then(rD) 1

elseif rB[8:15] = rA[8:15] then(rD) 2



else(rD) 0



注記

この命令は C_USE_PCMP_INSTR を 1 に設定している場合のみ使用可能です。

pcmpbf rD、 rA、 rB バイト単位の比較で、最初に一致した位

置を返す

1 0 0 0 0 0 rD rA rB 1 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





pcmpeq Pattern Compare Equal

説明

レジスタ rA の内容がレジスタ rB の内容と比較されます。

• この 2 つが一致しないと、 rD は 1 でロードされ、そうでない場合は 0 でロードされます。

擬似コードif (rB) = (rA) then(rD) 1

else(rD) 0



注記


pcmpeq rD、 rA、 rB 正のブール値に等しいかどうかを比較

1 0 0 0 1 0 rD rA rB 1 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





pcmpne Pattern Compare Not Equal

説明

レジスタ rA の内容がレジスタ rB の内容と比較されます。

• この 2 つが一致しないと、 rD には 0 がロードされ、そうでない場合は 1 がロードされます。

擬似コードif (rB) = (rA) then(rD) 0

else(rD) 1



注記


pcmpne rD、 rA、 rB 負のブール値に等しいかどうかを比較

1 0 0 0 1 1 rD rA rB 1 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





put Put to stream interface

説明

MicroBlaze はレジスタ rA からの値をリンク x インターフェイスへ書き込みます。 C_FSL_LINKS により設定されているリンク数が FSLx 以下の場合、リンク 0 が使用されます。

put 命令には 16 個のバリエーションがあります。

ブロッキングバージョン (n が 0 のとき ) は、インターフェイスに空きができるまで MicroBlaze をストールします。ノンブロッキングバージョンは、 MicroBlaze をストールし、空きがあればキャリーを 0 に、空きがなければキャリーを 1 にセットします。

すべてのデータ put 命令 (c が 0 のとき ) はインターフェイスへの制御ビットを 0 にセットし、すべての制御 put 命令 (c が 1 のとき ) は制御ビットを 1 にセットします。

テストバージョン (t ビットが 1 のとき ) は、リンクへの書き込み信号がアサートされていない場合を除き、標準ケースとして処理されます (つまりソースレジスタは不要)。



naput rA、 FSLx リンク x にデータを配置


a = アトミック

tnaput FSLx リンク x にデータを配置 (テストのみ)n = ノンブロッキング

a = アトミック

ncaput rA、 FSLx リンク x に制御を配置


a = アトミック

tncaput FSLx リンク x に制御を配置 (テストのみ)n = ノンブロッキング

a = アトミック

0 1 1 0 1 1 0 0 0 0 0 rA 1 n c t a 0 0 0 0 0 0 0 FSLx

0 6 11 16 28 31






elsex FSLxif x >= C_FSL_LINKS thenx 0

Mx_AXIS_TDATA (rA)if (n = 1) thenMSR[Carry] Mx_AXIS_TVALID Mx_AXIS_TREADY

Mx_AXIS_TLAST C

変更されるレジスタ• MSR[Carry]




この命令のブロッキングバージョンは、命令が完了できるまで MicroBlaze のパイプラインをストールさせます。 C_USE_EXTENDED_FSL_INSTR が 1 に設定されていて、命令がアトミックでない場合に、割り込みが実行されます。

注記

アセンブリ言語で FSLx インターフェイスを参照するには、 rfsl0、 rfsl1、 ... rfsl15 を使用してください。

この命令のブロッキングバージョンは、割り込みが実行されなくなるので、C_USE_EXTENDED_FSL_INSTR が 1 に設定されているときに遅延スロットに配置しないでください。

これたの命令は、 MicroBlaze のパラメーター C_FSL_LINKS が 0 より大きい場合のみ使用可能です。

拡張命令 (テストおよびアトミックバージョン) は、 MicroBlaze のパラメーター C_USE_EXTENDED_FSL_INSTR が 1 に設定されている場合にのみ使用可能です。






putd Put to stream interface dynamic

説明

MicroBlaze は、レジスタ rA からの値を、 rB の最下位から 4 つのビットで定義されたリンクインターフェイスに書き込みます。 C_FSL_LINKS により設定されているリンク数が、 rB の最下位から 4 つのビット以下の場合、リンク 0 が使用されます。

putd 命令には 16 個のバリエーションがあります。

ブロッキングバージョン (n が 0 のとき ) は、インターフェイスに空きができるまで MicroBlaze をストールします。ノンブロッキングバージョンは、 MicroBlaze をストールし、空きがあればキャリーを 0 に、空きがなければキャリーを 1 にセットします。

すべてのデータ putd 命令 (c が 0 のとき ) はインターフェイスへの制御ビットを 0 にセットし、すべての制御 putd 命令 (c が 1 のとき ) は制御ビットを 1 にセットします。

テストバージョン (t ビットが 1 のとき ) は、リンクへの書き込み信号がアサートされていない場合を除き、標準ケースとして処理されます (つまりソースレジスタは不要)。



naputd rA、 rB データをリンク rB[28:31] に配置


a = アトミック

tnaputd rB データをリンク rB[28:31] に配置 (テスト

のみ)n = ノンブロッキング

a = アトミック

ncaputd rA、 rB 制御をリンク rB[28:31] に配置


a = アトミック

tncaputd rB 制御をリンク rB[28:31] テストのみに配置


a = アトミック

0 1 0 0 1 1 0 0 0 0 0 rA rB 1 n c t a 0 0 0 0 0 0

0 6 11 16 21 31






elsex rB[28:31]if x >= C_FSL_LINKS thenx 0

Mx_AXIS_TDATA (rA)if (n = 1) thenMSR[Carry] Mx_AXIS_TVALID Mx_AXIS_TREADY

Mx_AXIS_TLAST C

変更されるレジスタ• MSR[Carry]




この命令のブロッキングバージョンは、命令が完了できるまで MicroBlaze のパイプラインをストールさせます。命令がアトミックでなければ割り込みは実行されます。アトミックだと割り込みは実行されません。

注記

割り込みが実行されなくなってしまうので、この命令のブロッキングバージョンは、遅延スロットに配置しないでください。

MicroBlaze パラメーター C_FSL_LINKS が 0 より大きく、パラメーター C_USE_EXTENDED_FSL_INSTR が 1 に設定されている場合にのみ、これらの命令は使用可能です。






rsub Arithmetic Reverse Subtract

説明

レジスタ rA の内容がレジスタ rB の内容から差し引かれ、その結果がレジスタ rD に配置されます。命令のビット 3 (図では K) は、ニーモニック rsubk の場合 1 にセットされます。命令のビット 4 (図では C) は、ニーモニック rsubc の場合 1 にセットされます。ニーモニック rsubkc の場合は両方のビットが 1 にセットされます。

rsub 命令でビット 3 がセットされていると (rsubk、 rsubkc)、命令実行の結果にかかわらず、キャリーフラグは前の値を維持します。ビット 3 がクリアになると (rsub、 rsubc)、キャリーフラグは命令の実行の影響を受けます。

命令のビット 4 が 1 にセットされている場合 (rsubc、 rsubkc)、キャリーフラグの内容 (MSR[C]) が、命令実行に影響します。ビット 4 がクリアになると (rsub、 rsubk)、キャリーフラグの内容は命令実行には影響しません (標準減算の場合)。

擬似コードif C = 0 then(rD) (rB) + (rA) + 1

else(rD) (rB) + (rA) + MSR[C]



• MSR[C]


注記

減算では、キャリー = (ボロー ) です。減算でキャリー (繰り上がり ) が設定される場合は、ボロー (繰り下がり ) がないということで、キャリーがクリアになると、ボローがあるということになります。

rsub rD、 rA、 rB 減算

rsubc rD、 rA、 rB キャリー付き減算

rsubk rD、 rA、 rB 減算およびキャリー保持

rsubkc rD、 rA、 rB キャリー付き減算およびキャリー保持

0 0 0 K C 1 rD rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





rsubi

Arithmetic Reverse Subtract Immediate

説明

レジスタ rA の内容が IMM の 32 ビットに符号拡張された値から差し引かれ、その結果がレジスタ rD に配置されます。命令のビット 3 (図では K) は、ニーモニック rsubik の場合 1 にセットされます。命令のビット 4 (図では C) は、ニーモニック rsubic の場合 1 にセットされます。ニーモニック rsubikc の場合は両方のビットが 1 にセットされます。

rsubi 命令でビット 3 がセットされていると (rsubik、 rsubikc)、命令実行の結果にかかわらず、キャリーフラグは前の値を維持します。ビット 3 がクリアになると (rsubi、 rsubic)、キャリーフラグは命令の実行の影響を受けます。命令のビット 4 が 1 にセットされている場合 (rsubic、 rsubikc)、キャリーフラグの内容 (MSR[C]) が、命令実行に影響します。ビット 4 がクリアになると (rsubi、 rsubik)、キャリーフラグの内容は命令実行には影響しません (標準減算の場合)。

擬似コードif C = 0 then(rD) sext(IMM) + (rA) + 1

else(rD) sext(IMM) + (rA) + MSR[C]



• MSR[C]


注記

減算では、キャリー = (ボロー ) です。減算でキャリー (繰り上がり ) が設定される場合は、ボロー (繰り下がり ) がないということで、キャリーがクリアになると、ボローがあるということになります。デフォルトで、タイプ B 命令は 16 ビットの IMM フィールド値を取り込み、それを 32 ビットに符号拡張して、即値オぺランドとして使用します。この動作は、 IMM 命令を使用してタイプ B 命令を先行させることで、上書きできます。 32 ビットの即値の使用に関しては、 213 ページの「imm」を参照してください。

rsubi rD、 rA、 IMM 即値減算

rsubic rD、 rA、 IMM キャリー付き即値減算

rsubik rD、 rA、 IMM 即値減算およびキャリー保持

rsubikc rD、 rA、 IMM キャリー付き即値減算およびキャリー保持

0 0 1 K C 1 rD rA IMM

0 6 1

1

1

6

3

1





rtbd Return from Breakrn from Interrupt

説明

ブレークから戻ると、 rA の内容と IMM フィールド (32 ビットに符号拡張されたもの) で指定されたロケーションに分岐します。また、 MSR の BIP フラグをクリアにすることにより実行後ブレークをイネーブルにします。

この命令には常に遅延スロットがあります。 RTBD の後に続く命令は、常に、分岐先の前に実行されます。その遅延スロット命令ではブレークはディスエーブルになっています。



elsePC (rA) sext(IMM)allow following instruction to complete executionMSR[BIP] 0MSR[UM] MSR[UMS]MSR[VM] MSR[VMS]


• MSR[BIP]、 MSR[UM]、 MSR[VM]



注記

変換は汎用レジスタ r16 を rA として使用するためのものです。


rtbd rA、 IMM

1 0 1 1 0 1 1 0 0 1 0 rA IMM

0 6 11 16 31





rtid Return from Interruptrn from Interrupt

説明

割り込みから戻ると、 rA の内容と IMM フィールド (32 ビットに符号拡張されたもの) で指定されたロケーションに分岐します。また、実行後に割り込みがイネーブルになります。

この命令には常に遅延スロットがあります。 RTID の後に続く命令は、常に、分岐先の前に実行されます。その遅延スロット命令では割り込みはディスエーブルになっています。


低レイテンシ割り込みモードだと C_USE_INTERRUPT = 2)、この命令が実行されると Interrupt_Ack 出力ポートが 10 にセットされ、その後で MSR{IE] ビットがセットされると 11 になります。


elsePC (rA) sext(IMM)Interrupt_Ack 10allow following instruction to complete executionMSR[IE] 1MSR[UM] MSR[UMS]MSR[VM] MSR[VMS]Interrupt_Ack 11


• MSR[IE]、 MSR[UM]、 MSR[VM]



注記



rtid rA、 IMM

1 0 1 1 0 1 1 0 0 0 1 rA IMM

0 6 11 16 31





rted Return from Exception

説明

例外から戻ると、 rA の内容と IMM フィールド (32 ビットに符号拡張されたもの) で指定されたロケーションに分岐します。また、実行後に例外がイネーブルになります。

この命令には常に遅延スロットがあります。 RTED の後に続く命令は、常に、分岐先の前に実行されます。



elsePC (rA) sext(IMM)allow following instruction to complete executionMSR[EE] 1MSR[EIP] 0MSR[UM] MSR[UMS]MSR[VM] MSR[VMS]ESR


• MSR[EE]、 MSR[EIP]、 MSR[UM]、 MSR[VM]• ESR


注記

変換は汎用レジスタ r17 を rA として使用するためのものです。この命令の場合、 MicroBlaze のパラメーター C_*_EXCEPTION が 1 つ以上 1 に設定されているか、 C_USE_MMU > 0 である必要があります。


遅延スロットの命令が例外を引き起こす場合、例外ハンドラーには、例外がイネーブルになっていないと入れないため、 MSR[EE] がセットされているときは、この命令を通常は使用しないでください。

MSR[DS] がセットされている場合は、まず例外から戻るコードをチェックする必要があり、その場合は BTR のアドレスに戻ります。

rted rA、 IMM

1 0 1 1 0 1 1 0 1 0 0 rA IMM

0 6 11 16 31





rtsd Return from Subroutine

説明

サブルーチンから戻ると、 rA の内容と IMM フィールド (32 ビットに符号拡張されたもの) で指定されたロケーションに分岐します。

この命令には常に遅延スロットがあります。 RTSD の後に続く命令は、常に、分岐先の前に実行されます。

擬似コードPC (rA) sext(IMM)allow following instruction to complete execution


レイテンシ• 1 サイクル (正しく分岐予測がされる場合)

• 2 サイクル (分岐先キャッシュがディスエーブルの場合)

• 3 サイクル (C_AREA_OPTIMIZED=0 で分岐予測が間違っている場合)


注記



rtsd rA、 IMM

1 0 1 1 0 1 1 0 0 0 0 rA IMM

0 6 1

1

1

6

3

1





sb Store Byte

説明

レジスタ rD の最下位バイトの内容を、レジスタ rA および rB の内容を足した結果のメモリロケーションに格納します。

R ビットがセットされている場合、バイト反転メモリロケーションが使用され、 E ビットで定義されているエンディアンとは逆のものでデータを格納します (仮想保護モードがイネーブルになっている場合)。



仮想保護モードがイネーブルになっているとデータストレージ例外が発生し、ノーアクセスまたは読み出し専用ゾーン保護によってアクセスが禁止されます。ノーアクセス許可はユーザーモードの場合にのみ発生します。




else if Access_Protected(Addr) and MSR[VM] = 1 thenESR[EC] 10000;ESR[S] 1; ESR[DIZ] No-access-allowedMSR[UMS] MSR[UM]; MSR[VMS] MSR[VM]; MSR[UM] 0; MSR[VM] 0

elseMem(Addr) rD)[24:31]

変更されるレジスタ• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (例外が生成される場合)





sb rD、 rA、 rB

sbr rD、 rA、 rB

sbea rD、 rA、 rB

1 1 0 1 0 0 rD rA rB 0 R 0 EA 0 0 0 0 0 0 0

0 6 11 16 21 31





注記

MicroBlaze が再順序付け命令を使用するように設定されている場合にのみ (C_USE_REORDER_INSTR = 1)、このバイト反転命令は有効です。






sbi Store Byte Immediate

説明

レジスタ rD の最下位バイトの内容に、レジスタ rA の内容と IMM の 32 ビットに符号拡張した値を足した結果のメモリロケーションに格納します。



擬似コードAddr (rA) sext(IMM)if TLB_Miss(Addr) and MSR[VM] = 1 thenESR[EC] 10010;ESR[S] 1MSR[UMS] MSR[UM]; MSR[VMS] MSR[VM]; MSR[UM] 0; MSR[VM] 0



変更されるレジスタ• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (例外が生成される場合)





注記


sbi rD、 rA、 IMM

1 1 1 1 0 0 rD rA IMM

0 6 11 16 31





sext16 Sign Extend Halfword

説明

この命令は 1 ハーフワード (16 ビット ) を 1 ワード (32 ビット ) に符号拡張します。 rA のビット 16 は rD のビット 0 から 15 にコピーされます。 rA のビット 16 から 31 は rD のビット 16 から 31 にコピーされます。

擬似コード(rD)[0:15] (rA)[16](rD)[16:31] (rA)[16:31]



sext16 rD、 rA

1 0 0 1 0 0 rD rA 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1

0 6 1

1

1

6

3

1





sext8 Sign Extend Byte

説明

この命令は 1 バイト (8 ビット ) を 1 ワード (32 ビット ) に符号拡張します。rA のビット 24 は rD のビット 0 から 23 にコピーされます。 rA のビット 24 から 31 は rD のビット 24 から 31 にコピーされます。

擬似コード(rD)[0:23] (rA)[24](rD)[24:31] (rA)[24:31]



sext8 rD、 rA

1 0 0 1 0 0 rD rA 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0

0 6 1

1

1

6

3

1





sh Store Halfword

説明

レジスタ rD の最下位ハーフワードの内容を、レジスタ rA および rB の内容を足した結果の、ハーフワードにアラインされたメモリロケーションに格納します。

R ビットがセットされている場合、ハーフワード反転メモリロケーションが使用され、ハーフワードの 2 バイトが反転し、 E ビットで定義されているエンディアンとは逆のものでデータを格納します (仮想保護モードがイネーブルになっている場合)。




アドレスの最下位ビットがゼロでない場合は、アラインされていないデータアクセス例外が発生します。






elseMem(Addr) (rD)[16:31]

変更されるレジスタ• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (TLB ミス例外またはデータストレージ例外が生成される

場合)• ESR[EC]、 ESR[S] (例外が生成される場合)• ESR[DIZ] (データストレージ例外が生成される場合)• ESR[W]、 ESR[Rx] (アラインされていないデータアクセス例外が生成される場合)

sh rD、 rA、 rB

shr rD、 rA、 rB

shea rD、 rA、 rB

1 1 0 1 0 1 rD rA rB 0 R 0 EA 0 0 0 0 0 0 0

0 6 11 16 21 31






注記

MicroBlaze が再順序付け命令を使用するように設定されている場合にのみ (C_USE_REORDER_INSTR = 1)、このハーフワード反転命令は有効です。






shi Store Halfword Immediate

説明

レジスタ rD の最下位ハーフワードの内容を、レジスタ rA の内容と IMM の 32 ビットに符号拡張した値を足した結果の、ハーフワードにアラインされたメモリロケーションに格納します。

仮想保護モードがイネーブルになっている場合、データ TLB ミス例外が発生し、アドレスに対応する有効な変換エントリは TLB では検出されません。仮想保護モードがイネーブルになっているとデータストレージ例外が発生し、ノーアクセスまたは読み出し専用ゾーン保護によってアクセスが禁止されます。ノーアクセス許可はユーザーモードの場合にのみ発生します。アドレスの最下位ビットがゼロでない場合は、アラインされていないデータアクセス例外が発生します。






場合)



• ESR[W]、 ESR[Rx] (アラインされていないデータアクセス例外が生成される場合)



注記


shi rD、 rA、 IMM

1 1 1 1 0 1 rD rA IMM

0 6 11 16 31





sra Shift Right Arithmetic

説明

rA の内容を 1 ビット右にシフトさせ、結果を rD に配置します。 rA の最上位ビット (つまり符号ビット ) は、 rD の最上位ビットに配置されます。シフトチェーンから出力される最下位ビットはキャリーフラグに配置されます。

擬似コード(rD)[0] (rA)](rD)[1:31] (rA)[0:30]MSR[C] (rA)[31]


• MSR[C]


sra rD、 rA

1 0 0 1 0 0 rD rA 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

0 6 1

1

1

6

3

1





src Shift Right with Carry

説明

rA の内容を 1 ビット右にシフトさせ、結果を rD に配置します。キャリーフラグはシフトチェーンでシフトされ、 rD の最上位ビットに配置されます。シフトチェーンから出力される最下位ビットはキャリーフラグに配置されます。

擬似コード(rD)[0] MSR[C](rD)[1:31] rA)[0:30]MSR[C] (rA)[31]


• MSR[C]


src rD、 rA

1 0 0 1 0 0 rD rA 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1

0 6 1

1

1

6

3

1





srl Shift Right Logical

説明

rA の内容を論理的に 1 ビット右にシフトさせ、結果を rD に配置します。 0 はシフトチェーンでシフトされ、 rD の最上位ビットに配置されます。シフトチェーンから出力される最下位ビットはキャリーフラグに配置されます。

擬似コード(rD)[0] 0(rD)[1:31] rA)[0:30]MSR[C] (rA)[31]


• MSR[C]


srl rD、 rA

1 0 0 1 0 0 rD rA 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1

0 6 1

1

1

6

3

1





sw Store Word

説明

レジスタ rD の内容に、レジスタ rA および rB の内容を足した結果を、ワードにアラインされたメモリロケーションに格納します。

R ビットがセットされている場合、格納されたワードのバイトが反転され、 E ビットで定義されているエンディアンとは逆のものでデータを格納します (仮想保護モードがイネーブルになっている場合)。











変更されるレジスタ• MSR[UM]、 MSR[VM]、 MSR[UMS]、 MSR[VMS] (TLB ミス例外またはデータストレージ例外が生成される場合)• ESR[EC]、 ESR[S] (例外が生成される場合)• ESR[DIZ] (データストレージ例外が生成される場合)• ESR[W]、 ESR[Rx] (アラインされていないデータアクセス例外が生成される場合)


sw rD、 rA、 rB

swr rD、 rA、 rB

swea rD、 rA、 rB

1 1 0 1 1 0 rD rA rB 0 R 0 EA 0 0 0 0 0 0 0

0 6 11 16 21 31





注記

MicroBlaze が再順序付け命令を使用するように設定されている場合にのみ (C_USE_REORDER_INSTR = 1)、このワード反転命令は有効です。






swapb Swap Bytes

説明

4 バイトとして処理されたレジスタ rA の内容をスワップし、結果を rD に配置します。リトルエンディアンからビッグエンディアン、またはその逆へ、レジスタのバイトシーケンスのフォーマットを効果的に変換します。

擬似コード(rD)[24:31] (rA)[0:7](rD)[16:23] (rA)[8:15](rD)[8:15] (rA)[16:23](rD)[0:7] (rA)[24:31]



注記

MicroBlaze が再順序付け命令を使用するように設定されている場合にのみ (C_USE_REORDER_INSTR = 1)、この命令は有効です。

swapb rD、 rA

1 0 0 1 0 0 rD rA 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0

0 6 1

1

1

6

3

1





swaph Swap Halfwords

説明

2 ハーフワードとして処理されたレジスタ rA の内容をスワップし、結果を rD に配置します。リトルエンディアンからビッグエンディアン、またはその逆へ、レジスタの 2 ハーフワードのフォーマットを効果的に変換します。

擬似コード(rD)[0:15] rA)[16:31](rD)[16:31] rA)[0:15]



注記

MicroBlaze が再順序付け命令を使用するように設定されている場合にのみ (C_USE_REORDER_INSTR = 1)、この命令は有効です。

swaph rD、 rA

1 0 0 1 0 0 rD rA 0 0 0 0 0 0 0 1 1 1 1 0 0 0 1 0

0 6 1

1

1

6

3

1





swi Store Word Immediate

説明

レジスタ rD の内容を、レジスタ rA の内容と IMM の 32 ビットに符号拡張した値を足した結果の、ワードにアラインされたメモリロケーションに格納します。







elseMem(Addr) (rD)[0:31]


場合)• ESR[EC]、 ESR[S] (例外が生成される場合)• ESR[DIZ] (データストレージ例外が生成される場合)• ESR[W]、 ESR[Rx] (アラインされていないデータアクセス例外が生成される場合)


注記


swi rD、 rA、 IMM

1 1 1 1 1 0 rD rA IMM

0 6 11 16 31





swx Store Word Exclusive

説明

レジスタ rD の内容を、レジスタ rA および rB の内容を足した結果の、ワードにアラインされたメモリロケーションに条件付きで格納します。排他的アクセスがイネーブルになっている AXI4 インターコネクトを使用している場合、インターコネクト応答が EXOKAY で、予約ビットがセットされると、格納されます。それ以外の場合は、予約ビットがセットされると格納されます。格納されない場合は、キャリーフラグ (MSR[C]) がセットされます。それ以外の場合はキャリーフラグはクリアになります。予約ビットはクリアになります。



アドレスの最下位ビット 2 つがゼロでない場合は、アラインされていないデータアクセス例外が発生しません。

AXI の排他的アクセスをイネーブルにすると、ほかのバスマスターから操作が保護されますが、アドレス指定したスレーブで排他的アクセスをサポートするようにしておく必要があります。排他的アクセスがイネーブルになっていないと、内部予約ビットのみが使用されます。排他的アクセスは、ペリフェラルおよびキャッシュインターコネクトにそれぞれ、 C_M_AXI_DP_EXCLUSIVE_ACCESS および C_M_AXI_DC_EXCLUSIVE_ACCESS という 2 つのパラメーターを設定するとイネーブルになります。

擬似コードAddr (rA) + (rB)if Reservation = 0 thenMSR[C] 1

elseif TLB_Miss(Addr) and MSR[VM] = 1 thenESR[EC] 10010;ESR[S] 1MSR[UMS] MSR[UM]; MSR[VMS] MSR[VM]; MSR[UM] 0; MSR[VM] 0


elseReservation if AXI_Exclusive(Addr) and AXI_Response EXOKAY thenMSR[C]

elseMem(Addr) rD)[0:31]MSR[C]

swx rD、 rA、 rB

1 1 0 1 1 0 rD rA rB 1 0 0 0 0 0 0 0 0 0 0

0 6 11 16 21 31





変更されるレジスタ• MSR[C] (予約が生成されない限り )






注記

この命令は、セマフォやスピンロックなど、排他的アクセスをインプリメントするために、 LWX と一緒に使用されます。

キャリーフラグ (MSR[C]) はすぐにはセットされない可能性があります (パイプラインストールの動作による )。キャリーフラグの正しい値を得るため、 SWX 命令は、 MSRCLR、 MSRSET、 MTS、または SRC 命令のすぐ後に続けることはできません。





wdc Write to Data Cache

説明

キャッシュラインを無効化またはフラッシュするため、データキャッシュタグに書き込みます。 F ビットをセットするにはニーモニック wdc.flush を、 T ビットをセットするには wdc.clear を、 T ビットおよび EA ビットをセットするのに wdc.clear.ea を、 E、 F、 T ビットをセットするには wdc.ext.flush を、 E および T ビットをセットするには wdc.ext.clear を使用します。

C_DCACHE_USE_WRITEBACK が 1 に設定された場合:

• F ビットがセットされる場合は、命令がキャッシュラインをフラッシュし無効にします。

• それ以外の場合は、命令はキャッシュラインを無効にし、メモリに書き込まれていないデータを破棄するだけです。

• T ビットがセットされている場合は、一致しているアドレスのキャッシュラインのみが無効になります。

° EA ビットがセットされている場合は、 rB と連結しているレジスタ rA が、対象のキャッシュライン拡張アドレスになります。

° それ以外の場合は、 rB を加えたレジスタ rA は、対象のキャッシュラインのアドレスです。

° C_ADDR_SIZE > 32 に設定されているときにのみ、 EA ビットは考慮されます。

• E ビットは考慮されません。

• F ビットと T ビットを同時に使用することはできません。

C_DCACHE_USE_WRITEBACK が 0 にクリアになった場合:

• E ビットがセットされる場合は、命令がキャッシュラインを無効にします。レジスタ rA には関係するキャッシュラインのアドレスが含まれ、レジスタ rB の値は使用されません。

• それ以外の場合は、 E ビットの値によって、外部キャッシュの一致しているアドレスを無効にするかフラッシュするように、 MicroBlaze からリクエストがあります。

• C_INTERCONNECT が 3 (ACE) に設定されているときにのみ、 E ビットは考慮されます。


wdcwdc.flushwdc.clearwdc.clear.eawdc.ext.flushwdc.ext.clear

rA、 rBrA、 rBrA、 rBrA、 rBrA、 rBrA、 rB

1 0 0 1 0 0 0 0 0 0 0 rA rB E 0 0 EA 1 1 F 0 1 T 0

0 6 11 16 21 27 31






elseif C_DCACHE_USE_WRITEBACK = 1 thenif T = 1 and EA = 1 thenaddress (rA) & (rB)

elseaddress (rA) + (rB)

elseaddress (rA)

if E = 0 thenif C_DCACHE_LINE_LEN = 4 thencacheline_mask (1 << log2(C_DCACHE_BYTE_SIZE) - 4) - 1cacheline (DCache Line)[(address >> 4) cacheline_mask]cacheline_addr address xfffffff0

if C_DCACHE_LINE_LEN = 8 thencacheline_mask (1 << log2(C_DCACHE_BYTE_SIZE) - 5) - 1cacheline (DCache Line)[(address >> 5) cacheline_mask]cacheline_addr address xffffffe0

if C_DCACHE_LINE_LEN = 16 thencacheline_mask (1 << log2(C_DCACHE_BYTE_SIZE) - 6) - 1cacheline (DCache Line)[(address >> 6) cacheline_mask]cacheline_addr address xffffffc0

if F = 1 and cacheline.Dirty thenfor i 0 .. C_DCACHE_LINE_LEN - 1 loopif cacheline.Valid[i] thenMem(cacheline_addr + i * 4) cacheline.Data[i]

if T = 0 thencacheline.Tag 0

else if cacheline.Address = cacheline_addr thencacheline.Tag 0

if E = 1 thenif F = 1 thenrequest external cache flush with address

elserequest external cache invalidate with address

変更されるレジスタ• ESR[EC] (特権命令例外が生成される場合)

レイテンシ• 2 サイクル (wdc.clear)• 2 サイクル (wdc、 C_AREA_OPTIMIZED=0 または 2)• 3 サイクル (wdc、 C_AREA_OPTIMIZED =0)• 2 + N サイクル (wdc.flush。 N は随時メモリにキャッシュラインをフラッシュするのに必要なクロックサイクル

数)

注記

wdc、 wdc.flush、 wdc.clear、および wdc.clear.ea 命令は、データキャッシュイネーブル (MSR[DCE]) からは独立していて、データキャッシュがイネーブルになっていてもディスエーブルになっていても使用できます。

wdc.clear および wdc.clear.ea 命令は、ダイレクトメモリアクセスデバイスによって書き込まれるバッファーなど、メモリの特定エリアを無効化するためのものです。この命令を使用することにより、ほか





のキャッシュラインが誤って無効化されたり、メモリにまだ書き込まれていないデータを破棄してしまわないようにできます。

パラメーター C_USE_MMU の設定にかかわらず、また MMU が仮想モードであってもリアルモードであっても、影響するキャッシュラインのアドレスは常に物理アドレスです。

キャッシュ全体をフラッシュするのにループで wdc.flush を使用している場合、キャッシュベースアドレスに rA、ループカウンターに rB を使用することにより、ループを最適化できます。

addik r5,r0,C_DCACHE_BASEADDRaddik r6,r0,C_DCACHE_BYTE_SIZE-C_DCACHE_LINE_LEN*4

loop: wdc.flush r5,r6bgtid r6,loopaddik r6,r6,-C_DCACHE_LINE_LEN*4

キャッシュのあるメモリエリアをするのにループで wdc.clear を使用している場合、メモリエリアベースアドレスに rA、ループカウンターに rB を使用することにより、ループを最適化できます。

addik r5,r0,memory_area_base_addressaddik r6,r0,memory_area_byte_size-C_DCACHE_LINE_LEN*4

loop: wdc.clear r5,r6bgtid r6,loopaddik r6,r6,-C_DCACHE_LINE_LEN*4





wic Write to Instruction Cache

説明

キャッシュラインを無効化するため、命令キャッシュタグに書き込みます。レジスタ rB の値は使用されません。レジスタ rA には関係するキャッシュラインのアドレスが含まれます。



elseif C_ICACHE_LINE_LEN = 4 thencacheline_mask (1 << log2(C_CACHE_BYTE_SIZE) - 4) - 1(ICache Line)[((Ra) >> 4) cacheline_mask].Tag 0

if C_ICACHE_LINE_LEN = 8 thencacheline_mask (1 << log2(C_CACHE_BYTE_SIZE) - 5) - 1(ICache Line)[((Ra) >> 5) cacheline_mask].Tag 0

if C_ICACHE_LINE_LEN = 16 thencacheline_mask (1 << log2(C_CACHE_BYTE_SIZE) - 6) - 1(ICache Line)[((Ra) >> 6) cacheline_mask].Tag 0

変更されるレジスタ• ESR[EC] (特権命令例外が生成される場合)


注記

WIC 命令は、命令キャッシュイネーブル (MSR[ICE]) からは独立していて、命令キャッシュがイネーブルになっていてもディスエーブルになっていても使用できます。

パラメーターが C_USE_MMU = 3 で MMU が仮想モードのとき、影響を受けるキャッシュラインのアドレスは仮想アドレスになります。それ以外のときは物理アドレスです。

wic rA、 rB

1 0 0 1 0 0 0 0 0 0 0 rA rB 0 0 0 0 1 1 0 1 0 0 0

0 6 1

1

1

6

3

1





xor Logical Exclusive OR

説明

レジスタ rA の内容がレジスタ rB の内容と XOR されていて、その結果がレジスタ rD に配置されます。




xor rD、 rA、 rB

1 0 0 0 1 0 rD rA rB 0 0 0 0 0 0 0 0 0 0 0

0 6 1

1

1

6

2

1

3

1





xori Logical Exclusive OR with Immediate

説明

左側の 16 個の 0 ビットを連結させて、 IMM フィールドは 32 ビットに拡張されます。レジスタ rA の内容は拡張された IMM フィールドと XOR されて、その結果がレジスタ rD に配置されます。




注記


xori rD、 rA、 IMM

1 0 1 0 1 0 rD rA IMM

0 6 1

1

1

6

3

1




付録 A

パフォーマンスおよびリソース使用率

パフォーマンス

このコアのパフォーマンス特性化には、マージンシステム手法が使用されています。マージンシステム手法につい

ての詳細は、「IP 特性化および fMAX マージンシステム手法」を参照してください。

最大周波数

MicroBlaze™ コアの最大周波数は、表 A-1 にリストされています。

注記: Zynq®-7000 の結果は、 7 シリーズの結果に似たものになるはずです。

注記: Spartan®-7 の結果は Artix®-7 の結果に似たものになるはずです。

表 A‐1: 最大周波数

ファミリ Fmax (MHz)

Virtex®-7 397

Kintex®-7 393

Artix-7 252

Virtex UltraScale™ 452

Kintex UltraScale 457

Virtex UltraScale+™ 670

Kintex UltraScale+ 629

Zynq UltraScale+ 542




付録 A: パフォーマンスおよびリソース使用率

リソース使用量

さまざまなパラメーター設定での MicroBlaze コアリソース使用量が次のデバイスに対して計測されています。

• Virtex-7 (表 A-2)

• Kintex-7 (表 A-3)

• Artix-7 (表 A-4)

• Virtex UltraScale (表 A-5)

• Kintex UltraScale (表 A-6)

• Virtex UltraScale+ (表 A-7)

• Kintex UltraScale+ (表 A-8)

• Zynq UltraScale+ (表 A-9)

注記: Zynq-7000 の結果は、 7 シリーズの結果に似たものになるはずです。

注記: Spartan-7 の結果は、 Artix-7 の結果に似たものになるはずです。

計測されたコンフィギュレーションぞれそれのパラメーター値は表 A-10にリストされています。これらのコンフィ

ギュレーションは、 MicroBlaze のコンフィギュレーションウィザードに含まれているテンプレートに直接対応して

います。

表 A‐2: デバイス使用率 ‐ Virtex‐7 FPGA (XC7VX485T ffg1761‐3)


デバイスリソース

LUT FFFmax(MHz)

最小エリア 626 226 389

最大パフォーマンス 3817 2994 213

最大周波数 901 543 389

MMU を使用した Linux 3452 3195 215

MMU を使用した低性能 Linux 2861 2549 225

標準 1914 1512 252

周波数最適化 5939 5924 231





表 A‐3: デバイス使用率 ‐ Kintex‐7 FPGA (XC7K325T ffg900‐3)



LUT FFFmax(MHz)

最小エリア 620 217 357

最大パフォーマンス 3809 2994 221

最大周波数 900 543 357



標準 1922 1512 252

周波数最適化 5937 5925 227

表 A‐4: デバイス使用率 ‐ Artix‐7 FPGA (XC7A200T fbg676‐3)



LUT FFFmax(MHz)

最小エリア 619 217 240

最大パフォーマンス 3809 2994 161

最大周波数 900 543 240



標準 1922 1517 190

周波数最適化 5880 5905 161

表 A‐5: デバイス使用率 ‐ Virtex UltraScale FPGA (XCVU095 ffvd1924‐3)



LUT FFFmax(MHz)

最小エリア 550 223 431

最大パフォーマンス 3813 2993 282

最大周波数 898 551 431



標準 1954 1512 316

周波数最適化 6035 5945 286





表 A‐6: デバイス使用率 ‐ Kintex UltraScale FPGA (XCKU040 ffva1156‐3)



LUT FFFmax(MHz)

最小エリア 564 227 422

最大パフォーマンス 3822 2993 283

最大周波数 905 548 422



標準 1956 1514 307

周波数最適化 6038 5936 298

表 A‐7: デバイス使用率 ‐ Virtex UltraScale FPGA (XCVU3P ffvc1517‐3)



LUT FFFmax(MHz)

最小エリア 556 227 598

最大パフォーマンス 3851 2993 390

最大周波数 900 543 598



標準 1956 1512 452

周波数最適化 6070 5930 411

表 A‐8: デバイス使用率 ‐ Kintex UltraScale FPGA (XCKU15P ffva1156‐3)



LUT FFFmax(MHz)

最小エリア 567 242 621

最大パフォーマンス 3857 2993 352

最大周波数 909 548 621



標準 1966 1516 433

周波数最適化 6136 5949 401





表 A‐9: デバイス使用率 ‐ Zynq UltraScale+ FPGA (XCZU9EG ffvb1156‐3)



LUT FFFmax(MHz)

最小エリア 552 217 535

最大パフォーマンス 3843 2996 339

最大周波数 901 543 535



標準 1966 1522 400

周波数最適化 6103 5950 358

表 A‐10: パラメーターコンフィギュレーション

パラメーター

コンフィギュレーションパラメーター値最

小エ

リア

最大

パフ

ォー

マン

ス

最大

周

波数

Linux

(MMU を

使用)

低性

能 Linux

(MMU を

使用)

標準

周波

数(最

適化

済み)

C_ALLOW_DCACHE_WR 1 1 1 1 1 1 1

C_ALLOW_ICACHE_WR 1 1 1 1 1 1 1

C_AREA_OPTIMIZED 1 0 0 0 0 0 2

C_CACHE_BYTE_SIZE 4096 32768 4096 16384 8192 8192 16384

C_DCACHE_BYTE_SIZE 4096 32768 4096 16384 8192 8192 16384

C_DCACHE_LINE_LEN 4 8 4 4 4 4 4

C_DCACHE_USE_WRITEBACK 0 1 0 0 0 0 1

C_DEBUG_ENABLED 0 1 0 1 1 1 1

C_DIV_ZERO_EXCEPTION 0 0 0 1 0 0 1

C_M_AXI_D_BUS_EXCEPTION 0 0 0 1 1 1 1

C_FPU_EXCEPTION 0 0 0 0 0 0 1

C_FSL_EXCEPTION 0 0 0 0 0 0 0

C_FSL_LINKS 0 0 1 0 0 0 0

C_ICACHE_LINE_LEN 4 8 4 8 4 8 8

C_ILL_OPCODE_EXCEPTION 0 0 0 1 1 0 1

C_M_AXI_I_BUS_EXCEPTION 0 0 0 1 1 0 1

C_MMU_DTLB_SIZE 2 4 2 4 4 4 4

C_MMU_ITLB_SIZE 1 2 1 2 2 2 2

C_MMU_TLB_ACCESS 3 3 3 3 3 3 3

C_MMU_ZONES 2 2 2 2 2 2 2





C_NUMBER_OF_PC_BRK 0 1 1 1 1 2 1

C_NUMBER_OF_RD_ADDR_BRK 0 0 0 0 0 0 0

C_NUMBER_OF_WR_ADDR_BRK 0 0 0 0 0 0 0

C_OPCODE_0x0_ILLEGAL 0 0 0 1 1 0 1

C_PVR 0 0 0 2 0 0 2

C_UNALIGNED_EXCEPTIONS 0 0 0 1 1 0 1

C_USE_BARREL 0 1 0 1 1 1 1

C_USE_DCACHE 0 1 0 1 1 1 1

C_USE_DIV 0 1 0 1 0 0 1

C_USE_EXTENDED_FSL_INSTR 0 0 0 0 0 0 0

C_USE_FPU 0 2 0 0 0 0 2

C_USE_HW_MUL 0 2 0 2 1 1 2

C_USE_ICACHE 0 1 0 1 1 1 1

C_USE_MMU 0 0 0 3 3 0 3

C_USE_MSR_INSTR 0 1 0 1 1 1 1

C_USE_PCMP_INSTR 0 1 0 1 1 1 1

C_USE_REORDER_INSTR 0 1 1 1 1 1 1

C_USE_BRANCH_TARGET_CACHE 0 1 0 0 0 0 1

C_BRANCH_TARGET_CACHE_SIZE 0 0 0 0 0 0 0

C_ICACHE_STREAMS 0 1 0 1 0 0 0

C_ICACHE_VICTIMS 0 8 0 8 0 0 0

C_DCACHE_VICTIMS 0 8 0 8 0 0 0

C_ICACHE_FORCE_TAG_LUTRAM 0 0 0 0 0 0 0

C_DCACHE_FORCE_TAG_LUTRAM 0 0 0 0 0 0 0

C_ICACHE_ALWAYS_USED 0 1 0 1 1 0 1

C_DCACHE_ALWAYS_USED 0 1 0 1 1 0 1

C_D_AXI 0 1 0 1 1 0 1

C_USE_INTERRUPT 0 0 0 1 1 0 1

表 A‐10: パラメーターコンフィギュレーション (続き)

パラメーター

コンフィギュレーションパラメーター値

最小

エリ

ア

最大

パフ

ォー

マン

ス

最大

周

波数

Linux

(MMU を

使用)

低性

能 Linux

(MMU を

使用)

標準

周波

数(最

適化

済み)





IP 特性化および fMAX マージンシステム手法

概要

このセクションでは、システムデザイン内の IP 操作の最大周波数 (FMAX) を決める方法について説明します。この

方法を利用すると、どのザイリンクス FPGA アーキテクチャに対しても現実的なパフォーマンスをレポートするこ

とが可能になります。デザインの最大周波数とは、タイミングに関する問題がない状態でシステム全体をインプリ

メントできる最大周波数を指します。

FMAX マージンシステム手法

IP パフォーマンスはユーザーシステムという文脈の中で決定するのが重要です。 MicroBlaze 特性化の場合、システ

ムには次のアイテムが含まれます。

• 被試験 IP (MicroBlaze プロセッサ)

• ローカルメモリ (LMB)

• 1 レベルのインターコネクト (AXI4、 AXI4-Lite、 AXI4-Stream)

• メモリコントローラー (EMC)

• オンチップ BRAM コントローラー

• ペリフェラル (UART、タイマー、割り込み、割り込みコントローラー、 MDM)

これらのコンポーネントをもったエンベデッド IP の FMAX を決定しておくと、さらに現実的なパフォーマンスを

ターゲットにできます。

上記のシステムには、 3 タイプの AXI インターコネクトがあります。ペリフェラルコマンドおよび制御に使用され

る AXI4-Lite、メモリアクセスに使用される AXI4、 MicroBlaze ストリームに使用される AXI4-Stream の 3 つです。

FMAX マージンシステム解析の場合、システムのクロック周波数は、タイミング違反が発生してシステムに問題が

起きてしまう最大周波数までインクリメントされます (ワーストケースの負のスラック )。レポートされる周波数は、

このワーストケースの負のスラックをエラーが起きている周波数から差し引いたものです。

ツールオプションおよびその他の要因

ザイリンクスツールには、デザインパフォーマンス、リソース使用率、インプリメンテーション run タイム、メモ

リフットプリントをトレードオフするためのオプションや設定が多く用意されています。あるデザインで最善の結

果が得られる設定が、別のデザインでうまくいくとは限りません。

FMAX マージンシステム解析のため、 IP デザインは特定の制約なしに (クロッキング制約を除く ) デフォルト設定で

特性化されています。この解析は、すべての FPGA アーキテクチャとその最大スピードグレードで実行されます。








付録 B

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して

ください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピッ

クには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。

Documentation Navigator およびデザインハブ

Xilinx Documentation Navigator (DocNav) を使用するとザイリンクスの資料、ビデオ、およびサポートリソースにアク

セスして情報をフィルター、検索できます。 Xilinx Documentation Navigator を開くには、次のいずれかを実行しま

す。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられてお

り、これらを参照することでキーコンセプトを学び、よくある質問を解決できます。デザインハブにアクセスする

には、次のいずれかを実行します。

• Xilinx Documentation Navigator で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: Documentation Navigator の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してく

ださい。

注意: Xilinx Documentation Navigator からは、日本語版は参照できません。ウェブサイトのデザインハブページの一

部は翻訳されており、日本語版が提供されている場合はそのリンクも追加されています。



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/support/

https://japan.xilinx.com/support/solcenters.htm

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav


付録 B: その他のリソースおよび法的通知

参考資料

参考資料には次のものがあります。

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

2. 『Vivado Design Suite ユーザーガイド :IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

3. 『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898)

4. 『ザイリンクスソフトウェア開発キット (SDK) ヘルプ』 (UG782)

5. 『エンベデッドシステムツールリファレンスマニュアル』 (UG1043: 英語版、日本語版)

6. 『PowerPC プロセッサリファレンスガイド』 (UG011)

7. 『AMBA 4 AXI4-Stream Protocol Specification, Version 1.0』 (ARM IHI 0051A)

8. 『AMBA AXI and ACE Protocol Specification』 (ARM IHI 0022E)

9. 『MicroBlaze Debug Module (MDM) 製品ガイド』 (PG115)

10. 『LogiCORE IP Soft Error Mitigation Controller 製品ガイド』 (PG036: 英語版、日本語版)

11. 『MicroBlaze Micro Controller System LogiCORE IP 製品ガイド』 (PG116: 英語版、日本語版)

12. 『LogiCORE IP Processor LMB BRAM Interface Controller 製品ガイド』 (PG112)

13. 『階層デザイン設計手法ガイド』 (UG748)

次の追加資料には、 URL を直接クリックしてアクセスできます。

14. GNU マニュアルセット http://www.gnu.org/manual

15. IEEE 754-1985 規格 http://en.wikipedia.org/wiki/IEEE_754-1985

トレーニングリソース

ザイリンクスでは、本書に含まれるコンセプトを説明するさまざまな QuickTake ビデオおよびトレーニングコースを

提供しています。次のリンクから関連するトレーニングリソースを参照してください。

1. Vivado Design Suite QuickTake ビデオ: Vivado IP インテグレーターを使用した IP サブシステムの作成

2. Vivado Design Suite QuickTake ビデオ: IP インテグレーターを活用するためのヒント

3. Vivado Design Suite QuickTake ビデオチュートリアル

4. Vivado での FPGA 設計導入トレーニングコース

5. Vivado デザインツールフロートレーニングコース

6. Zynq All Programmable SoC エンベデッドシステム開発

7. エンベデッドシステム開発 – 実践編 –

8. エンベデッドシステムソフトウェア開発


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug898-vivado-embedded-design.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=SDK_Doc/index.html

https://japan.xilinx.com/cgi-bin/SW_Docs_Redirect/sw_docs_redirect?locale=en&topic=user+guides&sub=ug011.pdf




https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=microblaze_mcs;v=latest;d=pg116-microblaze-mcs.pdf


https://japan.xilinx.com/cgi-bin/SW_Docs_Redirect/sw_docs_redirect?locale=en&ver=14.5&topic=sw+manuals&sub=Hierarchical_Design_Methodology_Guide.pdf

http://www.gnu.org/manual

http://en.wikipedia.org/wiki/IEEE_754-1985

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/creating-ip-subsystems-with-vivado-ip-integrator.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/ip-integrator-advanced-user-tips.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/index.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=fpga/essentials-of-fpga-design.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/vivado-design-suite-tool-flow.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=embedded/embedded-systems-design.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=embedded/advanced-embedded-systems-design.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=embedded/embedded-systems-software-design.htm


https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=sem;v=latest;d=pg036_sem.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug1043-embedded-system-tools.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug1043-embedded-system-tools.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=sem;v=latest;d=j_pg036_sem.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=microblaze_mcs;v=latest;d=j_pg116-microblaze-mcs.pdf


付録 B: その他のリソースおよび法的通知

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、

ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性の機能 ( 「セーフティ設計」 ) がない限り、

エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セーフティアプリケーション」 ) における使用は

保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用前または提供前に安全を目的として

十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品を使用するリスクはすべて

顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ

従うものとします。

© Copyright 2013-2016 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に

含まれるその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。すべてのその他の商標は、それ

ぞれの保有者に帰属します。

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入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受

け付けておりません。あらかじめご了承ください。


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MicroBlaze プロセッサ リファレンス ガイド …...MicroBlaze プロセッサ リファレンス ガイド 3 UG984 (v2016.3) 2016 年 10 月 5 日 japan.xilinx.com 2016

MicroBlaze プロセッサリファレンスガイド …...MicroBlaze プロセッサリファレンスガイド 3 UG984 (v2016.3) 2016 年 10 月 5 日 japan.xilinx.com 2016