アーキテクチャスマニュアル Versal ACAP SelectIO リソー ......Versal ACAP SelectIO リソースアーキテクチャマニュアル AM010 (v1.1) 2020 年 11 月

Versal ACAP SelectIO リソースアーキテクチャマニュアルAM010 (v1.2) 2021 年 4 月 2 日

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改訂履歴次の表に、この文書の改訂履歴を示します。

セクション改訂内容2021 年 4 月 2 日バージョン 1.2

XP XPHY IOL と XPHY を同時には使用できないこと、およびニブル間クロッキングの機能がニブルによって指定されることを明確化。XPHY ニブル • XPHY NIBBLESLICE に関する文を更新。

• 「CONTINUOUS_DQS = TRUE」に関するセクションで、「ストローブ」を「キャプチャクロック」に変更。

双方向データパス • PHY_RDEN がニブル間クロッキングとバイト間クロッキングの両方に影響することを明確化。

• bs_reset を発行する前に PHY_RDEN を 0 に設定する必要があることを追加。

クロッキング負側クロックの受信に.NIBBLESLICE[1] が関与することを明確化。遅延の制御 • 8 タップを超えるインクリメント/デクリメントに関する注

記を更新。• REFCLK_FREQUENCY が 500MHz.未満のインターフェイスに関する注記を更新。

• align_delay に関する説明を追加。• NIBBLESLICE[0] に関する文を追加。• 図 8 の前に段落を追加。

FIFO SYNC および BYPASS モードを追加。トライステート制御トライステート制御用の遅延は RIU インターフェイス経由で更新する必要があることに関する注記を追加。表 14 「制御方法」列の遅延キャリブレーションと VTC の説明を更新。TX から RX へのループバックの制御 SERIAL_MODE = TRUE の場合、TXRX_LOOPBACK_# がサポートされないという説明文を追加。IBUF_DISABLE および DYN_DCI の制御 DYN_DCI/IBUF_DISABLE を PHY_RDEN で制御する方法に関する段落を追加。表 15 の注記 1 および 2 を更新。レジスタインターフェイスユニット • 図 21 を更新。

• 表 19 にビット [1] の説明を更新。• 表 19 のビット [2] の説明で、PHY_WREN = 0 の設定に関する説明文を追加。

• 表 20 と表 21 のビット [13]、および表 36 のビット [14] の説明に、bs_reset の実行に関する説明文を追加。

• 表 38 のビット [5:0] に関する説明を更新。表 44 • CE、CTRL_CLK、INC、LD、PHY_RDEN、RIU_WR_EN、

RX_EN_VTC、TX_EN_VTC、および FIFO_EMPTY に関する説明を更新。

• Q0、Q1、Q2、Q3、Q4、および Q5 のクロックドメインを更新。

表 45 CONTINUOUS_DQS、FIFO_MODE_、RX_CLK_PHASE_N、RX_CLK_PHASE_P、RX_GATING、およびTXRX_LOOPBACK_ に関する説明を更新。

改訂履歴

AM010 (v1.2) 2021 年 4 月 2 日 japan.xilinx.comVersal ACAP SelectIO リソースアーキテクチャマニュアル 2

https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback/document-feedback.html?docType=Architecture_Manual&docId=AM010&Title=Versal%20ACAP%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B&releaseVersion=1.2&docPage=2

セクション改訂内容リセットシーケンス同じニブル内の各 NIBBLESLICE の出力遅延を正しくキャリブレーションするには、NIBBLESLICE[0] を使用する必要があることを明確化。XPHY の使用 BLI フリップフロップに関する段落を追加。表 57 入力 VCCO レベルを変更可能な場合に関する注記を追加。XP IOB でサポートされるシングルエンド規格 1.2V および 1.5V LVCMOS 規格に該当する JEDEC 規格の記述を更新。XP IOB IBUFDISABLE SIM_DEVICE 属性の説明を更新。シングルデータレート (SDR) フリップフロップ「NIBBLESLICE」を「IOL」に変更。HD IOB でサポートされるシングルエンド規格 2.5V および 1.8V LVCMOS 規格に該当する JEDEC 規格

JESD8-7A と JESD8-5A を追加。表 110、表 111、表 112、表 113、表 118、表 119、表 120、および表 121 HD IOB では IBUFDISABLE がサポートされないことを明確化。

表 114 DRIVE 属性から 2mA のサポートを削除。2020 年 11 月 24 日バージョン 1.1

XP XPHY • XPHY UNISIM プリミティブに関する項目を削除。• QBC および DBC の機能に関する箇条書きを更新。

双方向データパスおよび IBUF_DISABLE および DYN_DCI の制御新規セクションを追加。

表 4 CLK_TO_LOWER、CLK_TO_UPPER の列「接続 (RX) 」を更新。遅延 • 注記からタップ値の説明を削除。

• CRSE 遅延は PL で制御できないという説明を追加。遅延の制御セクションを更新し、図 8 を追加。FIFO モードの制御 FIFO_RDEN = !FIFO_EMPTY 接続の一部として FIFO_EMPTY にレジスタを使用しないことに関する注記を追加。トライステート制御セクション全体を書き換え。トライステート制御最初の文章を書き換え。表 14 VTC の列「制御方法」の 2 番目の箇条書きを更新。IBUF_DISABLE および DYN_DCI の制御 PHY SM の説明およびシーケンスを追加。レジスタインターフェイスユニット • ほとんどの表に「ポートおよび属性」セクションへの参照

を追加。• 表 19 にビット [2] の説明を更新。

表 19 ビット [0]、[1]、および [2] に関する説明を更新。表 20 ビット [13] に関する説明を更新。表 38 新しい表を追加。表 41 ビット [9:0] に関する説明を更新。表 44 PHY_RDEN、PHY_WREN、DYN_DCI、RST、TX_RST、および

IBUF_DISABLE に関する説明を更新。表 45 CONTINUOUS_DQS、ODT_SRC_ 、RX_GATING、TX_INIT_

、および TX_INIT_TRI に関する説明を更新。リセットシーケンスセクションを更新 (図を含む)。XPHY の使用 NIBBLESLICE の入力遅延および出力遅延の時間値を変更する

Tcl コマンドを追加。表 61、表 62、表 63、表 64、表 65、表 66、表 73、表 74、表75、表 76、表 77、表 78、表 79 OFFSET_CNTRL 属性を削除。

改訂履歴



セクション改訂内容表 68 および表 70 OSC[3:0]、OSC_EN[1:0]、および VREF の説明を更新。表 73 VOH (DIFF_SSTL15 ONLY) 属性を追加。表 76 I/O 規格の双方向コンフィギュレーションに関する注記を追加。レシーバーオフセット制御セクションを削除。差動終端属性差動インピーダンスブロックの VCCO 要件を追加。DQS_BIAS、DC_BIAS、および AC カップリング DC_BIAS および AC カップリングの推奨事項セクションを更新。XP IOB のプリエンファシスおよびイコライゼーション最初の段落と表 92 を更新。HD IOL の機能「DPLL」セクションを更新。HD IOB のプリミティブ IBUF_IBUFDISABLE、IBUFDS_IBUFDISABLE、および

IBUFDS_DIFF_OUT_IBUFDISABLE を削除。シングルエンド入力バッファープリミティブ全体を通じて IBUF_IBUFDISABLE を削除。図 66 新しい図を追加。差動入力バッファープリミティブ全体を通して IBUFDISABLE を INTERMDISABLE に置き換え。差動双方向バッファープリミティブ全体を通じてプリミティブ名を修正。

2020 年 7 月 29 日、バージョン 1.0初版。 N/A

改訂履歴



目次改訂履歴..........................................................................................................................................................................2第 1 章: 概要................................................................................................................................................................. 7

Versal ACAP の概要........................................................................................................................................................ 7SelectIO リソースの特長................................................................................................................................................8SelectIO リソースのアーキテクチャ ...........................................................................................................................10旧世代との違い............................................................................................................................................................. 12

第 2 章: XPHY のアーキテクチャ ................................................................................................................14XPHY ニブル..................................................................................................................................................................14クロッキング.................................................................................................................................................................21XPHY の機能..................................................................................................................................................................27XPHY プリミティブ...................................................................................................................................................... 71XPHY の使用..................................................................................................................................................................91

第 3 章: XP IOL リソース.................................................................................................................................. 93XP IOL の機能............................................................................................................................................................... 93

第 4 章: XP IOB リソース............................................................................................................................... 104XP IOB のバンク構造..................................................................................................................................................104XP IOB でサポートされる規格...................................................................................................................................106XP IOB の内部 VREF..................................................................................................................................................... 124XP IOB のドライバー制御、内部終端、および内部バイアス.................................................................................. 126XP IOB IBUFDISABLE.................................................................................................................................................134XP IOB のプリエンファシスおよびイコライゼーション..........................................................................................134

第 5 章: XP バンクのサポートリソースとコーナーバンク................................................. 136クロッキングリソース...............................................................................................................................................136境界ロジックインターフェイス ................................................................................................................................137コーナーバンク.......................................................................................................................................................... 138

第 6 章: HD IOL リソース...............................................................................................................................139HD IOL の機能............................................................................................................................................................ 139HD IOL のプリミティブ............................................................................................................................................. 140

第 7 章: HD IOB リソース.............................................................................................................................. 146HD IOB のバンク構造.................................................................................................................................................146HD IOB の機能............................................................................................................................................................147



HD IOB でサポートされる規格..................................................................................................................................149

付録 A: その他のリソースおよび法的通知........................................................................................159ザイリンクスリソース...............................................................................................................................................159Documentation Navigator およびデザインハブ.................................................................................................... 159参考資料...................................................................................................................................................................... 159お読みください: 重要な法的通知...............................................................................................................................160



第 1 章

概要Versal ACAP の概要

Versal™ ACAP (Adaptive Compute Acceleration Platform) はスカラーエンジン、適応型エンジン、およびインテリジェントエンジンを中心に、最先端のメモリおよびインターフェイステクノロジを組み合わせることによって、あらゆるアプリケーションで強力なヘテロジニアスアクセラレーションを実現します。Versal ACAP で最も重要な点は、ソフトウェア開発者やデータサイエンティストがハードウェア開発者と同様にハードウェアとソフトウェアをプログラムおよび最適化できることにあります。Versal ACAP は、さまざまなツール、ソフトウェア、ライブラリ、IP、ミドルウェア、およびフレームワークでサポートされ、業界標準のデザインフローを活用できます。TSMC 社の 7nm FinFET プロセステクノロジを採用した Versal ポートフォリオは、ソフトウェアプログラマビリティと特定分野に向けたハードウェアアクセラレーションに適応性を兼ね備え、現代の急速なイノベーションに対応できるようにした初のプラットフォームです。6 つのシリーズで構成されるこのデバイスポートフォリオは、独自のアーキテクチャによりクラウド、ネットワーク、無線通信、エッジコンピューティング、エンドポイントなど、幅広い市場における多くのアプリケーションで優れたスケーラビリティと AI 推論能力を発揮します。Versal アーキテクチャは、異なるタイプのエンジン、さまざまなコネクティビティおよび通信機能、ネットワークオンチップ (NoC) を組み合わせており、デバイスの高さおよび幅全体にスムーズなメモリマップドアクセスが可能です。インテリジェントエンジンは、適応型の推論および高度な信号処理演算向けの SIMD VLIW AI エンジンと、固定小数点、浮動小数点、および複素 MAC 演算向けの DSP エンジンです。適応型エンジンは、高い演算密度を達成できるよう設計されたプログラマブルロジックブロックとメモリです。スカラーエンジンには Arm® Cortex®-A72 および Cortex-R5F プロセッサが含まれ、計算負荷の高いタスクを可能にします。VersalAI コアシリーズは、現在のサーバークラス CPU の 100 倍以上の演算性能を達成する AI エンジンを備え、AI推論を飛躍的に高速化します。このシリーズは、動的ワークロードに対応したクラウドや、超高帯域ネットワークなど幅広いアプリケーションをサポートすると同時に、最先端の安全性とセキュリティ機能を提供します。ソフトウェアおよびハードウェア開発者だけでなく、AI およびデータサイエンティストも高い演算密度を活用してあらゆるアプリケーションの性能を高速化できます。Versal プライムシリーズは、Versal プラットフォームの基盤となるミッドレンジデバイスで、さまざまな市場で幅広く使用できます。具体的なアプリケーションとしては、100G ～ 200G ネットワーク機器、データセンターのネットワークおよびストレージアクセラレーション、通信テスト装置、放送機器、航空宇宙/防衛機器などがあります。このシリーズはメインストリームの 58G トランシーバーおよび最適化された I/O および DDR コネクティビティを統合し、幅広いワークロードにおいて低レイテンシの高速化と性能を達成します。Versal プレミアムシリーズは、消費電力とフットプリントを最小限に抑えた適応型プラットフォームで、画期的なヘテロジニアス統合、超高性能演算、コネクティビティ、セキュリティを実現します。このシリーズは、ワイヤード通信、データセンター、テスト/計測などの広帯域幅で演算負荷の高いアプリケーションにおける要件を十分に満たすよう設計されています。Versal プレミアムシリーズ ACAP には、112G PAM4 トランシーバー、600G イーサネット用の統合ブロック、600G Interlaken、PCI Express® Gen5、および高速暗号化エンジンが含まれます。Versal アーキテクチャのすべての資料は、https://japan.xilinx.com/versal から参照できます。

第 1 章: 概要


https://japan.xilinx.com/versalhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback/document-feedback.html?docType=Architecture_Manual&docId=AM010&Title=Versal%20ACAP%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B&releaseVersion=1.2&docPage=7

設計プロセス別のコンテンツガイドザイリンクスの資料は、開発タスクに関連する内容を見つけやすいように、標準設計プロセスに基づいて構成されています。Versal™ ACAP デザインプロセスのデザインハブは、ザイリンクスウェブサイトからアクセスできます。この資料では、次の設計プロセスについて説明します。• システム/ソリューションプランニング: システムレベルのコンポーネント、パフォーマンス、I/O、およびデータ転送要件を特定します。ソリューションの PS、PL、および AI エンジンへのアプリケーションマップも含まれます。この設計プロセスに該当するトピックは、次のとおりです。• 第 2 章: XPHY のアーキテクチャ• XPHY の使用• 第 4 章: XP IOB リソース• 第 7 章: HD IOB リソース

• ハードウェア、IP、プラットフォーム開発: ハードウェアプラットフォーム用の PL IP ブロックの作成、PL カーネルの作成、論理シミュレーション、および Vivado® タイミング、リソース使用、消費電力クロージャの評価を実行します。システム統合用のハードウェアプラットフォームの開発も含まれます。この設計プロセスに該当するトピックは、次のとおりです。• 第 2 章: XPHY のアーキテクチャ

• システムの統合と検証: システムを統合し、タイミング、リソース使用、消費電力クロージャを含むシステムの機能的なパフォーマンスを検証します。この設計プロセスに該当するトピックは、次のとおりです。• 第 2 章: XPHY のアーキテクチャ• 第 3 章: XP IOL リソース• 第 6 章: HD IOL リソース

• ボードシステム設計: 回路図およびボードレイアウトを使用して PCB を設計します。消費電力、熱、およびシグナルインテグリティに関する考慮事項も含まれます。この設計プロセスに該当するトピックは、次のとおりです。• 第 2 章: XPHY のアーキテクチャ• クロッキング• 第 4 章: XP IOB リソース• 第 7 章: HD IOB リソース

SelectIO リソースの特長Versal ACAP の I/O には、高性能 XP I/O (XPIO) と高密度 HD I/I (HDIO) の 2 種類があります。XPIO には 1.0V ～1.5V の電圧範囲の高速インターフェイスをサポートする専用のロジックが含まれます。HDIO バンクと XPIO バンクの電圧または I/O 規格が重複することはありません。HDIO は 1.8V ～ 3.3V の電圧範囲のインターフェイスをサポートします。HDIO には、低クロック速度のシングルデータレート (SDR) およびダブルデータレート (DDR) インターフェイス用ロジックがあります。

第 1 章: 概要


https://japan.xilinx.com/support/documentation-navigation/design-hubs.htmlhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback/document-feedback.html?docType=Architecture_Manual&docId=AM010&Title=Versal%20ACAP%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B&releaseVersion=1.2&docPage=8

XPIO の機能XPIO は 54 ピンで 1 バンクを構成し、高性能インターフェイスと低速インターフェイス両方をサポートするためのリソースを備えています。各 XPIO は XPHY を使用してデータストリームのアライメント、シリアライズ、およびデシリアライズを実行できます。各 XPIO には、低速 SDR および DDR インターフェイスをサポートするための I/O インターコネクトロジック (IOL) リソースのほか、粗粒度のデータアライメントのためのリソースもあります。XPIO の入力および出力バッファーには高い信号品質をサポートするためのリソースがあり、シングルエンドおよび差動 I/O規格を幅広くサポートします。• 1.0V、1.2V、1.35V、および 1.5V バンク電圧規格• 高速データストリームのアライメント、シリアライズ/デシリアライズを実行する XPHY ロジックリソース• 低帯域幅の SDR および DDR ロジックを簡単にサポートできる IOL ロジックリソース• 内部生成した VREF をニブル境界で共有可能• キャリブレーション済み出力駆動をサポート• キャリブレーション済み内部終端• 内部差動終端• 内部バイアスをサポート• トランスミッタープリエンファシスおよびレシーバーイコライゼーション• MIPI D-PHY および ONFI インターフェイスをネイティブにサポート• 1:8、1:4、および 1:2 のシリアライズ/デシリアライズ比をサポート

HDIO の機能HDIO は 22 ピンで 1 バンクを構成し、低速インターフェイスをサポートするためのリソースを備えています。各HDIO には、低速 SDR および DDR インターフェイスを簡単にサポートするための IOL リソースのほか、粗粒度のデータアライメントのためのリソースもあります。ロジックに加え、HDIO 出力バッファーにはシングルエンドおよび疑似差動規格を駆動するためのリソースもあります。HDIO 入力バッファーは、いくつかのシングルエンドおよび差動規格を受信できます。HDIO は、低データレートで動作するシングルエンド、基準電圧型、および疑似差動 I/O 規格向けに最適化されています。• IOL ロジックリソースは SDR および DDR ロジックで低速インターフェイスをサポート• IODELAY は最大 1.8ns のキャリブレーションなし出力遅延をサポート• IODELAY を出力遅延とカスケード接続し、最大 3.6ns のキャリブレーションなし入力遅延をサポート• バンク電圧 1.8V、2.5V、および 3.3V の I/O 規格をサポート• キャリブレーションなしの出力駆動およびスルー制御• バンク単位で内部 VREF を設定可能• 外部終端により LVDS および LVPECL 入力をサポート

第 1 章: 概要



SelectIO リソースのアーキテクチャすべての Versal™ デバイスは、コンフィギュレーション可能な SelectIO インターフェイスドライバーとレシーバーを備え、さまざまな標準インターフェイスに対応します。その充実した機能セットには、出力駆動能力およびスルーレートのプログラマブル制御、オンチップ終端などがあり、基準電圧 (INTERNAL_VREF) を内部生成できます。Versalデバイスの XPIO バンクには 54 本の SelectIO ピンがあり、シングルエンドおよび差動 I/O 規格の両方を実装できます。XPIO バンクは、1.5V 以下の高速インターフェイスをサポートします。一部の Versal デバイスには、1.8V ～ 3.3Vの電圧レベルに接続可能な HDIO バンクがあります。HDIO バンクには 22 本の SelectIO ピンがあり、シングルエンドおよび差動 I/O 規格の両方を実装できます。すべての SelectIO IOB リソースには入力、出力、およびトライステートのドライバーが含まれます。SelectIO ピンは、さまざまなシングルエンド I/O 規格および差動 I/O 規格に合わせて構成できます。• シングルエンド I/O 規格の例としては、LVCMOS、LVTTL、HSTL、SSTL、HSUL、LVSTL、および POD があります。

• 擬似差動規格の例としては、差動 HSTL、POD、HSUL、LVSTL、および SSTL があります。• LVDS は真の差動規格です。関連情報XP IOB リソースHD IOB リソース

電源電圧と専用 SelectIO ピンVCCO

VCCO 電源はドライバーおよび終端用の主電源です。サポートされる各 I/O 規格の VCCO 要件、入力と出力に対するVCCO 要件、および内部差動終端回路のオプションは、XP IOB でサポートされる規格の表を参照してください。各XP または HD I/O バンクのすべての VCCO ピンは、ボード上の同じ外部電源電圧に接続する必要があります。つまり、ある I/O バンク内の I/O はすべて同じ VCCO レベルと互換である必要があります。VCCO 電圧は、I/O バンクに割り当てられた I/O 規格の要件を満たす必要があります。

注意: VCCO 電圧が適切でない場合には、機能不全やデバイスの損傷を招く可能性があります。

VCCAUX

グローバル補助電源レール (VCCAUX) は、主に受信回路の電源として使用されます。一部の I/O 規格では I/O バンク内の入力バッファー回路の電源としても使用します。さらに VCCAUX レールは、ほとんどの差動 VREF I/O 規格に使用される差動入力バッファー回路にも供給されます。

VCC_IO

VCC_IO は、I/O バンクの内部電源電圧です。デジタル部およびサポートロジックの SelectIO リソースに電源を供給します。

第 1 章: 概要



IO_VR_700/IO_VR_800

XP I/O バンク 700 および 800 (一部デバイスのみ) には、内部オンダイ終端キャリブレーションの基準電圧として使用するバンクピンが 1 本追加されています。IO_VR ピンは、PCB 上で 240Ω 抵抗に外部接続し、バンクの VCCO 電圧にプルアップする必要があります。キャリブレーション済み終端 (デジタル制御インピーダンス) を参照してください。HD I/O バンクはキャリブレーション済み終端をサポートしないため、HD I/O バンクにはこれに相当するピンや基準抵抗は必要ありません。

重要: IO_VR_700 ピンおよび IO_VR_800 ピン (一部のデバイスで利用可能) には、それぞれ VCCO_700 とVCCO_800 に接続された 240Ω の外部抵抗が必要です。これらは専用ピンであり、ユーザー I/O として使用できません。デザインに使用される I/O 規格に関係なく、すべてのデザインでこれらのピンを適切に接続する必要があります。

電源シーケンスの要件パワーオンおよびパワーオフシーケンスなどの電源要件の詳細は、Versal ACAP のデータシートを参照してください。

コンフィギュレーション中およびコンフィギュレーション後の I/Oのステートコンフィギュレーション中は、すべてのバンクの I/O ドライバーがトライステートです。コンフィギュレーション時(アプリケーション設定に置き換えられるまで)、すべての XP I/O バンクは、デフォルトの IOSTANDARD =LVCMOS15、SLEW = FAST、および DRIVE = 12mA の設定を使用します。それに対応する HD I/O バンクの設定は、IOSTANDARD = LVCMOS25、SLEW = FAST、および DRIVE = 12mA です。PUDC_B 入力ピンを使用すると、コンフィギュレーション中に内部プルアップを有効にできます。コンフィギュレーション後、未使用の I/O にはトライステートのドライバーが含まれ、パッドは弱いプルダウンが付きます。注記: この文書では、PL ベースの HD および XP SelectIO リソースについてのみ説明します。MIO (Multiplexed I/O)については、『Versal ACAP テクニカルリファレンスマニュアル』 (AM011) を参照してください。

I/O バンクの規則Versal アーキテクチャでは、XP IOB および HD IOB はドライバー、オンダイバイアス、オンダイ終端、および受信ブロックにバンクの VCCO 電源を使用します。このように VCCO への依存があるため、すべての出力および多くの入力は特定の VCCO レベルで動作する必要があります。このことは、同じバンクに配置可能な IOSTANDARD を決定する上で大きな要因となります。

同じバンク内で複数の規格を併用する場合の規則• 同じ HD または XP I/O バンク内のすべての入力および出力について VCCO レベルに互換性があること• 同じ HD または XP I/O バンク内のすべての入力について INTERNAL_VREF レベルに互換性があること注記: Versal デバイスでは、すべてのシングルエンド入力およびすべての (シングルエンドおよび差動) 出力のIOSTANDARD に VCCO レベルの要件があります。ODT、PULLTYPE、または DIFF_TERM を使用しない差動入力のみ、複数の VCCO ドメインに配置できます。差動入力を複数の Vcco ドメインに配置できる場合でも、データシートの入力仕様は Vcco レベルの影響を受けるため、Vcco レベルを選択する際には互換性の検証が必要です。サポートされる規格、およびそれぞれの VCCO と INTERNAL_VREF 要件は、XP IOB および HD IOB でサポートされる規格のセクションで説明します。

第 1 章: 概要


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=am011-versal-acap-trm.pdfhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback/document-feedback.html?docType=Architecture_Manual&docId=AM010&Title=Versal%20ACAP%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B&releaseVersion=1.2&docPage=11

関連情報XP IOB でサポートされる規格HD IOB でサポートされる規格

旧世代との違いVersal™ ACAP では新しい重要な機能が追加されていると同時に、既存の機能も更新されています。

XP XPHY次の表に、UltraScale™ アーキテクチャの PHY と Versal™ アーキテクチャの XPHY の主な違いをまとめます。表 1: UltraScale アーキテクチャの PHY と Versal アーキテクチャの XPHY の主な違い

機能 Versal アーキテクチャ XPHY UltraScale アーキテクチャ PHYニブルあたりの NIBBLESLICE 数 6 6 または 7バンクあたりのニブル数 9 (54 ピン) 8 (52 ピン)シリアライズ 8:1、4:1、2:1 8:1、4:1デシリアライズ 1:8、1:4、1:2 1:8、1:4インターフェイスアクセス時のウィザードの使用ありなし

入力および出力遅延 625ps (512 タップ) UltraScale デバイス: 1250ps (512 タップ)UltraScale+ デバイス: 1100ps (512 タップ)

これ以外に、UltraScale™ デバイスの PHY と比べて Versal デバイスの PHY アーキテクチャには次の特長があります。• 低レイテンシアプリケーションで受信 FIFO のバイパスをサポート• NIBBLESLICE 0 (以前の BITSLICE 0) のインスタンシートはオプション• IDELAYCTRL、ISERDES、OSERDES、RXTX_BITSLICE、RX_BITSLICE、TX_BITSLICE、BITSLICE_CONTROL、および RIU_OR UNISIM プリミティブのサポートを廃止

• XP IOL リソースは XPHY から独立。両方を同時には使用できません。• 遅延セレクトポートにより、入力遅延と出力遅延でプログラマブルロジック制御ポートを共有• 一部の XPIO バンク (通常はデバイスのコーナーに位置するもの) には、DDR メモリコントローラー機能のみに使用可能な機能限定のピンがあります。この特定ピンの詳細は、『Versal ACAP パッケージおよびピン配置アーキテクチャマニュアル』 (AM013: 英語版、日本語版) を参照してください。『Versal アーキテクチャおよび製品データシート: 概要』 (DS950: 英語版、日本語版) も参照してください。

• QBC と DBC の機能を 2 つに分割。ストローブが XCC ピンに入力され、ニブル間およびバイト間クロッキングの機能はニブルで指定するようになりました。

• PHY は、Advanced IO Wizard と Advanced I/O Planner の両方を使用してのみ構築できます (『Advanced I/OWizard LogiCORE IP 製品ガイド』 (PG320) 参照)。

第 1 章: 概要


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=am013-versal-pkg-pinout.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=j_am013-versal-pkg-pinout.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds950-versal-overview.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds950-versal-overview.pdfhttps://japan.xilinx.com/cgi-bin/docs/ipdoc?c=advanced_io_wizard;v=latest;d=pg320-advanced-io-wizard.pdfhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback/document-feedback.html?docType=Architecture_Manual&docId=AM010&Title=Versal%20ACAP%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B&releaseVersion=1.2&docPage=12

XP IOL• SDR および DDR 用のロジックを内蔵• IODELAY により入力での内部遅延を最大 3.6ns までサポート (カスケード接続の場合)• IODELAY により出力での内部遅延を最大 1.8ns までサポート• ニブル内の未使用の XPHY I/O は XP IOL で使用可能• 遅延タップを動的に選択するには、IODELAY は入力ポートを使用する必要があります。DELAY_VALUE はサポートされません。

XP IOB• バンクの位置はデバイス上辺/下辺• 54 個の IOB で 1 バンクを構成。各 IOB はシングルエンドおよび差動信号の両方をサポート• VREF は内部でのみ生成• バンクごとの DCI 基準抵抗は不要 (デバイス全体で最大 2 つの抵抗のみ)• DCI 基準抵抗を使用して出力駆動と終端をキャリブレーション• 1.8V バンク電圧はサポートしない。サポートされるバンク電圧は、1.0V、1.2V、1.35V および 1.5V のみ• 4mA、8mA、および 12mA の出力駆動電流をサポート• LVDS は 1.5V バンクでサポート

HD IOL• 最大 3.6ns (出力遅延とカスケード接続した場合) または 1.8ns (カスケード接続しない場合) の内部入力遅延をサポート

• 出力での内部遅延を最大 1.8ns までサポート• 各バンクはデジタル PLL (DPLL) を 1 つ内蔵• DLL を使用した静的クロック挿入遅延補正ブロック (ZHOLD)

HD IOB• 1.8V、2.5V、および 3.3V のバンク電圧をサポート• 4mA、8mA、および 12mA の出力駆動電流をサポート• 各バンクに 22 本のピン• SSTL 規格のクラス II はサポートしない

第 1 章: 概要



第 2 章

XPHY のアーキテクチャXPHY は、Versal™ ACAP の XPIO にある高性能 I/O インターフェイスです。各 XPIO バンクには 9 個の XPHY ニブルがあり、各 XPHY ニブルには 6 個の XPHY NIBBLESLICE が含まれ、これらは 6 本の I/O ピンを使用してデータを送受信します。つまり、1 バンクには合計 54 本のピンがあります。各 XPHY NIBBLESLICE はシリアライザー、デシリアライザー、I/O 遅延、およびレシーバー FIFO で構成されます。また、Versal デバイスの XPHY には電圧温度補正回路 (VTC)、および各 XPHY ニブルにあるビルトイン自動キャリブレーション (BISC) 機能を使用してデータアイセンタリングが最適となるように自動で遅延を調整するメカニズムがあります。I/O 遅延はプログラマブルロジックでも制御できます。XPHY の機能は、各ニブルのレジスタインターフェイスユニット (RIU) で制御できます。XPHY を使用して、次のアプリケーションをサポートできます。• DDR4 および LPDDR4 統合メモリコントローラー (Vivado® ツールの IP カタログでサポート)• DDR4、QDR IV、および RLDRAM3 メモリコントローラー (Vivado ツールの IP カタログでサポート)• MIPI D-PHY v1.2

• ギガビットイーサネット 1000Base-X および SGMII• Toggle NAND フラッシュ• 高速ソース同期および非同期 I/O インターフェイス (Vivado ツールの IP カタログ内の Advanced IO Wizard でサポート)

• プログラマブルロジックへの IOB フィードスルー

XPHY ニブルXPHY は、XPIO バンクで使用する高性能 I/O インターフェイスです。各 XPIO バンクには 9 個の XPHY ニブルがあります。各 XPHY ニブルは、6 個の XPHY NIBBLESLICE および関連する機能で構成されます。XPHY NIBBLESLICEにはシリアライザー、デシリアライザー、I/O 遅延、およびレシーバー FIFO で構成される入力および出力ロジックがあります。XPHY NIBBLESLICE はトランスミッター、レシーバー、または双方向回路として動作できます。XPHY ニブルには次の機能もあります。• ビルトインセルフキャリブレーション (BISC): アライメントを実行し、電圧温度補正回路 (VTC) により遅延ラインを調整

• XPHY NIBBLESLICE のレシーバーおよびトランスミッターで使用するクロックを生成• XPHY ニブルのすべての機能へのアクセスを可能にするレジスタインターフェイスユニット (RIU) へのアクセスを提供

• トライステート制御• TX から RX へのループバック• シリアルモード: クロックとデータの位相関係が既知でないレシーバーインターフェイス (ソース同期ではないインターフェイス ) をサポート

第 2 章: XPHY のアーキテクチャ



次の図に、XPIO バンクにおける XPHY ニブルのレイアウトを示します。図 1: XPIO バンクにおける XPHY ニブル、XP IOL、および IOB の関係

XPLL0

XPLL1

XPHY 0 XPHY 1 XPHY 2 XPHY 3 XPHY 8 XPHY 4 XPHY 5 XPHY 6 XPHY 7

6 NIBBLESLICEs + 1 Tristate Control

NIBBLESLICE + Clocking/Control Logic

6 IOBs 6 IOBs 6 IOBs 6 IOBs 6 IOBs 6 IOBs 6 IOBs 6 IOBs 6 IOBs

XP IOL XP IOL XP IOL XP IOL XP IOL XP IOL XP IOL XP IOL XP IOL

















X21591-042319

次の図に、XPIO バンク内の 1 個の XPHY ニブルと XP IOL および IOB の関係をさらに詳しく示します。




図 2: 1 個の XPHY ニブルと XP IOL および IOB の関係

XPH

Y N

IBBL

ESLI

CE 0

XPH

Y N

IBBL

ESLI

CE 1

XPH

Y N

IBBL

ESLI

CE 2

XPH

Y N

IBBL

ESLI

CE 3

TX T

rista

te C

ontr

ol N

IBBL

ESLI

CE

XPH

Y N

IBBL

ESLI

CE 5

XPH

Y N

IBBL

ESLI

CE 4

XP IOLXP IOLXP IOLXP IOLXP IOLXP IOL

IOBIOBIOBIOBIOBIOB

X21592-042319

次の図に、XPHY NIBBLESLICE を示します。




図 3: XPHY NIBBLESLICE と TX および RX データパス

TX

RX

8:1, 4:1, 2:1Serialization Output Delay

1:8, 1:4, 1:2Deserialization Input Delay8-Deep FIFO

Tristate Control

Logic

BidirectionalPin

IOBXPHY NIBBLESLICE

Data fromProgrammable

Logic

Data toProgrammable

Logic

X21593-121219

TX データパスTX データパスは、次のもので構成されます。• シリアライザー: 8:1、4:1、および 2:1 シリアライズをサポートします。これは TX_DATA_WIDTH 属性で指定します。

• 出力遅延: 送信するシリアライズ後のデータに最大 512 タップ (0 ～ 511 タップ) の遅延 (最小で 625ps) を与えることができます。

トライステート制御を使用した場合と使用しない場合の TX データパスのレイテンシは、トライステート制御を参照してください。

関連情報遅延の制御トライステート制御

RX データパスRX データパスは、次のもので構成されます。• 入力遅延: 受信したシリアライズ後のデータに最大 512 タップ (0 ～ 511 タップ) の遅延 (最小で 625ps) を与えることができます。XPHY NIBBLESLICE の出力遅延を入力遅延の最後までカスケード接続することにより、入力遅延を最大 1024 タップ (0 ～ 1023 タップ) の遅延 (最小で 1250ps) にまで増やすことができます。カスケード接続の詳細は、属性の CASCADE_ を参照してください。

• デシリアライザー: 1:8、1:4、および 1:2 デシリアライズをサポートします。これは RX_DATA_WIDTH 属性で指定します。




• FIFO: XPHY NIBBLESLICE のレシーバーには 8 段 FIFO があります。FIFO に書き込まれたパラレルデータは、プログラマブルロジックの任意のクロックドメインに同期してからプログラマブルロジックへ渡されます。

RX データパスレイテンシはデータ幅 (RX_DATA_WIDTH) と FIFO_MODE_x 属性により異なります。RX データパスのレイテンシは、FIFO モードの制御を参照してください。

重要: 1 つの NIBBLESLICE が 1 本のピンに配線されているため、クロックかデータかを問わず、差動信号を受信すると 2 つの NIBBLESLICE のピンと RX データパスが占有されます。重要: RX_GATING = ENABLE でストローブ信号を受信している場合、ビットスリップは不要です。その他の場合、ワードアライメントのためにビットストリームが必要です。

関連情報FIFO

双方向データパス各 XPHY NIBBLESLICE 内の TX および RX データパスを組み合わせて使用して、双方向データパスを形成できます。図 3 に示すように、各 TX データパスはパッドと RX データパスの両方に駆動されます。このため、データを損うことなくバッファーからの出力をトライステートにしたり、データパスをゲーティングするには双方向データパスの使用に十分注意する必要があります。XPHY は、双方向データパスを制御するために、送信ゲーティング、受信ゲーティング、およびトライステート制御を提供します。次の表では、XPHY の属性によってこれらの制御がどのように有効になるのかを説明しています。表 2: 双方向データパスの制御

制御メカニズム関連する属性ゲーティング

• RX データパスのゲーティング: RX_GATING 属性がPHY_RDEN ポートに基づいて RX データパスのゲーティングを有効にします。ゲーティングが有効の場合、ユーザーはCONTINUOUS_DQS 属性で PLL_CLK またはストローブクロックドメインで動作する PHY_RDEN を選択できます。

• TX データパスのゲーティング: TX_GATING 属性が、PHY_WREN ポート (ゲーティングに使用される場合、PHY_WREN はシリアライズされるが反転されない) に基づいて TX データパスのゲーティングを有効にします。PHY_WREN は PLL_CLK ドメインで動作します。NIBBESLICE[1] はゲート管理できません。

トライステート制御• トライステート制御: TBYTE_CTL_＃属性によって、トライステートが組み合わせの T 入力ポートで制御されるか、または反転およびシリアライズされた PHY_WREN ポート(PLL_CLK ドメイン内) で制御されるかが決定されます。




T_OUT[5:0] は、XPHY からのトライステート制御出力です。T_OUT の各ビットは NIBBLESLICE に関連付けられており、TBYTE_CTL_＃によって、各 NIBBLESLICE は T または PHY_WREN で制御される関連付けられた T_OUT ビットを選択できます。つまり NIBBLESLICE[x] の場合、T_OUT[x] は TBYTE_CTL_x で選択されたトライステート制御入力を示します。TBYTE_CTL_x = T の場合、T_OUT[x] (NIBBLESLICE[x] に関連付けられている) は T[x] 入力で制御されます。これは組み合わせ配線であるため、T_OUT[x] はデータに同期しません。TBYTE_CTL_x = PHY_WREN の場合、T_OUT[x] (NIBBLESLICE[x] に関連付けられている) は PHY_WREN ポートで制御されます。この入力は、トライステートに使用される場合に反転およびシリアライズされ、TX データと同期して (T_OUT [x] を介して) 出力されます。詳細は、トライステート制御を参照してください。

重要: 2:1 シリアライズ (TX_DATA_WIDTH = 2) を使用する場合、各 NIBBLESLICE トライステートバッファーは組み合わせ T 入力 (TBYTE_CTL_ = T) でのみ制御されます。PHY_WREN 入力によるトライステート制御 (TBYTE_CTL_x = PHY_WREN) が可能なのは、8:1 および 4:1 のシリアライズ (それぞれ TX_DATA_WIDTH =8 および 4) の場合のみです。

PHY_RDEN は次のように設定されて、RX データパスゲーティングに使用されます。• PHY_RDEN は、CONTINUOUS_DQS、RX_GATING、および RX_DATA_WIDTH の設定に応じて、NIBBLESLICE[0]に入力されるストローブ、またはバイト間/ニブル間クロッキングから入力されるストローブをゲーティングします。PHY_RDEN をアサートする前に、必ずストローブが安定し、BISC が完了していることを確認する必要があります。BISC が完了したと見なされる条件は、ビルトイン自動キャリブレーションの制御を参照してください。

• RX_DATA_WIDTH = Don’t care、RX_GATING = ENABLE、および CONTINUOUS_DQS = TRUE の場合、PHY_RDENの 4 ビットは OR 回路を介し、その出力によってゲートは制御されます。OR 回路を介した出力が 1 の場合、キャプチャクロックは受信されます。0 の場合は、キャプチャクロックは拒否されます。この属性の組み合わせで、PHY_RDEN はキャプチャクロックに同期されます。CONTINUOUS_DQS = TRUE の場合、キャプチャクロックが 3 サイクル経過してからデータを送信する必要があります。

• RX_DATA_WIDTH = 4 または 8、RX_GATING = ENABLE、および CONTINUOUS_DQS = FALSE の場合、PHY_RDEN の次のビットを 1 に設定するとストローブが受信され、0 にするとストローブは拒否されます。この属性の組み合わせで、PHY_RDEN は PLL_CLK に同期されます。PHY_WREN の各ビットは、2UI 分のデータを制御します。○ RX_DATA_WIDTH = 8 の場合: [3:0]○ RX_DATA_WIDTH = 4 の場合: [2][0]○ RX_DATA_WIDTH = 2 の場合: サポートされない

• RX_GATING = DISABLE の場合、RX_DATA_WIDTH、CONTINUOUS_DQS、または PHY_RDEN の値に関係なくゲートは常にオープンです。この場合 (RX_GATING = DISABLE)、ストローブ信号によって RX データパスでデシリアライズが開始されます。したがって、XPHY のアライメントを維持するためにはストローブ信号が安定している必要があります。

• SERIAL_MODE = TRUE の場合、PHY_RDEN の 4 ビットすべてを High に接続します。PHY_WREN は次のように設定されて、TX データパスゲーティングに使用されます。• TX_GATING = ENABLE の場合、PHY_WREN は NIBBLESLICE[0]、NIBBLESLICE[2]、NIBBLESLICE[3]、

NIBBLESLICE[4]、および NIBBLESLICE[5] の TX データパスをゲート管理します。NIBBLESLICE[1] はゲート管理できません。PHY_WREN の次のビットを 0 に設定して送信データをゲート管理する、または 1 にしてゲート管理しないようにします。○ TX_DATA_WIDTH = 8 の場合: [3:0]○ TX_DATA_WIDTH = 4 の場合: [2][0]○ TX_DATA_WIDTH = 2 の場合: サポートされない




• PHY_WREN は、TX データパスのゲーティング (TX_GATING = ENABLE の場合) とトライステート (TBYTE_CTL_#= PHY_WREN の場合) の両方を制御するのに使用できます。ただし、トライステートに使用される場合にのみ、PHY_WREN は反転およびシリアライズされて使用されます。ゲーティングに使用される場合、PHY_WREN はシリアライズされますが反転されません。したがって、PHY_WREN をゲーティングに使用する場合は、ゲートを開くときに 1、閉じるときに 0 に設定する必要があります。トライステートに使用する場合は、PHY_WREN を 0 に設定する必要があります。その後、1 に反転されてバッファーをトライステートにします。つまり、このときトライステートに使用するために PHY_WREN を 1 に設定すると、バッファーはトライステートになりません。トライステートの詳細は、トライステート制御を参照してください。

その他の重要事項:• バスの方向を切り替える場合は、BS_RESET_CTRL.clr_gate ビットをトグルし、その後 BS_RESET_CTRL.bs_resetビットをトグルします。BS_RESET_CTRL.clr_gate をトグルすると、ストローブパスのゲーティングロジックがクリアされ、BS_RESET_CTRL.bs_reset のトグルで実行される NIBBLESLICE リセットと組み合わせたときに確実なアライメントが可能になります。bs_reset/clr_gate シーケンスの詳細は、このセクションで後述します。BS_RESET_CTRL の詳細は、レジスタインターフェイスユニットを参照してください。bs_reset への書き込みが完了すると、データはすぐに送信できますが、レシーバーは、最初の FIFO_EMPTY がディアサートされることで、有効なデータを受信できると判断します。

• bs_reset を実行する前には、TX_GATING または RX_GATING の設定にかかわらず PHY_WREN と PHY_RDEN が0 に設定されている必要があります。

• CONTINUOUS_DQS = TRUE の場合は、データロスを防ぐために、キャプチャクロックが 3 サイクル経過してからデータを受信する必要があります。

• TX 専用インターフェイスのデータとクロックおよび双方向インターフェイスのデータが同じニブル内に混在する場合は、属しているインターフェイスに関係なく、すべてのピンに対して TBYTE_CTL_x = T を設定し、またTX_GATING = DISABLE を設定する必要があります。

• TX 専用インターフェイスのクロックが NIBBLESLICE[1] に配置されている場合、NIBBLESLICE[1] はゲート管理できないため、TX_GATING = ENABLE を設定できます。この場合、ニブル内の双方向ピンには TBYTE_CTL_# =PHY_WRE を設定し、ニブル内の TX 専用ピンには TBYTE_CTL_# = T を設定する必要があります。TX 専用インターフェイスのクロックが NIBBLESLICE[1] に配置されていない場合は、属しているインターフェイスに関係なく、すべてのピンに対して TX_GATING = DISABLE を設定し、TBYTE_CTL_# = T を設定する必要があります。

• TX_DATA_WIDTH = 2 または RX_DATA_WIDTH = 2 の場合、双方向サポートが次のように制限されます。○ TX_GATING は必ず TRUE に設定します。○ RX_GATING を ENABLE に設定できますが、この場合 CONTINUOUS_DQS が TRUE に設定されている必要があります。

○ トライステートは、T ポートを介してのみサポートされます (TBYTE_CTL_# = T)。clr_gate および bs_reset シーケンスを実行してバスの方向を切り替える場合は、次の手順を実行します。1. RIU を介して BS_RESET_CTRL.clr_gate をアサートします。2. RIU を介して BS_RESET_CTRL.clr_gate をディアサートします。これで、ストローブパスのゲーティングロジックがクリアされます。

3. PHY_WREN と PHY_RDEN が 0 に設定されていない場合は、0 にしてからこの手順を続けてください。BS_RESET_CTRL.bs_reset をアサートします。これにより、BS_RST_MASK.bs_reset_mask でマスクされていないNIBBLESLICE がリセットされます。bs_reset がアサートされると、BS_RST_MASK.bs_reset_mask でマスクされていない NIBBLESLICE の TX IOB が、関連する TX_INIT_＃属性の値に設定されます。BS_RESET_CTRL.bs_resetは、TX_DATA_WIDTH 属性と RX_DATA_WIDTH 属性で定義される最小クロックサイクル間アサートされる必要があります。• データ幅が 8 の場合: 1 CTRL_CLK サイクル + 72 PLL_CLK サイクル• データ幅が 4 の場合: 1 CTRL_CLK サイクル + 40 PLL_CLK サイクル• データ幅が 2 の場合: 1 CTRL_CLK サイクル + 24 PLL_CLK サイクル




4. BS_RESET_CTRL.bs_reset をディアサートします。bs_reset への書き込みが完了すると、データはすぐに送信できますが、レシーバーは、最初の FIFO_EMPTY がディアサートされることで、有効なデータを受信できると判断します。これで、PHY_RDEN と PHY_WREN を 0 から変更できます。重要: ストローブを受信しており (CONTINUOUS_DQS = FALSE)、RX_GATING = ENABLE の場合、ビットスリップは不要です。その他の場合は、ワードアライメントのためにビットスリップが必要です。

関連情報トライステート制御

クロッキング各 XPIO バンクには、2 つの XPLL があります。各 XPLL にはプログラマブルロジックへのユーザー制御によるクロック出力が 4 つ (XPLL.CLKOUT) と、XPIO バンク内のすべての XPHY ニブルへの専用高速クロック接続(XPLL.CLKOUTPHY) が 1 つあります。XPLL の詳細は、『Versal ACAP クロッキングリソースアーキテクチャマニュアル』 (AM003: 英語版、日本語版) を参照してください。次の表に、XPHY のクロッキングポートと属性をまとめます。詳細は、ポートおよび属性を参照してください。表 3: XPHY のクロック

クロック I/O 説明PLL_CLK 入力 XPHY インターフェイスクロックCTRL_CLK 入力 RIU/遅延ライン/BISC クロックFIFO_RD_CLK 入力 FIFO 読み出しクロックCLK_FROM_OTHER_XPHY 入力バイト間クロック入力NCLK_NIBBLE_IN 入力ニブル間クロッキング用の N 側クロック入力PCLK_NIBBLE_IN 入力ニブル間クロッキング用の P 側クロック入力FIFO_WR_CLK 出力 FIFO の書き込みクロック。内部で生成されます。CLK_TO_LOWER 出力数字の小さいニブルへのバイト間クロック出力 (例外として、数字の大きいニブルへの場合が 1 つ存在)。CLK_TO_UPPER 出力数字の大きいニブルへのバイト間クロック出力。NCLK_NIBBLE_OUT 出力ニブル間クロッキング用の N 側クロック出力PCLK_NIBBLE_OUT 出力ニブル間クロッキング用の P 側クロック出力



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=am003-versal-clocking-resources.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=j_am003-versal-clocking-resources.pdfhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback/document-feedback.html?docType=Architecture_Manual&docId=AM010&Title=Versal%20ACAP%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B&releaseVersion=1.2&docPage=21

表 3: XPHY のクロック (続き)クロック I/O 説明

ストローブ/キャプチャクロック入力 (RX)出力 (TX)

ストローブ/キャプチャクロックは、NIBBLESLICE[0] への IOB を経由するか、ニブル間/バイト間クロッキングを使用して受信できます。ストローブは XPHY 内部で P 側クロックとN 側クロックに分離され、ニブル間クロッキングとデータキャプチャにはこれらを使用できます。ソース同期受信インターフェイス(SERIAL_MODE = FALSE) の場合、ストローブ/キャプチャクロックは位相関係が既知のデータと一緒に受信します。それ以外の受信インターフェイス (SERIAL_MODE = TRUE) では、キャプチャクロックは XPHY 内部で PLL_CLK から生成されます。SERIAL_MODE = TRUE の場合、ニブル間およびバイト間クロッキングはサポートされません。

表 4: クロックの接続クロック I/O 接続 (TX) 接続 (RX)

PLL_CLK 入力 XPLL.CLKOUTPHY XPLL.CLKOUTPHYCTRL_CLK 入力任意のクロックソースに接続可能任意のクロックソースに接続可能。FIFO_RD_CLK 入力 – FIFO_MODE_x による。FIFO モードの制御を参照。CLK_FROM_OTHER_XPHY 入力 – バイト間クロックを受信する場合は、バイト間クロック送信元のソースニブルの CLK_TO_LOWER または

CLK_TO_UPPER に接続。PCLK_NIBBLE_IN、NCLK_NIBBLE_IN

入力 – ニブル間クロックを受信する場合は、ソースニブルの PCLK_NIBBLE_OUTをデスティネーションニブルのPCLK_NIBBLE_IN に接続。NCLK_NIBBLE_OUT およびNCLK_NIBBLE_IN も同様に接続します。

FIFO_WR_CLK 出力 – ストローブから内部で生成するか、SERIAL_MODE = TRUE の場合はPLL_CLK から生成。

CLK_TO_LOWER、CLK_TO_UPPER

出力 – バイト間クロックを送信する場合は、バイト間クロックを受信するデスティネーションニブルのCLK_FROM_OTHER_XPHY にソースニブルの CLK_TO_LOWER またはCLK_TO_UPPER を接続。

PCLK_NIBBLE_OUT、NCLK_NIBBLE_OUT

出力 – ニブル間クロックを送信する場合は、ソースニブルの PCLK_NIBBLE_OUTをデスティネーションニブルのPCLK_NIBBLE_IN に接続。NCLK_NIBBLE_OUT およびNCLK_NIBBLE_IN も同様に接続します。




表 4: クロックの接続 (続き)クロック I/O 接続 (TX) 接続 (RX)

ストローブ/キャプチャクロック出力 (TX から見た場合) または入力(RX から見た場合)。

D 入力のいずれか 1 つから送信した後、対応する O0[x] ビットによって IOB に出力。ソース同期インターフェイスの場合、ストローブ/キャプチャクロックはNIBBLESLICE[0] (DATAIN[0])、ニブル間クロッキング (ポートは表 3 参照)、またはバイト間クロッキング (ポートは表 3 参照) で受信する必要があります。シングルエンドか差動かにかかわらず、ストローブ/キャプチャクロックを NIBBLESLICE[0] で受信する場合は、DELAY_VALUE_0 のみを 0 に設定する必要があります。ソース同期インターフェイスが複数のニブルにまたがる場合、ニブル間/バイト間クロッキングを使用してストローブを転送できます。SERIAL_MODE = TRUE の場合、キャプチャクロックはインターフェイスの各ニブルに対して PLL_CLK 入力から生成されます。SERIAL_MODE =TRUE の場合、ニブル間およびバイト間クロッキングはサポートされません。

表 5: XPHY クロッキングの属性属性説明

CONTINUOUS_DQS RX_GATING と組み合わせて、ストローブのゲーティングの有無および方法を指定します。DQS_SRC ストローブをどこから受信するか (NIBBLESLICE[0]、ニブル間クロッキング、バイト間クロッキング、またはシリアルモードの場合 PLL_CLK) を指定します。EN_CLK_TO_LOWER 数字の小さいニブルへのストローブ出力 (バイト間クロッキング) を有効にします。EN_CLK_TO_UPPER 数字の大きいニブルへのストローブ出力 (バイト間クロッキング) を有効にします。EN_OTHER_NCLK ニブル間クロッキングからのストローブの N 側クロックを有効にします。EN_OTHER_PCLK ニブル間クロッキングからのストローブの P 側クロックを有効にします。INV_RXCLK NIBBLESLICE[0] への受信ストローブを反転します。REFCLK_FREQUENCY PLL_CLK の周波数に設定します。RX_CLK_PHASE_P、RX_CLK_PHASE_N

ソース同期インターフェイスの場合、ストローブ (この場合は P 側クロックと N 側クロック) のセンタリングを制御します。RX_GATING CONTINUOUS_DQS と組み合わせて、ストローブのゲーティングの有無および方法を指定します。TX_GATING PHY_WREN を使用して送信データと送信ストローブ/キャプチャクロックをゲーティングします。NIBBLESLICE[1] は TX_GATING の影響を受けません。TX_OUTPUT_PHASE_90_ トランスミッター側でストローブ/キャプチャクロックをデータの中央に揃えるために使用します。ストローブ/キャプチャクロックを送信する NIBBLESLICE に適用すると、クロックがデータの中央に揃います。

重要: すべての PL-XPHY インターフェイスに XPLL の位相検出器を使用することを推奨します。インターフェイスが複数のバンクにまたがる場合は、PL にクロックを供給している XPLL の位相検出器のみを使用してください。詳細は、『Versal ACAP クロッキングリソースアーキテクチャマニュアル』 (AM003: 英語版、日本語版) を参照してください。



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=am003-versal-clocking-resources.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=j_am003-versal-clocking-resources.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=j_am003-versal-clocking-resources.pdfhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback/document-feedback.html?docType=Architecture_Manual&docId=AM010&Title=Versal%20ACAP%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B&releaseVersion=1.2&docPage=23

送信インターフェイスクロックは XPLL から供給しますが、ソース同期インターフェイスの受信クロックはニブル間クロッキングとバイト間クロッキングを使用してストローブを転送できます。インターフェイスが複数のニブルにまたがる場合、ニブル間/バイト間クロッキングを使用してストローブをほかのニブルに転送できます。• ニブル間クロッキングは、ニブルペア内でサポートされます (下図参照)。ニブルペアは、XPHY ニブル (0,1)、

(2,3)、(4,5)、および (6,7) です。• バイト間クロッキングは、XPIO バンク内の特定の XPHY ニブル間でサポートされます (下表参照)。ニブル間クロッキングは 2 つのニブルの間でのみ実行されますが、バイト間クロッキングは各ニブルがバイト間クロックを受信して転送することにより、1 つのストローブをさらに転送できます。ニブルはバイト間クロックを受信してニブル間クロックを生成できますが、ニブル間クロックを受信してバイト間クロックを生成することはできません。バイト間クロッキングを開始するソースニブルの CLK_FROM_OTHER_XPHY は、1'b1 に設定する必要があります。

• XPHY ニブル 8 はどのニブルともペアにならないため、ニブル間クロッキングはサポートされません。ただし、XPHY ニブル 6 からバイト間クロックを受信することはできます。XPHY ニブル 6 から XPHY ニブル 8 へのバイト間クロッキングを実行する場合は、CLK_TO_LOWER を使用します。この場合のみ、CLK_TO_LOWER/CLK_TO_UPPER の命名規則の例外として扱います。

• SERIAL_MODE = TRUE の場合、ニブル間/バイト間クロッキングはサポートされません。その代わり、各ニブルが PLL_CLK 入力からそれぞれのキャプチャクロックを生成します。

• ニブル間およびバイト間クロッキングは、同じバンク内のニブル間でのみ可能で、プログラマブルロジック (PL)には接続できません。

• バイト間クロッキングは、CRSE 遅延および QTR 遅延の前に送受信されます。このため、バイト間クロックはソースニブルとデスティネーションニブルの両方の遅延ブロックを通過します。

• ニブル間クロッキングは CRSE 遅延と QTR 遅延の間で送受信されます。このため、ニブル間クロックはソースニブルの CRSE 遅延およびデスティネーションニブルの QTR 遅延を通過します。

• BISC を使用する場合、NIBBLESLICE は互いに揃えられますが、ワードアライメントは保証されません。ニブル間およびバイト間クロッキングの両方、または一方を使用すると、ワードアライメントにさらにマイナスの影響を与えることがあります。




次の図に示す XPLL の配置は代表例で、ニブルに対する XPLL の実際の位置は異なることがあります。図 4: XPIO バンク内のニブル間およびバイト間クロッキング

XCC

XCC

XCC/

GC

XCC/

GC

XPLL

XPLL

XCC/

GC

XCC/

GC

XCC

XCC

XCC

FIFO

_WR_

CLK

FIFO

_WR_

CLK

FIFO

_WR_

CLK

FIFO

_WR_

CLK

FIFO

_WR_

CLK

FIFO

_WR_

CLK

FIFO

_WR_

CLK

FIFO

_WR_

CLK

FIFO

_WR_

CLK

ONLY GCs can route to PLLs

Inter-nibble clocking MUX

Inter-byte clocking MUX

XPHY 0 XPHY 1 XPHY 2 XPHY 8 XPHY 5 XPHY 6 XPHY 7XPHY 4

X21607-102319

XPHY 3




図 4 を表にしたものを、次に示します。表 6: XPIO バンク内のバイト間およびニブル間クロッキング

XPHY ニブル可能な接続先 (ニブル間クロッキング使用) 可能な接続先 (バイト間クロッキング使用) 可能な接続先 (バイト間、ニブル間、またはこれら2 つの組み合わせを使用)0 1 – 1

1 0 – 0

2 3 0、4 0、1、3、4、5、6、7、83 2 1、5 0、1、2、4、5、6、74 5 2、6 0、1、2、3、5、6、7、85 4 3、7 0、1、2、3、4、6、76 7 8 7、87 6 – 6

8 – – –

クロッキングの図に示したように、1 つのバンク内には目的の異なる 2 種類のクロック入力があります。• グローバルクロック (GC): 専用のクロック配線を備えたクロック入力で、スキューとデューティサイクルの歪みを抑え、ジッター耐性を高めるように設計されています。このため、外部クロックは GC ピンから入力することを推奨します。XPHY を使用するインターフェイスでは、GC ピンは通常 XPLL のクロックソースとして使用され、ここから XPHY へのクロックが供給されます。GC は、1 つの XPIO バンク内のすべての XPLL、および隣接するバンク内の XPLL に接続できます。

• XCC: XPHY 受信インターフェイス用のストローブ入力• GC/XCC: これらのピンは、GC と XCC のいずれか、または両方として使用可能注記: GC、XCC、または GC/XCC 入力をクロックまたはストローブの受信に使用しない場合、通常の I/O ピンとして使用できます。GC および XCC ピンの詳細は、『Versal ACAP クロッキングリソースアーキテクチャマニュアル』 (AM003: 英語版、日本語版) を参照してください。次の図に、クロックを受信可能な XCC および GC ピンと、それぞれに関連する NIBBLESLICE を示します。GC または XCC 入力に入る (データではなく) クロックは、シングルエンドか差動かにかかわらず、NIBBLESLICE[0] に関連する I/O ピンに入力する必要があります。差動クロックの場合、負側クロック (NIBBLESLICE[1] に関連する I/O ピンで受信) を NIBBLESLICE[0] の I/O ピンに入る信号と同じ差動バッファーに接続するようにしてください。NIBBLESLICE のうち、ストローブ回路に接続できるのは NIBBLESLICE[0] のみであるため、ストローブ配線におけるNIBBLESLICE[1] の使用はこのバッファーで終わります。1 つの NIBBLESLICE が 1 本のピンに配線されているため、クロックかデータかを問わず、差動信号を受信すると 2 つの NIBBLESLICE のピンと RX データパスが占有されます。NIBBLESLICE[0] がクロックを受信する場合は、GC/XCC 回路 (個々の使用状況とピンの機能による) を経由して、通常の RX データパスを通過します。

図 5: XCC および GC ピンと XPHY NIBBLESLICE の関係0 1 2 3 8 4 5 6XPLLsNibble

0 1 2 3 4 5 0 1 2 3 4 5 0 1 2 3 4 5 0 1 2 3 4 5 0 1 2 3 4 5 0 1 2 3 4 5 0 1 2 3 4 5 0 1 2 3 4 5NIBBLESLICE7

0 1 2 3 4 5XCC XCC XCC XCC XCC XCC XCC XCC XCC

GC GC GC GC

X21609-071520



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=am003-versal-clocking-resources.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=architecture-manuals;d=j_am003-versal-clocking-resources.pdfhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback/document-feedback.html?docType=Architecture_Manual&docId=AM010&Title=Versal%20ACAP%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B&releaseVersion=1.2&docPage=26

各バンクには 2 つの XPLL があるため、1 つのバンクで 2 種類のデータレートをサポートできます。ソース同期(SERIAL_MODE = FALSE) インターフェイスと SERIAL_MODE = TRUE のインターフェイスは同じバンクに共存できますが、各インターフェイスの各ニブルはソース同期のみ、または SERIAL_MODE = TRUE のみとして構成する必要があります。

XPHY の機能遅延XPHY には 4 種類の遅延があります。ただし、プログラマブルロジック (PL) から変更できるのは入力遅延と出力遅延のみで、その場合、CE、INC、LD、CNTVALUEIN、および RXTX_SEL を使用して変更します。注記: タップは、遅延ラインを使用して生成できる遅延の最小単位量です。タップの詳細は、『Versal AI コアシリーズデータシート: DC 特性および AC スイッチ特性』 (DS957: 英語版、日本語版) を参照してください。• 入力遅延: 受信したシリアライズ後のデータに最大 512 タップ (0 ～ 511 タップ) の遅延 (最小で 625ps) を与えることができます。XPHY NIBBLESLICE の出力遅延を入力遅延の最後までカスケード接続することにより、入力遅延を最大 1024 タップ (0 ～ 1023 タップ) の遅延 (最小で 1250ps) にまで増やすことができます。カスケード接続の詳細は、属性の CASCADE_ を参照してください。

• 出力遅延: シリアライズ後の送信データに最大 512 タップ (0 ～ 511 タップ) の遅延 (最小で 625ps) を与えることができます。

• コース (CRSE) 遅延: CRSE 遅延は、低周波数 (200MHz ～ 1GHz の PLL_CLK) のソース同期受信インターフェイスでのみ使用し、ストローブに対してのみ適用されます。PL からは制御できません。• エッジアラインのソース同期インターフェイスで使用します。• CRSE_DLY_EN で有効にします。• SELF_CALIBRATE = ENABLE とする必要があります。

• 4 分の 1 (QTR) 遅延: QTR 遅延は、P 側クロックおよび N 側クロックに適用されます。ストローブにのみ適用される CRSE 遅延とは、この点で異なります。PL からは制御できません。P 側クロックと N 側クロックの詳細は、クロッキングを参照してください。• SELF_CALIBRATE = ENABLE とする必要があります。

遅延の制御次の表に示すように、入力遅延および出力遅延は PL を利用して変更できます。



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds957-versal-ai-core.pdfhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds957-versal-ai-core.pdfhttps://japan.xilinx.comhttps://japan.xilinx.com/about/feedback/document-feedback.html?docType=Architecture_Manual&docId=AM010&Title=Versal%20ACAP%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B&releaseVersion=1.2&docPage=27

表 7: 入力遅延および出力遅延の制御RX_EN_VTCTX_EN_VTC LD CE INC 遅延ラインへの影響

0

0 0 0 変化なし0 0 1 変化なし0 1 0 1 タップ単位でデクリメント0 1 1 1 タップ単位でインクリメント1 0 0 CNTVALUEIN の値をロード1 0 1 CNTVALUEIN の値をロード1 1 0 サポートされない1 1 1 現在の CNTVALUEOUT の値に CNTVALUEIN の値を加算

次の表に、遅延関連の信号と各 NIBBLESLICE のマップを示します。表 8: 遅延制御信号と NIBBLESLICE のマップポート NIBBLESLICE[5] NIBBLESLICE[4] NIBBLESLICE[3] NIBBLESLICE[2] NIBBLESLICE[1] NIBBLESLICE[0] 説明

CE[5:0] CE[5] CE[4] CE[3] CE[2] CE[1] CE[0] 制御信号INC[5:0] INC[5] INC[4] INC[3] INC[2] INC[1] INC[0] 制御信号LD[5:0] LD[5] LD[4] LD[3] LD[2] LD[1] LD[0] 制御信号RXTX_SEL[5:0] RXTX_SEL[5] RXTX_SEL[4] RXTX_SEL[3] RXTX_SEL[2] RXTX_SEL[1] RXTX_SEL[0] 入力遅延ラインと出力遅延ラインのどちらに対して遅延ラインの更新を適用、または CNTVALUEOUTでタップ値を報告するかを選択します。CNTVALUEIN[53:0]

CNTVALUEIN[53:45]

CNTVALUEIN[44:36]

CNTVALUEIN[35:27]

CNTVALUEIN[26:18]

CNTVALUEIN[17:9]

CNTVALUEIN[8:0]

遅延ラインに適用するタップ数CNTVALUEOUT[53:0]

CNTVALUEOUT[53:45]

CNTVALUEOUT[44:36]

CNTVALUEOUT[35:27]

CNTVALUEOUT[26:18]

CNTVALUEOUT[17:9]

CNTVALUEOUT[8:0]

遅延ラインが現在使用しているタップ数

表 9: 遅延の属性属性説明

CASCADE_ NIBBLESLICE の入力遅延と出力遅延をカスケード接続し、NIBBLESLICE で利用可能な遅延を 2 倍にします。RX にのみ適用されます。CRSE_DLY_EN CRSE 遅延を有効にします。DELAY_VALUE_ NIBBLESLICE の入力および出力遅延の初期値を設定します。CASCADE_x = TRUE の場合、DELAY_VALUE_xに設定可能な最大遅延は 2 倍となります。

DELAY_VALUE_x は、NIBBLESLICE[x] の入力遅延と出力遅延の両方の初期値 (単位 ps) を設定します。DELAY_VALUE_x は時間単位で設定しますが、最終的には、遅延ラインにはタップ単位で遅延が適用されます。つまり、属性で遅延ラインの時間値を設定できるのは、DELAY_VALUE_x のみです。入力遅延または出力遅延の値を変更する際は、次の点に注意してください。• DLY_RDY は 1 とする必要があります。• グリッチを避けるため、入力遅延および出力遅�

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