EE1411

Logica CMOSLogica CMOSStaticaStatica

Circuiti Integrati Circuiti Integrati DigitaliDigitaliL’ottica del progettistaL’ottica del progettistaJan M. RabaeyAnantha ChandrakasanBorivoje Nikolic

EE1412

Circuiti CMOS StaticiCircuiti CMOS Statici In ogni istante (ad eccezione delle transizioni)

ciascuna uscita è connessa o a massa o a VDD attraverso un cammino a bassa resistenza

Le uscite delle porte logiche assumono in ciascun istante i valori della funzione booleana svolta dal circuito (a meno dei transitori di commutazione)

Al contrario, il funzionamento dei circuiti dinamici si basa sul temporaneo immagazzinamento in nodi capacitivi in alta impedenza

EE1413

Logica CMOS Statica ComplementareLogica CMOS Statica Complementare

VDD

F(In1,In2,…InN)

In1In2

InN

In1In2

InN

PUN

PDN

Solo PMOS

Solo NMOS

PUN e PDN sono reti logiche duali…

…

EE1414

Connessione di NMOS in serie/paralleloConnessione di NMOS in serie/parallelo

I transistor possono essere pensati come interrutori controllati dai segnali di ingresso

L’interruttore NMOS è chiuso quando l’ingresso è alto

X Y

A B

Y = X se A and B = vero

X Y

A

B Y = X se A or B = vero

I transistor NMOS conducono 0 “forti” ma 1 “deboli”

EE1415

Connessione di PMOS in serie/paralleloConnessione di PMOS in serie/parallelo

X Y

A B

Y = X se A and B = A + B = vero

X Y

A

B Y = X se A or B = AB = vero

I transistor PMOS conducono 1 “forti” ma 0 “deboli”

L’interruttore PMOS è chiusi quando il l’ingresso è basso

EE1416

Caduta di VCaduta di Vtt

VDD

VDD 0PDN

0 VDD

CL

CL

PUN

VDD

0 VDD - VTn

CL

VDD

VDD

VDD |VTp|

CL

S

D S

D

VGS

S

SD

D

VGS

EE1417

Circuiti CMOS complementariCircuiti CMOS complementari

A B A B

A B A B

Il PUP è la rete duale del PDN(dimostrabile con il teorema di DeMorgan)

Le porte logiche complementari sono invertenti

EE1418

Esempio: Porta NANDEsempio: Porta NAND

EE1419

Esempio: Porta NOREsempio: Porta NOR

EE14110

Porta Logica ArbitrariaPorta Logica Arbitraria

OUT = D + A • (B + C)

D

A

B C

D

A

B

C

EE14111

Costruire una porta logica complementareCostruire una porta logica complementare

C

(a) pull-down network

SN1 SN4

SN2

SN3D

FF

A

DB

C

D

F

A

B

C

(b) Deriving the pull-up networkhierarchically by identifyingsub-nets

D

A

A

B

C

VDD VDD

B

(c) complete gate

Rete di pull-down Scomposizione in serie e parallelo di sottoreti

Porta logica completa

EE14112

Proprietà della logica CMOS Proprietà della logica CMOS statica complementarestatica complementare Swing logico completo da 0 a VDD; margini di rumore

elevati. I livelli logici di tensione sono indipendenti dalle

dimensioni dei MOS Esiste sempre un cammino a bassa impedenza verso

massa o VDD in condizioni stazionarie; bassa impedenza di uscita

Impedenza di ingresso elevata; corrente assorbita praticamente nulla

In condizioni stazionarie non esiste alcun cammino diretto tra massa e VDD; consumo statico nullo

Il tempo di ritardo è funzione della resistenza e della capacità di uscita

EE14113

Modello ad interruttoreModello ad interruttore

A

Req

A

Rp

A

Rp

A

Rn CL

A

CL

B

Rn

A

Rp

B

Rp

A

Rn

B

Rp

A

Rp

A

Rn

B

Rn CL

NAND2 INVNOR2

EE14114

Tempo di ritardo e configurazione Tempo di ritardo e configurazione degli ingressidegli ingressi

Il tempo di ritardo dipende dalla configurazione degli ingressi

Transizione 01 Entrambi gli ingressi a 0

– tp = 0.69 Rp/2 CL

Un solo ingresso a 0– tp = 0.69 Rp CL

Transizione 10 Entrambi gli ingressi a 1

– tp = 0.69 2Rn CL

CL

B

Rn

A

Rp

B

Rp

A

Rn

EE14115

Dimensionamento dei transistorDimensionamento dei transistor

CL

B

Rn

A

Rp

B

Rp

A

Rn

B

Rp

A

Rp

A

Rn

B

Rn CL

2

2

2 2

11

4

4

EE14116

Dimensionamento dei MOS in una Dimensionamento dei MOS in una porta logica arbitrariaporta logica arbitraria

OUT = D + A • (B + C)

D

A

B C

D

A

B

C

1

2

2 2

4

4

8

8

6

3

6

6

EE14117

Tempo di ritardo e capacità dei Tempo di ritardo e capacità dei nodi interninodi interni Il tempo di ritardo dipende dalla

configurazione degli ingressi Transizione 01

Entrambi gli ingressi a 0– tp = 0.69 Rp/2 CL

Un solo ingresso a 0– tp = 0.69 Rp CL

Transizione 10 A=1 e B: 01

– Cint è già scarica– tp = 0.69 2Rn CL

B=1 e A: 01– Necessario scaricare anche Cint– tp = 0.69 2Rn CL+0.69Rn Cint

A=B: 01– tp = 0.69 2Rn CL ??

CL

B

Rn

A

Rp

B

Rp

A

Rn Cint

EE14118

The Elmore DelayThe Elmore Delay

EE14119

The Ellmore DelayThe Ellmore DelayRC ChainRC Chain

EE14120

Fan-in e Fan-outFan-in e Fan-out

N

Fan-out N Fan-in M

M

EE14121

Effetto del Fan-In sul tempo di Effetto del Fan-In sul tempo di ritardoritardo

DCBA

D

C

B

A CL

C3

C2

C1

Modello RC distribuito (Ritardo di Elmore)

tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)

Il tempo di ritardo si degrada rapidamente con l’aumentare del fan-in: con il quadrato del fan-in nel caso peggiore

EE14122

ttpp in funzione del Fan-In in funzione del Fan-In

tpLH

t p (

pse

c)

fan-in

Evitare porte con fan-in maggiore di 4

0

250

500

750

1000

1250

2 4 6 8 10 12 14 16

tpHL

quadratico

lineare

tp

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ttpp in funzione del Fan-Out in funzione del Fan-Out

2 4 6 8 10 12 14 16

tpNOR2

t p (

pse

c)

eff. fan-out

Tutte le porte hanno la stessa resistenza di uscita

tpNAND2

tpINV

EE14124

ttpp in funzione del Fan-In e del Fan-Out in funzione del Fan-In e del Fan-Out

Fan-in: dipendenza quadratica a causa dell’aumento di resistenza e capacità

Fan-out: ciascuna porta inserita all’uscita, aggiunge due capacità di gate in CL

tp = a1FI + a2FI2 + a3FO

EE14125

Ottimizzazione delle porte logiche: Ottimizzazione delle porte logiche: metodologie di progetto (1)metodologie di progetto (1) Dimensionamento dei transistor

Finché la capacità esterna è dominante Dimensionamento progressivo

InN CL

C3

C2

C1In1

In2

In3

M1

M2

M3

MNRete RC distribuita

M1 > M2 > M3 > … > MN (il MOS più vicino all’uscita è il più piccolo)

È possibile ridurre il ritardo fino al 20%;

EE14126

Ottimizzazione delle porte logiche: Ottimizzazione delle porte logiche: metodologie di progetto (2)metodologie di progetto (2)

Riordino degli ingressi

C2

C1In1

In2

In3

M1

M2

M3 CL

C2

C1In3

In2

In1

M1

M2

M3 CL

Cammino critico

carica1

01carica

carica1

Il tempo di ritardo dipende dalla scarica di CL, C1 e C2

Il tempo di ritardo dipende solo dalla scarica di CL

1

1

01 carica

scarica

Cammino critico

scarica

EE14127

Ottimizzazione delle porte logiche: Ottimizzazione delle porte logiche: metodologie di progetto (3)metodologie di progetto (3)

Architettura del circuito

F = ABCDEFGH

EE14128

Ottimizzazione delle porte logiche: Ottimizzazione delle porte logiche: metodologie di progetto (4)metodologie di progetto (4)

Impiego di buffer CMOS

CLCL