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7/30/2019 Circuiti digitali
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Circuiti digitaliI circuiti digitali sono circuiti elettronici che elaborano i segnali digitali.
I segnali digitali sono rappresentai mediante delle sequenze di numeri.
I sistemi digitali pi comuni utilizzano due valori e sono detti sistemibinari. In tali sistemi le tensioni di segnale sono al livello alto o
basso e vengono usati i simboli 1 e 0 per indicare i due possibili livelli.
Il funzionamento dei circuiti digitali pu essere descritto mediante
lalgebra Booleana.
I circuiti digitali sono impiegati in quasi tutti i campi dellelettronica,
incluse le telecomunicazioni, i controlli, la strumentazione e
naturalmente linformatica.
Ci dovuto alla disponibilit di circuiti integrati economici, che
racchiudono potenti circuiti digitali.
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Segnali digitali
1 logico
0 logico
Indeterminazione
Tensioni
VH2
VL1
VH1
VL2
21 LSL VVV 0 logico
21 HSH VVV 1 logico
12 HSL VVV Regione indefinita
N.B Essendo le tensioni corrispondenti
all1 logico pi alte delle tensioni
corrispondenti allo 0 logico, il sistema
descritto detto a logica positiva.
E possibile invertire lassegnazione
delle bande di tensione, ottenendo cosiun sistema a logica negativa.
I due valori delle variabili binarie vengonorappresentati con due diverse tensioni.
In realt, per tener conto delle inevitabili
intolleranze sui componenti e degli innumerevolialtri difetti che possono cambiare i livelli dellatensione di segnale, in generale, alle variabili binarievengono assegnati due intervalli di tensione distinti.
Indicando la tensione di segnale con VS, si hanno iseguenti casi:
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Famiglie logiche e scale di integrazione
CMOS BiCMOS GaAs
TTL ECL
Bipolar
1. Circuiti integrati su piccola scala (SSI) 1 10 porte logiche
2. Circuiti integrati su media scala (MSI) 10100
3. Circuiti integrati su larga scala (LSI) 1001000
4. Circuiti integrati su larghissima scala (VLSI) > 1000
Complementary
CMOS
Pseudo-NMOS Logiche
dinamiche
Tecnologie dei circuiti integrati digitali e porte logiche
Logiche
con porte di
trasmiss.
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L invertitore ideale
Se vI> V+/2 vo= 0
Se vI< V+
/2 vo= 1
vI
vO
V+/2 V+
vI
V+
vO
Il segnale di ingresso vIcontrollalinterruttore
La tensione di uscito vo prelevata aicapi dellinterruttore.
Il funzionamento il seguente:
La funzione logica realizzatadallinvertitore la funzione BooleanaNOT:
Y = A oppure Y = NOT A
Caratteristica ditrasferimento
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Porte logiche elementari (1)
A B Y
0 0 0
0 1 1
1 0 1
1 1 1
A B Y
0 0 0
0 1 0
1 0 0
1 1 1
OR: AND:
BAY BAY
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Porte logiche elementari (2)A B Y
0 0 1
0 1 0
1 0 0
1 1 0
NOR:
BAY
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
NAND:
BAY
A B Y
0 0 0
0 1 1
1 0 1
1 1 0
XOR:
BABA
BAY
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Caratteristica di trasferimento dell
invertitore realevO
vI
VM
Pendenza = -1
Pendenza = 1
Pendenza = -1
VOH
VOL
VOL VIL VIH VOHVM0
1Regione: ingresso basso vi < VIL
2 Regione: transizione VIL < vI > VIH
1 Regione: ingresso alto vI > VIH
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Livelli logici nominali VOH la minima tensione presente alluscita di una porta quando ci si
aspetta che sia al livello alto (1 logico).
VIH la minima tensione di ingresso che viene univocamente
riconosciuta come 1 logico.
VOL la massima tensione presente alluscita di una porta quando ci si
aspetta che sia al livello basso (0 logico).
VIL la massima tensione di ingresso che viene univocamentericonosciuta come 0 logico.
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Margini di rumoreV+
VOH
VIH
VIL
VOL
0
Tensioni
NML
NMH
Regione di indeterminazioneIHOHH VVNM
OLILL VVNM
Margine di rumore per ingressoalto:
Margine di rumore per ingressobasso:
Per massimizzare i margini di rumore sarebbe
auspicabile che VIL = VIH =(valore al centrodellintervallo VOL/VOH). Questo richiede che lacaratteristica di trasferimento nella regione di
transizione sia caratterizzata da un guadagno
elevato.
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Fan-in e Fan-out Fan-in:massimo numero di ingressi (e quindi il
massimo numero di variabili) che il circuito in esame
pu accettare con una degradazione del segnale diuscita che non superi le specifiche ammesse.Laumento del numero di ingressi degrada ingenerale le caratteristiche elettriche delle portelogiche.
Fan-out:massimo numero di porte logiche similiche possono essere connesse in uscita a una dataporta, mantenendo la degradazione del segnale diuscita in limiti accettabili.
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Dissipazione di potenza
La potenza dissipata in un circuito formata da due
componenti: statica e dinamica.
Per potenza dissipata da una porta logica si intende la potenza
media, fornita dallalimentazione, che viene assorbita dalla porta
logica nel suo funzionamento, ed data da:
dove V+ la tensione di alimentazione, i la corrente assorbita
dalla porta durante il suo funzionamento e T lintervallo di tempo
che comprende la somma dei tempi di permanenza nello stato
alto e in quello basso.
TD idTVP
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Dissipazione di potenza statica PS(1)
LL
LS R
V
VR
V
VIP
2
La dissipazione di potenza statica Pscorrisponde alla potenza assorbitadal circuito quando questo si trova in ognuno dei due stati stazionari:rispettivamente alto e basso.
Nellinvertitore ideale quando luscita alta (ingresso basso) non circolacorrente (IH= 0) e la potenza statica nulla.
Quando luscita bassa (ingresso alto) circola la corrente ILe la potenzastatica :
L
Sav R
V
P 2
2
La potenza statica media dissipata, assumendo che mediamente unaporta si trova per met tempo in ciascuno dei due stati :
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Dissipazione di potenza statica PS(2)
21
21
TT
TITI
VPLH
Sav
2LHSav
IIVP
Nel caso di invertitore realequando luscita alta(ingresso basso), la corrente IHnon nulla ma assumeun certo valore. La potenza V+I
Hassorbita quando
luscita nello stato logico alto differente da quellaV+IL assorbita nello stato logico basso esi definiscepotenza media dissipata PSav il valore medio tra le due:
Assumendo che mediamente una porta si trova per mettempo in ciascuno dei due stati si ha:
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Dissipazione di potenza dinamica PDd(1)
HLLH TTDd idTVidTV
TP
1
La dissipazione di potenza dinamica avviene durante le transizioni dauno stato logico allaltro, e dipende dalla corrente assorbita dalcircuito durante i tempi di transizione, essa data da:
La corrente assorbita nelle transizioni costituita da due componenti:
1. la corrente assorbita nellinvertitore stesso per cambiare stato.
2. La corrente necessaria per caricare la capacit CLche costituisce per ogniinvertitore il carico associato alluscita.
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Dissipazione di potenza dinamica PDd(2)
2
)(
VCfEfP LAHDd
LHT
LCCAH CVQVdtiVE2
Lenergia assorbita nel passaggio dallo stato basso a quello alto data da:
dove V+ la tensione di alimentazione e ic la corrente di carica della capacit.
Questa energia permet dissipata nellinvertitore e permet immagazzinata
nella capacit.
Nel passaggio dallo stato alto a quello basso, la capacit si scarica verso massa
e perde lenergia immagazzinata, per cui lenergia totale persa nelle due
transizioni sar proprio EAH.
Assumendo che linvertitore compia fcicli al secondo la potenza dinamica
dissipata vale dunque:
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Tempi di propagazione
vI
vO
t
t
VOH
VOL
VOH
VOL
(VOL+VOH)
(VOL+VOH)
50%
50%
90%
10%
90%
10%
tr tf
tPHL tPLH
tTHL tTLH
Nel segnale di ingresso sidefiniscono:
tr tempo di salita
tf tempo di discesaNel segnale duscita si definisconoi tempi di transizione:
tTHL tempo di transizione H-L
tTLH tempo di transizione L-H
Tra il segnale di ingresso e ilsegnale duscita si definiscono itempi di propagazione:
tPHLtempo di propagazione H-L
tPLHtempo di propagazione L-H
La rapidit della risposta ai segnali logici che
si presentano allingresso una caratteristica
importante dei circuiti digitali.
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Ritardo di propagazione
2
PLHPHLP
ttt
I tempi di propagazione identificano un ritardo tra la presenza delsegnale logico in ingresso e la sua elaborazione (per esempio la suanegazione logica) in uscita.
Viene definito ritardo di propagazionetp il valore medio tra questi dueritardi:
Nel caso in cui i due tempi di propagazione tPHLe tPLHsiano uguali, ilritardo tP= tPHL= tPLHcorrisponde proprio alla traslazione temporalecon cui il segnale si presenta in uscita rispetto allingresso.
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Prodotto ritardo potenza dissipata
Il prodotto potenza-ritardo (delay-power product, DP) una fattore di meritoche consente di confrontare le
diverse famiglie logiche. Questo parametro definitocome:
Dp PtDP
PD la potenza dissipata nella porta e DPsi misurain Joule.
Affinch una famiglia di porte logiche sia efficientedeve essere caratterizzata da un basso DP.
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Invertitore NMOS con carico resistivo (1)
GSi vv
DSO vv
DSGSD vvfi ,
DSDDD vViR
Analisianalitica
Retta di carico
Analisi
grafica
iD
vDS
Pendenza della retta
di carico = -1/R
A
Transistor interdetto:
interruttore aperto
VDD = Vmax0
B
Transistor aperto:
interruttore chiuso
Vmin
R
VDD
vGS = Vmax
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Invertitore NMOS con carico resistivo (2)
R
VVVVVK DDtDDN
minmin])(2[
1)(2min
tDDN
DD
VVKR
VV
La scelta di Rnon influenza il valore di uscita alta del circuito, mentre determina ilvalore delluscita bassae quindi dellescursione logica.
Per calcolare Vminsupponiamo che vI= vGS= VDDe quindi vO= vDS= Vmin il valore
logico basso.Assumendo che Vminsia sufficientemente piccolo rispetto a 2(VDDVt) lespressionedella corrente di DRAIN in regime di triodo pu essere semplificata, si ha dunque:
Una riduzione del livello logico basso comporta un aumento della resistenza di carico.
Assumendo per esempio un kN= 50A/V2, un rapporto W/L= 2 e Vt= 1V e assumendo
un valore accettabile di Vmin= 0.2V, per VDD= 5V si ottiene un valore di R= 30k.
Non agevole realizzare resistenza integrate con valori superiori a qualche k!!!
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Dispositivi MOS come carichi attivi (1)
Nella realizzazione di invertitori con tecnologia MOS, si sostituito ilcarico resistivo con un carico attivo utilizzando un dispositivo MOS anchecome resistenza dicarico,ci stato fatto per due motivi:
1. Un carico attivo occupa unarea molto pi piccola rispetto ad unaresistenza (la minimizzazione dellarea occupata assume un ruolofondamentale nella scelta del circuito).
2. La realizzazione del carico attivo con un MOS permette di ridurre la
corrente circolante nel carico (e quindi di aumentare la resistenzaequivalente)
Il dispositivo utilizzato come resistore non lineare, in unaconfigurazione in cui il terminale di controllo (gate) connesso a unpotenziale fisso, in modo da trasformare il dispositivo attivo in un bipolo.
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Dispositivi MOS come carichi attivi (2)
VVV DSGS
0DGV
Condizione pinch-offsempre verificata
2)( tND VVKI
NMOS ad arricchimento NMOS a svuotamento
I I
V V
tDDS VV 22 DSDStDND VVVKI per
2
tDND
VKI pertDDS VV
0GSV
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Dispositivi MOS come carichi attivi (3)
PMOSI
V
22 DSDStPDDPD VVVVKI
2
tPDDPD
VVKI
tPGSDS VVV
tPGSDSVVV
per
per
DDGS VV
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Invertitore NMOS con carico ad arricchimento (1)
vo
vI
Pendenza = -1
Pendenza = - (kR)
VDD Vt2VIH
VOH = VDDVt2
Vt1
VOL
Quando il segnale dingresso si trova allo 0 logico, cio ad una tensione minore della tensione di soglia Vt1di Q1,questultimo in interdizione e la tensione di uscita alta con il valore:
Luscita minore di VDD di una quantit pari a Vt2. Questo un grave difettoin quanto riduce lescursione ditensione fra i due stati e riduce anche il margine di rumore.
Quando vIsi trova al valore VDD Vt2 (1 logico), Q1 in triodo, mentre Q2 rimane in saturazione. Luscita risulta VOL.
2tDDOH VVV
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Invertitore NMOS con carico ad arricchimento (2)
2
1
2
1
)/(
/
LW
LW
K
KKR
11 )(2
1
LWCK OXn 22 )(
2
1LWCK OXn
Nella regione di transizione la caratteristica di trasferimento lineare, con pendenzapari a
Il rapporto tra i parametri di conduttanza K1e K2viene indicato con KR:
21 /KK
dove e
La costante KR nota con il nome di rapporto geometrico o fattore di formadellinvertitore.
Per ottenere una regione di transizione stretta e dunque un margine di rumore accettabile, ingenere si fa in modo che sia KR> 8. Aumentando KRaumenta anche larea occupatadallinvertitore.
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Funzionamento dinamico (1)
VOH
VOL
VOH
VOL
1/2(VOH +VOL)
vO
vI
t
t
0
0
tPHL tPLH
Cingloba tutti gli effetti capacitivi del MOSFET
Impulso dingresso ideale
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Funzionamento dinamico (2)
Andamenti di ID2in funzione di vo(curva dicarico) e di iD1in funzione di vo:
VOL (VOH +VOL) VOH =VDD Vt2 vO
iD1 , iD2vGS1 =VDD Vt2 D
N
AM
B0
2211MiNiDi
I DDDHL
HL
OLOHOH
PHLI
VVVC
t
2
1
MiAiI DDLH 222
1
LH
OLOLOH
PLH
I
VVVC
t
2
1
iD1
iD2
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Prodotto ritardo-potenza
Si pu ottenere un espressione approssimata del prodotto DPassumendoVOL0.
Si ha che:
228
5tDDLH VVKI tDD
PLHVVK
Ct
2
8.0
Dal momento che tPHL
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Invertitore NMOS con carico ad svuotamento (1)
Pendenza = -1
Pendenza = -1
vo
vi
VOH
VOL
VOHVIL VIHVOL0
Utilizzando un MOSFET a svuotamento come elemento di carico si ottiene un invertitore conguadagno pi alto, con una caratteristica di trasferimento pi brusca e con dei margini dirumore migliori. Inoltre questi miglioramenti possono essere ottenuti usando un fattore diforma K
Rminore e quindi unarea di silicio minorerispetto allaltro invertitore NMOS.
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Invertitore NMOS con carico ad svuotamento (2)
12 tDDR
tD
OL
VVK
VV
RR
tD
tIL
KK
VVV
21
R
tD
tIHK
VVV
321
DDOH VV
Una valutazione quantitativa delle dipendenze funzionali dei valori dei livellilogici VOL, VIL , VIH , VOHdal dimensionamento dellinvertitore pu essereottenuta per via analitica, eguagliando le correntiID1e ID2dei due
dispositivi.Si ottengono i seguenti valori:
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Funzionamento dinamico
VOL (VOH +VOL) VOH =VDD
iD1 , iD2
vGS1 =VDD
D
N
AM
B0
vO
iD2
iD1
Punto al
50%tPHL
tPLH
Si considera anche in questo caso una capacit Cche ingloba tutti gli effetti capacitivi.
I ritardi di propagazione tPHLe tPLHpossono essere calcolati determinando le correntimedie disponibili per caricare e scaricare il condensatore C.
Rispetto al carico ad arricchimento, il carico a svuotamento fornisce correnti pi alte su unintervallo di vOpi ampio. Questo consente di caricare pi velocemente la capacit di
carico e d luogo ad un ritardo di propagazione tPLH leggermente pi piccolo.
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Prodotto ritardo-potenza
2
8
1DDVCDP
Un espressione approssimata per il prodotto ritardo-potenza DPsi ricava in
modo analogo a quello usato per linvertitore a carico ad arricchimento. Si
ottiene:
dove una frazione minore ma molto prossima allunit, che tiene conto
delle variazioni di VtD con vO.
Questa espressione fornisce valori pi piccoli dei corrispondenti valoridellinvertitore con carico ad arricchimento.
Linvertitore NMOS con carico di svuotamento, rispetto a quello con carico ad
arricchimento, caratterizzato da un margine di rumore pi alto e una
maggiore velocit di funzionamento, occupando una minore area di silicio.
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Invertitore NMOS con carico a PMOS
12 tDDR
tPDD
OLVVK
VVV
RR
tPDDtIL
KK
VVVV
21
R
tPDD
tIHK
VVVV
321
DDOH VV
Dal momento che la curva di carico dellinvertitore NMOS con carico a PMOS qualitativamente simile a quella con carico a svuotamento anche la caratteristica ditrasferimento sar di forma simile.
I valori dei livelli logici VOL , VIL , VIH , VOH si ottengono
sostituendo il termine ( VDD |VtP| ) al termine |VtD| nelleespressioni dei livelli logici dellinvertitore NMOS con carico
a svuotamento.
Si ottengono i seguenti valori:
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Porte logiche NMOS con carico a svuotamento (1)
Porta NOR : A B Y0 0 1
0 1 0
1 0 0
1 1 0
BAY
BAY
Luscita alta solo se i due ingressi sono
contemporaneamente bassi.
In questo caso entrambi i transistor sono
interdetti e vY= VDD
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Porte logiche NMOS con carico a svuotamento (2)
Porta NAND : A B Y0 0 1
0 1 11 0 1
1 1 0
ABY
BAY
Luscita bassa solo se i due ingressi
sono contemporaneamente alti.
In questo caso entrambi i transistor sono
interdetti e vY= VDD
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Confronto fra porta NOR e porta NAND intecnologia NMOS
La portaNOR ottenuta collegando in parallelo i transistoridingresso. Seentrambi gli ingressi sono alti, QAe QBpossono essere sostituiti da un unicotransistore equivalente, con la stessa lunghezza, ma con una larghezza doppia
rispetto a QAe QB.
La porta NAND ottenuta collegando in serie i transistoridingresso. Quandosono in conduzione sia QAche QB, la lunghezza effettiva del canale tra il nododi uscita e massa doppia di quella del transistore invertitore. Ne segue che,per mantenere la tensione di uscita al valore VOLottenuto con linvertitore,
ciascuno dei transistoridingresso della porta NAND deve avere una larghezzadoppia di quella del transistore invertitore, in modo che la serie dei duetransistori in conduzione presenti lo stesso rapporto W/L.
Si deduce che larea occupata da una porta NAND maggiore di quellarichiesta da una porta NORa parit di numero di ingressi. Questo limitalimpiego delle porte NAND.
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Linvertitore CMOS
La tecnologia CMOS (Complementary Mos) , allo stato
attuale, la pi diffusa per i circuiti logici.
E la tecnologia pi impiegata nei sistemiVLSI.
Utilizza due MOSFET adarricchimento accoppiati: uno acanale n, QN, e uno a canale p, Qp.
Substrato di ogni FET collegato alsource per cui non presente effettobody.
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Funzionamento dellinvertitore CMOS (1)
vI= VDD
vGSN= VDD QN conducevGSP=0 QP interdetto
iDP= iDN=0 Corrente nulla
VOL=0 Uscita bassa
vI=0
vGSN =0 QN interdetto|vGSP| = vDD QP conduceiDP= iDN=0 Corrente nullaVOH= VDD Uscita alta
Punti di funzionamento dellinvertitore per i valori limiti di ingresso:
Si considera il transistor QNa canale ncome transistore pilota e quello QPa canale pcome carico.
Data la simmetria del circuito si sarebbe potuto fare il contrario ottenendogli stessi risultati.
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Funzionamento dellinvertitore CMOS (2)
vGSN = VOH = VDD
Punto di
lavoro
0VOL 0 VDD
Curva di carico
(vSGP = 0 )
i
vO
QN
QP
1 CASO ESTREMO:
vi= VDD
vGSN= VDDvSGP =0
vGSN = VDD
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Funzionamento dellinvertitore CMOS (3)
i
vO
Curva di carico
(vSGP = VDD )
vGSN = VOL =0
Punto di lavoro
VOH = VDD
0VDD
QP
QN
2 CASO ESTREMO:
vi=0
vGSN=0
vGSN =0
vSGP = VDD
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Invertitore CMOS: caratteristica di trasferimento (1)
22 OOtnINDN vvVvKi
2tpIDDPDP VvVKi
vO
vIVDDVIHVt VIL ( VDD Vt )
Vth =VDD/2
VOH =VDD
( VDD/2 +Vt )
( VDD/2 Vt )
VOL = 00
Pendenza
= -1
Pendenza = -1
QP in saturazione
QN in triodo
QN in saturazione
QP in triodo
QN e QP in saturazione
QN OFF
QP OFF
B
D
C
A 22 OOtnINDN vvVvKi 2
)( tninDN VvKi
22 oDDODDtpIDDpDP vVvVVvVKi
tnIO Vvv
tnIO Vvv
tpIO Vvv
tpIO Vvv
ttptn VVV KKK pn
Per QN risulta:
per
per
Per QP risulta:
per
per
Linvertitore CMOS progettato in modo da
avere:
e
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Invertitore CMOS: caratteristica di trasferimento (2)
Determinazione VIH:
QN lavora in regione di triodo
QP lavora in regione di saturazioneUguagliando iDNe iDPe supponendo QNQPmatched(KN = KP, Vtn =Vtp):
(1)
Derivando ambo i membri rispetto a vI:
22 OOtnINDN vvVvKi
2
tpIDDPDPVvVKi
222 tIDDOOtI VvVvvVv
tIDDI
OOO
I
OtI VvV
dv
dvvv
dv
dvVv 2222
2
DD
IHO
V
Vv
tDDIH VVV 25
8
1
Sostituendo vI= VIHe dvO/dvI=-1 si ha:
che sostituito nella (1) d
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Invertitore CMOS: caratteristica di trasferimento (3)
tDDIL VVV 238
1
Determinazione VIL:
Si utilizza la relazione di simmetria:
tDDIL VVV 2381 IL
DDDDIH VVVV
22
tDDIH VVV 258
1
0OLV
DDOH VV
In definitiva i valori caratteristici per linvertitore CMOS sono:
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Invertitore CMOS: Margini di rumore
IHOHH VVNM
OLILL VVNM
tDDDD VVV 258
1
tDD VV 238
1
tDD VV 238
1
02381
tDD VV
N.B la simmetria delle caratteristiche di
trasferimento in tensione ha portato a
margini di rumore uguali. Se QNe QPnon fossero bilanciati, la caratteristica
di trasferimento non sarebbe
simmetrica ed i margini di rumore nonsarebbero uguali!!!
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Andamento della corrente iD
in funzione di vI
i
vI
VDD/2
VDD - |Vtp|
Vtn VDD
Ipicco
0
Durante le transizioni da uno statoallaltro, attraverso la connessione inserie dei due MOS Q
Ne Q
Ppu
scorrere corrente. Questa correnteprovoca nellinvertitore CMOSdissipazione di potenza durante ilfunzionamento dinamico. Questacomponente di dissipazione
dinamica comunque di gran lungainferiore rispetto a quella associataalla corrente che scorre in QNe QPquando linvertitore connesso aduna capacit di carico C.
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Invertitore CMOS: Dissipazione di potenza
2
DDD VCfP
La potenza statica dissipatanellinvertitore CMOS nulla poich siaper ingresso alto (VDD) che basso (0) la corrente zero. Questo
uno degli aspetti pi importanti della tecnologia CMOS.La potenza dinamica dissipata dipende principalmente allenergiaspesa per la carica della capacit di uscita C. Questa componentedella dissipazione di potenza data da:
dove f la frequenza con cui viene commutato linvertitore.
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Invertitore CMOS: funzionamento dinamico (1)
Ipotesi :
Carico capacitivo
Impulso ideale in ingresso (tempi di salita e tempi di discesa nulli)
QN e QPmatched ( tPHL= tPLH)
Essendo il circuito simmetrico si considera uno solo dei processi dicommutazione, quello relativo allaccensione (turn-on)
t
t
vI
vO
VDD
tPLHtPHLVDD
VDD/ 2
0
0
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Invertitore CMOS: funzionamento dinamico (2)
0
Punto di lavoro dopo
che la commutazione
stata completataD
FM
E
A
Punto di lavoro per t = 0-
VDD vO
iDN Punto di lavoro per t = 0+
(VDDVt)
VDD/ 2
vGSN =VDD
Scarica del
condensatoreattraverso QN
Traiettoria del punto di lavoro quando la
tensione dingresso passa da VOL = 0 aVOH = VDD ( transizione 0 1 )nellistante t = 0.
Per t = 0- vO = VDD e il condensatore carico a questo valore.
A t = 0 vI = VDD e QP va in interdizione.
Il circuito equivalente il seguente con ilvalore iniziale vO = VDD
Il punto di lavoro allistante t = 0+ il punto E, in cui QN insaturazione e fa scorrere una corrente molto grande. Quando Csi scarica, la corrente che scorre in QN rimane pressochcostante fino al punto in cui vO = VDD Vt (punto F). Questa
porzione dellintervallo di scarica viene indicata con tPHL1.
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Invertitore CMOS: funzionamento dinamico (3)
DDN
PHLVK
Ct
8.0
221 tDDN
t
tDDN
tDDDDPHL
VVK
VC
VVK
VVVCt
DD
tDD
tDDN
PHLV
VV
VVK
Ct
43ln
22
DD
tDD
tDD
t
tDDN
PHLPHLPHLV
VV
VV
V
VVK
Cttt
43ln
2
121
Dal momento che si ottieneDDt VV 2.0
Possiamo scrivere:
Oltre il punto F QN in triodo. Il tempo necessario perch vO scende da ( VDD Vt) al
punto di mezzo ( vO = VDD/2), indicato contPHL2, possiamo scrivere:
Le due componenti di tPHL possono essere sommate, ottenendo:
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Invertitore CMOS: funzionamento dinamico (4)
DD
tDD
tDD
t
tDDP
PLHV
VV
VV
V
VVK
Ct
43ln
2
1
Lanalisi del processo di spegnimento (turn-off) analogaa quella di turn-on. Lespressione di tPLH identica a quella
di tPHL, tranne per il fatto che contiene KPal posto di KN:
DDP
PLHVK
Ct
8.0
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Invertitore CMOS: prodotto ritardo-potenza
Il prodotto ritardo-potenza (DP) dei CMOS pu essere
ottenuto moltiplicando la dissipazione di potenza
dinamica per il ritardo di propagazione:
N
DD
DDN
DDPHLDK
VCf
VK
CVCftPDP
22 8.08.0
I valori risultanti vanno da meno di 1pJper i circuiti VLSI a circa 10pJper i circuiti SSI.
DP direttamente proporzionale alla velocit di commutazione e puessere ridotto lavorando a basse frequenze. Inoltre pu essere ridotto
diminuendo la capacit di carico e/o la tensione di alimentazione.
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Porte logiche CMOS (1)
Porta NOR : Porta NAND :
BAY
BAY
ABY ABY
A B Y
0 0 1
0 1 0
1 0 0
1 1 0
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
Invertitore
di base
Invertitore
di base
BAY
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Porte logiche CMOS: dimensionamento (1)
Le porte CMOS si dimensionano facendo riferimento ad uninvertitore equivalentea cui possono essere riportate le porteper ogni data combinazione delle variabili logiche in ingresso.
Una connessione di nMOS uguali in parallelo equivalente a unsingolo MOS con un Keq= nK.
Una connessione di nMOS uguali in serie (circa) equivalente aun unico MOS con un Keq= K/n.
In qualunque condizione di funzionamento il comportamento siastatico che dinamico della porta CMOS in esame riconducibile aquello di un invertitore CMOS equivalentecon opportuni valoridi KPeqe KNeq.
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Porte logiche CMOS: dimensionamento (2)
Si cerca di realizzare porte logiche CMOS che forniscano uguali correnti dipull-upe di pull-down.
Per la parta NOR a due ingressi, quando i due ingressi sono collegati, la
corrente la somma delle correnti di Q1Ne Q3Npertanto la corrente di pull-down doppia rispetto a quella di un singolo MOS a canale n.
La corrente dipull-up fornita dalla serie di Q2Pe Q4Ped uguale a quella diun singolo MOS a canale p.
Pertanto le correnti saranno uguali solo se verificata la seguente condizione:
NNPP KKKK 3142 22
Essendo p 1/2n il rapporto W/Ldi Q2Pe Q4Pdovr essere circa ilquadruplo del rapporto W/Ldi Q1Ne Q3N, per una porta NOR a Ningressideve essere:
n
p
L
WN
L
W
2
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Porte logiche CMOS: dimensionamento (3)
n
pL
WN
L
W
2
Per la porta NAND a due ingressi dovr essere (W/L)p= (W/L)n.
Una porta NAND a due ingressi richiede, quindi unarea minore di
una porta NOR a due ingressi.
In generale, in una porta NAND a n ingressi deve essere:
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Porte a tre stati (three-state)
Le porte logiche a tre statipresentano in uscita tre differenti stati
(elettrici) di funzionamento: alto, basso ed alta impedenza (uscita disabilita).
I primi due stati dipendono dalla combinazione delle variabili di ingresso.
Il terzo stato non dipende dalle variabili logiche in ingresso ma dallapresenza di un segnale di abilitazione (enable) o disabilitazione (inhibit)della porta stessa, applicato a un particolare ingresso aggiuntivo dellaporta.
Sono utilizzate nella connessione di pi portea uno stesso bus di uscita,utilizzando lingresso di abilitazione in modo che solo una delle porte si divolta in volta abilitata, mentre le altre sono poste nella condizione di altaimpedenza.
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Invertitore CMOS con uscita three-state
I A Y
0 A A
1 A Z
Il PMOSche disconnette luscita versolalimentazione (QP4) pilotatodirettamente dal segnale I, mentrelNMOSche disconnette luscita verso
massa pilotato dal suocomplementare tramite un invertitorepilotato anchesso dal segnale I.
Quando I basso, entrambi i MOS sonoin conduzionee linvertitore funzionanel modo normale ( Y = NOT A).
Quando I alto i due MOS sonointerdetti luscita disconnessa siadalla massa che dall alimentazione, percui luscita assume il valore imposto suquesto terminale dalle uscite delle altreporte.
Schema
circuitale:
Tabella di verit:
Simbolo logico:
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Il Latch
Il latch un multivibratore bistabile costituito da2 invertitori interallacciati, G1e G2.
Gli invertitori formano un ciclo a controreazionepositiva.
Per studiare il funzionamento del latch, siinterrompe lanello di controreazione
allingresso di G1e si applica a questo ilsegnale vw.
Nell ipotesi che limpedenza dingresso di G1sia grande, tale interruzione non modifica lacaratteristica di trasferimento dellanello.
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Punti di lavoro del Latch
vZ
vW
C
B
A
VOH
VOL Punto di lavorostabile
Punto di lavorostabile
Punto di lavoroinstabile
vW = vz
vz in funzione di vW
0
vZ
vW
C
B
A
VOH
VOL Punto di lavorostabile
Punto di lavorostabile
Punto di lavoroinstabile
vW = vz
vz in funzione di vW
0
La caratteristica di trasferimento ( vz in funzione di vw) formata da 3 segmenti, di cui quello centralecorrisponde alla regione di transizione.
La retta vw= vz verificata quando viene ripristinata laconnessione tra Ze Win modo da chiudere lanello.
Le 3 intersezioni (A,B,C) dei due vincoli costituiscono ipossibili punti di funzionamento stazionario del sistema.
A e C rappresentano due possibili situazioni stabilidelsistema, in quanto in entrambi i punti la pendenza della
funzione di trasferimento a ciclo aperto nulla e quindisi ha unamplificazione complessivaA =0.
Un eventuale perturbazione del regime di equilibrioporter, in base alla teoria della reazione , a unevoluzione in uscita rapidamente smorzata intorno alpunto di funzionamento.
Il punto B, appartenente al tratto a pendenza
elevata della caratteristica a circuito aperto,
invece un punto instabile, perch se varia
luscita (in seguito a interferenze o rumore),
essendo A > 1, il punto di funzionamento si
allontana indefinitamente dal punto B per
raggiungere uno dei due punti stabili A o C.
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Latch: conclusioni
Ha due punti stabiliAe Cche corrispondono a due possibili livellilogici, che quindi costituiscono i due possibili stati del circuito.
Il puntoAcorrisponde alluscita del secondo invertitore nello statologico basso (0 logico), e quello Cnello stato logico alto (1 logico).
E un circuito bistabile con due uscite complementari.
In quale dei due stati stabili si trovi dipende dalleccitazione esterna
che lo spinge verso luno o laltro.
Memorizzalazione esterna rimanendo indefinitamente nello statoacquisito.
E capace di immagazzinare un solobit di informazione.
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FlipFlop SR(1)
R S Qn+1
0 0 Qn
0 1 1
1 0 0
1 1 ?
S
R
Q
Q
S
R
Q
Q
R S Qn+1
0 0 ?
0 1 0
1 0 1
1 1 Qn+1
Schema logico: Simbolo logico: Tabella della verit:
N
O
R
N
A
N
D
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Flip-Flop SR(2)
Caso 1:
Supponiamo che nel FFsia memorizzato uno 0 logico:
-Q 0
- Gli ingressi della porta G2sono bassi
-Q 1
-Q, applicato a uno dei due ingressi di G1mantiene Q a 0
Caso 2:
Per portare il FFnello stato di set, presentiamo un 1allingresso S, lasciando a 0 R:
-Qdiventa 0
- Gli ingressi di G1 sono 0
-Qva al livello alto (stato di set)
- Se Storna a 0 il FFrimane nello stato di set
Caso 3:
Per memorizzare uno 0 necessario portare Rad 1, lasciando Sa 0.
Il FF nello stato di resete vi rimane anchequando Rtorna a 0.
Caso 4:
Sed Rvengono portati ad 1contemporaneamente.
-G1
e G2
portano a 0 sia Qche Q(contraddice ladenominazione di uscite complementari)
- SeRed Stornano a 0 il FFrimane in uno statoindefinito
- Questa combinazione di ingressi non consentita
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FlipFlop SRin tecnologia NMOS
C
B
A
VI
VO
Punto di lavoro
stabile
Punto di lavoro
stabile
Punto di lavoro
instabile
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Multivibratore monostabile (one-shot)
Ha un punto di lavoro stabile dove pu rimanereindefinitamente.
Ha un punto di lavoro instabile dove pu rimanere
soltanto per un determinato intervallo di tempo T. Il circuito genera un impulso di durata T.
La durata dellimpulso di uscita non legata a quelladellimpulso di ingresso.
Pu essere usato come normalizzatore di impulsi.
MonostabileIn Out
In
Out
t
tT
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Multivibratore monostabile in tecnologia CMOS (1)
G1 G2
2 porte NOR CMOS con 2 ingressi G1e G2 Condensatore di capacit C
Resistenza R
VI fornisce al monostabile gli impulsi ditrigger
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Multivibratore monostabile in tecnologia CMOS (2)
Per evitare che il segnale dingresso superi la
tensione VDD (di pi di una caduta di diodo),
oppure scenda sotto la tensione di massa (di pi
di una caduta di diodo) vengono collegatiallingresso delle porte dei diodi.
Questi diodi di aggancio svolgono una funzione
importante nel funzionamento della porta G2.
Ogni coppia di diodi si presenta in parallelo.
Quando la tensione tende ad uscire dai limiti
imposti dalle alimentazioni, i diodi forniscono un
percorso a bassa resistenza, mentre per valori
intermedi di tensione la corrente di ingresso
sostanzialmente nulla.
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Multivibratore monostabile in tecnologia CMOS (3)
Quando luscita della porta bassa le sue caratteristiche diuscita possono essere rappresentate dalla resistenza Ronversomassa, il cui valore generalmente di qualche centinaio di
Ohm.La corrente scorre dal circuito esterno verso il terminale diuscita delle porte: la porta sta assorbendo (sinking) corrente.
Quando luscita alta la corrente scorre da VDDverso ilcircuito esterno, attraverso il terminale di uscita: la porta staerogando(sourcing) corrente.
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Multivibratore monostabile in tecnologia CMOS (4)
t
t
t
t
0
0
0
0
vO2
vI2
vO1
vI
VDD
VDD
VDD
T
V1
V2
V2
V1 Costante di tempo = C ( R +Ron )
Costante di tempo = C ( R +Ron )
vthVerso VDD
( VDD+ VD1)
Prima dellimpulso di trigger (stato stabile):
Luscita di G1, vO1 alta, il condensatore scarico elingresso di G2 , vI2 , alto.
Luscita di G2 , vO2 , bassa.
Questa tensione bassa riportata allingresso ed essendo vIbassa, luscita di G
1risulta alta come supposto.
Applicazione impulso di trigger :
La tensione duscita di G1, vO1 , scender, ma nonesattamente a zero poich G1 assorbe corrente ed ha unaresistenza di uscita finita Ron , piuttosto vO1 si abbassa di unaquantitV1.
Tale caduta applicata a G2 attraverso C, che durante iltransitorio si comporta come c.c.
La tensione dingresso di G2 , vI2 , scende di un identicovaloreV1.
Durante il transitorio presente una corrente istantanea che
scorre da VDD a massa attraverso R, Ced il terminale duscitadi G1. E presente un partitore di tensione formato da R e Ronda cui possibile determinareV1:
onDD RR
RVV
1
21 PP tt
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Multivibratore monostabile in tecnologia CMOS (5)
Labbassamento di tensione allingresso di G2 fa s che la suauscita vO2 salga a VDD.
Questo segnale mantiene luscita di G1 bassa, anche dopo chelimpulso di trigger tornato a zero.
Il circuito si trova nello stato quasi-stabile:
La corrente che scorre in R, C e Ron determina la carica di C e facrescere esponenzialmente la tensione vI2 verso VDD con costantedi tempo C( R+Ron ).
La tensione VI2 continua a crescere finch non raggiunge latensione di soglia VtH di G2.
A questo punto si verificher la commutazione di G2e la sua uscitavO2 va a 0 facendo commutare anche G1.
Luscita di G1 tender a salire verso VDD ma la sua variazioneistantanea limitata aV2.
Questa variazione di vO1viene fedelmente riprodotta allingresso diG2attraverso C. In questo modo anche lingresso di G2 cresce di
V2.
A causa della presenza di D1tra lingresso di G1e VDD, vI2 puarrivare al massimo a VDD +VD1 con VD1 (circa 0.7V) la caduta aicapi di D1:
thDDD VVVV 12
t
t
t
t
0
0
0
0
vO2
vI2
vO1
vI
VDD
VDD
VDD
T
V1
V2
V2
V1 Costante di tempo = C (R +Ron)
Costante di tempo = C ( R +Ron )
vthVerso VDD
( VDD+ VD1)
21 PP tt
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Multivibratore monostabile in tecnologia CMOS (6)
Dato che vI2 maggiore di VDD( di una quantit VD1) la corrente uscir da G1e scorrerattraverso Cnel parallelo tra Re D1. Questa corrente scarica Cfinch vI2non sar scesofino a VDDe vO1non sar salito fino a VDD.
Il monostabile non risente di nuovi impulsi dingresso finch il condensatore non si completamente scaricato.
Lintervallo di scarica del condensatore detto tempo di recupero ( recovery time).
Circuito equivalentedurante la scarica di C:
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Durata Tdellimpulso
thDD
DD
on
onVV
V
RR
RRRCT ln
onDD RR
RVV
1
t0
vI2
VDD V2V1 Costante di tempo = C (R +Ron)
vthVerso VDD
( VDD+ VD1)
Per ricavare unespressione della durata Tdellimpulso prodotto dalmonostabile si fa riferimento al diagramma di temporizzazione di vI2e alvalore diV1:
f
RC
t
fi VeVVV
DD
RC
t
DDDDI VeVVVv
12
DDRRC
T
th VeVV on
1
thDD
DD
onthDD
RRC
T
VV
V
RR
R
VV
V
eon
1
Generico esponenziale:
Nel nostro caso:
Pert = T :
Passando ai logaritmi:
thDD
DD
VV
VCRT ln
2lnCRT
perRon =0 :
se Vsl = VDD/2 :
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Multivibratore astabile in tecnologia CMOS
VDD
VDDvO1
vO2
VDD
t
t
t0
0
0
Vth
Costante di
tempo = CR
Verso 0
Verso VDD
Resistenza duscita della porta CMOStrascurabile
Diodi ideali (in conduzione la caduta di tensione nulla)
Ipotesi:
th
DD
thDD
DD
V
V
VV
VCRT ln 4lnCRTPerVth = VDD/2
Il periodo di oscillazione dato da:
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Le memorie (1)
La maggior parte dei sistemi digitali contiene degli elementi di memoria, capacidi immagazzinare dati e istruzioni, da fornire in tempi successivi alle unit dielaborazioni o alle unit di ingresso/uscita.
Una prima classificazione delle memorie riguarda la divisione in memoriesequenziali e memorie ad accesso casuale.
Nelle memorie sequenzialii dati sono immagazzinati in maniera sequenziale inun supporto che permette la loro registrazione in serie, e anche la letturaavviene in maniera sequenziale, in quanto per leggere in uscita lNmobit,
occorre attendere che scorrano in uscita tutti i bit incamerati precedenti a quelloin esame (un esempio il nastro a scorrimento).
Le memorie ad accesso casuale sono basate su un organizzazione matricialedelle singole celle di memoria che sono poste sulle intersezioni di una serie dirighe e colonne. Il tempo di accesso alla memoria uguale per tutte le celle e
non influenzato dal numero di bit memorizzabile dalla memoria stessa.
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Le memorie (2)
Sebbene i circuiti sequenziali sono considerati circuiti di memoria, si definisconomemorie quei circuiti che contengono un numero elevato di bit in manieraorganizzata, forniti in uscita mediante unoperazione di lettura.
La seconda classificazione per le memorie divide le memorie ad accesso casualein memorie a sola lettura (ROM, Read-Only Memory) e memorie alettura/scrittura (RWM, Read/Write memory).
Nelle ROM le informazionisono immagazzinate nelle celle allatto dellarealizzazione, e possono essere solo lette indirizzando opportunamente lamemoria.
Nelle RWM le informazioni possono essere ripetutamente scritte nelle singolecelle e lette, con operazioni dette di scrittura e di lettura.
In realt la dizione di memoria ad accesso casuale, o memoria RAM (RandomAccess Memory), oggi riservata alle sole memorie di lettura/scrittura (RWM),pur essendo quelle ROM basate anchesse su un accesso di tipo casuale per lalettura.
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Le memorie (3)
La terza classificazione delle memorie riguarda la capacit diconservarele informazioni memorizzate anche quando viene
rimossa lalimentazione del sistema: si dicono memorie non volatili (Non Volatile Memory, NVM) quellememorie che conservano linformazione anche in assenza dialimentazione elettrica del circuito.
si dicono memorie volatili quelle in cui linformazione viene persain assenza di alimentazione.
Le memorie ROM sono memorie non volatili, mentre le RAM, siastatiche che dinamiche, sono memorie volatili.
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Memorie ad accesso casuale (RAM)
A0
A1
A2
A4
A3
A5 A7A6 A8 A9
Colonna 0 Colonna 1 Colonna 31
Riga 0
Riga 1
Riga 31
Linee di parole (word line)
Linee di bit (bit line)
Linee di riga
Chip di memoria da 1Kbit:
10 bit di indirizzo
5 bit per indirizzo di riga
5 bit per indirizzo dicolonna
32 righe e 32 colonne
1024 celle di memorie
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Decoder e buffer di indirizzo (1)
Gli ingressi dindirizzo di un chipRAM sono di solito interfacciatiattraverso un inverter.
Per esempio in una RAM NMOSvengono utilizzati i circuiti concarico a svuotamento.
Ciascun buffer dingresso fornisceil bit dingresso e il suo
complemento.La disponibilit dei valoricomplementati semplifica ladecodifica.
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Decoder e buffer di indirizzo (2)
Riga 0
Riga 1
Riga 2
Riga 3
Riga 7
Indirizzo di riga (dal buffer dindirizzo)
A2 A2 A1 A1 A0 A0
VDD
Il decoder completo degliindirizzi viene di solito connesso
sotto forma di matrice.
Attraverso un indirizzo di 3 bit
si sceglie una delle otto linee diriga.
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Temporizzazione del chipdi memoria
Tempo di accesso : tempo che intercorre fra linizio di un
operazione di lettura e listante in cui il
dato compare in uscita.
Tempo di ciclo : tempo minimo consentito fra due operazioni
consecutive di memorie
Le memorie MOS sono caratterizzate da tempi di accesso e di ciclodellordine di 10 - 100 ns.
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Celle statiche di memoria (SRAM) (1)
Nelle RAM il maggior numero di dispositivi utilizzato perrealizzare le celle elementari di memoria, occorrono tante cellequanti sono i bit immagazzinabili dalla memoria.
Le RAM statiche utilizzano come celle di memorie dei flip-flop. Si prenderanno in esame le celle statiche in tecnologia NMOS e
CMOS.
ESEMPIO:
Memoria RAM indirizzabile con parole da 16 bit: 8 bit per le righe e 8 per le colonne
I decodificatori di riga e colonna (da 8 a 28 = 256) richiederanno 8 x 256 = 2048
dispositivi ciascuno.
Gli amplificatori di lettura e scrittura (uno per colonna) saranno 256
Le celle di memoria devono essere 28 x 28 = 65 536.
Questa memoria viene indicata come memoria da 64kbit
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Celle statiche di memoria (SRAM) (2)
Cella SRAM in tecnologia CMOS:Ogni cella SRAM (sia in tecnologia NMOSche CMOS) formata da un flip-flopche
contiene due invertitori accoppiati inmodo incrociato e da due transistordiaccesso (Q5e Q6).
Quando la riga selezionata i transistor diaccesso sono accesi e connettono il flip-flop sia alla linea di colonna Dche alla
linea di colonna negata D.I transistor di accesso funzionano comeporte di trasmissione che consentono unflusso bidirezionale tra il flip-flope le lineeDe D.
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Celle statiche di memoria (SRAM) (3)
Cella SRAM in tecnologia NMOS con caricoa svuotamento:
Operazione di lettura in cella di un bit 0:
Q1N ON eQ2N OFF
Le tensioni delle linee D e D vengono postea VCC/2.
Quando si accendono Q5 e Q6 la correntescorre dalla linea D a massa attraverso Q5eQ1N.
Questo causa un abbassamento di tensione
sulla linea D.
Contemporaneamente la corrente scorre da
VCC verso la linea D passando attraversoQ4 e Q6, provocando un aumento della suatensione.
La tensione di segnale tra D e D fornitaallamplificatore di lettura (sense) dellacolonna e la sua uscita verr connessa alla
linea data-output del chip.
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Celle statiche di memoria (SRAM) (4)
Cella SRAM in tecnologia NMOS con caricoa svuotamento:
Operazione di scrittura in cella:
Il dato ed il suo complemento vengono
trasferito sulle linee D e D.Se di deve scrivere un 1, la linea D vieneportata a VCC e la linea D a massa.
I transistori di conduzione Q5 e Q6 fannocomparire una tensione alta sul gate di Q2 euna bassa sul gate Q1.
Il flip-flop viene dunque forzato nello statoin cui il drain di Q1 alto e quello di Q2 basso.
Questo stato viene mantenuto
indefinitamente finch non viene modificato
da unaltra operazione di scrittura.
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Celle statiche di memoria (SRAM) (5)
Cella SRAM in tecnologia NMOS con caricoin Si policristallino:
Un fattore chiave che consente di
realizzare chip di memoria di elevatacapacit la dissipazione di potenza
per bit che deve essere mantenuta
quanto pi bassa possibile.
Si utilizzano dei resistori di carico
realizzati nello strato di Si policristallino
attraverso un addizionale passotecnologico.
E possibile ottenere resistori di grande
valore, riducendo la potenza dissipata
in ogni cella.
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Circuiti di lettura e scrittura nelle SRAM
I circuiti di lettura e scrittura delle linee
sono essenzialmente degli
amplificatori abilitati dalle uscite deldecodificatore di colonna.
Nella fase di scrittura pilotano in uscita
le tensioni di linea in funzione dei dati
inviati ai loro ingressi.
Perloperazione di lettura, amplificanolo sbilancio di tensioni sulle due linnee
dati e lo trasferiscono come segnale
logico in uscita.
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RAM Dinamiche (DRAM) (1)
Per aumentare la capacit di memoria disponibile a parit di area del chipoccorre:
ridurre il numero di transistori per cella elementare di memoria;
ridurre il numero di interconnessioni, in particolare ridurre le dimensioni (e ilnumero) della linee per lalimentazione delle celle, e quelle per la lettura e lascrittura dei dati.
Per far ci si impiegano i concetti della logica dinamica per la realizzazione dicelle di memoria basate sulla conservazione della carica accumulata in una
capacit.Le memorie RAM che utilizzano celle di memoria dinamiche vengono indicatecome DRAM (DynamicRAM), e permettono di ottenere le pi elevate capacit dimemoria a parit di area utilizzata.
La tecnologia obbligatoriamente quella MOS; con luso delle celle di memoria
dinamiche si riducono i dispositivi necessari per la singola cella.
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RAM Dinamiche (DRAM) (2)
In una DRAM i dati binari sono immagazzinati sotto forma di carica sullacapacit della cella di memoria.
Uno 0 logico rappresentato dallassenzadi carica e quindi da una tensione
prossima a zero.
Un 1 logico rappresentato da una tensione del condensatore di valoreprossimo alla tensione di alimentazione.
Sono presenti effetti di perdita per cui il condensatore tende a perdere la suacarica.
Per il corretto funzionamento della RAM dinamica fondamentale loperazione direfresh (rinfresco).
Durante il refreshil contenuto della cella viene letto e il dato viene riscritto,ripristinando la tensione sul condensatore al valore appropriato.
Il refreshdeve essere effettuato ogni 2-4ms, ci implica la presenza di un clock.
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RAM Dinamiche (DRAM) (3)
CQN
Cella
Word line
Bit line
CL
La cella pi comune nelle RAM dinamica la cella ad un transistor, cheimpiega un MOS e una capacit per bit di memoria.
Il gate del transistore connesso alla linea di parola, mentre il drain allalinea di digit.
C 0.05pFCL 20-30 volte pi grande.
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RAM Dinamiche (DRAM) (4)
Quando la riga selezionata tutti i transistor nella riga vanno in conduzione e ilcondensatore di memoria di ciascuna cella connesso alla bit line, trovandosi inparallelo a CL.
Se si deve leggere un 1 la tensione su Cprodurr un incremento positivo della tensionesu CL. Essendo CL>> Clincremento di tensione su CL molto minore della tensioneiniziale su C.
Se si deve leggere uno 0 ai capi di CLnon si verificher nessun incremento.
La variazione di tensione sulla bit line rivelata ed amplificata dal sensedi lettura, ilsegnale amplificato viene imposto sul condensatore ripristinando il livello di segnale e
rinfrescando tutte le celle della riga.
Il segnale alluscita dellamplificatore di lettura della colonna selezionata vienepresentato sulla linea data output del chip.
Loperazione di scrittura procede in maniera simile, con la differenza che il dato dascrivere presente sul data input, viene applicato dal decoder di colonna alla bit lineselezionata. Questo dato quindi memorizzato sulla Cdella cella selezionata.
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Memorie a sola lettura: ROM (1)
Sono circuiti in cui le informazioniconsistono in determinate paroleimmagazzinate nella matrice di circuiti combinatori che costituiscono la memoriastessa.
Le parole possono essere presentate alle uscite in funzione degli indirizzi logiciforniti agli ingressi.
Pu essere vista come un circuito combinatorio che fornisce in uscita una serie didati Y0, Y1,YM-1 , in corrispondenza di una serie di ingressi (indirizzi)A0 , A1,AN-1 . Con N bitdi ingresso si possono avere 2
Ncombinazioni di parole in uscita,ognuna formata da M bit.
Le informazioni vengono conservate permanentemente nella configurazione delcircuito anche se questo non alimentato, e quindi la memoria non volatile.
L applicazione principale della ROM quella di conservare (e fornire) le istruzionidi un programma di controllo di un processore o i dati di una tabella di valori (look-up table) per realizzare una funzione matematica.
2N x M
bit
A0
A1
An-1 YM-1
Y0
Y1Simbolo logico di una memoria
ROM a 2N x M bit
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Memorie a sola lettura: ROM (2)
Lorganizzazione in termini di blocchi combinatori di una memoria ROM basata su un circuito di decodifica dellindirizzo in ingresso, che abilitauna delle linee di un circuito di codifica che presenta in uscita la parola
definita in base alla codifica prescelta.Le scelte delle tecnologie e dei dispositivi da utilizzare per larealizzazione delle ROM sono dettate di requisiti richiesti sul numero dibit (o di parole) da memorizzare, ossia dalla capacit di memoria, e daitempi di accesso alle informazioni (tempi di lettura).
Per le memorie ROM ad alta capacit la scelta orientata su tecnologieMOS e CMOS.
Per le applicazioni nelle quali vi necessit di bassi tempi di lettura sonoutilizzate le tecnologie bipolari.
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ROM in tecnologia NMOS (1)
ROM a 32 bit ( 8 parole da 4 bit).
Matrice di MOSFET ad arricchimento.
I gate sono connessi alle linee di parola.
I drain sono connessi alle linee di bit.
I source sono a massa.
Nelle celle che memorizzano uno 0 presente il
MOSFET.
Nelle celle che memorizzano 1 non presente
nessun dispositivo.
Il decoder di riga seleziona una delle 8 paroleponendo al livello alto la tensione della linea.
I transistor connessi alla linea vanno in
conduzione, portando la tensione delle linee di bit
a 0.
Le linee di bit senza il transistor rimangono alla
tensione di alimentazione.
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ROM in tecnologia NMOS (2)
Lintroduzione delle informazioni desiderate nella ROM, e cio la codifica voluta per ogniindirizzo, consiste nel definire le posizioni nella matrice nelle quali devono essere inseriti iMOS, riga per riga.
Questa scrittura delle informazioni viene detta personalizzazione della memoria, e pu
essere fatta a diversi livelli di realizzazione della ROM:
definizione della ROM a livello di realizzazione del tracciato del circuito integrato;questa modalit viene utilizzata sol per applicazioni specifiche, nelle quali la ROM eparte di un circuito integrato pi grande;
realizzazione di una struttura generale dalla industria che realizza il circuito integrato,con MOS presenti in ogni nodo della matrice ma non contattati, in quanto il processo si
arresta al livello di realizzazione della metallizzazione. Questultima va in seguitorealizzata in accordo con le specifiche relative alla codifica richiesta dallutilizzatore.Questo tipo di ROM prende il nome di ROM programmabile con maschera ( Masked-ROM);
programmazione effettuatadirettamente dallutilizzatore su componenti standard, dettimemorie ROM programmabili (Programmable Read Only Memory, PROM), indicandocon questo nome le memorie programmabili direttamente dallutente.
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Memorie programmabili (PROM)
Le PROM sono ROM che possono essereprogrammate dallutilizzatore, ma solo una volta
La PROM a BJT utilizza fusibili di Si policristallino perconnettere lemettitore di ciascun BJT allacorrispondente linea di digit
Il fusibile lasciato intatto se si vuole memorizzare
uno 0. Il fusibile bruciato se si vuole memorizzare un 1
Il processo di programmazione irreversibile.
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Memorie non volatili
Permemorie non volatili (NVM) si intendono le memorie il cui
contenuto pu essere programmato direttamente dallutilizzatore per
via elettrica, su componenti standard realizzati dai produttori,
mantenendo le informazioni anche quando lalimentazione rimossa.Le memorie non volatili si suddividono in:
EPROM (Electrically Programmable ROM), memorie che possono essereprogrammate elettricamentedallutilizzatore, e cancellabili, ma non per viaelettrica, in quanto richiedono unesposizionea radiazione UV del chip.
EEPROM (Electrically Erasable Programmable ROM), memorie in cui ogni bitdella memoria pu essere sia programmato che cancellato elettricamentedallutilizzatore.
FLASH, memorie in cui lutilizzatore pu programmare elettricamente ognisingolo bit della memoria, mentre deve cancellare globalmente tutta lamemoria (o larghi blocchi della stessa), sempre per via elettrica.
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Meccanismi di programmazione (1)
Si utilizza un MOSFET con due GATE sovrapposti sul canale
tra sourcee drainchiamato FAMOS (Floating gate Avalanche mode MOS)
G1 la gate pi vicina al canale, realizzata da uno strato di polisilicioisolato perch circondato dallossido (floating gate), serve amodificare la tensione di soglia del MOS mediante introduzione dicariche negative
G2 connessa al terminale di ingresso come in un normale MOS
D
S
Gatediselezione
Gatedi selezione G2
Gatefluttuante G1
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Meccanismi di programmazione (2)
1
2
12 )1( GG V
CCV
TT VC
CV )1(
2
1'
2
1
2
1221211 )1()(
C
QV
C
CVQVVCVC GGGGG
I due gate possono essere rappresentati come la serie di due capacit C1 e C2 tra il terminale di
ingresso e il substrato di silicio in cui si forma il canale (MOS ad arricchimento). In assenza di
cariche negative su G1 (dispositivo non programmato), la tensione di gate applicata al
terminale esterno di gate corrisponde alla tensione VG2 che data da:
La tensione che determina il canale del MOS VG1, se VG1 > Vt, il MOS conduce. Tenendo contoche la tensione di gate VG2 applicata al terminale esterno G2, rispetto a questo il MOSpresenta una tensione di soglia Vt :
Se gli spessori dellossido sono uguali, si ha C1 = C2, e VG1= Vt 0.8V, Vt 2 Vt. Se vi una
carica negativaQ accumulata su G1 (dispositivo programmato), la tensione VG2 si pudeterminare come:
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Meccanismi di programmazione (3)
iD
vGS
Non programmato (1) Programmato (0)
Tensione di lettura0
Q = 0 Q < 0
*
22
1
2 )1( TTG VC
QV
C
CV
Il valore che deve assumere VG2 affinch VG1 sia pari a Vt fornisce il nuovo valore di soglia V*tdato da:
Il dispositivo programmato rimane
interdetto per tutti i valori di VG, se
V*t > VDD.
Si assume arbitrariamente che lo
stato non programmato
rappresenta un 1 memorizzato,
mentre lo stato programmato
rappresenta uno 0 programmato
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Meccanismi di programmazione (4)
I meccanismi fisici utilizzati per programmare i MOS a
doppia gate, e cio per portare una carica negativa nellagate isolata G1 sono:
iniezione di elettroni caldi (hot electrons)
tunnelingattraverso ossidi sottili
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Iniezione di hot electrons
Gli elettroni che fluiscono nel canale di un MOS in conduzione possono acquistare energia,se il drain viene portato ad unelevata tensione.A causa del campo elettrico elevato e del fenomeno di ionizzazione, un numero ridotto dielettroni pu acquistare energia sufficiente a superare la barriera ossido-silicio di 3,2 eV.
Quindi, se il campo nellossido tale da favorire il trasporto verso la gate, qualcheelettrone energetico pu superare la barriera dellossido ed essere iniettato nella gate G 1.Questi elettroni sono dettielettroni caldi(hot electrons) perch la loro temperatura,proporzionale alla loro energia, ben maggiore della temperatura del cristallo di silicio.
EC
EV
EC
EV
tOX
SiO2 Si-poly
3,2 eV
-
-
-
SiSiO2
Si
Si-poly
-
-
VG1
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Tunnelingin ossidi sottili
- - -
-
EC
EV
EC
EV
tOX
SiO2
Si-poly
3,2 eV
Si
VG1
Si-polySi
SiO2
Leffetto tunnel si verifica se lo spessore dellossido (o pi in generale della barriera dipotenziale da attraversare) sufficientemente piccolo.
Si ha una probabilit non nulla che un elettrone, di energia inferiore alla barriera dipotenziale, si ritrovi dallaltra parte della barriera stessa.
Con spessori dellossido dellordine di qualche nmil numero di elettroni che lo possonoattraversare non trascurabile: i portatori attraversano lossido pereffetto tunnel.
Il meccanismo di programmazione richiede che il tunnelingpossa essere modificato dalcampo elettrico, in modo da essere controllabile.
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Memorie EPROM
Programmazione per via elettrica del singolo bit.
Cancellazioneglobale con esposizione dellossido a radiazione UV(richiede circa 20 minuti).
Meccanismo delliniezione hot electrons per programmare i FAMOS. I cicli di programmazione sono limitati perch lossido si degrada a
causa della iniezione.
+ 25V
+ 16V
Gatedi selezione
Canale n
OssidoPer programmare il FAMOS, tra il
drain ed il source viene applicatauna tensione molto alta (16-20 V).
Al gate di selezione viene applicatauna tensione di circa 25 V.
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Memorie E2PROM
Programmazione e cancellazione per via elettrica, a livello di singolobit.
Basate su dispositivi MOS a doppia gate, detti FLOTOX (Floating Gate
Thin Oxide), in quanto hanno la gate isolata G1 che siestendeparzialmente sulla regione di drain, e in questa sovrapposizione lospessore molto pi sottile (inferiore ai 10 nm).
Meccanismo di tunnelingFN sia per la programmazione che per lacancellazione del singolo bit.
Applicando una tensione positiva elevata su G1, gli elettroni del drain
possono passare attraverso il sottile strato di ossido sulla gate G1, pereffetto tunnel.
La programmazione del MOS viene annullata applicando un impluso dipolarit opposta (negativa) su G2
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Memorie FLASH
Memorie ROM che possono essere scritte e cancellateelettricamente.
Basate su dispositivi MOS a doppia gate.
Programmazione della matrice per singolo bit basata su hot
electrons (pochi s). Cancellazione contemporanea su tutti i bit della matrice (o per
larghi settori della stessa) basata su tunneling FN(pochi secondi).
A parit di area con le EEPROM hanno una capacit di memoriadoppia perch usando il processo di hot electrons per la
programmazione si evita il MOS di accesso. Hanno unimportanzacrescente nei sistemi digitali, in quanto
permettono di programmare e cancellare le istruzioni contenute inmemorie ROM di alta capacit di memoria, con elevato numero dicicli di cancellazione.
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Caratteristiche delle memorie non volatili
NVM EPROM EEPROM FLASH
Programmazione Hot electrons Tunneling FN Hot electrons
Cancellazione Radiazione lumin Tunneling FN Tunneling FN
MOS per Cella 1 2 1
Tempo di programm. < 10 s Secondi/Chip < 10 s
Tempo di cancell.
-Minuti Secondi
Tempo di lettura ~ 50 ns ~ 100 ns ~ 50 ns
Correnti di program. Elevate Basse Elevate
Cicli di scrittura ~ 100 ~ 105 ~ 103 - 105
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Segnali analogici e digitali
t
t
V(t)
V(t)
t0 t1 t2 t3 . . . .
t0 t1 t2 t3 . . . .
Un segnale analogico pu assumere qualunquevalore pertanto la sua ampiezza mostra unavariazione continua in tutto il suo intervallo di
attivit.
Un segnale digitale rappresentato medianteuna sequenza di numeri, ognuno dei qualirappresenta il valore del segnale in undeterminato istante di tempo.
I segnali possono essere convertiti dalla formaanalogica a quella digitale attraverso i processidi campionamento e quantizzazione del segnale.
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Campionamento dei segnali analogiciS1
Circuito sample-and-hold:E formato da un interruttore analogico che pu essere
realizzato con una porta di trasmissione a MOSFET, un
condensatore di immagazzinamento e (non mostrato) un
amplificatore di isolamento.
Linterruttore si chiude periodicamente sotto il controllodi un segnale impulsivo periodico (clock).
Il tempo in cui linterruttore resta chiuso, ,
relativamente breve ed i campioni ottenuti sono
immagazzinati (memorizzati) nel condensatore.
Il livello di tensione presente su C tra due successiviintervalli di campionamento rappresenta il campione
presente in ingresso.
Ognuno di questi livelli di tensione viene applicato
allingresso di un convertitore A/D che fornisce un
numero binario di N bit proporzionale al valore del
campione del segnale.
La possibilit di eseguire lelaborazione su un numero
di campioni di un segnale analogico si fonda sul
teorema del campionamento o di Shannon.
t
t
t
vI
vS
vO
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Teorema del campionamento di Shannon
Dato un segnale f(t) di cui conosciamo la risposta infrequenza:
dtetfjF tj )()(
Detto lo spettro del segnale f(t), sef(t) a banda strettamente limitato. Cio se
possibile ricostruire il segnale f(t),attraverso un filtro passa basso, a partire daicampioni, se e solo se verificata la
seguente relazione:
)( jF
M 0)( jF
2
SM
Questa una relazione che permette di
correlare il segnale tempo continuo con quello
tempo discreto senza perdere linformazione
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Quantizzazione del segnale
Segnale analogico: 0 10 volt
Conversione in forma digitale con uscita a 4 bit
4 bit 16 valori (da 0 a 15)
Risoluzione conversione = 10/15 = 2/3 V
Tutti i numeri campionati sono multipli di un incremento di base (2/3V).
Come si convertono i numeri che cadono a met tra due successivi livelli incrementati?
Se abbiamo il livello analogico 6.2V, questo cade fra 18/3 e 20/3, ma essendo pi vicino a 18/3lo trattiamo come se fosse 6V (1001).
Questo processo prende il nome di quantizzazione.
A questo processo sono associati degli errori che prendono il nome di errori di quantizzazione.
0V 0000
2/3V 0001
6V 1001
10V 1111
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Convertitori A/D e D/A come blocchi funzionali
t
vA
Convertitore A/D: detto anche
ADC, riceve in ingresso un
campione analogico vA efornisce in uscita una parola
digitale ad N bit.
Convertitore D/A: detto anche
DAC, riceve in ingresso unaparola digitale di N bit e forniscein uscita un campione analogico.
I campioni alluscita di un convertitore D/A
spesso vengono fatti transitare per un
circuito di sample and hold. Alluscita delquale si ottiene una forma donda a gradini.
I gradini possono quindi essere smussaticon un filtro passa-basso, dando luogo alla
curva in azzurro, ricostruendo il segnale
analogicoalluscita.
Lerrore di quantizzazione di un convertitore
A/D equivalente a + bit meno significativo.
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Convertitore D/A a resistori pesati (1)
La corrente I :
La tensione di uscita :
Ponendo si ottiene:
012110 2...
22a
R
Va
R
Va
R
VI
n
Rn
Rn
R
)2...22(2
0
0
2
2
1
11
'' aaa
R
RVRIV nn
n
nn
Ro
R
RVV
n
R
1
'
2
)2...22( 002
2
1
1 aaaVVn
n
n
no
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Convertitore D/A a resistori pesati (2)
Un problema del convertitore D/A a resistori pesati che si devono
utilizzare resistenze con valori molto diversi tra loro.
Si assuma, per esempio, R=2,5K ed n=12.
La resistenza pi grande pari a 5,12M. E difficile realizzare
resistenze di valore cos elevato che abbiano le richieste precisione
e stabilit al variare della temperatura. Daltra parte, non si pu
scegliere per R un valore molto piccolo poich diventerebbe
paragonabile a quello della resistenza dellinterruttore elettronico,con effetti negativi sullaccuratezza del circuito.
Conseguentemente, il convertitore D/A a resistori pesati non si usa
quando sono necessari pi di 4 bit.
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Convertitore D/A con rete a scala R-2R (1)
In ogni nodo, la resistenzavista guardando versosinistra, verso destra o versolinterruttore 2R.
Ogni interruttore vede unaresistenza di 3R, per cuiconnettendo linterruttorecomandato da aia VRe gli
altri a massa, la correnteentrante nel nodo i-esimo
R
VI Ri
3
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Convertitore D/A con rete a scala R-2R (2)
La tensione di uscita Vopu essere calcolata applicando il principio
di sovrapposizione degli effetti.
1) a0=1, a1=0, a2=0; I0= VR/3R. Dal momento che ogni nodo vedeuna resistenza di 2R, la corrente uscente dal nodo 0 I0/2, la corrente
entrante nel nodo 2 I0/4 e la corrente circolante nella resistenza 3R I0/8 (vedi figura pag. precedente). La tensione Vovale quindi:
2) a0=0, a1=1, a2=0; I1= VR/3R;
3) a0=0, a1=0, a2=1; I2= VR/3R;
3
00
23
8)1( Ro
VR
IaV
2
11
234)1(R
o
V
R
I
aV
1
22
23
2)1( Ro
VR
IaV
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Convertitore D/A con rete a scala R-2R (3)
Sommando si ottiene:
Per un convertitore ad nbit si ha:
)222(2)1()1()1( 00
1
1
2
2
3210 aaa
V
aVaVaVV
R
oooo
)22...22(2
0
0
1
1
2
2
1
1aaaa
VV n
n
n
n
n
Ro
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Convertitore A/D a controreazione
Utilizza un comparatore, un contatore up-down(avanti-indietro) ed un convertitore D/A.
Il comparatore fornisce unuscita che assume uno dei
seguenti valori: positivo quando il segnaledifferenza in ingresso positivo e negativo quando ilsegnale differenza in ingresso negativo.
Il suo nome deriva dal fatto che utilizza un DAC nelsuo anello di controreazione.
Vantaggi: in grado di seguire le variazioniincrementali del segnale dingresso piuttostorapidamente.
Svantaggi: il funzionamento lento se parte da zero.
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Convertitore A/D a controreazione (2)
Principio di funzionamento:
Se luscita del contatore 0,luscita vo del convertitore D/Arisulta nulla e luscita delcomparatore sar positiva e il
conteggio degli impulsi di clockcrescente.
Luscita del DAC cresce alcrescere del conteggio fino aquando tale uscita raggiunge ilvalore del segnale analogicodingresso.
A questo punto il comparatorecommuta ed interrompe ilconteggio.
Luscita del contatore sardunque lequivalente digitaledella tensione analogicadingresso.
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Convertitore A/D ad approssimazioni successive (1)
Il tempo di conversione pari a (n+2)Tclock.
Il valore della frequenzadi clock limitato dai
transistori alluscita delconvertitore D/A
Laccuratezza dipendeprincipalmente daconvertitore D/Ae dalcomparatore
Lerrore di
quantizzazione LSB2
1
Vc=1 se VaVo
S/H (sample-and-hold)
Circuito di campionamento e tenuta
fC: frequenza di
campionamentoa2
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Convertitore A/D ad approssimazioni successive (2)
Sono necessari 5 impulsi di clockper eseguire la conversione:
1 impulso - Il convertitore inizializzato ponendo Q2=1eQ1=Q0=0.
2 impulso - La tensione Vo, ottenuta convertendo in formaanalogica il numero binario Q2Q1Q0e sottraendo LSB, confrontata con Va. Se VaVo, Q2 vienelasciato ad 1. Si pone, quindi, Q1=1.
3 impulso -Viene determinato il valore di Q1nel mododescritto nel punto precedente e si pone Q0=1.
4 impulso -Viene determinato il valore di Q0. 5 impulso -Vengono abilitate le tre porteANDper la lettura
del registro.
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Convertitore A/D ad approssimazioni successive (3)
Esempio: Va = 5,2V; VFS= 7V; 1LSB = VFS/7 = 1V
100
110
010
110
111
111
101
001
011
010
001
000
101
100
011
TCLOCK 4TCLOCK3TCLOCK2TCLOCK 5TCLOCK0
(0V) 000
(2V) 010
(3V) 011
(4V) 100
(1V) 001
(5V) 101
VFS
(7V) 111
(6V) 110Va
}}
}
}}
}}}
111
110
100
011
010
000
001
101
1LSB
MSB
LSB
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Convertitore A/D di tipo Flash(1)
Utilizza 2N-1 comparatori per confrontare il livello delsegnale dingresso con ognuno 2N-1 possibili livelli diquantizzazione.
Le uscite dei comparatori sono elaborate mediante uncircuito logico di codifica per fornire gli N bit dellaparola digitale duscita.
Vantaggi: possibile ottenere una conversione
completa nellambito di un ciclo di clock. E moltoveloce.
Svantaggi: notevole complicazione circuitale.
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Convertitore A/D di tipo Flash(2)
Schema di un convertitore
A/D Flash a 3 bit
CLOCK
a2
a1
a0
13 Vo/14
9 Vo/14
11 Vo/14
Vo/14
7 Vo/14
5 Vo/14
3 Vo/14
C7 C6 C5 C4 C3 C2 C1 a2 a1 a0
0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 1 0 0 1
0 0 0 0 0 1 x 0 1 0
0 0 0 0 1 x x 0 1 1
0 0 0 1 x x x 1 0 0
0 0 1 x x x x 1 0 1
0 1 x x x x x 1 1 0
1 x x x x x x 1 1 1
Codificatore con priorit
X {0,1}
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Convertitore A/D di tipo Flash(3)
13 Vo/14
11 Vo/14
9 Vo/14
7 Vo/14
5 Vo/14
3 Vo/14
Vo/14
Esempio:
Va
=5,2V
C7 C6 C5 C4 C3 C2 C1
0 0 1 1 1 1 1
a2 a1 a0
1 0 1
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Convertitore A/D a doppia rampa (1)
Utilizza un integratore (con operazionale), uncomparatoreper confrontare luscita dellintegratorecon il livello zero (massa), un contatore modulo
M=2N
ed una logica di controllo (flip flop).
Vantaggi: elevata precisione (funzionamentoindipendente dai valori esatti di Re Cdellintegratore
Svantaggi: lentezza (tempo di integrazione fisso).
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Convertitore A/D a doppia rampa (2)
Schema di principio:Descrizione del funzionamento:
1)Linterruttore S1 collega inizialmente la tensioneVaallingresso dellintegratore (QN = 0).
2)Il segnale di uscita dellintegratore una rampa
con pendenzaVa/RC.
3)Luscita del comparatore al livello alto, per cui
la porta AND risulta abilitata e il contatore modulo
2N conta gli impulsi del segnale di clock.
4) Dopo 2N impulsi, il contatore si azzera.
5)QN si porta al livello alto ed S1 connetteVRallingresso dellintegratore.
6) La tensione vo sar ora una rampa con
pendenza positiva VR/RC.
7) Il contatore inizia un nuovo conteggio che
termina quando vo diventa positiva.
8) Il numero di impulsi contati risulta
proporzionale alla tensione Va.
9) Dopo la lettura del contatore, la capacit C vienescaricata mediante S2 e vengono azzerati ilcontatore ed il flip-flopFFN
vi
1
vo > 0 vc = 0
V0 < 0 vc = 1
QN = 0 vi = Va
QN = 1 vi =VR
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Convertitore A/D a doppia rampa (3)
2
1
12
)(
111
0)( 121002
T
T
Ra
R
T
a
T
io TTRC
V
TRC
V
dtVRCdtVRCdtvRCTv
N
cTT 2*1 cTTT 12
CRN
ca T
RC
VT
RC
V 2 a
R
N
VV
2
La tensione vo al tempo T2 data da:
Sostituendo le espressioni e si ottiene:
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Convertitore A/D a doppia rampa (4)
NcTT 2*1
T1 T2t
vC
vO
RC
VR
V
cTTT 12
Forme donda: Nota:Se Va cambia duranteT1, risultaproporzionale al valore medio di VanellintervalloT1
Ci si pu dimostrare ricordando che gli
integrali nei due intervalliT1e (T2T1) sonouguali:
Moltiplicando e dividendo perT1 il primointegrale, si ha:
dtVTV a
T
a
1
01
1
2
1
1 11
0
T
T
Ra
T
dtVRC
dtVRC
RCa
T
VTRC
dtVRCT
T
11 11