cenidet · 2020. 7. 7. · Spartan II Conector D XC2S200 Puerto paralelo Conector C Conector B Conector F Conector A Conector E Puerto/Prog switch de control Buffer Puerto serial

S.E.P. S.E.I.T. D.G.I.T.

CENTRO NACIONAL DE INVESTIGACIÓN

Y DESARROLLO TECNOLÓGICO

cenidet

ESTRATEGIA PWM IMPLEMENTADA EN UN FPGA PARA APLICACIÓN EN INVERSORES MULTINIVEL

T E S I S

PARA OBTENER EL GRADO DE:

M A E S T R O E N C I E N C IA S EN INGENIERÍA ELECTRÓNICA P R E S E N T A:

CARLOS ALFREDO SANABRIA SÁNCHEZ

DIRECTORES DE TESIS

DR. RODOLFO ECHAVARRÍA SOLIS M.C. SINUHE RAMÍREZ GUERRERO

CUERNAVACA, MORELOS ABRIL DE 2004

Apéndice A

Programas en VHDL

Los programas utilizados como base en la generación de las señales de

conmutación de un inversor multinivel en cascada se muestran a continuación: el primer programa genera los patrones PWM para un inversor convencional de dos niveles y el segundo programa se utiliza para generar una tensión de tres niveles en un inversor puente completo. Los programas están desarrollados en lenguaje VHDL y solo se muestran dos del total, debido a que a partir de ellos se generan las señales para un inversor de un mayor número de niveles.

********************************************************************************************** ***************************INVERSOR CONVENCIONAL***************************** ****************************************************************************************** {Declaración de librerías} ******************************************************************************************************* library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ******************************************************************************************************* {Declaración de las entradas y salidas utilizadas en el programa} ******************************************************************************************************* entity inversor is Port ( CLK: in STD_LOGIC; INIC: in STD_LOGIC; PWM: in STD_LOGIC; S11: inout STD_LOGIC; S12: inout STD_LOGIC; S13: inout STD_LOGIC; S14: inout STD_LOGIC ); end inversor;

Estrategia PWM implementada en un FPGA para aplicación en inversores multinivel

86

******************************************************************************************************* {Estructura del programa} ******************************************************************************************************* architecture Behavioral of inversor is type ram_type is array (1 downto 0) of std_logic_vector (5 downto 0); signal RAM : ram_type; begin {Declaración de variables} ******************************************************************************************************* process (CLK, PWM) variable auxpres: std_logic_vector (5 downto 0); variable auxant: std_logic_vector (5 downto 0); variable auxant1: std_logic_vector (5 downto 0); variable auxsal, auxbit,auxbit1: std_logic; variable dooper, dooper2: boolean; ******************************************************************************************************* {Inicio del programa} ******************************************************************************************************* begin --Se detecta el flanco de subida de la señal de reloj y cuando esta condición se cumple el valor del tiempo muerto se carga en una localidad de memoria-- if (CLK'event and CLK = '1') then RAM (0)

Programas en VHDL

87

RAM (1)


88

{Declaración de las entradas y salidas utilizadas en el programa} ******************************************************************************************************* entity inversor3niv is Port (

CLK: in STD_LOGIC; INIC: in STD_LOGIC; PWM: in STD_LOGIC; S11: inout STD_LOGIC; S12: inout STD_LOGIC; S13: inout STD_LOGIC;

S14: inout STD_LOGIC ); end inversor3niv; ******************************************************************************************************* {Estructura del programa} ******************************************************************************************************* architecture Behavioral of inversor3niv is type ram_type is array (1 downto 0) of std_logic_vector (5 downto 0); type rama_type is array (8333 downto 0) of std_logic; type ra_type is array (8333 downto 0) of std_logic; signal RAM : ram_type; signal ra : ra_type; signal rama : rama_type; begin {Declaración de variables} ******************************************************************************************************* process (CLK, PWM) variable auxpres: std_logic_vector (5 downto 0); variable auxant: std_logic_vector (5 downto 0); variable auxant1: std_logic_vector (5 downto 0); variable auxsal, auxbit,auxbit1: std_logic; variable dooper, dooper2: boolean; variable memaux: std_logic_vector (8333 downto 0); ******************************************************************************************************* {Inicio del programa} ******************************************************************************************************* begin if (CLK'event and CLK = '1') then if (INIC = '1') then RAM (0)

Programas en VHDL

89

end if; auxbit := PWM; if (PWM='0') then dooper := true; RAM (1) 0) then auxbit := '0'; auxant := auxant - 1; else dooper := false; end if; RAM (1)


90

******************************************************************************************************* {Etapa de corrimiento del patrón de conmutación S11} ******************************************************************************************************* uno: process (clk) variable memaux: std_logic_vector (8333 downto 0); begin --Se inicializa un contador con el valor del corrimiento calculado. Este corrimiento se convierte a su equivalente en pulsos de reloj-- if (clk'event and clk='1') then for I in 0 to 8333 loop memaux(I) := ra(I); end loop; S13

Programas en VHDL

91

memaux1(0) := S12; for I in 0 to 8333 loop rama(I)


92

Apéndice B

Tarjeta del FPGA

D.1 Tarjeta de desarrollo

Para implementar la estrategia de modulación propuesta se tiene una plataforma digital que permite mediante programación tener acceso a los parámetros relacionados con el funcionamiento de la estrategia PWM utilizada. Además, facilita las modificaciones necesarias de acuerdo con los requerimientos de la aplicación.

El sistema digital utilizado en la generación de las señales PWM está formado por

una tarjeta de desarrollo modelo DIGILAB-2E (D2E) de DIGILENTIC. Esta tarjeta proporciona una plataforma flexible y de bajo costo para la implementación y diseño de circuitos digitales de todo tipo. Esto facilita el diseño de prototipos en un FPGA de manera rápida y sencilla. La programación ha sido llevada a cabo directamente en lenguaje VHDL, debido a que presenta las mayores ventajas de diseño y reestructuración del sistema.

B.1.1 Características de la tarjeta D2E

La tarjeta D2E cuenta con los dispositivos que se observan en la figura B.1. Además, de proporcionar el acceso a todas los pines del dispositivo mediante conectores contenidos en la tarjeta [35]. Los elementos más importantes integrados en la tarjeta se mencionan a continuación:

Un FPGA XC2S200 de Xilinx: Este dispositivo es el más avanzado en su género, debido a que cuenta con 200,000 compuertas. Así como la disponibilidad de 122 pines de entrada/salida.

Dos reguladores de tensión: Estos reguladores de tensión se encargan de

proporcionar al FPGA una alimentación de 3.3 V y 2.5 V a través de un arreglo de resistencias. Las entradas de los reguladores se manejan desde una fuente externa de CD conectada a la tarjeta.

Un oscilador a 50 MHz: es un componente tipo DIP de 8 pines, el cual puede

intercambiarse por osciladores que trabajen a frecuencias más elevadas.

Un cable de interconexión con la PC: la comunicación con la PC se lleva a cabo a través del puerto paralelo mediante un conector DB-25.


94

Conectores: Los pines asignados como entrada/salida se encuentran disponibles a través de 6 conectores montados sobre la tarjeta. Estos conectores permiten además tener acceso a la tierra de la tarjeta y a la alimentación de 3.3 V.

Con

ecto

r D

Spartan II

XC2S200Pu

erto

para

lelo

Con

ecto

r C

Conector B

Conector F

Conector A

Conector E

Puerto/Progswitch de

control

Buffe

r

Puer

tose

rial

RS-2

32 Puertoserial

PuertoJTAG

Puerto paraleloEPP o SSPP

5V a 9VTensión Regulador2.5V

Regulador3.3V

Reloj50MHz

Pushbutton Led SPROM

Figura B.1. Diagrama a bloques de la tarjeta D2E.

Funcionamiento básico de la tarjeta

La tarjeta de desarrollo opera con el software ISE 5.2i y el simulador “ModelSim Xilinx Edition II”. El software ISE 5.2i soporta las arquitecturas de FPGA y CPLD. Además, el sistema operativo no debe ser anterior a Windows 2000, una capacidad en memoria de 128 MB y una velocidad de procesamiento mayor a 500 MHz [36].

Para crear un proyecto se listan los siguientes pasos:

Primer paso: En la figura B.2 se ilustran las ventanas del software de programación

para crear un nuevo proyecto. En B.2-a; B.2-b, B.2-c y B.2-d, las ventanas de inicio contienen las siguientes opciones:

nombre del proyecto: localización: familia del dispositivo: dispositivo: empaque: velocidad: diseño:

Segundo paso: Una vez seleccionados los parámetros anteriores se tiene el proyecto

listo para seleccionar la manera de integrar la serie de tareas que debe desarrollar el FPGA. Para ello, en la figura B.3 se muestran las alternativas de implementación. En este caso se utiliza la opción “VHDL Module”, sin embargo también se pueden desarrollar esquemáticos, librerías, entre muchos otros.

Tarjeta del FPGA

95

a) Ventana de inicio

b) Selección de la familia del dispositivo

c) Selección del dispositivo

d) Selección de la herramienta de programación

Figura B.2. Seguimiento en la creación de un nuevo proyecto.

Figura B.3. Selección de la herramienta de generación del logaritmo de programación.

Por último, en la figura B.4 se muestra la ventana de síntesis y verificación del programa, con la cual se determina si la sintaxis utilizada en el desarrollo del proyecto es la adecuada. Si el resultado arrojado es igual al mostrado en esta figura entonces el siguiente paso consiste en la descarga del programa al FPGA.


96

Figura B.4. Ventana general del proceso de verificación y síntesis del programa.

Una vez que se ha verificado y sintetizado el proyecto mediante el Software IMPACT, el cual esta incluido en la instrucción configure device (IMPACT). Cuando se accede a esta instrucción se presenta la ventana mostrada en la figura B.5, donde se muestra gráficamente el nombre del archivo que contiene la información que se desea descargar en el FPGA.

Figura B.5. Preparación del archivo para la descarga al FPGA.

La instrucción para programar el dispositivo se obtiene con el botón derecho del

mouse, pulsado este botón aparece la ventana de la figura D.6 mostrando el estado de la descarga del programa.

Tarjeta del FPGA

97

Figura D.6. Etapa de descarga del algoritmo al FPGA.


98

CAPÍTULO I

Introducción

I.1 Antecedentes Hoy en día, la competencia de mercado y la estructura de los componentes que

integran los sistemas de desarrollo electrónico provocan en la tecnología en desuso un crecimiento [1]. Esto se debe a la pobre capacidad de adaptación del sistema ante las necesidades de modificación que requiere la aplicación. Por lo tanto, se buscan tecnologías basadas en mecanismos o estructuras que puedan ser reutilizables. Una alternativa al desarrollo de sistemas más versátiles, compactos y no desechables son los dispositivos lógicos programables (PLD).

Los PLD son circuitos integrados en los que se pueden programar funciones lógicas,

combinatorias o secuenciales, las cuales pueden modificarse o almacenarse mediante programación. La arquitectura general de un PLD puede variar pero normalmente están formados por una matriz de conexiones, una matriz de compuertas AND y una matriz de compuertas OR [2].

Los primeros dispositivos lógicos programables aparecieron en 1970 con la memoria

de sólo lectura programable (PROM). Desde entonces se han desarrollado una gran variedad de estos circuitos integrados algunos de ellos pueden contener hasta 10,000 compuertas lógicas [1], [2], [3]. Actualmente existen PLD de alto nivel creados con el objeto de agrupar una mayor cantidad de dispositivos en un circuito. Esto disminuye el espacio y costo del sistema, además de ofrecer una mejora sustancial en el diseño de sistemas complejos, al incrementar las frecuencias de operación, brindando a los diseñadores la oportunidad de desarrollar productos con mayor rapidez y realizar cambios en el diseño

En este capítulo se muestra la evolución, características y aplicaciones de losdispositivos lógicos programables, los cuales están relacionados con productos deuso cotidiano y últimamente en sistemas de control para convertidores de potencia.Además, se mencionan los trabajos desarrollados con las topologías multinivelreportados en la literatura técnica, así como las diferentes estrategias demodulación del ancho de pulso (PWM) utilizadas en el control de los interruptoresde potencia en convertidores multinivel. Con base en esto, se presenta elplanteamiento del problema, la justificación y el objetivo general del desarrollo deeste trabajo.


2

sin afectar la lógica, agregando periféricos de entrada/salida sin consumir una gran cantidad de tiempo, dado que los circuitos son programables en el campo de trabajo [4].

Los arreglos de compuertas programables en campo (FPGA) forman parten de los

PLD de alto nivel, los cuales están constituidos por circuitos integrados lógicos de alta densidad y velocidad que pueden ser programados [1]. Por lo anterior y debido a que potencialmente provee soluciones de programación de bajo costo en aplicaciones generalmente desarrolladas mediante controladores fijos, el FPGA ha experimentado en el mercado un crecimiento [4], [5].

I.2 Planteamiento del problema

Actualmente las aplicaciones de la electrónica de potencia en la industria moderna requieren de sistemas electrónicos de mayor potencia, que permitan la conversión entre las diferentes formas en las que se maneja la energía eléctrica. Ante esta exigencia se ha desarrollado una nueva tecnología para la generación de una onda periódica a partir de varios niveles de tensión de CD, denominada tecnología multinivel.

La tecnología multinivel se basa en convertidores de potencia constituidos por

dispositivos de potencia, los cuales pueden operar a tensiones y niveles de potencia medios generando una señal de tensión con una distorsión armónica menor a la obtenida con los convertidores convencionales. A medida que se incrementa el número de niveles en el inversor, la señal reproducida se acerca a una senoide perfecta. Por lo tanto, la distorsión armónica de la salida disminuye aproximándose a cero. Sin embargo, el control de los inversores multinivel usualmente se realiza mediante estrategias de modulación del ancho del pulso (PWM) basadas en m-1 señales portadoras (triangulares) de la misma amplitud, para reproducir m número de niveles de tensión, además de emplear otras técnicas que implican mayor dificultad de implementación al incrementarse el número de niveles de tensión que se desean utilizar.

Generalmente, el sistema de generación del patrón de conmutación en los inversores

multinivel puede utilizar etapas digitales y analógicas, las cuales ocupan un espacio considerable en el área de diseño y en ocasiones son muy complicadas de implementar, además de dificultar las opciones de detección de fallas con rapidez. En los últimos años, como una solución a la dificultad de implementación de la etapa analógica, se han desarrollado sistemas basados en procesadores digitales de señales, que si bien aún se consideran sistemas con un costo relativamente elevado en aplicaciones de baja y media escala presentan ventajas en sistemas de electrónica de potencia.

En la actualidad, la mayoría de las soluciones planteadas en la generación de los

patrones de conmutación en inversores multinivel emplean procesadores digitales de señales (DSP) para controlar el encendido o apagado de los interruptores de potencia. Sin embargo, esta aplicación requiere DSP’s con mayor capacidad de procesamiento lo que provoca un aumento en el costo del sistema de control resultando una opción que se aplica pero resulta todavía compleja de implementar. Un problema más complicado se presenta

Antecedentes

3

en aplicaciones de topologías multinivel híbridas donde se requieren dos DSP’s que trabajen en conjunto como maestro y esclavo en el control de los inversores [6].

I.3 Objetivos

Objetivo general

Desarrollar una estrategia de modulación PWM en un FGPA con aplicación en inversores multinivel en cascada. Además, de un análisis teórico relacionado con el contenido armónico producido por la estrategia PWM propuesta y su validación mediante simulaciones y resultados experimentales.

Objetivos particulares

Realizar una búsqueda bibliográfica enfocada al tema.

Estudiar la topología de inversores multinivel en cascada.

Analizar la estrategia de modulación multiportadoras y determinar las ventajas y desventajas que presenta.

Proponer una estrategia PWM aplicada a inversores multinivel en cascada de fácil implementación y que cumpla con los requerimientos en la reproducción de los niveles de tensión.

Realizar un análisis detallado de los parámetros importantes de la estrategia de modulación propuesta.

Determinar la factibilidad del componente FPGA en la generación de una cantidad mayor de señales PWM.

Validar la estrategia de modulación mediante resultados experimentales obtenidos utilizando un inversor multinivel trifásico en cascada de siete niveles.

Realizar una comparación entre la estrategia PWM de portadoras con corrimiento en fase y la estrategia PWM propuesta.

I.4 Alcances

a) Analizar las estrategias PWM multiportadoras reportadas en la literatura técnica, con el fin de determinar la mejor opción para una implementación digital.

b) Desarrollar en un FPGA una estrategia PWM que genere las señales de

conmutación de un inversor convencional y multinivel para formar los niveles de tensión requeridos.


4

I.5 Metodología

El trabajo de tesis contempla dos actividades necesarias para cumplir con el objetivo general planteado al inicio de la investigación. Estas actividades comprenden una etapa teórica y una etapa práctica que en conjunto permiten realizar un estudio comparativo y de desempeño sobre la estrategia PWM propuesta, además de determinar las ventajas que se obtienen al implementarla en un FPGA.

Etapa teórica

Esta actividad consiste en realizar un estudio detallado de las posibles soluciones que se encuentran reportadas en la literatura, con la finalidad de determinar cual es la más adecuada para el desarrollo del trabajo de investigación. La elaboración de esta actividad se aprobará mediante el paquete matemático MATLAB y mediante una comparación de resultados obtenidos con el paquete de simulación PSPICE.

Etapa experimental

Esta actividad consiste en validar el análisis teórico y las simulaciones desarrolladas mediante pruebas experimentales obtenidas con un prototipo de laboratorio. El cual esta constituido por un inversor multinivel en cascada de siete niveles. Las pruebas experimentales consistirán en variar el número de niveles de tensión, así como los parámetros que se encuentran relacionados con el desempeño de la estrategia PWM (índice de modulación, frecuencia de conmutación, etc.). I.6 Estado del arte

I.6.1 Inversores multinivel

El inversor en la electrónica de potencia tiene la función de convertir una tensión de entrada de CD en una tensión de CA, con la magnitud y frecuencia deseadas. Sin embargo, en años recientes las aplicaciones de electrónica de potencia en generación, transmisión y distribución de energía han comenzado a demandar equipos que alcanzan niveles de potencia de megawatts [7]. Esto lleva al desarrollo de nuevas topologías que empleen dispositivos capaces de operar en rangos de frecuencias medias y soporten niveles de tensión y corriente elevados. En la figura I.1 se muestran algunas de las aplicaciones de los dispositivos de potencia y su intervalo de operación.

Como una respuesta a las necesidades arriba mencionadas, se desarrolló la topología

multinivel. Esta incluye arreglos de dispositivos de potencia (IGBT o MOSFET) alimentados con fuentes de energía de CD. Estos arreglos se agrupan en módulos, que en conjunto y mediante un adecuado patrón de conmutación generan niveles de tensión que asemejan una señal de tensión de CA, tal como se observa en la figura I.2. Las ventajas que presenta el utilizar esta topología son: menores esfuerzos de tensión en los dispositivos, una estructura modular y la disminución en el contenido armónico de la forma de onda de tensión generada.

Antecedentes

5

Frecuencia de operación[Hz]

Cap

acid

ad [V

A]

Figura I.1. Aplicaciones de los dispositivos de potencia [8].

Hasta el momento, se han reportado en la literatura técnica tres topologías básicas de inversores multinivel: 1) inversores multinivel de diodos de enclavamiento; 2) inversores multinivel de condensadores flotantes; 3) inversores en cascada [7], [9], [10], [11]. En general estas topologías se emplean en sistemas de bombeo, compresores, tracción eléctrica, compensación de potencia reactiva y armónicos [7], [11]. Además, de fuentes de respaldo y de poder, accionadores de máquinas eléctricas, entre otras.

I.6.1.1 Inversores multinivel de diodos de enclavamiento

Esta topología aparece reportada en la literatura técnica en el año de 1991 en aplicaciones relacionadas con prototipos de laboratorio, debido a los problemas de desequilibrio en los condensadores [7], [13]. Este inversor consiste de (m-1) condensadores en el bus de CD, donde cada condensador debe mantener una tensión de VCD/(m-1). Además, requiere de (m-1)*(m-2) diodos de enclavamiento, los cuales deben bloquear la tensión del condensador [7] [11]. En la figura I.3 se muestra la estructura de un inversor multinivel con diodos de enclavamiento de 3 niveles.

-V3

-V2

V1

V2

V3

V4

-V4

Bus decondensadores

Nivel 1Nivel 2Nivel 3Nivel 4Nivel 5Nivel 6Nivel 7

V+

V- Figura I.2. Forma de onda característica de un inversor multinivel.


6

donde: m = número de niveles de tensión VCD = tensión de alimentación en CD

Las ventajas y desventajas que presenta esta topología son las siguientes [7], [11]:

Ventajas

La eficiencia puede ser alta si se consigue que los dispositivos conmuten a la frecuencia de la fundamental.

El flujo de potencia reactiva puede ser controlado.

Los métodos para la secuencia de activación de los interruptores son simples.

Desventajas

Si el número de niveles es elevado, la cantidad de diodos aumenta de forma tal que el inversor se torna muy complejo de construir.

Es difícil controlar el flujo de potencia real para inversores individuales. Debido a que sólo se obtiene energía de los condensadores, esto provoca un desequilibrio en el bus de CD.

VCD N

C1

C2

VCD2

VCD2

S11

D1

D1'

S13

S12

S14

A

0

Figura I.3. Inversor multinivel con diodos de enclavamiento.

I.6.1.2 Inversores multinivel con condensadores flotantes

En esta topología, los diodos de enclavamiento se sustituyen por condensadores, los cuales a través de las posibles combinaciones de conexión generan la tensión de salida, lo que permite obtener un sistema redundante [7], [11]. Sin embargo, los problemas para mantener equilibradas las tensiones asociadas a los condensadores evitan que la topología

Antecedentes

7

se desarrolle en aplicaciones de potencia media. El bus de CD consta de (m-1) condensadores y requiere de (m-1)(m-2)/2 condensadores auxiliares por fase, donde cada condensador debe mantener una tensión de VCD/(m-1), al igual que en la topología anterior. En la figura I.4 se presenta la estructura de un inversor multinivel con condensadores flotantes de 3 niveles.

Las ventajas y desventajas de esta topología son las siguientes [7], [11]:

Ventajas

Posee una gran cantidad de condensadores de almacenamiento que pueden servir de respaldo cuando se tiene un corte de energía.

Provee diferentes combinaciones de conmutación para balancear los niveles de tensión. Con esto también se obtiene un balance en las pérdidas de conmutación y conducción en los interruptores.

El flujo de potencia activa y reactiva puede controlarse, lo cual hace al inversor candidato para aplicaciones bidireccionales en corriente.

La eficiencia puede ser alta debido a que los interruptores pueden conmutar a la frecuencia de la componente fundamental del patrón PWM.

VCD

C2

C2

NC1

S11

S12

S14

S13

A

VCD

2

VCD

2 0

Figura I.4. Inversor multinivel con condensadores flotantes.

Desventajas

El número excesivo de condensadores hace al inversor muy voluminoso cuando el número de niveles es grande.

El control del inversor es complicado debido al desequilibrio presente en los condensadores, siendo un problema serio en aplicaciones como filtro activo, ya que debe compensar armónicos.


8

I.6.1.3 Inversores multinivel con inversores en cascada

Los inversores multinivel en cascada están constituidos por inversores puente completo conectados en serie, lo cual permite a los interruptores de potencia manejar sólo una porción de la tensión total del sistema. Esta topología se utilizó en un principio como accionador de motores y en la compensación de energía reactiva y armónicos. En la actualidad su mayor aplicación se encuentra en la tracción eléctrica y en la generación de tensiones de CA a partir de fuentes de energía de CD [14], [15], [16]. En la figura I.5 se muestra el esquema de un inversor multinivel en cascada de 5 niveles.

S11

S12 S13

S14

VCD1 VA

S21

S22 S23

S24VCD2 0

Figura I.5. Inversor multinivel con inversores en cascada.

Una de las principales desventajas que presenta la topología multinivel con inversores en cascada es el utilizar fuentes de tensión aisladas. Una solución a este problema se plantea en [17], la cual consiste en una sola fuente de tensión y agregar transformadores a la salida de cada inversor, como se muestra en la figura I.6. Con esto se evita el uso de fuentes de tensión aisladas. Esta solución es adecuada para filtros activos serie en donde estos transformadores de salida pueden utilizarse como el punto de conexión entre la línea y el convertidor.

I.6.2 Estrategias PWM

En electrónica de potencia, la modulación del ancho de pulso se utiliza como una señal de control para el encendido o apagado de los interruptores de potencia que conforman al convertidor [11]. Una de las estrategias de modulación más utilizadas es el PWM senoidal, la cual opera en sincronía con la línea de alimentación y facilita su implementación. Esta estrategia presenta el inconveniente de producir componentes armónicas de alta frecuencia y una atenuación en la componente fundamental [18]. Además, sólo se aplica en inversores que generan dos o tres niveles de tensión en la forma de onda de salida.

Antecedentes

9

VCD

S11A S14A

S12A S13A

S21A

S22A

S24A

S23A

VA

S11B S14B

S12B S13B

S21B

S22B

S24B

S23B

VB

S11C S14C

S12C S13C

S21C

S22C

S24C

S23C

VC

N Figura I.6. Variante de la topología de inversores multinivel en cascada.

Por lo tanto, para la aplicación de inversores multinivel, se han realizado modificaciones a la estrategia PWM senoidal, PWM programado [18] y a la estrategia vectorial [12] con la finalidad de generar los patrones de conmutación de los interruptores de potencia. Las variantes obtenidas de éstas han permitido realizar una serie de clasificaciones, esto se puede observar en la figura I.7, donde se tienen cuatro grupos constituidos por: estrategia multipasos, PWM senoidal, PWM programado y PWM vectorial [32]. A su vez el PWM senoidal se subdivide en dos grupos: portadoras desfasadas y disposición de portadoras [11].

Técnicas demodulaciónmultinivel

PWMVectorial

PWMProgramado

PWMSenoidal

FrecuenciaFundamental

PWM conmultiportadoras

desfasadas

PWM condisposición de

portadoras

Figura I.7. Clasificación de las estrategias PWM en inversores multinivel.

Una ramificación más completa de las diferentes estrategias PWM aplicadas en inversores multinivel se presenta en la figura I.8. Las consideraciones tomadas para


10

realizar la clasificación se basan en dos tipos: modulación del ancho de pulso y la estrategia escalonada o programada [19].

Estrategias de control en

inversores multinivel

Modulacion del anchode pulso (PWM)

lazoabierto

lazocerrado

Senoidal

Sigma-delta

Vectorial

Eliminaciónarmónica

Controlador decorriente de histéresis

Controlador decorriente lineal

Controlador decorriente optimizado

Otras técnicasdiferentes

Escalonada

Controlador digitalde corriente debanda muerta

Figura I.8. Clasificación de las estrategias de modulación multinivel.

Si bien existen muchas clasificaciones en las estrategias PWM, sólo se revisará la basada en multiportadora por ser una de las estrategias más empleadas en los sistemas industriales y en los inversores multinivel en cascada [7].

I.6.2.1 Estrategia PWM multiportadora Esta estrategia de modulación es una variante de la estrategia PWM sinusoidal. Su

principio de funcionamiento esta basado en la comparación de una señal sinusoidal de referencia con m-1 señales portadoras (triangulares) de la misma amplitud y frecuencia, lo que permite reducir el contenido armónico de la señal de tensión de salida [7], [19], [20]. Por lo mismo, es una estrategia muy utilizada en aplicaciones industriales y cuenta con un número considerable de variantes, las que se clasifican en dos categorías:

Estrategia de disposición de portadora

Estrategia PWM de portadoras con corrimiento en fase

Estrategia de disposición de portadora

La mayoría de las estrategias de modulación PWM basadas en portadoras se generan a partir de la estrategia presentada en [6], [21], donde la señal de referencia se

Antecedentes

11

compara con señales portadoras apiladas de la misma amplitud. Las variantes más importantes de esta estrategia son:

1. Disposición opuesta en fase (POD): las señales triangulares que se encuentran por

encima del punto cero tienen un corrimiento en fase de 180° con respecto a las señales triangulares por debajo del punto cero.

2. Disposición en fase (PD): todas las señales portadoras están en fase.

Típicamente estas estrategias se utilizan en la topología de inversores multinivel con diodos de enclavamiento por que el número de niveles producidos es pequeño. En la figura I.9, se muestran las dos variantes de la estrategia de disposición de portadora.

Tri1

Senoidal

Tri2

Tri3

Tri4

a)

Senoidal

Tri1

Tri2

Tri3

Tri4

b)

Figura I.9. Variantes de la estrategia de disposición de portadora: a) PD; b) POD.


12

Estrategia PWM de portadoras con corrimiento en fase

Esta estrategia de modulación se caracteriza por emplear corrimientos entre las señales portadoras, tal como se muestra en la figura I.10, para posicionar el rizo de conmutación a una frecuencia mayor a la frecuencia de conmutación [7]. Estos corrimientos se determinan mediante la ecuación I.1 y la localización del rizo de conmutación con la ecuación I.2. Además, reduce el contenido armónico de la señal de tensión de salida [7] [19] [20] [33]. Su campo de aplicación se desarrolla en inversores multinivel en cascada, en los que permite obtener cierto grado de libertad en la asignación de las señales de conmutación, y en la topología con condensadores flotantes.

3602n

ϕ °= (I.1)

donde: n = número de señales portadoras por fase

ϕ = ángulo de corrimiento en fase de la portadora En general las estrategias PWM, empleadas en las topologías multinivel, presentan

la desventaja de aumentar su complejidad de implementación a medida que se busca sintetizar una onda de tensión sinusoidal con un mayor número de niveles. Debido a que utilizan etapas constituidas generalmente por elementos analógicos, lo cual incrementa el tamaño e influye en la dificultad de la localización de fallas y en una disminución en la capacidad de modificación del sistema [11].

rizo SWf n f= ⋅ (I.2)

donde: fSW = frecuencia de conmutación de la portadora frizo = frecuencia del rizo en la tensión de salida

Tri1 Tri2 Tri3 Tri4 Senoidal

Figura I.10. Estrategia de modulación de portadoras con corrimiento en fase.

En la tabla I.1 se muestra que para generar una tensión de salida de 5 niveles se

necesitan 4 señales portadoras, para generar una señal de tensión de 7 niveles se requieren de 6 señales portadoras y así sucesivamente. Así pues, es necesario desarrollar una

Antecedentes

13

estrategia PWM que facilite la reproducción de m niveles de tensión sin la dificultad que implica la generación de m-1 señales portadoras.

Tabla I.1. Señales portadoras necesarias por rama en un CMLI.

Número de niveles Reproducidos

Número de señales portadoras/rama

Localización del rizo de conmutación

Ángulo ϕ de desplazamiento

3 2 2*fSW 180° 5 4 4*fSW 90° 7 6 6*fSW 60° 9 8 8*fSW 45°

11 10 10*fSW 36° 13 12 12*fSW 30° . . .

.

.

.

.

.

.

.

.

. m m-1 n*fSW 360°/n

Por lo tanto, en los últimos años el enfoque de las investigaciones sobre las

estrategias de modulación ha consistido en minimizar la complejidad de la implementación y disminuir el contenido armónico en la señal de salida.

I.7 Justificación

Actualmente, la tecnología digital aumenta debido a la búsqueda de nuevos sistemas electrónicos más compactos, con una mayor versatilidad y más completos. Estos sistemas tales como: teléfonos celulares, agendas electrónicas, calculadoras de bolsillo, computadoras portátiles, dispositivos de comunicación y equipos de video, entre otros, han minimizado su tamaño con el desarrollo de la microelectrónica, logrando integrar en un sólo circuito una cantidad considerable de dispositivos, mejorando los parámetros de velocidad, confiabilidad, consumo de potencia y sobre todo el área de diseño [1].

Existen diferentes tipos de dispositivos lógicos programables (PLD) que emplean la

tecnología SOC (System On Chip) para diseñar sistemas. Entre los cuales destaca el FPGA por su facilidad de programación y bajo costo, en comparación con los circuitos integrados para aplicaciones específicas (ASIC).

En los últimos años, el desarrollo de la tecnología SOC se ha empleado en el control

de sistemas con niveles de potencia bajos. Así como también en sistemas de transmisión y conversión de energía, donde los niveles de potencia requeridos son más elevados. Por lo tanto, en este trabajo se desarrolla en un FPGA una estrategia PWM con la finalidad de determinar las ventajas y desventajas que implica el utilizar este dispositivo en la aplicación de un inversor multinivel.

El uso de la tecnología de arreglos de compuertas programables en campo permite

integrar en un sólo dispositivo los procesos de generación de los patrones de conmutación


14

y el tiempo muerto entre los interruptores de una misma rama del inversor. Esta integración de estos procesos se lleva a cabo mediante lenguajes de descripción de hardware (HDL), el cual facilita las modificaciones o renovaciones del sistema.

La solución propuesta en este trabajo de tesis se muestra en un diagrama a bloques

en la figura I.11. Esta estructura esta compuesta por un FPGA, el cual se encarga de generar los patrones de conmutación para el control de los interruptores del inversor multinivel en cascada.

220VCA

3.66 : 1

puenterectificador filtrado

capacitivo

CBUS

CARGA

DSPSINCRONIA

FPGAPWM's

Tensión dealimentación

convertidormultinivel

filtropasabajas

Figura I.11. Diagrama a bloques de la estructura propuesta

I.8 Aportaciones

Las principales aportaciones obtenidas con el trabajo de investigación, se enfocan al desarrollo de una estrategia PWM aplicada a la topología multinivel de inversores en cascada. Entre ellas destacan: Un estudio de integración del dispositivo FPGA en la aplicación de convertidores de

potencia, en particular en el área de calidad de la energía para la generación de las señales de conmutación PWM. Este dispositivo facilita el control de los interruptores del inversor multinivel y permite realizar modificaciones al algoritmo de control mediante programación en cuestión de segundos.

El desarrollo de una estrategia PWM aplicada a inversores multinivel. Esta

estrategia propuesta presenta la característica de generar el número de patrones de conmutación requeridos a partir de corrimientos aplicados al patrón PWM sinusoidal. Aunque ya existen estrategias de modulación para estos inversores, éstas requieren de una mayor cantidad de etapas de generación que dificultan su implementación.

La elaboración de un programa que facilita la generación de los patrones de

conmutación en un inversor convencional monofásico y trifásico, así como también en la topología multinivel de inversores en cascada.

CAPÍTULO II

Estrategia de modulación

II.1 Inversor multinivel en cascada

El inversor multinivel en cascada (CMLI por sus siglas en inglés) aparece reportado por primera vez en los años setentas [7] con el nombre de “puentes completos conectados en serie y alimentados con fuentes de CD independientes”. Sin embargo, hasta finales de los años noventas, el Dr. Peng propone la conexión en serie de inversores puente completo alimentados en tensión para el manejo de alta tensión y alta potencia, tales como: sistemas de transmisión flexibles de CA (FACTS), acondicionadores de línea y en compensación serie [22].

Actualmente, los inversores multinivel en cascada han ampliado su campo de

aplicación a vehículos eléctricos, laminadores, molinos, bombeo, sopladores, compresores, distribución y transmisión de potencia, rectificadores PWM, convertidores CD/CD, vehículos de combate militar y en la generación de corriente alterna a partir de fuentes de energía como: super-condensadores, baterías, celdas de combustible o sistemas fotovoltaicos [7], [22], [23].

II.1.1 Análisis del inversor

La topología multinivel de inversores en cascada esta constituida por inversores puente completo alimentados en tensión, los cuales requieren de una adecuada señal de control que determine el estado de conmutación de los interruptores de potencia para reproducir una forma de onda de m niveles [7], [22]. A medida que el número de niveles en el inversor incrementa de manera natural la señal reproducida se acerca más a una senoide perfecta. En consecuencia, la distorsión armónica disminuye aproximándose a

En este capítulo se mencionan los aspectos generales de la topología multinivel coninversores en cascada entre los que destacan la secuencia de conmutación de losinterruptores y las consideraciones de diseño. Además, se analiza la estrategia demodulación propuesta de este análisis se obtiene una expresión matemática quedescribe el comportamiento de los principales armónicos en la señal de tensión.


16

cero. Sin embargo, el incremento en el número de niveles aumenta la complejidad del sistema e introduce problemas de desequilibrios en los condensadores del bus de CD.

Para comprender con mayor detalle el punto anterior, en la figura II.1 se muestra

una forma de onda de 5 y otra de 25 niveles de tensión. En esta figura se observa que la señal reproducida por el segundo inversor se aproxima de manera más exacta a la señal deseada.

0 10 20 30-300

-200

-100

0

100

200

300

tiempo (ms)

Tens

ión

(V)

Aproximacióngenerada con el

inversor

Señaldeseada

THD = 19.20%

0 10 20 30

-300

-200

-100

0

100

200

300

tiempo (ms)

Tens

ión

(V)

THD = 4.25%Aproximacióngenerada con el

inversor

Señaldeseada

a) b)

Figura II.1. Aproximación sinusoidal con el inversor multinivel: a) 5 niveles, b) 25 niveles.

Para determinar el número de niveles de tensión reproducidos en esta topología, es necesario conocer el número de fuentes de CD que integran al sistema [7], [15], [24], tal como se observa en la ecuación (II.1).

2 1m s= + (II.1)

donde: s = número de fuentes de CD m = número de niveles de tensión

Así, la tensión total de salida entre fase y neutro se obtiene por medio de la suma de las tensiones individuales que cada inversor proporciona [22], [24], quedando definida en la ecuación (II.2), de la siguiente manera:

( )AN A1 A2 A3 ss-1V = V +V +V +...V +V (II.2)

Por otro lado, la generación de los niveles de tensión en cada inversor depende de

una selección en la secuencia de disparo de los interruptores como la mostrada en la tabla II.1. Esta secuencia es sólo una de las posibles combinaciones ya que esta topología tiene la característica de desarrollar estados redundantes de tensión para sintetizar la forma de onda sinusoidal de salida.

Análisis del Inversor Multinivel

17

Tabla II.1. Estados de conmutación en un inversor de 3 niveles.

Estados de conmutación Vout S11 S12 S13 S14

+VCD 1 0 1 0 0 1 1 0 0 0 0 0 1 1

-VCD 0 1 0 1 En la figura II.2 se muestran los tiempos de conmutación en un inversor puente

completo, basados en la tabla II.1, y el tiempo muerto que debe existir entre los interruptores de una misma rama del inversor. En este caso entre los interruptores S11 y S12, S13 y S14. La magnitud del parámetro del tiempo muerto depende directamente del dispositivo de conmutación utilizado. Con base en la combinación de señales es posible generar tres niveles de tensión, como se observa en la figura II.2-b.

S11

S12 S13

S14

VCD A B

a)

S11

S13

S12

S14

VAB

+VCD

-VCD10101010

tmtm b)

Figura II.2. Secuencia de disparo de los interruptores: a) Inversor puente completo; b) patrón de conmutación.

Para reproducir una señal constituida por un mayor número de niveles de tensión se muestran las tablas II.2 y II.3. En ellas se presentan los estados de conmutación de un


18

inversor multinivel en cascada de 5 y 7 niveles de tensión, constituidos por dos y tres inversores en serie respectivamente.

S11

S12 S13

S14

VCD1 VA

S21

S22 S23

S24VCD2 0

Figura II.3 Inversor multinivel en cascada de 5 niveles


Estados de conmutación VA0 S11 S12 S13 S14 S21 S22 S23 S24 +2VCD 1 0 1 0 1 0 1 0 +VCD 1 0 1 0 1 0 0 1

0 1 0 0 1 1 0 0 1 -VCD 0 1 0 1 0 1 1 0

-2VCD 0 1 0 1 0 1 0 1

Los estados de conmutación mostrados en las tablas se determinan con base en los inversores de las figuras II.3 y II.4.


Estados de conmutación VA0 S11 S12 S13 S14 S21 S22 S23 S24 S31 S32 S33 S34 +3VCD 1 0 1 0 1 0 1 0 1 0 1 0 +2VCD 1 0 0 1 1 0 1 0 1 0 1 0 +VCD 1 0 0 1 1 0 0 1 1 0 1 0

0 1 0 0 1 1 0 0 1 1 0 0 1 -VCD 0 1 1 0 0 1 1 0 0 1 0 1

-2VCD 0 1 1 0 0 1 0 1 0 1 0 1 -3VCD 0 1 0 1 0 1 0 1 0 1 0 1


19

S31

S32 S33

S34VCD3 0

S11

S12 S13

S14

VCD1 VA

S21

S22 S23

S24VCD2

Figura II.4 Inversor multinivel en cascada de 7 niveles.

En lo que respecta a la estructura trifásica, la salida de cada uno de los inversores monofásicos en cascada puede conectarse tanto en delta como en estrella [22]. La figura II.5 muestra el diagrama esquemático de un inversor de cinco niveles conectado en estrella utilizando dos puentes completos por fase

S11A

S12A S13A

S14AVA1 VA

S21A

S22A S23A

S24AVA2

S11B

S12B S13B

S14BVB1 VB

S21B

S22B S23B

S24BVB2

N

S11C

S12C S13C

S14CVC1 VC

S21C

S22C S23C

S24CVC2

Figura II.5. Estructura trifásica de un inversor multinivel en cascada.


20

100V/DIVTe

nsió

n de

salid

a(7

niv

eles)

Figura II.6. Tensión línea a línea en un inversor multinivel en cascada

En este caso, la tensión de salida VAN de la fase A, se obtiene mediante la suma de la tensión VA1 y la tensión VA2 y así sucesivamente como se mostró en la ecuación (II.2). De la misma manera se obtienen las tensiones para las fases B y C. Teóricamente, el número máximo de niveles de tensión entre fases “f” que se puede obtener en un inversor multinivel en cascada trifásico está determinado por la ecuación (II.3) [7].

f=2m-1 (II.3)

Por lo tanto, para un inversor multinivel en cascada trifásico de 7 niveles fase a

neutro se traducen en 13 fase a fase como se ilustra en la figura II.6. En la tabla II.4 se muestra el número de niveles obtenidos entre fases en un inversor

multinivel en cascada trifásico conforme aumenta el número de inversores en el sistema de potencia.

Tabla II.4. Niveles de tensión en un inversor multinivel en cascada trifásico.

Número de inversores (s)

Número de niveles fase/neutro (m)

Número de niveles fase/fase (f)

1 3 5 2 5 9 3 7 13 4 9 17 5 11 21 6 13 25 . . .

.

.

.

.

.

. s=(m-1)/2 m=(2s+1) f=(2m-1)


21

II.1.2 Consideraciones de diseño

Debido a la configuración de la topología las consideraciones de diseño en un inversor multinivel con inversores en cascada se pueden reducir a las de un inversor puente completo. Los parámetros más importantes que influyen en el desempeño del inversor se mencionan a continuación.

II.1.2.1 Filtro LC de salida

La señal de tensión reproducida por el inversor presenta una forma PWM, la cual contiene una componente de alta frecuencia debido a las conmutaciones de los interruptores de potencia. Para atenuar esta componente y suavizar la forma de onda de salida, se utiliza un filtro pasabajas de segundo orden [25]. Por lo tanto, la función principal de este filtro es disminuir al máximo los armónicos de alto orden sin afectar a la frecuencia fundamental de salida del inversor.

Existen diversas configuraciones de filtros pasivos que se pueden utilizar en la salida

del inversor [11]. Sin embargo, la selección de la estructura más adecuada debe realizarse con base en los siguientes requerimientos:

Atenuar al máximo los armónicos más significativos Transferir la señal fundamental con la menor atenuación posible Reducir el tamaño y peso de los elementos del filtro Minimizar el costo de implementación

Una estructura usualmente empleada en aplicaciones de inversores de potencia es el

filtro L-C [25] [28]. La función de transferencia de este filtro esta definida mediante la ecuación (II.4).

20

2 200

( )H ss s

Q

ωω ω

=+ +

(II.4)

De la ecuación anterior se desprenden dos términos más que son: la frecuencia de resonancia ω0 y el factor de calidad Q del filtro determinados mediante la ecuación II.4a y II.4b. Con base en estas ecuaciones se puede observar que la frecuencia de resonancia del filtro está en función de los elementos L y C; mientras que el factor de calidad depende también de la carga. En [25] se presenta un análisis detallado de los parámetros que deben tomarse en cuenta para la selección del filtro de salida.

01

LCω = (II.4a)

CQ RL

= (II.4b)


22

II.1.2.2 Bus de CD

Existen fenómenos transitorios provocados por la conexión y desconexión de cargas o por maniobras de interruptores de potencia en los sistemas eléctricos. Estos fenómenos introducen fluctuaciones de tensión en las terminales del condensador que alimenta al inversor [34]. Por lo tanto, es necesario dimensionar al condensador con un valor óptimo que permita mantener la tensión de salida en un nivel adecuado ante transitorios.

Generalmente, el valor de capacidad que debe contener el condensador utilizado

como fuente de tensión en un inversor se determina con base en la energía demandada por la carga [11] o mediante un valor de rizado en la tensión de salida propuesto [29], [30]. En ambos casos se toma como referencia la energía almacenada, la cual está definida mediante la ecuación (II.5).

2

BUS C1E = C V2

(II.5)

donde: E = energía almacenada en el condensador en joules CBUS = capacidad del condensador en faradios VC = tensión en el condensador en volts

Para obtener el valor de la capacidad total requerida por una topología multinivel

con inversores en cascada es necesario considerar que su estructura está compuesta por una mayor cantidad de condensadores. Esto permite que la energía que demanda la carga se distribuya entre el número de condensadores del sistema. Por lo tanto, es necesario considerar el número de condensadores por fase que integran al inversor obteniendo la siguiente ecuación.

( )f

BUS 2 2max min

2 P tC

s V V=

−

⋅ ⋅ (II.6)

donde: Pf = potencia total de la carga en VA t = tiempo de compensación en segundos

Existen otras alternativas para el cálculo de la capacidad del bus de CD descritas con

detalle en [16], ó en [22] para la aplicación de filtros activos. Sin embargo las consideraciones que se deben tomar en la selección del método más adecuado dependen directamente de la aplicación y de si existe una etapa de regulación del bus de CD.

II.1.2.3 Diseño térmico

Un factor importante a considerar en el diseño y construcción de cualquier sistema electrónico de potencia es lo concerniente al diseño térmico, cuyo objetivo consiste en evitar que bajo las peores condiciones de carga se alcance la temperatura de unión máxima provocando la destrucción del dispositivo.


23

Para desarrollar el diseño térmico de un inversor puente completo, se parte del modelo térmico de la figura II.7. En la cual se puede observar la representación térmica de los cuatro interruptores de potencia con sus respectivos diodos en antiparalelo englobada en el término PTOTAL y donde la variable de interés es la resistencia térmica disipador-ambiente RθDA. La resistencia térmica disipador-ambiente para cada interruptor esta definida por la ecuación (II.7).

( )J ADA JC CDTOTAL

T TR R R

Pθ θ θ−

= − + (II.7)

donde: TJ = temperatura de unión.

TA = temperatura ambiente. RθJC = resistencia térmica unión – encapsulado. RθCD = resistencia térmica encapsulado – disipador. RθDA = resistencia térmica disipador – ambiente. PTOTAL = potencia total disipada.

Para evaluar la resistencia térmica es necesario conocer las pérdidas disipadas por

los dispositivos de potencia tanto del transistor IGBT como el diodo en antiparalelo [26]. La potencia total disipada por cada IGBT esta determinada por la suma de las

pérdidas en conducción Pcond, más las pérdidas por conmutación PSW, quedando definida esta expresión en la ecuación (II.8).

IGBT cond SWP P P= + (II.8)

La ecuación (II.8a) determina las pérdidas en conducción en el dispositivo IGBT

cond CES PP V I D= (II.8a)

TC

RθCD RθCD RθCD RθCD

RθDA

TA

TC TC TC

PTOTALTJ

RθJC RθJC RθJC RθJC

TJ TJ TJ

PTOTAL PTOTAL PTOTAL

Figura II.7. Modelo térmico del inversor puente completo


24

y la ecuación (II.8b) las pérdidas por conmutación

( ) ( )( )SW SWSW on SW offP = E + E f (II.8b) donde: IP = valor pico de la corriente sinusoidal en la salida.

D = ciclo de trabajo VCES = tensión colector-emisor en saturación. ESW(on) = energía de conmutación en el encendido del IGBT. ESW(off) = energía de conmutación en el apagado del IGBT. fSW = frecuencia de conmutación de los semiconductores.

El ciclo de trabajo se calcula a partir del tiempo total de encendido de cada uno de

los interruptores durante un ciclo completo PWM. El ciclo de trabajo total de una rama es la unidad debido a que las señales de disparo en los semiconductores son complementarias por lo que se puede proponer un ciclo de trabajo del 50%.

Las ecuaciones para estimar la energía disipada en los interruptores por el efecto de

conmutación, son las siguientes [27]:

( ) 2P CE on

SW onI V tE = (II.9)

( ) 2P CE off

SW off

I V tE = (II.10)

Para determinar la potencia disipada por el diodo antiparalelo de recuperación

rápida de cada IGBT, se utiliza la siguiente ecuación [26]:

( )0125D P rr CE SWP . I t V f= (II.11) donde: VCE = tensión colector – emisor.

trr = tiempo de recuperación del diodo. PD = pérdidas en el diodo.

Las pérdidas totales del módulo son la suma de las contribuciones del diodo y el transistor IGBT.

TOTAL IGBT DP P P= + (II.12)

Una vez obtenidas las pérdidas en los diodos y los transistores IGBT, es posible

calcular la resistencia térmica disipador-ambiente y seleccionar un disipador adecuado para el inversor puente completo.


25

II.1.2.4 Selección del dispositivo de potencia

La topología multinivel de inversores en cascada esta integrada por inversores puente completo alimentados en tensión. Analizando la configuración se tiene que la tensión pico de salida para cada inversor esta dada por:

O CDV V= ± (II.13)

Los esfuerzos en los interruptores para esta configuración corresponden sólo a una

parte de la tensión total del sistema, debido a la conexión en serie de los inversores. Sin embargo, la corriente que circula por los transistores y diodos esta en función de la carga del sistema con lo que los esfuerzos en corriente son los mismos para todos los dispositivos.

Por consiguiente, los interruptores de potencia y los diodos de enclavamiento se

dimensionan considerando solamente la tensión de alimentación de un puente completo y la corriente de la carga del sistema. Para asegurar un funcionamiento adecuado de los dispositivos ante variaciones en el sistema se recomienda un factor de seguridad de 80% sobre los valores nominales estipulados por el fabricante [31]. Los interruptores IGBT y diodos de enclavamiento soportarán una tensión entre colector y emisor dada por:

C EMAX CDV = 1.8V (II.14)

II.1.2.5 Asignación de señales de disparo

Las señales de disparo PWM, en esta topología multinivel, presentan cierto grado de libertad en la asignación de señales de conmutación correspondientes a los dispositivos semiconductores de los inversores en cascada, debido a los estados redundantes de tensión que se obtienen con esta topología [10].

En el presente trabajo se consideran dos inversores puente completo conectados en serie. La asignación de las señales de conmutación se muestra en la figura II.8, donde se presentan en la figura II.8a un inversor multinivel constituido por dos inversores puente completo en serie y en figura II.8b los patrones de conmutación obtenidos de la comparación de las señales portadoras con la señal sinusoidal de referencia. Como se puede observar los patrones de conmutación son distintos entre sí, debido al desfase que existe entre las señales triangulares.

Con esto los patrones de conmutación S11, S13, S21 y S23 que generan los niveles de

tensión positivos se forman a partir de las señales triangulares positivas comparadas con la señal de referencia y los patrones S12, S14, S22 y S24 que generan los niveles de tensión negativos se forman de la comparación de la señales triangulares negadas y la señal de referencia.


26

S11

S12 S13

S14

VCD1 A

S21

S22 S23

S24VCD2 0

a)

S11

S12

S13

S14

S21

S22

S23

S24

b)

Figura II.8. Asignación de señales de conmutación: a) inversor multinivel en cascada; b) patrón de conmutación

II.2 Estrategia de modulación propuesta

Tal como se mencionó en el capítulo anterior, la estrategia de portadoras con corrimiento en fase (PSCPWM) tiene la desventaja de utilizar un mayor número de señales portadoras (triangulares) conforme aumenta el número de niveles de tensión que se desean reproducir. Por lo tanto, es necesario desarrollar una variante que evite la generación de las señales portadoras, reduciendo este procedimiento a un simple PWM sinusoidal.


27

II.2.1 Principio de funcionamiento

El principio de funcionamiento de la estrategia PWM propuesta se basa en aplicar corrimientos en tiempo, denominados en este caso ∆t, de la misma magnitud que el patrón PWM original y determinados con la ecuación (II.15). El diagrama a bloques que describe el desarrollo de la estrategia de modulación utilizada se muestra en la figura II.9. En esta figura se puede observar que sólo se compara una señal sinusoidal con una señal portadora (triangular) para generar el patrón de pulsos S11. Esta señal se procesa en un bloque de retardo para obtener la señal S13, después dicha señal se convierte en la referencia y entra a otro bloque de retardo para obtener la señal S21 y así sucesivamente.

De esta manera se asegura que los corrimientos entre las señales sean iguales; este

proceso se repite dependiendo del número de niveles. Con base en lo anterior, en la figura II.10 se muestran los patrones de conmutación de un inversor multinivel en cascada de 5 niveles utilizando la estrategia de modulación propuesta.

1

2 SWt

sf∆ = (II.15)

retardo retardo1 retardo2

S11 S13 S21 S23

referencia

portadora Figura. II.9. Diagrama a bloques de la estrategia PWM utilizada.

Analizando la figura II.10 se observa que solo es necesario generar corrimientos

entre las señales S11, S13, S21 y S23 debido a que los patrones de conmutación restantes son iguales a estas señales, pero invertidas.

La aplicación de corrimientos en el patrón de conmutación PWM original permite

reproducir los niveles de tensión en la topología multinivel de inversores en cascada con una mayor facilidad y evita la generación de las señales portadoras requeridas para los patrones de conmutación.

Con lo anterior el costo del sistema de control se reduce y la facilidad de expansión

en el número de niveles de tensión que se desean reproducir se eleva. Sin embargo, tal como se observa en la figura II.11 se presentan pequeñas concentraciones de armónicos a la frecuencia de conmutación. Por lo tanto, la estrategia PWM no cumple al 100% con las características de la estrategia de portadoras con corrimiento en fase.


28

S11

S12 S13

S14

VCD1 A

S21

S22 S23

S24VCD2 0

a)

Senoidal Portadora

∆t

∆t

∆t

S12

S11

S13

S14

S21

S22

S23

S24

b)

Figura II.10. Estrategia de modulación propuesta; a) inversor multinivel en cascada; b) patrones de conmutación.


29

Tens

ión

de sa

lida

(3 n

ivele

s)Es

pect

ro en

frecu

enci

a

50V/DIV

concentracionesarmónicas

Figura II.11. Espectro en frecuencia de la tensión de salida.

Para justificar la presencia de componentes armónicas en las bandas laterales a la

frecuencia de conmutación se presenta el siguiente análisis matemático. Este análisis se realiza con el fin de desarrollar una expresión que defina de manera analítica el comportamiento del espectro en frecuencia de la señal de tensión.

II.2.2 Análisis matemático Para determinar la expresión de la estrategia propuesta se analizan las diferentes

soluciones analíticas presentadas en inversores convencionales para posteriormente enfocarse con las expresiones desarrolladas en inversores multinivel [6], [19], [37], [38].

La técnica PWM sinusoidal es muy utilizada en aplicaciones industriales y se analiza

ampliamente en la literatura. En la figura II.12 se muestra el principio de funcionamiento de generación: una onda portadora triangular se compara con una moduladora sinusoidal de frecuencia fundamental. Los puntos de intersección entre las dos señales corresponden a los instantes de conmutación de los dispositivos de potencia.

180°

VT

Figura II.12. Principio de modulación del ancho de pulso.


30

Generalmente, los análisis desarrollados se relacionan con el contenido armónico de la tensión de salida producido por la estrategia de conmutación. En principio, cualquier forma de onda variante en el tiempo puede ser descrita por una serie infinita de componentes armónicas. Sin embargo, en la práctica la naturaleza no periódica de una forma de onda de conmutación PWM dificulta la determinación de estas componentes. Este problema fue resuelto para la aplicación de teoría de comunicaciones [39] y posteriormente adaptada para sistemas de convertidores en electrónica de potencia, mediante la representación en forma general de una doble serie de Fourier [6], [40], tal como se muestra a continuación.

( ) ( ){ } ( ) ( ){ }

( ) ( ){ }

000v o 0v o u0 c u0 c

v=1 u=1

uv c o uv c ou=1 v=-

v 0

AF(t)= + A cos vw t +B sin vw t + A cos vw t +B sin vw t2

+ A cos uw t+vw t +B sin uw t+vw t

∞ ∞

∞ ∞

∞≠

∑ ∑

∑∑

(II.16)

donde los coeficientes de la ecuación (II.13) se obtienen para cualquier estrategia PWM mediante la evaluación de la integral doble de Fourier.

( ) ( )21

2j ux vy

uv uvA jB F x,y e dxdyπ π

π ππ+

− −+ = ∫ ∫

(II.17) SWx w t= ; fy w t=

Black desarrolló un primer estudio para determinar una expresión analítica. La

expresión esta dada por la siguiente ecuación [39].

( ) ( )

( ) ( )

CD DCf o SW

u=1

v±DC

SW fu=1 v=±1

MV 2V uMπ uπV(t)= cos w t + J sin cos uw t +...2 π 2 2

..MuπJ u+v π2V 2.+ sin cos uw +vw t

π u 2

∞

∞ ∞

∑

∑∑

(II.18)

donde: V(t) = tensión de fase

M = índice de modulación VCD = tensión en el bus de CD ωf = frecuencia angular de la moduladora ωSW = frecuencia angular de la portadora u,v = números enteros

Jo, Jv = funciones de Bessel del primer tipo


31

Posteriormente, Bowes presentó un trabajo donde determina una solución analítica para la forma de onda de tensión en inversores de dos niveles utilizando muestreo natural en la estrategia PWM [40]. La expresión se muestra en la ecuación (II.19) y es similar en estructura a la desarrollada por Black.

( ) ( ) ( )CDCD f o SWu=1

4V uπM uπF t =MV cos w t+θ + J sin cos mw tπ 2 2

∞

∑

( ){ } ( )v±

CDf

u=1 v=±1

uπMJ4V 2+ sin u+v π 2 cos qw t+vjπ u

∞ ∞ ∑∑ (II.19)

donde: M = 2Qm/π = índice de modulación (0 ≤M ≤1) p = ωSW/ωf = relación de frecuencias

u, v = números enteros Qm = máximo valor de la señal moduladora q = up±v = orden del armónico ωSW = frecuencia angular de la señal portadora ωf = frecuencia angular de la señal moduladora ϕ = ángulo de desfase de la portadora

θ = ángulo de desfase de la moduladora

Por último en [38] se presenta una expresión general donde se consideran los ángulos de fase tanto de la señal moduladora θ así como de la señal portadora ϕ. La expresión esta dada por la siguiente ecuación:

( ) ( ) ( )( )o

f SWCD CD

pu=1

πJ uV 2V π2V t =M cos w t+θ + sin u cos u w +θ +2 π u 2

∞

∑

( ) ( ) ( )( )v±

CDSW f

u=1 v=±1

πJ uM2V π2 sin u+v cos u w t+j +v w t+θπ u 2

∞ ∞

∑∑ (II.20)

Las tres ecuaciones presentadas constan de tres términos:

El primer término determina la amplitud de la fundamental y que es directamente proporcional al índice de modulación.

El segundo término determina la amplitud de los armónicos a la frecuencia de

portadora y sus múltiplos. Debido a la presencia del término sin(uπ/2), los armónicos no existen en múltiplos pares de la frecuencia portadora.


32

El tercer término determina la amplitud de los armónicos en las bandas laterales alrededor de cada múltiplo de la frecuencia de portadora. De acuerdo al término sin((u+v) π/2) únicamente existen bandas laterales de grado par para armónicos impares de la portadora y sólo existen bandas laterales de grado impar para armónicos pares de la portadora.

En lo que respecta a las estrategias PWM aplicadas en inversores multinivel, se han

presentado trabajos relacionados con la estrategia PWM de multiportadoras. El estudio fundamental de las soluciones analíticas presentadas para inversores multinivel es el trabajo de Carrara y otros [16]. Sin embargo, las estrategias descritas en este estudio se utilizan pocas veces debido a su complejidad, y también porque muchos de estos análisis no han sido detallados.

Por ejemplo, Carrara desarrolló una expresión analítica que describe el

comportamiento de la estrategia de oposición y disposición de fase alternante (APOD) y otra expresión para la estrategia de disposición opuesta de fase (POD). Este análisis se realiza considerando un sistema constituido por N’=(m-1)/2 niveles de tensión en la forma de onda de salida, donde m es un entero impar, además se parte al igual que en los casos anteriores de una doble serie de Fourier. Las expresiones presentadas por Carrara se muestran a continuación.

Oposición y disposición de fase alternante

( ) ( ) ( ){ } ( )CD N'+1 N'+1 N'+1 fVv t = M 2x - sin 2x + 4cos x sin w +ϕ π ( ) ( )( ) ( )

odd

N'+1N'+1CDN'+1

v=3,

sin v - 1 xsin v - 1 x2V 2+ M - + cos v xv - 1 v + 1 v

∞ π

∑

( ) ( )CDf uv SW f2u=1 n=-

4V 1×sin vw t+v + S ×sin uw t+vw t+vN' u

+∞ +∞

∞

ϕ ϕπ ∑ ∑ (II.21)

donde:

( ) ( ) ( )uv v N'+1 h N'+1h v odd

1S = J u MN' x - J u MN' sin v + h xv + h≠−

π π ⋅ ∑ (II.21a) y

( )N 1M 12xM 11' arcsin u

+

π ≤= >

(II.21b)


33

Disposición opuesta de fase

( ) ( ) ( ){ } ( ) ( )vCD CDN'+1 N'+1 N'+1 fn=3,odd

V Vv t = M 2x -sin 2x +4cos x sin ω t+ + 1- -1π π

+∞ ⋅ ϕ ∑

( ) ( ) ( ) ( )N'+1 N'+1 N'+1 fsin v-1 x sin v+1 x 2M - + cos vx sin vw t+v

v-1 v+1 v ⋅ ϕ

( )CD uv SW f2u=1 v=-

2V 1+ S ×sin uw t+vw t+vπ N' u

+∞ +∞

∞

ϕ∑ ∑ (II.22) donde:

( ) ( ) ( )( ) ( )N'

vuv v k+1 k

k=1S =J uMN'π 1- -1 cos u k-1 π x -x ⋅

∑

( ) ( ) ( )N'

v+hh

h -n,odd k=1

1- J uMN'π 1+ -1 × cos u k-1 πv+h≠

∑ ∑

( ) ( ){ }k+1 ksin v+h x -sin v+h x⋅ (II.22a)

Analizando las expresiones anteriores, se observa que son demasiado complejas por lo que en [6] se presentan una serie de ecuaciones para las estrategias de modulación analizadas por Carrara con menor grado de complejidad [6].

Las soluciones analíticas para las estrategias PSCPWM y APOD se representan en las

ecuaciones (II.23) y (II.24). Comparando estas dos ecuaciones puede observarse que la única diferencia significante es la localización del primer grupo de bandas laterales. En la estrategia APOD, el primer grupo de armónicos es centrado alrededor de la frecuencia de portadora, mientras para la estrategia PSCPWM el primer grupo de armónicos es centrado alrededor de múltiplos pares de la frecuencia de portadora [6].

Corrimiento en fase

( ) ( )PSCPWM_AN CD fV t =N'MV cos w t +

( ) ( )( ) ( ) ( ){ }v=-

CD2v-1 SW f

u=1 v=0

2V 1 J N'uπM cos N'u+v+1 π cos 2N'uw t + 2v-1 w tπ u∞

∞ ∞

∑∑ (II.23)

Oposición y disposición de fase alternante

( ) ( )APOD_AN CD fV t =N'MV cos w t + ( )( )( )

( ) ( )( )v=-v=0

CD2v-1 SW f

u=1

cos N'-1 u+v+1 π2V × J N'uπM cos uw t+ 2v-1 w tπ u∞

∞ ∞

∑∑ (II.24)


34

Por último, en [38] se presenta una ecuación derivada de la expresión desarrollada por Black. Esta expresión se muestra en la ecuación (II.25) y se determina con base a la existencia de un ángulo de desfase óptimo ∆ϕ entre portadoras del mismo inversor que permite cancelar grupos de armónicos enteros excepto los armónicos múltiplos de m-1. La expresión de ∆ϕ está dada por:

( )2

1mπ

ϕ∆ =−

(II.25)

Sustituyendo obtenemos:

( ) ( ) ( ) ( ) ( )( )CDCD f SWh=1

0J hMπ4VV t =MV cos w t+θ + sin hπ cos 2h w t+p π 2h

∞

∑ ϕ

( ) ( ) ( )( )±

CDSW f

h=1 v±1

πJ hMv4V π2+ sin 2h+v cos 2h w t+ +v w t+θπ 2h 2

∞ ∞

∑∑ ϕ (II.26)

Concluida la revisión de las expresiones matemáticas del espectro en frecuencia de las estrategias PWM sinusoidal y PWM multiportadoras. Se concluye que la expresión más adecuada a la variante desarrollada es la expresión presentada en [38], la cual considera los ángulos de fase de la señales sinusoidal y portadora en un PWM sinusoidal;

Sin embargo, esta ecuación describe las amplitudes de las componentes armónicas

generadas con un inversor medio puente. Por lo que realizando la modificación para un inversor puente completo se obtiene la siguiente ecuación.

( )( )

( )( )CD f CDp SWu=1

0πJ uMMV cos w t θ 4V π2V t = + sin u cos u w t +

n nπ u 2

∞ ± ± ϕ

∑

( ) ( ) ( )( )±

CDSW f

u=1 v=±1

vπJ uM4V π2+ sin u+v cos u w t +v w t θ

nπ u 2

∞ ∞ ± ϕ ±

∑∑ (II.27)

Ejemplo numérico

La estrategia PWM propuesta se aplicó en dos inversores puente completo en

cascada. Los parámetros son los siguientes: VCD = 169.70 V/puente wSW = 62831 rad/seg wf = 376.99 rad/seg M = 1 T = 100 µs


35

Para el caso de dos inversores en cascada se requieren de 4 señales de control (2 por puente) y se tienen dos fuentes de alimentación s. Además estas señales deben tener un corrimiento ∆t entre ellas. Este corrimiento se determina con base en la ecuación (II.15) quedando de la siguiente manera.

1

2∆ =

SW

tsf

= 12 2 10 kHz⋅ ⋅

= 25 µs

Una vez conocido el valor del corrimiento se divide el periodo T en el número de

señales utilizadas.

t = 0 µs t1 = 25 µs t2 = 50 µs t3 = 75 µs

Con los valores de estos tiempos se genera la siguiente ecuación.

( ) ( ) ( ) ( ){ }CDfund f f f 1 f f 2 f f 3MVV = cos ω t +cos ω t+ω t +cos ω t+ω t +cos ω t+ω tn (II.28)

( ) ( ) ( ) ( ){ }169 70 0 0 0094 0 0188 0 02824fund

VV = cos +cos +cos +cos. . . .

169 67fundV . V=

Para determinar la amplitud de la componente armónica a la frecuencia de

conmutación u es necesario, como ya se mencionó en la parte de arriba, utilizar el segundo término de la ecuación (II.27). En esta ecuación un término importante que se debe analizar es el que contiene el coseno.

( )( ) ( )( )( )( ) ( )( )

oSW SW SW 1CD

armu=1 SW SW 2 SW SW 3

πJ uM cos u w t cos u w t+w t4V π2V = sin unπ u 2 cos u w t+w t cos u w t+w t

∞ +

+ +

∑ (II.29)

( ) ( ) ( ) ( )169 70 0 4720 0 1 570 31415 4 71231416arm

.V = . cos +cos . +cos . +cos ..

armV = 0

Por último, la amplitud de los armónicos en las bandas laterales v de la frecuencia de

conmutación esta determinada por el tercer término de la ecuación (II.27), descrito de la siguiente manera.


36

( )

( ) ( )( )( ) ( )( )( ) ( )( )( ) ( )( )

SW f

v± SW SW 1 f f 1CD

banlatelu=1 v=±1 SW SW 2 f f 2

SW SW 3 f f 3

cos u w t +v w tπJ uM cos u w t+w t +v w t+w t4V π2V sin u+v

nπ u 2 cos u w t+w t +v w t+w t

cos u w t+w t +v w t+w t

∞ ∞

+

+ = +

∑∑ (II.30)

u=1 ; v=2;

( ) ( ) ( ) ( ){ }169 70 V 0 2497 0 1 5895 31791 4 76831416banlatel

. V . cos cos . cos . cos ..

= + + +

0 5069banlatelV .=

u=2 ; v=1;

( ) ( ) ( ) ( ){ }169 7 01423 0 31509 6 3018 9 45231416banlatel

. VV . cos cos . cos . cos ..

= + + +

0 0018banlatelV .=

u=3 ; v=2;

( ) ( ) ( ) ( ){ }169 79 0 0488 0 4 7214 9 4428 1416531416banlatel

.V . cos cos . cos . cos ..

= + + +

0 049banlatelV .=

u=4 ; v=1;

( ) ( ) ( ) ( ){ }169 7 0 0531 0 6 292 12 578 18 87731416banlatel

. VV . cos cos . cos . cos ..

= + + +

11 47banlatelV .=

II.2.3 Comparación de resultados Obtenidos los valores de las componentes armónicas se realizó una comparación

contra las amplitudes obtenidas mediante simulación. Los resultados se muestran a continuación.


37

En la figura II.13 se presentan las amplitudes de los principales armónicos presentes en la frecuencia de conmutación y sus múltiplos. En la figura II.13-a se muestran los resultados obtenidos analíticamente y en la figura II.13-b los resultados mediante simulación.

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10

50

100

150

200

250

Indice de modulación

Tens

ión

de fa

se (V

)

+-u v

+-1 0

+-3 0 +-2 1+-1 2

+-2 3

a)

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10

50

100

150

200

250


Tens

ión

de fa

se (V

)

1 0+-

3 0+-2 1+-

1 2+-

2 3+-

u v+-

b)

Figura II.13. Amplitudes de los principales armónicos en una tensión de 2 niveles: a) forma analítica, b) simulación.

En la figura II.14 se muestran las amplitudes de los principales armónicos presentes en las bandas laterales a 4 veces la frecuencia de conmutación debido a que es una característica de la estrategia de portadoras con corrimiento en fase, tal como se analizó en


38

el capítulo I. Por lo tanto, para una tensión formada por 5 niveles; en la figura II.14-a se muestran las amplitudes de los armónicos obtenidas de la ecuación presentada en [42]; en la figura II.14-b los resultados obtenidos con la expresión mostrada en la ecuación II.27 y por último en la figura II.14-c se presentan las amplitudes de las componentes armónicas mediante simulación. Los resultados que se muestran en esta figura son muy similares en cuanto a la amplitud de las componentes armónicas analizadas.

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10

5

10

15

20

25

30

u v+-4 1+-

4 3+-

4 5+-


Tens

ion

de fa

se (V

)

a)

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10

5

10

15

20

25

30


Tens

ión

de fa

se (V

)

u v+-4 1+-

4 3+-

4 5+-

b)


39

0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10

5

10

15

20

25

30


Tens

ión

de fa

se (V

)

u v+-4 1+-

4 3+-

4 5+-

c)

Figura II.14. Amplitudes de los principales armónicos en una tensión de 5 niveles: a) portadoras defasadas, b) estrategia propuesta, c) simulación de la estrategia propuesta.

En la figura II.15 se tiene representada la distorsión armónica total en función del número de niveles de tensión reproducidos. En la figura IV.15-a se muestra la THD generada con la estrategia de modulación de portadoras con corrimiento en fase y en la figura II.15-b la THD desarrollada con la estrategia de modulación propuesta.

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10

20

40

60

80

100

120

140

THD

3 niveles

5 niveles

7 niveles

THD

(%)

Indice de modulación a)


40

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10

20

40

60

80

100

120

140

THD

(%)


3 niveles

5 niveles

7 niveles

THD

b)

Figura II.15. Distorsión armónica total: a) estrategia de modulación de portadoras defasadas; b)Estrategia de modulación propuesta.

Tanto la figura II.15-a como la II.15-b presentan similares porcentajes de distorsión

armónica total (THD) en la señal de tensión reproducida, esto se debe a que las armónicas producidas por la estrategia de modulación propuesta son de una amplitud no considerable comparada con las armónicas más significativas.

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10

0.05

0.1

0.15

0.2

0.25

0.3

0.35

0.4

0.45

Tens

ión

de fa

se (p

.u.)


u v+-

10kHz 20kHz40kHz

Figura II.16. Amplitud de los armónicos del 3° grupo.

En la figura II.16 se muestran las amplitudes de los armónicos a diferentes frecuencias de conmutación. En esta figura podemos observar que a medida que aumenta


41

la frecuencia de conmutación las componentes armónicas presentes a la frecuencia de conmutación disminuyen en amplitud tendiendo a cero.

En la tabla II.5 se muestran las amplitudes de los armónicos más significativos en los primeros cuatro grupos del espectro en frecuencia de la señal de tensión de salida; estos valores se obtuvieron mediante simulaciones realizadas con un inversor multinivel en cascada de 5 niveles.

Tabla II.5. Amplitud de los armónicos más significativos obtenidos en simulación.

1° grupo 2° grupo 3° grupo 4° grupo Fund. M mf±2 mf±4 mf±1 mf±3 mf±2 mf±4 mf±1 mf±3 151.53 1 0.381 0.076 0.358 0.111 0.076 0.591 10.28 1.70 136.92 0.9 0.299 0.050 0.038 0.271 0.142 0.497 15.57 10.24 121.36 0.8 0.221 0.036 0.084 0.196 0.282 0.375 15.59 17.55 106.76 0.7 0.144 0.027 0.125 0.127 0.348 0.258 9.23 8.64 91.59 0.6 0.071 0.012 0.148 0.069 0.338 0.152 1.35 20.24 76.47 0.5 0.027 0 0.153 0.023 0.309 0.077 13.94 16.19 60.98 0.4 0 0 0.135 0 0.233 0.033 24.20 10.59 45.62 0.3 0 0 0.103 0 0.114 0 28.47 5.39 30.34 0.2 0 0 0.053 0 0 0 25.04 1.77

La finalidad de obtener estas amplitudes es realizar una comparación con las

amplitudes de los armónicos determinados analíticamente, los cuales se observan en la tabla II.6 que comparados con los presentados en la tabla II.5 son similares.

Tabla II.6. Amplitud de los armónicos más significativos obtenidos analíticamente.

1° grupo 2° grupo 3° grupo 4° grupo Fund. M mf±2 mf±4 mf±1 mf±3 mf±2 mf±4 mf±1 mf±3 151.50 1 0.4623 0.0527 0.0018 0.0193 0.0869 0.4308 10.24 1.402 136.35 0.9 0.3901 0.0354 0.0026 0.0161 0.1774 0.3671 15.87 10.34 121.20 0.8 0.3196 0.0226 0.0032 0.0127 0.2468 0.2862 15.93 17.34 106.05 0.7 0.2526 0.0135 0.0036 0.0094 0.2841 0.2024 9.75 20.72 90.90 0.6 0.1907 0.0074 0.0037 0.0064 0.2849 0.1279 1.20 20.01 75.75 0.5 0.1355 0.0036 0.0036 0.0040 0.2518 0.0702 13.72 16.06 60.60 0.4 0.0884 0.0015 0.0033 0.0022 0.1940 0.0319 23.81 10.55 45.45 0.3 0.0504 0.0005 0.0027 0.0010 0.1252 0.0109 28.04 5.35 30.30 0.2 0.0227 0.0001 0.0019 0.0003 0.0612 0.0023 24.70 1.80

Observando los resultados mostrados en este capítulo podemos concluir que los

armónicos presentes a la frecuencia de conmutación se deben a los corrimientos aplicados al patrón de conmutación original. Sin embargo, como se mostró en las figuras anteriores existen maneras de disminuir su influencia en el sistema.


42

CAPÍTULO III

Diseño del convertidor

III.1 Etapa de control Para implementar la estrategia PWM propuesta se realizó un programa en lenguaje

VHDL, con el cual es posible generar los patrones de conmutación y los tiempos muertos digitalmente para m niveles de tensión en la topología multinivel de inversores en cascada, utilizando sólo un dispositivo FPGA.

La implementación de la estrategia de modulación propuesta se llevó a cabo con

arreglos de compuertas programables en campo modelo Spartan IIE XC2S200E de la compañía Xilinx [42]. El FPGA genera los corrimientos entre las señales y los tiempos muertos necesarios entre los interruptores S11 y S12; S13 y S14 del primer inversor y para S21, y S22; S23 y S24 del segundo inversor de la figura III.1.

La etapa de sincronización y generación del patrón de conmutación PWM sinusoidal original se realiza con circuitos externos conformados por un DSP. Debido a que los recursos de este dispositivo se utilizan en el algoritmo de control, así como otras tareas adicionales. Se recurrió al empleo del FPGA para liberar al DSP de asignaciones que involucran tiempo de procesamiento. El procedimiento de implementación mediante programación se describe a continuación:

En el presente capítulo se aborda el diseño de las etapas de contro

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