Capitolo III I circuiti logici. - units.it elettronici/CAP3.pdf · I circuiti logici. 91 V V hl e e e e 1 2 1 2 (a) (b) figura 3.2 E' interessante notare che, se i diodi fossero ideali,

Capitolo IIII circuiti logici.

3.1) Introduzione.

Si definisce circuito logico qualsiasi circuito in grado di elaborare un'informazione digitale, cioe'un'informazione codificata con un segnale capace di assumere solamente due stati, ad uno dei qualiviene associata la costante logica 1, mentre all'altro viene associata la costante logica 0.

I piu' semplici circuiti logici sono quelli realizzati con diodi semiconduttori.In termini ideali un diodo a giunzione ha una resistenza nulla quando viene polarizzato in senso

diretto, mentre ha resistenza infinita se polarizzato inversamente. La sua caratteristica, in queste ipotesi,e' quella riportata in figura 3.1 (a). Nella realta’ le due ipotesi appena enunciate non sono affattoverificate e l'effettiva caratteristica di un diodo reale e' quella riportata in figura 3.1 (b).

I

V

I

V

(a) (b)

figura 3.1

Senza entrare in eccessivo dettaglio si puo' ricordare che per un diodo reale la resistenza direttanon e' nulla, mentre quella inversa non e' infinita. Inoltre a tensioni inverse sufficientemente elevate siha il fenomeno della scarica, per breakdown o per effetto Zener, in corrispondenza alla quale la correntesale rapidamente.

I circuiti base per la realizzazione di gate a diodi sono riportati in figura 3.2. Il lorofunzionamento e' intuitivo e la funzione logica realizzata con ciascuno d'essi dipende dalla logica,positiva o negativa, con cui sono chiamati ad operare. E' facile verificare che in logica positiva il primocircuito realizza la funzione logica AND, mentre il secondo realizza quella OR.

Si ricordi che per logica positiva si intende la convenzione che associa il valore logico 1 alla tensione alta, mentre lo 0 e'associato al valore basso. Adottando la convenzione opposta si ha la logica negativa.


91

VVh l

e

e

e

e

1

2

1

2

(a) (b)

figura 3.2

E' interessante notare che, se i diodi fossero ideali, non ci sarebbe alcun limite al numero diingressi di ciascun gate, ne' alcun limite al numero di altri circuiti analoghi che potrebbero essereconnessi all'uscita di un singolo gate. Con diodi reali al contrario le cadute ai capi dei diodi conduttori ele correnti inverse dei diodi interdetti portano ad una continua degradazione dei livelli dei segnali viavia che la complessita' e il numero di stadi in cascata aumentano.

Questo inconveniente della logica a diodi puo' essere superato introducendo degli opportuniamplificatori, realizzati di solito a transistori. Tali amplificatori, quando realizzati con BJT, lavoranoquasi sempre tra interdizione e saturazione, in modo da assicurare sia una notevole stabilita' dei livellidi tensione associati a ciascun stato logico che una notevole escursione di tensione in corrispondenzaalla commutazione. Alle velocita' di commutazione piu' elevate tuttavia puo' essere necessario ricorreread amplificatori non saturati in modo da rendere nullo il tempo di restituzione.

Il circuito base di un invertitore, nel caso di transistore a giunzione NPN, e' riportato in figura 3.3.Molto spesso l'emettitore e' connesso a massa e quando le temperature cui il circuito e' destinato adoperare non sono eccessive, la resistenza Rbb viene omessa.

R

R

R

e

V V-

V+

e

ib

bb

c

L

0

figura 3.3


92

L'invertitore puo' venir utilizzato per correggere le deficienze di carico dei gate a diodi, comeillustrato in figura 3.4, dove l'uscita di un gate a diodi pilota l'ingresso di un invertitore.

e

e

R

V

R

R

R

V+

V V-

e1

2

g

H

c

b

bb

L

0

figura 3.4

Il funzionamento anche in questo caso e' intuitivo e in logica positiva realizza l'operatore NAND,in logica negativa quello NOR

E' tuttavia interessante far osservare che l'aggiunta di un invertitore diminuisce sostanzialmente iproblemi di carico di un gate a diodi, ma non li elimina completamente.Si consideri infatti la situazioneillustrata in figura 3.5, in un gate NAND pilota un secondo gate dello stesso tipo.

IL

figura 3.5

Quando l'uscita del primo gate e' a livello basso, cioe' quando il relativo transistore e' saturato, inesso fluisce anche la corrente IL proveniente all'ingresso pilotato. Se altri gate vengono connessi inparallelo sull'uscita , la corrente totale IL aumenta e se essa supera il limite determinato dalla correntedi base e da guadagno di corrente del transistore pilotante, quest'ultimo esce dalla saturazione e latensione di uscita sale, superando facilmente la tensione rappresentativa del livello logico basso.


93

Anche il numero di ingressi che ciascun gate puo' pilotare risulta aumentato con l'introduzionedell'invertitore; non e' infatti piu' necessario assicurare che in uscita il livello di tensione non scenda aldi sotto della tensione rappresentativa del livello logico alto, ma e' sufficiente che alla base deitransistori pilotati venga fornita una corrente sufficiente a mantenerli in saturazione. Pertanto laresistenza non infinita dei diodi polarizzati inversamente pesa molto meno che non nel caso in cuil'invertitore non e' presente, tuttavia pone ancore dei limiti al massimo numero di ingressi pilotabili.

C'e' infine da osservare che l'introduzione dell'amplificatore a transistori permette di eliminare inmodo pressocche' totale la degradazione del segnale che si ha nei circuiti a diodi man mano cheaumenta il numero degli stadi in cascata.

3.2) Caratteristica di trasferimento e valori garantiti per le tensioni.

La caratteristica di trasferimento di un elemento logico descrive il legame che intercorre tra lagrandezza di ingresso e quella di uscita e permette di definire alcune della sue caratteristiche elettriche.

Si consideri allora la caratteristica di trasferimento di un invertitore logico, il cui andamento sara'in linea di massima simile a quello riportato in figura 3.6.

V

V

V

V VV

u

H

L

L H

i

figura 3.6

Quando all'ingresso vengono applicate tensioni basse in uscita si hanno tensioni alte e viceversa.Pertanto la tabella che descrive in termini di tensioni il funzionamento e':

V V

V V

V V

i u

L

H

H

L


94

Sia in logica positiva che in quella negativa l'operatore logico associabile al circuito e' un NOT. E'tuttavia necessario definire con maggior precisione cosa si intenda con tensione bassa VL e tensionealta VH.Quando si fissi l'attenzione sulla tensione di uscita si dira' che essa si trova al livello altoquando e' compresa in un intervallo indicato in figura 3.7 con VH, mentre si trova a livello bassoquando cade nell’intervallo VL.

V

V

V

u

H

L

figura 3.7

Fissando invece l'attenzione sulla tensione di ingresso si puo' ragionare nel modo seguente.Fissata una tensione di soglia VT, confine tra gli stati alto e basso e compresa nell'intervallo tra VH eVL, il circuito dovra' interpretare ogni tensione di ingresso Vi>VT come livello alto e ogni tensioneVi<VT come livello basso. Con riferimento alla caratteristica di trasferimento la situazione e' alloraquella illustrata in figura 3.8.

Tensioni di uscita alte (1)

Tensioni di uscita basse (0)

V

V

V

Tensioni di ingresso basse (0) Tensioni di ingresso alte (1)

V ViT

L

H

figura 3.8


95

Da questa rappresentazione e' ovvio che, affinche' due circuiti logici possano scambiarsicorrettamente informazioni, i due intervalli VH e VL relativi alle tensioni di uscita devono esserecontenuti negli intervalli delle tensioni di ingresso alta e bassa rispettivamente e che, come e' statodetto, la tensione VT cada nell'intervallo compreso tra VL e VH.

Per un circuito reale e' tuttavia necessario tener conto di alcuni altri fenomeni. Ad esempio si sache in un circuito reale la tensione di uscita varia in funzione del carico e pertanto non e' possibilegarantire un valore preciso nei due stati alto e basso.

I costruttori pertanto assegnano per le tensioni di uscita due valori garantiti VOH e VOL,intendendo che:

• VOH e' la minima tensione di uscita di un dispositivo logico allo stato alto, quando lecondizioni operative sono le peggiori possibile entro il campo di impiego.

• VOL e' la massima tensione di uscita allo stato basso per il medesimo dispositivo semprenelle peggiori condizioni di lavoro.

Il caso peggiore e' quello in cui tutto, ad esempio la tolleranza sui valori dei componenti, latemperatura, le variazioni delle tensioni di alimentazione, il carico ecc. concorre a far salire la tensionedi uscita dello stato basso e a diminuire quella dello stato alto.

Anche per l'ingresso valgono considerazioni analoghe. C'e' inoltre da tener presente che lacaratteristica di trasferimento di un elemento reale presenta nella zona di transizione tra i due stati unandamento che non e' mai verticale. Pertanto non e' possibile parlare come nel caso ideale di unatensione VT ed e' necessario anche in questo caso far ricorso ai valori garantiti VIH e VIL, intendendoche:

• VIL e' la massima tensione di ingresso che, nelle peggiori condizioni di funzionamento sara'sicuramente riconosciuta dal circuito come una tensione dello stato basso ( in logica positivauno 0 logico).

• VIH e' la minima tensione di ingresso che nelle peggiori condizioni di funzionamento sara'sicuramente riconosciuta dal circuito come una tensione dello stato alto (in logica positiva un1 logico)

Poiche' normalmente VIL < VIH esiste un intervallo di tensioni VIL - VIH che determina una zonadi incertezza sul livello logico dell'ingresso.

I quattro valori VIL, VOL, VIH, VOH possono venir trovati nei fogli caratteristici forniti daicostruttori.

La situazione teste' descritta e' rappresentata nel grafico di figura 3.9Per un corretto scambio di informazioni tra due circuiti, per evitare cioe' di andare ad interessare

la zona di incertezza, e' necessario che:

VOH > VIH VOL < VIL


96

zona di incertezza

V V

VV

VV

u i

OH

OL

IH

IL

figura 3.9

In un circuito reale vi sono poi ulteriori vincoli da rispettare. La tensione di uscita dovra'ovviamente essere compresa tra quella del riferimento (massa) VGND e quella di alimentazione VAL

VGND < Vu <VAL

La tensione di ingresso a sua volta non dovra' superare i limiti imposti dalla possibilita’ che ilcircuito venga danneggiato. In altre parole

Vmin < Vi < Vmax

Pertanto, tenendo conto di quanto detto, le reali condizioni di funzionamento di ingresso e diuscita sono quelle riportate in figura 3.10.

USCITA INGRESSO

Campo delle tensioni diingresso tali da non dan-neggiare il dispositivo

V

V

V

V

V

V

V

V

livello alto

livello basso

AL

OH

OL

GND

max

IH

IL

min

figura 3.10


97

I risultati raggiunti permettono ora di affrontare un nuovo argomento, cioe' quello dell'immunita’al rumore.

3.3) Il margine di rumore.

Nella trasmissione dell'informazione dall'uscita di un elemento all'ingresso dell'elementosuccessivo il segnale puo' venir alterato per la presenza di rumore. Tale rumore puo' venir generato perle cause piu' diverse quali ad esempio per accoppiamento elettromagnetico o a causa della caduta ditensione lungo le linee di collegamento, per la presenza di disturbi sulle alimentazioni o per altre causeancora.

La domanda che ci si deve porre e' pertanto qual'e' l'ampiezza massima del disturbo che non alteral'informazione. In altre parole e' necessario valutare qual'e' il valore del disturbo che non permette didiscriminare qual'e' il valore logico associato al segnale.

Con riferimento alla figura 3.10 la risposta appare semplice; il rumore infatti non dev'essere taleda par uscire il segnale prelevato all'uscita del primo elemento dagli intervalli ammessi per le tensionidi ingresso del secondo elemento.

Si possono allora definire due quantita', VNH e VNL, dette rispettivamente margine di rumore allostato alto e allo stato basso, come differenza tra i rispettivi valori garantiti di uscita e di ingresso.

VNH = VOH - VIH VNL = VIL - VOL

Se l'ampiezza del rumore non supera queste due quantita' il segnale che si presenta all'ingresso delsecondo elemento non andra' mai ad interessare la zona di incertezza e l'informazione logica non verra'alterata.

I margini di rumore cosi' definiti prendono il nome di margini di rumore apparenti in quantosono calcolati con riferimento ai valori garantiti. Rispetto alla realta' tuttavia tali valori sonopessimistici e i margini di rumore reali sono superiori.

Si consideri un semplice sistema reazionato (figura 3.11 a) costituito da due invertitori identici.Sul grafico di fig. 3.11 (b) sono riportate sia la caratteristica del dispositivo 1 che quella del dispositivo2, con l'avvertenza tuttavia che il segnale di ingresso X2 e' riportato sull'asse verticale, e ilcorrispondente segnale di uscita su quello orizzontale, al contrario pertanto di quanto fatto per ildispositivo 1.

Tale modo di operare appare tuttavia naturale quando si consideri che il segnale di uscita di ungate coincide con il segnale di ingresso dell'altro gate. Le due caratteristiche si intersecano in tre punti,A, B e C che rappresentano le sole tre condizioni in cui il circuito puo' trovarsi; infatti solo in questipunti

X2 = Y1 e X1 = Y2

Se il dispositivo 1 si trova nel punto A allora le condizioni operative dell'ingresso e dell'uscita deldispositivo 2 sono ancora specificati dal punto A.

Il sistema, a rigore, potrebbe trovarsi in uno qualsiasi dei tre punti A, B o C; tuttavia lacondizione di funzionamento nel punto B e' instabile e qualsiasi perturbazione, per quanto piccola,portera' il sistema in A o in C.


98

A

B

C

1

2

x ,y

x ,y1 2

2 1

(b)

1 2xy yx1 1 2 2

(a)

figura 3.11

Nella realta' i due dispositivi non saranno mai identici. La caratteristica di trasferimento nonpotra' dunque essere rappresentata da un singola curva, ma sara' un inviluppo contenente tutte lepossibili caratteristiche. Le dimensioni dell'inviluppo sono determinate dai limiti fissati per l'uscita,quando viene compiuto l'esame di accettazione in fase di produzione.

In fig. 3.12 sono riportati due di questi inviluppi per il semplice sistema reazionato che e' statopreso in considerazione. Le tensioni rappresentative del punto di lavoro di ciascun dispositivo possonoin questo caso cadere in una delle tre aree tratteggiate A,B e C, intersezioni tra i due inviluppi. E'evidente che anche in questo caso tutti i punti dell'area B rappresentano condizioni di equilibrioinstabile.

A

B

C

VOUT

0

1

V

V

V V

IL

IH

NL NHVIN V OL

VOH

*

*

*

*

figura 3.12


99

L'ordinata del punto al vertice sinistro alto dell'area C rappresenta la massima tensione allo statobasso che un dispositivo puo' avere quando viene pilotato da un altro dispositivo della stessa famiglia.Tale tensione viene indicata con VOL

*.Un dispositivo pilotato con VOL

* avra' come tensione di uscita VOH* cioe’ quella rappresentata

dall'ordinata del vertice destro basso dell'area A.I due livelli cosi definiti sono le uscite dei due dispositivi interconnessi, nell'ipotesi che durante la

loro selezione si siano incontrati due dispositivi al limite estremo del campo di tollerabilità, in modotale che il sistema reazionato lavori nelle peggiori condizioni possibili.

Per un qualsiasi motivo tuttavia, ad esempio per la presenza di un disturbo, il segnale di ingressopuo' spostarsi dalla regione A verso la regione B. Malgrado cio', purche' non si entri nella regione Bstessa, il segnale sara' ancora interpretato come segnale logico basso. In corrispondenza la tensioned'uscita tendera' al vertice opposto della regione B, ma non dara' luogo ad un cambio di stato delsistema. Al cessare della causa perturbante il sistema ritornera' nelle condizioni originarie.

I vertici opposti della regione B rappresentano pertanto i valori estremi della tensione di ingressoche non danno luogo ad una commutazione del sistema; tali valori vengono indicati con VIL

* e VIH* e

rappresentano rispettivamente il massimo valore di ingresso sicuramente riconosciuto come uno zerologico e il minimo valore riconosciuto come un uno logico. Il margine di rumore del sistema e' ladistanza che intercorre tra le uscite dello stesso sistema supposto privo di rumore e le due tensionilimite di ingresso VIL

* e VIH*.

Queste differenze, indicate in fig. 3.12. con VNH e VNL sono dette rispettivamente margine dirumore allo stato alto e margine di rumore allo stato basso e possono ovviamente essere differentinei due stati logici.

Si noti che gli inviluppi si ampliano assegnando specifiche di tolleranza meno pesanti; inoltre sela pendenza della zona di transizione diminuisce, la regione B si estende verso A e C, diminuendo imargini di rumore.

Sui dati caratteristici forniti dai costruttori sono assegnate le quantita' VOH, VOL , VIH e VIL chenon coincidono perfettamente con le quantita' asteriscate fin qui introdotte.

Le grandezze fornite dai costruttori sono cautelative rispetto a quelle asteriscate; piu'precisamente si puo' dire che:

VIL = VIL* VIH = VIH

*

mentre VOH si trova sulla curva di trasferimento appena a destra e al di sotto della zona A e VOL appenaa sinistra e al di sopra della zona C.

I margini di rumore apparenti, calcolati come:

VNL = VIL - VOL VNH = VOH - VIH

sono pertanto inferiori a quelli reali, sia per i valori piu' pessimistici di VOL e VOH, sia perche'normalmente i dispositivi usati ben difficilmente lavoreranno nelle peggiori condizioni, identificate daivertici della regione B e da quello inferiore e superiore rispettivamente della regione A e C.

E’ interessante notare che esiste un vincolo sulla caratteristica di trasferimento di un elementologico. Si prenda infatti in considerazione la caratteristica di figura 3.13.


100

V

V

V

V VV

u

H

L

L H

i

figura 3.13

∆∆∆∆V

∆∆∆∆V

u

i

E’ necessario che nel tratto di transizione tra VH e VL il guadagno del dispositivo, definito comerapporto tra ∆Vu e la corrispondente ∆Vi, sia maggiore dell’unita’ Si supponga infatti che il guadagnosia inferiore all’unita’ e si considerai una cascata di dispositivi, come illustrato in figura 3.14.

figura 3.14

In questo caso ad ogni stadio il segnale viene attenuato e ad un certo momento esso potrebbeandare ad interessare la zona di incertezza anche se i margini di rumore fossero rispettati,contrariamente all’obiettivo che ci si era proposto. La presenza di un tratto di caratteristica conguadagno superiore all’unita’ garantisce invece la ricostruzione dei livelli logici anche quando essisiano alterati da rumore e disturbi.

Nelle considerazioni fatte si e' tuttavia implicitamente assunto che la caratteristica ditrasferimento di un gate dipenda unicamente dall'ampiezza del segnale di ingresso e non dallafrequenza o dalla durata dell'impulso di ingresso.

Si ricordi tuttavia che un circuito digitale reale, come qualsiasi altro dispositivo fisico, non puo'rispondere immediatamente ad una variazione del segnale di ingresso.

E’ necessario pertanto prendere in considerazione anche quello che viene chiamato margine dirumore dinamico, detto anche margine di rumore in corrente alternata, di solito ben diverso daquello in corrente continua.

In un circuito digitale correttamente progettato, che operi con impulsi di durata notevolmentesuperiore ai tempi di commutazione dei vari gate e con una bassa frequenza di ripetizione, i margini dirumore in corrente continua e in corrente alternata non differiscono in maniera apprezzabile. Nonappena pero' la larghezza dell'impulso diminuisce e diventa paragonabile con i tempi di commutazione,


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il margine di rumore cambia in funzione di come sono realizzati circuitalmente i vari gate. Sel'accoppiamento tra i vari stadi e' di tipo capacitivo, il margine di rumore puo' anche diminuire aldiminuire della durata dell'impulso; tuttavia nella maggior parte dei casi il margine di rumore va via viaaumentando, poiche' il circuito non e' in grado di rispondere istantaneamente. A frequenze molto alte econ larghezze dell'impulso di ingresso molto piccole si puo' poi avere un effetto di polarizzazione deldispositivo, che puo' diminuire nuovamente il margine di rumore.

In fig. 3.15 e' riportato a titolo di esempio l'andamento del margine di rumore in funzione dellalarghezza dell'impulso per dispositivi della famiglia TTL standard.

012345678

0 5 10 15 20

low

hig

larghezza dell'impulso (nsec.)

marginedi

rumore(volt)

25

figura 3.15

3.4) I valori garantiti per le correnti.

Tutte le considerazioni condotte fino a questo momento sono state fatte con riferimento ai solilivelli di tensione dei segnali e senza preoccuparsi in alcun modo del carico connesso a ciascuna uscitae quindi senza considerare la corrente che da tale uscita viene prelevata.

La connessione di due dispositivi elettronici, di qualsiasi tipo essi sino, puo’ sempre venirrappresentata con il modello semplificato di figura 3.16

A B

R

R

I

o

i

figura 3.16


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dove Ro e’ la resistenza di uscita dell’elemento pilota (A) e Ri rappresenta la resistenza di ingresso deldispositivo ricevente (B). Sulla linea di connessione di conseguenza circola una corrente I.

Da un esame, anche semplicemente qualitativo, di tale modello si deduce che l’elemento A e’ ingrado di fornire le corrette tensioni solo se il carico non e’ eccessivo, cioe’ solo se la corrente e’inferiore a dei limiti prefissati.

In altre parole i valori garantiti di tensione VOH e VOL sono riferiti a determinati valori dicorrente e cioe’

per Vo ≥ VOH dev’essere Io < IOH

per Vo ≤ VOL dev’essere Io < IOL

dove i valori di corrente sonno espressi in modulo. Se si eccedono tali limiti le tensioni di uscita nonsono piu’ garantite.

Anche per l’ingresso valgono analoghe considerazioni; indicando con Ii la corrente assorbitadall’ingresso, il costruttore garantisce che se le tensioni applicate rientrano nel campo dei valori previstile relative correnti non supereranno determinati valori. Valgono le seguenti relazioni (ancora valide inmodulo):

per Vi ≥ VIH Ii < IIH

per Vi ≤ VIL Ii < IIL

Per quanto riguarda i segni delle correnti si considerano di solito positive le correnti entranti neldispositivo e negative quelle uscenti.

3.5) Le famiglie logiche e i dispositivi logici integrati.

3.5.1) Considerazioni generali.

Si definisce famiglia logica qualsiasi insieme di circuiti logici con parametri elettrici omogenei.Tutti i dispositivi di una famiglia logica sono tra loro compatibili, nel senso che i livelli logici sono glistessi, possono essere alimentati con la stessa tensione e l'uscita di un elemento e' in grado di pilotaredirettamente almeno un ingresso di qualsiasi altro elemento della stessa famiglia.

Al contrario, poiche' ogni famiglia logica usa un diverso circuito elementare, esse non sono disolito compatibili tra loro, anche nel caso in cui alcune delle loro caratteristiche coincidano.

Ciascuna famiglia e' basata su un particolare tipo di circuito elementare usato in tutti i dispositividella famiglia per realizzare invertitori, gate di diverso tipo ed elementi di memoria quali i flip-flop.

I circuiti logici moderni sono realizzarti esclusivamente in tecnica integrata e ciascuna famigliainclude, oltre ai dispositivi logici elementari, anche elementi a media e molto spesso a larga scala diintegrazione

Ciascuna famiglia comprende, in aggiunta ai dispositivi base SSI, MSI e LSI, un certo numero dicircuiti ausiliari, quali ad esempio traslatori di livello (per scopi di interfacciamento con altre famiglie),


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circuiti di condizionamento del segnale (trigger di Schmitt e multivibratori), circuiti di pilotaggio divisualizzatori e vari altri circuiti per applicazioni speciali.

Nel discutere le famiglie logiche e' importante porre l'accento sul fatto che il loro sviluppoavviene in un ambiente dallo sviluppo tecnologico estremamente veloce e di intensa competizione. Talefatto ha portato ad un rapido sviluppo dei componenti e, a causa della vitalita' del mercato, al nascere eall'affermarsi di un notevole gruppo di produttori. Al giorno d'oggi, quando uno dei produttori hasuccesso nell'introdurre e commercializzare una determinata famiglia logica, essa vieneimmediatamente prodotta su licenza dalle altre compagnie, eventualmente completata con nuovidispositivi o migliorata nelle sue caratteristiche.

Ogni famiglia logica viene progettata per una differente applicazione ed ha in alcune suecaratteristiche i suoi punti di forza, in altre i suoi inconvenienti.

Poiche' il circuito base di ciascuna famiglia e' differente, i relativi dispositivi hanno caratteristichediverse. Ad esempio i circuiti dei calcolatori di grosse dimensioni devono operare molto velocemente edi conseguenza per la loro realizzazione si useranno componenti di famiglie logiche veloci; se alcontrario si prevedesse per il circuiti lunghi periodi di funzionamento con alimentazione fornita dabatterie, allora diventa molto piu' importante la caratteristica di un basso consumo.

Sebbene una valutazione corretta dei circuiti digitali integrati richieda un attento studio dei datiforniti dal costruttore, si riportano qui di seguito le definizioni di quelle caratteristiche che si ritengonomaggiormente interessanti e significative.

FAN-IN. E' il numero di ingressi che controllano un operatore logico. Moltospesso sono disponibili degli ingressi di espansione che permettono diaumentare il fan-in. L'eccessivo uso di ingressi di espansione fatuttavia aumentare la capacita' di ingresso e di conseguenza il tempodi propagazione.

FAN-OUT.E' la misura del carico che puo' essere connesso all'uscita di un gateo di qualsiasi elemento logico della famiglia. Poiche' il carico e'normalmente dato da uno o piu' ingressi di altri elementi logici dellastessa famiglia, il fan-out e' usualmente identificato dal numero diingressi che possono venir connessi all'uscita dell'elemento logicoconsiderato. Piu' esattamente ciascuna famiglia logica ha "un'unita' dicarico" espressa in milliampere che rappresenta la corrente necessariaad attivare un tipico circuito di quella famiglia logica. Il fan-out vieneottenuto normalizzando tramite l'unita' di carico la massima correntedi uscita. In sostanza quindi, quando ad esempio si parla di fan-outpari a 10, cio' sta a significare che puo' venir pilotato un numero diingressi tale da costituire un fattore di carico normalizzato pari a 10.

LIVELLI LOGICI. L'uscita di un circuito digitale puo' assumere normalmentedue soli stati, detti rispettivamente alto e basso. I corrispondenti livellidi tensione vengono indicati di solito con VH e VL e variano dafamiglia a famiglia logica. E' opportuno tuttavia far notare che alcunicircuiti digitali vengono progettati per lavorare a tre stati e il terzostato corrisponde a un circuito aperto.


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RITARDO DI PROPAGAZIONE E VELOCITA'. Il ritardo di propagazionemisura quanto rapidamente si propaghi la commutazione di un livellologico di ingresso verso l'uscita.

La fig. 3.17 illustra un invertitore nella configurazione a emettitorecomune e la sua risposta ad un impulso positivo applicato alla base,tale da portarlo da interdizione a saturazione e viceversa.Per determinare questa risposta e' necessario considerare un certonumero di fenomeni fisici complessi. Vale la pena di richiamarebrevemente alcuni di essi.

e

t

tt

t t

td

r

s

f

i

icR

R

R

e

V V-

V+

e

ib

bb

c

L

0

figura 3.17

A partire dall'istante in cui inizia l'impulso di base, vi e' un tempo diritardo td prima che la corrente di collettore inizi a salire. Questoritardo e' determinato essenzialmente dalla capacita' totale base-emettitore del transistore, che deve venir caricata ad una tensionelievemente positiva prima che il transistore possa iniziare a condurre.Dopo l'inizio della conduzione si ha un tempo di salita finito trdeterminato principalmente dalla capacita' di collettore e dallecaratteristiche intrinseche del transistore.Sul fronte di discesa dell'impulso di ingresso si ha un primo tempo ts,detto tempo di restituzione, dovuto sia alla capacita' base-emettitoresia all'accumulo di cariche minoritarie nello spazio di base. Questotempo e' forse il piu' importante tra i tempi di commutazione ed e'comunque notevolmente piu' grande che non td.


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Infine vi e' un tempo di discesa finito tf dovuto anch'esso, come iltempo di salita, alla capacita' di collettore e alle caratteristicheintrinseche del transistore.Allo scopo di specificare il ritardo cui il segnale e' sottopostonell'attraversare i gate i tempi tr e tf sono significativi solo se icorrispondenti tempi del segnale presente all'ingresso sonotrascurabili. E' questo tuttavia un caso abbastanza raro, poiche' icircuiti logici sono normalmente pilotati da circuiti analoghi e diconseguenza i tempi di salita e di discesa sono dello stesso ordine digrandezza sia all'ingresso che all'uscita. Essi tuttavia, pur non essendocompletamente significativi, influenzano il valore del tempo di ritardoa seconda di come questo tempo di ritardo viene misurato. E'necessario quindi specificare i punti delle forme d'onda di ingresso edi uscita usati per definire i tempi di ritardo stessi.In definitiva i tempi di ritardo di un gate vengono misurati, come e'illustrato in fig. 3.18, pilotando l'ingresso con un impulso che abbiatempo di salita e discesa dello stesso ordine di grandezza di quelli delsegnale di uscita ed eseguendo la misura con riferimento a punti benspecificati, quali ad esempio possono essere i tempi all'emivalore.

ingresso

uscita

t tpd0 pd1

figura 3.18

Piu' esattamente si definiscono di solito due ritardi di propagazioneche tengono conto della dissimmetria di funzionamento nelle duecommutazioni: il ritardo di propagazione per l'uscita che commuta dalivello basso a livello alto e' indicata con tpLH o tpd+, quello relativoalla commutazione opposta con tpHL o tpd-. Ambedue i tempi vengonomisurati tra i punti al 50% dei segnali di ingresso e di uscita. Lasemisomma di tali tempi prende il nome di ritardo medio dipropagazione ed e' indicata normalmente con tav o tpd. Il tempo disalita tr e di discesa tf sono invece misurati tra il 10% e il 90% delfronte di salita e rispettivamente di discesa dell'uscita. I tempi di


106

propagazione variano con la temperatura, la tensione di alimentazionee il carico.Si indica invece con velocita’ la massima frequenza alla quale un flipflop puo’ commutare senza errori. Ritardo di propagazione e velocita’sono direttamente correlati, anche se non e’ possibile, a causa di tuttauna serie di fattori eccessivamente complessi per venir affrontati inquesta sede, illustrare il legame che intercorre tra loro.

DISSIPAZIONE DI POTENZA. Come in qualsiasi altro circuito elettronicola potenza dissipata viene misurata in watt o in milliwatt. Essarappresenta la potenza che effettivamente si dissipa nel dispositivo enon comprende quindi la potenza che viene eventualmente fornita adaltri dispositivi. Di regola essa indica nei circuiti integrati la potenzache si dissipa in un gate che lavora per meta' del tempo allo stato altoe per l'altra meta' allo stato basso e permette di valutare la potenzatotale dissipata dal circuito ai fini del dimensionamentodell'alimentatore.

IMMUNITA' AL RUMORE. Misura la quantita' di segnale disturbante chepuo' essere sovrapposto a un segnale logico senza causare un'erratacommutazione dell'uscita. E' necessario distinguere, come si e’ gia’visto in precedenza, tra immunita' al rumore statica, relativa a segnaliche varino lentamente o ad impulsi sufficientemente lunghi eimmunita' al rumore dinamica. E' abbastanza evidente infatti che unimpulso di ingresso di durata comparabile con il ritardo dipropagazione potra' avere un'ampiezza anche notevole senza darluogo ad un'errata commutazione dell'uscita. La medesima ampiezzasarebbe invece intollerabile se il segnale di disturbo fosse di duratasufficientemente lunga.. L'immunita' al rumore e' anch'essa funzionedella temperatura, della tensione di alimentazione e dal carico.

CAMPO DI TEMPERATURE DI UTILIZZO. E' il campo di temperaturaentro il quale un circuito integrato puo' operare senza che alcuna dellesue caratteristiche nominali sia compromessa.

ATTITUDINE AL PILOTAGGIO DI CARICHI CAPACITIVI.L'attitudine a pilotare carichi capacitivi e' un'importante caratteristicadei circuiti digitali integrati, soprattutto quando un'uscita devepilotare delle interconnessioni realizzate con cavi di una certalunghezza.Questa attitudine dipende direttamente dall'impedenza d'uscita delcircuito e quanto minore e' questa impedenza, tanto meglio un caricocapacitivo viene pilotato. Quando infatti ad un circuito viene ap-plicato un carico capacitivo i tempi di salita e di discesa vengonolargamente influenzati dal carico stesso. Il tempo di propagazioneviene aumentato in maniera proporzionale all'aumento della costante


107

di tempo del circuito causata dal carico capacitivo. In fig. 3.19 e'riportato il tempo di propagazione in funzione della capacita' di caricoe della tensione di alimentazione per un tipico circuito appartenentealla famiglia DTL.

Capacita' di carico

Ritardo dipropagazione

10

20

30

40

50

60

20 40 60 80 100

nsec.4 volt

5 volt

6 volt

figura 3.19

PROTEZIONE DAL CORTO CIRCUITO. Impedisce che un circuito, la cuiuscita sia stata connessa direttamente a terra, venga danneggiato. Taleproprieta' puo' essere riconosciuta semplicemente esaminando ilcircuito e riconoscendo se nel circuito d'uscita vi sia o meno unaresistenza connessa tra alimentazione e terminale di uscita, destinata alimitare la corrente nel caso di corto circuito.

TOLLERANZA SULLE TENSIONI DI ALIMENTAZIONE. Definisce ilcampo di tensioni di alimentazione entro il quale le caratteristiche deldispositivo sono garantite.

TIPO DI CIRCUITO LOGICO. Dipende dal numero di circuiti elementariintegrati su un unico substrato di silicio. Si possono distinguere le treprincipali categorie:

Circuiti SSI (small scale integration) con un numero di porte logicheelementari che puo' raggiungere le 12 porte per involucro.Circuiti MSI (Medium scale integration) con capacita' comprese trale 12 e le 100 porte logiche.


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Circuiti LSI (Large scale integration) con capacita' superiore alle 100porte logiche.La realizzazione SSI copre il campo dei singoli elementi logici e dellereti logiche piu' semplici, quelle MSI le reti logiche di dimensionimedio - grandi, quali convertitori A/D, multiplexer, ecc. Infine lerealizzazioni LSI sono destinate a reti logiche di dimensioni moltoampie, quali memorie, unita' aritmetico-logiche, ecc.

TIPO DI INVOLUCRO. Esistono numerosi tipi di involucro per i circuitiintegrati: I piu' comuni sono il TO-5, il flat pack, il dual in line e ilSOT. Il TO-5 e' un involucro metallico, in pratica uguale a quelloutilizzato per i transistori, con 8,10 o 12 piedini. Il flat pack e' uninvolucro misto metallo ceramica di forma rettangolare appiattita. Ilflat pack viene prodotto in due dimensioni con 10, 12 o 14 piedini;questi a loro volta possono essere terminali piatti flessibili e dorati ocollegamenti a sezione circolare in rame. L'involucro dual in line e'forse il piu' diffuso, pur essendo di maggiori dimensioni che non glialtri due. I piedini, di tipo rigido, sono in numero di 14, 16, 24 o piu',ma proprio per la loro rigidita' sono particolarmente adatti ad unmontaggio automatico su circuito stampato. Infine il SOT e'l'involucro utilizzato nelle tecnologie di montaggio superficiale.Esistono ovviamente numerosi altri involucri e al giorno d'oggi non e'raro trovare contenitori con un numero di piedini di collegamento chesupera abbondantemente il centinaio.

I parametri descritti presentano il difetto di un'eccessiva schematizzazione, con l'aggravante checiascun costruttore tende ad enfatizzare gli aspetti positivi dei suoi prodotti e a minimizzarne quellinegativi.

Vi sono altri parametri oltre quelli descritti che potrebbero determinare la scelta di una famiglialogica, ad esempio la varieta' dei componenti della famiglia o la loro reperibilita' presso diverse fonti, lacompatibilita' con i livelli di segnale o con le tensioni di alimentazione di altre famiglie o ancora la lororesistenza ad ambienti particolarmente sfavorevoli e/o aggressivi.

Infine come parametro di notevole interesse si puo' citare il prodotto della potenza dissipata per iltempo medio di propagazione. Anche se raramente riportato sulle caratteristiche, tale parametro misurain un certo qual modo la "bonta'" di una famiglia logica, che si puo' ritenere inversamente proporzionaleal valore del prodotto stesso.

3.5.2) Caratteristiche di temporizzazione di flip-flop e registri.

Come e’ noto prende il nome di flip-flop, o multivibratore bistabile, un circuito in grado dipermanere per un tempo indefinitamente lungo in uno dei suoi due stati stabili. Tale circuito pertanto sirivela adatto a memorizzare con i suoi due stati un’informazione binaria.

In termini generali viene invece indicato con il nome registro un qualsiasi insieme di flip-flop incui possa venir memorizzata un’informazione omogenea codificata su piu’ bit.


109

Il piu' semplice elemento di memoria puo' essere realizzato con due gate di tipo invertenteconnessi con accoppiamento incrociato. Molto spesso esiste poi anche un ingresso di abilitazione(enable) che impropriamente viene chiamato nella maggior parte dei casi clock.

Il collegamento incrociato di due gate da' luogo a un flip-flop che viene detto di tipo trasparente,in quanto l'uscita risponde immediatamente alle variazioni degli ingressi. In tal caso, riportando leuscite del dispositivo agli ingressi, si potrebbero addirittura generare condizioni di oscillazione.

Elementi non trasparenti sono viceversa i flip-flop master-slave, in cui la memorizzazionedell'informazione si ha durante il periodo di clock, mentre la variazione dell'uscita si ha nell'intervallotra due successivi impulsi di clock, oppure i flip-flop azionati sui fronti.

A causa della non trasparenza l'uscita di questi dispositivi puo' essere riportata all'ingresso di uncircuito sequenziale senza particolari precauzioni e senza dar luogo a condizioni pericolose. Non sonopertanto richiesti schemi di temporizzazione multifase e il progetto del sistema ne risulta notevolmentesemplificato.

Per il corretto uso di questi dispositivi il progettista deve conoscere tuttavia l'esatto significato deiparametri di temporizzazione (tempo di ritardo e specifiche di temporizzazione dell'ingresso) e metterliin relazione al fenomeno del "clock skew".

a) Tempo di propagazione.

L'uscita di qualsiasi flip-flop o registro cambia unicamente in corrispondenza ad una delletransizioni del segnale di clock; nei circuiti piu' moderni tale transizione e' quella dallo stato basso allostato alto.

Il ritardo tra questo fronte e la variazione corrispondente dell'uscita e' il tempo di ritardo deldispositivo e viene indicato con tpd. Molto spesso tuttavia i tempi sono due, quello tra il fronte attivodel clock e la commutazione positiva dell'uscita, indicato con tpd+ o tpLH , e quello tra il fronte attivo delclock e la commutazione negativa dell'uscita, indicato con tpd- o tpHL.

Sui dati caratteristici sono di solito indicati sia il valore tipico che il valore massimo di taliparametri.

b) Specifiche di temporizzazione degli ingressi.

I flip-flop sensibili ai fronti sono normalmente condizionati dai valori che i segnali di ingressopossiedono immediatamente prima del fronte attivo del clock. Per un corretto funzionamento i dati diingresso devono quindi essere presentati con un certo anticipo rispetto a questo fronte ed esiste pertantoun intervallo di tempo critico immediatamente precedente il clock, durante il quale essi non devonocambiare.

L'istante nel quale il valore degli ingressi assume importanza viene detto tempo di "set-up", e'critico e viene di solito indicato con ts. Poiche' tutti i parametri circuitali variano con la temperatura, letensioni di alimentazione ed in funzione delle tolleranze di fabbricazione e del carico, anche il tempo diset-up ha una certa dispersione.

E' importante assicurarsi che i livelli di ingresso rimangano stabili all'interno della finestracompresa tra il piu' lungo tempo di set-up, che rappresenta il piu' lento dei dispositivi e il piu' breve, chene rappresenta il piu' veloce.

Purtroppo i costruttori hanno usato via via diverse nomenclature, talvolta in contrasto, perindicare i due bordi della finestra di temporizzazione appena definita.


110

Il piu' lungo tempo di set-up viene spesso chiamato ts(max), ma spesso anche ts(min) in quantorappresenta la durata minima dell'intervallo di tempo durante il quale gli ingressi devono rimanerecostanti prima dell'impulso di clock.

Il piu' breve tempo di set-up viene detto ts(min), ma spesso senza alcuna logica ts(max).La Fairchild usa il termine "tempo di disimpegno" (release time tr), altri fabbricanti lo chiamano

- thold (tempo negativo di tenuta). Quest'ultimo nome prende origine dal fatto che nei circuiti piu'anziani il ritardo di propagazione del clock era superiore a quello degli ingressi e di conseguenza questiultimi dovevano rimanere stabili anche dopo il fronte attivo del clock (tempo di tenuta positivo).

Tutti i circuiti moderni hanno tuttavia tempi di set-up positivi e di conseguenza tempi di tenutanegativi.

A differenza dei flip-flop comandati sui fronti, nei flip-flop master-slave a livelli il master accettai dati di ingresso durante tutto il semiperiodo attivo del clock, mentre lo slave commuta in funzione delcontenuto del master nell'intervallo tra un impulso di clock e l'altro.

Pertanto in questi flip-flop per un corretto funzionamento e' indispensabile che gli ingressirimangano stabili durante l'intero semiperiodo attivo del clock. E' opportuno quindi che la duratadell'impulso di clock sia la minima possibile, compatibilmente con i dati forniti dal costruttore.

Qualsiasi sia poi il dispositivo, comandato a fronti o a livelli, e' necessario assicurarsi che i tempidi salita e di discesa non superino determinati valori. Infatti, anche se i dispositivi non sonodirettamente sensibili all'inclinazione dei fronti, quando tali tempi fossero molto lunghi, il segnale diclock si troverebbe in prossimita' dei livelli di soglia per tempi superiori al ritardo di propagazione delflip-flop, e si potrebbero avere, in presenza di disturbi anche piccoli, determinati ad esempio dadiafonia, delle commutazioni multiple.

E' opportuno pertanto che il segnale di clock abbia dei tempi di commutazione non superiori a 5 -6 volte il ritardo di propagazione del dispositivo.

3.5.3) Le famiglie logiche.

Si e’ gia’ accennato in precedenza a cosa si intenda per famiglia logica. Si prendano ora inconsiderazione (tabelle 3.1 e 3.2) a titolo di esempio le caratteristiche riportate sui “data sheet” delcomponente LS7410 – LS5410, cioe’ le caratteristiche di un gate di tipo low power Schottkyappartenente alla cosiddetta famiglia TTL.

Tabella 3.1: Condizioni di funzionamento raccomandateParametro Famiglia Min. Nom. Max. Unita’Tensione di alimentazione, Vcc 54

744.54.75

55

5.55.25

V

Corrente di uscita a livello alto, IOH 5474

-400-400 µA

Corrente di uscita a livello basso, IOL 5474

48

mA

Temperatura di funzionamento in aria, TA 5474

-550

12570 °C


111

Tabella 3.2: Caratteristiche elettriche nell’intervallo di temperatura di funzionamento (se nonaltrimenti specificato).

Parametro Condizioni di misura * Famiglia Min. Tip.** Max. Unita’VIH Tensione di ingresso

a livello alto2 V

VIL Tensione di ingressoa livello basso

5474

0.70.8

V

VI Tensione di taglio diingresso

Vcc = min.II = -18 mA

-1.5 V

VOH Tensione di uscita alivello alto

Vcc =min.VIL = VIL maxIOH =max.

5474

2.52.7

3.43.4 V

VOL Tensione di uscita alivello basso

Vcc =min.VIL = 2 VIOH =max.

5474

0.250.35

0.40.5 V

II Corrente di ingressoalla massimatensione di ingresso

Vcc = maxVI = 5.5 V

0.1 mA

IIH Corrente di ingresso alivello alto

Vcc = maxVIH = 2.7 V

20 µA

IIL Corrente di ingresso alivello basso

Vcc = maxVIL = 0.4 V

-0.36 mA

IOS Corrente di uscita incortocircuito ***

Vcc = max 5474

-6-5

-40-42

mA

* Per le condizioni di misura indicate con min e max usare i valori appropriati riportati nelle condizioni difunzionamento raccomandate.

** Tutti i valori tipici si riferiscono a Vcc = 5 V, TA = 25 °C*** Non cortocircuitare piu’ di un’uscita

Le due serie, 54 e 74, differiscono in quanto la prima, detta serie industriale, e’ in grado difunzionare in condizioni meno pesanti della serie 54 che e’ quella a norme militari. Per tutte leconsiderazioni che seguono si fara’ riferimento al dispositivo della serie industriale. (LS7410).

Il primo parametro su cui conviene fissare l’attenzione e’ la IOH, corrente di uscita allo statoalto, pari a –400 µA. Cio’ sta ad indicare che allo stato alto si puo’ prelevare dall’uscita una correntemassima di 400 µA senza che alcuna caratteristica del dispositivo ne risulti compromessa.

Analogamente la IOL, pari a 8 mA, indica che allo stato basso il dispositivo e’ in grado diassorbire questa corrente senza compromettere le sue caratteristiche.

Si vede immediatamente che il comportamento della porta e’ assolutamente dissimmetrico neidue stati logici.

Altro parametro di interesse e’ la VIL, massima tensione di ingresso sicuramente riconosciutacome tensione dello stato basso e pari a 0,8 V; analogamente e’ assegnata la VIH, pari a 2 V, con ilsignificato di minima tensione di ingresso sicuramente riconosciuta come tensione dello stato alto.Si individua pertanto una fascia di incertezza situata nell’intervallo di tensione compreso tra 0,8 e 2V.


112

Analoghi parametri vengono assegnati con riferimento all’uscita. La VOL, pari a 0,4 V, assumeil significato di massima tensione di uscita allo stato basso, nelle peggiori condizioni difunzionamento possibili, mentre la VOH, pari a 2,7 V e’, sempre nelle peggiori condizioni, laminima tensione di uscita allo stato alto. Si noti che questi ultimi due parametri sono specificati incorrispondenza a correnti d’uscita pari alle massime correnti consentite per il componente.

Esistono infine le correnti di ingresso IIL = -0,36 mA e IIH = 40 µA, cioe’ le correntirispettivamente erogate o assorbite dall’ingresso (valori massimi) quando tale ingresso si trovi allatensione VIL e VIH. Anche per l’ingresso vi e’ quindi un’asimmetria delle correnti nei due stati; e’questo un comportamento tipico di tutte le famiglie bipolari, cioe’ di quelle logiche che vengonorealizzate con transistori a giunzione.

L’esame di questi parametri permette di verificare la compatibilita’ del dispositivo. Infatti

VOH > VIH VOL < VIL

Il margine di rumore apparente nei due stati logici e’:

VNH = VOH – VIH = 0,7 V VNL = VIL –VOL = 0,4 V

La compatibilita’ tra dispositivi logici permette di definire in modo piu’ preciso il concetto difamiglia logica. Appartengono cioe’ alla stessa famiglia logica circuiti elettricamente compatibilirealizzati in una stessa tecnologia.

Sotto quest’ultimo punto di vista possono allora essere individuate due categorie fondamentali difamiglie logiche. Esistono cioe’ le famiglie logiche bipolari, realizzate con transistori a giunzione equelle MOS che utilizzano invece i transistori ad effetto di campo a gate isolato.

Esistono certamente anche realizzazione, quali ad esempio le BiCMOS, che utilizzano,ricavandoli dello stesso substrato, sia transistori bipolari che MOS, ma normalmente i dispositivi cosi’realizzati sono di uso specifico e non formano famiglia logica.

La piu’ diffusa famiglia bipolare attualmente in uso e’ la TTL (transistor – transistor logic),presente sul mercato in un gran numero di varianti. Tra i dispositivi MOS, la famiglia di gran lunga piu’diffusa e’ la CMOS, famiglia che utilizza contemporaneamente MOS a canale N e P ricavati dallostesso substrato e anch’essa presente sul mercato in un gran numero di varianti.

Rimanendo per il momento nell’ambito delle famiglie bipolari possono venir citate, piu’ perragioni storiche che per altro

• La famiglia RTL (resistor – transistor logic)• La famiglia DTL (diode – transistor logic)• La famiglia HTL (hig thresold logic)

Sono viceversa a tutt’oggi impiegate e con un notevole grado di diffusione

• La famiglia TTL (transistor – transistor logic)• La famiglia ECL (emitter coupled logic)

Di queste la prima, in relazione al grandissimo successo che il mercato le ha tributato, ha generatotutta una serie di sottofamiglie in ciascuna delle quali una delle caratteristiche (ad esempio la velocita’operativa o la dissipazione di potenza) e’ stata ottimizzata.


113

La famiglia ECL, talvolta chiamata anche CML (current mode logic) e’ una famiglia ad elevatavelocita’ ed e’ l’unica famiglia bipolare che nasce non saturata.

Nel campo dei dispositivi MOS si possono citare le famiglie “storiche” PMOS, NMOS eCMOS4XXX. Quest’ultima, anziana ormai per piu’ di vent’anni, e’ stata la prima famiglia MOS asimmetria complementare ed ha avuto una larghissima diffusione. Al giorno d’oggi esistono in praticasolo famiglie in tecnologia CMOS, non appartenenti tuttavia alla 4XXX. Esse pur conservando ivantaggi della famiglia capostipite, sono maggiormente compatibili con le altre famiglie logiche, inparticolare con quella bipolare TTL e sono presenti sul mercato in numerose varianti.

3.6) Cenni sulle famiglie bipolari “storiche”.

3.6.1) La famiglia RTL

I circuiti logici RTL sono stati storicamente i primi ad essere fabbricati ed usano solo transistori eresistenze per realizzare il circuito base della famiglia. Un tipico circuito RTL e' riportato in fig. 3.20 erealizza in logica positiva la funzione NOR.

A BR R

R

C

11

2

AB

C

figura 3.20

Nelle prime realizzazioni la tensione di alimentazione era compresa tra 3.0 e 3.6 volt e i valoricircuitali erano:

R1 = 450 ohm R2= 640 ohm

I tempi di propagazione erano abbastanza buoni, aggirandosi sui 12 nsec; la dissipazione noneccessiva, essendo di circa 10 mW per gate.

Quali aspetti negativi possono essere citati la bassa escursione del segnale, la non eccezionaleimmunita' al rumore, il basso fan-out (max. 5) e il basso fan-in (max. 4).

In verita' da questo circuito base sono state sviluppate molte versioni modificate, di cui le piu'importanti sono la DCTL (direct coupled transistor logic), logica ad accoppiamento diretto, senzaresistenza di base, e la RCTL, in cui l'accoppiamento e' di tipo RC, tale da accelerare la commutazione,come illustrato a tratteggio in fig. 3.20.


114

I ritardi di propagazione sono comunque sempre rimasti compresi tra i 10 e i 30 nsec per i gate etra 20 e 50 nsec per i flip - flop, le dissipazioni tra i 10 e i 25 mW.

3.6.2) La famiglia DTL

La logica a diodi e transistori e' una delle piu' anziane, ma a differenza di quanto e' accaduto conaltre famiglie, quali ad esempio la RTL, l'introduzione di componenti piu' moderni non l'ha fattascomparire del tutto. Parecchie generazioni DTL si sono succedute e per un certo periodo questa e' statala famiglia piu' popolare. Da essa e' derivata tuttavia la famiglia TTL e, alla luce delle miglioriprestazioni di quest'ultima, la logica DTL non e' piu' stata usata nei nuovi progetti. D'altra parte, a causadella compatibilita' dei livelli logici e della tensione di alimentazione, si trovano ancora circuiti in cuicoesistono le due famiglie. Il circuito base e' illustrato in fig. 3.21 e realizza in logica positiva lafunzione logica NAND.

A

B

CD

D

D

1.6 K 2.0 K

5 K

T

1

2

3

1

AB

C

figura 3.21

Se ambedue gli ingressi A e B sono al livello alto, i diodi D1 e D2 sono interdetti. Il diodo D3 e'invece polarizzato direttamente e fa si' che T1 si porti in saturazione. Se invece almeno uno dei dueingressi si porta a livello basso, il corrispondente diodo passa in conduzione e drena verso massa lacorrente che circola sul resistore da 1.6 Kohm, facendo interdire T1. Il diodo D3 ha lo scopo dicompensare le cadute su D1 e D2 quando sono in conduzione, in modo da assicurare buone condizionidi funzionamento all'interdizione.

La tensione di alimentazione nominale per la logica DTL e' 5 V e i livelli logici sono:

VOL = 0.6 V VOH = 2.6 V

VIL = 1.3 V VIH = 1.8 V

Pertanto i margini di rumore apparente sono:

NH = 0.8 V NL = 0.7 V

e possono essere considerati discreti.Il fan-out medio della famiglia e' 8, anche se di essa fanno parte particolari gate ad alto fan-out

(30).


115

La dissipazione si aggira sui 5 mW per gate nel caso normale, e sui 20 mW nel caso di gate adalto fan-out. Il ritardo di propagazione e' mediamente 15 - 20 nsec. Infine, data la struttura degli stadi diuscita, e' ammesso il wired-or.

3.6.3) La famiglia HTL

La famiglia logica ad alta immunita' (high thresold logic) e' una famiglia sviluppata per impieghiparticolari. La sua principale caratteristica e' un'elevata immunita' al rumore e per tale motivo vieneimpiegata in ambienti industriali dove dispositivi elettromeccanici possono dar luogo a transienti ditensione di ampiezza elevata. Il circuito fondamentale di un elemento HTL e' illustrato in fig. 3.22 ericorda molto da vicino la struttura degli elementi DTL. Ci sono tuttavia da notare i valorirelativamente elevati di R1, R2, R3 e il valore nominale della tensione di alimentazione che e' di 15 V.Il diodo zener fa salire la soglia di commutazione a circa 7 volt. Piu' esattamente i livelli garantiti diingresso e di uscita sono:

VOL = 1.5 V VOH = 12.5 V

VIL = 6 V VIH = 8 V

Il margine di rumore, sia allo stato alto che allo stato basso, e' quindi di 4.5 volt. Il fan-out tipicodella famiglia e' 10, la dissipazione si aggira sui 30 mW per gate.

A

B

C

AB C

D

D D

DT

T

T

R R

R R

R

1

2 3

4

4 1

5

32

R6

1

2

3

12 K3 K

5 K

15 K 1.5 K

1 K

figura 3.22

I tempi di propagazione non sono ovviamente dei migliori; sono anzi in assoluto i piu’ alti tratutti quelli delle famiglie logiche, potendo giungere fino a 150 nsec. Tale fatto d'altra parte non puo'


116

essere considerato un dato del tutto negativo in quanto migliora le caratteristiche di immunita' alrumore in corrente alternata.

3.7) La famiglia TTL.

La famiglia TTL e’, assieme alla CMOS, quella piu’ largamente usata al giorno d’oggi. Tutti iprincipali fabbricanti hanno oggi una linea di produzione TTL, che comprende, oltre alla famiglia TTLstandard, tutta una serie di sottofamiglie, ciascuna delle quali ottimizza una particolare caratteristica.

3.7.1) La sottofamiglia TTL standard.

In fig. 3.23 e' riportato il circuito dell'elemento fondamentale TTL, che in logica positiva realizzala funzione logica NAND. Esso opera con una singola alimentazione di 5 volt.

L'elemento standard e' compatibile con qualsiasi altro elemento appartenente alle sottofamiglie econ gli elementi della logica DTL.

AB

TT

T

T

R R R

R

1

2

3

4

1 2

3

4

ingresso invertitore uscita

4 k 1.6 k130

1 k

ΩΩΩΩ ΩΩΩΩΩΩΩΩ

ΩΩΩΩ

Vcc (+ 5 volt)

D1

figura 3.23

Il ritardo di propagazione e' compreso tra 5 e 10 nanosecondi, la dissipazione e' di 10 mW pergate, mentre la massima frequenza operativa si aggira sui 35 MHz.

Il circuito puo' essere funzionalmente suddiviso in tre parti: uno stadio di ingresso associato ad untransistore multiemettitore, un invertitore di fase e uno stadio di uscita atto ad ottenere i livelli ditensione e di impedenza stabiliti in sede di progetto.

Spesso tra gli ingressi e la massa sono connessi dei diodi di protezione con la funzione di tosareeventuali segnali negativi applicati all'ingresso.


117

Quando l'uno o l'altro dei due ingressi e' al livello basso il transistore T1 diviene conduttore e diconseguenza nessuna corrente circola nella base di T2. T2 pertanto e' interdetto; la sua tensione dicollettore coincide in pratica con la tensione di alimentazione, mentre la sua tensione di emettitore e' inpratica nulla. In tale situazione T4 passa in conduzione, T3 si interdice e l'uscita si porta a livello alto.

Nella pratica lo stadio di uscita puo' assumere diverse configurazioni, ciascuna delle quali offrevantaggi e svantaggi. Non si ritiene tuttavia opportuno in questa sede condurre un esame dettagliatodegli stadi di uscita. Bastera’ ricordare che le principali modificazioni riguardano la struttura della partealta dello stadio di uscita, che viene spesso realizzata con la connessione di tipo Darlington, comeillustrato in figure 3.24.

Uscita

Vcc

figura 3.24

Questo tipo di connessione permette di ottenere una minor impedenza di uscita allo stato alto equindi di pilotare senza compromettere eccessivamente le caratteristiche di velocita’ carichi capacitivianche non trascurabili.

Un ulteriore tipo di stadio di uscita e’ quello a collettore aperto (figura 3.25), con il quale tuttaviasi perdono tutti i vantaggi del totem-pole. Per contro si possono connettere direttamente due o piu’uscite, realizzando il “wired – OR”.

Uscita

figura 3.25

Se infatti si prende in esame cosa accade quando due uscite a collettore aperto vengono connesseassieme e riportate all’alimentazione tramite un opportuno resistore, come appare nello schema difigura 3.26,


118

AB

CD

U

y = A.B y = C.D1 2

figura 3.26

ci si accorge che l’uscita U puo’ trovarsi allo stato alto solo se sua y1 che y2 si trovano allo stato alto. Inaltre parole

U y y A B C D A B C D= = = +1 2. . . . . .

Si riesce cioe’ ad ottenere una funzione complessa al prezzo di una semplice connessionemetallica.

A qualsiasi tipo di uscita puo' essere aggiunta una resistenza esterna di "pull-up", connessa trauscita e VCC in modo da far avvicinare la tensione di uscita allo stato alto a quella di alimentazione.Tuttavia solo i circuiti 3,4,5 possono essere spinti piu' in alto della tensione di alimentazione o unaresistenza di “pull-down” in modo da far avvicinare la tensione di uscita dello stato basso a quella dimassa.

a) Caratteristica di trasferimento.

In fig. 3.27 e' riportato il grafico della tensione di uscita in funzione della tensione di ingresso,cioe' la caratteristica di trasferimento, in condizioni statiche.

"1"

"0"0

1.0

2.0

3.0

4.0

0.4 0.8 1.2 1.6 2.0 2.4 2.8

H

J

L

figura 3.27


119

E' importante far rilevare che la curva di trasferimento varia in modo non trascurabile con latemperatura, la tensione di alimentazione e il carico. La curva illustrata si riferisce ad una temperaturadi 35 gradi, ad una tensione di alimentazione di 5 volt e ad un fan-out pari a 10.

Con riferimento alla fig. 3.23, l'analisi puo' essere condotta pensando di riunire i due ingressi A eB. Man mano che la tensione applicata cresce, a partire da 0 volt, la corrente di base di T1 vienegradualmente deviata dagli emettitori al collettore; di conseguenza T2 inizia a condurre. La tensione diingresso alla quale T2 esce dall'interdizione e' compresa tra 0.7 e 0.8 volt (punto H della caratteristica).

Dal punto H al punto J il transistore T2 opera in regime lineare, con un guadagno di tensionedeterminato dal rapporto tra il resistore di collettore e quello di emettitore. La tensione di base di T4gradualmente diminuisce portando il transistore verso l'interdizione. In definitiva nel tratto H-J l'uscitaripete l'andamento della tensione di collettore di T2, in quanto T4 funziona da inseguitore.

Arrivati al punto J comincia a condurre il transistore T3, aprendo una via a bassa impedenza versomassa per la corrente di emettitore di T2; come risultato aumentano il guadagno di tensione di T4 e lapendenza della caratteristica.

Tra i punti J e L i transistori T2, T3 e T4 conducono contemporaneamente; solo al punto L T4 siinterdice. A tale istante la tensione di uscita e' approssimativamente pari a 0.2 volt e la transizione dallostato alto a quello basso e' completata.

Da quanto esposto si possono trarre due importanti considerazioni. La prima e' che nel tratto J-Lvi e' un percorso a bassa impedenza tra VCC e massa, formato da R4, T4 , D1, T3, sede di una correntenon trascurabile. E' questo uno degli svantaggi della famiglia TTL, in quanto durante il funzionamentosi hanno degli impulsi di corrente, che, oltre ad aumentare la potenza dissipata al crescere dellafrequenza, sono una sorgente di rumore che puo' interferire con il normale funzionamento del circuito.

La seconda considerazione e' che durante il funzionamento tutti i transistori, con l'eccezione diT4, passano dall'interdizione alla saturazione e viceversa, limitando pertanto, come avviene in ognilogica saturata, la velocita' operativa.

b) Tensioni e correnti di ingresso e di uscita.

La caratteristica di trasferimento appena esaminata fornisce alcune interessanti informazioni sulvalore delle tensioni di ingresso e di uscita nei due stati.

Dalla curva di fig. 3.27 si puo' vedere che se gli ingressi sono pilotati ad una tensione superiore a0.8 volt il circuito inizia a commutare verso l'uscita logica 0. In modo del tutto simile, se uno qualsiasidegli ingressi scende ad una tensione inferiore a 1.4 volt l'uscita inizia a commutare verso il valorelogico 1. In prima approssimazione si potrebbe quindi affermare che se l'ingresso e' mantenuto al difuori della zona compresa tra 0.8 e 1.4 volt, l'uscita del gate definisce senza ambiguita' i valori logici 1e 0.

La precisa definizione dei valori limite e' tuttavia complicata dal fatto che la curva varia con latemperatura, la tensione di alimentazione e il fan - out.

Per tale ragione e' prassi comune che i costruttori di circuiti integrati garantiscano i valorimassimi e minimi delle tensioni di ingresso e di uscita nelle peggiori condizioni di funzionamento. E'stato gia' chiarito in precedenza il significato di tali tensioni, che per la famiglia TTL standard valgono:

VIH = 2 volt VIL = 0.8 volt

VOH = 2.4 volt VOL = 0.4 volt


120

Ugualmente importanti sono le correnti che entrano o escono da un elemento logico nei due stati.La fig. 3.28 mostra il flusso di corrente attraverso gli ingressi e l'uscita di due porte NAND nelle

due possibili condizioni di lavoro. Quando l'uscita della porta 1 e' allo stato alto la corrente circola daltransistore T4 della porta 1 verso l'emettitore di T1 della porta 2. Quando la porta 1 e' nello stato bassola corrente circola dall'emettitore di T1 della porta 2 all'emettitore di T3 della porta 1.

La corrente di ingresso allo stato alto e' garantita inferiore a 40 microampere, valore trascurabilenel determinare il fan-out, mentre la corrente erogata dall'ingresso allo stato basso e' garantita inferiorea 1.6 milliampere e deve richiudersi a massa attraverso T3.

Pertanto affinche' sia assicurato un fan-out pari a 10 T3 deve poter assorbire una corrente di 16milliampere senza che la sua tensione di saturazione VCES salga a valori al di sopra di VOL = 0.4 volt.

Flusso di corrente

R R

T T

T

T

DI

I

I

I

4

3

1

OH

OL

IH

IL

1

1 2

21

0

figura 3.28

In definitiva si ha:

IIH < 40 mA

intendendo con IIH la corrente che fluisce in un ingresso quando ad esso e' applicata una tensione V 2i ≥volt, mentre

IIL < 1.6 mA

e' la corrente che esce da un ingresso quando ad esso e' applicato un livello logico 0, cioe' una tensionedi ingresso inferiore a 0.8 volt. Analogamente

IOH ≥ 0.4 mA


121

e' la corrente che puo' essere fornita dall'uscita a livello logico alto senza che la sua tensione scenda aldi sotto di VOH = 2.4 volt. Il valore relativo all'uguaglianza e' il minimo necessario a garantire un fan-out pari a 10.

Sempre per garantire un fan - out pari a 10 e' necessario che :

IOL ≥ 16 mA

intendendo ovviamente, come gia' e' stato detto, che IOL sia la corrente che puo' essere iniettatanell'uscita allo stato basso senza che la tensione di uscita salga al di sopra di 0.4 volt.

c) Impedenze di ingresso e di uscita.

Per quanto riguarda l'impedenza di ingresso di una porta TTL si possono fare le seguenticonsiderazioni. Per tensioni di ingresso superiori a 2 volt essa e' molto alta; vale circa 4 kohm tra +1 e -0.5 volt, mentre per tensioni inferiori e' molto bassa a causa del diodo di protezione connesso traingresso e massa. La caratteristica di ingresso e' riportata in fig. 3.29.

-3 -2 -1 1 2 3 4 5

80

70

60

50

40

30

20

10

-10

-20

-30

mA

volt

diodo diprotezione

regione operativa normale

figura 3.29

La caratteristica di uscita e' riportata invece in fig. 3.30. Si puo' vedere che l'impedenza d'uscita e'di basso valore in ambedue gli stati. Nello stato basso l'impedenza e' determinata dalla resistenza offertadal transistore T3 in condizioni di saturazione, pari a circa 8 ohm. A correnti elevate, iniettatedall'esterno nel terminale di uscita, in particolare se si opera a basse temperature, il transistore puo'uscire di saturazione facendo salire l'impedenza di uscita. Allo stato alto viceversa l'impedenza d'uscitae' determinata in pratica dal valore di R4.


122

80

70

60

50

40

30

20

10

-10

-20

-30

-40

-50

-60

90

-1 1 2 3 4 5 6volt

mA

Stato basso

stato alto

Rsat =~ 8 ΩΩΩΩ

T non saturato4

=~ R4

figura 3.30

E' interessante notare che, commutando dallo stato basso a quello alto, la struttura a totem-poledello stadio di uscita consente, a causa della sua bassa impedenza d'uscita, un rapido raggiungimentodelle condizioni di regime anche in presenza di carichi capacitivi. In questo caso tuttavia, le correnti,relativamente rilevanti, circolano anche sulla rete di distribuzione dell'alimentazione, che deve quindiessere corta ed adeguatamente disaccoppiata.

Inoltre, se durante la transizione dallo stato basso allo stato alto T4 passa in conduzione prima cheT3 sia interdetto, come normalmente avviene, si ha un assorbimento di corrente impulsivo di brevedurata, i cui effetti si propagano comunque attraverso la rete di alimentazione.

3.7.2) La sottofamiglia low power TTL .

In un rilevante numero di applicazioni i circuiti TTL standard sono notevolmente piu' veloci delnecessario; si e' ritenuto pertanto opportuno rinunciare al sovrappiu' di velocita' in favore di unariduzione della potenza dissipata. E' stata pertanto introdotta dai costruttori, quasi contemporaneamentealle porte TTL standard, la sottofamiglia low power TTL (LPTTL).

Il circuito e' identico a quello della TTL standard, con l'unica eccezione che i valori dei resistoririsultano moltiplicati per un fattore, che a seconda del fabbricante e' compreso tra 4 e 10. Diconseguenza la potenza dissipata diminuisce dal 75% al 90% mentre il tempo di propagazione aumentadi 3-4 volte.

Valori tipici sono 1 mW per gate per quanto riguarda la potenza dissipata, 33 nsec per il tempo dipropagazione e 3 MHz per la velocita' massima.

E' bene far rilevare che una riduzione del consumo non si riflette solamente sulla dimensione esul costo dell'alimentatore, ma porta anche ad una semplificazione del progetto termico del sistema perla minor quantita' di calore sviluppato.

Inoltre, poiche' i dispositivi LPTTL utilizzano i medesimi involucri degli elementi standard, letemperature alle giunzioni sono inferiori a tutto favore di una maggior affidabilita'.


123

Dal punto di vista del rumore vi sono due distinti vantaggi; la riduzione delle correnti in gioco fasi' che l'autogenerazione di rumore risulti notevolmente diminuita, permettendo di usare un minornumero di condensatori di disaccoppiamento e semplificando il progetto del circuito stampato. Oltre acio' la minor velocita' di commutazione fa si' che l'immunita' al rumore in corrente alternata siasuperiore.

Il fan-out nell'ambito della sottofamiglia e' 10; tuttavia e' bene far notare che la LPTTL e'perfettamente compatibile con qualsiasi altro elemento TTL. Per un elemento LPTTL che pilota unTTL standard il fan-out sara' compreso tra 1 e 4, mentre nel caso di un TTL standard che pilota unLPTTL il fan-out sara' compreso tra 25 e 60.

A causa del ridotto valore della correnti di ingresso degli elementi LPTTL, essi costituiscono unabuona interfaccia verso i circuiti MOS le cui impedenze di uscita sono generalmente abbastanza alte.

In conclusione la LPTTL e' la piu' facile da impiegare tra tutte le sottofamiglie TTL e andrebbeutilizzata in tutte quelle occasioni in cui non risulti penalizzata dalla sua ridotta velocita'.

3.7.3) La sottofamiglia high speed TTL .

Dopo l'introduzione della famiglia TTL la domanda dei produttori di calcolatori, distrumentazione e di apparecchi di comunicazione ha spinto tale famiglia a evolversi verso l'altavelocita', facendo nascere dapprima la high speed TTL (HTTL) e successivamente la Schottky TTL(STTL), di caratteristiche ancora migliori.

Uscita

V

T

T

TT

T

Ingresso

2.8 k760

470 4 k

56

1

2

34

5

ΩΩΩΩΩΩΩΩ

ΩΩΩΩ ΩΩΩΩ

ΩΩΩΩ

cc

D D1 2

figura 3.31

Il circuito base HTTL, riportato in fig. 3.31, nasce da quello della TTL standard con l'aggiunta diuna coppia Darlington in sostituzione del transistore superiore del totem-pole di uscita e con ladiminuzione del valore di tutte le resistenze.

La coppia Darlington aumenta la velocita' con cui la corrente di T4 puo' essere commutata; inaggiunta la diminuzione dei valori resistivi minimizza l'effetto delle capacita' parassite, aumentandopertanto la velocita' con cui il circuito puo' cambiare stato.

Valori tipici per tale sottofamiglia sono 6 nanosecondi per il tempo di propagazione, 50 MHzcome velocita' massima e 22 mW per gate come potenza dissipata.


124

Al giorno d'oggi i dispositivi HTTL sono usati quasi esclusivamente per ridurre i ritardi in alcuniitinerari critici in sistemi realizzati con elementi TTL standard; presentano l'inconveniente di unamaggior potenza dissipata, di una maggior autogenerazione di rumore e rendono piu' critica ladisposizione dei componenti sulla scheda a circuito stampato, per motivi che verranno illustratibrevemente piu' avanti.

3.7.4) La sottofamiglia TTL Schottky.

Le varie famiglie e sottofamiglie fin qui prese in esame sono tutte relative a logiche saturate; itransistori cioe' sono portati in conduzione con una corrente di base sufficiente a condurli al limite dellasaturazione anche con il guadagno di corrente minimo e nelle peggiori condizioni di temperatura e dicarico. Di conseguenza un transistore riceve in media una corrente di base di gran lunga superiore aquella necessaria e si addentra percio' profondamente nella zona di saturazione. Si forma un accumulodi portatori di minoranza nella zona di base e per portare poi nuovamente il transistore in interdizione e'necessario rimuovere tale carica, con una considerevole perdita di tempo.

Per migliorare la situazione si potrebbe pensare di accelerare la ricombinazione, drogando conoro. Sfortunatamente tale accorgimento riduce in modo sensibile il guadagno del transistore.

Il transistore Schottky supera tali limitazioni facendo uso di un diodo a barriera superficiale, dettoappunto diodo Schottky, con una tensione di conduzione molto bassa (circa 0.3 volt) e senza accumulodi carica dovuta ai portatori minoritari.

Tale diodo viene connesso tra base e collettore di un transistore convenzionale, come illustrato infig. 3.32. Nella stessa figura e' riportato anche il simbolo con cui viene indicato un transistore cosi'modificato.

transistore schottky simbolo elettrico

figura 3.32

In fig. 3.33 (a) e' riportata la situazione in cui un transistore e' in prossimita' della saturazione, main cui il diodo Schottky e' ancora interdetto; in fig. 3.33 (b), essendo la tensione di collettoreulteriormente discesa, si ha un drenaggio di parte della corrente di base verso il collettore per effetto deldiodo Schottky.

In pratica aumenti di I al di la' della corrente necessaria a portare il transistore al limite disaturazione si traducono in aumenti della sola ID , mentre IB rimane in sostanza costante. Anche gliaumenti della IC, provocati da iniezioni di corrente dall'esterno, non modificano la situazione; infatti in


125

tal caso sale la VCE e di conseguenza diminuisce ID e aumenta IB, riportando il circuito nelle condizionidi fig. 3.33 (b).

< 0.3 V 0.3 V

I

I

I

0.7 V

I

> 0.4 V

I = II

d

b

cb

d = 0

I

I

I

0.7 V

0.4 V

I

I c + Id

c

d

b

I = Ib + Id

(a) (b)

figura 3.33

In conclusione il transistore Schottky non entra mai in saturazione e si interdice quindirapidamente quando viene annullata la corrente di base. Inoltre, non essendo richiesto il drogaggio inoro, il guadagno di corrente rimane elevato.

ingresso Uscita

V

T

T

T

T

T

T

2.8 k 900 50

1 k

250500

ΩΩΩΩ ΩΩΩΩ ΩΩΩΩ

ΩΩΩΩ

ΩΩΩΩ

ΩΩΩΩ

1

2

3

4

56

D1 D

2

figura 3.34

La porta TTL Schottky, il cui circuito e' riportato in fig. 3.34, impiega solo transistori Schottky,con l'eccezione di T6 , che lavorando da inseguitore di emettitore non puo' saturarsi. Prestazioni tipichesono 3 nsec. quale tempo di ritardo di propagazione, 19 mW/gate per la dissipazione e 125 MHz per lamassima velocita'.


126

La sottofamiglia STTL presenta diversi vantaggi:

1) Il ritardo e' dell'ordine della meta' della HTTL e del terzo della TTL standard. E' possibilepertanto realizzare sistemi logici molto veloci senza perdere la compatibilita' con altri dispositivi TTL.

2) La potenza dissipata cresce molto piu' lentamente con la frequenza che non per le altresottofamiglie. Pertanto, malgrado che la potenza dissipata in condizioni statiche non si possa a rigoredefinire piccola, ad alte frequenze la potenza dissipata e' addirittura inferiore a quella della TTLstandard.

3) Poiche' anche i diodi di tosatura presenti all'ingresso sono di tipo Schottky, si ha una maggiorefficacia nella soppressione di eventuali oscillazioni, sia a causa della minor tensione di soglia di talidiodi, sia per la loro maggior velocita' di commutazione.

4) I dispositivi STTL sono elettricamente, meccanicamente e logicamente equivalenti ai TTLstandard e quindi il miglioramento di sistemi logici gia' esistenti puo' essere ottenuto semplicementecon la sostituzione degli elementi standard con elementi STTL.

Per contro la maggior ripidita' dei fronti di commutazione, realizzata sempre nell'intento dimigliorare le caratteristiche di velocita' della sottofamiglia, rende piu' problematico l'uso dei dispositiviSTTL. La velocita' di salita (slew rate) e' tipicamente maggiore di 1 volt/nsec e puo' dar luogo adoscillazioni e riflessioni sulle linee di collegamento anche con connessioni di lunghezza moderata (20 -30 cm). D'altra parte non e' semplice terminare le linee con un carico adeguato senza peggiorare inmodo sensibile il fan-out.

Infine, poiche' i transistori Schottky non saturano, la VOL sale a 0.5 volt e quindi l'immunita' alrumore allo stato basso e' di 300 millivolt anziche' 400 millivolt.

Si raccomanda pertanto, quando si usano elementi STTL, di mantenere le connessioni il piu' cortepossibile, di usare linee di massa di generose dimensioni e a bassa induttanza, di disaccoppiare concondensatori di buone caratteristiche a radiofrequenza le alimentazioni ed infine di applicareterminazioni di adattamento alle connessioni che superano la lunghezza di 20 cm, facendo tuttaviaattenzione alla riduzione del fan-out.

3.7.5) La sottofamiglia low power TTL Schottky.

La sottofamiglia low power Schottky (LSTTL) e' quella introdotta piu' di recente e circuitalmentecoincide con quella low power; i transistori tuttavia sono di tipo Schottky.

Come risultato si ottengono ritardi di propagazione dell'ordine dei 10 nsec. con dissipazioni di 2mW/gate, avendo cioe' in pratica la velocita' della TTL standard con la dissipazione della low power.Un sistema realizzato con la sottofamiglia LSTTL avra' quindi una minor dissipazione di calore e unminor rumore autogenerato.

Infine la LSTTL si presta particolarmente bene a fungere da interfaccia verso i dispositivi MOS eCMOS. In tabella 3.3, 3.4, 3.5 sono riportate le principali caratteristiche delle sottofamiglie TTL.


127

Denominazione Sottofamiglia Tempo di ritardo Dissipazione

TTL

HTTL

LPTTL

STTL

LSTTL

Standard

Alta Velocita'

Low power

Schottky

Low power Schottky

5 - 10 nsec.

6 nsec.

10 - 20 nsec.

3 nsec.

5 - 10 nsec.

10 mW

22 mW

2 mW

19 mW

2 mW

Confronto velocita' - dissipazione

TABELLA 3.3

V V V V V V V VIL IH OL OH IL IH OL OH

0.8

0.8

0.7

0.8

0.7

2.0

2.0

2.0

2.0

2.0

0.4

0.4

0.3

0.5

0.4

2.4

2.4

2.4

2.5

2.5

0.8

0.8

0.8

0.8

0.8

2.0

2.0

2.0

2.0

2.0

0.4

0.4

0.3

0.5

0.5

2.4

2.4

2.4

2.7

2.7

Standard

High speed

Low power

Schottky

Low power Schottky

Sottofamiglia

Serie militare(-55/125 C)

Serie industriale(0/75 C)o o

TABELLA 3.4


128

0.4 0.4 0.4 0.4 0.4

0.4 0.4 0.4 0.4 0.4

0.5 0.5 0.5 0.5 0.5

0.3 0.3 0.3 0.3 0.3

0.3 0.3 0.3 0.3 0.3

TTL HTTL LPTTL STTL LSTTL

TTL

HTTL

LPTTL

STTL

LSTTL

da a

TABELLA 3.5Margini di rumore apparenti

3.7.6) Conclusioni sulla famiglia TTL.

L'area di applicazione dei dispositivi TTL e' talmente vasta che conviene piuttosto elencare leapplicazioni in cui essi non sono raccomandabili che non fare il viceversa.

Non e' opportuno usare tali dispositivi:

1) Nelle applicazioni in cui e' richiesta una bassissima dissipazione di potenza. Per tali usi e'preferibile usare elementi CMOS.

2) Nella realizzazione di sistemi che debbano operare in ambienti ad alto rumore, dove sonopreferibili i dispositivi HTL e CMOS.

3) Nelle applicazioni ad altissima velocita', dove si usano gli ECL.

4) Nelle realizzazioni LSI, dominio quasi incontrastato della tecnologia MOS.

Riassuntivamente comunque i vantaggi della tecnologia TTL sono:

1) Elevata disponibilita' di elementi logici, anche di notevole complessita'.

2) Compatibilita' totale con la DTL.

3) Bassa impedenza di uscita in ambedue gli stati logici e quindi una notevole capacita' dipilotaggio in c.a.

4) Notevole reiezione del rumore proveniente dall'esterno a causa della bassa impedenza diuscita, senz'altro superiore a quanto ci si potrebbe aspettare dal margine di rumore di 400mvolt.


129

5) Elevata velocita'.

6) Ottimo prodotto velocita'-potenza dissipata.

7) Costo moderato e notevole reperibilita' presso diversi fornitori.

8) Compatibilita' tra le diverse sottofamiglie, caratteristica questa che permette di ottimizzare ilprogetto.

In contrapposizione si possono tuttavia citare i seguenti svantaggi:

1) I cambiamenti estremamente rapidi delle tensioni e delle correnti in gioco rendono critica laprogettazione degli stampati che devono essere realizzati in modo da evitare per quantopossibile cadute reattive ed accoppiamenti tra linee.

2) Autogenerazione di rumore durante la commutazione, che rende indispensabile l'uso dicondensatori di disaccoppiamento.

3) Impossibilita' di realizzare la connessione "wired - or" a causa della struttura a totem-pole deglistadi di uscita.

3.8) La famiglia ECL.

La logica ECL, chiamata talvolta anche CML (current mode logic - logica a commutazione dicorrente) differisce strutturalmente in modo abbastanza profondo dalle logiche saturate ed e' vicina perconfigurazione circuitale e funzionamento ad un circuito lineare; i transistori operano solo in regioneattiva e l'escursione tra i due livelli logici e' molto ridotta.

A B C D

290 300

1.18 kR

V-1.175V

2 k2.3 k

300

1.5 k

1.5 k

V

V

OR

NOR

bb

cc

ee

figura 3.35


130

In fig. 3.35 e' riportato lo schema tipico di una porta ECL OR/NOR a quattro ingressi. Quandotutti gli ingressi della porta sono a livello basso (minore di -1.6 volt), tutti i transistori di ingresso sonointerdetti poiche' gli emettitori, tutti connessi tra di loro, si trovano ad una tensione di circa 0.7 voltinferiore a quella di riferimento Vbb e quindi a circa - 1.8 / - 1.9 volt. La base del transistore di uscitaNOR e' quindi a potenziale di massa e l'uscita a circa - 0.75 volt.

Se invece uno o piu' ingressi della porta sono portati a livello alto (- 0.75 volt) sul resistore dicarico di 290 ohm si ha una caduta di circa 0.9 volt e l'uscita passa a - 1.65 volt.

L'uscita pertanto e' alta se e solo se tutti gli ingressi sono a livello basso; la funzione logicarealizzata e' quindi la NOR.

Poiche' lo stadio di ingresso e' in pratica un amplificatore differenziale, dal collettore del secondotransistore puo' essere prelevata una tensione in opposizione di fase, realizzando pertanto anche lafunzione logica OR.

La tensione di riferimento Vbb determina il livello della commutazione. Essa viene scelta pari a -1.175 volt in modo da ottenere un'immunita' al rumore simmetrica nei due stati. I due diodi inseriti nelcircuito di base hanno lo scopo di compensare le variazioni della VBE con la temperatura.

Le uscite ad inseguitore di emettitore, oltre a fornire una bassa impedenza di uscita, hanno ilcompito di traslare le cadute di tensione ai capi dei due resistori di collettore in livelli ECL standard.

E' bene rilevare ancora una volta che la logica ECL e' una logica non saturata. Si noti che in primaapprossimazione la corrente circolante su RE e' data da:

I V 1.5RE

ee

E

= −

Per evitare che i transistori saturino, valutando in circa 0.2 - 0.3 volt la tensione VCES disaturazione, dovra' essere, in prima approssimazione:

RC.IE < 1.5 - 0.3 = 1.2

dove con RC si e' indicata la resistenza di collettore della coppia differenziale e si e' valutata in - 1.5volt la tensione media di emettitore. Tali condizioni sono senza dubbio rispettate nel circuito ECLillustrato in fig. 3.35.

3.8.1) Caratteristica di ingresso.

Poiche' lo stadio di ingresso di una porta ECL e' in pratica un amplificatore differenziale, nepresenta gli stessi vantaggi. L'impedenza di ingresso e' di circa 100 kohm ed e' pertanto molto piu'elevata di quella di qualsiasi altra logica bipolare.

La caratteristica di ingresso e' riportata in fig. 3.36.Da tale caratteristica si vede che quando la tensione di ingresso sale al di sopra del livello

massimo dello stato alto la corrente di ingresso comincia a crescere. E' questo l'inizio di una lievesaturazione, che tuttavia gioca un ruolo positivo tendendo a smorzare eventuali oscillazioni del segnale.


131

mA

volt

fan - out = 25

0

0.1

0.2

-1.5 -1 -0.5-1.175 -0.7

VOH max

V ee = 5.25 VTa = 25 o C

figura 3.36

Infine poiche' il segnale di ingresso e' applicato ad uno stadio differenziale, si ha una discretareiezione di modo comune, in particolare per quanto riguarda le variazioni della tensione dialimentazione.

3.8.2) Caratteristica di trasferimento e immunita’ al rumore.

Dalla caratteristica di ingresso riportata in fig. 3.37 risulta che l'immunita' al rumore e' di circa200 mV. Il circuito di compensazione della temperature mantiene tale immunita' costante al variaredella temperatura e della tensione di alimentazione. E' inoltre necessario far notare che il circuito puo'funzionare su una vasta gamma di tensioni poiche' Vbb e la tensione di uscita a livello basso siadeguano automaticamente alle stesse variazioni.

0.00

- 0.50

-1.00

-1.50

-2.00

- 0.50-1.00-1.50-2.00

V

V

i

u

volt

volt

0.00

-1.525

Vbb

-1.375 -1.025

- 0.85V OH min

V OL max

V IH minV IL max

OR

NOR

figura 3.37


132

3.8.3) Attitudine al pilotaggio di linee.

La porta ECL si presta particolarmente bene ad essere terminata con un resistore di valore pariall'impedenza caratteristica di un cavo coassiale (50 ohm). In alcuni casi tale resistenza dev'essereconnessa tra uscita e un'apposita "tensione di terminazione" di -2 volt, in altri casi puo' essere collegatadirettamente a massa.

Inoltre gli elementi ECL, a causa della loro struttura differenziale, si prestano a pilotare linee ditrasmissione bilanciate. Si ottengono in tal modo un'immunita' al rumore superiore al volt e lapossibilita' di pilotare linee molto lunghe. La trasmissione puo' venir fatta con qualsiasi porta, anche se,nelle applicazioni piu' critiche, e' conveniente far ricorso ad appositi "line drivers".

Per la ricezione sono invece disponibili delle particolari porte ECL in cui sono accessibiliambedue gli ingressi dell'amplificatore differenziale (fig. 3.38).

R

300 300

1.3 k 1.5 k

V

V

0

cc

ee

figura 3.38

3.8.4) Comportamento dinamico.

I ritardi degli elementi ECL sono i piu' piccoli tra quelli di qualsiasi altra famiglia logica, mentreil prodotto velocita' potenza e' uno dei migliori. Essi non autogenerano rumore in quanto l'assorbimentodi corrente dall'alimentazione e' praticamente costante e non varia con la frequenza.

I tempi di salita e di discesa sono invece relativamente lunghi e, considerata la modestaescursione del segnale, lo "slew rate" e' addirittura minore di quello della famiglia TTL. Tenendo poipresente che gli ingressi richiedono correnti molto modeste, si puo' affermare che per questa famiglia ilrumore di accoppiamento e' minimo.

3.8.5) Sottofamiglie ECL.

Esistono diverse sottofamiglie di elementi ECL, che grosso modo possono essere classificatecome segue:

1) 8 nsec. ECL (tpd = 8 nsec, max 30 MHz) (obsoleta)

2) 4 nsec. ECL (tpd = 4 nsec, max 75 MHz) (obsoleta)

3) 2 nsec. ECL (tpd = 2 nsec, max 125 MHz)

4) 1 nsec. ECL (tpd = 1 nsec, max 400 MHz)


133

Di queste sottofamiglie quella da 2 nsec. e' la piu' diffusa in quanto presente un ottimocompromesso tra velocita', dissipazione di potenza e facilita' d'uso.

Gli schemi base delle due sottofamiglie piu' veloci sono simili tra loro e sono riportati in fig. 3.39.

AB

CD

A

B

C

D

50 k 50 k

220 245

907

779 6.1 k

4.9 k

V Vcc1 cc2

figura 3.39

Per la famiglia da 1 nsec. i valori resistivi sono dimezzati, eccetto che per le resistenze di "pulldown", connesse tra ingresso e riferimento negativo della tensione di alimentazione, del valore di 50kohm. Tali resistenze permettono di lasciar sconnessi gli ingressi non usati, senza avere in praticaproblemi di captazione di rumore. Rispetto alle due sottofamiglie piu' lente i transistori di uscita sonoprivi di resistenza di emettitore e sono alimentati separatamente dal resto del circuito. Talearrangiamento circuitale permette di adattare facilmente le linee di collegamento, e ogni uscita puo'fornire fino a 25 mA.

La separazione dei terminali di alimentazione evita che gli impulsi presenti nella corrente diuscita diano luogo a cadute induttive che interessino il circuito della porta.

Per le porte ECL veloci il cablaggio unifilare dev'essere limitato a linee inferiori ai 2.5 cm; incaso contrario le connessioni vanno eseguite con linee terminate in parallelo su 50 ohm. Si raccomandainoltre l'uso di condensatori ceramici di disaccoppiamento ogni 5-10 chips.

3.8.6) Conclusioni sulla famiglia ECL.

L'alta velocita' degli elementi ECL e la struttura differenziale permettono la costruzione didispositivi estremamente veloci, quali, ad esempio, convertitori A/D ad alta velocita'. La tecnologiaimpiegata si presta inoltre alla realizzazione di elementi LSI.

Quali inconvenienti e' necessario citare la ridotta immunita' al rumore e la difficileinterfacciabilita' con le altre famiglie logiche.

Riassuntivamente i vantaggi della famiglia ECL sono:

1) Elevata velocita'.2) Bassa impedenza di uscita.


134

3) Notevole fan - out.4) Bassissima generazione di rumore.5) Esistenza di due uscite complementari.6) Basso accoppiamento tra le linee di segnale.7) Possibilita' di wired-or.8) Elevata reiezione di modo comune.9) Stabilita' delle caratteristiche al variare della temperatura.10) Facile pilotaggio di linee.11) Tecnologia impiegabile in realizzazioni MSI e LSI.

Quali svantaggi si possono citare:

1) Dissipazione di potenza non trascurabile.2) Bassa immunita' al rumore.3) Difficile interfacciamento con le altre famiglie logiche.4) Aumento notevole dei tempi di propagazione in presenza di carichi capacitivi.

Gli elementi ECL sono correntemente impiegati nella realizzazione di strumentazione, qualicontatori ad alta velocita', sistemi a sintesi di frequenza, ecc, nel campo del calcolo automatico, per larealizzazione di unita' logico-aritmetiche, memorie ultraveloci, ecc., nei sistemi di comunicazione enella conversione A/D veloce.

3.9) I dispositivi MOS.

Praticamente assenti agli inizi della produzione dei circuiti integrati, i dispositivi MOS (MetalOxide Semiconductor) sono diventati via via una larga frazione della produzione totale ed attualmentedominano nel campo dell'integrazione a larga scala, in particolare per quanto riguarda memorie,microprocessori e circuiti "custom".

E' opportuno ricordare che, a differenza di un transistore a giunzione, che sfrutta le correnti siadei portatori maggioritari che minoritari, il MOS utilizza solo i portatori maggioritari e per tale motivoviene spesso chiamato transistore unipolare. Esso ha una resistenza di ingresso elevatissima, e' piu'semplice da fabbricare e richiede sulla superficie del "chip" di silicio un'area notevolmente minore chenon il transistore bipolare.

Allo stesso modo in cui esistono due tipi di transistore a giunzione, PNP e NPN, cosi' esistono iMOS a canale N o NMOS e i MOS a canale P o PMOS. Inoltre esistono per ciascun tipo due modi difunzionamento: il primo, detto "enhancement mode" o "modo a rinforzo" presenta la caratteristica dimantenere il transistore interdetto fino a che non viene applicata una sufficiente tensione tra gate esource, mentre il secondo detto "depletion mode" o "modo a svuotamento" richiede un'opportunapolarizzazione per inibire la conduzione.

La maggior parte dei dispositivi MOS sono PMOS enhancement mode, malgrado che gli NMOSsiano piu' veloci e di area minore, in quanto la tecnologia NMOS e' piu' difficile e costosa. Solo intempi relativamente recenti, con l'introduzione della tecnologia di impianto ionico, i dispositivi NMOSed in particolare quelli depletion mode sono diventati abbastanza comuni. In fig. 3.40 sono illustrate leforme idealizzate e i simboli usati per i MOS a canale N e per quelli a canale P rispettivamente.


135

source gate drain

substrato

metalloisolamento

silicio

(SiO 2)

source draingate

drain

substrato

source

gateg

d

s

np p

pn n

gate

drain

substrato

source

d

gs

metallo

isolamento

silicio

(SiO 2)

figura 3.40

3.9.1) Logica MOS statica.

La forma piu' semplice di circuito logico MOS e' l'invertitore illustrato in fig. 3.41 (a). Il circuitobase e', come si vede, sostanzialmente simile a quello della logica RTL; nella pratica tuttavia il resistoreRL e' rimpiazzato da un secondo transistore MOS opportunamente polarizzato, che opera come ungeneratore di corrente.

Il relativo circuito, in forma idealizzata e' riportato in fig. 3.41 (b) e la motivazione per cui siricorre a tale arrangiamento circuitale risiede nel fatto che un MOS occupa sul chip molto meno spazioche non un resistore ed e' piu' facile da realizzare. In fig. 3.41 (c) e' riportata poi la tabella dellecondizioni operative.

Per un corretto funzionamento, cioe' per far si' che quando Tr e' in conduzione la tensione diuscita sia sufficientemente bassa, in modo da non far passare in conduzione i transistori di altre portecollegate, i due transistori Tr e TL hanno in conduzione un rapporto di resistenza pari a 1:20. Diconseguenza Tr occupa sul chip un'area notevolmente maggiore che non TL.

Molto spesso VDD e VGG sono connessi allo stesso terminale; in tal caso tuttavia l'impedenza diuscita diventa molto elevata, la tensione di uscita a transistore interdetto e' minore di VDD e le costantidi tempo dovute alle capacita' parassite diminuiscono di molto la velocita' operativa.


136

d

sgV

V

VV

d

sg V VV

R

+

-

+ +

- -

x

L

DD z

xGG DD

z

Tl

Tr

V V

V < V 0

V > V V

x t

x t

x z

(a) (b)

(c)

figura 3.41

E' facile, a partire dalla struttura dell'invertitore, ottenere porte logiche NAND e NOR,connettendo in serie o in parallelo altri transistori MOS.

In fig. 3.42 e' riportato il circuito della porta logica che in logica positiva realizza la funzioneNOR, mentre in fig. 3.43 vi e' il circuito della porta logica NAND.

VV

V- -

+ +V VGG DD zx

y

V V V

V V V

V V V

V V V

V V V

x y z

L L H

L H L

H L L

H H L

X Y Z

0 0

0 1

1 0

1 1

1

0

0

0

VH = 0 V VL = VDD Z = (X+Y) = X . Y

figura 3.42


137

E' opportuno far rilevare che la struttura di tali porte e' molto simile a quella della tecnologiaRTL; non si hanno tuttavia problemi di fan-out, in quanto l'impedenza di ingresso di un transistoreMOS e' talmente elevata da poter essere considerata, almeno in prima approssimazione, infinita.

V VV V

Vz

DDGGyx

V V V

V V V

V V V

V V V

V V V

x y z

L L H

L H H

H L H

H H L

X Y Z0 0 1

0 1 1

1 0 1

1 1 0

V = 0 V V = VH L DD Z = X . Y = X + Y

figura 3.43

3.9.2) Logica MOS dinamica.

Malgrado che la dissipazione di potenza dei dispositivi MOS sia notevolmente inferiore a quelladei dispositivi bipolari, vi e' una notevole varieta' di applicazioni in cui una dissipazione ancora minoresarebbe auspicabile.

Per ottenere tale obiettivo sono percorribili due strade; la prima conduce alla realizzazione dilogiche CMOS, in cui sono usati contemporaneamente transistori PMOS e NMOS e di cui si parlera' inseguito; l'altra via riduce la potenza dissipata applicando l'alimentazione al circuito solo a intervalli ditempo, in modo che potenza venga dissipata solo quando e' strettamente necessario. Un tal modo diprocedere e' possibile in quanto si puo' memorizzare l'informazione durante gli intervalli in cuil'alimentazione viene a mancare nella capacita' parassita gate-source.

Operando tuttavia in questa maniera l'informazione e' disponibile in uscita solo quando e'presente l'alimentazione; il dato logico e' cioe' sincronizzato con l'alimentazione.

Circuiti del tipo appena descritto prendono il nome di circuiti MOS dinamici, in contrapposizionea quelli descritti al paragrafo precedente, detti statici e nei quali l'informazione di uscita e' sempredisponibile.

Lo schema di principio della piu' semplice logica MOS dinamica, detta a due fasi, e' riportato infig. 3.44. In essa sono rappresentati due invertitori connessi in cascata, che tuttavia devono venirconsiderati come un unico stadio della logica MOS dinamica.


138

A

T

T

TT

T

T

V V

V

φφφφ φφφφ

x1

2

3

4

5

6

1 2

DD DD

C4

φφφφ

φφφφ

1

2

t

t

figura 3.44

Si noti che rispetto alla logica MOS statica si possono rilevare le seguenti differenze:

1) I gates dei transistori di carico T2 e T5 non sono connessi direttamente a VGG, maa φ1 e φ2 e pertanto conducono solo quando tali segnali vengono posti uguali aVGG.

2) L'uscita di ogni invertitore non e' connessa direttamente all'ingressodell'invertitore successivo, ma attraverso un transistore di accoppiamento (T3 eT6). Anche i transistori di accoppiamento sono connessi a φ1 e φ2 e conduconopertanto solo quando la tensione sul loro gate e' pari a VGG.

Quando φ1 e φ2 sono entrambi a valore nullo nel circuito non circola corrente. Non si ha quindidissipazione e la situazione illustrata e' quella di fig. 3.45 (a). Quando il valore di φ1 passa a VGG itransistori T2 e T3 passano in conduzione; il segnale al drain di T1 assumera' allora il valore determinatodallo stato logico dell'ingresso e tale valore verra' trasferito attraverso T3 alla capacita C4 associataall'ingresso di T4, dove verra' memorizzato e si manterra' anche dopo il ritorno di φ1 a zero. Infinequando φ2 diventa uguale a VGG l'informazione viene trasferita in uscita (figura 3.45(b)).

Il principale vantaggio di un tal modo di operare consiste nel fatto che si ha dissipazione solodurante gli intervalli di tempo durante i quali φ1 e φ2 sono diversi da zero e solo durante tali intervalli itransistori T2 e T4 sono in conduzione.


139

I due segnali di clock possono esser distanziati anche notevolmente tra di loro e pertanto ladissipazione diventa una frazione abbastanza piccola di quella che si avrebbe per lo stesso circuitorealizzato in logica MOS statica.

VT

T T

T

VDD

32

1

x

4

VT

T T

T

DD

32

1

x

4

(a)

(b)

V

figura 3.45

Per il tempo rimanente l'informazione e' immagazzinata come carica nelle capacita' di ingresso ea causa delle resistenze parassite decade via via che passa il tempo.

La costante di tempo di scarica determina evidentemente il massimo intervallo tra gli impulsi diclock. La massima frequenza di clock e' invece determinata dal tempo necessario a caricare la capacita'ad un determinato livello, in quanto, una volta che sia assegnato il valore delle tensioni φ1 e φ2, ilsemiperiodo attivo di tali segnali non puo' essere inferiore al tempo di carica necessario.

Per quanto riguarda l'ingresso esso deve assumere il valore logico voluto solo durante l'intervalloφ1, mentre per il resto del tempo il suo valore non ha alcuna importanza. Analogamente l'uscita e' validasolo dopo φ2 ed e' pertanto ritardata di un tempo pari a un ciclo di clock.

Da questo punto di vista il circuito preso in esame puo' anche essere considerato un registro ascorrimento in quanto trasferisce l'informazione di ingresso da stadio a stadio per ogni impulso diclock.

3.9.3) MOS dinamici a rapporto minimo.

Nei circuiti fino a questo momento considerati esiste un'esigenza comune da rispettare; quellacioe' che la resistenza di conduzione dei MOS attivi sia notevolmente inferiore di quella dei MOS dicarico, in modo da avere una tensione di uscita sufficientemente prossima allo zero nello stato basso.Tale esigenza obbliga a costruire sullo stesso chip transistori di dimensioni notevolmente diverse tra diloro.


140

Esiste tuttavia una variante della logica MOS dinamica a due fasi che permette di realizzare tutti itransistori con la stessa area, aumentando pertanto la densita' di integrazione e permettendo di ottenerevelocita' di funzionamento piu' elevate. Lo schema di principio di questa realizzazione circuitale e'riportato in fig. 3.46

T

T

T

T

T

T

TT

T

T

TT

C

C

C

C

C

C

V

φφφφ φφφφφφφφ

φφφφ φφφφ φφφφ

1

1

1

2

2

3

4 2Ingresso 8

6

1

2

5

3

74

2

1

9

5

10

11

12 6

DD

figura 3.46

Quando e' applicato φ1, conduce T1 e la capacita' C1 si carica. Immediatamente dopo φ1 viene tolto eviene applicato φ2. In tal caso passano in conduzione T2 e T3 che fanno si' che su C2 venga trasferito ilvalore determinato dallo stato di T4. E' evidente che in questo caso non vi e' alcuna esigenza dimantenere bassa la resistenza di conduzione di T4, in quanto il suo compito e' unicamente quello discaricare o meno a massa la capacita' C1. Nasce invece l'esigenza di rendere C1 notevolmente maggioredi C2 in quanto durante l'intervallo φ2 queste due capacita' si suddividono la carica. Sempre durantel'intervallo φ2 la capacita' C3 si carica alla tensione VDD.

Successivamente viene azzerato φ2 e si ripresenta φ1 rendendo possibile il trasferimentodell'informazione allo stadio successivo e cosi' via.

Questo tipo di circuito permette di eliminare completamente la linea VDD sostituendola con isegnali di clock, come illustrato in fig. 3.47.

T

T

T

T

T

T

TT

T

T

TT

C

C

C

C

C

C

φφφφ φφφφφφφφ

φφφφ φφφφ φφφφ

1

1

1

2

2

3

4 2Ingresso 8

6

1

2

5

3

74

2

1

9

5

10

11

12 6

figura 3.47


141

3.9.4) MOS dinamici a quattro fasi.

Esistono circuiti MOS dinamici a quattro fasi, sviluppo di quelli a due fasi, che permettono diottenere dimensioni minime, maggior velocita' operativa e minore dissipazione. La sola correntenecessaria al funzionamento e' quella che serve a caricare e scaricare le capacita' nodali e vieneprelevata direttamente dai segnali di clock.

T

T

T

T

T

T

T

T

T

T

T

T

T

T

T

T

T

T

11

12

13

14

15

16

21

22

23

24

25

26

31

32

33

34

35

36

φφφφ φφφφ φφφφ φφφφ φφφφ φφφφ

φφφφ φφφφ φφφφ φφφφ φφφφ φφφφ

φφφφφφφφφφφφφφφφφφφφφφφφ

1 3 1 3

2 4 2 4 2 4

1 3

313131

N N N N N1 2 3 4 5

bit 1 bit 2 bit 3

C C C C C3231222112Ingresso

figura 3.48

Per illustrarne il funzionamento si fara' riferimento al registro a scorrimento di fig. 3.48, mentrein fig. 3.49 sono riportate le relative forme d'onda.

φ

φ

φ

φ

ingresso

Ν

Ν

Ν

Ν

Ν

1

2

3

4

1

2

3

4

5

figura 3.49


142

Negli intervalli φ1 e φ2 i transistori T11 e T12 passano in conduzione, mentre T13 conduce o menoin funzione della tensione di ingresso. Comunque sia, considerate le resistenze di conduzione offertedai vari MOS, la capacita' C12 si carica a una tensione negativa. Alla fine di φ1 T12 rimane inconduzione per effetto di φ2 e se T13 e' conduttore la capacita' C12 si scarica a massa. Se invece latensione di ingresso e' nulla, T13 rimane interdetto e C12 mantiene la sua carica negativa. Con un breveritardo rispetto alla fine di φ2 vengono applicati gli impulsi φ3 e φ4, il cui effetto e' quello di accumularesu C21 una carica negativa. Alla fine di φ3 l'informazione presente su C12 viene trasferita invertita suC21. Dopo un ciclo completo di clock pertanto l'informazione e' stata trasferita dall'ingresso all'uscitadel primo stadio. Ad ogni ulteriore ciclo di clock l'informazione viene spostata attraverso gli stadi ecompare all'uscita con un ritardo in periodi di clock pari al numero degli stadi del registro.L'informazione di ingresso viene letta durante il periodo φ2, quella di uscita e' disponibile dalla fine diφ3 all'inizio dell' impulso φ3 successivo.

3.10) La famiglia CMOS.

La famiglia CMOS (Complementary Metal Oxide Silicon), presente sul mercato gia' da moltianni, ha rispetto ad altre famiglie logiche alcune proprieta' del tutto insolite. Anzitutto i suoi ingressisono ad elevatissima impedenza, tali che dal punto di vista puramente ohmico possono essereconsiderati dei circuiti aperti. In condizioni statiche poi il loro consumo e' praticamente nullo, nonessendoci alcuna circolazione di corrente. Inoltre la tensione di alimentazione puo' essere liberamentescelta in un campo che va da 3 a 15 volt e non richiede affatto di essere stabilizzata e ben filtrata. In fig.3.50 e' riportato lo schema base della famiglia, rappresentante un circuito invertitore. Esso consiste indue transistori MOS, ambedue a rinforzo, di cui il superiore e' a canale P, l'inferiore a canale N.

s

dd

s

g

g

V

VV

DD

xz

V V X Z

0 V

V 0

0

1

1

0

x z

DD

DD

figura 3.50

Per non ingenerare confusione non viene usata la terminologia usuale per i circuiti MOS, ma siindica di solito con il simbolo di massa il "source" del transistore inferiore e con VCC il "source" deltransistore superiore.

Il funzionamento del circuito e' riassunto nella tabella di fig. 3.50 ed e' evidente. Quando latensione di ingresso Vx e' nulla, il MOS a canale N e' interdetto mentre quello a canale P e' conduttore,


143

essendo la sua tensione "gate-source" pari a VCC. La tensione di uscita e' quindi pari a quella dialimentazione. Quando invece la Vx diviene pari a VCC, il transistore a canale P si interdice, mentrepassa in conduzione quello a canale N.; la tensione di uscita e' quindi pari a zero.

Si vede che in ambedue gli stati uno dei due MOS e' interdetto; non vi e' pertanto circolazione dicorrente se si trascura la debolissima corrente di perdita dei MOS. Pertanto i livelli logici sono VCC e 0(corrispondenti alle costanti logiche 1 e 0 in logica positiva) poiche' in un MOS conduttore, in cui pero'non scorra corrente, non si ha caduta di tensione. Tenendo poi presente che l'impedenza di ingresso diun MOS e' elevatissima (> 1012 ohm + 5 picofarad) e che il carico di ciascun gate e' formato dagliingressi dei gates a valle, i livelli logici si possono ritenere a buona ragione uguali alla tensione dialimentazione e a zero.

Durante la commutazione invece vi e' un brevissimo istante in cui ambedue i transistori possonorisultare conduttori. La durata di questo intervallo dipende dai tempi di salita e di discesa dei dispositivie dalla tensione di alimentazione. Considerando che il carico di ciascun MOS e' prevalentementecapacitivo e' allora opportuno esaminare come il tempo di salita e di discesa siano influenzati dallatensione di alimentazione e dalla capacita' di carico.

In fig. 3.51 e' riportata una tipica caratteristica di un transistore MOS.E' interessante notare che per ciascuna curva caratteristica e' possibile individuare due zone; una

prima in cui il transistore si comporta come una resistenza e una seconda in cui il comportamento e'simile ad un generatore di corrente e nella quale la IDS e' indipendente da VDS.

Pilotando quindi con questi dispositivi un carico capacitivo, fino a che la VDS sara' tale damantenere il MOS nella zona "generatore", la tensione di uscita avra' un andamento a rampa; passandopoi alla zona "resistore" si avra' un andamento esponenziale.

I

V

V

V

V

DS

DS

GS

GS

GS

(ma)

(V)

= 15 V

= 10 V

= 5V VV

IDS

DS

GS

d

s

g

45

30

15

0 5 10 15

figura 3.51

Aumentando la tensione di alimentazione aumenta l'escursione di tensione del carico, e, almenoper quanto riguarda la zona di carica a rampa, questo fatto tende a rallentare la logica. Tuttavial'aumento della tensione di alimentazione aumenta con legge quadratica la corrente erogata nella zona"generatore" e la conduttanza nella zona "resistore". In conclusione quindi si puo' affermare che al


144

crescere della tensione di alimentazione diminuiscono i tempi di salita e di discesa. E' questa unacaratteristica esclusiva della logica CMOS.

3.10.1) Caratteristica di trasferimento.

Per tutti i transistori MOS esiste un valore di tensione VGS, detto tensione di soglia e di solitoindicato con VT, al di sotto del quale il transistore non conduce (si ricordi che si sta parlando ditransistori a rinforzo). Tale soglia di conduzione e' indipendente dalle tensioni di alimentazione ed e'influenzata in pratica unicamente dalla tecnologia usata per la fabbricazione del MOS stesso. Da valorielevati e superiori addirittura a 4 volt, tale soglia nel tempo si e' andata via via abbassando e con letecnologie piu' moderne si situa oggi nell'intorno del volt.

Si assuma allora, per ragioni di semplicita' nell'esaminare la caratteristica di trasferimentodell'invertitore, che i due MOS complementari abbiano caratteristiche perfettamente complementari eche la tensione di soglia sia pari a 2 volt.

Se la tensione di alimentazione e' inferiore alla tensione di soglia evidentemente nessuno dei duetransistori MOS puo' entrare in conduzione e il circuito non puo' funzionare.

Se VCC uguaglia la tensione di soglia, l'andamento della caratteristica di trasferimento e' quelloriportato in fig. 3.52 (a). Si noti tuttavia che la caratteristica e' valida solo nel caso di un caricocapacitivo, in quanto i due transistori conducono solo per Vi = 0 e Vi = 2 volt. I tratti orizzontali sonogiustificati dal fatto che quando i transistori sono interdetti la tensione di uscita della porta vienememorizzata nella capacita' di carico.

V

V

V

V

V

VV

V

o o

o o

i i

ii

0 1 2 3 4

1

2

3

4

0 1 2 3 4

0 1 2 3 40 1 2 3 4

1

2

3

4

1

2

3

4

1

2

3

4

Vcc = VT V < V < VT cc T2

V = 2Vcc T V > 2Vcc T

(a) (b)

(c) (d)

figura 3.52

Se VCC rimane compresa tra una e due volte il valore della tensione di soglia (fig. 3.52 (b)), si havia via una diminuzione del tratto in cui ambedue i transistori sono bloccati, fino a che, incorrispondenza a VCC = 2 VT, il ciclo di isteresi scompare (fig. 3.52 (c)). In tutti questi casi comunquenon circola corrente durante la commutazione nei due transistori.


145

Quando invece VCC supera il valore 2 VT si crea una zona in cui ambedue i transistori sonoconduttori. Ogni volta in cui Vi passa in tale zona, si ha un impulso di corrente assorbitadall'alimentazione, una caduta di tensione nei transistori e la caratteristica di funzionamento siarrotonda come e' illustrato in fig. 3.52.(d). In tale figura con il tratto continuo sono riportate lecaratteristiche idealizzate di commutazione dei singoli MOS, mentre l'effettiva caratteristica ditrasferimento e' a tratteggio.

3.10.2) Comportamento al variare della tensione di alimentazione.

Si e' gia' visto che per un dato ammontare del carico capacitivo l'aumento della tensione dialimentazione fa aumentare la velocita' operativa; aumenta tuttavia anche la potenza dissipata a causadella corrente che attraversa ambedue i transistori nel periodo in cui conducono contemporaneamente.

In fig. 3.53 sono riportate le caratteristiche tipiche di una porta CMOS.

10 10 10 10 103 4 5 6 7

10

10

10

10

10

10

10

-1

0

1

2

3

4

5

Ptot

( µµµµ W )

f (Hz)

Ta = 25 Co VDD= 15 V 10 V

5 V

C L= 50 pF

0 5 10

20

40

60

VDD

(V)

t pHL

t pHL

(nsec.)

0 20 40 60

50

100

tt

pLH

pHL

(nsec)

C L(pF)

V DD = 5 V

V DD = 10 V

V DD = 15 V

figura 3.53

E' bene notare anzitutto la grandissima dinamica del parametro potenza dissipata che va da 10-8

W in condizioni statiche a oltre 10 mW a 1 MHz. Notevole influenza sul consumo hanno sia lacapacita' di carico che la tensione di alimentazione. E' pertanto azzardato affermare che la logicaCMOS sia quella a consumo minimo, poiche' se tale affermazione e' senz'altro vera a bassa frequenza, a


146

frequenze superiori al MHz il consumo diventa paragonabile o addirittura superiore a quello dellalogica TTL.

3.10.3) Immunita’ al rumore.

I circuiti CMOS hanno un'elevata immunita' al rumore, il cui valore tipico e' 0.45 volte latensione di alimentazione VCC.

Se invece di fare riferimento al margine di rumore reale si esamina il margine di rumoreapparente, calcolato sulla base dei valori minimi e massimi garantiti, si ottiene comunque un margine dirumore di 1 volt, superiore senza dubbio a quello di qualsiasi altra famiglia logica, eccezion fatta per laHTL.

In fig. 3.54 sono riportati i livelli garantiti di ingresso e di uscita in funzione della tensione dialimentazione e sono evidenziati i margini di rumore a livello alto e a livello basso.

V IL max

V OL max

V OH min

V IH min

0.45

1.45

3.05

4.05

15 V

13.5

12.5

2.5

1.5

margine di rumore allo stato basso

margine di rumore allo stato alto

figura 3.54

3.10.4) Struttura delle porte logiche.

In fig. 3.55 sono riportati gli schemi circuitali delle porte CMOS NOR e NAND, assieme alle lorotavole di funzionamento, che peraltro e' evidente.

E' opportuno far notare che per ciascun ingresso e' richiesto un invertitore, cioe' due transistoriMOS. E' questo un punto a sfavore della tecnologia CMOS che ne limita l'impiego nel settoredell'integrazione a larga scala.


147

V V

V

V

VV

V

V

p p

n

n

p

p

n n

cc

x y

z

xy

z

cc

V V Vx y z X Y Z

0 0 V0 VV 0V V

000

0 0 10 1 01 0 01 1 0

cc

cc

cc

cc cc

V V Vx y z X Y Z

0 0 V0 VV 0V V 0

0 0 10 11 0 11 1 0

cc

cc

cc

cc cc

VccVcc

1

Z = X + Y

Z = X.Y

figura 3.55

3.10.5) Considerazioni generali sull’uso della famiglia CMOS.

A differenza delle famiglie bipolari, in cui gli ingressi non usati possono al limite anche esserelasciati aperti, nella famiglia CMOS condizione essenziale per il funzionamento del circuito e' nonlasciare alcun ingresso volante. Gli ingressi infatti, a causa della loro elevatissima impedenza, captanoil rumore ambientale facendo commutare in modo incontrollabile la porta.

Gli ingressi non usati vanno pertanto connessi di volta in volta a massa, alla tensione dialimentazione o a un altro ingresso usato. La scelta non e' del tutto arbitraria, poiche' influenza lacapacita' della porta di pilotare carichi, soprattutto capacitivi. Ad esempio nella porta NAND di fig.3.55 un ingresso non usato collegato alla tensione di alimentazione mantiene interdetto in permanenzauno dei due MOS in parallelo, mentre quando lo stesso ingresso viene connesso in parallelo ad un altroingresso usato, raddoppia la capacita' di pilotaggio della porta allo stato alto. Analogamente nella portaNOR il collegamento in parallelo degli ingressi aumenta la possibilita' di pilotaggio allo stato basso.

Quando si voglia aumentare la capacita' di pilotaggio in ambedue gli stati anziche' in uno solo, gliingressi e le uscite di un certo numero di porte possono essere posti in parallelo.

Infine e' bene far notare che poiche' la famiglia puo' funzionare su un ampio campo di tensioni dialimentazione ed e' dotata di un'ottima immunita' al rumore, l'alimentazione stessa non richiede ne' diessere stabilizzata, ne' eccessivamente filtrata. Utilizzando la famiglia CMOS si semplifica quindi ilprogetto dell'alimentatore e se ne riduce il costo.

3.11) La logica CMOS domino.

Nella logica CMOS standard presa in esame fino a questo momento per ciascun ingresso logico sirende necessario introdurre una coppia di transistori MOS, uno a canale n e l’altro a canale p.Disgraziatamente i dispositivi pMOS a parita’ di corrente sono notevolmente piu’ ingombranti che non


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quelli a canale n e la realizzazione di funzioni logiche complesse in tecnologia CMOS viene pertanto arichiedere aree di silicio non trascurabili.

Una maggior densita’ di integrazione si riesce a raggiungere utilizzando circuiti MOS dinamicicon la logica che viene chiamata “domino”.

Un esempio e’ riportato in figura 3.56Con il circuito illustrato viene realizzata la funzione logica

y A B C D E= +. . .

La parte sinistra del circuito (transistori da T1 a T7) e’ una porta and-or-invert e viene utilizzataper pilotare l’invertitore CMOS formata dai transistori Q8 e Q9. Si noti che essa ha la struttura di unalogica MOS dinamica e utilizza solo sette transistori anziche’ i dieci che sarebbero necessari con unalogica CMOS statica. In piu’ di questi sette transistori uno solo e’ pMOS.

Il funzionamento e’ controllato dal clock Φ applicato ai transistori Q1 e Q2. Quando Φ = 0 iltransistore Q1 si trova in interdizione e pertanto nei rami della porta and-or-invert non circola corrente.Q7 al contrario e’ conduttore e carica la capacita’ Ci alla tensione VDD. In queste condizioni l’uscita voe’ nulla. Quando Φ = 1 Q1 passa in conduzione mentre Q7 si interdice. Se uno o ambedue i termini A.Be C.D.E in tale istante hanno valore 1, il condensatore Ci si scarica a massa e di conseguenza latensione di uscita vo si porta al valore VDD.

Q

Q

Q

Q

Q

Q

QQ

Q

A

B

C

D

E

ΦΦΦΦ

ΦΦΦΦ

1

2

3

4

5

6

78

9Ci

VDD

Vo

Y = A.B + C.D.E

figura 3.56


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E’ interessante rimarcare la somiglianza del funzionamento descritto con le logiche dinamiche adue fasi a rapporto minimo, gia’ descritte in precedenza. Come in quel caso anche ora non vi e’ alcunanecessita’ che il MOS di carico Q7 e quelli da Q1 a Q6 siano geometricamente diversi, in quanto non vie’ alcun vincolo da rispettare sulle relative resistenza RON.

La logica domino tuttavia permette di aumentare la densita’ di integrazione solo quando si abbia ache fare con un elevato numero di ingressi, poiche’, qualsiasi sia la funzione da realizzare, per uncorretto funzionamento sono sempre necessari i transistori Q1, Q2 e l’invertitore CMOS d’uscita.

3.12) La classificazione dei componenti integrati.

La continua evoluzione tecnologica dei componenti integrati ha portato in questi ultimi anni adadottare una classificazione piu’ specifica per i componenti integrati. Ad esempio con riferimento aglielementi TTL veloci, pur esistendo a tutt’oggi quelli Schottky TTL-S e quelli Schottky TTL-LS e’ natoil gruppo dei TTL Fast (TTL-F) che impiegano sia dispositivi Schottky che altri accorgimenti perincrementare la velocita’. Esistono inoltre i componenti TTL-AS e TTL-ALS (Advanced Schottky eLow Power Schottky) di introduzione piu’ recente che non i precedenti, che hanno beneficiato deimiglioramenti tecnologici e circuitali introdotti nel frattempo.

Anche i dispositivi CMOS presentano nelle loro realizzazioni piu’ recenti tutta una serie divarianti. Vi e’ la sottofamiglia ad alta velocita’ HC, la cui evoluzione successiva e’ contraddistinta dallasigla AC, la sottofamiglia BiCMOS in cui convive sia la tecnologia bipolare che quella MOS conl’intento di riuscire a fornire correnti di uscita piu’ elevate. Esiste la sottofamiglia LV (Low Voltage)costruita per funzionare a tensioni inferiori che non gli elementi standard allo scopo di diminuire iconsumi in regime dinamico riducendo le correnti di carica e scarica delle capacita’ parassiteinevitabilmente presenti.

Quasi tutti i dispositivi vengono poi realizzati nella versione T (si hanno pertanto le sottofamiglieHCT, ACT, BCT, LVT) che garantisce la perfetta compatibilita’ con la famiglia TTL.

Si e’ passati pertanto a considerare tutti questi dispositivi, siano essi bipolari o CMOS,appartenenti a quel raggruppamento che va sotto il nome di serie 74 o 54. Pertanto la sigla cheindividua il singolo componente sara’ del tipo

SS XX NNN

dove:

SS - puo’ essere 74 o 54 e indica il campo di temperatura di utilizzo. Per la serie 74 (lacosiddetta serie industriale) il campo di temperatura e’ compreso tra 0° C e 85° C,mentre per la serie 54 (detta anche sere militare) il campo di temperatura si estende da-55° C e +125° C.

XX - Identifica la sottofamiglia (LS, F,C, …) che puo’ essere bipolare, a basso consumo,Schottky, ecc., o CMOS, ad alta velocita’, a bassa tensione e cosi’ via.

NNN - E’ una sigla numerica da 2 a 4 cifre che identifica la funzione del dispositivo, cioe’ see’ ad esempio una porta NAND, NOR, ecc., un multiplexer, un registro, un contatoreo altro. Un fatto importante da rimarcare risiede nel fatto che componenti di uguale


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sigla numerica NNN hanno la stessa piedinatura e realizzano la stessa funzione logicaindipendentemente dalla sottofamiglia cui appartengono.

A titolo di esempio la sigla 7400, in cui come si nota il campo XX non e’ presente, individua unintegrato della sottofamiglia TTL standard che contiene al suo interno quattro porte NAND a dueingressi ed e’ atto ad operare su un campo di temperatura compreso tra 0° e 85° C. La sigla 74ACT245individua un insieme di otto buffer bidirezionali della sottofamiglia CMOS Advanced TTL compatibilesempre operante nel campo di temperatura tra 0° e 85° C. La sigla 54LS04 e’ relativa ad un insieme disei invertitori in tecnologia TTL Schottky low power atto ad operare nel campo di temperaturacompreso tra -55° e +125° C.

Nell’ambito delle famiglie 54 e 74 tutti i componenti lavorano con un’alimentazione standard di 5V. Esiste una compatibilità’ totale tra i componenti bipolari 74XX e quelli 74XCTXX, nel senso chetali componenti sono direttamente interconnettibili. Negli altri casi la compatibilita’ va verificata divolta in volta, facendo riferimento ai valori garantiti VIL, VIH, VOL, VOH, IIL, IIH, IOL, IOH.

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Capitolo III I circuiti logici. - units.it elettronici/CAP3.pdf · I circuiti logici. 91 V V hl e e e e 1 2 1 2 (a) (b) figura 3.2 E' interessante notare che, se i diodi fossero ideali,