Sekvencijalna logika1. Bistabilni multivibratori2. Flip-flopovi3. Registri4. Monostabilni multivibratori5. Astabilni multivibratori10.11.2006

Povratna sprega u logikim sklopovimaAko se signal sa izlaza vrati na neki od ulaza, onda stanja na izlazima ne zavise samo od trenutnih stanja na ulazima, nego i od prethodnih stanja. Za razliku od kombinatorne logike, kod koje je na osnovu poznatog stanja na ulazima uvek moglo da se kae kakvo e biti stanje na izlazima, ovo je sekvencijalna logika, koja ima sposobnost da memorie neka ranija logika stanja.Najjednostavniji sluaj je kada se dva invertora poveu u krug, jer takav sklop ima dva mogua stabilna stanja.

R-S flip-flopKada se invertori u prethodnom sklopu zamene NILI kolima, dobija se kolo kome je mogue menjati stanje pomou ulaza R i S. Logiki nivoi na izlazima Q i Q zavise od toga koji je od ulaza poslednji bio aktivan. Ovo je osnovna jedinica memorije, kapaciteta 1 bit.

R-S flip-flop sa NI kolimaIsti sklop je mogue realizovati sa NI kolima, a jedina razlika u odnosu na prethodni sklop je u tome to se stanje menja logiki niskim impulsima.

R-S flip-flop sa kapijomUlaz E je kapija koja, u zavisnosti od logikog nivoa, dozvoljava ili ne dozvoljava promenu stanja flip-flopa

D flip-flopKada se umesto R i S (Reset i Set) ulaza upotrebi samo jedan D (Data) ulaz, onda se otvaranjem kapije E (Enable) stanje sa ulaza D direktno memorie u flip-flopu i prosleuje na izlaz Q. Ovo stanje e ostati nepromenjeno (bez obzira na promenu stanja D ulaza) sve do novog otvaranja kapije E.

Optimizovan D flip-flopIsto kolo moe da se realizuje sa jednim invertorom manje, jer prvo NI kolo, na iji ulaz je spojen ulaz D, ve radi kao invertor.

D flip-flop koji se okida ivicom signalaDogradnjom sklopa koji, zahvaljujui kanjenju signala koji unose invertori, detektuje rastuu ivicu signala C i pretvara je u kratak visoki impuls u taki E, dobijamo kolo koje ne moe da bude transparentno kao D flip-flop, nego moe samo da menja stanje kod svake rastue ivice na ulazu C (Clock).

Master-slave D flip-flopIstu funkciju je mogue realizovati na mnogo efikasniji nain, bez kola za kanjenje. Ovde su primenjena dva flip-flopa, mada se spolja vidi samo drugi flip-flop, sa izlazom Q.

T flip-flopOvo je flip-flop koji ima C (Clock) ulaz koji moe svojom rastuom ivicom da promeni stanje na izlazima samo kada mu ulaz T (Trigger) to dozvoli. Posebno interno kolo ne dozvoljava da se stanje menja promenom nivoa na ulazu T, bez obzira na stanje ulaza C.

J-K master-slave flip-flopOvaj flip-flop ima sloenu internu strukturu, ali je veoma univerzalan jer moe da izvri funkciju bilo kog drugog flip-flopa. Kada su ulazi J i K niski, promena na ulazu C (Clock) ne utie na stanje flip-flopa. Kada je samo ulaz J visok, onda rastua ivica na C setuje flip-flop (izlaz Q postaje visok), a kada je samo K visok, onda ga C resetuje. Ako su oba ulaza (J i K) visoka, rastua ivica na ulazu C menja stanje flip-flopa.Postoje i takozvani asinhroni ulazi S (Set) i R (Reset), koji mogu da setuju ili resetuju flip-flop. Ovi ulazi imaju prioritet nad svim ostalim ulazima.

Paralelni registarVei broj D flip-flopova gradi paralelni registar, koji moe da memorie odreeni broj stanja na magistrali. Svakom rastuom ivicom na ulazu G (Gate) memorie se stanje na ulazima. Ovo se esto koristi u mikroprocesorskim sklopovima kao paralelni periferijski registar.

Delitelj uestanostiProst delitelj uestanosti pravi se tako to se inverzni izlaz (-Q) dovede na ulaz D flip-flopa koji se okida ivicom signala. Tako e svaka rastua ivica na ulazu C promeniti stanje na izlazu Q, a izlazna uestanost e biti upola manja.

Binarni brojaVie delitelja uestanosti, kaskadno vezanih, ine binarni broja. Stanja na izlazima zavise od broja impulsa na ulazu IN, posle signala RESET.

Pomeraki (shift) registarD flip-flopovi mogu da se organizuju i tako da se posle svake rastue ivice na ulazu C (Clock) stanje pomeri za jedno mesto s leva na desno, ili obratno. Ovo je pomeraki registar za serijsko-paralelnu konverziju, a postoje i paralelno-serijski pomeraki registri. Registri koji nemaju paralelne ulaze ni izlaze, nego samo serijske, zovu se FIFO (First In First Out) memorije.

Monostabilni multivibratorMonostabilni multivibrator ima jedno stabilno i jedno kvazistabilno stanje, koje je definisano vremenskom konstantom Rt*Ct.Reset ulaz ima prioritet, I on moe da prekine rad monostabilnog multivibrtaora u svakom trenutku.Postoje retrigerabilni i ne-retrigerabilni monostabilni multivibratori.

Astabilni multivibratorAstabilni multivibrator ima dva kvazistabilna stanja, definisana vremenskom konstantom Rt*Ct. Na nekim astabilnim multivibratorima postoji E (Enable) ulaz koji dozvoljava oscilovanje ili ga zaustavlja.