VLSI Algorithmic Design Automation Lab. 1 성균관대학교정보통신공학부 조준동 교수 Low Power OFDM Design

VLSI Algorithmic Design Automation Lab.

1

성균관대학교 성균관대학교 정보통신공학부정보통신공학부

조준동 교수조준동 교수

Low Power OFDM Low Power OFDM DesignDesign


2

Energy managementEnergy management• Be energy aware at all levels of your Be energy aware at all levels of your

system (QoS)system (QoS)• React on the environment: React on the environment:

adaptabilityadaptability• Do just enough and not too much for Do just enough and not too much for

a given task (QoS)a given task (QoS)– do not optimize for ‘worst case’ but do not optimize for ‘worst case’ but

for the ‘current case’for the ‘current case’• Schedule communication (use Schedule communication (use

locality of reference)locality of reference)


3

LOW Power MethodsLOW Power Methods감축감축

대상대상 66 大大 전력 감축 전력 감축

문제들문제들

Key ReferencesKey References

V V

1. 1. 모뎀 모뎀 Link-AdaptationLink-Adaptation

전력 제어전력 제어

K. Leung et al., "Integrated Link Adaptation and Power Control for WirelessK. Leung et al., "Integrated Link Adaptation and Power Control for Wireless

IP Networks", AT&T Labs, NJIP Networks", AT&T Labs, NJ

2. Dynamic Voltage 2. Dynamic Voltage

SchedulingScheduling

L. Benini, G. De Micheli, "System-Level Power Optimization: Techniques andL. Benini, G. De Micheli, "System-Level Power Optimization: Techniques and

Tools," ACM Trans. on Design Automation of Electronic Systems, Apr. 2000Tools," ACM Trans. on Design Automation of Electronic Systems, Apr. 2000

kk

3. PSM3. PSM 을 이용 을 이용 standby standby

전력 최소화전력 최소화

E. Shih, A. Chandrakasan, Physical Layer Driven Protocol and AlgorithmicE. Shih, A. Chandrakasan, Physical Layer Driven Protocol and Algorithmic

Design for Energy Efficient Wireless Sensor Networks, MobiCom ’01Design for Energy Efficient Wireless Sensor Networks, MobiCom ’01

4.4. 스위칭 감축저전력 스위칭 감축저전력

아키텍쳐 아키텍쳐

유형석유형석 , , 조준동조준동 , Low-power design and architecture,, Low-power design and architecture, IEEE Potentials, ’01IEEE Potentials, ’01

FF5.Just-in-Context5.Just-in-Context

에너지 제공 에너지 제공

M. Beigl, Context-awareness in ubiquitous computing, Oct. ’02, Karlsruhe Univ.M. Beigl, Context-awareness in ubiquitous computing, Oct. ’02, Karlsruhe Univ.

L. Smit, Energy efficiency through adaptation to the environment, utwente.nlL. Smit, Energy efficiency through adaptation to the environment, utwente.nl

CC6. All-in-one6. All-in-one 집적화를집적화를 통해 통해

locality of referencelocality of reference 를 를 늘임늘임

T. Simunic, "Managing Power Consumption in Networks on Chip", HP Lab.T. Simunic, "Managing Power Consumption in Networks on Chip", HP Lab.

D. Flynn, “A Combined HW-SW approach for Low Power SoCs”, SoC/ASIC ’03D. Flynn, “A Combined HW-SW approach for Low Power SoCs”, SoC/ASIC ’03


4Levels for Low Power Levels for Low Power DesignDesign

Level ofAbstraction Expected Saving

Algorithm

Architecture

Logic Level

Layout Level

Device Level

10 - 100 times

10 - 90%

20 - 40%

10 - 30%

10 - 30%

System

Algorithm

Architecture

Circuit/Logic

Technology

Hardware-software partitioning,

Complexity, Concurrency, Locality,

Parallelism, Pipelining, Signal correlations

Sizing, Logic Style, Logic DesignThreshold Reduction, Scaling, Advanced packaging

Regularity, Data representation

Instruction set selection, Data rep.

SOI

Power down


5

Power-distribution in integrated Power-distribution in integrated PicoRadio (total: 100 mW)PicoRadio (total: 100 mW)

Jan M. Rabaey


6Clock Network Power Clock Network Power Managements Managements

• 50% of the total power50% of the total power• FIR (massively pipelined circuit): FIR (massively pipelined circuit): video processing: edge detectionvideo processing: edge detection voice-processing (data transmission voice-processing (data transmission

like xDSL) like xDSL) Telephony: 50% (70%/30%) idle, Telephony: 50% (70%/30%) idle, 동시에 이야기하지 않음동시에 이야기하지 않음 ..with every clock cycle, data are loaded with every clock cycle, data are loaded

into the working register banks, even into the working register banks, even if there are no data changes.if there are no data changes.


7

Multiprocessing BenefitsMultiprocessing BenefitsLess Power & CostLess Power & Cost


8Wireless Interface Power-Wireless Interface Power-

Saving Saving Ronny Krashinsky and Hari BalakrishnanRonny Krashinsky and Hari Balakrishnan

MIT Laboratory for Computer ScienceMIT Laboratory for Computer Science

• Sleep to save energy, periodically wake to check Sleep to save energy, periodically wake to check for pending data for pending data – PSM protocol: when to sleep and when to PSM protocol: when to sleep and when to

wake? wake? • A A PSM-staticPSM-static protocol has a regular sleep/wake protocol has a regular sleep/wake

cyclecycle

pow

er

pow

er

time time

PSM off PSM on

750mW 50mW 100ms

Measurements of Enterasys Networks RoamAbout 802.11 NIC


9

SYN

ACKDATA SLEEP

PSM onMobile Device

Access Point

Server

100ms

200ms

0msAWAKE

tim

eMobile Device

Access Point

Server

PSM off

연구 개발 개요연구 개발 개요

Power Saving Mode Power Saving Mode Ronny Krashinsky and Hari Balakrishnan, MIT Ronny Krashinsky and Hari Balakrishnan, MIT


10

The PSM-static DilemmaThe PSM-static DilemmaCompromise between performance and energyCompromise between performance and energy

If PSM-static is too coarse-grained, it harms performance by delaying network data

If PSM-static is too fine-grained, it wastes energy by waking unnecessarily

Solution: Solution: dynamicallydynamically adaptadapt to network to network activity to maintain performance while activity to maintain performance while minimizing energyminimizing energy

– Stay awakeStay awake to avoid delaying very fast RTTsto avoid delaying very fast RTTs– Back offBack off (listen to fewer beacons) while idle (listen to fewer beacons) while idle


11

Low Power CDMA Low Power CDMA Searcher Searcher

CDMA CDMA 단말기에 사용하기위한 단말기에 사용하기위한 MSM MSM

(Mobile Station Modem) (Mobile Station Modem) 칩의 칩의 Searcher EngineSearcher Engine 에 에 대한 대한 RTLRTL 수준 저전력 설계 구현수준 저전력 설계 구현 . . 동작 주파수 동작 주파수 : 12.5MHz: 12.5MHz

Data flow graphData flow graph 를 사용하여 를 사용하여 rescheduling, pre-rescheduling, pre-computation computation 및 및 strength restrength reductionduction, Synchronous , Synchronous AccumulatorAccumulator 를 이용한 저전력 설를 이용한 저전력 설 , area, area 와 와 powerpower 를 를 각각 최대 각각 최대 67.68%, 41.35% 67.68%, 41.35% 감소 시킴감소 시킴 . San Kim and . San Kim and Jun-Dong Cho, “Low Power CDMA Searcher”, Jun-Dong Cho, “Low Power CDMA Searcher”, CAD and VLSI Workshop, May. 1999. CAD and VLSI Workshop, May. 1999.

• Inki Hwang, San Kim and Jun-Dong Cho, “CDMA Searcher Co-Design”, ASIC Workshop, Sep. Inki Hwang, San Kim and Jun-Dong Cho, “CDMA Searcher Co-Design”, ASIC Workshop, Sep.

19991999..


12

CDMA SearcherCDMA Searcher

그림 1). 상세 블록도


13

탐색자 탐색자 (Searcher)(Searcher)• IS-95 IS-95 기반의 기반의 DS/CDMA DS/CDMA 시스템에서 기지국에서 시스템에서 기지국에서

전송하는 파일롯 채널을 입력으로 하여전송하는 파일롯 채널을 입력으로 하여 , , 초기 동기를 초기 동기를 획득하는 장치획득하는 장치

• 탐색자 탐색자 (Searcher)(Searcher) 의 종류의 종류– 상관기를 사용하는 방식상관기를 사용하는 방식 , , 정합필터를 응용한 방식정합필터를 응용한 방식– 상관기를 사용한 직렬 탐색 및 상관기를 사용한 직렬 탐색 및 Double Dwell Double Dwell 방식을 사용함방식을 사용함 ..

• 국부 국부 (( 단말기단말기 ) PN ) PN 코드 발생기코드 발생기– 1515 개의 개의 registerregister 를 사용하여 생성를 사용하여 생성 ..– 생성 다항식생성 다항식


14

Operation FlowOperation Flow1 기지국에서 전송하는 파일럿 채널을 단말기에서 기지국에서 전송하는 파일럿 채널을 단말기에서

발생된 발생된 PNPN 부호열과 역확산 과정 수행부호열과 역확산 과정 수행 ..

2 역확산된 결과를 동기 누적 횟수 역확산된 결과를 동기 누적 횟수 NcNc 만큼 누적한 만큼 누적한 후 에너지 계산 과정을 거침 후 에너지 계산 과정을 거침 (( 제곱 연산제곱 연산 ).).

3 에너지 계산 결과값들은 첫번째 임계치와 비교하여 에너지 계산 결과값들은 첫번째 임계치와 비교하여 초과할 경우 뒷 단에서 비동기 누적초과할 경우 뒷 단에서 비동기 누적 ((NnNn) ) 수행수행 ..

4 그렇지 못할 경우 그렇지 못할 경우 PNPN 부호열을 한 칩 빨리 부호열을 한 칩 빨리 발생시키고 입력되는 신호에 대하여 앞의 과정을 발생시키고 입력되는 신호에 대하여 앞의 과정을 반복반복 ..

5 비동기 누적을 거친 결과값을 두번째 임계치와 비비동기 누적을 거친 결과값을 두번째 임계치와 비교교 ..

6 초과하면 탐색 과정을 종료하고초과하면 탐색 과정을 종료하고 , , 그렇지 않을 경우 그렇지 않을 경우 PNPN 부호열을 한 칩 빨리 발생시키고 앞의 과정을 부호열을 한 칩 빨리 발생시키고 앞의 과정을 반복반복 ..


15

Pre-computation Pre-computation

◈ A comparator example A comparator example : : Shrinivas Devadas, 1994 Shrinivas Devadas, 1994

◈ Precomputation for Precomputation for external idleness : external idleness : M. Alidina, 1994M. Alidina, 1994


16

Low Power ComparatorLow Power Comparator


17Three Input ALUThree Input ALU ( ( Ovadia Bat-Sheva, 1998 )Ovadia Bat-Sheva, 1998 )

The three input ALU consumes much less power The three input ALU consumes much less power than an ALU and an ASUthan an ALU and an ASU

A drawback of using a 3I-ALU is the added A drawback of using a 3I-ALU is the added complexity in calculating the carry and overflow.complexity in calculating the carry and overflow.

MUL0 MUL1

ALU ALU/ ASU

ac c 0 ac c 1

P0 P1

Two ALUs Struc ture

MUL0 MUL1

P0 P1

3IALU

ac c 1

Three Input ALU Struc ture


18Time sharing Time sharing 과 과 Carry Save Carry Save Adder Adder 및 및 Pre-computation Pre-computation 적용 적용

XOR XOR XOR XOR

+ +

+ +

() 2 () 2

>

>

+

>

RX I TXI RXQ TXQ RX I TXQ RXQ -TX I

max 값 선택

θ 1 와 비교

θ 2 와 비교

동기 누적단

비동기 누적단

에너지 계산단

XOR XOR XOR XOR

() 2 () 2

>

>

+

>


max 값 선택

θ 1 와 비교

θ 2 와 비교

동기 누적단

비동기 누적단

에너지 계산단

CSA CSA


19

Rescheduled Data Flow Graph Rescheduled Data Flow Graph 동기 누적단동기 누적단

– Carry Save Carry Save Adder (or 3 Adder (or 3 Iinput ALU) Iinput ALU) 사용사용

임계치 비교임계치 비교– Pre-computation Pre-computation

적용적용

에너지 계산단에너지 계산단– Data Flow Data Flow 순서를 순서를

변화하여 곱셈 과정을 변화하여 곱셈 과정을 줄임줄임

XOR XOR XOR XOR

()2

>

>

+

>

RXI TXI RXQ TXQRXI TXQRXQ -TX I

max 값 선택

θ1 와 비교

θ2 와 비교

동기 누적단

비동기 누적단

에너지 계산단

| | | |

CSA CSA


20Synchronous AccumulatorSynchronous Accumulator 를를이용한 저전력 설계이용한 저전력 설계

• 동기 누적 횟수 동기 누적 횟수 NcNc 를 를 128128 회로 할 회로 할

경우 경우 12bit adder12bit adder 가 필요가 필요 ..

• 동기누적단의 입력값을 동기누적단의 입력값을 22 의 배수와 의 배수와

나머지 나머지 11 로 표현하면로 표현하면 , 10bit , 10bit

countercounter 와 와 9bit counter9bit counter 로 로

adderadder 를 대치 할 수 있음를 대치 할 수 있음 ..

• 12bit adder12bit adder 를 사용할 경우 를 사용할 경우

하나의 입력에 대해 하나의 입력에 대해 4bit4bit 의 의 data data

bit transitionbit transition 이 발생하며이 발생하며 , ,

countercounter 를 사용할 경우 를 사용할 경우 3bit3bit 의 의

data bit transitiondata bit transition 이 발생함이 발생함 ..

XOR XOR XOR XOR

() 2

>

>

+

>


max 값 선택

θ 1 와 비교

θ 2 와 비교

동기 누적단

비동기 누적단

에너지 계산단

| | | |

Syn_acc_Logic_1 Syn_acc_Logic_2


21

Syn_acc_LogicSyn_acc_Logic7

6

5

4

3

2

1

0

-1

-2

-3

-4

-5

-6

-7

-8

0111

0110

0101

0100

0011

0010

0001

0000

1111

1110

1101

1100

1011

1010

1001

1000

(2 × 3) + 1

(2 × 3) + 0

(2 × 2) + 1

(2 × 2) + 0

(2 × 1) + 1

(2 × 1) + 0

(2 × 0) + 1

(2 × 0) + 0

(-2 × 0) + (-1)

(-2 × 1) + 0

(-2 × 1) + (-1)

(-2 × 2) + 0

(-2 × 2) + (-1)

(-2 × 3) + 0

(-2 × 3) + (-1)

(-2 × 4) + 0

SU M = 2 ¡¿M + N 2 ¡¿M : 1bit sh ift

SU M = (-2) ¡¿M + N (-2) ¡¿M : 1b it sh ift

DEC BIN Function

동기누적단동기누적단– Input : 4 Input : 4

bitsbits– Mux,CounterMux,Counter

를 사용하여 를 사용하여 MM과 과 NN 을 계산을 계산

– ShifterShifter 와 와 adderadder 를 를 사용하여 전체 사용하여 전체 누적된 값을 계산누적된 값을 계산


22

Syn_acc_Logic_1Syn_acc_Logic_1 의 블록도 의 블록도

TXI

RX I

TXQ

RXQ

4

4

10 bitscounter

9 bitscounter

3shifter

+

10

9

12

12

Y I

11


23

PN-CodeGeneration

SynchronousAccumulator

(SW)

SynchronousAccumulator1

(HW)

Cost(Speed,Area,Power)

EnergyEstimate

(SW)


(HW)

Comparator(SW)

AsynchronousAccumulator

(SW)

Comparator(SW)

EnergyEstimate

(HW)

Comparatorwith

precomputation(HW)


(HW)

Comparatorwith

precomputation(HW)

GOAL!

PN-CodeGeneration

SynchronousAccumulator

(SW)


(HW)

Cost(Speed,Area,Power)

EnergyEstimate

(SW)


(HW)

Comparator(SW)


(SW)

Comparator(SW)

EnergyEstimate

(HW)

Comparatorwith

precomputation(HW)


(HW)

Comparatorwith

precomputation(HW)

GOAL!

황인기 , 성균관대황인기 , 성균관대

HW SW Co-DesignHW SW Co-Design


24

HW SW Co-DesignHW SW Co-Design+ +

+ +

Y I2 YQ

2

>

>

+

>

RXI TXI RXQ TXQ RXI TXQ RXQ -TX I

max 값 선택

θ 1 와 비교

θ 2 와 비교

동기 누적단

비동기 누적단

에너지 계산단

O I = (RXI * TX I)

+ (RX Q * TX Q ) OQ = (RXI * TX Q )

+ (RX Q * (-TX I))

Y I = ∑O I YQ = ∑O Q

Z = max (Y I2 , Y Q

2)

∑ Z

Search Done !!

Yes

YesSearch_Slew No

No

Control Signal Generator


25

참고 문헌참고 문헌• [1] J. Henkel, T. Benner, and R. Ernst, “Hardware Generation and

Partitioning Effects in the COSYMA System”, IEEE Int'1 Workshop on Hardware/Software Codesign, pp. 29-40, 1993.

• [2] Wonho Lee, Wangrok Oh, Teajin Chung, Kyungwhoon Cheun, Byeongchul Ahn, “Design and Implementation of A Wideband CDMA Modem”, Proceedings of ICCE'97, pp. 444-445, June 1997.

• [3] Mazhar Alidina, Jose Monterio, Srinivas Devadas, and Abhijit Ghosh, “Precomputation-Based Sequential Logic Optimization for Low Power”, IEEE Transaction on VLSI Systems, Vol. 2, No. 4, pp. 426-435, December 1994.

• [5] “Wideband CDMA multimedia testbed wireless access physical layer spec. ver. 1.0”, Korea Mobil Telecom, internal report, 1996.

• [6] Seongjoo Lee, Sangyun Hwang, and Jaeseok Kim, “VLSI Architecture of CDMA Rake Receiver with Low Hardware Complexity for PCS”, Proceedings of ICCE'98, pp. 160-161, June 1998.

• [7] M. Alidina, J. Monteiro, S. Devadas, and A. Ghosh, “Pre-computation-Based Logic Optimization for Low Power”, Proceedings of ICCAD, pp. 74-81, Nov 1994.


26

Image Image 압축압축


27

Low Power Equalizer Low Power Equalizer • Jin Woo Kim, J.D.Cho, 1999, SKKUJin Woo Kim, J.D.Cho, 1999, SKKU• IntroductionIntroduction• EqualizerEqualizer• Low-Power Methodology in Low-Power Methodology in

EqualizersEqualizers• SimulationSimulation• Future WorkFuture Work• ReferenceReference


28ADSL Block Diagram ADSL Block Diagram ( DMT )( DMT )

ErrorControlCoding

BitMapping

Pre-coding

IFFTCyclicPrefix

Insertion

DigitalFilter

DAC

AnalogFilter

HybridCircuit

AnalogFilter

AGC

ADC

POTSSplitter

TEQCyclicPrefix

RemovalFFT

EchoCanceller

FEQSymbol

Recovery

ErrorDe-

coding

Twisted PairTelephone Loop

POTS Telephone Setor Voice Band Modem

TransmitBit

ReceiveBit

TEQ : Time Domain Equalizer

FEQ : Frequency Domain Equalizer

AGC : Auto Gain Control


29

Equalizer – TEQ Equalizer – TEQ ( Time Domain ( Time Domain

Equalizer )Equalizer )• TEQ with a small number of taps can TEQ with a small number of taps can

reduce the cyclic prefix(CP)reduce the cyclic prefix(CP)

• Power Consumption Critical PartPower Consumption Critical Part

• Adaptive FIR filters (LMS algorithm)Adaptive FIR filters (LMS algorithm)– The Filter Output The Filter Output

– The Filter CoefficientThe Filter Coefficient

– The Error SignalThe Error Signal

1

,0

N

k k n k nn

y w x

1, , 0 1kk n k n k nw w e x for n N

k k ke I y


30Equalizer – Example of Equalizer – Example of TEQTEQ

x (n)

w0 w1 w2 w3 w4

x (n)

y (n)

e (n )


31Equalizer – Example of Equalizer – Example of FEQFEQ

• LMS(Least Mean Square) Adaptive FilterLMS(Least Mean Square) Adaptive Filter

x y

x̂

Conjugate

x *

c

- +


32Low Power Methodology Low Power Methodology in Equalizers – Circuitin Equalizers – Circuit

• FIR FilterFIR Filter– Carry-save adderCarry-save adder– Grouped Multipliers(Wallace Tree Grouped Multipliers(Wallace Tree

Multiplier)Multiplier)– Booth Recoding techniqueBooth Recoding technique

• Updating CircuitsUpdating Circuits– Power-of-two LMS updatingPower-of-two LMS updating– The use of register fileThe use of register file– Coefficient freezingCoefficient freezing– Make Make step sizestep size constant( constant() to power-of-2) to power-of-2


33Low Power Methodology Low Power Methodology in Equalizers – Run-timein Equalizers – Run-time

• The Error MonitorThe Error Monitor

• Adaptive Bit PrecisionAdaptive Bit Precision

• Burst-Mode UpdateBurst-Mode Update

• Adaptive Filter LengthAdaptive Filter Length


34Low Power Methodology Low Power Methodology in Equalizers – Examplein Equalizers – Example

FIR filterProgrammable

gainSlicer

UpdateError

monitor

Control

x

w A

z y

e

Freeze

Local_update

Error_status

Check_Err


35

Simulation – Output SNRSimulation – Output SNR


36Simulation – Result Simulation – Result AnalysisAnalysis

• Step Constants(Step Constants() are power-of-2) are power-of-2– 0.5 -> ½ (20.5 -> ½ (2-1-1))– 0.125 -> 1/8 (20.125 -> 1/8 (2-3-3))– 0.03125 -> 1/32 (20.03125 -> 1/32 (2-5-5))– 0.007125 -> 1/128 (20.007125 -> 1/128 (2-7-7))

• The smaller Constant, the longer The smaller Constant, the longer convergence timeconvergence time

• Replace Complex Multiplier to Just Replace Complex Multiplier to Just Exponent AdderExponent Adder

• Low Power Consumption is acquiredLow Power Consumption is acquired


37

Lower Power 시스템 설계 설계 자동화 알고리즘 설계 자동화 알고리즘

HW/SW Co-designHW/SW Co-design

저전력 IP’s저전력 IP’s

핵심단위기술핵심구성기술

연구실 역량연구실 역량

연구개발실적

저전력 VLSI Layout 저전력 VLSI Layout

통신모뎀신호처리 통신모뎀신호처리

음성및영상신호처리알고리즘

음성및영상신호처리알고리즘

저전력 Encoding 저전력 Encoding

S/W H/W 통합 설계S/W H/W 통합 설계

HDTV 수신기의 SDR HDTV 수신기의 SDR

암호화 재구성구조 암호화 재구성구조

전력 예측 전력 예측

Data encoding버스반전부호화Data encoding버스반전부호화

저전력 Global/Detailed RouterArea Router for Memory Pheriphral저전력 Global/Detailed RouterArea Router for Memory Pheriphral

IS-95 동기부IS-95 동기부

DSP 및 FPGA 혼합 설계 DSP 및 FPGA 혼합 설계

내용

Gate-level 전력 예측 Gate-level 전력 예측

ECC, RSA, SEED, Rijndael ECC, RSA, SEED, Rijndael

저전력 CDMA2000 비터비 복호기저전력 CDMA 탐색자저전력 WCDMA 상관기Cable Modem/OFDM 등화기

저전력 CDMA2000 비터비 복호기저전력 CDMA 탐색자저전력 WCDMA 상관기Cable Modem/OFDM 등화기

저전력 HMM Scorer저전력 Motion Estimator저전력 HMM Scorer저전력 Motion Estimator


38

저전력 IP’s저전력 IP’s

연구실적

DSPDSP

ASICASIC

GIRemoval

GIRemoval FFTFFT Phase

RotatorPhase

Rotator

CRCR

FineSTRFineSTR

ChannelEstimator/Equalizer


ViterbiFEC

ViterbiFEC

Coarse STR

Coarse STR

GI/FFTDetectorGI/FFTDetector

ADCADC

CPE CSI

TimingProcessorTiming

Processor

IF

RFSERSER

DemodDemod

NCONCO

DPAGCDP

AGC

GIRemoval

GIRemoval FFTFFT Phase

RotatorPhase

Rotator

CRCR

FineSTRFineSTR



ViterbiFEC

ViterbiFEC

Coarse STR

Coarse STR

GI/FFTDetectorGI/FFTDetector

ADCADC

CPE CSI

TimingProcessorTiming

Processor

IF

RFSERSER

DemodDemod

NCONCO

DPAGCDP

AGC

Key_add

Mux_1

Mux_2

Mix_Column

Byte_Sub

Shift_Low

Key_add

DIN_Reg

DOUT_Reg

Control

KeyGeneration

clksel_1

enb

sel_2

clk

enb

rst

Key

subKey

clk

rst

start sel_2

enb

sel_1

HOSTCPU

ADDRESS BUS(8BIT)

RESET

CS

RD

WR

CLK

DW

CryptoProcessor

DATA BUS(32BIT)

DATA BUS(32BIT)

C o e ff ic ie n tU p d a te

C o n ju g a to r

E rro rC o n tro l

L e a rn in gC o n s ta n tC o n tro l

x

x *

y z

c

-5

0

5

10

15

20

25

30

35

40

Conventional FEQ Low-Power FEQ

Conventional FEQ

Low-Power FEQ

buffer

PE PE PE PE

comparator comparator comparator comparator

Control Generator

MemoryPDF

( )

Transition( )

1( )j tb w

ija

1( )i tw

( )i tw

search data buffer reference data buffer

addressgenerator

externalmemorysearch

data

clock generator

contorl signalgenerator

comparator

Motion Vector

comparator

c3_sum

c4_sum

comparator

comparator

modified PE

modified PE

modified PE

modified PE

modified PE

modified PE

modified PE

modified PE

modified PE

modified PE

modified PE

modified PE

shift registors

c2_sum

c1_sum

shift register

externalmemorycurrent

data

modified PE

modified PE

modified PE

modified PE

Low-Power Equalizer for xDSL21% 전력 감소 , SNR=40dBLow-Power Equalizer for xDSL21% 전력 감소 , SNR=40dB

Fast and Low Power Viterbi Search Engine using Inverse Hidden Markov Model68% 전력 감소 , 71% 속도개선 , 1.9 배면적증가삼성 휴먼 테크 우수논문상 , ‘02

Fast and Low Power Viterbi Search Engine using Inverse Hidden Markov Model68% 전력 감소 , 71% 속도개선 , 1.9 배면적증가삼성 휴먼 테크 우수논문상 , ‘02

Maximizing Memory Data Reuse for Lower Power Motion Estimation33% 전력 감소 , 52Mhz 2.1 배 면적증가(SCI 논문 )

Maximizing Memory Data Reuse for Lower Power Motion Estimation33% 전력 감소 , 52Mhz 2.1 배 면적증가(SCI 논문 )

IS-95 기반 CDMA 의 Double Dwell Searcher 저전력 및 co-design 설계 67% 전력 감소 , 41% 면적감소

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OFDM-based high-speed wireless LAN platform20.7Mhz, 237000 gates

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스마트 카드용 차세대 저전력 보안 프로세서 칩 설계ECC, Rijndael, DES, SHA

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High-Flexible Design of OFDM Tranceiver for DVB-T ( 개발 중 )

High-Flexible Design of OFDM Tranceiver for DVB-T ( 개발 중 )

The “Lower” Power TechnologiesThe “Lower” Power Technologies


39

논문 및 특허 실적 (5 년간 )논문 및 특허 실적 (5 년간 )

연구실적연구실적

번호번호 논문논문 // 특허등록특허등록 국명국명 게재일 게재일 기타기타

11 Design Automation of Deep-Submicron VLSI, Design Automation of Deep-Submicron VLSI, A first Patent Application InveA first Patent Application Invention Achievement Awardntion Achievement Award, IBM, IBM 미국미국 2001.42001.4 특허 특허

출원출원

22 Viterbi Decoder ADS Module, No. 10-2000-0000331 Viterbi Decoder ADS Module, No. 10-2000-0000331 w/ SECw/ SEC 미국미국 2000.1 2000.1 특허 출원특허 출원

33 Low-power design and architecture, IEEE Low-power design and architecture, IEEE PotentialsPotentials 미국미국 2001.82001.8 초청논문초청논문

44 Low Power Viterbi Decoder, No. 10-2000-0002479, Low Power Viterbi Decoder, No. 10-2000-0002479, w/ SECw/ SEC 미국미국 2000.12000.1 특허 출원특허 출원

55 Lower Power Bus Encoding, No. 98-27313 wLower Power Bus Encoding, No. 98-27313 w// SEC SEC 미국 미국 1998.71998.7 특허 특허 출원출원

Maximizing Memory Data Reuse for Low Power Motion Estimation,Maximizing Memory Data Reuse for Low Power Motion Estimation,VLSI Design, Vol 14, No 2 VLSI Design, Vol 14, No 2

미국 미국 2002.62002.6 SCISCI

66 Low Power Digital Multimedia Low Power Digital Multimedia Telecommunication DesignsTelecommunication Designs, , VLSI DESIGN VLSI DESIGN ,Vol. 12,Vol. 12, No. 3, No. 3 미국미국 2001.32001.3 SCISCI

Wiring Space and Length Estimation in Two-Dimensional ArraysWiring Space and Length Estimation in Two-Dimensional Arrays,,IEEE Trans. on CAD, Vol. 19, No. 5IEEE Trans. on CAD, Vol. 19, No. 5 미국미국 2002000.50.5 SCISCI

77 A High-Speed, Low-Power Phase Frequency Detector andA High-Speed, Low-Power Phase Frequency Detector andCharge PumpCharge Pump Circuits Circuits, IEICE Trans, IEICE Trans. Fundamentals, Vol. E82, No. 11. Fundamentals, Vol. E82, No. 11 미국미국 1999.111999.11 SCISCI

88Lower-Power and Min-Crosstalk Channel Routing for DeepLower-Power and Min-Crosstalk Channel Routing for DeepSubmicron Layout design, VLSI DESIGN, Vol.10, No.1Submicron Layout design, VLSI DESIGN, Vol.10, No.1

미국미국 1999.11999.100 SCISCI

99A Lower Power Booth Multiplier based on OperandA Lower Power Booth Multiplier based on OperandSwapping inSwapping in Instruction Level, Journal of the Korean Instruction Level, Journal of the KoreanPhysical SocietyPhysical Society

국내국내 1998.111998.11 SCISCI

SCI SCI 논문 논문 (1998 – (1998 – 현재현재 : 13: 13 편편 ) ) 국제 학술 대회 국제 학술 대회 1717 편 편


40

연구과제명연구과제명 연구기간연구기간 책임책임여부여부 재원재원

11Low Power ASIC for Personal Network AccessLow Power ASIC for Personal Network AccessModuleModule

2001.3 - 2003.22001.3 - 2003.2 OO 교내 교내 연구비연구비

22High-Flexible Signal Processing Chip Design ofHigh-Flexible Signal Processing Chip Design ofOFDM TranceiverOFDM Tranceiver for DVB-T for DVB-T

2002.5. 2002.5. - - 2003.52003.5 OO 삼성전자삼성전자

33 Software Defined Radio Software Defined Radio 교육 프로그램 개발 교육 프로그램 개발 2002.72002.7-- 2003.2 2003.2 OO전파교육전파교육연구센터연구센터

44Lower Power Physical Design considering logicLower Power Physical Design considering logicdesigns in Deep-Submicrondesigns in Deep-Submicron

1998.2 -2000.21998.2 -2000.2 OO 과학재단과학재단

55Embedded OS-based Wireless Multimedia AccessEmbedded OS-based Wireless Multimedia AccessModule in Personal NetworksModule in Personal Networks

2000.9 - 2003.82000.9 - 2003.8 XX 학술진흥재단학술진흥재단

66Low Power and High Performance ReconfigurableLow Power and High Performance ReconfigurableEqualizer for Cable MODEMEqualizer for Cable MODEM

2000.12000.1 - - 2000.122000.12 OO 삼성전자삼성전자

77Fast and Low Power Search Engine for SpeechFast and Low Power Search Engine for SpeechRecognitionRecognition

2000.5 - 2000.12000.5 - 2000.1 OO 삼성전자삼성전자

88 Lower Power Decoder For Convolutional EncoderLower Power Decoder For Convolutional Encoder 1992.2 - 1999.11992.2 - 1999.1 OO 삼성전자삼성전자

99 HW/SW Codesign on CDMA systemHW/SW Codesign on CDMA system 1998.121998.12 - - 1999.11999.111 OO 학술진흥재단학술진흥재단

1010 MODEM (Viterbi Decoder) ASIC Design forMODEM (Viterbi Decoder) ASIC Design for Lower PowerLower Power

1998.121998.12 - - 1999.11 1999.11 OO 교내 연구비교내 연구비

대표적 연구 프로젝트 실적 (5 년간 ) 대표적 연구 프로젝트 실적 (5 년간 )

연구실적연구실적


41

산학협력 및 연구수행 산학협력 및 연구수행

수상 경력 수상 경력

-SDR (ICU,IT-SOC)- 저전력설계 (IT-SOC,SAIT, SEC,IDEC, 서두인칩 )-배움닷컴 (1996- 현재 ) 저전력 강의 콘텐츠 서비스 중

- 삼성전자 연구팀장- 삼성전자 저전력 설계연구회 자문-IBM 연구원- 산학과제 10 건 - 국내논문 (16,8), 국제 (13,18)

-T.C: ICCAD ’03, ISQED ’03,ISLPED’03, ASP-DAC’03,SLIP’00,AP-ASIC’99-Guest Editor: VLSI Design, 2000 특별호 :Low Power Architecture and CAD- IEEE Senior Member ‘96,

-ACM/SIGDA Member - Review: IEEE T. CAD, VLSI System, Journal of VLSI Signal Processing

연구 실적

NobleArchitecture

High Flexibility

HighPerformance

저서 저서

-High-Performance Physical

Design for MCM and Packages

1998-Wiley Encyclopedia of Electrical and Electronics,VLSI Circuit Layout, 1999-Low Power Digital Core

DesignFor Multimedia and Telecommunications,2002외 4 권

연구 및 학술 활동 (5 년간 )

초청 강연 및 콘텐츠 개발 초청 강연 및 콘텐츠 개발

국내외학술활동국내외학술활동

- 최고논문상 : DAC ’93- 최고우수연구교수상 ’ 0

0- 공훈상 : 삼성전자 ’ 93- 삼성 휴먼테크 상 ‘ 02

- 최고논문상 : DAC ’93- 최고우수연구교수상 ’ 0

0- 공훈상 : 삼성전자 ’ 93- 삼성 휴먼테크 상 ‘ 02

Lower PowerLower PowerLower PowerLower Power

Documents

VLSI Algorithmic Design Automation Lab. 1 성균관대학교정보통신공학부 조준동 교수 Low Power OFDM Design