Vivado Design Suite - Xilinx · Vivado Design Suite ユーザーガイド合成 UG901 (v2015.3) 2015 年 9 月 30 日本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。

Vivado Design Suite ユーザーガイド

合成

UG901 (v2015.3) 2015 年 9 月 30 日

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改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2015 年 9 月 30 日 2015.3 次のように変更

• 11 ページの「run ストラテジの作成」および 34 ページの表 1-2 に新しいストラテジを追加

• 15 ページの図 1-9 および 15 ページの図 1-10 を追加 • 第 1 章「Vivado 合成」に HDL 言語サポートをすべてリスト • 資料全体にほかの資料への直接リンクを追加

• 33 ページの表 1-1 に Tcl コマンドへの直接リンクを追加 • 30 ページの「Tcl での合成の実行」に新しいオプションを追加

• 36 ページの「CASCADE_HEIGHT」属性を追加 • 44 ページの「MARK_DEBUG」の内容を変更 • 49 ページの「USE_DSP48」の内容を変更

• 50 ページの「Vivado でのカスタム属性のサポート」を追加 • 84 ページの「偶数丸め (LSB 訂正手法)」に偶数への丸めおよび奇数への丸めの Verilog

例と VHDL 例を追加

• 第 5 章「VHDL-2008 言語サポート」を追加

2015 年 6 月 24 日 2015.2 次のように変更 • 重要な注記を追加 • スクリーンショットを 2015.2 のものに変更

• コード例をアップデート

2015 年 4 月 1 日 2015.1 2015.1 用のリリース次のように変更 :• 言語サポートの章でコード例を修正 • -cascade_dsp strategy オプションを追加 • 言語サポートの章への相互参照を追加 • 「run ストラテジの作成」の手順をわかりやすく変更 • クロックの配線に対する Vivado ツールの使用に関する説明を明確化 • 上位での -mode out_of_context オプションの使用に関する説明を明確化 • 制約の優先順位の説明へのリンクを追加

• ASYNC_REG の使用に関する説明を明確化 • 複数の順次 always ブロックの例を追加 • インターフェイスの例を追加 • 乗算器のコード例に関する内容を追加 • 「UltraScale DSP ブロックの 2 乗算出機能の使用」に UltraScale DSP ブロック (DSP48E2)

に関する内容を追加

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG901&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%3A%20%26%2321512%3B%26%2325104%3B%20%28UG901%29&releaseVersion=2015.3&docPage=2

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : Vivado 合成概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

合成手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

合成の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

レポートの表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

ロジックの解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Tcl での合成の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

RTL 合成のマルチスレッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

Vivado であらかじめ定義されている合成ストラテジ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

第 2 章 : 合成属性概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

サポートされる属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Vivado でのカスタム属性のサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

XDC ファイルでの合成属性の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

第 3 章 : HDL コーディング手法概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

VHDL の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Verilog の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

SystemVerilog の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

フリップフロップ、レジスタ、およびラッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

ラッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

トライステート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

シフトレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

ダイナミックシフトレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

乗算器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

DSP ブロックの前置加算器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

UltraScale DSP ブロックの 2 乗算出機能の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

FIR フィルター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

偶数丸め (LSB 訂正手法) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

RAM の HDL コーディング手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

RAM の HDL コード記述のガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

ブラックボックス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

FSM コンポーネント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

ROM の HDL コーディング手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

第 4 章 : VHDL サポート概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147




サポートされる VHDL データ型とサポートされない VHDL データ型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

VHDL オブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

VHDL のエンティティとアーキテクチャの記述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

VHDL の組み合わせ回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

VHDL の順序ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

VHDL の関数とプロシージャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

VHDL のアサート文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

VHDL の定義済みパッケージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

VHDL 構文のサポートステータス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

VHDL の予約語 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

第 5 章 : VHDL-2008 言語サポート概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

VHDL-2008 を使用するための Vivado の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

サポートされる VHDL-2008 の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

第 6 章 : Verilog サポート概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

Verilog デザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

Verilog の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

Verilog コンストラクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

Verilog のシステムタスクおよび関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

変換関数の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

Verilog プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

Verilog の予約キーワード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

Verilog ビヘイビアー記述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

モジュール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

手続き代入文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

タスクおよび関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

第 7 章 : SystemVerilog サポート概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

特定のファイルで SystemVerilog を使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

データ型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

プロセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

手続きプログラム代入文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

タスクおよび関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

モジュールおよび階層 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

第 8 章 : 混合言語サポート概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

VHDL と Verilog の混合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

インスタンシエーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

VHDL および Verilog ライブラリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

VHDL および Verilog の境界規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

バインド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

付録 A : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251




ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

お読みください : 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252




第 1 章

Vivado 合成

概要合成は、 RTL で記述されたデザインをゲートレベル記述に変換するプロセスです。 Vivado® 合成はタイミングドリブンであり、メモリ使用量およびパフォーマンスで適化されています。 Vivado 合成では、次の言語の合成可能なサブセットがサポートされます。

• SystemVerilog

SystemVerilog (統合ハードウェア設計、仕様、および検証言語) の IEEE 標準規格 (IEEE Std 1800-2012)

• Verilog

Verilog ハードウェア記述言語の IEEE 標準規格 (IEEE 標準規格 1364-2005)

• VHDL

VHDL 言語の IEEE 標準規格 (IEEE 標準規格 1076-2002)

VHDL 2008

• 混合言語

VHDL、 Verilog、および SystemVerilog を混合して使用することもサポートされています。

Vivado ツールでは、業界標準の Synopsys デザイン制約 (SDC) に基づくザイリンクスデザイン制約 (XDC) もサポートされています。

重要 : Vivado 合成では、UCF 制約はサポートされません。UCF 制約は XDC 制約に変換する必要があります。詳細は、『ISE から Vivado Design Suite への移行ガイド』 (UG911) [参照 7] の「UCF 制約の XDC 制約への移行」を参照してください。

合成を設定して実行するには、次の 2 つの方法があります。

• プロジェクトモードを使用

• 非プロジェクトモードを使用 (Tcl コマンドまたはスクリプトを実行し、デザインファイルをユーザーが制御)

操作モードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 8] を参照してください。この章では、両方のモードを使用した合成を個別のセクションで説明します。




第 1 章 : Vivado 合成

合成手法Vivado IDE では、合成およびインプリメンテーション run をボタンをクリックするだけで実行可能な環境が提供されています。 run のデータは自動的に管理され、さまざまな RTL ソースバージョン、ターゲットデバイス、合成およびインプリメンテーションオプション、物理制約およびタイミング制約を使用して繰り返し実行できます。

Vivado IDE では、次の操作を実行できます。

• ストラテジを作成および保存。ストラテジとは、合成またはインプリメンテーションのデザイン run に適用されるコマンドオプションの設定です。詳細は、 11 ページの「run ストラテジの作成」を参照してください。

• 複数の合成およびインプリメンテーション run を設定し、順次に、またはマルチプロセッサマシンで同時に実行。詳細は、 17 ページの「合成の実行」を参照してください。

• 合成またはインプリメンテーションの進捗状況を監視、ログレポートを確認、run をキャンセル。詳細は、25 ページの「合成実行の監視」を参照してください。

合成の使用このセクションでは、Vivado 統合設計環境 (IDE) を使用して Vivado 合成を設定および実行する方法を説明します。各 Vivado IDE 操作の下に、同等の Tcl コマンドを示します。

Tcl コマンドの詳細および Tcl の使用方法は、次のガイドを参照してください。

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 3]

• 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 4]

合成設定デザインの合成オプションを設定するには、次の手順に従います。

1. Flow Navigator で [Synthesis] → [Synthesis Settings] をクリックします (図 1-1)。

次の図に示す [Project Settings] ダイアログボックスが開きます。

X-Ref Target - Figure 1-1

図 1-1 : Flow Navigator : [Synthesis] セクション





2. [Project Settings] ダイアログボックスで、次のように設定します。

a. [Synthesis] ページの [Constraints] で、 [Default constraint set] にアクティブな制約セットとする制約セットを選択します。制約セットは、ザイリンクスデザイン制約 (XDC) で記述されたデザイン制約を含む複数の制約ファイルのセットです。デザイン制約には、次の 2 種類があります。

- 物理制約 : ピン配置、ブロック RAM、 LUT、フリップフロップなどのセルの絶対配置または相対配置、およびデバイスのコンフィギュレーション設定を定義します。

- タイミング制約 : デザインの周波数要件を定義します。タイミング制約を設定しない場合、デザインがワイヤの長さおよび配線の密集度にのみ基づいて適化されます。

制約の整理の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9] の「制約の整理」を参照してください。

選択した制約セットは新しい run に使用され、デザインの変更もこの制約セットに保存されます。

ターゲット制約セットを設定する Tcl コマンド

-constrset <arg>


図 1-2 : [Project Settings] ダイアログボックス


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug903-vivado-using-constraints.pdf;a=xOrganizingYourConstraints




b. [Options] エリアで、 [Strategy] ドロップダウンリストから合成 run に使用する合成ストラテジを選択します。次の図に示す定義済みストラテジがあります。

あらかじめ定義されたストラテジから選択するか、または独自のストラテジを定義できます。合成ストラテジを選択すると、使用可能な Vivado ストラテジがダイアログボックスに表示されます。オプションの値を変更すると、 11 ページの「run ストラテジの作成」に説明されているように、合成ストラテジの設定を変更できます。 34 ページの表 1-2 に、各ストラテジとその設定を示します。

c. 表示されているオプションを選択します。次のオプションがあります。

- [tcl.pre] および [tcl.post] : 合成の前後に実行する Tcl ファイルを指定します。

注記 : tcl.pre および tcl.post スクリプト内のパスは、現在のプロジェクトに関連付けられている run ディレクトリ <project>/<project.runs>/<run_name> を基準としています。

Tcl スクリプトの詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 4] の「Tcl フックスクリプトの定義」を参照してください。

現在のプロジェクトまたは現在の run の DIRECTORY プロパティを使用して、スクリプト内の相対パスを定義できます。

プロパティを取得する Tcl コマンド

- get_property DIRECTORY [current_project] - get_property DIRECTORY [current_run]

- [-flatten_hierarchy] : Vivado 合成での階層の制御方法を指定します。

- [none] : 階層をフラット化しません。合成の出力には、元の RTL と同じ階層が含まれます。

- [full] : 上位以外の階層をすべてフラット化します。

- [rebuilt] : 階層をフラット化して合成を実行した後に、元の RTL に基づいて階層を再構築します。この設定を使用すると、境界を越えた適化を実行できるので QoR が向上し、終的な階層は RTL と似たものになるので解析しやすくなります。

- [-gated_clock_conversion] : ゲーテッドクロックをイネーブルに変換する機能をオン/オフにします。

ゲーテッドクロックの変換を使用するには、RTL 属性も必要です。詳細は、41 ページの「GATED_CLOCK」を参照してください。


図 1-3 : 定義済みストラテジ


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug894-vivado-tcl-scripting.pdf;a=xDefiningTclHookScripts




- [-bufg] : デザインで推論可能な BUFG の大数を指定します。このオプションは、デザインネットリストのほかの BUFG が合成プロセスで認識されない場合に使用します。

RTL にインスタンシエートされている BUFG の数が検出され、指定された数までの BUFG が推論されます。たとえば、 –bufg オプションを 12 に設定し、 RTL に 3 つの BUFG がインスタンシエートされているとすると、あと 9 個の BUFG を推論可能です。

- [-fanout_limit] : 信号で駆動可能なロードの大数を指定します。ロードの数がこれより大きくなる場合は、ロジックが複製されます。このグローバル設定は一般的なガイドラインであり、ツールで必要と判断された場合は無視されます。制限を強制する必要がある場合は、第 2 章「合成属性」に説明されている MAX_FANOUT を参照してください。

注記 : -fanout_limit オプションは、制御信号 (セット、リセット、クロックイネーブルなど) には適用されません。これらの信号を複製する必要がある場合は、 MAX_FANOUT を使用してください。

- [-directive] : [-effort_level] に置き換わるオプションで、 Vivado 合成の適化方法を指定します。設定可能な値は [Default] と [RuntimeOptimized] です。 [RuntimeOptimized] を選択すると、合成が適化を少なくして高速に実行されます。

- [-fsm_extraction] : 有限ステートマシンの抽出およびマップ方法を指定します。オプションについては、 40 ページの「FSM_ENCODING」を参照してください。

- [-keep_equivalent_registers] : 同じ入力ロジックを使用するレジスタが統合されないようにします。

- [-resource_sharing] : 異なる信号間での算術演算子の共有を設定します。設定可能な値は [auto]、[on]、[off] です。 [auto] に設定するとリソースの共有はデザインのタイミングに応じて実行され、 [on] に設定するとリソースの共有は常にオン、 [off] に設定すると常にオフです。

- [-control_set_opt_threshold] : クロックイネーブル適化のしきい値を設定し、制御セットの数を削減します。デフォルトは auto で、ターゲットデバイスに基づいてツールにより値が選択されます。有効な値は正の整数です。

制御セットをレジスタの D ロジックに移動するために必要なファンアウトの数を指定します。ファンアウトが指定の値より大きい場合は、その信号でレジスタの制御セットピンが駆動されるよう試みられます。

- [-no_lc] : オンにすると、 LUT の組み合わせがオフになります。

- [-shreg_min_size] : SRL の推論のしきい値を設定します。デフォルト値は 3 です。この値は、遅延が固定されたチェーンの SRL (スタティック SRL) が推論される順次エレメントの数を設定します。ストラテジでは、これは 5 および 10 にも設定されます。すべてのストラテジとその設定は、 34 ページの表 1-2 を参照してください。

- [-max_bram] : デザインで使用可能なブロック RAM の大数を指定します。このオプションは通常、デザインにブラックボックスまたはサードパーティネットリストが含まれており、これらのネットリスト用にエリアを確保するために使用します。

注記 : デフォルト設定は -1 で、指定のパーツで使用可能な大数が選択されます。

- [-max_dsp] : デザインで使用可能な DSP ブロックの大数を指定します。このオプションは通常、デザインにブラックボックスまたはサードパーティネットリストが含まれており、これらのネットリスト用にエリアを確保するために使用します。

注記 : デフォルト設定は -1 で、指定のパーツで使用可能な大数が選択されます。

- [-cascade_dsp] : DSP ブロック出力の合計の加算をインプリメントする方法を制御します。デフォルトでは、 DSP 出力の合計はブロックのビルトイン加算チェーンを使用して算出されます。 [tree] に設定すると、合計はファブリックにインプリメントされます。設定可能な値は [auto]、 [tree]、 [force] で、デフォルトは [auto] です。





run ストラテジの作成

ストラテジは、合成ツールおよびインプリメンテーションで実行されるさまざまなユーティリティやプログラムのオプションのあらかじめ定義されたセットです。各メジャーリリースには、そのバージョン専用のストラテジがあります。

1. 既存のストラテジを使用するには、 [Project Settings] ダイアログボックスの [Synthesis] ページで [Strategy] からストラテジを選択して [OK] をクリックします。

2. 既存のストラテジを変更するには、 [Project Settings] ダイアログボックスの [Synthesis] ページで定義済みのストラテジを選択して変更した後、 [Save Strategy As] ボタンをクリックします。

次の図に示す [Save Strategy As] ダイアログボックスが表示されます。

3. ストラテジの名前 ([User defined strategy name]) および説明 ([Description]) を入力します。

[User defined strategies] には、既に作成されているユーザー定義ストラテジがリストされます。

4. [OK] をクリックします。

作成したストラテジは、 [Strategy] ドロップダウンリストの [User Defined Strategies] の下に表示されます。

カスタムストラテジは、 [Vivado Options] ダイアログボックスの [Strategies] ページから作成することもできます。このページからは、既存のストラテジのコピーを作成して変更するか、新規ストラテジを作成できます。

1. [Tools] → [Options] をクリックし、左側のペインで [Strategies] をクリックします。

2. [Flow] ドロップダウンリストから [Vivado Synthesis] を選択し、既存のストラテジのいずれかを選択します。


図 1-4 : [Save Strategy As] ダイアログボックス





3. 次のいずれかを実行します。

° ツールバーの [Create New Strategy of this Strategy] ボタンをクリックし、既存のストラテジのコピーを作成します。必要に応じてコピーに変更を加え、 [Apply] をクリックします。

° ツールバーの [Create New Strategy] ボタンをクリックし、[New Strategy] ダイアログボックス (図 1-6) を開きます。

[New Strategy] ダイアログボックスでストラテジの名前 ([Name])、ストラテジのタイプ ([Type])、ツールバージョン ([Tool version]) を指定します。説明 ([Description]) も入力できます。 [OK] をクリックします。

作成したストラテジは、 [User Defined Strategies] の下に表示されます。


図 1-5 : Vivado ストラテジ


図 1-6 : [New Strategy] ダイアログボックス





合成への入力

Vivado 合成には、 RTL ソースコードおよびタイミング制約を入力できます。

RTL または制約ファイルを追加するには、次の手順に従います。

1. Flow Navigator で [Project Manager] → [Add Sources] をクリックし、 Add Sources ウィザード (図 1-7) を開き、追加するファイルに対応するオプションをオンにします。図 1-8 は、初のページで [Add or Create Design Sources] をオンにして [Next] をクリックしたときに表示される [Add or Create Design Sources] ページを示します。


図 1-7 : Add Sources ウィザード


図 1-8 : Add Sources ウィザード : [Add or Create Design Sources] ページ





2. 制約、 RTL、またはその他のプロジェクトファイルを追加します。 RTL ソースプロジェクト作成の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] の「RTL プロジェクトの作成」を参照してください。

Vivado 合成では、ザイリンクスツールでサポートされる VHDL、 Verilog、または SystemVerilog のファイルの合成可能なサブセットを読み込むことができます。

サポートされる HDL 構文は、次の章を参照してください。

• 第 3 章「HDL コーディング手法」

• 第 4 章「VHDL サポート」

• 第 5 章「VHDL-2008 言語サポート」

• 第 6 章「Verilog サポート」

• 第 7 章「SystemVerilog サポート」

• 第 8 章「混合言語サポート」

Vivado 合成では、合成での処理を制御するいくつかの RTL 属性もサポートされています。これらの属性の説明は、第 2 章「合成属性」を参照してください。

Vivado 合成は、タイミング制約に XDC ファイルが使用されます。

重要 : Vivado Design Suite では、 UCF フォーマットはサポートされません。 UCF から XDC への変換手順は、『ISE から Vivado Design Suite への移行ガイド』 (UG911) [参照 7] の「UCF 制約の XDC 制約への移行」を参照してください。

ファイルのコンパイル順

あるファイルに宣言が含まれ、別のファイルがその宣言に依存している場合、特定のコンパイル順が必要になります。Vivado IDE では、 RTL ソースファイルのコンパイル順は、 [Sources] ウィンドウの [Compile Order] ビューに上から下への順序で表示されます。

Vivado ツールでは、上位モジュールとして適なモジュールが自動的に特定され、コンパイル順が自動的に管理されます。アクティブ階層に含まれる上位モジュールファイルおよびすべてのソースファイルが、合成およびシミュレーションで正しい順序で使用されます。

[Sources] ウィンドウのポップアップメニューには [Hierarchy Update] コマンドがあり、上位モジュールへの変更、デザインのソースファイルへの変更などの処理方法を指定して階層をアップデートできます。

デフォルト設定は [Automatic Update and Compile Order] で、次のように処理されます。

• [Compile Order] ビューに示すようにコンパイル順が管理されます。

• [Hierarchy] ビューにどのモジュールが使用され、階層ツリーのどこに位置するかが表示されます。

ソースファイルを変更すると、コンパイル順が自動的に更新されます。

合成の前にコンパイル順を変更するには、次の手順に従います。

1. ファイルを選択して右クリックし、 [Hierarchy Update] → [Automatic Update, Manual Compile Order] をクリックして、デザインに適な上位モジュールが自動的に選択され、コンパイル順は手動で指定できるようにします。

手動コンパイル順はデフォルトではオフです。 [Sources] ウィンドウの [Compile Order] ビューでファイルを選択して移動すると、手動コンパイル順をオンにするかどうかを尋ねる次の図に示すダイアログボックスが表示されます。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug911-vivado-migration.pdf;a=xMigratingUCFConstraintsToXDC

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xCreatingAnRTLProject

http://www.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xCreatingAnRTLProject




2. [Sources] ウィンドウの [Compile Order] ビューで、ファイルをドラッグするか、ポップアップメニューの [Move Up] または [Move Down] コマンドを使用して、コンパイル順を変更します。

[Hierarchy Update] メニューには、次の図に示すようにほかのオプションもあります。

デザインフローの詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 2] の「使用モデル」を参照してください。

グローバルインクルードファイルの定義 Vivado IDE では、 1 つまたは複数の Verilog または Verilog ヘッダーファイルをグローバルインクルードファイルとして指定できます。これらのファイルは、ほかのソースの前に処理されます。

Verilog では通常、別の Verilog ファイルやヘッダーファイルからの内容を参照する Verilog ソースファイルの冒頭に ìnclude 文を含める必要があります。共通ヘッダーファイルを使用するデザインでは、複数の Verilog ソースにそれぞれ複数の ìnclude 文を含める必要がある場合もあります。

Verilog ファイルまたは Verilog ヘッダーファイルをグローバルインクルードファイルとして指定するには、次のいずれかを実行します。

1. [Sources] ウィンドウでファイルを右クリックします。

2. [Set Global Include] をクリックします。または、 [Source File Properties] ウィンドウの [Properties] ビューで [IS_GLOBAL_INCLUDE] チェックボックスをオンにします。


図 1-9 : Move Sources Option


図 1-10 : [Hierarchy Update] メニューのオプション


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug892-vivado-design-flows-overview.pdf;a=xUnderstandingUseModels

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug892-vivado-design-flows-overview.pdf;a=xUnderstandingUseModels




ヒント : Verilog では、 1 つの Verilog ソースのみに適用するヘッダーファイル (特定の `define マクロなど) は、グローバルインクルードファイルとして指定するのではなく ìnclude 文を使用して参照する必要があります。

[Sources] ウィンドウの詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 2] の「[Sources] ウィンドウ」を参照してください。


図 1-11 : [Source File Properties] ウィンドウ


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug893-vivado-ide.pdf;a=xUsingTheSourcesWindow

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug893-vivado-ide.pdf;a=xUsingTheSourcesWindow




合成の実行

合成 run では、合成中に使用されるデザインの詳細を定義および設定できます。合成 run は次を定義します。

• 合成中にターゲットとするザイリンクスデバイス

• 適用する制約セット

• 1 つまたは複数の合成 run を実行するオプション

• 合成エンジンの結果を制御するオプション

RTL ソースファイルの run および制約を定義するには、次の手順に従います。

1. メインメニューから [Flow] → [Create Runs] をクリックするか、[Create Runs] ボタンをクリックします。

Create New Runs ウィザードが開きます。

2. [Synthesis] をオンにし、 [Next] をクリックします。

次の図に示す [Configure Synthesis Runs] ページが表示されます。


図 1-12 : Create New Runs ウィザード





run の名前 ([Name])、制約セット ([Constraints Set])、デバイス ([Part])、ストラテジ ([Strategy]) を選択し、この run をアクティブ run とする場合は [Make Active] をオンにします。

Vivado IDE にはデフォルトのストラテジが含まれています。ストラテジ run には、特定の名前を指定するか、デフォルト名 (synth_1、 synth_2 など) を使用します。カスタムストラテジの作成方法は、 11 ページの「run ストラテジの作成」を参照してください。

制約の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9] の「XDC 制約について」を参照してください。

制約の処理順の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9] の「IP コアを含む場合の制約ファイルの順序」を参照してください。

一部の制約がプロジェクト用に処理されると、それらの制約属性はデザインの「プロパティ」となります。プロパティの詳細は、『Vivado Design Suite プロパティリファレンスガイド』 (UG912) [参照 12] を参照してください。

[Next] をクリックします。 [Launch Options] ページが表示されます。


図 1-13 : Create New Runs ウィザード : [Configure Synthesis Runs] ページ


図 1-14 : [Launch Options] ページ


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug903-vivado-using-constraints.pdf;a=xAboutXDCConstraints

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=en;v=2015.3;d=ug903-vivado-using-constraints.pdf;a=xConstraintFilesOrderWithIPCores

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=en;v=2015.3;d=ug903-vivado-using-constraints.pdf;a=xConstraintFilesOrderWithIPCores




3. [Launch Options] ページで次のオプションを設定し、 [Next] をクリックします。

° [Launch directory] ドロップダウンリストから run を実行するディレクトリを選択します。

° [Options] エリアで次のいずれかをオンにします。

- [Launch runs on local host] : 作業中のマシンで run を実行します。 [Number of jobs] で実行する run の数を指定します。

- [Launch runs on local host] : run をリモートホストで実行し、そのホストを設定します。

重要 : [Launch runs on remote host] オプションは、 Linux でのみ表示されます。

Linux のリモートホストでの run の実行については、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 5] の「リモートホストおよび LSF の使用」を参照してください。[Configure Hosts] をクリックすると、ホストを設定するダイアログボックスが開きます。

- [Generate scripts only] : 後で実行するスクリプトを生成します。runme.bat (Windows) または runme.sh (Linux) を使用して run を開始します。

- [Do not launch now] : 前のページの設定を保存し、 run を後で実行できるようにします。

4. [Finish] をクリックして run を作成します。作成した run を実行すると、図 1-15 に示す [Design Runs] ウィンドウに結果が表示されます。

[Design Runs] ウィンドウの使用

[Design Runs] ウィンドウには、プロジェクトで作成された合成 run とインプリメンテーション run のすべてが表示され、それらを設定、管理、実行するためのコマンドを実行できます。

[Design Runs] ウィンドウが表示されていない場合は、 [Window] → [Design Runs] をクリックします。

1 つの合成 run に、複数のインプリメンテーション run を含めることができます。プラス記号 (+) やマイナス記号 (-) をクリックすると、合成 run のツリー表示を展開したり、閉じたりできます。

[Design Runs] ウィンドウには、run のステータス (実行されていない、進行中、完了、新の状態でない) が示されます。

ソースファイル、制約、またはプロジェクト設定を変更すると、 run は新の状態ではなくなります。

特定の run をリセットまたは削除するには、 run を右クリックして [Reset Runs] または [Delete] をクリックします。


図 1-15 : [Design Runs] ウィンドウ


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=xUsingRemoteHostsAndLSF




アクティブ run の設定

Vivado IDE で一度にアクティブにできるには、 1 つの合成 run と 1 つのインプリメンテーション run のみです。すべてのレポートおよびウィンドウには、アクティブな run の情報が表示されます。

[Project Summary] には、アクティブな run のコンパイル、リソース、およびサマリ情報が表示されます。

別の run をアクティブにするには、 [Design Runs] ウィンドウで run を右クリックし、 [Make Active] コマンドをクリックします。

合成 run の実行

合成 run を実行するには、次のいずれかを実行します。

• Flow Navigator で [Run Synthesis] をクリックします。

• メインメニューから [Flow] → [Run Synthesis] をクリックします。

• [Design Runs] ウィンドウで run を右クリックし、 [Launch Runs] をクリックします。

初の 2 つのオプションでは、アクティブな合成 run が実行されます。 3 つ目のオプションでは、 [Launch Selected Runs] ダイアログボックスが開きます。このダイアログボックスで、 run をローカルホストまたはリモートホストで実行するか、あるいはスクリプトを生成するかを指定できます。

リモートホストの使用については、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 5] の「リモートホストおよび LSF の使用」を参照してください。

ヒント : run を実行するたびに、別のプロセスが開始されます。メッセージを確認する際は、プロセス特定のものに注意してください。

ボトムアップアウトオブコンテキストフローの設定

HDL オブジェクトを独立階層モジュールとしてアウトオブコンテキスト (OOC) フローを実行することにより、ボトムアップフローを設定できます。 OOC フローの概要は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 8] の「アウトオブコンテキストデザインフロー」を参照してください。

OOC フローは、次のように実行されます。

• 下位 OOC モジュールは上位から独立させて実行され、独自の制約セットがあります。

• OOC モジュールは必要に応じて実行できます。

• OOC モジュールを一度合成したら、その run の RTL または制約を変更しない限り、再度合成を実行する必要はありません。

これにより、デザイン全体を合成する必要がなくなるので、上位の実行時間を大幅に短縮できます。

OOC run 用にモジュールを設定するには、次の手順に従います。

1. [Sources] ウィンドウの [Hierarchy] ビューでモジュールを右クリックし、 [Set as Out-of Context for Synthesis] をクリックします。


図 1-16 : [Set as Out-of Context for Synthesis] コマンド


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=xUsingRemoteHostsAndLSF


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug892-vivado-design-flows-overview.pdf;a=xOutOfContextDesignFlow



次の図に示す [Set as Out-of Context for Synthesis] ダイアログボックスが開きます。

[Set as Out-of Context for Synthesis] ダイアログボックスには、次の情報およびオプションが表示されます。

° [Source Node] : OOC として設定するモジュール

° [New Fileset] : 新しいファイルセット名。変更可能です。

° [Generate Stub] : スタブファイルを作成する場合にオンにします。

° [Clock Constraint File] : 新しい XDC テンプレートが作成されるようにするか、ドロップダウンリストから既存の XDC ファイルを選択してその XDC ファイルがこのファイルセットにコピーされるように設定します。この XDC ファイルには、 OOC モジュールのすべてのクロックピンのクロック定義が含まれます。

推奨 : [Generate Stub] オプションはオンのままにしてください。このオプションをオフにした場合は、スタブファイルを作成し、プロジェクトで設定する必要があります。

2. [OK] をクリックします。

OOC run が自動的に設定されます。作成された OOC run は [Design Runs] ウィンドウに新しい run として表示されます。 OOC として設定したモジュールは、 [Sources] ウィンドウの [Compile Order] ビューで [Block Sources] の下に表示されます。


図 1-17 : [Set as Out-of-Context for Synthesis] ダイアログボックス


図 1-18 : [Sources] ウィンドウの [Compile Order] ビュー





アウトオブコンテキスト (OOC) フローを設定すると、新しい run が設定されます。

この run を実行するには、 run を右クリックして [Launch Runs] をクリックします (20 ページの「合成 run の実行」を参照)。これにより下位モジュールが上位モジュールとして設定され、 I/O バッファーを作成せずに合成が実行されます。

注記 : 解析目的で、右クリックしてインプリメンテーションも実行できます。これには、クロックツリーが配線されていないので、正確なタイミングは含まれません。ツールでクロックが配線されるようにするには、 XDC ファイルで各クロックの OOC レベルに次のコマンドを使用します。

set_property HD.CLK_SRC_BUFGCTRL_X0Y0 [get_ports <clk_port_name>]

注記 : 詳細は、『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905) [参照 6] を参照してください。

重要 : インプリメント済み IP は解析専用で、上位デザインの合成またはインプリメンテーションには使用されません。 IP のインプリメント済みバージョンの使用については、『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905) [参照 6] を参照してください。

合成で生成されたネットリストが保存され、スタブファイルを作成するオプションをオンにした場合は後で使用できるようにスタブファイルが作成されます。スタブファイルは、ブラックボックス属性が設定された、入力と出力を持つ下位モジュールです。

上位モジュールを再実行すると、ボトムアップ合成によりスタブファイルがフローに挿入され、下位モジュールがブラックボックスとしてコンパイルされます。インプリメンテーション run では下位ネットリストが挿入され、デザインを完了します。

注意 : OOC モジュールの下位に OOC モードのザイリンクス IP が含まれる場合は、ボトムアップ OOC フローを使用しないでください。OOC モジュールにザイリンクス IP を含める場合は、 IP の OOC モードをオフにしてください。また、 OOC モジュールにパラメーターが設定されている場合や、 OOC モジュールのポートがユーザー定義タイプである場合も、このフローを使用しないでください。これらの状況では、フローの後の方で問題が発生します。

ボトムアップフローの手動設定とネットリストのインポート

ボトムアップフローを手動で実行するには、下位ネットリストまたはサードパーティネットリストをブラックボックスとしてインスタンシエートします。このようにすると、 Vivado ツールにより合成の完了後にデザインにブラックボックスが挿入されます。次のセクションで、このプロセスについて説明します。

重要 : Vivado 合成では、暗号化されている場合でもされていない場合でも、合成済みネットリストは合成または適化されません。そのため、 XDC 制約または合成属性はインポートされたコアネットリストには影響しません。また、デフォルトではコアのネットリストが読み込まれてインスタンシエート済みコンポーネントが変更さることはありません。ただし、セキュア IP の RTL は合成されるので、制約が合成結果に影響します。





下位ネットリストの作成

下位ネットリストを作成するには、ネットリストを上位モジュールとして指定してプロジェクトを設定します。合成を実行する前に、次の図に示すように OOC モードを設定します。

この設定により、合成でこのレベルに I/O バッファーは挿入されません。

合成が終了したら合成済みデザインを開き、 [Tcl Console] ウィンドウに次のコマンドを入力します。

write_edif <design_name>.edf

下位ネットリストのデザインへのインスタンシエーション

上位デザインを下位ネットリストまたはサードパーティネットリストと共に実行するには、下位ネットリストをブラックボックスとしてインスタンシエートします。これには、下位ネットリストのポートを Vivado ツールに示す必要があります。 20 ページの「ボトムアップアウトオブコンテキストフローの設定」では、これをスタブファイルと呼んでいました。

重要 : Vivado ツールに示すポート名とネットリストのポート名が一致している必要があります。

VHDL では、次のコード例に示すように、 component 文にポートを記述します。

component <name>port (in1, in2 : in std_logic;out1 : out std_logic);

end component;


図 1-19 : [Project Settings] ダイアログボックスの [Synthesis] ページの [More Options] フィールド





Verilog にはコンポーネントに相当するものはないので、ラッパーファイルを使用して Vivado ツールにポートを示します。ラッパーファイルは通常の Verilog ファイルと同じですが、次の例に示すように、ポートリストのみが含まれます。

module <name> (in1, in2, out1);input in1, in2;output out1;

endmodule

下位ネットリストの統合

下位ネットリストを作成して上位ネットリストに正しくインスタンシエートしたら、プロジェクトモードでは下位ネットリストを Vivado プロジェクトに追加し、非プロジェクトモードでは read_edif または read_verilog コマンドを使用して下位ネットリストを読み込みます。

どちらのモードでも、合成後にネットリストが結合されます。

注記 : デザインがサードパーティネットリストでのみ構成されており、プロジェクトにほかの RTL ファイルがない場合は、プロジェクトをそれらのネットリストのみで作成するか、非プロジェクトモードでは read_edif および read_verilog Tcl コマンドと link_design Tcl コマンドを使用します。

Vivado IP とサードパーティ合成ツール

Vivado IP カタログから使用可能なザイリンクス IP は、 Vivado Design Suite で作成、制約、および検証します。

ザイリンクスが提供するほとんどの IP には IEEE P1735 で暗号化された HDL があり、サードパーティ合成ツールでのサポートは提供されていません。

Vivado IDE で提供されるザイリンクス IP をサードパーティ合成ツールにインスタンシエートするには、次のフローを使用することをお勧めします。

1. [Manage IP] 環境で IP カスタマイズを作成します。

2. 合成デザインチェックポイント (DCP) を含めた IP の出力ファイルを生成します。

Vivado IDE でスタブ HDL ファイル (_stub.v|.vhd) が作成されます。このスタブ HDL ファイルをサードパーティ合成ツールで使用して、 IP のブラックボックスを推論します。

スタブファイルには、 I/O バッファーが推論されないようにする指示子が含まれています。ほかの合成ツールの指示子をサポートするには、これらのファイルを変更する必要がある場合があります。

3. ザイリンクス IP のスタブファイルを含むデザインを合成します。

4. サードパーティ合成ツールで生成されたネットリストとザイリンクス IP の DCP ファイルを使用して、 Vivado インプリメンテーションを実行します。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 19] の「ザイリンクス IP とサードパーティ合成ツール」を参照してください。

プロセスのバックグラウンドへの移動

Vivado IDE で合成またはインプリメンテーションを実行すると、ダイアログボックスにプロセスをバックグラウンドで実行するオプションが表示されます。 run をバックグラウンドに移動すると、レポートを表示するなど、 Vivado IDE でほかの機能を実行できるようになります。



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug896-vivado-ip.pdf;a=xUsingXilinxIPWithThirdPartySynthesisTools



合成実行の監視

合成 run のステータスは、次の図に示す [Log] ウィンドウで確認します。合成中にこのウィンドウに表示されるメッセージは、合成ログファイルにも含まれます。

合成終了後のフロー run が完了すると、次の図に示す [Synthesis Completed] ダイアログボックスが表示されます。

次のいずれかをオンにします。

° [Run Implementation] : インプリメンテーションを現在のインプリメンテーションプロジェクト設定を使用して実行します。

° [Open Synthesized Design] : 合成済みネットリスト、アクティブな制約セット、ターゲットデバイスを合成済みデザイン環境で開き、 I/O ピン配置、デザイン解析、フロアプランを実行できるようにします。

° [View Reports] : [Reports] ウィンドウを開き、レポートを表示できるようにします。

° [Don't show this dialog again] をオンにすると、次回からこのダイアログボックスは表示されなくなります。


図 1-20 : [Log] ウィンドウ


図 1-21 : [Synthesis Completed] ダイアログボックス




ヒント : このダイアログボックスが再び表示されるようにするには、 [Tools] → [Options] をクリックし、左側のペインで [Window Behavior] をクリックします。
合成結果の解析

合成が終了したら、合成レポートを表示し、合成済みデザインを開いて解析できます。 [Reports] ウィンドウには、合成およびインプリメンテーションで生成されたレポートのリストが表示されます。

[Reports] ウィンドウを開き、レポートを開いて特定の run の詳細を確認します。


図 1-22 : [Reports] ウィンドウ





合成済みデザイン環境の使用

Vivado IDE には、デザインをさまざまな面から解析する環境が含まれています。合成済みデザインを開くと、合成済みネットリスト、アクティブな制約セット、およびターゲットデバイスが読み込まれます。

合成済みデザインを開くには、 Flow Navigator で [Synthesis] → [Open Synthesized Design] をクリックします。

または、メインメニューから [Flow] → [Open Synthesized Design] をクリックしても同じ動作を実行できます。

合成済みデザインを開くと、次の図に示す [Device] ウィンドウが表示されます。

この環境から、デザインロジックと階層の確認、リソース使用率およびタイミング予測の表示、デザインルールチェック (DRC) を実行できます。

詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 10] を参照してください。


図 1-23 : [Device] ウィンドウ





レポートの表示Vivado 合成を実行すると、 [Reports] ウィンドウから Vivado 合成レポートおよび使用率レポートを表示できます。

ロジックの解析Vivado IDE では、ロジックを解析するウィンドウが複数あります。 1 つのウィンドウで選択した情報はほかのウィンドウでも選択されるようになっており、必要な情報をすばやく見つけることができます。

• [Netlist] ウィンドウおよび [Sources] ウィンドウの [Hierarchy] ビューには、ナビゲート可能な階層ツリー形式の表示が含まれます。

• [Schematic] ウィンドウでは、選択したロジックを展開したり階層表示にできます。

• [Device] ウィンドウは、デバイス、配置ロジックオブジェクト、および接続をグラフィカルに表示します。

ロジック階層の表示

[Netlist] ウィンドウには、合成済みデザインのロジック階層が表示されます。ネットリスト内のロジックインスタンスまたはネットを、展開して選択できます。

別のウィンドウでロジックオブジェクトを選択すると、 [Netlist] ウィンドウが自動的に展開されて選択したロジックオブジェクトが表示され、 [Instance Properties] または [Net Properties] ウィンドウにインスタンスまたはネットに関する情報が表示されます。

[Sources] ウィンドウの [Hierarchy] ビューには、 RTL ロジック階層がグラフィカルに表示されます。各モジュールの大きさが、その他のモジュールに相対的な比率で表示されるので、選択したロジックモジュールのサイズや位置を判断できます。

[Sources] ウィンドウの [Hierarchy] ビューを開くには、次の手順に従います。

1. [Netlist] ウィンドウを右クリックします。

2. 次の図に示す [Show Hierarchy] をクリックします。 F6 キーを押しても [Hierarchy] ビューを開くことができます。


図 1-24 : 合成後の [Reports] ウィンドウ





ロジック回路図の解析

[Schematic] ウィンドウでは、選択したロジックを展開して表示できます。 [Schematic] ウィンドウを表示するには、少なくとも 1 つのロジックオブジェクトを選択する必要があります。

[Schematic] ウィンドウで、任意のロジックを選択および表示します。タイミングパスのグループを表示して、そのパス上のすべてのインスタンスを表示できます。これにより、タイミングクリティカルなモジュールが含まれる箇所を視覚的に表示できるので、フロアプランしやすくなります。

[Schematic] ウィンドウを開くには、次の手順に従います。

1. 1 つまたは複数のインスタンス、ネット、タイミングパスを選択します。

2. ツールバーまたは右クリックメニューで [Schematic] をクリックするか、 F4 キーを押します。

[Schematic] ウィンドウが開き、選択したモジュールが表示されます。

この後、ピン、インスタンス、階層モジュールを選択して、ロジックを展開できます。


図 1-25 : [Show Hierarchy] コマンド


図 1-26 : [Schematic] ウィンドウ





タイミング解析の実行

合成済みデザインのタイミング解析は、インプリメンテーションを効率的に実行するために必要な制約がパスに設定されているかどうかを確認するのに有益です。 Vivado 合成はタイミングドリブンであり、設定した制約に基づいて出力が調整されます。

Pblock や LOC 制約のような物理制約をデザインに割り当てていくと、より正確なタイミング解析結果が得られるようになりますが、これらの結果に含まれるのはパス遅延の予測値です。合成済みデザインでは、予測される配線遅延を使用して解析が実行されます。

この時点でタイミング解析を実行すると、パスが正しく制約されているか、およびタイミングパスの全体的な状況を確認できます。

重要 : 実際の配線遅延が含まれるのは、インプリメンテーション (配置配線) 後のタイミング解析のみです。合成済みデザインのタイミング解析は、インプリメント済みデザインのタイミング解析ほど正確ではありません。

Tcl での合成の実行合成を実行する Tcl コマンドは synth_design です。通常このコマンドは、次の例のように複数のオプションを使用して実行します。

synth_design -part xc7k30tfbg484-2 -top my_top

この例では、 synth_design が -part オプションおよび -top オプションを使用して実行されます。

Tcl コンソールから、Tcl コマンドオプションを使用して合成オプションを設定して合成を実行できます。[Tcl Console] ウィンドウで「synth_design -help」と入力すると、オプションのリストを取得できます。次に、「synth_design –help」と入力した場合の出力の一部を示します。

Description: Synthesize a design using Vivado Synthesis and open that designSyntax: synth_design [-name <arg>] [-part <arg>] [-constrset <arg>] [-top <arg>] [-include_dirs <args>] [-generic <args>] [-verilog_define <args>] [-seu_max_util <arg>] [-flatten_hierarchy <arg>] [-gated_clock_conversion <arg>] [-directive <arg>] [-rtl] [-bufg <arg>] [-no_lc] [-fanout_limit <arg>] [-shreg_min_size <arg>] [-mode <arg>] [-fsm_extraction <arg>] [-keep_equivalent_registers] [-resource_sharing <arg>] [-control_set_opt_threshold <arg>] [-max_bram <arg>] [-max_dsp <arg>] [-cascade_dsp] [-quiet] [-verbose]Returns: design objectUsage: Name Description ----------------------------------------- [-name] Design name [-part] Target part [-constrset] Constraint fileset to use [-top] Specify the top module name [-include_dirs] Specify verilog search directories [-generic] Specify generic parameters. Syntax: -generic <name>=<value> -generic <name>=<value> ... [-verilog_define] Specify verilog defines. Syntax:





-verilog_define <macro_name>[=<macro_text>] -verilog_define <macro_name>[=<macro_text>] [-flatten_hierarchy] Flatten hierarchy during LUT mapping. Values: full, none, rebuilt Default: rebuilt [-gated_clock_conversion] Convert clock gating logic to flop enable. Values: off, on, auto Default: off [-directive] Synthesis directive. Values: default, AreaOptimized_high, AreaMutlThresholdDSP AlternateRoutability FewerCarryChains RunTimeOptimized Default: default [-rtl] Elaborate and open an rtl design [-bufg] Max number of global clock buffers used by synthesis Default: 12 [-no_lc] Disable LUT combining. Do not allow combining LUT pairs into single dual output LUTs. [-fanout_limit] Fanout limit. This switch does not impact control signals (such as set,reset, clock enable) use MAX_FANOUT to replicate these signals if needed. Default: 10000 [-shreg_min_size] Minimum length for chain of registers to be mapped onto SRL. Default: 3 [-mode] The design mode. Values: default, out_of_context Default: default [-fsm_extraction] FSM Extraction Encoding. Values: off, one_hot, sequential, johnson, gray, auto Default: auto [-keep_equivalent_registers] Prevents registers sourced by the same logic from being merged. (Note that the merging can otherwise be prevented using the synthesis KEEP attribute) [-resource_sharing] Sharing arithmetic operators. Value: auto, on, off Default: auto [-control_set_opt_threshold] Threshold for synchronous control set optimization to lower number of control sets. Valid values are 'auto', integer 0 to 16. The higher the number, the more control set optimization will be performed and fewer control sets will result. To disable control set optimization completely, set to 0. Default: auto [-max_bram] Maximum number of block RAM allowed in design. (Note -1 means that the tool will choose the max number allowed for the





part in question Default: -1 [-max_dsp] Maximum number of block DSP allowed in design. (Note -1 means that the tool will choose the max number allowed for the part Default: -1[-cascade_dsp] Controls how adders in sum DSP block outputs are implemented. The values are: auto, tree, and force.[-quiet] Ignore command errors[-verbose] Suspend message limits during execution

-generic オプションで VHDL ブール値および std_logic ベクター型を指定する場合、これらはほかの形式には存在しないので特別な処理が必要です。たとえば、 TRUE、 FALSE、または 0010 の代わりに Verilog 標準を使用する必要があります。

ブール値の場合、 FALSE 値は次のように指定します。

-generic my_gen=1‘b0

std_logic ベクターを値 0010 に設定するには、次のように指定します。

-generic my_gen=4‘b0010

重要 : 文字列ジェネリックまたはパラメーターの変更はサポートされていません。

重要 : 上位に -mode out_of_context オプションを使用する場合は、RTL に I/O バッファーがインスタンシエートされている場合を除き、 PACKAGE_PIN プロパティを使用しないでください。 out_of_context オプションを設定すると、トライステートバッファーを含むすべての I/O バッファーが挿入されなくなります。バッファーがない場合、配置でエラーが発生します。

コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 3] を参照してください。 Vivado IDE での操作に対応する Tcl コマンドを確認するには、 Vivado IDE でコマンドを実行し、 [Tcl Console] ウィンドウまたはログファイルを参照してください。

RTL 合成のマルチスレッドマルチプロセッサシステムでは、 RTL 合成でデフォルトで複数の CPU コア ( 大 4 個) を利用してコンパイル時間を短縮できます。

同時に実行可能なスレッドの大数は、システム上のプロセッサ、 OS、およびフローの段階によって異なります。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) の「リモートホストおよび LSF の使用」を参照してください。 Vivado のすべてのスレッドに共通の Tcl パラメーター general.maxThreads を使用して、 RTL 合成を実行する際のスレッド数を指定できます。次に例を示します。

Vivado% set_param general.maxThreads <new limit>

<new limit> に有効な値は、1 ～ 8 の整数値です。RTL 合成では、実質的に設定可能な大スレッド数は 4 です。



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf;a=xUsingRemoteHostsAndLSF

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf;a=xUsingRemoteHostsAndLSF



Tcl スクリプト例

次に、 synth_design の Tcl スクリプト例を示します。

# Setup design sources and constraintsread_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ]read_vhdl ./Sources/hdl/bft.vhdlread_verilog [ glob ./Sources/hdl/*.v ]read_xdc ./Sources/bft_full.xdc# Run synthesissynth_design -top bft -part xc7k70tfbg484-2 -flatten_hierarchy rebuilt# Write design checkpointwrite_checkpoint -force $outputDir/post_synth# Write report utilization and timing estimatesreport_utilization -file utilization.txtreport_timing > timing.txt

制約の設定

表 1-1 に、Vivado タイミング制約にサポートされる Tcl コマンドを示します。各コマンドのリンクをクリックすると、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 3] のコマンドを説明するページが開きます。

これらのコマンドの詳細は、次の資料を参照してください。

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 3]

• 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 9]

• 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 10]

• 『Vivado Design Suite チュートリアル : 制約の使用』 (UG945) [参照 11]

表 1-1 : サポートされる合成 Tcl コマンド

コマンドタイプコマンド

タイミング制約

create_clock create_generated_clock set_false_path set_input_delay

set_output_delay set_max_delay set_multicycle_path get_cells

set_clock_latency set_clock_groups set_disable_timing get_ports

オブジェクトアクセスall_clocks all_inputs all_outputs

get_clocks get_nets get_pins



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xcreate_clock

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xcreate_generated_clock

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_false_path

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_input_delay

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_output_delay

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_max_delay

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_multicycle_path

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xget_cells

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_clock_latency

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_clock_groups

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_disable_timing

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xget_ports

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xall_clocks

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xall_inputs

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xall_outputs

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xget_clocks

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xget_nets

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xget_pins



合 34UG

erfimized_

igh

PerfThreshholdCarry RuntimeOptimized

built rebuilt none

off off off

12 12 12

400 10,000 10,000

efault FewerCarryChains RunTimeOptimized

e_hot auto off

ンオンオフ

off off auto

uto auto auto

ンオンオフ

5 3 3

-1 -1 -1

-1 -1 -1

uto auto auto

成 japan.xilinx.com901 (v2015.3) 2015 年 9 月 30 日

Vivado であらかじめ定義されている合成ストラテジ34 ページの表 1-2 に、各ストラテジとその設定を示します。

表 1-2 : Vivado であらかじめ定義されている合成ストラテジ

オプション/ストラテジデフォルトFlow_Area_

Optimized_High

Flow_AreaOptimized_

medium

MultiThresholdDSP AltRoutability

POpt

H

-flatten_hierarchy rebuilt rebuilt rebuilt rebuilt rebuilt re

-gated_clock_conversion off off off off off

-bufg 12 12 12 12 12

-fanout_limit 10,000 10,000 400 10,000 10,000

-directive DefaultAreaOptimized

_highDefault

AreaMutlThresholdDSP

AlternateRoutability D

-fsm_extraction auto auto auto auto auto on

-keep_equivalent_registers オフオフオンオフオフオ

-resource_sharing auto auto off auto auto

-control_set_opt_threshold auto 1 auto auto auto a

-no_lc オフオフオンオフオンオ

-shreg_min_size 3 3 5 3 10

-max_bram -1 -1 -1 -1 -1

-max_dsp -1 -1 -1 -1 -1

-cascade_dsp auto auto auto auto auto a


第 2 章

合成属性

概要Vivado® 合成では、さまざまなタイプの合成属性を使用できます。ほとんどの場合、これらの属性は同じ構文で、同じ動作になります。

• Vivado 合成で属性がサポートされる場合、その属性が使用され、その属性を反映したロジックが作成されます。

• 指定した属性がツールで認識されない場合、その属性と値は生成されたネットリストに渡されます。

認識されない属性は、フローの後の方で使用されると想定されます。たとえば、 LOC 制約は合成では使用されませんが、配置ツールで使用されるので、合成ツールから転送されます。

サポートされる属性

ASYNC_REGASYNC_REG 属性は、 Vivado ツールフローのさまざまなプロセスに影響します。この属性は、レジスタの D 入力ピンでソースクロックに非同期のデータを受信できること、またはレジスタが同期化チェーン内の同期化レジスタであることを示します。

Vivado 合成では、この属性は DONT_TOUCH 属性として処理され、ASYNC_REG プロパティをネットリストに挿入します。これにより、 ASYNC_REG プロパティが設定されたオブジェクトが適化で削除されることはなくなり、フローの後のほうのツールで適切に処理されます。

Vivado のほかのツールでこの属性がどのように処理されるかは、『Vivado Design Suite プロパティリファレンスガイド』 (UG912) [参照 12] の「ASYNC_REG」を参照してください。

この属性はレジスタに設定でき、有効な値は FALSE (デフォルト ) および TRUE です。RTL または XDC で設定できます。

重要 : ロードのない信号にこの属性を設定する場合は、注意が必要です。属性および信号が保持されない可能性があります。

ASYNC_REG の Verilog 例

(* ASYNC_REG = "TRUE" *) reg [2:0] sync_regs;

ASYNC_REG の VHDL 例

attribute ASYNC_REG : string;attribute ASYNC_REG of sync_regs : signal is "TRUE";



http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug912-vivado-properties.pdf;a=xASYNC_REG


第 2 章 : 合成属性

BLACK_BOXBLACK_BOX 属性は、すべての階層レベルをオフにし、合成でそのモジュールまたはエンティティに対してブラックボックスを作成できるようにするデバッグ用の属性です。この属性を指定すると、モジュールまたはエンティティに対して有効なロジックがあったとしても、合成ツールでそのレベルに対してブラックボックスが作成されます。この属性はモジュール、エンティティ、コンポーネントに設定できます。この属性は合成コンパイラに影響するので、RTLでのみ設定可能です。

BLACK_BOX の Verilog コード例

(* black_box *) module test(in1, in2, clk, out1);

重要 : Verilog では、値は必要ありません。この属性があれば、ブラックボックスが作成されます。

BLACK_BOX の VHDL コード例

attribute black_box : string;attribute black_box of beh : architecture is "yes";

ブラックボックスのコーディングスタイルのより詳細な情報は、 138 ページの「ブラックボックス」を参照してください。

CASCADE_HEIGHTCASCADE_HEIGHT 属性は、ブロック RAM に配置される大型 RAM のカスケードチェーンの長さを指定します。複数のブロック RAM で構成される RAM を記述すると、 Vivado 合成でどのようにコンフィギュレーションされるかが決定されます。

通常は、ブロック RAM がカスケード接続されます。この属性を使用すると、チェーンの長さを短くできます。

この属性は RAM に設定し、 RTL ファイルに含めることができます。

値を 0 または 1 に設定すると、ブロック RAM のカスケード接続がオフになります。

CASCADE_HEIGHT の Verilog コード例

(* cascade_height = 4 *) reg [31:0] ram [(2**15) - 1:0];

CASCADE_HEIGHT の VHDL コード例

attribute cascade_height : integer;attribute cascade_height of ram : signal is 4;





CLOCK_BUFFER_TYPECLOCK_BUFFER_TYPE 属性は入力クロックに設定し、使用するクロックバッファーのタイプを指定します。

デフォルトでは、クロックバッファーとして BUFG が使用されます。

有効な値は、 BUFG、 BUFH、 BUFIO、 BUFMR、 BUFR、および none です。

CLOCK_BUFFER_TYPE 属性は、上位クロックポートに設定できます。 RTL でのみ設定可能で、 XDC ではサポートされていません。

CLOCK_BUFFER_TYPE の Verilog 例

(* clock_buffer_type = “none” *) input clk1;

CLOCK_BUFFER_TYPE の VHDL 例

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;out1 : std_logic_vector(8 downto 0));attribute clock_buffer_type : string;attribute clock_buffer_type of clk: signal is "BUFR";

end test;

DIRECT_ENABLE複数のイネーブルがある場合や、フリップフロップのイネーブルラインが使用されるよう強制する場合に、入力ポートまたはその他の信号に DIRECT_ENABLE を設定すると、それらのポートまたは信号を直接フリップフロップのイネーブルラインに接続できます。

この属性は、任意のポートまたは信号に設定できます。

DIRECT_ENABLE の Verilog コード例

(* direct_enable = "yes" *) input ena3;

DIRECT_ENABLE の VHDL コード例

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;ena1, ena2, ena3 : in std_logicout1 : std_logic_vector(8 downto 0));attribute direct_enable : string;attribute direct_enable of ena3: signal is "yes";

end test;





DIRECT_RESET複数のリセットがある場合や、フリップフロップのリセットラインが使用されるよう強制する場合に、入力ポートまたはその他の信号に DIRECT_RESET を設定すると、それらのポートまたは信号を直接フリップフロップのリセットラインに接続できます。

この属性は、任意のポートまたは信号に設定できます。

DIRECT_RESET の Verilog コード例

(* direct_reset = "yes" *) input rst3;

DIRECT_RESET の VHDL コード例

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;rst1, rst2, rst3 : in std_logicout1 : std_logic_vector(8 downto 0));attribute direct_reset : string;attribute direct_reset of rst3: signal is "yes";

end test;

DONT_TOUCHKEEP または KEEP_HIERARCHY の代わりに DONT_TOUCH 属性を使用してください。DONT_TOUCH 属性は KEEP または KEEP_HIERARCHY 属性と同じように機能しますが、 KEEP および KEEP_HIERARCHY とは異なり配置配線にフォワードアノテートされるので、ロジック適化で削除されることはありません。

\

注意 : KEEP および KEEP_HIERARCHY 属性と同様に、 DONT_TOUCH を使用する際には注意が必要です。ほかの属性が DONT_TOUCH 属性と競合する場合、 DONT_TOUCH 属性が優先されます。

DONT_TOUCH 属性に有効な値は、 TRUE/FALSE または yes/no です。この属性は信号、モジュール、エンティティ、コンポーネントに設定できます。

注記 : モジュールまたはエンティティのポートには設定できません。特定のポートを保持する必要がある場合は、 -flatten_hierarchy none を使用するか、モジュールまたはエンティティ自体に DONT_TOUCH を設定します。

推奨 : この属性は RTL のみで設定してください。 XDC ファイルが読み込まれる前に、保持する必要のある信号が適化で削除されてしまうことがあります。この属性を RTL で設定しておけば、必ず適用されます。

DONT_TOUCH の Verilog 例

Verilog ワイヤの例

(* dont_touch = "yes" *) wire sig1;assign sig1 = in1 & in2;assign out1 = sig1 & in2;





Verilog モジュールの例

(* DONT_TOUCH = "yes" *) module example_dt_ver(clk,In1,In2,out1);

Verilog インスタンスの例

(* DONT_TOUCH = "yes" *) example_dt_ver U0 (.clk(clk), .in1(a), .in2(b), out1(c));

DONT_TOUCH の VHDL 例

VHDL 信号の例

signal sig1 : std_logicattribute dont_touch : string;attribute dont_touch of sig1 : signal is "true";........sig1 <= in1 and in2;out1 <= sig1 and in3;

VHDL エンティティの例

entity example_dt_vhd isport (clk : in std_logic;In1 : in std_logic;In2 : in std_logic;out1 : out std_logic

);attribute dont_touch : string;attribute dont_touch of example_dt_vhd : entity is "true|yes";

end example_dt_vhd;

VHDL コンポーネントの例

entity rtl of test is attribute dont_touch : string;component my_comp port (in1 : in std_logic;out1 : out std_logic);

end component;attribute dont_touch of my_comp : component is "yes";

VHDL アーキテクチャの例

entity rtl of test isattribute dont_touch : string;attribute dont_touch of rtl : architecture is "yes";





FSM_ENCODINGFSM_ENCODING 属性は、ステートマシンのエンコード方法を指定します。通常は、 Vivado ツールによりステートマシンに対してほとんどのデザインで適な結果が生成されるエンコードプロトコルが選択されます。デザインのタイプによっては、特定のエンコードプロトコルが適しているものもあります。

FSM_ENCODING 属性は、ステートマシンレジスタに設定できます。有効な値は "one_hot"、 "sequential"、 "johnson"、 "gray"、 "auto"、および "none" です。デフォルトは "auto" で、ツールにより適なエンコードが選択されます。 RTL または XDC で設定できます。

FSM_ENCODING の Verilog 例

(* fsm_encoding = "one_hot" *) reg [7:0] my_state;

FSM_ENCODING の VHDL 例

type count_state is (zero, one, two, three, four, five, six, seven);signal my_state : count_state;attribute fsm_encoding : string;attribute fsm_encoding of my_state : signal is "sequential";

FSM_SAFE_STATEFSM_SAFE_STATE 属性は、ステートマシンが不正なステートになったときに次のクロックサイクルで既知のステートにするロジックを、ステートマシンに挿入します。

たとえば、 "one_hot" エンコードに設定されたステートマシンが不正な 0101 ステートになった場合に回復可能です。 FSM_ENCODING 属性は、ステートマシンレジスタに設定できます。 RTL または XDC で設定できます。

有効な値は、次のとおりです。

• "auto" : 1 ビット /フリップの自動訂正にハミング 3 エンコードを使用します。

• "reset_state" : 1 ビット /フリップのハミング 2 エンコード検出を使用して、ステートマシンを強制的にリセットステートにします。

• "power_on_state" : 1 ビット /フリップのハミング 2 エンコード検出を使用して、ステートマシンを強制的にパワーオンステートにします。

• "default_state" : ハミング 2 エンコード検出を使用して、ステートマシンを RTL で指定されたデフォルトのステート (Verilog では case 文の "default" 分岐で指定されたステート、 VHDL では case 文の others 分岐で指定されたステート ) に、そのステートに到達できない場合でも強制します。

FSM_SAFE_STATE の Verilog 例

(* fsm_safe_state = "reset_state" *) reg [7:0] my_state;

FSM_SAFE_STATE の VHDL 例

type count_state is (zero, one, two, three, four, five, six, seven);signal my_state : count_state;attribute fsm_safe_state : string;attribute fsm_safe_state of my_state : signal is "power_on_state";





FULL_CASE (Verilog のみ)FULL_CASE は、 case、 casex または casez 文で可能性のあるすべての case 値が指定されることを示します。 case 値が指定されている場合、 Vivado 合成で case 値に対して余分なロジックは作成されません。この属性は、 case 文に設定できます。

重要 : この属性は合成コンパイラに影響し、デザインの論理動作を変更する可能性があるので、 RTL でのみ設定可能です。

FULL_CASE の例 (Verilog)

(* full_case *)case select3’b100 : sig = val1;3’b010 : sig = val2;3’b001 : sig = val3;

endcase

GATED_CLOCK Vivado 合成では、ゲーテッドクロックの変換が可能です。この変換を実行するには、次を使用します。

• Vivado GUI のオプションで変換が実行されるよう指定します。

• RTL 属性でゲーテッドロジックのどの信号がクロックかを指定します。

この属性は、クロック信号またはクロックポートに設定できます。

GUI のオプションを指定するには、次の手順に従います。

1. Flow Navigator で [Synthesis Settings] をクリックします。

2. [Options] フィールドで -gated_clock_conversion オプションを次のいずれかの値に設定します。

° [off] : ゲーテッドクロックの変換をディスエーブルにします。

° [on] : gated_clock 属性が RTL コードで設定されている場合に、ゲーテッドクロックの変換を実行します。この設定では、結果をより制御できます。

° [auto] : 次のいずれかの条件が満たされる場合に、ゲーテッドクロックの変換を実行します。

- gated_clock 属性が TRUE に設定されている。

- Vivado 合成でゲートが検出され、有効なクロック制約セットがある。この設定では、ツールで自動的に判断されます。

GATED_CLOCK の例 (Verilog)

(* gated_clock = "true" *) input clk;

GATED_CLOCK の例 (VHDL)

entity test is port (in1, in2 : in std_logic_vector(9 downto 0);en : in std_logic;clk : in std_logic;out1 : out std_logic_vector( 9 downto 0));attribute gated_clock : string;attribute gated_clock of clk : signal is "true";

end test;





IOBIOB は合成属性ではなく、 Vivado インプリメンテーションで使用され、レジスタを I/O バッファーに配置する必要があるかどうかを指定します。有効な値は true または false です。この属性は、 I/O バッファーに配置するレジスタに設定します。 RTL または XDC で設定できます。

IOB の Verilog 例

(* IOB = "true" *) reg sig1;

IOB の VHDL 例

signal sig1: std_logic;attribute IOB: string;attribute IOB of sig1 : signal is "true";

IO_BUFFER_TYPEIO_BUFFER_TYPE 属性は上位ポートに設定し、バッファーを使用するように指定します。デフォルトでは、入力または出力ポートにバッファーが自動推論されます。このバッファーの自動推論をディスエーブルにするには、この属性を値を "none" に設定して追加します。 RTL または XDC で設定できます。

IO_BUFFER_TYPE の Verilog 例

(* io_buffer_type = "none" *) input in1;

IO_BUFFER_TYPE の VHDL 例

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;out1 : std_logic_vector(8 downto 0));attribute io_buffer_type : string;attribute io_buffer_type of out1: signal is "none";

end test;

KEEPKEEP 属性は、信号が削除されたりロジックブロックに吸収されるような適化が実行されないように指定します。この属性が設定された信号は保持され、ネットリストに含まれます。

たとえば、 2 ビットの AND ゲートの出力で別の AND ゲートを駆動する信号に KEEP 制約を設定すると、信号は両方の AND ゲートを含むより大きい LUT には統合されません。

KEEP は、タイミング制約ともよく併用されます。通常は適化される信号にタイミング制約が設定されている場合、 KEEP を設定すると適化されなくなり、正しいタイミング規則が使用されます。

注記 : KEEP 属性はモジュールまたはエンティティのポートには設定できません。特定のポートを保持する必要がある場合は、-flatten_hierarchy none を使用するか、モジュールまたはエンティティ自体に KEEP を設定します。

注意 : RTL で後の方で使用されない信号に KEEP 属性を設定する場合は、注意が必要です。合成ではこれらの信号は保持されますが、何も駆動しません。これにより、フローの後の方で問題が発生する可能性があります。





注意 : KEEP をほかの属性と共に使用する場合は注意が必要です。ほかの属性が KEEP 属性と競合する場合、通常 KEEP 属性が優先されます。

次に例を示します。

• ある信号に MAX_FANOUT 属性が設定されており、この信号で駆動される信号に KEEP 属性が設定されている場合、 KEEP 属性が設定されている信号ではファンアウト複製は実行されません。

• RAM STYLE="block" が使用されており、その RAM の一部となるべきレジスタに KEEP が設定されていると、 KEEP 属性のためにブロック RAM が推論されません。

有効な値は、次のとおりです。

• true : 信号を保持します。

• false : 信号が必要に応じて適化されるようにします。 false を使用しても、信号が無条件に削除されることはありません。デフォルトは false です。

この属性は信号、レジスタ、ワイヤに設定できます。

推奨 : この属性は RTL のみで設定してください。 XDC ファイルが読み込まれる前に、保持する必要のある信号が適化で削除されてしまうことがあります。この属性を RTL で設定しておけば、必ず適用されます。

注記 : KEEP 属性を使用しても、配置配線では信号は保持されません。 DONT_TOUCH 属性を使用してください。

KEEP の例 (Verilog)

(* keep = "true" *) wire sig1;assign sig1 = in1 & in2;assign out1 = sig1 & in2;

KEEP の例 (VHDL)

signal sig1 : std_logic;attribute keep : string;attribute keep of sig1 : signal is "true";........sig1 <= in1 and in2;out1 <= sig1 and in3;





KEEP_HIERARCHYKEEP_HIERARCHY は、階層レベルが変更されないようにします。 Vivado 合成では、 RTL で指定されたのと同じ階層が保持されるよう試みられますが、QoR (結果の品質) のために階層がフラットにされたり、変更されることもあります。

インスタンスに KEEP_HIERARCHY を指定すると、合成でその階層レベルは変更されません。

これが QoR に影響を与える場合があります。また、トライステート出力および I/O バッファーの制御ロジックを記述するモジュールには使用しないでください。 KEEP_HIERARCHY は、モジュール、アーキテクチャレベル、またはインスタンスに指定できます。 RTL でのみ設定可能です。

KEEP_HIERARCHY の例 (Verilog)

モジュールの場合

(* keep_hierarchy = "yes" *) module bottom (in1, in2, in3, in4, out1, out2);

インスタンスの場合

(* keep_hierarchy = "yes" *)bottom u0 (.in1(in1), .in2(in2), .out1(temp1));

KEEP_HIERARCHY の例 (VHDL)

モジュールの場合

attribute keep_hierarchy : string;attribute keep_hierarchy of beh : architecture is "yes";

インスタンスの場合

attribute keep_hierarchy : string;attribute keep_hierarchy of u0 : label is "yes";

MARK_DEBUGMARK_DEBUG 属性は、 Vivado ラボツールを使用してデバッグする必要のあるネットに設定します。この属性を設定した信号は、適化で削除されることはありません。FPGA の動作中に信号の値を簡単に監視できるようになります。

この属性は、内部アレイにアクセス可能なネットオブジェクト (get_nets コマンドで指定) に適用できます。

注記 : 一部のネットには、専用接続があるなど、デバッグ目的で監視できないものがあります。

有効な値は TRUE または FALSE です。

構文

Verilog 構文

この属性を設定するには、上位出力ポート宣言の前に適切な Verilog 属性構文を配置してください。

(* MARK_DEBUG = "{TRUE|FALSE}" *)

Verilog の構文例

// Marks an internal wire for debug(* MARK_DEBUG = "TRUE" *) wire debug_wire,





VHDL 構文

この属性を設定するには、上位出力ポート宣言の前に適切な VHDL 属性構文を配置してください。

VHDL 属性を次のように宣言します。

attribute MARK_DEBUG : string;

VHDL 属性を次のように指定します。

attribute MARK_DEBUG of signal_name : signal is “{TRUE|FALSE}”;

signal_name は内部信号です。

VHDL の構文例

signal debug_wire : std_logic;attribute MARK_DEBUG : string;-- Marks an internal wire for debugattribute MARK_DEBUG of debug_wire : signal is “TRUE”;

XDC 構文

set_property MARK_DEBUG value [get_nets net_name]

net_name は信号名です。

XDC の構文例

# Marks an internal wire for debugset_property MARK_DEBUG TRUE [get_nets debug_wire]

推奨 : MARK_DEBUG は、階層のピンに設定されることがよくあります。MARK_DEBUG 属性はネットに設定することを意図した属性なので、 get_nets および get_pins コマンドの両方を使用することをお勧めします。

set_property MARK_DEBUG TRUE [get nets -of [get_pins hier1/hier2/port_name]]

これにより、ネットにどのような名前が付いていても、指定したピンに接続されているネットに MARK_DEBUG が設定されます。

MAX_FANOUTMAX_FANOUT は、レジスタおよび信号のファンアウトの制限を設定します。この属性は、 RTL またはプロジェクトへの入力として指定できます。整数値を指定します。

この属性は、レジスタおよび組み合わせ信号にのみ使用できます。ファンアウトの制限に従うため、レジスタまたは組み合わせ信号を駆動する信号が複製されます。 RTL または XDC で設定できます。

MAX_FANOUT は、合成のグローバルオプション -fanout_limit のデフォルト値よりも優先されます。デザイン全体のデフォルト値は、 [Project Settings] ダイアログボックスの [Synthesis] ページまたは synth_design コマンドの -fanout_limit オプションを使用して設定します。

MAX_FANOUT 属性は強制的に適用されますが、 -fanout_limit はガイドラインとして使用され、強制されません。ファンアウトを厳密に制御する必要がある場合は、 MAX_FANOUT を使用してください。また、 -fanout_limit オプションとは異なり、MAX_FANOUT は制御信号にも適用されます。-fanout_limit オプションは制御信号 (セット、リセット、クロックイネーブルなど) には適用されないので、これらの信号を複製する必要がある場合は MAX_FANOUT を使用してください。





注記 : 入力、ブラックボックス、EDIF (EDF),および NGC (Native Generic Circuit) ファイルはサポートされていません。

重要 : Vivado Design Suite では、 UltraScale デバイスに対して NGC フォーマットのファイルはサポートされていません。 Vivado Design Suite の IP カスタマイズ機能でネイティブ出力ファイルを使用して IP を再生成することをお勧めします。 NGC2EDIF コマンドを使用して NGC ファイルを EDIF フォーマットに変換してインポートすることもできますが、今後は XST で生成された NGC フォーマットではなくネイティブ Vivado IP を使用することをお勧めします。

MAX_FANOUT の例 (Verilog)

信号 :

(* max_fanout = 50 *) reg sig1;

MAX_FANOUT の例 (VHDL)

signal sig1 : std_logic;attribute max_fanout : integer;attribute max_fanout of sig1 : signal is 50;

注記 : max_fanout の値は、 VHDL では整数です。

PARALLEL_CASE (Verilog のみ)PARALLEL_CASE は、 case 文がパラレル構文で構築される必要のあることを示します。ロジックは if-elsif 構文では作成されません。この属性は合成コンパイラに影響し、デザインの論理動作を変更する可能性があるので、 RTLでのみ設定可能です。

(* parallel_case *) case select3’b100 : sig = val1;3’b010 : sig = val2;3’b001 : sig = val3;

endcase

重要 : この制約は、 Verilog RTL でのみ制御できます。

RAM_STYLERAM_STYLE は、合成でのメモリの推論方法を指定します。有効な値は次のとおりです。

• block : RAMB タイプのコンポーネントが推論されるよう指定します。

• distributed : LUT RAM が推論されるよう指定します。

• registers : RAM ではなくレジスタが推論されるよう指定します。

デフォルトでは、ほとんどのデザインで適な結果が生成される RAM が推論されます。この属性は、 RAM に宣言する配列に設定します。 RTL または XDC で設定できます。

RAM_STYLE の例 (Verilog)

(* ram_style = "distributed" *) reg [data_size-1:0] myram [2**addr_size-1:0];

RAM_STYLE の例 (VHDL)

attribute ram_style : string;





attribute ram_style of myram : signal is "distributed";

RAM のコーディングスタイルの詳細は、 90 ページの「RAM の HDL コーディング手法」を参照してください。

ROM_STYLEROM_STYLE は、合成での ROM メモリの推論方法を指定します。有効な値は次のとおりです。

• block : RAMB タイプのコンポーネントが推論されるよう指定します。

• distributed : LUT ROM が推論されるよう指定します。デフォルトでは、ほとんどのデザインで適な結果が生成される ROM が推論されます。

この属性は RTL または XDC で設定できます。

ROM_STYLE の例 (Verilog)(* rom_style = "distributed" *) reg [data_size-1:0] myrom [2**addr_size-1:0];

ROM_STYLE の例 (VHDL)attribute rom_style : string;attribute rom_style of myrom : signal is "distributed";

ROM のコーディングスタイルの詳細は、 144 ページの「ROM の HDL コーディング手法」を参照してください。

SHREG_EXTRACTSHREG_EXTRACT は、 SRL 構造を推論するかどうかを指定します。有効な値は次のとおりです。

• yes : SRL 構造が推論されます。

• no : SRL 構造は推論されず、レジスタが作成されます。

SHREG_EXTRACT 属性は、 SRL に宣言する信号または SRL を含むモジュール/エンティティに設定します。 RTL または XDC で設定できます。

SHREG_EXTRACT の例 (Verilog)

(* shreg_extract = "no" *) reg [16:0] my_srl;

SHREG_EXTRACT の例 (VHDL)

attribute shreg_extract : string;attribute shreg_extract of my_srl : signal is "no";

SRL_STYLESRL_STYLE 属性は、 SRL メモリの推論方法を指定します。有効な値は次のとおりです。

• register : SRL は推論されず、レジスタのみが使用されます。

• srl : 前後のレジスタなしで SRL が推論されます。

• srl_reg : SRL が推論され、 SRL の後にレジスタが 1 つ残されます。

• reg_srl : SRL が推論され、 SRL の前にレジスタが 1 つ残されます。

• reg_srl_reg : SRL が推論され、 SRL の前後にレジスタが 1 つずつ残されます。





SRL_STYLE 属性は、 SRL に宣言する信号に設定します。 RTL でのみ設定可能で、 XDC では現在のところサポートされていません。また、この属性はスタティック SRL にのみ使用可能です。ダイナミック SRL のインデックスロジックは SRL コンポーネント内にあるので、コンポーネント外のアドレスを調べるために SRL コンポーネントの周囲にロジックを作成できません。

注意 : SRL_STYLE 属性を SHREG_EXTRACT 属性または shreg_min_size コマンドラインオプションと使用する場合は注意が必要です。どちらも SRL_STYLE 属性より優先されます。たとえば、 SHREG_EXTRACT を no に設定し、 SRL_STYLE を srl_reg に設定すると、 SHREG_EXTRACT が優先され、レジスタのみが使用されます。

SRL_STYLE の Verilog 例

(* srl_style = "register" *) reg [16:0] my_srl;

SRL_STYLE の VHDL 例

attribute srl_style : string;attribute srl_style of my_srl : signal is "reg_srl_reg";

TRANSLATE_OFF/TRANSLATE_ONTRANSLATE_OFF および TRANSLATE_ON は、合成でコードのブロックを無視するよう指定します。これらの属性は、 RTL のコメント内で指定します。コメントは、次のいずれかのキーワードで開始します。

• synthesis

• synopsys

• pragma

translate_off で無視が開始され、 translate_on で終了します。これらのコマンドはネスト化できません。

この属性は RTL でのみ設定可能です。

TRANSLATE_OFF/TRANSLATE_ON の Verilog 例

// synthesis translate_offCode....// synthesis translate_on

TRANSLATE_OFF/TRANSLATE_ON の VHDL 例

-- synthesis translate_offCode...-- synthesis translate_on

注意 : translate 文の間に含めるコードの種類には、注意が必要です。デザインの動作に影響するコードの場合、シミュレータで使用され、シミュレーションで不一致が発生することがあります。





USE_DSP48USE_DSP48 は、合成の演算構造をどのように処理するかを指定します。デフォルトでは、タイミングの懸念事項やしきい値制限がなければ、乗算器、乗加算器、乗減算器、乗累算器タイプの構造は DSP48 ブロックに推論するよう試みられます。

加算器、減算器、アキュムレータもこれらのブロックに含めることはできますが、デフォルトでは DSP48 ブロックではなくロジックにインプリメントされます。 USE_DSP48 制約を使用すると、このデフォルト動作が変更され、これらの構造が DSP48 ブロックに含まれるようになります。

有効な値は、 yes および no です。この属性は、 RTL の信号、アーキテクチャおよびコンポーネント、エンティティおよびモジュールに指定できます。優先順位は次のとおりです。

1. 信号

2. アーキテクチャおよびコンポーネント

3. モジュールおよびエンティティ

この属性を指定しない場合は、Vivado 合成で適な動作が決定されます。この属性は RTL または XDC で設定できます。

USE_DSP48 の例 (Verilog)(* use_dsp48 = "yes" *) module test(clk, in1, in2, out1);

USE_DSP48 の例 (VHDL)attribute use_dsp48 : string;attribute use_dsp48 of P_reg : signal is "no"





Vivado でのカスタム属性のサポートVivado 合成では、 RTL でのカスタム属性の使用がサポートされています。カスタム属性の動作は、合成では認識されません。カスタム属性は通常、合成後に実行されるほかのツールで使用するためのものです。

注意 : Vivado 合成は、不明な属性があるとそれらを次の段階に渡そうとしますが、設計者はそのリスクを理解しておくことが必要です。カスタム属性が設定されていても合成適化が阻止されることはないので、カスタム属性が設定されているオブジェクトが適化で削除されると、その属性は失われます。

カスタム属性を合成後の段階に渡す必要がある場合は、DONT_TOUCH または KEEP_HIERARCHY 属性を使用して、カスタム属性が必要なオブジェクトが合成適化により削除されないようにする必要があります。

カスタム属性を設定可能なオブジェクトは、階層と信号です。

合成ではデフォルトでデザイン階層がフラット化され、デザインが適化されてからデザイン階層が再構築されるので、カスタム属性を階層に設定する場合は、 -flatten_hierarchy オプションを none に設定するか、その階層レベルに KEEP_HIERARCHY を設定する必要があります。

デザイン階層がフラット化されると、階層に設定されたカスタム属性は失われます。

階層に設定されたカスタム属性の例 (Verilog)(* my_att = “my_value”, DONT_TOUCH = “yes” *) module test(....

階層に設定されたカスタム属性の例 (VHDL)attribute my_att : string;attribute my_att of beh : architecture is “my_value”attribute DONT_TOUCH : string;attribute DONT_TOUCH of beh : architecture is “yes”;

カスタム属性を信号に設定する場合も注意が必要です。信号にカスタム属性が設定されていると、合成ツールはそのアイテムにその属性を配置しようとしますが、 RTL コードがツールによりどのように評価されるかによって、そのアイテムがレジスタまたはネットに変換されることがあります。また、階層に設定されている場合と同様、信号にカスタム属性が設定されていても、その信号が適化により削除され、属性が失われる可能性があります。信号に設定したカスタム属性を保持するには、それらの信号に DONT_TOUCH または KEEP 属性を設定する必要があります。

後に、 RTL の信号はレジスタおよびレジスタから出力されるネットを記述するので、合成ツールはカスタム属性と DONT_TOUCH 属性の両方が設定されたアイテムをチェックします。カスタム属性の使用方法は複数あり、属性がレジスタに必要な場合とネットに必要な場合があるので、ネットがレジスタにより駆動されている場合、カスタム属性はレジスタおよびネットにコピーされます。

信号に設定されたカスタム属性の例 (Verilog)(* my_att = “my_value”, DONT_TOUCH = “yes” *) reg my_signal;

信号に設定されたカスタム属性の例 (VHDL)attribute my_att : string;attribute my_att of my_signal : signal is “my_value”;attribute DONT_TOUCH : string;attribute DONT_TOUCH of my_signal : signal is “yes”;





XDC ファイルでの合成属性の使用一部の合成属性は、 RTL ファイルだけでなく XDC ファイルでも設定できます。通常、合成の終段階で使用され、合成でのロジックの作成方法を指定する属性は、 XDC ファイルで設定できます。合成の初期段階で使用され、コンパイラに影響する属性は、 XDC ファイルでは設定できません。

たとえば、 KEEP および DONT_TOUCH 属性は XDC では設定できません。これは、属性が XDC ファイルから読み込まれた時点では、KEEP または DONT_TOUCH 属性が設定されたコンポーネントが既に適化で削除されてしまっており、存在していない可能性があるからです。そのため、これらの属性は必ず RTL コードで設定してください。属性をどこで設定するかについては、この章の各属性のセクションを参照してください。

合成属性を XDC で設定するには、次の構文を使用します。

set_property <attribute> <value> <target>


set_property MAX_FANOUT 15 [get_cells in1_int_reg]

これらの属性は、エラボレート済みデザインでも設定できます。これには、次の手順に従います。

1. エラボレート済みデザインを開き (図 2-1)、次のいずれかの方法を使用して、属性を設定するアイテムを選択します。

° 回路図でアイテムをクリックします。

° [RTL Netlist] ウィンドウでアイテムを選択します。

2. [Cell Properties] ウィンドウで [Properties] ビューをクリックし、次のいずれかを実行します。

° プロパティを変更します。

° プロパティが表示されていない場合は、右クリックして [Add Properties] をクリックするかツールバーの [Add properties] ボタンをクリックして、 [Add Properties] ダイアログボックスでプロパティを選択します。

3. プロパティを設定したら、 [File] → [Save Constraints] をクリックします。

これにより属性が現在の制約ファイルに保存されるか、制約ファイルが存在しない場合は新しい制約ファイルに保存されます。


図 2-1 : エラボレート済みデザインでの XDC プロパティの追加




第 3 章

HDL コーディング手法

概要ハードウェア記述言語 (HDL) のコーディング手法を使用すると、次が可能になります。

• デジタルロジック回路でよく使用される機能を記述できます。

• ザイリンクスデバイスのアーキテクチャ機能を利用できます。

• Vivado® 統合設計環境 (IDE) からテンプレートを使用できます。テンプレートを開くには、[Window] → [Language Templates] をクリックします。

この章ではコード例を示します。コード例のファイルは、次のサイトからダウンロードできます。 https://secure.xilinx.com/webreg/clickthrough.do?cid=396394

VHDL の利点• 規則が厳しく、データ型が厳格に定義されているため、自由度が低く、エラーが発生しにくい

• HDL ソースコードでの RAM コンポーネントの初期化が簡単 (Verilog の初期ブロックの方が困難)

• パッケージサポート

• カスタム型

• 列挙型

• reg と wire の混乱がない

Verilog の利点• C 言語のような構文

• コードが VHDL よりもコンパクト

• ブロックコメント

• VHDL のようにコンポーネントインスタンシエーションが多くない



https://secure.xilinx.com/webreg/clickthrough.do?cid=396394&license=RefDesLicense&filename=ug901-vivado-synthesis-examples.zip


第 3 章 : HDL コーディング手法

SystemVerilog の利点• コードが Verilog よりもコンパクト

• 構造体、共同体、列挙型によりスケーラビリティに優れている

• 高抽象度のインターフェイス

• Vivado 合成でサポート

フリップフロップ、レジスタ、およびラッチVivado 合成では、次の制御信号付きのフリップフロップ、レジスタが認識されます。

• 立ち上がりエッジまたは立ち下がりエッジのクロック

• 非同期セット / リセット

• 同期セット / リセット

• クロックイネーブル

フリップフロップ、レジスタ、およびラッチは、次を使用して記述されます。

• 順次処理文 (VHDL)

• always ブロック (Verilog)

• フリップフロップには always_ff、ラッチには always_latch (SystemVerilog)

process または always ブロックのセンシティビティリストには、次を含める必要があります。

• クロック信号

• すべての非同期制御信号

フリップフロップおよびレジスタの制御信号

フリップフロップおよびレジスタの制御信号には、次のものがあります。

• クロック

• 非同期および同期のセット / リセット信号

• クロックイネーブル

コード記述のガイドライン

• レジスタを非同期にセット / リセットしないでください。

° 制御セットをマップし直すことができなくなります。

° ブロック RAM コンポーネントおよび DSP ブロックなどのデバイスリソースの順次機能は、同期的にしかセットまたはリセットできません。

° レジスタを非同期にセットまたはリセットすると、デバイスリソースが使用できなくなるか、適にコンフィギュレーションされなくなります。





• セットとリセットの両方を持つフリップフロップを記述しないでください。

° 同期または非同期のどちらであっても、セットとリセットの両方を持つフリップフロッププリミティブはありません。

° セットとリセットの両方を持つフリップフロップは、エリアおよびパフォーマンスに悪影響を与える可能性があります。

• できる限り、セット / リセットロジックを使用しないでください。初期内容を定義して回路のグローバルリセットを使用するなど、必要な機能を達成できるコストが低いその他の方法がある可能性があります。

• フリップフロッププリミティブのクロックイネーブル、セット / リセット制御入力は常にアクティブ High にします。アクティブ Low にすると、反転ロジックにより回路パフォーマンスが悪化することがあります。

フリップフロップおよびレジスタの推論

Vivado 合成では、 HDL コードの記述方法によって、 4 種類のレジスタプリミティブが推論されます。

• FDCE : クロックイネーブルおよび非同期クリア付き D フリップフロップ

• FDPE : クロックイネーブルおよび非同期プリセット付き D フリップフロップ

• FDSE : クロックイネーブルおよび同期セット付き D フリップフロップ

• FDRE : クロックイネーブルおよび同期リセット付き D フリップフロップ

フリップフロップおよびレジスタの初期化

回路に電源が投入されたときにレジスタの内容を初期化するには、信号宣言でデフォルト値を指定します。

フリップフロップおよびレジスタのレポート

• HDL 合成中にレジスタが推論されると、レポートに記述されます。

• HDL 合成中に推論されたレジスタの数は、 Design Summary セクションのフリップフロッププリミティブの数と完全に一致しないことがあります。

• フリップフロッププリミティブの数は、次の処理により異なります。

° DSP ブロックまたはブロック RAM コンポーネントへのレジスタの吸収

° レジスタの複製

° 定数または等価フリップフロップの削除





フリップフロップおよびレジスタのレポート例

---------------------------------------------------------------------------------

RTL Component Statistics

---------------------------------------------------------------------------------

Detailed RTL Component Info :

+---Registers :

8 Bit Registers := 1

Report Cell Usage:

-----+----+-----

|Cell|Count

-----+----+-----

3 |FDCE| 8

-----+----+-----

フリップフロップおよびレジスタのコード例

次に、フリップフロップとレジスタの VHDL および Verilog コード例を示します。コード例のファイルは、次のサイトからダウンロードできます。 https://secure.xilinx.com/webreg/clickthrough.do?cid=396394

立ち上がりエッジで動作するレジスタのコード例 (Verilog)

// 8-bit Register with//Rising-edge Clock//Active-high Synchronous Clear//Active-high Clock Enable// File: registers_1.v

module registers_1(d_in,ce,clk,clr,dout);input [7:0] d_in;input ce;input clk;input clr;output [7:0] dout;reg [7:0] d_reg;

always @ (posedge clk)beginif(clr)d_reg <= 8'b0;

else if(ce)d_reg <= d_in;

end

assigndout = d_reg;endmodule






立ち上がりエッジで動作するフリップフロップレジスタのコード例 (VHDL)

-- Flip-Flop with--Rising-edge Clock--Active-high Synchronous Clear--Active-high Clock Enable-- File: registers_1.vhd

library IEEE;use IEEE.std_logic_1164.all;

entity registers_1 isport(clr, ce, clk : in std_logic;d_in : in std_logic_vector(7 downto 0);dout : out std_logic_vector(7 downto 0)

);end entity registers_1;architecture rtl of registers_1 isbeginprocess(clk) isbeginif rising_edge(clk) then

if clr = '1' then dout <= "00000000";

elsif ce = '1' thendout <= d_in;

end if;end if;

end process;end architecture rtl;





ラッチVivado ログファイルに認識されたラッチのタイプとサイズがレポートされます。

ラッチが推論される原因は、if 文や case 文が不完全であるなど、 HDL コードの間違いであることがほとんどです。

Vivado 合成では、ラッチが推論されると、次のレポート例に示すように警告メッセージが生成されます。これにより、ラッチの推論が意図されたものであるかどうかを確認できます。

ラッチのレポート例

=========================================================================

* Vivado.log *

=========================================================================

WARNING: [Synth 8-327] inferring latch for variable 'Q_reg'

========================================================================= Report Cell Usage:

-----+----+-----

|Cell|Count

-----+----+-----

2 |LD | 1

-----+----+-----

===================================================================

正ゲートおよび非同期リセット付きラッチのコード例 (VHDL)

-- Latch with Positive Gate and Asynchronous Reset-- File: latches.vhdlibrary ieee;use ieee.std_logic_1164.all;

entity latches isport(G, D, CLR : in std_logic;Q : out std_logic

);end latches;

architecture archi of latches isbeginprocess(CLR, D, G)beginif (CLR = '1') thenQ <= '0';

elsif (G = '1') thenQ <= D;

end if;end process;

end archi;

\





トライステート• トライステートは通常、信号または if-else 構文でモデリングされます。

• これは、バッファーが内部バスを駆動する場合でも、デバイスが搭載されているボード上の外部バスを駆動する場合でも適用されます。

• if-else の分岐の 1 つで信号がハイインピーダンスに割り当てられています。

コード例のファイルは、次のサイトからダウンロードできます。 https://secure.xilinx.com/webreg/clickthrough.do?cid=396394

トライステートのインプリメンテーション

推論されたトライステートバッファーは、次のいずれかを駆動するかによって、異なるデバイスプリミティブを使用してインプリメントされます。

• 内部バス (BUFT)

° 推論された BUFT は、 Vivado 合成により LUT 内のロジックに自動的に変換されます。

° BUFT を推論する内部バスが上位モジュールの出力を駆動する場合、 OBUF が推論されます。

• 回路の外部ピン (OBUFT)

トライステートのレポート例

HDL 合成中にトライステートバッファーが推論されると、レポートに記述されます。

=========================================================================

* Vivado log file *

=========================================================================

Report Cell Usage:

-----+-----+-----

|Cell |Count

-----+-----+-----

1 |OBUFT| 1

-----+-----+-----

=========================================================================

同時処理代入文を使用したトライステートのコード例 (Verilog)

// Tristate Description Using Concurrent Assignment// File: tristates_2.v//module tristates_2 (T, I, O);input T, I;output O;

assign O = (~T) ? I: 1'bZ;

endmodule






OBUF と共にインプリメントされた組み合わせプロセスを使用したトライステート記述のコード例 (VHDL)

-- Tristate Description Using Combinatorial Process-- Implemented with an OBUF (internal buffer)---- File: tristates_3.vhd--library ieee;use ieee.std_logic_1164.all;

entity tristates_3 isgeneric(WIDTH : integer := 8

);port(T : in std_logic;I : in std_logic_vector(WIDTH - 1 downto 0);O : out std_logic_vector(WIDTH - 1 downto 0)

);

end tristates_3;

architecture archi of tristates_3 issignal S : std_logic_vector(WIDTH - 1 downto 0);

beginprocess(I, T)beginif (T = '1') thenS <= I;

elseS <= (others => 'Z');

end if;end process;

O <= not (S);

end archi;





OBUFT と共にインプリメントされた組み合わせプロセスを使用したトライステート記述のコード例 (VHDL)

-- Tristate Description Using Combinatorial Process-- Implemented with an OBUFT (IO buffer)-- File: tristates_1.vhd--library ieee;use ieee.std_logic_1164.all;

entity tristates_1 isport(T : in std_logic;I : in std_logic;O : out std_logic

);end tristates_1;

architecture archi of tristates_1 isbeginprocess(I, T)beginif (T = '0') thenO <= I;

elseO <= 'Z';

end if;end process;

end archi;

組み合わせ always ブロックを使用したトライステート記述のコード例 (Verilog)

// Tristate Description Using Combinatorial Always Block// File: tristates_1.v//module tristates_1 (T, I, O);input T, I;output O;reg O;

always @(T or I)begin if (~T) O = I; else O = 1'bZ;end

endmodule





シフトレジスタシフトレジスタはフリップフロップのチェーンで、固定数 (スタティック ) のレイテンシ段を介してデータを伝搬できます。 65 ページの「ダイナミックシフトレジスタ」では、伝搬チェーンの長さを回路の操作中にダイナミックに変更できます。


スタティックシフトレジスタの要素

スタティックシフトレジスタには、通常次のものが含まれます。

• クロック

• クロックイネーブル (オプション)

• シリアルデータ入力

• シリアルデータ出力

シフトレジスタの SRL ベースのインプリメンテーション

Vivado 合成では、シフトレジスタが推論されると、通常次のような SRL 型のリソースにインプリメントされます。

• SRL16E

• SRLC32E

シフトレジスタの長さによって、 Vivado 合成で次のように処理されます。

• SRL タイプのプリミティブにインプリメント

• SRLC タイプのプリミティブのカスケード機能を利用

• デザインの残りの部分でシフトレジスタの中間地点のどこかが使用される場合も、このカスケード機能が利用されます。






シフトレジスタのコード例

次に、シフトレジスタの VHDL および Verilog コード例を示します。

32 ビットシフトレジスタのコード例 1 (VHDL)

次のコード例では、連結コードスタイルを使用しています。

-- 32-bit Shift Register-- Rising edge clock-- Active high clock enable-- Concatenation-based template-- File: shift_registers_0.vhd

library ieee;use ieee.std_logic_1164.all;entity shift_registers_0 isgeneric(DEPTH : integer := 32

);port(clk : in std_logic;clken : in std_logic;SI : in std_logic;SO : out std_logic

);

end shift_registers_0;

architecture archi of shift_registers_0 issignal shreg : std_logic_vector(DEPTH - 1 downto 0);

beginprocess(clk)beginif rising_edge(clk) thenif clken = '1' thenshreg <= shreg(DEPTH - 2 downto 0) & SI;

end if;end if;

end process;SO <= shreg(DEPTH - 1);

end archi;





32 ビットシフトレジスタのコード例 2 (VHDL)

同じ機能は、次のようにも記述できます。

-- 32-bit Shift Register-- Rising edge clock-- Active high clock enable-- foor loop-based template-- File: shift_registers_1.vhd

library ieee;use ieee.std_logic_1164.all;entity shift_registers_1 isgeneric(DEPTH : integer := 32

);port(clk : in std_logic;clken : in std_logic;SI : in std_logic;SO : out std_logic

);

end shift_registers_1;

architecture archi of shift_registers_1 issignal shreg : std_logic_vector(DEPTH - 1 downto 0);

beginprocess(clk)beginif rising_edge(clk) thenif clken = '1' thenfor i in 0 to DEPTH - 2 loopshreg(i + 1) <= shreg(i);

end loop;shreg(0) <= SI;

end if;end if;

end process;SO <= shreg(DEPTH - 1);

end archi;





8 ビットシフトレジスタのコード例 1 (Verilog)

次のコード例では、連結を使用してレジスタチェーンを記述しています。

// 8-bit Shift Register// Rising edge clock// Active high clock enable// Concatenation-based template// File: shift_registers_0.v

module shift_registers_0 (clk, clken, SI, SO);parameter WIDTH = 32; inputclk, clken, SI; output SO;

reg[WIDTH-1:0] shreg;

always @(posedge clk) begin if (clken) shreg = {shreg[WIDTH-2:0], SI}; end

assign SO = shreg[WIDTH-1];

endmodule

32 ビットシフトレジスタのコード例 2 (Verilog)

// 32-bit Shift Register// Rising edge clock// Active high clock enable// For-loop based template// File: shift_registers_1.v

module shift_registers_1 (clk, clken, SI, SO);parameter WIDTH = 32; inputclk, clken, SI; output SO;reg[WIDTH-1:0] shreg;

integer i;always @(posedge clk)begin if (clken) begin for (i = 0; i < WIDTH-1; i = i+1) shreg[i+1] <= shreg[i]; shreg[0] <= SI; endendassign SO = shreg[WIDTH-1];endmodule





SRL ベースシフトレジスタのレポート

Report Cell Usage: -----+-------+----- |Cell |Count-----+-------+-----1 |SRLC32E| 1

ダイナミックシフトレジスタダイナミックシフトレジスタは、回路の動作中にダイナミックに長さを変えることができるシフトレジスタです。

ダイナミックシフトレジスタは、次のように考えることができます。

• 回路の動作中に指定可能な大長のフリップフロップのチェーン

• 指定されたクロックサイクルで伝搬チェーンからデータを抽出する段階を選択するマルチプレクサー

Vivado 合成では、任意の大長のダイナミックシフトレジスタを推論できます。

Vivado ツールでは、ダイナミックレジスタはデバイスファミリで使用可能な SRL タイプのプリミティブを使用して適にインプリメントできます。



図 3-1: ダイナミックシフトレジスタの図





ダイナミックシフトレジスタのコード例コード例のファイルは、次のサイトからダウンロードできます。 https://secure.xilinx.com/webreg/clickthrough.do?cid=396394

32 ビットダイナミックシフトレジスタのコード例 (VHDL)

-- 32-bit dynamic shift register.-- File:dynamic_shift_registers_1.vhd-- 32-bit dynamic shift register.library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;

entity dynamic_shift_register_1 isgeneric(DEPTH : integer := 32;SEL_WIDTH : integer := 5

);port(CLK : in std_logic;SI : in std_logic;CE : in std_logic;A : in std_logic_vector(SEL_WIDTH - 1 downto 0);DO : out std_logic

);

end dynamic_shift_register_1;

architecture rtl of dynamic_shift_register_1 istype SRL_ARRAY is array (DEPTH - 1 downto 0) of std_logic;

signal SRL_SIG : SRL_ARRAY;

beginprocess(CLK)beginif rising_edge(CLK) thenif CE = '1' thenSRL_SIG <= SRL_SIG(DEPTH - 2 downto 0) & SI;

end if;end if;

end process;

DO <= SRL_SIG(conv_integer(A));

end rtl;






32 ビットダイナミックシフトレジスタのコード例 (Verilog)

// 32-bit dynamic shift register.// Download: // File: dynamic_shift_registers_1.v

module dynamic_shift_register_1 (CLK, CE, SEL, SI, DO);parameter SELWIDTH = 5;inputCLK, CE, SI;input[SELWIDTH-1:0] SEL;outputDO;

localparam DATAWIDTH = 2**SELWIDTH;reg [DATAWIDTH-1:0] data;

assign DO = data[SEL];

always @(posedge CLK) begin if (CE == 1'b1) data <= {data[DATAWIDTH-2:0], SI}; end endmodule

乗算器Vivado 合成では、ソースコードの乗算から乗算器マクロが推論されます。

• 結果の出力信号のビット数は、 2 つのオペランドの合計ビット数になります。たとえば、 16 ビットの信号と 8 ビットの信号を乗算する場合、結果は 24 ビットになります。

推奨 : デバイスの上位ビットをすべて使用しない場合、特に乗算器マクロをスライスロジックにインプリメントする場合は、オペランドのビット数を必要小限に削減することをお勧めします。

乗算器のインプリメンテーション

乗算器マクロは、次のものにインプリメントできます。

• スライスロジック

• DSP ブロック

どちらにインプリメントされるかは、次の要素に基づいて決定されます。

• オペランドのサイズ

• パフォーマンスを高にする

乗算器をスライスロジックまたは DSP ブロックに強制的にインプリメントするには、適切な信号、エンティティ、またはモジュールに USE_DSP48 属性を設定します。この属性は、次のいずれかの値に設定できます。

• no (スライスロジックにインプリメント )

• yes (DSP ブロックにインプリメント )





DSP ブロックのインプリメンテーション

乗算器を 1 つの DSP ブロックにインプリメントする場合、DSP ブロックのパイプライン機能が利用されます。Vivado 合成では、次の箇所にある 2 レベルまでのレジスタを吸収できます。

• 乗算オペランド

• 乗算後

乗算器が 1 つの DSP ブロックに収まらない場合、マクロを分解してインプリメントします。この場合、次のいずれかにインプリメントされます。

• 複数の DSP ブロック

• DSP ブロックとスライスロジック

レジスタが DSP ブロックに吸収されないようにするには、 KEEP 属性を使用します。たとえば、乗算器のオペランドにレジスタがある場合、レジスタの出力に KEEP を設定すると、レジスタが DSP ブロックに吸収されなくなります。

乗算器のコード例

符号なし 16x24 ビット乗算器のコード例 (Verilog)

// Unsigned 16x24-bit Multiplier//1 latency stage on operands//3 latency stage after the multiplication// File: multipliers2.v//module mult_unsigned (clk, A, B, RES);

parameter WIDTHA = 16;parameter WIDTHB = 24;inputclk;input[WIDTHA-1:0]A;input[WIDTHB-1:0]B;output [WIDTHA+WIDTHB-1:0] RES;

reg[WIDTHA-1:0]rA;reg[WIDTHB-1:0]rB;reg[WIDTHA+WIDTHB-1:0] M [3:0];

integer i;always @(posedge clk) begin rA <= A; rB <= B; M[0] <= rA * rB; for (i = 0; i < 3; i = i+1) M[i+1] <= M[i]; end assign RES = M[3];

endmodule





符号なし 16x16 ビット乗算器のコード例 (VHDL)

-- Unsigned 16x16-bit Multiplier-- File: mult_unsigned.vhd--library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity mult_unsigned isgeneric(WIDTHA : integer := 16;WIDTHB : integer := 16

);port(A : in std_logic_vector(WIDTHA - 1 downto 0);B : in std_logic_vector(WIDTHB - 1 downto 0);RES : out std_logic_vector(WIDTHA + WIDTHB - 1 downto 0)

);end mult_unsigned;

architecture beh of mult_unsigned isbeginRES <= A * B;

end beh;

乗加算および乗累算

次のマクロが推論されます。

• 乗加算

• 乗減算

• 乗加減算

• 乗累算

これらのマクロは、次のものを集約することにより推論されます。

• 乗算器

• 加減算器

• レジスタ





乗加算と乗累算のインプリメンテーション

乗加算と乗累算のインプリメンテーションでは、次が実行されます。

• 推論された乗加算または乗累算マクロを DSP ブロックリソースにインプリメントできます。

• DSP ブロックのパイプライン機能が利用されます。

• 次のものが吸収されます。

° 乗算オペランドの 2 レジスタ段

° 乗算後の 1 レジスタ段

° 加算器、減算器、加減算器の後ろにある 1 レジスタ段

° 加算/減算の選択信号の 1 レジスタ段

° 加算器のオプションのキャリー入力の 1 レジスタ段

• Vivado 合成では、インプリメンテーションに必要な DSP48 リソースが 1 つのみの場合に乗累算 (MAC) を DSP48 ブロックにインプリメントできます。

• マクロが 1 つの DSP48 に収まらない場合は、次のように処理されます。

° 乗算器とアキュムレータ (累算) が別々のマクロとして処理されます。

° 各マクロが個別に処理されます。

DSP ブロックリソースへのマクロのインプリメンテーション

DSP ブロックリソースへのマクロのインプリメンテーションは、デフォルトで推論されます。

• デフォルトモードでは、次のように処理されます。

° 乗加算マクロと乗累算マクロがインプリメントされます。

° ターゲットデバイスで使用可能な DSP ブロックが考慮されます。

° 使用可能なすべての DSP リソースが使用されます。

° DSP ブロックのパイプライン機能をすべて利用して、高の回路パフォーマンスが得られるよう試みられます。

° レジスタを乗加算マクロまたは乗累算マクロに吸収できるかどうかスキャンされます。

レジスタが DSP ブロックに吸収されないようにするには、 KEEP 属性を使用します。たとえば、乗算器のオペランドにあるレジスタが DSP ブロックに吸収されないようにするには、レジスタの出力に KEEP を設定します。 KEEP 属性の詳細は、 42 ページの「KEEP」を参照してください。







複素乗算のコード例 (VHDL)次に、複素乗算の VHDL および Verilog のコード例を示します。コード例ファイルには、 UltraScale アーキテクチャの 3 つの DSP ブロックを使用した累算を含む複素乗算の例も含まれています。

3 つの DSP48 ブロックを使用する完全にパイプライン処理された複素乗算の例を示します。

-- Complex Multiplier (pr+i.pi) = (ar+i.ai)*(br+i.bi)-- ---- cumult.vhd--

library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;

entity cmult isgeneric(AWIDTH : natural := 16; BWIDTH : natural := 16);

port(clk : in std_logic; ar, ai : in std_logic_vector(AWIDTH - 1 downto 0); br, bi : in std_logic_vector(BWIDTH - 1 downto 0); pr, pi : out std_logic_vector(AWIDTH + BWIDTH downto 0));

end cmult;

architecture rtl of cmult issignal ai_d, ai_dd, ai_ddd, ai_dddd : signed(AWIDTH - 1 downto 0);signal ar_d, ar_dd, ar_ddd, ar_dddd : signed(AWIDTH - 1 downto 0);signal bi_d, bi_dd, bi_ddd, br_d, br_dd, br_ddd : signed(BWIDTH - 1 downto 0);signal addcommon : signed(AWIDTH downto 0);signal addr, addi : signed(BWIDTH downto 0);signal mult0, multr, multi, pr_int, pi_int : signed(AWIDTH + BWIDTH downto 0);signal common, commonr1, commonr2 : signed(AWIDTH + BWIDTH downto 0);

beginprocess(clk)beginif rising_edge(clk) thenar_d <= signed(ar);ar_dd <= signed(ar_d);ai_d <= signed(ai);ai_dd <= signed(ai_d);br_d <= signed(br);br_dd <= signed(br_d);br_ddd <= signed(br_dd);bi_d <= signed(bi);bi_dd <= signed(bi_d);bi_ddd <= signed(bi_dd);

end if;end process;

-- Common factor (ar - ai) x bi, shared for the calculations-- of the real and imaginary final products.-- process(clk)beginif rising_edge(clk) then





addcommon <= resize(ar_d, AWIDTH + 1) - resize(ai_d, AWIDTH + 1);mult0 <= addcommon * bi_dd;common <= mult0;

end if;end process;

-- Real product--process(clk)beginif rising_edge(clk) thenar_ddd <= ar_dd;ar_dddd <= ar_ddd;addr <= resize(br_ddd, BWIDTH + 1) - resize(bi_ddd, BWIDTH + 1);multr <= addr * ar_dddd;commonr1 <= common;pr_int <= multr + commonr1;

end if;end process;

-- Imaginary product--process(clk)beginif rising_edge(clk) thenai_ddd <= ai_dd;ai_dddd <= ai_ddd;addi <= resize(br_ddd, BWIDTH + 1) + resize(bi_ddd, BWIDTH + 1);multi <= addi * ai_dddd;commonr2 <= common;pi_int <= multi + commonr2;

end if;end process;

---- VHDL type conversion for output--pr <= std_logic_vector(pr_int);pi <= std_logic_vector(pi_int);

end rtl;





複素乗算のコード例 (Verilog)3 つの DSP48 ブロックを使用する完全にパイプライン処理された複素乗算の例を示します。

//// Complex Multiplier (pr+i.pi) = (ar+i.ai)*(br+i.bi)// file: cmult.v

module cmult # (parameter AWIDTH = 16, BWIDTH = 18) ( input clk, input signed [AWIDTH-1:0] ar, ai, input signed [BWIDTH-1:0] br, bi, output signed [AWIDTH+BWIDTH:0] pr, pi );

reg signed [AWIDTH-1:0]ai_d, ai_dd, ai_ddd, ai_dddd ; reg signed [AWIDTH-1:0]ar_d, ar_dd, ar_ddd, ar_dddd ; reg signed [BWIDTH-1:0]bi_d, bi_dd, bi_ddd, br_d, br_dd, br_ddd ; reg signed [AWIDTH:0]addcommon ; reg signed [BWIDTH:0]addr, addi ; reg signed [AWIDTH+BWIDTH:0]mult0, multr, multi, pr_int, pi_int ; reg signed [AWIDTH+BWIDTH:0]common, commonr1, commonr2 ; always @(posedge clk) begin ar_d <= ar; ar_dd <= ar_d; ai_d <= ai; ai_dd <= ai_d; br_d <= br; br_dd <= br_d; br_ddd <= br_dd; bi_d <= bi; bi_dd <= bi_d; bi_ddd <= bi_dd;

end // Common factor (ar ai) x bi, shared for the calculations of the real and imaginary final products// always @(posedge clk) begin addcommon <= ar_d - ai_d; mult0 <= addcommon * bi_dd; common <= mult0;

end

// Real product//always @(posedge clk) begin ar_ddd <= ar_dd; ar_dddd <= ar_ddd; addr <= br_ddd - bi_ddd; multr <= addr * ar_dddd; commonr1 <= common; pr_int <= multr + commonr1;





end

// Imaginary product//always @(posedge clk) begin ai_ddd <= ai_dd; ai_dddd <= ai_ddd; addi <= br_ddd + bi_ddd; multi <= addi * ai_dddd; commonr2 <= common; pi_int <= multi + commonr2;

end

assign pr = pr_int;assign pi = pi_int; endmodule // cmult





DSP ブロックの前置加算器DSP ブロックをターゲットとして推論コードを記述する際は、符号付き演算を使用することが推奨されます。また、前置加算器が DSP ブロックに挿入されるように、前置加算器用に 1 ビット幅を追加する必要があります。

乗算器および後置加算器の前に動的にコンフィギュレーションされた前置加算器 (Verilog)

// Pre-add/subtract select with Dynamic control// dynpreaddmultadd.vmodule dynpreaddmultadd # (parameter SIZEIN = 16) ( input clk, ce, rst, subadd, input signed [SIZEIN-1:0] a, b, c, d, output signed [2*SIZEIN:0] dynpreaddmultadd_out );

// Declare registers for intermediate valuesreg signed [SIZEIN-1:0] a_reg, b_reg, c_reg;reg signed [SIZEIN:0] add_reg;reg signed [2*SIZEIN:0] d_reg, m_reg, p_reg;

always @(posedge clk)begin if (rst) begin a_reg <= 0; b_reg <= 0; c_reg <= 0; d_reg <= 0; add_reg <= 0; m_reg <= 0; p_reg <= 0; end else if (ce) begin a_reg <= a; b_reg <= b; c_reg <= c; d_reg <= d; if (subadd) add_reg <= a - b; else add_reg <= a + b; m_reg <= add_reg * c_reg; p_reg <= m_reg + d_reg; endend

// Output accumulation resultassign dynpreaddmultadd_out = p_reg; endmodule // dynpreaddmultadd





乗算器および後置加算器の前に動的にコンフィギュレーションされた前置加算器 (VHDL)


entity dynpreaddmultadd isgeneric(AWIDTH : natural := 12;BWIDTH : natural := 16;CWIDTH : natural := 17

);port(clk : in std_logic;subadd : in std_logic;ain : in std_logic_vector(AWIDTH - 1 downto 0);bin : in std_logic_vector(BWIDTH - 1 downto 0);cin : in std_logic_vector(CWIDTH - 1 downto 0);din : in std_logic_vector(BWIDTH + CWIDTH downto 0);pout : out std_logic_vector(BWIDTH + CWIDTH downto 0)

);end dynpreaddmultadd;

architecture rtl of dynpreaddmultadd issignal a : signed(AWIDTH - 1 downto 0);signal b : signed(BWIDTH - 1 downto 0);signal c : signed(CWIDTH - 1 downto 0);signal add : signed(BWIDTH downto 0);signal d, mult, p : signed(BWIDTH + CWIDTH downto 0);

beginprocess(clk)beginif rising_edge(clk) thena <= signed(ain);b <= signed(bin);c <= signed(cin);d <= signed(din);if subadd = '1' thenadd <= resize(a, BWIDTH + 1) - resize(b, BWIDTH + 1);

elseadd <= resize(a, BWIDTH + 1) + resize(b, BWIDTH + 1);

end if;mult <= add * c;p <= mult + d;

end if;end process;

---- Type conversion for output--pout <= std_logic_vector(p);

end rtl;





UltraScale DSP ブロックの 2 乗算出機能の使用UltraScale DSP ブロック (DSP48E2) プリミティブは、前置加算器の入力または出力の 2 乗を算出できます。


次に、差分 2 乗の例を示します。これを差分の絶対値の計算と置き換えると有利です。 1 つの DSP ブロックに収まり、大速度で動作します。上記のコード例ファイルには、 UltraScale アーキテクチャの 1 つの DSP ブロックに配置可能な差分 2 乗のアキュムレータの例も含まれています。

差分 2 乗のコード例 (Verilog)// Squarer support for DSP block (DSP48E2) with // pre-adder configured// as subtractor// File: squarediffmult.v

module squarediffmult # (parameter SIZEIN = 16) ( input clk, ce, rst, input signed [SIZEIN-1:0] a, b, output signed [2*SIZEIN+1:0] square_out );

// Declare registers for intermediate valuesreg signed [SIZEIN-1:0] a_reg, b_reg;reg signed [SIZEIN:0] diff_reg;reg signed [2*SIZEIN+1:0] m_reg, p_reg;

always @(posedge clk)begin if (rst) begin a_reg <= 0; b_reg <= 0; diff_reg <= 0; m_reg <= 0; p_reg <= 0;

end else if (ce) begin

a_reg <= a; b_reg <= b; diff_reg <= a_reg - b_reg; m_reg <= diff_reg * diff_reg; p_reg <= m_reg; end

end

// Output resultassign square_out = p_reg; endmodule // squarediffmult






差分 2 乗のコード例 (VHDL)

-- Squarer support for DSP block (DSP48E2) with pre-adder -- configured-- as subtractor-- File: squarediffmult.vhd


entity squarediffmult isgeneric(SIZEIN : natural := 16

);port(clk, ce, rst : in std_logic;ain, bin : in std_logic_vector(SIZEIN - 1 downto 0);square_out : out std_logic_vector(2 * SIZEIN + 1 downto 0)

);end squarediffmult;

architecture rtl of squarediffmult is

-- Declare intermediate valuessignal a_reg, b_reg : signed(SIZEIN - 1 downto 0);signal diff_reg : signed(SIZEIN downto 0);signal m_reg, p_reg : signed(2 * SIZEIN + 1 downto 0);

beginprocess(clk)beginif rising_edge(clk) thenif rst = '1' thena_reg <= (others => '0');b_reg <= (others => '0');diff_reg <= (others => '0');m_reg <= (others => '0');p_reg <= (others => '0');

elsea_reg <= signed(ain);b_reg <= signed(bin);diff_reg <= resize(a_reg, SIZEIN + 1) - resize(b_reg, SIZEIN + 1);m_reg <= diff_reg * diff_reg;p_reg <= m_reg;

end if;end if;

end process;

---- Type conversion for output--square_out <= std_logic_vector(p_reg);

end rtl;





FIR フィルターVivado 合成は、 RTL から直接 FIR フィルターを作成するのにカスケード接続された乗加算器を推論します。

このようなフィルターにはいくつかのインプリメンテーション方法があります。その 1 つは、『7 シリーズ FPGA DSP48E1 スライスユーザーガイド』 (UG479) [参照 13] の図 3-6 「8 タップの偶数対称シストリック FIR」に示されているシストリックフィルターです。


8 タップ偶数対称シストリックフィルター (Verilog)// sfir_even_symmetric_systolic_top.v// FIR Symmetric Systolic Filter, Top module is sfir_even_symmetric_systolic_top

// sfir_shifter - sub module which is used in top level(* dont_touch = "yes" *) module sfir_shifter #(parameter dsize = 16, nbtap = 4) (input clk, [dsize-1:0] datain, output [dsize-1:0] dataout);

(* srl_style = "srl_register" *) reg [dsize-1:0] tmp [0:2*nbtap-1]; integer i;

always @(posedge clk) begin tmp[0] <= datain; for (i=0; i<=2*nbtap-2; i=i+1) tmp[i+1] <= tmp[i]; end

assign dataout = tmp[2*nbtap-1]; endmodule

// sfir_even_symmetric_systolic_element - sub module which is used in topmodule sfir_even_symmetric_systolic_element #(parameter dsize = 16) (input clk, input signed [dsize-1:0] coeffin, datain, datazin, input signed [2*dsize-1:0] cascin, output signed [dsize-1:0] cascdata, output reg signed [2*dsize-1:0] cascout);

reg signed [dsize-1:0] coeff; reg signed [dsize-1:0] data; reg signed [dsize-1:0] dataz; reg signed [dsize-1:0] datatwo; reg signed [dsize:0] preadd; reg signed [2*dsize-1:0] product;

assign cascdata = datatwo; always @(posedge clk) begin coeff <= coeffin; data <= datain; datatwo <= data; dataz <= datazin;






preadd <= datatwo + dataz; product <= preadd * coeff; cascout <= product + cascin; end endmodule

module sfir_even_symmetric_systolic_top #(parameter nbtap = 4, dsize = 16, psize = 2*dsize) (input clk, input signed [dsize-1:0] datain, output signed [2*dsize-1:0] firout);

wire signed [dsize-1:0] h [nbtap-1:0]; wire signed [dsize-1:0] arraydata [nbtap-1:0]; wire signed [psize-1:0] arrayprod [nbtap-1:0];

wire signed [dsize-1:0] shifterout; reg signed [dsize-1:0] dataz [nbtap-1:0]; assign h[0] = 7; assign h[1] = 14; assign h[2] = -138; assign h[3] = 129; assign firout = arrayprod[nbtap-1]; // Connect last product to output sfir_shifter #(dsize, nbtap) shifter_inst0 (clk, datain, shifterout); generate genvar I; for (I=0; I<nbtap; I=I+1) if (I==0) sfir_even_symmetric_systolic_element #(dsize) fte_inst0 (clk, h[I], datain, shifterout, {32{1'b0}}, arraydata[I], arrayprod[I]); else sfir_even_symmetric_systolic_element #(dsize) fte_inst (clk, h[I], arraydata[I-1], shifterout, arrayprod[I-1], arraydata[I], arrayprod[I]); endgenerate endmodule // sfir_even_symmetric_systolic_top





8 タップ偶数対称シストリックフィルター (VHDL)---- FIR filter top-- File: sfir_even_symmetric_systolic_top.vhd

-- FIR filter shifter-- submodule used in top (sfir_even_symmetric_systolic_top)library ieee;use ieee.std_logic_1164.all;

entity sfir_shifter isgeneric(DSIZE : natural := 16;NBTAP : natural := 4

);port(clk : in std_logic;datain : in std_logic_vector(DSIZE - 1 downto 0);dataout : out std_logic_vector(DSIZE - 1 downto 0)

);end sfir_shifter;

architecture rtl of sfir_shifter is

-- Declare signals--type CHAIN is array (0 to 2 * NBTAP - 1) of std_logic_vector(DSIZE - 1 downto 0);signal tmp : CHAIN;

beginprocess(clk)beginif rising_edge(clk) thentmp(0) <= datain;looptmp : for i in 0 to 2 * NBTAP - 2 looptmp(i + 1) <= tmp(i);

end loop;end if;

end process;

dataout <= tmp(2 * NBTAP - 1);

end rtl;

---- FIR filter engine (multiply with pre-add and post-add)-- submodule used in top (sfir_even_symmetric_systolic_top)library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;

entity sfir_even_symmetric_systolic_element isgeneric(DSIZE : natural := 16);port(clk : in std_logic; coeffin, datain, datazin : in std_logic_vector(DSIZE - 1 downto 0); cascin : in std_logic_vector(2 * DSIZE downto 0);





cascdata : out std_logic_vector(DSIZE - 1 downto 0); cascout : out std_logic_vector(2 * DSIZE downto 0));

end sfir_even_symmetric_systolic_element;

architecture rtl of sfir_even_symmetric_systolic_element is

-- Declare signals--signal coeff, data, dataz, datatwo : signed(DSIZE - 1 downto 0);signal preadd : signed(DSIZE downto 0);signal product, cascouttmp : signed(2 * DSIZE downto 0);

beginprocess(clk)beginif rising_edge(clk) thencoeff <= signed(coeffin);data <= signed(datain);datatwo <= data;dataz <= signed(datazin);preadd <= resize(datatwo, DSIZE + 1) + resize(dataz, DSIZE + 1);product <= preadd * coeff;cascouttmp <= product + signed(cascin);

end if;end process;

-- Type conversion for output--cascout <= std_logic_vector(cascouttmp);cascdata <= std_logic_vector(datatwo);

end rtl;


entity sfir_even_symmetric_systolic_top isgeneric(NBTAP : natural := 4; DSIZE : natural := 16; PSIZE : natural := 33);

port(clk : in std_logic; datain : in std_logic_vector(DSIZE - 1 downto 0); firout : out std_logic_vector(PSIZE - 1 downto 0));

end sfir_even_symmetric_systolic_top;

architecture rtl of sfir_even_symmetric_systolic_top is

-- Declare signals--type DTAB is array (0 to NBTAP - 1) of std_logic_vector(DSIZE - 1 downto 0);type HTAB is array (0 to NBTAP - 1) of std_logic_vector(0 to DSIZE - 1);type PTAB is array (0 to NBTAP - 1) of std_logic_vector(PSIZE - 1 downto 0);

signal arraydata, dataz : DTAB;signal arrayprod : PTAB;signal shifterout : std_logic_vector(DSIZE - 1 downto 0);

-- Initialize coefficients and a "zero" for the first filter element





--constant h : HTAB := ((std_logic_vector(TO_SIGNED(63, DSIZE))),(std_logic_vector(TO_SIGNED(18, DSIZE))),(std_logic_vector(TO_SIGNED(-100, DSIZE))),(std_logic_vector(TO_SIGNED(1, DSIZE))));

constant zero_psize : std_logic_vector(PSIZE - 1 downto 0) := (others => '0');

begin

-- Connect last product to output--firout <= arrayprod(nbtap - 1);

-- Shifter--shift_u0 : entity work.sfir_shiftergeneric map(DSIZE, NBTAP)port map(clk, datain, shifterout);

-- Connect the arithmetic building blocks of the FIR--gen : for I in 0 to NBTAP - 1 generatebeging0 : if I = 0 generateelement_u0 : entity work.sfir_even_symmetric_systolic_elementgeneric map(DSIZE)port map(clk, h(I), datain, shifterout, zero_psize, arraydata(I),

arrayprod(I));end generate g0;gi : if I /= 0 generateelement_ui : entity work.sfir_even_symmetric_systolic_elementgeneric map(DSIZE)port map(clk, h(I), arraydata(I - 1), shifterout, arrayprod(I - 1),

arraydata(I), arrayprod(I));end generate gi;

end generate gen;

end rtl;





偶数丸め (LSB 訂正手法)DSP ブロックプリミティブは、パターン検出回路を利用して、偶数または奇数への偶数丸めを算出します。

次に、偶数丸め推論の例を示します。ブロックのフルパフォーマンスで動作します。 LSB 訂正をインプリメントするため、 2 入力 AND ゲート (1 LUT) も推論されます。

偶数への丸め (Verilog)// Convergent rounding(Even) Example which makes use of pattern detect // File: convergentRoundingEven.vmodule convergentRoundingEven ( input clk, input [23:0] a, input [15:0] b, output reg signed [23:0] zlast );

reg signed [23:0] areg;reg signed [15:0] breg;reg signed [39:0] z1;

reg pattern_detect; wire [15:0] pattern = 16'b0000000000000000;wire [39:0] c = 40'b0000000000000000000000000111111111111111; // 15 ones

wire signed [39:0] multadd;wire signed [15:0] zero;reg signed [39:0] multadd_reg;

// Convergent Rounding: LSB Correction Technique// --------------------------------------------- // For static convergent rounding, the pattern detector can be used// to detect the midpoint case. For example, in an 8-bit round, if// the decimal place is set at 4, the C input should be set to// 0000.0111. Round to even rounding should use CARRYIN = "1" and// check for PATTERN "XXXX.0000" and replace the units place with 0// if the pattern is matched. See UG193 for more details.

assign multadd = z1 + c + 1'b1;

always @(posedge clk)beginareg <= a;breg <= b;z1 <= areg * breg;pattern_detect <= multadd[15:0] == pattern ? 1'b1 : 1'b0;multadd_reg <= multadd;

end

// Unit bit replaced with 0 if pattern is detectedalways @(posedge clk) zlast <= pattern_detect ? {multadd_reg[39:17],1'b0} : multadd_reg[39:16]; endmodule // convergentRoundingEven





偶数への丸め (VHDL)-- Convergent rounding(Even) Example which makes use of pattern detect -- File: convergentRoundingEven.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;

entity convergentRoundingEven is port (clk : in std_logic; a : in std_logic_vector (23 downto 0); b : in std_logic_vector (15 downto 0); zlast : out std_logic_vector (23 downto 0));end convergentRoundingEven;

architecture beh of convergentRoundingEven is

signal ar : signed(a'range); signal br : signed(b'range); signal z1 : signed(a'length + b'length - 1 downto 0);

signal multaddr : signed(a'length + b'length - 1 downto 0); signal multadd : signed(a'length + b'length - 1 downto 0); signal pattern_detect : boolean;

constant pattern : signed(15 downto 0) := (others => '0'); constant c : signed := "0000000000000000000000000111111111111111";

-- Convergent Rounding: LSB Correction Technique -- --------------------------------------------- -- For static convergent rounding, the pattern detector can be used -- to detect the midpoint case. For example, in an 8-bit round, if -- the decimal place is set at 4, the C input should be set to -- 0000.0111. Round to even rounding should use CARRYIN = "1" and -- check for PATTERN "XXXX.0000" and replace the units place with 0 -- if the pattern is matched. See UG193 for more details.

begin

multadd <= z1 + c;

process(clk) begin if rising_edge(clk) then ar <= signed(a); br <= signed(b); z1 <= ar * br; multaddr <= multadd; if multadd(15 downto 0) = pattern then pattern_detect <= true; else pattern_detect <= false; end if; end if; end process;

-- Unit bit replaced with 0 if pattern is detected process(clk)





begin if rising_edge(clk) then if pattern_detect = true then zlast <= std_logic_vector(multaddr(39 downto 17)) & "0"; else zlast <= std_logic_vector(multaddr(39 downto 16)); end if; end if; end process;

end beh;





奇数への丸め (Verilog)// Convergent rounding(Odd) Example which makes use of pattern detect // File: convergentRoundingOdd.vmodule convergentRoundingOdd ( input clk, input [23:0] a, input [15:0] b, output reg signed [23:0] zlast );

reg signed [23:0] areg;reg signed [15:0] breg;reg signed [39:0] z1;

reg pattern_detect; wire [15:0] pattern = 16'b1111111111111111;wire [39:0] c = 40'b0000000000000000000000000111111111111111; // 15 ones

wire signed [39:0] multadd;wire signed [15:0] zero;reg signed [39:0] multadd_reg;

// Convergent Rounding: LSB Correction Technique// ---------------------------------------------// For static convergent rounding, the pattern detector can be// used to detect the midpoint case. For example, in an 8-bit// round, if the decimal place is set at 4, the C input should// be set to 0000.0111. Round to odd rounding should use// CARRYIN = "0" and check for PATTERN "XXXX.1111" and then// replace the units place bit with 1 if the pattern is// matched. See UG193 for details

assign multadd = z1 + c;

always @(posedge clk)begin areg <= a;breg <= b;z1 <= areg * breg;pattern_detect <= multadd[15:0] == pattern ? 1'b1 : 1'b0;multadd_reg <= multadd;

end

always @(posedge clk) zlast <= pattern_detect ? {multadd_reg[39:17],1'b1} : multadd_reg[39:16]; endmodule // convergentRoundingOdd





奇数への丸め (VHDL)-- Convergent rounding(Odd) Example which makes use of pattern detect -- File: convergentRoundingOdd.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;

entity convergentRoundingOdd is port (clk : in std_logic; a : in std_logic_vector (23 downto 0); b : in std_logic_vector (15 downto 0); zlast : out std_logic_vector (23 downto 0));end convergentRoundingOdd;

architecture beh of convergentRoundingOdd is

signal ar : signed(a'range); signal br : signed(b'range); signal z1 : signed(a'length + b'length - 1 downto 0);

signal multadd, multaddr : signed(a'length + b'length - 1 downto 0); signal pattern_detect : boolean;

constant pattern : signed(15 downto 0) := (others => '1'); constant c : signed := "0000000000000000000000000111111111111111";

-- Convergent Rounding: LSB Correction Technique -- --------------------------------------------- -- For static convergent rounding, the pattern detector can be -- used to detect the midpoint case. For example, in an 8-bit -- round, if the decimal place is set at 4, the C input should -- be set to 0000.0111. Round to odd rounding should use -- CARRYIN = "0" and check for PATTERN "XXXX.1111" and then -- replace the units place bit with 1 if the pattern is -- matched. See UG193 for details

begin

multadd <= z1 + c;

process(clk) begin if rising_edge(clk) then ar <= signed(a); br <= signed(b); z1 <= ar * br; multaddr <= multadd; if multadd(15 downto 0) = pattern then pattern_detect <= true; else pattern_detect <= false; end if; end if; end process;

process(clk) begin





if rising_edge(clk) then if pattern_detect = true then zlast <= std_logic_vector(multaddr(39 downto 17)) & "1"; else zlast <= std_logic_vector(multaddr(39 downto 16)); end if; end if; end process;

end beh;





RAM の HDL コーディング手法Vivado 合成では、さまざまな RAM のコーディングスタイルを解釈し、分散 RAM またはブラック RAM にマップできます。これにより、次が可能になります。

• 手動で RAM プリミティブをインスタンシエートする必要なし

• 時間を短縮

• HDL ソースコードを移行および拡張しやすい


分散 RAM と専用ブロック RAM 間の選択

データは、両方のタイプの RAM に同期に書き込まれます。分散 RAM とブロック RAM の主な違いは、 RAM からのデータの読み出し方法にあります。次の表を参照してください。

分散 RAM または専用ブロック RAM のどちらを使用するかは、 HDL ソースコードで記述した RAM の特性、使用可能なブロック RAM リソース、および RAM_STYLE 属性を使用して特定のインプリメンテーションスタイルを指定したかどうかによります。詳細は、 46 ページの「RAM_STYLE」を参照してください。

メモリの推論

メモリの推論機能には、次のものが含まれます。

• 任意のサイズおよびデータ幅をサポート。メモリ記述は 1 つまたは複数の RAM プリミティブにマップされます。

• シングルポート、シンプルデュアルポート、完全なデュアルポート

• 大 2 つの書き込みポート

• 複数の読み出しポート

記述されている書き込みポートが 1 つのみの場合、 Vivado 合成では書き込みアドレスとは異なるアドレスの RAM の内容にアクセスする読み出しポートが複数ある RAM 記述を認識できます。

• 書き込みイネーブル

• RAM イネーブル (ブロック RAM)

• データ出力リセット (ブロック RAM)

• オプションの出力レジスタ (ブロック RAM)

• バイトライトイネーブル (ブロック RAM)

• 各 RAM ポートは、そのクロック、ポートイネーブル、書き込みイネーブル、データ出力リセットで制御できます。

• 初期内容の指定

• Vivado 合成では、記述されているデータ幅に対応するため、パリティビットを通常のデータビットとして使用できます。

注記 : パリティビットの詳細は、ターゲットデバイスのユーザーガイドを参照してください。

表 3-1 : 分散 RAM と専用ブロック RAM の違い

操作分散 RAM 専用ブロック RAM

書き込み同期同期

読み出し非同期同期






RAM の HDL コード記述のガイドラインコード例のファイルは、次のサイトからダウンロードできます。 https://secure.xilinx.com/webreg/clickthrough.do?cid=396394

ブロック RAM の読み出し /書き込みの同期モード

ブロック RAM リソースは、読み出し /書き込みポートで次の同期モードを提供するようコンフィギュレーションできます。

• Read-First (先に読み出し ) : 新しい内容が読み込まれる前に、既存の内容が読み出されます。

• Write-First (先に書き込み) : 新しい内容がすぐに読み出せるようになります。 Read-Through とも呼ばれます。

• No-Change (変化なし ) : 新しい内容が RAM に読み込まれる間、データ出力は変化しません。

Vivado 合成では、これらすべての同期モードの推論がサポートされます。 RAM のポートごとに、異なる同期モードを記述できます。

分散 RAM の例

次に、分散 RAM の VHDL および Verilog コード例を示します。

非同期読み出し付きデュアルポート RAM のコード例 (Verilog)

// Dual-Port RAM with Asynchronous Read (Distributed RAM)// File: rams_dist.v

module rams_dist (clk, we, a, dpra, di, spo, dpo);

input clk;input we;input [5:0] a;input [5:0] dpra;input [15:0] di;output [15:0] spo;output [15:0] dpo;reg[15:0] ram [63:0];

always @(posedge clk) begin if (we) ram[a] <= di;end

assign spo = ram[a];assign dpo = ram[dpra];

endmodule






非同期読み出し付き RAM のコード例 (VHDL)

-- Single-Port RAM with Asynchronous Read (Distributed RAM)-- File: rams_dist.vhd

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity rams_dist isport(clk : in std_logic;we : in std_logic;a : in std_logic_vector(5 downto 0);di : in std_logic_vector(15 downto 0);do : out std_logic_vector(15 downto 0)

);end rams_dist;

architecture syn of rams_dist istype ram_type is array (63 downto 0) of std_logic_vector(15 downto 0);signal RAM : ram_type;

beginprocess(clk)beginif (clk'event and clk = '1') thenif (we = '1') thenRAM(conv_integer(a)) <= di;

end if;end if;

end process;

do <= RAM(conv_integer(a));

end syn;





シングルポートブロック RAM

Read-First モードのシングルポートブロック RAM コード例 (VHDL)

-- Single-Port Block RAM Read-First Mode-- rams_sp_rf.vhd--library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity rams_sp_rf isport(clk : in std_logic;we : in std_logic;en : in std_logic;addr : in std_logic_vector(9 downto 0);di : in std_logic_vector(15 downto 0);do : out std_logic_vector(15 downto 0)

);end rams_sp_rf;

architecture syn of rams_sp_rf istype ram_type is array (1023 downto 0) of std_logic_vector(15 downto 0);signal RAM : ram_type;

beginprocess(clk)beginif clk'event and clk = '1' thenif en = '1' thenif we = '1' thenRAM(conv_integer(addr)) <= di;

end if;do <= RAM(conv_integer(addr));

end if;end if;

end process;

end syn;





Write-First モードのシングルポートブロック RAM のコード例 (VHDL)

-- Single-Port Block RAM Write-First Mode (recommended template)---- File: rams_sp_wf.vhd--library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity rams_sp_wf isport(clk : in std_logic;we : in std_logic;en : in std_logic;addr : in std_logic_vector(9 downto 0);di : in std_logic_vector(15 downto 0);do : out std_logic_vector(15 downto 0)

);end rams_sp_wf;

architecture syn of rams_sp_wf istype ram_type is array (1023 downto 0) of std_logic_vector(15 downto 0);signal RAM : ram_type;

beginprocess(clk)beginif clk'event and clk = '1' thenif en = '1' thenif we = '1' thenRAM(conv_integer(addr)) <= di;do <= di;

elsedo <= RAM(conv_integer(addr));

end if;end if;

end if;end process;

end syn;





Write-First モードのシングルポートブロック RAM のコード例 (Verilog)

// Single-Port Block RAM Write-First Mode (recommended template)// File: rams_sp_wf.vmodule rams_sp_wf (clk, we, en, addr, di, dout);input clk; input we; input en;input [9:0] addr; input [15:0] di; output [15:0] dout;reg[15:0] RAM [1023:0];reg[15:0] dout;

always @(posedge clk)begin if (en) begin if (we) begin RAM[addr] <= di; dout <= di; end else dout <= RAM[addr]; endendendmodule





No-Change モードのシングルポートブロック RAM のコード例 (Verilog)

// Single-Port Block RAM No-Change Mode// File: rams_sp_nc.v

module rams_sp_nc (clk, we, en, addr, di, dout);

input clk; input we; input en;input [9:0] addr; input [15:0] di; output [15:0] dout;

reg[15:0] RAM [1023:0];reg[15:0] dout;

always @(posedge clk)begin if (en) begin if (we) RAM[addr] <= di; else dout <= RAM[addr]; endendendmodule





リセット可能なデータ出力付きシングルポートブロック RAM のコード例 (VHDL)

-- Block RAM with Resettable Data Output-- File: rams_sp_rf_rst.vhd


entity rams_sp_rf_rst isport(clk : in std_logic;en : in std_logic;we : in std_logic;rst : in std_logic;addr : in std_logic_vector(9 downto 0);di : in std_logic_vector(15 downto 0);do : out std_logic_vector(15 downto 0)

);end rams_sp_rf_rst;

architecture syn of rams_sp_rf_rst istype ram_type is array (1023 downto 0) of std_logic_vector(15 downto 0);signal ram : ram_type;

beginprocess(clk)beginif clk'event and clk = '1' thenif en = '1' then -- optional enableif we = '1' then -- write enableram(conv_integer(addr)) <= di;

end if;if rst = '1' then -- optional resetdo <= (others => '0');

elsedo <= ram(conv_integer(addr));

end if;end if;

end if;end process;

end syn;





リセット可能なデータ出力付きブロック RAM のコード例 (Verilog)

// Block RAM with Resettable Data Output// File: rams_sp_rf_rst.v

module rams_sp_rf_rst (clk, en, we, rst, addr, di, dout);input clk; input en; input we; input rst;input [9:0] addr; input [15:0] di; output [15:0] dout;

reg[15:0] ram [1023:0];reg[15:0] dout;

always @(posedge clk)begin if (en) //optional enable begin if (we) //write enable ram[addr] <= di; if (rst) //optional reset dout <= 0; else dout <= ram[addr]; endend

endmodule





シンプルデュアルポートブロック RAM の例

1 つのクロックを使用するシンプルデュアルポートブロック RAM のコード例 (VHDL)

-- Simple Dual-Port Block RAM with One Clock-- Correct Modelization with a Shared Variable-- File:simple_dual_one_clock.vhd

library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;

entity simple_dual_one_clock isport(clk : in std_logic;ena : in std_logic;enb : in std_logic;wea : in std_logic;addra : in std_logic_vector(9 downto 0);addrb : in std_logic_vector(9 downto 0);dia : in std_logic_vector(15 downto 0);dob : out std_logic_vector(15 downto 0)

);end simple_dual_one_clock;

architecture syn of simple_dual_one_clock istype ram_type is array (1023 downto 0) of std_logic_vector(15 downto 0);shared variable RAM : ram_type;

beginprocess(clk)beginif clk'event and clk = '1' thenif ena = '1' thenif wea = '1' thenRAM(conv_integer(addra)) := dia;

end if;end if;

end if;end process;

process(clk)beginif clk'event and clk = '1' thenif enb = '1' thendob <= RAM(conv_integer(addrb));

end if;end if;

end process;

end syn;





1 つのクロックを使用するシンプルデュアルポートブロック RAM のコード例 (Verilog)

// Simple Dual-Port Block RAM with One Clock// File: simple_dual_one_clock.v

module simple_dual_one_clock (clk,ena,enb,wea,addra,addrb,dia,dob);

input clk,ena,enb,wea;input [9:0] addra,addrb;input [15:0] dia;output [15:0] dob;reg[15:0] ram [1023:0];reg[15:0] doa,dob;

always @(posedge clk) begin if (ena) begin if (wea) ram[addra] <= dia; endend

always @(posedge clk) begin if (enb) dob <= ram[addrb];end

endmodule





2 つのクロックを使用するシンプルデュアルポートブロック RAM のコード例 (VHDL)

-- Simple Dual-Port Block RAM with Two Clocks-- Correct Modelization with a Shared Variable-- File: simple_dual_two_clocks.vhdlibrary IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;

entity simple_dual_two_clocks isport(clka : in std_logic;clkb : in std_logic;ena : in std_logic;enb : in std_logic;wea : in std_logic;addra : in std_logic_vector(9 downto 0);addrb : in std_logic_vector(9 downto 0);dia : in std_logic_vector(15 downto 0);dob : out std_logic_vector(15 downto 0)

);end simple_dual_two_clocks;

architecture syn of simple_dual_two_clocks istype ram_type is array (1023 downto 0) of std_logic_vector(15 downto 0);shared variable RAM : ram_type;

beginprocess(clka)beginif clka'event and clka = '1' thenif ena = '1' thenif wea = '1' thenRAM(conv_integer(addra)) := dia;

end if;end if;

end if;end process;

process(clkb)beginif clkb'event and clkb = '1' thenif enb = '1' thendob <= RAM(conv_integer(addrb));

end if;end if;

end process;

end syn;





2 つのクロックを使用するシンプルデュアルポートブロック RAM のコード例 (Verilog)

// Simple Dual-Port Block RAM with Two Clocks// File: simple_dual_two_clocks.v

module simple_dual_two_clocks (clka,clkb,ena,enb,wea,addra,addrb,dia,dob);

input clka,clkb,ena,enb,wea;input [9:0] addra,addrb;input [15:0] dia;output [15:0] dob;reg[15:0] ram [1023:0];reg[15:0] dob;

always @(posedge clka) begin if (ena) begin if (wea) ram[addra] <= dia; endend

always @(posedge clkb) begin if (enb) begin dob <= ram[addrb]; endend

endmodule





完全なデュアルポートブロック RAM のコード例

2 つの書き込みポートがある Read-First モードのデュアルポートブロック RAM のコード例 (VHDL)

-- Dual-Port Block RAM with Two Write Ports-- Correct Modelization with a Shared Variable-- File: rams_tdp_rf_rf.vhd

library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;

entity rams_tdp_rf_rf isport(clka : in std_logic;clkb : in std_logic;ena : in std_logic;enb : in std_logic;wea : in std_logic;web : in std_logic;addra : in std_logic_vector(9 downto 0);addrb : in std_logic_vector(9 downto 0);dia : in std_logic_vector(15 downto 0);dib : in std_logic_vector(15 downto 0);doa : out std_logic_vector(15 downto 0);dob : out std_logic_vector(15 downto 0)

);end rams_tdp_rf_rf;

architecture syn of rams_tdp_rf_rf istype ram_type is array (1023 downto 0) of std_logic_vector(15 downto 0);shared variable RAM : ram_type;

beginprocess(CLKA)beginif CLKA’event and CLKA = ‘1’ thenif ENA = ‘1’ thenDOA <= RAM(conv_integer(ADDRA));if WEA = ‘1’ thenRAM(conv_integer(ADDRA)) := DIA;

end if;end if;

end if;end process;

process(CLKB)beginif CLKB’event and CLKB = ‘1’ thenif ENB = ‘1’ thenDOB <= RAM(conv_integer(ADDRB));if WEB = ‘1’ thenRAM(conv_integer(ADDRB)) := DIB;

end if;end if;

end if;end process;

end syn;





2 つの書き込みポートがある Read-First モードのデュアルポートブロック RAM のコード例 (Verilog)

// Dual-Port Block RAM with Two Write Ports// File: rams_tdp_rf_rf.v

module rams_tdp_rf_rf (clka,clkb,ena,enb,wea,web,addra,addrb,dia,dib,doa,dob);

input clka,clkb,ena,enb,wea,web;input [9:0] addra,addrb;input [15:0] dia,dib;output [15:0] doa,dob;reg[15:0] ram [1023:0];reg[15:0] doa,dob;

always @(posedge clka)begin if (ena) begin if (wea) ram[addra] <= dia; doa <= ram[addra]; endend

always @(posedge clkb) begin if (enb) begin if (web) ram[addrb] <= dib; dob <= ram[addrb]; endend

endmodule

オプションの出力レジスタ付きブロック RAM のコード例 (VHDL)

-- Block RAM with Optional Output Registers-- File: rams_pipeline.vhdlibrary IEEE;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity rams_pipeline isport(clk1, clk2 : in std_logic;we, en1, en2 : in std_logic;addr1 : in std_logic_vector(9 downto 0);addr2 : in std_logic_vector(9 downto 0);di : in std_logic_vector(15 downto 0);res1 : out std_logic_vector(15 downto 0);res2 : out std_logic_vector(15 downto 0)

);





end rams_pipeline;

architecture beh of rams_pipeline istype ram_type is array (1023 downto 0) of std_logic_vector(15 downto 0);signal ram : ram_type;signal do1 : std_logic_vector(15 downto 0);signal do2 : std_logic_vector(15 downto 0);

beginprocess(clk1)beginif rising_edge(clk1) thenif we = '1' thenram(conv_integer(addr1)) <= di;

end if;do1 <= ram(conv_integer(addr1));

end if;end process;

process(clk2)beginif rising_edge(clk2) thendo2 <= ram(conv_integer(addr2));

end if;end process;

process(clk1)beginif rising_edge(clk1) thenif en1 = '1' thenres1 <= do1;

end if;end if;

end process;

process(clk2)beginif rising_edge(clk2) thenif en2 = '1' thenres2 <= do2;

end if;end if;

end process;

end beh;





オプションの出力レジスタ付きブロック RAM のコード例 (Verilog)

// Block RAM with Optional Output Registers// File: rams_pipeline

module rams_pipeline (clk1, clk2, we, en1, en2, addr1, addr2, di, res1, res2);input clk1;input clk2;input we, en1, en2;input [9:0] addr1;input [9:0] addr2;input [15:0] di;output [15:0] res1;output [15:0] res2;reg[15:0] res1;reg[15:0] res2;reg[15:0] RAM [1023:0];reg[15:0] do1;reg[15:0] do2;

always @(posedge clk1)begin if (we == 1'b1) RAM[addr1] <= di; do1 <= RAM[addr1];end

always @(posedge clk2)begin do2 <= RAM[addr2];end

always @(posedge clk1)begin if (en1 == 1'b1) res1 <= do1;end

always @(posedge clk2)begin if (en2 == 1'b1) res2 <= do2;end endmodule





バイトライトイネーブル (ブロック RAM)ザイリンクスでは、ブロック RAM でバイトライトイネーブルをサポートしています。

ブロック RAM のバイトライトイネーブルは、次の目的で使用します。

• RAM へのデータ書き込みを高度に制御

• アドレス指定されたメモリの書き込み可能な 8 ビット部分を個別に指定

HDL モデリングと推論の視点から考えると、この概念は列ベースの書き込みとして記述するのが適です。

• RAM は、同じサイズの列の集合と考えます。

• 書き込みサイクル中は、これらの各列への書き込みを個別に制御します。

Vivado 合成の推論では、ブロック RAM のバイトライトイネーブル機能を活用できます。記述された RAM は、次の条件を満たしていれば、バイトライトイネーブル機能を使用してブロック RAM リソースにインプリメントされます。

• 書き込み列幅が同じ

• 設定可能な書き込み列幅 : 8 ビット、 9 ビット、 16 ビット、 18 ビット (8 ビットまたは 9 ビットの倍数)

5 ビットや 12 ビットなどの上記以外の書き込み列幅 (8 ビットまたは 9 ビットの倍数以外) を設定すると、各列に個別の RAM が使用されます。

• 書き込み列数 : 任意

• サポートされる読み出し /書き込み同期モード : Read-First、 Write-First、 No-Change

バイトライトイネーブル付きの完全なデュアルポート BRAM の例

バイトライトイネーブル (READ_FIRST モード ) のコード例 (Verilog)

// True-Dual-Port BRAM with Byte-wide Write Enable// Read-First mode // bytewrite_tdp_ram_rf.v//

module bytewrite_tdp_ram_rf #(//--------------------------------------------------------------------------parameter NUM_COL = 4,parameter COL_WIDTH = 8,parameter ADDR_WIDTH = 10, // Addr Width in bits : 2 *ADDR_WIDTH = RAM Depthparameter DATA_WIDTH = NUM_COL*COL_WIDTH // Data Width in bits //---------------------------------------------------------------------- ) ( input clkA, input enaA, input [NUM_COL-1:0] weA, input [ADDR_WIDTH-1:0] addrA, input [DATA_WIDTH-1:0] dinA, output reg [DATA_WIDTH-1:0] doutA,

input clkB, input enaB, input [NUM_COL-1:0] weB, input [ADDR_WIDTH-1:0] addrB,





input [DATA_WIDTH-1:0] dinB, output reg [DATA_WIDTH-1:0] doutB );

// Core Memory reg [DATA_WIDTH-1:0] ram_block [(2**ADDR_WIDTH)-1:0];

integer i; // Port-A Operation always @ (posedge clkA) begin if(enaA) begin for(i=0;i<NUM_COL;i=i+1) begin if(weA[i]) begin ram_block[addrA][i*COL_WIDTH +: COL_WIDTH] <= dinA[i*COL_WIDTH +: COL_WIDTH]; end end doutA <= ram_block[addrA]; end end

// Port-B Operation: always @ (posedge clkB) begin if(enaB) begin for(i=0;i<NUM_COL;i=i+1) begin if(weB[i]) begin ram_block[addrB][i*COL_WIDTH +: COL_WIDTH] <= dinB[i*COL_WIDTH +: COL_WIDTH]; end end doutB <= ram_block[addrB]; end end

endmodule // bytewrite_tdp_ram_rf

バイトライトイネーブル (READ_FIRST モード ) のコード例 (VHDL)

-- True-Dual-Port BRAM with Byte-wide Write Enable-- Read First mode---- bytewrite_tdp_ram_rf.vhd---- READ_FIRST ByteWide WriteEnable Block RAM Template


entity bytewrite_tdp_ram_rf isgeneric(SIZE : integer := 1024;ADDR_WIDTH : integer := 10;COL_WIDTH : integer := 9;NB_COL : integer := 4





);

port(clka : in std_logic;ena : in std_logic;wea : in std_logic_vector(NB_COL - 1 downto 0);addra : in std_logic_vector(ADDR_WIDTH - 1 downto 0);dia : in std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);doa : out std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);clkb : in std_logic;enb : in std_logic;web : in std_logic_vector(NB_COL - 1 downto 0);addrb : in std_logic_vector(ADDR_WIDTH - 1 downto 0);dib : in std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);dob : out std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0)

);

end bytewrite_tdp_ram_rf;

architecture byte_wr_ram_rf of bytewrite_tdp_ram_rf istype ram_type is array (0 to SIZE - 1) of std_logic_vector(NB_COL * COL_WIDTH - 1

downto 0);shared variable RAM : ram_type := (others => (others => '0'));

begin

------- Port A-------process(clka)beginif rising_edge(clka) thenif ena = '1' thendoa <= RAM(conv_integer(addra));for i in 0 to NB_COL - 1 loopif wea(i) = '1' thenRAM(conv_integer(addra))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=

dia((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH);end if;

end loop;end if;

end if;end process;

------- Port B-------process(clkb)beginif rising_edge(clkb) thenif enb = '1' thendob <= RAM(conv_integer(addrb));for i in 0 to NB_COL - 1 loopif web(i) = '1' thenRAM(conv_integer(addrb))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=

dib((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH);end if;

end loop;end if;

end if;end process;

end byte_wr_ram_rf;





バイトライトイネーブル (WRITE_FIRST モード ) のコード例 (VHDL)

-- True-Dual-Port BRAM with Byte-wide Write Enable-- Write First mode---- bytewrite_tdp_ram_wf.vhd-- WRITE_FIRST ByteWide WriteEnable Block RAM Template


entity bytewrite_tdp_ram_wf isgeneric(SIZE : integer := 1024;ADDR_WIDTH : integer := 10;COL_WIDTH : integer := 9;NB_COL : integer := 4

);


);

end bytewrite_tdp_ram_wf;

architecture byte_wr_ram_wf of bytewrite_tdp_ram_wf istype ram_type is array (0 to SIZE - 1) of std_logic_vector(NB_COL * COL_WIDTH - 1


begin

------- Port A-------process(clka)beginif rising_edge(clka) thenif ena = '1' thenfor i in 0 to NB_COL - 1 loopif wea(i) = '1' thenRAM(conv_integer(addra))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=


end loop;doa <= RAM(conv_integer(addra));

end if;end if;





end process;

------- Port B-------process(clkb)beginif rising_edge(clkb) thenif enb = '1' thenfor i in 0 to NB_COL - 1 loopif web(i) = '1' thenRAM(conv_integer(addrb))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=


end loop;dob <= RAM(conv_integer(addrb));

end if;end if;

end process;end byte_wr_ram_wf;

バイト幅ライトイネーブル (NO_CHANGE モード ) のコード例 (VHDL)

---- True-Dual-Port BRAM with Byte-wide Write Enable-- No change mode---- bytewrite_tdp_ram_nc.vhd---- NO_CHANGE ByteWide WriteEnable Block RAM Template


entity bytewrite_tdp_ram_nc isgeneric(SIZE : integer := 1024;ADDR_WIDTH : integer := 10;COL_WIDTH : integer := 9;NB_COL : integer := 4

);


);





end bytewrite_tdp_ram_nc;

architecture byte_wr_ram_nc of bytewrite_tdp_ram_nc istype ram_type is array (0 to SIZE - 1) of std_logic_vector(NB_COL * COL_WIDTH - 1


begin

------- Port A-------process(clka)beginif rising_edge(clka) thenif ena = '1' thenif (wea = (wea'range => '0')) thendoa <= RAM(conv_integer(addra));

end if;for i in 0 to NB_COL - 1 loopif wea(i) = '1' thenRAM(conv_integer(addra))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=


end loop;end if;

end if;end process;

------- Port B-------process(clkb)beginif rising_edge(clkb) thenif enb = '1' thenif (web = (web'range => '0')) thendob <= RAM(conv_integer(addrb));

end if;for i in 0 to NB_COL - 1 loopif web(i) = '1' thenRAM(conv_integer(addrb))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=


end loop;end if;

end if;end process;

end byte_wr_ram_nc;





バイト幅ライトイネーブル (NO_CHANGE モード ) のコード例 (Verilog)

//// True-Dual-Port BRAM with Byte-wide Write Enable// No-Change mode//// bytewrite_tdp_ram_nc.v//// ByteWide Write Enable, - NO_CHANGE mode template - Vivado recomendedmodule bytewrite_tdp_ram_nc #( //--------------------------------------------------------------- parameter NUM_COL = 4, parameter COL_WIDTH = 8, parameter ADDR_WIDTH = 10, // Addr Width in bits : 2**ADDR_WIDTH = RAM Depth parameter DATA_WIDTH = NUM_COL*COL_WIDTH // Data Width in bits //--------------------------------------------------------------- ) ( input clkA, input enaA, input [NUM_COL-1:0] weA, input [ADDR_WIDTH-1:0] addrA, input [DATA_WIDTH-1:0] dinA, output reg [DATA_WIDTH-1:0] doutA, input clkB, input enaB, input [NUM_COL-1:0] weB, input [ADDR_WIDTH-1:0] addrB, input [DATA_WIDTH-1:0] dinB, output reg [DATA_WIDTH-1:0] doutB );

// Core Memory reg [DATA_WIDTH-1:0] ram_block [(2**ADDR_WIDTH)-1:0]; // Port-A Operation generate genvar i; for(i=0;i<NUM_COL;i=i+1) begin always @ (posedge clkA) begin if(enaA) begin if(weA[i]) begin ram_block[addrA][i*COL_WIDTH +: COL_WIDTH] <= dinA[i*COL_WIDTH +: COL_WIDTH]; end end end end endgenerate always @ (posedge clkA) begin if(enaA) begin if (~|weA) doutA <= ram_block[addrA]; end end // Port-B Operation: generate for(i=0;i<NUM_COL;i=i+1) begin always @ (posedge clkB) begin if(enaB) begin





if(weB[i]) begin ram_block[addrB][i*COL_WIDTH +: COL_WIDTH] <= dinB[i*COL_WIDTH +: COL_WIDTH]; end end end end endgenerate always @ (posedge clkB) begin if(enaB) begin if (~|weB) doutB <= ram_block[addrB]; end end endmodule // bytewrite_tdp_ram_nc





非対称 RAM

シンプルデュアルポート非対称 RAM のコード例 (VHDL) : 読み出しの幅が書き込みより広い場合

-- Asymmetric port RAM-- Read Wider than Write-- asym_ram_sdp_read_wider.vhd

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;

entity asym_ram_sdp_read_wider isgeneric(WIDTHA : integer := 4;SIZEA : integer := 1024;ADDRWIDTHA : integer := 10;WIDTHB : integer := 16;SIZEB : integer := 256;ADDRWIDTHB : integer := 8

);

port(clkA : in std_logic;clkB : in std_logic;enA : in std_logic;enB : in std_logic;weA : in std_logic;addrA : in std_logic_vector(ADDRWIDTHA - 1 downto 0);addrB : in std_logic_vector(ADDRWIDTHB - 1 downto 0);diA : in std_logic_vector(WIDTHA - 1 downto 0);doB : out std_logic_vector(WIDTHB - 1 downto 0)

);

end asym_ram_sdp_read_wider;

architecture behavioral of asym_ram_sdp_read_wider isfunction max(L, R : INTEGER) return INTEGER isbeginif L > R thenreturn L;

elsereturn R;

end if;end;

function min(L, R : INTEGER) return INTEGER isbeginif L < R thenreturn L;

elsereturn R;

end if;end;

function log2(val : INTEGER) return natural is





variable res : natural;beginfor i in 0 to 31 loopif (val <= (2 ** i)) thenres := i;exit;

end if;end loop;return res;

end function Log2;

constant minWIDTH : integer := min(WIDTHA, WIDTHB);constant maxWIDTH : integer := max(WIDTHA, WIDTHB);constant maxSIZE : integer := max(SIZEA, SIZEB);constant RATIO : integer := maxWIDTH / minWIDTH;

-- An asymmetric RAM is modeled in a similar way as a symmetric RAM, with an-- array of array object. Its aspect ratio corresponds to the port with the-- lower data width (larger depth)type ramType is array (0 to maxSIZE - 1) of std_logic_vector(minWIDTH - 1 downto 0);

signal my_ram : ramType := (others => (others => '0'));

signal readB : std_logic_vector(WIDTHB - 1 downto 0) := (others => '0');signal regA : std_logic_vector(WIDTHA - 1 downto 0) := (others => '0');signal regB : std_logic_vector(WIDTHB - 1 downto 0) := (others => '0');

begin

-- Write processprocess(clkA)beginif rising_edge(clkA) thenif enA = '1' thenif weA = '1' thenmy_ram(conv_integer(addrA)) <= diA;

end if;end if;

end if;end process;

-- Read processprocess(clkB)beginif rising_edge(clkB) thenfor i in 0 to RATIO - 1 loopif enB = '1' thenreadB((i + 1) * minWIDTH - 1 downto i * minWIDTH) <=

my_ram(conv_integer(addrB & conv_std_logic_vector(i, log2(RATIO))));end if;

end loop;regB <= readB;

end if;end process;

doB <= regB;

end behavioral;





シンプルデュアルポート非対称 RAM のコード例 (Verilog) : 読み出しの幅が書き込みより広い場合

// Asymmetric port RAM// Read Wider than Write. Read Statement in loop//asym_ram_sdp_read_wider.v

module asym_ram_sdp_read_wider (clkA, clkB, enaA, weA, enaB, addrA, addrB, diA, doB);parameter WIDTHA = 4;parameter SIZEA = 1024;parameter ADDRWIDTHA = 10;

parameter WIDTHB = 16;parameter SIZEB = 256;parameter ADDRWIDTHB = 8;input clkA;input clkB;input weA;input enaA, enaB;input [ADDRWIDTHA-1:0] addrA;input [ADDRWIDTHB-1:0] addrB;input [WIDTHA-1:0] diA;output [WIDTHB-1:0] doB;`define max(a,b) {(a) > (b) ? (a) : (b)}`define min(a,b) {(a) < (b) ? (a) : (b)}

function integer log2;input integer value;reg [31:0] shifted;integer res;beginif (value < 2)log2 = value;

elsebeginshifted = value-1;for (res=0; shifted>0; res=res+1)shifted = shifted>>1;

log2 = res;end

endendfunction

localparam maxSIZE = `max(SIZEA, SIZEB);localparam maxWIDTH = `max(WIDTHA, WIDTHB);localparam minWIDTH = `min(WIDTHA, WIDTHB);

localparam RATIO = maxWIDTH / minWIDTH;localparam log2RATIO = log2(RATIO);

reg [minWIDTH-1:0] RAM [0:maxSIZE-1];reg [WIDTHB-1:0] readB;

always @(posedge clkA)beginif (enaA) begin if (weA)RAM[addrA] <= diA;





endend

always @(posedge clkB)begin : ramreadinteger i;reg [log2RATIO-1:0] lsbaddr;if (enaB) beginfor (i = 0; i < RATIO; i = i+1) begin lsbaddr = i;readB[(i+1)*minWIDTH-1 -: minWIDTH] <= RAM[{addrB, lsbaddr}];

endend

endassigndoB = readB;

endmodule





シンプルデュアルポート非対称 RAM のコード例 (VHDL) : 書き込みの幅が読み出しより広い場合

-- Asymmetric port RAM-- Write Wider than Read-- asym_ram_sdp_write_wider.vhd


entity asym_ram_sdp_write_wider isgeneric(WIDTHA : integer := 4;SIZEA : integer := 1024;ADDRWIDTHA : integer := 10;WIDTHB : integer := 16;SIZEB : integer := 256;ADDRWIDTHB : integer := 8

);

port(clkA : in std_logic;clkB : in std_logic;enA : in std_logic;enB : in std_logic;weB : in std_logic;addrA : in std_logic_vector(ADDRWIDTHA - 1 downto 0);addrB : in std_logic_vector(ADDRWIDTHB - 1 downto 0);diB : in std_logic_vector(WIDTHB - 1 downto 0);doA : out std_logic_vector(WIDTHA - 1 downto 0)

);

end asym_ram_sdp_write_wider;

architecture behavioral of asym_ram_sdp_write_wider isfunction max(L, R : INTEGER) return INTEGER isbeginif L > R thenreturn L;

elsereturn R;

end if;end;


elsereturn R;

end if;end;

function log2(val : INTEGER) return natural isvariable res : natural;

begin





for i in 0 to 31 loopif (val <= (2 ** i)) thenres := i;exit;


end function Log2;




signal readA : std_logic_vector(WIDTHA - 1 downto 0) := (others => '0');signal readB : std_logic_vector(WIDTHB - 1 downto 0) := (others => '0');signal regA : std_logic_vector(WIDTHA - 1 downto 0) := (others => '0');signal regB : std_logic_vector(WIDTHB - 1 downto 0) := (others => '0');

begin

-- read processprocess(clkA)beginif rising_edge(clkA) thenif enA = '1' thenreadA <= my_ram(conv_integer(addrA));

end if;regA <= readA;

end if;end process;

-- Write processprocess(clkB)beginif rising_edge(clkB) thenfor i in 0 to RATIO - 1 loopif enB = '1' thenif weB = '1' thenmy_ram(conv_integer(addrB & conv_std_logic_vector(i, log2(RATIO)))) <=

diB((i + 1) * minWIDTH - 1 downto i * minWIDTH);end if;

end if;end loop;regB <= readB;

end if;end process;

doA <= regA;

end behavioral;





シンプルデュアルポート非対称 RAM のコード例 (Verilog) : 書き込みの幅が読み出しより広い場合

// Asymmetric port RAM// Write wider than Read. Write Statement in a loop.// asym_ram_sdp_write_wider.v

module asym_ram_sdp_write_wider (clkA, clkB, weA, enaA, enaB, addrA, addrB, diA, doB);parameter WIDTHB = 4;parameter SIZEB = 1024;parameter ADDRWIDTHB = 10;

parameter WIDTHA = 16;parameter SIZEA = 256;parameter ADDRWIDTHA = 8;input clkA;input clkB;input weA;input enaA, enaB;input [ADDRWIDTHA-1:0] addrA;input [ADDRWIDTHB-1:0] addrB;input [WIDTHA-1:0] diA;output [WIDTHB-1:0] doB;`define max(a,b) {(a) > (b) ? (a) : (b)}`define min(a,b) {(a) < (b) ? (a) : (b)}



log2 = res;end

endendfunction



reg [minWIDTH-1:0] RAM [0:maxSIZE-1];reg [WIDTHB-1:0] readB;

always @(posedge clkB) beginif (enaB) beginreadB <= RAM[addrB];

end





endassign doB = readB;

always @(posedge clkA)begin : ramwriteinteger i;reg [log2RATIO-1:0] lsbaddr;for (i=0; i< RATIO; i= i+ 1) begin : write1lsbaddr = i;if (enaA) begin if (weA)RAM[{addrA, lsbaddr}] <= diA[(i+1)*minWIDTH-1 -: minWIDTH];

endend

end

endmodule





Read-First モードの完全なデュアルポート非対称 RAM のコード例 (VHDL)

-- asymmetric port RAM-- True Dual port read first-- asym_ram_tdp_read_first.vhd


entity asym_ram_tdp_read isgeneric(WIDTHA : integer := 4;SIZEA : integer := 1024;ADDRWIDTHA : integer := 10;WIDTHB : integer := 16;SIZEB : integer := 256;ADDRWIDTHB : integer := 8

);

port(clkA : in std_logic;clkB : in std_logic;enA : in std_logic;enB : in std_logic;weA : in std_logic;weB : in std_logic;addrA : in std_logic_vector(ADDRWIDTHA - 1 downto 0);addrB : in std_logic_vector(ADDRWIDTHB - 1 downto 0);diA : in std_logic_vector(WIDTHA - 1 downto 0);diB : in std_logic_vector(WIDTHB - 1 downto 0);doA : out std_logic_vector(WIDTHA - 1 downto 0);doB : out std_logic_vector(WIDTHB - 1 downto 0)

);

end asym_ram_tdp_read;

architecture behavioral of asym_ram_tdp_read isfunction max(L, R : INTEGER) return INTEGER isbeginif L > R thenreturn L;

elsereturn R;

end if;end;


elsereturn R;

end if;end;


beginfor i in 0 to 31 loop





if (val <= (2 ** i)) thenres := i;exit;


end function Log2;





beginprocess(clkA)beginif rising_edge(clkA) thenif enA = '1' thenreadA <= my_ram(conv_integer(addrA));if weA = '1' thenmy_ram(conv_integer(addrA)) <= diA;

end if;end if;regA <= readA;

end if;end process;

process(clkB)beginif rising_edge(clkB) thenfor i in 0 to RATIO - 1 loopif enB = '1' thenreadB((i + 1) * minWIDTH - 1 downto i * minWIDTH) <=

my_ram(conv_integer(addrB & conv_std_logic_vector(i, log2(RATIO))));if weB = '1' thenmy_ram(conv_integer(addrB & conv_std_logic_vector(i, log2(RATIO)))) <=

diB((i + 1) * minWIDTH - 1 downto i * minWIDTH);end if;

end if;end loop;regB <= readB;

end if;end process;

doA <= regA;doB <= regB;

end behavioral;





Read-First モードの完全なデュアルポート非対称 RAM のコード例 (Verilog)

// Asymetric RAM - TDP // READ_FIRST MODE.// asym_ram_tdp_read_first.v

module asym_ram_tdp_read_first (clkA, clkB, enaA, weA, enaB, weB, addrA, addrB, diA, doA, diB, doB);parameter WIDTHB = 4;parameter SIZEB = 1024;parameter ADDRWIDTHB = 10;parameter WIDTHA = 16;parameter SIZEA = 256;parameter ADDRWIDTHA = 8;input clkA;input clkB;input weA, weB;input enaA, enaB;

input [ADDRWIDTHA-1:0] addrA;input [ADDRWIDTHB-1:0] addrB;input [WIDTHA-1:0] diA;input [WIDTHB-1:0] diB;

output [WIDTHA-1:0] doA;output [WIDTHB-1:0] doB;

`define max(a,b) {(a) > (b) ? (a) : (b)}`define min(a,b) {(a) < (b) ? (a) : (b)}



log2 = res;end

endendfunction



reg [minWIDTH-1:0] RAM [0:maxSIZE-1];reg [WIDTHA-1:0] readA;reg [WIDTHB-1:0] readB;





always @(posedge clkB)beginif (enaB) beginreadB <= RAM[addrB] ;if (weB)RAM[addrB] <= diB;

endend

always @(posedge clkA)begin : portAinteger i;reg [log2RATIO-1:0] lsbaddr ;for (i=0; i< RATIO; i= i+ 1) begin lsbaddr = i;

if (enaA) beginreadA[(i+1)*minWIDTH -1 -: minWIDTH] <= RAM[{addrA, lsbaddr}];

if (weA)RAM[{addrA, lsbaddr}] <= diA[(i+1)*minWIDTH-1 -: minWIDTH];

endend

end

assign doA = readA;assign doB = readB;

endmodule





Write-First モードの完全なデュアルポート非対称 RAM のコード例 (VHDL)

--Asymmetric RAM--True Dual Port write first mode.--asym_ram_tdp_write_first.vhd


entity asym_ram_tdp_write_first isgeneric(WIDTHA : integer := 4;SIZEA : integer := 1024;ADDRWIDTHA : integer := 10;WIDTHB : integer := 16;SIZEB : integer := 256;ADDRWIDTHB : integer := 8

);

port(clkA : in std_logic;clkB : in std_logic;enA : in std_logic;enB : in std_logic;weA : in std_logic;weB : in std_logic;addrA : in std_logic_vector(ADDRWIDTHA - 1 downto 0);addrB : in std_logic_vector(ADDRWIDTHB - 1 downto 0);diA : in std_logic_vector(WIDTHA - 1 downto 0);diB : in std_logic_vector(WIDTHB - 1 downto 0);doA : out std_logic_vector(WIDTHA - 1 downto 0);doB : out std_logic_vector(WIDTHB - 1 downto 0)

);

end asym_ram_tdp_write_first;

architecture behavioral of asym_ram_tdp_write_first isfunction max(L, R : INTEGER) return INTEGER isbeginif L > R thenreturn L;

elsereturn R;

end if;end;


elsereturn R;

end if;end;


beginfor i in 0 to 31 loopif (val <= (2 ** i)) thenres := i;





exit;end if;

end loop;return res;

end function Log2;





beginprocess(clkA)beginif rising_edge(clkA) thenif enA = '1' thenif weA = '1' thenmy_ram(conv_integer(addrA)) <= diA;readA <= diA;

elsereadA <= my_ram(conv_integer(addrA));

end if;end if;regA <= readA;

end if;end process;

process(clkB)beginif rising_edge(clkB) thenfor i in 0 to RATIO - 1 loopif enB = '1' thenif weB = '1' thenmy_ram(conv_integer(addrB & conv_std_logic_vector(i, log2(RATIO)))) <=

diB((i + 1) * minWIDTH - 1 downto i * minWIDTH);end if;-- The read statement below is placed after the write statement -- on purpose-- to ensure write-first synchronization through the variable -- mechanismreadB((i + 1) * minWIDTH - 1 downto i * minWIDTH) <=

my_ram(conv_integer(addrB & conv_std_logic_vector(i, log2(RATIO))));end if;

end loop;regB <= readB;

end if;end process;

doA <= regA;doB <= regB;

end behavioral;





Write-First モードの完全なデュアルポート非対称 RAM のコード例 (Verilog)

// Asymmetric port RAM - TDP// WRITE_FIRST MODE.// asym_ram_tdp_write_first.v

module asym_ram_tdp_write_first (clkA, clkB, enaA, weA, enaB, weB, addrA, addrB, diA, doA, diB, doB);parameter WIDTHB = 4;parameter SIZEB = 1024;parameter ADDRWIDTHB = 10;parameter WIDTHA = 16;parameter SIZEA = 256;parameter ADDRWIDTHA = 8;input clkA;input clkB;input weA, weB;input enaA, enaB;

input [ADDRWIDTHA-1:0] addrA;input [ADDRWIDTHB-1:0] addrB;input [WIDTHA-1:0] diA;input [WIDTHB-1:0] diB;

output [WIDTHA-1:0] doA;output [WIDTHB-1:0] doB;

`define max(a,b) {(a) > (b) ? (a) : (b)}`define min(a,b) {(a) < (b) ? (a) : (b)}



log2 = res;end

endendfunction



reg [minWIDTH-1:0] RAM [0:maxSIZE-1];reg [WIDTHA-1:0] readA;reg [WIDTHB-1:0] readB;





always @(posedge clkB)beginif (enaB) beginif (weB)RAM[addrB] = diB;

readB = RAM[addrB] ;end

end

always @(posedge clkA)begin : portAinteger i;reg [log2RATIO-1:0] lsbaddr ;for (i=0; i< RATIO; i= i+ 1) begin lsbaddr = i;if (enaA) begin

if (weA)RAM[{addrA, lsbaddr}] = diA[(i+1)*minWIDTH-1 -: minWIDTH];

readA[(i+1)*minWIDTH -1 -: minWIDTH] = RAM[{addrA, lsbaddr}];end

endend

assign doA = readA;assign doB = readB;

endmodule





RAM の初期内容

RAM は、次の方法で初期化できます。

• 「HDL ソースコードで RAM の初期内容を指定」

• 「外部データファイルで RAM の初期内容を指定」

HDL ソースコードで RAM の初期内容を指定

信号のデフォルト値のメカニズムを使用して、 RAM の初期内容を HDL ソースコードで直接記述します。

VHDL コード例

type ram_type is array (0 to 31) of std_logic_vector(19 downto 0);signal RAM : ram_type :=(X"0200A", X"00300", X"08101", X"04000", X"08601", X"0233A", X"00300", X"08602",

X"02310", X"0203B", X"08300", X"04002", X"08201", X"00500", X"04001", X"02500", X"00340", X"00241", X"04002", X"08300", X"08201", X"00500", X"08101", X"00602", X"04003", X"0241E", X"00301", X"00102", X"02122", X"02021", X"0030D", X"08201");

すべてのビット位置を同じ値に初期化する場合

type ram_type is array (0 to 127) of std_logic_vector (15 downto 0);signal RAM : ram_type := (others => (others => '0'));

Verilog コード例

すべてのアドレス指定可能なワードを同じ値に初期化する場合

reg [DATA_WIDTH-1:0] ram [DEPTH-1:0];integer i;initial for (i=0; i<DEPTH; i=i+1) ram[i] = 0;end

外部データファイルで RAM の初期内容を指定

HDL ソースコードでファイルの読み出し関数を使用して、外部データファイルから RAM の初期内容を読み込みます。

• 外部データファイルは ASCII 形式のテキストファイルで、ファイル名は任意です。

• 外部データファイルの各行に、 RAM のアドレス位置の初期内容を記述します。

• 外部データファイルの行数は、 RAM 配列の行数と同じにする必要があります。行数が足りない場合、メッセージが表示されます。

• 行に対応するアドレス指定可能な位置は、 RAM を記述する信号の主な範囲の方向で定義されます。

• RAM の内容は、 2 進数または 16 進数で記述できます。 2 進数と 16 進数を混ぜて使用することはできません。

• 外部データファイルには、コメントなどのその他の内容を含めることはできません。

• 次の外部データファイルは、 8 X 32 ビット RAM を 2 進数値で初期化しています。

0000111011000001100111101100011000101011001011010101001000100011011101000101000110000111000011110100000101000010010100111001010000001001101001111111101000101011001011010010111111101010101001111110111100010011100011110110110110001111010010011001000011101111





0000000110001110001111001001111111011111001110101011111001001010111001110101001111101100110010101100010000100110110011110010100110001011100101011111111111100001111101011101100100000101101110100100101100000011100101011010111011100001111111001010111010011110011011110110100101000011011100010101010001101111100001100010010011110000111101101111001100001011101011010011110101001001000111000101110000101011111110111010111001011101000100100111010010110101111101110001000001010111011011011110011111000111101010110000110101110100000011101111111000011111000100111101011110001110010111010110111000111110001101010110111110111100000000010011101011011011110000010011010011011111000100000001111111001011011001111101010101100100100000011100100101110000100010000001001110110010100011111100100010001110100101000110000110000000100111010011100111100011110111110100101000101010100001111000000011011110100011111011101110110011010111101111000110011001000101111000010010101101110111001001110010111010111101101011001101010011101101010001110110011010011110110111000101010001010000011000100000011001011011100110101011101000001101010000111001010110111000111111000001111101011101010100101000000000111111110110111100100011000011001000000010001111100110001110101100010010111001001111111111101111010100010100011111000011000101000011100110100000011011010010111110101000111010011000011110110010100111001101011111010110100100101110110010100100010011111110011011010111110010111101100100110111011000010011011110110110110111100101110011100110100111001110010000101111110101100000000000101101111100101011001010100110011010000010001000011011110010101111110010011100011101010010000110001000011100010100100000111100101111110001101101111010110000100010100000000101001000011100000100011000110100010100111010010011010100010001100100100111





Verilog 例

2 進数データを読み込むには $readmemb、 16 進数データを読み込むには $readmemh を使用します。

reg [31:0] ram [0:63];

initial begin$readmemb("rams_20c.data", ram, 0, 63);

end

VHDL 例

データを次のように読み込みます。

type RamType is array(0 to 7) of bit_vector(31 downto 0);

impure function InitRamFromFile (RamFileName : in string) return RamType isFILE RamFile : text is in RamFileName;variable RamFileLine : line;variable RAM : RamType;beginfor I in RamType'range loopreadline (RamFile, RamFileLine);read (RamFileLine, RAM(I));end loop;return RAM;end function;

signal RAM : RamType := InitRamFromFile("rams_20c.data");





ブロック RAM の初期化のコード例 (Verilog)

// Initializing Block RAM (Single-Port Block RAM)// File: rams_sp_rom module rams_sp_rom (clk, we, addr, di, dout);input clk;input we;input [5:0] addr;input [19:0] di;output [19:0] dout;

reg [19:0] ram [63:0];reg [19:0] dout;

initial begin ram[63] = 20'h0200A; ram[62] = 20'h00300; ram[61] = 20'h08101; ram[60] = 20'h04000; ram[59] = 20'h08601; ram[58] = 20'h0233A; ram[57] = 20'h00300; ram[56] = 20'h08602; ram[55] = 20'h02310; ram[54] = 20'h0203B; ram[53] = 20'h08300; ram[52] = 20'h04002; ram[51] = 20'h08201; ram[50] = 20'h00500; ram[49] = 20'h04001; ram[48] = 20'h02500; ram[47] = 20'h00340; ram[46] = 20'h00241; ram[45] = 20'h04002; ram[44] = 20'h08300; ram[43] = 20'h08201; ram[42] = 20'h00500; ram[41] = 20'h08101; ram[40] = 20'h00602; ram[39] = 20'h04003; ram[38] = 20'h0241E; ram[37] = 20'h00301; ram[36] = 20'h00102; ram[35] = 20'h02122; ram[34] = 20'h02021; ram[33] = 20'h00301; ram[32] = 20'h00102; ram[31] = 20'h02222; ram[30] = 20'h04001; ram[29] = 20'h00342; ram[28] = 20'h0232B; ram[27] = 20'h00900; ram[26] = 20'h00302; ram[25] = 20'h00102; ram[24] = 20'h04002; ram[23] = 20'h00900; ram[22] = 20'h08201; ram[21] = 20'h02023; ram[20] = 20'h00303; ram[19] = 20'h02433; ram[18] = 20'h00301; ram[17] = 20'h04004; ram[16] = 20'h00301; ram[15] = 20'h00102; ram[14] = 20'h02137; ram[13] = 20'h02036; ram[12] = 20'h00301; ram[11] = 20'h00102; ram[10] = 20'h02237; ram[9] = 20'h04004; ram[8] = 20'h00304; ram[7] = 20'h04040; ram[6] = 20'h02500; ram[5] = 20'h02500; ram[4] = 20'h02500; ram[3] = 20'h0030D; ram[2] = 20'h02341; ram[1] = 20'h08201; ram[0] = 20'h0400D;end always @(posedge clk)begin if (we) ram[addr] <= di; dout <= ram[addr];end

endmodule





ブロック RAM の初期化のコード例 (VHDL)

-- Initializing Block RAM (Single-Port Block RAM)-- File: rams_sp_rom.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity rams_sp_rom isport(clk : in std_logic;we : in std_logic;addr : in std_logic_vector(5 downto 0);di : in std_logic_vector(19 downto 0);do : out std_logic_vector(19 downto 0)

);end rams_sp_rom;

architecture syn of rams_sp_rom istype ram_type is array (63 downto 0) of std_logic_vector(19 downto 0);signal RAM : ram_type := (X"0200A", X"00300", X"08101", X"04000", X"08601",

X"0233A", X"00300", X"08602", X"02310", X"0203B", X"08300", X"04002", X"08201", X"00500", X"04001", X"02500", X"00340", X"00241", X"04002", X"08300", X"08201", X"00500", X"08101", X"00602", X"04003", X"0241E", X"00301", X"00102", X"02122", X"02021", X"00301", X"00102", X"02222", X"04001", X"00342", X"0232B", X"00900", X"00302", X"00102", X"04002", X"00900", X"08201", X"02023", X"00303", X"02433", X"00301", X"04004", X"00301", X"00102", X"02137", X"02036", X"00301", X"00102", X"02237", X"04004", X"00304", X"04040", X"02500", X"02500", X"02500", X"0030D", X"02341", X"08201", X"0400D");

beginprocess(clk)beginif rising_edge(clk) thenif we = '1' thenRAM(conv_integer(addr)) <= di;

end if;do <= RAM(conv_integer(addr));

end if;end process;

end syn;





外部データファイルからのブロック RAM の初期化のコード例 (Verilog)

// Initializing Block RAM from external data file// Binary data// File: rams_init_file.v

module rams_init_file (clk, we, addr, din, dout);input clk;input we;input [5:0] addr;input [31:0] din;output [31:0] dout;

reg [31:0] ram [0:63];reg [31:0] dout;

initial begin$readmemb("rams_init_file.data",ram);end

always @(posedge clk)begin if (we) ram[addr] <= din; dout <= ram[addr];end endmodule





外部データファイルからのブロック RAM の初期化のコード例 (VHDL)

-- Initializing Block RAM from external data file-- File: rams_init_file.vhd

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use std.textio.all;

entity rams_init_file isport(clk : in std_logic;we : in std_logic;addr : in std_logic_vector(5 downto 0);din : in std_logic_vector(31 downto 0);dout : out std_logic_vector(31 downto 0)

);end rams_init_file;

architecture syn of rams_init_file istype RamType is array (0 to 63) of bit_vector(31 downto 0);

impure function InitRamFromFile(RamFileName : in string) return RamType isFILE RamFile : text is in RamFileName;variable RamFileLine : line;variable RAM : RamType;

beginfor I in RamType'range loopreadline(RamFile, RamFileLine);read(RamFileLine, RAM(I));

end loop;return RAM;

end function;

signal RAM : RamType := InitRamFromFile("rams_init_file.data");beginprocess(clk)beginif clk'event and clk = '1' thenif we = '1' thenRAM(conv_integer(addr)) <= to_bitvector(din);

end if;dout <= to_stdlogicvector(RAM(conv_integer(addr)));

end if;end process;

end syn;





ブラックボックスデザインには、次で生成された EDIF ファイルを含めることができます。

• 合成ツール

• 回路図テキストエディター

• その他のデザイン入力方法

これらのモジュールをデザインのほかの部分に接続するには、インスタンシエートする必要があります。

HDL ソースコードでブラックボックスインスタンシエーションを使用します。

Vivado 合成では、これらのブラックボックスインスタンシエーションに制約を適用できます。

デザインをブラックボックスにすると、そのデザインのほかのインスタンスもブラックボックスになります。


ブラックボックスの例 (Verilog)

// Black Box// black_box_1.v// (*black_box*) module black_box1 (in1, in2, dout);input in1, in2;output dout;endmodule

module black_box_1 (DI_1, DI_2, DOUT);input DI_1, DI_2;output DOUT;

black_box1 U1 ( .in1(DI_1), .in2(DI_2), .dout(DOUT) );

endmodule






ブラックボックスの例 (VHDL)

-- Black Box-- black_box_1.vhdlibrary ieee;use ieee.std_logic_1164.all;

entity black_box_1 isport(DI_1, DI_2 : in std_logic; DOUT : out std_logic);

end black_box_1;architecture rtl of black_box_1 iscomponent black_box1port(I1 : in std_logic; I2 : in std_logic; O : out std_logic);

end component;

attribute black_box : string;attribute black_box of black_box1 : component is "yes";

beginU1 : black_box1 port map(I1 => DI_1, I2 => DI_2, O => DOUT);

end rtl;





FSM コンポーネント

Vivado 合成の機能

• 同期有限ステートマシン (FSM) コンポーネントに特定の推論機能

• 適化の目標に対応したビルトイン FSM エンコードストラテジ

• FSM 抽出はデフォルトでイネーブル

• FSM 抽出をディスエーブルにするには -fsm_extraction off を使用

FSM 記述

Vivado 合成では、ムーア型とミーリー型の両方の有限ステートマシン (FSM) がサポートされます。 FSM には、次が含まれます。

• ステートレジスタ

• 次ステート関数

• 出力関数

FSM の図

次に、ミーリー型マシンとムーア型マシンを組み込んだ FSM の図を示します。

次に、 3 つのプロセスを使用した FSM の図を示します。


図 3-2 : ミーリー型マシンとムーア型マシンを組み込んだ FSM


図 3-3 : 3 つのプロセスを使用した FSM





FSM レジスタ

• リセットまたは電源投入ステートを指定して有限ステートマシン (FSM) を認識させるか、 FSM_ENCODING を "none" に設定します。

• ステートレジスタは、特定のステートに対して非同期または同期にリセットできます。

推奨 : FSM には、非同期リセットロジックよりも同期リセットロジックを使用することをお勧めします。

自動ステートエンコード

FSM_ENCODING を "auto" に設定すると、 Vivado 合成で各 FSM に適なエンコード方法が自動的に選択されます。

ワンホットステートエンコード

ワンホットステートエンコードには、次のような特徴があります。

• 32 ステートまでのステートマシンのデフォルトエンコード方法です。

• 速度を適化したり、消費電力を削減する場合に適しています。

• 各 FSM ステートにコードの各ビットが割り当てられます。

• 各ステートに 1 つのフリップフロップを使用したステートレジスタをインプリメントします。

• 1 つのクロックサイクルで 1 つのステートレジスタのみがアサートされます。

• 2 つのステート間を遷移する際、 2 つのビットのみがトグルします。

グレイステートエンコード

グレイステートエンコードには、次のような特徴があります。

• 連続した 2 つのステート間では、 1 ビットしか切り替わりません。

• 分岐のない長いパスを持つコントローラに適しています。

• ハザードやグリッチを小限に抑えます。

• 消費電力を小限に抑えるために使用できます。

ジョンソンステートエンコード

ジョンソンステートエンコードは、グレイステートエンコードと同様、分岐のない長いパスを含むステートマシンに適しています。

シーケンシャルステートエンコード

シーケンシャルステートエンコードには、次のような特徴があります。

• 長いパスを識別します。

• これらのパスのステートに連続する基数コードを 2 つ適用します。

• 次ステートの論理式を小限に抑えます。





FSM の例 (Verilog)

// State Machine with single sequential block//fsm_1.vmodule fsm_1(clk,reset,flag,sm_out);input clk,reset,flag;output reg sm_out;

parameter s1 = 3'b000;parameter s2 = 3'b001;parameter s3 = 3'b010;parameter s4 = 3'b011;parameter s5 = 3'b111;

reg [2:0] state;

always@(posedge clk) begin if(reset) begin state <= s1; sm_out <= 1'b1; end else begin case(state) s1: if(flag) begin state <= s2; sm_out <= 1'b1; end else begin state <= s3; sm_out <= 1'b0; end s2: begin state <= s4; sm_out <= 1'b0; end s3: begin state <= s4; sm_out <= 1'b0; end s4: begin state <= s5; sm_out <= 1'b1; end s5: begin state <= s1; sm_out <= 1'b1; end endcase end endendmodule





1 つのシーケンシャルブロックを使用する FSM のコード例 (VHDL)

-- State Machine with single sequential block-- File: fsm_1.vhdlibrary IEEE;use IEEE.std_logic_1164.all;

entity fsm_1 isport(clk, reset, flag : IN std_logic;sm_out : OUT std_logic

);end entity;

architecture behavioral of fsm_1 istype state_type is (s1, s2, s3, s4, s5);signal state : state_type;

beginprocess(clk)beginif rising_edge(clk) thenif (reset = '1') thenstate <= s1;sm_out <= '1';

elsecase state iswhen s1 => if flag = '1' then

state <= s2;sm_out <= '1';

elsestate <= s3;sm_out <= '0';

end if;when s2 => state <= s4;sm_out <= '0';

when s3 => state <= s4;sm_out <= '0';



end case;end if;

end if;end process;

end behavioral;





FSM のレポート

Vivado 合成では、有限ステートマシン (FSM) コンポーネントおよびそのエンコードに関する情報が、ログファイルに情報メッセージとして表示されます。次に、メッセージの例を示します。

INFO: [Synth 8-802] inferred FSM for state register 'state_reg' in module 'fsm_test'INFO: [Synth 8-3354] encoded FSM with state register 'state_reg' using encoding 'sequential' in module 'fsm_test'

ROM の HDL コーディング手法読み出し専用メモリ (ROM) は、 HDL 記述およびインプリメンテーションの点ではランダムアクセスメモリ (RAM) と類似しています。ブロック RAM リソースに適切にレジスタ付きの ROM をインプリメントするには、 ROM_STYLE 属性を使用します。詳細は、 47 ページの「ROM_STYLE」を参照してください。

ブロック RAM リソースを使用した ROM のコード例 (Verilog)// ROMs Using Block RAM Resources.// File: rams_sp_rom_1.v//module rams_sp_rom_1 (clk, en, addr, dout);inputclk;inputen;input[5:0] addr;output [19:0] dout;

(*rom_style = "block" *) reg [19:0] data;

always @(posedge clk) begin if (en) case(addr) 6'b000000: data <= 20'h0200A;6'b100000: data <= 20'h02222; 6'b000001: data <= 20'h00300;6'b100001: data <= 20'h04001; 6'b000010: data <= 20'h08101;6'b100010: data <= 20'h00342; 6'b000011: data <= 20'h04000;6'b100011: data <= 20'h0232B; 6'b000100: data <= 20'h08601;6'b100100: data <= 20'h00900; 6'b000101: data <= 20'h0233A;6'b100101: data <= 20'h00302; 6'b000110: data <= 20'h00300;6'b100110: data <= 20'h00102; 6'b000111: data <= 20'h08602;6'b100111: data <= 20'h04002; 6'b001000: data <= 20'h02310;6'b101000: data <= 20'h00900; 6'b001001: data <= 20'h0203B;6'b101001: data <= 20'h08201; 6'b001010: data <= 20'h08300;6'b101010: data <= 20'h02023; 6'b001011: data <= 20'h04002;6'b101011: data <= 20'h00303; 6'b001100: data <= 20'h08201;6'b101100: data <= 20'h02433; 6'b001101: data <= 20'h00500;6'b101101: data <= 20'h00301; 6'b001110: data <= 20'h04001;6'b101110: data <= 20'h04004; 6'b001111: data <= 20'h02500;6'b101111: data <= 20'h00301; 6'b010000: data <= 20'h00340;6'b110000: data <= 20'h00102; 6'b010001: data <= 20'h00241;6'b110001: data <= 20'h02137; 6'b010010: data <= 20'h04002;6'b110010: data <= 20'h02036; 6'b010011: data <= 20'h08300;6'b110011: data <= 20'h00301; 6'b010100: data <= 20'h08201;6'b110100: data <= 20'h00102; 6'b010101: data <= 20'h00500;6'b110101: data <= 20'h02237;





6'b010110: data <= 20'h08101;6'b110110: data <= 20'h04004; 6'b010111: data <= 20'h00602;6'b110111: data <= 20'h00304; 6'b011000: data <= 20'h04003;6'b111000: data <= 20'h04040; 6'b011001: data <= 20'h0241E;6'b111001: data <= 20'h02500; 6'b011010: data <= 20'h00301;6'b111010: data <= 20'h02500; 6'b011011: data <= 20'h00102;6'b111011: data <= 20'h02500; 6'b011100: data <= 20'h02122;6'b111100: data <= 20'h0030D; 6'b011101: data <= 20'h02021;6'b111101: data <= 20'h02341; 6'b011110: data <= 20'h00301;6'b111110: data <= 20'h08201; 6'b011111: data <= 20'h00102;6'b111111: data <= 20'h0400D; endcaseend

assign dout = data;

endmodule





配列に対する ROM の推論の例 (VHDL)-- ROM Inference on array-- File: roms_1.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity roms_1 isport(clk : in std_logic;en : in std_logic;addr : in std_logic_vector(5 downto 0);data : out std_logic_vector(19 downto 0)

);end roms_1;

architecture behavioral of roms_1 istype rom_type is array (63 downto 0) of std_logic_vector(19 downto 0);signal ROM : rom_type := (X"0200A", X"00300", X"08101", X"04000", X"08601",

X"0233A", X"00300", X"08602", X"02310", X"0203B", X"08300", X"04002", X"08201", X"00500", X"04001", X"02500", X"00340", X"00241", X"04002", X"08300", X"08201", X"00500", X"08101", X"00602", X"04003", X"0241E", X"00301", X"00102", X"02122", X"02021", X"00301", X"00102", X"02222", X"04001", X"00342", X"0232B", X"00900", X"00302", X"00102", X"04002", X"00900", X"08201", X"02023", X"00303", X"02433", X"00301", X"04004", X"00301", X"00102", X"02137", X"02036", X"00301", X"00102", X"02237", X"04004", X"00304", X"04040", X"02500", X"02500", X"02500", X"0030D", X"02341", X"08201", X"0400D");

attribute rom_style : string;attribute rom_style of ROM : signal is "block";

beginprocess(clk)beginif rising_edge(clk) thenif (en = '1') thendata <= ROM(conv_integer(addr));

end if;end if;

end process;

end behavioral;




第 4 章

VHDL サポート

概要この章では、 Vivado 合成でサポートされる VHDL の構文と例外を示します。

VHDL では、複雑なロジックを簡潔に記述でき、次が可能です。

• システムをサブシステムに分割する方法や、分割されたサブシステムを相互接続する方法など、システムの構造を記述できます。

• 使い慣れたプログラミング言語形式でシステムの機能を指定できます。

• インプリメンテーションおよびハードウェアへのプログラム前にシステムデザインをシミュレーションできます。

• 抽象的な記述から、合成してデバイス特定の詳細なデザインバージョンを生成できます。

詳細は、『IEEE Standard VHDL Language Reference Manual』 (LRM) を参照してください。

サポートされる VHDL データ型とサポートされない VHDL データ型一部の VHDL データ型は、定義済みパッケージの一部です。それらのコンパイル場所および読み込み方法は、174 ページの「VHDL の定義済みパッケージ」を参照してください。

IEEE std_logic_1164 パッケージで定義されるデータ型

サポートされないデータ型

VHDL では、標準パッケージの real 型は、ジェネリック値の計算など、計算を実行する目的でのみサポートされます。

重要 : real 型の合成可能オブジェクトを定義することはできません。




第 4 章 : VHDL サポート

VHDL データ型

VHDL の定義済み列挙型

Vivado 合成では、ハードウェア記述で次の定義済み VHDL 列挙型がサポートされます。

std_logic に使用可能な値

サポートされるオーバーロード列挙型

表 4-1 : VHDL 列挙型のサマリ

列挙型定義されているパッケージ有効な値

bit 標準パッケージ 0 (論理 0)1 (論理 1)

boolean 標準パッケージ falsetrue

std_logic IEEE std_logic_1164 パッケージ「std_logic に使用可能な値」を参照

表 4-2 : std_logic に使用可能な値

値説明 Vivado 合成での処理

U 初期化 Vivado 合成では使用不可

X 不定ドントケアとして処理

0 Low ロジック 0 として処理

1 High ロジック 1 として処理

Z ハイインピーダンスハイインピーダンスとして処理

W 弱い信号の不定 Vivado 合成では使用不可

L 弱い信号の Low 0 と同様に処理

H 弱い信号の High 1 と同様に処理

- ドントケアドントケアとして処理

表 4-3 : サポートされるオーバーロード列挙型

データ型定義されている IEEE パッケージ上位型含まれる値

std_ulogic std_logic_1164 なし std_logic の値と同じ

定義済み解決関数は含まれない

X01 std_logic_1164 std_ulogic X、 0、 1

X01Z std_logic_1164 std_ulogic X、 0、 1、 Z

UX01 std_logic_1164 std_ulogic U、 X、 0、 1

UX01Z std_logic_1164 std_ulogic U、 X、 0、 Z





VHDL のユーザー定義の列挙型

ユーザー独自の列挙型を作成できます。ユーザー定義の列挙型は通常、有限ステートマシン (FSM) のステートを記述するのに使用されます。

VHDL ユーザー定義の列挙型のコード例

type STATES is (START, IDLE, STATE1, STATE2, STATE3) ;

サポートされる VHDL のビットベクター型

サポートされる VHDL のオーバーロード型

VHDL の整数型

整数型は定義済みの VHDL 型です。 Vivado 合成では、整数はデフォルトで 32 ビットにインプリメントされます。次のように適用される範囲を明確に定義すると、インプリメンテーションをさらにコンパクトにできます。

type MSB is range 8 to 15

また、定義済みの自然数型および正型を利用して、整数型をオーバーロードすることもできます。

VHDL の多次元配列型

Vivado 合成では、 VHDL の多次元配列がサポートされます。

推奨 : 次元数に制限はありませんが、 3 次元を超えないように記述することをお勧めします。

多次元配列型のオブジェクトは、関数に渡したり、コンポーネントインスタンシエーションで使用できます。記述可能な多次元配列のオブジェクトは、信号、定数、変数です。

完全に制約された配列型のコード例

配列型は、すべての次元で完全に制約する必要があります。

subtype WORD8 is STD_LOGIC_VECTOR (7 downto 0);type TAB12 is array (11 downto 0) of WORD8;type TAB03 is array (2 downto 0) of TAB12;

表 4-4 : サポートされる VHDL のビットベクター型

データ型定義されているパッケージモデル

bit_vector 標準ビット要素のベクター

std_logic_vector IEEE std_logic_1164 std_logic 要素のベクター

表 4-5 : サポートされる VHDL のオーバーロード型

データ型定義されている IEEE パッケージ

std_ulogic_vector std_logic_1164

unsigned std_logic_arith

signed std_logic_arith





マトリックスとして宣言された配列のコード例

配列をマトリックスとして宣言できます。

subtype TAB13 is array (7 downto 0,4 downto 0) of STD_LOGIC_VECTOR (8 downto 0);

多次元配列の信号および変数のコード例

次に、代入文で多次元配列の信号および変数を使用するコード例を示します。

1. 次のように宣言するとします。

subtype WORD8 is STD_LOGIC_VECTOR (7 downto 0);type TAB05 is array (4 downto 0) of WORD8;type TAB03 is array (2 downto 0) of TAB05;signal WORD_A : WORD8;signal TAB_A, TAB_B : TAB05;signal TAB_C, TAB_D : TAB03;constant CNST_A : TAB03 := (("00000000","01000001","01000010","10000011","00001100"),("00100000","00100001","00101010","10100011","00101100"),("01000010","01000010","01000100","01000111","01000100"));

2. これで次を指定できるようになります。

• 多次元配列の信号または変数 :

TAB_A <= TAB_B; TAB_C <= TAB_D; TAB_C <= CNST_A;

• 1 配列のインデックス :

TAB_A (5) <= WORD_A; TAB_C (1) <= TAB_A;

• 大次元数のインデックス :

TAB_A (5) (0) <= ’1’; TAB_C (2) (5) (0) <= ’0’

• 初の配列のスライス :

TAB_A (4 downto 1) <= TAB_B (3 downto 0);

• 高次元配列のインデックスと低次元配列のスライス :

TAB_C (2) (5) (3 downto 0) <= TAB_B (3) (4 downto 1); TAB_D (0) (4) (2 downto 0)\\ <= CNST_A (5 downto 3)

3. 次の宣言を追加します。

subtype MATRIX15 is array(4 downto 0, 2 downto 0) of STD_LOGIC_VECTOR (7 downto 0);signal MATRIX_A : MATRIX15;

4. これで次を指定できるようになります。

• 多次元配列の信号または変数 :

MATRIXA <= CNST_A

• 配列の 1 行のインデックス :

MATRIXA (5) <= TAB_A;

• 大次元数のインデックス :

MATRIXA (5,0) (0) <= ’1’;

注記 : インデックスは、変数にできます。





VHDL レコード型のコード例

• レコード型のフィールドもレコード型にできます。

• 定数をレコード型にできます。

• レコード型に属性を含めることはできません。

• Vivado 合成では、レコード信号への集合代入がサポートされます。


type mytype is record field1 : std_logic;field2 : std_logic_vector (3 downto 0)

end record;

VHDL オブジェクトVHDL オブジェクトには、「信号」、「変数」、「定数」、および「演算子」があります。

信号

VHDL 信号は、次で宣言できます。

• アーキテクチャ宣言部分 : 宣言した VHDL 信号を、そのアーキテクチャ内の任意の場所で使用します。

• ブロック : 宣言した VHDL 信号を、そのブロック内で使用します。

VHDL 信号は、信号代入演算子「<=」を使用して代入します。

signal sig1 : std_logic;sig1 <= ’1’;

変数

VHDL の変数は、次のように使用されます。

• process または subprogram で宣言します。

• その process または subprogram 内で使用されます。

• 代入演算子「:=」を使用して代入します。

variable var1 : std_logic_vector (7 downto 0); var1 := “01010011”;

定数

VHDL 定数は、宣言領域で宣言できます。定数はその領域内で使用できます。定数を宣言した後、その値を変更することはできません。

signal sig1 : std_logic_vector (5 downto 0);constant init0 :std_logic_vector (5 downto 0) := "010111";sig1 <= init0;





演算子

Vivado 合成では、 VHDL の演算子がサポートされます。

シフト演算子の例

VHDL のエンティティとアーキテクチャの記述

VHDL の回路記述

VHDL の回路記述 (デザインユニット ) は、次の部分で構成されています。

• エンティティ宣言 : 回路の外部表示を提供します。 I/O ポートおよびジェネリックなどの回路のインターフェイスを含む、外側から見えるオブジェクトを記述します。

• アーキテクチャ : 回路の内部表示を提供し、回路の動作または構造を記述します。

VHDL のエンティティ宣言

回路の I/O ポートはエンティティで宣言します。各ポートに次を指定します。

• 名前

• モード (in、 out、 inout、 buffer)

• データ型

制約されたポートと制約されていないポート

ポートを定義する際、ポートは次のようになります。

• 制約を設定することもしないこともできます。

• 通常は制約されます。

• エンティティ宣言部分では制約を設定しないままにできます。

° ポートに制約を設定しない場合は、フォーマルポートと実際の信号を接続するときに、インスタンシエーションでポートの幅を定義します。

° ポートに制約を設定しない場合、同じエンティティのインスタンシエーションを複数作成し、異なるポート幅を定義できます。

表 4-6 : シフト演算子の例

演算子例論理上同一のコード

SLL (Shift Left Logic) sig1 <= A(4 downto 0) sll 2 sig1 <= A(2 downto 0) & “00”;

SRL (Shift Right Logic) sig1 <= A(4 downto 0) srl 2 sig1 <= “00” & A(4 downto 2);

SLA (Shift Left Arithmetic) sig1 <= A(4 downto 0) srl 2 sig1 <= A(2 downto 0) & A(0) & A(0);

SRA (Shift Right Arithmetic)

sig1 <= A(4 downto 0) sra 2 sig1 <= <= A(4) & A(4) & A(4 downto 2);

ROL (Rotate Left) sig1 <= A(4 downto 0) rol 2 sig1 <= A(2 downto 0) & A(4 downto 3);

ROR (Rotate Right) A(4 downto 0) ror 2 sig1 <= A(1 downto 0) & A(4 downto 2);





推奨 : 制約の設定されていないポートは使用しないでください。ジェネリックを使用して制約したポートを定義します。インスタンシエーション時にこれらのジェネリックに異なる値を適用します。上位エンティティには制約を設定していないポートを含めないでください。

ポートには 2 次元以上の配列型は使用できません。

エンティティ宣言でも VHDL ジェネリックを宣言できます。

バッファーポートモード

推奨 : バッファーポートモードは使用しないでください。

VHDL では信号が内部および出力ポートとして使用される (内部ドライバーが 1 つしかない) 場合にバッファーポートモードが許容されますが、バッファーポートは合成中のエラーの原因となる可能性があり、合成後の結果をシミュレーションで検証するのが困難になります。

バッファーポートモードを使用したコード例 (推奨されない)

entity alu is port(CLK : in STD_LOGIC;A : inSTD_LOGIC_VECTOR(3 downto 0);B : inSTD_LOGIC_VECTOR(3 downto 0);C : buffer STD_LOGIC_VECTOR(3 downto 0));

end alu;

architecture behavioral of alu is beginprocess beginif rising_edge(CLK) thenC <= UNSIGNED(A) + UNSIGNED(B) UNSIGNED(C);

end if;end process;

end behavioral;

バッファーポートモードを使用しないよう変更

推奨 : バッファーポートモードを使用している場合は、変更して使用しないようにしてください。

上記のコード例では、信号 C がバッファーモードで記述され、内部および出力ポートの両方として使用されており、 C に接続可能なすべての階層レベルをバッファーとして宣言する必要があります。

バッファーモードを使用しないように変更するには、次の手順に従います。

1. ダミー信号を挿入します。

2. ポート C を出力として宣言します。





バッファーポートモードを使用しないコード例 (推奨)

entity alu is port(CLK : in STD_LOGIC;A : in STD_LOGIC_VECTOR(3 downto 0);B : in STD_LOGIC_VECTOR(3 downto 0);C : out STD_LOGIC_VECTOR(3 downto 0));

end alu;architecture behavioral of alu is-- dummy signalsignal C_INT : STD_LOGIC_VECTOR(3 downto 0);

beginC <= C_INT;process beginif rising_edge(CLK) thenC_INT <= A and B and C_INT;

end if;end process;

end behavioral;

VHDL のアーキテクチャ宣言

アーキテクチャでは、内部信号を宣言できます。各内部信号には、名前とデータ型を定義します。

VHDL のアーキテクチャ宣言のコード例

ibrary IEEE; use IEEE.std_logic_1164.all;

entity EXAMPLE is port ( A,B,C : in std_logic; D,E : out std_logic );

end EXAMPLE;

architecture ARCHI of EXAMPLE is signal T : std_logic;

begin ... end ARCHI;





VHDL のコンポーネントインスタンシエーション

コンポーネントインスタンシエーションを使用すると、 1 つのデザインユニット (コンポーネント ) を別のデザインユニット内にインスタンシエートして、階層構造デザインを記述できます。

コンポーネントインスタンシエーションを実行するには、次の手順に従います。

1. インスタンシエートする機能を記述したデザインユニット (エンティティとアーキテクチャ ) を作成します。

2. 親デザインユニットのアーキテクチャの宣言部分にインスタンシエートするコンポーネントを宣言します。

3. 親デザインユニットのアーキテクチャの本体でこのコンポーネントをインスタンシエートして接続します。

4. コンポーネントのフォーマルポートを親デザインユニットの実際の信号およびポートにマップ (接続) します。

コンポーネントインスタンシエーション文の要素

Vivado 合成では、コンポーネント宣言で制約されていないベクターがサポートされます。

コンポーネントインスタンシエーション文の主な要素は、次のとおりです。

• ラベル : インスタンスを識別します。

• 関連付けリスト : 予約語の port map キーワードで開始し、コンポーネントのフォーマルポートを親デザインユニットの実際の信号またはポートに接続します。オプションの関連付けリストは予約語の generic map キーワードで開始し、実際の値をコンポーネントで定義されるフォーマルジェネリックに供給します。





VHDL のコンポーネントインスタンシエーションのコード例

次に、 4 つの nand2 コンポーネントから構成される半加算器の構造記述例を示します。

---- A simple component instantiation example-- Involves a component declaration and the component instantiation itself---- instantiation_simple.vhd--entity sub isgeneric(WIDTH : integer := 4

);port(A, B : in BIT_VECTOR(WIDTH - 1 downto 0);O : out BIT_VECTOR(2 * WIDTH - 1 downto 0)

);end sub;

architecture archi of sub isbeginO <= A & B;

end ARCHI;

entity instantiation_simple isgeneric(WIDTH : integer := 2);

port(X, Y : in BIT_VECTOR(WIDTH - 1 downto 0);Z : out BIT_VECTOR(2 * WIDTH - 1 downto 0));

end instantiation_simple;

architecture ARCHI of instantiation_simple iscomponent sub -- component declarationgeneric(WIDTH : integer := 2);

port(A, B : in BIT_VECTOR(WIDTH - 1 downto 0);O : out BIT_VECTOR(2 * WIDTH - 1 downto 0));

end component;

begininst_sub : sub -- component instantiationgeneric map(WIDTH => WIDTH

)port map(A => X,B => Y,O => Z

);

end ARCHI;





再帰的なコンポーネントインスタンシエーション

Vivado 合成では、再帰的なコンポーネントインスタンシエーションがサポートされます。

再帰的なコンポーネントインスタンシエーションのコード例

---- Recursive component instantiation---- instantiation_recursive.vhd--library ieee;use ieee.std_logic_1164.all;library unisim;use unisim.vcomponents.all;

entity instantiation_recursive isgeneric(sh_st : integer := 4

);port(CLK : in std_logic;DI : in std_logic;DO : out std_logic

);end entity instantiation_recursive;

architecture recursive of instantiation_recursive iscomponent instantiation_recursivegeneric(sh_st : integer);

port(CLK : in std_logic;DI : in std_logic;DO : out std_logic);

end component;signal tmp : std_logic;

beginGEN_FD_LAST : if sh_st = 1 generateinst_fd : FD port map(D => DI, C => CLK, Q => DO);

end generate;GEN_FD_INTERM : if sh_st /= 1 generateinst_fd : FD port map(D => DI, C => CLK, Q => tmp);inst_sstage : instantiation_recursivegeneric map(sh_st => sh_st - 1)port map(DI => tmp, CLK => CLK, DO => DO);

end generate;end recursive;





VHDL のコンポーネントコンフィギュレーションコンポーネントコンフィギュレーションを使用すると、コンポーネントを適切なモデルにリンクできます。

• モデルはエンティティ /アーキテクチャのペアです。

• Vivado 合成では、アーキテクチャの宣言部分でコンポーネントコンフィギュレーションがサポートされます。次に例を示します。

for instantiation_list : component_name useLibName.entity_Name(Architecture_Name);

下記の文は次を示しています。

• すべての NAND2 コンポーネントで、エンティティ NAND2 とアーキテクチャ ARCHI で構成されるデザインユニットが使用されます。

• デザインユニットは work ライブラリにコンパイルされます。

For all : NAND2 use entity work.NAND2(ARCHI);

synth_design コマンドの -top オプション ( 上位モジュール名) の値は、上位エンティティ名ではなくコンフィギュレーション名です。

VHDL ジェネリック

VHDL のジェネリックには、次の特徴があります。

• Verilog のパラメーターと同等です。

• 拡張可能なデザインモデルを記述するのに役立ちます。

• コンパクトな分解可能な VHDL コードを記述できます。

• バスサイズやデザインユニットの反復エレメントの数などの機能をパラメーター化できます。

同じ機能をバスサイズを変えて複数回インスタンシエートする必要のある場合、ジェネリックを使用してデザインユニットを 1 つだけ記述します。詳細は、 159 ページの「ジェネリックパラメーターの例」を参照してください。

ジェネリックの宣言

ジェネリックパラメーターは、エンティティの宣言部分で宣言できます。サポートされるジェネリックタイプは、 integer、 boolean、 string、および real です。





ジェネリックパラメーターの例

-- VHDL generic parameters example---- generics_1.vhd--library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;

entity addern isgeneric(width : integer := 8

);port(A, B : in std_logic_vector(width - 1 downto 0);Y : out std_logic_vector(width - 1 downto 0)

);end addern;

architecture bhv of addern isbeginY <= A + B;

end bhv;

Library IEEE;use IEEE.std_logic_1164.all;

entity generics_1 isport(X, Y, Z : in std_logic_vector(12 downto 0);A, B : in std_logic_vector(4 downto 0);S : out std_logic_vector(17 downto 0));

end generics_1;

architecture bhv of generics_1 iscomponent adderngeneric(width : integer := 8);port(A, B : in std_logic_vector(width - 1 downto 0);Y : out std_logic_vector(width - 1 downto 0));

end component;for all : addern use entity work.addern(bhv);

signal C1 : std_logic_vector(12 downto 0);signal C2, C3 : std_logic_vector(17 downto 0);

beginU1 : addern generic map(width => 13) port map(X, Y, C1);C2 <= C1 & A;C3 <= Z & B;U2 : addern generic map(width => 18) port map(C2, C3, S);

end bhv;





VHDL の組み合わせ回路組み合わせロジックは、アーキテクチャの本体で指定される同時処理信号代入を使用して記述されます。同時処理信号代入は、必要に応じていくつでも記述できます。アーキテクチャ部分での同時処理信号代入の順序は関係ありません。

VHDL の同時処理信号代入

同時処理信号代入は同時にアクティブで、代入文の右辺の信号の値が変化したときに再評価されます。再評価された結果は、左辺の信号に代入されます。

サポートされる同時処理信号代入を、「シンプルな信号代入の例」および「同時選択代入の例」に示します。

シンプルな信号代入の例

T <= A and B;

同時選択代入の例

-- Concurrent selection assignment in VHDL---- concurrent_selected_assignment.vhd--library ieee;use ieee.std_logic_1164.all;

entity concurrent_selected_assignment isgeneric(width : integer := 8);

port(a, b, c, d : in std_logic_vector(width - 1 downto 0);sel : in std_logic_vector(1 downto 0);T : out std_logic_vector(width - 1 downto 0));

end concurrent_selected_assignment;

architecture bhv of concurrent_selected_assignment isbeginwith sel select T <=a when "00",b when "01",c when "10",d when others;

end bhv;





generate 文次の generate 文があります。

• for-generate 文

• if-generate 文

for-generate 文

for-generate 文は、反復構造を記述します。

for-generate 文の例

次の例では、 for-generate 文で、 8 ビット加算器の各ビットの結果とキャリーアウトの算出を記述しています。

---- A for-generate example---- for_generate.vhd--entity for_generate isport(A, B : in BIT_VECTOR(0 to 7);CIN : in BIT;SUM : out BIT_VECTOR(0 to 7);COUT : out BIT

);end for_generate;

architecture archi of for_generate issignal C : BIT_VECTOR(0 to 8);

beginC(0) <= CIN;COUT <= C(8);LOOP_ADD : for I in 0 to 7 generateSUM(I) <= A(I) xor B(I) xor C(I);C(I + 1) <= (A(I) and B(I)) or (A(I) and C(I)) or (B(I) and C(I));

end generate;end archi;

if-generate 文

if-generate 文は、テスト結果に基づいて HDL ソースコードの特定の部分をアクティブにします。スタティック条件でサポートされます。

たとえば、ジェネリックがどのデバイスファミリをターゲットにするか示す場合、 if-generate 文により特定のデバイスファミリに対してジェネリックの値がテストされ、 HDL ソースコードのそのデバイスファミリ用に記述されたセクションがアクティブになります。





if-generate 文内でネストされた for-generate 文の例

次のコード例では、ジェネリックの N ビット加算器 (幅 4 ～ 32) を if-generate および for-generate 文で記述しています。

-- A for-generate nested in a if-generate---- if_for_generate.vhd--entity if_for_generate isgeneric(N : INTEGER := 8

);port(A, B : in BIT_VECTOR(N downto 0);CIN : in BIT;SUM : out BIT_VECTOR(N downto 0);COUT : out BIT

);end if_for_generate;

architecture archi of if_for_generate issignal C : BIT_VECTOR(N + 1 downto 0);

beginIF_N : if (N >= 4 and N <= 32) generateC(0) <= CIN;COUT <= C(N + 1);LOOP_ADD : for I in 0 to N generateSUM(I) <= A(I) xor B(I) xor C(I);C(I + 1) <= (A(I) and B(I)) or (A(I) and C(I)) or (B(I) and C(I));

end generate;end generate;

end archi;

組み合わせプロセス

VHDL の組み合わせロジックは、プロセスで記述できます。プロセスは、プロセスが実行されるたびに信号に新しい値を代入します。

重要 : 信号に現在の値は保持されません。プロセスには、ローカル変数を含めることができます。

メモリエレメント

組み合わせプロセスから推論されたハードウェアには、メモリエレメントは含まれません。

プロセスで代入されるすべての信号が、常にプロセスブロック内のすべての可能なパスで明示的に代入される場合、メモリエレメントプロセスは組み合わせプロセスとなります。

if 文または case 文のすべての分岐で信号が明示的に代入されていない場合は、通常ラッチが推論されます。

重要 : Vivado 合成で予測されないラッチが推論された場合は、HDL コードに明示的に代入されていない信号がないかどうかを確認します。





センシティビティリスト

組み合わせプロセスには、センシティビティリストが含まれます。センシティビティリストは、 PROCESS キーワードの後にかっこで囲まれます。センシティビティリストにある信号のいずれかにイベント (値の変化) が発生すると、プロセスが実行されます。

組み合わせプロセスの場合、センシティビティリストには次を含める必要があります。

• if および case などの条件で使用する信号

• 代入文の右辺の信号

不足している信号

センシティビティリストに不足している信号がある場合があります。センシティビティリストに 1 つまたは複数の不足している信号がある場合、次のようになります。

• 合成結果が初期のデザイン仕様と異なるものになる可能性があります。

• Vivado 合成で警告メッセージが表示されます。

• 不足している信号がセンシティビティリストに追加されます。

重要 : シミュレーション中の問題を回避するには、 HDL ソースコードに不足している信号を追加して合成を再実行します。

変数および信号の代入

Vivado 合成では、 VHDL の変数および信号代入がサポートされます。プロセスには、ローカル変数を含めることができます。ローカル変数は、プロセス内で宣言して使用され、通常プロセスの外部からは見えません。

プロセス内での信号代入の例

-- Signal assignment in a process-- signal_in_process.vhd

entity signal_in_process isport(A, B : in BIT;S : out BIT

);end signal_in_process;

architecture archi of signal_in_process isbeginprocess(A, B)beginS <= '0';if ((A and B) = '1') thenS <= '1';

end if;end process;

end archi;





プロセス内での変数および信号代入の例

-- Variable and signal assignment in a process-- variable_in_process.vhd--library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;

entity variable_in_process isport(A, B : in std_logic_vector(3 downto 0);ADD_SUB : in std_logic;S : out std_logic_vector(3 downto 0)

);end variable_in_process;

architecture archi of variable_in_process isbeginprocess(A, B, ADD_SUB)variable AUX : std_logic_vector(3 downto 0);

beginif ADD_SUB = '1' thenAUX := A + B;

elseAUX := A - B;

end if;S <= AUX;

end process;end archi;

if-else 文

if-else 文および if-elsif-else 文では、真偽条件 (TRUE/FALSE) によって実行される文が決まります。

• 条件が真と判断された場合は if 文が実行されます。

• 条件が偽、 x、または z と判断された場合は else 文が実行されます。

° 複数の文を含むブロックを if または else 分岐文内で実行できます。

° begin および end キーワードが必要です。

° if-else 文はネストさせることができます。





if-else 文の例


entity mux4 is port (a, b, c, d : in std_logic_vector (7 downto 0);sel1, sel2 : in std_logic;outmux : out std_logic_vector (7 downto 0));

end mux4;

architecture behavior of mux4 is beginprocess (a, b, c, d, sel1, sel2)beginif (sel1 = '1') thenif (sel2 = '1') thenoutmux <= a;

else outmux <= b;else

end if;if (sel2 = '1') then outmux <= c;else

outmux <= d;end if;

end if;end process;

end behavior;

case 文

case 文は次を実行します。

• 論理式を比較し、複数の並列分岐の 1 つを実行します。

• 記述された順に分岐を評価します。

• 初に真と評価された分岐を実行します。

どの分岐も偽と評価された場合は、デフォルトの分岐を実行します。

case 文の例


entity mux4 is port (a, b, c, d : in std_logic_vector (7 downto 0);sel : in std_logic_vector (1 downto 0);outmux : out std_logic_vector (7 downto 0));

end mux4;

architecture behavior of mux4 is beginprocess (a, b, c, d, sel)begin

case sel iswhen "00" => outmux <= a;when "01" => outmux <= b;when "10" => outmux <= c;when others => outmux <= d; -- case statement must be complete

end case;end process;

end behavior;





for-loop 文

Vivado 合成では、 for-loop 文で次の要素がサポートされます。

• 定数範囲

• 演算子 <、 <=、 >、および >= を使用したテストストップコンディション

• 次のいずれかに適合する次ステップの計算

° var = var + step

° var = var - step

説明 :

- var : ループ変数

- step : 定数値

• next および exit 文

for-loop 文の例

---- For-loop example---- for_loop.vhd--library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;

entity for_loop isport(a : in std_logic_vector(7 downto 0);Count : out std_logic_vector(2 downto 0)

);end for_loop;

architecture behavior of for_loop isbeginprocess(a)variable Count_Aux : std_logic_vector(2 downto 0);

beginCount_Aux := "000";for i in a'range loopif (a(i) = '0') thenCount_Aux := Count_Aux + 1;

end if;end loop;Count <= Count_Aux;

end process;end behavior;





VHDL の順序ロジックプロセス内のすべてのパスで明示的に代入されていない信号がある場合、VHDL プロセスは組み合わせプロセスではなく、順次プロセスになります。生成されたハードウェアには、内部ステートまたはメモリ (フリップフロップまたはラッチ) が含まれます。

推奨 : 順次ロジックは、センシティビティリストベースで記述することをお勧めします。

プロセスを使用したセンシティビティリスト付き順次プロセスには、次を記述します。

• クロック信号

• 順次エレメントを非同期に制御するオプションの信号 (非同期セット / リセット )

• クロックイベントを記述した if 文

センシティビティリスト付き順次プロセス文の構文

process (<sensitivity list>)begin<asynchronous part><clock event><synchronous part>

end;

非同期制御ロジックの記述

非同期制御ロジック (非同期セット / リセット ) は、クロックイベント文よりも前に記述します。

同期制御ロジック (データ、オプションの同期セット / リセット、オプションのクロックイネーブル) は、クロックイベントの if 分岐内で記述します。

クロックイベント文

クロックイベント文は、次のように記述します。

• 立ち上がりエッジクロック :

if rising_edge(clk) then

• 立ち下がりエッジクロック :

If falling_edge(clk) then

表 4-7 : 非同期制御ロジック記述のサマリ

記述するロジック内容記述する位置

非同期制御ロジック非同期セット / リセットクロックイベント文の前

同期ロジックデータ

同期セット / リセット (オプション)クロックイネーブル (オプション)

クロックイベントの if 分岐内





不足している信号

センシティビティリストに不足している信号がある場合、合成結果が初期のデザイン仕様と異なるものになる可能性があります。この場合、 Vivado 合成で警告メッセージが表示され、センシティビティリストに不足している信号が追加されます。

重要 : シミュレーション中の問題を回避するには、 HDL ソースコードに不足している信号を追加して合成を再実行します。

VHDL のセンシティビティリストのない順次プロセス文

Vivado 合成では、 wait 文を使用した順次プロセスの記述がサポートされます。順次プロセスはセンシティビティリストなしで記述します。

wait 文を初の文にし、 wait 文の条件で順序ロジッククロックを記述します。

重要 : 同じ順次プロセスにセンシティビティリストと wait 文の両方を含めることはできません。また、使用可能な wait 文は 1 つのみです。

wait 文を使用した順次プロセスの例

process beginwait until rising_edge(clk);q <= d;

end process;

wait 文でクロックイネーブルを記述したコード例

wait 文で、クロックと共にクロックイネーブル (clken) を記述できます。

process beginwait until rising_edge(clk) and clken = '1';q <= d;

end process;

wait 文の後にクロックイネーブルを記述した例

クロックイネーブルは、次のように別に記述することもできます。

process beginwait until rising_edge(clk);if clken = '1' thenq <= d;

end if;end process;





同期制御ロジックの記述

クロックイネーブルを記述する同じコード記述方法を使用して、同期リセットまたはセットなどの同期制御ロジックを記述できます。

重要 : センシティビティリストのないプロセスを使用して非同期制御ロジックを持つ順次エレメントを記述することはできません。このような機能を記述できるのは、センシティビティリスト付きのプロセス文のみです。Vivado 合成では、 wait 文に基づくラッチの記述は使用できません。同期ロジックは、センシティビティリスト付きプロセスを使用した方が柔軟に記述できます。

VHDL の初期値とセット /リセットレジスタは、宣言するときに初期化できます。初期値は定数値で、関数呼び出しから生成できます (外部データファイルから初期値の読み込みなど)。初期値は次のようになります。

• 以前の初期値に依存させることはできません。

• レジスタに伝搬するパラメーター値にできます。

レジスタを初期化する例 1

次のコード例は、回路に電源が投入されたとき、およびグローバルリセットが適用されたときの順次エレメントの初期値を指定しています。

signal arb_onebit :std_logic := '0';signal arb_priority : std_logic_vector(3 downto 0) := "1011";





レジスタを初期化する例 2

次のコード例では、電源投入時の初期化とリセットによる初期化の両方が指定されています。

---- Register initialization-- Specifying initial contents at circuit powes-up-- Specifying an operational set/reset---- File: VHDL_Language_Support/initial/initial_1.vhd--library ieee;use ieee.std_logic_1164.all;

entity initial_1 isPort(clk, rst : in std_logic;din : in std_logic;dout : out std_logic);

end initial_1;

architecture behavioral of initial_1 issignal arb_onebit : std_logic := '1'; -- power-up to vcc

beginprocess(clk)beginif (rising_edge(clk)) thenif rst = '1' then -- local synchronous resetarb_onebit <= '0';

elsearb_onebit <= din;

end if;end if;

end process;

dout <= arb_onebit;

end behavioral;





VHDL の関数とプロシージャデザインでブロックを複数回使用する場合は、 VHDL の関数およびプロシージャを使用します。内容は組み合わせプロセスと類似しています。

関数およびプロシージャは、次で宣言します。

• エンティティの宣言部

• アーキテクチャ

• パッケージ

関数またはプロシージャは、宣言部と本体で構成されます。

宣言部では、次を指定します。

• input パラメーター (範囲を制約する必要なし )

• 出力および入出力パラメーター (プロシージャのみ)

重要 : 解決関数は、 IEEE std_logic_1164 パッケージで定義されるもの以外はサポートされません。





パッケージ内で宣言された関数の例


次に、 ADD 関数をパッケージ内で宣言するコード例を示します。 ADD 関数は 1 ビット加算器で、 4 ビット加算器を作成するために 4 回呼び出されます。次の例では、関数を使用しています。

-- Declaration of a function in a package---- function_package_1.vhd--package PKG isfunction ADD(A, B, CIN : BIT) return BIT_VECTOR;

end PKG;

package body PKG isfunction ADD(A, B, CIN : BIT) return BIT_VECTOR isvariable S, COUT : BIT;variable RESULT : BIT_VECTOR(1 downto 0);

beginS := A xor B xor CIN;COUT := (A and B) or (A and CIN) or (B and CIN);RESULT := COUT & S;return RESULT;

end ADD;end PKG;

use work.PKG.all;

entity function_package_1 isport(A, B : in BIT_VECTOR(3 downto 0);CIN : in BIT;S : out BIT_VECTOR(3 downto 0);COUT : out BIT

);end function_package_1;

architecture ARCHI of function_package_1 issignal S0, S1, S2, S3 : BIT_VECTOR(1 downto 0);

beginS0 <= ADD(A(0), B(0), CIN);S1 <= ADD(A(1), B(1), S0(1));S2 <= ADD(A(2), B(2), S1(1));S3 <= ADD(A(3), B(3), S2(1));S <= S3(0) & S2(0) & S1(0) & S0(0);COUT <= S3(1);

end ARCHI;






パッケージ内で宣言されたプロシージャの例次の例では、パッケージ内でプロシージャを使用しています。

-- Declaration of a procedure in a package---- Download: procedure_package_1.vhd--package PKG isprocedure ADD(A, B, CIN : in BIT;C : out BIT_VECTOR(1 downto 0));

end PKG;

package body PKG isprocedure ADD(A, B, CIN : in BIT;C : out BIT_VECTOR(1 downto 0)) isvariable S, COUT : BIT;

beginS := A xor B xor CIN;COUT := (A and B) or (A and CIN) or (B and CIN);C := COUT & S;

end ADD;end PKG;

use work.PKG.all;

entity procedure_package_1 isport(A, B : in BIT_VECTOR(3 downto 0);CIN : in BIT;S : out BIT_VECTOR(3 downto 0);COUT : out BIT

);end procedure_package_1;

architecture ARCHI of procedure_package_1 isbeginprocess(A, B, CIN)variable S0, S1, S2, S3 : BIT_VECTOR(1 downto 0);

beginADD(A(0), B(0), CIN, S0);ADD(A(1), B(1), S0(1), S1);ADD(A(2), B(2), S1(1), S2);ADD(A(3), B(3), S2(1), S3);S <= S3(0) & S2(0) & S1(0) & S0(0);COUT <= S3(1);

end process;end ARCHI;





再帰関数の例

Vivado 合成では、再帰関数がサポートされます。次のコード例では、 n! 関数を使用しています。

function my_func(x : integer) return integer is beginif x = 1 then return x;else return (x*my_func(x-1));end if;

end function my_func;

VHDL のアサート文アサート文は、 Vivado 合成ではサポートされません。

VHDL の定義済みパッケージVivado 合成では、STD および IEEE 標準ライブラリで定義されている VHDL の定義済みパッケージがサポートされます。ライブラリはコンパイル済みであり、ユーザーがコンパイルする必要はなく、 HDL ソースコードに直接含めることができます。

VHDL の定義済み標準パッケージ

VHDL の定義済み標準パッケージはデフォルトで提供されており、基本的な VHDL データ型 (bit、 bit_vector、 integer、 natural、 real、および boolean) を定義します。

VHDL の IEEE パッケージ

Vivado 合成では、次の定義済み VHDL IEEE パッケージがサポートされており、 IEEE ライブラリにコンパイルされています。

• numeric_bit

• ビットに基づく符号なしおよび符号付きのベクター型

• 次のデータ型のオーバーロードされた数値演算子、変換関数、および拡張関数

° std_logic_1164 : std_logic、 std_ulogic、 std_logic_vector、および std_ulogic_vector 型

• 次のデータ型に基づく変換関数

° std_logic_arith (Synopsys)

° std_logic に基づく符号なしおよび符号付きのベクター型


° numeric_std

° std_logic に基づく符号なしおよび符号付きのベクター型






° std_logic_arith と同等

° std_logic_unsigned (Synopsys)

° std_logic および std_logic_vector の符号なし数値演算子

° std_logic_signed (Synopsys)

° std_logic および std_logic_vector の符号付き数値演算子

° std_logic_misc (Synopsys)

• and_reduce、or_reduce などの std_logic_1164 パッケージの補足タイプ、サブタイプ、定数、および関数

VHDL の定義済み IEEE 固定および浮動小数点パッケージ

IEEE 固定小数点パッケージ fixed_pkg は、固定小数点演算用の関数を含み、 ieee_proposed ライブラリにコンパイルされています。このパッケージを起動するには、次を使用します。

ieee.std_logic_1164.all;ieee.numeric_std.all;library ieee_proposed;ieee_proposed.fixed_pkg.all;

定義済みの IEEE 浮動小数点パッケージ float_pkg は、浮動小数点演算用の関数を含み、 ieee_proposed ライブラリにコンパイルされています。

このパッケージを起動するには、次を使用します。

ieee.std_logic_1164.all;ieee.numeric_std.all;library ieee_proposed;ieee_proposed.float_pkg.all;

VHDL の定義済み IEEE 実数型および IEEE math_real パッケージ

VHDL の定義済み IEEE 実数型および IEEE math_real パッケージは、ジェネリック値の計算などを実行する目的にのみ使用でき、合成可能な機能を記述することはできません。

VHDL の実数定数

次の表に、 VHDL の実数定数を示します。

表 4-8 : VHDL の実数定数

定数値定数値

math_e E math_log_of_2 ln2

math_1_over_e 1/e math_log_of_10 ln10

math_pi Π math_log2_of_e log2

math_2_pi 2π math_log10_of_e log10

math_1_over_pi 1/ π math_sqrt_2 √2

math_pi_over_2 π/2 math_1_oversqrt_2 1/√2

math_pi_over_3 π/3 math_sqrt_pi √π

math_pi_over_4 π/4 math_deg_to_rad 2π/360

math_3_pi_over_2 3π/2 math_rad_to_deg 360/2π





VHDL の実数関数

次の表に、 VHDL の実数関数を示します。

独自のVHDL パッケージの定義

独自の VHDL パッケージを定義して次を定義できます。

• タイプおよびサブタイプ

• 定数

• 関数およびプロシージャ

• コンポーネント宣言

VHDL パッケージを定義すると、プロジェクトのほかの部分から共有される定義およびモデルを使用できます。VHDL パッケージを定義するには、次が必要です。

• パッケージ宣言 : 上記の各エレメントを宣言します。

• パッケージ本体 : パッケージ宣言で宣言した関数およびプロシージャを記述します。

パッケージ宣言の構文

package mypackage is type mytype is record first : integer; second : integer;

end record; constant myzero : mytype := (first => 0, second => 0); function getfirst (x : mytype) return integer;

end mypackage;

package body mypackage is function getfirst (x : mytype) return integer is begin return x.first;

end function; end mypackage;

表 4-9 : VHDL の実数関数

ceil(x) realmax(x,y) exp(x) cos(x) cosh(x)

floor(x) realmin(x,y) log(x) tan(x) tanh(x)

round(x) sqrt(x) log2(x) arcsin(x) arcsinh(x)

trunc(x) cbrt(x) log10(x) arctan(x) arccosh(x)

sign(x) "**"(n,y) log(x,y) arctan(y,x) arctanh(x)

"mod"(x,y) "**"(x,y) sin(x) sinh(x)





VHDL パッケージへのアクセス

VHDL パッケージにアクセスするには、次を実行します。

1. パッケージがコンパイルされているライブラリを library 節で指定します。次に例を示します。

library library_name;

2. パッケージまたはパッケージに含まれる特有の定義を use 節で指定します。次に例を示します。

use library_name.package_name.all;

3. これらの行は、パッケージ定義を使用するエンティティまたはアーキテクチャ文の直前に挿入します。

デフォルトのライブラリは work ライブラリなので、指定したパッケージがこのライブラリにコンパイルされている場合は、 library 節は必要ありません。

VHDL 構文のサポートステータス Vivado 合成では、 VHDL のデザインエンティティおよびコンフィギュレーションが次の表に示すようにサポートされます。

表 4-10 : VHDL 構文のサポートステータス

VHDL 構文サポートステータス

VHDL エンティティヘッダー

ジェネリックサポートあり

ポートサポートあり (制約されていないポートを含む)

エンティティ実行部サポートなし

VHDL パッケージ

STANDARD TIME はサポートなし

VHDL の物理型

TIME 無視

REAL サポートあり (定数計算用の関数でのみ)

VHDL モード

リンケージサポートなし

VHDL の宣言

データ型次をサポート :• 列挙型

• 定数範囲の正の値の型

• ビットベクター型

• 多次元配列

VHDL オブジェクト

定数宣言サポートあり (ディファード定数を除く )

信号宣言サポートあり (レジスタまたはバスタイプの信号を除く )

属性宣言一部の属性のみサポート、その他はスキップ





VHDL 仕様

HIGHLOW サポートあり

LEFT サポートあり

RIGHT サポートあり

RANGE サポートあり

REVERSE_RANGE サポートあり

LENGTH サポートあり

POS サポートあり

ASCENDING サポートあり

コンフィギュレーションインスタンスリストの all 節のみでサポート

• 節が追加されていない場合、デフォルトライブラリにコンパイルされているエンティティまたはアーキテクチャを使用

接続解除サポートなし

アンダースコアオブジェクト名に DATA_1 のように通常アンダースコア( _ ) を含めることはできるが、 Vivado 合成では _DATA_1 のように信号名の冒頭文字としてアンダースコアを使用することは不可

VHDL の演算子

論理演算子 : and、 or、 nand、 nor、 xor、 xnor、 not サポートあり

比較演算子 : =、 /=、 <、 <=、 >、 >= サポートあり

& (連結) サポートあり

加算/減算演算子 : +、 - サポートあり

* サポートあり

/ 右辺のオペランドが 2 のべき乗の定数の場合、または両方のオペランドが定数の場合にサポート

rem 右辺のオペランドが 2 のべき乗の定数の場合にサポート

mod 右辺のオペランドが 2 のべき乗の定数の場合にサポート

シフト演算子 : sll、 srl、 sla、 sra、 rol、 ror サポートあり

abs サポートあり

** 左辺のオペランドが 2 のべき乗の場合にサポート

符号演算子 : +、 - サポートあり

VHDL のオペランド

抽象リテラル整数リテラルのみサポート

物理リテラル無視

列挙リテラルサポートあり

文字列リテラルサポートあり

ビット文字列リテラルサポートあり

レコード集合サポートあり

表 4-10 : VHDL 構文のサポートステータス (続き)






配列集合サポートあり

関数呼び出しサポートあり

条件付き論理式定義済み属性でサポート

型変換サポートあり

アロケーターサポートなし

スタティック論理式サポートあり

wait 文

boolean_expression まで sensitivity_list で待機

詳細は、「VHDL の組み合わせ回路」を参照してください。

センシティビティリストおよびブール式内の 1 つの信号でサポート

• 複数の wait 文はサポートなし

• ラッチの記述の wait 文はサポートなし

time_expression 待機

詳細は、「VHDL の組み合わせ回路」を参照してください。

サポートなし

アサート文スタティック条件のみサポート

信号代入文サポートあり遅延は無視

変数代入文サポートあり

プロシージャ呼び出し文サポートあり

if 文サポートあり

case 文サポートあり

ループ文

next 文サポートあり

exit 文サポートあり

return 文サポートあり

null 文サポートあり

同時処理文

プロセス文サポートあり

同時処理プロシージャ呼び出しサポートあり

同時処理アサート文無視

同時処理信号代入文サポートあり • after 節のサポートはなし • transport または guarded オプションのサポートはなし • 波形のサポートはなし

• UNAFFECTED をサポート

コンポーネントインスタンシエーション文サポートあり

for-generate 定数範囲のみサポート

if-generate スタティック条件のみサポート

表 4-10 : VHDL 構文のサポートステータス (続き)






VHDL の予約語

表 4-11 : VHDL の予約語

予約語

abs access after alias

all and architecture array

assert attribute begin block

body buffer bus case

component configuration constant disconnect

downto else elsif end

entity exit file for

function generate generic group

guarded if impure in

inertial inout is label

library linkage literal loop

map mod nand new

next nor not null

of on open or

others out package port

postponed procedure process pure

range record register reject

rem report return rol

ror select severity signal

shared sla sll sra

srl subtype then to

transport type unaffected units

until use variable wait

when while with xnor

xor




第 5 章

VHDL-2008 言語サポート

概要Vivado 合成では、 VHDL-2008 標準の合成可能なサブセットがサポートされます。次のセクションに、サポートされるサブセットとその使用方法を説明します。

VHDL-2008 を使用するための Vivado の設定VHDL-2008 の設定はデフォルトではオフになっており、非表示です。 VHDL ファイルを VHDL-2008 としてコンパイルするには、次の Tcl パラメーターを使用します。

set_param project.enableVHDL2008 1

このパラメーターは、 Vivado IDE の [Tcl Console] ウィンドウに入力するか、 VHDL ファイルを読み込む前にコマンドラインに入力します。パラメーターを設定したら、プロジェクトベースフローまたは非プロジェクトベースフローの両方で VHDL ファイルを VHDL-2008 に設定できます。




第 5 章 : VHDL-2008 言語サポート

プロジェクトベースフロー

[Project Settings] ダイアログボックスの [General] ページで [Target language] を [VHDL] に設定し、 [Use VHDL 2008] をオンにします。


図 5-1 : [Project Settings] ダイアログボックス : [General] ページ





[Use VHDL 2008] オプションをオンにすると、次の図に示すように、ファイルを選択して [Source File Properties] ウィンドウで [Type] に [VHDL 2008] を選択することにより、ファイルを個別に VHDL-2008 に設定できます。

または、 [Tcl Console] ウィンドウに次のコマンドを入力してもファイルを VHDL-2008 に設定できます。

• Tcl コマンド : set_property FILE_TYPE {VHDL 2008} [get_files <file>.vhd]

注記 : VHDL-2008 の一部のライブラリ (std_logic_1164、 std_logic_signed など) がアップデートされています。 VivadoIDE で [Use VHDL 2008] をオンにすると、 VHDL ファイルをコンパイルしたときに新しい VHDL-2008 ライブラリが使用されます。個々のファイルが VHDL-2008 としてマークされていなくても、新しい VHDL-2008 ライブラリが使用されます。

非プロジェクトベースフロー

非プロジェクトベース (Tcl) フローでは、 VHDL-2008 を含む VHDL ファイルを読み込むには次のコマンドを使用します。

• Tcl コマンド : read_vhdl -vhdl2008 <file>.vhd

複数のファイルを読み込むには、複数の read_vhdl コマンドを使用するか、 1 つのコマンドで複数のファイルを指定します。

• Tcl コマンド : read_vhdl -vhdl2008 {a.vhd b.vhd c.vhd}


図 5-2 : [Source File Properties] ウィンドウ





サポートされる VHDL-2008 の機能Vivado では、 Verilog-2008 の次の機能がサポートされます。

演算子

比較演算子

VHDL-2008 の比較演算子でビットまたは std_logic 型が返されるようになりました。以前の VHDL では、比較演算子 (=、 <、 >= など) でブール型が返されていました。たとえば、次のように記述する必要のあったコードがあるとします。

if x = y then out1 <= ‘1’; else out1 <= ‘0’;end if;

新しい VHDL-2008 では、これを次のように記述できます。

out1 <= x ?= y;

次の表に、 Vivado でサポートされる比較演算子を示します。

大値および小値演算子

VHDL-2008 の新しい大値演算子と小値演算子は、 2 つの入力値のうち、それぞれ大きい方の値または小さい方の値を返します。次に例を示します。

out1 <= maximum(const1, const2);

シフト演算子 (rol、 ror、 sll、 srl、 sla、および sra)sla および sra 演算子は、以前はビット要素およびブール要素のみを定義していました。 VHDL-2008 標準では、これらは符号付きおよび符号なしライブラリで定義されています。

表 5-1 : サポートされる比較演算子

演算子使用法説明

?= x ?= y x は y に等しい

?/= x ?/= y x は y に等しくない

?< x ?< y x は y より小さい

?<= x ?<= y x は y 以下

?> x ?> y x は y より大きい

?>= x ?>= y x は y 以上





単項論理簡約演算子

以前のバージョンの VHDL では、 and、 nand、 or などの演算子は 2 つの入力値を取り込んでビット値またはブール値を返していました。 VHDL-2008 では、これらの演算子に単項サポートが追加されており、入力の論理関数を返します。たとえば、次のようなコードがあるとします。

out1 <= and("0101");

このコードは 4 つのビットに対して AND を実行し、 1 を返します。単項サポートのある論理関数は、 and、 nand、or、 nor、 xor、および xnor です。

配列論理演算子とスカラー論理演算子の混合

以前の VHDL では、論理演算子の両方のオペランドが同じサイズである必要がありました。 VHDL-2008 では、 1 つのオペランドが配列、もう 1 つのオペランドがスカラーである論理演算子がサポートされます。たとえば、1 つのビットとベクターのすべてのビットに対して AND を実行するには、次のコードが必要でした。

out1(3) <= in1(3) and in2;out1(2) <= in1(2) and in2;out1(1) <= in1(1) and in2;out1(0) <= in1(0) and in2;

これを次のコードに置き換えることができます。

out1<= in1 and in2;

文

if-else-if および case generate

以前の VHDL では、 if-generate 文は次のように記述されていました。

if condition generate

--- statements

end generate;

異なる条件がある場合、複数の generate 文を記述し、 generate 文の順序にも注意する必要がありました。VHDL-2008 では、 if-else-if generate 文がサポートされています。

if condition generate---statementselse if condition2 generate---statementselse generate---statementsend generate;

また、 VHDL-2008 では case-generate 文もサポートされます。

case expressions generate when condition ->

statements when condition2 ->

statementsend generate;





順次代入文

VHDL-2008 では、条件信号に順次信号および変数代入を使用できます。たとえば、イネーブル付きのレジスタは次のように記述されていました。

process(clk) beginif clk’event and clk=’1’ thenif enable thenmy_reg <= my_input;

end if;end ifend process;

VHDL-2008 では、これを次のように記述できます。

process(clk) begin if clk’event and clk=’1’ then my_reg <= my_input when enable else my_reg; end if;end process;

case? 文VHDL-2008 では、 case 文で明示的なドントケア代入を処理する方法があります。 case? 文を使用すると、明示的なドントケアは次の例のように評価されます。

process(clk) beginif clk’event and clk=’1’ then case? my_reg iswhen "11--" => out1 <= in1;when "000--" => out1 <= in2;when "1111" => out1 <= in3;when others => out1 <= in4;

end case?end if;end process;

注記 : この文を機能させるためには、信号に明示的にドントケアを代入する必要があります。

select? 文case 文と同様、 select 文でも明示的なドントケア代入を処理する方法があります。 select? 文を使用すると、明示的なドントケアは次の例のように評価されます。

process(clk) beginif clk’event and clk=’1’ thenwith my_reg select?out1 <= in1 when "11--", in2 when "000-", in3 when "1111-", in4 when others;

end if;end process;

注記 : この文を機能させるためには、信号に明示的にドントケアを代入する必要があります。





集合のスライス

VHDL-2008 では、配列集合を構成してそれを 1 つの文で複数の場所に代入できます。

たとえば、 in1 が std_logic_vector(3 downto 0) として定義されている場合、次のように記述できます。

(my_reg1, my_reg2, enable, reset) <= in1;

この例は、 4 つの信号が in1 の個々のビットに代入されます。

° my_reg1 は in1(3) に代入

° my_reg2 は in1(2) に代入

° enable は in1(1) に代入

° reset は in1(0) に代入

また、次の例に示すように、これらの信号を異なる順序で代入することもできます。

(1=> enable, 0 => reset, 3 => my_reg1, 2 => my_reg2) <= in1;

データ型

制約なしの要素型

以前の VHDL では、データ型およびサブタイプをデータ型の宣言部で完全に制約する必要がありました。

VHDL-2008 では、これらを制約せずにおくことができ、制約はそのデータ型のオブジェクトで実行されます。これにより、データ型およびサブタイプの用途が広くなります。次に例を示します。

subtype my_type is std_logic_vector;

signal my_reg1 : my_type (3 downto 0);signal my_reg2 : my_type (4 downto 0);

以前のバージョンの VHDL では、上記の例を記述するのに 2 つのサブタイプが必要でした。

現在では、これを 1 つのサブタイプで記述できます。これは、次の例に示すように配列に対しても可能です。

type my_type is array (natural range <>) of std_logic_vector;signal : mytype(1 downto 0)(9 downto 0);

boolean_vector/integer_vectorVHDL-2008 では、新しい定義済みの配列型がサポートされます。 Vivado では、 boolean_vector および integer_vector がサポートされます。これらのデータ型は、次のように定義されます。

type boolean_vector is array (natural range <>) of booleantype integer_vector is array (natural range <>) of integer





その他

出力ポートの読み出し

以前のバージョンの VHDL では、出力以外の信号を out として宣言することはできませんでした。

そのため、出力に値を代入し、その同じ信号をその他のロジックに使用するには、新しい信号を宣言するか、その信号で出力およびその他のロジックを駆動するようにするか、 out を buffer 型に変更する必要がありました。

VHDL-2008 では、次の例に示すように出力値を使用できます。

entity test is port(in1 : in std_logic;clk : in std_logic;out1, out2 : out std_logic);end test;

その後、アーキテクチャで次のように記述します。

process(clk) beginif clk’event an clk=’1’ thenout1 <= in1; my_reg <= out1; -- THIS WOULD HAVE BEEN ILLEGAL in VHDL. out2 <= my_reg;

end if;end process;

ポートマップの論理式

VHDL-2008 では、インスタンシエーションのポートマップ内で関数および代入文を使用できます。これを使用した便利な方法として、次の例に示すように、信号を 1 つのデータ型から別のデータ型に変更できます。。

U0 : my_entity port map (clk => clk, in1 => to_integer(my_signal)…

上記の例では、エンティティ my_entity に in1 という integer 型のポートがありますが、上位の信号 my_signalは std_logic_vector 型です。

以前の VHDL では、 integer 型の新しい信号を作成し、インスタンシエーション外で変換を実行し、その新しい信号をポートマップに割り当てる必要がありました。

データ型の変換に加え、次の例に示すように、ロジックをポートマップに挿入することも可能です。

U0 : my_entity port map (clk => clk, enable => en1 end en2 …

この例では、下位に enable 信号があります。上位では enable が 2 つのほかの信号の AND に接続されています。

以前の VHDL では、前述の例と同様に、これに新しい信号と代入文が必要でしたが、 VHDL-2008 ではこれをインスタンシエーションのポートマップで達成できます。





process (all)

VHDL では、process 文のセンシティビティリストに要素をリストする際、process 文で読み込まれるすべての要素をリストすることは設計者の責任でした。不足しているものがあると、警告メッセージが表示され、デザインにラッチが推論される可能性がありました。

VHDL-2008 では、 process(all) 文を使用してプロセスへのすべての入力が検索されるようにし、ロジックを作成できます。

process(all) beginenable <= en1 and en2;end process;

ジェネリックリストでのジェネリックの参照

VHDL-2008 では、次の例に示すように、ジェネリックで別のジェネリックを参照できます。

entity my_entity is generic (gen1 : integer;gen2 : std_logic_vector(gen1 - 1 downto 0));

以前のバージョンの VHDL では、 gen1 で gen2 の長さを制御することは不可能でした。

緩和された関数戻り値の規則

以前のバージョンの VHDL では、関数 return 式は関数の戻り値型で宣言されているのと同じデータ型である必要がありました。

VHDL-2008 ではこの規則が緩和され、return 式を暗示的に戻り値型に変換することが可能です。次に例を示します。

subtype my_type1 is std_logic_vector(9 downto 0);subtype my_type2 is std_logic_vector(4 downto 0);

function my_function (a,b : my_type2) return my_type1 isbeginreturn (a&b);end function;

連結はスタティックではないので、これは VHDL ではエラーまたは警告となります、 VHDL-2008 では許容されます。

グローバルおよびローカルでスタティックな論理式への拡張

VHDL では、多くのタイプの場所で論理式がスタティックである必要があります。たとえば、連結を使用するとスタティック値は返されず、スタティック値が必要な演算子または関数で使用するとエラーとなります。 VHDL-2008 では、連結などのより多くの論理式でスタティック値を返すことが可能となっており、柔軟性が高くなっています。

スタティック範囲および範囲内での整数式

VHDL では、あるオブジェクトの範囲を使用して別のオブジェクトの範囲を宣言することが可能でした。次に例を示します。

for I in my_signal’range…

この場合、 my_signal’range が固定されている必要があり、 my_signal が制約なしのデータ型として宣言されているとエラーになります。 VHDL-2008 では、エラボレーション時に範囲を取得するのでこれが許容されます。





ブロックコメント

VHDL では、コメントの各行に「--」が必要でした。 VHDL-2008 では、 /* と */ 行を使用したコメントのブロックがサポートされます。

process(clk) beginif clk’event and clk=’1’ then/* this is a blockcomment */out1 <= in1;end if;end process;




第 6 章

Verilog サポート

概要この章では、 Vivado® 合成での Verilog ハードウェア記述言語のサポートについて説明します。

Verilog デザイン複雑な回路は通常、トップダウン手法を使用して設計されます。

• 設計プロセスの各段階で、さまざまな仕様レベルが必要となります。たとえば、アーキテクチャレベルでは、仕様はブロック図または ASM (Algorithmic State Machine) チャートに対応します。

• ブロックまたは ASM 段階は、次のような N ビットワイヤで接続されるレジスタトランスファーブロックに対応します。

° レジスタ

° 加算器

° カウンター

° マルチプレクサー

° インターコネクトロジック

° 有限ステートマシン (FSM)

• Verilog では、 ASM チャートおよび回路図などをコンピューター言語で記述できます。




第 6 章 : Verilog サポート

Verilog の機能Verilog では、ビヘイビアー記述および構造言語記述の両方が可能で、さまざまな抽象レベルでデザインオブジェクトを表現できます。

• Verilog を使用してハードウェアを設計すると、次のようなソフトウェアの概念を利用できます。

° 並列処理

° オブジェクト指向プログラム

• Verilog の構文は、 C 言語および Pascal に類似しています。

• Vivado 合成では、 IEEE 1364 がサポートされます。

• Verilog 合成での Verilog サポートでは、グローバル回路および各ブロックを効率的に記述できます。

° 合成は、各ブロックに適な合成フローを使用して実行されます。

° ここで合成とは、 Verilog のビヘイビアー記述と構造記述を、フラット化されたゲートレベルのネットリストにコンパイルすることを指します。生成されたネットリストは、 Virtex® デバイスなどのプログラマブルロジックデバイスをカスタムプログラムするために使用できます。

° 次のものに対して、それぞれ異なる合成方法が使用されます。

- 数値演算ブロック

- インターコネクトロジック

- 有限ステートマシン (FSM) コンポーネント

基本的な Verilog の概念については、『IEEE Standard VHDL Language Reference Manual』を参照してください。

Verilog-2001 サポート

Vivado 合成では、 Verilog-2001 の次の機能がサポートされます。

• generate 文

• ポート /データ型を 1 つの文で宣言

• ANSI 形式のポートリスト

• モジュールパラメーターポートリスト

• ANSI C 形式のタスク /関数宣言

• カンマで区切ったセンシティビティリスト

• 組み合わせロジックセンシティビティ

• 継続代入文のデフォルトネット

• デフォルトネット宣言のディスエーブル

• インデックス付きベクター部分選択

• 多次元配列

• ネットおよび実数データ型の配列

• 配列ビット選択および部分選択

• 符号付きレジスタ、ネット、およびポート宣言

• 符号付き整数

• 符号付き論理式

• 算術シフト演算子





• 32 ビットを超える幅の自動的な拡張

• べき乗演算子

• N サイズのパラメーター

• 明示的なインラインパラメーター渡し

• 固定ローカルパラメーター

• 拡張された条件付きコンパイル

• ファイルおよび行のコンパイラ指示子

• 変数による部分選択

• 再帰タスクおよび関数

• 定数関数

詳細は、次を参照してください。

• Sutherland, Stuart 著『Verilog 2001: A Guide to the New Features of the Verilog Hardware Description Language』 (2002)

• 『IEEE Standard Verilog Hardware Description Language Manual』 (IEEE Standard1364-2001)

Verilog-2001 の変数による部分選択

Verilog-2001 では、変数を使用してベクターからビットのグループを選択できます。

変数による部分選択は、 2 つの明示的な値で範囲を指定するのではなく、範囲の開始点とベクターの幅を指定して定義します。部分選択の開始点はさまざまです。部分選択の幅は定数のままです。

変数による部分選択の Verilog コード例

reg [3:0] data;reg [3:0] select; // a value from 0 to 7wire [7:0] byte = data[select +: 8];

表 6-1 : 変数による部分選択

シンボル説明

+ (プラス) 部分選択は開始点から増分

- (マイナス) 部分選択は開始点から減分





構造 Verilog構造 Verilog 記述を使用すると、複数のコードブロックを統合し、デザインを階層構造にすることができます。

• コンポーネントはデザインモジュールで表されます。

• コンポーネント間の接続は、コンポーネントインスタンシエーション文で指定されます。

• コンポーネントインスタンシエーション文には、次の特徴があります。

° コンポーネントを別のコンポーネントまたは回路で使用する場合に、コンポーネントのインスタンスを指定します。

° 識別子で区別されます。

° ローカルコンポーネント宣言部分で宣言されたコンポーネントの名前が指定されます。

° 関連付けリスト (かっこで囲まれたリスト ) が含まれます。このリストでは、該当するローカルポートに関連付けられている信号およびポートが指定されます。

ビルトインロジックゲート

Verilog では、多数のビルトインロジックゲートが提供されています。

• ロジックゲートをインスタンシエートして、大型のロジック回路を構築します。

• ビルトインロジックゲートで記述される論理関数は、次のとおりです。

° AND

° OR

° XOR

° NAND

° NOR

° NOT

表 6-2 : ハードウェア構造の基本概念

概念説明

コンポーネント構築または基本ブロック

ポートコンポーネントの I/O コネクタ

信号コンポーネント間のワイヤに対応

表 6-3 : Verilog のコンポーネント

項目表示内容

宣言外部コンポーネントポートを含む外観

本体内部コンポーネントのビヘイビアーまたは構造





2 入力 XOR 関数の例

次のコード例では、ビルトインモジュールの各インスタンスに次のような固有のインスタンス名が指定されています。

• a_inv

• b_inv

• out

module build_xor (a, b, c);input a, b;output c;wire c, a_not, b_not;

not a_inv (a_not, a); not b_inv (b_not, b); and a1 (x, a_not, b); and a2 (y, b_not, a); or out (c, x, y);

endmodule

半加算器の例

次に、 4 つの 2 入力 NAND モジュールから構成される半加算器の構造記述例を示します。

module halfadd (X, Y, C, S);input X, Y;output C, S;wire S1, S2, S3;

nand NANDA (S3, X, Y); nand NANDB (S1, X, S3); nand NANDC (S2, S3, Y); nand NANDD (S, S1, S2); assign C = S3;

endmodule





定義済みプリミティブのインスタンシエーション

Verilog の構造記述では、ゲート、レジスタなどの定義済みプリミティブや、 CLKDLL および BUFG のようなザイリンクス特有のプリミティブをインスタンシエートして回路を記述できます。

これらのプリミティブは、 Verilog のプリミティブに追加され、 XST Verilog ライブラリ (unisim_comp.v) で提供されます。

FDC および BUFG プリミティブをインスタンシエートする例

FDC および BUFG の定義は、 unisim_comp.v ライブラリファイルに含まれます。

module example (sysclk, in, reset, out);input sysclk, in, reset;output out;reg out;wire sysclk_out;

FDC register (out, sysclk_out, reset, in); //position based referencingBUFG clk (.O(sysclk_out),.I(sysclk)); //name based referencing

Verilog のパラメーター

Verilog のパラメーターには、次の特徴があります。

• 簡単に再利用および拡張可能なパラメーター指定コードを作成できます。

• コードを読みやすくし、コンパクトで管理しやすいものにします。

• これらの機能は、次のように記述します。

° バスサイズ

° デザインユニットの特定の反復エレメントの量

• Verilog パラメーターは定数です。パラメーターモジュールの各インスタンシエーションで、デフォルトのパラメーター値を変更可能です。

• VHDL のジェネリックと同等です。 null 文字列パラメーターはサポートされていません。

ジェネリックコマンドラインオプションを使用すると、上位デザインブロックで定義される Verilog パラメーターを再定義できます。これにより、ソースコードを変更しなくてもデザインを簡単に変更できます。これは、IP コアの生成およびフローテストで便利な機能です。





Verilog パラメーターの例

この章ではコード例を示します。


// A Verilog parameter allows to control the width of an instantitated// block describing register logic//// // File:parameter_1.v//module myreg (clk, clken, d, q);

parameter SIZE = 1;

input clk, clken; input [SIZE-1:0] d; output reg [SIZE-1:0] q; always @(posedge clk)

begin if (clken) q <= d; end

endmodule

module parameter_1 (clk, clken, di, do);

parameter SIZE = 8;

input clk, clken; input [SIZE-1:0] di; output [SIZE-1:0] do;

myreg #8 inst_reg (clk, clken, di, do);

endmodule






パラメーターおよび generate-for の例

次のコード例は、パラメーターと generate-for 構文を使用して反復エレメントの作成を制御する方法を示します。詳細は、 229 ページの「generate ループ文」を参照してください。

//// A shift register description that illustrates the use of parameters and// generate-for constructs in Verilog//// File: parameter_generate_for_1.v//module parameter_generate_for_1 (clk, si, so);

parameter SIZE = 8;

input clk;input si;output so;

reg [0:SIZE-1] s;

assign so = s[SIZE-1];

always @ (posedge clk) s[0] <= si;

genvar i;generate for (i = 1; i < SIZE; i = i+1) begin : shreg always @ (posedge clk) begin s[i] <= s[i-1]; end end endgenerate endmodule

Verilog パラメーターと属性の競合

次が原因で Verilog パラメーターと属性が競合することがあります。

• Verilog コードのインスタンスとモジュールの両方にパラメーターおよび属性を適用できる。

• 属性を制約ファイルでも指定できる。





Verilog の使用制限

Vivado 合成で Verilog を使用する場合、次のような制限があります。

• 大文字/小文字の区別

• ブロッキングおよびノンブロッキング代入文

• 整数の処理

大文字/小文字の区別

Vivado 合成では、大文字と小文字が区別されます。

• Verilog では大文字と小文字が区別されるので、モジュール名、インスタンス名、および信号名は、大文字と小文字が異なれば別の名前として識別されます。

° Vivado 合成では、大文字/小文字だけが異なるインスタンス名および信号名を含むデザインは合成可能です。

° 大文字/小文字だけが異なるモジュール名が含まれる場合は、エラーが発生します。

• オブジェクト名を大文字/小文字の違いだけで区別することはお勧めしません。大文字/小文字だけで名前を区別すると、混合言語プロジェクトで問題が発生します。

ブロッキングおよびノンブロッキング代入文

Vivado 合成では、ブロッキングおよびノンブロッキング代入文がサポートされます。

• ブロッキング代入文とノンブロッキング代入文を混合しないでください。

• ブロッキング代入文とノンブロッキング代入文を混合してもデザインはエラーなしで合成されますが、シミュレーションでエラーが発生することがあります。

使用不可能な例 1

同じ信号にブロッキング代入文とノンブロッキング代入文を混合しないでください。

always @(in1)beginif (in2)out1 = in1;

end elseout1 <= in2;

使用不可能な例 2

同じ信号の異なるビットにブロッキング代入文とノンブロッキング代入文を混合しないでください。

if (in2)beginout1[0] = 1'b0;out1[1] <= in1;

end else beginout1[0] = in2;out1[1] <= 1'b1;

end





整数の処理

Vivado 合成では、整数がほかの合成ツールと異なる方法で処理される場合があります。その場合、整数を特定の方法でコード記述する必要があります。

Verilog case 文での整数処理

case 項目式にサイズが指定されていない整数があると、結果が予測不可能になることがあります。

Verilog case 文での整数処理の例

次のコード例では、 case 項目式 4 のサイズが指定されていないので、結果が予測不可能になります。この問題を解決するには、この case 項目式 4 のサイズを 3 ビットにします。

reg [2:0] condition1; always @(condition1) begincase(condition1)4 : data_out = 2; // Generates faulty logic3'd4 : data_out = 2; // Does workendcase

end

連結文での整数処理

Verilog 連結文にサイズが指定されていない整数があると、結果が予測不可能になることがあります。整数のサイズが指定されない式を使用すると、次のようになります。

• その式が一時的な信号に代入されます。

• 連結文に一時的な信号が使用されます。

reg [31:0] temp;assign temp = 4'b1111 % 2;assign dout = {12/3,temp,din};

Verilog-2001 の属性とメタコメント

Verilog-2001 属性

• 合成ツールなどのプログラムに特定の情報を渡すために使用します。

• 広く使用されています。

• モジュール宣言およびインスタンシエーション内で、演算子または信号に指定できます。

• コンパイラでほかの属性宣言がサポートされていても、 Vivado 合成では無視されます。

• 次のように使用します。

° 次のような個々のオブジェクトに制約を設定します。

- モジュール

- インスタンス

- ネット

° 次の合成制約を設定します。

- フルケース

- パラレルケース





Verilog メタコメント

• Verilog メタコメントは、 Verilog パーサーで認識されます。

• Verilog メタコメントは、次のような個々のオブジェクトに制約を設定します。

° モジュール

° インスタンス

° ネット

• Verilog メタコメントは、合成で次の指示子を設定します。

° parallel_case および full_case

° translate_on および translate_off

° ツール特定の指示子 (syn_sharing など)

Verilog メタコメントのサポート

Vivado 合成では、次がサポートされます。

• C スタイルおよび Verilog スタイルのメタコメント

° C スタイル

/* ...*/

• C スタイルでは、コメントを複数行にできます。

° Verilog スタイル

// ...

Verilog スタイルのコメントは、行末で終了します。

• translate_off と translate_on

// synthesis translate_on// synthesis translate_off

• パラレルケース

// synthesis parallel_case full_case// synthesis parallel_case// synthesis full_case

• 個々のオブジェクトに対する制約





Verilog メタコメントの構文

// synthesis attribute [of] ObjectName [is] AttributeValue

Verilog メタコメントの構文例

// synthesis attribute RLOC of u123 is R11C1.S0// synthesis attribute HUSET u1 MY_SET// synthesis attribute fsm_extract of State2 is “yes”// synthesis attribute fsm_encoding of State2 is “gray”

Verilog コンストラクト次の表に、 Vivado 合成での Verilog コンストラクトのサポートステータスを示します。

表 6-4 : Verilog コンストラクト

Verilog 定数

定数サポートステータス

整数サポートあり

実数サポートあり

文字列サポートなし

Verilog データ型

ネット型 • tri0• tri1• trireg

サポートなし

すべての駆動電流無視

real および realtime レジスタサポートなし

すべての名前付きイベントサポートなし

遅延無視

Verilog 手続き代入文

assign 制限付きでサポート。詳細は、「assign および deassign 文」を参照してください。

deassign 制限付きでサポート。詳細は、「assign および deassign 文」を参照してください。

force サポートなし

release サポートなし

forever 文サポートなし

repeat 文サポートあり (repeat 値は定数にする必要あり )

for 文サポートあり (範囲はスタティックにする必要あり )

delay (#) 無視

event (@) サポートなし





wait サポートなし

名前付きイベントサポートなし

並列ブロックサポートなし

指定ブロック無視

ディスエーブルサポートあり (for および repeat ループ文を除く )

Verilog デザイン階層

モジュール定義サポートあり

マクロモジュール定義サポートなし

階層名サポートなし

defparam サポートあり

インスタンスの配列サポートあり

Verilog コンパイラ指示子

`celldefine èndcelldefine 無視

`default_nettype サポートあり

`define サポートあり

ìfdef èlse èndif サポートあり

ùndef、 ìfndef、 èlsif サポートあり

ìnclude サポートあり

`resetall 無視

`timescale 無視

ùnconnected_drive `nounconnected_drive

無視

ùselib サポートなし

`file、 `line サポートあり

表 6-4 : Verilog コンストラクト (続き)

Verilog 定数

定数サポートステータス





Verilog のシステムタスクおよび関数Vivado 合成では、次の表に示すシステムタスクまたは関数がサポートされます。サポートされないシステムタスクは無視されます。

表 6-5 : システムタスクとそのサポートステータス

システムタスクおよび関数ステータスコメント

$display サポートありエスケープシーケンスは %d、 %b、 %h、 %o、 %c、および %s に制限されます。

$fclose サポートあり

$fdisplay 無視

$fgets サポートあり

$finish サポートありアクティブになることのない条件分岐文でのみサポートされます。

$fopen サポートあり

$fscanf サポートありエスケープシーケンスは %b および %d に制限されます。

$fwrite 無視

$monitor 無視

$random 無視

$readmemb サポートあり

$readmemh サポートあり

$signed サポートあり

$stop 無視

$strobe 無視

$time 無視

$unsigned サポートあり

$write サポートありエスケープシーケンスは %d、 %b、 %h、 %o、 %c、および %s に制限されます。

その他すべて無視





変換関数の使用$signed および $unsigned システムタスクは、任意の式で次の構文を使用して呼び出すことができます。

$signed(expr) または $unsigned(expr)

• これらの呼び出しの戻り値は、入力値と同じサイズです。

• 戻り値の符号は、以前の符号にかかわらず強制されます。

ファイル I/O タスクを使用したメモリの内容の読み込み

$readmemb および $readmemh システムタスクは、ブロックメモリの初期化に使用できます。

• 2 進数の場合は $readmemb を使用します。

• 16 進数の場合は $readmemh を使用します。

• Vivado 合成とシミュレータで処理の違いが発生しないようにするため、インデックスパラメーターを使用します。

$readmemb("rams_20c.data",ram, 0, 7);

サポートされるエスケープシーケンス

• %h

• %d

• %o

• %b

• %c

• %s

構文例

次に、 2 進数の定数値を10 進数でレポートする構文例を示します。

parameter c = 8’b00101010;initial begin$display ("The value of c is %d", c);

end

ログファイルの例

Vivado 合成では、次の情報がログファイルに記述されます。

Analyzing top module <example>. c = 8'b00101010"foo.v" line 9:$display : The value of c is 42





Verilog プリミティブVivado 合成では、表 6-6 に示すプリミティブを除く Verilog ゲートレベルプリミティブがサポートされます。

次の Verilog スイッチレベルプリミティブはサポートされません。

cmos、 nmos、 pmos、 rcmos、 rnmos、 rpmos、 rtran、 rtranif0、 rtranif1、 tran、 tranif0、tranif1

ゲートレベルプリミティブの構文

gate_type instance_name (output, inputs,...);

ゲートレベルプリミティブの例

and U1 (out, in1, in2); bufif1 U2 (triout, data, trienable);

サポートされない Verilog ゲートレベルプリミティブ

次の表に、 Vivado 合成でサポートされていないゲートレベルプリミティブを示します。

表 6-6 : サポートされない Verilog ゲートレベルプリミティブ

プリミティブステータス

プルダウンおよびプルアップサポートなし

駆動電流および遅延無視

プリミティブの配列サポートなし





Verilog の予約キーワード次の表に、予約キーワードを示します。アスタリスク (*) の付いているキーワードは Verilog の予約キーワードですが、 Vivado 合成ではサポートされません。

.

表 6-7 : Verilog の予約キーワード

always and assign automatic

begin buf bufif0 bufif1

case casex casez cell*

cmos config* deassign default

defparam design* disable edge

else end endcase endconfig*

endfunction endgenerate endmodule endprimitive

endspecify endtable endtask event

for force forever fork

function generate genvar highz0

highz1 if ifnone incdir*

include* initial inout input

instance* integer join larger

liblist* library* localparam macromodule

medium module nand negedge

nmos nor noshow-cancelled* not

notif0 notif1 or output

parameter pmos posedge primitive

pull0 pull1 pullup pulldown

pulsestyle- _ondetect* pulsestyle- _onevent* rcmos real

realtime reg release repeat

rnmos rpmos rtran rtranif0

rtranif1 scalared show-cancelled* signed

small specify specparam strong0

strong1 supply0 supply1 table

task time tran tranif0

tranif1 tri tri0 tri1

triand trior trireg use*

vectored wait wand weak0

weak1 while wire wor

xnor xor





Verilog ビヘイビアー記述Vivado 合成では、特に記述のない限り、 Verilog ビヘイビアー記述がサポートされます。

Verilog ビヘイビアー記述の変数

• Verilog ビヘイビアー記述の変数は、整数として宣言します。

• これらの宣言はテストコードでのみ使用されます。実際のハードウェア記述では、reg や wire などのデータ型を使用できます。

• reg と wire の違いは、変数の値が reg では手続きブロックで、 wire では継続代入文で指定される点です。

° reg および wire のデフォルト幅はどちらも 1 ビット (スカラー ) です。

° reg または wire 宣言で N ビット幅 (ベクター ) を指定するには、角かっこ ([ ]) 内に左のビット位置と右のビット位置をコロンで区切って定義します。

° Verilog-2001 では、 reg および wire データ型のどちらも符号付きまたは符号なしにできます。

変数宣言の例

reg [3:0] arb_priority;wire [31:0] arb_request;wire signed [8:0] arb_signed;

初期値

Verilog-2001 では、レジスタを宣言するときにに初期化できます。

• 指定可能な初期値は、次のような値です

° 定数値です。

° 以前の初期値に依存させることはできません。

° 関数またはタスク呼び出しは使用できません。

° レジスタに伝搬するパラメーター値にできます。

° ベクターのすべてのビットを指定します。

• 宣言部でレジスタの初期値を指定した場合、グローバルリセット時または電源投入時にレジスタの出力がその値に初期化されます。

• この方法で指定された初期値は、次のようになります。

° レジスタの INIT 属性として Verilog ファイルに渡されます。

° ローカルリセットには依存しません。

レジスタへの初期値の割り当て

レジスタにセット / リセット (初期) 値を指定できます。

• レジスタのリセットラインが適な値になったときにレジスタに代入する値を指定します。次のコード例を参照してください。

• 初期値として変数を指定すると、値は次のようになります。

° 値はフリップフロップとしてインプリメントされ、その出力はローカルリセットで制御されます。

° 値は FDP または FDC フリップフロップとして Verilog ファイルに渡されます。





初期値の例 1

reg arb_onebit = 1'b0;reg [3:0] arb_priority = 4'b1011;

初期値の例 2

always @(posedge clk)beginif (rst)arb_onebit <= 1'b0;

end

reg および wire の配列

Verilog では、 reg および wire の配列を使用できます。

配列の例 1

次のコード例は、 32 エレメントの配列を示します。エレメントの幅はそれぞれ 4 ビットです。

reg [3:0] mem_array [31:0];

配列の例 2

次のコード例は、 64 個の 8 ビット幅エレメントの配列を示します。これらのエレメントは、構造記述の Verilog コードでのみ代入できます。

wire [7:0] mem_array [63:0];

多次元配列

Vivado 合成では、 2 次元までの多次元配列型がサポートされます。

• 次の多次元配列が可能です。

° 任意のネット

° 任意の変数データ型

• 配列を使用したコード代入や数値演算が可能です。

• 一度に選択できる配列のエレメントは 1 つのみです。

• 多次元配列を次のものに渡すことはできません。

° システムタスクまたは関数

° 通常タスクまたは関数

多次元配列の例 1

次のコード例は、 256 x 16 ワイヤエレメント (各 8 ビット ) の配列を記述しています。これらのエレメントは、構造記述の Verilog コードでのみ代入できます。

wire [7:0] array2 [0:255][0:15];





多次元配列の Verilog 例 2

次のコード例は、 256 x 8 レジスタエレメント (各 64 ビット ) の配列を記述しています。これらのエレメントは、ビヘイビアー記述の Verilog コードでのみ代入できます。

reg [63:0] regarray2 [255:0][7:0];

データ型

Verilog のビットデータ型には、次の4 つの値があります。

• 0 : 論理 0

• 1 : 論理 1

• x : 不明の論理値

• z : ハイインピーダンス

サポートされるデータ型

• ネット

° wire

• レジスタ

° reg

° integer

• 定数

° parameter

° 多次元配列 ( メモリ )

ネットおよびレジスタ

ネットおよびレジスタは次のいずれかにできます。

• 単ビット (スカラー )

• 複数ビット (ベクター )

ビヘイビアー記述のデータ型の例

次に、 Verilog モジュールの宣言部に含まれる Verilog データ型の例を示します。

wire net1; // single bit net reg r1; // single bit registertri [7:0] bus1; // 8 bit tristate bus reg [15:0] bus1; // 15 bit registerreg [7:0] mem[0:127]; // 8x128 memory register parameter state1 = 3'b001; // 3 bit constant parameter component = “TMS380C16”; // string





使用可能な文

Vivado 合成では、 Verilog ビヘイビアー記述で有効な文がサポートされます。

• 有効な文 (変数および信号代入) は次のとおりです。

° <変数> = <論理式>

° if (<条件>) 文

° else 文

° case (<論理式>) 文

expression: statement...default: statementendcase

° for (<変数> = <論理式>; <条件>; <変数> = <変数> + <論理式>) 文

° while (<条件>) 文

° forever 文

° function および task

• すべての変数は、 integer (整数) または reg (レジスタ ) として宣言されます。

• 変数は wire として宣言することはできません。

論理式

Verilog ビヘイビアー記述の論理式には、次のものがあります。

• 定数

• 次の演算子を含む変数

° 数値演算子

° 論理演算子

- ビット

- 論理

° 比較演算子

° 条件演算子

論理演算子

論理演算子がビットまたは論理のどちらのカテゴリに属するかは、演算子が適用される論理式に 1 ビットが含まれるか複数のビットが含まれるかによります。





サポートされる演算子

サポートされる論理式

表 6-8 : サポートされる演算子

数値演算子論理演算子比較演算子条件演算子

+ & < ?

- && ==

* | ===

** || <=

/ ^ >=

% ~ >=

~^ !=

^~ !==

<< >

>>

<<<

>>>

表 6-9 : サポートされる論理式

論理式シンボルステータス

連結 {} サポートあり

複製 {{}} サポートあり

数値演算 +、 -、 *、 ** サポートあり

除算 / 2 番目のオペランドが 2 のべき乗の定数の場合、または両方のオペランドが定数の場合にサポート

剰余 % 2 番目のオペランドが 2 のべき乗の定数の場合にサポート

加算 + サポートあり

減算 - サポートあり

乗算 * サポートあり

べき乗 ** サポートあり • 両方のオペランドが定数で、 2 番目のオペランドが

負でない場合

• 初のオペランドが 2 の場合、 2 番目のオペランドは変数にすることが可能

• Vivado 合成では実数データ型はサポートされず、結果が実数となるオペランドの組み合わせを使用するとエラーが発生

• X (不明) およびZ (ハイインピーダンス) は使用不可

比較演算 >、 <、 >=、 <= サポートあり

論理否定 ! サポートあり





論理 AND && サポートあり

論理 OR || サポートあり

論理等号 == サポートあり

論理不等号 != サポートあり

ケース等号 === サポートあり

ケース不等号 !== サポートあり

ビット単位の否定 ~ サポートあり

ビット単位の AND & サポートあり

ビット単位の OR | サポートあり

ビット単位の排他的 OR ^ サポートあり

ビット単位の等価 ~^、 ^~ サポートあり

リダクション AND & サポートあり

リダクション NAND ~& サポートあり

リダクション OR | サポートあり

リダクション NOR ~| サポートあり

リダクション XOR ^ サポートあり

リダクション XNOR ~^、 ^~ サポートあり

左シフト << サポートあり

符号付き右シフト >>> サポートあり

符号付き左シフト <<< サポートあり

右シフト >> サポートあり

条件演算子 ?: サポートあり

イベント OR or、 ',' サポートあり

表 6-9 : サポートされる論理式 (続き)

論理式シンボルステータス





論理式の評価

次の表の === と !== には、次のような特徴があります。

• 特殊な比較演算子です。

• シミュレーションで使用され、変数に値 x または z が代入されているかを確認します。

• 合成では、これらの演算子は == および != として処理されます。

もよく使用される演算子での論理式の評価結果

ブロック

Vivado 合成では、一部のブロック文がサポートされています。

• ブロック文には、次のような特徴があります。

° 複数の文をグループ化

° begin キーワードで開始し、 end キーワードで終了

° ブロック内では、記述された順に文が実行される

• Vivado 合成では、順次ブロックのみがサポートされます。

• Vivado 合成では、パラレルブロックはサポートされません。

• ブロック内の手続き文は、すべてモジュール内で定義します。

表 6-10 : もよく使用される演算子での論理式の評価結果

a b a==b a===b a!=b a!==b a&b a&&b a|b a||b a^b

0 0 1 1 0 0 0 0 0 0 0

0 1 0 0 1 1 0 0 1 1 1

0 x x 0 x 1 0 0 x x x

0 z x 0 x 1 0 0 x x x

1 0 0 0 1 1 0 0 1 1 1

1 1 1 1 0 0 1 1 1 1 0

1 x x 0 x 1 x x 1 1 x

1 z x 0 x 1 x x 1 1 x

x 0 x 0 x 1 0 0 x x x

x 1 x 0 x 1 x x 1 1 x

x x x 1 x 0 x x x x x

x z x 0 x 1 x x x x x

z 0 x 0 x 1 0 0 x x x

z 1 x 0 x 1 x x 1 1 x

z x x 0 x 1 x x x x x

z z x 1 x 0 x x x x x





• 手続き型ブロックには、次の 2 種類があります。

° initial ブロック

° always ブロック

• 各ブロックは begin キーワードで開始し、 end キーワードで終了します。 initial ブロックは合成では無視されるので、ここでは always ブロックのみを説明します。

• always ブロックは通常、次のフォーマットで記述されます。各文は手続き代入文であり、セミコロンで区切られます。

always begin statement.... end

モジュールVerilog では、デザインコンポーネントはモジュールで表されます。モジュールは宣言およびインスタンシエートする必要があります。

モジュール宣言

• Verilog ビヘイビアー記述のモジュール宣言には、次が含まれます。

° モジュール名

° I/O ポートのリスト

° 機能を定義するモジュール本体

• モジュールは、 endmodule で終了する必要があります。

I/O ポート

• 回路の I/O ポートはモジュール宣言にリストします。

• 各 I/O ポートに次を指定します。

° 名前

° モード : 入力、出力、入出力

° ポートが配列型の場合、範囲情報

Verilog ビヘイビアー記述のモジュール宣言の例 1

module example (A, B, O);input A, B;output O;assign O = A & B;

endmodule

Verilog ビヘイビアー記述のモジュール宣言の例 2

module example ( input A, inputB, output O);

assign O = A & B;

endmodule





モジュールインスタンシエーション

Verilog ビヘイビアー記述のモジュールインスタンシエーション文には、次の特徴があります。

• インスタンス名を定義します。

• ポート関連リストが含まれます。ポート関連リストでは、インスタンスが親モジュールでどのように接続されるかが指定されます。ポート関連リストの各エレメントは、モジュール宣言のフォーマルポートと親モジュールの実際のネットを関連付けます。

• 別のモジュールにインスタンシエートされます。次のコード例を参照してください。

Verilog ビヘイビアー記述のモジュールインスタンシエーションの例

module top (A, B, C, O); input A, B, C; output O;wire tmp;

example inst_example (.A(A), .B(B), .O(tmp));

assign O = tmp | C;

endmodule

継続代入文

Vivado 合成では、明示的継続代入文および暗示的継続代入文の両方がサポートされます。

• 継続代入文は、組み合わせロジックを簡潔に記述するために使用します。

• Vivado 合成では、継続代入文で指定した遅延および駆動電流は無視されます。

• 継続代入文は、 wire および tri データ型にのみ使用可能です。

明示的継続代入文

明示的継続代入は、ネットを定義した後に assign キーワードを使用してで代入式を指定します。

wire mysignal;...assign mysignal = select ? b : a;

暗示的継続代入文

暗示的継続代入文では assign キーワードは使用せず、宣言文と代入式の組み合わせで定義します。

wire misignal = a | b;





手続き代入文• Verilog ビヘイビアー記述の手続き代入文には、次のような特徴があります。

° reg として宣言された変数に値を代入します。

° always ブロック、タスク、関数で初に使用されます。

° レジスタおよび有限ステートマシン (FSM) コンポーネントを記述します。

• Vivado 合成では、次がサポートされます。

° 組み合わせ関数

° 組み合わせおよび順次タスク

° 組み合わせおよび順次 always ブロック

組み合わせ always ブロック

組み合わせロジックは、 Verilog のタイミング制御文を使用すると効率的に記述できます。

• 遅延タイミング制御文 [#]

• イベント制御タイミング制御文 [@]

遅延タイミング制御文

遅延タイミング制御文 [#] には、次のような特徴があります。

• シミュレーションにのみ関係します。

• 合成では無視されます。

イベント制御タイミング制御文

イベント制御タイミング制御文 [@] を使用した組み合わせロジックの記述は、次のようなものです。

• 組み合わせ always ブロックには、 always@ の後にかっこで囲まれたセンシティビティリストがあります。 .

• センシティビティリストにある信号のいずれかにイベント (値の変化またはエッジ) が発生すると、 always ブロックが実行されます。

• センシティビティリストには、次を含めることができます。

° if や case などの条件で使用する信号

° 代入文の右辺の信号

• 信号のリストの代わりに ( ) のなしで @ を使用すると、説明したように、 always ブロックの信号のいずれかにイベントが発生した場合に、 always ブロックが実行されます。

• 組み合わせプロセスでは、 if 文または case 文のすべての分岐で信号が明示的に代入されていない場合、後の値を保持するラッチが生成されます。

• プロセスには、次の文が使用されます。

° 変数代入文および信号代入文

° if-else 文

° case 文

° for-while ループ文

° 関数およびタスク呼び出し





if-else 文Vivado 合成では、 if-else 文がサポートされています。

• if-else 文では、真偽条件 (true/false) によって実行される文が決まります。

° 条件が真と判断された場合は、初の文が実行されます。

° 条件が偽、 x、または z と判断された場合は else 文が実行されます。

• キーワード begin および end を使用すると、複数の文を含むブロックを実行できます。

• if-else 文はネストさせることができます。

if-else 文の例

次のコード例は、 if-else 文を使用してマルチプレクサーを記述しています。

module mux4 (sel, a, b, c, d, outmux);input [1:0] sel;input [1:0] a, b, c, d;output [1:0] outmux;reg [1:0] outmux;

always @(sel or a or b or c or d)beginif (sel[1])if (sel[0])outmux = d;elseelseoutmux = c;if (sel[0])outmux = b;

end endmoduleelseoutmux = a;





case 文Vivado 合成では、 case 文がサポートされています。

• case 文は論理式を比較し、複数の並列分岐の 1 つを実行します。

° 分岐は記述された順に評価されます。

° 初に真と判断された分岐が実行されます。

° どの分岐も偽である場合は、 default 分岐が実行されます。

• case 文では、サイズ指定のない整数を使用しないでください。整数のサイズを必ずビット数で指定してください。そうしないと、結果が予測不可能なものになります。

• casez は、分岐のすべてのビット位置の z 値をドントケアとして処理します。

• casex は、分岐のすべてのビット位置の x および z 値をドントケアとして処理します。

• casez 文または casex 文では、クエスチョンマーク (?) もドントケアとして使用できます。

case 文を使用したマルチプレクサーの例

module mux4 (sel, a, b, c, d, outmux);input [1:0] sel;input [1:0] a, b, c, d;output [1:0] outmux;reg [1:0] outmux;

always @(sel or a or b or c or d) begin if (sel[1]) if (sel[0]) outmux = d;

else else outmux = c;

if (sel[0]) outmux = b;

end endmodule

優先順処理の回避

• 上記の case 文の例では、入力 sel の値が記述された順に評価されます。

• この優先順処理を回避するには、次を実行します。

° parallel_case という Verilog 属性を使用して、 sel 入力が並列に評価されるようにします。

° case 文を次のものに置き換えます。

(* parallel_case *) case(sel)





for および repeat 文Vivado 合成では、for および repeat 文がサポートされています。always ブロックでは、繰り返しまたはビットスライス構造を記述するのにも for 文または repeat 文を使用できます。

for 文for 文では、定数の範囲、および <、 <=、 >、 >= 演算子を使用したテスト条件の停止がサポートされます。

for 文では、次のいずれかに適合する次ステップの計算もサポートされます。

• var = var + step

• var = var - step

説明 :

° ver : ループ変数

° step : 定数値

repeat 文repeat 文では定数値のみがサポートされます。

while ループ文

always ブロックでは、 while ループ文を使用して繰り返し処理を実行できます。

• while ループ文には、次の特徴があります。

° テスト式が始めから偽の場合は実行されません。

° テスト式が偽になるまで、ほかの文を実行します。

• 有効な Verilog 論理式であれば、どれでもテスト式として使用できます。

• ループが恒久的に実行されるのを防ぐには、 -loop_iteration_limit オプションを使用します。

• while ループ文には、 disable 文を含めることができます。 disable 文は、ラベルが付いているブロック内で次のように使用します。

disable <blockname>

while ループ文の例

parameter P = 4; always @(ID_complete) begin :UNIDENTIFIEDinteger i; reg found; unidentified = 0; i = 0;found = 0;while (!found && (i < P))beginfound = !ID_complete[i];unidentified[i] = !ID_complete[i];i = i + 1;

end





順次 always ブロック

Vivado 合成では、順次 always ブロックがサポートされています。

• always ブロックと次のエッジトリガイベント (posedge または negedge) を含むセンシティビティリストを使用して順序回路を記述します。

° クロックイベント (必須)

° オプションのセット / リセットイベント (非同期セット / リセット制御ロジックの記述)

• オプションの非同期信号を記述しない場合、 always ブロックは次のような構文になります。

always @(posedge CLK)begin<synchronous_part>end

• オプションの非同期信号を記述する場合、 always ブロックは次のような構文になります。

always @(posedge CLK or posedge ACTRL1 or à )beginif (ACTRL1)<$asynchronous part>

else<$synchronous_part>

end

順次 always ブロックの例 1

次のコード例では、立ち上がりエッジクロックを使用した 8 ビットレジスタを記述しています。その他の制御信号はありません。

module seq1 (DI, CLK, DO);input [7:0] DI;input CLK;output [7:0] DO;reg [7:0] DO;

always @(posedge CLK) DO <= DI ;endmodule


次のコード例では、アクティブ High の非同期リセットを追加しています。

module EXAMPLE (DI, CLK, ARST, DO);input [7:0] DI;input CLK, ARST;output [7:0] DO;reg [7:0] DO;

always @(posedge CLK or posedge ARST) if (ARST == 1'b1) DO <= 8'b00000000;

else DO <= DI;

endmodule






次のコード例では、アクティブ High の非同期リセットおよびアクティブ Low の非同期セットを記述しています。

module EXAMPLE (DI, CLK, ARST, ASET, DO);input [7:0] DI;input CLK, ARST, ASET;output [7:0] DO;reg [7:0] DO;

always @(posedge CLK or posedge ARST or negedge ASET)if (ARST == 1'b1)DO <= 8'b00000000;

else if (ASET == 1'b1) DO <= 8'b11111111;else

DO <= DI;endmodule


次のコード例では、非同期セット / リセットはなく、同期リセットを持つレジスタを記述しています。

module EXAMPLE (DI, CLK, SRST, DO);input [7:0] DI;input CLK, SRST;output [7:0] DO;reg [7:0] DO;

always @(posedge CLK) if (SRST == 1'b1) DO <= 8'b00000000;

else DO <= DI;

assign および deassign 文Vivado 合成では、 assign 文および deassign 文はサポートされません。

32 ビットを超える場合のビットの拡張

代入文の左辺のビット幅が右辺よりも広い場合は、次の規則に従って左辺の左にパディングが追加されます。

• 右辺が符号付きの場合は、左辺に符号付きビットがパディングとして追加されます。

• 右辺が符号なしの場合は、左辺に 0 がパディングとして追加されます。

• サイズ指定のない x または z 定数の場合は、次の規則に従います。

右辺のも左側のビットが z (ハイインピーダンス) または x (不明) の場合、右辺が符号付きまたは符号なしにかかわらず、左辺にその値 (z またはx) がパディングとして追加されます。





タスクおよび関数• デザインで同じコードを複数回使用する場合、タスクや関数を使用すると、次が可能になります。

° コードの量を削減

° メンテナンスが容易

• タスクおよび関数は、モジュール内で宣言して使用する必要があります。ヘッダー部には、次のパラメーターが含まれます。

° 入力パラメーター (関数の場合)

° 入力/出力/入出力パラメーター (タスクの場合)

• 関数の戻り値は、符号付きまたは符号なしで宣言します。内容は、組み合わせ always ブロックと類似しています。

タスクおよび関数の例 1//// An example of a function in Verilog //// File: functions_1.v//module functions_1 (A, B, CIN, S, COUT); input [3:0] A, B; input CIN; output [3:0] S; output COUT; wire [1:0] S0, S1, S2, S3;

function signed [1:0] ADD; input A, B, CIN; reg S, COUT; begin S = A ^ B ^ CIN; COUT = (A&B) | (A&CIN) | (B&CIN); ADD = {COUT, S}; end endfunction

assign S0 = ADD (A[0], B[0], CIN), S1 = ADD (A[1], B[1], S0[1]), S2 = ADD (A[2], B[2], S1[1]), S3 = ADD (A[3], B[3], S2[1]), S = {S3[0], S2[0], S1[0], S0[0]}, COUT = S3[1];

endmodule





タスクおよび関数の例 2次の例では、同じ機能をタスクを使用して記述しています。

// Verilog tasks // tasks_1.v//module tasks_1 (A, B, CIN, S, COUT);input [3:0] A, B;input CIN;output [3:0] S;output COUT;reg [3:0] S;reg COUT;reg [1:0] S0, S1, S2, S3;

task ADD;input A, B, CIN;output [1:0] C;reg [1:0] C;reg S, COUT; begin S = A ^ B ^ CIN; COUT = (A&B) | (A&CIN) | (B&CIN); C = {COUT, S}; endendtask

always @(A or B or CIN)begin ADD (A[0], B[0], CIN, S0); ADD (A[1], B[1], S0[1], S1); ADD (A[2], B[2], S1[1], S2); ADD (A[3], B[3], S2[1], S3); S = {S3[0], S2[0], S1[0], S0[0]}; COUT = S3[1];end

endmodule





再帰タスクおよび関数

Verilog-2001 では、再帰タスクおよび関数がサポートされます。

• 再帰は、 automatic キーワードでのみ使用してください。

• 再帰呼び出しが恒久的に実行されるのを防ぐため、繰り返し回数は 64 回 (デフォルト ) に制限されます。

• 再帰呼び出しの繰り返し回数を変更するには、 -recursion_iteration_limit オプションを使用します。

再帰タスクおよび関数の例

function automatic [31:0] fac;input [15:0] n;if (n == 1)fac = 1;

else

fac = n * fac(n-1); //recursive function callendfunction

定数関数および定数式

Vivado 合成では、定数値を算出する関数呼び出しがサポートされます。

定数は 10 進数の整数であると想定されます。

• 定数は、 2 進、 8 進、 10 進、 16 進で指定できます。

• 定数を指定するには、適切な構文で適切な接頭辞を使用します。





定数関数の例

// A function that computes and returns a constant value//// functions_constant.v//module functions_constant (clk, we, a, di, do); parameter ADDRWIDTH = 8; parameter DATAWIDTH = 4; input clk; input we; input [ADDRWIDTH-1:0] a; input [DATAWIDTH-1:0] di; output [DATAWIDTH-1:0] do;

function integer getSize; input addrwidth; begin getSize = 2**addrwidth; end endfunction

reg [DATAWIDTH-1:0] ram [getSize(ADDRWIDTH)-1:0];

always @(posedge clk) begin if (we) ram[a] <= di; end assign do = ram[a];

endmodule

定数式の例

次の定数式はすべて同じ値を表します。

• 4'b1010

• 4'o12

• 4'd10

• 4'ha





ブロッキングおよびノンブロッキング手続き代入文

ブロッキングおよびノンブロッキング手続き代入文には、タイミングを制御する要素が組み込まれています。

• # および @ はタイミング制御文です。

• 指定されたイベントが発生するまで、その後に続く文は実行されません。

• 合成では、 # の遅延は無視されます。

ブロッキング手続き代入文の例 1

reg a;a = #10 (b | c);

ブロッキング手続き代入文の例 2 (代替方法)

if (in1) out = 1’b0;else out = in2;

この代入文は、プロセスに含まれる追加の文が同時に実行されないようにし、主にシミュレーションで使用されます。

ノンブロッキング手続き代入文の例 1

variable <= @(posedge_or_negedge_bit) expression;

ノンブロッキング代入文は、文が実行されるときに式を評価し、同じプロセス内のほかの文も同時に実行できます。変数は、指定された遅延後に変更されます。

ノンブロッキング手続き代入文の例 2

次に、ノンブロッキング手続き代入文の使用例を示します。

if (in1) out <= 1’b1;else out <= in2;

Verilog マクロ

• Verilog では、マクロは次のように定義されます。

'define TESTEQ1 4'b1101

• 定義されたマクロは、次のように参照されます。

if (request == 'TESTEQ1)

• 'ifdef および 'endif 文は、次を実行します。

° マクロが定義されているかどうかを判断します。

° 条件付きコンパイルを定義します。

• 'ifdef で呼び出されたマクロが定義されている場合、そのコードはコンパイルされます。

° マクロが定義されていない場合は、 'else コマンドに続くコードがコンパイルされます。

° 'else は必須ではありませんが、条件文の後に 'endif が必要です。

• Verilog マクロは、 Verilog マクロコマンドラインオプションを使用して定義または再定義します。

° Verilog マクロを使用すると、 HDL ソースコードを変更せずにデザインを変更できます。

° Verilog マクロは、 IP コアの生成およびフローテストに有益です。





マクロの例 1

'define myzero 0assign mysig = 'myzero;

マクロの例 2

'ifdef MYVARmodule if_MYVAR_is_declared;...endmodule'elsemodule if_MYVAR_is_not_declared;...endmodule'endif

インクルードファイル

Verilog では、HDL ソースコードを複数のファイルに分割できます。別のファイルに含まれるコードを参照するには、現在のファイルで次の構文を使用します。

'include "path/file-to-be-included"

• 相対パスまたは絶対パスのどちらでも使用できます。

• 同じ Verilog ファイルに複数の 'include 文を含めることができます。このようにすると、異なるファイルで異なるモジュールを記述するチームデザイン環境で、コードを管理しやすくなります。

• 'include 文で指定したファイルを認識させるには、 Vivado 合成でこのファイルのディレクトリを指定し、このファイルをプロジェクトディレクトリに含めます。 Vivado 合成では、デフォルトでプロジェクトディレクトリが検索されます。

• 'include 文に相対パスまたは絶対パスを含めます。このパスにより、プロジェクトディレクトリ以外のディレクトリを指定できます。 Verilog のインクルードファイル検索パス (include_dirs) を使用します。このオプションにより、インクルードファイルのディレクトリを直接指定できます。

• デザイン階層を構築するのにインクルードファイルが必要な場合、ファイルはプロジェクトディレクトリに含めるか、相対パスまたは絶対パスを使用して参照する必要があります。ファイルをプロジェクトに追加する必要はありません。

Verilog ビヘイビアー記述のコメント

Verilog ビヘイビアー記述のコメント方法は、 C++ などのプログラミング言語と同様です。

1 行のコメント

コメントが 1 行の場合は、 // で開始します。

// This is a one-line comment.

複数行のブロックコメント

コメントが複数行の場合は、 /* で開始し、 */ で終了します。

/* This is a multiple-line comment.*/





generate 文Verilog ビヘイビアー記述の generate 文には、次のような特徴があります。

• 次を作成できます。

° パラメーター変更可能なスケーラブルコード

° 反復的またはスケーラブルな構造

° 特定の条件を満たすかどうかに依存

• Verilog のエラボレーション中に実行されます。

• 条件に応じてデザインにインスタンシエートされます。

• モジュール範囲内で記述されます。

• generate キーワードで開始します。

• endgenerate キーワードで終了します。

generate 文を使用して作成した構造

generate 文では、次のような構造を作成できます。

• プリミティブまたはモジュールのインスタンス

• initial または always 手続きブロック

• 継続代入文

• ネットおよび変数の宣言

• パラメーターの再定義

• タスクまたは関数の定義

サポートされる generate 文Vivado 合成では、 Verilog ビヘイビアー記述の次の generate 文がサポートされます。

• generate ループ文 (generate-for)

• generate 条件文 (generate-if-else)

• generate ケース文 (generate-case)

generate ループ文

generate-for ループ文を使用すると、モジュール内に 1 つ以上のインスタンスを作成できます。

generate-for ループ文は通常の Verilog for ループ文と同様に使用できますが、次のような制限があります。

• generate-for ループ文のインデックスには、 genvar 変数を使用する必要があります。

• for ループ制御の代入文では、 genvar 変数を参照する必要があります。

• for ループ文の内容は begin 文と end 文で囲みます。

• begin 文には、固有の名前を付けます。





generate ループ文を使用した 8 ビット加算器の例

generate genvar i; for (i=0; i<=7; i=i+1) begin : for_name adder add (a[8*i+7 : 8*i], b[8*i+7 : 8*i], ci[i], sum_for[8*i+7 : 8*i],

c0_or[i+1]); end

endgenerate

generate 条件文

generate-if-else 文は、オブジェクトの生成を条件で制御するために使用します。

• if-else 文の各分岐は begin 文と end 文で囲みます。


generate 条件文のコード例

次の例では、データワードの幅に基づいて、乗算器の 2 つの異なるインプリメンテーションをインスタンシエートしています。

generateif (IF_WIDTH < 10) begin : if_name multiplier_imp1 # (IF_WIDTH) u1 (a, b, sum_if);

endelse begin : else_name multiplier_imp2 # (IF_WIDTH) u2 (a, b, sum_if);

endendgenerate

generate case 文

generate-case 文は、どの条件でどのオブジェクトを生成するかを制御します。

• generate-case 文の各分岐は、 begin 文と end 文で囲みます。






Verilog ビヘイビアー記述の generate-case 文のコード例

次の例では、データワードの幅に基づいて、加算器の 2 つ以上の異なるインプリメンテーションをインスタンシエートしています。

generatecase (WIDTH)1:begin : case1_name

adder #(WIDTH*8) x1 (a, b, ci, sum_case, c0_case);end

2:begin : case2_name

adder #(WIDTH*4) x2 (a, b, ci, sum_case, c0_case); end default:begin : d_case_nameadder x3 (a, b, ci, sum_case, c0_case);

endcase endgenerateend




第 7 章

SystemVerilog サポート

概要Vivado® 合成では、合成可能な SystemVerilog RTL の一部がサポートされます。次のセクションに、これらのデータ型を説明します。

特定のファイルで SystemVerilog を使用デフォルトでは、 *.v ファイルは Verilog 2005 構文で、 *.sv ファイルは SystemVerilog 構文でコンパイルされます。

Vivado IDE で特定の *.v ファイルに SystemVerilog を使用するには、次の手順に従います。

1. ファイルを右クリックし、 [Source Node Properties] をクリックします。

2. [Source File Properties] ウィンドウで、 [Type] フィールドの右側にあるボタンをクリックし、 [Set Type] ダイアログボックスで [File Type] を [Verilog] から [SystemVerilog] に変更して、 [OK] をクリックします。

または、 [Tcl Console] ウィンドウで次の Tcl コマンドを使用します。

set_property file_type SystemVerilog [get_files <filename>.v]

次のセクションで、 Vivado IDE でサポートされる SystemVerilog のデータ型を説明します。




第 7 章 : SystemVerilog サポート

データ型次のデータ型とその制御方法がサポートされています。

宣言

RTL の変数は次のように宣言します。

[var] [DataType] name;

説明 :

° var はオプションで、宣言文にない場合は自動的に推測されます。

° DataType は次のいずれかになります。

- integer_vector_type : bit、 logic、または reg

- integer_atom_type : byte、 shortint、 int、 longint、 integer、または time

- non_integer_type : shortreal、 real、または realtime

- struct

- enum

整数データ型

SystemVerilog では、次の整数型がサポートされます。

• shortint : 2 値の 16 ビット符号付き整数

• int : 2 値の 32 ビット符号付き整数

• longint : 2 値の 64 ビット符号付き整数

• byte : 2 値の 8 ビット符号付き整数

• bit : 2 値のユーザー定義のベクターサイズ

• logic : 4 値のユーザー定義のベクターサイズ

• reg : 4 値のユーザー定義のベクターサイズ

• integer : 4 値の 32 ビット符号付き整数

• time : 4 値の 64 ビット符号なし整数

4 値および 2 値とは、これらのデータ型に割り当てることのできる値を示しています。

• 2 値の場合は 0 および 1 を使用できます。

• 4 値の場合は X と Z も使用できます。

X と Z 値は常に合成できるわけではないので、 2 値と 4 値は同じように合成されます。

注意 : 4 値の変数を使用する場合、RTL とシミュレーションの不一致が発生する可能性があるので、注意してください。

• デフォルトでは、byte、shortint、int、integer、および longint のデータ型は符号付きの値になります。

• bit、 reg、および logic は符号なしの値になります。





実数

合成では実数がサポートされますが、ロジックを作成するためには使用できず、パラメーター値としてのみ使用できます。 SystemVerilog では、次の実数型がサポートされます。

• real

• shortreal

• realtime

Void データ型 void データ型は、戻り値のない関数でのみサポートされます。

ユーザー定義型

Vivado 合成では、 typedef キーワードを使用してユーザーが定義したデータ型がサポートされます。次の構文を使用します。

typedef data_type type_identifier {size};

または

typedef [enum, struct, union] type_identifier;

列挙型

列挙型は、次の構文で宣言できます。

enum [type] {enum_name1, enum_name2...enum_namex} identifier

データ型を指定しない場合は、デフォルトで int になります。次に例を示します。

enum {sun, mon, tues, wed, thurs, fri, sat} day_of_week;

このコードでは、7 つの値を含む int の enum が生成されます。これらの名前には 0 から開始する値が割り当てられ、 sun = 0 および sat = 6 となります。

デフォルト値を変更するには、次の例のようなコードを使用します。

enum {sun=1, mon, tues, wed, thurs, fri, sat} day_of week;

この場合、 sun の値は 1 で sat の値は 7 になります。

次の例は、デフォルト値を変更する別の方法を示します。

enum {sun, mon=3, tues, wed, thurs=10, fri=12, sat} day_of_week;

この場合、 sun=0、 mon=3、 tues=4、 wed=5、 thurs=10、 fri=12、および sat=13 になります。

列挙型は、 typedef キーワードでも使用できます。

typedef enum {sun,mon,tues,wed,thurs,fri,sat} day_of_week;day_of_week my_day;





この例では、 day_of_week というデータ型の my_day という信号を定義しています。 enum の範囲を指定することもできます。たとえば、上記の例の場合は次のように指定できます。

enum {day[7]} day_of_week;

これにより、 day0、 day1…day6 という 7 個の要素を含む day_of_week という列挙型が作成されます。

次は、列挙型を使用した例です。

enum {day[1:7]} day_of_week; // creates day1,day2...day7

enum {day[7] = 5} day_of_week; //creates day0=5, day1=6... day6=11

定数

SystemVerilog には、次の 3 種類のエラボレーション時間定数があります。

• parameter : Verilog 規格と同じで、同様に使用できます。

• localparam : parameter と似ていますが、上位モジュールのものよりも優先されます。

• specparam : 遅延とタイミング値を指定するために使用されますが、 Vivado 合成ではサポートされません。

const というランタイム定数宣言もあります。

型演算子

型演算子を使用すると、パラメーターをデータ型として指定でき、モジュールの異なるインスタンスに異なるデータ型のパラメーターを設定できます。

キャスト演算子

SystemVerilog では、あるデータ型の値を別のデータ型の値に割り当てることはできませんが、キャスト演算子 (’) を使用すると可能になります。キャスト演算子を使用すると、データ型を変換できます。次のように使用します。

casting_type’(expression)

casting_type は次のいずれかになります。

• integer_type

• non_integer_type

• real_type

• 符号なしの定数値

• ユーザーが作成した符号付き値型





複合データ型

複合データ型には、構造体 (struct) と共用体 (union) があります。次にこれらについて説明します。

構造体 (struct)

構造体とは、異なるデータ型の値を 1 つにまとめて格納し、参照できるようにしたものです。各要素はメンバーと呼ばれます。これは、 VHDL のレコード型と類似しています。構造体の構文は次のようになります。

struct {struct_member1; struct_member2;...struct_memberx;} structure_name;

共用体 (union)

共用体は、複数のデータ型を含むデータ型ですが、そのうち 1 つのみが使用されます。これは、データ型が使用方法によって変化する場合などに便利な方法です。次に例を示します。

typedef union {int i; logic [7:0] j} my_union;my_union sig1;my_union sig2;sig1.i = 32; //sig1 gets the int formatsig2.j = 8’b00001111; //sig2 get the 8bit logic format.

パック配列とアンパック配列

Vivado 合成では、パック配列とアンパック配列のどちらもサポートされます。

logic [5:0] sig1; //packed arraylogic sig2 [5:0]; //unpacked array

幅が決まっているデータ型では、パックされる次元を宣言する必要はありません。

integer sig3; //equivalent to logic signed [31:0] sig3





プロセス

always プロシージャ

always プロシージャには、次の 4 つがあります。

• always

• always_comb

• always_latch

• always_ff

always_comb プロシージャは、組み合わせロジックを記述します。センシティビティリストは、 always_comb 文を駆動するロジックにより推論されます。

always 文では、ユーザーがセンシティビティリストを指定する必要があります。次の例では、 in1 および in2 センシティビティリストが使用されます。

always@(in1 or in2)out1 = in1 & in2;always_comb out1 = in1 & in2;

always_latch プロシージャでは、ラッチをすばやく作成できます。 always_comb と同様、センシティビティリストは推論されますが、次の例に示すようにラッチイネーブルの制御信号を指定する必要があります。

always_latch if(gate_en) q <= d;

always_ff プロシージャでは、フリップフロップが作成されます。 always と同様、ユーザーがセンシティビティリストを指定する必要があります。

always_ff@(posedge clk)out1 <= in1;

ブロック文

ブロック文は、複数の文をグループ化します。シーケンシャルブロックの場合は、文が begin と end で囲まれます。ブロックでは、そのブロック特有の変数を宣言できます。シーケンシャルブロックには、そのブロックに関連した名前を付けることもできます。フォーマットは次のとおりです。

begin [: block name][declarations][statements]end [: block name]

begin : my_blocklogic temp;temp = in1 & in2;out1 = temp;end : my_block

上記の例では、ブロック名が end の後にも指定されていますが、これはコードを読みやすくするためで、必須ではありません。

注記 : パラレルブロック (fork-join ブロック ) は Vivado 合成ではサポートされません。





手続きタイミング制御

SystemVerilogでは、次の 2 種類のタイミング制御がサポートされます。

• 遅延制御 : 文とそれが実行されるまでの時間を指定します。これを合成に使用する利点はないので、 Vivado 合成では、代入するロジックは作成されますが、タイム文は無視されます。

• イベント制御 : always@(posedge clk) など、指定したイベントが発生したときに代入が実行されるようにします。これは Verilog の規格ですが、 SystemVerilog では機能が追加されています。

論理 or 演算子を使用すると、任意の数のイベントを指定でき、いずれかのイベントで文の実行をトリガーできます。これには、センシティビティリストでイベントを or またはカンマで区切ります。たとえば、次の 2 つの文は同じです。

always@(a or b or c)

always@(a,b,c)

SystemVerilog では、 event_expression @* もサポートされるので、センシティビティリストの問題によるシミュレーションでの不一致を回避できます。次に例を示します。

Logic always@* begin

演算子

Vivado 合成では、次の SystemVerilog の演算子がサポートされます。

• 代入演算子

(=、 +=、 -=、 *=、 /=、 %=、 &=、 |=、 ^=、 <<=、 >>=、 <<<=、 >>>=)

• 単項演算子 (+、 -、 !、 ~、 &、 ~&、 |、 ~|、 ^、 ~^、 ^~)

• インクリメント /デクリメント演算子 (++、 --)

• 2 項演算子 (+、-、*、/、%、==、~=、===、~==、&&、||、**、< 、<=、>、>=、&、|、^、^~、~^、>>、<<、>>>、<<<)

注記 : A**B は、 A が 2 のべき乗であるか、 B が定数の場合にサポートされます。

• 条件演算子 ( ? :)

• 連結演算子 ({…})

符号付き演算式

Vivado 合成では、符号付き演算と符号なし演算のどちらもサポートされます。信号は、符号ありとなしのどちらにでも宣言できます。次に例を示します。

logic [5:0] reg1;logic signed [5:0] reg2;





手続きプログラム代入文

if-else 条件文

if-else 条件文の構文は、次のようになります。

if (expression)command1;

elsecommand2;

else 文はオプションで、クロック文の有無によってラッチまたはフリップフロップが想定されます。次のような複数の if および else 文もサポートされます。

If (expression1)Command1;

else if (expression2)command2;

else if (expression3)command3;

elsecommand4;

このコードは、 priority if 文として合成され、

• 初の条件文が真である場合、その他の条件文は評価されません。

• Vivado 合成では、 unique if-else 文は parallel_case として、 priority if-elese 文は full_case として処理されます。

case 文case 文の構文は、次のようになります。

case (expression)value1: statement1;value2: statement2;value3: statement3;default: statement4;

endcase

case 文内の default 文はオプションです。値は順番に評価されるので、 value1 と value3 の両方が真の場合、 statement1 が実行されます。

case 文のほかに casex 文および casez 文があります。casex ではドントケアを、casez ではトライステート条件を処理できます。

Vivado 合成では、 unique case 文は parallel_case として、 priority case 文は full_case として処理されます。





ループ文

Vivado 合成および SystemVerilog では、数種のループ文がサポートされます。もよく使用されるのは for ループ文です。構文は次のとおりです。

for (initialization; expression; step)statement;

for 文では、まず初期化が実行されてから、条件式が評価されます。結果が 0 の場合は停止し、 1 の場合は文の実行が続行されます。文の実行が終了したら、ステップ関数が実行されます。

• repeat ループ文では、指定した回数分だけ関数が繰り返し実行されます。構文は次のとおりです。

repeat (expression)statement;

この構文は、 statement を expression で指定した数値の回数だけ繰り返し実行します。

• for-each ループ文では、配列内の各エレメントに対して文が実行されます。

• while ループ文では、演算式が false になるまでその文が実行されます。

• do-while ループ文は while ループ文と同じですが、文の後に条件式が評価される点が異なります。

• forever ループはずっと実行され続けます。無限ループにならないようにするため、ループを脱出するための break 文と共に使用してください。

タスクおよび関数

タスク

タスク宣言の構文は、次のとおりです。

task name (ports);[optional declarations];statements;

endtask

タスクには、次の 2 種類があります。

• スタティックタスク : 宣言文に、次にタスクが呼び出されたときに前の値が保持されます。

• 自動タスク : 宣言文には前の値は保持されません。

注意 : Vivado 合成ではすべてのタスクが自動タスクとして処理されるので、タスクを使用する際は注意が必要です。

多くのシミュレータでは、スタティックか自動かを指定しない場合のデフォルトがスタティックタスクなので、シミュレーションで不一致が発生する可能性があります。タスクを自動またはスタティックに指定する方法は、次のとおりです。

task automatic my_mult...//or task static my_mult ...





関数 (自動またはスタティック )関数はタスクと類似していますが、値が返される点が異なります。関数の構文は、次のとおりです。

function data_type function_name(inputs);declarations;statements;

endfunction : function_name

後の function_name はオプションですが、この方がコードが読みやすくなります。

関数は値を返すので、 return 文を使用するか、関数名を記述しておく必要があります。

function_name = ....

タスクと同様、関数も自動またはスタティックにできます。

注意 : Vivado 合成ではすべての関数が自動として処理されますが、シミュレータによっては動作が異なります。関数をサードパーティシミュレータで使用する場合は注意が必要です。

モジュールおよび階層SystemVerilog のモジュールは Verilog と似ていますが、次のセクションで説明するようにさらに機能が追加されています。

モジュールの接続

モジュールのインスタンシエートおよび接続には、主に 3 つの方法があります。

• 初の 2 つ (順序付きリストおよび名前による方法) は Verilog と同じです。

• 3 つ目はポート名による方法です。

モジュールのポート名がインスタンシエートモジュールの信号と名前およびタイプが同じ場合、下位モジュールを名前で接続できます。次に例を示します。

module lower (output [4:0] myout;input clk;input my_in;input [1:0] my_in2;

......endmodule//in the instantiating level.lower my_inst (.myout, .clk, .my_in, .my_in2);





ワイルドカードポートを使用したモジュールの接続

ワイルドカードを使用してモジュールを接続することもできます。たとえば、上記の例は次のようになります。

// in the instantiating modulelower my_inst (.*);

上位モジュールの名前とタイプが正しければ、インスタンス全体が接続されます。

また、これらを混合して使用できます。次に例を示します。

lower my_inst (.myout(my_sig), .my_in(din), .*);

この例では、 myout ポートが my_sig 信号に、 my_in ポートが din 信号に、 clk および my_in2 が clk および my_in2 信号に接続されます。





インターフェイスインターフェイスは、ブロック間の通信を指定するために使用します。インターフェイスとは、モジュール間の接続を記述しやすくする目的でまとめられたネットおよび変数のグループです。基本的なインターフェイスの構文は、次のとおりです。

interface interface_name;parameters and ports;items;endinterface : interface_name

後の interface_name はオプションで、コードを読みやすくする目的で追加されています。次に例を示します。

module bottom1 (input clk,input [9:0] d1,d2,input s1,input [9:0] result,output logic sel,output logic [9:0] data1, data2,output logic equal);

//logic//

endmodule

module bottom2 (input clk,input sel,input [9:0] data1, data2,output logic [9:0] result);

//logic//

endmodule

module top (input clk,input s1,input [9:0] d1, d2,output equal);

logic [9:0] data1, data2, result;logic sel;

bottom1 u0 (clk, d1, d2, s1, result, sel, data1, data2, equal);bottom2 u1 (clk, sel, data1, data2, result);

endmodule

上記のコードでは、共通する信号を持つ 2 つの下位モジュールがインスタンシエートされています。





これらの共通信号はすべてインターフェイスを使用して指定できます。

interface my_intlogic sel;logic [9:0] data1, data2, result;

endinterface : my_int

これで 2 つの bottom モジュールを次のように変更できます。

module bottom1 (my_int int1,input clk, input [9:0] d1, d2,input s1,

output logic equal);

およびmodule bottom2 (my_int int1,input clk);

これらのモジュール内では、 sel、 data1、 data2、 result へのアクセス方法を変更することもできます。これは、モジュールの視点からは、これらの名前のポートが存在しないからです。

その代わりに、 my_int という名前のポートがあります。これには、次の変更を加える必要があります。

if (sel)result <= data1;

上記を次のように変更します。

if (int1.sel)int1.result <= int1.data1;

後に、上位モジュールにそのインターフェイスをインスタンシエートする必要があります。これで、インスタンスでそのインターフェイスが参照されます。

module top(input clk,input s1,input [9:0] d1, d2,output equal);my_int int3(); //instantiationbottom1 u0 (int2, clk, d1, d2, s1, equal);bottom2 u1 (int2, clk);

endmodule





modport キーワード

上記の例では、インターフェイス内の信号が入力または出力として記述されなくなっています。インターフェイスが追加される前は、 sel ポートが bottom1 の出力および bottom2 の入力でした。

インターフェイスが追加されると、それが明確ではなくなります。実際、 Vivado 合成エンジンではこれらが双方向ポートと考慮されるようになったことに対して警告メッセージは表示されず、階層を使用して生成されたネットリストではこれらが入出力として定義されます。これは、生成されたロジックの観点からは問題ではありませんが、混乱の原因となります。

方向を指定するには、次のコード例に示すように modport キーワードを使用します。

interface my_int; logic sel; logic [9:0] data1, data2, result;

modport b1 (input result, output sel, data1, data2); modport b2 (input sel, data1, data2, output result);endinterface : my_int

この後、 bottom モジュールの宣言に次を使用します。

module bottom1 (my_int.b1 int1,

これで、入力と出力が正しく関連付けられます。

その他のインターフェイス機能

インターフェイスには、信号だけでなく、タスクおよび関数も含めることができ、そのインターフェイスに特有のタスクを作成できます。インターフェイスのパラメーターも指定できます。前述の例の場合、 data1 および data2 は両方とも 10 ビットのベクターですが、これらのインターフェイスはパラメーターを設定することにより任意のサイズに変更できます。

package 文package 文を使用すると、さまざまなコンストラクトを共有できます。これは、 VHDL のパッケージ文と同じように動作します。 package 文には、関数、タスク、データ型、列挙型などを含めることができます。

package 文の構文は、次のとおりです。

package package_name;items

endpackage : package_name

後の package_name は、コードを読みやすくするためで、必須ではありません。パッケージは、ほかのモジュールで import コマンドを使用して参照されます。構文は次のとおりです。

import package_name::item or *;

import コマンドでは、インポートするパッケージからのアイテムを指定するか、パッケージ全体を指定する必要があります。




第 8 章

混合言語サポート

概要Vivado 合成では、特に記述のない限り、 VHDL と Verilog の混合言語プロジェクトがサポートされます。

VHDL と Verilog の混合• VHDL と Verilog の混合は、デザインユニット (セル) のインスタンシエーションに制限されます。

° VHDL コードから Verilog モジュールをインスタンシエートできます。

° Verilog コードから VHDL エンティティをインスタンシエートできます。

° それ以外の VHDL および Verilog の混合はサポートされません。たとえば、 VHDL ソースコードに Verilog ソースコードを直接埋め込むことはできません。

• VHDL デザインでは、 VHDL のデータ型、ジェネリック、ポートのサブセットを Verilog モジュールとの境界に使用できます。

• Verilog デザインでは、 Verilog のデータ型、パラメーター、ポートのサブセットを VHDL エンティティとの境界に使用できます。

• Vivado 合成では、 HDL エラボレーション段階で VHDL デザインユニットが Verilog モジュールにバインドされます。

• プロジェクトを構成する VHDL および Verilog ファイルは、独自の HDL プロジェクトファイルで指定します。

インスタンシエーション• Verilog モジュールを VHDL デザインユニットにバインドするには、コンポーネントインスタンシエーションに

基づくデフォルトのバインドが使用されます。

• VHDL に Verilog モジュールをインスタンシエートする場合、 Vivado 合成では次はサポートされていません。

° コンフィギュレーション仕様

° 直接インスタンシエーション

° コンポーネントコンフィギュレーション




第 8 章 : 混合言語サポート

VHDL および Verilog ライブラリ• VHDL および Verilog ライブラリは、論理的に統一されます。

• コンパイル用のデフォルトの work ディレクトリは、 VHDL および Verilog でも使用できます。

• 混合言語プロジェクトでは、デザインユニット (セル) を統一された論理ライブラリで検索するための検索順を指定できます。エラボレーションの段階でこの検索順に従って VHDL エンティティまたは Verilog モジュールが検索され、混合言語プロジェクトにバインドされます。

VHDL および Verilog の境界規則VHDL および Verilog 間の境界は、デザインユニットレベルにより決定します。

• VHDL エンティティまたはアーキテクチャには、 Verilog モジュールをインスタンシエートできます。詳細は、「Verilog への VHDL のインスタンシエート」を参照してください。

• Verilog モジュールには、 VHDL エンティティをインスタンシエートできます。詳細は、「VHDL への Verilog のインスタンシエート」を参照してください。

Verilog への VHDL のインスタンシエート

Verilog デザインに VHDL デザインユニットをインスタンシエートするには、次の手順に従います。

1. インスタンシエートする VHDL エンティティと同じモジュール名 (オプションでその後にアーキテクチャ名を追加) を宣言します。

2. 通常の Verilog インスタンシエーションを実行します。

Verilog に VHDL をインスタンシエートする際の制限

Verilog モジュールに VHDL デザインユニットをインスタンシエートする場合、Vivado 合成には次の制限があります。

• Verilog デザインにインスタンシエートできる VHDL コンストラクトは VHDL エンティティのみです。

° その他の VHDL コンストラクトは Verilog コードで認識されません。

° Vivado 合成では、エンティティ /アーキテクチャペアが Verilog と VHDL の境界として使用されます。

• ポートは明示的に関連付ける必要があります。ポートマップでは、正式で有効なポート名を指定してください。

• パラメーターは、値を変更していない場合でも、インスタンシエート時にすべて渡されます。

• パラメーター値の変更は、名前で指定され、順序は指定されません。 defparams を使用するのではなく、インスタンシエーションで実行されます。





バインドVivado 合成では、バインドはエラボレーション段階で実行されます。バインド中は、次が実行されます。

1. 次にあるインスタンシエートされたモジュールと同じ名前の Verilog モジュールが検索されます。

a. 統一された論理ライブラリのユーザー指定リスト

b. ユーザー指定順

2. モジュールインスタンシエーションで指定されたアーキテクチャ名は無視されます。

3. Verilog モジュールが見つかった場合は、その名前がバインドされます。

4. Verilog モジュールが見つからない場合は、次が実行されます。

° Verilog モジュールは VHDL エンティティとして処理されます。

° 統一された論理ライブラリのユーザー指定リストまたはユーザー指定順の VHDL エンティティと同じ名前の VHDL エンティティを大文字と小文字を区別して検索します。

注記 : これには、 VHDL デザインユニットは拡張指示子付きで格納されていると想定されます。

制限 (VHDL から Verilog)Verilog モジュールから VHDL デザインユニットをインスタンシエートする場合、 Vivado 合成には次の制限があります。

• ポートは明示的に関連付ける必要があります。ポートマップでは、正式で有効なポート名を指定してください。

• パラメーターは、値を変更していない場合でも、インスタンシエート時にすべて渡されます。

• パラメーター値の変更は、名前で指定され、順序は指定されません。 defparams を使用するのではなく、インスタンシエーションで実行されます。

使用可能な例

ff #(.init(2'b01)) u1 (.sel(sel), .din(din), .dout(dout));

使用不可能な例

ff u1 (.sel(sel), .din(din), .dout(dout));defparam u1.init = 2'b01;





VHDL への Verilog のインスタンシエート

VHDL デザインに Verilog モジュールをインスタンシエートするには、次の手順に従います。

1. インスタンシエートする Verilog モジュールと同じ名前の VHDL コンポーネントを宣言します。

2. 大文字/小文字の別を確認します。

3. VDHL コンポーネントをインスタンシエートするのと同様に、 Verilog コンポーネントをインスタンシエートします。

° VHDL コンフィギュレーション宣言を使用して、このコンポーネントを特定のライブラリからの特定のデザインユニットにバインドする方法はサポートされていません。サポートされるのは、デフォルトの Verilog モジュールバインドのみです。

° VHDL デザインにインスタンシエートできる Verilog コンストラクトは Verilog モジュールのみです。その他の Verilog コンストラクトは VHDL コードで認識されません。

° エラボレーションの段階で、デフォルトのバインド処理が実行されるすべてのコンポーネントは、対応するコンポーネントの名前と同じ名前のデザインユニットとして処理されます。

° バインド段階では、コンポーネント名は VHDL デザインユニット名として処理され、 work という論理ライブラリ内で検索されます。

- VHDL デザインユニットが見つかった場合は、それがバインドされます。

- VHDL デザインユニットが見つからない場合は、次が実行されます。

コンポーネント名は Verilog モジュール名として処理され、大文字/小文字を区別して検索されます。初に名前が一致した Verilog モジュールが選択されてバインドされます。

ライブラリは統一されているため、 VHDL デザインユニットと同じ名前の Verilog セルを同じ論理ライブラリに共存させることはできません。

同じ名前のセルまたはユニットが新しくコンパイルされると、以前にコンパイルされたセルまたはユニットが上書きされます。

ジェネリックのサポート

Vivado 合成では、混合言語デザインで次の VHDL ジェネリックデータ型と対応する Verilog のデータ型がサポートされます。

• integer

• real

• string

• boolean

ポートマップ Vivado 合成では、 Verilog にインスタンシエートされた VHDL および VHDL にインスタンシエートされた Verilog のポートマップがサポートされます。





Verilog にインスタンシエートされた VHDL のポートマップ

VHDL エンティティが Verilog モジュールにインスタンシエートされる場合、フォーマルポートに次の特性を使用できます。

• サポートされる方向

° in

° out

° inout

• サポートされない方向

° buffer

° linkage

• 使用可能なデータ型

° bit

° bit_vector

° std_logic

° std_ulogic

° std_logic_vector

° std_ulogic_vector

VHDL にインスタンシエートされた Verilog のポートマップ

Verilog モジュールが VHDL エンティティにインスタンシエートされる場合、フォーマルポートには次の特性を使用できます。

• サポートされる方向 : input、 output、 inout

• 使用可能なデータ型 : wire および reg

• Vivado 合成では、次はサポートされません。

° Verilog の双方向パスオプションへの接続

° 混合デザイン境界での名前の付いていない Verilog ポートの使用

大文字と小文字が混合している Verilog モジュールのポート名を接続する場合は、同等のコンポーネント宣言を使用してください。 Verilog ポート名はすべて小文字であると判断されます。




付録 A

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、アドバイザリ、トラブルシューティングのヒントなどが含まれます。

参考資料

Vivado 資料

注記 : 日本語版のバージョンは、英語版より古い場合があります。

1. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)

2. 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

3. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

4. 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

5. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

6. 『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905)

7. 『ISE から Vivado Design Suite への移行ガイド』 (UG911)

8. 『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)

9. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

10. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906)

11. 『Vivado Design Suite チュートリアル : 制約の使用』 (UG945)

12. 『Vivado Design Suite プロパティリファレンスガイド』 (UG912)

13. 『7 シリーズ FPGA DSP48E1 スライスユーザーガイド』 (UG479 : 英語版、日本語版)

14. 『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899)

15. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895)



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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf


付録 A : その他のリソースおよび法的通知

16. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

17. 『Vivado Design Suite ユーザーガイド : 消費電力の解析および適化』 (UG907)

18. 『Vivado Design Suite ユーザーガイド : カスタム IP の作成とパッケージ』 (UG1118)

19. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

20. 『Vivado Design Suite チュートリアル : カスタム IP の作成とパッケージ』 (UG1119)

リファレンスデザインファイル

Vivado Design Suite ビデオチュートリアル

Vivado Design Suite の資料

トレーニングリソースザイリンクスでは、本書に含まれるコンセプトを説明するさまざまなトレーニングコースおよびオンラインビデオを提供しています。次のリンクから関連するトレーニングリソースを参照してください。

1. Vivado での FPGA 設計導入

2. Vivado Design Suite での FPGA 設計実践

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を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことに

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug1118-vivado-creating-packaging-custom-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug896-vivado-ip.pdf

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https://secure.xilinx.com/webreg/clickthrough.do?cid=396394

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/index.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+docs

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=fpga/essentials-of-fpga-design.htm

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/vivado-static-timing-analysis-design-constraints.htm


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Documents

Vivado Design Suite - Xilinx · Vivado Design Suite ユーザー ガイド 合成 UG901 (v2015.3) 2015 年 9 月 30 日 本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。

Vivado Design Suite - Xilinx · Vivado Design Suite ユーザーガイド合成 UG901 (v2015.3) 2015 年 9 月 30 日本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。