Vivado Design Suite - Xilinx...合成 japan.xilinx.com 7 UG901 (v2013.1) 2013 年 4 月 10 日合成の使用合成の使用このセクションでは、Vivado IDE を使用して

Vivado Design Suite ユーザーガイド

合成

UG901 (v2013.1) 2013 年 4 月 10 日

Notice of Disclaimer The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extent permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at http://www.xilinx.com/warranty.htm; IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications:http://www.xilinx.com/warranty.htm#critapps.© Copyright 2013 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Vivado, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries.All other trademarks are the property of their respective owners.

本資料は英語版 (v2013.1) を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、新情報につきましては、必ず新英語版をご参照ください。

この資料に関するフィードバックおよびリンクなどの問題につきましては、[email protected] までお知らせください。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。

合成 japan.xilinx.com 2UG901 (v2013.1) 2013 年 4 月 10 日

http://www.xilinx.com/warranty.htm

http://www.xilinx.com/warranty.htm#critapps

http://japan.xilinx.com

mailto:[email protected]

改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2013 年 4 月 10 日 2013.1 次のように変更 • XST 合成情報を削除

• XST 警告を追加および削除

• 合成ストラテジの図を追加

• 新しい合成ストラテジの説明を追加

• 「run ストラテジの作成」に合成オプション -bugf、 -directive、 -no_lc、 -control_set_opt_threshold、 -resource_sharing を追加

• 「run ストラテジの作成」から -no_iobuf を削除

• 19 ページの「ボトムアップフローの設定」を追加

• 使用可能な Tcl コマンドオプションのリストをアップデート

• 付録 A 「合成属性」に SHREG_EXTRACT を追加 • 付録 C 「HDL コーディング手法」を追加



目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

Vivado 合成概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

合成手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

合成の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

フロアプランおよび使用率の表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

ロジックの解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

非プロジェクトモードでの合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

付録 A : 合成属性概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

サポートされる属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

付録 B : SystemVerilog サポート概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

特定のファイルで SystemVerilog を使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

データ型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

プロセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

手続きプログラム代入文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

タスクおよび関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

モジュールおよび階層 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

付録 C : HDL コーディング手法概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

VHDL の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

VHDL の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

SystemVerilog の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

フリップフロップ、レジスタ、およびラッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

ラッチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

トライステート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

シフトレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

ダイナミックシフトレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

乗算器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

乗加算および乗累算 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

RAM の HDL コーディング手法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

付録 D : その他のリソースザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109



Vivado 資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109



Vivado 合成

概要合成は、 RTL で記述されたデザインをゲートレベル記述に変換するプロセスです。 Vivado™ 統合設計環境 (IDE) の合成はタイミングドリブンであり、メモリ使用量およびパフォーマンスで適化されています。 SystemVerilog および VHDL と Verilog の混合もサポートされています。 Vivado IDE では、業界標準の Synopsys Design Constraints (SDC) に基づくザイリンクスデザイン制約 (XDC) がサポートされています。

重要 : UCF 制約は、Vivado 合成ではサポートされません。UCF 制約は XDC 制約に変換する必要があります。詳細は、『Vivado Design Suite 移行手法ガイド』 (UG911) [参照 6] の「UCF 制約の XDC 制約への移行」を参照してください。

合成を設定して実行するには、次の 2 つの方法があります。

• プロジェクトモードを使用

• 非プロジェクトモードを使用 (Tcl コマンド synth_design を実行し、デザインファイルをユーザーが制御)

操作モードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 7] を参照してください。この章では、両方のモードを使用した合成を個別のセクションで説明します。

合成手法Vivado IDE では、合成およびインプリメンテーション run をボタンをクリックするだけで実行可能な環境が提供されています。 run のデータは自動的に管理され、さまざまな RTL ソースバージョン、ターゲットデバイス、合成およびインプリメンテーションオプション、物理制約およびタイミング制約を使用して繰り返し実行できます。 Vivado IDE では、次の操作を実行できます。

• ストラテジを作成および保存。ストラテジとは、合成またはインプリメンテーションのデザイン run に適用されるコマンドオプションの設定です。詳細は、 11 ページの「run ストラテジの作成」を参照してください。

• 複数の合成およびインプリメンテーション run を設定し、順次に、またはマルチプロセッサマシンで同時に実行。詳細は、 15 ページの「合成の実行」を参照してください。

• 合成またはインプリメンテーションの進捗状況を監視、ログレポートを確認、run をキャンセル。詳細は、22 ページの「合成実行の監視」を参照してください。



合成の使用

合成の使用このセクションでは、 Vivado IDE を使用して Vivado 合成を設定および実行する方法を説明します。各 Vivado IDE 操作の下に、同等の Tcl コマンドがリストされています。

Tcl コマンドの詳細および Tcl の使用方法は、次のガイドを参照してください。

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 3]

• 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 4]

合成設定デザインの合成オプションを設定するには、次の手順に従います。

1. Flow Navigator で [Synthesis] → [Synthesis Settings] をクリックします (図 1)。

図 2 に示す [Project Settings] ダイアログボックスが開きます。

X-Ref Target - Figure 1

図 1 : Flow Navigator : [Synthesis] セクション



合成の使用


図 2 : [Project Settings] ダイアログボックス



合成の使用

2. [Project Settings] ダイアログボックスで、次のように設定します。

a. [Synthesis] ページの [Constraints] で、 [Default Constraint Set] にアクティブな制約セットとする制約セットを選択します。制約セットは、ザイリンクスデザイン制約 (XDC) で記述されたデザイン制約を含む複数の制約ファイルのセットです。デザイン制約には、次の 2 種類があります。

- 物理制約 : ピン配置、ブロック RAM、 LUT、フリップフロップなどのセルの絶対配置または相対配置、およびデバイスのコンフィギュレーション設定を定義します。

- タイミング制約 : デザインの周波数要件を定義します。タイミング制約を設定しない場合、デザインがワイヤの長さおよび配線の密集度にのみ基づいて適化されます。

選択した制約セットは新しい run に使用され、デザインの変更もこの制約セットに保存されます。

同等の Tcl コマンド : -constrset <arg>

b. [Options] エリアで、[Strategy] ドロップダウンリストから合成 run に使用する合成ストラテジを選択します。

あらかじめ定義されたストラテジから選択するか、または独自のストラテジを定義できます。合成ストラテジを選択すると、使用可能な Vivado ストラテジがダイアログボックスに表示されます。オプションの値を変更すると、合成ストラテジの設定を変更できます。

表 1 に、 run ストラテジ、そのデフォルト設定、およびその他のオプションを示します。表の後に、オプションの詳細を説明します。

c. 表示されているオプションを選択します。次のオプションがあります。

- [tcl.pre] および [tcl.post] : 合成の前後に実行する Tcl ファイルを指定します。

注記 : tcl.pre および tcl.post スクリプト内のパスは、現在のプロジェクトに関連付けられている run ディレクトリ <project>/<project.runs>/<run_name> を基準としています。

Tcl スクリプトの詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 4] を参照してください。

現在のプロジェクトまたは現在の run の DIRECTORY プロパティを使用して、スクリプト内の相対パスを定義できます。

get_property DIRECTORY [current_project] get_property DIRECTORY [current_run]

表 1 : Vivado の run ストラテジおよびデフォルトオプション

run ストラテジオプションVivadoSynthesisDefaults

デフォルト設定Flow_RuntimeOptimized

デフォルト設定その他のオプション

-flatten_hierarchy rebuilt none full

-gated_clock_conversion off off on

-bufg 12 12 ユーザー選択

-fanout_limit 10,000 10,000 ユーザー選択

-directive default RunTimeOptimized なし

-fsm_extraction auto off one_hot、 sequential、johnson、 gray

-keep_equivalent_registers オフオフオン

-resource_sharing on auto off

-control_set_opt_threshold 1 1 ユーザー選択

-no_lc オフオフオン



合成の使用

- [-flatten_hierarchy] : Vivado 合成での階層の制御方法を指定します。

- [none] : 階層をフラット化しません。合成の出力には、元の RTL と同じ階層が含まれます。

- [full] : 上位以外の階層をすべてフラット化します。

- [rebuilt] : これがデフォルトです。階層をフラット化して合成を実行した後に、元の RTL に基づいて階層を再構築します。この設定を使用すると、境界を越えた適化を実行できるので QoR が向上し、終的な階層は RTL と似たものになるので解析しやすくなります。

- [-gated_clock_conversion] : ゲーテッドクロックをイネーブルに変換する機能をオン/オフにします。ゲーテッドクロックの変換を使用するには、 RTL 属性も必要です。詳細は、付録 A 「合成属性」を参照してください。

- [-bufg] : デザインで推論可能な BUFG の大数を指定します。このオプションは、デザインで使用されるネットリストのほかの BUFG が合成プロセスで認識されない場合に使用します。

RTL にインスタンシエートされている BUFG の数が検出され、指定された数までの BUFG が推論されます。たとえば、 –bufg オプションを 12 に設定し、 RTL に 3 つの BUFG がインスタンシエートされているとすると、あと 9 個の BUFG を推論可能です。

- [-fanout_limit] : 信号で駆動可能なロードの大数を指定します。ロードの数がこれより大きくなる場合は、ロジックが複製されます。このグローバル設定は一般的なガイドラインであり、ツールで必要と判断された場合は無視されます。制限を強制する必要がある場合は、付録 A 「合成属性」に説明されている MAX_FANOUT を参照してください。

注記 : -fanout_limit オプションは、制御信号 (セット、リセット、クロックイネーブルなど) には適用されません。これらの信号を複製する必要がある場合は、 MAX_FANOUT を使用してください。

- [-directive] : [-effort_level] に置き換わるオプションで、 Vivado 合成の適化方法を指定します。設定可能な値は [Default] と [RuntimeOptimized] です。 [RuntimeOptimized] を選択すると、合成が適化を少なくして高速に実行されます。

- [-fsm_extraction] : 有限ステートマシンの抽出およびマップ方法を指定します。 [off] に設定すると、ステートマシンはロジックとして合成されます。ステートマシンのエンコードタイプを [off]、 [one_hot]、 [sequential]、 [johnson]、 [gray]、または [auto] から選択できます。付録 C の「FSM コンポーネント」に、これらのオプションがより詳細に説明されています。

- [-keep_equivalent_registers] : 同じ入力ロジックを使用するレジスタが統合されないようにします。

- [-resource_sharing] : 異なる信号間での算術演算子の共有を設定します。設定可能な値は [auto]、[on]、[off] です。

[auto] に設定するとリソースの共有はデザインのタイミングに応じて実行され、 [on] に設定するとリソースの共有は常にオン、 [off] に設定すると常にオフです。

- [-control_set_opt_threshold] : クロックイネーブル適化のしきい値を設定し、制御セットの数を削減します。デフォルト値は 1 です。

制御セットをレジスタの D ロジックに移動するために必要なファンアウトの数を指定します。ファンアウトが指定の値より大きい場合は、その信号でレジスタの control_set_pin が駆動されるよう試みられます。

- [-no_lc] : オンにすると、 LUT の結合がオフになります。

ヒント : レジスタが統合されないようにするには、 KEEP 属性を使用できます。 KEEP 属性は、信号が削除されたりロジックブロックに吸収されるような適化が実行されないようにします。この属性が設定された信号は保持され、ネットリストに含まれます。詳細は、 38 ページの「KEEP」を参照してください。



合成の使用

run ストラテジの作成

ストラテジは、合成ツールおよびインプリメンテーションで実行されるさまざまなユーティリティやプログラムのオプションのあらかじめ定義されたセットです。ストラテジは、ツールおよびバージョン特定です。各メジャーリリースには、そのバージョン専用のストラテジがあります。

1. フローの現在のストラテジを確認するには、 [Tools] → [Options] をクリックし、左側のペインで [Strategies] をクリックします。

2. [Flow] ドロップダウンリストから [Vivado Synthesis] を選択します。右側に表示されるオプションは、 [Project Settings] ダイアログボックスの [Synthesis] ページに表示されるものと同じです。

カスタムストラテジを作成するには、次のいずれかを実行します。

• [User Defined Strategies] を右クリックし、 [Create New Strategy] をクリックします。

• ツールバーの [Create New Strategy] ボタンをクリックし、 [New Strategy] ダイアログボックス (図 3) を開きます。

.

[New Strategy] ダイアログボックスでストラテジの名前、ストラテジのタイプ、およびツールバージョンを指定します。説明も入力できます。オプションを設定したら [OK] をクリックします。


図 3 : [New Strategy] ダイアログボックス



合成の使用

合成への入力

Vivado 合成には、 RTL ソースコードおよびタイミング制約を入力できます。

RTL または制約ファイルを追加するには、 Flow Navigator で [Project Manager] → [Add Sources] をクリックし、 Add Sources ウィザード (図 4) を開きます。

制約、 RTL、またはその他のプロジェクトファイルを追加します。 Add Sources ウィザードの詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 2] を参照してください。

Vivado 合成では、ザイリンクスツールでサポートされる VHDL、 Verilog、または SystemVerilog のファイルの合成可能なサブセットを読み込むことができます。付録 B 「SystemVerilog サポート」に、サポートされる SystemVerilog コンストラクトが説明されています。

Vivado 合成では、合成での処理を制御するいくつかの RTL 属性もサポートされています。これらの属性は、付録 A 「合成属性」を参照してください。

Vivado 合成は、タイミング制約に XDC ファイルが使用されます。

重要 : Vivado Design Suite では、 UCF フォーマットはサポートされません。 UCF から XDC への変換手順は、『Vivado Design Suite 移行手法ガイド』 (UG911) [参照 6] を参照してください。


図 4 : Add Sources ウィザード



合成の使用

ファイルのコンパイル順

あるファイルに宣言が含まれ、別のファイルがその宣言に依存している場合、特定のコンパイル順が必要になります。Vivado IDE では、 RTL ソースファイルのコンパイル順は、 [Sources] ビューの [Compile Order] タブに上から下への順序で表示されます。

Vivado IDE では、上位モジュールとして適切なモジュールが自動的に特定され、設定されます。コンパイル順も自動的に管理されます。アクティブ階層に含まれる上位モジュールファイルおよびすべてのソースファイルが、合成およびシミュレーションで正しい順序で使用されます。

[Sources] ビューのポップアップメニューには [Hierarchy Update] コマンドがあり、上位モジュールへの変更、デザインのソースファイルへの変更などの処理方法を指定して階層をアップデートできます。

デフォルト設定は [Automatic Update and Compile Order] で、次のように処理されます。

• [Compile Order] タブに示すようにコンパイル順が管理されます。

• [Hierarchy] タブにどのモジュールが使用され、階層ツリーのどこに位置するかが表示されます。

ソースファイルを変更すると、コンパイル順が自動的に更新されます。

合成の前にコンパイル順を変更するには、次の手順に従います。

1. [Hierarchy Update] → [Automatic Update, Manual Compile Order] をクリックし、デザインに適な上位モジュールは自動的に選択され、コンパイル順は手動で指定できるようにします。

2. [Sources] ビューの [Compile Order] タブで、ファイルをドラッグするか、ポップアップメニューの [Move Up] または [Move Down] コマンドを使用して、コンパイル順を変更します。

[Sources] ビューの詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 2] を参照してください。

グローバルインクルードファイルの定義 Vivado IDE では、 1 つまたは複数の Verilog または Verilog ヘッダーファイルをグローバルインクルードファイルとして指定できます。グローバルインクルードとしてマークされているファイルは、ほかのソースの前に処理されます。

Verilog では通常、別の Verilog ファイルやヘッダーファイルからの内容を参照する Verilog ソースファイルの冒頭に ìnclude 文を含める必要があります。共通ヘッダーファイルを使用するデザインでは、複数の Verilog ソースにそれぞれ複数の ìnclude 文を含める必要がある場合もあります。

Verilog ファイルまたは Verilog ヘッダーファイルをグローバルインクルードファイルとして指定するには、次のいずれかを実行します。

1. [Sources] ビューでファイルを右クリックします。

2. [Set Global Include] をクリックします。または、 [Source Node Properties] ビューで [Global Include] チェックボックスをオンにします (図 5)。



合成の使用

ヒント : 1 つの Verilog ソースのみに適用する必要のある Verilog ヘッダーファイル (特定の `define マクロなど) は、グローバルインクルードファイルとして指定するのではなく ìnclude 文を使用して参照する必要があります。

[Sources] ビューの詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 2] を参照してください。


図 5 : [Source Node Properties] ビュー



合成の使用

合成の実行

合成 run では、合成中に使用されるデザインの詳細を定義および設定できます。合成 run は次を定義します。

• 合成中にターゲットとするザイリンクスデバイス

• 適用する制約セット

• 1 つまたは複数の合成 run を起動するオプション

• 合成エンジンの結果を制御するオプション

RTL ソースファイルの run および制約を定義するには、次の手順に従います。

1. メインメニューから [Flow] → [Create Runs] をクリックするか、[Design Runs] ビューのツールバーの [Create Runs] ボタンをクリックします。

Create New Runs ウィザードが開きます (図 6)。


図 6 : Create New Runs ウィザード



合成の使用

2. [Synthesis] をオンにし、 [Next] をクリックします。

[Configure Synthesis Runs] ページが表示されます (図 7)。

3. 制約セット ([Constraints set])、デバイス ([Part])、およびストラテジ ([Strategy]) を選択し、[Next] をクリックします。

Vivado IDE にはデフォルトのストラテジが含まれています。ストラテジ run には、特定の名前を指定するか、デフォルト名 (synth_1、 synth_2 など) を使用します。

制約の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 8] を参照してください。

カスタムストラテジの作成方法は、 11 ページの「run ストラテジの作成」を参照してください。


図 7 : [Configure Synthesis Runs] ページ



合成の使用

[Next] をクリックします。 [Launch Options] ページが表示されます (図 8)。

4. [Launch Options] ページで次のオプションを設定し、 [Next] をクリックします。

° [Launch Directory] ドロップダウンリストから run を実行するディレクトリを選択します。

° [Options] エリアで次のいずれかをオンにします。

- [Launch Runs on Local Host] : 作業中のマシンで run を実行します。 [Number of jobs] で起動する run の数を指定します。

- [Launch Runs on Remote Host] : Linux のみのオプションで、 run をリモートホストで実行し、そのホストを設定します。

Linux のリモートホストでの run の実行については、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 5] の付録 A 「リモートホストの使用」を参照してください。 [Configure Hosts] をクリックすると、ホストを設定するダイアログボックスが開きます。

- [Generate scripts only] : 後で実行するスクリプトを生成します。runme.bat (Windows) または runme.sh (Linux) を使用して run を開始します。

- [Do not launch now] : 前のページの設定を保存し、 run を後で実行できるようにします。

Create New Runs ウィザードでオプションを設定して run を実行すると、 [Design Runs] ビューに結果が表示されます (図 9)。


図 8 : [Launch Options] ページ



合成の使用

[Design Runs] ビューの使用

[Design Runs] ビューには、プロジェクトで作成された合成 run とインプリメンテーション run のすべてが表示され、それらを設定、管理、実行するためのコマンドを実行できます。

[Design Runs] ビューが表示されていない場合は、 [Window] → [Design Runs] をクリックします。

1 つの合成 run に、複数のインプリメンテーション run を含めることができます。プラス記号 (+) やマイナス記号 (-) をクリックすると、合成 run のツリー表示を展開したり、閉じたりできます。

[Design Runs] ビューには、 run のステータスが実行されていないか、進行中か、完了したか、新の状態でないかが示されます。

ソースファイル、制約、またはプロジェクト設定を変更すると、 run は新の状態ではなくなります。特定の run をリセットまたは削除するには、 run を右クリックして [Reset Runs] または [Delete] をクリックします。

アクティブ run の設定

Vivado IDE で一度にアクティブにできるには、 1 つの合成 run と 1 つのインプリメンテーション run のみです。すべてのレポートおよびビューには、アクティブな run の情報が表示されます。 [Project Summary] ビューには、アクティブな run のコンパイル、リソース、およびサマリ情報が表示されます。

別の run をアクティブにするには、 [Design Runs] ビューで run を右クリックし、ポップアップメニューから [Make Active] コマンドをクリックします。

合成 run の起動

合成 run を実行するには、次のいずれかを実行します。

• Flow Navigator で [Run Synthesis] をクリックします。

• メインメニューから [Flow] → [Run Synthesis] をクリックします。

• [Design Runs] ビューで run を右クリックし、 [Launch Runs] をクリックします。

初の 2 つのオプションでは、アクティブな合成 run が実行されます。3 つ目のオプションでは、[Launch Selected Runs] ダイアログボックスが開きます。このダイアログボックスで、 run をローカルホストまたはリモートホストで実行するか、あるいはスクリプトを生成するかを指定できます。

リモートホストの使用については、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 5] の付録 A 「リモートホストの使用」を参照してください。

ヒント : run を実行するたびに、別のプロセスが開始されます。メッセージを確認する際は、プロセス特定のものに注意してください。


図 9 : [Design Runs] ビュー



合成の使用

ボトムアップフローの設定

HDL オブジェクトを OOC (Out-of-Context) モジュールとして実行することにより、ボトムアップフローを設定できます。これには、オブジェクトを右クリックして [Set As Out-of-Context Module] をクリックします (図 10)。

OOC フローを設定すると、新しい run が設定されます。この run を実行するには、run を右クリックして [Launch Runs] をクリックします (18 ページの「合成 run の起動」を参照)。


図 10 : [Set As Out-of-Context] コマンド



合成の使用

これにより下位モジュールが上位モジュールとして設定され、 I/O バッファーを作成せずに合成が実行されます。合成で生成されたネットリストが保存され、後で使用できるようにスタブファイルが作成されます。スタブファイルは、ブラックボックス属性が設定された、入力と出力を持つ下位モジュールです。

上位モジュールを再実行すると、ボトムアップ合成によりスタブファイルがフローに挿入され、下位モジュールがブラックボックスとしてコンパイルされます。

インプリメンテーション run では下位ネットリストが挿入され、デザインを完了します。

重要 : 下位ネットリストに動作を制御するパラメーターまたはジェネリックが含まれる場合は、このオプションを使用する際に注意が必要です。ボトムアップ合成としてインプリメントすると、パラメーターまたはジェネリックのデフォルト値が使用されます。モジュールが複数回インスタンシエートされている場合、またはパラメーターが変更されている場合は、不正なロジックが生成されることがあります。

このフローは、主に Vivado IP で使用されます。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 9] を参照してください。

[Synthesis Settings] をクリックして [More Options] に「-mode out-of-context」と入力することも可能です。このように設定すると、合成でモジュールに I/O バッファーは挿入されません。


図 11 : [Launch Runs] コマンド



合成の使用

プロセスのバックグラウンドへの移動

Vivado IDE で合成またはインプリメンテーションを実行すると、ダイアログボックスにプロセスをバックグラウンドで実行するオプションが表示されます。 run をバックグラウンドに移動すると、レポートを表示するなど、 Vivado IDE でほかの機能を実行できるようになります。


図 12 : [Project Settings] ダイアログボックスの [Synthesis] ページの [More Options] フィールド



合成の使用

合成実行の監視

合成 run のステータスは、 [Log] ビュー (図 13) で確認します。合成中にこのビューに表示されるメッセージは、合成ログファイルにも含まれます。

合成終了後のフロー run が完了すると、 [Synthesis Completed] ダイアログボックスが表示されます (図 14)。

次のいずれかをオンにします。

° [Run Implementation] :インプリメンテーションを現在のインプリメンテーションプロジェクト設定を使用して実行します。

° [Open Synthesized Design] : 合成済みネットリスト、アクティブな制約セット、ターゲットデバイスを合成済みデザイン環境で開き、 I/O ピン配置、デザイン解析、フロアプランを実行できるようにします。

° [View Reports] : [Reports] ビューを開き、レポートを表示できるようにします。

[Don't show this dialog again] をオンにすると、次回からこのダイアログボックスは表示されなくなります。

ヒント : このダイアログボックスを再び表示されるようにするには、 [Tools] → [Options] をクリックし、左側のペインで [Window Behavior] をクリックします。


図 13 : [Log] ビュー


図 14 : [Synthesis Completed] ダイアログボックス



合成の使用

合成結果の解析

合成が終了したら、合成レポートを表示し、合成済みデザインを開いて解析できます。 [Reports] ビューには、合成およびインプリメンテーションで生成されたレポートのリストが表示されます。

[Reports] ビュー (図 15) を開き、レポートを開いて特定の run の詳細を確認します。

合成済みデザイン環境の使用

Vivado IDE には、デザインをさまざまな面から解析する環境が含まれています。合成済みデザインを開くと、合成済みネットリスト、アクティブな制約セット、およびターゲットデバイスが読み込まれます。

詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 2] を参照してください。

合成済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator で [Synthesis] → [Open Synthesized Design] をクリックします。

• メインメニューから [Flow] → [Open Synthesized Design] をクリックします。


図 15 : [Reports] ビュー



フロアプランおよび使用率の表示

合成済みデザインを開くと、 [Device] ビュー (図 16) が表示されます。

この環境から、デザインロジックと階層の確認、リソース使用率およびタイミング予測の表示、デザインルールチェック (DRC) を実行できます。

フロアプランおよび使用率の表示リソース使用率は、展開可能な階層ツリーに棒グラフで表示されます。各リソースタイプを展開すると、論理階層の各レベルを表示できます。

デバイスリソース予測をグラフィカルに表示するには、合成済みデザインを開いて次のいずれかをクリックします。

• Flow Navigator → [Report Utilization]

• [Tools] → [Report Utilization]


図 16 : [Device] ビュー




[Utilization] ビュー (図 17) が開きます。

ロジックインスタンスの使用率の表示

Vivado IDE には、デザインに含まれるデバイスリソース数を予測する機能があります。

上位を含むロジックインスタンスの使用率は、 [Instance Properties] ビューに表示されます。 [Netlist] ビューで上位モジュールまたは任意のインスタンスを選択します (図 18)。

表示されない場合は、モジュールを右クリックし、ポップアップメニューで [Net Properties] または [Instance Properties] をクリックします。


図 17 : [Utilization] ビュー


図 18 : [Netlist] ビュー




[Netlist Properties] または [Instance Properties] ビューで [Statistics] タブをクリックします (図 19)。

[Statistics] タブには、 [Primitive Statistics] (プリミティブ統計) および [Net Boundary Statistics] (ネット境界統計) などの情報が表示されます。

[Properties] ビューには、タイプに応じてさまざまなタブが表示されます。図 19 の clkgen インスタンスに対しては、次のタブが表示されます。

• [General] : 選択したインスタンスの名前 ([Name])、セル ([Cell])、およびタイプ ([Type]) を示します。

• [Attributes] : ファイル属性をリストします。

• [Instance Pins] : インスタンスピンの ID、名前、方向、 BEL ピン、およびネットをリストします。

• [Children] : 子インスタンスの ID、名前、セル、およびインスタンスピン数をリストします。

• [Nets] : ネットの ID、名前、インスタンスピン、フラットピン数、ドライバー、および配線ステータスを示します。

• [Power] : 信号レート ([Signal Rate])、 High に駆動される期間の割合 ([% High])、および階層のチェックボックス ([Hierarchy]) を示します (設定可能)。


図 19 : [Instance Properties] ビュー



ロジックの解析

ロジックの解析Vivado IDE では、ロジックを解析するビューが複数あります。

• [Netlist] および [Hierarchy] ビューには、ナビゲート可能な階層ツリー形式の表示が含まれます。

• [Schematic] ビューでは、選択したロジックを展開したり階層表示にできます。

• [Device] ビューは、デバイス、配置ロジックオブジェクト、および接続をグラフィカルに表示します。

1 つのビューで選択した情報はほかのビューでも選択されるようになっており、必要な情報をすばやく見つけることができます。

ロジック階層の表示

[Netlist] ビューには、合成済みデザインのロジック階層が表示されます。ネットリスト内のロジックインスタンスまたはネットを、展開して選択できます。

別のビューでロジックオブジェクトを選択すると、[Netlist] ビューが自動的に展開されて選択したロジックオブジェクトが表示され、 [Instance Properties] または [Net Properties] ビューにインスタンスまたはネットに関する情報が表示されます。

[Hierarchy] ビューには、 RTL ロジック階層がグラフィカルに表示されます。各モジュールの大きさが、その他のモジュールに相対的な比率で表示されるので、選択したロジックモジュールのサイズや位置を判断できます。

[Hierarchy] ビューを開くには、次の手順に従います。

1. [Netlist] ビューを右クリックします。

2. [Show Hierarchy] をクリックします (図 20)。

F6 キーを押しても [Hierarchy] ビューを開くことができます。

ロジック回路図の解析

[Schematic] ビューでは、選択したロジックを展開して表示できます。 [Schematic] ビューを表示するには、少なくとも 1 つのロジックオブジェクトを選択する必要があります。

[Schematic] ビューで、任意のロジックを選択および表示します。タイミングパスのグループを表示して、そのパス上のすべてのインスタンスを表示できます。これにより、タイミングクリティカルなモジュールが含まれる箇所を視覚的に表示できるので、フロアプランしやすくなります。

[Schematic] ビューを開くには、次の手順に従います。

1. 1 つまたは複数のインスタンス、ネット、タイミングパスを選択します。

2. ツールバーまたはポップアップメニューで [Schematic] をクリックするか、 F4 キーを押します。

[Schematic] ビューが開き、選択したモジュールが表示されます (図 21)。


図 20 : [Show Hierarchy] コマンド




この後、ピン、インスタンス、階層モジュールを選択して、ロジックを展開できます。

タイミング解析の実行

合成済みデザインのタイミング解析は、インプリメンテーションを効率的に実行するために必要な制約がパスに設定されているかどうかを確認するのに有益です。 Vivado 合成はタイミングドリブンであり、設定した制約に基づいて出力が調整されます。

Pblock や LOC 制約のような物理制約をデザインに割り当てていくと、より正確なタイミング解析結果が得られるようになりますが、これらの結果に含まれるのはパス遅延の予測値です。合成済みデザインでは、予測される配線遅延を使用して解析が実行されます。

この時点でタイミング解析を実行すると、パスが正しく制約されているか、およびタイミングパスの全体的な状況を確認できます。

重要 : 実際の配線遅延が含まれるのは、インプリメンテーション (配置配線) 後のタイミング解析のみです。合成済みデザインのタイミング解析は、インプリメント済みデザインのタイミング解析ほど正確ではありません。


図 21 : [Schematic] ビュー




[Report Timing Summary] コマンドの使用

タイミング解析を実行するには、 Flow Navigator で [Synthesis] → [Synthesized Design] → [Report Timing Summary] をクリックします。

図 22 に示す [Report Timing Summary] ダイアログボックスが開きます。

[Options] タブで次のようにオプションを設定し、 [OK] をクリックします。

• [Results name] : レポート結果の名前を指定します。

• [Report] : [Path delay type] (パス遅延タイプ) を [max]、 [min]、または [min_max] に設定し、制約されていないパスをレポートするかどうか ([Report unconstrained paths] チェックボックス) およびデータシートをレポートするかどうか ([Report datasheet] チェックボックス) を指定します。


図 22 : [Report Timing Summary] ダイアログボックス




• [Path Limits] : このセクションでは、次のオプションを設定します。

° [Maximum number of paths per clock or path group] : クロックまたはパスグループごとにレポートするパスの大数を指定します。

° [Maximum number of worst paths per endpoint] : エンドポイントごとにレポートするパスの大数を指定します。

• [Path Display] : このセクションでは、次のオプションを設定します。

° [Display paths with slack less than] : スラックが指定した値未満のパスを表示するよう指定します。デフォルトを使用する場合は、 [Use default (1e+30)] チェックボックスをオンにします。

° [Significant Digits] : 出力結果の有効桁数を指定します。

• [Command] : 現時点での report_timing コマンドを選択されたオプションも含めて表示します。また、 [Open in a new tab] チェックボックスで別のタブに表示するか、 [Open in Timing Analysis layout] チェックボックスで Timing Analyzer のレイアウトで表示するかを指定します。

図 23 に [Advanced] タブを示します。

[Advanced] タブには、次のオプションがあります。

• [Pins] : [Show input pins in path] チェックボックスでパスの入力ピンを表示するかどうかを指定します。

• [File Output] : [Write results to file] チェックボックスで結果をファイルに記述するかを指定し、ファイルを選択します。ファイルに上書きするか ([Overwrite])、追加するか ([Append]) を選択できます。

• [Miscellaneous] : 次のオプションがあります。

° [Ignore command errors (quiet mode)] : コマンドエラーを無視します。

° [Suspend messsage limits during command execution] : プログラム実行中メッセージの制限を解除し、すべてのメッセージを表示します。


図 23 : [Report Timing Summary] ダイアログボックスの [Advanced] タブ




図 24 に、 [Timer Settings] タブを示します。

[Timer Settings] タブには、次のオプションがあります。

• [Interconnect] : インターコネクト遅延として予測値を使用するか ([estimated])、実際の値を使用するか ([actual])、遅延を使用しないか ([none]) を指定します。

• [Speed grade] : ターゲットデバイスのスピードグレードを指定します。

• [Multi-Corner Configuration] : スローコーナー ([Slow]) およびファーストコーナー ([Fast]) の遅延タイプを指定します。

• [Disable flight delays] : フライト遅延をディスエーブルにします。


図 24 : [Report Timing Summary] ダイアログボックスの [Timer Settings] タブ



非プロジェクトモードでの合成

非プロジェクトモードでの合成合成を実行する Tcl コマンドは synth_design です。通常このコマンドは、次の例のように複数のオプションを使用して実行します。

synth_design -part xc7k30tfbg484-2 -top my_top

この例では、 synth_design が –part オプションおよび –top オプションを使用して実行されます。

Tcl コンソールから、Tcl コマンドオプションを使用して合成オプションを設定して合成を実行できます。[Tcl Console] ビューで「synth_design –help」と入力すると、オプションのリストを取得できます。次に、 -help オプションを使用したときのコマンド出力の一部を示します。

synth_design [-name <arg>] [-part <arg>] [-constrset <arg>] [-top <arg>] [-include_dirs <args>] [-generic <args>] [-verilog_define <args>] [-flatten_hierarchy <arg>] [-gated_clock_conversion <arg>] [-directive <arg>] [-rtl] [-bufg <arg>] [-no_lc] [-fanout_limit <arg>] [-mode <arg>] [-fsm_extraction <arg>] [-keep_equivalent_registers] [-resource_sharing <arg>] [-control_set_opt_threshold <arg>] [-quiet] [-verbose]

Returns: design object

Usage: Name Description-----------------------------------------[-name] Design name[-part] Target part[-constrset] Constraint fileset to use[-top] Specify the top module name[-include_dirs] Specify verilog search directories[-generic] Specify generic parameters.Syntax: -generic <name>=<value> -generic <name>=<value> ...[-verilog_define] Specify verilog defines.Syntax: -verilog_define <macro_name>[=<macro_text>] -verilog_define <macro_name>[=<macro_text>] [-flatten_hierarchy] Flatten hierarchy during LUT mapping.Values: full, none, rebuilt Default: rebuilt[-gated_clock_conversion] Convert clock gating logic to flop enable. Values: off, on, auto Default: off[-directive] Synthesis directive.Values: default, runtimeoptimized Default: default[-rtl] Elaborate and open an rtl design[-bufg] Max number of global clock buffers used by synthesis.Default:12[-no_lc] Disable LUT combining.Do not allow combining LUT pairs into single dual output LUTs.[-fanout_limit] Fanout limit.Default:10000[-mode] The design mode.Values: default, out_of_context Default: default




[-fsm_extraction] FSM Extraction Encoding.Values: off, one_hot, sequential, johnson, gray, auto Default: auto[-keep_equivalent_registers] Prevents registers sourced by the same logic from being merged.(Note that the merging can otherwise be prevented using the synthesis KEEP attribute)[-resource_sharing] Sharing arithmetic operators.Value: auto, on, off Default: auto[-control_set_opt_threshold] Threshold for synchronous control set optimization to lower number of control sets. Default:1[-quiet] Ignore command errors[-verbose] Suspend message limits during command execution

-generic オプションで VHDL ブール値および std_logic ベクター型を指定する場合、これらはほかの形式には存在しないので特別な処理が必要です。たとえば、true/false または 0010 の代わりに Verilog 標準を使用する必要があります。

ブール値の場合、 false の値は次のように指定します。

-generic my_gen=1‘b0

std_logic ベクターでは、次のように指定します。

-generic my_get=4‘b0010

また、文字列ジェネリックまたはパラメーターの変更は現在のところサポートされていません。

コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 3] を参照してください。 Vivado IDE での操作に対応する Tcl コマンドを確認するには、 Vivado IDE でコマンドを実行し、 [Tcl Console] ビューまたはログファイルを参照してください。

次に、 synth_design の Tcl スクリプト例を示します。

# Setup design sources and constraintsread_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ]read_vhdl ./Sources/hdl/bft.vhdlread_verilog [ glob ./Sources/hdl/*.v ]read_xdc ./Sources/bft_full.xdc# Run synthesissynth_design -top bft -part xc7k70tfbg484-2 -flatten_hierarchy rebuilt# Write design checkpointwrite_checkpoint -force $outputDir/post_synth# Write report utilization and timing estimatesreport_utilization -file utilization.txtreport_timing > timing.txt

制約の設定

表 2 に、 Vivado タイミング制約にサポートされる Tcl コマンドを示します。

これらのコマンドの詳細は、次の資料を参照してください。

• 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 2]

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 3]

• 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 8]




表 2 : サポートされる合成 Tcl コマンド

コマンドタイプコマンド

タイミング制約

create_clock create_generate_clock set_false_path set_input_delay

set_output_delay set_max_delay set_multicycle_path

set_clock_latency set_clock_groups set_disable_timing

オブジェクトアクセス

all_clocks all_inputs all_outputs get_cells

get_clocks get_nets get_pins get_ports



付録 A

合成属性

概要Vivado™ 合成では、さまざまなタイプの合成属性を使用できます。ほとんどの場合、これらの属性は同じ構文で、同じ動作になります。

• Vivado 合成で属性がサポートされる場合、その属性が使用され、その属性を反映したロジックが作成されます。

• 指定した属性がツールで認識されない場合、その属性と値は生成されたネットリストに渡されます。

認識されない属性は、フローのダウンストリームで使用されると想定されます。たとえば、 LOC 制約は合成では使用されませんが、配置ツールで使用されるので、合成ツールから転送されます。

サポートされる属性

BLACK_BOXBLACK_BOX 属性は、すべての階層レベルをオフにし、合成でそのモジュールまたはエンティティに対してブラックボックスを作成できるようにするデバッグ用の属性です。この属性を指定すると、モジュールまたはエンティティに対して有効なロジックがあったとしても、合成ツールでそのレベルに対してブラックボックスが作成されます。この属性はモジュール、エンティティ、コンポーネントに配置できます。

BLACK_BOX の Verilog 例

(* black_box *) module test(in1, in2, clk, out1);

重要 : Verilog では、値は必要ありません。この属性があれば、ブラックボックスが作成されます。

BLACK_BOX の VHDL 例

attribute black_box : string;attribute black_box of beh : architecture is "yes";

ブラックボックスのコーディングスタイルのより詳細な情報は、付録 C の「ブラックボックス」を参照してください。




BUFFER_TYPEBUFFER_TYPE は入力に設定し、使用するバッファーのタイプを指定します。

デフォルトでは、クロックには IBUF/BUFG または BUFGP が、入力には IBUF が使用されます。

有効な値は次のとおりです。

• ibuf : IBUF/BUFG ペアにクロックポートが不要な場合に使用します。この場合にのみ、クロックに対して IBUF が推論されます。

• none : 入力または出力バッファーを使用しないよう指定します。クロックポートに none を指定すると、バッファーは使用されません。

BUFFER_TYPE の Verilog 例

(* buffer_type = "none" *) input in1; //this will result in no buffers(* buffer_type = "ibuf" *) input clk1; //this will result in a clock with no bufg

BUFFER_TYPE の VHDL 例

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;out1 : std_logic_vector(8 downto 0));

attribute buffer_type : string;attribute buffer_type of in1 : signal is "none";end test;

DONT_TOUCHKEEP または KEEP_HIERARCHY の代わりに DONT_TOUCH 属性を使用してください。DONT_TOUCH 属性は KEEP または KEEP_HIERARCHY 属性と同じように機能しますが、 KEEP および KEEP_HIERARCHY とは異なり配置配線にフォワードアノテートされるので、ロジック適化で削除されることはありません。

KEEP および KEEP_HIERARCHY 属性と同様に、 DONT_TOUCH を使用する際には注意が必要です。ほかの属性が DONT_TOUCH 属性と競合する場合、 DONT_TOUCH 属性が優先されます。

DONT_TOUCH 属性に有効な値は、 true/false または yes/no です。

重要 : KEEP および KEEP_HIERARCHY 属性を DONT_TOUCH に置換します。

DONT_TOUCH の Verilog 例

(* dont_touch = "true" *) wire sig1;assign sig1 = in1 & in2;assign out1 = sig1 & in2;




DONT_TOUCH の VHDL 例

signal sig1 : std_logicattribute dont_touch : string;attribute dont_touch of sig1 : signal is "true";........sig1 <= in1 and in2;out1 <= sig1 and in3;

FULL_CASE (Verilog のみ)FULL_CASE は、 case、 casex または casez 文で可能性のあるすべての case 値が指定されることを示します。 case 値が指定されている場合、 Vivado 合成で case 値に対して余分なロジックは作成されません。

(* full_case *)case select3’b100 : sig = val1;3’b010 : sig = val2;3’b001 : sig = val3;endcase

重要 : この属性は、 RTL でのみ制御できます。

GATED_CLOCK Vivado 合成では、ゲーテッドクロックの変換が可能です。この変換を実行するには、次の 2 つの方法を使用できます。

• Vivado GUI のオプションで変換が実行されるよう指定します。

• RTL 属性でゲーテッドロジックのどの信号がクロックかを指定します。

GUI のオプションを指定するには、次の手順に従います。

1. Flow Navigator で [Synthesis Settings] をクリックします。

2. [Options] フィールドで -gated_clock_conversion オプションを次のいずれかの値に設定します。

° [off] : ゲーテッドクロックの変換をディスエーブルにします。

° [on] : gated_clock 属性が RTL コードで設定されている場合に、ゲーテッドクロックの変換を実行します。この設定では、結果をより制御できます。

° [auto] : 次のいずれかの条件が満たされる場合に、ゲーテッドクロックの変換を実行します。

- gated_clock 属性が true に設定されている。

- Vivado 合成でゲートが検出され、有効なクロック制約セットがある。

この設定では、ツールで自動的に判断されます。

GATED_CLOCK の Verilog 例 :

(* gated_clk = "true" *) input clk;




GATED_CLOCK の VHDL 例

entity test is port (in1, in2 : in std_logic_vector(9 downto 0);en : in std_logic;clk : in std_logic;out1 : out std_logic_vector( 9 downto 0));attribute gated_clock : string;attribute gated_clock of clk : signal is "true";end test;

IOBIOB は合成属性ではなく、 Vivado インプリメンテーションで使用され、レジスタを I/O バッファーに配置する必要があるかどうかを指定します。有効な値は true または false です。

IOB の Verilog 例

(* IOB = "true" *) reg sig1;

IOB の VHDL 例

signal sig1:

std_logic attribute

IOB: string

attribute IOB of sig1 : signal is "true";

KEEPKEEP 属性は、信号が削除されたりロジックブロックに吸収されるような適化が実行されないように指定します。この属性が設定された信号は保持され、ネットリストに含まれます。

たとえば、 2 ビットの AND ゲートの出力で別の AND ゲートを駆動する信号に KEEP 制約を設定すると、信号は両方の AND ゲートを含むより大きい LUT には統合されません。

KEEP は、タイミング制約ともよく併用されます。通常は適化される信号にタイミング制約が設定されている場合、 KEEP を設定すると適化されなくなり、正しいタイミング規則が使用されます。

注意 : RTL で後の方で使用されない信号に KEEP 属性を設定する場合は、注意が必要です。合成ではこれらの信号は保持されますが、何も駆動しません。これにより、フローの後の方で問題が発生する可能性があります。

注意 : KEEP をほかの属性と共に使用する場合は注意が必要です。ほかの属性が KEEP 属性と競合する場合、通常 KEEP 属性が優先されます。

次に例を示します。

• ある信号に MAX_FANOUT 属性が設定されており、この信号で駆動される信号に KEEP 属性が設定されている場合、 KEEP 属性が設定されている信号ではファンアウト複製は実行されません。

• RAM STYLE= "block" が使用されており、その RAM の一部となるべきレジスタに KEEP が設定されていると、 KEEP 属性のためにブロック RAM が推論されません。




有効な値は、次のとおりです。

• true : 信号を保持します。

• false : 信号が必要に応じて適化されるようにします。 false を使用しても、信号が無条件に削除されることはありません。デフォルトは false です。

注記 : KEEP 属性を使用しても、配置配線では信号は保持されません。 DONT_TOUCH 属性を使用してください。

KEEP の Verilog 例

(* keep = "true" *) wire sig1;assign sig1 = in1 & in2;assign out1 = sig1 & in2;

KEEP の VHDL 例

signal sig1 : std_logic;attribute keep : string;attribute keep of sig1 : signal is "true";........sig1 <= in1 and in2;out1 <= sig1 and in3;

KEEP_HIERARCHYKEEP_HIERARCHY は、階層レベルが変更されないようにします。 Vivado 合成では、 RTL で指定されたのと同じ階層が保持されるよう試みられますが、 QoR (結果の品質) のために階層がフラットにされたり、変更されることもあります。

インスタンスに KEEP_HIERARCHY を指定すると、合成でその階層レベルは変更されません。これが QoR に影響を与える場合があります。また、トライステート出力および I/O バッファーの制御ロジックを記述するモジュールには使用しないでください。 KEEP_HIERARCHY は、モジュール、アーキテクチャレベル、またはインスタンスに指定できます。

KEEP_HIERARCHY の Verilog 例

モジュールの場合

(* keep_hierarchy = "yes" *) module bottom (in1, in2, in3, in4, out1, out2);

インスタンスの場合

(* keep_hierarchy = "yes" *)bottom u0 (.in1(in1), .in2(in2), .out1(temp1));

KEEP_HIERARCHY の VHDL 例

モジュールの場合

attribute keep_hierarchy : string;attribute heep_hierarchy of beh : architecture is "yes";

インスタンスの場合

attribute keep_hierarchy : string;attribute keep_hierarchy of u0 : label is "yes";




MAX_FANOUTMAX_FANOUT は、レジスタおよび信号のファンアウトの制限を設定します。信号に KEEP 制約も設定する必要があります。これは、 RTL またはプロジェクトへの入力として指定できます。整数値を指定します。

この属性は、レジスタおよび組み合わせ信号にのみ使用できます。ファンアウトの制限に従うため、レジスタまたは組み合わせ信号を駆動する信号が複製されます。

MAX_FANOUT は、合成のグローバルオプション -fanout_limit のデフォルト値よりも優先されます。デザイン全体のデフォルト値は、 [Project Settings] ダイアログボックスの [Synthesis] ページまたは synth_design コマンドの -fanout_limit オプションを使用して設定します。

MAX_FANOUT 属性は強制的に適用されますが、 -fanout_limit はガイドラインとして使用され、強制されません。ファンアウトを厳密に制御する必要がある場合は、 MAX_FANOUT を使用してください。また、 -fanout_limit オプションとは異なり、MAX_FANOUT は制御信号にも適用されます。-fanout_limit オプションは制御信号 (セット、リセット、クロックイネーブルなど) には適用されないので、これらの信号を複製する必要がある場合は MAX_FANOUT を使用してください。

注記 : 入力、ブラックボックス、EDIF (EDF),および NGC (Native Generic Circuit) ファイルはサポートされていません。

MAX_FANOUT の Verilog 例

Vivado の場合

(* keep = "true", max_fanout = 50 *) reg sig1;

MAX_FANOUT の VHDL 例

signal sig1 : std_logic;attribute keep : string;attribute max_fanout : integer;attribute keep of sig1 : signal is "true";attribute max_fanout : signal is 50;

注記 : max_fanout の値は、 VHDL の Vivado 合成では整数です。

PARALLEL_CASE (Verilog のみ)PARALLEL_CASE は、 case 文がパラレル構文で構築される必要のあることを示します。ロジックは if-elsif 構文では作成されません。

(* parallel_case *) case select3’b100 : sig = val1;3’b010 : sig = val2;3’b001 : sig = val3;endcase

重要 : この制約は、 Verilog RTL でのみ制御できます。




RAM_STYLERAM_STYLE は、合成でのメモリの推論方法を指定します。有効な値は次のとおりです。

• block : RAMB タイプのコンポーネントが推論されるよう指定します。

• distributed : LUT RAM が推論されるよう指定します。

デフォルトでは、ほとんどのデザインで適な結果が生成される RAM が推論されます。

RAM_STYLE の Verilog 例

(* ram_style = "distributed" *) reg [data_size-1:0] myram [2**addr_size-1:0];

RAM_STYLE の VHDL 例

attribute ram_style : string;attribute ram_style of myram : signal is "distributed";

RAM のコーディングスタイルの詳細は、付録 C の「RAM の HDL コード記述のガイドライン」を参照してください。

ROM_STYLEROM_STYLE は、合成での ROM メモリの推論方法を指定します。有効な値は次のとおりです。

• block : RAMB タイプのコンポーネントが推論されるよう指定します。

• distributed :LUT ROM が推論されるよう指定します。デフォルトでは、ほとんどのデザインで適な結果が生成される ROM が推論されます。

ROM_STYLE の Verilog 例(* rom_style = "distributed" *) reg [data_size-1:0] myrom [2**addr_size-1:0];

ROM_STYLE の VHDL 例

attribute rom_style : string;attribute rom_style of myrom : signal is "distributed";

ROM のコーディングスタイルの詳細は、付録 C の「ROM の HDL コーディング手法」を参照してください。

SHREG_EXTRACTSHREG_EXTRACT は、 SRL 構造を推論するかどうかを指定します。有効な値は次のとおりです。

• Yes : SRL 構造が推論されます。

• No : SRL 構造は推論されず、レジスタが作成されます。

SHREG_EXTRACT の Verilog 例

(* shreg_extract = "no" *) reg [16:0] my_srl;

SHREG_EXTRACT の VHDL 例attribute shreg_extract : string;attribute shreg_extract of my_srl : signal is "no";




TRANSLATE_OFF/TRANSLATE_ONTRANSLATE_OFF および TRANSLATE_ON は、合成でコードのブロックを無視するよう指定します。これらの属性は、 RTL のコメント内で指定します。コメントは、次のいずれかのキーワードで開始します。

• synthesis

• synopsys

• pragma

translate_off で無視が開始され、 translate_on で終了します。これらのコマンドはネスト化できません。

TRANSLATE_OFF/TRANSLATE_ON の Verilog 例

// synthesis translate_offCode....// synthesis translate_on

TRANSLATE_OFF/TRANSLATE_ON の VHDL 例

-- synthesis translate_offCode...-- synthesis translate_on

注意 : translate 文の間に含めるコードの種類には、注意が必要です。デザインの動作に影響するコードの場合、シミュレータで使用され、シミュレーションで不一致が発生することがあります。

USE_DSP48USE_DSP48 は、合成の演算構造をどのように処理するかを指定します。デフォルトでは、乗算器、乗加算器、乗減算器、乗累算器タイプの構造が DSP48 ブロックに含まれます。加算器、減算器、アキュムレータもこれらのブロックに含めることはできますが、デフォルトでは DSP48 ブロックではなくファブリックにインプリメントされます。 USE_DSP48 制約を使用すると、このデフォルト動作が変更され、これらの構造が DSP48 ブロックに含まれるようになります。

有効な値は、 yes および no です。この属性は、 RTL の信号、アーキテクチャおよびコンポーネント、エンティティおよびモジュールに指定できます。優先順位は次のとおりです。

1. 信号

2. アーキテクチャおよびコンポーネント

3. モジュールおよびエンティティ

この属性を指定しない場合は、 Vivado 合成で適な動作が決定されます。

USE_DSP48 の Verilog 例

(* use_dsp48 = "yes" *) module test(clk, in1, in2, out1);

USE_DSP48 の VHDL 例

attribute use_dsp48 : string;attribute use_dsp48 of P_reg : signal is "no"



付録 B

SystemVerilog サポート

概要Vivado™ 合成では、合成可能な SystemVerilog RTL の一部がサポートされます。次のセクションに、これらのデータ型を説明します。

特定のファイルで SystemVerilog を使用デフォルトでは、 *.v ファイルは Verilog 2001 構文で、 *.sv ファイルは SystemVerilog 構文でコンパイルされます。

Vivado IDE で特定の *.v ファイルに SystemVerilog を使用するには、次の手順に従います。

1. ファイルを右クリックし、 [Source Node Properties] をクリックします。

2. [Source Node Properties] ビューで、[Type] を [Verilog] から [SystemVerilog] に変更しし、[Apply] をクリックします。

または、 [Tcl Console] ビューで次の Tcl コマンドを使用します。

set_property file_type SystemVerilog [get_files <filename>.v]

次のセクションで、 Vivado IDE でサポートされる SystemVerilog のデータ型を説明します。



データ型

データ型次のデータ型とその制御方法がサポートされています。

宣言

RTL の変数は次のように宣言します。

[var] [DataType] name;

説明 :

° var はオプションで、宣言文にない場合は自動的に推測されます。

° DataType は次のいずれかになります。

- integer_vector_type : bit、 logic、または reg

- integer_atom_type : byte、 shortint、 int、 longint、 integer、または time

- non_integer_type : shortreal、 real、または realtime

- struct

- enum

整数データ型

SystemVerilog では、次の整数型がサポートされます。

• shortint : 2 値の 16 ビット符号付き整数

• int : 2 値の 32 ビット符号付き整数

• longint : 2 値の 64 ビット符号付き整数

• byte : 2 値の 8 ビット符号付き整数

• bit : 2 値のユーザー定義のベクターサイズ

• logic : 4 値のユーザー定義のベクターサイズ

• reg : 4 値のユーザー定義のベクターサイズ

• integer : 4 値の 32 ビット符号付き整数

• time : 4 値の 64 ビット符号なし整数

4 値および 2 値とは、これらのデータ型に割り当てることのできる値を示しています。

• 2 値の場合は 0 および 1 を使用できます。

• 4 値の場合は X と Z も使用できます。

X と Z 値は常に合成できるわけではないので、 2 値と 4 値は同じように合成されます。

注意 : 4 値の変数を使用する場合、RTL とシミュレーションの不一致が発生する可能性があるので、注意してください。

• デフォルトでは、byte、shortint、int、integer、および longint のデータ型は符号付きの値になります。

• bit、 reg、および logic は符号なしの値になります。



データ型

実数

合成で実数がサポートされますが、ビヘイビアーには使用できず、パラメーター値として使用できます。SystemVerilogでは、次の実数型がサポートされます。

• real

• shortreal

• realtime

Void データ型 void データ型は、戻り値のない関数でのみサポートされます。

ユーザー定義型

Vivado 合成では、 typedef キーワードを使用してユーザーが定義したデータ型がサポートされます。次の構文を使用します。

typedef data_type type_identifier {size};

または

typedef [enum, struct, union] type_identifier;

列挙型

列挙型は、次の構文で宣言できます。

enum [type] {enum_name1, enum_name2...enum_namex} identifier

データ型を指定しない場合は、デフォルトで int になります。次に例を示します。

enum {sun, mon, tues, wed, thurs, fri, sat} day_of_week;

このコードでは、 7 つの値を含む int の enum が生成されます。これらの名前には 0 から開始する値が割り当てられ、 sun = 0 および sat = 6 となります。

デフォルト値を変更するには、次の例のようなコードを使用します。

enum {sun=1, mon, tues, wed, thurs, fri, sat} day_of week;

この場合、 sun の値は 1 で sat の値は 7 になります。

次の例は、デフォルト値を変更する別の方法を示します。

enum {sun, mon=3, tues, wed, thurs=10, fri=12, sat} day_of_week;

この場合、 sun=0、 mon=3、 tues=4、 wed=5、 thurs=10、 fri=12、および sat=13 になります。

列挙型は、 typedef キーワードでも使用できます。

typedef enum {sun,mon,tues,wed,thurs,fri,sat} day_of_week;day_of_week my_day;

この例では、day_of_week というデータ型の my_day という信号を定義しています。enum の範囲を指定することもできます。たとえば、上記の例の場合は次のように指定できます。

enum {day[7]} day_of_week;



データ型

これにより、 day0、 day1…day6 という N-1 個の要素を含む day_of_week という列挙型が作成されます。

次は、これを別の方法で使用した例です。

enum {day[1:7]} day_of_week; // creates day1,day2...day7enum {day[7] = 5} day_of_week; //creates day0=5, day1=6... day6=11

定数

SystemVerilog には、次の 3 種類のエラボレーション時間定数があります。

• parameter : Verilog 規格と同じで、同様に使用できます。

• localparam : parameter と似ていますが、上位モジュールのものよりも優先されます。

• specparam : 遅延とタイミング値を指定するために使用されますが、 Vivado 合成ではサポートされません。

const というランタイム定数宣言もあります。

型演算子

型演算子を使用すると、パラメーターをデータ型として指定でき、モジュールの異なるインスタンスに異なるデータ型のパラメーターを設定できます。

キャスト演算子

SystemVerilog では、あるデータ型の値を別のデータ型の値に割り当てることはできませんが、キャスト演算子 (’) を使用すると可能になります。キャスト演算子を使用すると、データ型を変換できます。次のように使用します。

casting_type’(expression)

casting_type は次のいずれかになります。

° integer_type

° non_integer_type

° real_type

° 符号なしの定数値

° ユーザーが作成した符号付き値型

複合データ型

複合データ型には、構造体 (struct) と共用体 (union) があります。次にこれらについて説明します。

構造体 (struct)

構造体とは、異なるデータ型の値を 1 つにまとめて格納し、参照できるようにしたものです。各要素はメンバーと呼ばれます。これは、 VHDL のレコード型と類似しています。構造体の構文は次のようになります。

struct {struct_member1; struct_member2;...struct_memberx;} structure_name;



プロセス

共用体 (union)

共用体は、複数のデータ型を含むデータ型ですが、そのうち 1 つのみが使用されます。これは、データ型が使用方法によって変化する場合などに便利な方法です。次に例を示します。

typedef union {int i; logic [7:0] j} my_union;my_union sig1;my_union sig2;sig1.i = 32; //sig1 will get the int formatsig2.j = 8’b00001111; //sig2 will get the 8bit logic format.

パック配列とアンパック配列

Vivado 合成では、パック配列とアンパック配列のどちらもサポートされます。

logic [5:0] sig1; //packed arraylogic sig2 [5:0]; //unpacked array

幅が決まっているデータ型では、パックされる次元を宣言する必要はありません。

integer sig3; //equivalent to logic signed [31:0] sig3

プロセス

always プロシージャ

always プロシージャには、次の 4 つがあります。

• always

• always_comb

• always_latch

• always_ff

always_comb プロシージャは、組み合わせロジックを記述します。センシティビティリストは、 always_comb 文を駆動するロジックにより推論されます。

always 文では、ユーザーがセンシティビティリストを指定する必要があります。次の例では、 in1 および in2 センシティビティリストが使用されます。

always@(in1 or in2)out1 = in1 & in2;always_comb out1 = in1 & in2;

always_latch プロシージャでは、ラッチをすばやく作成できます。 always_comb と同様、センシティビティリストは推論されますが、次の例に示すようにラッチイネーブルの制御信号を指定する必要があります。

always_latch if(gate_en) q <= d;

always_ff プロシージャでは、フリップフロップが作成されます。 always と同様、ユーザーがセンシティビティリストを指定する必要があります。

always_ff@(posedge clk)out1 <= in1;



プロセス

ブロック文

ブロック文は、複数の文をグループ化します。シーケンシャルブロックの場合は、文が begin と end で囲まれます。ブロックでは、そのブロック特有の変数を宣言できます。シーケンシャルブロックには、そのブロックに関連した名前を付けることもできます。フォーマットは次のとおりです。

begin [: block name][declarations][statements]

end [: block name]

begin : my_blocklogic temp;temp = in1 & in2;out1 = temp;end : my_block

上記の例では、ブロック名が end の後にも指定されていますが、これはコードを読みやすくするためで、必須ではありません。

注記 : パラレルブロック (fork-join ブロック ) は Vivado 合成ではサポートされません。

手続きタイミング制御

SystemVerilogでは、次の 2 種類のタイミング制御がサポートされます。

• 遅延制御 : 文とそれが実行されるまでの時間を指定します。これを合成に使用する利点はないので、 Vivado 合成では、代入するロジックは作成されますが、タイム文は無視されます。

• イベント制御 : always@(posedge clk) など、指定したイベントが発生したときに代入が実行されるようにします。これは Verilog の規格ですが、 SystemVerilog では機能が追加されています。

論理 or 演算子を使用すると、任意の数のイベントを指定でき、いずれかのイベントで文の実行をトリガーできます。これには、センシティビティリストでイベントを or またはカンマで区切ります。たとえば、次の 2 つの文は同じです。

always@(a or b or c)always@(a,b,c)

SystemVerilog では、 event_expression @* もサポートされるので、センシティビティリストの問題によるシミュレーションでの不一致を回避できます。次に例を示します。

Logic always@* begin

演算子

Vivado 合成では、次の SystemVerilog の演算子がサポートされます。

• 代入演算子 (=、 +=、 -=、 *=、 /=、 %=、 &=、 |=、 ^=、 <<=、 >>=、 <<<=、 >>>=)

• 単項演算子 (+、 -、 !、 ~、 &、 ~&、 |、 ~|、 ^、 ~^、 ^~)

• インクリメント /デクリメント演算子 (++、 --)

• 2 項演算子 (+、-、*、/、%、==、~=、===、~==、&&、||、**、< 、<=、>、>=、&、|、^、^~、~^、>>、<<、>>>、<<<)

注記 : A**B は、 A が 2 のべき乗であるか、 B が定数の場合にサポートされます。

• 条件演算子 ( ? :)

• 連結演算子 ({…})



手続きプログラム代入文

符号付き演算式

Vivado 合成では、符号付き演算と符号なし演算のどちらもサポートされます。信号は、符号ありとなしのどちらにでも宣言できます。次に例を示します。

logic [5:0] reg1;logic signed [5:0] reg2;

手続きプログラム代入文

if-else 条件文

if-else 条件文の構文は、次のようになります。

if (expression)command1;

elsecommand2;

else 文はオプションで、クロック文の有無によってラッチまたはフリップフロップが想定されます。次のような複数の if および else 文もサポートされます。

If (expression1)Command1;

else if (expression2)command2;

else if (expression3)command3;

elsecommand4;

このコードは、 priority if 文として合成され、初の条件文が true である場合、その他の条件文は評価されません。 Vivado 合成では、 unique if-else 文は parallel_case として、 priority if-else 文は full_case として処理されます。

case 文case 文の構文は、次のようになります。

case (expression)value1: statement1;value2: statement2;value3: statement3;default: statement4;

endcase

case 文内の default 文はオプションです。値は順番に評価されるので、 value1 と value3 の両方が true の場合、 statement1 が実行されます。

case 文のほかに casex 文および casez 文があります。casex ではドントケアを、casez ではトライステート条件を処理できます。

Vivado 合成では、 unique case 文は parallel_case として、 priority case 文は full_case として処理されます。



タスクおよび関数

ループ文

Vivado 合成および SystemVerilog では、数種のループ文がサポートされます。もよく使用されるのは for ループ文です。構文は次のとおりです。

for (initialization; expression; step)statement;

for 文では、まず初期化が実行されてから、条件式が評価されます。結果が 0 の場合は停止し、 1 の場合は文の実行が続行されます。文の実行が終了したら、ステップ関数が実行されます。

• repeat ループ文では、指定した回数分だけ関数が繰り返し実行されます。構文は次のとおりです。

repeat (expression)statement;

条件式をある値に対して評価し、文をその回数だけ実行します。

• for-each ループ文では、配列内の各エレメントに対して文が実行されます。

• while ループ文では、演算式が false になるまでその文が実行されます。

• do-while ループ文は while ループ文と同じですが、文の後に条件式が評価される点が異なります。

• forever ループはずっと実行され続けます。無限ループにならないようにするため、ループを脱出するための break 文と共に使用してください。

タスクおよび関数

タスク

タスク宣言の構文は、次のとおりです。

task name (ports);[optional declarations];statements;endtask

タスクには、次の 2 種類があります。

• スタティックタスク : 宣言文に、次にタスクが呼び出されたときに前の値が保持されます。

• 自動タスク : 宣言文には前の値は保持されません。

注意 : Vivado 合成ではすべてのタスクが自動タスクとして処理されるので、タスクを使用する際は注意が必要です。

多くのシミュレータでは、スタティックか自動かを指定しない場合のデフォルトがスタティックタスクなので、シミュレーションで不一致が発生する可能性があります。タスクを自動またはスタティックに指定する方法は、次のとおりです。

task automatic my_mult...//or task static my_mult ...



モジュールおよび階層

関数 (自動またはスタティック )関数はタスクと類似していますが、値が返される点が異なります。関数の構文は、次のとおりです。

function data_type function_name(inputs);declarations;statements;

endfunction : function_name

後の function_name はオプションですが、この方がコードが読みやすくなります。関数は値を返すので、return 文を使用するか、文で特定しておく必要があります。

function_name = ....

タスクと同様、関数も自動またはスタティックにできます。 Vivado 合成ではすべての関数が自動として処理されますが、シミュレータによっては動作が異なります。関数を使用する場合は注意が必要です。

モジュールおよび階層SystemVerilog のモジュールは Verilog と似ていますが、次のセクションで説明するようにさらに機能が追加されています。

モジュールの接続

モジュールのインスタンシエートおよび接続には、主に 3 つの方法がありますが、初の 2 つ (順序付きリストおよび名前による方法) は Verilog と同じです。 3 つ目はポート名による方法です。

モジュールのポート名がインスタンシエートモジュールの信号と名前およびタイプが同じ場合、下位モジュールを名前で接続できます。次に例を示します。

module lower (output [4:0] myout;input clk;input my_in;input [1:0] my_in2;

......endmodule//in the instantiating level.lower my_inst (.myout, .clk, .my_in, .my_in2);

ワイルドカードポートを使用したモジュールの接続

ワイルドカードを使用してモジュールを接続することもできます。たとえば、上記の例は次のようになります。

// in the instantiating modulelower my_inst (.*);

上位モジュールの名前とタイプが正しければ、インスタンス全体が接続されます。

また、これらを混合して使用できます。次に例を示します。

lower my_inst (.myout(my_sig), .my_in(din), .*);

この例では、 myout ポートが my_sig 信号に、 my_in ポートが din 信号に、 clk および my_in2 が clk および my_in2 信号に接続されます。



インターフェイス

インターフェイスインターフェイスは、ブロック間の通信を指定するために使用します。インターフェイスとは、モジュール間の接続を記述しやすくする目的でまとめられたネットおよび変数のグループです。

基本的なインターフェイスの構文は、次のとおりです。

interface interface_name;parameters and ports;items;

endinterface : interface_name

後の interface_name はオプションで、コードを読みやすくする目的で追加されています。次に例を示します。

module bottom1 (input clk,input [9:0] d1,d2,input s1,input [9:0] result,output logic sel,output logic [9:0] data1, data2,output logic equal);

//logic//

endmodule

module bottom2 (input clk,input sel,input [9:0] data1, data2,output logic [9:0] result);

//logic//

endmodule

module top (input clk,input s1,input [9:0] d1, d2,output equal);

logic [9:0] data1, data2, result;logic sel;

bottom1 u0 (clk, d1, d2, s1, result, sel, data1, data2, equal);bottom2 u1 (clk, sel, data1, data2, result);endmodule

上記のコードでは、共通する信号を持つ 2 つの下位モジュールがインスタンシエートされています。これらの共通信号はすべてインターフェイスを使用して指定できます。

interface my_intlogic sel;logic [9:0] data1, data2, result;

endinterface : my_int




これで 2 つの bottom モジュールを次のように変更できます。

module bottom1 (my_int int1,input clk, input [9:0] d1, d2,input s1,output logic equal);

および

module bottom2 (my_int int1,input clk);

これらのモジュール内では、 sel、 data1、 data2、 result へのアクセス方法を変更することもできます。これは、モジュールの視点からは、これらの名前のポートが存在しないからです。その代わりに、 my_int という名前のポートがあります。これには、次の変更を加える必要があります。

if (sel)result <= data1;

上記を次のように変更します。

if (int1.sel)int1.result <= int1.data1;

後に、上位にそのインターフェイスをインスタンシエートする必要があります。これで、インスタンスでそのインターフェイスが参照されます。

module top(input clk,input s1,input [9:0] d1, d2,output equal);

my_int int3(); //instantiation

bottom1 u0 (int2, clk, d1, d2, s1, equal);bottom2 u1 (int2, clk);endmodule




modport キーワード

上記の例では、インターフェイス内の信号が入力または出力として記述されなくなっています。インターフェイスが追加される前は、 sel ポートが bottom1 の出力および bottom2 の入力でした。

インターフェイスが追加されると、それが明確ではなくなります。実際、 Vivado 合成エンジンではこれらが双方向ポートと考慮されるようになったことに対して警告メッセージは表示されず、階層を使用して生成されたネットリストではこれらが入出力として定義されます。これは、生成されたロジックの観点からは問題ではありませんが、混乱の原因となります。

方向を指定するには、次のコード例に示すように modport キーワードを使用します。

interface my_int; logic sel; logic [9:0] data1, data2, result;

modport b1 (input result, output sel, data1, data2); modport b2 (input sel, data1, data2, output result);endinterface : my_int

この後、 bottom モジュールの宣言に次を使用します。

module bottom1 (my_int.b1 int1,

これで、入力と出力が正しく関連付けられます。

その他のインターフェイス機能

インターフェイスには、信号だけでなく、タスクおよび関数も含めることができ、そのインターフェイスに特有のタスクを作成できます。

インターフェイスのパラメーターも指定できます。前述の例の場合、data1 および data2 は両方とも 10 ビットのベクターですが、パラメーターを設定することにより任意のサイズに変更できます。

package 文package 文を使用すると、さまざまなコンストラクトを共有できます。これは、 VHDL のパッケージ文と同じように動作します。 package 文には、関数、タスク、データ型、列挙型などを含めることができます。 package 文の構文は、次のとおりです。

package package_name;items

endpackage : package_name

後の package_name は、コードを読みやすくするためで、必須ではありません。

パッケージは、ほかのモジュールで import コマンドを使用して参照されます。構文は次のとおりです。

import package_name::item or *;

import コマンドでは、インポートするパッケージからのアイテムを指定するか、パッケージ全体を指定する必要があります。



付録 C

HDL コーディング手法

概要ハードウェア記述言語 (HDL) のコーディング手法を使用すると、次が可能になります。

• デジタルロジック回路でよく使用される機能を記述できます。

• ザイリンクスデバイスのアーキテクチャ機能を利用できます。

• Vivado™ IDE からテンプレートを使用できます。

° [Window] → [Language Templates] をクリック

VHDL の利点• 規則が厳しく、データ型が厳格に定義されているため、自由度が低く、エラーが発生しにくい

• HDL ソースコードでの RAM コンポーネントの初期化が簡単 (Verilog の初期ブロックの方が困難)

• パッケージサポート

• カスタム型

• 列挙型

• reg と wire の混乱がない

VHDL の利点• C 言語のような構文

• コードが VHDL よりもコンパクト

• ブロックコメント

• VHDL のようにコンポーネントインスタンシエーションが多くない



SystemVerilog の利点

SystemVerilog の利点• コードが Verilog よりもコンパクト

• 構造体、共同体、列挙型によりスケーラビリティに優れている

• 高抽象度のインターフェイス

• Vivado 合成でサポート

フリップフロップ、レジスタ、およびラッチVivado 合成では、次の制御信号付きのフリップフロップ、レジスタが認識されます。

• 立ち上がりエッジまたは立ち下がりエッジのクロック

• 非同期セット / リセット

• 同期セット / リセット

• クロックイネーブル

フリップフロップ、レジスタ、およびラッチは、次を使用して記述されます。

• 順次処理文 (VHDL)

• always ブロック (Verilog)

• フリップフロップには always_ff、ラッチには always_latch (SystemVerilog)

process または always ブロックのセンシティビティリストには、次を含める必要があります。

• クロック信号

• すべての非同期制御信号

フリップフロップおよびレジスタの制御信号

フリップフロップおよびレジスタの制御信号には、次のものがあります。

• クロック

• 非同期および同期のセット / リセット信号

• クロックイネーブル

コード記述のガイドライン

• レジスタを非同期にセット / リセットしないでください。

° 制御セットをマップし直すことができなくなります。

° ブロック RAM コンポーネントおよび DSP ブロックなどのデバイスリソースの順次機能は、同期的にしかセットまたはリセットできません。

° デバイスリソースを使用できなくなるか、適にコンフィギュレーションされなくなります。



フリップフロップ、レジスタ、およびラッチ

• セットとリセットの両方を持つフリップフロップを記述しないでください。

° 同期または非同期のどちらであっても、セットとリセットの両方を持つフリップフロッププリミティブはありません。

° セットとリセットの両方を持つフリップフロップは、エリアおよびパフォーマンスに悪影響を与える可能性があります。

• できる限り、セット / リセットロジックを使用しないでください。初期内容を定義して回路のグローバルリセットを使用するなど、必要な機能を達成できるコストが低いその他の方法がある可能性があります。

• フリップフロッププリミティブのクロックイネーブル、セット / リセット制御入力は常にアクティブ High にします。アクティブ Low にすると、反転ロジックにより回路パフォーマンスが悪化することがあります。

フリップフロップおよびレジスタの推論

Vivado 合成では、 HDL コードの記述方法によって、 4 種類のレジスタプリミティブが推論されます。

• FDCE : クロックイネーブルおよび非同期クリア付き D フリップフロップ

• FDPE : クロックイネーブルおよび非同期プリセット付き D フリップフロップ

• FDSE : クロックイネーブルおよび同期セット付き D フリップフロップ

• FDRE : クロックイネーブルおよび同期リセット付き D フリップフロップ

フリップフロップおよびレジスタの初期化

回路に電源が投入されたときにレジスタの内容を初期化するには、信号宣言でデフォルト値を指定します。

フリップフロップおよびレジスタのレポート

• HDL 合成中にレジスタが推論されると、レポートに記述されます。

• HDL 合成中に推論されたレジスタの数は、 Design Summary セクションのフリップフロッププリミティブの数と完全に一致しないことがあります。

• フリップフロッププリミティブの数は、次の処理により異なります。

° DSP ブロックまたはブロック RAM コンポーネントへのレジスタの吸収

° レジスタの複製

° 定数または等価フリップフロップの削除

フリップフロップおよびレジスタのレポート例

---------------------------------------------------------------------------------RTL Component Statistics ---------------------------------------------------------------------------------Detailed RTL Component Info : +---Registers : 8 Bit Registers := 1

Report Cell Usage: -----+----+----- |Cell|Count-----+----+-----3 |FDCE| 8-----+----+-----



フリップフロップ、レジスタ、およびラッチ

フリップフロップおよびレジスタのコード例

次に、フリップフロップとレジスタの VHDL および Verilog コード例を示します。

コード例は、次のサイトからダウンロードできます。

http://japan.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip

フリップフロップおよびレジスタの VHDL コード例

-- File: HDL_Coding_Techniques/registers/register6.vhd-- Flip-Flop with-- Rising-edge Clock-- Active-high Synchronous Clear-- Active-high Clock Enablelibrary IEEE;use IEEE.std_logic_1164.all;

entity top is port ( clr, ce, clk : in std_logic; d_in : in std_logic_vector(7 downto 0); dout : out std_logic_vector(7 downto ));end entity top;architecture rtl of top isbegin process (clk) is begin if clr = '1' then dout <= “00000000”; elsif rising_edge(clk) then if ce = '1' then dout <= d_in; end if; end if; end process;end architecture rtl;




ラッチ

フリップフロップおよびレジスタの Verilog コード例

// http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip// File: HDL_Coding_Techniques/registers/registers_6.v// 8-bit Register with// Rising-edge Clock// Active-high Synchronous Clear// Active-high Clock Enablemodule top(d_in,ce,clk,clr,dout); input [7:0] d_in; input ce; input clk; input clr; output [7:0] dout; reg [7:0] d_reg;

always @ (posedge clk) begin if(clr) d_reg <= 8’b0; else if(ce) d_reg <= d_in; end assign dout = d_reg;endmodule

ラッチコード例は、次のサイトからダウンロードできます。 http://japan.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip

ラッチのレポート

• Vivado ログファイルに認識されたラッチのタイプとサイズがレポートされます。

• ラッチが推論される原因は、if 文や case 文が不完全であるなど、HDL コードの間違いであることがほとんどです。

• Vivado 合成では、ラッチが推論されると、次のレポート例に示すように警告メッセージが生成されます。これにより、ラッチの推論が意図されたものであるかどうかを確認できます。




ラッチ

ラッチのレポート例

=========================================================================* Vivado.log *=========================================================================

WARNING: [Synth 8-327] inferring latch for variable 'Q_reg'

========================================================================= Report Cell Usage: -----+----+----- |Cell|Count-----+----+-----2 |LD | 1-----+----+-----

=========================================================================

ラッチのコード例

次に、正ゲートおよび非同期リセット付きラッチの VHDL および Verilog コード例を示します。

正ゲートおよび非同期リセット付きラッチの VHDL コード例

--//Download: --// http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- //File: HDL_Coding_Techniques/latches/latches_2.vhd

-- Latch with Positive Gate and Asynchronous Reset----library ieee;use ieee.std_logic_1164.all;

entity latches_2 is port(G, D, CLR : in std_logic; Q : out std_logic);end latches_2;

architecture archi of latches_2 isbegin process (CLR, D, G) begin if (CLR='1') then Q <= '0'; elsif (G='1') then Q <= D; end if; end process;end archi;



トライステート

トライステート• トライステートは、通常次のものでモデリングされます。

° 信号

° if-else 文

• これは、バッファーが次のどちらを駆動する場合にも適用されます。

° 内部バス

° デバイスが搭載されているボード上の外部バス

• if-else の分岐の 1 つで信号がハイインピーダンスに割り当てられています。



トライステートのインプリメンテーション

推論されたトライステートバッファーは、次のいずれかを駆動するかによって、異なるデバイスプリミティブを使用してインプリメントされます。

• 内部バス (BUFT)

° 推論された BUFT は、 Vivado 合成により LUT 内のロジックに自動的に変換されます。

° BUFT を推論する内部バスが上位モジュールの出力を駆動する場合、 OBUF が推論されます。

• 回路の外部ピン (OBUFT)

トライステートのレポート

HDL 合成中にトライステートバッファーが推論されると、レポートに記述されます。

トライステートのレポート例

=========================================================================* Vivado log file *=========================================================================Report Cell Usage: -----+-----+----- |Cell |Count-----+-----+-----1 |OBUFT| 1-----+-----+----- =========================================================================





トライステートのコード例

次に、トライステートの VHDL および Verilog コード例を示します。

組み合わせプロセスを使用したトライステートの VHDL コード例

-- Download: http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- File: HDL_Coding_Techniques/tristates/tristates_2.vhd-- Tristate Description Using Combinatorial Process-- Implemented with an OBUFT (IO buffer)----library ieee;use ieee.std_logic_1164.all;

entity three_st_1 is port(T : in std_logic; I : in std_logic; O : out std_logic);end three_st_1;

architecture archi of three_st_1 isbegin

process (I, T) begin if (T='0') then O <= I; else O <= 'Z'; end if; end process;

end archi;

同時処理代入文を使用したトライステートの VHDL コード例

-- Download: http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- File: HDL_Coding_Techniques/tristates/tristates_1.v-- Tristate Description Using Concurrent Assignment----library ieee;use ieee.std_logic_1164.all;

entity three_st_2 is port(T : in std_logic; I : in std_logic; O : out std_logic);end three_st_2;

architecture archi of three_st_2 isbegin O <= I when (T='0') else 'Z';end archi;




組み合わせプロセスを使用したトライステートの VHDL コード例

-- Download: http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip

-- Tristate Description Using Combinatorial Process-- Implemented with an OBUF (internal buffer)----library ieee;use ieee.std_logic_1164.all;

entity example is generic ( WIDTH : integer := 8 );

port( T : in std_logic; I : in std_logic_vector(WIDTH-1 downto 0); O : out std_logic_vector(WIDTH-1 downto 0));

end example;

architecture archi of example is signal S : std_logic_vector(WIDTH-1 downto 0);begin

process (I, T) begin if (T = '1') then S <= I; else S <= (others => 'Z'); end if; end process;

O <= not(S);

end archi;

組み合わせ always ブロックを使用したトライステートの Verilog コード例

// Download: http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip// Tristate Description Using Combinatorial Always Block////module v_three_st_1 (T, I, O); input T, I; output O; reg O;

always @(T or I) begin if (~T) O = I; else O = 1'bZ; end

endmodule



シフトレジスタ

同時処理代入文を使用したトライステートの Verilog コード例

//// Tristate Description Using Concurrent Assignment//module v_three_st_2 (T, I, O); input T, I; output O;

assign O = (~T) ?I: 1'bZ;

endmodule

シフトレジスタシフトレジスタはフリップフロップのチェーンで、固定数 (スタティック ) のレイテンシ段を介してデータを伝搬できます。「ダイナミックシフトレジスタ」では、伝搬チェーンの長さを回路の操作中にダイナミックに変更できます。



スタティックシフトレジスタの要素

スタティックシフトレジスタには、通常次のものが含まれます。

• クロック

• クロックイネーブル (オプション)

• シリアルデータ入力

• シリアルデータ出力

シフトレジスタの SRL ベースのインプリメンテーション

Vivado 合成では、シフトレジスタが推論されると、通常次のような SRL 型のリソースにインプリメントされます。

• SRL16E

• SRLC32E

シフトレジスタの長さによって、 Vivado 合成で次のように処理されます。

• SRL タイプのプリミティブにインプリメント

• SRLC タイプのプリミティブのカスケード機能を利用

• デザインの残りの部分でシフトレジスタの中間地点のどこかが使用される場合も、このカスケード機能が利用されます。





シフトレジスタのコード例

次に、シフトレジスタの VHDL および Verilog コード例を示します。

32 ビットシフトレジスタの VHDL コード例 1

次のコード例では、連結コードスタイルを使用しています。

-- Download-- http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- File: HDL_Coding_Techniques/shift_registers/shift_registers_0.vhd-- 32-bit Shift Register-- Rising edge clock-- Active high clock enable-- Concatenation-based template----library ieee;use ieee.std_logic_1164.all;

entity shift_registers_0 is

generic ( DEPTH : integer := 32);port ( clk : in std_logic; clken : in std_logic; SI : in std_logic; SO : out std_logic);

end shift_registers_0;

architecture archi of shift_registers_0 is signal shreg: std_logic_vector(DEPTH-1 downto 0);begin

process (clk) begin if rising_edge(clk) then if clken = '1' then shreg <= shreg(DEPTH-2 downto 0) & SI; end if; end if; end process;

SO <= shreg(DEPTH-1);

end archi;




32 ビットのシフトレジスタの VHDL コード例 2

同じ機能は、次のようにも記述できます。

--Download:-- http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- File: HDL_Coding_Techniques/shift_registers/shift_registers_1.vhd-- 32-bit Shift Register-- Rising edge clock-- Active high clock enable-- foor loop-based template----library ieee;use ieee.std_logic_1164.all;

entity shift_registers_1 is

generic ( DEPTH : integer := 32 ); port ( clk : in std_logic; clken : in std_logic; SI : in std_logic; SO : out std_logic);

end shift_registers_1;

architecture archi of shift_registers_1 is signal shreg: std_logic_vector(DEPTH-1 downto 0);begin

process (clk) begin if rising_edge(clk) then if clken = '1' then for i in 0 to DEPTH-2 loop shreg(i+1) <= shreg(i); end loop; shreg(0) <= SI; end if; end if; end process;

SO <= shreg(DEPTH-1);

end archi;




32 ビットのシフトレジスタの Verilog コード例 1

次のコード例では、連結を使用してレジスタチェーンを記述しています。

// http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip// File: HDL_Coding_Techniques/shift_registers/shift_registers_0.vhd// 8-bit Shift Register// Rising edge clock// Active high clock enable// Concatenation-based templatemodule v_shift_registers_0 (clk, clken, SI, SO);

parameter WIDTH = 32; input clk, clken, SI; output SO; reg [WIDTH-1:0] shreg;

always @(posedge clk) begin if (clken) shreg = {shreg[WIDTH-2:0], SI}; end

assign SO = shreg[WIDTH-1];

endmodule

8 ビットのシフトレジスタの Verilog コード例 2

// http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip// File: HDL_Coding_Techniques/shift_registers/shift_registers_1.v// 32-bit Shift Register// Rising edge clock// Active high clock enable// For-loop based templatemodule v_shift_registers_1 (clk, clken, SI, SO);

parameter WIDTH = 32; input clk, clken, SI; output SO; reg [WIDTH-1:0] shreg;

integer i;

always @(posedge clk) begin if (clken) begin for (i = 0; i < WIDTH-1; i = i+1) shreg[i+1] <= shreg[i]; shreg[0] <= SI; end end

assign SO = shreg [WIDTH-1];1endmodule



ダイナミックシフトレジスタ

SRL ベースシフトレジスタのレポート

Report Cell Usage: -----+-------+----- |Cell |Count-----+-------+-----1 |SRLC32E| 1

ダイナミックシフトレジスタダイナミックシフトレジスタは、回路の動作中にダイナミックに長さを変えることができるシフトレジスタです。

ダイナミックシフトレジスタは、次のように考えることができます。

• 回路の動作中に指定可能な大長のフリップフロップのチェーン

• 指定されたクロックサイクルで伝搬チェーンからデータを抽出する段階を選択するマルチプレクサー

Vivado 合成では、任意の大長のダイナミックシフトレジスタを推論できます。

Vivado ツールでは、ダイナミックレジスタはデバイスファミリで使用可能な SRL タイプのプリミティブを使用して適にインプリメントできます。




ダイナミックシフトレジスタのコード例

次に、ダイナミックシフトレジスタの VHDL および Verilog コード例を示します。

32 ビットのダイナミックシフトレジスタの VHDL コード例

-- http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- File:HDL_Coding_Techniques/dynamic_shift_registers/dynamic_shift_registers_1.vhd-- 32-bit dynamic shift register.--library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;

entity dynamic_shift _register is

generic ( DEPTH : integer := 32; SEL_WIDTH : integer := 5 ); port( CLK : in std_logic; SI : in std_logic; CE : in std_logic; A : in std_logic_vector(SEL_WIDTH-1 downto 0); DO : out std_logic );

end dynamic_shift_register;

X-Ref Target - Figure C-1

図 C-1 : ダイナミックシフトレジスタの図




architecture rtl of dynamic_shift_register is

type SRL_ARRAY is array (0 to DEPTH-1) of std_logic; -- The type SRL_ARRAY can be array -- (0 to DEPTH-1) of -- std_logic_vector(BUS_WIDTH downto 0) -- or array (DEPTH-1 downto 0) of -- std_logic_vector(BUS_WIDTH downto 0) -- (the subtype is forward (see below)) signal SRL_SIG :SRL_ARRAY;

begin process (CLK) begin if rising_edge(CLK) then if CE = '1' then SRL_SIG <= SI & SRL_SIG(0 to DEPTH-2); end if; end if; end process;

DO <= SRL_SIG(conv_integer(A));

end rtl;

32 ビットのダイナミックシフトレジスタの Verilog コード例

//http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip//File: HDL_Coding_Techniques/dynamic_shift_registers/dynamic_shift_registers_1.v// 32-bit dynamic shift register.

module dynamic_shift_register (CLK, CE, SEL, SI, DO);

parameter SELWIDTH = 5; input CLK, CE, SI input [SELWIDTH-1:0] SEL; output DO;

localparam DATAWIDTH = 2**SELWIDTH; reg [DATAWIDTH-1:0] data;

assign DO = data[SEL];

always @(posedge CLK) begin if (CE= 1'b1)

data <= {data[DATAWIDTH-2:0], SI}; end

endmodule



乗算器

乗算器Vivado 合成では、ソースコードの乗算から乗算器マクロが推論されます。

• 結果の出力信号のビット数は、2 つのオペランドの合計ビット数になります。たとえば、16 ビットの信号と 8 ビットの信号を乗算する場合、結果は 24 ビットになります。

推奨 : デバイスの上位ビットをすべて使用しない場合、特に乗算器マクロをスライスロジックにインプリメントする場合は、オペランドのビット数を必要小限に削減することをお勧めします。



乗算器のインプリメンテーション

乗算器マクロは、次のものにインプリメントできます。

• スライスロジック

• DSP ブロック

どちらにインプリメントされるかは、次の要素に基づいて決定されます。

• オペランドのサイズ

• パフォーマンスを高にする

乗算器をスライスロジックまたは DSP ブロックに強制的にインプリメントするには、適切な信号、エンティティ、またはモジュールに USE_DSP48 属性を設定します。この属性は、次のいずれかの値に設定できます。

• no (スライスロジックにインプリメント )

• yes (DSP ブロックにインプリメント )

DSP ブロックのインプリメンテーション

乗算器を 1 つの DSP ブロックにインプリメントする場合、DSP ブロックのパイプライン機能が利用されます。Vivado 合成では、次の箇所にある 2 レベルまでのレジスタを吸収できます。

• 乗算オペランド

• 乗算後

乗算器が 1 つの DSP ブロックに収まらない場合、マクロを分解してインプリメントします。この場合、次のいずれかにインプリメントされます。

• 複数の DSP ブロック

• DSP ブロックとスライスロジック

レジスタが DSP ブロックに吸収されないようにするには、 KEEP 属性を使用します。たとえば、乗算器のオペランドにレジスタがある場合、レジスタの出力に KEEP を設定すると、レジスタが DSP ブロックに吸収されなくなります。 KEEP 属性の詳細は、付録 A の「KEEP」を参照してください。




乗算器

乗算器のコード例

符号なし 16X16 ビット乗算器の VHDL コード例

---- Unsigned 16x16-bit Multiplier--library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity multipliers1 is generic ( WIDTHA : integer := 16; WIDTHB : integer := 16 ); port( A : in std_logic_vector(WIDTHA-1 downto 0); B : in std_logic_vector(WIDTHB-1 downto 0); RES : out std_logic_vector(WIDTHA+WIDTHB-1 downto 0));end multipliers1;

architecture beh of multipliers1 isbegin RES <= A * B;end beh;

符号なし 16x24 ビット乗算器の Verilog コード例

//// Unsigned 16x24-bit Multiplier// 1 latency stage on operands// 3 latency stage after the multiplication//module multipliers2 (clk, A, B, RES);

parameter WIDTHA = 16; parameter WIDTHB = 24; input clk; input [WIDTHA-1:0] A; input [WIDTHB-1:0] B; output [WIDTHA+WIDTHB-1:0] RES;

reg [WIDTHA-1:0] rA; reg [WIDTHB-1:0] rB; reg [WIDTHA+WIDTHB=1:0] M [3:0]; integer i;

always @(posedge clk) begin rA <= A; rB <= B; M[0] <= rA * rB; for (i = 0; i < 3; i = i+1) M[i+1] <= M[i]; end

assign RES = M[3];

endmodule



乗加算および乗累算

乗加算および乗累算次のマクロが推論されます。

• 乗加算

• 乗減算

• 乗加減算

• 乗累算

これらのマクロは、次のものを集約することにより推論されます。

• 乗算器

• 加減算器

• レジスタ

乗加算と乗累算のインプリメンテーション

乗加算と乗累算のインプリメンテーションでは、次が実行されます。

• 推論された乗加算または乗累算マクロを DSP ブロックリソースにインプリメントできます。

• DSP ブロックのパイプライン機能が利用されます。

• 次のものが吸収されます。

° 乗算オペランドの 2 レジスタ段

° 乗算後の 1 レジスタ段

° 加算器、減算器、加減算器の後ろにある 1 レジスタ段

° 加算/減算の選択信号の 1 レジスタ段

° 加算器のオプションのキャリー入力の 1 レジスタ段

• Vivado 合成では、インプリメンテーションに必要な DSP48 リソースが 1 つのみの場合に乗累算 (MAC) を DSP48 ブロックにインプリメントできます。

• マクロが 1 つの DSP48 に収まらない場合は、次のように処理されます。

° 乗算器とアキュムレータ (累算) が別々のマクロとして処理されます。

° 各マクロが個別に処理されます。

DSP ブロックリソースへのマクロのインプリメンテーション

DSP ブロックリソースへのマクロのインプリメンテーションは、デフォルトで推論されます。

• デフォルトモードでは、次のように処理されます。

° 乗加算マクロと乗累算マクロがインプリメントされます。

° ターゲットデバイスで使用可能な DSP ブロックが考慮されます。

° 使用可能なすべての DSP リソースを使用できます。

° DSP ブロックのパイプライン機能をすべて利用して、高の回路パフォーマンスが得られるよう試みられます。

° レジスタを乗加算マクロまたは乗累算マクロに吸収できるかどうかスキャンされます。



乗加算および乗累算

• レジスタが DSP ブロックに吸収されないようにするには、 KEEP 属性を使用します。たとえば、乗算器のオペランドにあるレジスタが DSP ブロックに吸収されないようにするには、レジスタの出力に KEEP を設定します。 KEEP 属性の詳細は、付録 A の「KEEP」を参照してください。

乗加算と乗累算のコード例

次に、乗加算および乗累算ファンクションの VHDL および Verilog コード例を示します。

乗算アップアキュムレータ (乗算後にレジスタ付き) の VHDL コード例

---- Multiplier Up Accumulate with Register After Multiplication--library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity multipliers3 is generic (pwidth: integer:=16); port (clk, reset: in std_logic; A, B: in std_logic_vector(pwidth-1 downto 0); RES: out std_logic_vector(pwidth*2-1 downto 0));end multipliers3;

architecture beh of multipliers3 is signal mult, accum: std_logic_vector(pwidth*2-1 downto 0);begin

process (clk) begin if (clk'event and clk='1') then if (reset = '1') then accum <= (others => '0'); mult <= (others => '0'); else accum <= accum + mult; mult <= A * B; end if; end if; end process;

RES <= accum;

end beh;



RAM の HDL コーディング手法

乗算アップアキュムレータの Verilog コード例

// Multiplier Up Accumulate with:// Registered operands// Registered multiplication// Accumulationmodule multipliers4 (clk, rst, A, B, RES);

parameter WIDTH = 16; input clk; input rst; input [WIDTH-1:0] A, B; output [2*WIDTH-1:0] RES;

reg [WIDTH-1:0] rA, rB; reg [2*WIDTH-1:0] mult, accum;

always @(posedge clk)begin if (rst) begin rA <= {WIDTH{1'b0}}; rB <= {WIDTH{1'b0}}; mult <= {2*WIDTH{1'b0}}; accum <= {2*WIDTH{1'b0}}; endelse begin rA <= A; rB <= B; mult <= rA * rB; accum <= accum + mult; end end assign RES = accum;

endmodule

RAM の HDL コーディング手法Vivado 合成では、さまざまな RAM のコーディングスタイルを解釈し、分散 RAM またはブラック RAM にマップできます。これにより、次が可能になります。

• 手動で RAM プリミティブをインスタンシエートする必要なし

• 時間を短縮

• HDL ソースコードを移行および拡張しやすい







分散 RAM と専用ブロック RAM 間の選択

データは、両方のタイプの RAM に同期に書き込まれます。分散 RAM とブロック RAM の主な違いは、 RAM からのデータの読み出し方法にあります。次の表を参照してください。

分散 RAM または専用ブロック RAM のどちらを使用するかは、次の要素によります。

• HDL ソースコードで記述した RAM の特性

• ram_style 属性を使用して特定のインプリメンテーションスタイルを指定したかどうか。詳細は、付録 A の「RAM_STYLE」を参照してください。

• 使用可能なブロック RAM リソース

メモリの推論

メモリの推論機能には、次のものが含まれます。

• 任意のサイズおよびデータ幅をサポート。メモリ記述は 1 つまたは複数の RAM プリミティブにマップされます。

• シングルポート、シンプルデュアルポート、完全なデュアルポート

• 大 2 つの書き込みポート

• 複数の読み出しポート

記述されている書き込みポートが 1 つのみの場合、 Vivado 合成では書き込みアドレスとは異なるアドレスの RAM の内容にアクセスする読み出しポートが複数ある RAM 記述を認識できます。

• 書き込みイネーブル

• RAM イネーブル (ブロック RAM)

• データ出力リセット (ブロック RAM)

• オプションの出力レジスタ (ブロック RAM)

• バイト幅書き込みイネーブル (ブロック RAM)

• 各 RAM ポートは、そのクロック、ポートイネーブル、書き込みイネーブル、データ出力リセットで制御できます。

• 初期内容の指定

• Vivado 合成では、記述されているデータ幅に対応するため、パリティビットを通常のデータビットとして使用できます。

注記 : パリティビットの詳細は、ターゲットデバイスのユーザーガイドを参照してください。

表 C-1 : 分散 RAM と専用ブロック RAM の違い

操作分散 RAM 専用ブロック RAM

書き込み同期同期

読み出し非同期同期




RAM の HDL コード記述のガイドライン

RAM の HDL コード記述のガイドラインには、次が含まれます。

• ブロック RAM の読み出し /書き込みの同期モード

• 分散 RAM の例

• シングルポート RAM のコード例

° Read-First (先に読み出し ) モード

° Write-First (先に書き込み) モード

° No-Change (変化なし ) モード

• シンプルデュアルポート RAM のコード例

° シングルクロック

° デュアルクロック

• 完全なデュアルポート RAM のコード例

° シングルクロック

° デュアルクロック

• バイト幅書き込みイネーブルのコード例

ブロック RAM の読み出し/書き込みの同期モード

ブロック RAM リソースは、読み出し /書き込みポートで次の同期モードを提供するようコンフィギュレーションできます。

• Read-First (先に読み出し ) : 新しい内容が読み込まれる前に、既存の内容が読み出されます。

• Write-First (先に書き込み) : 新しい内容がすぐに読み出せるようになります。 Read-Through とも呼ばれます。

• No-Change (変化なし ) : 新しい内容が RAM に読み込まれる間、データ出力は変化しません。

Vivado 合成では、これらすべての同期モードの推論がサポートされます。 RAM のポートごとに、異なる同期モードを記述できます。




分散 RAM の例

次に、分散 RAM の VHDL および Verilog コード例を示します。

非同期読み出し付きシングルポート RAM の VHDL コード例

--File: HDL_Coding_Techniques/rams/rams_04.v

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rams_04 is port (clk : in std_logic; we : in std_logic; a : in std_logic_vector(5 downto 0); di : in std_logic_vector(15 downto 0); do : out std_logic_vector(15 downto 0)); end rams_04; architecture syn of rams_04 is type ram_type is array (63 downto 0) of std_logic_vector (15 downto 0); signal RAM : ram_type; begin process (clk) begin if (clk'event and clk = '1') then if (we = '1') then RAM(conv_integer(a)) <= di; end if; end if; end process; do <= RAM(conv_integer(a)); end syn;

非同期読み出し付きデュアルポート RAM の Verilog コード例

// Dual-Port RAM with Asynchronous Read (Distributed RAM)// module v_rams_09 (clk, we, a, dpra, di, spo, dpo); input clk; input we; input [5:0] a; input [5:0] dpra; input [15:0] di; output [15:0] spo; output [15:0] dpo; reg [15:0] ram [63:0];

always @(posedge clk) begin if (we) ram[a] <= di; end assign spo = ram[a]; assign dpo = ram[dpra]; endmodule




Read-First モードのシングルポートブロック RAM の VHDL コード例

-- http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- Single-Port Block RAM Read-First Mode-- File: HDL_Coding_Techniques/rams/rams_04.vhd

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rams_01 is port (clk : in std_logic; we : in std_logic; en : in std_logic; addr : in std_logic_vector(9 downto 0);di : in std_logic_vector(15 downto 0);do : out std_logic_vector(15 downto 0));end rams_01; architecture syn of rams_01 istype ram_type is array (1023 downto 0) of std_logic_vector (15 downto 0);signal RAM: ram_type;begin process (clk)beginif clk'event and clk = '1' then if en = '1' then if we = '1' then RAM(conv_integer(addr)) <= di; end if; do <= RAM(conv_integer(addr)) ; end if;end if;end process; end syn;




Read-First モードのシングルポートブロック RAM の Verilog コード例

// http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip// Single-Port Block RAM Read-First Mode// Download: // File: HDL_Coding_Techniques/rams/rams_01.v

module v_rams_01 (clk, en, we, addr, di, do); input clk; input we; input en; input [9:0] addr; input [15:0] di; output [15:0] do; reg [15:0] RAM [1023:0]; reg [15:0] do;

always @(posedge clk) begin if (en) begin if (we) RAM[addr]<=di; do <= RAM[addr]; end end endmodule

Write-First モードのシングルポートブロック RAM の VHDL コード例

-- http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- File: HDL_Coding_Techniques/rams/rams_02a.vhd-- Single-Port Block RAM Write-First Mode (recommended template)----library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rams_02a is port (clk : in std_logic; we : in std_logic; en : in std_logic; addr : in std_logic_vector(9 downto 0); di : in std_logic_vector(15 downto 0); do : out std_logic_vector(15 downto 0)); end rams_02a; architecture syn of rams_02a is type ram_type is array (1023 downto 0) of std_logic_vector (15 downto 0); signal RAM : ram_type; begin process (clk) begin if clk'event and clk = '1' then if en = '1' then




if we = '1' then RAM(conv_integer(addr)) <= di; do <= di; else do <= RAM( conv_integer(addr)); end if; end if; end if; end process; end syn;

Write-First モードのシングルポートブロック RAM の Verilog コード例

// http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip// Single-Port Block RAM Write-First Mode (recommended template)//File: HDL_Coding_Techniques/rams/rams_02a.v//module v_rams_02a (clk, we, en, addr, di, do); input clk; input we; input en; input [9:0] addr; input [15:0] di; output [15:0] do; reg [15:0] RAM [1023:0]; reg [15:0] do;

always @(posedge clk) begin if (en) begin if (we) begin RAM[addr] <= di; do <= di; end else do <= RAM[addr]; end end endmodule

No-Change モードのシングルポートブロック RAM の VHDL コード例

-- Single-Port Block RAM No-Change Mode-- File: HDL_Coding_Techniques/rams/rams_03.vhd

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rams_03 is port (clk : in std_logic; we : in std_logic; en : in std_logic; addr : in std_logic_vector(9 downto 0); di : in std_logic_vector(15 downto 0);




do : out std_logic_vector(15 downto 0)); end rams_03; architecture syn of rams_03 is type ram_type is array (1023 downto 0) of std_logic_vector (15 downto 0); signal RAM : ram_type; begin process (clk) begin if clk'event and clk = '1' then if en = '1' then if we = '1' then RAM(conv_integer(addr)) <= di; else do <= RAM( conv_integer(addr)); end if; end if; end if; end process; end syn;

No-Change モードのシングルポートブロック RAM の Verilog コード例

// Single-Port Block RAM No-Change Modemodule v_rams_03 (clk, we, en, addr, di, do); input clk; input we; input en; input [9:0] addr; input [15:0] di; output [15:0] do; reg [15:0] RAM [1023:0]; reg [15:0] do;

always @(posedge clk) begin if (en) begin if (we) RAM[addr] <= di; else do <= RAM[addr]; end end endmodule




2 つの書き込みポートがあるデュアルポートブロック RAM の VHDL コード例

-- Dual-Port Block RAM with Two Write Ports-- Correct Modelization with a Shared Variable-- File: HDL_Coding_Techniques/rams/rams_16b.vhd

library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity rams_16b is port(clka : in std_logic; clkb : in std_logic; ena : in std_logic; enb : in std_logic; wea : in std_logic; web : in std_logic;addra : in std_logic_vector(9 downto 0);addrb : in std_logic_vector(9 downto 0);dia : in std_logic_vector(15 downto 0);dib : in std_logic_vector(15 downto 0);doa : out std_logic_vector(15 downto 0);dob : out std_logic_vector(15 downto 0);end rams_16b; architecture syn of rams_16b istype ram_type is array (1023 downto 0) of std_logic_vector(15 downto 0);shared variable RAM : ram_type;begin process (CLKA)beginif CLKA'event and CLKA = '1' then if ENA = '1' then DOA <= RAM(conv_integer(ADDRA)); if WEA = '1' then RAM(conv_integer(ADDRA)) := DIA; end if; end if;end if;end process; process (CLKB)beginif CLKB'event and CLKB = '1' then if ENB = '1' then DOB <= RAM(conv_integer(ADDRB)); if WEB = '1' then RAM(conv_integer(ADDRB)) := DIB; end if; end if;end if;end process; end syn;




2 つの書き込みポートがあるデュアルポートブロック RAM の Verilog コード例

// Dual-Port Block RAM with Two Write Ports// File: HDL_Coding_Techniques/rams/rams_16.v

//module v_rams_16 (clka,clkb,ena,enb,wea,web,addra,addrb,dia,dib,doa,dob); input clka,clkb,ena,enb,wea,web; input [9:0] addra,addrb; input [15:0] dia,dib; output [15:0] doa,dob; reg [15:0] ram [1023:0]; reg [15:0] doa,dob;

always @(posedge clka) begin if (ena) begin if (wea) ram[addra] <= dia; doa <= ram[addra]; end end always @(posedge clkb) begin if (enb) begin if (web) ram[addrb] <= dib; dob <= ram[addrb]; end end endmodule

リセット可能なデータ出力付きブロック RAM の VHDL コード例

-- Block RAM with Resettable Data Output-- File: HDL_Coding_Techniques/rams/rams_18.vhdlibrary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rams_18 is port (clk : in std_logic; en : in std_logic; we : in std_logic; rst : in std_logic; addr : in std_logic_vector(9 downto 0); di : in std_logic_vector(15 downto 0); do : out std_logic_vector(15 downto 0)); end rams_18; architecture syn of rams_18 is type ram_type is array (1023 downto 0) of std_logic_vector (15 downto 0); signal ram : ram_type; begin process (clk) begin if clk'event and clk = '1' then




if en = '1' then -- optional enable if we = '1' then -- write enable ram(conv_integer(addr)) <= di; end if; if rst = '1' then -- optional reset do <= (others => '0'); else do <= ram(conv_integer(addr)); end if; end if; end if; end process; end syn;

リセット可能なデータ出力付きブロック RAM の Verilog コード例

// Block RAM with Resettable Data Output// File: HDL_Coding_Techniques/rams/rams_18.vmodule v_rams_18 (clk, en, we, rst, addr, di, do); input clk; input en; input we; input rst; input [9:0] addr; input [15:0] di; output [15:0] do; reg [15:0] ram [1023:0]; reg [15:0] do;

always @(posedge clk) begin if (en) // optional enable begin if (we) // write enable ram[addr] <= di; if (rst) // optional reset do <= 0; else do <= ram[addr]; end end endmodule




オプションの出力レジスタ付きブロック RAM の VHDL コード例

-- Block RAM with Optional Output Registers-- File: HDL_Coding_Techniques/rams/rams_19.vhd

--library IEEE; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity rams_19 is port (clk1, clk2 : in std_logic;we, en1, en2 : in std_logic;addr1 : in std_logic_vector(9 downto 0);addr2 : in std_logic_vector(9 downto 0);di : in std_logic_vector(15 downto 0);res1 : out std_logic_vector(15 downto 0);res2 : out std_logic_vector(15 downto 0));end rams_19; architecture beh of rams_19 istype ram_type is array (1023 downto 0) of std_logic_vector (15 downto 0);signal ram : ram_type;signal do1 : std_logic_vector(15 downto 0);signal do2 : std_logic_vector(15 downto 0);begin

process (clk1)beginif rising_edge(clk1) then if we = '1' then ram(conv_integer(addr1)) <= di; end if; do1 <= ram(conv_integer(addr1));end if;end process; process (clk2)beginif rising_edge(clk2) then do2 <= ram(conv_integer(addr2));end if;end process; process (clk1)beginif rising_edge(clk1) then if en1 = '1' then res1 <= do1; end if;end if;end process; process (clk2)beginif rising_edge(clk2) then if en2 = '1' then res2 <= do2;




end if;end if;end process;

end beh;

オプションの出力レジスタ付きブロック RAM の Verilog コード例

// Block RAM with Optional Output Registers// File: HDL_Coding_Techniques/rams/rams_19.vmodule v_rams_19 (clk1, clk2, we, en1, en2, addr1, addr2, di, res1, res2); input clk1; input clk2; input we, en1, en2; input [9:0] addr1; input [9:0] addr2; input [15:0] di; output [15:0] res1; output [15:0] res2; reg [15:0] res1; reg [15:0] res2; reg [15:0] RAM [1023:0]; reg [15:0] do1; reg [15:0] do2;

always @(posedge clk1) begin if (we == 1'b1) RAM[addr1] <= di; do1 <= RAM[addr1]; end always @(posedge clk2) begin do2 <= RAM[addr2]; end

always @(posedge clk1) begin if (en1 == 1'b1) res1 <= do1; end always @(posedge clk2) begin if (en2 == 1'b1) res2 <= do2; end endmodule




バイト幅書き込みイネーブル (ブロック RAM)

ザイリンクスでは、ブロック RAM でバイト幅の書き込みイネーブルをサポートしています。

ブロックRAM でのバイト幅の書き込みイネーブルは、次の目的で使用します。

• RAM へのデータ書き込みを高度に制御

• アドレス指定されたメモリの書き込み可能な 8 ビット部分を個別に指定

HDL モデリングと推論の視点から考えると、この概念は列ベースの書き込みとして記述するのが適です。

• RAM は、同じサイズの列の集合と考えます。

• 書き込みサイクル中は、これらの各列への書き込みを個別に制御します。

Vivado 合成の推論では、ブロック RAM のバイト幅書き込みイネーブル機能を活用できます。

記述された RAM は、次の条件を満たしていれば、バイト書き込みイネーブル機能を使用してブロック RAM リソースにインプリメントされます。

• 書き込み列幅が同じ

• 設定可能な書き込み列幅 : 8 ビット、 9 ビット、 16 ビット、 18 ビット (8 ビットまたは 9 ビットの倍数)

5 ビットや 12 ビットなどの上記以外の書き込み列幅 (8 ビットまたは 9 ビットの倍数以外) を設定すると、各列に個別の RAM が使用されます。

• 書き込み列数 : 任意

• サポートされる読み出し /書き込み同期モード : Read-First、 Write-First、 No-Change




バイト書き込みイネーブル付きシングルポートブロック RAM の VHDL コード例

次のコード例では、ジェネリックと for-loop 文を使用し、必要な書き込み列数と列幅を簡単に変更可能なコンフィギュレーションになっています。

-- Single-Port BRAM with Byte-wide Write Enable-- 2x8-bit write-- Read-First mode-- Single-process description-- Compact description of the write with a for-loop statement-- Column width and number of columns easily configurablelibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bytewrite_ram_1b is generic (SIZE : integer := 1024;ADDR_WIDTH : integer := 10;COL_WIDTH : integer := 8;NB_COL : integer := 4);

port (clk : in std_logic;we : in std_logic_vector(NB_COL-1 downto 0);addr : in std_logic_vector(ADDR_WIDTH-1 downto 0);di : in std_logic_vector(NB_COL*COL_WIDTH-1 downto 0);do : out std_logic_vector(NB_COL*COL_WIDTH-1 downto 0));

end bytewrite_ram_1b;architecture behavioral of bytewrite_ram_1b is type ram_type is array (SIZE-1 downto 0)of std_logic_vector (NB_COL*COL_WIDTH-1 downto 0);signal RAM : ram_type := (others => (others => '0'));

begin

process (clk)beginif rising_edge(clk) then do <= RAM(conv_integer(addr)); for i in 0 to NB_COL-1 loop if we(i) = '1' then RAM(conv_integer(addr))((i+1)*COL_WIDTH-1 downto i*COL_WIDTH) <= di((i+1)*COL_WIDTH-1 downto i*COL_WIDTH); end if; end loop; end if; end process; end behavioral;




シングルポートバイト書き込みイネーブルの Verilog コード例

次のコード例では、パラメーターと generate-for 文を使用しています。

//File: HDL_Coding_Techniques/rams/vivado_ram_templates_bwwe.v// Single-Port BRAM with Byte-wide Write Enable// 4x9-bit write// Read-First mode// Single-process description// Compact description of the write with a generate-for statement// Column width and number of columns easily configurablemodule v_bytewrite_ram_1b (clk, we, addr, di, do); parameter SIZE = 1024; parameter ADDR_WIDTH = 10; parameter COL_WIDTH = 8; parameter NB_COL = 4;

input clk; input [NB_COL-1:0] we; input [ADDR_WIDTH-1:0] addr; input [NB_COL*COL_WIDTH-1:0] di; output reg [NB_COL*COL_WIDTH-1:0] do; reg [NB_COL*COL_WIDTH-1:0] RAM [SIZE-1:0];

always @(posedge clk) begin do <= RAM[addr]; end generate genvar i; for (i = 0; i < NB_COL; i = i+1) begin always @(posedge clk) begin if (we[i]) RAM[addr][(i+1)*COL_WIDTH-1:i*COL_WIDTH] <= di[(i+1)*COL_WIDTH-1:i*COL_WIDTH]; end end endgenerate




バイト幅書き込みイネーブル付きの完全なデュアルポート BRAM の Verilog コード例

バイト幅書き込みイネーブル - Rread-First モード

// True-Dual-Port BRAM with Byte-wide Write Enable// Read-First mode (2 variants)// Write-First mode// No-Change mode// File: HDL_Coding_Techniques/rams/bytewrite_tdp_ram.vmodule v_bytewrite_tdp_ram_readfirst #(

//---------------------------------------------------------------parameter NUM_COL = 4,parameter COL_WIDTH = 8,parameter ADDR_WIDTH = 10, // Addr Width in bits : //2**ADDR_WIDTH = RAM Depthparameter DATA_WIDTH = NUM_COL*COL_WIDTH // Data Width in bits//-------------------------------------------------------------- ) (input clkA,input enaA, input [NUM_COL-1:0] weA,input [ADDR_WIDTH-1:0] addrA,input [DATA_WIDTH-1:0] dinA,output reg [DATA_WIDTH-1:0] doutA,

input clkB,input enaB,input [NUM_COL-1:0] weB,input [ADDR_WIDTH-1:0] addrB,input [DATA_WIDTH-1:0] dinB,output reg [DATA_WIDTH-1:0] doutB);

// CORE_MEMORYreg [DATA_WIDTH-1:0] ram_block [(2**ADDR_WIDTH)-1:0];

integer i;// PORT-A Operationalways @ (posedge clkA) beginif(enaA) beginfor(i=0;i<NUM_COL;i=i+1) beginif(weA[i]) beginram_block[addrA][i*COL_WIDTH +:COL_WIDTH] <= dinA[i*COL_WIDTH +:COL_WIDTH];

endenddoutA <= ram_block[addrA];

endend

// Port-B Operation:always @ (posedge clkB) beginif(enaB) beginfor(i=0;i<NUM_COL;i=i+1) beginif(weB[i]) begin




ram_block[addrB][i*COL_WIDTH +:COL_WIDTH] <= dinB[i*COL_WIDTH +:COL_WIDTH];end

end

doutB <= ram_block[addrB];end

end

endmodule // v_bytewrite_tdp_ram_readfirst

バイト幅書き込みイネーブル - 代替 Rread-First モード

// ByteWide Write Enable,- Alternate READ_FIRST mode template - Vivado //recommendedmodule v_bytewrite_tdp_ram_readfirst2

#(//--------------------------------------------------------------parameter NUM_COL = 4parameter COL_WIDTH = 8,parameter ADDR_WIDTH = 10, // Addr Width in bits :2**ADDR_WIDTH = RAM Depthparameter DATA_WIDTH = NUM_COL*COL_WIDTH // Data Width in bits//--------------------------------------------------------------) (

input clkA,input enaA, input [NUM_COL-1:0] weA,input [ADDR_WIDTH-1:0] addrA,input [DATA_WIDTH-1:0] dinA,output reg [DATA_WIDTH-1:0] doutA,

input clkB,input enaB,input [NUM_COL-1:0] weB,input [ADDR_WIDTH-1:0] addrB,input [DATA_WIDTH-1:0] dinB,output reg [DATA_WIDTH-1:0] doutB

);

// CORE_MEMORY reg [DATA_WIDTH-1:0] ram_block [(2**ADDR_WIDTH)-1:0];

// PORT-A Operationgenerategenvar i;for(i=0;i<NUM_COL;i=i+1) beginalways @ (posedge clkA) beginif(enaA) beginif(weA[i]) beginram_block[addrA][i*COL_WIDTH +:COL_WIDTH] <= dinA[i*COL_WIDTH +:COL_WIDTH];

endend

endendendgenerate

always @ (posedge clkA) beginif(enaA) begindoutA <= ram_block[addrA];




endend

// Port-B Operation:generatefor(i=0;i<NUM_COL;i=i+1) beginalways @ (posedge clkB) beginif(enaB) beginif(weB[i]) beginram_block[addrB][i*COL_WIDTH +:COL_WIDTH] <= dinB[i*COL_WIDTH +:COL_WIDTH];

endend

endendendgenerate

always @ (posedge clkB) beginif(enaB) begindoutB <= ram_block[addrB];

endendendmodule // v_bytewrite_tdp_ram_readfirst2

バイト幅書き込みイネーブル - Write-First モード

// ByteWide Write Enable, - WRITE_FIRST mode template - Vivado recommendedmodule v_bytewrite_tdp_ram_writefirst#(//--------------------------------------------------------------parameter NUM_COL = 4,parameter COL_WIDTH = 8,parameter ADDR_WIDTH = 10, // Addr Width in bits:2**ADDR_WIDTH= RAM Depthparameter DATA_WIDTH = NUM_COL*COL_WIDTH // Data Width in bits//-------------------------------------------------------------------------) (



);

// CORE_MEMORYreg [DATA_WIDTH-1:0] ram_block [(2**ADDR_WIDTH)-1:0];// PORT-A Operation:generategenvar i;for(i=0;i<NUM_COL;i=i+1) beginalways @ (posedge clkA) beginif(enaA) beginif(weA[i]) begin




ram_block[addrA][i*COL_WIDTH +:COL_WIDTH] <= dinA[i*COL_WIDTH +:COL_WIDTH];doutA[i*COL_WIDTH +:COL_WIDTH] <= dinA[i*COL_WIDTH +:COL_WIDTH] ;

end else begindoutA[i*COL_WIDTH +:COL_WIDTH] <= ram_block[addrA][i*COL_WIDTH +: COL_WIDTH] ;

endend

endendendgenerate

Port-B Operation// Port-B Operation:generatefor(i=0;i<NUM_COL;i=i+1) beginalways @ (posedge clkB) beginif(enaB) beginif(weB[i]) beginram_block[addrB][i*COL_WIDTH +:COL_WIDTH] <= dinB[i*COL_WIDTH

: COL_WIDTH];doutB[i*COL_WIDTH +:COL_WIDTH] <= dinB[i*COL_WIDTH +:

COL_WIDTH] ;end else begin doutB[i*COL_WIDTH +:COL_WIDTH] <= ram_block[addrB][i*COL_WIDTH +:COL_WIDTH] ;

endend

endendendgenerate

endmodule // v_bytewrite_tdp_ram_writefirst




バイト幅書き込みイネーブル - No-Change モード

// ByteWide Write Enable, - NO_CHANGE mode template - Vivado recommendedmodule v_bytewrite_tdp_ram_nochange #(//-------------------------------------------------------------parameter NUM_COL = 4,parameter COL_WIDTH = 8,parameter ADDR_WIDTH = 10, // Addr Width in bits :2**ADDR_WIDTH = RAM Depthparameter DATA_WIDTH = NUM_COL*COL_WIDTH // Data Width in bits //--------------------------------------------------------------- ) (



);

// CORE_MEMORY reg [DATA_WIDTH-1:0] ram_block [(2**ADDR_WIDTH)-1:0];

// PORT-A Operationgenerategenvar i;for(i=0;i<NUM_COL;i=i+1) beginalways @ (posedge clkA) beginif(enaA) beginif(weA[i]) beginram_block[addrA][i*COL_WIDTH +:COL_WIDTH] <= dinA[i*COL_WIDTH +: COL_WIDTH];

endend

endendendgenerate

always @ (posedge clkA) beginif(enaA) beginif (~|weA)doutA <= ram_block[addrA];

endend

// Port-B Operation:generatefor(i=0;i<NUM_COL;i=i+1) beginalways @ (posedge clkB) beginif(enaB) begin




if(weB[i]) beginram_block[addrB][i*COL_WIDTH +:COL_WIDTH] <= dinB[i*COL_WIDTH +:COL_WIDTH];

endend

endendendgenerate

always @ (posedge clkB) beginif(enaB) beginif (~|weB)doutB <= ram_block[addrB];

endendendmodule // v_bytewrite_tdp_ram_nochange

RAM の初期内容

RAM は、次の方法で初期化できます。

• 「HDL ソースコードで RAM の初期内容を指定」

• 「外部データファイルで RAM の初期内容を指定」

HDL ソースコードで RAM の初期内容を指定

信号のデフォルト値のメカニズムを使用して、 RAM の初期内容を HDL ソースコードで直接記述します。

VHDL コード例

type ram_type is array (0 to 31) of std_logic_vector(19 downto 0);signal RAM : ram_type :=(X"0200A", X"00300", X"08101", X"04000", X"08601", X"0233A", X"00300", X"08602", X"02310", X"0203B", X"08300", X"04002", X"08201", X"00500", X"04001", X"02500", X"00340", X"00241", X"04002", X"08300", X"08201", X"00500", X"08101", X"00602", X"04003", X"0241E", X"00301", X"00102", X"02122", X"02021", X"0030D", X"08201");

すべてのビット位置を同じ値に初期化する場合

type ram_type is array (0 to 127) of std_logic_vector (15 downto 0);signal RAM : ram_type := (others => (others => '0'));

Verilog コード例

すべてのアドレス指定可能なワードを同じ値に初期化する場合

reg [DATA_WIDTH-1:0] ram [DEPTH-1:0];

integer i;initial for (i=0; i<DEPTH; i=i+1) ram[i] = 0;end




外部データファイルで RAM の初期内容を指定

HDL ソースコードでファイルの読み出し関数を使用して、外部データファイルから RAM の初期内容を読み込みます。

• 外部データファイルは ASCII 形式のテキストファイルで、ファイル名は任意です。

• 外部データファイルの各行に、 RAM のアドレス位置の初期内容を記述します。

• 外部データファイルの行数は、 RAM 配列の行数と同じにする必要があります。行数が足りない場合、メッセージが表示されます。

• 行に対応するアドレス指定可能な位置は、 RAM を記述する信号の主な範囲の方向で定義されます。

• RAM の内容は、 2 進数または 16 進数で記述できます。 2 進数と 16 進数を混ぜて使用することはできません。

• 外部データファイルには、コメントのようなその他の内容を含めることはできません。

• 次の外部データファイルは、 8 X 32 ビット RAM を 2 進数値で初期化しています。

0000111100001111000011110000111101001010001000001100000010000100000000000011111000000000010000011111110101000001110001000010010000001111000011110000111100001111010010100010000011000000100001000000000000111110000000000100000111111101010000011100010000100100

VHDL コード例

データを次のように読み込みます。

type RamType is array(0 to 7) of bit_vector(31 downto 0);

impure function InitRamFromFile (RamFileName : in string) return RamType isFILE RamFile : text is in RamFileName;variable RamFileLine : line;variable RAM :RamType;beginfor I in RamType'range loopreadline (RamFile, RamFileLine);read (RamFileLine, RAM(I));end loop;return RAM;end function;

signal RAM : RamType := InitRamFromFile("rams_20c.data");

Verilog コード例

2 進数データを読み込むには $readmemb、 16 進数データを読み込むには $readmemh を使用します。

reg [31:0] ram [0:63];

initial begin$readmemb("rams_20c.data", ram, 0, 63);end




ブロック RAM の初期化の VHDL コード例

---- Initializing Block RAM (Single-Port Block RAM)-- http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- File: HDL_Coding_Techniques/rams/rams_20a.vhd

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

entity rams_20a is port (clk : in std_logic; we : in stad_logic; addr : in std_logic_vector(5 downto 0); di : in std_logic_vector(19 downto 0); do : out std_logic_vector(19 downto 0)); end rams_20a; architecture syn of rams_20a is type ram_type is array (63 downto 0) of std_logic_vector (19 downto 0); signal RAM : ram_type:= (X"0200A", X"00300", X"08101", X"04000", X"08601", X"0233A", X"00300", X"08602", X"02310", X"0203B", X"08300", X"04002", X"08201", X"00500", X"04001", X"02500", X"00340", X"00241", X"04002", X"08300", X"08201", X"00500", X"08101", X"00602", X"04003", X"0241E", X"00301", X"00102", X"02122", X"02021", X"00301", X"00102", X"02222", X"04001", X"00342", X"0232B", X"00900", X"00302", X"00102", X"04002", X"00900", X"08201", X"02023", X"00303", X"02433", X"00301", X"04004", X"00301", X"00102", X"02137", X"02036", X"00301", X"00102", X"02237", X"04004", X"00304", X"04040", X"02500", X"02500", X"02500", X"0030D", X"02341", X"08201", X"0400D"); begin process (clk) begin if rising_edge(clk) then if we = '1' then RAM(conv_integer(addr)) <= di; end if; do <= RAM(conv_integer(addr)); end if; end process; end syn;




ブロック RAM の初期化の Verilog コード例

//// Initializing Block RAM (Single-Port Block RAM)// http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip//File: HDL_Coding_Techniques/rams/rams_20a.v

module v_rams_20a (clk, we, addr, di, do); input clk; input we; input [5:0] addr; input [19:0] di; output [19:0] do;

reg [19:0] ram [63:0]; reg [19:0] do;

initial begin ram[63] = 20'h0200A; ram[62] = 20'h00300; ram[61] = 20'h08101; ram[60] = 20'h04000; ram[59] = 20'h08601; ram[58] = 20'h0233A; ram[57] = 20'h00300; ram[56] = 20'h08602; ram[55] = 20'h02310; ram[54] = 20'h0203B; ram[53] = 20'h08300; ram[52] = 20'h04002; ram[51] = 20'h08201; ram[50] = 20'h00500; ram[49] = 20'h04001; ram[48] = 20'h02500; ram[47] = 20'h00340; ram[46] = 20'h00241; ram[45] = 20'h04002; ram[44] = 20'h08300; ram[43] = 20'h08201; ram[42] = 20'h00500; ram[41] = 20'h08101; ram[40] = 20'h00602; ram[39] = 20'h04003; ram[38] = 20'h0241E; ram[37] = 20'h00301; ram[36] = 20'h00102; ram[35] = 20'h02122; ram[34] = 20'h02021; ram[33] = 20'h00301; ram[32] = 20'h00102; ram[31] = 20'h02222; ram[30] = 20'h04001; ram[29] = 20'h00342; ram[28] = 20'h0232B; ram[27] = 20'h00900; ram[26] = 20'h00302; ram[25] = 20'h00102; ram[24] = 20'h04002; ram[23] = 20'h00900; ram[22] = 20'h08201; ram[21] = 20'h02023; ram[20] = 20'h00303; ram[19] = 20'h02433; ram[18] = 20'h00301; ram[17] = 20'h04004; ram[16] = 20'h00301; ram[15] = 20'h00102; ram[14] = 20'h02137; ram[13] = 20'h02036; ram[12] = 20'h00301; ram[11] = 20'h00102; ram[10] = 20'h02237; ram[9] = 20'h04004; ram[8] = 20'h00304; ram[7] = 20'h04040; ram[6] = 20'h02500; ram[5] = 20'h02500; ram[4] = 20'h02500; ram[3] = 20'h0030D; ram[2] = 20'h02341; ram[1] = 20'h08201; ram[0] = 20'h0400D; end always @(posedge clk) begin if (we) ram[addr] <= di; do <= ram[addr]; end endmodule




外部データファイルからのブロック RAM の初期化の VHDL コード例

---- Initializing Block RAM from external data file----library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use std.textio.all;

entity rams_20c isport(clk : in std_logic;we : in std_logic;addr : in std_logic_vector(5 downto 0);din : in std_logic_vector(31 downto 0);dout : out std_logic_vector(31 downto 0));end rams_20c;

architecture syn of rams_20c is

type RamType is array(0 to 63) of bit_vector(31 downto 0);

impure function InitRamFromFile (RamFileName : in string) return RamType isFILE RamFile: text is in RamFileName;variable RamFileLine : line;variable RAM :RamType;beginfor I in RamType'range loop readline (RamFile, RamFileLine); read (RamFileLine, RAM(I));end loop;return RAM;end function;

signal RAM :RamType := InitRamFromFile("rams_20c.data");beginprocess (clk)begin if clk'event and clk = '1' then if we = '1' then RAM(conv_integer(addr)) <= to_bitvector(din); end if; dout <= to_stdlogicvector(RAM(conv_integer(addr))); end if;end process;

end syn;




外部データファイルからのブロック RAM の初期化の Verilog コード例

//// Initializing Block RAM from external data file// Binary data//module v_rams_20c (clk, we, addr, din, dout); input clk; input we; input [5:0] addr; input [19:0] din; output [19:0] dout;

reg [19:0] ram [0:63]; reg [19:0] dout;

initial begin $readmemh("rams_20c.data",ram); end

always @(posedge clk) begin if (we) ram[addr] <= din; dout <= ram[addr];end endmodule

ブラックボックス

デザインには、次で生成された EDIF または NGC ファイルを含めることができます。

• 合成ツール

• 回路図テキストエディター

• その他のデザイン入力方法

これらのモジュールをデザインのほかの部分に接続するには、インスタンシエートする必要があります。

HDL ソースコードでブラックボックスインスタンシエーションを使用します。

Vivado 合成では、これらのブラックボックスインスタンシエーションに制約を適用できます。

デザインをブラックボックスにすると、そのデザインのほかのインスタンスもブラックボックスになります。

コード例は、次のサイトからダウンロードできます。 http://japan.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip





BLACK_BOX の Verilog 例

(* black_box *) module test(in1, in2, clk, out1);

BLACK_BOX の VHDL 例

attribute black_box : string;attribute black_box of beh : architecture is "yes";

FSM コンポーネント



Vivado 合成の機能

• 同期有限ステートマシン (FSM) コンポーネントに特定の推論機能

• 適化の目標に対応したビルトイン FSM エンコードストラテジ

• FSM 抽出はデフォルトでイネーブル

• FSM 抽出をディスエーブルにするには -fsm_extraction off を使用

FSM 記述

Vivado 合成では、ムーア型とミーリー型の両方の有限ステートマシン (FSM) がサポートされます。

FSM には、次が含まれます。

• ステートレジスタ

• 次ステート関数

• 出力関数

FSM の図

次に、ミーリー型マシンとムーア型マシンを組み込んだ FSM の図を示します。


図 C-2 : ミーリー型マシンとムーア型マシンを組み込んだ FSM





次に、 3 つのプロセスを使用した FSM の図を示します。

ステートレジスタ

• リセットまたは電源投入ステートを指定して、有限ステートマシン (FSM) を認識させます。

• ステートレジスタは、特定のステートに対して非同期または同期にリセットできます。

• FSM には、非同期リセットロジックよりも同期リセットロジックをお勧めします。

自動ステートエンコード

Vivado 合成では、各 FSM に適なエンコード方法が自動的に選択されます。

ワンホットステートエンコード

ワンホットステートエンコードには、次のような特徴があります。

• 32 ステートまでのステートマシンのデフォルトエンコード方法です。

• 速度を適化したり、消費電力を削減する場合に適しています。

• 各 FSM ステートにコードの各ビットが割り当てられます。

• 各ステートに 1 つのフリップフロップを使用したステートレジスタをインプリメントします。

• 1 つのクロックサイクルで 1 つのステートレジスタのみがアサートされます。

• 2 つのステート間を遷移する際、 2 つのビットのみがトグルします。

グレーステートエンコード

グレーステートエンコードには、次のような特徴があります。

• 連続した 2 つのステート間では、 1 ビットしか切り替わりません。

• 分岐のない長いパスを持つコントローラに適しています。

• ハザードやグリッチを小限に抑えます。

• 消費電力を小限に抑えるために使用できます。

ジョンソンステートエンコード

ジョンソンステートエンコードは、グレーステートエンコードと同様、分岐のない長いパスを含むステートマシンに適しています。


図 C-3 : 3 つのプロセスを使用した FSM




シーケンシャルステートエンコード

シーケンシャルステートエンコードには、次のような特徴があります。

• 長いパスを識別します。

• これらのパスのステートに連続する基数コードを 2 つ適用します。

• 次ステートの論理式を小限に抑えます。

FSM の Verilog 例

// State Machine with single sequential blockmodule fsm_test(clk,reset,flag,sm_out);input clk,reset,flag;output reg sm_out;

parameter s1 = 2'b00;parameter s2 = 2'b01;parameter s3 = 2'b10;parameter s4 = 2'b11;

reg [1:0] state;

always@(posedge clk) begin if(reset) begin state <= s1; sm_out <= 1'b1; end else begin case(state) s1: if(flag)

begin state <= s2; sm_out <= 1'b1; end

else begin

state <= s3;sm_out <= 1'b0;

end

s2: begin state <= s4; sm_out <= 1'b0; end s3: begin state <= s4; sm_out <= 1'b0; end s4: begin state <= s1; sm_out <= 1'b1; end endcase end endendmodule




FSM の VHDL 例

-- State Machine with single sequential block

library IEEE;use IEEE.std_logic_1164.all;

entity fsm_test isport ( clk, reset, flag :IN std_logic;sm_out:OUT std_logic);end entity;

architecture behavioral of fsm_test is type state_type is (s1,s2,s3,s4); signal state : state_type ;begin

process (clk)beginif rising_edge(clk) thenif (reset ='1') thenstate <= s1;sm_out <= '1'; else

case state iswhen s1 => if flag='1' thenstate <= s2;sm_out <= '1';

else

state <= s3;sm_out <= '0'; end if;when s2 => state <= s4; sm_out <= '0';when s3 => state <= s4; sm_out <= '0';when s4 => state <= s1; sm_out <= '1';end case;end if;end if;end process;

end behavioral;

FSM のレポート

Vivado 合成では、有限ステートマシン (FSM) コンポーネントおよびそのエンコードに関する情報が、情報メッセージとして表示されます。次に、メッセージの例を示します。

INFO: [Synth 8-802] inferred FSM for state register 'state_reg' in module 'fsm_test'INFO: [Synth 8-3354] encoded FSM with state register 'state_reg' using encoding 'sequential' in module 'fsm_test'




ROM の HDL コーディング手法

読み出し専用メモリ (ROM) は、 HDL 記述およびインプリメンテーションの点ではランダムアクセスメモリ (RAM) と類似しています。ブロック RAM リソースに適切にレジスタ付きの ROM をインプリメントするには、 rom_style 属性を使用します。詳細は、付録 A の「ROM_STYLE」を参照してください。

ROM のコード例

定数を使用した ROM の VHDL コード例

---- Description of a ROM with a VHDL constant-- Download: http://www.xilinx.com/txpatches/pub/documentation/misc/vivado_synthesis_ug_examples.zip-- File: HDL_Coding_Techniques/rams/roms_constant.vhd--library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity roms_constant isport (clk : in std_logic;en : in std)logic;addr : in std_logic_vector(6 downto 0);data : out std_logic_vector(19 downto 0));end roms_constant;

architecture syn of roms_constant is

type rom_type is array (0 to 127) of std_logic_vector (19 downto 0);constant ROM : rom_type:= (X"0200A", X"00300", X"08101", X"04000", X"08601", X"0233A", X"00300", X"08602",X"02310", X"0203B", X"08300", X"04002", X"08201", X"00500", X"04001", X"02500",X"00340", X"00241", X"04002", X"08300", X"08201", X"00500", X"08101", X"00602",X"04003", X"0241E", X"00301", X"00102", X"02122", X"02021", X"00301", X"00102",X"02222", X"04001", X"00342", X"0232B", X"00900", X"00302", X"00102", X"04002",X"00900", X"08201", X"02023", X"00303", X"02433", X"00301", X"04004", X"00301",X"00102", X"02137", X"02036", X"00301", X"00102", X"02237", X"04004", X"00304",X"04040", X"02500", X"02500", X"02500", X"0030D", X"02341", X"08201", X"0400D",X"0200A", X"00300", X"08101", X"04000", X"08601", X"0233A", X"00300", X"08602",X"02310", X"0203B", X"08300", X"04002", X"08201", X"00500", X"04001", X"02500",X"00340", X"00241", X"04112", X"08300", X"08201", X"00500", X"08101", X"00602",X"04003", X"0241E", X"00301", X"00102", X"02122", X"02021", X"00301", X"00102",X"02222", X"04001", X"00342", X"0232B", X"00870", X"00302", X"00102", X"04002",X"00900", X"08201", X"02023", X"00303", X"02433", X"00301", X"04004", X"00301",X"00102", X"02137", X"FF036", X"00301", X"00102", X"10237", X"04934", X"00304",X"04078", X"01110", X"02500", X"02500", X"0030D", X"02341", X"08201", X"0410D");

begin

process (clk)beginif (clk'event and clk = '1') then if (en = '1') then data <= ROM(conv_integer(addr)); end if;end if;end process;

end syn;




ブロック RAM リソースを使用した ROM の Verilog コード例

//// ROMs Using Block RAM Resources.// Verilog code for a ROM with registered output (template 1)////module v_rams_21a (clk, en, addr, data);

input clk;input en;input [50]addr;output reg [19:0] data;

always @(posedge clk) begin if(en)case(addr)6'b000000: data <= 20'h0200A; 6’b100000: data <= 20'h02222;6'b000001: data <= 20'h00300; 6'b100001: data <= 20'h04001;6'b000010: data <= 20'h08101; 6'b100010: data <= 20'h00342;6'b000011: data <= 20'h04000; 6’b100011: data <= 20'h0232B;6'b000100: data <= 20'h08601; 6'b100100: data <= 20'h00900;6'b000101: data <= 20'h0233A; 6'b100101: data <= 20'h00302;6'b000110: data <= 20'h00300; 6'b100110: data <= 20'h00102;6'b000111: data <= 20'h08602; 6'b100111: data <= 20'h04002;6'b001000: data <= 20'h02310; 6'b101000: data <= 20'h00900;6'b001001: data <= 20'h0203B; 6'b101001: data <= 20'h08201;6'b001010: data <= 20'h08300; 6'b101010: data <= 20'h02023;6'b001011: data <= 20'h04002; 6'b101011: data <= 20'h00303;6'b001100: data <= 20'h08201; 6'b101100: data <= 20'h02433;6'b001101: data <= 20'h00500; 6'b101101: data <= 20'h00301;6'b001110: data <= 20'h04001; 6'b101110: data <= 20'h04004;6'b001111: data <= 20'h02500; 6'b101111: data <= 20'h00301;6'b010000: data <= 20'h00340; 6'b110000: data <= 20'h00102;6'b010001: data <= 20'h00241; 6'b110001: data <= 20'h02137;6'b010010: data <= 20'h04002; 6'b110010: data <= 20'h02036;6'b010011: data <= 20'h08300; 6’b110011: data <= 20'h00301;6'b010100: data <= 20'h08201; 6'b110100: data <= 20'h00102;6'b010101: data <= 20'h00500; 6'b110101: data <= 20'h02237;6'b010110: data <= 20'h08101; 6'b110110: data <= 20'h04004;6'b010111: data <= 20'h00602; 6'b110111: data <= 20'h00304;6'b011000: data <= 20'h04003; 6'b111000: data <= 20'h04040;6'b011001: data <= 20'h0241E; 6'b111001: data <= 20'h02500;6'b011010: data <= 20'h00301; 6'b111010: data <= 20'h02500;6'b011011: data <= 20'h00102; 6'b111011: data <= 20'h02500;6'b011100: data <= 20'h02122; 6'b111100: data <= 20'h0030D;6'b011101: data <= 20'h02021; 6'b111101: data <= 20'h02341;6'b011110: data <= 20'h00301; 6'b111110: data <= 20'h08201;6'b011111: data <= 20'h00102; 6'b111111: data <= 20'h0400D; endcaseend

endmodule




デュアルポート ROM の VHDL コード例

---- A dual-port ROM-- Implementation on LUT or BRAM controlled with a ram_style constraint----library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity roms_dualport isport (clk: in std_logic;ena, enb : in std_logicaddra, addrb : in std_logic_vector(5 downto 0);dataa, datab : out std_logic_vector(19 downto 0));end roms_dualport;

architecture behavioral of roms_dualport is

type rom_type is array (63 downto 0) of std_logic_vector (19 downto 0);signal ROM : rom_type:= (X"0200A", X"00300", X"08101", X"04000", X"08601", X"0233A",X"00300", X"08602", X"02310", X"0203B", X"08300", X"04002",X"08201", X"00500", X"04001", X"02500", X"00340", X"00241",X"04002", X"08300", X"08201", X"00500", X"08101", X"00602",X"04003", X"0241E", X"00301", X"00102", X"02122", X"02021",X"00301", X"00102", X"02222", X"04001", X"00342", X"0232B",X"00900", X"00302", X"00102", X"04002", X"00900", X"08201",X"02023", X"00303", X"02433", X"00301", X"04004", X"00301",X"00102", X"02137", X"02036", X"00301", X"00102", X"02237",X"04004", X"00304", X"04040", X"02500", X"02500", X"02500",X"0030D", X"02341", X"08201", X"0400D");-- attribute ram_style : string;-- attribute ram_style of ROM : signal is "distributed";

begin

process (clk)beginif rising_edge(clk) then if (ena = '1') then dataa <= ROM(conv_integer(addra)); end if;end if;end process;

process (clk)beginif rising_edge(clk) then if (enb = '1') then datab <= ROM(conv_integer(addrb)); end if;end if;end process;

end behavioral;




付録 D

その他のリソース

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照してください。

http://japan.xilinx.com/support

ザイリンクス資料で使用される用語集は、次を参照してください。

http://japan.xilinx.com/company/terms.htm

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピックには、デザインアシスタンス、アドバイザリ、トラブルシュートヒントなどが含まれます。

Vivado 資料Vivado™ Design Suite 2013.1 の資料

http://japan.xilinx.com/support/documentation/dt_vivado2013-1.htm

1. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)

2. 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

3. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

4. 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

5. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

6. 『Vivado Design Suite 移行手法ガイド』 (UG911)

7. 『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)

8. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

9. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)


http://japan.xilinx.com/cgi-bin/docs/ndoc?t=support

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=glossary

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;t=vivado+docs

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;t=vivado+release+notes

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;d=ug893-vivado-ide.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;d=ug894-vivado-tcl-scripting.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;d=ug904-vivado-implementation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;d=ug911-vivado-migration.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;d=ug892-vivado-design-flows-overview.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;d=ug903-vivado-using-constraints.pdf

Documents

Vivado Design Suite - Xilinx...合成 japan.xilinx.com 7 UG901 (v2013.1) 2013 年 4 月 10 日 合成の使用 合成の使用 このセクションでは、Vivado IDE を使用して

Vivado Design Suite - Xilinx...合成 japan.xilinx.com 7 UG901 (v2013.1) 2013 年 4 月 10 日合成の使用合成の使用このセクションでは、Vivado IDE を使用して