Vivado Design Suite - Xilinx · また、Vivado HLS を使用して、C ベーエスのソースを使用してデザイン部分をコンパイルすることもできます。

Vivado Design Suite ユーザーガイド

デザインフローの概要

UG892 (v2015.3) 2015 年 9 月 30 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

デザインフローの概要 japan.xilinx.com 2UG892 (v2015.3) 2015 年 9 月 30 日

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2015 年 9 月 30 日 2015.3 第 2 章「使用モデル」および第 4 章「非プロジェクトモードの使用」にヒントを追加

2015 年 4 月 1 日 2015.1 「階層デザイン」セクションを新しく追加し、図 3-16 をアップデート

第 1 章「概要」、第 2 章「使用モデル」、第 3 章「プロジェクトモードの使用」、第 4 章「非プロジェクトモードの使用」の内容をアップデートし、新しいビデオチュートリアルのリンクを追加

図 3-1、図 3-2、図 3-4、図 3-5、図 3-6、図 3-14、図 3-15、図 3-16、図 4-1 をアップデート

2015 年 6 月 19 日 2015.1 第 3 章「プロジェクトモードの使用」で図 1-1 をアップデートし、 3 つのリンク先を変更(32、 39、および 56 ページ)

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B%20%28UG892%29&releaseVersion=2015.3&docPage=2

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : 概要概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

Vivado Design Suite の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

システムレベルのデザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

アウトオブコンテキストデザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

業界標準に基づいたデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

ザイリンクスプラットフォームボードフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

I/O ピンプランニングおよびフロアプラン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

デザイン解析および検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

デバイスプログラムおよびハードウェア検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

パーシャルリコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

階層デザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

第 2 章 : 使用モデルプロジェクトモードと非プロジェクトモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Tcl の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

Vivado IDE の起動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

リビジョン管理システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

PCB 設計との関係 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

サードパーティデザインソフトウェアツールの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

第 3 章 : プロジェクトモードの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

プロジェクトモードの利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

プロジェクトの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

Flow Navigator の理解 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

システムレベルのデザイン入力の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

IP の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

ロジックシミュレーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

I/O ピンプランニング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

ロジック合成およびインプリメンテーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

ログファイル、メッセージ、レポート、プロパティの表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

デザイン解析および制約定義の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

デバイスのプログラム、ハードウェア検証、およびデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

プロジェクトモードでの Tcl コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

第 4 章 : 非プロジェクトモードの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

非プロジェクトモードの利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55




デザインソースの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

IP の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

ロジックシミュレーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

ロジック合成およびインプリメンテーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

レポートの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

デザインチェックポイントの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

Vivado IDE を使用したデザイン解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

非プロジェクトモードでの Tcl コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

付録 A : その他のソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

お読みください : 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66




第 1 章

概要

概要Vivado® Design Suite では、ザイリンクス FPGA のデザインおよび検証に関するタスクを、さまざまな方法で達成できます。従来からの RTL からビットストリームまでの FPGA デザインフローに加え、 Vivado Design Suite では IP 中心のデザインに焦点を置いたシステムレベルの統合フローを提供しています。 Vivado IP インテグレーター環境を使用すると、さまざまな IP をインスタンシエート、コンフィギュレーション、および IP サブシステムブロックデザインにインタラクティブに接続できます。カスタム IP および IP ブロックデザインをコンフィギュレーションしてパッケージにし、Vivado IP カタログから使用することもできます。デザインの解析および検証は、フローの各段階で実行できます。デザイン解析機能には、ロジックシミュレーション、 I/O およびクロックプランニング、消費電力解析、制約定義、タイミング解析、デザインルールチェック (DRC)、デザインロジックの表示、インプリメンテーション結果の解析と変更、プログラムおよびデバッグなどがあります。

ソリューション全体は、 Vivado 統合設計環境 (IDE) というグラフィカルユーザーインターフェイス (GUI) に統合されています。 Vivado IDE では、デザインおよび IP を作成、インプリメント、および検証するインターフェイスが提供されています。また、すべてのフローは Tcl コマンドを使用しても実行できます。 Tcl コマンドは Vivado IDE の Tclコンソールまたは Vivado Design Suite Tcl シェルから使用できます。 Tcl スクリプトを使用して、デザイン解析を含むデザインフロー全体を実行したり、フローの一部のみを実行できます。

Vivado Design Suite の機能Vivado Design Suite は、さまざまなデザインタイプに使用できます。ツールフローおよび機能は、デザインのタイプによって異なります。「システムレベルのデザインフロー」に、Vivado Design Suite で使用可能な主な機能を示します。




第 1 章 : 概要

システムレベルのデザインフロー図 1-1 に、 Vivado Design Suite での全体的なデザインフローを示します。

X-Ref Target - Figure 1-1

図 1-1 : Vivado Design Suite のデザインフロー




第 1 章 : 概要

IP デザインとシステムレベルデザインの統合

Vivado Design Suite は、 IP をスタンドアロンのモジュールとして、またはシステムレベルデザインの一部として設定、インプリメント、検証、および統合するための環境を提供します。 IP には、エンベデッドプロセッサ、 DSP デジタル信号処理モジュール、 C ベースのアルゴリズムデザインなども含まれます。カスタム IP は IP-XACT プロトコルに従ってパッケージされ、 Vivado IP カタログから使用できます。 IP は IP カタログからすばやくアクセスでき、コンフィギュレーション、インスタンシエーション、検証できます。ザイリンクス IP では AXI4 インターコネクト標準が使用され、より高速なシステムレベルの統合ができるようになっています。既存の IP は、 RTL またはネットリストのどちらかの形式のデザインで使用できます。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』(UG896) [参照 1] を参照してください。

注記 : ISE フォーマット IP (.ngc) は UltraScale デザインではサポートされなくなりました。

RTL またはネットリストからデバイスプログラムまでのデザインフロー

Vivado Design Suite では、さまざまなデザインフローをサポートするためにさまざまなデザイン入力方法が使用できます。

• RTL フロー

Vivado 合成およびインプリメンテーションでは、 Verilog、 VHDL、 SystemVerilog、および XDC などの複数のソースファイルの種類がサポートされます。また、 Vivado HLS を使用して、 C ベーエスのソースを使用してデザイン部分をコンパイルすることもできます。

• サードパーティ合成フロー

Vivado 合成で EDIF または構造型 Verilog などのサードパーティ合成ソースがサポートされます。 SDC ソースもサポートされます。 XDC コンストラクトを使用することをお勧めします。 Vivado IP は Vivado 合成を使用して合成されます。 Vivado Design Suite IP ソースは、通常サードパーティ合成ツールでは合成できませんが、 7 シリーズ用の Memory Interface Generator (MIG) コアなどの例外もあります。

主なデザインフローは次のとおりです。

• Vivado 合成

• Vivado インプリメンテーション

• Vivado タイミング解析

• Vivado 消費電力解析

• ビットストリーム生成

これらの機能は、集積度を増加、デザインのパフォーマンスを向上、実行時間を削減するように設計されています。Vivado 合成およびインプリメンテーション機能はタイミングドリブンであり、SDC または XDC 形式の制約を使用します。デザインプロセスの各段階で、さまざまなレポートおよび解析機能を使用できます。 Vivado IDE を使用、バッチ Tcl スクリプトを使用、 Vivado Design Suite Tcl シェルまたは Vivado IDE の Tcl コンソールに Tcl コマンドを入力することにより、フロー全体を実行できます。デザイン結果を改善するには、複数の run を作成してさまざまな合成またはインプリメンテーションオプション、タイミングおよび物理制約、またはデザインコンフィギュレーションを試してみます。

Vivado Design Suite は、デザインプロジェクトを使用して、デザインプロセス全体をコンフィギュレーションおよび管理します。ソース、デザインコンフィギュレーションおよび run の結果は、 Vivado Design Suite プロジェクト内に保存され、管理されます。デザインステータスに、ソースファイルがアップデートされた場合や run 結果が新でなくなった場合など、ステータスの変更が示されます。 Vivado IDE では、合成およびインプリメンテーション中に標準的なレポート、ツールのメッセージ、ログが生成されて表示されます。インプリメンテーションでは、 Vivado 消費電力適化、 Vivado 物理適化、および run ストラテジなど、デザインクロージャを達成するためのアドバンスオプションを使用できます。詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 2] および『VivadoDesign Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 3] を参照してください。




第 1 章 : 概要

IP サブシステムデザイン

Vivado IP インテグレーター環境では、AMBA AXI4 インターコネクトプロトコルを使用してさまざまな IP を IP サブシステムに統合できます。ブロックデザイン形式のインターフェイスを使用して IP をインタラクティブに設定および接続しでき、回路図のようなインターフェイスで DRC に準拠した正しい接続を描画することにより、インターフェイス全体を簡単に接続できます。標準インターフェイスを使用すると、従来の RTL ベースの接続に比べ、 IP を接続するのにかかる時間を短縮できます。コネクションオートメーション機能および DRC セットを使用することにより、適切な IP コンフィギュレーションおよび接続が可能です。これらの IP ブロックデザインは、この後検証され、パッケージされて、 1 つのデザインソースとして処理されます。ブロックデザインは、デザインプロジェクトで使用したり、ほかのプロジェクトと共有できます。 IP インテグレーター環境は、エンベデッドデザインおよびザイリンクス評価ボードインターフェイスのメインインターフェイスです。詳細は、『Vivado Design Suite ユーザーガイド : IPインテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] を参照してください。

エンベデッドプロセッサハードウェアデザイン

エンベデッドプロセッサはソフトウェアが効率的にブートおよび実行されることを要件とするので、ソフトウェアデザインフローはハードウェアデザインフローと合わせて実行する必要があります。問題なく動作するようにするためには、異なるデータハンドオフポイントおよび 2 つのドメイン間の検証が重要となります。エンベデッドプロセッサハードウェアデザインを作成するには、 Vivado Design Suite の IP インテグレーターを使用します。 Vivado IPインテグレーターブロックデザインでは、ユーザーがプロセッサコアとそのインターフェイスをインスタンシエート、コンフィギュレーション、アセンブルします。接続は確実に規則に従ったものとなり、設計アシスタンスが提供されます。インプリメンテーションによりデザインがコンパイルされたら、ザイリンクスソフトウェア開発キット(SDK) にエクスポートして、ソフトウェア開発および検証フローに使用します。シミュレーションおよびデバッグ機能を使用すると、2 つのドメイン間でデザインをシミュレーションおよび検証できます。エンベデッドプロセッサデザインの詳細は、『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898) [参照 5] および『Vivado Design Suite チュートリアル : エンベデッドプロセッサハードウェアデザイン』 (UG940) [参照 6] を参照してください。

重要 : Vivado IP インテグレーターは、 Zynq®-7000 All Programmable デバイスおよび MicroBlaze™ プロセッサをターゲットにするデザインを含めたエンベデッドプロセッサデザイン用の Xilinx Platform Studio (XPS) に代わるものです。 XPS は Vivado Design Suite とは統合されなくなりました。

ビデオ : Vivado IP インテグレーターとエンベデッドプロセッサデザインフローのトレーニングビデオは、 VivadoDesign Suite ビデオチュートリアル : Vivado IP インテグレーターを使用したデザインおよび Vivado Design Suite ビデオチュートリアル : Vivado IP インテグレーターを使用した Zynq デバイスの設計を参照してください。

モデルベースおよび高位合成ベースの DSP デザイン

ザイリンクスの System Generator を使用したモデルベースの DSP デザイン

Vivado Design Suite は、ザイリンクスの System Generator ツールと直接統合されており、DSP ファンクションをインプリメントするためのソリューションを提供しています。 DSP モジュールは、 Vivado IDE に統合され、管理されます。編集する DSP ソースを選択すると、System Generator が自動的に起動します。System Generator をスタンドアロンツールとして実行し、その結果の出力ファイルを Vivado IDE のソースファイルとして使用することもできます。詳細は、『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG897) [参照 7] を参照してください。


http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/designing-with-vivado-ip-integrator.htm



http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/targeting-zynq-using-vivado-ip-integrator.htm




第 1 章 : 概要

高位合成を使用した DSP デザイン

Vivado Design Suite の C ベースの高位合成ツール (Vivado HLS) を使用すると、 C、 C++、 System C 言語を使用してデザインのさまざまな DSP ファンクションを記述することができます。 C コードは Vivado HLS (高位合成) ツールで作成および検証します。この後、さまざまなパラメーターを試してパフォーマンスおよびエリアを適化し、デザインをすばやく検証して、C ベースのシミュレーションを使用して RTL シミュレーションテストベンチを作成できます。C から RTL への合成では、 C ベースデザインが RTL モジュールに変換されるので、それをパッケージして、残りのデザインと一緒にインプリメンテーションできます。この後、このモジュールを RTL デザインまたは Vivado IP インテグレーター内にインスタンシエートできます。Vivado HLS ツールフローおよび機能の詳細は、『Vivado Design Suiteユーザーガイド : 高位合成』 (UG902) [参照 8] および『Vivado Design Suite チュートリアル : 高位合成』 (UG871) [参照 9] を参照してください。

ビデオ : Vivado HLS に関するさまざまなトレーニングビデオは、ザイリンクスウェブサイトの Vivado Design Suite ビデオチュートリアルページから視聴できます。

アウトオブコンテキストデザインフローVivado Design Suite では、デフォルトでアウトオブコンテキスト (OOC) デザインフローが使用され、ザイリンクスIP カタログからの IP コアおよび Vivado IP インテグレーターからのブロックデザインが合成されます。 OOC フローでは、階層デザインのデザインモジュール、 IP コア、またはブロックデザインを上位デザインからは独立させて合成、インプリメント、解析できます。 OOC フローを使用すると、デザインサイクル時間が短縮され、デザインの反復実行回数が削減されて、完成したモジュールの合成およびインプリメンテーション結果をデザインチェックポイント (DCP) ファイルに保存できます。ザイリンクス IP カタログからデザインに追加した IP コアには、『Vivado DesignSuite ユーザーガイド : IP を使用したデザイン』 (UG896) [参照 1] の「IP の合成オプション」に示すように、デフォルトでアウトオブコンテキストフローが使用されます。Vivado IP インテグレーターで作成されたブロックデザインの場合も、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] の「出力ファイルの生成」に示すように、出力ファイルの生成時にデフォルトで OOC フローが使用されます。

Vivado Design Suite では、デザインのグローバル合成およびインプリメンテーションがサポートされ、すべてのモジュール、ブロックデザインおよび IP コアが統合された上位デザインの一部として処理できます。 OOC フローでは、特定のモジュールをアウトオブコンテキスト合成するようマークし、それ以外のモジュールは上位デザインのグローバル合成に含めることができます。 Vivado IP インテグレーターからのブロックデザインの場合、ブロックデザイン全体を OOC モジュールとして指定したり、ブロックデザインで使用される IP すべてをアウトオブコンテキストに指定したりできます。 Vivado 合成でも、 OOC モジュールの合成結果が再利用できるようにキャッシュまたはリポジトリに保存されるので、同じ IP カスタマイズの複数インスタンスに同じ結果を使用して、大型の複雑なデザインの合成時間を短縮できます。

OOC モジュールは、合成したデザインを開いてすべてのエレメントがアセンブルされるまでは、上位デザインでブラックボックスとして表示されます。上位の合成デザインを開く前には、上位デザインのリソース使用量および解析に OOC モジュール (ブラックボックス) の情報が含まれないので、デザインの完全なビューは提供されません。より正確なレポートを取得するには、統合された OOC モジュールがすべて含まれる上位の合成済みデザインを開いて解析してください。

アウトオブコンテキストフローは、 Vivado 合成、インプリメンテーション、および解析でサポートされます。詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 2] の「ボトムアップアウトオブコンテキストフローの設定」を参照してください。これは、『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905) [参照 10] に示すように、階層設計手法およびチームデザインアプローチにも使用されます。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug994-vivado-ip-subsystems.pdf;a=xGeneratingOutputProducts

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug896-vivado-ip.pdf;a=xSynthesisOptionsForIP

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/index.htm


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug901-vivado-synthesis.pdf;a=xSettingABottomUpFlowUsingTheOutOfContextFlow

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug901-vivado-synthesis.pdf;a=xSettingABottomUpFlowUsingTheOutOfContextFlow



第 1 章 : 概要

業界標準に基づいたデザインVivado Design Suite では、次の業界標準がサポートされます。

• Tcl

• AXI4、 IP-XACT

• Synopsys デザイン制約 (SDC)

• Verilog、 VHDL、 SystemVerilog

• SystemC、 C、 C++

Vivado Design Suite ソリューションは Tcl ベースで、SDC および XDC (ザイリンクスデザイン制約) フォーマットがサポートされます。合成で Verilog、 VHDL、および SystemVerilog がサポートされるので、 FPGA が採用しやすくなっています。 Vivado 高位合成 (HLS) が可能なので、 C、 C++、または System C 言語を使用してロジックを定義できます。AXI4 および IP-XACT などの標準 IP インターコネクトプロトコルを使用すると、システムレベルのデザインがより短時間で簡単に統合できます。これらの業界標準がサポートされることにより、EDA (電子システム設計自動化) エコシステムでの Vivado Design Suite のサポートが向上します。また、Vivado Design Suite には多くのサードパーティツールが統合されています。

ザイリンクスプラットフォームボードフローVivado Design Suite では、既存のザイリンクス評価プラットフォームボードをデザインのターゲットとして選択できます。プラットフォームボードフローでは、ターゲットボードにインプリメントされたすべての IP インターフェイスにアクセス可能で、デザインで使用される IP をすばやく選択およびコンフィギュレーションできます。IP コンフィギュレーションパラメーターと、 I/O 規格およびパッケージピン制約などの物理ボード制約は、このフローを通して自動的に割り当てられます。コネクションオートメーションを使用すると、選択した IP への接続をすばやく実行できます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 12] の「VivadoDesign Suite ボードフローの使用」を参照してください。

I/O ピンプランニングおよびフロアプラン Vivado IDE には I/O ピンプランニング環境が含まれており、デバイスパッケージピンまたは内部ダイパッドに I/Oポートを正しく割り当てることができます。 Vivado ピンプランナーツールのビューおよび表を使用すると、デバイスおよびデザインに関する I/O データを解析できます。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 11] を参照してください。

Vivado IDE には、インプリメンテーション結果の改善に役立つアドバンスフロアプラン機能が提供されています。これには、指定したロジックを特定エリア内に強制的に配置したり、特定の配置または配線を次の run のためにインタラクティブに固定したりする機能が含まれます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 13] を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xUsingTheVivadoDesignSuiteBoardFlow





第 1 章 : 概要

デザイン解析および検証Vivado IDE では、デザインプロセスの各段階でデザインを解析、検証、変更できます。回路のパフォーマンスは、デザインプロセスで中間結果を解析すると改善できます。この解析は、 RTL エラボレーション、合成、およびインプリメンテーションの後に実行できます。

Vivado シミュレータを使用すると、デザインの各段階でビヘイビアーおよび構造ロジックシミュレーションを実行できます。このシミュレータでは、 Verilog および VHDL 混合モードのシミュレーションがサポートされ、結果がVivado IDE の波形ビューアーに表示されます。サードパーティシミュレータを使用することもできます。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 14] を参照してください。

結果は、 Vivado IDE のデザインプロセスの各段階でインタラクティブに解析できます。デザインおよび解析機能には、タイミング解析、消費電力予測および解析、デバイス使用量統計、デザインルールチェック (DRC)、 I/O ピンプランニング、フロアプラン、インタラクティブな配置配線解析などがあります。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 13] を参照してください。

デバイスプログラムおよびハードウェア検証インプリメンテーション後には、 Vivado ラボツール環境でデバイスをプログラムおよび解析できます。デバッグ信号は RTL でまたは合成後に特定でき、フローを通して処理されます。デバッグコアはコンフィギュレーションしてRTL、合成済みネットリスト、インプリメント済みデザインのいずれかに挿入できます。 Vivado ロジック解析を使用すると、ハードウェア検証も実行できます。このインターフェイスには、 Vivado シミュレータと同じ波形ビューアーが使用されます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 15] を参照してください。

パーシャルリコンフィギュレーションパーシャルリコンフィギュレーションフローでは、デバイスの起動/実行中にデザインの一部をリコンフィギュレーションできます。このフローの場合、リコンフィギャブルモジュールが適切にデザインされて、パーシャルビットストリームアップデート中にグリッチのない動作を可能にするため、比較的厳しいデザインプロセスが必要となります。リコンフィギャラブルモジュールは、予測どおりに機能し、高のパフォーマンスを得られるようにするために、適切にプランニングしておく必要があります。これには、モジュールへのインターフェイス信号数の削減、適切なフロアプラン、モジュールピン配置、パーシャルリコンフィギュレーション DRC の遵守などが含まれます。デバイスのプラグラム方法も I/O ピンが適切に割り当てられるようにするために前もってプランニングしておく必要があります。詳細は、『Vivado Design Suite ユーザーガイド : パーシャルリコンフィギュレーション』 (UG909) [参照 16] および『Vivado Design Suite チュートリアル : パーシャルリコンフィギュレーション』 (UG947) [参照 17] を参照してください。

ビデオ : パーシャルリコンフィギュレーションの概要は、 Vivado Design Suite ビデオチュートリアル : Vivado DesignSuite でのパーシャルリコンフィギュレーションを参照してください。


http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/partial-reconfiguration-in-vivado.htm





第 1 章 : 概要

階層デザインVivado には、階層デザイン手法を可能にする機能が複数あります。 Vivado IDE およびその資料で使用されるアウトオブコンテキスト (OOC) という用語は、ロジックモジュールを上位デザインから独立させてスタンドアロンで合成またはインプリメンテーションすることを示します。デザイン階層レベルを選択し、それらを OOC で合成できます。モジュールレベルの制約を適用すると、モジュールパフォーマンスを適化して検証できます。この後、モジュールネットリストがインプリメンテーション中に適用されます。この方法を使用すると、上位の合成時間を短縮できます。モジュールは、インプリメント済み OOC および上位インプリメンテーション中に再利用される結果にすることもできます。これには、適切なモジュールインターフェイスデザイン、制約定義、フロアプラン、およびいくつかの特別コマンドとデザイン手法を使用する必要があります。詳細は、『Vivado Design Suite ユーザーガイド: 階層デザイン』 (UG901) [参照 10] を参照してください。




第 2 章

使用モデル

プロジェクトモードと非プロジェクトモードVivado® Design Suite では、プリファレンスによって、さまざまな方法でツールを実行できます。 Vivado Design Suiteでは、プロジェクトベースのアーキテクチャの利点を生かして、デザインをアセンブル、インプリメント、および管理します。これは、「プロジェクトモード」と呼ばれます。プロジェクトに基づく方法を使用して、デザインプロセスおよびデザインデータが自動的に管理されるようにすることができます。プロジェクトモードの場合、ディスク上にプロジェクトファイルとプロジェクトディレクトリ構造が作成され、それを利用してデザインソースファイルが管理され、合成およびインプリメンテーション run の結果が格納されて、プロジェクトステータスが記録されます。

run 構造を使用して、合成およびインプリメンテーションプロセス、 run ステータスを自動的に管理します。デザインフロー全体を Vivado IDE で 1 回クリックするだけで実行できます。フロー全体は、 Tcl コマンドを使用してスクリプト記述することもできます。プロジェクトの使用方法は、第 3 章「プロジェクトモードの使用」を参照してください。

一方、Tcl スクリプトベースのコンパイル方法を使用すると、ソースやデザインプロセスをユーザーが管理できます。この方法は、「非プロジェクトモード」と呼ばれます。非プロジェクトモードでは、各セッション後にインメモリプロジェクトが削除され、 Tcl コマンドで指定したデータのみがディスクに書き込まれます。これがプロジェクトモードと非プロジェクトモードの基本的な違いです。このモードでは、ソースが現在の場所から読み込まれ、デザインがメモリ内でコンパイルされます。 Tcl コマンドを使用し、デザインパラメーターおよびインプリメンテーションオプションを設定して、各手順を個別に実行する必要があります。デザインプロセスのどの段階でも、 Tcl を使用してデザインチェックポイントを保存し、レポートを生成できます。また、各デザイン段階で、デザインの解析および制約の設定を実行するために Vivado IDE を開くことができます。アクティブデザインはメモリ内にあり、加えた変更は自動的にその後のフローに渡されます。たとえば、アップデートした内容は、新規制約ファイルまたはデザインチェックポイントに保存できます。非プロジェクトモードの詳細は、第 4 章「非プロジェクトモードの使用」を参照してください。

注記 : ソースファイルと run 結果の管理、デザインおよびツールコンフィギュレーションの保存、デザインステータス、 IP 統合などのプロジェクトモードの機能の一部は、非プロジェクトモードでは使用できません。

ヒント : プロジェクトは、使用モデルに関係なく常にインメモリで作成されます。

ヒント : どちらのモードも、 Tcl スクリプトを使用したバッチモードで、または Vivado IDE でインタラクティブに実行できます。




第 2 章 : 使用モデル

機能の違い

プロジェクトモードでは、 Vivado IDE でデザインの履歴が管理され、デザインに関する情報が保存されますが、機能の多くは自動化されているので、ユーザーの制御できることは少なくなります。たとえば、各 run に対してレポートファイルの標準セットのみが生成されます。次の自動化機能は、プロジェクトモードを使用した場合にのみ使用できます。

• ソースファイルの管理およびステータス

• 統合メッセージおよび標準レポートの自動生成

• ツール設定およびデザインコンフィギュレーションの保存および再利用

• 複数の合成およびインプリメンテーション run の試行

• 制約セットの使用および管理

• run 結果の管理およびステータス

• Flow Navigator

• プロジェクトサマリ

非プロジェクトモードでは、Tcl コマンドを使用して各アクションを実行するコンパイルスタイル手法が使用されます。すべての処理はメモリ内で実行され、ファイルやレポートは自動的には生成されません。このため、デザインをコンパイルするたびに、ソースの定義、ツールおよびデザインコンフィギュレーションパラメーターの設定、すべての Tcl コマンドの実行、必要なレポートファイルの生成を実行する必要があります。これには、 Tcl スクリプトを使用できます。ディスク上にプロジェクトは作成されないので、ソースファイルは元の場所に配置されたままになり、デザイン出力は指定したときにのみ指定した場所に作成されます。この方法では、 Tcl コマンドの優れた機能をすべて活用でき、デザインプロセス全体を完全に制御できます。ユーザーの多くが、ツールとデザインデータの操作にこのバッチコンパイルスタイル手法を使用しています。

表 2-1 に、プロジェクトモードと非プロジェクトモードの機能の違いを示します。

表 2-1 : プロジェクトモードと非プロジェクトモードの機能の違い

フローの要素プロジェクトモード非プロジェクトモード

デザインソースファイルの管理自動手動

フローナビゲーションガイド手動

フローのカスタマイズ制限あり制限なし

レポート自動手動

解析段階デザインのみデザインおよびデザインチェックポイント





コマンドの違い

Tcl コマンドはモードによって異なり、作成される Tcl スクリプトもモードによって異なります。非プロジェクトモードの場合、ツールオプションの設定、インプリメンテーションコマンドの実行、レポートの生成、デザインチェックポイントの書き込みなどの Tcl コマンドをそれぞれ実行する必要があります。プロジェクトモードの場合は、合成、インプリメンテーション、およびレポートに対してラッパーコマンドが使用されます。

たとえば、プロジェクトモードの場合、プロジェクトにソースを追加するには、 add_files という Tcl コマンドを使用します。ソースは、プロジェクトディレクトリ構造内で別のバージョンを保持するためにプロジェクトにコピーしたり、リモートから参照したりできます。非プロジェクトモードの場合、read_verilog、read_vhdl、read_xdcなどの read_* Tcl コマンドを使用して、現在のディレクトリからさまざまなタイプのソースを読み出すことができます。

プロジェクトモードの場合は、launch_runs コマンドを使用すると、コンフィギュレーション済みのストラテジを使用してツールを起動し、標準レポートを生成できます。これにより、インプリメンテーションコマンド、標準レポート、 run ストラテジの使用、 run ステータスの管理が一括で実行されます。デザインプロセスの前後にカスタムの Tcl コマンドを実行することもできます。 run 結果は、自動的にプロジェクト内に保存されて管理されます。非プロジェクトモードの場合、 opt_design、 place_design、および route_design などの各コマンドを実行する必要があります。

多くの Tcl コマンドは、レポートコマンドのようにどちらのモードでも使用できますが、プロジェクトモードまたは非プロジェクトモードのいずれかでしか使用できないものもあります。スクリプトを作成する際は、どちらかのモードでしか使用できないコマンドを混合しないように注意してください。たとえば、プロジェクトモードを使用する場合は、非プロジェクトモードでしか使用できない synth_design のようなコマンドを使用しないようにします。プロジェクトモードで非プロジェクトモード用のコマンドを使用すると、データベースでステータス情報がアップデートされず、レポートが自動的に生成されなくなります。

ヒント : プロジェクトモードには GUI 操作が含まれ、ほとんどの場合に Tcl コマンドが実行されます。 Tcl コマンドは Vivado IDE の Tcl コンソールに表示され、 vivado.jou ファイルにも保存されます。このファイルを使用して、どちらのモードでも使用できるようなスクリプトを開発することも可能です。





図 2-1 に、プロジェクトモードと非プロジェクトモードの Tcl コマンドの違いを示します。


図 2-1 : プロジェクトモードと非プロジェクトモードのコマンド

create_project …add_files …import_files ……

launch_run synth_1wait_on_run synth_1open_run synth_1report_timing_summary

launch_run impl_1wait_on_run impl_1open_run impl_1report_timing_summary

launch_run impl_1 –to_step_write_bitstreamwait_on_run impl_1

read_verilog …read_vhdl …read_ip …read_xdc …read_edif ……

synth_design …report_timing_summarywrite_checkpoint

opt_designwrite_checkpointplace_designwrite_checkpointroute_designreport_timing_summarywrite_checkpoint

write_bitstream

GUI Tcl Script Tcl Script

Project Mode Non-Project Mode

X12974





Tcl の使用すべてのフローは Tcl コマンドを使用して実行できます。Tcl スクリプトを使用して、デザイン解析レポートを含むデザインフロー全体を実行したり、フローの一部のみを実行できます。Tcl を直接使用する場合は、Tcl コマンドで次のいずれかの方法を使用してデザインを処理します。

• Vivado IDE 外で Vivado Design Suite Tcl シェルに個々の Tcl コマンドを入力する。

• Vivado IDE の下部にある [Tcl Console] ウィンドウに個々の Tcl コマンドを入力する。

• Vivado Design Suite Tcl シェルから Tcl スクリプトを実行する。

• Vivado IDE から Tcl スクリプトを実行する。

Tcl および Tcl スクリプトに関する情報は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)[参照 18] および『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 19] を参照してください。Vivado ツールでの Tcl の使用方法の詳細は、『Vivado Design Suite チュートリアル : デザインフローの概要』 (UG888) [参照 20] を参照してください。プロジェクトモードまたは非プロジェクトモードを使用した Tcl ベースのアプローチに関する詳細は、第 3 章「プロジェクトモードの使用」または第 4 章「非プロジェクトモードの使用」を参照してください。

Vivado Design Suite Tcl シェルの起動

Vivado Design Suite Tcl シェルを起動するには、 Linux コマンドプロンプトまたは Windows コマンドプロンプトに次のように入力します。

vivado -mode tcl

注記 : Windows の場合、[スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado 2015.x] → [Vivado 2015.xTcl Shell] をクリックしても起動できます。

バッチ Tcl スクリプトを使用した Vivado ツールの起動

Vivado ツールを起動したときに Tcl スクリプトを供給すると、 Vivado ツールをバッチモードで使用できます。 Linuxコマンドプロンプトまたは Windows コマンドプロンプトに次のように入力します。

vivado -mode batch -source <your_Tcl_script>

注記 : バッチモードの場合、指定したスクリプトが実行された後 Vivado ツールが終了します。

Tcl フローでの Vivado IDE の使用

Tcl を使用する場合でも、 Vivado IDE でのインタラクティブな GUI ベースの解析および制約定義機能を利用できます。第 4 章の「Vivado IDE を使用したデザイン解析」に示すように、デザインサイクルのどの段階でも Vivado IDE でデザインを開くことができます。また、第 4 章の「デザインチェックポイントの使用」に示すように、デザインチェックポイントもどの段階ででも保存して、 Vivado IDE で後で開くことができます。

ザイリンクス Tcl Store の使用

ザイリンクス Tcl Store は、 Tcl コードのオープンソースリポジトリで、主に Vivado Design Suite を使用した FPGA デザイン用に設計されています。 Tcl Store を使用すると、異なるユーザーから提供された、さまざまな問題を解決して生産性を改善するスクリプトおよびユーティリティにアクセスできます。Tcl スクリプトはインストールできるほか、ほかのユーザーと共有するためにリリースすることもできます。 Tcl スクリプトおよびザイリンクス Tcl Store の詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 18] を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug894-vivado-tcl-scripting.pdf;a=xXilinxTclStore




Vivado IDE の起動Vivado IDE では、デザインおよび IP を作成、インプリメント、および検証するインターフェイスが提供されています。プロジェクトモードの場合、 Vivado IDE ですべてのデザインソース、コンフィギュレーション、結果を管理するプッシュボタンのデザインフローがサポートされています。 Vivado IDE では、デザインをメモリ内で開くことにより、デザインフローを通して制約の割り当ておよび解析を実行できます。デザインを開くと、デザインネットリストがデザインフローの特定段階で読み込まれ、制約が割り当てられ、ターゲットデバイスに適用されます。これにより、各段階でデザインを視覚化して処理できます。デザインは RTL エラボレーション後、合成後、またはインプリメンテーション後に開くことができ、制約、ロジックまたはデバイスコンフィギュレーション、およびインプリメンテーション結果に変更を加えることができます。また、デザインチェックポイントを使用して、デザインの現在の状態を保存できます。 Vivado IDE の詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 21] および『Vivado Design Suite チュートリアル : デザインフローの概要』 (UG888) [参照 20] を参照してください。

推奨 : Vivado IDE はプロジェクト作業ディレクトリから起動してください。これにより、起動ディレクトリに書き込まれるプロジェクトファイル、ログファイル、ジャーナルファイルが見つけやすくなります。

Windows での Vivado IDE の起動

[スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado 2015.x] → [Vivado 2015.x] をクリックします。

注記 : または、デスクトップの Vivado IDE のショートカットをダブルクリックします。

ヒント : 作業フォルダーは、 Vivado IDE のショートカットアイコンを右クリックして [プロパティ ] をクリックするとアップデートできます。これにより、起動ディレクトリに書き込まれるプロジェクトファイル、ログファイル、ジャーナルファイルを見つけやすくなります。

Windows または Linux のコマンドラインからの Vivado IDE の起動

コマンドプロンプトに次のコマンドを入力します。

vivado

このコマンドを入力すると、自動的に vivado -mode gui が実行され、 Vivado IDE が起動されます。ヘルプが必要な場合は、「vivado -help」と入力します。

ヒント : Vivado ツールのパスを現在のシェル/コマンドプロンプトに追加するには、<install_path>/Vivado/<version> ディレクトリから settings64.bat または settings64.sh を実行します。

Vivado Design Suite の Tcl シェルからの Vivado IDE の起動

Vivado Design Suite を Tcl モードで実行している場合は、次のコマンドを Tcl コマンドプロンプトに入力して、VivadoIDE を起動します。

start_gui


図 2-2 : Vivado IDE デスクトップアイコン





リビジョン管理システムさまざまなデザインコンフィギュレーションおよびリビジョンを保存するのには、ソース管理システムを使用するのが一般的です。RCS (Revision Control System)、CVS (Concurrent Versions System)、SVN (Subversion)、ClearCase、Perforce、Git、 Bitkeeper などのシステムがよく利用されていますが、 Vivado ツールはどのシステムにも対応できます。通常リビジョン管理が必要なのは、フローで使用および作成される Vivado ツールの入力および出力ファイルです。リビジョン管理ソフトウェアの使用方法は、『UltraFast™ 設計手法ガイド (Vivado Design Suite 用)』 (UG949) [参照 22] の「ソース管理およびリビジョン管理の推奨事項」を参照してください。

ビデオ : Vivado ツールでリビジョン管理システムを使用する際のベストプラクティスは、 Vivado Design Suite ビデオチュートリアル : Vivado バージョン管理システムの概要を参照してください。

推奨 : 実行スクリプトやツール設定もリビジョン管理用にチェックインする必要があります。この情報は、write_project_tcl コマンドを使用して Tcl スクリプトに記述できます。init.tcl は write_project_tcl で記述されたスクリプトには含まれないため、これもチェックインする必要があります。これらすべてのファイルをチェックインしたら、現在のソースおよびツールコンフィギュレーション設定を使用してデザインを再生成できます。

PCB 設計との関係I/O プランニングプロセスは、高システムパフォーマンスを達成するために重要です。プリント回路基板 (PCB) 設計者は通常、 PCB 上での FPGA デバイスの関係と向きを考慮する必要があり、高集積のボールグリッドアレイ (BGA)デバイスの配線は、 PCB 設計者にはも困難な課題です。重要なインターフェイス配線、電源とレールの位置、シグナルインテグリティも課題事項です。 FPGA 設計者と PCB 設計者が密に協力し合うことが、こういった課題事項の解決につながります。Vivado IDE を使用すると、システムレベルのインターコネクトを適化するために、物理パッケージピンと内部ダイパッド間の関係を視覚化できます。

Vivado Design Suite には、 FPGA、 PCB、システムデザインのそれぞれの領域間でデザイン情報を渡す方法が複数含まれます。 I/O ピンコンフィギュレーションは、 CSV スプレッドシート、 RTL ヘッダー、または XDC ファイルを使用して渡すことができます。CSV スプレッドシートには、長さを一致させた接続および電源接続などのさまざまな PCBデザインタスクに使用可能な、追加のパッケージおよび I/O 情報が含まれます。 IBIS (I/O Buffer InformationSpecification) モデルも Vivado IDE からエクスポートして、 PCB でのシグナルインテグリティ解析に使用できます。

詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 11] を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?d=j_ug949-vivado-design-methodology.pdf;a=xUsingSourceControlSystemsWithTheVivadoTool


http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/vivado-version-control-overview.htm






サードパーティデザインソフトウェアツールの使用ザイリンクスでは、複数のサードパーティデザインツールのサプライヤーと提携しています。次のソフトウェアソリューションには、合成およびシミュレーションツールのみが含まれます。

ロジック合成の実行

Vivado Design Suite では、 Synopsys 社および Mentor Graphics 社から提供されるザイリンクス FPGA ロジック合成ツールの使用がサポートされています。 Vivado Design Suite では、構造 Verilog または EDIF 形式の合成済みのネットリストをインポートして、インプリメンテーションに使用できます。また、 Vivado Design Suite では、ロジック合成ツールから出力される制約 (SDC または XDC) を使用することもできます。

ロジックシミュレーションの実行

Mentor Graphics 社、 Cadence 社、 Synopsys 社から提供されるロジックシミュレーションツールは、 Vivado IDE から直接起動できます。また、サポートされているすべてのサードパーティロジックシミュレータ用にネットリストを出力できます。 Vivado Design Suite からは、デザインフローのどの段階でも完全な Verilog または VHDL ネットリストをエクスポートして、サードパーティシミュレータで使用できます。また、標準遅延フォーマット (SDF) でインプリメンテーション後の遅延をエクスポートして、サードパーティのタイミングシミュレーションで使用することもできます。

ビデオ : 詳細は、 Vivado Design Suite ビデオチュートリアル : Vivado で Cadence IES を使用したシミュレーションおよびVivado Design Suite ビデオチュートリアル : Vivado で Synopsys VCS を使用したシミュレーションを参照してください。

注記 : ザイリンクス IP には、 RTL ソースを Verilog または VHDL 形式のいずれかのみで提供されるものがあります。合成後、いずれかの言語で構造型ネットリストを作成できます。


http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/simulating-with-cadence-ies-in-vivado.htm

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/simulating-with-synopsys-vcs-in-vivado.htm



第 3 章

プロジェクトモードの使用

概要プロジェクトモードの場合、 Vivado® Design Suite でプロジェクトディレクトリ構造が作成され、ソースファイル、制約、 IP データ、合成およびインプリメンテーション run の結果、レポートなどが自動的に管理されます。 VivadoDesign Suite では、ソースファイルのステータス、コンフィギュレーション、デザインの状態なども管理およびレポートされます。

作成できるのは、 RTL ベースのプロジェクト、または合成済みネットリストベースのプロジェクトです。ネットリストプロジェクトは、サードパーティ合成ツールで主に使用され、デザインプロセスは合成後から管理されます。ネットリストデザインを解析し、制約を割り当てて管理し、デザインをインプリメントして解析し、デバイスをプログラムしてデバッグしたら、フロー全体でソースと出力を管理できます。

Vivado IDE では、合成およびインプリメンテーションなどの定義済みデザインフロー手順を起動するには、 FlowNavigator (22 ページの図 3-1) を使用できます。 [Generate Bitstream] をクリックすると、デザインが合成およびインプリメントされてから、ビットストリームファイルが生成されます。この環境では、プッシュボタンデザインフローが提供されるほか、アドバンスなデザイン管理および解析機能も提供されます。 run はさまざまなインプリメンテーションコマンドを統合したラッパー Tcl スクリプトにより実行され、自動的に標準レポートが生成されます。さまざまな run ストラテジを使用することで、配線密度およびタイミングクロージャなどのさまざまなデザインの問題点を見つけることができます。同時に複数のインプリメンテーション run を実行して、適な結果になるかどうかを確認することもできます。

注記 : run ストラテジは、プロジェクトモードにのみ適用できます。非プロジェクトモードの場合、すべての指示子およびコマンドオプションを手動で設定する必要があります。

プロジェクトモードは Vivado IDE または Tcl コマンド /スクリプトを使用して実行できます。プロジェクト内でVivado IDE と Tcl を切り替えて使用することもできます。 Vivado IDE でプロジェクトを開くか作成すると、デザインの現在の状態、 run の結果、生成されたレポートおよびメッセージが表示されます。ソースの作成および変更、制約の適用、デバッグ情報の適用、ツール設定の指定、デザインタスクの実行などが可能です。

推奨 : プロジェクトモードは、 Vivado ツールとザイリンクスの推奨事項を理解する一番簡単なモードです。

RTL エラボレーション、合成、およびインプリメンテーションの後にデザインを開き、解析および制約の定義を実行できます。デザインを開くと、 Vivado ツールでターゲットデバイスに対するネットリストと制約がコンパイルされ、Vivado IDE でデザインが表示されます。デザインを開いたら、さまざまな解析およびレポート機能を使用して、異なる条件や観点からデザインを解析できます。制約およびデザイン変更を適用して保存することもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 13] を参照してください。




第 3 章 : プロジェクトモードの使用

プロジェクトモードの利点プロジェクトモードには、次のような利点があります。

• プロジェクトステータス、 HDL ソース、制約ファイル、 IP コア、およびブロックデザインが自動的に管理されます。

• 合成およびインプリメンテーションの結果が生成されます。

• インプリメンテーション結果から RTL ソースファイルへのクロスプローブなど、高度なデザイン解析機能があります。

• run ストラテジによりコマンドオプションの設定が自動化され、標準レポートも自動的に生成されます。

• 複数の run を作成してさまざまな制約およびコマンドオプションを設定および確認できます。


図 3-1 : Vivado IDE の Flow Navigator

X13346





プロジェクトの作成Vivado Design Suite では、デザインの異なる目的に応じてさまざまなプロジェクトタイプがサポートされています。たとえば、RTL ソースやサードパーティ合成ツールからの合成済みネットリストを使用してプロジェクトを作成できるほか、空の I/O プランニングプロジェクトを作成して、デバイスの探索や早期ピンプランニングを実行することもできます。 Vivado IDE では、選択したプロジェクトタイプに関連するコマンドのみが表示されます。

Vivado IDE で Create Project ウィザードを使用すると、プロジェクトを簡単に作成できます。ウィザードを使用すると、プロジェクト名やプロジェクトを保存するディレクトリ、プロジェクトタイプ (RTL、ネットリストなど)、ターゲットパーツなどを定義できます。 RTL、 IP、 XDC/SDC 制約、シミュレーションテストベンチ、 System Generator(XMP) からの DSP モジュール、 Vivado 高位合成 (HLS) からのソース、デザインに関する文書など、さまざまなタイプのソースを追加できます。ソースを追加する際は、ソースを元の場所から参照するか、プロジェクトディレクトリにコピーするかを指定できます。 Vivado Design Suite では各ファイルのタイムスタンプが監視され、ステータスがレポートされます。ファイルが変更されると、ソースまたはデザインのステータスが新でなくなったことが示されます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 12] の「プロジェクトの操作」を参照してください。

注意 : Windows OS にはパス長に 260 文字の制限があり、これが Vivado ツールに影響することがあります。この問題を回避するには、プロジェクトの作成、 IP プロジェクトまたは Manage IP プロジェクトの定義、ブロックデザインの作成をする際に、できるだけ短い名前とディレクトリ名を使用するようにしてください。

さまざまなタイプのプロジェクト

Vivado Design Suite には、ソースファイルのタイプおよびデザインタスクによって、さまざまなタイプのデザイン入力を使用できます。これらのタスクを実行するのに使用できるプロジェクトタイプは、次のとおりです。

• RTL プロジェクト : RTL ソースファイルおよび制約を追加し、 Vivado IP カタログを使用して IP をコンフィギュレーションし、 Vivado IP インテグレーターを使用して IP サブシステムを作成し、デザインを合成およびインプリメントして、デザインプランニングおよび解析を実行できます。

• 合成後のプロジェクト : サードパーティネットリストをインポートし、デザインをインプリメントし、デザインプランニングおよび解析を実行できます。

• I/O プランニングプロジェクト : RTL ソースの入力前に、早期 I/O プランニングおよびデバイス探索用に空のプロジェクトを作成できます。

• インポートプロジェクト : ISE Design Suite、 Xilinx Synthesis Technology (XST)、または Synopsys Synplify から既存のプロジェクトソースをインポートできます。

• エンベデッド評価ボード用サンプルデザインのコンフィギュレーション : Zynq®-7000 または MicroBlaze™ エンベデッドサンプルデザインをザイリンクス評価ボードで使用できるようにします。

• パーシャルリコンフィギュレーションプロジェクト : パーシャルリコンフィギュレーションのライセンスをお持ちの場合、 RTL プロジェクトにパーシャルリコンフィギュレーションデザインフローとコマンドを有効にするオプションが含まれます。

プロジェクトモードでのソースファイルの管理

プロジェクトモードの場合、プロジェクト構造によりソースが管理されます。 Vivado IDE では、 RTL デザインソース、 IP シミュレーションソース、制約ソースなどのさまざまな種類のソースが個別に管理され、ソースセットというコンセプトにより複数バージョンのシミュレーションセットまたはデザイン制約セットを使用できます。これにより、 1 つのデザインプロジェクト内でさまざまなデザイン制約セットを管理および使用できます。 Vivado IDE では、シミュレーションにも同じアプローチを使用して、モジュールレベルのシミュレーションセットの管理を有効にし、デザインさまざまな部分をシミュレーションできます。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xWorkingWithProjects

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xWorkingWithProjects




ソースを追加する場合は、リモートディレクトリからソースを参照するか、ソースをローカルのプロジェクトディレクトリ構造にコピーします。ソースは、ネットワーク接続されているディレクトリからも使用できます。どちらの方法でも、Vivado IDE ではファイルのタイムスタンプから、アップデートがないかどうか確認されます。ソースファイルを変更すると、Vivado IDE のプロジェクトステータスが変更され、合成またはインプリメンテーション run が新でないことが示されます。読み取り専用の権限しかないソースは、そのように処理されます。

Vivado IDE にソースを追加する場合、 RTL ファイルをオプションでスキャンして、ソースディレクトリにある可能性のあるインクルードファイルやほかのグローバルソースファイルを検索するようにできます。指定したディレクトリまたはディレクトリツリー内にあるすべてのソースファイルの種類を [File] → [Add Sources] で追加できます。Vivado IDE では、ディレクトリおよびその下位ディレクトリをスキャンして、既知のソースタイプに拡張子が一致するファイルをインポートします。

ソースファイルがプロジェクトに追加されると、コンパイル順が自動的に判断され、 [Sources] ウィンドウに表示されます。これにより、不正な形式の RTL やモジュールの欠損などを識別しやすくなります。 [Messages] ウィンドウにRTL コンパイルに関するメッセージが表示され、メッセージをクリックすると該当する RTL ソースが表示されます。また、ソースファイルをイネーブル/ディスエーブルににして、コンフィギュレーションを制御できます。

読み取り専用のリモートソースの使用

Vivado Design Suite では、プロジェクトを作成する際または非プロジェクトモードで読み込む際にリモートソースファイルを使用できます。ソースファイルが読み取り専用である場合、ファイルはメモリでコンパイルされますが、元のファイルに変更を保存することはできません。必要に応じて、ソースファイルファイルを別のディレクトリに保存できます。

プロジェクトのアーカイブ

Vivado IDE で [File] → [Archive Project] をクリックすると、ソースファイル、デザインコンフィギュレーション、 run結果データ (オプション) などを含むプロジェクト全体の ZIP ファイルが作成されます。プロジェクトでリモートソースが使用される場合、ファイルはローカルのプロジェクトにコピーされるので、アーカイブプロジェクトにすべてのファイルが含まれます。

プロジェクトを再作成する Tcl スクリプトの作成

Vivado IDE で [File] → [Write Project Tcl] をクリックすると、ソースファイル、 IP、デザインコンフィギュレーションを含むプロジェクト全体を再作成する Tcl スクリプトを作成できます。このスクリプトを、プロジェクトディレクトリ構造の代わりにソース管理システムにチェックインできます。

リビジョン管理システムの使用

さまざまなデザインコンフィギュレーションおよびリビジョンを保存するのには、ソース管理システムを使用するのが一般的です。RCS (Revision Control System)、CVS (Concurrent Versions System)、SVN (Subversion)、ClearCase、Perforce、Git、 Bitkeeper などのシステムがよく利用されていますが、 Vivado ツールはどのシステムにも対応できます。 VivadoDesign Suite では、デザインフローを通してファイルが使用および生成され、これらをリビジョン管理下で管理することが必要な場合があります。

Vivado Design Suite のプロジェクトモードを使用する場合、ソース管理システムの使用が複雑になる可能性があります。プロジェクトフォルダーには、デザインソースのコピーが保持され、独自の方法でデザインが管理されますが、プロジェクトはリビジョン管理システムで管理できます。リビジョン管理ソフトウェアの詳細は、『UltraFast™ 設計手法ガイド (Vivado Design Suite 用)』 (UG949) [参照 22] の「ソース管理およびリビジョン管理の推奨事項」を参照してください。 .

ビデオ : Vivado ツールでリビジョン管理システムを使用する際のベストプラクティスは、 Vivado Design Suite ビデオチュートリアル : Vivado Design Suite のリビジョン管理システムとの使用を参照してください。



http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/using-vivado-design-suite-with-revision-control.htm






Flow Navigator の理解Flow Navigator (図 3-2) では、プロジェクトの設定、合成、インプリメンテーション、ビットストリームの生成などの主なデザインプロセスタスクを制御します。 Flow Navigator で使用可能なコマンドおよびオプションは、デザインのステータスによって異なります。必要なデザインタスクが終了するまで、実行できない手順は淡色表示されます。


図 3-2 : Flow Navigator





サードパーティネットリストを使用して作成されたプロジェクトの場合、 Flow Navigator が異なります (図 3-3)。たとえば、システムレベルデザイン入力、 IP、合成オプションなどは使用できません。

これらのデザインタスクが完了したら、デザイン結果を開き、解析したり、制約を適用したりできます。これには、Flow Navigator で [Open Elaborated Design]、 [Open Synthesized Design]、または [Open Implemented Design] をクリックします。詳細は、「デザイン解析および制約定義の実行」を参照してください。

デザインを開くと、デザインフローに適したよく使用されるコマンドのセットが Flow Navigator に表示されます。Flow Navigator でこれらのコマンドをクリックすると、既に開いていない場合はデザインが開き、操作が実行されます。 27 ページの図 3-4 に合成に関連するコマンドを示します。


図 3-3 : サードパーティネットリストプロジェクトの Flow Navigator





システムレベルのデザイン入力の実行

階層ソースファイルの自動コンパイルと管理

Vivado IDE の [Sources] ウィンドウ (図 3-5) では、ソースファイルが自動的に管理されます。このウィンドウには複数のビューがあり、さまざまな方法でソースが表示されます。プロジェクトを開くか、変更すると、 [Sources] ウィンドウでそのプロジェクトソースのステータスがアップデートされます。デザインソースがすばやくコンパイルされ、ソースがダウンストリームツールでコンパイルされる順に [Sources] ウィンドウの [Compile Order] ビューに表示されます。 RTL 階層のコンパイルで発生する可能性のある問題は、 [Message] ウィンドウにレポートされます。ソースの詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 12] の「ソースファイルの操作」を参照してください。

注記 : モジュールを上位モジュールとして明確に設定した場合、そのモジュールは保持され、合成に渡されますが、上位モジュールとして指定していない場合は、 Vivado ツールでプロジェクト内の使用可能なソースファイルの中

から適なモジュールが上位モジュールとして選択されます。ファイルに構文エラーがあったり、エラボレートしない場合は、 Vivado ツールでそれが上位モジュールとして選択されることはありません。

制約およびシミュレーションソースは、セットに分類されます。制約セットは、制約の確認や管理に使用します。さまざまなシミュレーションソースセットを使用すると、異なるシミュレーションセッションを開始できます。ソースはどれでも追加、削除、ディスエーブル、またはアップデートできます。制約の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 23] を参照してください。シミュレーションの詳細は、『Vivado Design Suiteユーザーガイド : ロジックシミュレーション』 (UG900) [参照 14] を参照してください。


図 3-4 : Flow Navigator の [Synthesis] セクション


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xWorkingWithSourceFiles

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xWorkingWithSourceFiles




RTL の開発

Vivado IDE には、 RTL の開発に役立つ次のような機能が含まれています。

• ソースファイルを作成および編集する Vivado IDE テキストエディター

• 言語テンプレートからロジックコンストラクトの例をコピーする機能

• 検索条件を入力してテンプレートライブラリを検索可能な [Find in Files] 機能

• RTL エラボレーションおよびインタラクティブな解析

• RTL デザインルールチェック (DRC)

• RTL 制約の割り当てと I/O プランニング


図 3-5 : [Sources] ウィンドウでの階層デザインソースファイルのコンパイル





RTL のエラボレーションおよび解析

エラボレート済み RTL デザインを開くと、RTL ソースファイルがコンパイルされて RTL ネットリストがインタラクティブ解析用に読み込まれ、RTL 構造、構文、ロジック定義を確認できます。次の解析およびレポート機能があります。

• RTL のコンパイル検証および構文チェック

• ネットリストおよび回路図の確認

• デザインルールチェック

• RTL ポートリストを使用した早期 I/O ピンプランニング

• 1 つのビューで RTL ソースファイル内のインスタンシエーションおよびロジック定義などのオブジェクトを選択すると、ほかのビューでも自動選択

RTL の開発および解析の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 12] を参照してください。RTL ベースの I/O ピンプランニングの詳細は、『Vivado Design Suite ユーザーガイド : I/Oおよびクロックプランニング』 (UG899) [参照 11] を参照してください。

タイミング制約の開発および検証

Vivado IDE には、デザインのタイミング制約を作成および検証するための Timing Constraints ウィザードが含まれます。このウィザードでは、デザインのクロックおよび論理コンストラクトが識別され、タイミング制約を入力および検証するためのインターフェイスが提供されます。インメモリデザインはクロック情報を含んだ合成後のデザインなので、このウィザードは合成後およびインプリメント後のデザインでのみ使用できます。詳細は、『Vivado Design Suiteユーザーガイド : 制約の使用』 (UG903) [参照 23] を参照してください。

注記 : Vivado Design Suite でサポートされるのは、 Synopsys デザイン制約 (SDC) およびザイリンクスデザイン制約(XDC) ファイルのみです。ISE Design Suite で使用したザイリンクスユーザー制約ファイル (UCF) や Synplicity デザイン制約は、直接はサポートされません。 UCF を XDC 形式に変換する方法は、『ISE から Vivado Design Suite への移行手法ガイド』 (UG911) [参照 24] の「UCF 制約の XDC への移行」を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug911-vivado-migration.pdf;a=MigratingUCFConstraintsToXDC




IP の操作Vivado IDE では、 IP をコンフィギュレーション、インプリメント、検証、統合できます。 IP は、スタンドアロンのモジュールとして、またはシステムレベルデザインの一部として設定および検証できます。 IP には、エンベデッドプロセッサ、 DSP デジタル信号処理モジュール、 C ベースのアルゴリズムデザインなども含まれます。カスタム IPは IP-XACT プロトコルに従ってパッケージされ、Vivado IP カタログから使用できます。 IP カタログから IP を簡単に設定、インスタンシエート、および検証できます。ザイリンクス IP は AMBA AXI4 インターコネクト規格を使用しており、高速システムレベル統合が可能です。既存の IP は、デザインで RTL またはネットリストととして使用できます。また、 Vivado IDE では CORE Generator™ ツールで作成されたコア (拡張子 .xco のファイル) も使用できます。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1] を参照してください。

IP 管理ディレクトリの作成

Vivado Design Suite IP はリモートの IP ディレクトリでコンフィギュレーションおよび管理できます。IP ディレクトリを作成または開くには、Vivado IDE の Getting Started ページで [Manage IP] をクリックします。IP ディレクトリを作成すると、次が作成されます。

• さまざまな IP ソースおよび出力ファイルを分類して保持するディレクトリ構造

• manage_ip_project という名前のプロジェクト

このタイプのプロジェクトを使用した場合は、次を実行できます。

• Vivado IP カタログを使用した IP のコンフィギュレーション

• 出力ファイルの生成と IP 検証プロセスの管理

• 個々の IP または複数 IP の出力ファイルの同時生成

• Vivado IDE の [Sources] ウィンドウでの IP 出力ファイルの表示および管理

• IP バージョンアップグレードのインタラクティブ実行

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1] の「[Manage IP] プロジェクトの使用」を参照してください。

Vivado IP カタログを使用した IP のコンフィギュレーション

Vivado IP カタログ (図 3-6) には、プロジェクトで選択したターゲットデバイスで使用可能なザイリンクスLogiCORE™ IP が表示されます。 IP カタログには、各 IP のバージョンおよびライセンス情報、該当するデータシートが含まれます。 IP をダブルクリックすると、コンフィギュレーションウィザードが起動され、デザインに対するIP のコンフィギュレーションおよびインストールプロセスを開始できます。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug896-vivado-ip.pdf;a=UsingManageIPProjects

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug896-vivado-ip.pdf;a=UsingManageIPProjects




出力ファイルの生成

Vivado Design Suite IP には、その IP の合成、インプリメンテーションおよび検証に使用するためのさまざまな出力ファイルが含まれます。これらの出力ファイルは、 IP のコンフィギュレーション直後に生成するか、後で生成できます。プロジェクトモードの場合、足りない出力ファイルが合成中に自動的に生成され、アウトオブコンテキストフローの場合は合成済みデザインチェックポイント (DCP) ファイルも含まれます。非プロジェクトモードの場合、出力ファイルは Tcl コマンドの synth_design を実行する前に生成する必要があります。

Vivado Design Suite IP には、次の出力ファイルが含まれます。

• インスタンシエーションテンプレート

• RTL ソースファイルと XDC 制約

• 合成済みデザインチェックポイント (オプション、デフォルト )

• サードパーティシミュレーションソース

• サードパーティ合成ソース

• サンプルデザイン (該当 IP のみ)

• テストベンチサンプルデザイン (該当 IP のみ)

• C モデル (該当 IP のみ)


図 3-6 : Vivado IP カタログ





アウトオブコンテキストデザイン用の IP のスタンドアロン合成

デフォルトでは、各 IP に対してデザインチェックポイントが作成され、その IP の合成済みネットリストと制約が含まれます。 IP モジュールは Vivado 合成を使用してで合成され、デザインチェックポイントはインプリメンテーション中に使用されます。 Vivado 合成では、各 IP に対してデザインチェックポイントを含むブラックボックススタブファイルが挿入されるので、 IP を個別に適化および検証して、合成ランタイムを削減できます。これは、アウトオブコンテキストデザインと呼ばれます。

デザインチェックポイントの生成をオフにすると、 IP と上位デザインが一緒に合成されるグローバルトップダウン合成アプローチが使用されます。このアプローチが使用される場合、合成中に追加のロジック適化を実行できることもあります。

ヒント : Vivado IDE の [Generate Output Products] ダイアログボックスには [Generate Design Checkpoint (.dcp)] オプションがあり、デフォルト動作を制御できます。

IP の検証

ビヘイビアーまたは構造型ロジックシミュレーションを実行し、IP モジュールをインプリメントしてタイミング、消費電力、エリアなどを検証することにより、 Vivado IP を検証できます。通常はスタンドアロン IP を検証するために、RTL ラッパーおよびテストベンチを含む小型の上位デザインプロジェクトが作成されます。 Vivado Design Suite では、上位デザインプロジェクトのコンテキスト内で IP モジュールを検証することもできます。 IP は合成済みデザインチェックポイントを作成するので、このボトムアップ検証ストラテジはスタンドアロンまたはプロジェクト内のいずれでもうまく機能します。

IP コア生成の一部として、オプションでサンプルデザインが作成されます。サンプルデザインを作成するには、[Sources] ウィンドウの [IP Sources] ビューで IP を右クリックし、 [Open Example Design] をクリックします。サンプルIP モジュールを使用すると、サンプルデザインプロジェクトのコンテキスト内でスタンドアロン IP を検証できます。

詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 14]、『Vivado Design Suiteユーザーガイド : 合成』 (UG901) [参照 2]、および『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)[参照 1] を参照してください。

IP サブシステムブロックデザインの作成

Vivado IP インテグレーター (33 ページの図 3-7) では、 AXI4 インターコネクトプロトコルを使用して複数の IP を接続できます。 Vivado IP カタログから互換性のある IP を選択し、デザインキャンバスでその IP をインスタンシエートします。その後 IP をダブルクリックし、コンフィギュレーションウィザードを起動します。インターコネクトをドラッグアンドドロップすると DRC が実行され、互換性のあるピンが視覚的に示されます。AXI インターフェイス全体を 1 本のワイヤで接続し、ポートおよびインターフェイスポートを配置して、 IP サブシステムをデザインの残りの部分に接続します。この後、これらの IP ブロックデザインをソース (.bd) としてパッケージし、ほかのデザインで再利用できます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] または『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898) [参照 5] を参照してください。





カスタム IP の作成とパッケージ

Vivado IDE では、カスタム IP や IP ブロックデザインを IP にパッケージできます。パッケージした IP には Vivado IPカタログからアクセスでき、デザインや Vivado IP インテグレーターで使用できます。 IP は、 RTL ソースファイルのコレクション、 Vivado IP インテグレーターのブロックデザイン、 Vivado Design Suite プロジェクト全体など、さまざまなソースからパッケージできます。 IP をコンフィギュレーションし、 Vivado IP カタログおよび IP インテグレーター内で使用できるようにする方法は複数あります。たとえば、Package IP ウィザードでは、ウィザードの指示に従って情報を入力およびデータを収集できるようになっており、 IP が完全で、 AXI4 に準拠し、コンフィギュレーション可能な、 IP カタログで使用可能なものになります。 [Create and Package IP] コマンドを使用すると、エンベデッドプロセッサデザインで使用するためのカスタムインターフェイスペリフェラルも作成できます。詳細は、『VivadoDesign Suite ユーザーガイド : カスタム IP の作成とパッケージ』 (UG1118) [参照 25] および『Vivado Design Suite チュートリアル : カスタム IP の作成およびパッケージ』 (UG1119) [参照 26] を参照してください。

IP のアップグレード

Vivado Design Suite のリリースごとに、新しい IP バージョンもリリースされます。既にコンフィギュレーション済みのスタティックバージョンを使用するか、 IP をアップグレードしてください。 IP の現在のステータスをレポートするには、Tcl コマンドの report_ip_status を使用します。必要であれば、IP を選択して、それだけを新バージョンにアップグレードすることもできます。変更ログに、変更の詳細が説明されており、必要なデザインアップデートがリストされます。たとえば、新しい IP バージョンで上位ポートが変更された場合、デザインを修正する必要があることがあります。また、 report_ip_status Tcl コマンドを使用して、既存の IP のターゲットデバイスを変更することもできます。

注記 : スタティックバージョンの IP を使用する場合は、その IP を使用したのと同じソフトウェアバージョンを使用して、すべての出力ファイルを作成する必要があります。 Vivado Design Suite の新しいバージョンでは、古い IP を再コンフィギュレーションすることはできません。アップグレードしない場合、 IP に再コンフィギュレーションができないことを示す鍵アイコンが付きます。


図 3-7 : Vivado IP インテグレーター





ロジックシミュレーションの実行Vivado Design Suite では、デザインまたは IP を検証するために複数のロジックシミュレーションオプションが提供されています。 Vivado IDE に統合されている Vivado シミュレータでは、デザインのシミュレーション、波形ビューアーでの信号の追加および表示、デザインの確認およびデバッグを必要に応じて実行できます。Vivado シミュレータでは、デザインのビヘイビアーシミュレーション、構造シミュレーション、インプリメント済みデザインのタイミングシミュレーションを実行できます。または、開いているデザインの Verilog、 VHDL ネットリスト、および SDFフォーマットファイルを記述することにより、サードパーティシミュレータも使用できます。 Vivado IDE からは、Mentor Graphics 社、 Synopsys 社、 Cadence 社のシミュレータを起動できます。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 14] を参照してください。

I/O ピンプランニング Vivado IDE には I/O ピンプランニング環境が含まれており、特定のパッケージピンまたは内部ダイパッドに I/O ポートを正しく割り当てることができます。さまざまな表示ウィンドウおよび表があり、パッケージおよび I/O 関連データを解析できます。また、 I/O DRC および同時スイッチノイズ (SSN) の解析コマンドもあり、 I/O 割り当てを検証できるようになっています。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899)[参照 11] を参照してください。

ロジック合成およびインプリメンテーションの実行

ロジック合成

Vivado 合成では、合成 run を設定、起動、および監視できます。 Vivado IDE では、合成結果が表示され、レポートファイルが作成されます。 [Log] ウィンドウから合成の警告またはエラーを選択すると、 RTL ソースファイルで該当するロジックがハイライトされます。

複数の合成 run を同時に、または 1 つずつ順に実行できます。 Linux システムでは、 run をローカルまたはリモートサーバーで実行できます。複数の合成 run を実行すると、複数のネットリストが作成され、 Vivado Design Suite プロジェクト内に保存されます。異なるバージョンの合成済みネットリストを Vivado IDE 環境で開いて、デバイスおよびデザインの解析を実行できます。また、 I/O ピンプランニング、タイミング、フロアプラン、およびインプリメンテーション用に制約を作成できます。デザインを合成すると、クロックとロジックを解析および配置できるようになるので、合成済みネットリストに対してはも包括的な DRC を実行できます。

詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 2] を参照してください。





インプリメンテーション

Vivado インプリメンテーションでは、インプリメンテーション run を設定、起動、および監視できます。インプリメンテーション run 用に異なるインプリメンテーションオプションを設定し、再利用可能なストラテジを作成できます。たとえば、短いランタイム、改善されたシステムパフォーマンス、エリア適化のストラテジを作成できます。run が終了すると、インプリメンテーション run の結果が表示され、レポートファイルが使用可能になります。

複数のインプリメンテーション run を同時に、または 1 つずつ順に実行できます。Linux システムでは、リモートサーバーを使用できます。制約セットを作成して、さまざまなタイミング制約、物理制約、代替デバイスを設定して試すことができます。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 3] および『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 23] を参照してください。

ヒント : tcl.pre および tcl.post ファイルを使用すると、 Tcl スクリプトを追加して合成、インプリメンテーション、ビットストリーム生成の前後に実行する Tcl スクリプトを追加できます。詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 18] を参照してください。

合成およびインプリメンテーション run の設定

プロジェクトモードを使用する場合、合成およびインプリメンテーションの機能を制御する設定を多数使用できます。これらの設定は、 run ストラテジを使用する run に渡されます。これは、 [Project Settings] ダイアログボックスで設定できます。 run ストラテジは、 run の設定パラメーターの組み合わせを保存したものです。ザイリンクスでは、合成およびインプリメンテーション run 用にいくつかの定義済み run ストラテジを提供しています。ユーザーがカスタムの run 設定を適用することもできます。また、合成とインプリメンテーションで異なる制約セットを指定することもできます。

プロジェクト設定の変更に関する詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 2] の「合成設定」および『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 3] の「インプリメンテーションストラテジのカスタマイズ」を参照してください。

ヒント : アウトオブコンテキストモジュールの run は、プロジェクト内の Vivado Design Suite IP を合成するために作成できます。 IP のデザインチェックポイントを生成する場合、デフォルトではデザインの各 run に対してアウトオブコンテキスト (スタンドアロン) の run が作成されます。

run の作成および管理

[Project Settings] ダイアログボックスで合成およびインプリメンテーションの設定を指定したら、次のいずれかの方法で合成 run またはインプリメンテーション run を実行できます。

• Flow Navigator で [Run Synthesis]、 [Run Implementation]、または [Generate Bitstream] をクリックします。

• [Design Runs] ウィンドウで run を選択し、右クリックして [Launch Runs] をクリックするか、またはツールバーの [Launch Selected Runs] ボタンをクリックします。

• [Flow] → [Run Synthesis]、[Flow] → [Run Implementation]、または [Flow] → [Generate Bitstream] をクリックします。

複数の合成 run またはインプリメンテーション run を作成して、さまざまな制約およびツール設定を試してみることができます。その他の run を作成するには、次の手順に従います。

1. Flow Navigator で [Synthesis] または [Implementation] を右クリックします。

2. [Create Synthesis Runs] または [Create Implementation Runs] をクリックします。

3. Create New Runs ウィザード (36 ページの図 3-8) で、制約セットおよびターゲットパーツを選択します。

インプリメンテーション run の作成では、複数の合成 run が存在する場合はネットリストも選択できます。さまざまなストラテジ、制約セット、またはデバイスを指定した複数の run を作成できます。 run が複数ある場合、実行オプションを指定できます。選択した run を順次実行するか、複数のローカルプロセッサで同時に実行できます。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug901-vivado-synthesis.pdf;a=UsingSynthesisSettings

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug901-vivado-synthesis.pdf;a=UsingSynthesisSettings

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=xCustomizingImplementationStrategies

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=xCustomizingImplementationStrategies




注記 : Linux でのみ、リモートホストを設定および使用できます。

[Design Runs] ウィンドウでの run の管理

[Design Runs] ウィンドウ (図 3-9) には、 run のステータスおよび情報が表示され、ポップアップメニューから run を管理するコマンドを実行できます。 [Design Runs] ウィンドウから複数の run を制御できます。 run が複数ある場合、アクティブな run が太字で示されます。 Vivado IDE には、アクティブな run の実行結果が表示されます。 [ProjectSummary]、レポート、およびメッセージに表示されるのは、すべてアクティブ run に関する情報です。

Flow Navigator で [Open Synthesized Design] または [Open Implemented Design] をクリックすると、デフォルトでアクティブデザインが開きます。 run をアクティブにするには、 run を右クリックして [Make Active] をクリックします。Vivado IDE に新たにアクティブになった run の情報が表示されます。合成済み run またはインプリメント済み run をダブルクリックすると、 Vivado IDE にそのデザインが開きます。


図 3-8 : 複数の合成 run およびインプリメンテーション run の作成


図 3-9 : [Design Runs] ウィンドウ





run のリセット

Flow Navigator で [Synthesis] または [Implementation] を右クリックし、次のポップアップメニューを使用して run をリセットします。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 3] の「run ステータスの確認」を参照してください。

• [Reset Runs] では、 run が元の状態にリセットされます。オプションで run ディレクトリから生成されたファイルを削除できます。

• [Reset to Previous Step] ではリストされた段階に run をリセットします。

ヒント : 実行されているプロセスを停止するには、 Vivado IDE の右上の [Cancel] ボタンをクリックします。

LSF を使用したリモートサーバーファームへのアクセス

リモート Linux ホストで run を起動するには、 LSF (Load Sharing Facility) サーバーファームに直接アクセスします。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 3] の「リモートホストおよび LSF の使用」を参照してください。

インクリメンタルコンパイルを使用したインプリメンテーションの実行

インクリメンタルコンパイルを使用して Vivado インプリメンテーションを実行すると、小さいデザイン変更を処理できます。インクリメンタルコンパイルでは、変更の範囲および変更したタイミングクリティカルロジックの量によって、実行時間を削減し、既存の結果を保持できます。 Tcl コマンドの read_checkpoint で -incremental オプションを使用し、配線済みデザインチェックポイントを指定して、リファレンスとして使用されるようにします。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 3] の「インクリメンタルコンパイル」を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=xVerifyingRunStatus

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=xVerifyingRunStatus

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=xUsingRemoteHostsAndLSF

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=xUsingRemoteHostsAndLSF

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=IncrementalCompile

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=IncrementalCompile




ログファイル、メッセージ、レポート、プロパティの表示

ログファイルの表示

[Log] ウィンドウ (図 3-10) で [Synthesis]、 [Implementation]、 [Simulation] ビューをクリックすると、合成、インプリメンテーション、シミュレーションの標準出力を確認できます。この出力は、 Vivado IDE の起動ディレクトリに書き込まれる vivado.log ファイルにも含まれます。

メッセージの表示

[Messages] ウィンドウ (図 3-11) では、メッセージがデザイン段階および重要度 (エラー、クリティカル警告、警告、情報、ステータス) 別に分類されます。 [Messages] ウィンドウの上部にあるチェックボックスのオン/オフを切り替えて、表示するメッセージを選択できます。メッセージのカテゴリを展開表示すると、個々のメッセージを表示できます。 [Collapse All] アイコンをクリックすると、主なデザイン段階のみが表示されます。これにより、特定のメッセージを見つけやすくなります。多くのメッセージにはリンクが含まれており、クリックすると RTL ファイルの該当する行が開きます。アドバンスフィルター機能を含む詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 21] の「[Messages] ウィンドウ」を参照してください。


図 3-10 : ログファイルの表示


図 3-11 : メッセージの表示


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug893-vivado-ide.pdf;a=xUsingTheMessagesWindow




レポートの表示

[Reports] ウィンドウ (図 3-12) には、複数の標準的なレポートが Tcl コマンドの launch_runs を使用して生成されます。レポートをダブルクリックすると、 Vivado IDE テキストエディターで開きます。 [Tcl Console] ウィンドウで該当する Tcl コマンドを入力して、カスタムレポートを作成することもできます。詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 21] の「[Reports] ウィンドウ」および『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 13] の「レポートおよびメッセージ」を参照してください。


図 3-12 : レポートの表示


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug893-vivado-ide.pdf;a=xUsingTheReportsWindow

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug906-vivado-design-analysis.pdf;a=xViewingReportsAndMessages




デバイスプロパティの表示

エラボレート済み、合成済み、またはインプリメント済みデザインを開いた状態で、 [Tools] → [Edit Device Properties]をクリックして [Edit Device Properties] ダイアログボックス (図 3-13) を開くと、デバイスコンフィギュレーションを表示および設定できます。このコマンドは、デザインが開いているときにのみ使用できます。各プロパティの詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 15] の「デバイスコンフィギュレーションビットストリーム設定」を参照してください。デバイスコンフィギュレーションモードの設定方法の詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 11] の「デバイスコンフィギュレーションモードの設定」を参照してください。

注記 : [Edit] → [Device Properties] は、デザインが開いているときにしか使用できません。


図 3-13 : デバイスプロパティの表示


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.1;d=ug908-vivado-programming-debugging.pdf;a=xDeviceConfigurationBitstreamSettings

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.1;d=ug908-vivado-programming-debugging.pdf;a=xDeviceConfigurationBitstreamSettings

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.1;d=ug899-vivado-io-clock-planning.pdf;a=xSettingDeviceConfigurationModes

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.1;d=ug899-vivado-io-clock-planning.pdf;a=xSettingDeviceConfigurationModes




デザイン解析および制約定義の実行RTL エラボレーション、合成、およびインプリメンテーションの後に、解析および制約の割り当てを実行できます。デザインの問題を早期に特定するため、インプリメンテーションの前にタイミングシミュレーション、リソース予測、接続性の解析、 DRC などのデザイン解析を実行できます。さまざまな合成 run またはインプリメンテーションrun 結果を開くと、解析および制約の割り当てを実行できます。これは、デザインを開くとわかります。

デザインを開くと、 Vivado IDE でネットリストがコンパイルされ、ターゲットデバイスに対する物理制約およびタイミング制約が適用されます。デザインは、開いて、保存して、閉じることができます。新しいデザインを開くと、メモリ容量を確保するため、既に開いているデザインを閉じるかどうかを確認するメッセージが表示されます。既に開いているデザインを閉じる必要はなく、複数のデザインを同時に開いておくことができます。合成済みデザインを開くと、ネットリストと制約が表示されます。インプリメント済みデザインを開くと、ネットリスト、制約、インプリメンテーション結果が表示されます。デザインデータは異なるウィンドウにさまざまな形式で表示でき、ウィンドウのデータは連動しています。

デザインを開くと、 Vivado IDE のさまざまな解析およびレポート機能を使用できるようになります。たとえば、内部デバイスおよび外部物理パッケージの対話型グラフィカル表示で、デバイスリソースを解析できます。また、[Netlist]、[Device]、 [Schematic]、 [Hierarchy] ウィンドウを使用してタイミングおよび物理制約を適用して解析することもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 13] および『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 23] を参照してください。

注記 : デザインが開いているときに制約を変更すると、変更を元の XDC ソースファイルに保存するか、新しい制約セットを作成するかを選択するダイアログボックスが表示されます。詳細は、『Vivado Design Suite ユーザーガイド :システムレベルデザイン入力』 (UG895) [参照 12] の「[Save Constraints As] コマンドを使用した制約セットの作成」を参照してください。

エラボレート済み RTL デザインを開く

エラボレート済みデザインを開くと、 RTL ネットリストが拡張およびコンパイルされ、ターゲットデバイスに対して物理制約およびタイミング制約が適用されます。エラボレート済みデザインのさまざまなエレメントがメモリに読み込まれたら、必要に応じて解析および変更して、デザインを完成させることができます。詳細は、『Vivado DesignSuite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 12] の「RTL デザインのエラボレーション」を参照してください。

Vivado Design Suite には、リント DRC およびチェックツールが含まれ、デザインでロジックが正しいかどうかを解析できます。ロジックが正しくコンパイルされたか、欠けているモジュールはないか、インターフェイスの不一致がないかなどをチェックできます。 [Messages] ウィンドウでメッセージのリンクをクリックすると、 Vivado IDE テキストエディターで RTL ファイルの該当する行が表示されます。 [Schematic] ウィンドウでは、ロジックの接続および階層をさまざまな方法で調べることができます。 [Schematic] ウィンドウには、 RTL ベースのロジックコンストラクトを使用して、 RTL の接続が表示されます。 [Schematic] ウィンドウでロジックを選択したり、 Vivado IDE テキストエディターで RTL ファイルの特定の行を確認したりできます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 12] の「ソースファイルへのクロスプローブ」を参照してください。

注記 : RTL エラボレーションでは、 FPGA テクノロジへのマップは実行されません。

レジスタなど、ロジック階層の特定のロジックインスタンスに定義されている制約は、 RTL エラボレーションでは解決できない場合があります。エラボレーション中に生成されるロジック名と階層は、合成中に生成されるものと一致しない可能性があります。そのため、これらの制約が定義されている場合、 RTL デザインをエラボレートしたときに制約マップに関する警告またはエラーメッセージが表示されることがありますが、合成を実行すると、これらの問題は解決されます。

Vivado IDE の I/O プランニング機能を使用すると、 I/O ポートをインタラクティブに設定してエラボレート済み RTLデザインに割り当て、 DRC を実行できます。可能であれば、合成後に I/O プランニングを実行してください。これにより、クロックおよびロジック制約が適になり、合成後に実行する DRC がより詳細に実行されます。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 11] を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xCreatingConstraintsSetsUsingTheSaveConstraintsAsCommand

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=ElaboratingTheRTLDesign

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xCrossProbingToSourceFiles




ヒント : [Report DRC] コマンドをクリックすると、 RTL および I/O の DRC が実行され、非同期クロック、ラッチなどのロジックの問題が特定されます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』(UG895) [参照 12] の「DRC の実行」を参照してください。

エラボレート済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator の [RTL Analysis] セクションで [Open Elaborated Design] をクリックします。

• Flow Navigator で [RTL Analysis] を右クリックし、 [New Elaborated Design] をクリックします。

• [Flow] → [Open Elaborated Design] をクリックします。

図 3-14 に、エラボレート済み RTL デザインを開いた場合のデフォルトレイアウトを示します。回路図でロジックインスタンスを選択すると、 RTL ソースファイルおよびエラボレート済み RTL ネットリストで特定のインスタンスが選択されます。


図 3-14 : エラボレート済み RTL デザイン


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug895-vivado-system-level-design-entry.pdf;a=xRunningDRCs




合成済みデザインを開く

合成済みデザインを開くと、 Vivado Design Suite で合成済みネットリストが開かれ、ターゲットデバイスに対して物理制約およびタイミング制約が適用されます。合成済みデザインのさまざまなエレメントがメモリに読み込まれたら、必要に応じて解析および変更して、デザインを完成させることができます。変更は、制約ファイル、ネットリスト、デバッグコア、およびコンフィギュレーションに保存できます。

合成済みデザインを使用すると、早期のタイミング、消費電力、使用率予測のようなデザインタスクを多く実行することができ、デザインが指定するターゲットで要件を満たすことができるのかどうか判断できます。デザインは、Vivado IDE のウィンドウを使用してさまざまな方法で解析できます。1 つのウィンドウでオブジェクトを選択すると、ほかのウィンドウでも選択されます。 [Messages]、 [Schematic]、 [Device]、 [Package]、 [Find] などのさまざまなウィンドウから、 RTL ファイルの問題のある行にクロスプローブできます。 [Schematic] ウィンドウでは、ロジックの接続および階層をインタラクティブに調べることができます。タイミング制約を適用したり、より詳細なタイミング解析を実行したりもできます。 I/O ポートの物理制約、フロアプラン、デザインコンフィギュレーションをインタラクティブに定義することもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 13] を参照してください。

Vivado IDE の I/O プランニング機能を使用すると、 I/O ポートをインタラクティブに設定して合成済みデザインに割り当て、 DRC を実行できます。 [Report DRC] コマンドをクリックすると、包括的な DRC が実行され、ロジックの問題が特定されます。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 11] の「DRC の実行」および『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』(UG906) [参照 13] の「DRC レポート」を参照してください。

合成済みデザインでは、プログラム済み FPGA のテストおよびデバッグをサポートするために、デバッグコアロジックを設定およびインプリメントできます。 [Schematic] または [Netlist] ウィンドウで、デバッグ用の信号を選択し、デバッグコアをコンフィギュレーションして、デザインに挿入します。コアのロジックおよび接続は、デザインの合成がアップデートされても、できる限り保持されます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 15] の「インシステムロジックデザインのデバッグフロー」を参照してください。

合成済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator の [Synthesis] セクションで [Open Synthesized Design] をクリックします。

• Flow Navigator で [Synthesis] を右クリックし、 [New Synthesized Design] をクリックします。

• [Flow] → [Open Synthesized Design] をクリックします。

• [Design Runs] ウィンドウで run の名前をダブルクリックします。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug899-vivado-io-clock-planning.pdf;a=xRunningDRCs

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug906-vivado-design-analysis.pdf;a=UsingReportDRC

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug908-vivado-programming-debugging.pdf;a=InSystemLogicDesignDebuggingFlows




図 3-15 に、合成済みデザインを開いた場合のデフォルトレイアウトを示します。


図 3-15 : 合成済みデザイン





インプリメント済みデザインを開く

Flow Navigator からインプリメント済みデザインを開くと、 Vivado IDE でそのインプリメント済みネットリストが開き、ターゲットデバイスに対してインプリメンテーション、配置、および配線に使用された物理制約およびタイミング制約が適用されます。インプリメント済みデザインの配置済みのロジックと配線済みの接続がメモリに読み込まれたら、必要に応じて解析および変更して、デザインを完成させることができます。変更は、制約ファイル、ネットリスト、インプリメンテーション結果、およびデザインコンフィギュレーションに保存できます。 Vivado IDE では複数のインプリメンテーション run を設定できるので、どの完了済みのインプリメンテーション run を選択しても、インプリメント済みデザインを開くことができます。

インプリメント済みデザインでは、タイミング解析、消費電力解析、使用量統計のようなデザインタスクを多く実行することができ、デザインが必要なパフォーマンスターゲットの要件を満たすことができるのかどうか判断できます。デザインは、 Vivado IDE のウィンドウを使用してさまざまな方法で解析できます。 1 つのウィンドウでオブジェクトを選択すると、ほかのウィンドウでも選択されます。 [Messages]、 [Schematic]、 [Device]、 [Package]、 [Find] などのさまざまなウィンドウから、ソースの RTL ファイルの問題のある行にクロスプローブできます。 [Schematic] ウィンドウでは、ロジックの接続および階層をインタラクティブに調べることができます。タイミング制約を適用したり、より詳細なタイミング解析を実行したりもできます。また、インタラクティブにフロアプランやデザインコンフィギュレーション制約を適用したり、今後の run 用に制約を保存したりもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 13] を参照してください。

[Device] ウィンドウでは、 [Routing Resources] をクリックして、配置または配線結果を確認できます。拡大すると、 [Device] ウィンドウに表示される詳細な情報が増えます。配置配線、ルックアップテーブル (LUT) やランダムアクセスメモリ (RAM) の初期化などのデザインコンフィギュレーションをインタラクティブに変更することもできます。 [Device] ウィンドウまたは [Schematic] ウィンドウで結果をクリックして、 RTL ファイルの問題の行にクロスプローブすることもできます。 [Schematic] ウィンドウでは、ロジックの接続および階層をインタラクティブに調べることができます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906)[参照 13] を参照してください。

インプリメント済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator の [Implementation] セクションで [Open Implemented Design] をクリックします。

• [Flow] → [Open Implemented Design] をクリックします。

• [Design Runs] ウィンドウで run の名前をダブルクリックします。

ヒント : Flow Navigator のメニューはアクティブ run の状態によって異なるので、アクティブ run がインプリメントされていない場合は [Open Implemented Design] コマンドが淡色表示になっていることがあります。この場合、 FlowNavigator で [Implementation] を右クリックして、完了したインプリメンテーション run のインプリメント済みデザインを開くことができます。





図 3-16 に、インプリメント済みデザインを開いた場合のデフォルトレイアウトを表示します。

注記 : [Device] ウィンドウには、後に閉じたときの状態により、配置のみが表示される場合と配線も表示される場合があリます。 [Device] ウィンドウで [Routing Resources] ボタンをクリックすると、配置または配線のみを表示するように表示を切り替えることができます。


図 3-16 : インプリメント済みデザイン





最新でないデザインのアップデート

設計プロセスでは、通常ソースファイルまたは制約の変更が必要です。これらのファイルの依存性は Vivado IDE で管理され、表示されているデザインデータが新でなくなるとそれが示されます。たとえば、ターゲットパーツやアクティブ制約セットなどのプロジェクト設定を変更すると、デザインが新の状態でなくなります。ソースファイル、ネットリスト、またはインプリメンテーション結果がアップデートされると、開いた合成済みデザインまたはインプリメント済みデザインのデザインビューバナーに「out-of-date」というメッセージが表示され、 run が新の状態ではないことが示されます (図 3-17)。デザインのどの部分が新ではないのかを確認するには、 [more info] リンクをクリックします。

デザインビューバナーから、新でないデザインに対して次のいずれかの操作を実行します。

• [More Info] をクリックすると開く [Out-of-Date Due to] ウィンドウに表示される [Force up-to-date] リンクをクリックします。

アクティブな合成またはインプリメンテーション run の NEEDS_REFRESH プロパティがリセットされ、 run が新の状態であるとマークされます。このコマンドを Tcl で実行する場合は、次のようなコードになります。

set_property NEEDS_REFRESH false [get_runs synth_2]

注記 : このコマンドは、デザインに少しだけ変更を加えており、デザインを更新したくない場合に使用します。

• [Reload] をクリックして現在のデザインのメモリ内の表示を更新し、デザインデータへの変更を保存します。

• [Close Design] をクリックし、新の状態でないデザインを閉じます。


図 3-17 : デザインの再読み込みが必要であることを示すバナー





デザインタスク実行のためのレイアウトの使用

デザインを開くと、 I/O プランニング、フロアプラン、デバッグコンフィギュレーションなどの特定のデザインタスクを実行しやすいように、複数のデフォルトレイアウトが提供されています (図 3-18)。レイアウトを変更すると、特定のデザインタスクを実行するのに適したウィンドウが表示されます。 [Save Layout As] コマンドを使用して、カスタムレイアウトを作成することも可能です。

注記 : デフォルトレイアウトは、デザインが開いているときにのみ使用できます。

デザインへの変更の保存

Vivado IDE では、メモリでアクティブデザインをインタラクティブに編集します。制約やネットリストを変更したり、消費電力解析特性、ハードウェアコンフィギュレーションモードパラメーター、デバッグコンフィギュレーションなどのデザインパラメーターを変更した場合などは、必ずデザインを保存するようにしてください。開いたデザインをインタラクティブに編集する場合、次のセクションに示すように、その変更点は元の XDC ファイルに保存するか、新しい制約セットに保存できます。

元の XDC 制約ファイルへの変更の保存

デザインに加えた変更を元の XDC 制約ファイルに保存するには、 [File] → [Save Constraints] をクリックするか、またはツールバーの [Save Constraints] ボタンをクリックします。

開いているデザインに対して加えられた制約、デバッグコアおよびコンフィギュレーション、デザインコンフィギュレーション設定の変更がすべて保存されます。 Vivado IDE では、可能な限り元のファイルフォーマットが保持されます。追加した制約は、ファイルの後に追加されます。既存の制約への変更は、元のファイルの場所に保持されます。

新しい XDC 制約ファイルへの変更の保存

デザインへの変更を新しい制約セットに保存するには、[File] → [Save Constraints As] をクリックして、新しい制約ファイルを作成します。

これにより、元の制約ソースファイルを保持したままで変更を保存できます。新しい制約セットには、変更を含むすべてのデザイン制約が含まれます。このようにすると、元の XDC ソースファイルを変更せずに保持できます。新しい制約セットをアクティブにしておくと、次回の run の実行時やデザインを開いたときに適用されるようにできます。


図 3-18 : レイアウトの選択





デザインを閉じる

デザインを閉じると、メモリ内のデザイン数を減らし、ソースを編集できる場所が複数になるのを避けることができます。別のデザイン表示に移動する前に、デザインを閉じるようダイアログボックスが表示されることがあります。デザインを閉じるには、次のいずれかを実行します。

• デザインのタイトルバーで X ボタンをクリックします。

• Flow Navigator でデザインを右クリックし、 [Close] をクリックします。

インプリメンテーション結果の解析インプリメント済みデザインが開いている場合は、[Device] ウィンドウに配置配線結果が表示されます。[Timing] ウィンドウでタイミングパスを選択すると、 [Device] ウィンドウにその配置配線が表示されます。また、配置配線をインタラクティブに編集して、デザイン目標を達成したり、 LUT 式、 RAM 初期化、位相ロックループ (PLL) コンフィギュレーションなどのデザインの特性評価を実行することもできます。詳細は、『Vivado Design Suite ユーザーガイド: インプリメンテーション』 (UG904) [参照 3] の「インプリメンテーション結果の解析と表示」を参照してください。

重要 : 変更は、インプリメント済みデザインのインメモリバージョンにのみ加えられます。 run をリセットすると変更は失われます。変更を保存するには、第 4 章の「デザインチェックポイントへのデザインの変更点の保存」に示すように、 [Save Checkpoint] コマンドを使用します。

タイミング解析の実行

Vivado IDE では、タイミング解析結果をグラフィカルに設定および表示できます。 [Tools] → [Timing] コマンドを使用して、さまざまなタイミング解析パラメーターを使用してみてください。クロックネットワークレポートおよびクロック関連性レポートには、クロックのトポロジおよび関係を表示できます。スラックヒストグラムには、デザインの全体的なタイミングパフォーマンスが表示されます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 13] の「タイミング解析の実行」を参照してください。

また、 Vivado IDE には、 Tcl コンソールおよび SDC 制約オプションを使用してさまざまなタイミング解析オプションが提供されています。多数の標準レポート Tcl コマンドがあり、クロック構造、ロジックの関係、デザインに適用されている制約などに関する情報を取得できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』(UG835) [参照 19] を参照するか、「help report_*」と入力してください。

DRC、消費電力、リソース使用率の解析

Vivado IDE では、消費電力、リソース使用率、 DRC 解析結果をグラフィカルに設定および表示できます。デザインのどの段階でも、消費電力パラメーターを指定してすばやく消費電力を予測できます。また、さまざまなタイプのデバイスリソース使用率統計を解析できるほか、広範囲の DRC が用意されており、ユーザーが設定して実行できます。結果のレポートには、問題のオブジェクトへのリンクが含まれます。詳細は、『Vivado Design Suite ユーザーガイド :デザイン解析およびクロージャテクニック』 (UG906) [参照 13] を参照してください。

ヒント : 多数の標準レポート Tcl コマンドがあり、デザインに関する情報を取得できます。詳細は、『Vivado DesignSuite Tcl コマンドリファレンスガイド』 (UG835) [参照 19] を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug904-vivado-implementation.pdf;a=xAnalyzingAndViewingImplementationResults

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug906-vivado-design-analysis.pdf;a=PerformingTimingAnalysis




デバイスのプログラム、ハードウェア検証、およびデバッグVivado IDE の Vivado ロジック解析環境には、デザインを検証およびデバッグするための多数の機能があります。RTLまたは合成済みネットリストに ILA (Integrated Logic Analyzer) やデバッグハブコアなどの IP デバッグコアをコンフィギュレーションおよびインプリメントできます。Vivado IDE で合成済みまたはインプリメント済みデザインを開くと、必要なプローブ信号を選択してコアにコンフィギュレーションできます。ビットストリームファイルが生成されているどの run に対しても、 Vivado ロジック解析を起動してハードウェアを検証できます。また、完了したどのインプリメンテーション run に対しても、ビットストリームファイルを生成できます。ビットストリームファイル生成オプションも設定可能です。 Vivado デバイスプログラマを起動してデバイスをコンフィギュレーションおよびプログラムできます。 Vivado ロジック解析は Vivado IDE から直接実行でき、配線およびデバイスリソースを解析できます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 15] の「ハードウェアでのロジックデザインのデバッグ」を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug908-vivado-programming-debugging.pdf;a=xDebuggingLogicDesignsInHardware

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug908-vivado-programming-debugging.pdf;a=xDebuggingLogicDesignsInHardware




プロジェクトモードでの Tcl コマンドの使用表 3-1 に、プロジェクトの作成、インプリメンテーション、レポートを制御するプロジェクトモードの基本的な Tclコマンドを示します。

ヒント : デザインタスクに関連する Tcl コマンドを理解するには、Vivado IDE でコマンドを実行し、[Tcl Console] ウィンドウまたは vivado.jou ファイルで構文を確認するのが適な方法です。

注記 : このガイドには、使用可能な Tcl コマンドすべての説明が含まれるわけではありません。詳細は、『Vivado DesignSuite Tcl コマンドリファレンスガイド』 (UG835) [参照 19] を参照してください。

表 3-1 : プロジェクトモードでの基本 Tcl コマンド

コマンド説明

create_project Vivado Design Suite プロジェクトを作成します。引数としてプロジェクト名、保存場所、デザインの上位モジュール名、ターゲットパーツを指定します。

add_files プロジェクトにソースファイルを追加します。 Verilog (.v)、 VHDL (.vhd または .vhdl)、 SystemVerilog (.sv)、 IP (.xco または .xci)、 XDC 制約 (.xdc または .sdc)、 System Generator モジュール(.mdl) などのソースを追加できます。個々のファイルを追加するか、ディレクトリ全体を指定して有効なファイルが自動的に追加されるようにすることもできます。

注記 : UltraScale では .xco ファイルはサポートされなくなっています。

set_property Vivado Design Suite でさまざまな目的で使用されます。プロジェクトでは、ソースの VHDL ライブラリ、シミュレーションのみのソース、ターゲット制約ファイル、ツール設定などを定義できます。

import_files 指定のファイルを現在のファイルセットにインポートし、プロジェクトに追加します。 XDCファイルを制約セットに割り当てるのにも使用します。

launch_runslaunch_runs -to_step

合成、インプリメンテーション、またはビットストリーム生成を開始します。このコマンドには、個々のインプリメンテーションコマンドと、 run の完了後に標準レポートを生成するコマンドが含まれます。すべてのインプリメンテーションプロセスを 1 つのコマンドで実行し、進行状況を管理します。 -to_step オプションを使用すると、個々のインプリメンテーションコマンドおよびビットストリーム生成を個別に実行できます。

wait_on_run run が完了するまで待ってから Tcl スクリプトの次のコマンドを実行します。

open_run 合成済みデザインまたはインプリメント済みデザインをレポートおよび解析用に開きます。レポートや解析の Tcl を使用して情報を取得するには、デザインを開いておく必要があります。

close_design メモリ内のデザインを閉じます。

start_guistop_gui

メモリ内の現在のデザインで Vivado IDE を起動し、終了します。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xcreate_project

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xadd_files

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_property

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=ximport_files

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xlaunch_runs

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xwait_on_run

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xopen_run

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xclose_design

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xstart_gui

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xstop_gui




プロジェクトモードの Tcl スクリプトの例

次に、 RTL プロジェクトとネットリストプロジェクトの Tcl スクリプト例を示します。初のスクリプト例 run_bft_kintex7_project.tcl は、 Vivado Design Suite インストールディレクトリ <install_dir>/Vivado/2015.1/examples/Vivado_Tutorial に含まれます。

スクリプトは、 Vivado Tcl シェルまたは Vivado IDE の Tcl コンソールから実行できます。

RTL プロジェクトの Tcl スクリプト

# run_bft_kintex7_project.tcl# BFT sample design ## NOTE: -Typical usage would be "vivado -mode tcl -source run_bft_kintex7_project.tcl" # -To use -mode batch comment out the "start_gui" and "open_run impl_1" to save time#create_project project_bft ./Tutorial_Created_Data/project_bft -part xc7k70tfbg484-2add_files {./Sources/hdl/FifoBuffer.v ./Sources/hdl/async_fifo.v ./Sources/hdl/bft.vhdl}add_files -fileset sim_1 ./Sources/hdl/bft_tb.vadd_files ./Sources/hdl/bftLibset_property library bftLib [get_files {./Sources/hdl/bftLib/round_4.vhdl \./Sources/hdl/bftLib/round_3.vhdl ./Sources/hdl/bftLib/round_2.vhdl ./Sources/hdl/bftLib/round_1.vhdl \./Sources/hdl/bftLib/core_transform.vhdl ./Sources/hdl/bftLib/bft_package.vhdl}]import_files -forceimport_files -fileset constrs_1 -force -norecurse ./Sources/bft_full_kintex7.xdc# Mimic GUI behavior of automatically setting top and file compile orderupdate_compile_order -fileset sources_1update_compile_order -fileset sim_1# Launch Synthesislaunch_runs synth_1wait_on_run synth_1open_run synth_1 -name netlist_1# Generate a timing and power reports and write to diskreport_timing_summary -delay_type max -report_unconstrained -check_timing_verbose \-max_paths 10 -input_pins -file ./Tutorial_Created_Data/project_bft_batch/syn_timing.rptreport_power -file ./Tutorial_Created_Data/project_bft_batch/syn_power.rpt# Launch Implementationlaunch_runs impl_1 -to_step write_bitstreamwait_on_run impl_1 # Generate a timing and power reports and write to disk# comment out the open_run for batch modeopen_run impl_1report_timing_summary -delay_type min_max -report_unconstrained -check_timing_verbose \-max_paths 10 -input_pins -file ./Tutorial_Created_Data/project_bft_batch/imp_timing.rptreport_power -file ./Tutorial_Created_Data/project_bft_batch/imp_power.rpt# comment out the for batch modestart_gui





ネットリストプロジェクトの Tcl スクリプト

# Kintex-7 Netlist Example Design ## STEP#1: Create Netlist Project, add EDIF sources, and add constraints#create_project -force project_K7_netlist ./Tutorial_Created_Data/project_K7_netlist -part xc7k70tfbg676-2# Property required to define Netlist projectset_property design_mode GateLvl [current_fileset]add_files {./Sources/netlist/top.edif}import_files -forceimport_files -fileset constrs_1 -force ./Sources/top_full.xdc

## STEP#2: Configure and Implementation, write bitstream, and generate reports#launch_runs impl_1wait_on_run impl_1launch_runs impl_1 -to_step write_bitstreamwait_on_run impl_1open_run impl_1report_timing_summary -delay_type min_max -report_unconstrained -check_timing_verbose \-max_paths 10 -input_pins -file ./Tutorial_Created_Data/project_K7_netlist/imp_timing.rptreport_power -file ./Tutorial_Created_Data/project_K7_netlist/imp_power.rpt## STEP#3: Start IDE for design analysis#start_gui




第 4 章

非プロジェクトモードの使用

概要非プロジェクトモードでは、 Tcl コマンドを使用してフローを実行することによりデザインをコンパイルします。メモリ内にインメモリプロジェクトが作成されてデザインのさまざまなプロパティが管理されますが、ディスクにはプロジェクトファイルは保存されません。 Tcl コマンドを使用すると、柔軟なデザインの設定および実行、解析およびデバッグが可能です。Tcl コマンドは、バッチモードで実行するか、Vivado® Design Suite Tcl シェルまたは Vivado IDEの Tcl コンソールから実行できます。非プロジェクトモードのフローを使用すると、ユーザーが各デザインフロー段階を完全に制御できますが、ソースファイル、レポート、中間結果 (デザインチェックポイント ) を手動で管理する必要があります。さまざまなレポートを生成し、デザインルールチェック (DRC) を実行し、インプリメンテーションプロセスのすべての段階のデザインチェックポイントを書き出すことが可能です。

プロジェクトモードの場合と異なり、複数の run の作成および管理、ソースファイル管理、デザイン状態のレポートなどの機能は含まれません。ソースファイルがアップデートされるたびに、デザインを手動で実行し直す必要があります。このモードの場合、デフォルトではレポートや中間ファイルは作成されません。必要に応じて Tcl コマンドを使用して、さまざまなレポートやデザインチェックポイントを作成できます。また、 Vivado IDE の GUI ベースのデザインの解析および制約の設定を実行することもできます。現在のデザインをメモリ内で開くか、 Vivado IDE で保存したデザインチェックポイントを開くことができます。

Vivado IDE を非プロジェクトモードで起動すると、 Flow Navigator、プロジェクトサマリ、 Vivado IP カタログなどのプロジェクトモードの機能は含まれません。非プロジェクトモードの場合、 Vivado IDE 内で合成 run やインプリメンテーション run を開いたり変更したりできません。ただし、デザインソースファイルが元のディレクトリにある場合は、 Vivado IDE の別のウィンドウでデザインオブジェクトを選択したときにクロスプローブできます。たとえば、デザインオブジェクトを右クリックして [Go To Instantiation]、 [Go To Definition]、または [Go To Source] コマンドをクリックすると、関連する RTL ソースファイルが開き、該当する行がハイライトされます。




第 4 章 : 非プロジェクトモードの使用

非プロジェクトモードの利点非プロジェクトモードを使用すると、デザインフローの各段階をユーザーが完全に制御でき、コンパイルスタイルのデザインフローの利点を生かすことができます。

このモードでは、次を含むデザインの管理をユーザーが手動で実行します。

• HDL ソースファイル、制約、および IP の管理

• 依存性の管理

• 合成およびインプリメンテーションの結果の生成および保存

Vivado Design Suite には、デザインおよび IP を作成、コンフィギュレーション、インプリメント、解析、管理するための Vivado Tcl コマンドがすべて含まれます。非プロジェクトモードでは、 Tcl コマンドを使用して次を実行できます。

• フロー全体からデザインをコンパイル

• デザインを解析してレポートを作成

デザインソースの読み込み非プロジェクトモードの場合、さまざまなデザインソースがインメモリデザインに読み込まれ、インプリメンテーションツールで処理されます。 Vivado Design Suite のソースファイルは、 read_verilog、 read_vhdl、 read_ip、read_edif、 read_xdc など、ファイルの種類に応じた read_... で始まる Tcl コマンドを使用して読み込むことができます。ソースは、 Tcl スクリプトまたはインタラクティブなフローを開始するたびに読み込む必要があります。

ヒント : ファイルを追加したりインポートしたりするプロジェクト構造はないので、非プロジェクトベースデザインに add_files および import_files Tcl コマンドを使用してファイルを追加しないでください。

ソースファイルの管理

非プロジェクトモードでは、ファイルをインメモリデザインに特定の順序で読み込むことにより、ソースファイルを手動で管理できます。ファイルの管理方法やファイルのディレクトリをユーザーが完全に制御できます。ソースは、ネットワーク接続されているディレクトリからも使用できます。読み取り専用の権限しかないソースは、そのように処理されます。





リビジョン管理システムの使用

さまざまなデザインコンフィギュレーションおよびリビジョンを保存するのには、ソース管理システムを使用するのが一般的です。RCS (Revision Control System)、CVS (Concurrent Versions System)、SVN (Subversion)、ClearCase、Perforce、Git、 Bitkeeper などのシステムがよく利用されていますが、 Vivado ツールはどのシステムにも対応できます。 VivadoDesign Suite では、デザインフローを通してファイルが使用および生成され、これらをリビジョン管理下で管理することが必要な場合があります。

非プロジェクトモードでは、リビジョン管理ソフトウェアを簡単に使用できます。まず、設計者が必要なソースファイルをローカルディレクトリ構造にチェックアウトし、ソースを上位デザインにインスタンシエートして、デザインを作成します。新しいソースファイルを作成して、さまざまな read_* Tcl コマンドを使用してデザインに読み込む必要があることもあります。デザインファイルは、 Vivado 合成およびインプリメンテーションツールに渡されますが、ソースファイルは、元のディレクトリに保持されます。チェックアウトされたソースは、インタラクティブに、またはコードエディターを使用してデザインセッション中に Tcl コマンドで変更できます。この後、ソースファイルは必要に応じてソース管理システムに戻されます。デザインチェックポイント、解析レポート、ビットストリームファイルなどのデザイン結果もリビジョン管理用にチェックインできます。リビジョン管理ソフトウェアの詳細は、『UltraFast™ 設計手法ガイド (Vivado Design Suite 用)』 (UG949) [参照 22] の「ソース管理およびリビジョン管理の推奨事項」を参照してください。

ビデオ : Vivado ツールでリビジョン管理システムを使用する際のベストプラクティスは、 Vivado Design Suite ビデオチュートリアル : Vivado Design Suite のリビジョン管理システムとの使用を参照してください。

サードパーティの合成済みネットリストの使用

Vivado Design Suite では、サードパーティの合成ツールを使用する場合など、合成済みネットリストのインプリメンテーションがサポートされます。外部合成ツールでは、 Verilog または EDIF ネットリストと制約ファイルが生成されます。これらのネットリストは、プロジェクトモードまたは非プロジェクトモードのいずれかで、スタンドアロンで使用するか、 RTL ファイルと混合して使用できます。

IP の操作非プロジェクトモードの場合、 IP の出力ファイルは合成を実行する前に生成する必要があります。 IP は、 RTL ソースおよび制約を使用するか、合成済みデザインチェックポイントを上位デザインのソースとして使用するようにコンフィギュレーションできます。デフォルトでは、各 IP に対してアウトオブコンテキストデザインチェックポイントが生成されます。

非プロジェクトモードの場合、 IP のインプリメントは、次のいずれかの方法で実行できます。

• Vivado IP カタログを使用して生成した IP (.xci 形式)

アウトオブコンテキストデザインチェックポイントファイルが IP ディレクトリにある場合は、それがインプリメンテーションに使用され、合成ではブラックボックスが挿入されます。デザインチェックポイントファイルが IP ディレクトリにない場合は、 RTL および制約ソースがグローバルな合成およびインプリメンテーションに使用されます。

• IP 用に合成されたネットリスト (.dcp 形式)

合成済みネットリストを使用すると、 IP をスタンドアロンで構造的に検証できるので、安定した既知のネットリストを提供できます。Vivado IP ファイルが IP ディレクトリにある場合は、そのデザインチェックポイントファイルも使用されます。

• IP をコンフィギュレーションおよび生成する Tcl コマンドのセット

Tcl を使用すると、 run ごとに IP がコンフィギュレーション、生成、および合成されます。










詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1] の「IP 操作用 Tcl コマンド」を参照してください。

ロジックシミュレーションの実行Vivado IDE に統合されている Vivado シミュレータでは、デザインのシミュレーション、波形ビューアーでの信号の追加および表示、デザインの確認およびデバッグを必要に応じて実行できます。 Vivado シミュレータは、完全に統合された混合モードシミュレータで、アナログ波形を表示する機能を備えています。 Vivado シミュレータでは、デザインのビヘイビアーシミュレーション、構造シミュレーション、インプリメント済みデザインのタイミングシミュレーションを実行できます。

または、開いているデザインの Verilog、 VHDL ネットリスト、および SDF フォーマットファイルを記述することにより、サードパーティシミュレータも使用できます。 ModelSim および Questa シミュレータを Vivado IDE から起動できます。

詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 14] の「サードパーティシミュレータの使用」を参照してください。

ロジック合成およびインプリメンテーションの実行非プロジェクトモードでは、各インプリメンテーション手順は、コンフィギュレーション可能な Tcl コマンドを使用して起動され、デザインはメモリでコンパイルされます。インプリメンテーション手順は、「非プロジェクトモードの Tcl スクリプトの例」に示すように、特定の順序で実行する必要があります。必要に応じて、 power_opt_designまたは phys_opt_design などの手順を実行することもできます。非プロジェクトモードでは、プロジェクトモードでしかサポートされない run ストラテジの代わりに、さまざまなコマンドを使用してツール動作を制御できます。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 3] を参照してください。

重要なデザイン手順の後は、デザイン解析および制約の定義のためにデザインチェックポイントを保存しておきます。デザインチェックポイントは、ビットストリームの生成を除き、デザインプロセスを続行するための開始ポイントとしては使用できません。これらは、単に解析および制約定義のためのデザインのスナップショットにすぎません。

ヒント : 各デザイン手順が終了したら、 Vivado IDE を起動して、「Vivado IDE を使用したデザイン解析」に示す方法でアクティブなデザインに対してインタラクティブなグラフィカルデザイン解析および制約定義を実行できます。

レポートの生成vivado.log および vivado.jou を除き、レポートは Tcl コマンドを使用して手動で生成する必要があります。デザインプロセスのどの段階でも、さまざまなレポートを生成できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 19] または『Vivado Design Suite ユーザーガイド : インプリメンテーション』(UG904) [参照 3] を参照してください。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug896-vivado-ip.pdf;a=TclCommandsForCommonIPOperations

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug900-vivado-logic-simulation.pdf;a=xUsingThirdPartySimulators

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug900-vivado-logic-simulation.pdf;a=xUsingThirdPartySimulators




デザインチェックポイントの使用デザインチェックポイントを使用すると、デザインの現在の状態のスナップショットを保存できます。現在のネットリスト、制約、およびインプリメンテーション結果が、デザインチェックポイントに保存されます。デザインチェックポイントを使用すると、次を実行できます。

• 必要に応じてデザインを復元

• デザイン解析を実行

• 制約を定義

• デザインフローに従って処理

デザインチェックポイントは、フローの異なる段階で書き出すことができます。重要なデザイン手順の後は、デザイン解析および制約の定義のためにデザインチェックポイントを書き出しておきます。デザインチェックポイントを読み込むとデザインを復元できるので、問題をデバッグする際に便利です。デザインチェックポイントは、デザインを現在のインプリメンテーション状態で完全に保存したものです。残りのデザインフローを Tcl コマンドを使用して実行することはできますが、新規ソースをデザインに追加することはできません。

注記 : Tcl コマンドの write_checkpoint <file_name>.dcp および read_checkpoint <file_name>.dcp を使用してもデザインチェックポイントを書き込みおよび読み出しできます。 Vivado IDE でチェックポイントを表示するには、 Tcl コマンドの open_checkpoint <file_name>.dcp を使用します。詳細は、『Vivado Design Suite Tclコマンドリファレンスガイド』 (UG835) [参照 19] を参照してください。

重要 : プロジェクトモードまたは非プロジェクトモードで IP を使用する場合は、 DCP ファイルではなく、 XCI ファイルを常に使用してください。こうすることで、 IP 出力ファイルがすべてのデザインフロー段階で一貫して使用されるようになります。 IP が独立モジュールとして合成されており、関連する DCP ファイルが既にある場合は、そのDCP ファイルが自動的に使用され、 IP は再合成されません。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1] の「出力ファイルの生成」を参照してください。

Vivado IDE を使用したデザイン解析非プロジェクトモードの場合、デザイン手順の後に Vivado IDE を起動すると、アクティブなデザインに対してインタラクティブなグラフィカルデザイン解析および制約定義を実行できます。

アクティブデザインで Vivado IDE を開く

非プロジェクトモードでは、次のコマンドを使用してメモリ内のアクティブデザインに対する Vivado IDE を起動および終了します。

• start_gui : メモリ内のアクティブデザインを Vivado IDE で開きます。

• stop_gui : Vivado IDE を終了し、 Vivado Design Suite シェルに戻ります。

注意 : GUI から Vivado Design Suite を閉じた場合は、 Vivado Design Suite Tcl シェルが閉じ、メモリにデザインは保存されません。アクティブデザインを変更せずに Vivado Design Suite Tcl シェルに戻るには、 exit コマンドではなく、stop_gui コマンドを入力してください。

デザインプロセスの各段階が終了したら、 Vivado IDE を開いてメモリにある現在のデザインを解析および操作できます (59 ページの図 4-1)。 Flow Navigator、プロジェクトサマリ、ソースへのアクセスおよび管理、 run などの VivadoIDE の機能は非プロジェクトモードでは使用できませんが、解析および制約変更の機能の多くは、 [Tools] メニューから使用できます。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug896-vivado-ip.pdf;a=xGeneratingOutputProducts




重要 : メモリ内のアクティブデザインに対して Vivado IDE で加えた変更は、自動的にはダウンストリームツールに適用されません。

アクティブデザインへの変更の保存

メモリ内でデザインを変更するので、加えた変更は Vivado IDE Tcl セッションの残りのフローで使用されるダウンストリームツールに自動的に渡されます。これにより、現在の実行に影響を与えたり、今後の実行用に変更を保存したりできます。今後の実行用に制約を保存するには、 [File] → [Export] → [Export Constraints] をクリックします。新しい制約ファイルを作成するか、元のファイルに上書きできます。

注記 : 制約をエクスポートする場合は、 Tcl コマンドの write_xdc を実行します。詳細は、『Vivado Design Suite Tclコマンドリファレンスガイド』 (UG835) [参照 19] を参照してください。


図 4-1 : アクティブデザインで Vivado IDE を開く





Vivado IDE でデザインチェックポイントを開く

Vivado IDE を使用すると、デザインチェックポイントとして保存されたデザインを解析できます (図 4-2)。 Tcl コマンド (synth_design、opt_design、power_opt_design、place_design、phys_opt_design、route_design)を使用して非プロジェクトモードでデザインを実行し、任意の段階でデザインを保存して、後の Vivado IDE セッションで読み込むことができます。配線済みデザインから開始し、タイミングを解析し、タイミング問題を解決するため配置を調整し、デザインが完全に配線されていない状態であっても、後で使用できるように保存できます。 VivadoIDE のビューバナーに、開いているデザインチェックポイントの名前が表示されます。

デザインチェックポイントへのデザインの変更点の保存

デザインチェックポイントを開いて解析し、保存できます。新しいデザインチェックポイントに変更を保存することもできます。

• [File] → [Save Checkpoint] をクリックし、現在のデザインチェックポイントに加えた変更を保存します。

• [File] → [Write Checkpoint] をクリックし、デザインチェックポイントの現在の状態を新しいデザインチェックポイントとして保存します。


図 4-2 : Vivado IDE でデザインチェックポイントを開く





非プロジェクトモードでの Tcl コマンドの使用表 4-1 に、非プロジェクトモードでの基本的な Tcl コマンドを示します。非プロジェクトモードを使用する場合、デザインは read_verilog、 read_vhdl、 read_edif、 read_ip、 read_bd および read_xdc コマンドを使用してコンパイルされます。ソースはコンパイル用に順序付けられ、合成に渡されます。 Vivado Design Suite Tcl シェルまたは Tcl バッチスクリプトの使用に関する詳細は、第 2 章の「Tcl の使用」を参照してください。

注記 : このガイドには、使用可能な Tcl コマンドすべての説明が含まれるわけではありません。『Vivado Design SuiteTcl コマンドリファレンスガイド』 (UG835) [参照 19] および『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 18] も参照してください。

表 4-1 : 非プロジェクトモードでの基本 Tcl コマンド

コマンド説明

read_edif EDIF または NGC ネットリストファイルを現在のプロジェクトのデザインソースファイルセットにインポートします。

read_verilog 非プロジェクトセッション用に Verilog (.v) および System Verilog (.sv) ソースファイルを読み込みます。

read_vhdl 非プロジェクトセッション用に VHDL (.vhd または .vhdl) ソースファイルを読み込みます。

read_ip 非プロジェクトセッション用に既存の IP (.xci または .xco) プロジェクトファイルを読み込みます。Vivado IP (.xci) の場合、ネットリストが IP ディレクトリにあれば、デザインチェックポイント (.dcp) の合成済みネットリストが IP のインプリメントに使用されます。ネットリストがIP ディレクトリにない場合は、RTL ソースが上位デザインの残りの部分と一緒に使用されます。 .xco IP プロジェクトでは .ngc ネットリストが使用されます。

注記 : UltraScale では .xco ファイルはサポートされません。

read_checkpoint デザインチェックポイントをインメモリデザインに読み込みます。

read_xdc 非プロジェクトセッション用に .sdc または .xdc フォーマットの制約ソースファイルを読み込みます。

read_bd 非プロジェクトセッション用に既存の IP インテグレーターブロックデザイン (.bd) を読み込みます。

set_paramset_property

デザインコンフィギュレーション、ツール設定の定義など、さまざまな目的に使用します。

link_design セッションでネットリストソースを使用している場合に、デザインを合成用にコンパイルします。

synth_design デザインの上位モジュールとターゲットパーツを引数として Vivado 合成を実行します。

opt_design 高レベルのデザイン適化を実行します。

power_opt_design システム全体の消費電力を削減するためクロックゲーティングを実行します (オプション)。

place_design デザインを配置します。

phys_opt_design タイミングまたは配線性を向上するため物理ロジック適化を実行します (オプション)。

route_design デザインを配線します。

report_* デザインプロセスのさまざまな段階のレポートを生成します。

write_bitstream ビットストリームファイルを生成して DRC を実行します。

write_checkpoint フローの任意の段階でのデザインを保存します。デザインチェックポイントには、ネットリスト、制約 (フローで実行された適化を含む)、インプリメンテーション結果が含まれます。

start_guistop_gui

メモリ内の現在のデザインで Vivado IDE を起動し、終了します。


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xread_edif

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xread_verilog

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xread_vhdl

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xread_ip

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xread_checkpoint

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xread_xdc

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xread_bd

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_param

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xset_property

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xlink_design

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xsynth_design

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xopt_design

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xpower_opt_design

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xplace_design

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xphys_opt_design

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xroute_design

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xreport_cdc

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xwrite_bitstream

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xwrite_checkpoint

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xstart_gui

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf;a=xstop_gui




非プロジェクトモードの Tcl スクリプトの例

次は、Vivado Design Suite に含まれる BFT サンプルデザインの非プロジェクトモードの Tcl スクリプトです。デザインチェックポイントを使用してフローのさまざまな段階でデータベースの状態を保存する方法と、さまざまなレポートを手動で生成する方法を示しています。

run_bft_kintex7_batch.tcl スクリプトは、 Vivado Design Suite インストールディレクトリ <install_dir>/Vivado/2015.1/examples/Vivado_Tutorial に含まれます。

スクリプトは、 Vivado Tcl シェルまたは Vivado IDE の Tcl コンソールから実行できます。

# run_bft_kintex7_batch.tcl# bft sample design # A Vivado script that demonstrates a very simple RTL-to-bitstream non-project batch flow## NOTE:typical usage would be "vivado -mode tcl -source run_bft_kintex7_batch.tcl" ## STEP#0: define output directory area.#set outputDir ./Tutorial_Created_Data/bft_output file mkdir $outputDir## STEP#1: setup design sources and constraints#read_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ] read_vhdl ./Sources/hdl/bft.vhdlread_verilog [ glob ./Sources/hdl/*.v ]read_xdc ./Sources/bft_full_kintex7.xdc## STEP#2: run synthesis, report utilization and timing estimates, write checkpoint design#synth_design -top bft -part xc7k70tfbg484-2write_checkpoint -force $outputDir/post_synthreport_timing_summary -file $outputDir/post_synth_timing_summary.rptreport_power -file $outputDir/post_synth_power.rpt## STEP#3: run placement and logic optimzation, report utilization and timing estimates, write checkpoint design#opt_designplace_designphys_opt_designwrite_checkpoint -force $outputDir/post_placereport_timing_summary -file $outputDir/post_place_timing_summary.rpt## STEP#4: run router, report actual utilization and timing, write checkpoint design, run drc, write verilog and xdc out#route_designwrite_checkpoint -force $outputDir/post_routereport_timing_summary -file $outputDir/post_route_timing_summary.rptreport_timing -sort_by group -max_paths 100 -path_type summary -file $outputDir/post_route_timing.rptreport_clock_utilization -file $outputDir/clock_util.rptreport_utilization -file $outputDir/post_route_util.rptreport_power -file $outputDir/post_route_power.rptreport_drc -file $outputDir/post_imp_drc.rpt





write_verilog -force $outputDir/bft_impl_netlist.vwrite_xdc -no_fixed_only -force $outputDir/bft_impl.xdc## STEP#5: generate a bitstream# write_bitstream -force $outputDir/bft.bit




付録 A

その他のソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピックには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。

参考資料注記 : 日本語版のバージョンは、英語版より古い場合があります。

1. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

2. 『Vivado Design Suite ユーザーガイド : 合成』 (UG901)

3. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

4. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

5. 『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898)

6. 『Vivado Design Suite チュートリアル : エンベデッドプロセッサハードウェアデザイン』 (UG940)

7. 『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG897)

8. 『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902)

9. 『Vivado Design Suite チュートリアル : 高位合成』 (UG871)

10. 『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905)

11. 『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899)

12. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895)

13. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906)

14. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900)

15. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

16. 『Vivado Design Suite ユーザーガイド : パーシャルリコンフィギュレーション』 (UG909)

17. 『Vivado Design Suite チュートリアル : パーシャルリコンフィギュレーション』 (UG947)



http://japan.xilinx.com/support/

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug896-vivado-ip.pdf

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug898-vivado-embedded-design.pdf

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug897-vivado-sysgen-user.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug902-vivado-high-level-synthesis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug871-vivado-high-level-synthesis-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug905-vivado-hierarchical-design.pdf

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug906-vivado-design-analysis.pdf

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug909-vivado-partial-reconfiguration.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug947-vivado-partial-reconfiguration-tutorial.pdf


付録 A : その他のソースおよび法的通知

18. 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

19. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

20. 『Vivado Design Suite チュートリアル : デザインフローの概要』 (UG888)

21. 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

22. 『UltraFast™ 設計手法ガイド (Vivado Design Suite 用)』 (UG949 : 英語版、日本語版)

23. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

24. 『ISE から Vivado Design Suite への移行手法ガイド』 (UG911)

25. 『Vivado Design Suite ユーザーガイド : カスタム IP の作成とパッケージ』 (UG1118)

26. 『Vivado Design Suite チュートリアル : カスタム IP の作成とパッケージ』 (UG1119)

27. Vivado Design Suite ビデオチュートリアル : Vivado IP インテグレーターを使用したデザイン

28. Vivado Design Suite ビデオチュートリアル : Vivado IP インテグレーターを使用した Zynq デバイスの設計

29. Vivado Design Suite ビデオチュートリアル : Vivado でパーシャルリコンフィギュレーションを実行

30. Vivado Design Suite ビデオチュートリアル : Vivado Design Suite のリビジョン管理システムとの使用

31. Vivado Design Suite ビデオチュートリアル

32. Vivado Design Suite の資料

トレーニングリソースザイリンクスでは、本書に含まれるコンセプトを説明するさまざまなトレーニングコースおよびビデオチュートリアルを提供しています。次のリンクから関連するトレーニングリソースを参照してください。

1. Vivado Design Suite 入門ワークショップトレーニングコース

2. Vivado デザインツールフロートレーニングコース

3. Vivado での FPGA 設計導入トレーニングコース


http://japan.xilinx.com/cgi-bin/docs/rdoc?d=ug949-vivado-design-methodology.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=j_ug949-vivado-design-methodology.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug894-vivado-tcl-scripting.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug888-vivado-design-flows-overview-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug893-vivado-ide.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug911-vivado-migration.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug1118-vivado-creating-packaging-custom-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug1119-vivado-creating-packaging-ip-tutorial.pdf






http://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+docs

http://japan.xilinx.com/training/dsp/high-level-synthesis-with-vivado-hls.htm

http://japan.xilinx.com/training/vivado/vivado-intro-workshop.htm

http://japan.xilinx.com/training/vivado/vivado-design-suite-tool-flow.htm

http://japan.xilinx.com/training/fpga/essentials-of-fpga-design.htm



付録 A : その他のソースおよび法的通知

お読みください : 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ )に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

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直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、

その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であった

り、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれる

いかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前

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を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことに

なります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用する

ために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリス

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Vivado Design Suite - Xilinx · また、Vivado HLS を使用して、C ベーエスのソースを使用してデザイ ン部分をコンパイルすることもできます。

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