TN điện tử số

8/3/2019 TN điện tử số

http://slidepdf.com/reader/full/tn-dien-tu-so 1/6

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘIKHOA ĐIỆN TỬ - VIỄN THÔNG

BÁO CÁO THÍ NGHIỆM

Môn: Điện tử số

Sinh viên thực hiện:Lớp:

SHSV:Mã lớp thí nghiệm:

Email:

Hồ Đức TrungĐT06 – [email protected]

Hà Nội ngày 11 tháng 1 năm 2011



Bài 1: Giới thiệu về QuatusII và quy trình thiết kế FPGA

Câu hỏi: Tại sao phải mô phỏng về chức năng và thời gian

Trả lời:- Việc mô phỏng chức năng của hàm cho thấy mục đích, chức năng, nhiệm vụ của

hàm, đánh giá chi phí, tổn hao, sửa lỗi, hoàn thiện thiết kế trước khi đưa ra mạchvật lí

- Việc mô phỏng thời gian thực sẽ cho ta biết được độ trễ nhất định của mạch. Vớicác mạch đơn giản, ít linh kiện thì độ trễ này có thể không đáng kể, nhưng với 1 hệthống lớn thì khoảng trễ này sẽ càng lớn. Đến 1 lúc nào đó thì khoảng trễ này sẽ dàihơn 1 xung logic, khi đó đầu ra của mạch sẽ bị thay đổi, gây sai cho cả hệ thống.Để đoán trước và tìm cách khắc phục hiện tượng này thi việc mô phỏng thời gian

thực là rất cẩn thiết



Bài 4: Thiết kế bộ so sánh 3 bit

Câu hỏi:

1.Có bao nhiêu phương án thực hiện bộ so sánh 8 bit? Khó khăn của các phương ánđó khi thực hiện ra sao?

Phương án 1: Xây dựng bộ so sánh 8 bit trực tiếp. Lúc đó mạch có 16 đầu vào ứng với= 65536 trường hợp => rất khó khăn trong việc thiết kế bằng tay.Phương án 2: Xây dựng 1 bộ so sánh 4 bit, sau đó kết nối 2 bộ so sánh này thành 1 bộ sosánh 8 bit. Số lượng đầu vào giảm đi đáng kể, chỉ còn 8 ứng với 256 trường hợp. Tuy vẫncòn khá phức tạp nhưng mạch có độ trễ lan truyền nhỏ.Phương án 3: Xây dựng bộ so sánh 2 bit, sau đó kết nối 4 bộ này thành 1 bộ so sánh 8 bit.Số đầu vào chỉ còn 4 tức là 16 trường hợp. Việc thiết kế trở nên khá đơn giản nhưng mạch

lại có số cổng logic nhiều, làm cho mạch cồng kềnh với độ trễ lan truyền khá lớn. Đây làcách được sử dụng nhiều nhất.Phương án 4: Xây dựng bộ so sánh 1 bit, sau đó kết nối 8 bộ này thành 1 bộ so sánh 8 bit.Tuy chỉ còn 4 trường hợp nhưng số cổng logic rất lớn, độ trễ cao dễ gây sai lầm cho mạch

2.Đường đi dài nhất của các liên kết trong bộ so sánh 3 bit này bằng bao nhiêu? Tốcđộ tối đa cho phép đối với bộ so sánh này bằng bao nhiêu?

- Độ trễ của bộ so sánh 3 bit là:

Delay= 3(Delay NOT + Delay AND3 + Delay OR2) = 3(1 +(1.8+1)+ 2.2) = 18 ns

- Tốc độ tối đa cho phép

= 1/Delay = 1/18 ns = 56 MHz

3.Số phần tử logic được dùng trong thiết kế này là bao nhiêu?

- Số phần tử logic dùng trong bộ so sánh 1 bít:

= 3 NOT + 4 AND3 + 3 OR2 = 10 phần tử

- Số phần tử logic dùng trong bộ so sánh 3 bít:

= 3 = 30 phần tử.



Bài 5: Mạch dãy, xây dựng bộ đếm

Câu hỏi:

1.Phát triển bộ đếm này thành bộ đếm 8 bit như nào?

Ta có thể ghép 2 bộ đếm 4 bit với nhau thành bộ đếm 8 bit, đặt bộ đếm thứ 1 làm 4

bit cao, 4 bit thứ 2 làm 4 bit thấp, với xung clock của bộ 4 bit thứ 1 có chu kì bằng

16 lần xung clock ở bộ đếm thứ 2. Khi đó mỗi khi bộ 4 bit thứ 2 đếm từ 0 đến 15

rồi quay về 0 thì bộ đếm thứ 1 được đếm 1 lần, tạo thành bộ đếm 8 bit. Có thể đặt

xung clock của bộ đếm thứ 1 bằng cách AND tất cả các bit của bộ đếm thứ 2, khi

tất cả 4 bit đều bằng 1 thì sẽ xuất xung clock cho bộ đếm thứ 1 đếm.

2.Đường đi dài nhất của các liên kết trong bộ đếm này là bao nhiêu? Tốc độ tối đacho phép đối với bộ so sánh này là bao nhiêu?

- Delay bộ đếm 4 bit:

Delay = 4 Delay TFF + 3 Delay AND3 + 1 Delay OR2 + 3 Delay NOT = 4x5.2 +3x2.8 + 2.2 + 3x1 = 34.4 ns

- Tần số tối đa cho phép:

= 1/Delay = 29 MHz

3.Số phần tử logic được dùng trong thiết kế này là bao nhiêu?

- Số phần tử dùng cho bộ đếm 4 bit:

= 4 TFF + 3 NOT + 3 AND3 + 1 OR2 = 11 phần tử



- Số phần tử dùng cho bộ đếm 8 bit:

= 2 + 1 AND4 = 23 phần tử



Documents

TN điện tử số