8/5/2010

1

PERTEMUAN 10RANGKAIAN SEKUENSIAL

Sasaran

Pertemuan 10

Mahasiswa diharapkan mengerti tentang Rangkaian Sequensial yang terdiri dari :

- FLIP – FLOP

- RS FF

- JK FF

- D FF

- T FF

8/5/2010

2

Salah satu rangkaian logika yang sangat

bermanfaat yaitu rangkaian sekuensial yang

di interkoneksikan untuk menyimpan,

pewaktu, perhitungan dan pengurutan.

Bentuk dasar dari rangkaian sekuensial

adalah rangkaian flip-flop yang dirangkai dari

gerbang logika seperti NAND dan AND

dimana jika kondisi input berubah ,maka

keadan ouput pun akan berubahpula.

Rangkaian sekuensial merupakan rangkaiankombinasional yang mempunyai feed back.

Untuk menggambarkan operasi rangkaiansekuensial digunakan diagram waktu (timingdiagram) yaitu gambaran bagaimana sinyal-sinyalmasukan berinteraksi untuk menghasilkan sinyalkeluaran.

Keadaan suatu output dari suatu rangkaiankombinasi tidak bergantung pada keadaan inputsebelumnya sehingga apabila ada informasi masuk,maka informasi tersebut akan segera mempunyaiingatan (memory ) yang sangat jelek.

8/5/2010

3

Untuk mengatasi keadaan tersebut,dibutuhkan suatu rangkaian yang outputnyatidak hanya bergantung pada input ,tetapijuga pada ouput sebelumnya.

Rangkaian tersebut dinamakan rangkaiansekuensial dengan kata lain ,rangkaiantersebut mempunyai kemampuanmengingat yang sangat baik.

Rangkaian dasar yang dapat dipakai untuk

membentuk rangkaian sekuensial

dinamakan flip flop atau multivibrator,

karena kondisi kedua outputnya selalu stabil

dimana keluarannya adalah suatu tegangan

rendah (0) atau tinggi (1).Keluaran ini akan

tetap rendah atau tinggi selama belum ada

8/5/2010

4

masukkan yang merubah keadaan

tersebut.Rangkaian yang bersangkutan harus di

drive (dikendalikan) oleh suatu masukkan yang

disebut pemicu ( trigger),keaadan ini akan

berubah kembali jika ada masukan pemicu lagi.

Ada tiga jenis multivibrator bistabil (flip-flop) yaitu:

(a) astabil

(b) monostabil

(c) bistabil

Memory adalah bagian dari komputer untuk

menyimpan data dan program. Sifat memori

Non Volatile dan Volatile terutama volatile

dibedakan menjadi dynamic dan statics

memory.

Prinsip kerja dynamic memori berdasarkan

penyimpan arus listrik pada kapasitor oleh

karena itu ,data dan informasi yang tersimpan

akan cepat rusak

FLIP - FLOP (Elemen

bistabil) dan Memory

8/5/2010

5

berbeda halnya dengan static memori.Memori ini bekerja atas dasar arus balik daripada gate yang dihubungkan saling menyilangsehinngga akan memberikan suatu keadaanyang stabil. Termasuk kategori static memoriadalah rangkaian FLIP-FLOP

Flip-flop merupakan suatu rangkaian logikayang dapat menyimpan (memory) informasidalam digit bilangan biner “1” dan “0’.

Adalah suatu rangkaian sekuensial yangmampu bertahan pada satu kondisi yang stabil.

Sebuah pulsa input akan mengatur flip-flop

pada satu kondisi stabil dan bertahan sampai

pulsa berikutnya.

Flip-flop mampu menyimpan satu bit informasi

sampai digunakan rangkaian lainnya.

Flip-flop adalah bentuk yang paling sederhana

sebab kondisi outputnya dapat dibuat “1”

dengan jalan memasukkan sejenak logik 1

atau 0 pada input masukkan.

8/5/2010

6

Ouput akan berada pada kondisi “1”walaupun input set berubah dan dapatdikembalikan ke kondisi 0 dengan jalanmemasukkan logika yang sesuai kepadainput resetnya.

Sekali ouput flip-flop di reset ke logika 0keadaan tetap bertahan sampai satu pulsabaru dimasukkan lagi ke dalam input setinformasinya.

Flip –flop biasanya mempunyai dua buahouput yang selalu berada dalam kondisiberlawanan ,yaitu Q dan Q` .

Didalam teknik digital flip-flop dapatdigolongkan dalam beberapa jenis menurutcara menyimpannya.

Beberapa jenis flip-flop itu adalah: RS flip-flop; Cloks RS flip-flop; D flip-flop, T Flip-flopdan JK flip-flop

8/5/2010

7

1. RS FF

1. Reset Set Flip-flop

(RS FF atau SR FF)

Cross Nand RS FF NC = No Change

R

S

Q

_Q

R S Q Q Kondisi

0 0 * * Pacu

0 1 1 0 Set

1 0 0 1 Reset

1 1 NC NC Tidak

Berubah

RS flip flop dapat diwujudkan

dengan interkoneksi dua gerbang

nand atau or

8/5/2010

8

R S Q Q Kondisi

0 0 NC NC Tidak Berubah

0 1 1 0 Set

1 0 0 1 Reset

1 1 * * Pacu

Cross Nor RS FF

KEADAAN PACU (RACE CONDITION)

_

Keadaan dimana Q = Q disebut keadaan

pacu / lomba. Keadaan ini tidak pernah

dipakai karena dapat menimbulkan operasi

yang tidak dapat diramalkan

Ket :

Pacu = terlarang = inhibit

Hold = Tetap = Tidak berubah = sama dengan

kondisi sebelumnya

8/5/2010

9

2. RS CLOCK FF

Di dalam system digital sering terjadi

beberapa buah RS flip-flop yang akan

bekerja bersamaan (synchron).untuk

mengatasi hal itu maka diperlukan suatu

alat pengontrol yang bekerja mengatur

proses dari rangkaian tersebut.

Peralatan tersebut dinamakan clock.

2. RS CLOCK

Flip-flop

8/5/2010

10

Dengan adanya alat pengontrol tersebut

,ouput akan berubah hanya pada saat pulsa

clok diberikan (clok =1 )

apabila pulsa clock diputuskan (clock =0),

maka output dari flip-flop tidak akan

mengalami perubahan.

CLK R S Q Q Kondisi

0 0 0 NC NC Tetap

0 0 1 NC NC Tetap

0 1 0 NC NC Tetap

0 1 1 NC NC Tetap

1 0 0 NC NC Tetap

1 0 1 0 1 Reset

1 1 0 1 0 Set

1 1 1 * * Pacu

Tabel Kebenaran sbb:

8/5/2010

11

Dengan menambahkan sepasang gerbang

NAND pada input rangkaian dari RS latch,

kita mempunyai 2 tujuan yaitu : normal

daripada input-inputnya diinverter, dan

sebuah input yang ketiga pada kedua

gerbang dimana kita dapat mensinkronkan

rangkaian.

RS NAND Latch yang diclock digambarkan

dibawah.

8/5/2010

12

Rangkaian RS latch yang diclock sangat mirip

dengan operasi latch dasar yang anda lihat

pada halaman sebelumnya.

Input S dan R umumnya berlogika 0,dan harus

dirubah ke logika 1 untuk mengubah kondisi

dari latch.

Bagaimanapun, dengan input ketiga, faktor

baru telah ditambahkan.

Inputnya dilambangkan C atau CLK,

karena dikontrol oleh sebuah rangkaian

clock, yang digunakan untuk

mensinkronkan beberapa dari rangkaian

latch satu sama lain.

Outputnya hanya dapat berubah ketika input

CLK berlogika 1.

Ketika CLK berlogika 0, input S dan input R

tidak mempunyai efek pada outputnya.

8/5/2010

13

Untuk operasi yang benar, input R dan input

S seharusnya berlogika 1, kemudian input

CLK seharusnya berlogika 1 dan berlogika 0

kembali. Pada akhirnya , input yang telah

dipilih seharusnya kembali berlogika 0.

RS latch yang diclock memecahkan beberapa

masalah pada rangkaian RS latch, dan

kontrol yang lebih tepat pada proses latch.

Bagaimanapun juga, RS latch yang diklok ini

tidak memberikan solusi yang sempurna.

Sebuah masalah yang penting pada

rangkaian latch ini dapat dengan mudah

berubah pada input S dan input R ketika

masih pada input CLK berlogika 1.

8/5/2010

14

Ini mengakibatkan rangkaian untuk sering

berubah state sebelum input CLK yang

berubah ke logika 0.

Salah satu cara untuk mengurangi masalah

ini adalah menjaga CLK berlogika 0 hampir

disemua waktu, dan membolehkan hanya

satu perubahan menjadi logika 1.

Bagaimanapun juga, cara ini belum dapatmenjamin bahwa latch akan hanya berubahstate saat sinyal clock pada logika 1.

Sinyal harus mempunyai durasi waktu yangtepat untuk memastikan semua latchmempunyai waktu untuk meresponnya, padawaktu itu, semua latch dapat meresponsemua perubahan.

8/5/2010

15

• Jalan yang terbaik adalah memastikan

latchnya hanya dapat mengubah output

pada satu siklus clock.

�Komputer menggunakan ribuan flip flop

untuk mengkoordinasi aktifitas seluruh

sistem.

�Sinyal gelombang persegi yang disebut jam

atau detak (clock) dikirim ke setiap flip flop.

�Sinyal ini mencegah flip flop tersebut dari

perubahaan yang terjadi sebelum tiba waktu

yang tepat.

DETAK (CLOCK)

8/5/2010

16

�Flip flop dapat dikelompokkan menjadisinkron dan asinkron.�Flip flop sinkron adalah flip flop yangmempunyai masukan detak (clock) sedangkanasikron tidak.�Flip flop sinkron juga dapat dibagi ke dalam 2golongan yaitu terpacu pinggir (edge triggered)dan majikan budak (master slave).�Edge triggered adalah pengubahan keadaan keluaran dari sebuah flip flop pada saat pewaktu (sinyal clock) berubah keadaan.

PEMICU FLIP FLOP

8/5/2010

17

Pemicuan yang terjadi pada tepi naik (leadingedge) dari pulsa sinyal disebut pemicuan tepi positif(positive edge triggered). Pemicuan yang terjadipada tepi turun (trailing edge) dari pulsa sinyaldisebut pemicuan tepi negatif (negative edgetriggered)

active high levelleading edge trailing edge

leading edge trailingedge

active low level

� Sebuah flip flop master slave adalah

kombinasi dari dua buah penahan yang

diatur oleh sinyal pendetak, penahan

pertama disebut majikan (master), penahan

yang kedua disebut budak (slave).

�Majikan merupakan penahan yang diatur

oleh sinyal pendetak positif sedangkan

budak merupakan penahan yang diatur olehsinyal pendetak negatif.

8/5/2010

18

�Pola operasinya adalah sebagai berikut :

�Pada saat sinyal detak berada pada tingkat

tinggi, majikannya yang aktif dan budaknya tidak aktif

�Pada saat sinyal detak berada pada tingkat

rendah, majikannya tidak aktif dan budaknya

menjadi aktif

3. Data FF

Q

Q

C L K

D

8/5/2010

19

�Flip flop ini fungsinya untuk menyimpandata sebanyak 1 bit untuk sementara waktudata atau delay flip-flop ini sering jugadisebut sebagi D-LATCH.

�Rangkaian flip-flop ini hampir samadengan clock RS flip-flop ,hanya saja inputdiganti dengan D yang juga ,sebagai inputdengan memakai fungsi not (memakaisebuah inverter ).

3. D- flip flop

(D-FF)

S Q

CLK_

R Q

D Q

CLK_Q

D Q

CLK_Q

D Q P R

C L K_Q

C L R

D Q

C L K_Q

8/5/2010

20

CLK D Q

0 x NC

1 X NC

↓ x NC

↑ 0 0

↑ 1 1

PR CLR CLK D Q

0 0 X X Terlarang

0 1 X X 1

1 0 X X 0

1 1 0 X NC

1 1 1 X NC

1 1 ↓ X NC

1 1 ↑ 0 0

1 1 ↑ 1 1

8/5/2010

21

Tonggle Flip Flop

(a) Logic diagram

The T flip-flop is a single input version of the JK flip-flop.

(b) Graphical symbol

8/5/2010

22

�Pada waktu catu tegangan baru dinyalakan, flipflop akan menempati keadaan yang rambang.

�Penekanan tombol reset induk harus dilakukanpada saat memulai operasi sebuah komputer.

�Dengan ini akan dikirim sinyal clear (reset) kepadasemua flip flop.

�Disamping itu, pada beberapa komputerdibutuhkan pula sinyal preset (sinonim dengan set)untuk mengaktifkan flip flop tertentu sebelumkomputer bekerja

PRESET DAN CLEAR

4. JK FF

8/5/2010

23

(c) Transition table

�Rangkaaian ini hanya dibentuk dari duabuah clock RS flip-flop yang dihubungkanmenjadi satu .

�kedua output dari flip-flop yang pertamamasuk ke dalam input dari flip-flop yangkedua.selanjutnya ,output dari flip-flop yangkedua diumpan balik kembali sebagai inputdari flip-flop yang pertama .

�flip-flop yang pertama disebut master(induk),sedangkan flip-flop yang kedua disebutslave (pembantu ).

4. JKc flip flop

8/5/2010

24

�sifat pembantu itu akan selalu mengikutisifat dari

� induk (master)

�Untuk mencegah kemungkinan keadaan"race" yang terjadi jika kedua input S daninput R berlogika 1 dan input CLK turun darilogika 1 ke logika 0,

�kita harus mencegah salah satu dari inputmempengaruhi master latch padarangkaian.

�Pada waktu yang sama, kita juga ingin flip-

flop tersebut berganti kondisi pada setiap

saat input CLK " falling edge".

�Maka dari itu, input S atau R perlu

dimatikan tergantung pada keadaan

sekarang dari slave latch output.

8/5/2010

25

�Jika output Q berlogika 1 (flip-flopnya dalam

keadaan "Set"), input S tidak dapat merubah

kondisi itu.

�Maka dari itu, kita dapat mematikan input S

tanpa perlu mematikan flip-flop.

�Di samping itu, jika output Q berlogika 0 (flip-

flop dalam keadaan Reset), input R dapat

dimatikan tanpa menimbulkan kerusakan.

�Jika dapat menyelesaikan tanpa ada

kerusakan, sudah dapat memecahkan masalah

keadaan "race".

�Pada RS Flip-Flop akan ditambahkan 2

jalur baru dari output Q dan output Q' menuju

ke input gate sebenarnya.

�Mengingat bahwa sebuah NAND dapat

mempunyai banyak input, sehingga tidak

menyebabkan masalah.

�Untuk membedakan input dari RS maka S

digantikan J, dan R digantikan K.

Keseluruhan rangkaian disebut JK flip-flop.

8/5/2010

26

Rangkaiannya dapatdigambar dibawah ini.

�Pada umumnya, JK flip-flop mirip dengan RS flip-flop.

�Output Q and output Q' akan berubah state padasaat sinyal CLK jatuh , dan input J & K akanmengontrol output yang akan datang.

� Tetapi terdapat beberapa perbedaan penting.

� Karena satu dari dua input yang selalu didisabledsesuai dengan keadaan output yang telah dicapaioleh flip-flop, master latch tidak dapat bergantikeadaan sebelumnya dan maju jika input CLKberlogika 1

8/5/2010

27

�Meskipun begitu, input yang dienabled

inputnya dapat mengubah keadaan dari

master latch sekali, setelah itu latch tidak

dapat berubah lagi.

�Ini yang tidak benar dari flip-flop RS.

�Jika kedua input J dan input K berlogika 1

dan sinyal CLK berjalan terus, output Q dan

output Q' akan berubah keadaan untuk

setiap falling edge dari sinyal CLK.

�(rangkaian master latch circuit akan

berubah keadaan untuk setiap rising edge

dari CLK.) Kita dapat menggunakan

karakteristik ini untuk memanfaatkannya

dalam beberapa cara.

�Sebuah flip-flop yang dibuat khusus untuk

beroperasi dengan cara ini disebut

(Toggle) flip-flop.

8/5/2010

28

�Flip-flop JK harus diedge triggered untuk

bekerja.

�Karena perilaku dari Flip-flop JK dapat

seluruhnya diduga dalam segala kondisi,

maka Flip-flop tipe inilah yang paling banyak

digunakan dalam desain rangkaian logika.

� RS flip-flop hanya digunakan pada

aplikasi dimana dapat dipastikan bahwa R

dan S tidak berlogika 1 pada waktu yang

sama.

Tabel kebenaran JK FF

Master Slave

PR CLR CLK J K Q Kondisi

0 0 X X X * Terlarang

0 1 X X X 1 Set

1 0 X X X 0 Reset

1 1 0 0 NC Tetap

1 1 0 1 0 Reset

1 1 1 0 1 Set

1 1 1 1 T Togel

8/5/2010

29

LATIHAN SOAL-SOAL

Ketentuan Pilihan :

a. Jika Pernyataan (1) dan (2) benar

b. Jika Pernyataan (1) dan (3) benar

c. Jika Pernyataan (2) dan (3) benar

d. Jika Pernyataan (1), (2), dan (3) benar

01. RS FF adalah rangkaian yang sangat sederhana terdiri atas

(1). 2 NAND GATE atau NOR GATE

(2). Hanya dapat mengerjakan 1 bit bilangan biner

(3). Rangkaian dihubungkan tidak saling menyilang

02. Pemicu FLIP FLOP Sinkron adalah

(1). Memilik Input berupa detak

(2). Jenis edge triggered output FF berubah pada sinyal clock berubah

(3). Pada jenis Master Slave penahan master diatur oleh sinyal pendetak positif

8/5/2010

30

02. Pemicu FLIP FLOP Sinkron adalah

(1). Memilik Input berupa detak

(2). Jenis edge triggered output FF berubah pada sinyal

clock berubah

(3). Pada jenis Master Slave penahan master diatur

oleh sinyal pendetak positif

03. Pada Gambar RS NAND CLOCK berikut ini

(1).Ketika CLK berlogika 0, input S dan R mempengaruhi

outputnya.

(2).Input S dan R berlogika 0, dirubah ke logika 1 untuk

mengubah kondisi dari latch.

(3).Sinkronisasi Latch satu sama Lain menggunakan

rangkaian clock

8/5/2010

31

04. Terdapat banyak implementasi yang berbedadari suatu flip flop. Diantaranya :(1) SR - FF(2) D - FF(3) JK - FF

05. Flip flop dirangkai satu sama lain untukmembentuk :(1) Register(2) Counter(3) Komparator

05.Flip flop dirangkai satu sama lain untuk membentuk :

(1) Register

(2) Counter

(3) Komparator

8/5/2010

32

THE END