Sadržaj Sadržaj: Primer projektovanja primenom alata I. Uvod - …leda.elfak.ni.ac.rs/education/PEK_stari/literatura... · 2007-12-25 · II. Analiza kola primenom ra ... Planiranje

1

Projektovanje integrisanih kola

Sadržaj:

I. Uvod - sistem projektovanja

II. Analiza kola primenom računara

III. Optimizacija el. kola

IV. Logička simulacija

LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.yu/

Sadržaj:

I. Uvod

II. CMOS Proces

III. Potpuno projektovanje po narudžbini

IV. Delimično projektovanje po narudžbini

2

Delimično projektovanje po narudžbini

Sadržaj:Primer projektovanja primenom alata


3


3. Kako se koristi

Sadržaj:1. Koje alate sadrži

2. Koje stilove projektovanja podržava

3. Kako se koristi

3.1 Opšta pravila

3.2 Projektovanje na tranzistorskom nivou

3.3 Projektovanje zasnovano na standardnim ćelijama

4


3.3 Projektovanje zasnovano na standardnim ćelijama

3razlaganje

5plan površine

6razmeštaj

7povezivanje

8

ekstarkcijakola

9

post-lejautsimulacija

1opis projekta

lčk

oov

anje

ogi

pro

jekt

fizčk

oov

anje

i p

roje

kt

2logičkasinteza

4

pre-lejautsimulacija

početak

kraj

čip

blok

logičkećelije

Specifikacija projekta

Projektovanje arhitekture

Funkcionalno projektovanje

Logi ko projektovanječ

Projektovanje elektronike

Fizi ko projektovanječ

Fabrikacija

Pakovanje i testiranje

5


3. Kako se koristi

Projektovanje zasnovano na primeni standardnih ćelija primenom Mentor Graphics paketa može da se obavi na više načina.

Naše iskustvo odnosi se na projektovanje razloženo, najgrublje gledano, na dve celine

1. Logičko projektovanje2. Fizičko projektovanje

6


3. Kako se koristi

IC Station

GDSII

Calibre

Leonardo Spectrum

VHDL Model -> ModelSim

DEF File Verilog Model,

Logičko projektovanje

Fizičko projektovanje

7


3. Kako se koristi

Detaljnije posmatrano one mogu da se predstave kao:

1. RTL sinteza2. Planiranje površine3. Kompajliranje4. Generisanje stabla takta5. Optimizacija6. Povezivanje7. Ekstrakcija parametara8. Post-Routing optimizacija9. Provera fizičkih pravila



Leonardo

IC Station

Calibre8


IC Station

Planiranje površine

Razmeštaj

PovezivanjeDRC/LVSCalibre

Fizičko Projektovanje

?ne

fabrikacija

?

Design Architect

HDL HDL Simulacija

?

HDL Sinteza

FunkcionalnaSimulacija

Netlista

ne

ne

Technologija

3. Kako se koristi

9


RTL Sinteza

HDL HDL Simulacija

?

HDL Sinteza

FunkcionalnaSimulacija

Netlista

ne

Technologija

3. Kako se koristi

Design Architect

10


RTL Sinteza

3. Kako se koristi

11


1. RTL Sinteza

Poziv programa: leonardo

3. Kako se koristi

12


1. RTL Sinteza

1. 1 Postavljanje okruženja

3. Kako se koristi

Izabrati stil projektovanja:

ASIC

Ili

FPGA

13


1. RTL Sinteza


3. Kako se koristi

učitavanje ALF i LEF fajlova iz ponuđenih biblioteka

14


1. RTL Sinteza


3. Kako se koristi

učitavanje T- temperature

V- VDD

15


1. RTL Sinteza


3. Kako se koristi

Load Library

16


1. RTL Sinteza

1. 2 Učitavanje fajla za sintezu

3. Kako se koristi

Input

Open File

Read

17


1. RTL Sinteza

1. 3 Učitavanje ograničavajućeg parametra

3. Kako se koristi

Constrains

18


1. RTL Sinteza


3. Kako se koristi

Tip:

Frekvencija

Perioda

Kašnjenje

19


1. RTL Sinteza


3. Kako se koristi

od ulaznih portova do registara

između registara

od registara do izlaznih portova

od ulaza do izlaza

Kašnjenje

20


1. RTL Sinteza


3. Kako se koristi

Apply

21


1. RTL Sinteza

1. 4 Optimizacija

3. Kako se koristi

Optimize

22


1. RTL Sinteza

1. 4 Optimizacija

Kriterijum

optimizacije

može biti

kašnjenje ili

površina ili

kombinacija

3. Kako se koristi

Optimize For

23


1. RTL Sinteza

1. 4 Optimizacija

Projekat može

da se optimizuje

sa automatskom

Ili očuvanom

hijerarhijom

ili bez nje

“flaten”

3. Kako se koristi

Hierarchy

24


1. RTL Sinteza

1. 4 Optimizacija

Za optimizaciju

celog projekta

na najvišem nivou

(“Top-level”)

treba dodati

I/O stopice

3. Kako se koristi

Add I/O Pads

25


1. RTL Sinteza

1. 5 Kreiranje izveštaja posle optimizacije

3. Kako se koristi

definiše se ime izlaznog tekst fajla vezanog za rezultate sinteze. Potrebno je navesti ime fajla i pritisnuti report area.

26


1. RTL Sinteza

1. 6 Kreiranje izlaznih fajlova

3. Kako se koristi

Output

27


1. RTL Sinteza


3. Kako se koristi

Definisanje i

imenovanje

Izlaznog

fajla u

Verilog formatu

(koristiće se za razmeštaj i povezivanje standardnih ćelija iz biblioteke korišćene tehnologije) 28


1. RTL Sinteza


3. Kako se koristi

Definisanje i

imenovanje

Izlaznog

fajla u

VHDL formatu

(koristiće se za simulacijunakon sinteze tzv.

Post-syntezis simulation)

29


1. RTL Sinteza


3. Kako se koristi

Selektovanjem polja

Write

Zapisuju se željeni fajlovi.

30


1. RTL Sinteza


3. Kako se koristi

Zavisno od nivoa hijerarhije kolo može da se sintetizuje na nivou makroćelija ili tehnoloških ćelija.

Rezultat sinteze može da se sagleda na nivou tehnoloških ćelijana nivou makroćelijakao put sa najvećim kašnjenjem

31


1. RTL Sinteza

primer:

3. Kako se koristi

32


1. RTL Sinteza

primer:

3. Kako se koristi

33


1. RTL Sinteza

primer:

3. Kako se koristi

34


1. RTL Sinteza

1.7 Verifikacija

Poziv programa: Design Architect

da_ic

3. Kako se koristi

35


1. RTL Sinteza

1.7 Verifikacija

Importovanje Verilog net liste

3. Kako se koristi

36


1. RTL Sinteza

1.7 Verifikacija

Importovanje Verilog net liste

3. Kako se koristi

37


1. RTL Sinteza

1.7 Verifikacija

ukazivanje na map fajl, koji sadrži podatke o ćelijamana hard disku u okviru direktorijuma gde je instaliranMentor Graphics (space/mentor/adk3_0/ic/techology/).

3. Kako se koristi

38


1. RTL Sinteza

1.7 Verifikacija

Open

Shematic

3. Kako se koristi

39


1. RTL Sinteza

1.7 Verifikacija

3. Kako se koristi

40


1. RTL Sinteza

1.7 Verifikacija

Priprema za generisanje lejauta

- provera električne/logičke šeme

Generisanje netliste za lejaut

3. Kako se koristi

41


1. RTL Sinteza

1.7 Verifikacija

Izveštaj o generisanoj

net listi za lejaut

3. Kako se koristi

42


2. Fizičko projektovanje

2.1 Generisanje makroćelije

Alat: IC Station

Poziv: ic

3. Kako se koristi

43



2.1 Generisanje makroćelije Podaci o bibliotekama i tehnologiji smešteni su u direktorijumu

space/mentor/adk3_0/technology/ic/process/ami05.

3. Kako se koristi

44




Viewpoint podesiti na Schematic Driven Layout - SDL

3. Kako se koristi

45




Otvaranje ADK palete

3. Kako se koristi

46



2.2 Planiranje površine čipa/ćelije

(Floor planning)

Autofp

3. Kako se koristi

47



2.3 Raspoređivanje standardnih ćelija

(AutoPlace)

StdCel

2.4 Definisanje portova

Ports

3. Kako se koristi

48



2.3 Povezivanje standardnih ćelija

(AutoRoute)

All

Routing Dialog Block

Options

3. Kako se koristi

49




(Podešavanje opcija)

Expert Options

3. Kako se koristi

50




(Podešavanje opcija)

OCR Options

Center Weighted

Step Size= 0.5

L= 2*Lambda

3. Kako se koristi

51




3. Kako se koristi

52




Svi nivoi

3. Kako se koristi

53



2.4 Verifikacija lejauta

Provera povezanosti –

Overflow

3. Kako se koristi

54



2.4 Verifikacija lejauta

Layout Versus Schematic – LVSVerifdp (LVS)

3. Kako se koristi

55



2.4 Verifikacija lejauta LVS

Naziv ćelije

Source Name

Setup LVS

3. Kako se koristi

56




3. Kako se koristi

57




Kao rezultat LVS testa dobija se izveštaj o eventualnim greškama vezanim za layout, u vidu tekstualnog fajla.

3. Kako se koristi

58


Primer: Kalendar


a) Opis VHDL

3. Kako se koristi

59


Primer: Kalendar


b) Verifikacija

3. Kako se koristi

60


Primer: Kalendar


c) Sinteza

3. Kako se koristi

61


Primer: Kalendar


d) Razmeštaj i povezivanje makroćelija

3. Kako se koristi

62


Primer: Kalendar


e) Lejaut celog čipa

3. Kako se koristi

63


Primer: Kalendar


e) Lejaut celog čipa

3. Kako se koristi

64


Primer: Kalendar


e) jezgro čipa

- core

3. Kako se koristi

65


Pitanja za proveru znanja:

1. Dijagram toka projektovanja ASIC zasnovanog na primeni standardnih ćelija.

Osnovna

1. Kojim se tipom simulatora verifikuje rad digitalnog kola projektovanog na bazi standardnih ćelija?

2. U kojim se formatima eksportuju podaci o sintetizovanom kolu?

Delimično projektovanje po narudžbini

66


Pitanja za proveru znanja:

1. ...

2. ...

3. ...

4. ...

5. ...

6. ...

Potpuno projektovanje po narudžbini

67


3. Kako se koristi

Hvala na pažnji

Documents

Sadržaj Sadržaj: Primer projektovanja primenom alata I. Uvod - …leda.elfak.ni.ac.rs/education/PEK_stari/literatura... · 2007-12-25 · II. Analiza kola primenom ra ... Planiranje