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Portas lógicas MOS
João Canas Ferreira
Universidade do PortoFaculdade de Engenharia
Março de 2013
Assuntos
1 Estrutura geral
2 Caraterísticas gerais
3 Layout de células
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 2 / 37
Portas CMOS estáticas complementares
rede
pull-up
rede
pull-down
In1
In1
In2
In2
InN
InN
F(In1, In2, ..., InN)
PMOS
NMOS
à Redes de pull-up e pull-down são duais:
série de interrutores⇔ paralelo de interrutores
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 3 / 37
Porta lógica NAND
A
A
B
B
Out=A•BA B Out0 0 10 1 11 0 11 1 0
à Rede de pull-down: G = A · B condução para Gnd
à Rede de pull-up: F = A + B = AB condução para VDD
à Em geral: G(In1, IN2, . . .) = F(In1, In2, . . .)
Out = G(In1, In2, . . .)
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 4 / 37
Porta lógica NOR
A
A B
BOut = A+B
A B C
A
B
COut = A+B+C
A B Out0 0 00 1 01 0 01 1 1
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 5 / 37
Porta lógica complexa
A
A
B
B
Out = D+A(B+C)
C
D
C
D
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 6 / 37
Construção de uma porta lógica complexa
à Desenhar o andar de pull-down
à Determinar as sub-redes hierarquicamente
à Trocar paralelo⇐⇒ série por ordem hierárquica
A
B C
D
A
B C
D
12
3
4
A
B
C
D
1
2
3 4
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 7 / 37
Critérios para portas lógicas complexas
I Circuito dual não é necessariamente dual série↔ paralelo.
I Existem geralmente vários circuitos duais.
I Como identificar um bom circuito dual?
Modo de proceder
I Usar mapas de Karnaugh para identificar dual com boas propriedades delayout e componentes parasitas reduzidos
I Maximizar o número de ligações a VDD ou Gnd
I Colocar transístores críticos perto da saída
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 8 / 37
Exemplo: geração do sinal de transporte (1)
I Sinal de transporte de full-adder: F(a, b, c) = ab + bc + ac
I Implementar a função G(a, b, c) = F
I “0-cover” define circuito de pull-down
I “1-cover” define circuito de pull-up
1 1A B
C
1 0
0 0
1 0
0 0
0 1
1 1
1 0
0 1à 0-cover: ab + bc + ac
à 1-cover: a b + b c + a c
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 9 / 37
Exemplo: geração do sinal de transporte (2)
Circuito de pull-down
I Maximizar número de ligações a VDD
I Sinal crítico perto da saída
I Fatorizar: ab + c(a + b)
C
A B
A
B
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 10 / 37
Exemplo: geração do sinal de transporte (3)
à Pull-up série/paralelo
A B
C A
B
à Pull-up derivado de 1-cover
A B
B
A
C
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 11 / 37
Assuntos
1 Estrutura geral
2 Caraterísticas gerais
3 Layout de células
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 12 / 37
Caraterísticas de portas lógicas duais estáticas
I Excursão total: margens de ruído grandes
I Níveis lógicos não dependem das dimensões dos dispositivos (ratioless)
I Caminho entre saída e Vdd/Gnd em regime estacionário:baixa resistência de entrada
I Resistência de entrada muito elevada (corrente DC de entrada ≈ 0)
I Sem caminho direto entre Vdd e Gnd:sem dissipação estática de potência
I Atraso depende de capacidade de carga e da resistência (Ron) dostransístores
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 13 / 37
Modelos para determinação dos atrasos de propagaçãoà Substituir transístores por interrutor e Reqà Considerar capacidades intrínsecas dos nós internos
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 14 / 37
Impacto do padrão de entrada no atraso de propagação
I Atraso é dependente do padrão dasentradas
I Transição de “0” para “1”I ambas as entradas a zero:
0,69× (Rp/2)CLI uma entrada a zero:
0,69× RpCL
I Transição de “1” para “0”:I ambas as entradas a um:
0,69× 2× RnCLI modelo com Cintr (aproximação de
Elmore):0,69× (RnCintr + 2× RnCL)
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 15 / 37
NAND2: atraso em função do padrão de entrada
à NMOS: 0,5 µm/0,25 µm PMOS: 0,75 µm/0,25 µm CL=100 fF
Fonte: [Rabaey03]
Padrão deentradas
Atraso(ps)
A=B=0→1 69
A=1, B=0→1 62
A=0→1, B=1 50
A=B=1→0 35
A=1, B=1→0 76
A=1→0, B=1 57
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 16 / 37
Dimensionamento de transístores (1)à Portas “equilibradas” (e assumindo β = 2)à Dimensionamento em múltiplos de (Wmin/Lmin)
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 17 / 37
Dimensionamento de transístores (2)
à Dimensionamento começando pelo ramo esquerdoà Dimensionamento começando pelo ramo direitoà Em geral, uma série de transístores em série tem asseguintes dimensões equivalentes:
(W/L)eq =1
1(W/L)1
+ 1(W/L)2
+ . . .
Para L constante:
Weq =1
1W1
+ 1W2
+ . . .
à Em paralelo:
(W/L)eq = (W/L)1 + (W/L)2 + . . .
Para L constante:
Weq = W1 + W2 + . . .
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 18 / 37
Impacto do número de entradas
à Atraso de propagação pode serestimado por (Elmore):
tpHL = 0,69((R1 C1 + (R1 + R2) C2
+ (R1 + R2 + R3) C3
+ (R1 + R2 + R3 + R4) CL)
à Transístores NMOS iguais:
tpHL = 0,69 Reqn(C1 + 2 C2 + 3 C3 + 4 CL)
à Atraso de propagação deteriora-serapidamente com número de sinais deentrada (fan-in); no pior caso,quadraticamente
(1 + 2 + . . . + N = N(N – 1)/2).
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 19 / 37
Atraso de propagação em função do número de entradas
Fonte: [Rabaey03]
à Regra prática: Evitar portas lógicas com mais de 4 entradas.
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 20 / 37
Atraso de propagação em função de fan-out efetivo
à Fan-out efetivo: F =Ccarga
Centrada
Fonte: [Rabaey03]
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 21 / 37
Redução dos atrasos de propagação (1)
I Alargamento dos transístoresà Útil enquanto a capacidade de "fan-out"(externa) for dominante.
I Dimensionamento progressivo
à M1 > M2 > M3 >. . . > MN(FET mais próximo da saída é o menor)
à Pode reduzir atraso mais de 20 %
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 22 / 37
Redução dos atrasos de propagação (2)
à Ordem de chegada dos sinais de entrada
I3
I2
I1
CL
C2
C1M1
M2
M3
1
1
carregado
carregado
carregado0 →1
à atraso determinado peladescarga de CL, C1 e C2
I3
I2
I1
CL
C2
C1M1
M2
M3
1
1
carregado
descarregado
descarregado
0 →1
à atraso determinado peladescarga de CL
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 23 / 37
Redução dos atrasos de propagação (3)à Usar estruturas lógicas alternativas para diminuir fan-in
Exemplo: F = ABCDEFG
à Problema: como selecionar a estrutura mais rápida?João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 24 / 37
Redução dos atrasos de propagação (4)
à Inserção de buffers
à Problema: qual o número ideal de buffers e respetivo tamanho?
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 25 / 37
Assuntos
1 Estrutura geral
2 Caraterísticas gerais
3 Layout de células
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 26 / 37
Standard cell (anos 80)
Fonte: [Rabaey03]
Faltam poços e contactos
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 27 / 37
Standard cell (anos 90)
Fonte: [Rabaey03]
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 28 / 37
Estrutura de uma célula (inversor)
Fonte: [Rabaey03]
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 29 / 37
Variantes de célula inversora
Fonte: [Rabaey03]
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 30 / 37
Célula NAND2
Fonte: [Rabaey03]
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 31 / 37
Planeamento (diagrama de sticks)
Fonte: [Rabaey03]
à Sem tamanhosà Posições relativas
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 32 / 37
Planeamento de células complexas
A
A B
B
C
C X = C (A+B)
Y
Z
X
X
Gnd
Z
Vdd
Y
C
B A
C
AB
1 Desenhar dois grafos (um para cada rede) em que nós representam nós do circuito earestas representam transístores.
2 Determinar caminho de Euler em cada grafo: percurso através de todas as arestas (só 1vez) → Layout com difusão contínua!
Os caminhos devem ser consistentes : mesma sequência de nós nos dois percursos.
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 33 / 37
Duas alternativas de implementação
Fonte: [Rabaey03]
Figura da direita: sem “quebras” de difusão
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 34 / 37
Exemplo: Porta lógica OAI22
A
A B
CX = (A+B)(C+D)
D
C
B
D
X
X
Gnd
Vdd
C
B A
C
AB
D
D
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 35 / 37
Transístores largos
Fonte: [Rabaey03]
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 36 / 37
Referências
à As figuras usadas provêm do seguinte livro:
Rabaey03 J. M. Rabaey et al, Digital Integrated Circuits, 2ª edição,PrenticeHall, 2003.http://bwrc.eecs.berkeley.edu/icbook/
João Canas Ferreira (FEUP) Portas lógicas MOS Março de 2013 37 / 37