최종 연구개발결과보고서

H/W로 재구성 가능한 차세대 지능형 통합 단말용 SoC에 관한 연구

A Study on the H/W Reconfigurable SoC for Next Generation Intelligent Integrated

Terminal

2006. 1 . 31 .

주관연구기관 한국전자통신연구원

정 보 통 신 부

H/W로 재구성 가능한 차세대 지능형 통합 단말용 SoC에 관한 연구

2006. 1. 31.

주관연구기관 한국전자통신연구원

정 보 통 신 부

인 사 말 씀

지난 10년간 셀룰러, PCS 등 이동통신 시장은 지속적인 고도 성장을 거듭하여 왔는

데, 이는 무선통신의 새로운 응용기술이 언제, 어디서나 통신하고자 하는 사용자의 욕구

를 충족시켜 왔기 때문입니다.

차세대 개인 휴대통신 서비스의 발전은 복합․다기능의 단말기를 요구하며, 저전력

화, 경량화와 함께 저가격화를 실현하는 기술개발을 요구하고 있습니다. 이에 따라 단말

부품기술은 단일 표준 칩에서, 다중 표준 칩으로, 나아가 재구성형(reconfigurable) 칩으

로 발전할 전망입니다.

이러한 추세에 부응하기 위해 본 사업에서는, 다중 밴드․다중 표준․다중 서비스를

유연성 있는 하나의 단말기로 동시에 수용하여, 어떤 네트워크 및 어떤기기와도 접속이 가

능하며, 어떤 데이터라도 처리할 수 있는 ‘차세대 지능형 통합 단말기' 구현을 위한 핵심기

술로서, 궁극적인 완전 소프트웨어 기반의 SDR(Software Defined Radio) 단말기 구현을

위한 전단계로서, 단일 칩으로 다중 모드 통신이 가능하도록 하드웨어로 재구성이 가능

한 통합 단말용 핵심 부품기술을 개발하고자 많은 노력을 하였습니다. 또한, 언제 어디

서나 원하는 정보를 휴대 정보단말기에서 편리하고 쉽게 제공받을 수 있도록 하기 위

해, 오감 정보 기반의 지능형 사용자 인터페이스 및 편재형 네트워크 접속 프로토콜 기

술 개발을 병행하였습니다.

지난 3 년간 한국전자통신연구원에서는 본 사업의 연구개발 업무를 수행하여, 하드

웨어 재구성형 칩 분야에서 국내외 전문가가 인정하는 독창적이며 우수한 다수의 연구

결과를 도출하였습니다. 본 사업의 결과는 단말기의 부품 집적화를 가속하고, 복합․다기능을 수용하는 단일 칩 통합 단말기를 위한 핵심원천기술이며, 차세대 단말기의 개발

방향과 부합되는 우수한 결과라 여겨집니다. 이는 사업을 수행한 연구원들의 노력의 결

실이며, 나아가 국가적인 기술 경쟁력을 확보할 수 있는 기반이 될 것으로 확신합니다.

끝으로 본 연구에 참여한 연구원 여러분들의 성과를 치하하며, 본 연구가 원활하게

수행되도록 지원을 아끼지 않으신 정보통신부 및 정보통신연구진흥원 관계자 여러분들

께도 감사의 말씀을 드립니다.

2006. 1. 31.

한국전자통신연구원 원장 임 주 환

제 출 문

정보통신부장관 귀하

본 보고서를 “H/W로 재구성 가능한 차세대 지능형 통합 단말용 SoC에 관한 연구”의 최

종 연구개발결과보고서로 제출합니다.

2006년 1월 31일

주관연구기관 : 한국전자통신연구원

연구 책임자 : 책임연구원 조경익 (신소자/소재그룹)

참여 연구원

1. 재구성형 통신 프로세서 기술

책임연구원 어익수 (모뎀SoC설계팀, 세부 책임)

책임연구원 김정범 (모뎀SoC설계팀)

책임연구원 백영석 (모뎀SoC설계팀)

책임연구원 변경진 (모뎀SoC설계팀)

책임연구원 전인산 (모뎀SoC설계팀)

책임연구원 임인기 (모뎀SoC설계팀)

책임연구원 김경수 (모뎀SoC설계팀)

선임연구원 박형일 (모뎀SoC설계팀)

연 구 원 김 혁 (모뎀SoC설계팀)

계약직연구원 김태준 (모뎀SoC설계팀)

2. 2GHz 대역 재구성형 RF SoC 기술

책임연구원 박문양 (RF/Analog SoC설계팀, 세부 책임)

책임연구원 김천수 (RF/Analog SoC설계팀)

책임연구원 곽명신 (RF/Analog SoC설계팀)

선임연구원 김성도 (RF/Analog SoC설계팀)

선임연구원 한선호 (RF/Analog SoC설계팀)

선임연구원 김영호 (RF/Analog SoC설계팀)

선임연구원 박성경 (RF/Analog SoC설계팀)

선임연구원 심재훈 (RF/Analog SoC설계팀)

위촉연구원 오형석 (RF/Analog SoC설계팀)

3. 저전력 무선통신 단말 플렛폼 기술

선임연구원 허 진 (통신소자모듈팀, 세부 책임)

책임연구원 김보우 (공정기술팀)

선임연구원 이후성 (통신소자모듈팀)

계약직연구원 조성래 (통신소자모듈팀)

책임행정원 권오건 (IT융합.부품연구소 사업개발실)

4. 통합단말 초고속 소자 기술

선임연구원 이상흥 (SiGe회로팀, 세부 책임)

책임연구원 강진영 (SiGe회로팀)

선임연구원 이자열 (SiGe회로팀)

연 구 원 김상훈 (SiGe회로팀)

연 구 원 배현철 (SiGe회로팀)

5. 지능형 사용자 인터페이스 기술

책임연구원 박준석 (스마트인터페이스연구팀, 세부A 책임)

책임연구원 김채규 (디지털홈연구단)

책임연구원 한동원 (차세대PC연구그룹)

책임연구원 한문성 (스마트인터페이스연구팀)

선임연구원 김명규 (스마트인터페이스연구팀)

선임연구원 손지연 (스마트인터페이스연구팀)

선임연구원 이동우 (스마트인터페이스연구팀)

선임연구원 조수선 (스마트인터페이스연구팀)

연 구 원 신희숙 (스마트인터페이스연구팀)

연 구 원 최은정 (스마트인터페이스연구팀)

계약직연구원 정영규 (스마트인터페이스연구팀)

계약직연구원 조관현 (스마트인터페이스연구팀)

계약직연구원 양일식 (스마트인터페이스연구팀)

계약직연구원 이용희 (스마트인터페이스연구팀)

선임연구원 조일연 (웨어러블컴퓨팅연구팀)

선임연구원 박지은 (웨어러블컴퓨팅연구팀)

선임연구원 정현태 (웨어러블컴퓨팅연구팀)

선임연구원 신형철 (웨어러블컴퓨팅연구팀)

연 구 원 김배선 (웨어러블컴퓨팅연구팀)

연 구 원 김지은 (웨어러블컴퓨팅연구팀)

계약직연구원 오명환 (웨어러블컴퓨팅연구팀)

계약직연구원 손미숙 (웨어러블컴퓨팅연구팀)

행정기능원 정영주 (디지털홈연구단 사업개발팀)

파 견 원 황연순 (디지털홈연구단 사업개발팀)

파 견 원 강선옥 (디지털홈연구단 차세대PC연구그룹)

책임연구원 이전우 (차세대PC플랫폼연구팀)

책임연구원 배창석 (차세대PC플랫폼연구팀)

선임연구원 강동오 (차세대PC플랫폼연구팀)

선임연구원 유동완 (차세대PC플랫폼연구팀)

선임연구원 유진호 (차세대PC플랫폼연구팀)

선임연구원 강창규 (차세대PC플랫폼연구팀)

연 구 원 이형직 (차세대PC플랫폼연구팀)

계약직연구원 고은정 (차세대PC플랫폼연구팀)

계약직연구원 최성기 (차세대PC플랫폼연구팀)

위촉연구원 안상수 (스마트인터페이스연구팀)

책임연구원 정연구 (지능형로봇연구단, 세부B 책임)

선임연구원 김계경 (지능형로봇연구단)

선임연구원 유원필 (지능형로봇연구단)

선임연구원 지수영 (지능형로봇연구단)

선임연구원 장대근 (지능형로봇연구단)

계약직연구원 조수현 (지능형로봇연구단)

계약직연구원 배경숙 (지능형로봇연구단)

요 약 문

1. 제 목

H/W로 재구성 가능한 차세대 지능형 통합 단말용 SoC

2. 연구개발의 목적 및 중요성

정보통신기술의 발달에 따라, 사용자는 언제, 어디서나 어떤 네트워크라도 접속하여 필요한

정보를 얻기를 원하고 있다. 이에 따라, 다중 밴드․다중 표준․다중 서비스를 유연성 있는 하나의

단말기로 동시에 수용하여, 어떤 네트워크(WLAN, WiMAX, CDMA) 및 어떤기기 (PC, Post-PCs)

와도 접속이 가능하며, 어떤 데이터(음성, 데이터, 멀티미디어)라도 처리할 수 있는 ‘차세대 지능형

통합 단말기'의 개발 필요성이 급격히 대두되고 있다.

이러한 추세에 부응하기 위해, 본 사업에서는 궁극적인 완전 소프트웨어 기반의

SDR(Software Defined Radio) 단말기 구현을 위한 선행기술로서, 단일 칩으로 다중 모드 통신

이 가능하도록 하드웨어로 재구성이 가능한(reconfigurable) 통합 단말용 핵심 부품기술을 개발

하고자 한다.

또한, 언제 어디서나 원하는 정보를 휴대 정보단말기에서 편리하고 쉽게 제공받을 수 있도

록 하기 위해, 오감 정보 기반의 지능형 사용자 인터페이스 및 편재형 네트워크 접속 프로토콜

기술 개발을 병행한다.

이렇듯 다양한 표준이 공존하는 환경에서 다중 표준을 유연하게 수용할 수 있는 재구성형

부품을 선도적으로 개발함으로써, 외국 표준부품의 독과점적인 종속구조에서 탈피함은 물론 차

세대 단말기의 핵심원천기술을 확보하고자 한다.

본 사업에서 개발하고자 하는 요소 기술들은 재구성형 통신 프로세서 기술, 2GHz 대역 재

구성형 RF SoC 기술, 저전력 무선통신 단말 플랫폼 기술, 통합단말 초고속소자 기술, 오감정

보 기반 멀티모달 사용자 인터페이스 기술, 편재형 네트워크 프로토콜 및 입출력 기기 인터페

이스 기술이며, 각각의 핵심기술 개발과 아울러 통합기술 개발에 대한 연구를 수행한다.

3. 연구개발의 내용 및 범위

가. 재구성형 통신 프로세서 기술

- 30GOPS급 WLAN (IEEE802.11g)/WiMAX (WMAN; IEEE802.16d) 재구성형 저전력

Communication Processor 개발

. WiMAX 상세 설계, 재구성형 CP 상세 설계 및 WLAN 구현 검증

. WLAN/WiMAX재구성형 CP 구현 및 검증

나. 2GHz 대역 재구성형 RF SoC 기술

- 2GHz 대역, WLAN/WiMAX용 트랜시버 RF 구조 최적화 연구 및 규격연구

- 주파수, 이득, 매칭의 가변이 가능한 RF CMOS 회로연구 및 광대역/가변특성의 RF CMOS

IC 연구

- WLAN, WiMAX용 핵심기능블럭 설계 및 통합칩 설계 및 검증

- WLAN, WiMAX 재구성형 RF SoC 연구시제품 설계, 개발

다. 저전력 무선통신 단말플랫폼 기술

- 저전력 WLAN/WiMAX 단말 SoC용 플랫폼 하드웨어, 부트로더 운영체제 기술 개발

- 무선랜/WiMAX MAC의 고성능 저전력 802.11 MAC protocol 개발 및 WiMAX MAC

protocol 개발

라. 통합단말 초고속 소자 기술

- 광대역(2~5GHz) RFIC 제조기술

- 5GHz급 아날로그/디지털 혼성회로용 초고속, 고이득, 고선형, 저Jitter잡음 HBT 소자 및

공정 집적화 기술

- 기술검증 시제품 (2~5GHz급 SiGe BiCMOS 광대역 IC 2종 및 5GHz급 초고속 아날로그/

디지털용 HBT)

마. 지능형 사용자 인터페이스 기술 개발

- 성대촉각 장치 기반 명령어인식 시스템 개발

- 편재형 네트워크 프로토콜 및 입출력 인터페이스 S/W 개발

- 무선 인터넷 브라우저 개발

- 카메라 문서영상의 문자인식 모듈 구현

- 시각(카메라 기반) 영상 처리 하드웨어 및 영상 합성 S/W 도구 구현

바. 편재형 네트워크 프로토콜 및 입출력 기기 인터페이스 기술

- 휴대형 정보단말 플랫폼 기술

- 편재형 네트워크 접속 기술

4. 연구개발결과

가. 재구성 가능한 30GPS 급 저전력 통신프로세서(CP)개발

- 30 Mbps급 HPI/WLAN 재구성형 저전력 CP 상위설계 및 구조설계

- HPI 규격 및 구조 정의, WLAN 상위 및 구조 설계

- 재구성형 CP 구조 설계

나. 2 GHz급 OFDM(HPI)/WLAN용 재구성형 RF 트랜시버 개발

- HPI,WLAN 용 Transceiver RF 구조 최적화를 위한 RF 구조연구

- HPI,WLAN 용 Transceiver RF 구조설계 및 규격 설정

- 주파수, 이득, 매칭의 가변이 가능한 RF CMOS 회로연구 및 광대역특성의 RF CMOS

IC 연구

- 광대역(>25 MHz), 저잡음(NF<8dB) 고선형성 회로 설계

- 다중모드 주파수 합성기 설계

다. 재구성 하드웨어 기반 단말 표준 플랫폼 개발

- 저전력 고성능 802.11 MAC 및 802.16 fixed WiMAX MAC 프로토콜을 구현하기 위해

하드웨어와 소프트웨어 분할 기법과 dynamic tick 기법, 스케쥴러등의 커널 레벨의 기

법을 적용하였다.

라. 초고속 소자기술 개발

- 2~5GHz용 SiGe BiCMOS 광대역 RFIC 집적회로 공정개선, 신뢰성확보, CAD 환경

구축 및 시제품(RFIC 2종) 개발

- 5GHz용 초고속 SiGe BiCMOS 아날로그/디지털혼성 소자 및 공정기술 개발

마. 지능형 사용자 인터페이스 기술 개발

- 100여개의 명령어 대해 주변 잡음이 많은 이동 환경에서도 안정적으로 인식률을 보장

하는 성대촉각 장치 기반 명령어인식 S/W 개발

- UPnP 기반 서비스 자동 접속 S/W, 블루투스 기반 사용자 명령 인터페이스 S/W 및

Mobile IP 기반 네트워크 자동 접속 S/W 개발

- WIPI 플랫폼 단말을 위한 무선 인터넷 브라우저 개발

- PC 서버 및 WIPI 무선 인터넷 플랫폼에서의 카메라 기반 문자 인식 S/W

- 시각(카메라 기반) 영상 처리 하드웨어 및 영상 합성 S/W 도구 구현

바. 편재형 네트워크 프로토콜 및 입출력 기기 인터페이스, 시스템 S/W 기술 개발

- WPAN/CDMA 서비스 게이트웨이 구현

- 무선 멀티미디어 QOS 및 무선 네트워크 보안 프로토타입 구현

- WPAN 기반 휴먼 인터페이스 기기(HID) 접속 프로토콜 설계

- WPAN 기반 정보단말 플랫폼의 입출력기기 인터페이스 및 시스템 S/W 설계

5. 활용에 대한 건의

- 차세대 통합휴대 단말기 부품은 기존 부품 구조 및 설계방법 패러다임을 변화시키는 것

으로서, 부품 설계 및 소자기술 상의 원천기술 개발이 필요하며 선진국에서도 개발이 진

행 중이므로, 개발이 성공하면 우리나라에 구축된 WLAN 무선망 및 HMI 망에 적용하여

세계적으로 선도적 위치를 확보하고 새로운 차세대 부품의 표준을 주도할 수 있음

- 본 기술은 단말기제조업체, Design House, Foundry 등 중, 소, 대기업 등 모든 업체와

밀접하게 관련된 분야로서 기술적으로 시너지 효과가 크며, 우리나라 정보통신 부픔 산

업의 육성을 위한 전략적 거점이 되어 전반적인 기술수준 향상을 가져 옴

- 본 기술은 여러 다양한 통신규격을 S/W적으로 모두 수용할 수 있는 부품기술이기 때문

에, 개발이 성공하면 지금까지 Qualcomm 등으로부터 받아온 핵심부품 독점적 공급의

종속 구조에서 벗어날 수 있음

- 새로운 서비스가 등장하더라도 기존의 단말기로 유연하게 대응 할 수 있으므로 단말기

과수요를 억제하고 단말기 폐기 및 기지국 난립 방지 효과로 경제적, 환경적 부담을 절

감할 수 있음

- 설계된 WiFi/WiMAX 단말 플랫폼은 SoC로 만들어 지고, 적용된 OS 레벨 저전력 기법은

통신 유휴 시간에서 전력 소모를 줄이는 중요한 역할을 할 것임

- 본 SiGe BiCMOS RFIC 제조기술은 CMOS와 HBT의 장점을 동시에 활용함으로써 경쟁력 있

는 RFIC 및 아날로그/디지털 혼성회로 제품 개발에 기여할 수 있을 뿐만 아니라, Si기반의

시설을 활용하여 저가격에 양산할 수 있는 장점이 있으므로 활용도가 매우 높을 것으로 전망

됨.

- 2GHz대의 PCS, IMT-2000의 RFIC는 물론 5GHz대의 ITS-DSRC, 4세대 이동통신의 RFIC,

SDR의 AD 변환기 등의 제조에 본 기술은 널리 활용될 수 있으며, 부품 기술 업체로의 기술

전수에 의하여 다양한 종류의 상용 제품 개발을 가능하게 할 수 있을 것으로 예상됨.

- 국내외 카메라문자인식자동인식시스템 솔루션 공급을 통해 새로운 수익 창출, 기술 경쟁

력 확보 및 소프트웨어 수출에 의한 시장개척 가능

6. 기 대 효 과

- 2010년 약 65억 달러의 RFIC 세계시장의 주도권 확보와 약 150억 달러의 무선통신

Digital 반도체 세계시장 주도권 확보로, 약 215억 달러 무선통신 반도체 시장의 경제적

효과가 기대됨 (*※ 자료 : Data Quest 2002.5, 2007년 이후는 증가율로 예상)

- 통합 단말기 저가격화(500불 이하)가 가능하고 WLAN/WiMAX를 통한 저렴한 요금의 화상

통화, 원격진료, 게임, 교육, 오락, VOD의 제공 및 대중적인 보급확산으로 각종 멀티미디

어 콘텐츠 산업이 활성화 됨

- RF 및 Communication Processor에 재구성 능력(Reconfigurability)이 부여됨으로서 표준

의 변화, 단말기의 기능/성능 개선, 사업자의 서비스 차별화 전략 등에 동일 부품으로 신

속하게 대응할 수 있으므로 부품/단말/서비스 산업 전반에 걸친 활성화가 예측됨

- Si 반도체 기술을 기반으로 하고 있으므로 국내 기술의 이식이 용이하고, 기존의 제조 기술과

시설을 이용하면 최소한의 시설 투자로서 양산 체제의 구축이 가능할 뿐만 아니라, 대구경 웨

이퍼로 제조되므로 생산성이 매우 높아 연구 개발의 파급 효과가 큼.

- SiGe RFIC 자체는 수 억불의 시장을 차지할 것이지만, ITS-DSRC, CDMA, IMT-2000 단말기

의 경쟁력 강화로 향후 5년 내에 전 세계적인 보급 확산 및 중국 시장 개척이 가능함.

- 도로교통, 휴대폰, GPS등 이동정보통신 단말기기의 소형화 및 저가격화에 획기적인 발전을

가져올 것이며, 국민생활의 질을 높여줄 것으로 기대됨

- 휴대정보단말(Post-PC)용 카메라를 이용하여 문자가 기록된 매체에 무관하게 사용자가

필요로 하는 문자 영상 정보를 획득, 영상 보정, 문자 인식, 텍스트 정보 전송을 가능하

게 하여 사용자로 하여금 휴대 단말기에 대한 영상인터페이스 원천 기술로 활용 가능함

SUMMARY

1. Subject

H/W Reconfigurable SoC for Next Generation Intelligent Integration Terminal

2. Necessity and Scope of Project

According to the advance of Information Technology, many users want to obtain the

desired information by connecting their terminals to any network at any time and at any

place. Therefore, needs for development of the next generational intelligent integrated

terminal, which has an emerging new innovative technology, has been rapidly demanded.

New functions are as following. It is a flexible unified terminal and has both multi-band

function and multi-service function together. It can be connected to any network such as

WLAN, WIMAX and CDMA. And also it can process any type of data such as voice,

video and/or multimedia.

In order to satisfy this trend of necessity, this project is to develop a core SoC chip

technology which has a function of multi-mode telecommunication and hardware

reconfigurable SoC chip for a unified terminal as implementation of a SDR (Software

Defined Radio) terminal.

Complying with these growing trends, this project is to develop a core chip

technology of hardware reconfigurable and unified single SoC for the multi-standard

capable mobile terminal, as a preceding technology for implementation of SDR (Software

Defined Radio) based terminal. In addition, it is to develop a five sense based smart

user interface technology and a ubiquitous network access protocol together so that a

user can conveniently and easily get the desired information from his portable

information terminal at any time and at any place.

In today’s market, there exist a number of standards currently in use. The

development of a reconfigurable communication device, which flexibly functions over the

standards, is highly needed so that we can preserve the core technology for the next

generational terminal in advance and also can free ourselves from the massively

dependent structure by the monopolistic and oligopolistic foreign standard products.

The element technologies developed by this project are as follows: a reconfigurable

communication processor technology for WLAN (IEEE802.11g)/WiMAX(WMAN;

IEEE802.16d), a 2GHz band reconfigurable RF SoC technology, a low powered wireless

telecommunication terminal platform technology, an integrated high speed element device

technology, a smart user interface technology based on five-sense recognition, a

ubiquitous network protocol technology, and an intelligent I/O interface technology. The

core technology of above each element technology and the integration technology are

developed and researched in the project.

3. Contents and Scope

Development of the reconfiguration communication processor for WLAN

(IEEE802.11g)/WiMAX (WMAN; IEEE802.16d)

- Development of WLAN 802.11g RTL and verification

- Development of WLAN/WiMAC reconfiguration RTL design and verification

Development of the 2GHz band reconfigurable RF SoC Technology

- Research on wide-band RF CMOS IC of which frequency, gain, and matching

characteristics are configurable

- Design and verification of core blocks and SoC chips for WLAN/WiMAX

- Design and development of reconfigurable WLAN/WiMAX

Development of low power high performance WLAN/WiMAX SoC integration platform

- Low power terminal platform hardware part, bootloader and platform OS

- WLAN/WiMAX MAC protocol Implementation (802.11 MAC and WiMAX MAC)

Development of high speed device technology

- The fabrication technology of broadband(2~5GHz) SiGe BiCMOS RFIC

- Development of high speed, high gain, high linearity HBT device and process

integration

Development of smart user interface technology

- Development of a commanding system based on vocal-cord signal recognition

- Development of ubiquitous network protocol and user interface software

- Development of wireless internet browser

- Development of Recognizing modules of camera document images for visual user

interface

4. Research Results

Development of the reconfiguration communication processor for WLAN

(IEEE802.11g)/WiMAX (WMAN; IEEE802.16d)

- The WLAN 802.11g high level design

- The WLAN 802.11g RTL design and verification with FPGA test board

- The WLAN 802.16d high level design

- The WLAN/WiMAC reconfiguration RTL design

Development of 2GHz reconfigurable RF transceiver for OFDM(WiMAX)/WLAN

- Research on optimal RF transceiver architectures for HPI/WLAN

- Architecture development and specification for WiMAX/WLAN

- Research on wide-band RF CMOS IC of which frequency, gain, and matching

characteristics are configurable

- Wide-band(>25MHz), low-noise(NF<8dB), high-linear circuit design

- Design of multi-mode frequency synthesizer

The 802.11 WLAN and 802.16 WiMAX MAC protocols have been implemented for low

power high performance. As a typical approach, HW/SW partitioning methodology

has been applied as well as several well-known kernel level schemes such as

dynamic tick and task scheduler optimization.

Development of high speed device technology

- The fabrication technology, reliability, CAD environment and test samples of

broadband(2~5GHz) SiGe BiCMOS RFIC

- The device and fabrication technology of SiGe BiCMOS high speed (5GHz)

analog/digital mixed signal device

. ft, fmax: > 50 GHz, current gain: 443, early voltage: 89V

. Extraction of SPICE model parameters for high-speed analog/digitalmixed-mode

circuits and passive elements

Development of smart user interface technology

- Development of a noise robust commanding system based on vocal-cord signal

recognizer with more that 100 words

- Development of UPnP-based automatic service browsing protocol,

Bluetooth-based user command interface software and automatic network

connection software based on Mobile IP

- Development of wireless internet browser for WIPI platform

- Recognizing modules of multinational (Korean, japanese, English) letters of

camera document images for PC server and WIPI based mobile terminals

5. Applications

- The WLAN and WLAN/WiMAX configuration design are applicable to the WLAN or WiMAX

and WLAN/WIMA co-existence service and the designs are used for subscriber station or

base station(AP) implementation.

- The 802.11 WLAN and 802.16 WiMAX MAC protocols will be used for fabrication a

wireless terminal SoC. The developed low power OS featured with dynamic tick

function does a crucial role in reducing the power in frequent idle periods.

- The fabrication technology of SiGe BiCMOS RFIC, since it uses strong points of CMOS

and HBT simultaneously, would not only contribute to the development of analog/digital

and high-speed IC products with competitiveness, but also hold advantage for producing

at low cost using silicon-based facilities. Therefore, the degree of application is expected

significantly high.

- This technology can be used broadly for analog/digital and high-speed IC fabrication

including 2GHz region for PCS and IMT-2000, 5GHz region and 4G Mobile

communication, and technology transfer may enable the component manufacturers to

develop plenty of commercial products

6. Expectations

- For the various wireless communication standards, we should implement the

reconfigurable modem to support the wireless services. With this hardware

reconfiguration approach we supply the portable terminal of low power and small volume.

- HW/SW partitioned design methodology as being verified by lower power and higher

performance of WiFi/WiMAX SoC integration platform can be further applicable for

commercial mobile equipments ever in use.

- It is easy to implement SiGe semiconductor technology into industries, a minimal

investment is necessary to build production system by employing prior CMOS process

technology, and R&D effects would be significant because of extremely high productivity

being attained from large diameter wafers.

- Although SiGe RFIC holds only a few billion dollars in the market, the sale of terminals

with strong competition in CDMA and IMT-2000 will be largely increased in the

international market and facilitate opening of a new market in China

CONTENTS

Chapter 1. Introduction

Chapter 2. Technology of the reconfiguration communication

processor

Section 1. Introduction

Section 2. Design of the WLAN 802.11g

Section 3. Reconfiguration design

Section 3. Conclusion

Chapter 3. Technology of the reconfigurable RF SoC

Section 1. Introduction

Section 2. Design of the reconfigurable RF SoC

Section 3. Fabrication and measurements of the RF SoC

Section 4. Conclusion

Chapter 4. Low power WLAN/WiMAX terminal platform for SoC

Section 1. Low power high performance WLAN/WiMAX SoC integration platform

Section 2. WLAN/WiMAX MAC protocol Implementation

Chapter 5. Development of high speed device technology

Section 1. Introduction

Section 2. Development of the SiGe BiCMOS device technology

Section 3. Development of the passive device technology

Section 4. Development of the SiGe BiCMOS IC process technology

Section 5. Extraction and optimization of SPICE parameters for SiGe device

Section 6. CAD environment for SiGe BiCMOS library

Section 7. Design and fabrication of circuits based on SiGe BiCMOS device

Section 8. Conclusion

Chapter 6. Development of smart user interface technology

Section 1. Commanding system based on vocal-cord signal recognition

Section 2. Ubiquitous network protocol and user interface software

Section 3. Wireless internet browser

Section 4. Recognizing of multinational letters of camera document images

Chapter 8. Conclusions

FIGURES

Figure 2-2-1. Block diagram of physical layer modem

Figure 2-2-2. MAC architecture

Figure 2-2-3. Floating point SPW model

Figure 2-2-4. Architecture of top level modem

Figure 2-2-5. Diagram of FPGA P&R

Figure 2-2-6. Architecture of PLCP

Figure 2-2-7. Architecture of Convolutional code

Figure 2-2-8. Architecture of Convolutional code and Viterbi decoder

Figure 2-2-9. Architecture of symbol modem

Figure 2-2-10. Architecture of FFT

Figure 2-2-11. Architecture of DFE

Figure 2-2-12. Architecture of synchronizer

Figure 2-2-13. Architecture of BBP board

Figure 2-2-14. Architecture of multi meadia board

Figure 2-2-15. Example of Scorpio board application

Figure 2-2-16. Verification and demonstration

Figure 2-3-1. 802.16d-2004 SNR versus BER

Figure 3-1-1. System application of the RF SoC

Figure 3-1-2. Block diagram of the reconfigurable RF SoC

Figure 3-2-1. Block diagram of the 802.11g wireless modem (ERP-OFDM)

Figure 3-2-2. Implementation of the 802.11g ERP-OFDM simulator

Figure 3-2-3. Performance verification using ERP-OFDM Simulator

Figure 3-2-4. IEEE 802.16 REVd/D5 System Block Structure

Figure 3-2-5. IEEE 802.16 system simulator

Figure 3-2-6. Design of the receiverpart LNA/Mixer

Figure 3-2-7. Circuits diagram of the variable gain amplifier

Figure 3-2-8. AC Characteristics of the receiver part variable gain amplifier

Figure 3-2-9. Architecture of the receiver part loe pass filter

Figure 3-2-10. Characteristics of the receiver part low pass filter

Figure 3-2-11. Switching AC Characteristics and architecture of the receiver part low pass filter

Figure 3-2-12. Transmitter part low pass filter

Figure 3-2-13. AC characteristics of the transmitter part low pass filter

Figure 3-2-14. Architecture of the frequency synthesizer

Figure 3-2-15. Circuit design of the LC-VCO

Figure 3-2-16. Locking Characteristics of the frequency synthesizer

Figure 3-2-17. Phase noise characteristics of the frequency synthesizer at 2GHz and 2.55GHz

Figure 3-2-18. Block diagram of the reconfigurable RF SoC

Figure 3-2-19. Verification waveform of the receiver part

Figure 3-2-20. Verification waveform of the receiver part at RF In=-120dBm)

Figure 3-2-21. In-Out waveform of the receiver part filter-vga block

Figure 3-2-22. AC characteristics of the transmitter part filter-vga block

Figure 3-2-23. Block diagram of the transmitter part

Figure 3-2-24. Transmitter part output waveform

Figure 3-2-25. Waveform and spectrum of the Transmitter part

Figure 3-3-1. Die photograph of the RF SoC

Figure 3-3-2. Die photograph of the power amplifier

Figure 3-3-3. Evaluation board of the RF SoC and PA

Figure 3-3-4. Locked output waveform of the frequency synthesizer

Figure 3-3-5. I and Q waveform and spectrum of the Rx path

Figure 3-3-6. Output mask and spectrum of the tx path

Figure 3-3-7. Measurement result of the PA

Figure 4-1-1. Low power terminal platform hardware for SoC integration

Figure 4-1-2. Bootloader directory

Figure 4-1-3. Execution of the bootloader

Figure 4-1-4. Effectiveness of IO priority based scheduler

Figure 4-1-5. Performance measurement of the encryption acceleration driver

Figure 4-2-1. MAC protocol structure

Figure 4-2-2. ETRI MAC SDL Top block structure

Figure 4-2-3. HW/SW partitioning according to MAC functionalities

Figure 4-2-4. MAC Hardware block for transmission and reception

Figure 4-2-5. MAC Interface

Figure 4-2-6. WiMAX HW/SW MAC structure

Figure 4-2-7. WiMAX HW MAC structure

Figure 4-2-8. WiMAX HW/SW MAC-PHY integration platform

Figure 5-2-1. Schematic cross section of SiGe BiCMOS.

Figure 5-2-2. SEM image of a SiGe HBT and a Si NMOS.

Figure 5-2-3. Schematic structure of base epi layer as grown in SiGe HBT

Figure 5-2-4. Depth profile of impurity concentrations in a SiGe HBT fabricated by SiGe BiCMOS

process.

Figure 5-2-5. SEM Images of (1) Ex-Base with standard HBT process and (2) with selective Silicon

growth for Ex-Base

Figure 5-2-6. (a) I-V characteristics, (b) Gummel Plot, and (c) fT/fmax curve of a standard SiGe HBT

(Emitter Area = 0.5 X 6 m2).

Figure 5-2-7. ID variation with VG and VDS in standard Si CMOS (a) PMOS (Vt=-0.66V) (b) NMOS

(Vt=0.66V).

Figure 5-3-1. Plain view of a parallel-branch spiral inductor.

Figure 5-3-2. Schematic of inductor model used.

Figure 5-3-3. The variation of inductance with frequency. Inner dimension (a) 30, (b) 100, and (c) 150

μm.

Figure 5-3-4. The frequency characteristics of quality factor. Inner dimension (a) 30 (b) 100 (c) 150

μm.

Figure 5-3-5. Examples of layout. (a) base resistor (high resistance), (b) emitter resistor (medium

resistance), and (c) metal resistor (low resistance)

Figure 5-3-6. Stacking structure of the SiOxNy MIM capacitor.

Figure 5-3-7. Schematic of capacitor model used.

Figure 5-3-8. The variation of capacitance with frequency.

Figure 5-3-9. The variation of quality factor with frequency.

Figure 4-1-2. SiGe BiCMOS RFIC process flow.

Figure 5-5-1. Comparison of forward DC measurement and simulation

Figure 5-5-2. Comparison of reverse DC measurement and simulation

Figure 5-5-3. Comparison of measured and simulated S-parameters at VCE=1V, IC=1.5mA

Figure 5-6-1. The DIVA Tool Flow.

Figure 5-6-2. The DRC Results.

Figure 5-6-3. The Extraction Results.

Figure 5-6-4. The extracted layout and symbol of HBT.

Figure 5-6-5. The extracted layout and symbol of NMOS.

Figure 5-6-6. The extracted layout and symbol of PMOS.

Figure 5-6-7. The extracted layout and symbol of Resisitor.

Figure 5-6-8. The extracted layout and symbol of MIM Capacitor.

Figure 5-6-9. The LVS Results.

Figure 5-7-1. Dual-Band VCO Circuit

Figure 5-7-2. Dual-Band VCO Chip Photograph

Figure 5-7-3. Oscillation Frequency Spectrum

Figure 5-7-4. Architecture of down-conversion mixer.

Figure 5-7-5. Core circuit of down-conversion

Figure 5-7-6. Microchip photograph of fabricated mixer chip

Figure 5-7-7. IF frequency spectrum of fabricated mixer chip

Figure 5-7-8. Output when RF frequencies and power are 5.81 GHz/5.82 GHz, -25 dBm, respectively.

Figure 5-7-9. Measured IIP3 characteristics of fabricated mixer chip.

Figure 5-7-10. Drive amplifier circuits.

Figure 5-7-11. Photograph of drive amplifier.

Figure 5-7-12. Small-signal gain characteristics of drive amplifier.

Figure 5-7-13. The results of output power. (a) Power gain, Output power, and PAE, (b) OIP3.

Figure 5-7-14. Designed 5Gbps pre-amplifier circuit

Figure 5-7-15. Simulation results of 5Gbps pre-amplifier. (a) Gain and bandwidth, (b) Output return

loss.

Figure 5-7-16. Designed 20Gbps pre-amplifier circuit

Figure 5-7-17. Simulation results of 20Gbps pre-amplifier. (a) Gain and bandwidth, (b) Output return

loss.

Figure 5-7-18. Photograph of pre-amplifier. (a) 5Gbps, (b) 20Gbps.

Figure 5-7-19. Measured results of 5Gbps pre-amplifier. (a) Gain and bandwidth, (b) Output return

loss.

Figure 5-7-20. Measured results of 20Gbps pre-amplifier. (a) Gain and bandwidth, (b) Output return

loss.

Figure 6-1-1. Block Structure of the Vocal-cord Signal Recognizer

Figure 6-1-2. Recoding Environment of the Vocal-cord Signal Data

Figure 6-1-3. Pre-process Module Block Diagram

Figure 6-1-4. Feature Extraction Block Diagram

Figure 6-1-5. Concept Diagram of Forward Algorithm

Figure 6-1-6. Flowchart of the Error Back-propagation Learning Algorithm

Figure 6-1-7. Flowchart of the Vocal-cord Signal Recognition

Figure 6-1-8. Concept Diagram of Linux-based the Vocal-cord recognizer

Figure 6-1-9. Development Concept Diagram of the Vocal-cord Recognizer for Next

Generation Intelligent Integration Terminal

Figure 6-2-1. Working Environment for Service Automatic Recognition

Figure 6-2-2. DHCP Message Format

Figure 6-2-3. UPnP Protocol Stack

Figure 6-2-4. UPnP Message Flow

Figure 6-2-5. Snapshot of Automatic IP Address Assignment

Figure 6-2-6. Device Control using Automatic Service Detector

Figure 6-2-7. WHIS Working Environment (PC Control)

Figure 6-2-8. WHIS Working Environment (PDA Control)

Figure 6-2-9. Simulator for Wireless Human Interface System

Figure 6-2-10. Working Environment for Automatic Network Setup

Figure 6-2-11. Internal Structure of Automatic Network Setup

Figure 6-2-12. Automatic Network Setup Manager

Figure 6-3-1. Architecture of Wireless Internet Browser

Figure 6-3-2. Block Diagram

Figure 6-3-3. Sequence Diagram

Figure 6-3-4. Class Diagram for Elements

Figure 6-3-5. Class Diagram for Style Sheet Parser

Figure 6-3-6. Class Diagram for Script Parser and Engine

Figure 6-4-1. Digital accessory conceptual diagram for intelligent information terminals

Figure 6-4-2. DSP image processing infra modules

Figure 6-4-3. Platform architecture for camera document image recognition

Figure 6-4-4. Mosaic image generation module architecture

Figure 6-4-5. Document image preprocessing flow diagram

Figure 6-4-6. Extraction function of a character area on a document image

Figure 6-4-7. Function of character feature extraction module

Figure 6-4-8. Example of a feature extraction from a character area

Figure 6-4-9. Function of character recognition module

Figure 6-4-10. Recognition method for integrated type based Korean character

Figure 6-4-11. Neural network architecture for classification of Korean characters

Figure 6-4-12. Neural network architecture for recognizing Korean character using Multi-neural network

Figure 6-4-13. Set of characters used in training

TABLES

Table 2-2-1. Function of physical layer

Table 2-2-2. MAC function

Table 2-3-1. IEEE 802.16d specification

Table 3-2-1. Summary of the transmitter Mixer Design

Table 3-2-2. Summary of the driver amplifier Design

Table 3-2-3. Simulation results of the 2.4GHz fully integrated power amp

Table 3-2-4. Measurement results of the frequency synthesizer

Table 3-3-1. Power dissipation of the RF SoC

Table 4-2-1. Features implemented for the WiMAX MAC Common Part Sublayer

Table 4-2-2. Features implemented for WiMAX HW/SW MAC

Table 4-2-3. WiMAX HW MAC memory structure

Table 5-2-1. Characteristics of a standard SiGe HBT

Table 5-2-2. Vt variation with Vt implant conditions

Table 5-3-1. Extracted model parameters (ID:inner dimension, Turn: turn number, Fres: self-resonance

requency).

Table 5-3-2. Specifications of the resistors.

Table 5-3-3. Extracted model parameters.

Table 5-5-1. SPICE parameters of SiGe HBT.

Table 5-7-1. FOM of Dual-Band VCO

Table 6-1-1. Condition Table for End Point Detection

Table 6-1-2. Test Result for Wireless Human Interface System

Table 6-4-1. Performance evaluation specification for character recognition system

목 차

제 1 장 서 론

제 2 장 재구성 통신 프로세스 기술

제 1 절 개 요

제 2 절 WLAN 802.11g 설계

제 3 절 재구성 설계

제 4 절 결 론

제 3 장 2GHz 대역 재구성형 RF SoC 기술

제 1 절 개 요

제 2 절 2GHz 대역 재구성형 RF SoC 설계

제 3 절 2GHz 대역 재구성형 RF SoC 제작 및 측정

제 4 절 결 론

제 4 장 저전력 무선통신 단말 플랫폼 기술 개발

제 1 절 저전력 WLAN/WiMAX 단말 SoC용 플랫폼

제 2 절 무선랜/WiMAX MAC

제 5 장 통합단말 초고속 소자기술

제 1 절 개 요

제 2 절 SiGe BiCMOS 기술 개발

제 3 절 수동소자 기술 개발

제 4 절 SiGe BiCMOS 집적회로 공정기술개발

제 5 절 설계변수 추출

제 6 절 CAD 환경 구축

제 7 절 SiGe BiCMOS 회로설계 및 제작

제 8 절 결 론

제 6 장 지능형 사용자 인터페이스 기술

제 1 절 성대촉각 장치 기반 명령어인식 시스템

제 2 절 편재형 네트워크 프로토콜 및 입출력 인터페이스 소프트웨어

제 3 절 WIPI 단말용 무선 인터넷 브라우저 S/W

제 4 절 카메라 문서영상의 다국어 문자인식 소프트웨어 시스템

제 7 장 결 론

그 림 목 차

그림 2-2-1. 물리 계층 송수신 블록도

그림 2-2-2. MAC 구조

그림 2-2-3. 부동소수점 SPW 모델

그림 2-2-4. 최상위 구조도

그림 2-2-5. FPGA P&R 도면

그림 2-2-6. PLCP 구조도

그림 2-2-7. 길쌈부호기 구조

그림 2-2-8. 길쌈부호기 및 비터비 복호기 구조도

그림 2-2-9. 심볼 모뎀 구조도

그림 2-2-10. FFT 구조도

그림 2-2-11. DFE 구조도

그림 2-2-12. 동기화기 구조도

그림 2-2-13. BBP 보드 구조도

그림 2-2-14. 멀티미디어 보드 구조도

그림 2-2-15. 스콜피오 사용 예

그림 2-2-16. 통합검증 및 시연

그림 2-3-1. 802.16d-2004 SNR에 따른 BER 특성

그림 3-1-1. 시스템내의 RF SoC 통합칩 적용도

그림 3-1-2. 재구성 RF SoC 구성도

그림 3-2-1. IEEE 802.11g 무선 모뎀 블록도(ERP-OFDM)

그림 3-2-2. 구현된 802.11g ERP-OPDM 시뮬레이터

그림 3-2-3. ERP-OFDM 시뮬레이터를 이용한 성능 검증

그림 3-2-4. IEEE 802.16 REVd/D5 System Block Structure

그림 3-2-5. IEEE 802.11g 시스템 시뮬레이터

그림 3-2-6. 수신부 LNA/Mixer 설계

그림 3-2-7. 수신단 가변이득 증폭기 회로도

그림 3-2-8. 수신단 가변이득 증폭기 AC 특성

그림 3-2-9. 수신단 LPF 구조도

그림 3-2-10. 수신단 LPF 특성

그림 3-2-11. 송신단 저역통과 필터 설계 구조 및 스위칭 AC 특성

그림 3-2-12. 송신단 저역통과필터

그림 3-2-13. 송신단 저역통과필터 AC 특성

그림 3-2-14. 설계된 주파수 합성기 구조

그림 3-2-15. 설계된 LC-VCO 회로도

그림 3-2-16. 주파수 Locking 특성(fvco=2.31GHz) @Vref=10MHz

그림 3-2-17. 주파수, 2GHz and 2.55GHz상태의 Free-running VCO의 위상 잡음 특성

그림 3-2-18. 재구성형 RF SoC 블록 구성도

그림 3-2-19. 수신단 path 검증 파형

그림 3-2-20. 수신단 path 검증 파형 (RF In=-120dBm)

그림 3-2-21. 수신단 Filter-VGA Block의 Input offset= 100mV, Input signal=100mV 시의

입, 출력 파형

그림 3-2-22. Filter-VGA Block의 AC 특성

그림 3-2-23. 송신단 full path 블록도

그림 3-2-24. 송신단 출력 파형

그림 3-2-25. 송신단 각부분 출력 파형 및 스팩트럼

그림 3-3-1. RF SoC Die Photo(Layout 3.9mm x 3.8mm)

그림 3-3-2. Power Amp. Die Photo

그림 3-3-3. RF SoC 및 PA가 실장된 보드

그림 3-3-4. 락킹된 주파수 합성기의 출력파형(2.3011GHz)

그림 3-3-5. Rx I, Q 파형 및 스펙트럼 (-75dBm Input)

그림 3-3-6. Tx output mask 및 spectrum

그림 3-3-7. PA측정 결과

그림 4-1-1. 저전력 단말 SoC용 플랫폼 하드웨어

그림 4-1-2. 부트로더 디렉토리

그림 4-1-3. 부트로더 실행 결과

그림 4-1-4. IO 우선순위 지원 스케쥴러 효과

그림 4-1-5. 암호 가속 드라이버 성능 측정 결과

그림 4-2-1. MAC protocol 구조

그림 4-2-2. ETRI MAC SDL Top block structure

그림 4-2-3. 기능별 구성 블록 HW/SW partitioning

그림 4-2-4. 송수신 관련 MAC 하드웨어 블록

그림 4-2-5. MAC 인터페이스

그림 4-2-6. WiMAX HW/SW MAC 구조

그림 4-2-7. WiMAX HW MAC 구조

그림 4-2-8. WiMAX HW/SW MAC-PHY 통합 platform

그림 5-2-1. SiGe BiCMOS 소자의 단면 모식도.

그림 5-2-2. 제작된 SiGe HBT 소자 및 Si NMOS 소자의 SEM 사진.

그림 5-2-3. SiGe HBT의 베이스 성장 구조.

그림 5-2-3. SiGe BiCMOS 공정으로 제작된 SiGe HBT 소자의 불순물 농도 분포.

그림 5-2-5. (1)표준 HBT 공정에서의 외부 베이스의 형상과, (2)선택적 실리콘 성장법을 이용한 경우의

SEM 사진

그림 5-2-6. SiGe HBT 표준 소자의 (a) I-V 특성곡선, (b) Gummel Plot, (c) Gain 특성, (d)

Tf 및 maxf 곡선(에미터 면적 = 0.5 X 6 mm2).

그림 5-2-7. CMOS 표준 소자의 VG 및 VDS에 따른 ID의 변화., (a) NMOS (Vt=0.66V), (b) PMOS

(Vt=-0.66V)

그림 5-3-1. 병렬 분기 나선 인덕터 구조

그림 5-3-2. 인덕터 모델 예시

그림 5-3-3. 주파수에 따른 인덕턴스 변화. 내경 (a) 30 (b) 100 (c) 150 μm.

그림 5-3-4. Quality factor의 주파수 특성. 내경 (a) 30 (b) 100 (c) 150 μm.

그림 5-3-5. 저항별 layout 예. (a) 베이스 고저항, (b) 에미터 중저항, (c) 금속 저저항 .

그림 5-3-6. SiOxNy MIM 캐패시터 구조.

그림 5-3-7. 캐패시터 모델의 한 예.

그림 5-3-8. 주파수에 따른 캐패시턴스의 특성 변화.

그림 5-3-9. 주파수에 따른 Quality factor의 특성 변화.

그림 5-4-1. SiGe BiCMOS RFIC 제조 공정 흐름도.

그림 5-5-1. 순방향 DC 측정 및 모의실험 결과 비교.

그림 5-5-2. 역방향 DC 측정 및 모의실험 결과 비교.

그림 5-5-3. VCE=1V, IC=1.5mA에서의 S-파라미터 측정 및 모의실험 결과 비교.

그림 5-6-1. DIVA Tool 흐름도.

그림 5-6-2. DRC 결과.

그림 5-6-3. Extraction 결과.

그림 5-6-4. 추출한 HBT의 Layout 및 symbol.

그림 5-6-5. 추출한 NMOS의 Layout 및 symbol.

그림 5-6-6. 추출한 PMOS의 Layout 및 symbol.

그림 5-6-7. 추출한 Resistor의 Layout 및 symbol.

그림 5-6-8. 추출한 MIM Capacitor의 Layout 및 symbol.

그림 5-6-9. LVS 결과.

그림 5-7-1. 듀얼밴드 VCO회로도

그림 5-7-2. 듀얼밴드 VCO 칩사진

그림 5-7-3. 발진 주파수 스펙트럼

그림 5-7-4. 믹서 회로 구조.

그림 5-7-5. 하향 믹서 코어 회로.

그림 5-7-6. 제작된 하향주파수변환기 칩 사진.

그림 5-7-7. 측정된 하향 믹서주파수변환기의 IF 출력 주파수 스펙트럼.

그림 5-7-8. RF 주파수와 전력이5.810 GHz/5.820 GHz 와 -25dBm일 때의 출력.

그림 5-7-9. 측정된 하향 믹서의 IIP3 특성.

그림 5-7-10. 구동증폭기의 회로도.

그림 5-7-11. 제작한 구동증폭기 칩 사진.

그림 5-7-12. 구동증폭기의 소신호 이득 특성.

그림 5-7-13. 출력 전력 결과. (a) 출력 이득, 출력 전력 및 부가 전력 효율, (b) OIP3 특성.

그림 5-7-14. 5Gbps용 전치증폭기 회로도.

그림 5-7-15. 5Gbps용 전치증폭기의 설계 특성. (a) 이득 특성 및 대역폭, (b) 출력 반사손실.

그림 5-7-16. 20Gbps용 전치증폭기 회로도.

그림 5-7-17. 20Gbps용 전치증폭기의 설계 특성. (a) 이득 특성 및 대역폭, (b) 출력 반사손실.

그림 5-7-18. 제작된 전치증폭기의 칩 사진 (a) 5Gbps용 전치증폭기 (b) 20Gbps용 전치증폭기.

그림 5-7-19. 제작된 5Gbps용 전치증폭기의 특성. (a) 이득 특성 및 대역폭, (b) 출력 반사손실.

그림 5-7-20. 제작된 20Gbps용 전치증폭기의 특성. (a) 이득 특성 및 대역폭, (b) 출력 반사손실.

그림 6-1-1. 성대신호 인식 기술 블록 구조

그림 6-1-2. 성대신호 데이터 수집 환경 개념도

그림 6-1-3. 전처리 모듈 블록 다이어그램

그림 6-1-4. 특징추출 블록 다이어그램

그림 6-1-5. 전방 학습 알고리즘 개념도

그림 6-1-6. 오류역전파 학습 알고리즘의 학습과정

그림 6-1-7. 성대신호 인식 순서도

그림 6-1-8. 리눅스용 성대인식 시스템 개념도

그림 6-1-9. 휴대형 지능정보단말용 성대신호 인식 개발 개념도

그림 6-2-1. 서비스 자동 인식 동작 환경

그림 6-2-2. DHCP 메시지 포맷

그림 6-2-3. UPnP 프로토콜 스택

그림 6-2-4. UPnP 메시지 흐름도

그림 6-2-5. IP 주소 자동 할당 화면

그림 6-2-6. 서비스 자동 인식기를 통한 기기 제어

그림 6-2-7. WHIS 동작환경 (PC제어)

그림 6-2-8. WHIS 동작 환경 (PDA 제어)

그림 6-2-9. 무선 휴먼 인터페이스 시뮬레이터

그림 6-2-10. 네트워크 자동 접속 기술 동작 환경

그림 6-2-11. 네트워크 자동 접속 내부 구조

그림 6-2-12. 자동 접속 매니저

그림 6-3-1. WAP 브라우저와 WIPI와의 관계도

그림 6-3-2. 블록 내부 구조도

그림 6-3-3. 시퀀스 다이어 그램

그림 6-3-4. 엘리먼트 클래스 다이어그램

그림 6-3-5. 스타일 쉬트 파서 패키지의 클래스 다이어그램

그림 6-3-6. 스크립트 파서 및 엔진 클래스 다이어그램

그림 6-4-1. 지능정보단말용 디지털 액서사리 카메라의 개념도

그림 6-4-2. DSP 영상 처리 하위 모듈

그림 6-4-3. 카메라문서영상인식을 위한 플랫폼의 구조

그림 6-4-4. 모자이크 영상 생성 모듈구조

그림 6-4-5. 문서영상 전처리 흐름도 구조

그림 6-4-6. 문자영역추출모듈의 기능

그림 6-4-7. 문자특징추출모듈의 기능

그림 6-4-8. 문자에 대한 특징벡터추출의 예

그림 6-4-9. 문자 인식기 모듈의 기능

그림 6-4-10. 한글의 완성형 인식 방법

그림 6-4-11. 한글 유형분류를 위한 신경회로망의 구조(입력층=n, 은닉층=l, 출력층=7)

그림 6-4-12. 다중 패턴을 이용한 유형별 한글인식을 위한 신경회로망의 구조

그림 6-4-13. 학습에 이용된 문자 집합

표 목 차

표 2-2-1. 물리 계층 기능

표 2-2-2. MAC 기능

표 2-3-1. IEEE 802.16d 규격

표 3-2-1. 송신 I, Q Mixer 회로 설계결과 요약

표 3-2-2. 드라이버 증폭기의 설계결과 요약

표 3-2-3. 2.4GHz용 fully integrated power amp 성능 시뮬레이션 결과

표 3-2-4. 주파수 합성기 블록 측정 결과

표 3-3-1. RF SoC 소모전력

표 4-2-1. WiMAX MAC Common Part Sublayer 구현 사항

표 4-2-2. WiMAX HW/SW MAC 구현 사항

표 4-2-3. WiMAX HW MAC Memory 구조

표 5-2-1. SiGe HBT 표준 소자의 주요 특성.

표 5-2-2. Vt 이온주입 조건에 따른 Vt의 변화.

표 5-3-1. 추출된 인덕터 모델 파라미터(ID:내경, Turn:회전수, Fres:공진주파수).

표 5-3-2. 종류별 저항 공정 및 특성.

표 5-3-3. 추출된 모델 파라 값.

표 5-5-1. SiGe HBT 소자의 SPICE 모델 변수.

표 5-7-1. 듀얼밴드 VCO의 성능지수.

표 6-1-1. 끝점 검출 조건 표

표 6-1-2. 무선 휴먼 인터페이스 기술 시험 결과

표 6-4-1. 인식시스템 성능평가 규격

제 1 장 서 론

제 1 장 서 론

초고속 데이터 통신 및 이동통신 기술을 통해 성숙한 현대의 통신 문화는 과거에는 상상할

수 없었던 전송 속도와 함께 편리한 통신 서비스를 요구. 이러한 요구를 만족시키기 위해 도시

간 통신 백본은 물론이고, 광역, 지역, 급기야는 개인영역까지 네트워크 하부구조가 급속도로 확

장되는 추세에 있어서 각각의 다른 구조의 네트워크 하부구조에 따라 서로 다른 단말시스템이

필요한다. 그러나, 사용자는 언제, 어디서나 어떤 네트워크라도 접속가능하기를 원하고 있으며,

최근 공중무선랜 서비스는 핫스팟 지역에서만 제공되고 있으므로 현재로서는 어디서든지 무선

인터넷 서비스를 제공받기 어려움이 있다. 또한, 언제, 어디서나 접속 가능한 이동통신을 사용한

무선인터넷은 서비스 비용이 비싸고 속도가 느려 널리 사용되기에는 애로점이 있다.

다른 한편으로 한 국가내 사업자마다 막대한 투자로 이룬 다양한 무선 인터넷 하부구조를

하나로 통일하는 것은 불가하며, 따라서, 단말 시스템에서 유연하게 대처하여 접속할 수 있는

구조가 필요하다.

WLAN(무선랜)을 사용한 공중 무선 인터넷 서비스는 적당한 속도를 제공해 줄 수 있으나,

전송 거리가 짧아 장거리 WMAN을 위한 WiMAX와 이동 중에 30 Mbps의 전송속도를 제공할

수 있는 초고속 무선인터넷 (HPI,HMI,HMM 등)기술이 최근 4세대 이동통신 연구결과의 일부로

부상하고 있다. 또한, 인터넷 접속환경의 다양화로 사용자가 자신에게 가장 익숙하고 편리한 방법

으로 언제, 어디서든지 인터넷을 사용할 수 있는 Post-PC 통신 환경으로 변화되며, 정보 서비스

욕구의 다양화로 Post-PC를 통한 지식정보 서비스, 멀티미디어 서비스와 아울러 오감정보 서비

스, 지능형 서비스의 요구가 증대된다. 따라서, 단말 시스템에서 초고속 무선인터넷/무선랜/무선

PAN을 지원하여 어떠한 네트워크에서도 접속가능하고, 무선PAN 기술로 어떠한 기기와도 접속

가능하며, 어떠한 데이터라도 처리가능한 단말기의 필요성이 절실하며 이러한 단말을 가능케 해

주는 재구성 가능한 부품이 반드시 필요하다.

앞으로 2010년 경에는 소프트웨어로 정의되는 무선 통신 기술을 활용한 재구성형 단말기를

이용한 재구성형 네트워크 서비스에 기반한 시장이 창출될 것으로 전망되며, 사용자들이 원하는

다양한 정보에 대한 요구를 만족시키기 위해서는 새로운 형태의 기술발전, 기술융합화 현상이

급진전될 것으로 전망. Post-PC는 PC의 기능성과 인터넷 접속기술을 바탕으로 오락, 방송, 통신,

가전이 융합되고, 기능성과 휴대성을 갖추며 오감처리가 가능한 새로운 형태의 지능정보단말로

발전될 것으로 전망된다.

국내외 환경측면에서 보면 현재의 Nokia, Motorola 등 단말기 선두업체는 이동통신 핵심부품

을 독자적으로 개발, 자급하고 있고, 퉁신 시스템 및 부품 업체인 Qualcomm, Intel, TI 등은 현

재 2.5G, 3G 단말기 부품을 점차 독과점화 하려는 추세이다. 이러한 현실에서 재구성형 부품 기

술의 부재는 종속적인 기술 구조를 초래하게 되어, 가까운 미래의 거대 시장에 진입하더라도 가

격 경쟁력을 상실할 우려가 있다. 한편, 멀티미디어 데이터 저작 및 보관 기술의 발전은 개인이

댁내에서 또는 이동 중에 관리하는 멀티미디어 데이터량을 급속도로 증가시켜, PAN(Personal

Area Network) 문화가 탄생하고 WPAN(Wireless PAN) 문화로 성숙하는 밑거름이 되며, 개인

이 소장하는 멀티미디어 정보는 1~10 기가바이트 정도이고, 향후, 5년 안에 테라바이트에 이르

게 될 것이므로, 현재의 초고속 인터넷 서비스보다 고품질이고, 이동통신보다 더 편리하고, 저렴

한 기술 개발의 노력이 절실함. 이러한 배경에서 보안, QoS, WLAN과 WLAN의 단점을 보완한

WiMAX, HPI(High speed Portable Internet) 서비스를 하나의 단말기에서 구현하려는 연구가

전 세계적으로 활발하게 이루어지고 있다.

이러한 관점에서 볼 때 결국, 초고속 WLAN/WiMAX(WMAN) 서비스를 저렴하게 수용 가

능하게 하는 기술은 언제, 어느 나라, 어디서든지, 누구나, 안전하고, 편리하게, 어떤 서비스라도

수용 가능하게 하는 궁극적인 통신 기술을 위한 선행 기술이며, 동작 중에 하드웨어의 기능 및

소프트웨어 실행 코드를 설정 가능하게 하는 재구성형 단말 및 서비스 기술은 자원이 제한적인

단말기에서 저렴하게 다양한 기술과 서비스를 수용 할 수 있다는 장점이 있다.

재구성형 단말은 재구성형 RF 통합 칩, 재구성형 MAC 통합 칩, 프로세서, 디바이스 드라

이버가 통합된 재구성형 통신 프로세서와 재구성형 호스트 프로세서로 구성됨. 재구성형 호스트

프로세서는 재구성 정보를 네트워크상에서 획득하여 재구성형 통신프로세서를 디바이스 드라이

버 수준까지 재구성하고, 프로토콜 및 응용프로그램 역시 네트워크상에서 획득하여 서비스를 제

공하여야 한다.

결론적으로 RF 통합 칩기술, RF 통합칩 기반 단말 기술, 유무선 통합 네트워크 서비스 기

술을 동시 개발하여 부품, 단말, 서비스 분야의 표준화 선도를 통해 기존의 선진국의 종속구조

에서 탈피하고, 핵심기술의 확보 및 원천적인 특허기술 개발을 통한 기술료 수입을 제고하며,

단말 및 네트워크 시스템 기술의 기술 이전을 통해 국내 산업체의 조기 시장 진입 유도 및 해

외 가격 경쟁력 획득, 국내외 서비스를 통한 시장 확대를 꾀하여야 한다.

이와 같은 목적으로 시작된 본 사업은 H/W로 재구성 가능한 차세대 지능형 통합 단말

SoC 기술을 개발하고자 하며, 본 보고서는 아래의 순서로 개발 수행 내용을 담고 있다.

먼저 2장에서는 재구성형 통신 프로세서 기술, 3장에서는 2GHz 대역 재구성형 RF SoC 기

술, 4장에서는 저전력 무선통신 단말 플랫폼기술, 5장에서는 통합단말을 위한 초고속 소자기술

개발 내용을 담고 6장에서는 2005년 1월말로 종료된 오감정보 기반 멀티모달 사용자 인터페이

스 기술과 마지막 7장에서 편재형 네트워크 프로토콜 및 입출력 기기 인터페이스 기술의 수행

내역 등을 기록하였다.

제 2 장 재구성형 통신

프로세서 기술

제 1 절 개 요

통신 가능 범위와 이동성을 축으로 통신 시스템에 대한 너무 다양한 표준들이 존재한다. 이

러한 문제점을 극복하고자 이종 표준 간에 통합을 시도 하려는 노력이 이어지고 있지만 이해

관계의 충돌로 인하여 통합 표준의 출현은 용이하여 보이지 않는다. 또 다른 시도는 단말기기

에서 여러 표준의 통신시스템을 지원하는 것이다. 이것을 위해서 단말기에 재구성형 통신 프로

세서의 필요성이 대두되고 있으며 궁극적으로는 SDR로 진화해 갈 것으로 예측되고 있다.

이러한 다중 표준을 지원하기위해서 다중 프로세서와 DSP를 사용한 방식은 아직은 많을

연산량이 요구되는 고속의 통신시스템에 적용하는 것은 힘들어 보인다. 그러므로 현재의 기술

로 적합한 대안은 통신시스템의 구성 블록의 동일성을 최대한 활용하거나 경우에 따라서는 약

간의 하드웨어의 증가라는 비용을 지불하면서 재구성을 가능하게 하여 최종적으로 다중표준을

지원하는일은 의미있는 일이라 하겠다.

본 연구에서는 WLAN과 WiMax OFDM방식의 표준을 하드웨어 재구성방법을 통하여 구현

하고자 하였다.

먼저 WLAN에 대하여 기존의 설계 방식에 따라서 설계하였고 이를 WiMax로 재구성하는

것을 통하여 WLAN과 WiMax의 재구성을 실현하기 위한 연구를 수행하였다.

모뎀 핵심 기능을 구현하기 위하여 상위모델링을 통한 알고리즘 선택을 하였으며 결정된

알고리즘을 표준규격을 수용하기 위한 구조설계 및 상세설계를 시뮬레이션을 통한 검증을 수행

하였다. 시뮬레이션 검증 후 타이밍을 만족하기 위한 FPGA 설계를 통하여 상세설계 수정하였

으며 설계된 FPGA를 검증 보드에서 상세설계 검증 벡터를 검증하였으며 최종적으로 영상 및

음성 신호를 송수신하여 기능 및 성능 검증을 하였다.

제 2 절 WLAN 802.11g 설계

1. 설계 방법론

먼저 WLAN의 설계는 설계 당시 확정되어 가고 있던 801.11g를 선택하고 기존의 설계 방

식을 사용하여 설계하였다. 다만 향 후 진행될 WiMax를 설계에 최대한 고려하는 노력을 병행

하였다.

일반적인 설계 방법론에 따라서 표준 규격을 분석하였으며 그에 따라서 C언어와 SPW를

사용하여 부동소수점 설계를 수행하였고 특정 블록은 C언어 SPW를 사용하여 고정소수점 설계

도 수행하였다.

이러한 상위 설계 모델을 기반으로하여 구조설계를 수행하였고 설계된 구조를 VHDL을 통

하여 RTL 설계를 수행하고 상위설계에서 제공된 테스트 벡터를 통하여 검증한 후 FPGA에 올

려서 검증을 완료 하였다. 이러한 검증된 FPGA를 영상과 음성이 함께 제공되는 멀티미디어를

PHY FunctionsFunction Sub-Function Detail Function Remarks

동작전력모드제어

CCA

Mode1 Energy Detection

Mode2 DSSS Signal Detection

Mode3 Mode1 & Mode2

TX

MAC InterfaceCRCScrambleChannel Encode

Symbol ModulationBPSK, QPSKDBPSK, DQPSK

송수신을 통하여 실시간 시연을 하여 설계의 검증도를 높이었다.

가. 표준규격

표준 규격의 분석은 물리계층 뿐 아니라 MAC 계층에 대하여 일부 수행하였다.

1) 물리 계층 표준

물리계층의 표준의 주요 블록 도는 아래 그림 2-2-1에 나타나 있다.

일반적인 특징은 아래 표2-2-1에 나타나 있다. MAC 인터페이스를 통하여 입력된 데이터

를 CRC와 스크램블을 수행하고 채널 부호화 한 후 인터리빙을 한다. 그 후 심볼 변복조를 수

행하고 프래임을 생성한 후 스프레드 변조를 수행한다. 최종단에서는 필터링과 송신전력 제어

를 수행한다.

수신과정은 동기화 과정을 제외하고 송신기의 역과정을 수행한다.

그림 2-2-1 물리 계층 송수신 블록도

표 2-2-1 물리 계층 기능

16QAM, 64QAM

Spreading

OFDMCCKPBCCCCK-OFDM

PLCP FrameBand Limited FilterTX AGC Control

RX

InterpolationDecimationMatched FilterRX AGC ControlADC DC offset ControlRX AFC ControlSignal DetectingSpread Signal Synch.Symbol Synch. Frequency Offset EstimationChannel Estimation

Despread

OFDMCCK 5Mbps, 11MbpsPBCC OptionCCK-OFDM Option

S y m b o l Demodulation

BPSK, QPSKDBPSK, DQPSK 1Mbps,2Mbps16QAM, 64QAM

Antenna DiversityChannel DecodeDescramlbePLCP Frame SyncPLCPDeframeCRCMAC Interface

2) MAC 계층 표준

MAC계층의 표준의 주요 블록 도는 아래 그림 2-2-2에 나타나 있다. 논리링크 부계층에서

네트워크 관리를 위한 정보를 제공하고 MAC 관리에 필요한 정보를 받는 관리부분과 MAC 프

로토콜에 따라서 프래임을 조립하고 분해하는 부분과 MAC 프로토콜을 수행하는 부분과 데이

터를 암호화 및 복호화 부분을 지니고 있다.

이상의 부분에 대한 좀더 세부적인 기능은 표 2-2-2에 나타나 있다.

MAC FunctionsFunction Sub-Function Detail Function Remarks

MAC Service

MSDU Delivery ServiceAccess and Confidentiality ServiceMSDU Ordering

Distribution Service

Station ManagementGathering layer status MIBSetting layer parameter

BSS Genaration

Management and Control

MAC MIB ManagementBeacon GenerationBSS Scan Scan, Reset, StartFrequency Allocation Synchronization Join,TSFAssociationAuthentication

DCF/PCF

Duration Calc. EIFS,DIFS,PIFS,SIFSNAV countingBackoff Polling

RTS/CTS

PHY LAYERMANAGEMENT

ENTIRY

PLCP SUBLAYER

LLC SUBLAYER

TXMAC SUBLAYER

STATION MANAGEMENT

ENTITY

MAC SUBLAYERMANAGEMENT

ENTIRY

SM

E_M

LM

E S

AP

MLME_PLME SAP

RX

MAC SAP

PHY SAP Tx/Rx

MAC_Data_ServiceTx

MAC_Data_ServiceRx

MA_U

NIT

DATA

_STATU

S.in

di,

MA_U

NIT

_D

AT

A.in

di

MAC

_M

ngt_

Servic

e

Protocol_Control_STA/AP Tx

Protocol_Control_STA/AP Rx

MLME_STA/AP

MAC MIB

MA_U

NIT

DATA

.req

PH

Y-

DATA.in

idi

MSDU RxMSDU Tx

PSDU Tx PSDU Rx

PHY MIB

SM

E_PLM

E S

AP

PMD SUBLAYER

MLME_GET/SET.req/conf

PLME

PLME_GET/SET.req/conf

PLM

E_G

ET/S

ET.re

q/c

onf

MPDU_Generation_STA/AP

Dis

tributio

n_Serv

ice A

P

MLME_RESET.req

MLME_RESET.conf

MLME_DISASSOCIATE.req

MLME_DISASSOCIATE.conf

PLME_RESET.reqPLME_RESET.conf

PLME_CHARATERISTICS.reqPLME_CHARACTERIST

ICS.conf

PLM

E_R

ESET.re

q

PLM

E_R

ESET.c

onf

PLM

E_C

HAR

ATER

ISTIC

S.re

q

PLM

E_C

HAR

AC

TER

ISTIC

S.c

onf

MSDU_Generation_STA/AP

Security

PMD SAP Tx/Rx

Transmission Reception

PH

Y-C

CA.in

idi

PH

Y-

RXSTAR

T.in

idi

PH

Y-

RXEN

D.in

idi

PH

Y-

DATA.re

qPH

Y-

DATA.c

onf

PH

Y-

TXSTAR

T.re

qPH

Y-

TXSTAR

T.c

onf

PH

Y-

CC

AR

ST.c

onf

PH

Y-

CC

AR

ST.re

q

No_D

efin

eN

o_D

efin

e

SME

SNMP

그림 2-2-2 MAC 구조

표 2-2-2 MAC 기능

Power SaveData Buffering Active Mode/PS

ModePS Polling

Data Rate Decision

P2P HandshakingACKRetry Processing

TX

LLC InterfaceFrame Addressing

Frame Generation

M a n a g e m e n t FrameControl FrameData Frame

FCSFragmentation

SecurityWEPTKIP, CCMP 802.11i

PHY Interface

RX

PHY Interface

SecurityWEP,TKIP, CCMP 802.11i

CSMA/CA

Virtual Carrier Sensing : NAV Physical Carrier Sensing 후 처리 PHY의 CCA에서 수행

Defragmentation

MPDP FilteringAddress Filtering D u p l i c a t i o n Filtering

Frame Validity CheckFrame Format CheckFCS

Frame Interpretation

M a n a g e m e n t FrameControl FrameData Frame

LLC Interface MSDU Generation

나. 상위설계

상위설계는 부동소수점 상위 설계와 고정소수점 상위 설계로 나누어지며 부동소수점의 상

위 설계는 SPW를 사용하여 구현하였다. SPW의 최상위 블록 다이아그램은 그림 2-2-3에 나타

나 있는 바와 같다.

802.11g는 물리 계층의 관점에서는 902.11a와 802.11b가 합하여 이루어진 것으로 상위 설계

에서는 이 두가지를 모두 설계하였다.

MAC계층의 표준의 주요 블록 도는 아래 그림 2-2-2에 나타나 있다. 논리링크 부계층에서

네트워크 관리를 위한 정보를 제공하고 MAC 관리에 필요한 정보를 받는 관리부분과 MAC 프

로토콜에 따라서 프래임을 조립하고 분해하는 부분과 MAC 프로토콜을 수행하는 부분과 데이

터를 암호화 및 복호화 부분을 지니고 있다.

그림 2-2-3 부동소수점 SPW 모델

다. 구조설계

이상에서 SPW설계를 완료한 것을 바탕으로 구조 설계를 수행하였다. 그림 2-2-4는

802.11g의 최상위 구조도이다. 각 구조의 설명은 각 블록의 설계도에 상세히 나타나 있다.

그림 2-2-4 최상위 구조도

라. RTL설계 및 설계검증

각 블록의 세부 설계는 VHDL을 통하여 설계 되었으며 Mentor Graphics 사의 ModelSim을

사용하여 검증을 완료하였다.

마. FPGA 구현 및 시연

검증된 VHDL을 Synplicity사의 Synplify를 사용하여 Xilinx VertexII에 맞게 합성하여 표준

에서 나타난 모든 테스트 벡터에 대하여 검증을 수행하였다. 그림 2-5-5와 같이 FPGA P&R이

되어 검증 및 시연을 위한 보드 환경에서 멀티미디어 송수신 시연을 완료하였다.

그림 2-2-5 FPGA P&R 도면

2. 블록 설계 및 통합 검증

가. PLCP

그림 2-2-6 PLCP 구조도

PLCP 블록은 MAC/PHY 접속부로부터 전달된 데이터에 대하여 11a/b의 데이터 프레임에

맞도록 프레임을 구성하는 역할을 수행한다. 11a part의 경우 헤더 부분을 SIGNAL 필드로 구

성하고, 데이터 부분은 스크램블링을 하여 DATA 필드로 구성한다. 이 데이터들을 모 부호율이

1/2인 길쌈부호기로 부호화한 후 프레임을 구성한 뒤 인터리빙을 수행한다. 이렇게 생성된 데이

터들은 constellation의 한 점에 매핑될 수 있도록 Mapper에 절단된다. 11b part의 경우에는 전

달된 헤더 및 데이터들을 이용하여 프레임을 구성한 뒤 스크램블링을 하여 Mapper로 전달한

다.

수신단에서는 위의 역 과정을 수행하는데, MAC/PHY 접속부에서는 PLCP 수신부에서 복

호한 정보를 이용하여 MAC에 전달할 제어 정보 및 데이터들을 관리하게 된다.

나. 채널코덱

채널코덱은 길쌈부호와 비터비 복호기로 이루어져 있다. WLAN에서 오류정정을 위하여 구

속장이 K=7이고 부호율 R =1/2인 길쌈부호기를 사용하고 그것을 천공하여 다양한 부호율을 얻

고 있다. 길쌈부호기의 구조는 아래 그림과 같다.

그림 2-2-7 길쌈부호기 구조

본 설계에서는 고속의 동작을 위하여 완전 병렬 Radix4 ACS 구조를 사용하고 레지스터 교

환 방식과 역추적 방식을 혼합한 하이브리드 설계하였다. 채널 코덱의 RTL 검증을 위하여 부

호기와 복호기의 Loopback을 구성하고 13개의 테스벡터를 사용하여 검증을 완료하였다. 또한

표준에서 제안하고 있는 천공과 역천공 블록을 구현하여 채널코덱와 함께 검증하였다.

비터비 복호기 만 논리합성을 하는 경우 Xilinx Vertex II에서 110Mbps 정도의 처리속도를

지원하는 것을 확인하였다.

그림 2-2-8 길쌈부호기 및 비터비 복호기 구조도

다. 심볼모뎀

그림 2-2-9 심볼 모뎀 구조도

심볼 변조는 그림 2-2-7과 같이 11a의 변조 방식인 BPSK, QPSK, 16QAM, 64QAM을 지

원하며 11b의 변조 방식인 DBPSK, DQPSK, CCK를 지원한다. 설정 모드에 따라 선택적으로

변조 동작을 한다.

심볼복조는 BPSK, QPSK,16QAM, 64QAM 수신은 위상잡음을 제거하고 심볼 신호에서 연

판정 비트로 수신한다. DBPSK, DQPSK는 두 개의 수신 심볼의 위상잡음 차이를 이용하여 위

상잡음을 보상한다. CCK 부호는 역 부호화기를 거쳐 복조를 한다.

라. FFT/IFFT

본 연구에 사용된 파이프라인 FFT 구조는 높은 성능을 요구하는 응용분야에 널리 사용되

는 구조로, 이는 구조가 규칙적이고 비교적 제어가 간단하여 일렬(serial) 입력과 일렬(serial)

출력을 할 수 있기 때문이다. 파이프라인 구조에서 각각의 단(stage)에 해당되는 것으로 열

(column)을 하나의 BF PE로 공유하는 것이다. 이것은 radix-r 알고리듬에서 단 수는 log rN으

로 병렬성이 있음을 의미한다.

128

SDF

BF2

I

WSDF

BF2

II

64 32

SDF

BF2

I

WSDF

BF2

II

16 8

SDF

BF2

I

WSDF

BF2

II

4 2

SDF

BF2

I

SDF

BF2

II

1

또한, 파이프라인 FFT 구조는 지연 메모리의 구현방식에 따라 delay feedback (DF) 방식

과 delay commutator (DC) 방식으로 구분되며, FFT 알고리듬의 radix와 병렬성에 따라

R2MDC, R2SDF, R2SDC, R4MDC, R4SDF, R4SDC, R22SDC 등 다양한 형태로 구현이 가능하

다.

본 연구에 사용된 구조는 Radix-2 알고리듬의 버터플라이 구조를 가지는 Radix-22

Single-path Delay Feedback (R22SDF)로 이 구조는 FFT 수식을 재정리한 구조로서 BF-I 구

조는 BF-II에 -j항의 복소수 곱셈이 포함되어 있는 것이다. 하지만 -j의 곱셈은 복소수 곱셈기

가 필요 없는 것으로 BF-I과 BF-II사이에는 복소수 곱셈기가 필요치 않게 된다. 아래에

R22SDF 형태의 256 point 의 FFT 구조를 나타낸다.

그림 2-2-10 FFT 구조도

마. DFE

수신 신호는 ADC 오버샘플링되어 있다. 따라서 수신신호를 복조기 입력을 시킬 때는

OFDMA 심볼의 샘플레이트인 11a인 경우 20Mbps로 입력하고 11b의 경우는 11Mbps로 입력을

한다. 동기화기는 2배 오버 샘플링된 신호를 이용하여 동기를 획득한다. DFE 블록은 오버샘플

신호를 각 기능별로 맞게 다운샘플링 한다. 그리고 입력신호에 포함된 주파수 오차 성분을 추

정하여 이의 보상이 가능하게 제어신호를 만들어 낸다. 이와 동시에 ADC 및 AGC 제어 신호

를 생성한다.

그림 2-2-11 DFE 구조도

바. 동기화기

그림 2-2-12 동기화기 구조도

동기화기는 신호검출기 및 시간동기 검출기로 구성된다. 신호검출은 11a의 경우 짧은 주기

프리앰블을 이용하고 시간동기 검출기는 긴 주기 프리앰블을 이용한다. 긴 주기 프리앰블신호

를 검출하면 보호구간 및 OFDM 심볼 시작시간을 찾아낸다. 11b의 경우 확산코드로 반복되는

주기를 검출하고 그것을 이용하여 SFD 신호를 검출하여 심볼의 시작시간을 찾아낸다.

사. 통합 및 검증

설계된 모든 블록을 통합하고 Tx 최종 출력단에서 Rx입력단으로 Loopback을 통한 검증을

수행하였다. AMBA의 규격을 만족하는 버스 인터페이스를 통하여 레지스터를 설정하고 전송할

데이터를 입력 버퍼에 쓴다. Tx는 표준에 맞게 전송을 수행하고 그것을 Loopback을 통하여 받

은 Rx는 수신을 하여 원래의 정보를 찾아낸다.

이렇게 하여 통합과 그에 대한 검증을 완료하였다.

3. 보드 검증 및 시연

가. BBP 보드 및 멀티미디어 보드설계

WLAN 물리계층 설계를 실시간으로 검증하기 위하여 제작된 BBP (Base Band Processor)

보드는 600만 게이트 급의 FPGA가 탑재되어 있으며 WLAN 물리계층 하드웨어의 베이스밴드

신호와 RF 회로 사이의 입출력 인터페이스를 위한 회로들을 포함하고 있으며 물리계층을 제어

하기 위한 스콜피오 보드와의 인터페이스 회로를 포함하고 있다.

BBP 보드는 베이스밴드 신호와 RF 블록 사이의 인터페이스로는 TX 베이스밴드의 I, Q 신

호를 TX RF 신호로 변환하기 위하여 2채널 TX DAC를 사용하였으며, RX RF 블록에서 수신

한 RF 수신신호를 RX 베이스밴드 신호로 변환하기 위한 것으로 2쌍의 RF I, Q 신호를 각각

베이스밴드의 I, Q 신호로 변환할 수 있는 RX ADC를 탑재하고 있다. 그리고 TX, RX 베이스

밴드에서 각각의 RF 블록의 회로들을 조정하기 위한 목적으로 사용하기 위하여 RF 블록으로

그림 2-2-13 BBP 보드 구조도

부터 정보를 읽어들일 수 있는 ADC 회로들과 읽어들인 정보를 처리하여 RF 블록의 회로

들을 조정할 수 있도록 DAC 회로들을 탑재하고 있다.

또한 설계된 WLAN 물리계층이 탑재되어있는 BBP 보드와 연동하여 무선전송 기능을 확인

하기 위한 목적으로 영상/음성 통신의 수단을 제공하기 위하여 제작된 멀티미디어 보드는 영상

및 음성 통화를 위하여 영상과 음성 신호의 압축 및 복원을 수행하는 기능과 압축된 영상신호

와 음성신호의 비트 스트림을 다중화하고 역다중화하는 기능을 포함하고 있다.

그림 2-2-14 멀티미디어 보드 구조도

나. 스콜피오보드

그림 2-2-15 스콜피오 사용 예

스콜피오 보드는 ARM920T와 Teak DSP 그리고 주변회로가 내가 내장된 SoC를 가지 상

용보드이다. 이 보드를 선택한 주된 이유는 AMBA APB 버스가 SoC의 외부로 나오고 있기 때

문이었다. 이 보드와 ADS환경을 사용하여 FPAG 검증환경을 구성하고 C 프로그램을 사용하여

테스트 환경을 구축하였다.

다. 통합시연환경

그림 2-2-16 통합검증 및 시연

그림에서 보는 바와 같이 통합 환경에서는 앞서 언급한 모든 보드와 환경을 사용한다. PC

나 캠코더를 통하여 실시간 멀티미디어 데이터를 받아서 영상과 음성 압축을 수행하는 멀티미

디어 보드를 통과하고 그것을 WLAN의 송신단의 입력에 제공하면 WLAN은 송신을 수행하고

그것을 Loopback을 통하여 다시 수신하여 신호를 복조하고 그것을 압축을 풀기위한 멀티미디

어 보드를 통과한 후 디스플레이와 스피커를 통하여 재생된다.

이러한 환경에서 FPGA는 80Mhz로 동작하며 최대 54Mbps를 지원할 수 있다.

제 3 절 재구성 설계

1. 설계 방법론

가. 표준규격

IEEE 802.16은 MAN용 광대역 무선통신 표준 중 하나로서, IEEE 작업그룹에 의해 개발되

었다. 2001년 12월에 공표된 원래의 802.16 표준은 10~66 GHz의 인가된 스펙트럼 대역에서 운

영되는 고정식 점대다점 광대역 무선시스템을 조건으로 지정하였다. 그러나 2003년 1월에 승인

된 개정안 802.16d에서는, 최장 50 km 까지의 거리에서 70 Mbps의 속도로 전송할 수 있도록

2~11 GHz 스펙트럼 내의 비가시권 확장이 지정되었다. 공식적으로는 WirelessMAN™ 규격이

라 불리는 802.16 표준을 이용하면 무선 접속을 통해 최고 50 km 거리 범위 내에서도 멀티미

디어 애플리케이션의 수행이 가능하므로, 실용적인 라스트 마일(last-mile) 기술로 자리 잡게 될

것으로 기대된다.

좀 더 초창기의 IEEE 표준인 802.11 규격이 이더넷 LAN에 대하여 대안을 제공하였다면,

802.16 표준은 사무실과 빌딩들 사이를 고가의 T1과 인터넷으로 서로 연결하는 무선 대안을 가

능하게 함으로써 이를 크게 보완할 것으로 기대된다. 또한 이 표준은 OFDM기술과 Transmit

diversity 기술을 사용할 수 있는 특징을 가지고 있고, 비록 첫 번째 개정안이 고정된 무선 접

속만을 위한 것이지만, 이동성을 고려한 진화된 무선랜 기술인 IEEE802.16e, IEEE802.20 로의

가교역할을 함으로써 이동식 장비에서도 무선 접속이 가능하게 될 것으로 예상된다.

표 2-3-1 IEEE 802.16d WirelessMAN-OFDM Overview Specification

구현규격은 샘플링 10MHz로 정하였으며 이에 따라 최대 전송율은 37Mbps 정도이다.

나. 상위모델

상위모델은 부동소수점과 고정소수점에 대하여 수행을 하였다. 채널 조건은 다중경로 페이

딩 채널을 사용하였다. QPSK(1/2) 조건과 64QAM(2/3)인 조건에서 시뮬레이션을 수행하였다.

각각 부동소수점, 고정소수점 BER 특성을 보여주고 있다. 같은 채널 조건에서는 64QAM과

QPSK의 변조 방식에 따라 BER 특성이 영향을 많이 받는 것을 볼 수 있다. 그리고 같은 변조

방식이라도 채널의 조건에 따라 BER 특성이 영향을 받는 것을 볼 수 있다.

그림 2-3-1 802.16d-2004 SNR에 따른 BER 특성

다. 구조설계

송신부 및 수신부로 구성되며 송신부는 MAC 송신 신호를 받아 PHY 신호 형성에 필요한

변조방식, 부채널화를 결정하고 주어진 심볼구간 동안 신호를 생성한다. 수신은 ADC 출력신호

를 받아 시간동기를 획득하고 OFDM 복조를 통하여 주파수 영역 신호를 변환하고 심볼복조를

통하여 연판정 신호를 생성하고 오류정정을 위한 채널 복호를 수행한다.MAC 처리를 하기 위

하여 비트결정이 된 신호를 MAC 블록으로 보낸다.

WiMAX 802.16d 기능과 WLAN 802.11a 기능을 중첩시켜 802.11a 또는 802.16d 표준설정에

의하여 선택적으로 표준을 지원하게 구성을 하였다. 따라서 적은 면적을 사용하여 두 표준을

지원하는 구성을 함으로써 보다 경쟁력이 있는 구조가 되었다.

라. 설계 검증

검증은 지원하는 7개의 변조방식을 모두 검증할 수 있는 조합을 구성하였으며 부채널화를

위하여 대표적인 경우를 구성하여 검증을 하였다. 802.16d는 802.11a와 달리 송수신이 비 대칭

구조를 가지고 있다. 그러나 송신신호 생성을 수신신호 검증을 할 수 있는 조건으로 생성하여

송신과 수신을 동시에 검증을 수행하였다.

2. 하드웨어 재구성 설계

하드웨어 재구성은 11a 바탕에서 필요한 기능들을 추가하고 제어블럭을 추가하여

구성하였다. 따라서 개별적으로 두 개의 표준을 지원하는 하드웨어에 비하여 하드웨어

량이 줄어들었다.

가. 채널코덱

채널코덱은 기존의 CC(Convolution code) 부호화기 및 비터비 복호기와 함께 R-S 코덱을

추가하였다. R-S Encoder는 802.16d에서 규정된 다음의 RS 부호화기를 사용한다.

RS(255, 239, 8) 부호

매개변수

N = 255 바이트 : 부호어의 길이

K = 239 바이트 : 정보어의 길이

T = 8 바이트 : 오류정정능력 (8 중 오류정정)

P = N – K = 16 바이트 : 패리티의 길이

원시 다항식 : p(x) = x^8 + x^4 + x^3 + x^2 +1, 유한체 GF(2^m)의 특성을 유일하게 정의하는 기약다항식

생성 다항식 : g(x) = (x +a^0) (x +a^1) (x +a^2) ..(x +a^(2T-1)), a = 0x02, T = 8

나. 심볼모뎀

심볼모뎀은 11a에서 추가회로 없이 겸용구조로써 두 개의 표준을 모두 지원한다.

다. FFT/IFFT

FFT/IFFT는 256과 64 FFT 동시에 지원되는 구성을 하고 있다.

라. DFE

DFE 블록은 겸용구조로써 두 개의 표준을 모두 지원한다.

마. 동기화기

동기화기는 802.11a 구조에 802.16d 가 지원되게 하드웨어 재구성을 지원한다.

제 4 절 결론

다양한 모뎀 표준이 개발이 되어 제품 및 서비스가 제공된다. 부품 측면에서는 이러한 다양

한 표준기술을 지원하기 위하여 재구성 기능을 부여하는 방안을 강구할 수 있다. 이번 연구에

서는 재구성의 가장 단순한 구성방법인 하드웨어 재구성을 통하여 802.11a 및 802.16d 표준의

물리계층을 구현하였다. 우선 이러한 시도는 두 표준의 유사성으로부터 출발할 수 있었으며 현

재 설계된 상세설계는 물리계층에서 요구하는 필수 규격을 모두 지원하는 것으로 되어 있으며

표준 선택신호에 의하여 실시간으로 필요한 표준이 선택되어 지원이 가능하게 된다.

현재 WLAN 표준은 이미 많이 사용이 되고 있으며 보다 높은 데이터전송을 지원하는 표준

기술이 발표되고 있다. 그리고 802.16d 기술은 WiMAX 기술로써 WLAN의 단점이 좁은 서비스

면적을 확대하여 보다 넓은 영역을 지원할 수 있기 때문에 저속에서는 보다 넓은 서비스 영역

을 지원하기 때문에 앞으로 많이 사용될 것으로 기대된다. 따라서 이러한 두 개의 표준을 동시

에 지원함으로써 기존 WLAN 서비스뿐만 아니라 새로운 WiMAX 서비스가 제공되는 환경에서

사용함으로써 단말기의 휴대성을 향상시킬 수 있다.

국내 무선이동통신 부품기술분야에서 휴대폰 및 WLAN 시장에 참여하는 기저대역 신호처

리핵심 부품인 모뎀 업체가 거의 없으며 이러한 부품열세를 만회하기 위한 국내주도 표준기술

인 WiBro를 국제표준화를 통한 국내외 시장을 확보할 수 있는 발판을 마련하였다. 따라서 향

후 파급효과가 큰 이동패킷통신 시장에 참여하기 위하여 WLAN, WiMAX, WiBro를 모두 지원

할 수 있는 모뎀 부품개발이 필요할 것으로 보이며 이러한 개발을 위하여 이번에 개발된 결과

물을 활용하면 보다 경쟁력이 있는 부품핵심 기술이 될 것이다.

제 3 장 2GHz 대역 재구성형

RF SoC 기술

제 1 절 개 요

현대의 무선통신은 소비자의 정보화 욕구 및 시스템기술, 반도기술과 맞물려 매우 빠른 속

도로 진행하고 있다. 하나의 단말기로 다양한 통신방식을 수용하며, 언제, 어디서나 어떠한 통신

환경 속에서 자유롭게 정보를 교환 할 수 있는 유비쿼터스 시대가 올 것으로 예견되고 있다.

이동 단말기 기술측면에서 이에 대비한 SDR의 전개방향이 진행되고 있으며, 아날로그신호

처리에서 디지털화 처리로의 진전 및 미약하나마 일부 통신방식의 디지털화의 상용화가 이루어

지고 있는 실정이다.

그러나 완전한 단말기의 완전한 디지털화는 현재로서는 단말기의 이동성 및 전력 소모문제

등으로 완벽한 구현은 되지 못하고 있는 현실이며, 이러한 관점은 다기능, 고집적 및 다중서비

스의 요구와 멀티미디어 서비스 등의 요구를 충족하지 못하는데 있다.

본 연구는 이러한 환경의 변화 및 소비자 요구에 대응하기 위하여 이동통신 단말기용 SoC의

간략화 및 고기능, 저소비전력, 다중모드 다중밴드의 구현을 위한 RF SoC의 one-chip solution을

추구하기 위한 RF 기술이다.

이를 위하여 RF front-end 의 H/W 구성이 다중 경로가 아닌 단일경로로 구성하여 서비스 모드

의 변화에 따라 구성회로의 특성을 가변하여 통신을 가능케 하는 재구성형 (Reconfigurable) 단말기

핵심회로 및 SoC 기술을 개발하고자 한다. 기존 구성방식은 다중모드에 따라 각 개별적인 경로를

가져야 하나, 재구성 구조의 경우 단일경로로 주파수 및 이득특성을 가변하여 구현이 가능함으

로써 간략화 및 저전력, 다중모드에 적합할 수 있을 것으로 사료된다.

그림 3-1-1. 시스템 내의 RF SoC 통합칩 적용도

본 과제는 1차적으로 2GHz 대역의 WLAN 802.11g/WiMAX 802.16 재구성형 RF SoC 연구

시제품을 개발하는 것을 목표로 하고, 이를 위해 재구성형 핵심회로의 개발, 혼성신호회로 기술

개발, 재구성 구조개발, 재구성형 RF SoC 연구시제품 설계 제작 및 시스템 적용시험 등의 일련

의 업무를 수행하였다.

개발된 시제품의 단말기 적용 구성도는 그림 3-1-1에 표시하였으며, RF SoC의 블록 구성

도를 아래 그림 3-1-2에 나타내었다.

개발된 RF SoC 통합칩은 직접변환방식(Direct-Conversion)을 사용하여 송 수신단 RF

front-end 구성 블록 모두와 주파수 합성기 등을 집적화하여 외부 모뎀 및 본 과제에서 개발된

전력 증폭기를 외부에 연결하면 간단한 송 수신 시스템의 구성이 가능하다.

개략적인 과제의 수행 실적은 단계적으로 WLAN/WiMAX 재구성형 RF SoC 통합칩 회로

설계 및 도면설계 완료하고, TSMC 0.18um RF CMOS공정기술을 이용하여 RF SoC 통합칩의

설계 및 제작 완료하고 패키지 제작 과 특성 및 성능 검증용보드를 설계하고 이를 이용한 기능

시험 완료 및 성능시험을 와료하고 현재 시스템 적용시험을 위한 실험을 진행하고 있다.

1차적인 결과로서 제구성 통합 칩의 전체 전력소모는 : Idd= 120mA@1.8V로서 검증보드

상태로 수신단 -75dBm의 입력에 -20dBm의 출력을 얻을 수 있었으며, 송신단의 경우 5MHz

-20dBm의 입력으로 드라이버 앰프 출력단 -17 dBm의 출력을 얻을 수 있었다. 개별 전력 증폭

기의 경우 18 dB의 이득과 P1dB=18dBm, Idd=45mA@3V의 결과를 얻을 수 있었다. 현재 시스

템 적용시험을 위한 보드 제작을 완료하고 시스템 보드와 통합 칩간 인터페이스 수정 및 조정

작업을 진행 중이다.

본 과제의 개발 의의로는 본 통합칩은 다중밴드, 멀티모드 단말기의 수용이 가능하도록 광

대역, 가변특성 회로기술을 적용함으로써 수신기 회로 및 구조가 간단해지므로, 다중밴드 저전

력 단일칩 적용에 유리함을 들 수 있으며, 개발된 연구시제품은 2GHz 대역 WLAN/WiMAX

RF front-end에 직접 적용이 가능하고 재구성 RF front-ed 핵심블럭의 IP화 적용 가능하다.

또한 광대역화의 확장, 재구성 요소의 확장을 통하여 SDR(Software Defined Radio) RF

front-end 용 RF front-end로 활용으로 확대될 수 있다.

그림 3-1-2. 재구성 RF SoC 구성도

제 2 절 2GHz 대역 재구성형 RF SoC 설계

1. 재구성형 RF SoC 규격연구

가. WLAN802.11g 규격 및 방식연구

1) 개요

본 연구에서는 최근 각광 받고 있는 기술인 IEEE 802.11g OFDM (Orthogonal Frequency

Division Multiplexing) 변조 기법을 적용한 수신장치의 RF/IF ·Front-end 단의 특성을 디지털

모델링하며, 이의 특성에 따른 전체적인 시스템 성능 분석을 개발 목표로 삼는다. 본 연구는

2003년 6월 확정된 IEEE 802.11g 기반의 OFDM 수신 장치상의 RF/IF 특성에 종속되는 기저대

역 성능을 분석한다. 이를 위해 OFDM 방식을 사용한 시스템 시뮬레이터를 구현하여 차후

OFDM 기반의 광대역 RFIC 실현을 위한 RF/IF 구조 설계에 활용하는데 목적이 있으며, 이에

따른 IEEE 802.11g 기반 OFDM 모뎀 시뮬레이터 개발과 RF/IF 아날로그 소자 특성에 따른 시

스템 성능 분석을 수행 하였다.

2) IEEE 802.11g 물리계층 규격 분석

IEEE 802.11g의 물리계층은 IEEE 802.11a와 IEEE 802.11b 무선규격의 필수항목은 모두 포

함한다. 단지 채널에 관한 부분은 IEEE 802.11b의 2.4GHz 대역의 채널을 사용한다. IEEE

802.11g 적용 장치들은 IEEE 802.11b의 짧은 프리엠블을 송신하거나 수신할 수 있어야 한다.

즉, IEEE 802.11g 적용 장치들은 IEEE 802.11a의 OFDM변조와 IEEE 802.11b의 채널과 타이밍

을 사용한다.

IEEE 802.11g 물리 계층, 즉 ERP(Extended Rate PHY)는 페이로드 부분의 데이터 전송률에

따라 변조 기법이 다양하게 나뉘어 진다. 1, 2 Mbps를 지원하기 위해서는 IEEE 802.11 규격에

서 언급된 DSSS(Direct Sequence Spread Spectrum) 변조 기법을 적용하고, 1, 2, 5.5, 11Mbps

를 지원하기 위해서는 IEEE 802.11b 규격에서 언급된 DSSS, CCK(Complemented Coded

Keying), 그리고 선택적으로 PBCC(Packet Binary Convolutional Code) 변조 기법을 적용한다.

그리고, 6, 9, 12, 18, 24, 36, 48, 54Mbps를 지원하기 위해서는 IEEE 802.11a 규격에서 언급된

OFDM(Orthogonal Frequency Division Modulation) 변조 기법을 적용한다. 여기서 1, 2, 5.5,

11, 6, 12, 24Mbps는 IEEE 802.11g에서 필수적으로 지원되어야 하는 데이터 전송률이다.

IEEE 802.11g 규격의 동작모드는 ERP-DSSS/CCK, ERP-OFDM, ERPPBCC,

DSSS-OFDM으로 나뉘어 진다. 각각의 동작모드는 프리앰블/헤더/페이로드 부분에 위에서 언

급한 변조기법을 어떻게 적용하는가에 따라 구분된다.

가) ERP-OFDM 물리계층 규격 분석

ERP-OFDM 동작모드는 표 2-1에 나타낸 바와 같이 가변 전송률을 제공할 수 있으며 데이

터는 BPSK/QPSK/16QAM/64QAM 으로 변조되어 각 부반송파에 실리며, 부호율 1/2, 2/3, 3/4

를 갖는 convolutional code가 사용된다. 그림 3-2-1은 IEEE 802.11g 무선 모뎀의 블록도를 나

타낸다.

Data SourceConvolutional

Encoder(1/2,9/16,3/4)

Inter-leaver S/P

Modulator(BPSK,QPSK,

16QAM,64QAM)

Add PilotSubcarrier(4 symbols)

De-inter

leaverDemodulator P/S

RemoveGuard

IntervalEqualizer FFT

(64 points)

IFFT(64 points)

Add GuardInterval

(16 symbols)

SymbolWave

Shaping

I /QMod. ⊗

WirelessChannel

AWGN ⊕

⊗I QDet.

AFCClock

Recovery

ViterbiDecoder

Data Sink(Descrambled)

HPA

LNA

AGC Amp

Rx Lev. Det

그림 3-2-1. IEEE 802.11g 무선 모뎀 블록도(ERP-OFDM)

송신기 관련 PMD 규격은 transmit power level, transmit center frequency tolerance,

symbol clock frequency tolerance에 관한 내용을 제외하고는 IEEE 802.11a에서 규제된 내용을

따르도록 되어있다. Transmit power level은 각국에서 규제하고 있는 전파관련 규정들을

따르고, Transmit center frequency tolerance와 symbol frequency는 최대 25PPM으로

완화되었다.

수신기관련 PMD 규격은 adjacent channel rejection, receiver maximum input level에 관한

내용을 제외하고는 IEEE 802.11a에서 규제된 내용을 따르도록 되어있다. Adjacent channel

rejection은은 2.4GHz IEEE 802.11a 17.3.10절의 표 91에서 전송속도에 따라 에서 규정된

sensitivity보다 3dB 높게 신호를 송신하였을 때, 25MHz 떨어진 인접채널의 신호로 인한

간섭으로 인해 PER이 10%가 되는 경우 간섭신호의 크기와 송신신호의 크기의 차이로

나타낸다. Maximum input level은 모든 전송속도에 대해서 안테나 연결기에서 측정하였을 때

입력레벨이 –20dBm일 경우1000byte 길이의 PSDU를 전송했을 때 PER이 10% 이내 이어야

한다.

나) ERP-CCK 물리계층 규격 분석

ERP-CCK (Extended Rate PHY-Complementary Code Keying)는 5.5 및 11 Mbps 전송

속도의 IEEE 02.11b WLAN (Wireless LAN) 표준에서 사용되는 DSSS (Direct Sequence

Spread Spectrum) 코딩 방식이다. IEEE 802.11의 전송 속도 1 ~ 2 Mbps를 지원하는 표준은

확산을 위해서 한 개의 코드 패턴을 제공하는 Barker 부호를 사용한다. 반면 CCK 방식에서는

확산을 위해서 최대 64개의 서로 다른 코드를 제공 하며, 이를 이용함으로써 중첩 전송을 하는

CDMA와는 달리 더 많은 양의 데이터를 TDM 방식으로 직렬 전송할 수 있게 된다. 또한 CCK

방식은 “Single-Carrier” 시스템의 형태 로 2.4 GHz의 ISM (Industrial Scientific and Medical

Equipment) 대역 내에서 동작한다.

3) IEEE 802.11g 시뮬링크 시뮬레이터 구현

아래 그림은 RF/IF 송수신 블록이 추가된 시뮬레이터를 보여 주고 있으며, 이를 이용한 모

의실험 환경은 기저대역 모의실험 환경과 동일하나, RF/IF 송신 블록과 수신 블록의 SNR 변화

에 따른 성능을 보여주기 위하여 3차원 그래프를 사용하였다. 3차원 그래프에서 x, y축은 각각

RF/IF 송수신 블록의 SNR 값을 나타내고, z축은 이에 따른 BER/PER/EVM등의 성능을 나타낸

다. 이와 더불어 RF/IF 송신 블록의 SNR값을 특정한 값으로 정하여 놓고, RF/IF 수신 블록의

SNR값을 변화시켜 2차원 그래프를 사용하여 나타내었다.

나. WiMAX 802.16d 규격 및 방식연구

그림 3-2-2. 구현된 802.11g ERP-OPDM 시뮬레이터

(a) 6Mbps / 64Mbps BER 성능 분석 결과

(b) 6Mbps / 64Mbps PER 성능 분석 결과

(c) 6Mbps / 64Mbps EVM 성능 분석 결과

그림 3-2-3. ERP-OFDM 시뮬레이터를 이용한 성능 검증

4) IEEE 802.11g WLAN 규격분석 요약

본 연구에서는 2003년 6월 확정된 IEEE 802.11g 규격을 기반으로 하는 모뎀 시뮬레이터를

구성하는 기저대역 디지털 통신 모듈 구현 기술 및 OFDM 변조방식 구현 기술, Interpolation과

Decimation 필터 구현 기술 등 의 이론적인 이해를 바탕으로 전체 시뮬레이터 모듈을 구현하기

위한 방안을 정립하였고, ERP-OFDM과 ERP-CCK 동작모드에 대한 기저대역 시뮬레이터 개발

을 수행하였다. 이와 더불어 검증된 기저대역 시뮬레이터에 RF/IF 송수신 모듈을 추가하여 모

의 실험함으로써, RF/IF 아날로그 소자 특성에 따른 시스템 특성을 BER, PER, EVM등의 성능

지표를 이용하여 분석하였다.

본 연구에서는 RF/IF 아날로그 소자 특성에 따른 시스템 성능을 확인하기 위하여, 모의 실

험을 3단계로 나누어서 수행하였다. 먼저 IEEE 802.11g 기반으로 구현된 ERP-OFDM과

ERP-CCK 동작모드의 기저대역 시뮬레이터에 대하여 모의 실험을 먼저 수행하여, 기저대역 시

뮬레이터에 대한 성능을 확인하였고, 확인된 기저대역 시뮬레이터에 대하여 RF/IF 송수신 모듈

에서의 상하향 주파수 변환을 위한 Interpolator과 Decimator 모듈을 추가하여 모의 실험하였다.

마지막으로 RF/IF 송수신 블록내의 양자화 오차, filter 특성 등의 영향을 AWGN 채널로 모델

링하여 간략하게 표현한 RF/IF 송수신 블록을 추가하여 모의 실험함으로써, RF/IF 아날로그 소

자 특성에 따른 시스템 성능을 분석하였다. 이 과정에서 분석된 RF/IF 아날로그 소자 특성에

따른 분석 결과는 차후 광대역 RFIC 실현을 위한 RF/IF 구조 설계에 활용될 수 있으리라 사료

된다.

나. WiMAX 802.16d 규격 및 방식연구

1) 개요

Wireless MAN(Metropolitan Area Network)은 도심 및 부심지에서 고정 수신 안테나와 가

입자 장치를 이용하여 수 Mbps~수십Mbps의 전송률로 핵심망에 접속하기 위한 고정 무선 액세

스(FWA: Fixed Wireless Access) 시스템으로서, 이는 기존의 광대역 무선 가입자 망과 차별화

하기 위해 이를 광대역 무선 액세스(BWA: Broadband Wireless Access) 시스템이라고 부르기

도 하였으나, IEEE 802.16 위원회의 표준화 과정에서 이를 Wireless MAN이라고 명명하였다.

IEEE 802 LAN/MAN Standard Commttee에서는 2000년 3월에 IEEE 802.16 작업반을 승인하면

서 본격적인 BWA 시스템의 표준화 작업이 시작되었다. IEEE 802.16 규격은 상용 케이블 모뎀

의 표준 규격에 해당하는 MCNS(Multimedia Cable Network System) 컨소시움의

DOCSIS(Data-Over-Cable Service Interface Specifications)를 근간으로하여 10~66GHz 대역의

광대역 무선 접속망을 위한 MAC(Medium Access Control)및 PHY 계층 표준 규격을 도출하고,

2001년 10월에 최종 승인이 이루어졌다. 그러나 직진파(LOS : Line of Sight) 통신을 요구하는

10GHz 이상의 대역을 고려한 기존 규격의 한계를 인식하고, 2~11GHz 대역에 서 도심지를 포함

한 비직진파(Non LOS) 통신 환경에 적합한 새로운 규격으로서 IEEE 802.16a 규격이 고려되었

다. 이는 2~11GHz 대역에서 비직진파 통신에 적합한 새로운 물리 계층과 Non LOS 환경에 적

합하도록 기존 IEEE 802.16의 MAC 계층을 수정 보완한 규격으로서, 2003년 1월에 표준화가 완

료되었다.

2) 물리계층 규격 검토

R a n d o m i z a t i o nF E C

E n c o d e r

D eR a n d o m i z a t i o n

F E CD e c o d e r

D a t a I n

D a t a O u t

그림 3-2-4. IEEE 802.16 REVd/D5 System Block Structure

IEEE 802.16 REVd/D5 규격은 2~11GHz 대역을 사용하는 Wireless MAN을 위한 광대역

고정 무선접속(BWA) 시스템의 무선 인터페이스 규격이다. IEEE 802.16 REVd/D5 규격의

기본적인 틀은 기존의 IEEE 802.16, IEEE 802.16a에 기초한 것으로서, 2~11GHz 대의 면허 및

비면허 대역의 특성을 고려하여 수정 및 개정한 것이다. IEEE 802.16은 10~66GHz 대역에서

LOS 통신을 전제로 설계된 반면, IEEE 802.16a와 IEEE 802.16 REVd/D5에서 고려하는 저주파

대역에서는 짧은 거리에서 NLOS 통신이 가능하다는 것을 전제로 설계되었다. 다시말해 물리

계층 관점에서 볼 때 IEEE 802.16 REVd/D5 규격은 2~11GHz 대역에서의 다중 반송파

방식이다. 이러한 다중 반송파 방식의IEEE 802.16 REVd/D5의 시스템 블록도는 위에 그림

3-2-4와 같다. 다중 반송파 방식은 고속 입력 심벌열을 다수의 병렬 심벌열로 변환한 후에

각열에서 발생하는 심벌을 상호 직교적인 부반송파 신호에 의해 전송하는 OFDM 방식으로서,

이를 통해 주파수 선택적인 광대역 채널을 다수의 협대역 플랫 페이딩 채널로 분활하여

전송하는 효과를 얻게 된다. 즉, OFDM은 전체 대역폭을 많은 수의 협대역 부채널로 나누어서,

직렬 입력 심벌열을 병렬 심벌열로 변화한 후에 각 부반송파에 실어 병렬 전송한다. 각

부채널은 낮은 데이터 전송률을 가지고 플랫 페이딩을 겪게 되므로, 부채널의 대역폭이 충분히

작아서 이상적인 채널 응답을 갖게 되면 ISI(Inter Symbol Interfernce)가 발생하지 않는다. 즉,

각 전송 심벌열이 협대역 플랫 페이딩 채널을 겪는 효과를 얻기 때문에 단일 탭의 채널 등화로

검출이 가능하다.

기타 자세한 물리계층 규격 및 신호 레벨은 표준 규격서에 내용으로 대신한다.

3) WiMAX 시뮬링크 시뮬레이터 구현

본 연구에서는 시간동기부와 시스템을 연동한 시뮬레이터와, 주파수 동기부와 시스템을 연

동한 시뮬레이터 두가지로 시뮬레이터를 구현 하였다. 이를 이용 각 조건 하에서의 성능시험을

수행하였으며, 이에 대한 상세 내역은 위탁과제 보고서에 자세히 나타내었다.

그림 3-2-5. IEEE 802.11g 시스템 시뮬레이터

4) IEEE 802.16d WiMAX 규격분석 요약

본 연구에서는 2004년 6월 확정된 IEEE 802.16 REVd/D5 규격을 기반으로 하는 모뎀

시뮬레이터를 구성하였고, 특성에 따른 전체적인 시스템 성능 분석을 목표로 한다. 이를

위해IEEE 802.16 REVd/D5 규격에 대해OFDM 시스템 파리미터를 선정하고 물리계층 규격과

프리엠블 구조를 나누어 분석하였고, IEEE 802.16 REVd/D5 동작 모드에 대한 시뮬레이터를

계발하였으며, IEEE 802.11g ERP-OFDM동작모드에 대한 동기부 알고리즘에 대하여 프리엠블

구조를 분석하고 주파수 옵셋에 대한 영향을 분석하였으며 IEEE 802.11g ERP-OFDM에

적용할 시뮬레이터를 개발하였다. 그리고, 시뮬레이터에 대한 성능 검증을 위하여 AWGN채널

환경에서 모의 실험을 하여 시뮬레이터가 동작하는 것을 확인하였다. 이와 더불어 검증된

기저대역 시뮬레이터에 RF/IF 송수신 모듈을 추가하여 모의 실험함으로써, RF/IF 아날로그

소자 특성에 따른 시스템 특성을 BER, PER, EVM등의 성능 지표를 이용하여 분석하였고 시간

동기부와 주파수 동기부 알고리즘을 적용하여 성능을 분석하였다.

본 연구에서는 RF/IF 아날로그 소자 특성에 따른 시스템 성능을 확인하기 위하여, 모의

실험을 3단계로 나누어서 수행하였다. 먼저 IEEE 802.16 REVd/D5 기반으로 구현된 WiMAX

OFDM과 IEEE 802.11g ERP-OFDM 동작모드에 동기부 알고리즘을 추가하여 기저대역

시뮬레이터에 대하여 모의 실험을 수행하여, 기저대역 시뮬레이터에 대한 성능을 확인하였고,

확인된 기저대역 시뮬레이터에 대하여 RF/IF 송수신 모듈에서의 상하향 주파수 변환을 위한

Interpolator과 Decimator 모듈을 추가하여 모의 실험하였다. 마지막으로 RF/IF 송수신

블록내의 양자화 오차, filter 특성 등의 영향을 AWGN 채널로 모델링하여 간략하게 표현한

RF/IF 송수신 블록을 추가하여 모의 실험함으로써, RF/IF 아날로그 소자 특성에 따른 시스템

성능을 분석하였고 IEEE 802.11g ERP-OFDM 동작모드에 타이밍과 주파수 옵셋이 성능에

미치는 영향을 분석하였다. 이 과정에서 분석된 RF/IF 아날로그 소자 특성에 따른 분석 결과는

차후 광대역 RFIC 실현을 위한 RF/IF 구조 설계에 활용될 수 있으리라 사료된다

다. 재구성 RF SoC 규격 작성

1) 개요

2GHz 대역 WLAN/WiMAX 재구성형 RF SoC 개발 과제의 RF SoC 구격은 앞절의 규격

및 구동방식연구로부터 규격의 분석 및 시뮬레이션을 토대로 전체 송, 수신부의 규격을 작성 하

였으며, 이를 토대로 구성 블록의 규격을 세분화 하여 아래 나타낸 규격을 작성하였다.

2) 수신부 Overall 규격 및 블록 규격

Block Gain [dB] NF [dB]Linearity

ImpedanceIIP3 [dBm]

ReceiverMax Min

6 -15In Out

75 5 50 ADC interface

Receiver (802.11g기준)

항목 Condition/Reference

Sensitivity -90 ~ -76 dBm

Noise Figure 8 ~ 5 dB (IC-> 6dB)

ACSChannel Filter

> 35 dB PBCC

Dynamic Range >70 ~ 56 dB

Linearity

IIP3

0 ~ -15 dBm-8dBm ~ -15 dBm

(-8 ~ 8 dBm) (-8.5~ 8 dBm)

2003 ISSCC논문 참조 11b

IIP2 19.5dBm ~ 28.5dBm

Phase Noise-120 dBc/Hz @ 1MHz

2GHz DCR 결과-140 dBc/Hz @8MHz

O LNA

Block Gain [dB] NF [dB]

Linearity

ImpedanceP1dB Level [mVp] IIP3 [dBm]

LNAMax Min

3in out MaxG MinG In Out

15 -5 80 1414 0 10 100 1000

O Receiver Mixer

Block Gain [dB] NF [dB]Linearity

ImpedanceVoltage Level [mVp] IIP3 [dBm]

Mixer IQ 10 15in out

-5In Out

141 1240 1000 2000

O LNM(LNA+Mixer)

Block Gain [dB] NF [dB]Linearity

ImpedanceVoltage Level [mVp] IIP3 [dBm]

LNMMax Min

4.7in out MinG MinG In Out

25 5 8 1240 -20 0 100 2000

? LNA, Mixer는 같은 block이므로 서로간의 impedance는 조정가능함? Volt단위 환산은 Excel 참조 IIP3 -> P1dB Level (설계시 참조항목, Excel 표에서 IIP2로 표시된항목)? Phase noise, (1~5GHz DCR과제 결과 , 140dBc@8MHz )? LO input level (0~-5dBm)

O RX LPF

Property Condition value etc

NF 25dB

BW(1dB) At base band 10MHz

Ripple(inband) Inside 10MHz ±1dB

Stop band rejection 25MHz offset -40dB

IIP3 5dBm

P1dB Input node 1240mVp

IIP2

Voltage gain With load -6dB

Rin At 10 MHz 100Kohm

Rout 2Kohm

Rload 2Kohm

Input DC 1.8V supply 0.9V

Output DC 1.8V supply 0.9V

O RX VGA

Property Condition value etc

NF 10dB

BW(1dB) Minimum BW 10MHz

Voltage gainMax gain 44dB

Min gain -6dB

Gain Range dB control 50dB

IIP3Max gain -35dBm

Min gain 10dBm

P1dBMax gain 6mVp

Min gain 1125mVp

IIP2

Rin At 10 MHz 2Kohm

Rout 500ohm

Rload 500ohm

Input DC 1.8V supply 0.9V

Output DC 1.8V supply 0.9V

3) 송신부 Overall 규격 및 블록 규격

Transmitter

Output Power30dBm 허용(USA FCC)

20 dBm (Europe)Local regulatory body

Dynamic Range 50dB

OIP3 10 dBm

Spectrum Mask–20 dBr at 11 MHz offset,–28 dBr at 20 MHz offset –40 dBr at 30 MHz offset

Frequency Tol. 25 ppm

O Power Amplifier

Block Gain [dB] NF [dB]Linearity

ImpedanceP1dB Level out [mVp] IIP3 [dBm]

Mixer IQ 25 - 15In Out

50 50

? Maximum output power : 11g -> local regulatory 기준 , 2.4GHz ISM band Europe > 100mW, USA > 1,000mW? Linear Output Power maximum power level 만족 (3GPP용 상용 , 27dBm)

O Driver amplifier

Block Gain [dB] NF [dB]

Linearity

ImpedanceP1dB Level out

[mVp] IIP3 [dBm]

Mixer IQMaxG MinG

10MaxG MinG MaxG MinG In Out

20 0 795 251 0 10 1000 100

O Ttansmitter Mixer

Block Gain [dB] NF [dB]

Linearity

ImpedanceP1dB Level out [mVp] IIP3 [dBm]

Mixer IQ 0 10 251 0In Out

100K 1000

O TX LPF

Property Condition value etc

NF 35dB

BW(1dB) At base band 10MHz

Ripple(inband) Inside 10MHz ±1dB

Stop band rejection 25MHz offset -40dB

IIP3 0dBm

P1dB Output node 697mVp

IIP2

Voltage gain With load 6dB

Rin At 10 MHz 500ohm

Rout 2Kohm

Rload 100Kohm

Input DC 1.8V supply 0.9V

Output DC 1.8V supply 0.9V

O TX VGA

Property Condition value etc

NF 35dB

BW(1dB) Minimum BW 10MHz

Voltage gainMax gain 0dB

Min gain -30dB

Gain Range dB control 30dB

IIP3Max gain 0dBm

Min gain 5dBm

P1dB Max gain at output node 697mVp

Min gain at output node 39mVp

IIP2

Rin At 10 MHz 100Kohm

Rout 2Kohm

Rload 100Kohm

Input DC 1.8V supply 0.9V

Output DC 1.8V supply 0.9V

4) Frequency Synthesizer 블록 규격 (802.11g 기준)

- TDD 방식

Property Value etc

표준 규격 IEEE 802.11b, g

사용 주파수 대역2.4 GHz ~ 2.4835GMz (83.5MHz 대역폭)83.5MHz 대역폭 내 13개의 중첩된 channel

Channel bandwidth 26 MHz 13개 중첩 채널

Frequency Tolerance ± 25 PPM

Frequency Allocation 14 channel (2412MHz + 5(n+1), N=1~14

Channel switching/Settling time

224 us

상호 간섭 없는 channel 3개 channel (1, 6, 11 channel) 미국, NETSPOT일부 중첩되지만 사용

하는 채널 1, 5, 9, 13 channel 유럽식 AP

2. 재구성형 RF SoC 핵심블럭 설계

가. 개요

WLAN/WiMAX 재구성형 RF SoC 를 개발하기 위하여 1차년도에 규격연구 및 핵심블럭을

설계라고 제작 검증을 수행하였으며, 2차년도에는 개발된 핵심블럭을 이용하여 재구성 회로를

적용한 WLAN 통합칩을 설계 제작, 검증하였으며, 3차년도에는 이를 보완 수정 및 2GHz 대역

의 WiMAX 적용이 가능한 RF SoC를 설계, 제작 및 측정, 시스템 적용시험을 수행하였다.

본 보고서에는 각 블록의 상세한 회로 및 설계에 대한 내용은 본 과제를 통해 산출된

기술문서로 대신하고, 개략적인 내용만을 기술한다.

나. 핵심블럭 설계

1) 재구성형 LNA/Mixer 설계

LNA RF+

RF-

LO I/Q

DTGctl

I

Q

Mixer-I

Mixer-Q

그림 3-2-6. 수신부 LNA/Mixer 설계

수신용 LNA는 SoC의 구성 블럭임을 감안하여 차동 구조로 하였다. 기본적으로 전력 손실,

잡음, 선형성 측면에서 유리한 입력 정합 방법을 위해 Source degeneration을 이용하였고 입력

정합과 Isolation을 고려하여 Cascode 로 구성하였다. LNA의 매칭은 입력 정합을 이루기 위하

여 외부 매칭을 하였다.

LNA 블록의 DT는 Switched capacitor array로 구성하여 주파수 합성기로부터 입력되는 디

지털 제어신호에 의해 입출력단의 공진 회로에서 커패시턴스를 Discretely tuning함으로써 입출

력 정합 주파수를 가변할 수 있도록 하였다. 이의 구현은 4bit binary weighted MIM capacitor

로 구성하였다. LNA 설계에 사용된 인덕터는 Center tapped – patterned ground shield를 이

용하여 Sub와의 Isolation을 키움과 동시에 인덕터의 Q를 증가시키도록 하였다. 인덕터는 또한

처음으로 Symmetric 인덕터를 분석하고 LNA에 사용하여 기존에 사용해왔던 Non-symmetric

인덕터를 사용한 LNA에 비해 거의 반이상의 면적 감소를 가져왔고 더군다나 성능 또한 spec.

을 만족할 정도로 설계가 되었다.

설계된 주파수 변환기(Mixer)는 double balanced type으로 구성 하였다. 이는 설계를 간단

하게 하면서도 원하는 성능을 얻는데 문제가 없어 Cascode 형태로 구현하면서 switch 효율과

gm트랜지스터에서의 이득과 선형성을 고려하여 Current bleeding을 이용하였다.

2) 수신단 VGA 설계

2.GHz 대역 WLAN 802.11g 및 WiMAX 802.16d 통합칩에 사용되는 수신단 variable Gain

Amplifier의 회로설계에 관한 것이다.

수신단 VGA는 최초 입력된 2GHz 신호가 LNA를 거치고 직접변환방식의 I, Q 수신단

Mixer를 거쳐서 Filter 에 입력되며, 이때의 신호는 20MHz 또는 10MHz band로 저역 필터링한

다. 저역 필터링 되는 신호는 입력정위 1V의 설계한 VGA로 입력되며, 입력된 신호를 ADC 입

력에 적합한 전압세기로 증폭하는 역할을 수행한다.

설계한 회로는 -60dB에서 +60dB의 이득조정 범위를 가지고 있으나, 실제 부의 이득은 사용

하지 않고 대부분 정의 이득을 사용하게 되며, 2004년 회로에 이득 조정회로 및 직류성분 제거

회로 등을 추가하며, 기존 3단의 게인 회로를 4단으로 조정하여 전체적인 이득을 상향 조정 하

였으며, 기타 입출력 매칭을 위한 회로 및 ESD 셀, DC offset cancellation enable/disable 회로

등을 추가하여, 전체적인 배치등을 수정하여 설계하였으나, 기본적인 회로 및 성능은 비슷하다

고 할 수 있다.

그림 3-2-7. 수신단 가변이득 증폭기 회로도

그림 3-2-8. 수신단 가변이득 증폭기 AC 특성

설계 목표 목표규격은 이득 60dB, NF=10, IIP3=0dBm, In=10KOhm, Out=500Ohm 으로 설

계하였으며, 선형성 및 넓은 대역폭을 얻기 위하여 active load를 사용하여 총 2.12mA !1.8V

의 소모전류와 이득 0dB시 1.5dBm, 60dB 이득시 -44dBm 의 선형성을 갖고 있다.

3) 수신단 저역통과필터 설계

수신단 저역통과필터(LPF)는 1차 L과 C로 이루어진 5차 Elliptic 수동필터를 트랜스컨덕터

(OTA)를 이용한 능동필터로 변환하여 설계 하였으며, WLAN802.11g / WiMAX 시스템용 저역

통과 필터에 사용될 목적으로 설계되어졌다.

설계된 필터의 특성은 그림 3-2-10에 나타내었다.

그림 3-2-9. 수신단 LPF 구조도

그림 3-2-10. 수신단 LPF 특성

4) 송신단 저역통과필터 및 가변이득 증폭기 설계

WLAN/WiMAX 저역 통과 필터를 설계하였다. 설계한 LPF는 2차년도 설계결과를 보왆여

보호회로 및 가변이득증폭기와의 인터페이스를 수정하여 집적화하였다.

간략한 설계 내용은 다음단의 VGA의 DC값을 1.3V에서 1V로 통일하였기 때문에 DC level

shifter를 제거하였다. 따라서 필터 마지막단 커패시터값의 기생커패시터값도 보정을 해주었다.

아울러 WiMAX mode시 리플특성이 약간 감쇄되는 것을 방지하기 위하여 Tr. Size를 개선하였

다.

그림 3-2-11. 송신단 저역통과 필터 설계 구조 및 스위칭 AC 특성

5) 송신단 가변이득 증폭기 설계

송신단 저역통과필터는 스펙에서처럼 -30dB에서 0dB까지의 선형 gain범위를 만족하기 위하

여 2단으로 설계하였으며, 전반적으로 고른 ac특성을 보인다. 설계된 dB-linear한 Gain Range는

-32.76dB에서 3.03dB를 가지고, Bandwidth는 WLAN802.11g의 채널대역폭을 포함하고 있으며

또한 Maximum gain @Rv=1.8V에서도 3dB Bandwidth는 28.6MHz에 이른다.

송신단 필터는 수신단의 ADC로 신호를 제공하는 것과 달리 송신단은 DAC출력을 받기 때

문에 일정한 세기의 입력 상태이며 이를 Tx VGA가 신호이득을 조절하여 송신안테나에 전달하

는 파워를 조절하는 방식이기 때문에minimum gain에서 maximum gain범위 내에서 신호왜곡은

없어야 한다. 아래의 transient simulation은 maximum gain mode에서 입력과 각 출력단의 신호

를 보여주고 있다.

그림 3-2-12. 송신단 저역통과필터

그림 3-2-13. 송신단 저역통과필터 AC 특성

6) 송신단 믹서 설계

송신단 mixer는 길버트 셀 형태를 기본으로 송신단 I, Q 가변이득 증폭기의 출력을 입력으

로 받아 I Q 신호를 혼합하며, 송신캐리어 주파수에 혼합된 I Q 신호를 실어 드라이버 증폭기

로 출력하는 기능을 수행한다. 본 송신단 믹서의 설계 주안점은 2004년도의 측정결과를 바탕으

로 가변이득증폭기와 인터페이스에서의 감쇄 및 드라이버 앰프와의 매칭등을 시뮬레이션을 통

하여 수정 설계하였으며, 특히 이득(0dB) 보다는 선형성(IP3=0dB) 에 중점을 두어 설계하였고,

출력 매칭은 드라이버 앰프와 conjugate 매칭을 하였다.

표 3-2-1. 송신 I, Q Mixer 회로 설계결과 요약

Parameter Specification unitLO PowerIF Power

-5 @2.45 GHz-15 @10 MHz

dBmdBm

Power Conversion Gain(280 Ohm Output Resistance)

4.6 @ LO= -5dBm with 2.45GHz

6 @ LO= 0 dBm with 2.45GHz

dBdB

IIP3 (input)OIP3(output)

2 @-5dBm LO6

dBmdBm

P1dB -12 @-5dBm LO dBmRF to LO Isolation 90 dB

Power Supply 1.8 V

Current Consumption(Total 12.24 mA @1.8 V)

Mixer Core Cell : 4.94 mABGR : 0.45 mA

LO Buffer : 6.8 mA

7) 송신단 드라이버 앰프 설계

송신단드라이버 증폭기는 Up-mixer와 전력증폭기 사이에 위치하여 Up-mixer의 작은 출력

신호를 증폭하여 전력 증폭기에 전달하는 medium signal level amplifier이다. 따라서 적절한

전력이득 및 출력 파워를 가져야 하고, 선형성 또한 중요하다. 또한 휴대용 배터리의 사용가능

시간을 고려하여 최대한 Low-power 설계를 필요로 한다.

설계된 회로는 2단 상보형 캐스코드 구조로서 20dB의 이득을 가지며, center-tapped

symmetric inductor를 사용하여 저전력 및 작은 면적이 소요된다. 출력은 상보형 100 ohm 매칭

으로 전력증폭기와 칩 외부에서 연결된다.

표 3-2-2. 드라이버 증폭기의 설계 결과 요약

Parameter This work Note

Supply Voltage 1.8V

Bias Voltage1st stage gate 0.6V

2nd stage gate 0.58V

Power Consumption 6.78mA * 1.8V = 12.2mW

Architecture Differential cascode 2-stage

Power Gain 21dB

P1dB 7.2dBm

IIP3 -16dBm (extrapolated at Pin = -50dBm) IMD3 < -35dBc

S11 -35dB

S22 -29dB

S12 -81dB

ImpedanceInput Conjugate of mixer output Balanced(108-j*212)

Output 100 Balanced

Chip Size 900um X 1200um

8) CMOS 전력증폭기 설계

전력증폭기를 CMOS로 설계할 경우, 대신호 모델의 부정확성 등으로 simulation을 통한성능

예측의 정확도가 떨어지므로 최대출력, 소신호 이득, P1dB 등의 몇가지 기본 spec.을 기준으로

설계하였다.

Source inductor degeneration 형태의 2단 증폭기 형태가 기본으로, bias를 위한 저항,

output matching을 위한 인덕터로 구성하였다. Inter-stage matching을 위해서 1단과 2단을 각

각 설계하여 연결하는 방법으로 설계하였다.

먼저 최대 23dBm의 출력을 위해서는 load-pull 측정 자료의 도움으로, 출력단의 소자크기를

1280um로 결정하였으며, first stage는 1/4의 크기로 결정하였다. 소자의 단위채널폭을 8um인

3.3V용 소자이며, 이로인한 게이트 저항의 증가는 증폭기의 입력정합 및 stability 향상에 도움

을 준다.

전력증폭기 출력단의 정합회로는 Q에 따라서 전력특성, 효율 성능이 민감하게 영향을 받을

뿐만 아니라, 큰 전류를 흘릴수 있어야 한다. 최대전력200mW를 위해서 출력단 DC 전류가 약

100mA 이상의 전류를 흘릴수있는 인덕터가 필요하다. 이를 위해서 metal 6의 metal폭이 30um

인 inductor를 사용하였다.

표 3-2-3. 2.4GHz용 fully integrated power Amp 성능 simulation 결과치

Target Simulation최대출력 23 dBm 19.24 dBm

Gain 25 dB 20.6 dB1dBo 15 dBm 15.3 dBmIIP3 15 dBm 15.7 dBm

P.A.E - 12.83 % (?)Stability K - 2.33

Vdd: 3.0V, Frequency: 2.4 GHz

9) WLAN/WiMAX 재구성형 주파수 합성기 설계

WLAN/WiMAX 주파수 합성기에 적용하기 위하여 2차년도의 제작 결과를 바탕으로 3차년

도에 보완 재설계를 수행하였다.

주파수 합성기 설계는 1차년도에는 Integer-N (fref = 1MHz), 2차년도에는 Fractional-N

(fref = 10MHz)로 설계되는 변천을 거쳤다. 원론적으로 본 과제에서는 주파수 합성기에서 합성

해내야하는 LO주파수가 1MHz의 배수가 되므로 굳이면적이 많이 소요되는 Fractional-N으로

할 필요가 없었으나, 성능 측면에서 Fractional-N을 유지하기로 하였다. 그러나 역시 칩 면적은

중요한 측면이므로 기존 Layout을 수정하여 면적 소모를 줄이도록 하였다. 또한 성능 보정 측

면에서의 공진기의 수정도 함께 이루어졌다.

PFD CPSCLC-QVCO/R

ProgrammableDivider

fREFfOSC

fVCO

3-WireInterface

Serial Data(Channel / RF Band Selection)

BufferPrescaler

LPF

fDIV

IIbQQb

CCD-FFPrescaler

up

dn

cs

CCR(Reset)Mixer drivers

DT

CT

SCCResonator control of

LNA

Modulator

그림 3-2-14. 설계된 주파수 합성기 구조

설계된 VCO는 아래 그림과 같이 LC VCO를 Ring type으로 연결하여 4 위상을 출력할 수

있으며 저전력 소모를 위하여 Complementary negative gm cell을 설계하였으며 광대역에 낮은

VCO이득을 만족하기 위하여 Switched Capacitor control을 사용하였다.

Vctl+ Vctl-

vco000vco180

vco000vco180

vco090 vco270

Bias

L

mp1 mp2mp3 mp4

mn1 mn2mn3 mn4

vc1 vc2

sw2sw3sw4 sw1

r1 r2 r3

c1 c2

mn5c3

sw2 sw3 sw4sw1

SwitchedCapacitorprogram

Vctl+

Vctl-

vco090

vco270vco000

vco180LC

VCOLC

VCO

4 (sw1, sw2, sw3, sw4)

C1C2C3C4 C1 C2 C3 C4

그림 3-2-15. 설계된 LC-VCO 회로도

표 3-2-4. 주파수 합성기 블록 측정 결과

Performances

Technology 0.18um Triple Well CMOS

Supply Voltage 1.8V

Area Consumption 1.7 x 2.25 mm2(PAD included)

DC Current Consumption 11.5mA (including measurement buffer)

Tuning Range 2 ~ 2.55 GHz

VCO Gain (Average) ~ 80MHz/V

Locking Time ~ 100us (simulation)

Loop Filter External 3rdorder passive type

Frequency Resolution fREF/213

Phase Noise (Average) -125dBc @1MHz

Spur Level -90 dB

그림 3-2-16. 주파수 Locking 특성(fvco=2.31GHz) @Vref=10MHz

그림 3-2-17. 주파수, 2GHz and 2.55GHz상태의 Free-running VCO의 위상 잡음 특성

3. 재구성형 RF SoC 통합칩 설계

가. 개요

본 항목은 2.GHz 대역 WLAN 802.11g 및 WiMAX 802.16d 통합칩에 사용되는 송, 수신단

전체 즉 LNA-Mixer-VGA-Filter 의 회로설계 및 검증에 관한 것이다.

그러므로 본 문서는 각 블록의 상세한 설계내용보다는 전체적인 인터페이스 및 신호의 흐름

을 파악하기 위하여 Transitient 시뮬레이션 결과 위주로 기술하였다.

전체적인 기능 설명으로 수신단은 외부에서 입력되는 2.4 GHz 또는 2.3GHz 찌무/WiMAX

신호가 LNA를 거치고 직접변환방식의I, Q 수신단 Mixer를 거쳐서 기저대역 신호로 변환되며,

이 신호는 Filter 에 입력되며, 이때의 신호는 20MHz 또는 10MHz band로 저역 필터링한다. 저

역 필터링 되는 신호는 입력정위 1V의 설계한 VGA로 입력되며, 입력된 신호를 ADC 입력에

적합한 전압세기로 증폭하는 역할을 수행한다.

송신단의 경우 모뎀에서 생성된 I, Q 신호는 DAC를 거쳐 아날로그 신호로 변환되어 송신

단 필터로 입력되며, 통신방식별(BW-20 MHz or 10MHz) 저역통과 필터링 하여 송신단 VGA

로 입력되고 이를 감쇄시켜 상향alrtjfh 입력되며, 믹서에서 캐리어 주파수로 변조되고 또한 I, Q

신호가 혼합되어 드라이버 앰프로 입력된다. 드라이버 앰프는 전력증폭기와 외부에서 연결되어

듀플랙스를 거쳐 안테나로 전송된다.

설계한 통합칩은 Fraction-N 주파수 합성기를 내장하고 있으며, 외부 온도보상된 TCXO 의

기준 주파수를 입력받아 통신방식별 채널에 맞는 캐리어 주파수를 생성하여 송수신단 믹서의

로컬 오실레이터(LO)를 제공한다 채널 설정은 현재 3-wired interface로 구성되어 PC와 연결되

며 이를 통하여 채널을 선택할 수 있다.

아래 그림은 통합칩의 구성도이며 전력증폭기는 2차년도에는 내부에 배치 하였으나, 면적

및 전원 배치 문제로 단일 칩으로 구성하였다..

그림 3-2-18. 재구성형 RF SoC 블록 구성도

나. 통합칩 수신단 회로설계 검증

제2절2에서 기술된 각 블록을 송, 수신단을 연결하여 각 path 전체에 대해 캐이던스 tool

로서 시뮬레이션을 수행 하였으며, 이 결과를 간략히 나타내며, 기타 기술문서에 기술하였다..

그림 3-2-19. 수신단 path 검증 파형

* Simulation 조건 및 결과

조건 : RF In : -90dBm input @ 2.202GHz, VGA Gain : 50dB (0.6 V)

결과 : VGA : 270mV (49.6dB voltage gain) 9.26MHz

Filter : 889uV (-1.85dB voltage gain)

Mixer : 1.1mV (15dB voltage gain)

LNA : 197uV (10.78dB voltage gain), RF Input : 57uV

위 시뮬레이션은 특정 입력을 입력하고 내부 VCO의 자체의 주파수에 따라 외부 RF 입력을

인가하여 시뮬레이션 한 결과로서 전체적으로 입력된 신호의 전달 특성을 알 수 있다.

그림 3-2-20. 수신단 path 검증 파형 (RF In=-120dBm)

위의 결과 파형은 RF Input = -120dBm @2.459GHz(2.23uV), LO=2.45GHz@-5dBm,

LNA High_gain (Gctl=0V), VGA=MaxGain Condition 일때 각 블록의 결과 파형을 나타내며,

Total Voltage gain=106dB, LNA_mixer Voltage gain=42dB, VGA Voltage Gain =63dB

(VGA Output swing (48.4mV)) 등을 알 수 있다

그림 3-2-21. 수신단 Filter-VGA Block의 Input offset= 100mV, Input signal=100mV 시의

입, 출력 파형

위와 같은 시뮬레이션의 주안점은 특정입력이 인가 되었을 때 정상적인 전압이득이

생성되는지의 여부와 입력전압이 DC offset을 가질때의 특성 동작 여부 및 최대 얼마 정도의

offset이 인가 될 때 도 정상 동작을 하는지의 여부를 알 기 위한 것으로 바로 위의 그림과

같이 2배의 offset이 입력 될때도 정상적인 출력형태로 추적되어 감을 나타낸다.

위의 좌측 그림은 중간축이 Filter 입력을 나타내며, 위 축은 I 채널 출력, 아래 축은 Q

채널의 출력을 나타낸다.

아래 결과는 Filter-VGA의 AC simulation 결과로서 WLAN Band로 Filter를 조정한 결과의

파형이다. 그림을 설명하면 140KHz 까지의 Band 는 VGA의 DC bandwidth로 나타난 결과이며

뒤 즉 9.9.67 MHz 의 제한은 Filter의 채널 밴드 rejection에 의해 나타난 결과이다

그림 3-2-21. Filter-VGA Block의 AC 특성 (WLAN : 20MHz and WiMAX 10MHz, Gain range: -60dB ~ +60dB)

다. 통합칩 송신단 회로설계 검증

그림 3-2-23. 송신단 full path 블록도

주파수 합성기를 제외한 Tx 모듈(LPF+VGA+MIXER+Drive Amp.)를 모두합쳐 schematic

시뮬레이션 하였다. 여기서 DA (Drive amp.)는 시뮬레이션 초기부터 transformer를 지원하는

1.2b모델로 설계되었기 때문에 1.25와 통합으로 시뮬레이션하는 것은 무리이다. 따라서 통합 시

뮬레인션을 위하여 DA의 transformer를 1.25버전의 개별 인덕터 모델로 변화하였다. (물론 모든

모델도 1.25버전으로 변환) 따라서 DA 출력의 시뮬레이션 특성은 실제값과 약간 다를 거라 생

각한다. 하지만 이러한 시뮬레이션을 하는 의도는 Tx MIXER에서 DA까지의 올바른 매칭특성

과 전체 모듈에서 DC동작상 문제가 없는지를 확인해 볼 수 있게 된다.

일단 전원에 의한 영향이 없도록 하기 위하여 아날로그 전원과 RF전원은 본드와이어 인덕

터 대신 아주 작은값의 저항으로 연결하였다. (거의 short) 이경우시뮬레이션 결과는 아래와 같

다. 전체적으로 하모닉이 별로 없이 정상적으로 동작하는 것을 확인할 수 있었다. 따라서 신호

path상에 문제(매칭이나 DC 동작점)가 되는 점을 없는 것으로 판단된다.

아울러 이때 소모되는 전력은 총 15.576mA @1.8V이며 각각 LNA+VGA+BGR에서

3.522mA, MIXER에서 4.943mA, Drive Amp. 에서 7.111mA를 소모한다.

그림 3-2-24. 송신단 출력 파형

조건: DA power: 0.35nH, MIX & Analog power: 0.3nH VGA max-gain (c_vga=1.8V), Vin=10MHz, PLO=-5dBm @2.45GHz, TT-mode

그림 3-2-25. 송신단 각부분 출력 파형 및 스팩트럼

제 3 절 2GHz 대역 재구성형 RF SoC 제작 및 측정

1. 통합칩 도면 설계 및 제작

RF SoC의 도면 설계 및 제작은 TSMC 0.18um RF & Mixed-mode 공정기술을 사용하였다.

사용된 design Kit은 PDK V.125로서 모든 layer 정보 및 library 를 v125 PDK를 사용 설계되

어 졌으며, 회로설계 및 도면 설계, 검증을 완료하여 통합칩을 제작하였으며, 제작된 Die 상태의

재구성형 RF SoC 사진을 그림 3-3-1에 보여주고 있으며, 개별칩으로 제작한 전력 증폭기의

Die 형태의 사진을 그림 3-3-2에 나타내었다. 이와 같이 제작 된 Die를 아남반도체에 용역 의

뢰하여 MFF2 형태의 패키지를 어셈블리 하였고, 측정을 위해 이에 따른 측정 부가회로 설계

및 PCB 설계를 수행하였다.

그림 3-3-1. RF SoC Die Photo (Layout 3.9mm x 3.8mm)

그림 3-3-2. Power Amp. Die Photo

아래 그림에 제작된 패키지가 실장된 SoC 검증용 보드를 보여 주고 있다. RF SoCdml 경우

72핀 MLF2 형태의 패키지로 제작 하였으며, 전력 증폭기의 경우 왼쪽 그림이며 20핀 MLF2

형태로 제작 되었으며 이를 검증용 보드에 실장한 것이다.

그림 3-3-3. RF SoC 및 PA가 실장된 보드

2. 통합 칩 측정

제작된 SoC는 검증용 보드를 사용하여 기능 및 성능을 검증하였다. 아래 표는 통합칩의 전

체 전력소모를 나타내였다.

표 3-3-1. RF SoC 전력소모

Parameter Conditions Typical Value Remark

Supply VoltageOperating Voltage 1.8 V R, Tx Part

PA Operating Voltage 3.0 V Power Amplifier

Total Current without PA RF SoC Total Current 120 mA @ 1.8 V (216 mW)

Rx : 50mA, Tx=70mA

Board External Current Include

PA Current 3 V Supply Voltage 45 mA (135 mW) Gain : 16 dB

아래 그림은 통합칩의 외부에서 입력되는 TCXO의 기준신호원의 입력과 설정된 주파수

가 locking 되는 주파수를 측정한 결과이다. 자세한 측정 결과는 앞단원에 기술되어 있다.

그림 3-3-4. 락킹된 주파수 합성기의 출력 파형 (2.3011GHz)

그림 3-3-5. Rx I and Q 파형 및 Spectrum (-75 dBm Input)

그림 3-3-6. Tx output Mask 및 Spectrum (LO=2.39GHHz)

Measurement

최대출력 19.7 dBm

Gain 16 dB

1dBo 18 dBm

P.A.E 25 %

Vdd: 3.0V, IDD=44mA @ Frequency: 2.4 GHz

그림 3-3-7. PA 측정 결과

그림 3-3-5는 수신단 특성을 측정한 결과이다. 왼쪽 사진은 RF 입력 -75 dBm을 인가한 상

탱서 최종 출력인 VGA 출력을 측정한 I, Q 파형이며 오른쪽은 I path의 스텍트럼이다. 그림 3-3-6

은 송신단의 출력인 driver Amp의 출력을 측정한 결과이며 10MHz 의 송신신호의 mask와 스텍트

럼이다. 이와 같이 통합칩의 측정결과 정상적인 동작을 수행함을 확인 할 수 있었으며, 현재 시스템

적용을 위한 보드 수정 및 VSA 장비를 이용한 상세한 성능 및 특성을 측정 중에 있다.

제 4 절 결론

아동통신 단말기의 다기능, 고집적 및 다중서비스의 추세에 따라 단말기용 RF IC의

one-chip solution을 추구하기 위한 RF 기술이 개발되고 있다. 본 과제는 H/W 구성이 다중 경로가

아닌 단일경로로 구성하여 서비스 모드의 변화에 따라 구성회로의 특성을 가변하여 다중모드 서비

스를 일부 가능케 하는 재구성형 (Reconfigurable) 단말기 핵심회로 및 SoC 기술 개발이다.

기존 구성방식은 다중모드에 따라 각 개별적인 경로를 가져야 하나, 재구성 구조의 경우 단

일경로로 주파수 및 이득특성을 가변하여 구현이 가능함으로써 간략화 및 저전력, 다중모드에

적합하다고 할 수 있다.

개발된 재구성 RF SoC는 직접변환방식을 사용하는 구조로서 송신부, 수신부, 주파수합성기

가 집적화되었으며, 외부에 역시 본 과제에서 개발된 전력증폭기를 사용하여 WLAN 802.11g 표

준을 기반으로 내부 핵심회로의 가변기능을 구현하여 WiMAX, WiBro를 수용할 수 있는 재구

성형 구조로 구성되어 있다.

사용된 요소기술로는 RF 가변 매칭회로기술, 출력특성 가변, 다중 대역용 주파수 합성기의

가변기술 필터의 주파수대역폭, 가변이득 및 고집적화를 위한 구조기술 및 회로기술을 포함하고

있다.

특성 및 성능 시험 결과 RF SoC 자체의 기능시험을 완료하여 정상 동작을 확인 하였으나,

시스템 적용을 위한 무선랜 신호원 및 WiMAX 신호원을 이용한 VSA 시험 등은 현재 수행 중

에 있다. 이는 RF SoC의 기준신호원과 모뎀 및 콘트롤 보드의 기준 신호원의 차이 때문이며,

현재 인터페이스 및 회로, 보드 등의 수정을 진행하고 있다.

앞으로 위 시험을 완료하고 가능성이 확인 될 경우 기술이전 가능 업체를 물색하여 기술이

전을 추진 할 계획이며, 현재도 중소벤쳐기업 2군데와 업무 협의를 하고 있으며, 이를 통한 재

구성 RF 통합칩 부품의 유연성을 특징으로 단기간에 시스템 개발 가능하여 이전 설계기술 및

RF 핵심회로 기술을 이용하여 다양한 제품개발을 유도 할 수 있다.

이외 개발된 칩의 응용분야로는 직접적으로 2GHz 대역 WLAN 802.11g/b, WiMAX RF

Transceiver에 적용 될 수 있으며, 기타 무선단말기의 RF Block IP 제사용 또는 핵심블럭의 자

체 IP화를 통하여 재사용 할 수 있다.

< 참 고 문 헌 >

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Amplifiers," IEEE J. Solid-State Circuits, vol. 39, pp. 24-34, Jan. 2004.

제 4 장 저전력 무선통신 단말

플랫폼 기술개발

제 1 절 저전력 WLAN/WiMAX 단말 SoC용 플랫폼

저전력 고성능 WLAN 및 WiMAX 미디움 액세스 제어기 구조 설계 및 저전력

WLAN/WiMAX 단말 SoC 용 플랫폼 참조 모델을 제공을 목적으로 연구 진행함. 저전력

WLAN/WiMAX 단말 SoC 용 플랫폼은 WLAN/WiMAX 통합 ASIC 칩 제작, 저전력 운영체제

기반 미디움 액세스 제어기를 특징으로 함. 이를 위해 WLAN 용 MAC 구조를 기술하는 SDL

및 C 참조 모델을 개발하고, 하드웨어/소프트웨어 분할을 통해 고성능화 달성하였고, 저전력 운

영체제 참조 모델을 개발하는 한편, WLAN/WiMAX 단말 SoC 개발을 위해 ASIC 칩 제작에

적합한 구조의 저전력 단말 SoC용 플랫폼 하드웨어를 제작하여 저전력 WLAN/WiMAX 단말

SoC 기반 기술 확보하였음.

1. 저전력 단말 SoC용 플랫폼 하드웨어

그림 4-1-1에서 볼 수 있는 SoC 플랫폼 하드웨어는 동적 전원 전압 변경, 동적 주파수 변

경, WLAN/WiMAX MAC 임베딩, WLAN/WiMAX PHY 통합 ASIC 설계와 같은 사항들을 고

려하여 설계 제작 되었음.

가. 동적 전압/주파수 변경 지원 가능

나. WLAN/WiMAX 통신 보안 지원 가능

다. USB- WLAN/WiMAX 네트워크 디바이스 지원 가능

라. WLAN/WiMAX PHY 통합 ASIC 설계 지원 가능

그림 4-1-1. 저전력 단말 SoC용 플랫폼 하드웨어

2. 저전력 단말 SoC용 플랫폼 부트로더

저전력 단말 SoC에 적절한 ARM926EJ-S Versatile Platform Board에 저전력 운영체제를

올리기 위해서 필요한 부트로더를 포팅. 부트로더는 공개 소스인 u-boot를 수정하여

ARM926EJ-S Versatile Platform Board를 지원하기 위해 하드웨어 초기화 루틴을 개발. 이를

위해 플래시 인터페이스 코드 수정, CPU 리셋 코드 수정, 지연 타이머 코드를 수정

가. u-boot 코드 분석

- versatile의 하드웨어 초기화과정을 별도의 boot-monitor에서 실행하는 것을 가정하고 있

기 때문에 - 하드웨어 초기화 루틴이 들어 있지 않음.

- Flash memory 인터페이스에 오류가 있음.

- CPU 리셋 코드에 오류가 있음.

- 딜레이 타이머에 오류가 있음.

그림 4-1-2. 부트로더 디렉토리

나. 코드 수정

대부분의 디렉토리는 u-boot 보드에따라서 변하지 않는 소스들이 들어있으며 새로운 보드

를 포팅하기 위해서응 위의 세 디렉토리를 수정. u-boot에서 지원하지 않는 디바이스를 새로

추가할 경우 다른 데렉토리도 수정이 필요하나, versatile 의 경우 위의 3가지 board/, cpu/,

/include 디렉토리만 수정하였음.

다. 부트로더 테스트

그림 4-1-3는 부트로더 실행 결과이다. RAM 설정이 성공적이고, CPU 리셋 문제를 해결하

였기에 부트로더가 실행되면서, flash 접근 및 부트로더의 정상 동작으로부터 flash 인터페이스,

지연 타이머 문제가 해결되었음을 알 수 있음.

그림 4-1-3. 부트로더 실행 결과

3. 저전력 단말 SoC용 플랫폼 운영체제

가. 낮은 인터럽트 지연 및 저전력 CPU 스케쥴러

낮은 인터럽트 지연: 2.6 트리에서 이미 많은 곳에 존재하는 비활성 스케쥴링 지점들의

might_sleep()이 동작하는 임의의 코드 지점은 그 지점에서 sleep할 준비가 되어 있으므로, 이

들 디버깅 확인 지점들을 스케쥴링 가능 지점들로 활성화 함으로써 낮은 인터럽트 지연 달성.

쓰레드 soft/hard irq 구현을 통해 dlsxjfjqxm 처리 루틴을 스케쥴링함으로써 커널의 97% 이상

이 preemptible 함. 드라이버 초기화 루틴을 제외하고는 ~1 msec 이상의 지연 발생여지 제거.

나. 저전력 CPU 스케쥴러

동적 전압/주파수 제어 프레임웍 지원은 물론이고, 유휴 주기동안 스케쥴러의 활동마저 억

제함으써 저전력 달성. 시스템이 아이들 상태로 진입할 때마다 다음 타이머를 찾고 그 타이머

가 충분히 멀면 주기적인 1/Hz 타이머 인터럽트를 끄고 언급한 타이머가 만기되는 시점에 타

이머 인터럽트를 설정하는 방식

다. 고분해능 타이머

가변 주파수를 가지는 시스템에서도 절대 시각에 대한 마이크로 초 단위의 고분해능 타이

머 지원. 종래의 interval timers, posix-timers, high resoution timer 지원

라. IO 우선순위 지원 스케쥴러

IO 스케쥴링은 나이스 값 및 실시간 우선순위와 무관하게 쓰레드별로 조절 가능하며, io 우

선순위가 없는 경우와 비교하여 전체 밴드폭은 변화 없이, 쓰레드별 순간 평균 실행 시간 및

전체 실행 시간은 균등한 반면 쓰레드별 밴드폭들은 쓰레드의 클래스에 따라 달라짐. 다양한

우선순위를 가지는 7개의 읽기 쓰레드에 대한 테스트는 다음과 같음.

그림 4-1-4. IO 우선순위 지원 스케쥴러 효과

마. 암호화 하드웨어 가속

낮은 CPU 점유율을 유지하며 100 Mbps급 암호화 하드웨어 가속 지원

그림 4-1-5. 암호 가속 드라이버 성능 측정 결과

제 2 절 무선랜/WiMAX MAC

1. 고성능 저전력 802.11 MAC protocol 개발

IEEE802.11 a/b/g 용 MAC을 위해 작성된 고성능화 및 구조화된 SDL 모델 표준을 구현하

였다. MSC (Message Sequenc Chart)와 TTCN test pattern을 통해 검증된 MAC SDL 모델을

telelogic Cmicro 컴파일러를 이용하여 C 소스로 생성하였다. 이 때 MAC SDL 모델 구현 시

MAC 기능의 최적화를 위해 부분적으로 PR based SDL과 C로 작성하여 최적화된 C 소스를

생성하였다. 생성된 C 소스를 리눅스에 포팅하여 ethernet을 통해 MAC 기능을 부분적으로 검

증하였다. 추가적인 HW/SW 분할 작업을 통해 저전력 고성능 MAC을 구현하였다. 기본적으로

ETRI MAC SDL 모델은 모듈라하게 설계되어 MAC 하드웨어와 소프트웨어의 분할의 자유도

가 매우 높으며 따라서 저전력 설계가 비교적 쉬운 장점이 있다. 모듈라한 세부 프로세스 구조

는 802.11i,e,f 표준 적용에 용이하다.

가. SDL 모델 구조 및 인터페이스

MAC 프로토콜의 구조 그림 4-2-1는 녹색 블록의 MAC layer management 기능을 수행하

게 되는 소프트웨어 부분과 파란색 블록의 medium access와 직접 관련되는 하드웨어 부분으로

구성된다. 회색 부분은 SAP interface로 MLME SAP 과 MAC DSAP은 소프트웨어적으로 구

현되는 반면 PHY SAP은 PLCP 단과 하드와이어 되는 부분이다. 그림 4-2-2에서의 빨간색의

HW interface 분할에 해당하게 된다.

PHY SAP

Traffic control and synchronizationCSMA/CA channel access

radio mgmte.g. scanning

shared-keyauthentication

addressing

associationmanagement

power management WEP

MLME SAP

managementinfo base (MIB)

MSDU

MPDU

MMPDU

Frame Coder

Fragment

MAC DSAP

PHY SAPPHY SAP

Traffic control and synchronizationCSMA/CA channel access

radio mgmte.g. scanning

shared-keyauthentication

addressing

associationmanagement

power management WEP

MLME SAP

managementinfo base (MIB)

MSDU

MPDU

MMPDU

Frame Coder

Fragment

MAC DSAPMAC DSAP

그림 4-2-1. MAC protocol 구조

다음의 그림 4-2-2는 IEEE 802.11 WLAN 의 MAC의 구조를 한눈에 볼 수 있는 상위 블

록도이다. 하드웨어 및 소프트웨어 분할이 가능한 영역을 빨간선으로 나타냈다. 가능한 하드웨

어 분할 영역을 최소로 할 경우, 파란선으로 표시된 timing critical functions 경계선 이상에서

는 MAC management 와 MSDU를 MPDU로 mapping하는 것과 관계된 신호들이 처리된다. 반

면, 그 파란색 경계선 이하에서는 Synchronization, slot timing, 기타 micro second 타이머,

DCF/PCF등에 따른 신호들이 처리 된다.

그림 4-2-2. ETRI MAC SDL Top block structure

MPDU 송수신과 관련된 PHY SAP은 MAC 과 PHY 계층을 연결하며 표준에서 정의된

PHY SAP primitive 신호를 사용하는데 다음과 같다.

MAC과 PHY의 인터페이스 채널은 그림 4-2-2에서 확인할 수 있다. 동기화 모듈과 연동되

는 g_PhyPS, 및 Traffic control 블록과 연결되는 g_PhyFX 이 있다. g_PhyPS는 MAC 내부에

서 c_ps 신호 라우트 (Signal Route)에 해당하며 PHY를 doze나 wake 하는데 사용된다.

g_PhyFX는 g_TX_Phy, g_ Cca , 및 g_RX_Phy로 구성된다.

g_TX_Phy:

PhyTxStart.request(Integer, Rate, Service, Integer) - TX 데이터 시작 요구

PhyTxStart.confirm - TX 데이터 시작 요구 확인

PhyData.request(Octet) - TX 데이터 요구

PhyData.confirm -TX 데이터 요구 확인

PhyTxEnd.request - TX 데이터 끝 요구

PhyTxEnd.confirm - TX 데이터 끝 요구 확인

g_ Cca:

PhyCcarst.request – CCA reset 요구

PhyCcarst.confirm – 사용되지 않음

PhyCca.indication(Ccastatus) – CCA 상태 표시

g_RX_Phy:

PhyRxStart.indication(Integer, Integer, Rate, Service) - RX 시작 표시

PhyData.indication(Octet) - RX 데이터 표시

PhyRxEnd.indication(PhyRxStat) - RX 끝 표시

ETRI SDL 모델을 살펴보면, STA/ AP 모드와 IBSS/BSS 모드를 모두 포함하는 구조로서

상위 블록 "DesignMAC"은 [그림 4-2-2] 와 같은 10개의 블록으로 구현이 되어 있다. 각 블록

내에는 1 ~ 6개의 프로세서가 존재하는 계층적인 구조로 구현이 되어 있다.

1) DataModuleInterface 블록은 상위 LLC와의 I/O 인터페이스에 해당하는 블록으로서

MA_UNITDATA.request, MA_UNITDATA.indication과 MA_UNITDATA_STATUS.indication

들을 이용하여 상위 LLC와 data:data_module 블록과의 인터페이스를 제공한다.

data:data_module 블록은 데이터 송신 요구에 대한 유효성 검사 및 프레임 헤더 생성 과정과

LLC에 수신 프레임 통보 및 프레임 헤더 제거 기능을 수행한다.

2) frag:Fragmenter 블록은 frag 와 defrag의 두 개의 프로세서로 구성되어 있는데,

MGMT:management_modlue 블록으로부터 MAC 관리정보를 주고 받고 하면서 각각 디프레그

먼트와 프레그먼트 작업을 하게 된다. 즉, 하위로부터 온 프레임을 (프레그먼트 되었다면 디프

레그먼트 작업을 거쳐) MSDU 와 management 정보를 분리하는 작업을 한 후 각각 상위 블록

에 전달하거나, 상위 블록에서 온 MSDU 와 management 정보를 (프레그먼트 작업을 거친 후)

조합해서 하위 Coder:Frame_Coder 블록의 Encoder 프로세서로 전달되게 된다.

3) Coder:Frame_coder 블록은 Encoder 프로세서와 Decoder 프로세서로 구성되어 있다.

Encoder 프로세서는 frag:Fragmenter 블록으로부터 정보를 받아 WEP:Privacy 블록에서

encryption 기능을 수행하고 MPDU를 생성하여 하위 TC:Traffic_Control 블록의 output_queue

프로세서로 보내는 역할을 수행한다. Decoder 프로세서는 하위 TC:Traffic_Control 블록의

Receiver 프로세서로 부터 받은 MPDU를 decryption 기능을 수행하고 frag:Fragmenter 블록의

defrag 프로세서로 보내는 역할을 수행한다.

4) TC:Traffic_Control 블록은 Coder:Frame_coder 블록과 하위의 PHY SAP 인터페이스에

서 MPDU의 교환을 담당하는 기능을 수행하는데, Octet 단위의 MPDU 전송, FCS 생성 및 추

가, Timestamp 삽입 기능 등을 수행하는 Transmitter 프로세서와, 프레임 주소 판별 기능, 중

복 프레임 검출 기능, 수신 프레임 분석 후 관련 블록에 통보하는 기능을 수행하며, Octet 단위

MPDU 수신, FCS 검사 및 길이, 프로토콜 버전, PHY 수신 상태 검사, Timestamp 추출 기능,

프레임 수신 완료 시간 기록 기능 등을 수행하는 Receiver 프로세서와, TX/RX Coordination와

관련하여 PHY CCA와 virtual carrier sense (NAV)를 토대로 채널 상태를 관리하고 IFS 및

slot timing 제공하는 기능을 수행하는 access_timer 프로세스와, Coder:Frame_coder 블록으로

부터 MPDU queuing과 관련하는 output_queue 프로세서와, backoff window와 DCF 및 PCF

기능, RTS, ATIM 프레임 생성 기능과 ACK 생성 기능 및 ACK, CTS, CF-Poll 수신, 통보 기

능등을 주관하는 controller 프로세스로 구성되어 있다.

5) ManagementModuleInterface 블록은 상위 LLC와 I/O 인터페이스를 하는 블록으로서

MlmeReset_request, MlmeStart_request, MlmeJoin_request, 와 MlmePowermgt_reqeust들을 이

용하여 하위 MGMT:management_module 블록과의 인터페이스를 제공한다. 특히 setup

primitive를 사용하여 본MAC entity가 STA/AP인지를 구별한다.

6) MGMT:management_module 블록은 station_config, station_connect,

association_handler, authentication_handler, connection_manager, mib_proc의 6개의 프로세스들

로 구성되며, MIB 접근, MLME request나 confirm에 대한 필터링 기능, Scan, join,

Beacon/dwell, awake/doze timing, (re/dis)association, (de)authentication, start IBSS, STA 모

니터링 기능을 수행한다.

7) PC:Power_Control 블록은 p_control 프로세스로 된다. 상위의 MGMT:management

_module 블록으로부터의 하위 Sync:Synchronization 블록에 wake, doze, sleep 신호들을 주고

TC:Traffic_Control 블록의 Receiver 프로세서로부터 PSIndicate 신호와 PSEnable 신호를 받아

상위의MGMT:management_module 블록에 전달하는 역할을 수행한다.

8) Sync:Synchronization 블록은 TSF 설정에 관한 Sync_TSFTimer 프로세스와, STA/AP,

IBSS/BSS 모드에 따라 beacon, TIM/DTIM, ATIM을 생성하거나 받는 기능 등을 수행하는

Sync_Control, Sync_Generate_Beacon 과 Sync_WaitForBeacon 프로세서들로 구성된다.

나. MAC 프로세서의 H/W 구현 방안

MAC 프로세서를 H/W로 구현 하는데 Timing 요구 사항을 고려한 Critical path를 하드와

니어 로직으로 구현하는 방안을 제시한다.

MAC 프로토콜을 8 개의 블록으로 설계하였다. 그리고, 각 블록 내에는 1 ~ 6개의 프로세

서가 존재하는 계층적인 구조로 SDL Program 하였다. H/W 설계에서 필수적으로 하드웨어화

해야 하는 기능을 선별하여 구현하며, 나머지 기능은 최대한 S/W(펌웨어)로 구현하는 방안을

제안한다. Timing 요구사항을 고려하여 이러한 기능 블록들 중 Critical path가포함되어 있는

블록을 선별하고자 한다.

반드시 H/W 구현을 필요로 하는 기능은 우선, 주소 해석(address decoder) 기능으로 CPU

와 PHY PLCP/PLME와의 인터페이스를 위한 각종 제어 레지스터들의 값을 읽거나 쓰기 위해

서 CPU와 연결된 주소 버스(address BUS)와 읽기/쓰기 제어 신호(R/W)를 입력으로 받아 필

요한 제어 신호를 생성하는 것이다. 인터럽트 생성 (interrupt generator)은 송신 관련 인터럽트

레지스터나 수신 관련 인터럽트 레지스터들의 정보를 이용해 CPU에게 인터럽트 요구 신호를

생성한다. 인터페이스 레지스터 (interface registers) 들은 각종 제어 레지스터들을 포함한다.

CPU가 수신 FIFO의 데이터를 읽거나 또는 특정 인터페이스 레지스터의 값을 읽는 기능과 송

신 FIFO에 송신 데이터를 넘겨주기 위한 기능과 데이터 저장 장소를 가진다.

다음 그림 4-2-3은 Timing Critical path에 관해 각 블록의 기능별 특징을 보여준다.

그림 4-2-3. 기능별 구성 블록 HW/SW partitioning

1) DataModuleInterface, data:data_module와 frag:Fragment 블록

타이머나 인터페이스 레지스터 등 Timing Critical path가 없으므로 S/W로 처리하는 것이

용이하다. 선택적으로 CRC 체크를 통해 frame bursting 기능 구현시 Timing 요구사항을 만족

시키기 위해 부분적 하드와이어 설계를 필요로 한다.

2) Coder:Frame_Coder와WEP:Privacy 블록

암복호와 기능은 처리 속도에 Timing 요구사항을 S/W로 만족시키기 어려움으로 하드와니

어 설계를 필요로 한다.

3) ManagementModuleInterface, MGMT:management_module 블록

Scan, Join, Beacon/dwell, awake/doze timing, (re/dis)association, (de)authentication, start

IBSS, monitor of STA & power save mode 기능을 수행한다. 이 블록에서는 2개의 타이머가

사용되는데, 이것 들을 살펴 보면 다음과 같다. Association(접속)에 필요한 Time out 발생 타

이머, Authentication Request/Response(인증 요구 응답)에 필요한Time out 발생 타이머이다.

이들 타이머는 msec 단위의 제어를 필요로 하므로 MAC 전용의 Microprocessor의 성능과 실

시간 운영 체제의 성능에 따라 H/W 설계를 추천한다. 그 이외의 기능은 타이머나 인터페이스

레지스터 등 Timing Critical path가 없으므로 S/W로 처리한다.

4) Sync_Synchronization 블록

이블록에서는 BSS내의 모든 STA들에 대한 동기를 유지하기 위한 지역적인 TSF 타이머

외에도, passive, active scanning에 관련된 3개의 타이머, 다음 TBTT 설정에 필요한 Beacon

타이머, 그리고 Power control 모드에서 wakeup에 관련된 타이머를 가진다.

TC:Traffic_Control 블록과 송수신 위한 인터페이스 레지스터를 필요로 하므로 전용 H/W를 설

계해야 한다.

5) TC:Traffic_Control 블록

이블록에서는 6개의 타이머가 사용되는데, Probe delay interval에 필요한Time out 발생 타

이머, Rx_Coordination을 위하여 다음 Short IFS 설정에 필요한 타이머, Transmission

Coordination에서 송신에 필요한 Time out 발생 타이머, NAV 설정에 필요한 Time out 발생

타이머, RTS 송수신 시 설정되는 타이머, 다음 SIFS, PIFS, DIFS, EIFS 설정에 필요한 타이머

가 사용된다. 이들 타이머는 sec 단위의 제어를 필요로 하고, PHY와 접속하여 송수신 위한 인

터페이스 레지스터를 필요로 하므로 전부 또는 일부의 전용 H/W를 설계해야 한다.

Transmitter 프로세서는 Timing 요구사항을 고려할 때 Critical path로서 하드와니어 로직으로

구현되어야 하는 부분으로서, Coder:Frame_Coder 블록으로부터 송신할 MPDU를 받은 후 1

Octet 단위로 CRC를 계산하면서 데이터를 송신한다. 송신 데이터를 다 보낸 후 계산한 CRC를

연이어 붙여 보내고 PhyTxEnd.request 신호를 송신한 후 PhyTxEnd.confirm 신호를 기다린다.

Frame가 Beacon이나 Probe Response일 경우는 Time stamp를 삽입한다. Receiver 프로세서

또한 Timing 요구사항을 고려할 때 Critical path로서 하드와니어 로직으로 구현되어야 한다.

PHY로부터 1 Octet 단위로 CRC를 점검하면서 PhyRxEnd.indication 신호가 들어올 때까지 반

복하여 수신한 데이터를 모아 하나의 PDU를 만들어 상위 Coder:Frame_Coder 블록의 Decoder

프로세서로 보낸다.

그림 4-2-4는 timing critical path인 프레임 송수신에 관련된 MAC hardware 부분과

software module 부분으로 구성되는 전체 MAC 구조를 나타낸다. 세부 기능 블록의 기능은 다

음과 같다.

ControlInput_Buffer Output_Buffer

Tx-BufferRx_Buffer

Timer Unit

AMBA bus

PHY SAP

RX data Tx data

AMBA bus

MAC Control signals MPDU (Data, Management frames )

PHY Interface

PHY SAP

CRC check CRC generator

DMA Interface

MemoryARM 9 processor core running MAC

softwareDMA

PHYPHY SAP

AMBA AHB bus

MAC Hardware block

Control

Buffers

CRC

Timer unit

PHY Interface

WEP

Header decoding

FrameType?

Timestamp 삽입

CRC generation

Beacon or ProbeResponse

Others

Tx-Buffer

채널상태분석,Backoff,

송신타이밍제어

CRC check

프레임유효성검사

프레임 필터링

DCF/PCF프로토콜 처리

MAC Software Module

PHY-PLCP

MPDU(Data, Mgt frames) MPDUs(Data, Mgt Frames)

Rx Control Frames

Upddate NAV

IFS_control,Timestamp

CCA

Tx frame Rx frame

Tx Control Frames

Intput_BufferOutput_Buffer

DMA Interface

PHY 인터페이스

Control block

Rx-Buffer

ControlInput_Buffer Output_Buffer

Tx-BufferRx_Buffer

Timer Unit

AMBA bus

PHY SAP

RX data Tx data

AMBA bus

MAC Control signals MPDU (Data, Management frames )

PHY Interface

PHY SAP

CRC check CRC generator

DMA Interface

MemoryARM 9 processor core running MAC

softwareDMA

PHYPHY SAP

AMBA AHB bus

MAC Hardware block

Control

Buffers

CRC

Timer unit

PHY Interface

WEP

Header decoding

FrameType?

Timestamp 삽입

CRC generation

Beacon or ProbeResponse

Others

Tx-Buffer

채널상태분석,Backoff,

송신타이밍제어

CRC check

프레임유효성검사

프레임 필터링

DCF/PCF프로토콜 처리

MAC Software Module

PHY-PLCP

MPDU(Data, Mgt frames) MPDUs(Data, Mgt Frames)

Rx Control Frames

Upddate NAV

IFS_control,Timestamp

CCA

Tx frame Rx frame

Tx Control Frames

Intput_BufferOutput_Buffer

DMA Interface

PHY 인터페이스

Control block

Rx-Buffer

그림 4-2-4. 송수신 관련 MAC 하드웨어 블록

DMA 제어기는 중앙처리장치 메모리에 설정된 큐 영역과 MAC hardware block 간에 데이

터를 실시간으로 전달하기 위한 직접 엑세스 제어 기능을 수행한다. MAC hardware block 내

부의 DMA interface는 DMA와 하위 송수신간 채널간의 입출력을 제어하기 위한 제어기능을

수행하는데 control 블록으로부터의 Rx/Tx turnaround를 위한 인터럽트신호를 받는다.

Timer Unit 블록은 control 블록의 제어를 받는데, MAC H/W에서 필요한 타이머 동기기

능, IFS와 슬롯 타이밍 발생 타이머 동기기능, beacon 타이밍 발생, 공용 클럭 발생등의 기능을

수행한다.

Tx-Buffer 블록은 송신 FIFO에 저장된 프레임 또는 MPDU를 control 블록의 제어를 통해

IFS 타이밍에 동기 시켜 출력하기 위한 제어기능과 유효성 제어 및 유효성 비트 삽입,

timestamp 삽입 기능을 수행하여 물리계층으로 전달하는 기능을 수행한다. Control 블록의 제

어를 통해 프레임 전송의 실패 시 재전송하게 된다. Rx-Buffer 블록은 수신된 프레임을 control

블록으로 보내 유효성 검사와 필터링 과정을 거쳐서 해당 블록으로 정보를 통보하거나 데이터

를 전달하는 기능을 수행한다. 프레임의 유효성 검사는 CRC 처리결과 확인 및 프로토콜 버전

검사, CTS 프레임 수신 타임아웃 제어, beacon 또는 Probe Response 프레임의 timestamp 추

출, 수신된 프레임이 지원되는 프로토콜 버전인지를 확인하는 과정을 포함. 필터링 과정은 수신

프레임의 주소를 파악하여 그룹주소여부, 자신에게 전달되는 프레임인지 여부 등을 확인하게

된다.

Control 블록은 MAC hardware block내에 다른 모든 블록들을 제어하는 기능을 수행한다.

표준에 정의된 기능 이외에도, clock gating 제어를 통해 기능 블록의 저전력을 달성한다.

Control 블록은 또한 CRC check 블록의 처리결과와 Tx-Buffer 레벨의 변화 정보를 모니터링

하여 상위 MAC software module에서의 DVFS module과 통신하며 적절한 전압과 주파수 제

어 신호를 받아 하위 블록의 구동 클럭과 전압을 조절하게 된다.

PHY Interface 블록은 물리계층과 MAC H/W 간에 규정된 제어신호 및 트래픽 데이터를

상호 전달하는 기능을 수행한다.

그림 4-2-5는 MAC과 PLCP 단의 표준에서 정의하는 PHY SAP interface와 PLME SAP

interface를 나타낸다. 여기서 PLME SAP은 구현하지 않았다.

MAC PHYPLCP

PhyRxStartInd

PhyDataInd

PhyRxStatus (4bits)

PhyCs (2bits)

PhyCcaRstReq

PhyTxStartReq

PhyTxData (8bits)

PhyTxEndReq

PhyTxStartCon

PhyDataCon

PhyTxEndCon

PlmeGetReq

PlmeSetReq

PlmeRstReq

PlmeCharReq

PlmeGetCon

PlmeSetCon

PlmeRstCon

PlmeCharCon

TxLength (12bits)TxRate (4bits)

Service (16bits)TxPwrLevel (3bits)

Rxlength (12bits)

RxRate (4bits)RSSI (8bits)

PlmeRxPara (24 bits)PlmeTxPara (24bits)

PhyRxData (8bits)

PhyCcaInd

PhyRxEndInd

PhyDataReq

PHY SAP

Dozewake

PreambleType (1bits)

Modulation (3bits)

PreambleType (1bits)

Modulation 3bits)

PHYCPU

AMBA AHB Bus

HSEL_CTRL

HWRITE

HTRANS(1:0)

HADDR(31:0)

HSIZE(2:0)

HBURST(2:0)

HWDATA(31:0)

HREADYin

HRDATA_DATA(31:0)

HREADY_DATA

HRESP_DATA(1:0)

HCLK

HRESET

HSEL_DATA

HRDATA_CTRL(31:0)

HREADY_CTRL

HRESP_CTRL(1:0)

SRESET_CTRL

IRQ

CLKTxCLK

TxEnable

TxReadyTxData (7:0)

TxEnd

RxEnable

RxData (7:0)

RxEnd

RxReady

RXERROR (1:0)CCA

RxCLK

그림 4-2-5. MAC 인터페이스

2. WiMAX MAC protocol 개발

IEEE 802.16-2004 프로토콜 reference model에서 data/control plane에서 MAC은

Convergence Sublayer (CS)와 MAC Common Part Sublayer (MAC CPS)와 Security

Sublayer로 구성되는데, 본 과제의 WiMAX MAC protocol 구현과 관련하여 MAC Common

Part Sublayer에서 요구하는 ‘MAC header’와 ‘MAC suport to PHY layer’에 해당하는 [표

4-2-1]의 항목들을 구현하였다.

표 4-2-1. WiMAX MAC Common Part Sublayer 구현 사항

MAC support to PHY layersMAC header

Downlink map and channel descriptor•DL-Map message encoding•DCD message encodingUplink map and channel descriptor•UL-Map message decoding•UCD message decoding

Downlink map and channel descriptor•DL-Map message decoding•DCD message decodingUplink map and channel descriptor•UL-Map message encoding•UCD message encoding

Generic Mac Header•Generic Downlink Mac Header construction•Generic Uplink Mac Header decodingBandwidth Request Header•Uplink BW Request header decodingCRC•Compute and add Downlink CRC•Check Uplink CRC

Generic Mac Header•Generic Uplink Mac Header construction•Generic Downlink Mac Header decodingBandwidth Request Header•Uplink BW Request header constructionCRC•Compute and add Uplink CRC•Check Downlink CRC

Base Station (BS) functionalities

Subscriber Station (SS) functionalities

MAC support to PHY layersMAC header

Downlink map and channel descriptor•DL-Map message encoding•DCD message encodingUplink map and channel descriptor•UL-Map message decoding•UCD message decoding

Downlink map and channel descriptor•DL-Map message decoding•DCD message decodingUplink map and channel descriptor•UL-Map message encoding•UCD message encoding

Generic Mac Header•Generic Downlink Mac Header construction•Generic Uplink Mac Header decodingBandwidth Request Header•Uplink BW Request header decodingCRC•Compute and add Downlink CRC•Check Uplink CRC

Generic Mac Header•Generic Uplink Mac Header construction•Generic Downlink Mac Header decodingBandwidth Request Header•Uplink BW Request header constructionCRC•Compute and add Uplink CRC•Check Downlink CRC

Base Station (BS) functionalities

Subscriber Station (SS) functionalities

표 4-2-2는 MAC과 PHY와 Analog interface 구현 사항을 보여준다. MAC 관련 구현 사항

은 그림 4-2-6에서와 같이 WiMAX MAC 기능 구현에서 소프트웨어 부분과 하드웨어 부분으

로 나누어 구현을 하였다.

표 4-2-2. WiMAX HW/SW MAC 구현 사항

YesYesAnalog interface controlAnalog specific configuration

YesYesDirect access via HW MACPHY accessAccess Control

YesYesStatistics processing for symbol, CID, and link statusStatistical processing

YesYesAutomatic calculation/insertion/removal of CRC32 and HCS in MAC messages

CRC32 & HCS processing

NoYesMAC message filtering based on CID (Downlink)CID filtering

NoYesDL/UL map decodingProgramming of PHY configuration buffers Condensed UL-MAP generation for software

DL/UL map processing

MAC

In BSIn SSDescriptionFeaturesCategory

YesYesAnalog interface controlAnalog specific configuration

YesYesDirect access via HW MACPHY accessAccess Control

YesYesStatistics processing for symbol, CID, and link statusStatistical processing

YesYesAutomatic calculation/insertion/removal of CRC32 and HCS in MAC messages

CRC32 & HCS processing

NoYesMAC message filtering based on CID (Downlink)CID filtering

NoYesDL/UL map decodingProgramming of PHY configuration buffers Condensed UL-MAP generation for software

DL/UL map processing

MAC

In BSIn SSDescriptionFeaturesCategory

그림 4-2-6. WiMAX HW/SW MAC 구조

그림 4-2-7. WiMAX HW MAC 구조

표 4-2-3. WiMAX HW MAC Memory 구조

Per-CID, per-symbol, channel measurement and link status statisticsStatistics

Uplink and downlink data FIFO’s(for data transfer between the Hardware MAC and the processor)

Tx/Rx FIFO

Miscellaneous configurations (like UCD-DCD info)Hardware MAC and processor interrupt status

Configuration registers

Condensed MAP format for the software schedulingMAP Information

Active CID list (16 CIDs Max.)CID

DescriptionsHW MAC Memory

Per-CID, per-symbol, channel measurement and link status statisticsStatistics

Uplink and downlink data FIFO’s(for data transfer between the Hardware MAC and the processor)

Tx/Rx FIFO

Miscellaneous configurations (like UCD-DCD info)Hardware MAC and processor interrupt status

Configuration registers

Condensed MAP format for the software schedulingMAP Information

Active CID list (16 CIDs Max.)CID

DescriptionsHW MAC Memory

그림 4-2-7은 WiMAX MAC의 하드웨어 부분을 나타내고 표 4-2-3의 HW MAC memory

구조를 요구한다.

WiMAX HW/SW 통합 platform은 그림 4-2-8의 형태로 구현되었는데, TCP/IP

Convergence Sublayer를 구현하여 기능 검증을 하였다. 저전력 운영체제의 동적틱 기능을 통해

유휴 주기의 틱을 제거함으로써 유휴 주기에 소모되는 전력마저 최소함

A n a l o g B o a r d

HW MAC(Xilink XC2VP20)

AMBA busARM

PHY(Wavesat DM256)

3-wire bus protocol for transceiver configurationADC 8-bitSPI

RSSI

TX PWR monitoring

Hardwired Control & monitoring signals

50 MHz Oscillator

Clock Buffer

CPLD(used for FPGA

configuration

Differential IF (I)

Differential IF (Q)

Differential IF (I)

Differential IF (Q)

+-+-+-+-

Clock Buffer

50MHz 40MHz

50MHz

40MHz

ADC IADC QDAC IDAC Q

to external ADC

그림 4-2-8. WiMAX HW/SW MAC-PHY 통합 platform

제 5 장 통합단말 초고속

소자기술

제 1 절 개 요

HBT를이용한 RFIC 소자의 기술은 1998년 말부터 상용화되기 시작했으며, HBT를 CMOS

와 집적한 BiCMOS도 이제는 IBM, SGS Thomson 등에서 본격적인 상용화에 성공적으로 진입

했다. 또한, SiGe 반도체 기술은 RFIC 소자에만 응용이 국한되지 않고 GHz대 이상에서 저전력

의 장점을 이용하여 광 송수신용 IC 및 고속 디지털회로에 급속히 응용되고 있다. 소자 기술적

인 측면에서 Si 바이폴라 소자를 개선하는데 그치지 않고, 현재 반도체의 주류인 Si CMOS와

함께 디지털, 아날로그, 혼성신호, RF 신호, 밀리미터파, 광 신호 처리용과 같이 고성능 반도체

의 전범위로 확대되고 있다.

SiGe HBT는 선형성, 저전력 특성이 탁월하고 고주파 특성이 우수하여 수 GHz대의 RFIC

를 저가격에 제조할 수 있고, 더욱이 실리콘을 기반으로 하고 있으므로, 일반 CMOS 논리소자

에서부터 GHz대의 고주파 소자까지 한 칩에 집적화 (System-on-Chip)가 가능하여 제품의 소

형화와 경량화에 획기적인 기여를 할 것으로 기대된다. SiGe BiCMOS RFIC는 현재의 기술수

준에서 저가격화, 소형화를 요구되는 PCS, IMT-2000, Bluetooth, GPS, ITS-DSRC, 고속화 및

저전력화가 요구되는 광전송용 SONET/SDH Chip Set, 밀리미터파 IC 등에 활용이 가능하다.

광대역 RF 소자기술에 있어서는 SiGe BiCMOS 소자에서 이득과 노이즈를 동시에 확보하

기 위하여 700이하의 저온에서 고성장율을 갖는 선택적 베이스 에피성장과 이 층에

Ni-Silicide를 형성함으로써 외부 베이스 저항을 1/3 이하로 줄이는 공정을 개발하였다. 뿐만아

니라, 초고속 아날로그/디지털 혼성회로에 응용할 소자기술에 있어서는 상기의 RFIC 제조과정

에서 동일기판상에 선택적으로 해당소자에 대하여 선택적 콜렉터 이온주입법과 외부베이스 선

택적 성장을 통하여 구현되도록 하였다. 궁극적으로 차세대 SDR 단말을 겨냥하여 전류이득

(β>350), 선형성(Va>60V),동작속도(ft>50GHz)로서 고이득, 고선형, 초고속 특성이 동시에 만족

되는 아날로그/디지털 혼성회로용 소자기술과 수동소자 기술 개발을 완료하였다. 이와 같이 개

발된 아날로그/디지털 혼성회로용 능동소자와 수동소자를 한 웨이퍼 상에 구현시키는 집적회로

공정을 또한 독창적으로 개발하였다.

본 장에서는 앞서 언급한 SiGe BiCMOS 소자 기술과 수동소자 기술 및 집적화 공정기술,

설계환경을 위한 설계변수 추출 및 CAD 환경 구축, 이들 라이브러리를 이용하여 설계 및 제작

된 회로의 측정결과를 중심으로 기술한다.

제 2 절 SiGe BiCMOS 기술개발

1. 개요

SiGe 이종접합 쌍극자 트랜지스터 (Heterojunction Bipolar Transistor; HBT)는 기존의 Si

쌍극자 트랜지스터 (Bipolar Junction Transistor; BJT)의 베이스 층을 Si 대신 SiGe 에피층으

로 대체한 것이다. npn 형 SiGe HBT의 경우, SiGe으로 이루어진 베이스가 Si으로 이루어진

에미터 및 컬렉터에 비해 더 작은 에너지 밴드갭 (Energy Bandgap)을 가지므로 에미터에서 베

이스로의 전자 방출은 용이해지는 반면에 베이스에서 에미터로의 정공 방출은 억제된다. 이로

인해 SiGe HBT는 기존의 Si BJT에 비해 매우 높은 에미터 방출효율 (Emitter Injection

Efficiency)과전류 이득을 나타내며, 따라서 충분히 큰 전류 이득을 유지하면서도 베이스 층의

불순물 농도를 상당히 증가시킬 수 있다. 이러한 베이스 층의 농도 증가는 베이스 저항을 감

소시킬 뿐만 아니라, ‘punch through’에 대한 저항성을 높여 보다 얇은 베이스의 사용을 가능하

게 하며 소자 동작의 선형성을 향상시킨다. 또한 Ge 농도에 적당한 기울기를 주어 베이스 내

부에 전기장을 형성하면 베이스를 통과하는 전자들을 보다 빠르게 가속시킬 수 있는데, 이러한

여러 가지 요인들로 인해 SiGe HBT는 기존의 Si BJT에 비해 월등히 높은 Tf (cut-off

frequency)와 maxf (maximum oscillation frequency) 값을 나타낸다. 이러한 SiGe HBT 기

술은 기존의 Si 반도체 공정을 그대로 이용하여 고속소자를 제작할 수 있으므로, 생산 단가나

공정의 신뢰성 측면에서 화합물 반도체 기술에 비해 우수한 경쟁력을 지니고 있다.

한편, Si 반도체 공정으로 SiGe HBT 소자를 제작할 수 있으므로 동일한 Si 기판 위에 Si

CMOS와 SiGe HBT를 동시에 형성시키는 SiGe BiCMOS 공정이 가능해 진다. 회로 설계에

있어서 전력소모가 작은 Si CMOS와 동작속도가 빠른 SiGe HBT를 동시에 사용하게 되면 두

종류의 능동 소자의 장점을 적절히 조합함으로써 우수한 성능의 IC를 쉽게 구현할 수 있다.

현재 전세계적으로 기존에 보유하고 있던 Si CMOS 기술과 새로운 SiGe HBT 기술을 SiGe

BiCMOS 공정 기술로 통합하려는 시도가 활발히 진행되고 있으며, 이미 유수의칩 메이커들은

SiGe BiCMOS 기술로 만들어진 제품들을 출시하기 시작하였다. 따라서 현 시점에서 SiGe

BiCMOS 기술의 필요성은 매우 높다고 할 수 있다.

본 절에서는 이러한 기술적 흐름에 발맞추어 ETRI에서 개발한 SiGe BiCMOS 기술을 설명

하고, 제작된 소자들의 특성을 기술하기로 한다. ETRI에서 개발한 SiGe BiCMOS 기술은 현

재 가장 수요가 많은 RF 주파수대 (0.8~5.8GHz) 적용을 목표로 한 동작 주파수가 40~60GHz인

SiGe HBT 기술과 ETRI에서 이미 보유하고 있던 CMOS 기술을 통합한 것이다. 소자 구조에

있어서는 LOCOS 소자격리를 사용하여 공정을 단순화하였고, 에미터-베이스가 자기 정렬된 상

태에서 Ti 실리사이드를 형성하여 외부베이스 저항을 낮추는 동시에 전기적 특성의 재현성을

높였다. 또한 에미터-베이스 접합을 형성하기까지의 ‘전 공정’과, 실리사이드 및 금속 전극을

형성하는 ‘후 공정’을 명확히 구분하여 APCVD 에피증착 장비가 금속 성분에 노출되지 않도록

하였다. 따라서 공정 라인의 오염 문제 없이 SiGe HBT 공정과 기존의 CMOS 공정의 호환성

이 완벽하게 유지되었으며, 생산단가 측면에서 탁월한 경쟁력을 확보할 수 있었다.

2. 소자 구조

그림 5-2-1은 ETRI에서 제작된 SiGe BiCMOS 소자의 단면을 모식적으로 나타낸 것이다.

자세한 소자 제작 공정은 4절에 기술하였다.

그림 5-2-1. SiGe BiCMOS 소자의 단면 모식도

제작된 소자의 구조 상 특징으로는 SiGe HBT의 에미터와 Si CMOS의 게이트가 동일한

n+ 폴리 실리콘으로 구성된다는 것이다. 이러한 단일 폴리 실리콘 공정은 전체 공정이 간단한

장점이 있는 반면에 CMOS 소오스-드레인 열처리 시 SiGe 베이스 에피층에 많은 열에너지가

가해지기 때문에 SiGe 층의 열적 안정성과 적절한 소오스-드레인 열처리 조건이 확보되어야

한다. 그림 5-2-2는 실제 제작된 SiGe HBT 소자 및 Si NMOS 소자의 형상을 주사전자 현미

경 (SEM)을 이용하여 찍은 것으로 ETRI에서 개발한 SiGe BiCMOS 기술로 두 종류의 소자가

잘 제작되었음을 알 수 있다.

그림 5-2-2. 제작된 SiGe HBT 소자 및Si NMOS 소자의 SEM 사진

3. 베이스 에피 구조

본 과제에서 개발된 SiGe BiCMOS 기술로 제작된 SiGe HBT 소자의 베이스 에피층은 저

압화학기상 증착법 (Reduced Chemical Vapor Deposition: RPCVD)을 이용하여 그림 5-2-3과

같은 구조로 성장시켰다. SiGe 층의 위와 아래에는 약 400Å 두께의 Si seed 층과 Si cap 층이

각각 존재하며, Ge 의 농도는 17%에서 0%로 점차 감소한다. 또한 SiGe 층 내부에는 B으로

도핑된 p-type SiGe 층이 형성되어 있는데, B의 농도는 5 X 1019cm-3 정도이다. 한편 cap 층

위에 증착되는 다결정 에미터 전극은 약 3500Å의 두께를 가지며, P의 농도는 약 1 X

1021cm-3이다.

한편 그림 5-2-4는 SiGe BiCMOS 공정으로 제작된 SiGe HBT의 깊이에 따른 베이스 농도

분포를 SIMS로 측정한 결과인데, 최종적인 에미터-베이스 접합 깊이는 약 200Å, 베이스 폭은

약 300Å 정도임을 알 수 있다.

그림 5-2-3. SiGe HBT의 베이스 성장 구조.

그림 5-2-4. SiGe BiCMOS 공정으로 제작된 SiGe HBT 소자의 불순물 농도 분포.

4. 소자 성능개선을 위한 주요단위공정

SiGe BiCMOS 집적회로 공정에 대한 연구와 더불어 소자의 동작 특성을 향상시키기 위한

여러 가지 단위공정에 대한 연구가 동시에 진행되었다. 이는 주로 동작속도 개선 그리고 fmax

값의 증가를 위한 외부 베이스 저항값 감소를 위한 연구 및 저항선의 콘택 저항의 신뢰성을 확

보하기 위한 방법들로 아래와 같은 것들이 있다.

가. 외부 베이스 선택적 실리콘 성장법

기존의 BiCMOS 소자 공정에서는 외부 베이스의 두께가 1200Å이나 두께가 충분하지 않고

또한 베이스의 중앙부에 위치한 실리콘-게르마늄 막이 Ti 와의 실리사이드 형성 시 응집되는

현상으로 인해 저항값을 증가시켜 소자의 전기적 특성에 영향을 미친다. 따라서 외부 베이스의

저항값을 감소시키기 위한 목적으로 선택적으로 외부베이스 영역에만 고농도의 실리콘막을

2000Å 두께로 증착 한다. 선택적 실리콘 성장을 위해 내부 베이스 위에 형성되는 산화막은 에

미터 폴리 마스크를 사용하므로 마스크의 증가는 없으며 9step의 공정이 추가된다. 그림 5-2-5

는 표준공정에서의 외부 베이스와 선택적 실리콘 성장법을 적용한 외부 베이스의 형상을 주사

전자 현미경 (SEM)을 이용하여 찍은 것으로 활성영역에서 베이스 콘택까지의 외부 베이스의

두께가 매우 증가하였으며 에미터 폴리의 Side-Wall 형성 시에 건식식각에 의해 손상을 받는

베이스 폴리 영역도 안정적으로 제작되었음을 알 수 있다.

그림 5-2-5. (1)표준 HBT 공정에서의 외부 베이스의 형상과, (2)선택적 실리콘 성장법을

이용한 경우의 SEM 사진

나. Selective Collector Ion Implantation 공정

BJT에 있어서 SIC를 사용함으로써 ft와 fmax를 증가시키고, 베이스의 modulation을 감소

시키는 효과가 있으며, 베이스와 콜렉터의 접합을 적절히 조절할 수 있다. HBT에 있어서는

SIC가 ft에 대한 기여는 BJT의 경우에 비하여 작지만 Kirk효과를 줄이고 fmax를 증가시키며,

재현성이 높은 베이스-콜렉터 접합을 형성하는데 매우 중요한 역할을 하며 특히 베이스 성장

시 표면의 콜렉터 불순물이 에피 증착장치에서 out-gassing되어 급격히 농도가 떨어지며,

intrinsic 실리콘 film이 상당한 두께로 형성되는 문제점을 보완한다.

다. 고저항 메탈 콘택 보완

기존의 BiCMOS 및 HBT소자 공정 시 재연성이 가장 떨어지는 부분은 베이스 폴리 고저항

이었다. 이는 베이스에 첨가된 게르마늄에 의한 실리사이드의 취약성 및 베이스 두께 혹은 베

이스 저항을 위한 도핑농도의 변화 등 여러 가지 원인이 있겠지만 그 중 메탈 콘택 저항값의

변화도 주요한 원인이 된다. 이를 극복하기 위해 기존 고저항의 메탈 콘택 시 4구 형태에서 1

구 형태로 보완 수정하여 메탈 콘택 저항값을 안정화 시킬 수 있었다.

5. 소자의 DC 및 AC 특성

SiGe BiCMOS 공정에서는 앞에서 언급하였듯이 SiGe 베이스 에피층 및 에미터 전극용 폴

리 실리콘 층이 증착된 이후에 CMOS 소자를 위한 소오스-드레인 열처리가 이루어진다. 따라

서, 비정질 형태로 증착된 에미터 폴리 실리콘의 결정화 및 에미터 폴리 실리콘으로부터 베이

스 에피층으로의 불순물 확산에 의한 단결정 에미터 영역 형성이 소오스-드레인 열처리 중에

동시에 일어나게 된다. 소오스-드레인의 불순물들을 충분히 활성화시키기 위해서는 보다 높은

온도에서 오랜 시간동안 열처리가 진행되는 것이 바람직하나, 지나친 열처리는 SiGe 베이스 에

피층의 파괴를 가져와 SiGe HBT 소자의 특성을 크게 저하시키게 된다.

표 5-2-1은 수 차례의 실험을 통하여 얻은 최적의 소오스-드레인 열처리(825ºC, 30sec) 및

Selective Collector Ion Implantation 공정조건 그리고 외부베이스의 선택적 증착법에 의해 제작

된 SiGe HBT 소자의 주요 특성을 정리한 것인데 DC 전류이득은 약 394, 에미터-컬렉터 항복

전압 (BVCEO)은 약 2.3V, Tf 와 maxf 값은 각각 70.8GHz, 51.1GHz 였다. 한편, 그림 5-2-6

은 측정된 (1) 컬렉터-에미터 간 전압에 따른 컬렉터 전류의 변화, (2) Gummel 특성, (3) 전류

이득, (4) CI 에 따른 Tf 와 maxf 의 변화들을 보여주고 있다.

표 5-2-1. SiGe HBT 소자의 주요 특성.

전류이득 BVCEO (V) BVCBO (V) VA(V) fT (GHz) fmax (GHz)

394 2.3V 8.8V 68 V70.8 GHz

(@VCE=2V)

51.1 GHz

(@VCE=2V)

기술 개발 초기에 Si CMOS 소자의 특성은 ETRI에서 보유하고 있던 기존의 CMOS 공정

으로 제작한 것과 차이를 보였다. 특히 문턱전압(threshold voltage, Vt) 값은 기존의 것과 크게

달랐는데 그 이유는 CMOS 만 제작하는 경우와는 달리 SiGe BiCMOS 제작 시에는 실리콘 기

판 위에 컬렉터 에피층이 추가되어 CMOS 액티브 영역의 불순물 분포가 달라지기 때문이다.

따라서 Vt 이온주입 조건을 변화시킴으로써 회로 설계 시 사용하고자 하였던 Vt =0.7V의 목표

치에 도달할 수 있었다. 표 2-4-2는 이온주입 조건에 따라 Vt가 변화하는 양상을 나타낸 것인

데 PMOS의 경우에는 BF2+ 이온주입 조건을 80keV / 7.7E12로 하였을 때 -0.7V에 가까운 Vt

값을 얻을 수 있었으며 NMOS의 경우에는 BF2+ 대신 P+를 50keV / 5.5E11 조건으로 주입하

였을 때 0.7V에 근접한 값을 얻을 수 있었다. 그림 5-2-7은 이러한 이온주입 조건으로 제작된

Vt가 0.66V로 동일한 CMOS 소자 (L=0.8m, W=20m)의 게이트 전압 (VG) 및 드레인 전압

(VDS)에 따른 드레인 전류 (ID)의 변화를 보여주고 있다. 각 소자들의 포화전류 (IDSAT) 값들

을 살펴보면, PMOS 소자의 경우, VG=-5V, VDS=-5V에서 약 -0.165mA/m이며, NMOS 소자

의 경우, VG=5V, VDS=5V에서 약 0.360mA/m 임을 알 수 있다.

표 5-2-2. Vt 이온주입 조건에 따른 Vt의 변화.

PMOS NMOS

Vt Imp. Dose (/cm2)

(BF2, 80keV)Vt (V)

Vt Imp. Dose (/cm2)

(BF2 (80keV) or P (50keV))Vt (V)

6.6E12 -0.96 4.0E11 (BF2) 0.92

7.7E12 -0.66 5.5E11 (P) 0.66

8.8E12 -0.29 1.0E12 (P) 0.45

9.9E12 +0.14 1.5E12 (P) 0.37

(게이트 산화막두께=25nm, L=0.8m, W=20m)

그림 5-2-6. SiGe HBT 표준 소자의 (1) I-V 특성곡선, (2) Gummel Plot, (3) Gain 특성, (4)

Tf 및 maxf 곡선(에미터 면적= 0.5 X 6 mm2).

그림 5-2-7. CMOS 표준 소자의 VG 및 VDS에 따른 ID의 변화. (1) NMOS (Vt=0.66V), (2)

PMOS (Vt=-0.66V)

5. 요 약

SiGe HBT 공정 기술과 Si CMOS 공정 기술을 통합하여 하나의 실리콘 기판 위에 SiGe

HBT 소자와 Si CMOS 소자를 동시에 형성시킬 수 있는 SiGe BiCMOS 공정 기술을 개발하였

다. 저압화학기상 증착법 (Reduced Chemical Vapor Deposition: RPCVD)을 이용하여 양질의

SiGe 베이스 에피층을 성장시켜서 SiGe HBT 소자를 제작하였다. 자기 정렬형 Ti 실리사이드

공정을 도입하여 SiGe HBT 및 Si CMOS 전극의 접촉저항을 감소시키고, 선택적 실리콘 증착

법을 통해 외부 베이스 저항을 크게 낮추었다. 또한, 에미터-베이스-컬렉터 접합을 형성하는

‘전 공정’과, 실리사이드 및 금속 배선을 형성하는 ‘후 공정’을 엄격하게 분리하였는데, 이는 금

속 성분에 의한 에피 장비 오염을 방지할 수 있다는 강점을 가진다. SiGe HBT 공정과 Si

CMOS 공정의 통합에 따른 SiGe 베이스 에피층의 열적 안정성 문제 및 CMOS 문턱전압의 변

화는 소오스-드레인 열처리 조건 및 문턱전압 용 이온주입 조건의 최적화를 통해 해결할 수 있

었으며 소자 특성향상을 위해 선택적 실리콘 성장법과 선택적 콜랙터 이온 주입법을 도입하여

회로 설계에 적합한 안정적이고 우수한 특성을 갖는 능동 소자를 제공하였다.

제 3 절 수동소자 기술 개발

1. 인덕터 제조 및 특성 분석

가. 개 요

SiGe을 이용한 RF/MMIC (monolithic microwave IC) 제작에 필요한 나선형 박막 인덕터를

구현하고 이를 characterization한 결과를 정리하였으며, 측정 데이터는 05-U008런의 SD06번

웨이퍼에서 추출되었다. 본 연구에서는 Al metal 공정을 그대로 적용하여 병렬분기형 나선 인

덕터를 제작하고 이의 고주파 특성을 해석하고 모델링 하였다. 측정은 HP 8510C Network

Analyzer를 사용하여 500 MHz에서 10.5 GHz까지 S-parameter set을 구한 다음parameter

transformation을 통해 분석하였다.

나. 인덕터 구조

2층 배선

1층 배선

그림 5-3-1. 병렬분기 나선 인덕터 구조.

인덕터는 2층 배선 구조로 1층 배선은 1 μm, 2차 금속은 2 μm의 Al으로 적층 되었으며,

TiN를 diffusion barrier로 사용하였다. 전체적인 구조는 그림 5-3-1에 나타내었으며, 그림에서

청색은 1층 배선, 자주색은 2층 배선을 나타낸다. 선폭은 10 μm, 선간격은 2 μm로 고정한 반

면 내경은 30, 100, 150 μm의 세 종류로 변화하였다.

다. 인덕터 모델링

인덕터의 모델링은 일반적으로 알려진 -모델을 사용하였으며, 기판에 의한 기생성분(Cox,

Csi, Rsi 등)과 인덕터 자체의 고유성분(Cf, L, Rs) 등으로 구성된다. 그림 5-3-2에 모델을 예시

하였으며, 각각의 내경에 대해 추출된 모델 변수 값들을 표 5-3-1에 정리하였다.

그림 5-3-2. 인덕터 모델 예시.

표 5-3-1. 추출된 인덕터 모델 파라미터(ID:내경, Turn:회전수, Fres:공진주파수).

IDμm

Turn LnH

RsΩ

Cf fF

Cox1fF

Cox2fF

Rsi1Ω

Rsi2Ω

Csi1fF

Csi2fF

Fres

GHz

30 3 0.5 1.2 0.4 24 117 3852 2746 10.0 0.8 10<

4 1.0 2.5 9.7 986 180 2884 1577 10.2 6.7 10<

5 1.7 2.0 36.7 44 99 1288 1060 19.0 4.4 10<

6 2.3 6.0 53.9 131 347 1376 996 19.7 13.3 10<

7 4.0 7.7 84.4 745 1730 1423 908 14.8 4.8 7.3

8 6.2 9.9 103 1418 1415 1036 780 26.8 16.9 5.2

9 8.2 9.7 146 1369 422 2084 1210 20.0 25.7 4.0

100 3 1.4 3.1 29.5 265 325 4071 1428 20.0 25.7 10<

4 2.6 4.8 53.4 105 712 795 922 15.8 10.6 10<

5 4.3 6.0 81.7 461 876 2223 721 44.8 44.4 7

6 6.5 5.6 112 110 458 741 799 41.3 30.9 5

7 9.1 7.0 151 950 351 1593 647 67.9 52.3 3.7

150 3 2.3 5.0 32.0 2018 355 1425 772 39.2 32.7 10<

4 4.2 6.0 68.5 716 549 1277 671 48.8 40.2 7.2

5 6.4 4.2 111 2059 250 3534 340 63.5 81.1 4.7

6 9.6 7.1 150 2294 407 1468 540 82.3 73.1 3.5

라. 인덕턴스의 주파수 특성

주파수에 따른 인덕턴스의 변화를 그림 5-3-3(a)-(c)에 나타내었다. (a)는 내경 30 μm, (b)

는 100 μm, (c)는 150 μm에 해당하며, 공진 주파수에 이를 때까지는 일정한 인덕턴스를 보여

주고 있다.

그림 5-3-3. 주파수에 따른 인덕턴스 변화. 내경 (a) 30 (b) 100 (c) 150 μm.

마. Quality factor의 주파수 특성

Quality factor는 RF/MMIC용 인덕터에서 가장 중요한 인자로서 일반 실리콘 기판 위에 형

성되는 경우 10 이하의 낮은 값을 갖게 되어 고주파 회로 설계에 지장을 초래하고 있다. 본

연구에 의해 제조된 나선 인덕터의 경우 병렬분기 구조를 채택하고 2층 배선의 두께를 2 μm로

한 결과 낮은 인덕턴스의 경우 10 이상의 Quality factor도 얻을 수 있었으며 그 결과를 그림

5-3-4에 나타내었다.

그림 5-3-4. Quality factor의 주파수 특성. 내경 (a) 30 (b) 100 (c) 150 m.

바. 요 약

Al 병렬분기 나선 인덕터를 제조하고 주파수 특성 및 모델링 결과 인덕턴스는 공진주파수

범위까지 안정적인 특성을 보였으며, Quality factor는 10이상을 얻을 수 있었다.

2. 저항 제조 및 특성 분석

가. 개 요

SiGe을 이용한 RF/MMIC (monolithic microwave IC) 제작에 필요한 저항을 구현하고 이를

characterization한 결과를 정리하였다. 본 연구에서는 P-형 폴리실리콘과 N-형 폴리실리콘을

이용한 두 종류의 저항과 TiN/Ti/TiN의 다층 금속막을 이용한 금속저항 등 모두 세 종류 저항

을 각각, 고저항, 중저항, 저저항 값을 갖도록 하였다. 특히 금속저항에 사용된 TiN과 Ti은 기

존의 금속배선으로 사용되는 Al의 diffusion barrier 물질이며, 또한 이를 사용함으로써

RF/MMIC용 캐패시터의 상부 electrode와 동시에 형성됨으로써 마스크를 한 장 절감하는 효과

도 갖게 된다.

나. 구조 Layout

기본적으로 세 종류의 저항 모두 bar type으로 사용하며 이를 그림 5-3-5에 나타내었다.

(a)

(b)

(c)

그림 5-3-5. 저항별 layout 예. (a)베이스 고저항, (b)에미터 중저항, (c)금속 저저항

다. 베이스 고저항

베이스 저항은 SiGe HBT의 베이스 형성 시에 field oxide 위에 동시에 구현되며, 4x1015의

dose로 boron ion implantation을 해준다. 후속되는 실리사이드 공정으로부터 보호하기 위해

protection layer를 마스크에 추가해 주게 되며, 본 연구에서는 공정 순서를 조절하여 Emitter

패턴 마스크 상에 이를 추가하여 사용할 수 있게 하였다. 베이스 저항 공정에서 유의할 점은

boron의 diffusivity가 높기 때문에 후속 열처리 과정에서 diffuse out 될 수도 있어 가능한 최

대한의 이온 주입조건을 택하여, boron 농도에 따른 저항값의 변화가 일어나지 않도록 해야 한

다. 그 결과 베이스 고저항의 시트저항 값은 725Ω/sq, 접촉저항은 60Ω이며 이 때 베이스의

두께는 1200 Å이다.

라. 에미터 중저항

에미터 저항은 SiGe HBT의 에미터 형성 시에 베이스 저항과 마찬가지로 oxide 위에 에미

터 형성과 동시에 구현된다. 이를 위해 에미터 마스크에 저항을 layout하며, 베이스 저항의 경

우와 마찬가지로 protection layer를 추가해 후속되는 실리사이드 공정으로부터 보호해 주어야

한다. 에미터 저항의 경우는 phosphorous가 충분히 도핑된 상태이기 때문에 도핑 농도에 따라

저항값이 크게 변하지 않고 안정적으로 얻어질 수 있다. 그 결과 에미터 중저항의 시트저항

값은 50Ω/sq, 접촉저항은 35Ω이며 이 때 에미터의 두께는 3000 Å이다.

마. 금속 저저항

금속 저항은 TiN/Ti/TiN 다층 박막을 각각 300/300/500 Å 두께로 1차 금속 위의 절연 산

화막에 형성시켜 준다. 그러므로 폴리저항과는 달리 별도의 절연막이 필요 없게 된다. 특히

금속 저항의 경우는 현재 실리콘 공정에 사용되는 Al 금속배선의 확산 장벽층으로 사용되는

TiN을 그대로 사용하는 장점을 갖고 있고, 캐패시터의 상부 electrode 형성과 동시에 구현되도

록 공정 순서를 조절하여 마스크를 절감하는 효과도 갖고 있다. 그 결과 금속 저저항의 시트

저항 값은 6.0Ω/sq, 접촉저항은 4Ω이며, 공정 측면에서도 매우 안정적인 것으로 나타났다.

바. 요 약

앞서 언급한 세 종류의 저항 값을 표 5-3-2에 두께와 공정, 그리고 주의할 사항 등의 내용

으로 정리하였다.

표 5-3-2. 종류별 저항 공정 및 특성.

저항 종류 베이스 고저항 에미터 중저항 금속 저저항

이용 박막층 P-type 베이스 N-type 에미터 TiN/Ti/TiN

두께 (Å) 1200 3000 300/300/500

증착 공정 RPCVD APCVD Sputtering

시트 저항(Ω/sq) 725 50 6.0

접촉저항(Ω) 60 35 4

3. 캐패시터 제조 및 특성 분석

가. 개 요

SiGe을 이용한 RF/MMIC (monolithic microwave IC) 제작에 필요한 금속-유전막-금속

(metal-insulator-metal, MIM) 캐패시터를 구현하고 이를 characterization한 결과를 정리하였으

며, 측정 데이터는 05-U008런의 SD06번 웨이퍼에서 추출되었다. 본 연구에서는 Al metal 공

정을 그대로 적용하여 electrode를 형성하고 SiOxNy 유전막을 이용하여 MIM 캐패시터를 제작

한 후 이의 고주파 특성을 해석하고 모델링 하였다. 측정은 HP 8510C Network Analyzer를 사

용하여 0.5 GHz에서 10.5 GHz까지 S-parameter set을 구한 후 parameter transformation을 통

해 분석하였다.

나. 캐패시터 구조

캐패시터의 구조는 그림 5-3-6에 나타난 바와 같이 15~25 Ω-cm의 P-type 실리콘 기판 위

에 1 μm 두께의 SiO2를 형성한 후 Al과 SiOxNy 유전막을 증착하여 MIM 구조를 구현하였으

며, 금속은 reactive sputtering으로 그리고 유전막은 PECVD 공정으로 모두 400 C에서 진행하

였으며, 유전막의 경우 N2, SiH4, NH3를 source gas로 하여 1800/185/75 cm3/min의 유량으로

주입하였다. Diffusion barrier로는 실리콘 공정에서 일반적으로 사용되는 TiN을 채택하였다.

Al(0.1 um) TiN (25 nm ) SiO xNy (75 nm )Ti (30 nm) TiN (70 nm)

A l (0.1 um)

V

p-S i substrate

SiO2 (1 μm)

그림 5-3-6. SiOxNy MIM 캐패시터 구조.

다. 모델링

사용된 모델은 그림 5-3-7에 나타낸 바와 같이 기판(Si)과 SiO2(ox) 성분을 각각 저항과

캐패시터 성분으로 고려하였다. 모델링 결과는 표 5-3-3에 나타내었다.

그림 5-3-7. 캐패시터 모델의 한 예.

표 5-3-3. 추출된 모델 파라 값.

C (fF)

L (nH)

Rs (Ω)

Cox1 (fF)

Cox2 (fF)

Rsi1 (Ω)

Rsi2(Ω)

Fres

(GHz)57.8 0.159 4.48 275 1184 84358 79335 10<

113 0.150 2.03 360 298 37140 51582 10<

222 0.143 1.15 473 425 90133 67641 10<

437 0.147 0.59 230 735 71928 86483 10<

842 0.153 0.52 840 143 34077 90246 10<

1106 0.147 1.24 873 730 2879 16083 10<

2025 0.164 0.32 780 838 21944 13555 8.3

3435 0.149 0.04 587 757 33015 33329 6.5

4516 0.141 0.08 707 891 11549 8805 5.65075 0.161 0.04 956 64 8500 7121 5.0

라. 캐패시턴스 및 Quality factor의 주파수 특성

측정된 S-parameter를 이용하여 구해진 캐패시턴스 값과 Quality factor의 주파수에 따른

특성 변화를 그림 5-3-8과 5-3-9에 나타내었다. 그림 5-3-8에서 보는 바와 같이 캐패시턴스

는 공진 주파수에 이르기까지 비교적 일정한 값을 유지하고 있다.

그림 5-3-8. 주파수에 따른 캐패시턴스의 특성 변화.

그림 5-3-9. 주파수에 따른 Quality factor의 특성 변화.

마. 요 약

SiOxNy 유전막을 사용하여 실리콘 MMIC용 캐패시터를 제조하고 이의 특성을 분석한 결

과 캐패시턴스는 0.83 fF/m2을 보였으며, 유전막에 의한 void나 crack 등은 발견되지 않았으며

고주파 특성 또한 양호하였다.

제 4 절 SiGe BiCMOS 집적회로 공정기술 개발

기존에 연구된 SiGe HBT 기술과 0.8m CMOS 기술을 바탕으로, 두 기술을 조합하여 최소

의 마스크 수로 각각의 HBT와 CMOS및 인덕터, 커패시터, 저항 등의 수동소자가 우수한 특성

을 나타내는 공정을 고안하였다. 기준 층(Fiducial Layer) 및 패드 층을 포함하여 23장의 마스

크로 SiGe BiCMOS를 구현하였으며, 주요 기술로는 삼단계 웰 이온 주입, 이단계 콜렉터 에피

성장, HBT 영역 게이트 산화막 제거, SiGe 베이스 에피성장, 외부베이스의 선택적 에피 성장

법, 그리고 자기정렬(self-align) Ti 실리사이드 형성 기술 등이 있다.

그림 5-4-1은 SiGe BiCMOS RFIC 제조 공정 흐름도이다. 기판은 5인치 P-Si 웨이퍼를 사

용하며, HBT 부분에 N+로 도핑된 고농도의 하부 콜렉터 층 및 저농도의 콜렉터 층을 효과적

으로 형성하기 위하여 CMOS의 웰 부분은 삼단계로 나누어 세 차례에 걸친 이온 주입에 의하

여 형성한다. 세 차례의 이온 주입 사이에는 Si 에피성장 및 LOCOS 공정에 의한 액티브 영역

정의 과정이 삽입된다. 삼차 웰 이온주입 후에는 Vt 조절을 위한 이온주입 공정이 추가된다.

그 후에 CMOS 형성을 위하여 게이트 산화막을 만들고 HBT 부분의 불필요한 산화막은 습식

식각에 의하여 제거한다. 콜렉터 표면의 상태가 결함 없이 유지되어야 SiGe 베이스 또한 결함

없이 성장하게 되므로 습식식각 시 주의가 필요하다. SiGe 베이스 에피성장부터 에미터 폴리

정의까지는 일반적인 SiGe HBT 공정을 따라서 진행하고, 그 이후에는 CMOS 공정을 따라서

진행한다. HBT의 베이스 저항을 낮추고 CMOS의 소스/드레인을 높이기 위하여(Elevated

Source/Drain) 외부 베이스 이온주입(Extrinsic Base Ion Implantation) 및 선택적 에피성장

(Selective Epitaxial Growth) 기술을 선택적으로 사용하는 것도 가능하다. 소스/드레인 이온주

입 후에 메탈 콘택이 생성되는 부분 위에 자기정렬 (self-align) 방식으로 TiSix를 형성시킨다.

실리사이드는 SiGe 베이스에 비하여 저항이 훨씬 작으므로 베이스 저항을 줄여서 트랜지스터

의 동작속도를 높이고 콘택 부분의 저항을 낮추는 역할을 한다. 콘택을 열고 메탈을 증착하고

정의하여 일층 메탈을 형성하고, 그 위에 Ti/TiN 층 및 실리콘 질화물 층을 사용하여 인덕터,

커패시터, 저항 등의 수동소자를 형성한다. 마지막으로, 비아 콘택을 열고 메탈을 정의하여 이

층 메탈을 형성한다.

1st N-Well Implant → 1st P-Well Implant & Jun. Ios Implant → Drive-in → Sub-Collector Implant → Drive-in

그림 5-4-1. SiGe BiCMOS RFIC 제조 공정 흐름도

Collector Epi. Growth → 2nd N-Well Implant → 2nd P-Well Implant → Sub-Collector Implant → Field Implant

LOCOS → Plug implant → Vt N-Well/P-Well Implant → 2nd P-Well Implant → Gate Oxidation

Base Epi. Growth → Ex-Base Implant → Base Poly Define → Selective Collector Implant

Ex-Base Open → Selevtive Ex-Base Growth

Emitter Contact → Emitter Poly Growth →Emitter, Collector & Gate Define

그림 5-4-1. (계속)

N-LDD Implant → P-LDD Implant → Ex-Base Implant → 1st Side Wall Formation

N-Source/Drain Implant → P-Source/Drain Implant

2nd Side Wall Formation → Ti Salicide Formation → RTP

Contact Open → 1st Metal Depo. → Capacitor Metal Ti/TiN Depo. → Via Hole Open → 2nd Metal Depo. → Metal

Define

그림 5-4-1. (계속)

제 5 절 설계변수 추출

이 절에서는 ETRI에서 자체 개발한 SiGe BiCMOS 소자에 대한 SPICE 모델변수 즉, 설계

변수 추출방법에대하여 간략히 기술한다. HBT 소자의 설계변수 추출을위한 모델로는 크게

SPICE(Simulation Program with Integrated Circuit Emphasis) Gummel-Poon(SGP) 모델,

MEXTRAM 모델 및 VBIC 모델을 들 수 있다. 이들 모델들은 서로의 장단점이 있으며,

MEXTRAM 모델 및 VBIC 모델의 경우는 SPICE Gummel-Poon 모델에 비하여 베이스 저항,

기생 PNP 성분 등 기생 효과를 더욱 정확하게 반영한 모델이나 모델변수가 많아 변수추출에

다소 어려움이 따른다. 본 연구에서 개발된 SiGe HBT 소자는 5GHz까지의 회로 설계에 이용

될 목적으로 개발된 것이므로, 이 주파수에서 별 무리없이 사용되며 변수추출이 용이한 SPICE

Gummel-Poon 모델을 이용하여 설계변수를 추출하였으며, 본 보고서에서는 SiGe HBT 설계변

수 결과만을 간략하게 정리하였다.

본 연구의 변수추출에 사용된 소자는 에미터 면적이 0.5x6.0m2인 ETRI SiGe HBT 표준

소자(standard device)로 DC 특성이 양호하며, ft 는 71GHz이며, fmax는 51GHz이다.ETRI

SiGe HBT 표준 소자의 순방향 및 역방향 모드의 DC 특성을 각각 그림5-5-1과 그림 5-5-2에

서 실선으로 나타내었으며, 그림 5-5-3에서는 VCE=1.0V, IC=1.5mA에서 측정된 소신호 S-파라

미터에 대하여 최적화한 결과를 대표적으로 나타내었다. 그림 5-5-1은 SiGe HBT 소자의 추출

된 DC 변수를 이용하여순방향 DC 특성을 모의실험(simulation)한 후 측정치와 비교한 결과를

나타낸 것이다. 순방향Gummel plot 곡선, IC-VCE 특성 곡선, Beta-IC 곡선 모두 최적화가 양

호하게 이루어져 측정치(실선)와 모의 실험치(점선)가 매우 근접함을 알 수 있다. 마찬가지로,

그림 5-5-2는 추출된 DC 변수를 이용하여 역방향 DC 특성을 모의 실험한 후 측정치와 비교한

결과를 나타낸 것이다. 순방향 DC 특성과 마찬가지로 역방향 Gummel plot 곡선, IE-VEC 특성

곡선, Beta-IE 곡선에서도 모두 최적화가 양호하게 이루어졌음을 알 수 있다. 그림 5-5-3에서

처럼 측정된 S-파라미터와 추출된 설계변수에 의한 모의 실험한 결과도 상당부분 일치하는 것

을 알 수 있다. 아울러 추출된 설계 변수들을 표 5-5-1에 정리하였다.

그림 5-5-1. 순방향 DC 측정 및 모의실험 결과 비교.

그림 5-5-2. 역방향 DC 측정 및 모의실험 결과 비교.

freq (500.0MHz to 20.00GHz)

S(1

,1)

S(3

,3)

freq (500.0MHz to 20.00GHz)

S(2

,2)

S(4

,4)

-3 -2 -1 0 1 2 3-4 4

freq (500.0MHz to 20.00GHz)

S(1

,2)

S(4

,3)

-0.10 -0.05 0.00 0.05 0.10-0.15 0.15

freq (500.0MHz to 20.00GHz)

S(2

,1)

S(3

,4)

그림 5-5-3. VCE=1V, IC=1.5mA에서의 S-파라미터 측정 및 모의실험 결과 비교.

표 5-5-1. SiGe HBT 소자의 SPICE 모델 변수.

NAME OPTIMIZED UNIT NAME OPTIMIZED UNIT

IS

BF

NF

BR

NR

ISE

NE

ISC

NC

VAF

VAR

IKF

IKR

NK

RB

RBM

IRB

RE

RC

CJE

1.45E-17

665.00

1.008

8.300

0.9910

6.70E-14

2.453

4.40E-18

1.223

44.200

2.470

0.1585

0.58E-3

0.4794

90.00

70.00

1.73E-6

14.00

56.20

2.88E-14

A

A

A

V

V

A

A

Ohm

Ohm

A

Ohm

Ohm

F

VJE

MJE

FC

CJC

VJC

MJC

CJS

VJS

MJS

XCJC

TF

XTF

ITF

VTF

PTF

TR

KF

AF

EG

XTI

0.5215

0.5096

0.5812

2.39E-14

0.5048

0.4744

3.70E-14

0.5800

0.8330

0.5001

1.13E-12

0.4000

0.0017

0.7022

46.653

1.73E-11

-

-

1.170

3.000

V

F

V

F

V

sec

A

V

deg

sec

eV

제 6 절 CAD 환경 구축

본 CAD 환경 구축은 Cadence사의 설계 Tool을 이용하여 구축하였다. Layout은 Virtuoso

Layout Editor를 사용하였으며, 설계 환경 전반에 걸친 Technology Library를 구축하였다.

Technology Library 중 다음에 소개할 DRC, Extraction, LVS는 DIVA Tool을 사용하였다.

그림 5-6-1. DIVA Tool 흐름도.

1. DRC(Design Rule Check)

DRC(Design Rule Check)는 반도체 설계 레이아웃을 검증하는 과정을 말한다. MMIC는 내

부적인 layout rule이 필요하다. 대부분의 Design Rule은 layer와 개체간의 간격과 폭에 대한

항목들이 차지한다. 예를 들어 MMIC로 만들어질 금속선로의 최소 폭, 선로간 최소간격, 다른

선로 혹은 layer와의 최소 간격 등이 정의되어 있다. 실제로 반도체 설계 후 layout을 만들 때

는 이러한 rule을 하나하나 완벽하게 맞춰가며 설계한다는 것이 매우 어려운 일이다. MMIC는

작은 면적 안에 mm 단위의 길이와 폭을 가지는 각종 선로와 반도체 소자들로 구성되어 있기

때문이다. 따라서, layout이 완성되면 DRC를 하여 Design rule을 만족하여 정상적인 MMIC가

생산될 것인지 반드시 확인하여야 한다. MMIC에서 DRC는 IC 제작 전에 수행하여야 할 매우

중요한 설계과정의 하나로서, DRC에 의한 오류 수정은 IC 제작 전에 반드시 이루어져야 할 과

정이다. 그림 5-6-2.은 DIVA로 작성한 DRC file 및 작성 순서, 수행 결과를 보여주고 있다.

그림 5-6-2. DRC 결과.

2. Extraction

Extraction은 설계한 소자들과 기생 소자들을 symbol의 형태로 인식하게 하는 과정과 그들

간의 연결을 인식하게 하는 과정 및 기생 성분을 추출하는 과정(LPE/PRE)으로 정의할 수 있

다. 우선, 소자의 인식은 특별한 layer를 정의함으로써 그 소자의 형태를 정의하며 작성한 추출

명령어에 의하여 그 소자의 terminal 및 netlist를 추출하게 된다. 이와 같이 추출된 terminal이

나 netlist를 근거로 Extraction 후에 이루어지는 ERC (Electrical Rules Checking)나

LVS(Layout Versus Schematic)가 가능하게 된다. LPE(Layout Parameter Extraction)나

PRE(Parasitic Resistance Extraction)의 기생 성분을 추출하는 과정 또한 작성한 추출 명령어

에 의해 기생 성분값을 추출하게 되며, 본 Extraction의 과정을 거쳐야 layout상의 기생 성분값

을 포함한 Post-layout simulation이 가능하게 된다. Extraction 과정은 그 자체만으로 완전한

결과를 가지지는 않지만, MMIC 제작에 필요한 Post- layout simulation, ERC 및 LVS가 이루

DRC Commands

DRC Results

어지기 위하여 반드시 선행되어야 하는 과정이다. 그림 5-6-3.은 Extraction을 수행한 후 능동/

수동 소자 추출 결과를 보여주고 있으며, 그림 5-6-4.부터 그림 5-6-8.은 능동소자 및 수동소자

의 추출된 layout 및 symbol을 나타내었다.

그림 5-6-3. Extraction 결과.

그림 5-6-4. 추출한 HBT의 Layout 및 symbol.

그림 5-6-5. 추출한 NMOS의 Layout 및 symbol.

그림 5-6-6. 추출한 PMOS의 Layout 및 symbol.

그림 5-6-7. 추출한 Resistor의 Layout 및 symbol.

그림 5-6-8. 추출한 MIM Capacitor의 Layout 및 symbol.

3. LVS(Layout versus Schematic)

LVS (Layout versus Schematic)는 반도체나 고집적 회로에서, layout과 schematic이 정확

히 일치하는 지를 검증하는 과정을 말한다. LVS와 같은 검증 과정이 필요한 이유는 microstrip

같은 경우는 schematic을 자동으로 layout으로 변환해주기도 하지만, 대부분의 일반 전자 회로

는 schematic으로 회로특성만 simulation하여 결과를 보고 layout은 따로 그리기 때문이다. 실

제 회로상에서 연결되어야 할 선들이 끊어지거나 잘못 연결되는 실수가 발생하며, 회로가 복잡

해질수록 그럴 가능성은 커진다. 특히, MMIC에서 더욱 중요성이 강조되는데, MMIC는 일단 제

작한 후 수정이나 튜닝이 매우 어렵거나 불가능하기 때문이다. 또한, MMIC는 그 특성상 매우

좁은 공간에 많은 선로가 다중으로 배치되기 때문에 실수할 확률이 매우 높다. 따라서, MMIC

는 반드시 LVS를 하여 설계된 대로 layout이 이루어졌는지 점검하여야 한다. DRC와 함께

LVS는 IC를 만들기 위해 반드시 거쳐야 하는 필수 검증 과정의 하나이다. 그림 5-6-9.는 LVS

를 수행한 후 Schematic과 Extracted된 layout의 instance, netlist, terminals를 비교한 결과를

보여주고 있다. 그림에 나타난 것과 같이 모두 일치하는 것으로 나타나 schematic과 layout이

일치하는 것으로 알 수 있다.

그림 5-6-9. LVS 결과.

제 7 절 SiGe BiCMOS 회로설계 및 제작

1. VCO 설계 및 제작

가. 개요

본 절에서는 3.6GHz와 5.2GHz 양 주파수 대역에서 동시에 통신할 수 있도록 하기 위한

dual-band VCO를 설계 및 제작하였다. 제작된 dual-band VCO는 바랙터 튜닝전압값에 따라

동시에 3.6-3.9GHz와 5.1-5.4GHz의 발진주파수를 발생하며, 3V 전원전압에 6mA의 전류를 소

모한다.

나. 듀얼밴드 VCO 설계

그림 5-7-1은 듀얼밴드 VCO의 회로를 나타낸다. 듀얼밴드 VCO는 공진부는 크기 서로 다

른 2개의 인덕터와 하나의 바랙터로 구성되며, 증폭부는 커패시터브 에미터 축퇴 부성저항셀로

구성된다. 공진부의 양쪽에서 본 임피던스 ZL1은 5GHz의 공진특성을 나타내며, ZL2는 3GHz의

공진특성을 나타낸다. 그리고 증폭부의 입력 임피던스 Zin1과 Zin2의 부성저항과 리액턴스는

C1과 C2에 의해 조절된다. 따라서 C1과 C2, L1과 L2를 적절하게 조절하면 3GHz와 5GHz에서

동시에 발진한다.

그림 5-7-1. 듀얼밴드 VCO회로도

다. 측정 결과 및 고찰

그림 5-7-2는 SiGe BiCMOS 공정을 사용해서 제작된 듀얼밴드 VCO의 칩사진을 나타내며,

칩크기는 0.6mm0.4mm이다. 듀얼밴드 VCO제작시 사용된 인덕터는 2.3nH와 6.6nH이며 각 각

최대 Q-factor가 8과 12이다. 그림 5-7-3은 듀얼밴드 VCO의 출력 주파수 스펙트럼을 나타내

며, 제작된 칩의 왼쪽 포트에서 5.1-5.4GHz, 오른쪽 포트에서 3.2-3.6GHz의 발진주파수가 발생

된다. 표5-7-1에 듀얼밴드 VCO의 성능변수의 측정값을 정리하여 나타내었다.

그림 5-7-2. 듀얼밴드 VCO 칩사진

그림 5-7-3. 발진 주파수 스펙트럼

표 5-7-1. 듀얼밴드 VCO의 성능지수

Vcc/Icc f01 f02 P.N from 5.2GHz P.N from 3.7GHz3V/6mA 5.1-5.4GHz 3.6-3.9GHz 108dBc/Hz@4MHz 98dBc/Hz@1MHz

2. 믹서 설계 및 제작

가. 개요

본 믹서는 ETRI SiGe BiCMOS 공정의 능동 및 수동소자의 라이브러리를 검증하기 위하여

설계하고 제작하였다. 설계에 사용된 RF 주파수는 5.81 GHz이며, LO 주파수는 5.495 GHz이다.

나. 믹서 설계

본 하향 믹서는 길버트 셀을 기본으로 한 double-balanced 믹서를 사용하였으며, 믹서 앞단

과 뒷단에 능동 발룬과 정합회로를 삽입하였다. 그림 5-7-4는 믹서 회로 구조로서, 믹서 코어

앞단과 뒷단에 발룬회로와 정합회로를 삽입하여 one-chip으로 구현하였으며, 그림 5-7-5는 능

동 발룬과 정합를 포함한 double-balanced 믹서이다.

다. 측정 결과 및 고찰

본 연구의 믹서의 설계 및 측정은 공급전원 3V를 사용하였다. 먼저, 그림 5-7-6은 제작된

하향주파수 변환기의 칩 사진이며, 칩의 크기는 1.9mm X 1.2mm이다. 하향 믹서의 변환 이득

및 격리특성을 측정하기 위하여 RF 입력 주파수 및 전력은 각각 5.810 GHz와 -30dBm이며,

LO 입력 주파수 및 전력은 각각 5.495 GHz와 0dBm을 사용하였으며, 그림 5-7-7과 같이 변환

이득은 5.5dB이고, LO to IF isolation은 40dB, LO to RF isolation은 44dB이다. 입력 IP3는

10MHz 차이가 나는 두 신호에 대하여 LO 입력 전력을 0dBm으로 고정시키고 RF 입력 전력을

30dBm에서 2dBm까지 1dBm 간격으로 sweep하여 측정하였으며, 측정 결과는 1.8dBm을 얻었

다. 그림 5-7-8은 LO 주파수와 전력이 각각 5.495 GHz와 0dBm, RF 주파수와 전력이 각각

5.810 GHz/5.820 GHz 와 -25dBm일 때의 출력 스텍트럼이며, 그림 5-7-9는 LO 주파수와 전력

이 각각 5.495 GHz와 0dBm일 때, RF 전력에 따른 IF 출력 스펙트럼을 나타낸 것이다. 측정결

과로부터, 제작된 믹서는 격리특성과 선형특성이 우수함을 알 수 있다.

RF Match

RF Balun

LO Balun

LO Match

Diff Amp

VRF VLO

VIFOn chip IF Balun

그림 5-7-4. 믹서 회로 구조.

그림 5-7-5. 하향 믹서 코어 회로.

LOIN

RFIN

IFOUT

그림 5-7-6. 제작된 하향주파수변환기 칩 사진.

그림 5-7-7. 측정된 하향 믹서주파수변환기의 IF 출력 주파수 스펙트럼.

그림 5-7-8. RF 주파수와 전력이5.810 GHz/5.820 GHz 와 -25dBm일 때의 출력.

-35 -30 -25 -20 -15 -10 -5 0 5-90

-80

-70

-60

-50

-40

-30

-20

-10

0

10

20

Fundamental IM3IF

Out

put P

ower

[dBm

]

RF Input Power [dBm]

그림 5-7-9. 측정된 하향 믹서의 IIP3 특성.

3. 구동증폭기 설계 및 제작

가. 개 요

구동증폭기(Drive Amplifier, DA)는 RF 송신부의 최종단인 전력증폭기 앞단에 위치하여 전

력증폭기가 안테나를 통해 신호를 높은 전력으로 송출할 수 있도록 필요한 이득 및 출력을 공

급하는 회로이다. 전력증폭기는 송신단의 특성상 높은 전력과 이득을 동시에 필요로 하는데, 높

은 전력을 구현하면서 동시에 높은 이득을 만들어내기가 쉽지 않다. 이를 위하여 구동증폭기는

전력증폭기의 앞단에서 시스템이 요구하는 특성을 만족할 수 있는 적절한 이득과 출력을 제공

하게 된다.

나. 회로 설계

본 연구에서는 SiGe BiCMOS 공정을 이용하여 고효율 광대역 구동증폭기를 설계하였으며,

그림 5-7-10은 설계한 구동증폭기의 회로도이다. 본 구동증폭기는 2단의 구조로 설계하였으며,

첫째 단은 에미터 면적 108 μm2 HBT 소자를 이용하여 전력 이득 특성을 얻고자 하였다. 둘째

단은 인덕터와 커패시터를 low pass 형태로 구성하여 증폭기의 선형성을 증가시키며 하모닉

성분을 줄일 수 있는 구조로 정합하였다. 밴드폭을 증가시키기 위하여 병렬-직렬 고조 정합

(Shunt-series peaked matching) 방법을 사용하였다. 바이어스 회로는 안정적인 전류 공급을

위하여 전류 미러(Current Mirror) 형태로 설계하였으며 저항을 연결하여 과도한 열을 방지하

도록 설계하였다.

그림 5-7-10. 구동증폭기의 회로도.

다. 측정 결과 및 고찰

본 연구에서 제작한 고효율 구동 증폭기의 칩 사진은 그림 5-7-11에 나타내었으며, 칩의

크기는 1.7mm X 0.8mm이다. 온 웨이퍼(on wafer) 측정을 위하여 피치(pitch)가 150인 GSG 형

태의 RF 입출력 패드 및 GPPG 형태의 DC 입력 패드를 사용하고, RF 쵸크(choke)용 인덕터

및 DC 블라킹(blocking)을 위한 커패시터를 삽입하였다. 그림 5-7-12는 설계한 증폭기의 소신

호 이득 특성을 나타내고 있다. 설계한 증폭기는 동작 주파수에서 8.8dB의 소신호 이득 및

15dB 이상의 양호한 입출력 반사 손실을 가지며, 2.7 GHz의 넓은 밴드폭을 가지고 있다.

그림 5-7-11. 제작한 구동증폭기 칩 사진.

그림 5-7-12. 구동증폭기의 소신호 이득 특성.

그림 5-7-13(a)는 구동증폭기의 출력 이득, 출력 전력 및 부가 전력 효율을 설명하고 있으

며, 8.7dB의 전력 이득 및 1dB 이득 억압점에서의 출력 전력은 17.7 dBm 이다. 이 값은 구동증

폭기가 선형적으로 동작할 수 있는 영역을 설명하고 있다. 본 구동 증폭기는 고효율의 특성을

나타내며, 최대 부가 효율은 41%이다. 그림 5-7-13(b)는 10MHz 간격을 가진 두 신호를 입력하

여 입력 전력에 대한 출력 IP3(3rd order intercept point) 특성을 측정하였으며, OIP3는 소자의

선형성에 참조할 수 있는 수치로 30 dBm 이다. 제작한 상기의 구동 증폭기는 30mA의 전류를

소모하며, 공급 전원은 3V를 사용하였다.

2 0 1 5 1 0 5 0 5-2 0

-1 5

-1 0

-5

0

5

1 0

1 5

2 0

Out

put P

ower

(dB

m) &

Pow

er G

ain

(dB)

P o w e r G a in O u tp u t P o w e r P A E

5 0

-4 0

-3 0

-2 0

-1 0

0

1 0

2 0

3 0

Y A

xis

Title

f u n d3 rd i

(a) (b)

그림 5-7-13. 출력 전력 결과. (a) 출력 이득, 출력 전력 및 부가 전력 효율, (b) OIP3 특성.

4. 광통신용 전치증폭기 설계 및 제작

가. 개 요

전치증폭기는 광수신 시스템의 최초 증폭단으로서 수광소자로부터 검출된 미세한 신호를

증폭하는 역할을 한다. 전치증폭기는 수광소자와 함께 광수신 시스템의 수신감도를 결정하는

주요 부분회로로서 저잡음 특성과 아울러 광대역 증폭특성, 넓은 동적영역(dynamic range), 우

수한 지터(jitter)특성 등이 요구된다. 최근 광대역 광통신시스템의 실현을 위해서 수신단의 핵

심 부분인 전치증폭회로의 광대역화가 폭넓게 연구되고 있다. 특히, SiGe HBT를 이용한 전치

증폭기의 경우, BiCMOS 구조로써 광수신기 전체를 단일칩화할 수 있고, 저가라는 점에서 특별

한 관심을 끌고 있다. SiGe HBT는 큰 전달컨덕턴스, 넓은 대역폭 특성 및 균일한 턴온

(turn-on) 전압특성을 지니고 있어 전치증폭회로의 소자로서 매우 적합한 것으로 알려져 있다.

나. 회로 설계

본 연구에서는 전치증폭기의 효율적인 대역폭-이득특성 조절을 고려하여 전달 임피던스형

구조를 취하였다. 설계는 5Gbps 및 20Gbps의 두 종류 전치 증폭기를 설계하였다. 5Gbps용 및

20Gbps용 전치증폭기는 앞 단의 2개의 HBT로 2단 증폭을 하며, 궤환 저항을 통하여 전압-병

렬형 부궤환을 이루도록 하고 있다. 실제 전치증폭기의 설계는 앞에서 설명한 기본구조에 버퍼

를 연결하여 출력저항을 50Ω으로 정합시키기 위한 회로가 첨가되었다. 그림 5-7-14 및 그림

5-7-15는 설계한 5Gbps용 전치 증폭기의 회로도 및 설계 특성을 보여주고 있으며, 20Gbps용

전치 증폭기의 회로도 및 이득 특성 및 대역폭은 그림 5-7-16 및 그림 5-7-17에 나타내었다.

전치증폭기를 설계함에 있어 신호소스는 실제 PIN 다이오드에 대한 등가회로를 사용함으로써

PIN 다이오드의 특성이 설계과정에서 함께 최적화 될 수 있도록 하였다. 또한 패키지(package)

했을 때의 기생 인덕턴스 값을 실제 패키지로부터 추출하여 시뮬레이션에서 함께 고려하였다.

그림 5-7-14. 5Gbps용 전치증폭기 회로도.

(a) (b)

그림 5-7-15. 5Gbps용 전치증폭기의 설계 특성. (a) 이득 특성 및 대역폭, (b) 출력 반사손실.

그림 5-7-16. 20Gbps용 전치증폭기 회로도.

(a) (b)

그림 5-7-17. 20Gbps용 전치증폭기의 설계 특성. (a) 이득 특성 및 대역폭, (b) 출력 반사손실.

다. 측정 결과 및 고찰

그림 5-7-18은 제작된 두 종의 전치증폭기의 칩 사진을 보여준다. 측정은 온 웨이퍼

(on-wafer) 상태에서 측정되었으며, 따라서 포토 다이오드를 연결 할 수 없었다. 이에 의해 측

정은 S-parameter로 진행되었으며 모의실험 결과와 비교하기 위하여 포토 다이오드의 등가 회

로를 제거하고 S-parameter 모의실험을 수행하여 측정결과와 비교해 보았다. 그림

5-7-19(a)-(b)는 제작된 5Gbps용 전치증폭기의 이득 특성, 대역폭, 출력 반사 손실을 나타내고

있으며, 45dBOhm의 이득과 12GHz의 대역폭 특성을 가지며, 바이어스 전압은 5V, 소모 전력은

75mW이다.

또한, 제작된 20Gbps용 전치증폭기의 이득 특성, 대역폭, 출력 반사 손실그림은

5-7-20(a)-(b)에 보이고 있으며, 바이어스 전압은 3V, 72mW의 전력을 소모하며, 38dBOhm의

이득과 14GHz 이상의 대역폭 특성을 보인다.

(a) (b)

그림 5-7-18. 제작된 전치증폭기의 칩 사진 (a) 5Gbps용 전치증폭기 (b) 20Gbps용

전치증폭기

본 연구에서는 SiGe HBT를 사용하여 두 종의 전치증폭기를 설계하여 제작하였다. 5Gbps

용 전치증폭기의 경우 이득 특성이 작게 나타났으나 대역폭은 상당히 증가하여 나타났으며,

20Gbps용 전치증폭기의 경우 이득 특성은 약간 증가하여 나타났으나 대역폭이 감소하는 특성

을 보였다. 제작된 전치증폭기는 전체 특성은 테스트 지그를 구성하여 보다 더 다양하고 상세

한 특성 검증이 필요하며, 저항 라이브러리에 대한 검증이 필요할 것으로 사료된다.

(a) (b)

그림 5-7-19. 제작된 5Gbps용 전치증폭기의 특성. (a) 이득 특성 및 대역폭, (b) 출력

반사손실.

(a) (b)

그림 5-7-20. 제작된 20Gbps용 전치증폭기의 특성. (a) 이득 특성 및 대역폭, (b) 출력

반사손실.

제 8 절 결 론

SiGe HBT는 선형성, 저전력 특성이 탁월하고 고주파 특성이 우수하여 수 GHz대의 RFIC

를 저가격에 제조할 수 있고, 더욱이 실리콘을 기반으로 하고 있으므로, 일반 CMOS 논리소자

에서부터 GHz대의 고주파 소자까지 한 칩에 집적화 (System-on-Chip)가 가능하여 제품의 소

형화와 경량화에 획기적인 기여를 할 것으로 기대된다. SiGe BiCMOS RFIC는 현재의 기술수

준에서 저가격화, 소형화를 요구되는 PCS, IMT-2000, Bluetooth, GPS, ITS-DSRC, 고속화 및

저전력화가 요구되는 광전송용 SONET/SDH Chip Set, 밀리미터파 IC 등에 활용이 가능하다.

광대역 RF 소자기술에 있어서는 SiGe BiCMOS 소자에서 이득과 노이즈를 동시에 확보하

기 위하여 700이하의 저온에서 고성장율을 갖는 선택적 베이스 에피성장과 이 층에

Ni-Silicide를 형성함으로써 외부 베이스 저항을 1/3 이하로 줄이는 공정을 개발하였다. 초고속

아날로그/디지털 혼성회로용 소자기술에 있어서는 상기의 RFIC 제조과정에서의 동일 기판상에

선택적으로 해당소자에 대하여 선택적 콜렉터 이온주입법과 외부베이스 선택적 성장을 통하여

구현되도록 하였다. 궁극적으로 차세대 SDR 단말을 겨냥하여, 전류이득(β>350), 선형성

(Va>60V), 동작속도(ft>50GHz)로서 고이득, 고선형, 초고속 특성이 동시에 만족되는 아날로그/

디지털 혼성회로용 능동소자 기술과 수동소자 기술 개발을 완료하였으며, 이와 같이 개발된 아

날로그/디지털 혼성회로용으로 능동소자와 수동소자를 결합한 집적회로 공정을 독창적으로 개

발하였다. 뿐만 아니라, 설계환경을 위한 설계변수 추출 및 CAD 환경 구축, 이들 라이브러리를

검증하기 위하여 회로를 설계하고 제작하여 검증하였다.

이러한 SiGe BiCMOS 기술을 이용하여 제3세대 이동통신 기술인 IMT-2000는 물론 제4세

대용 핵심부품도 저 비용으로 단기간에 설계하고 제작할 수 있는 기반이 마련하였다. 따라서

국내의 중소대기업과 이동통신업체는 단말기와 중계기에 이용하는 부품을 국산화하고, 무선 및

이동통신용 부품의 성능개선에 의해 통신시스템의 부가가치를 높일 수 있게 되었다.

본 연구결과는 30GHz 이상의 밀리미터파용 전자소자는 물론이고, 40Gbps급의 광통신용 소

자, 고속/저전력 아날로그 소자와 같이 고부가가치 SiGe 비메모리 반도체 제품의 개발에 기반

이 될 것이다. 그리고 본 연구에서 개발된 SiGe BiCMOS 기술과 집적회로 공정기술을 국내기

업에 공개하여 응용시제품을 개발하도록 지원할 것이다.

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제 6 장 지능형 사용자

인터페이스 기술

제 1 절 성대촉각 장치 기반 명령어인식 시스템

1. 개요

현재 음성인식기술은 과거 고립단어 형태의 명령어 인터페이스로부터 현재의 대용량 가변

어휘 인식에 의한 받아쓰기 응용제품까지 많은 발전을 이루었다. 음성인식기의 성능은 제안된

환경에서 응용 분야에 제한을 둘 경우에는 95%이상의 정확도를 나타내고 있다. 하지만 이렇

게 발전된 음성인식기술도 실세계 잡음이 존재하는 환경에서는 제대로 그 성능을 발휘하지 못

하고 있으며 이러한 문제를 해결하기 위해 많은 연구들이 수행되고 있다. 본 시스템의 입력 장

치로 사용하고 있는 Neck 마이크의 경우 잡음에 강한 특성을 가지는 장비로써 채널 노이즈를

제거하고 변이된 음성의 특징을 반영하는 알고리즘을 개발하여 실생활의 고잡음하에서도 높은

인식률을 보장 할 수 있게 되었다. 그리고 이를 휴대용 정보 단말용 시스템에 적용하여 언제

어디서나 자유롭게 인간의 요구를 반영하는 성대신호 명령어 인식시스템을 개발하였다.

2. 구현 환경

현재 휴대용 정보단말의 성능은 260MHz의 CPU에 64Mbyte의 메모리를 가지고 있다. 이는

본 시스템이 개발된 초기의 환경에 비해 매우 열악한 환경이다. 따라서 휴대용 정보단말용 성

대인식기는 이러한 현재의 데스크 탑 PC에 비해 느린 CPU와 적은 메모리, 그리고 상대적으로

다른 I/O문제를 고려하여 최적화 된 코드를 생성하고, 각 기능별로 성능 저하없이 최적 알고리

즘을 선택하여, PC상에서 구동되는 시스템의 성능을 유지하면서 실시간 인식 결과를 제공 할

수 있도록 개발하였다.

가. 개발 환경 및 테스트 플랫폼 스펙

H/W S/W(개발 환경)

CPU Intel PXA255 Xscale OS Linux 2.4.18

SRAM 32MB 언어 C++

FLASH 32MB GUI Qtopia R1.5

기타 USB, PS/2, Serial,

Ethernet, Mic-in기타 Tynux ARM ToolChain

3. 구현 구조

가. 기능별 구조도

본 시스템은 성대신호 데이터수집 블록, 성대신호 특징 추출블록, 인식 및 학습 블록으로

이루어진다. 성대신호 데이터수집 블록은 성대신호의 학습에 사용될 데이터를 구축하는 것으로

써, 다수 사용자로부터 모아진 데이터의 성량 및 녹음의 정도를 측정하여 학습에 사용할 최적

의 데이터를 수집함을 목적으로 한다. 성대신호 특징벡터 추출 블록은 입력 신호의 시작과 끝

을 인식하는 전처리 모듈 블록과 전처리 모듈 블록에서 발견된 신호의 시작과 끝에서 성대신호

의 특징벡터를 추출하는 특징추출 블록으로 이루어진다. 전처리 모듈블록에서 이루어지는

EPD(End Point Detection)와 특징벡터 추출 블록의 경우 휴대용 정보단말의 성능을 고려하여

정확한 EPD와 특징벡터 추출 및 빠른 알고리즘 선택을 목적으로 한다. 인식 및 학습 블록은

추출된 특징벡터를 기반으로 학습 블록과 인식 블록으로 나누어진다. 학습 블록은 다수의 입력

패턴을 분석하여 학습 가중치를 결정하는 단계이고 인식 블록은 학습 블록에서 생성한 학습 가

중치를 이용하여 실시간 입력에 대한 인식 결과를 제공하는 블록이다. 그림 6-1-1은 전체 시스

템의 블록 구조이다.

그림 6-1-1. 성대신호 인식 기술 블록 구조

1) 성대신호 수집 블록

성대신호 수집 블록은 휴대용 정보단말기를 이용한 우리말 성대신호처리를 위해 필요한 음

성 및 성대신호의 데이터베이스를 구축하는 블록으로 성대신호 녹음 블록과 녹음데이터 평가

블록으로 나누어지며 여기서 만들어진 데이터베이스는 성대신호 인식기의 인식률에 많은 영향

을 미치므로 녹음데이터 평가 블록에서 모든 데이터에 대한 발성 상태를 평가하여 양질의 데이

터만으로 성대신호 데이터베이스를 구축한다.

가) 성대신호 녹음 블록

성대신호 데이터는 오디오 샘플링 비율을 16KHz, 오디오 비트 수는 16bits, 그리고 채널 수

1(mono)의 PCM(Pulse Coded Modulation)방식의 Waveform을 이용하여 녹음하며, Shure 마이

크 및 Neck Mic Type인 Gas mask를 사용하여, 일반 방음 처리된 스튜디오에서 수집한다. 데

이터베이스 구축은 수백명이 발화한 100여개의 명령어와 PBW (Phonetically Balanced Words)

의 452단어를 대상으로 구축되며, 이를 개개의 데이터 파일로 Segmentation하고, 각각의 음절

정보를 확인할 수 있도록 Transcription되어야한다, 또 생성된 모든 클립에 일대일로 mapping

되어야 하기 때문에 신뢰성 있는 Validation이 반드시 필요하다. 그림 6-1-2는 성신호데이터 수

집 환경 개념도이다.

그림 6-1-2. 성대신호 데이터 수집 환경 개념도

나) 녹음데이터 평가 블록

녹음데이터 평가 블록은 실제로 녹음된 데이터의 발성 상태를 확인하는 작업으로써 성대

신호 인식기의 성능에 많은 영향을 미치는 작업이므로 다음과 같은 기준으로 모든 데이터

에 대한 발성 상태를 확인한다.

-발성 시에 화자는 국어의 전통성과 합리성에 벗어나지 않도록 자연스럽게 발성했는가?

-모니터 요원은 화자의 오발성에 대해 체크 한 뒤 재발성을 요구하고, 무리하게 발성을 교

정하지는 안았는가?

-발성자 외의 다른 사람의 목소리가 녹음 되었는가?

-기타 잡음(사무실 환경에서 발생할 수 있는 미약한 노이즈는 허용하나, 웨이브폼 자체에

변화를 줄 정도의 지나친 소음은 배제함)이 녹음되었는가?

-음성구간에 웨이브 폼을 헤칠 정도의 입술소리나 숨소리가 들어간 경우가 있는가?

-수집된 음성데이터는 발화 토큰별로 파일로 생성되었는가?

-음성 구간의 앞과 뒤에 일정한 길이의 묵음구간(200msec) 확보되었는가?

-세그멘테이션 오류, 음성파형 잘림, 클리핑 오류가 발생되었는가?

-전사파일은 잘 기록되었는가?

-전사는 화자의 발성을 그대로 기록했는가?

-전사 파일은 발화 토큰별로 생성된 음성 파일에 일대일로 mapping 되었는가?

2) 성대신호 특징벡터 추출 블록

성대신호 특징벡터 추출 블록은 입력된 성대신호로부터 실시간 특징벡터를 추출하는 블록

으로써 전처리 모듈 블록과 전처리 모듈 블록에서 찾은 EPD로부터 특징벡터를 추출하는 블록

으로 이루어진다. 다음은 본 시스템에서 적용된 전처리 모듈과 특징벡터 추출알고리즘에 대한

설명이다. 전처리 모듈에서 사용된 EPD의 경우 지능정보 단말의 성능을 고려한 에너지 기반의

알고리즘을 적용하고 특징벡터 추출 알고리즘의 경우 다양한 알고리즘을 적용하여 시스템의 성

능과 인식률 양측을 고려하여 최선의 알고리즘을 선택한다.

가) 전처리 모듈 블록

성대신호 인식을 위한 전처리 모듈은 성대 신호를 획득, 분석하여 특징 추출을 위한 준비

과정으로 성대신호 획득, 프레임 에너지 계산, 끝점 검출 등으로 구성되어 있다.

성대 마이크

PreprocessingPreprocessing

성대신호 획득성대신호 획득

프레임 에너지 계산프레임 에너지 계산

끝점 검출끝점 검출

특징 추출 모듈

그림 6-1-3. 전처리 모듈 블록 다이어그램

① 성대신호 획득

성대 마이크를 이용하여 성대의 진동 신호를 획득하는 과정으로 다음과 같은 기준으로

수행한다.

Sampling rate : 16 KHz

Quantization bit : 16 bit

성대 마이크를 통해 입력되는 신호는 anti-aliasing filter를 거친 다음, A/D 변환을 통

해 위와 같은 기준으로 디지털 신호 S(n)로 변환된다. 휴대용 정보단말의 경우 성대신

호 획득에서 발생하는 단말상의 문제가 있으므로 sampling rate이나 Quantization bit,

channel 수 등 성대신호 입력에 대한 여러 문제들을 정확하게 확인해야한다.

② 프레임 에너지 계산

성대 신호의 끝점 검출에 필요한 에너지 값을 계산한다. 성대신호를 분석하기 위한 한

프레임의 크기는 160 samples를 기준으로 하고 프레임 에너지는 다음과 같이 계산한다.

계산된 프레임 에너지는 이후 수행되는 끝점 검출을 위한 파라미터로 사용된다.

FrameEnergy = log 10( ( ∑N

n= 1S(n) 2)/N), S(n):성대신호 샘플 ,N:한 프레임의 샘플수수식 6-1-1. 프레임 에너지 계산

③ 끝점 검출

입력채널로부터 연속해서 들어오는 신호 중에서 인식기가 실제로 계산해야 할 구간을

판별한다. 성대신호의 시작점과 끝점을 계산하는 과정은 앞서 계산한 프레임 에너지를

이용한 4개의 에너지 threshold와 3개의 duration threshold, 그리고 10가지 조건에 의해

결정한다.

표 6-1-1. 끝점 검출 조건 표

비교 내용

Condition 1 (Prev_E < threshold 1) && (Cur_E >= threshold 1) Cur_E/Prev_E :

현재/이전

프레임 에너지

Condition 2 (Prev_E < threshold 2) && (Cur_E >= threshold 2)

Condition 3 (Prev_E < threshold 3) && (Cur_E >= threshold 3)

Condition 4 (Prev_E > threshold 3) && (Cur_E <= threshold 3) iPeakLength :

peak duration

threshold

Condition 5 (iBufferIndex - ith3pt) > iPeakLength

Condition 6 (Prev_E > threshold 4) && (Cur_E <= threshold 4)

Condition 7 (Prev_E > threshold 2) && (Cur_E <= threshold 2)iMinWordLength:

minimum word

lengthCondition 8 (iEP - iSP) >= iMinWordLength

Condition 9 Cur_E <= threshold 3 iEPLookForward:

noise length

thresholdCondition 10 NoiseDuration >= iEPLookForward

나) 특징벡터 추출 블록

특징벡터 추출은 인식에 유용한 성분을 음성이나 성대신호로부터 추출해내는 과정으로 음

소변별력이 뛰어나면서 음성학적으로 중요하지 않은 변화요인에 둔감한 특성을 가지는 것이 요

구된다. 그리고 이러한 특징벡터는 추출은 이상적인 답이 없기 때문에 인식률의 정도를 가지

고 특징벡터 추출 알고리즘의 성능을 평가하게 된다. 일반적으로 많이 사용되어지는 특징벡터

추출 알고리즘은 Linear predictive coding(LPC) cepstrum, Mel frequency cepstral

coefficient(MFCC), Perceptual Linear Predictive(PLP) cepstrum, RelAtive SpecTrA (RASTA)

등이 있다.

LPC cepstrum의 기본개념은 현재의 음성 샘플이 과거 p개의 음성 샘플의 근사적인 선형조

합으로 표현될 수 있다는 가정하에 출발하는 것으로 음성의 발성 기관을 하나의 필터로 가정하

고, 그 필터의 계수를 음성의 특징벡터로 사용하는 것으로써 스펙트럼 포락을 All Pole Model

로 표현하여 최적의 파라미터를 비교적 적은 계산량으로 추출하고 이에 스펙트럼 포락과 피치

를 분리하여 추출하는 Cepstrum방법을 적용하여 특징벡터를 추출하게된다. 그리고 PLP

cepstrum은 주파수 영역에서 인간의 청각 특성을 이용하여 필터링 한 다음 이를 IDFT에서 자

기 상관계수로 변환한 다음 이를 다시 Cepstrum 계수로 변환하는 방법으로 특징을 추출한다.

MFCC는 기존의 Cepstral 개념과 Mel Frequency 개념을 혼합한 것으로, 일정한 대역

(Critical Band)내에서 여러 대역의 소리가 합쳐진 소리는 그 대역의 중앙 주파수 대역에서의

소리와 동일하게 들리는 특성을 이용한 것으로 스펙트럼 도메인상에서 음성의 특징을 추출하는

방법으로 많이 사용되고 있으며, RASTA는 인간의 청각신경 세포가 시간적 변화에 대한 성분

(Modulation Frequency)에 민감하다는 것을 모델링 한 것으로 인간이 2-10Hz의 변화성분에 민

감하므로 이러한 성분은 보강하고 나머지 성분은 제거시키고자 하는 대역통필터(BPF:Band

Pass Filter)로써 전화채널잡음이나 잡음환경내에서 잡음을 제거시키는 전처리과정으로 많이 활

용되고있다. 그림 6-1-4는 MFCC와 RASTA를 적용한 본 시스템의 특징 추출 블록도이다. 이

러한 부분은 향후 인식률의 향상을 위해 어느 정도 변화된 모듈을 가지게 될 것이다.

Preprocessing

Feature Extraction

PreemphasisPreemphasis HammingWindow

HammingWindow FFTFFT

Mel-scalefilter bank

Mel-scalefilter bankLog |.|Log |.|DCTDCT

RASTA filterRASTA filter

Preprocessing

Feature Extraction

PreemphasisPreemphasis HammingWindow

HammingWindow FFTFFT

Mel-scalefilter bank

Mel-scalefilter bankLog |.|Log |.|DCTDCT

RASTA filterRASTA filter

그림 6-1-4. 특징추출 블록 다이어그램

3) 인식 및 학습 블록

성대신호 인식 및 학습 블록은 추출된 특징벡터를 입력으로 인식 블록과 학습 블록두 부분

으로 나누어진다. 학습 블록은 다수의 입력 패턴을 입력으로 받아 인식 하고자하는 명령어를

정확하게 인식할 수 있는 학습 weight를 생성하고, 인식 블록은 학습 블록에서 생성된 학습

weight를 기반으로 실시간 입력으로 들어오는 성대신호 명령어를 명령어 리스트에서 어떤 명령

어인가를 인식하는 블록이다.

가) 학습 블록

일반적으로 기계학습에 사용되는 알고리즘으로는 HMM(Hidden Markov Model),

SVM(Support Vector Machine), NN(Neural Network)등 다양한 형태의 알고리즘이 있다. 본

시스템에서는 고립어 인식에서 시간 복잡도와 인식성능을 고려한 Neural Network을 기본 학습

알고리즘으로 선택하고 여기에 오류 역전파 알고리즘을 적용한 다층 퍼셉트론 학습 시스템을

구현하다. 그리고 성대신호의 시간 정보를 반영하기 위한 Time Delay 기술을 학습 알고리즘에

적용하여 보다 높은 인식률을 보장하는 학습 알고리즘을 구현한다.

다층 퍼셉트론 오류 역전파 학습 알고리즘은 고립어 인식에서 높은 성능을 제공하는 알고

리즘으로써 기본 원리는 다음과 같다. 입력층의 각 유니트에 입력패턴을 주면 이 신호는 각 유

니트에서 변환되어 중간층에 전달되고 최종적으로 출력층으로 나오게 된다. 이 출력값과 원하

는 출력값을 비교하여 그 차이를 감소시키는 방향으로 연결강도를 조절하고, 상위층에서 역전

파하여 하위층에서는 이를 근거로 다시 자기층의 연결강도를 조정해나간다. 연결강도를 조절하

는 방법으로 델타 규칙이 적용되어지는데 본 시스템에서는 최급하강법(gradient descent

method)를 이용하여 유도한다.

델타 규칙은 입출력 함수가 선형의 유니트로부터 이루어진 네트웨크에 대하여 모든 입력패

턴으로부터 얻어지는 출력과 목표출력과의 오차의 제곱의 총합을 최소로 하도록 연결강도를 조

정하는 것이다. 그러기 위해서는 p번째 패턴의 쌍을 제시한 경우의 오차의 제곱을 각각의 연결

강도 Δpwj로 미분한 것이 델타 규칙에서의 연결강도 변화량에 비례하는 것을 나타내면 된다.

델타 규칙에 의해 연결강도의 변화가 연결강도 공간상에 주어지는 오차의 제곱을 높이로

하는 공면에 대하여 최급하강을 한다. 즉, 오차의 제곱이 가장 많이 감소는 방향으로 변화한다.

이러한 과정을 모든 입력 패턴에 대해 반복 수행하여 squared error 값이나 epsilon이 threshold

보다 작을때 학습을 종료하게 된다. 다음 장에서는 전방 학습 알고리즘 과 오류 역전파 알고리

즘에 대해 보다 자세히 설명한다.

① 전방 학습에 의한 인식

전방 학습 알고리즘은 노드와 weight의 곱에 전체 합으로 출력 노드의 값을 계산하

고 이결과에 대해 sigmoid 함수를 이용하여 출력 값 결정하게 된다. x1,x2,......,xn은 입

력 노드 값이 w1,w2,......,wn은 부모 노드와의 weight값이다. 그림 6-1-5는 전방학습에

의한 출력노드 값을 결정하는 과정에 대한 개념도이다.

그림 6-1-5. 전방 학습 알고리즘 개념도

② 오류 역전파 알고리즘

오류 역전파 알고리즘은 network의 출력 값들과 목적 값들 사이의 squared error값

을 최소로 만드는 다층 레이어의 가중치를 학습하는 알고리즘으로 여러 출력을 위한 출

력 에러 값의 계산식은 다음과 같다.

E(w)=12

∑d∈D

∑k∈outputs

(t kd-o kd)2

(E : 에러률, k : 출력노드의 번호, d : layer 수, t : 목표값, o : 출력값)

수식 6-1-2. 출력 에러 계산식

여기서 계산된 출력 에러 값을 이용해서 각 단계에서의 델타 값을 계산하게 된다.

이러한 델타 계산은 출력노드에 대해서는 일반 델타 규칙을 적용하고 Hidden 노드에

대해서는 합성함수의 미분공식을 이용하여 계산한다. 다음은 출력 노드에 적용된 델타

규칙과 Hidden 노드에 적용되는 델타 규칙이다.

δ k = o k (1 - o k )( t k - o k)

수식 6-1-3. 출력노드 k를 위한 델타 규칙

δ h = o h (1-o h ) ∑k∈outputs

w h* kδ k

수식 6-1-4. Hidden 노드 h를 위한 델타 규칙

여기에서 계산된 델타 값을 가지고 각 Layer에 있는 weight 값을 갱신하게 된다.

이때 이득항(gain) etha를 곱하여 학습 정도를 조절할 수 있다. 수식 6-1-5는 계산된

델타를 가지고 가중치 항을 조정하는 수식이다.

w i, j = w i, j+ w i, j

where

w i, j = ηδ jx j, i

(Xj,i : 노드 i로부터 노드 j로의 입력, δj 노드j에서 계산된 델타값)

수식 6-1-5. 네트워크의 가중치 Wij의 수정

이렇게 조정된 가중치를 가지고 입력 패턴에 대해서 전방 학습 알고리즘과 델타규칙을

다시 적용하여 quared error 값이나 epsilon이 threshold 보다 작을때 학습을 종료하게

된다. 그림 6-1-6은 다층퍼셉트론 오류역전파 학습 알고리즘의 순서도이다.

본 시스템에서는 Time Delay 기술을 적용한 다층 퍼셉트론 오류 역전파 학습 알고

리즘을 이용해서 학습을 한다. Time Delay 기술은 각 Layer별 일정량의 frame을 중첩

시켜 성대신호의 시간정보를 학습에 반영하는 기술로써 본 시스템에서는 Layer별

windows 수를 지정하여 frame 중첩이 인식률에 미치는 영향에 실험한다. 본 시스템에

서 적용한 Time Delay 기술은 입력 Layer에서 첫 번째 Hidden Layer로 전이 될 때 3

개의 frame을 중첩하고 첫 번째 Hidden Layer에서 두 번째 Hidden Layer로 전이 할

때에는 5개의 frame을 중첩한다. 그리고 두 번째 Hidden Layer에서 출력 Layer로 전이

할때에는 한 개의 frame만을 중첩한다. 이러한 중첩 윈도우의 수는 실험에 의한 최적값

을 선택한다.

Input layer는 전체 64개의 frame으로 이루어져 있으며 각각 16개의 특징벡터로 구

성되어지며 3개의 frame을 중첩하고, Hidden layer1는 62개의 frame에 각각 8개의 특징

벡터로 이루어져 있으며 5개의 frame을 중첩하는 구조를 가진다. 그리고 Hidden

Layer2는 58개에 4개의 특징벡터로 이루지며 1개의 frame을 중첩하는 구조이며 Output

Layer는 인식하고자하는 단어의 개수로 구성되어진다.

그림 6-1-6. 오류역전파 학습 알고리즘의 학습과정

나) 인식 블록

인식은 학습 블록에서 학습된 가중치 정보를 설정한 후에 실시간 성대입력 신호에 대해서

특징벡터 추출블록을 거친 결과를 입력으로 받아서 학습 블록에서 사용했던 알고리즘 중에서

전방향 알고리즘을 이용하여 인식결과를 보여준다. 본 시스템의 첫 버전은 윈도우 환경에서 개

발 되며 차후 휴대용 정보단말의 운영체제로 채택된 리눅스 상에서 동작하는 리눅스 버전으로

포팅 되었다. 그리고 최종 타겟인 휴대형 정보단말 상에서 실시간 성대신호 명령어를 인식하는

시스템으로 변환되어진다. 그림 6-1-7은 성대신호 인식 순서도이다.

그림 6-1-7. 성대신호 인식 순서도

① Linux 용 성대신호 명령어 인식기

Linux용 성대신호 명령어 인식기는 최종 타겟보드인 휴대형지능정보단말의 중간 형태

시스템으로써 윈도우에서 개발된 시스템의 성능과 동일한 성능을 유지함을 목적으로한

다. 기본 환경으로 운영체제는 Redhat8.0을 사용하고 컴파일러로는 gcc 3.2, gdb 5.2.1-4

를 사용한다. 그리고 GUI 개발 라이브러리로 qtopia 1.5를 이용하여 개발한다. 그림

6-1-8은 개략적인 리눅스용 성대인식 시스템의 개념도이다.

그림 6-1-8. 리눅스용 성대인식 시스템 개념도

그림 6-1-8을 기반으로 윈도우에서 개발된 인식기의 모듈중에서 다음과 같은 부분

을 중심으로 포팅이 이루어진다.

- Audio class : 윈도우에서 사용하는 오디오 처리 클래스와 리눅스 상에서 처리하는

오디오 클래스가 다르므로 리눅스 시스템에 적합한 오디오 클래스를 개발한다.

- Thread class : 현재 시스템은 실시간 성대신호 입력을 실시간으로 처리하기 위해 두

개의Thread를 사용하고 있다. 그림 9에서 보면 성대신호 입력 Thread와 전처리 모

듈에서 인식 모듈까지가 다른 한개의 Thread로 동작한다. 현재 Linux에서 가장 널

리 사용되고 있는 Pthreads 라이브러리를 이용해서 개발한다.

- Tdnn class : 특징 추출 및 인식 모듈로써 Ansi C++코드로 개발되어서 별 수정없이

리눅스 코드에 사용가능하다.

- 인식 interface : 윈도우 API로 개발된 GUI 환경에 대해 Linux의 GUI 개발 라이브러

리인 QT를 이용하여 현재 발성중인 성대신호의 상태나 발성 에너지 상태등을 표시

하는 GUI 부분을 개발한다.

② 휴대용 정보 단말용 성대신호 명령어 인식기

기존의 성대 신호 인식 시스템을 휴대용 정보단말 시스템에서 구동하는 시스템으로 변

환시 많은 문제점을 고려해야한다. 첫 번째 휴대용 정보단말이 갖는 CPU의 성능이 기

존은 Host PC와는 많은 차이가 난다는 것이다. 이러한 점 때문에 기존에 사용하는 계

산량이많은 알고리즘의 경우 적용하기가 어렵다는 문제점이 있다. 따라서 계산량이 적

으나 어느정도 성능을 보장할 수 있는 최적의 알고리즘 선택을 위해 많은 실험을 해야

한다. 두 번째는 휴대용 정보단말에는 FPU(floating point unit)가 없기 때문에 실수연

산의 경우 FPU에뮬레이터를 통해 연산이 이루어진다. 따라서 대부분의 연산이 실수 연

산을 하는 성대신호 인식기의 경우 많은 시간적 지연이 발생하게 된다. 이러한 문제를

해결하기 위해 휴대용 지능정보단말에서 구동 될 성대 신호 인식기는 모든 연산을

fixed point로 변환하여 실시간 인식이 가능하도록 개발한다.

Fixed Point연산 변환 과정은 인식기에서 기본 변환 모듈을 정의하고 정의된 모듈에

대해서 기본적인 테스트를 거친 후 개별 블록별로 실제 인식 시스템을 변환하여 인식

성능테스트를 거치는 방법을 선택한다. 현재 인식기에서 Fixed Point 대상으로 하고 있

는 component들은 log10연산과 인식기의 sigmoid에서 사용되어지는 exponential 함수,

cos, sin 함수 그리고 제곱근 연산, 마지막으로 사칙연산이 있다.

Fixed Point연산 변환 방법으로 Q-Format이나 Table을 이용하는 방법들이 있으며

최소의 성능저하에서 인식과정을 실시간으로 처리할 수 있는 최선의 방법론을 선택하

도록 한다. Q-Format를 사용했을때의 문제점은 다시 실수로 복원했을때 truncation 에

러가 발생하거나 overflower가 발생하게 된다. 따라서 Q-Format기반 연산 후에는 항상

precision error에 대한 Finite-precision optimization 요구되어진다. 이러한 방법으로

saturation이나 rounding, double-precision operations등이 있는데 적절한 방법론을 선택

하면된다. 그림 6-1-9는 호스트 PC와 휴대용정보 단말사이에서의 인식기 개발 개념도

이다.

그림 6-1-9. 휴대형 지능정보단말용 성대신호 인식 개발 개념도

Host PC상에서 성대신호 인식엔진을 개발해서 arm-linux-gcc인 cross-compiler를

사용해서 타겟보드에 동작가능한 형태로 컴파일하면 씨리얼케이블이나 LAN을 이용해

서 단말에 전송하게된다. 이때 실행 파일뿐 아니라 학습데이터와, 워드리스트를 같이 전

송한다

4. 실험 및 평가

가. 특징벡터 성능 비교

본 시험은 성대신호의 특징추출시 인식률의 성능 향상에 기여하는 특징벡터의 영향을 측정

하기 위한 시험으로 다양한 특징벡터를 추출하여 인식 성능을 비교하였다. 이 시험에서는 특징

벡터의 종류(MFCC, ZCPA), 노이즈 처리(RASTA, CMS, none), Normalize

(Time Normalize, none) 등의 분류로 각 시험을 통해 인식성능을 측정하여 최적의 특징벡

터를 선택하였다.

나. 인식속도 개선

본 시험은 제한된 환경을 갖는 소형단말 상에서의 인식속도를 향상하기 위해 실수형 연산

을 정수형 연산으로 변환하고 계산량이 많은 수학함수(log, square root)들을 table을 이용한 실

시간 함수로 변환함으로써 인식률의 저하없이 응답시간을 단축하는 성대신호 인식 시스템을 개

발하기 위해 모듈별로 나누어 성능을 측정한다.

다. 실험 결과

실험 제목 실험대상 기능 성능 판별 실험 결과

특징벡터 성능

특징벡터의 종류에 따른

인식률

- 특징벡터의 종류에 따른

인식률의 상대 평가로 최적

의 특징 벡터를 선택함.

- MFCC

잡음처리에 따른 인식률

향상

- 잡음처리를 적용한 경우와

적용하지 않은 경우 인식률

향상의 있는가?

- 같은 종류의 특징벡터를

사용할 경우 잡음처리 방법

중 최적의 방법은?

-약 28% 향상

(잡음처리 없음

에 비해)

- CMS

Normalize에 따른

인식률 향상

- Time Normalize를 사용한

경우와 zero padding한 경

우 인식률 향상을 상대적으

로 평가함.

- 약 17% 향상

(zero padding

에 비해)

인식속도 개선

실수형 데이터의 정수형

변환시 속도 개선과

인식률 변화

- 정수형 데이터 변환시 속도

향상이 30% 이상인가?

- 인식률 저하가 2% 미만

인가?

- 65% 속도향상

- 인식률 저하

없음

수학함수의 변환시 속도

개선과 인식률 변화

- 수학함수 변환 후 실시간

응답시간을 보장하는가?

- 인식률 저하가 3% 미만

인가?

- 78% 속도향상

- 인식률 저하

없음

5. 결론

성대신호를 이용하여 고잡음 환경하에서도 안정된 성능을 보장할 수 있는 인식기를 개발하

여 휴대용 정보 단말에 최적화하여 편하고 사용하기 쉬운 사용자 인터페이스를 개발하였다. 본

시스템의 입력 장치로 사용하고 있는 Neck 마이크는 주변환경 잡음에 강한 특성을 가지는 장

비로써 본연구에서는 채널 노이즈를 제거하고 변이된 음성의 특징을 추출하는 기술을 개발하여

실생활의 고잡음하에서도 높은 인식률을 보장 할 수 있도록 하였다. 그리고 이를 휴대용 정보

단말용 시스템에 적용하여 음성인식불능한 경우는 물론 언제 어디서나 자유롭게 정보처리를 할

수 있는 성대신호처리에 의한 명령어 인식시스템을 개발하였다.

6. 참조문헌

[1] Xuedong Huang, Alex Acero, Hsiao-Wuen Hon, "Spoken Language Processing"

[2] L.R. Rabiner, B.H. Juang, "Fundamentals of Speech Recognition"

[3] D.R. Reddy, "Speech Recognition by Machine : A Review", Proc.of IEEE, Vol.64,

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[4] Bishop, C.M., "Neural Networks for Pattern Recognition", 1995, Oxford, UK, Oxford

University Press

[5] Jain, A., J. Mao, and K.M. Mohiuddin, "Artificial Neural Networks: A Toturial",

Computer, 1996, 29(3), pp.31-44

[6] Lippmann, R.P., "Review of Neural Nets for Speech Recognition", Neural

Conputation, 1989, 1, pp. 1-38

[7] Minsky, M. and S. Papert, "Perceptrons", 1969, Cambridge, MA, MIT Press

[8] Press, W.H., et al., "Numerical Recipes in C", 1988, Cambridge, UK, Cambridge

University Press

[9] Rummelhart, D.E., G.E. Hilton, and R.J. Williams, "Learning Interal Representations

by Error Propagation" in Parallel Distributed Processing, D.E. Rummelhart and J.L.

McClelland, eds., 1986, Cambridge, MA, MIT Press, pp. 318-362

[10] Bogert, B., M. Healy, and J. Tukey, "The Quefrency Analysis of Time Series for

Echoes", Proc.Symp.on Time Series Analysis, 1963, New York, J. Wiley, pp. 209-243

[11] Deller, J.R., J.H.L. Hansen, and J.G. Proakis, "Discrete-Time Processing of Speech

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[12] Hermansky, H., "Perceptual Linear Predictive(PLP) Analysis of Speech", Journal of

the Acoustical Society of America, 1990, 87(4), pp. 1738-1752

[13] Oppenheim, A.V., "Speech Spectrograms Using the Fast Fourier Transform", IEEE

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[14] Oppenheim, A.V. and D.H Johnson, "Discerete Representation of Signal", The Proc.

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Englewood Cliffs, NJ, Prentice-Hall

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Speech and Signal Processing, 1989, pp. 262-265

[19] Juang, B.H., "Speech Recognition in Adverse Environments", Computer Speech and

Language, 1991.5, pp. 275-294

[20] Sharma, S., et al., "Feature Extraction Using Non-Linear Transforamtion for Robust

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Signal Processing, 2000, Istanbul, Turkey, pp.1117-1120

[21] D.S. Kim, J.H. Joeng, and S.Y. Lee, "Feature extraction based on zero-crossings

with peak amplitudes for robust speech recognition in noisy environments", in Proc.

ICASSP, (Atlanta, USA), pp.61-64, May 1996

제 2 절 편재형 네트워크 프로토콜 및 입출력 인터페이스 소프트웨어

1. 서비스 자동 인식 기술

서비스 자동 인식 기술은 편재형 네트워크 환경과의 상호작용을 위해 핵심적으로 요구되는

기술로서, 유선 또는 무선 네트워크로 연결되어 있는 기기 및 서비스들을 자동으로 인식하고

제어하는 기능을 수행한다. 기기 자동 인식 및 제어 기능은 UPnP(Universal Plug and Play)를

기반으로 하며, 블루투스 기기 제어를 위한 브릿지 기능을 포함한다. 또한 이동 환경에서도 적

용시킬 수 있도록 IP(Internet Protocol) 네트워크 주소 자동 할당 기능과, 기기 자동 인식 및

제어 명령들을 자동화할 수 있도록 하는 매크로 기능을 제공한다.

가. 요구 사항

서비스 자동 인식 기술을 설계하기 위한 요구 사항은 다음과 같다.

사용자는 익숙하고 이동이 간편한 단말을 통해 원격지에서 집안 또는 사무실 내의 기기

들을 자동으로 인식하고 제어할 수 있어야 한다.

서비스자동인식기는 로컬네트워크 상의 모든 UPnP 디바이스들을 자동으로 인식하고 제

어할 수 있어야 한다.

서비스자동인식기는 UPnP 포럼에서 표준으로 정의하고 있는 UPnP Control Point 규격

을 만족해야 한다.

서비스자동인식기는 사용자 인터페이스에 의존적이지 않아야 한다.

현재 다양한 제품 형태로 출시되고 있는 근거리 무선 규격의 블루투스 디바이스들을

자동으로 인식하고 연결할 수 있어야 한다.

여러 사용자가 동시에 서비스자동인식기에 접속할 수 있어야 한다.

나. 설계 방향

서비스자동인식기는 특정 사용자 인터페이스에 의존적이지 않기 위해, UPnP 제어기

API(Application Programming Interface)함수를 정의한다. 즉, UPnP 제어기와 사용자인

터페이스 간에는 UPnP 제어기 API를 통해서 상호 접속하도록 설계한다.

서비스자동인식기가 블루투스 디바이스를 자동으로 인식하여 연결하기 위해서 블루투스

디바이스용 UPnP 브릿지 기능을 포함하여 설계한다.

다. 동작 환경

서비스 자동 인식 기술의 동작 환경은 아래 그림과 같다.

Bluetooth

Phone

Universal Service Controller

Bluetooth-enabled PDA

UPnP Media Server

LAN

Bluetooth

Phone

Universal Service Controller

Bluetooth-enabled PDA

UPnP Media Server

LAN

그림 6-2-1.서비스 자동 인식 동작 환경

서비스 자동 인식 기술은 유무선 근거리 네트워크 환경을 기반으로 하며, 서비스 자동 인식

기와 제어 대상이 되는 기기들로 구성되어 있다. 본 기술에서는 제어 대상 기기들로 UPnP 기

기 및 블루투스 기기들을 포함한다. 상기 그림에서 보는 바와 같이 동작 환경은 UPnP 미디어

서버와 서비스 자동 인식기가 무선 랜으로 연결되어 있으며, 블루투스 폰과 블루투스 활성화된

PDA(Personal Digital Assistant)가 각각 서비스 자동 인식기와 블루투스로 연결되어 있다.

라. 세부 기능

1) IP 주소 자동 할당 기능

서비스자동인식기가 지능정보단말에 탑재되는 경우, 주변의 IP 네트워크에 연결되어 있는

디바이스들을 인식하기 위해서는 일단 IP 네트워크에 접속해야 한다. 이를 위해서는 접속할 네

트워크의 서브 네트워크 주소, 게이트웨이 등의 IP 주소 환경을 알아내고, 할당할 IP 주소를 결

정하여 이를 수동으로 설정해야 한다. 이러한 번거로움을 없애기 위해서 본 과제의 서비스 자

동인식기는 IP 주소 자동 할당 기능을 제공한다.

본 과제에서 제공하는 IP 주소 자동 할당방식은 네트워크 상에 DHCP (Dynamic Host

Configuration Protocol) 서버가 동작하고 있는 경우와 DHCP 서버가 존재하지 않는 경우 모두

를 지원하도록 설계되어졌다. DHCP 서버가 동작하는 경우에는 DHCP 클라이언트 기능을 통해

IP 주소를 자동 할당할 수 있으며, DHCP 서버가 동작하지 않는 경우에는 인접기반 Zeroconf

방식에 의해 자동 할당될 수 있다.

먼저 DHCP 클라이언트 기능은 DHCP 서버로부터 IP 주소를 할당받는 방식으로,

IETF(Internet Engineering Task Force)에서 표준 규격(RFC 2131)으로 제안하고 있는 방식이

다. 따라서 이 방식으로 IP 주소를 할당 받기 위해서는 접속하고자 하는 네트워크 내에 DHCP

서버 또는 DHCP relay가 동작하고 있어야 한다. DHCP 메시지들은 다음 그림과 같은 메시지

포맷으로 구성되어 있는데, 이는 BOOTP 클라이언트와 relay들과 호환성을 제공하기 위해

BOOTP 메시지 포맷을 기반으로 한다.

그림 6-2-2. DHCP 메시지 포맷

DHCP 서버가 존재하지 않는 경우에는 인접기반 Zeroconf 방식에 의해 IP 주소를 자동으로

할당한다. 이 방식은 IETF (Internet Engineering Task Force)의 Zeroconf 알고리즘을 개선한

것으로, Zeroconf에 의해 할당된 IP 주소가 로컬 망 내부에서만 사용 가능한 점을 보완하도록

본 부서에서 제안하는 방식이다.

인접기반 Zeroconf 방식은 169.254.1.0 에서 169.254.254.255 범위 내의 임의의 주소를 할당

하는 대신, 인접한 네트워크의 서브넷 주소를 자동으로 알아내어, 이를 새로 할당할 IP 주소

의 서브넷 주소로 하고, 마지막 prefix만 pseudo-random number를 발생시켜 할당하는 방안이

다. 이후 ARP Probing 을 통해서 확인하는 절차는 기존의 zeroconf 방식과 동일하다. 세부 절

차는 다음과 같다.

① 송신자 주소를 0로 , 목적지 주소를 “255.255.255.255”로 설정한 ARP Probe 요청 패

킷을 브로드캐스트 한다.

② 수신한 ARP 패킷들을 일정 개수만큼 수집하여, 송신자 주소의 공통되는 prefix를 찾

는다.

③ ②에서 찾은 network prefix를 새로 할당할 IP 주소의 서브넷 주소로 하고, 나머지

prefix를 pseudo random number로 발생한다.

④ [0 - 2초] 사이에 임의의 시간 만큼을 기다린다.

⑤ ③에 의해 생성한 IP 주소를 가지고, 4개의 ARP probe 패킷을 2초 간격으로 보낸

다.

⑥ 응답이 없으면, 새로 할당된 IP주소로 네트워크를 설정한 다. 이때 netmask는 디폴

트로 “255.255.255.0” 이며, 디폴트 게이트웨이 주소는 새로 할당된 IP 주소의 마지막

prefix가 1(xxx.xxx.xxx.1)인 주소로 설정한다. 만일 외부 망으로 나가기 위한 디폴트

게이트웨이를 자동 발견하고자 하는 경우에는 별도의 router discovery protocol(IETF

RFC 1256)이 해당 라우터에 구현되어 있어야 한다.

⑦ ARP 응답이 왔으면, 이는 이미 해당 IP 주소를 다른 호스트가 사용하고 있는 경우

이므로, ③ 항의 절차부터 다시 수행한다.

2) UPnP 디바이스 제어 기능

서비스자동인식기는 로컬네트워크로 연결되어 있는 UPnP 디바이스들을 자동으로 인식하고

제어하는 UPnP 제어 포인트 기능을 포함한다. UPnP 제어 포인트 기능을 위해서는 UPnP 규격

에서 정의하는 UPnP 프로토콜이 서비스자동인식기에 포함되어야 하며, 이를 통해 UPnP 디바

이스들을 제어하게 된다.

UPnP 프로토콜은 기존의 TCP/IP 인터넷 프로토콜과 HTTP (Hyper-Text Transfer

Protocol) 프로토콜을 기반으로 하며, 이는 서비스 발견을 위한 SSDP (Simple Service

Discovery Protocol), 메시지 교환을 위한 SOAP (Simple Object Access Protocol), 이벤트 통보

를 위한 GENA (General Event Notification Architecture ) 서브 -프로토콜들로 구성되어 있다.

HTTPMU

UPnP Vendor define

UPnP Forum Working Committee Define

IP

UPnP Device Architecture Define

UDP TCP

SOAP

HTTP

HTTPHTTPU

SSDP GENA SSDP GENA

HTTPMU

UPnP Vendor define

UPnP Forum Working Committee Define

IP

UPnP Device Architecture Define

UDP TCP

SOAP

HTTP

HTTPHTTPU

SSDP GENA SSDP GENA

그림 6-2-3. UPnP 프로토콜 스택

아래 그림은 상기 그림 UPnP 프로토콜 스택의 HTTPMU, HTTPU, SOAP, GENA 등의

프로토콜들을 이용하여 UPnP 제어포인트(Control Point) 와 디바이스 간에 교환되는 메시지 흐

름도를 나타낸 것이다,

HTTPMU:SSDP:M_SEARCH

HTTP:GENA:NOTIFY

HTTP:HTTP_REQUEST(url)

HTTP:HTTP_RESPONSE(body:XML-based-device-description)

HTTPU:SSDP:M_SEARCH_RESP(description_document_url)

HTTP:SOAP:SOAP_REQUEST(URL-post-format)

HTTP:SOAP_RESPONSE

Discovery

Retrieve

Control

HTTP:GENA:SUBSCRIBE

HTTP:GENA:OKEvent

Control Point

Device

그림 6-2-4. UPnP 메시지 흐름도

상기 그림에서와 같이 서비스 광고 (advertisement) 나 클라이언트 측에서의 서비스 검색

(search)은 모두 IP 멀티캐스트를 기반으로 한다, 클라이언트의 검색 요청에 대해 응답은 유니

캐스트 전송으로 이루어지며, 서비스의 상태가 변하거나 삭제되는 경우 이를 멀티캐스트 할 수

있다. 또한 UPnP는 IP 주소의 자동 설정 기능을 갖는다. 디바이스가 네트워크에 연결될 때, 우

선 DHCP (Dynamic Host Configuration Protocol) 서버로부터 IP 주소를 가져오도록 하는데,

만일 DHCP 서버가 존재하지 않으면, IETF(Internet Engineering Task Force)의 zeroconf 방식

을 지원한다. 이는 로컬 네트워크 내에서만 사용 가능한 주소를 할당하는 방식으로서, 미리 예

약된 IP 주소 중 하나를 자동 할당한 다음, ARP 패킷을 통해 이미 사용 중인지를 확인한 뒤

사용 한다. 각 디바이스들이 제공하는 서비스에 대한 정보를 기술하는 데는 XML (eXtensible

Markup Language)이 사용된다. XML은 디바이스와 서비스가 제공하는 feature들을 보다 강력

하게 기술할 수 있도록 하는데, 이 마크업 언어를 사용하여 UPnP 디바이스는 모델명, 제조업체

정보뿐 아니라 서비스 제어 명령 및 파라메터, 변수 등을 기술 할 수 있다.

3) 블루투스 브릿지 기능

서비스자동인식기는 UPnP 제어 포인트 기능 이외에 블루투스 디바이스를 자동으로 인식할

수 있는 블루투스 브릿지 기능을 포함한다. 블루투스 브릿지는 UPnP의 서비스 발견 프로토콜

인 SSDP (Simple Service Discovery Protocol)에 대해 블루투스 SDP (Service Discovert

Protocol)기능을 맵핑하는 기능과, 이 정보를 토대로 블루투스 디바이스와의 연결 기능을 포함

한다.

마. 구현 결과

본 절에서는 서비스 자동 인식기의 구현 환경 및 결과에 관해 기술한다. 그림 6-2-5는

ARM CPU기반인 iPAQ 3870에서 동작하는 IP 주소 자동 할당 기능을 캡쳐한 화면이다. 아래

그림과 같이 사용자는 지능 정보 단말을 휴대하고 다니면서 주변의 IP 기반 네트워크에 자동으

로 접속하기 위한 알고리즘을 선택적으로 사용할 수 있게 된다.

그림 6-2-5. IP 주소 자동 할당 화면 그림 6-2-6. 서비스 자동 인식기를 통한 기기 제어

그림 6-2-6은 인텔 리눅스 기반의 노트북에 서비스 자동 인식기를 구현하여 실행시켰을 때

의 실행 화면을 캡처한 것이다. 아래 그림은 서비스 자동 인식기를 통해 블루투스 휴대폰과

UPnP 미디어 서버가 자동으로 인식한 결과를 보여준다.

바. 참조 문헌

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[2] UPnP Forum, "UPnP Device Architecture 1.0.1," May 6, 2003,

http://www.upnp.org/download/UPnPDA10_20000613.htm

[3] "Overview of UPnP AV Architecture", Intel Corp., July 02, 2003,

http://www.intel.com/technology/upnp/download/UPnP_AV_Arch.pdf

[4] UPnP Forum, "MediaServer V 1.0," 2003.

[5] UPnP Forum, "MediaRenderer V 1.0," 2003.

[6] UPnP Forum, "ContentDirectory V 1.0," 2003.

[7] UPnP Forum, "ConnectionManager V 1.0 ," 2003.

[8] UPnP Forum, "AVTransport V 1.0 ," 2003.

[9] UPnP Forum, "RenderingControl V 1.0 ," 2003.

[10] Bluetooth SIG, "Specification of the Bluetooth System (Core) Ver.1.1," 2001.

2. WPAN 기반 휴먼인터페이스 접속 기술

본 절에서는 WPAN (Wireless Personal Area Networking)을 이용한 Human Interface

System (HIS) 기술에 대해 설명한다. HIS는 휴대폰 같은 휴대 단말을 이용하여, PC, PDA 등

의 컴퓨터를 제어하는 것을 가능하게 한다. 제어 명령은 블루투스 무선 통신을 통하여 전달된

다. HIS에서 휴대폰의 키 이벤트는 실시간으로 대상 시스템에 전달되어 마치 휴대폰을 외장 키

보드로 사용하는 효과를 발휘한다. HIS를 휴대폰을 이용한 제어 방식 분야의 블루투스 표준 프

로파일로 제안하다.

가. 요구사항

HIS 의 구성요소로는 휴대단말에 탑재되는 HIS client 와 제어되는 시스템에 탑재되는

HIS server 가 있다.

HIS client 는 키이벤트 생성기와 AT 명령 생성기로 모듈화 된다

HIS server 는 복수개의 HIS client를 지원할 수 있다.

HIS server 는 서브블록별로 모듈화 된다.

HIS server 비동기적인 AT 명령 수신방식을 지원한다.

HIS client/server는 블루투스 무선 특성을 고려해서 원활한 통신을 보장하여야 한다.

나. 설계 방향

HIS 는 PC나 PDA, PMG (Personal Mobile Gateway)같은 휴대단말의 키보드 입력장치로

휴대폰을 사용할 수 있게 한다. 휴대폰의 키입력은 실시간으로 지연 없이 제어 대상에 전달되

어 수행되어야 한다.

다. 동작 환경

HIS 는 아래 그림과 같은 동작 환경에서 작동한다.

WPAN HIS client WPAN HIS server

WPAN HIS client WPAN HIS server

그림 6-2-7. HIS 동작환경 (PC제어)

WPAN HIS server

휴대단말-PDA-PMG

WPAN HIS server

휴대단말-PDA-PMG

그림 6-2-8. HIS 동작 환경 (PDA 제어)

HIS server 는 단순 키입력 처리 서버로서의 기능 이외에, 몇가지 핫키들에 대해 필요한

응용을 수행하는 기능을 추가하여 설계한다.

라. 세부 기능

HIS client 가 제공해야 하는 기능은 다음과 같이 정리할 수 있다.

HIS client 은 휴대폰에 탑재된다.

휴대폰에서 사용자가 직관적이고 단순한 키입력이 가능하여야 한다.

사용자의 키입력에 대해 HIS client 는 키이벤트를 생성하고, 각각의 키이벤트에 해당하

는 AT 명령을 생성 HIS server user daemon 으로 전송한다.

HIS server 가 제공해야 하는 기능은 다음과 같이 정리할 수 있다.

<HIS server user daemon 의 기능>

HIS client 가 전송한 AT 명령을 비동기적으로 무선 시리얼 포트를 통해 수신한다.

AT 명령을 분석하여 킷값을 알아낸다.

키 값들을 조합하여 문자열을 생성한 후에 문자열에 해당하는 스캔코드 열을 생성한다.

또는 단일 키 값에 대한 스캔코드 열을 생성한다.

생성한 스캔코드 열을 HIS server kernel module 로 전달한다. 이때 시스템 콜 API 로

netlink user API 를 사용한다.

<HIS server kernel module 의 기능>

HIS server user daemon 이 전달한 스캔코드를 netlink kernel API 를 통해 수신한다.

스탠코드를 키보드용과 포인팅 디바이스용으로 구분한다.

키보드용 스캔코드와 포인팅 디바이스 용 스캔코들 를 각각의 Kernel API 를 사용하여

주 커널 시스템으로 전달한다.

이때 실제 물리적인 키보드나 포인팅 디바이스를 갖는 것과 같은 효과가 나타난다.

마. 구현 결과

WHIS의 각 시험 항목에 대한 구현 결과는 아래 표와 같다.

표 6-2-1. 무선 휴먼 인터페이스 기술 시험 결과

시험 항목 세부 항목 시험 결과

문자 입력 오토마타 변환 기능자유자재로 입력 모드에 대한 변환이 이

루어지는가?O

영어 대소문자 오토마타에 의해 제어 대

상에 모든 영어 철자 생성

멀티탭 방식에 의해 모든 영어 대소문자

의 출력이 되는가?O

한글 오토마타에 의해 제어 대상에 모든

표준 한글 생성

멀티탭 방식에 의해 모든 한글의 출력이

되는가?O

아래는 WHIS 서버를 구동 중인 PDA에서 WHIS의 결과를 보여주는 시물레이터를 구동한

그림이다.

그림 6-2-9. 무선 휴먼 인터페이스 시뮬레이터

이 시뮬레이터는 단지 WHIS의 결과를 보여주는 도구이고, 이 시뮬레이터 없이도 영어 대

소문자 및 한글이 시스템적으로 처리된다. 즉 시뮬레이터 대신 다른 프로그램을 구동해도 문자

입력이 이루어진다.

바. 참조 문헌

① Bluetooth RFCOMM Protoco

② Bluetooth SDP (Service Discovery Protocol)

③ Bluetooth SPP (Serial Port Profile)

④ Bluetooth DUN (Dial-Up Networking) Profile

⑤ Bluetooth HID (Human Interface Device) Profile

3. 네트워크 자동 접속 기술

네트워크 자동 접속 기술은 무선통신망 접속이 가능한 단말에 편재형 통신 서비스 제공을

위해 WLAN/WPAN/CDMA의 상이한 무선통신 망간에 자동화된 서비스 스위칭 기능을 제공하

기 위한 기술이다. 이는 WLAN/WPAN/CDMA 망 접속 기능, WLAN/WPAN/CDMA 환경에서

의 무선망 인식 기능, WLAN/WPAN/CDMA 망 간의 서비스 스위칭 기능을 포함한다.

가. 요구 사항

망 연결이 단절되면 자동으로 현재 가용한 네트워크 인터페이스로 전환되도록 설계되어야

한다.

편재형 네트워크 자동 접속 기술 개발 완료 후에 WLAN/WPAN/CDMA 기반의 지능정보

단말의 최종 목표시스템에 통합되어 동작해야 한다.

단말의 전원, 소형 LCD 등 여러 가지 제약사항을 고려하여 설계한다.

나. 설계 방향

각각의 무선 인터페이스를 감시하여 망의 단절이 오면 자동으로 가용한 인터페이스로 전환

하도록 설계한다.

CDMA 같은 경우엔 통신요금을 고려해야 하므로, 각 인터페이스에 대한 접속 우선순위 정

책을 두어 연결을 시도하도록 한다. 접속 우선순위 정책은 WLAN > WPAN > CDMA 순으로

한다.

다. 동작 환경

네트워크 자동 접속 기술은 각각의 무선 인터페이스를 감시하여 망의 단절이 오면 자동으

로 가용한 인터페이스로 전환하도록 해야 한다. CDMA 같은 경우엔 통신요금을 고려해야 하므

로, 각 인터페이스에 대한 접속 우선순위 정책을 두어 연결을 시도하도록 한다. 접속 우선순위

정책은 WLAN > WPAN > CDMA 순으로 한다.

네트워크 자동 접속 기술의 동작 환경은 아래 그림과 같다.

그림 6-2-10. 네트워크 자동 접속 기술 동작 환경

라. 세부 기능

1) Link status monitor 기능

WLAN, Bluetooth, CDMA 인터페이스 각각에 대한 signal strength 를 체크할 수 있는 기

능을 한다. 각 인터페이스에 대한 정보는 해당 드라이버로부터 획득한다.

2) Wireless interface controller 기능

가용한 인터페이스를 찾아 활성화 시키고, 이전의 인터페이스를 비활성화 시키는 기능을 한

다. 이때 라우팅 테이블 변경은 자동으로 이루어지며, 라우팅 테이블 변경은 상당히 중요하다.

Wireless interface controller

Interface Discovery &Activate

Interface Deactivate

routing table changed automaticallyrouting table changed automatically

Wireless interface controller

Interface Discovery &Activate

Interface Deactivate

routing table changed automaticallyrouting table changed automatically

그림 6-2-11. 네트워크 자동 접속 내부 구조

① Interface discovery&Activate 모듈

Interface discovery 모듈은 인터페이스리스트를 보고 가용한 인터페이스를 찾아 활성화

시키는 역할을 한다.

② Interface Deactivate 모듈

Interface Deactivate 모듈은 이전의 인터페이스를 비활성화 시키는 역할을 한다.

2) Wireless interface controller

Wireless interface controller 블럭은 망 접속 기술과 망 서비스 스위칭 기술을 구현한다.

Link status monitor 모듈로부터 인터페이스 변경에 대한 메시지를 받으면, 가용한 인터페이스

리스트에서 순서대로 접속을 시도해서 실제로 사용할 인터페이스를 찾고 이전의 인터페이스를

비활성화 시킨다. 이때 라우팅 테이블은 자동으로 업데이트 된다. Interface discovery&Activate

모듈은 인자로 넘어온 인터페이스리스트를 보고 가용한 인터페이스를 찾아 활성화 시키는 역할

을 한다. Interface Deactivate 모듈은 이전의 인터페이스를 비활성화 시키는 역할을 한다.

마. 구현 결과

아래 그림은 리눅스 기반의 노트북에서 동작하는 자동 네트워크 접속 매니저를 캡처한 그

림으로서, 현재 무선랜과 블루투스 인터페이스 접속이 가능함을 보여주고 있다.

그림 6-2-12. 자동 접속 매니저

제 3 절 WIPI 단말용 무선 인터넷 브라우저 S/W

1. 개요

위피(WIPI) 단말용 무선 인터넷 브라우저 블록은 위피 기반의 모바일 표준 플랫폼을 기반

으로 월드와이드웹(World Wide Web)을 서비스하기 위한 브라우저 소프트웨어이다. 이를 위해,

무선 통신 환경에 적합한 WAP 2.0 규격의 컨텐츠를 브라우징하는 기능, EFI를 이용한 사진

촬영 및 앨범관리 기능, 소형 화면에 적합한 그래픽 사용자 인터페이스 기능 등을 위피의 자바

API를 기반으로 개발하였다.

2. 구현 환경

가. 하드웨어 환경

WIPI 2.0을 지원하는 무선전화단말기

- 디스플레이 : 스크린크기 96x54 pixel 이상(120 x160 이상 추천)

- 색 상 : 회색조 4가지 이상 또는 천연색 256가지 이상

- 입력 장치 : 2개의 Soft Key, 1개의 Fire Key, 전후좌우 방향키, 숫자 키

- 네트 워크 : 무선을 통한 전송

- 메 모 리 : 응용 프로그램이 사용할 수 있는 메모리 1 Mega Byte이상,

카메라 및 앨범 기능 사용 시 2 Mega Byte 이상

- 프로그램 저장 영역 : 1 Mega Byte 이상

- 사진Data 저장 영역: 512 Kilo Byte 이상

나. 소프트웨어 환경

WIPI 2.0 지원 환경(카메라 및 앨범 기능 사용시)

WIPI 1.1 지원 환경(WAP 브라우저 만 사용시)

그림 6-3-1. WAP 브라우저와 WIPI와의 관계도

다. 개발환경

OS : Windows XP

Emulator : Aroma WIPI Emulator 1.1, ETRI WIPI Emulator 2.0구현구조

3. 구현구조

가. 기능별 구조도

위피 용 무선 인터넷 브라우저 블록은 위피가 탑재된 휴대용 소형 단말기에서 실행되어야

한다. 휴대 단말기는 CPU의 처리 속도가 데스크 탑의 것에 비해 현저히 떨어지며, 메모리 용량

도 제한적이다. 따라서 개발된 소프트웨어 블록은 프로그램 크기를 최대한 줄여야 한다. 또한

프로그램 크기뿐만 아니라, 실행 시 필요로 하는 메모리의 양도 최소화 시켜야 할 필요가 있다.

본 WIPI용 무선인터넷브라우저 블록은 프로그램 코드가 최적화 되어 낮은 사양의 CPU하에서

도 잘 수행 될 수 있도록 설계하여 구현되었다.

위피용 무선 인터넷 브라우저 블록은 크게 사용자 인터페이스 모듈, 컨텐츠 송수신 모듈,

스타일 쉬트 파서 모듈, script 모듈, xhtml/wml 모듈, 컨텐츠 렌더링 모듈, 구조화된 엘리먼트

트리 모듈, 사진촬영 및 엘범 관리 모듈 등으로 구성된다. 그림 6-3-1은 이러한 모듈들 간의 상

관관계를 나타낸 그림이다.

그림 6-3-2. 블록 내부 구조도

사용자 인터페이스 모듈은 사용자가 브라우저를 편리하게 사용할 수 있도록 여러 가지 그

래픽 인터페이스를 제공한다. 사용자는 이 사용자 인터페이스 모듈을 통해 웹 페이지의 주소를

직접 입력하고, 즐겨찾기에서의 특정 웹 페이지를 선택하고, 홈/앞으로가기/뒤로 가기 등의 인

터페이스를 이용해 접속할 URL 주소를 결정한다. 이 주소를 connection 모듈로 전달한다.

connection 모듈은 해당 주소로부터 문서를 가지고와 파서에 넘기면 각각의 파서는 태그를

분석하여 element를 만든다. script 태그는 script 모듈의 파서로 넘기고 style sheet 태그는 스

타일 쉬트 파서 모듈의 파서로 넘긴다.

컨텐츠관련 모듈들은 각각의 파서를 가진다. 각 모듈의 파서는 넘어온 데이터가 텍스트인

경우 바로 파싱을 하고 링크 형태의 데이터인 경우는 컨텐츠 송수신 모듈을 이용해 데이터를

가져와 파싱하고 렌더링에 사용될 형태로 데이터를 구조화 한다.

컨텐츠 렌더링 모듈은 element tree와 style sheet 정보를 참고하여 각 element의 크기를 정

하고 화면에 문서를 보여준다.

efi 태그는 카메라 및 앨범관리와 관련된 태그이기 때문에, 따로 사진 촬영 및 앨범관리 모

듈을 두어 이를 처리한다.

나. 기능별 흐름도

그림 6-3-3. 시퀀스 다이어 그램

Browser 클래스는 WIPI Jlet을 상속 받아 구현 되어졌다. startApp method가 블려져 프로

그램이 시작하면 사용자 Interface에 필요한 사용자 인터페이스 구조를 만든다. bookmark.htm

파일에 home page가 지정되어 있으면 지정된 페이지를 읽어와 화면에 보여 준다.

사용자에 의해 페이지가 요청 되면 Connection 클래스를 통해 해당 페이지의 자료를 가져

와 WMLParser 클래스로 가져온 자료를 받아 Document를 Root로 하는 Element Tree를 생성

한다. 페이지가 처음으로 그려질 때(Panel 클래스의 paint()) Renderer는 graphics를 받아

CSSGraphics를 생성하고 이를 바탕으로 Layout Manager는 각 Element의 크기와 위치를 지정

하고 여기에 맞춰 화면에 Element를 그린다.

4. 블록구현

위피용 무선 인터넷 브라우저 블록은 그래픽 사용자 인터페이스, 컨텐츠 송수신을 위한 통

신, XHTML, WML, WCSS, WMLScript 등의 컨텐트를 파싱하고 구조화된 데이터의 생성, 이

들 구조화된 데이터를 이용해 단말기의 화면에 컨텐츠를 보여주기 위한 렌더링, 사진 촬영 및

앨범 관리 등의 기능을 수행한다. 다음은 이러한 기능들을 구현된 주요 패키지 별로 설명할 것

이다.

가. 사용자 인터페이스

사용자 인터페이스 기능은 사용자가 브라우저를 편리하게 사용할 수 있도록 여러 가지 그

래픽 인터페이스를 제공한다. 사용자는 이 사용자 인터페이스 모듈을 통해 웹 페이지의 주소를

직접 입력하고, 즐겨찾기에서의 특정 웹 페이지를 선택하고, 홈/앞으로가기/뒤로 가기 등의 인

터페이스를 이용해 접속할 URL 주소를 결정한다. 이 주소를 connection 모듈로 전달한다.

나. 컨텐츠 송수신

위피용 무선 인터넷 브라우저 블록은 웹 서버로 데이터를 보내고 받기 위한 HTTP의 기

능을 수행할 컨텐츠 송수신 기능을 가진다. 또한 쿠키(cookie) 관리 및 캐슁(caching) 기능도 포

함된다. HTTP는 TCP/IP 위에서 동작하는 프로토콜이며 웹 서버와 브라우저간의 데이터 전

송에 관한 규격을 정의하고 있다. 현재 버전 1.1 까지 소개되어 있으며, 1.1에서는 connection을

유지하는 기능이 있다.

컨텐츠 송수신 기능에는 cookie를 관리하는 기능도 포함된다. cookie는 HTTP 상에서 서버

와 클라이언트 상에서 세션(session)을 유지하기 위해 만들어진 규격으로 서버에서 HTTP 응답

헤더에 Set Cookie 가 들어 있으면 클라이언트는 그 내용을 보관하고 있다가 해당 서버 또는

도메인에 접속 할 때 서버의 요구 헤더에 “cookie”란 이름으로 받은 내용을 다시 전달하여 서

버가 session을 유지 할 수 있도록 한다. 위피용 무선 인터넷 브라우저블록에서는 cookie의 개

수는 총 500개로 제한하며, configuration에서 그 수와 총 byte를 제한 할 수 있다.

캐슁 기능은 네트워크 상의 트래픽(traffic)을 줄여 프로그램의 수행 속도를 높이기 위해 한

번 가져온 문서, 이미지 등을 로컬(local)에 저장해 놓고 다시 요청할 때 이를 전달하는 것이다.

WML 문서인 경우 max-age 태그가 있으면 여기에 지정된 동안만 보관하여 캐쉬를 하고 다

른 경우는 헤더 정보의 파일 날짜를 참조하여 캐쉬의 사용 여부를 결정한다.

다. 사진 촬영 및 앨범관리

WAP의 EFI 표준을 기반으로 구현된 기능이다. EFI는 무선 응용 환경 밖에서 수행되는 프

로그램을 무선 인터넷 브라우저 안으로 통합하기 위한 범용 규격으로 EFI 컴퍼넌트는 WAP 안

에서 메모리, 네트워크, 유저인터페이스를 공유해서 사용하게 된다. 이 기능은 무선 인터넷 브

라우저를 사용해서 휴대 단말기의 카메라를 이용해 사진을 촬영하고 촬영된 사진을 보정하고

앨범으로 관리하는 것이다.

라. 구조화된 엘리먼트 트리

XHTML과 WML 등의 웹 페이지를 구조화 시킨 데이터를 관리하는 기능이다. 이는 문서에

포함된 태그 정보를 태그와 애트리뷰트(attribute), 이벤트, 스크립트 등으로 관리한다. <그림

3.3.5>는 엘리먼트를 구조화시키고, 제어하기 위해 구현된 클래스 다이어그램이다.

그림 6-3-4. 엘리먼트 클래스 다이어그램

마. 컨텐츠 파서

XHTMl 및 WML 문서를 파싱하고, 이를 구조화된 형태의 데이터를 생성하여 렌더러에

전달한 다. 이 구조화된 데이터는 document를 루트로 하는 엘리먼트들의 트리를 구성한다.

파싱은 문서를 모두 받은 상태에서 진행되며, 각 엘리먼트별도 시작태그, 내용, 마침태그로

나누어 진행된다. 각 태그에 대한 정보를 참조하여 해당 엘리먼트를 생성한다. 엘리먼트 스택을

이용해 구조화된 엘리먼트 트리의 깊이(depth)를 관리한다.

바. 컨텐츠 렌더링

컨텐츠 파서들로부터 구조화된 엘리먼트 트리, 스타일 쉬트 데이터를 전달받아 각 엘리먼트

에 스타일 정보를 적용하여 화면에 보여주는 기능이다. 구체적으로 엘리먼트의 각 스타일 정보

을 종합하여 렌더링을 위한 정보인 cssgraphics를 스택 형식으로 구성한 후, 엘리먼트의 위치와

크기를 정하고 color, border등의 style 정보를 이용하여 엘리먼트를 화면에 그린다.

사. 스타일 쉬트 파서

WCSS는 XHTML, WML 등의 웹 페이지를 사용자의 취향대로 보기 좋게 꾸밀 수 있도록

마련한 WAP에서 CSS를 새로이 정의한 규격이다. WCSS 기능은 이러한 스타일 쉬트 문서를

파싱하고, 이를 style sheet, rule, selector, declaration 등의 구조화된 데이터를 만들어 렌더러에

서 요청하는 style 값을 제공한다.

다음은 그림 6-3-5에 대한 간략한 설명이다.

- StyleSheet 은 selector 내의 selectorItem 을 map(tree) 형식으로 가지고 있다.

- StyleSheet 의 selectorItem 은 selector 에 의한 참조가 쉽도록 selector 를 역순으로 하

여 가지고 있다.

- StyleSheet 의 rule 은 selector 의 계층에 위치하고 있다.

- MapAttr 과 MapTag 는 번갈아 가며 계층 구성을 한다

그림 6-3-5. 스타일 쉬트 파서 패키지의 클래스 다이어그램

아. 스크립트 파서 및 엔진

스크립트 파서 및 엔진은 WMLScript를 파싱하고 브라우저에 필요한 내장 객체를 제공하

며 스크립트를 실행한다. 이러한 기능을 이용해 웹 서버 상의 문서를 가져와 브라우저 상에서

이를 검색, 편집하는 한편, 웹 페이지를 브라우저 상에서 동적으로 보여줄 수 있다.

다음은 그림 6-3-6에 대한 간략한 설명이다.

- WMLIdScriptable 은 Rhyno의 IdScriptable을 상속받았고 대부분의 abstract method를

구현 하였다.

- 특히 FunctionDefine class를 array로 사용해 하위 class의 구성을 매우 단순화 하였고

execMethod()를 WMLIdScriptable에서 구현 할 수 있도록 하였다.

- WML Library class에서는 class명과 FunctionDefine만을 하면 Library가 수행된다

- RhynoConnector class는 library를 등록하는 기능을 수행한다.

그림 6-3-6. 스크립트 파서 및 엔진 클래스 다이어그램

5. 결론

무선 인터넷 표준 플랫폼인 위피를 기반으로 월드와이드웹(World Wide Web)을 서비스하

기 위해 WAP 컨텐츠를 브라우징하는 소프트웨어를 개발하였다. 이를 위해, 무선 통신 환경에

적합한 WML, XHTML Basic, XHTML Mobile Profile, WMLScript, WCSS등의 컨텐츠를 브

라우징하는 기능, EFI를 이용한 사진 촬영 및 앨범관리 기능, 소형 화면에 적합한 그래픽 사용

자 인터페이스 기능 등을 위피의 자바 API를 기반으로 개발하였다.

위피 플랫폼을 위한 휴대 단말기는 CPU의 처리 속도가 데스크 탑의 것에 비해 현저히 떨

어지며, 메모리 용량도 제한적이다. 따라서 위피용 무선 인터넷 브라우저는 프로그램 크기를 최

대한 줄였으며, 실행 시 필요로 하는 메모리의 양도 최소화 시켰기 때문에, 프로그램 코드가 최

적화 되어 낮은 사양의 CPU하에서도 잘 수행 될 수 있도록 설계하여 구현되었다.

6. 참고문헌

모바일 표준 플랫폼 규격 2.0

- 제 4편 JAVA API

WAP 2.0

- WAP-191_104-WML-20010718-a

- WAP-223_101-HTTPSM-20010928-a

- WAP-231-EFI-20011217-a

- WAP-277-XHTMLMP-20011029-a

- WAP-193_101-WMLScript-20010928-a

- WAP-194-WMLScriptLibraries-20000925-a

- WAP-239-WCSS-20011026-a

RFC2616: Hypertext Transfer Protocol 1.1

RFC2109: HTTP State Management Mechanism

XHTML Basic(W3.org)

Cascade Style Sheet Level2(W3.org)

제 4 절 카메라 문서영상의 다국어 문자인식 소프트웨어 시스템

1. 개 요

시각 인터페이스는 지능정보단말용 착탈식 디지털 액서사리 카메라의 하드웨어 형태를 가

지며 카메라 운용 소프트웨어 및 사용자에게 실내외 현장에서의 시각 정보의 입력 및 처리, 문

서 영상자동 인식 기능을 제공하는 소프트웨어로 구성된다.

지능정보단말의 휴대 연산 기능과 인터넷 접속 기능, CMOS 이미지 센서 기반의 시각 정보

처리 기능을 이용하여 실세계에 존재하는 현장 정보를 디지털 시각 정보로 변환하여 인식, 저

장, 전송하여 언제, 어디서든 필요한 시각 정보를 활용하는 서비스 기술을 개발한다.

본 과제에서 개발하는 카메라 영상의 인식 대상은 2차원 평면의 문서 형태이며 여기에는

책, 서류, 명함, 전시품, 각종 설명문 등이 포함된다. 이 때의 문서 위치는 카메라에서 근접 거리

에 위치한 것으로 한다. 카메라 문서 영상 인식 엔진은 지능정보단말의 본체에 탑재되며 한 장

의 문서 영상에 대해 자체적으로 텍스트로 변환 가능하도록 한다. 시각 인터페이스 블록을 구성

하는 하위 시스템은 카메라 광학부 및 센서 모듈, 영상 처리 모듈, 중대형 영상 합성을 위한 모

자이크 처리 모듈, 카메라 문서 영상 인식 모듈로 구성된다.

2. 지능정보단말용 시각인식 인터페이스 구조

가. 지능정보단말용 디지털 액서사리 카메라

지능 정보 단말용 디지털 카메라는 자체적으로 입력 영상에 대한 화질 개선, 렌즈 왜곡보정

을 위한 연산을 수행할 수 있도록 개발한다. 지능정보단말용 본체와는 USB-II 포트를 통해 자

체 연산 후의 영상을 전달하도록 하며 카메라 사용을 위한 각종 제어 신호를 본체로부터 전달

받을 수 있다. 지능정보단말용 디지털 카메라는 카메라 광학부 및 센서 모듈, 영상 처리 모듈로

구성된 하드웨어 및운용 소프트웨어 부분과 중대형 영상을 생성하기 위한 모자이크 처리 모듈

로 구성된다. <그림6-4-1>은 지능정보단말용 디지털 액서사리 카메라의 개념도를 보여준다.

1) 하드웨어 구성

가) 광학부 및 센서 모듈

지능정보단말용 디지털 카메라의 광학부는 고정 초점식 렌즈 및 SXGA이상의 해상도를 가

지는 광학 센서로 구성된다. 지능정보단말용 디지털 카메라의 경우 카메라 문서 영상의 텍

그림 6-4-1. 지능정보단말용 디지털 액서사리 카메라의 개념도

스트 변환 모듈과 같은 고기능을 구현하기 위해서는 입력 영상의 품질이 좋아야 할 뿐 만 아니

라 디지털 액서사리 개념에서 저가로 구현 가능해야 한다. 저가형 카메라 렌즈를 사용하는 경

우에는 barreling 효과에 의해 렌즈 왜곡이 발생하기 때문에 이를 보정하기 위한 알고리즘을 구

현하도록 한다. 특히, 사용자가 카메라를 이용하여 임의의 위치에서 입력 영상을 획득하는 경우

에는 기하학적 왜곡(geometric distortion)이 발생하게 된다. 카메라 문서 영상의 텍스트 변환 기

능을 구현하기 위해서는 이로부터 기하학적 렌즈 왜곡이 없는 영상을 재합성할 필요가 생기게

된다. 이 때 필요한 왜곡 보정 방법은 광학 보상 렌즈를 이용하는 대신 영상 워핑 등을 이용한

S/W처리 방식을 취한다.

나) 실시간 영상 처리 DSP 하위 모듈

실시간 영상 처리 DSP하위 모듈은 <그림 6-4-1>의 디지털 액서사리 카메라의 영상 처리

를 위한 하드웨어 플랫폼에 해당한다. <그림 6-4-2>에 실시간 영상처리 DSP 하위 모듈의 하

드웨어 플랫폼의 구성도를 나타내었다. 카메라 영상의 실시간 왜곡 보정 및 화질 개선을 위해서

TI사의 TMS320DSC25를 채용하도록 한다. VGA(640*480)급 해상도를 가지는 경우 실시간으로

지능정보단말의 본체의 화면 출력이 가능하도록 한다. 즉, 30 FPS를 만족해야

CMOS CMOS인터페이스

시스템콘트롤러

(ARM7TDMI)

DSPTMS320VC

54x

메모리콘트롤러

SDRAM16 Mbyte

플래쉬메모리

고속 I/O(USB-II)

지능정보단말본체

ROM

CMOS CMOS인터페이스

시스템콘트롤러

(ARM7TDMI)

DSPTMS320VC

54x

메모리콘트롤러

SDRAM16 Mbyte

플래쉬메모리

고속 I/O(USB-II)

지능정보단말본체

ROM

<그림 6-4-2> DSP 영상 처리 하위 모듈

하며, SXGA인 경우 10 FPS이상이 되도록 한다. 이를 위해 USB 2.0 인터페이스를 채용하도록

한다. <그림 6-4-2>의 DSP 영상 처리 하위 모듈의 경우 일반 디지털 카메라에서 요구되는

기능인 스토리지 컨트롤러, TV/CRT 출력을 위한 NTSC, PAL, SECAM 등의 아날로그 출력

제어 기능, LCD 구동 제어 기능은 본 과제에서 다루지 않는다. DSP 영상 처리 하위 모듈 시스

템 제어 프로세서는 ARM7-TDMI를 채용하여 메모리 제어, 센서 관리, I/O, CMOS 인터페이스

등의 작업을 수행하도록 한다. 다음은 DSP 영상 처리 하위 모듈을 구성하는 각 블록의 기능을

설명하는 것이다.

a. CMOS 인터페이스: 본 과제에서 채택한 CMOS센서는 Omnivision사에서 제조하는 컬러

CMOS센서를 사용하도록 한다. CMOS인터페이스 블록은 시스템 콘트롤러와 연결되어

CMOS센서를 제어하는 역할을 담당한다.

b. 시스템 컨트롤러: 시스템 컨트롤러로는 상용 디지털 카메라 제품에 많이 채용되고 있는

TMS320DSC25의 ARM7TDMI코어를 취하도록 한다.

c. 메모리 컨트롤러: SDRAM, 플래쉬, ROM 등 메모리 관리와 시스템 운영에 필요한 카메라

파라메타, 렌즈 왜곡 변수 정보 등을 저장 혹은 갱신하는 역할을 한다.

d. 고속 I/O: USB-II 규격에 의해 카메라와 지능정보단말간의 영상 데이터 전송을 담당한다.

2) 소프트웨어 구성

가) 영상 처리 모듈

CMOS이미지 센서로부터 획득된 픽셀 데이터는 광학부의 렌즈 품질에 의해 영상이 왜곡되

거나 전자 회로 잡음, 조명 효과 등에 의해 원하는 정도의 품질을 가지는 이미지를 얻을 수 없

다. 특히, 카메라 문서 영상의 경우에 화면의 선형 특성을 유지하는 것이 인식율에 밀접한 관계

를 가지게 되고 좋은 품질의 영상을 저장하고자 하는 경우에도 반드시 필요한 기능이다.

나) 모자이크 영상 생성

지능정보단말 디지털 카메라에 의해 고해상도 영상을 얻기 위해 두 장 이상의 patch 영상이

필요하다. Patch 영상이 다수 일 경우에는 네트웍을 이용해 서버로 전송하여 모자이크 영상 생

성을 생성한다. 디지털 카메라의 운동은 수평회전(pan), 수직회전(tilt), 등의 회전 운동에만 국

한하지 않고 병진운동(translation) 을 포함한 실내, 실외 등의 임의의 장소에서 획득한 영상에

대해 모자이크 영상을 생성할 수 있다.

나. 지능정보 단말용 문자 인식 플랫폼 구조

지능정보단말용 문자인식 플랫폼은 카메라로 획득한 한글문서영상의 명도영상을 개선시킨

다음 이진화를 수행할 수 있는 전처리 단계를 거쳐 배경 영상에서 문자영역을 추출하여 각 문

자에 대한 특징을 추출한 다음인식하도록 구성되어있다. 또한, 성능평가과정을 거쳐 전반적인

카메라 문서인식 성능을 향상시킬 수 있도록 하였다. 카메라 문서영상인식 플랫폼의 구조는

<그림 6-4-3>과 같다.

<그림 6-4-3>에 나타낸 카메라 문서영상 인식 플랫폼의 각 모듈별 기능은 4절에 단계

별로 기술하였다. 전처리, 문자영역추출, 문자특징추출, 문자인식 및 성능평가 모듈 등에 대한

기능 및 기술에 대한 구체적인 상세 설계 내용이 기술되어 있다.

카메라문서영상

전처리 문자영역추출 문자특징추출

문자인식 성능평가

그림 6-4-3. 카메라문서영상인식을 위한 플랫폼의 구조

3. 지능 정보 단말용 디지털 액서사리 카메라 기능

가. 화질 개선

렌즈 왜곡 보정을 거친입력 영상은 TI사의 TMS320C54x DSP (Digital Signal Processor)를 이

용한 화질 개선을 수행한 후 다음 단계인 기하학적 왜곡 보정 단계로 보내진다. 화질 개선은 디

지털 카메라의 제약 조건인 작은 메모리와 빠른 처리 요구 사항을 만족시키기 위해서 블록 처

리의 개념을 사용한다. 블록은 한 개나여러 개의 채널로부터 입력되는 영상에서 일정한 수의행

들의 집합으로 정의한다. 영상의 블록 처리는 입력 영상을 적절한 수의 블록으로 나누고 생성된

블록을 일련의 블록 기반 함수들로 처리해서 처리된 블록들을 다시 하나의 결과 영상으로 모으

는 것으로 구성된다.

나. 모자이크 영상 생성

고해상도의 모자이크 영상(image mosaic) 의 자동적인 생성은 최근 컴퓨터 비젼과 영상처

리, 컴퓨터 그래픽스의 분야에서 활발히 진행되고 있다. 최근의 응용분야로는 항공 및 위성 사

진의 제작, 비디오 영상의 장면 전환 검출, 색인 작업 등에 크게 이용되고 있다.

응용 분야의 한 부분으로 지능정보단말용 디지털 카메라에 의한 디지털시각정보 인식 기술

로서 사용자가 실내외 현장 정보를 몇 장의 patch image/동영상으로 찍어 image mosaic 기술

을 통하여 고해상도 영상을 구현하기 위한 기술이다. 모자이크 모듈의 구조는 세분화되어 영상

의 입출력을 위한 모듈, 두 장 이상의 patch image/동영상에서 중첩 영역을 추출하는 모듈, 중

첩 영역에서 특징점을 추출하는 모듈 등의 다섯 가지 모듈로 구성되어 있다

전송

중첩영역추출

중첩영역추출

Histogram EqualizationHistogram

Equalization

특징추출

특징추출

모자이크영상생성

모자이크영상생성

영상입출력영상

입출력

전송

중첩영역추출

중첩영역추출

중첩영역추출

중첩영역추출

Histogram EqualizationHistogram

Equalization

특징추출

특징추출

특징추출

특징추출

모자이크영상생성

모자이크영상생성

모자이크영상생성

모자이크영상생성

영상입출력영상

입출력

영상입출력영상

입출력

그림 6-4-4. 모자이크 영상 생성 모듈구조

4. 카메라기반 문서영상 인식 플랫폼 기능

카메라문서영상인식시스템 각 구성모듈의 구조와 기능은 다음과 같다.

가. 전처리 모듈

문서영상에 대한 전처리는 보다 빠르고 정확하게 문서의 구조를 분석하고 이해하기 위하여

문서구조분석 이전에 수행되는 과정으로서 이진화, 영상향상, 기울어진 문서의 교정 등이 있다.

카 메 라 영 상 획 득

영 상 개 선

기 울 기 보 정

이 진 화 및 잡 영 제 거

전 처 리

그림 6-4-5. 문서영상 전처리 흐름도 구조

1) 카메라 영상 획득

다양한 현장에서 문서영상을 쉽게 획득하여 처리하는 것으로 디지털카메라나 PDA에 장착

된 카메라 또는 스캐너등의 다양한 입력영상장치로부터 문서영상을 획득한다.

2) 영상 개선(image enhancement)

영상 향상 기법은 영상을 효율적으로 처리하기 위해, 선택한 특징을 강조하거나 억제하는데

사용되는 기법이다. 영상 향상 기법은 매스크(mask)를 사용하는 공간 영역(spatial-domain) 방

법과 Fourier변환이나 히스토그램 수정 등을 이용하는 주파수 영역(frequency-domain)방법이

있다.

3) 기울어진 문서보정

문서의 기울어짐은 그 정도가 적을 경우에도 문서 인식 시스템의 성능을 급격히 저하시킨

다. 따라서 문서의기울어짐을 교정하는 것은 문서의 형태 분석을 필수과정 이다. 기울어진 문서

의 교정에는 Hough 변환을 이용한 방법과 투영 윤곽분석에 의한 방법 등이 있다.

4) 이진화(Binarization)

이진화는 명도영상을 0 또는 1 의 이진영상으로 변환하는 과정을 말한다. 이진화의 방법은

전역적 이진화(global binarization), 국소적 이진화(local binarization), 적응적 이진화(adaptive

binarization) 방법이 있다.

5) 잡영제거

잡영은 입력장치의 정확도의 한계, 부 정확한 카메라의 입력 동작 등의원인으로 발생한다.

이러한 잡영을 제거하는 방법으로 난폭점 교정, 평활화(smoothing), 여과(filtering)등이 있다.

나. 문자영역추출모듈

전처리된 카메라 문서의 배경 영상에서 문자 영역을 추출하기 위하여 구조적 해석방법을 사

용한다. 상향식(bottom-up) 및 하향식(top-down)방식이 사용되는 구조적 해석방법을 이용하여

<그림 6-4-6>과 같이 카메라 문서영상에서 문자, 단어 및 문자열 영역을 추출할 수 있다.

전처리된문서영상

상향식문자분할

블롭 레이블링 블롭정보해석 문자추출

문자열추출 단어추출

하향식문자분할

수평/수직 투영 여백정보해석 문자열추출

문자추출 단어추출

해당 문자/단어/문자열 추출

그림 6-4-6. 문자영역추출모듈의 기능

1) 상향식 문자분할

상향식 문자분할 방식에서는 문서 영상 내에 있는 연결 요소들(connected components)을

블롭컬러링 알고리즘으로 찾아내고 그 연결 요소들을 해석하여 문자, 단어 및 문자열들을 찾아

낼 수 있다.

블롭 레이블링(blob labeling) 영상 내에서 별도의 독립된 영상 영역들을 구분하여 찾아

내는 기술이다.

블롭 정보해석 레이블링된 각 영상 연결 요소들의 최소 외접 사각형의 가로 대 세로 비

율, 블롭의 위치 및 모양 정보를 해석한다.

문자추출 개별 문자 영역에 대한 구조적인 특징 정보로부터 융합(merge) 기법을 사용하

여 개별 문자 영역을 추출한다.

단어 및 문자열 추출 개별 문자간 여백 정보를 해석하여 단어 및 문자열을 추출한다.

2) 하향식 문자분할

하향식 문자분할 방식에서는 문서영상을 문단 블록으로 나누고 각 문단 블록들은 다시 문자

열, 단어 및 문자들로 나누게 된다.

수평/수직 투영 문서영상에서 문단 블록 및 문자 블록들을 구분하기 위해서 수평 및 수

직방향으로 문자 화소들의 누적값의 분포를 구한다.

여백정보해석 수평 방향 투영및 수직 방향 투영 결과 나타나는 위치 정보 및 추출하고

자 하는 영역에 대한 여백값의 임계치를 구한다.

문자열추출 수평 방향 투영 결과 및 여백정보를 이용하여 문자열을 추출한다.

단어 및 문자 추출 수직 방향 투영 결과에 의한 위치 정보 및 여백값의 임계치를 이용

하여 단어 및 문자 영역을 각각 추출한다.

다. 문자특징 추출 모듈

추출된 문자영상을 인식하기 위하여 해당문자의 특징값을 추출한다. 문자의 폰트 종류에 무

관한 특징을 추출하기 위하여 <그림 6-4-7>과 같이 문자영상에 대한 정규화를 하고 통계적이

나 구조적인 방법에 의해 문자 특징을 추출하여 인식기의 입력으로 제공한다. 문자특징은 인식

대상 문자의 통계적, 구조적인 특징 정보 및 여러 특징들을 결합시킴으로써 왜곡 및 잡음에 비

교적 강한 특징 벡터를 생성하도록 한다.

문자영상 정규화

통계적 특징추출

구조적 특징추출

특징 벡터

그림 6-4-7. 문자특징추출모듈의 기능

1) 정규화

문자영상의 크기 및 형태 변화의 영향을 적게 받는 문자 특징은 문자 영상의 정규화를 통하

여 추출할 수 있다. 카메라 문서영상에는 다양한 폰트와 다양한 크기의 문자들이 포함되어있다.

따라서 이들을 학습시킨 표본 문자와 비교하기 위해서는 입력 문자 영역을 학습시킨 표본 문자

의 크기로 정규화 시켜야 한다. 정규화 기법은 선형 정규화와 비선형 정규화로 구분된다. 선형

정규화는 문자 영상의 가로및 세로 길이의 비율에 따라영상 매핑을 하며, 문자 영상의 확대 및

축소를 빠르게 수행할 수 있다. 그러나 확대, 축소 비율이 클 경우 문자 정보를 소실할 수 있다.

비선형 정규화는 문자의 획의 밀도 정보를 반영하여 문자 영상자체를 변형시켜 정규화 한다.

2) 문자특징추출

카메라문서영상의 명도영상을 이진화시킨 영상에는 블러링 현상으로 문자들의 획 정보들이

소실될 수가 있다. 따라서 문자의 대표적인 특징이 반감되어 문자 인식 성능이 저하될 수 있으

므로 구조적이고 기하학적인 특징만으로는 카메라 문서영상에서 볼 수 있는 굵은 문자를 표현

하기가 매우 힘이 들기 때문에 성능이 비교적 안정된 입력특징으로 메쉬 특징과 CDC(contour

direction code) 특징 등을 이용하여 문자특징을 추출한다.

3) 통계적 문자특징 추출

메쉬, 모멘트, gradient 등의 문자 화소 분포의 통계적인 특징을 이용하여 피쳐값을 추출한다.

가) 메쉬 특징

Calera회사의 상업용 OCR인 Omnidocument에 적용되기도 한 메쉬특징은 영상 영역을 몇

개의사각형 영역으로 분할하고 분할된 각 영역에 흑색화소의 밀도에 따라 결정한 값을 할당한

다. 영상을 메쉬 특징 벡터로 변환하면 연속적인 벡터가 된다. 해상도가 낮은 카메라 문서영상

의 경우 블러링되어 내부가 채워져 있는 경우가 발생할 수 있다. 기하학적으로 동일한 구조를

가지지만 서로 다른 문자의 경우 각 문자의 특징이 메쉬 피쳐 변환에 반영될 수 있다.

나) CDC 특징

CDC특징은 화소에 대해 3x3크기의 마스크를 적용시켜 문자 경계선의 방향성분을 누적하여

추출할 수 있다. 마스크에 대해 4개 및 8개의 방향성 코드를 정의하고 문자 영역을 탐색한다.

만일 전체 이미지 영역을 16개(4x4)의 국소 영역으로 분할하고 각국소 영역에서 4개의 방향성

코드값을 누적하여 합하면 전체 64개(4방향 x 16국소 영역 = 64 특징)의 CDC 특징을 추출할

수 있다. CDC 특징 벡터는 카메라 문서 영상에서와 같이 블러링되거나 변형된 문자들을 인식

하는데 효과적으로 이용될 수 있다.

4) 구조적 문자특징 추출

획의 개수, 최소외접사각형에서 문자까지의 거리값 등 문자의 형태 특징을 이용하여 피쳐값

을 추출해내는 기술이다. <그림 6-4-8>은 문자에 대하여 통계적 및 구조적인 특징들을 추출하

여 특징벡터를 생성한 예를 보여주고 있다.

그림 6-4-8. 문자에 대한 특징벡터추출의 예

라. 문자인식기 모듈

문자인식기는 문자에 대한 특징 벡터를 입력으로 하여 해당 문자를 인식해내는 것이다. 인

식 대상 문자의 왜곡, 기울어짐, 획 정보 소실 등 카메라 문자/문서 영상이 가지는 특징을 분석

하여 그림 6-4-9와 같이 최적의 학습 알고리즘 및 문자 인식기를 선정하여 인식기를 구현하고

문자를 인식하도록 한다.

표준학습문자영상

인식기구조 설계 표준학습문자를 이용한인식기 학습

학습결과를 이용한 인식기 구현

(a) 인식기구현부

문서영상 인식결과

접촉문자인식

접촉문자추출 개별문자분할

개별문자인식

완성형인식

유형별인식

조합형인식

자소별인식

문자추출

자소추출

유형분류

(b) 문자 인식부

그림 6-4-9. 문자 인식기 모듈의 기능

1) 인식기구조 설계

인쇄체 문자들을 효과적으로 인식하기 위해 역전파(backpropagation) 학습 알고리듬을 이

용한 다층 퍼셉트론(multilayer perceptron)과, 수정형 LVQ 네트워크(modified LVQ network)

그리고 KL확장을 이용한 최소거리 분류기(minimum distance classier with

KL(karhunen-Loeve) expansion), 신경 퍼지 네트워크(neuro-fuzzy network), RBF network, 패

턴매칭 및 은닉마르코프 모델 등이 이용될 수 있다. 카메라 문자영상과 같이 인식하기 어려운

문자는 하이브리드 인식기를 구현하여 사용할 수 있다.

가) 다층 퍼셉트론

역전파 학습 알고리듬을 이용한 다층 퍼셉트론은 문자 인식분야에 가장 많이 이용되고 있는

인식기 중의 하나이며 일본의 NEC회사에서는 이를 상용 문자 인식에 적용하여 99%이상의 인

식 성능을 얻을 수 있었다.

나) 수정형 LVQ 신경회로망(neural network)

LVQ 알고리듬은 다중 템플릿 분류 방법인 K-nearest neighbour형태의 학습 알고리듬의 일

종으로서 높은 군집화 성능과 빠른 수렴 특성 그리고 효과적인 재학습 능력을 가지고 있어서

명도영상에서 볼 수 있는 다양한 종류의 변형된 문자들을 고성능으로 인식하는데 많이 이용된

다. 문자 인식에 이용되는 LVQ 네트워크는 3층 구조로 모델링할 수 있다.

2) 표준학습문자를 이용한 인식기 학습

역전파 학습 알고리듬을 이용한 다층퍼셉트론으로 문자인식을 할 경우 먼저 표준학습 문자

샘플들을 이용하여 인식기를 학습시킨다. 한글의 학습에서 분류할 클래스 개수를 C로 하고 학

습 집합에있는 전체 학습 문자의 개수를 M으로 했을 때 입력된 k번째 문자 샘플에 대한 출력

뉴런 i의 실제 출력을y(i.k)라 하고 목적 출력을t(i,k)로 하면 역전파 학습 알고리듬은 네트워크

의 에너지함수를 최소화시키는 방향으로 시간 t스텝마다 가중치를 갱신시킨다.

3) 학습결과를 이용한 인식기 구현

역전파 학습 알고리듬을 이용하여 갱신된 가중치를 이용하여 문자인식을 위한 다층 퍼셉트

론을 입력층과 중간층 및 출력층으로 구성한다. 인식기 구현단계에서는 카메라문자영상 인식

과정들을 소프트웨어로 구현하여 프로토타입 문자들을 학습시키고 인식루틴을 구현하여 성능평

가 및 수정 보완작업을 진행한다. Windows용 응용소프트웨어로 구현하여 목표 사양에 부합되

는 정도의 인식 성능을 확보한다. 이때 학습 및 인식 루틴들을 라이브러리화 함으로써 향후 별

도의 코드 변경 없이 다양한 폰트들을 학습시킬 수 있을 뿐만 아니라 카메라문자영상 인식을

위한 Windows용 응용소프트웨어의 구현에 효과적으로 이용할 수 있도록 한다.

4) 개별문자인식

가) 완성형 인식((full character recognition)

완성형인식은 한글을 인식하는 방법 가운데 하나로써 한글의 자소를 분할하지 않고 문자단

위로 분할하여 문자 전체의 특징을 추출하여 한글을 인식하는 방법으로 그림 6-4-10에 나타내

었다. 선명도가 낮거나 접촉된 자소들이 많은 한글을 자소 분할하여 조합형으로 인식할 경우 자

소 분할 과정에서 초래되는 분할 오차로 인해 문자 인식 성능이 떨어진다. 따라서 문자의 학습

패턴수가 문제되지 않는다면 한글의 경우도 필요 이상의 자소 분할로부터 야기되는 분할 오차

가 없는 완성형 방식의 문자 분할과 인식이 유리하다.

① 유형분류

유형 분류기는 한글 인식에 앞서 여섯 가지의 한글 유형과 한 가지의 비한글 유형, 즉 전체

일곱 가지의 유형 가운데 한 유형으로문자를 분류하고 각 유형별로 문자 인식을 시도하여 인식

기의 부하와 오인식의 확률을 줄일 수 있도록 한다. 한글과 같이 인식해야 할 문자 수가 많고

유사도가 높은 문자 인식을 위하여 역전파 신경회로망을 이용한 유형 분류기를 그림 6-4-11과

같이 도입한다. 역전파 신경회로망을 이용한 유형분류기는 n크기의 특징을 입력으로 사용하여

그림 6-4-13와 같이 한글 1000자와 비한글 문자를 한글 유형과 비한글 유형으로 구분할 수 있

도록하였다.

② 유형별 인식

카메라 한글인쇄문서에서의 문자 인식은 입력된 문자들을 여섯 가지 한글 유형과 한 가지의

비한글 유형 등의 전체 일곱 가지 유형으로 분류한 다음 각 유형별로 문자 인식을 행하도록 한

다. 인식기의 입력으로는 분할 위치의 미세한 좌우 방향 이동을 고려한 다중 패턴을 작성하여

신경회로망의 입력으로 사용한다. <그림 6-4-12>는 다중 패턴을 이용한 인식기 학습 방법을 나

타낸 것이다. 유형별 문자인식기의 구조를 <표6-4-1>에 나타내었다.

Recognized character

Type 1

...가 개 ......... Type 6

...관 괄 ...Type 3

...과 괘 ...Type 2

...고 교 ... 쭤 찌 쭈 촬

Type classifier

Type 1 ...Type 2 Type 3 Type 6

학그림 6-4-10. 한글의 완성형 인식 방법

l21

1 2

7621

n Input layer

Hidden layer

Output layer

Classified type

Character features

n-1

그림 6-4-11. 한글 유형분류를 위한 신경회로망의 구조(입력층=n, 은닉층=l, 출력층=7)

5) 접촉문자 인식

문자영역추출단계에서 접촉된 문자로 분류된 영상 블롭에 대해서는 블롭의 구조적인 특징으

로부터 분할점을 추출하여 개별문자 또는 자소단위로 각각 분할한 다음 완성형 또는 조합형으

로 한글을 인식하도록 한다.

6) 데이터베이스(DB) 구축

인식 대상 문자의 폰트종류 및 크기를 선정하여 인식이나 학습에 사용되는 영상 파일들을

Korean characters recognizer Non-Koreancharacters recognizer

Type 2Type 1 Type 7Type 6

Multipatterns for each character

1 2 6 7

Type classifier

그림 6-4-12. 다중 패턴을 이용한 유형별 한글인식을 위한 신경회로망의 구조

체계적으로 저장하는 기술이다. 데이터베이스 구축을 위해 입력된 영상은 다음과 같다.

카메라 인쇄문서영상(camera printed documents) : 문자 분할 및 태깅(tagging) 에 이용

개별 문자 영상(isolated characters) : 문자 학습 및 테스팅에 이용(training/testing of each

of character)

카메라 현장문서영상(isolated characters) : 문자 학습 및 테스팅에 이용

학습에 사용된 데이터는 MS 워드프로세서를 이용하여 HY견명조, HY신명조, HY견고딕,

HY 중고딕, 굴림, 바탕, 돋움체 등의 일곱 가지 활자체로 작성한 한글 1000자를 각각 출력시킨

다음 디지털 카메라를 통해 입력 받아 제작하였다. 한글 데이터는 한글 잦기 순서에 따라 일반

문서에서 출현 빈도수가 가장 높은 1000자를 대상으로 하였으며, 일반적으로 빈도수가 높은

1000자를 선정하면 보통 문서에서 사용된 한글의 99.9%정도가 포함이 된다. <그림 6-4-13>는

학습에 사용된 데이터를 도시한 것으로 각 유형별로 학습에 참가한 문자를 나타낸 것이다.

가개거게겨계기나내냐너네녀니다대더데디라래랴러레려례리마매머메며미바배버베벼비사새샤서세셔시아애야얘어에여예이자재쟈저제져지차채처체쳐치카캐커케켜키타태터테티파패퍼펴피하해햐허헤혀혜히까깨꺼께껴끼따때떠떼띠빠빼뻐뼈삐싸써씨짜째쩌찌 [유형 1]

고교구규그노누뉴느도두듀드로료루류르모묘무므보부뷰브소쇼수스오요우유으조주쥬즈초추츠코쿠크토투트포표푸퓨프호효후휴흐꼬꾸끄또뚜뽀뿌쁘쑤쓰쪼쭈 [유형 2]

과괘괴궤귀놔뇌눠뉘늬돼되뒤뢰뤄뭐봐쇄쇠쉬와왜외워웨위의좌죄줘쥐최춰취쾌퀴퇴튀화회훼휘희꾀꿔뀌뛰띄쏴쭤 [유형 3]

각간갈감갑값갓갔강갖같객갤갱걱건걷걸검겁것겄겉겠격겪견결겸겹겼경긴길김깃깊낙난날낡남납났낭낮낱낳낸낼냄냈냉냥넉넋넌널넓넘넣녁년념녔녕닌닐님닥닦단닫달닭닮담답당댁댄댐댕덕던덜덤덥덧덩딩딪락란랄람랍랐랑랜램랬략량럭런럴럼럽렀렁렇력련렬렴렷령린릴림립링막만많맏말맑맙맛망맞맡맥맨맵맹맺먹먼멀멈멋멍멱면멸명몇민믿 및밑박밖반받발밝밤밥방밭백뱀뱃뱅벅번벌범법벗벙벨벽변별볍병볕빈빌빗빙빚빛삭산살삶삼삽삿상색생석섞선설섬섭섯섰성셈셋션셨식신실싫심십싱싶악안앉않알앓암압앗았앙앞액앵약얀얌양억언얹얻엄업없엇었엉엊엌엠역연열염엽엿옆옇옛익인일읽잃임입잇있잉잊잎작잔잖잘잠잡잤장잦잼쟁적전절젊점접정젖젼졌직진질짊짐집

짓징짖짙착찬찮찰참찼창찾책챙척천철첨첩첫청쳤칙친칠칡침칫칭칸칼캄캔캠컨컬컴컵컸킨킬킴킹켰탁탄탈탐탑탓탕택탱턱텅텔템틴틸팀팅팍팎판팔팡팬팽퍽펀편펼폈평핀필핑학한할함합항핵햇했행향헌헐험헛혁현혈혐협혔형힌힐힘깐깔깜깡껏껑낄낌딱딴딸땀땅땐땡떡떤떨떳떻빡빨빵뻔뻗뻘뻥싹싼쌀쌈쌌쌍쌓썩썰씬씹짝짤짧쨍쩍쩔쩡찍찔 [유형 4]

곡곤곧골곰곱곳공곶국군굳굴굵굶굽궁균귤극근글긁금급긍녹논놀놈농높놓눈눌눔눕늑는늘늙늠능늦늪독돈돋돌돔돕동둑둔둘둠둡둥득든듣들듬듭듯등록론롤롬롭롯룩룬룰룸륙륜률륨륵른를름릅릇릉릎목몫몬몸몹못몽묵묶문묻뭄뭇뭉본볼봄봅봉북분붉붐붓붕붙속손솔솜솝솟송솥숙순술숨숫숭숲슨슬슴습슷승옥온올옮옳옷옹욕용욱운울움웅웃육윤율융은을음읍응족존졸좀좁종좋죽준줄줌줍중즉즌즐즘증촉촌촛총축춘출춤춥충측츰층콘콜콤콩쿵큰큼톡톤톱툭특튼틀틈폭폰폴폼퐁푼품풋풍픈픔혹혼홀홍훈훌흑흔흘흙흠흡흥흩꼭꼴꼼꼽꽃꾼꿀꿈끈끊끌끓끔끝똑똘뚝뚫뚱뜬뜰뜸뜻뽑뿐쁜쁨쏟쑥쓴쓸씀쪽쫓쯤 [유형5]

곽관괄광괸굉권궐귓괜된될됨됐뒷뭔뭘봤뵙쉰쉴쉼쉽완왈왕왔왼원월웠웬웰윈윗왠쥔촬쾅툇확환활황획횡훤훨흰뛴 [유형6]

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짓징짖짙착찬찮찰참찼창찾책챙척천철첨첩첫청쳤칙친칠칡침칫칭칸칼캄캔캠컨컬컴컵컸킨킬킴킹켰탁탄탈탐탑탓탕택탱턱텅텔템틴틸팀팅팍팎판팔팡팬팽퍽펀편펼폈평핀필핑학한할함합항핵햇했행향헌헐험헛혁현혈혐협혔형힌힐힘깐깔깜깡껏껑낄낌딱딴딸땀땅땐땡떡떤떨떳떻빡빨빵뻔뻗뻘뻥싹싼쌀쌈쌌쌍쌓썩썰씬씹짝짤짧쨍쩍쩔쩡찍찔 [유형 4]

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고교구규그노누뉴느도두듀드로료루류르모묘무므보부뷰브소쇼수스오요우유으조주쥬즈초추츠코쿠크토투트포표푸퓨프호효후휴흐꼬꾸끄또뚜뽀뿌쁘쑤쓰쪼쭈 [유형 2]

과괘괴궤귀놔뇌눠뉘늬돼되뒤뢰뤄뭐봐쇄쇠쉬와왜외워웨위의좌죄줘쥐최춰취쾌퀴퇴튀화회훼휘희꾀꿔뀌뛰띄쏴쭤 [유형 3]

각간갈감갑값갓갔강갖같객갤갱걱건걷걸검겁것겄겉겠격겪견결겸겹겼경긴길김깃깊낙난날낡남납났낭낮낱낳낸낼냄냈냉냥넉넋넌널넓넘넣녁년념녔녕닌닐님닥닦단닫달닭닮담답당댁댄댐댕덕던덜덤덥덧덩딩딪락란랄람랍랐랑랜램랬략량럭런럴럼럽렀렁렇력련렬렴렷령린릴림립링막만많맏말맑맙맛망맞맡맥맨맵맹맺먹먼멀멈멋멍멱면멸명몇민믿 및밑박밖반받발밝밤밥방밭백뱀뱃뱅벅번벌범법벗벙벨벽변별볍병볕빈빌빗빙빚빛삭산살삶삼삽삿상색생석섞선설섬섭섯섰성셈셋션셨식신실싫심십싱싶악안앉않알앓암압앗았앙앞액앵약얀얌양억언얹얻엄업없엇었엉엊엌엠역연열염엽엿옆옇옛익인일읽잃임입잇있잉잊잎작잔잖잘잠잡잤장잦잼쟁적전절젊점접정젖젼졌직진질짊짐집

짓징짖짙착찬찮찰참찼창찾책챙척천철첨첩첫청쳤칙친칠칡침칫칭칸칼캄캔캠컨컬컴컵컸킨킬킴킹켰탁탄탈탐탑탓탕택탱턱텅텔템틴틸팀팅팍팎판팔팡팬팽퍽펀편펼폈평핀필핑학한할함합항핵햇했행향헌헐험헛혁현혈혐협혔형힌힐힘깐깔깜깡껏껑낄낌딱딴딸땀땅땐땡떡떤떨떳떻빡빨빵뻔뻗뻘뻥싹싼쌀쌈쌌쌍쌓썩썰씬씹짝짤짧쨍쩍쩔쩡찍찔 [유형 4]

곡곤곧골곰곱곳공곶국군굳굴굵굶굽궁균귤극근글긁금급긍녹논놀놈농높놓눈눌눔눕늑는늘늙늠능늦늪독돈돋돌돔돕동둑둔둘둠둡둥득든듣들듬듭듯등록론롤롬롭롯룩룬룰룸륙륜률륨륵른를름릅릇릉릎목몫몬몸몹못몽묵묶문묻뭄뭇뭉본볼봄봅봉북분붉붐붓붕붙속손솔솜솝솟송솥숙순술숨숫숭숲슨슬슴습슷승옥온올옮옳옷옹욕용욱운울움웅웃육윤율융은을음읍응족존졸좀좁종좋죽준줄줌줍중즉즌즐즘증촉촌촛총축춘출춤춥충측츰층콘콜콤콩쿵큰큼톡톤톱툭특튼틀틈폭폰폴폼퐁푼품풋풍픈픔혹혼홀홍훈훌흑흔흘흙흠흡흥흩꼭꼴꼼꼽꽃꾼꿀꿈끈끊끌끓끔끝똑똘뚝뚫뚱뜬뜰뜸뜻뽑뿐쁜쁨쏟쑥쓴쓸씀쪽쫓쯤 [유형5]

곽관괄광괸굉권궐귓괜된될됨됐뒷뭔뭘봤뵙쉰쉴쉼쉽완왈왕왔왼원월웠웬웰윈윗왠쥔촬쾅툇확환활황획횡훤훨흰뛴 [유형6]

그림 6-4-13. 학습에 이용된 문자 집합

마. 성능평가모듈

1) 인식 시스템 성능 평가

<표6-4-1>은 인식결과의 오류 보정 및 인식 시스템의 성능을 평가하기 위한 테스팅 기

능을 제공한다.

표6-4-1. 인식시스템 성능평가 규격

문자 분할 성능 80% 이상

문자 인식 성능 80% 이상

문자 인식 속도 초당 50자 이상

2) 카메라 현장문서 인식에의 적용

조명, 블러링 및 왜곡 상태를고려한 카메라 현장문서 인식에 관련되는 파라미터를 분석하여

인식 알고리즘에 반영함으로써 인식률 향상 기능을 제공하도록 한다. 실험 결과에 따라 개선점

을 찾아 보완한다.

제 7 장 결 론

제 7 장 결 론

본 사업에서는 차세대 통합(WLAN 및 WiMAX) 휴대단말기용 H/W 재구성형 핵심 칩셋

및 단말 플랫폼, 사용자 인터페이스 및 편재형 네트워크 프로토콜 S/W 기술을 개발하였으며,

분야별 결과를 요약하면 다음과 같다.

802.11a 11b를 모두 지원한 802.11g 물리계층 모뎀을 개발하였다. 최대전송율은 54Mbps이

다. 개발된 모뎀은 영상 및 음성 송수신으로 기능 및 성능 검증을 FPGA 보드에서 확인하였다.

개발은 상위모델 및 상세설계 그리고 보드검증으로 진행을 하였다.

2차년도까지 개발된 802.11a 물리계층 설계를 바탕으로 3차년도에 802.16d와 하드웨어 재구

성기법을 사용한 설계를 수행하였다. 이러한 접근을 통하여 단순히 모드 설정에 의하여 802.11g

또는 802.16d의 동작이 가능하게 되어 구현면적을 크게 줄일 수 있다.

개발된 물리계층 모뎀은 MAC계층 모뎀 및 RF 부품과 함께 성능 및 기능검증을 공인기관

인증 수준까지 검증하면 무선이동통신패킷 시장의 핵심부품으로 활용이 기대된다.

WLAN/WiMAX 재구성형 RF SoC 개발은 핵심회로 및 블록 검증완료, 보완설계, WLAN /

WiMAX RF SoC 회로 및 도면 설계를 완료하고 제작, 1차 시험검증을 완료하고 시스템 적용

시험을 위한 보드 제작을 수행하고 현재 시스템 적용 가능성을 위한 시험을 수행 중이다.

핵심회로의 연구는 2GHz 대역의 재구성 가변특성의 핵심회로의 특성 검증 및 보완설계는

1, 2차년도의 설계 측정과 검토를 통하여 보완설계를 수행하였으며, 보완설계 완료된 핵심회로

는 WLAN/WiMAX 통합칩 설계에 직접적으로 활용되었다.

특히 저위상잡음 다중밴드 주파수합성기 개발의 경우, 역시 1, 2차년도 설계블럭의 측정

및 분석을 통해 보완설계를 완료하였고, 개별 블록 및 통합칩 설계에 적용하여 현재 통합 칩

내에 집적화 되어 정상동작을 수행함을 확인하였다.

또한 2차년에 통합칩에 집적화한 전력 증폭기의 경우 별도의 칩으로 설계, 제작 완료하여

성능 검증을 완료한 상태이다.

추후 WLAN/WiMAX 통합칩은 제작된 시스템 적용시험보드를 이용하여 측정을 수행하며,

이의 결과를 기술이전업체를 물색하여 기술이전을 추진 할 계획이다.

저전력 무선통신 단말 SoC 개발 플랫폼 개발은 SoC 개발보드 기반 개발환경에 개발된 802

계열 SDL 모델을 이용한 가상 디바이스 드라이버를 포팅하여 플랫폼을 구축 계획대로 추진되

었다.

SoC 개발보드는 ASIC 칩 제작을 염두에 두고 FPGA, ADC/DAC 보드, RF 보드로 나누어

제작하고, 부트로더 및 dynamic tick 적용 리눅스를 포팅하였다.

특히 WiMAX/WLAN MAC SW는 WLAN/WiMAX 통신프로세서에 포팅하여 MAC/PHY

통합 검증을 통해 기술이전을 추진하고 있다.

통합단말 초고속소자기술개발 분야는 2~5GHz용 광대역 RF 소자 기술개발에 있어서는 광

대역화를 위한 SiGe BiCMOS 집적회로 공정, 소자 신뢰성 검증 및 설계환경 구축이 모두 목표

대로 완료되었고, 기본적으로 소자성능이 모두 만족되었으며 현재 표본시제품을 제작중에 있다.

초고속 아날로그/디지털용 혼성회로 소자 제조공정 기술도 개발되어 소자특성 목표를 모두 만

족하는 성능을 달성하였을 뿐만 아니라, 집적회로 공정개발을 완료하여 소자구조도, 공정규격

서, 런쉬트 등 관련문서를 확보하였다.

광대역 RF 소자기술에 있어서는 SiGe BiCMOS 소자에서 이득과 노이즈를 동시에 확보하

기 위하여 700이하의 저온에서 고성장율을 갖는 선택적 베이스 에피성장과 이 층에

Ni-Silicide를 형성함으로써 외부 베이스 저항을 1/3 이하로 줄이는 공정을 개발하였다. 초고속

아날로그/디지털 혼성회로용 소자기술에 있어서는 상기의 RFIC 제조과정에서의 동일 기판상에

선택적으로 해당소자에 대하여 선택적 콜렉터 이온주입법과 외부베이스 선택적 성장을 통하여

구현되도록 하였다. 궁극적으로 차세대 SDR 단말을 겨냥하여, 전류이득(β>350), 선형성

(Va>60V),동작속도(ft>50GHz)로서 고이득, 고선형, 초고속 특성이 동시에 만족되는 아날로그/

디지털 혼성회로용 능동소자 기술과 수동소자 기술 개발을 완료하였다. 이와 같이 본 연구에서

는 초고속 RF/아날로그/디지털 IC제작을 위한 종합적인 집적회로 제조공정을 독창적으로 개발

하였을 뿐만 아니라, 설계환경을 위한 설계변수 추출 및 CAD 환경 구축 (RF/아날로그/디지털

혼성회로용 HBT CMOS, L, R, C, TXL, Varactor에 대한 Library 및 DRC, Extraction, LVS

등 CAD 환경 구축), 이들 라이브러리를 검증하기 위하여 회로를 설계하고 제작하여 검증하였

다. 본 연구에서의 SiGe BiCMOS 기술을 이용하여 제3세대 이동통신 기술인 IMT-2000는 물론

제4세대용 핵심부품도 저 비용으로 단기간에 설계하고 제작할 수 있는 기반이 마련하였으며,

따라서 국내의 중소대기업과 이동통신업체는 단말기와 중계기에 이용하는 부품을 국산화하고,

무선 및 이동통신용 부품의 성능개선에 의해 통신시스템의 부가가치를 높일 수 있게 되었다.

아울러, 본 연구결과는 30GHz 이상의 밀리미터파용 전자소자는 물론이고, 40Gbps급의 광통신

용 소자, 고속/저전력 아날로그 소자와 같이 고부가가치 SiGe 비메모리 반도체 제품의 개발에

기반이 될 것으로 사료된다.

오감정보 기반 멀티모달 사용자 인터페이스 기술 및 편재형 네트워크 프로토콜 및 입출력

기기 인터페이스,시스템 S/W 기술 개발 분야는 2005년도에 분야 기술의 사업이 완료된 상태로

서 카메라 기반 문자인식 기술, 성대신호에 기반한 화자독립 모델의 명령어 인식기술, WIPI용

무선 인터넷 브라우저, 네트워크 환경 자동 인식, WPAN 기반 휴먼 인터페이스 접속 기술을

개발하여 정보단말의 새로운 응용 서비스에 필요한 기반기술을 다수 확보하였다.

카메라 영상의 왜곡보정에 강한 문자 인식기술은 문서영상인식의 애로기술인 카메라 영상

왜곡 보정, 영상개선, 배경있는 문서영상의 문자추출 및 이진화 기술을 개발하여 선진국을 능가

하는 수준에 도달하였으며, 시간과 장소에 제한없이 휴대용 카메라를 이용하여 현장에서 찍은

문자영상의 문자를 인식하고, 컴퓨터를 통해 다양한 응용 프로그램에 활용할 수 있도록 휴대단

말용 카메라를 이용한 현장 문자영상의 문자인식 핵심 기술을 개발하였다.

특히 카메라 기반 문자인식 기술과 무선 인터넷 브라우저 기술은 WIPI 표준을 채택하여

개발함으로써 상용화 보급이 쉽도록 하였으며, 성대신호에 기반한 명령어 인식기술은 휴대정보

단말을 사용하여 소음이 많은 이동환경에서 우수한 단어 인식률을 제공하는 핵심기술로써 개발

되었으며, 2005년 하반기에 신성장동력 전시회에 출품된 바 있다.

네트워크 환경 자동인식 및 WPAN 기반 휴먼 인터페이스 접속 기술은 WPAN/WLAN의

통합망 환경에서블루투스 장치를 UPnP 장치로 인식하여 UPnP의 서비스를 제공하고, 블루투스

기반의 휴대정보단말을 마우스 및 키보드 등의 휴먼 인터페이스 도구로서 사용하여 휴대폰, 스

마트폰 등의 휴대정보단말의 활용도를 높이도록 개발하였다.

본 사업은 이와 같이 5개의 분야를 통합한 사업으로서 WLAN 및 WiMAX 통합 휴대단말기

용 H/W 재구성형 핵심 칩셋 및 단말 플랫폼, 사용자 인터페이스 및 편재형 네트워크 프로토콜

S/W 기술 등 다양한 기술을 개발하였으므로 앞으로 이를 적극 활용하기 위하여 전체 또는 개

개의 기술들에 대한 기업으로의 지원 등 적극적인 노력을 아끼지 않을 것이다.

정성적 결과물로서 국내외 지적재산권 출원 및 80건, 전문 학술지에 25건을 게재하고 69건

을 발표하였으며, 수행 사업 관련 기술문서 346건 이상을 등록하였다.

부 록

순번 구분 제 목 주작성자 등록일자

1 TM 리눅스 VoIP 클라이언트 허 진 2004-12-01

2 TM 디버거 툴 선택 기준 이상균 2004-12-01

3 TM 블루투스 PCM 채널 라우터 상위 설계 허 진 2004-12-01

4 TM 블루투스 2.0 MAC 개발내용 개요 허 진 2004-12-01

5 TM 리눅스 VoIP 클라이언트 허 진 2004-12-01

6 TM 블루투스 PCM 채널 라우터 상위 설계 허 진 2004-12-01

7 TM 모바일 기기에 활용될 수 있는 리눅스의 전원 절약 기술 허 진 2004-12-01

8 TM 차세대 성장동력으로서의 이동통신단말기 산업분석 허 진 2004-12-01

9 TM 인텔의 Universal Communicator Handset 허 진 2004-12-01

10 TM 재구성형 SoC개발보드 이후성 2004-03-10

11 TM PrimeXsys분석서 이후성 2004-07-30

12 TM DVS/DFS 분석서 이후성 2004-09-30

13 TM 패러랠 포트를 통한 보드 컨트롤 C-프로그램 분석 김선희 2004-05-31

14 TM AHB Wrapper 블록 설명서 김선희 2004-05-31

15 TM AHB Wrapper HDL 설계 설명서 김선희 2004-05-31

16 TM AHB Wrapper 시뮬레이션 분석서 김선희 2004-05-31

17 TM 802.11 MAC SDL 분석서-HW/SW 분할 김선희 2004-06-30

18 TM MAC 프로세서의 클럭 결정 방법 김선희 2004-06-30

19 TM SDL 모델 검증 및 드라이버 연동 한상백 2004-06-30

20 TM 단말시스템 보드 이후성 2004-11-30

21 TM DVS DFS 상세설계 이후성 2004-11-30

22 TM 클럭트리 상위설계 이후성 2004-11-30

23 TM AHB Wrapper HDL 설계 설명서 김선희 2004-05-31

24 TM AHB Wrapper 시뮬레이션 분석서 김선희 2004-05-31

25 TM 802.11 MAC SDL 분석서 김선희 2004-06-30

26 TM MAC 프로세서의 클럭 결정 방법 김선희 2004-06-30

27 TM 실리콘 계열 소자를 이용한 전치증폭기 기술 비교 이상흥 2003-01-10

28 TM SiGe HBT SPICE Parameter Extraction: BiCMOS2003-HBT2A Mode 이상흥 2003-08-22

29 TM SiGe HAC BiCMOS 런시트 이승윤 2003-08-25

30 TM SiGe 표준 BiCMOS 런시트 이승윤 2003-08-25

31 TM 제8차 인덕터 모델 및 추출 변수 배현철 2003-09-30

32 TM 제8차 커패시터 모델 및 추출 변수 배현철 2003-09-30

33 TM 실리사이드 공정을 행하지 않은 고저항 측정 결과 분석 배현철 2003-10-13

34 TM 실리사이드 공정을 행한 고저항 측정 결과 분석 배현철 2003-10-13

35 TM 광대역 RFIC 소자모델링 및 설계변수추출 이상흥 2004-08-12

36 TM CAD 환경 구현 배현철 2004-08-19

37 TM ·단위공정기술개발_NiSi공정 배현철 2004-08-13

38 TM 광대역 RFIC 소자 모델링 및 설계변수추출 배현철 2004-08-17

39 TM 소자모델링 및 설계변수추출_제9차 커패시터 모델 및 추출변수 배현철 2004-08-18

40 TM 소자모델링 및 설계변수추출_제9차 저항3종 라이브러리 배현철 2004-08-18

41 TM 소자모델링 및 설계변수추출_제9차 인덕터 모델 및 추출변수 배현철 2004-08-18

42 TM 단위공정기술 개발_Selective Collector Ion Implantation 공정기술 김상훈 2004-08-19

43 TM 광대역 RFIC 기술검증용 표본 시제품 개발_SiGe BiCMOS 광대역 RFIC 1차 Run 분석 김상훈 2004-08-19

44 TM 단위공정기술개발_베이스 고저항 안정화 배현철 2004-08-20

45 TM 0.18 BiCMOS RFIC 공정흐름도_V1.0 김상훈 2004-11-25

46 TM 0.18 BiCMOS RFIC 공정흐름도_V2.0 김상훈 2004-11-25

47 TM 0.18 BiCMOS RFIC 공정흐름도_V2.1 김상훈 2004-11-25

48 TM 바이씨모스 SCI 공정 커패시터 특성 배현철 2004-11-29

49 TM 바이씨모스 1차 파운드리 능동소자 DC 특성 배현철 2004-11-29

50 TM 2차 바이씨모스 파운드리 공정 커패시터 특성 배현철 2004-11-29

51 TM 5GHz급 초고속 아날로그 디지털 혼성 집접회로 수동소자 설계변수추출 배현철 2005-03-03

52 TM SiGeBiCMOS설계변수추출 이상흥 2005-06-12

53 TM 제10차 인덕터 모델 및 추출 변수 배현철 2005-07-21

54 TM 제10차 커패시터 모델 및 추출 변수 배현철 2005-07-21

55 TM 제1차 10G급 TIA 설계 배현철 2005-11-30

기술문서

순번 구분 제 목 주작성자 등록일자

56 TM 5GHz급 초고속 SiGe 아날로그/디지털 혼성 집적회로 공정 기술문서 Set 김상훈 2006-01-03

57 TM IEEE 802.11a 물리층 규격분석서(V1.0) 어익수 2003-08-25

58 TM IEEE 802.11g 물리층 규격분석서(V1.0) 어익수 2003-08-25

58 TM IEEE 802.11g FHSS 규격분석서(v1.0) 김정범 2003-08-25

60 TM IEEE 802.11g 기능요구서(V1.0) 어익수 2003-08-25

61 TM IEEE 802.11g 성능요구서(V1.0) 어익수 2003-08-25

62 TM EEE 802.11g 수신블록 기능규격서(V1.0) 어익수 2003-08-25

63 TM IEEE 802.11g RF_IF 인터페이스 규격서(V.10) 김정범 2003-08-25

64 TM IEEE802.11b 물리층규격분석서(v1.0) 백영석 2003-08-25

65 TM EEE 802.11g 송신블록 기능규격서(V1.0) 어익수 2003-08-25

66 TM IEEE802.11g시험계획서(v1.0) 어익수 2003-08-25

67 TM 사용자 요구사항서(V1.1) 어익수 2003-08-25

68 TM HPI 시스템 규격서(V1.0) 어익수 2004-01-31

69 TM HPI 표준 분석서(V1.0) 전인산 2004-02-29

70 TM 효율적인 FFT 구조분석 및 구조 제안 어익수 2004-11-30

71 TM OFDM에서 신호검출 및 타이밍 검출기 설계 백영석 2004-12-15

72 TM IEEE802.11 Management규격분석서 전인산 2003-08-25

73 TM WLAN 심볼모뎀 상위 설계서 전인산 2004-01-15

74 TM WLAN PLCP_B 상위설계서 전인산 2004-01-15

75 TM 무선통신 시스템을 위한 알고리즘고 구조의 동시 디자인 박형일 2004-11-24

76 TM IEEE802.11b 변조 박형일 2004-11-24

77 TM 802.11g MAC/PHY접속부 설계를 위한 송수신 절차분석 김 혁 2004-11-24

78 TM IEEE802.11a 인터리브 박형일 2004-11-25

79 TM 최적방식의 CCK 복조기 김태준 2004-11-26

80 TM 제안된 CCK 복조기 김태준 2004-11-26

81 TM FFT 구조를 이용한 FHT 김태준 2004-11-26

82 TM FFT구조를 이용한 CCK변조모듈 김태준 2004-11-26

83 TM 주파수 선택적왜곡 채널에 관한 시뮬레이션 김태준 2004-11-26

84 TM IEEE802.16-2004 OFDM 모뎀 구현규격서 임인기 2004-11-26

85 TM BBP 보드를 위한 영상/음성 보드 기능규격서 변경진 2004-11-26

86 TM 파이프라인 FFT 구조 백영석 2004-11-28

87 TM IEEE802.11g 심볼모뎀 SPW 설계서 전인산 2004-11-28

88 TM IEEE802.11g 심볼모뎀 아키덱쳐 설계서 전인산 2004-11-28

89 TM IEEE802.11b CCK 복조 박형일 2004-11-29

90 TM IEEE802.11a 디인터리브 박형일 2004-11-29

91 TM IEEE802.11g/802.16-2004 OFDM 모뎀 상위구조도 임인기 2004-11-29

92 TM ARM ADS 사용법 전인산 2004-11-30

93 TM 802.11g 상세설계 통합검증 백영석 2004-11-30

94 TM 802.11g 논리합성 및 검증 백영석 2004-11-30

95 TM IEEE802.11g RX 주파수오차 추정기 상위설계결과서 김정범 2004-11-30

96 TM WLAN 수신 RF_IF 제어기 RTL 설계 김정범 2004-11-30

97 TM WLAN 송신전력제어기 RTL 설계 김정범 2004-11-30

98 TM WLAN 송신파형생성기 RTL 설계 김정범 2004-11-30

99 TM 802.11g 신호검출기 상세설계서 어익수 2004-11-26

100 TM 802.11g 신호검출기 어익수 2004-11-26

101 TM 802.11g 모뎀의ㅣ PHY_MAC 및 PHY-RF 인터페이스 개발용역결과서 변경진 2005-12-30

102 TM 무승산 FIR 디지털 필터의 기술적 과제 김정범 2005-11-30

103 TM WLAN PHY-MAC 인터페이스 개발 및 검증용역 변경진 2005-11-29

104 TM ICIC 2005 학회 출장보고서 변경진 2005-11-29

105 TM ICIC 2005 학회 논문 발표자료 변경진 2005-11-29

106 TM IEEE 802.16 PHY OFDM 표준분석 전인산 2005-11-29

107 TM IEEE 802.16 채널부호 표준분석 전인산 2005-11-29

108 TM IEEE 표준 802.16 OFDM용 길쌈코덱 설계규격서 전인산 2005-11-29

109 TM IEEE 802.16 OFDM용 길쌈코덱 아키텍쳐 설계서 전인산 2005-11-29

110 TM 수정된 하이브리드 추적방식을 갖는 Radix-4 비터비 복호기 아키텍쳐 전인산 2005-11-29

111 TM MOPS 개요 전인산 2005-11-29

112 TM WLAN 802.16g MAC-PHY 접속부 전인산 2005-11-29

순번 구분 제 목 주작성자 등록일자

113 TM OFDM PHY 규격 파형생성 김정범 2005-09-13

114 TM WLAN 기능검증을 위한 영상/음서 보드 상세기능 사양서 변경진 2005-09-14

115 TM 디버깅 툴 리뷰 조성래 2005-11-07

116 TM IEEE 802.11 MAC 프로토콜 Overview 조성래 2005-11-07

117 TM 802.11 MAC SDL MSC 분석서 조성래 2005-11-07

118 TM Telelogic Tau 4.2 사용 가이드 조성래 2005-11-07

119 TM 802.11 소프트웨어 MAC 포팅과 하드웨어 부분 분할 조성래 2005-11-07

120 TM 802.11 MAC SDL 모델 하드웨어 분할 조성래 2005-11-07

121 TM 무선랜 MAC 리눅스 포팅 가이드 조성래 2005-11-07

122 TM WiMAX 물리계층 및 MAC overview 조성래 2005-11-07

123 TM 802.11 MAC SAP 인터페이스 조성래 2005-11-22

124 TM 802.11 MAC SDL 인덱스 뷰어 조성래 2005-11-22

125 TM 802.11 MAC 기능별 SDL 분석서 조성래 2005-11-30

126 TM 802.11 MAC SDL 하드웨어 RTL 코딩 조성래 2005-11-30

127 TM 802.11 MAC SDL 소스 및 타이머 분석 조성래 2005-11-30

128 TM 802.11 MAC 하드웨어 블록 정의 조성래 2005-11-30

129 TM 임펄스라디오 트랜시버 구조(안) 박경환 2003-8

130 TM 임펄스라디오 RF보드 및 인터페이스 방식 박경환 2003-8

131 TM 임펄스 라디오 RF보드 및 MMIC 인터페이스 박경환 2003-8

132 TM Multiband OFDM 분석 김병조 2003-10

133 TM UWB channel coding: viterbi decoding 김병조 2003-10

134 TM SDL 이해하기 김병조 2003-10

135 TM Bluetooth headset profile 한상백 2003-10

136 TM SW개발방법론 한상백 2003-10

137 TM 블루투스 헤드셋 프로파일 기술문서 한상백 2003-10

138 TM UWB 펄스 발생기의 spec 탁금영 2003-10

139 TM UWB 펄스 발생기의 사용법 탁금영 2003-10

140 TM UWB 펄스 발생기의 회로 설명 탁금영 2003-10

141 TM Reed-Solomon 코드 김선희 2003-10

142 TM Finite Field 이론 설명 김선희 2003-10

143 TM Bluetooth 1.2의 저전력모드 김선희 2003-10

144 TM SDR 플랫폼 개발 이후성 2003-10

145 TM ADK 사용법 이후성 2003-10

146 TM SDR 플랫폼 폼팩터 이후성 2003-10

147 TM 802.15.3a 표준화 동향분석 김병조 2003-12

148 TM Multiband OFDM-Scrambler 설계 김병조 2003-12

149 TM Multiband OFDM- Convolutional Encoder 설계 김병조 2003-12

150 TM Multiband OFDM Transmitter 상위 설계 김병조 2003-12

151 TM UWB 채널모델 분석 김병조 2003-12

152 TM 프로그래머블한 가변지연회로의 설계 탁금영 2003-12

153 TM 고속 charge pump회로의 설계 탁금영 2003-12

154 TM BPSK 변조 가능한 임펄스 발생기의 설계 탁금영 2003-12

155 TM Bug Tracking System 한상백 2003-12

156 TM BlessET 테스트 모듈 한상백 2003-12

157 TM 소프트웨어 버전 컨트롤 시스템 설치 한상백 2003-12

158 TM BT1_2__AdaptiveFrequencyHopping.ppt 김선희 2003-12

159 TM BCHcode.ppt 김선희 2003-12

160 TM SDR 단말 플랫폼 베이스보드 하드웨어 이후성 2003-12

161 TM SDR 단말 플랫폼 프로세서 보드 하드웨어 이후성 2003-12

162 TM SDR 단말 플랫폼 컨트롤 이후성 2003-12

163 TM SDR 단말 플랫폼 베이스 보드 디자인 이후성 2003-12

164 TM SDR 단말 플랫폼 프로세서 보드 FPGA 디자인 이후성 2003-12

165 TM SDR 단말 플랫폼 레이아웃 노트 이후성 2003-12

166 TM ACAP-X 스펙조사 신희숙 2004-11-16

167 TM 성대신호 DB 전서규칙 조관현 2004-11-29

168 TM Device Independence 최은정 2004-11-15

169 TM 음성 인식 가능한 웹 브라우저를 이용한 가전기기 제어 서비스 최은정 2004-11-15

순번 구분 제 목 주작성자 등록일자

170 TM Invisible Computing workshop에서 사용자 인터페이스 기술 자료정리 정영규 2004-11-29

171 TDP 지능형 사용자 인터페이스 VGA_LCD보드 부품 리스트 김배선 2004-11-30

172 TM VR2004학회자료정리 박준석 2004-11-16

173 TM CSS TV Profile 1.0 스펙조사 신희숙 2004-11-16

174 TM TV기반 웹브라우저 상용 제품 비교 신희숙 2004-11-16

175 TM XPCOM(Cross Platform Component Object Model) 이용희 2004-11-24

176 TM 디지털 방송 표준 정리 이용희 2004-11-24

177 TM 브라우저 추가 엘리먼트 DTD 이용희 2004-11-26

178 TM 브라우저 추가 엘리먼트 Content Model 이용희 2004-11-24

179 TM SALT Event 설계 이동우 2004-11-23

180 TM 임베디드 블루투스 설정법 김명규 2004-11-24

181 TM 멀티모달 브라우저 업무정리 이동우 2004-11-22

182 TM InvisibleComputing환경에서userInterface기술개발을위한기술분류 정영규 2004-11-26

183 TM Multimodal Integaration for Advanced Multimedia Interface 정영규 2004-11-26

184 TM 소형휴대단말용 성대인식기의 속도 개선 조관현 2004-11-26

185 TM 성대신호 인식기를 위한 VAD 조관현 2004-11-26

186 TM TV 브라우저용 사용자 및 단말 특성을 반영한 컨텐츠 표현 및 관리 최은정 2004-11-28

187 TM WAP Browser 음성 지원을 위한 UI항목 최은정 2004-11-28

188 TM MSN TV 분석 자료 이동우 2004-11-22

189 TM NPAPI 지원을 위한 플러그인 설계 이동우 2004-11-23

190 TM WHIS 설계서 김명규 2004-09-06

191 TDP 편재형 네트워크 프로토콜 블록설계서 버젼 1.0 손지연 2004-09-06

192 TM 위피폰을 사용한 UPnP 기반 원격 제어 (발표자료) 손지연 2004-09-06

193 TM IP 네트워킹 자동 설정 프로토콜 설계 및 구현 손지연 2004-09-06

194 TDP 성대근육 촉각장치 기반 명령어 인식 S/W 블록 설계서 정영규 2004-10-05

195 TM HCI를 위한 음성,제스처 통합기술 정영규 2004-10-05

196 TM Linux 환경에서의 성대근육촉각장치기반 명령어인식기 개발보고서 정영규 2004-11-29

197 TM 패턴인식을 위한 SVM의 기본 개념 및 활용 정영규 2004-11-30

198 TM 성대/음성 음소(음절) 단위 인식용 DB 구축 조관현 2004-11-29

199 TM 블루투스 사용법 기술 교육 김명규 2004-06-28

200 TM XHTML + Voice Profile 1.2 발표자료 최은정 2004-06-02

201 TDP 지능형 사용자 인터페이스 ADS VGA_LCD 보드 회로도 김배선 2004-11-30

202 TM[발표자료]Invisible Computing 환경에서 User Interface 기술개발을 위한 기술 분류

정영규 2004-11-29

203 TDP 지능형 사용자 인터페이스 ADS 메인보드 부품리스트 김배선 2004-11-30

204 TM Invisible computing 환경에서의 UI 기술 조관현 2004-11-29

205 TM Invisible Computing환경에서 사용자 인터페이스 기술동향조사 정영규 2004-11-29

206 TM Invisible computing환경에서 사용자인터페이스 기술 정영규 2004-11-29

207 TDP 지능형 사용자 인터페이스 VGA_LCD보드 부품 배치도 김배선 2004-11-30

208 TM 소형단말을 위한 성대근육촉각장치기반 명령어인식기 개발 보고서 정영규 2004-11-29

209 TM Invisible Computing 환경 하에서의 User Interface Design 조관현 2004-11-29

210 TDP 지능형 사용자 인터페이스 ADS 메인보드 배치도 김배선 2004-11-30

211 TM 지능정보단말에서 블루투스 기술 사용법 김명규 2004-06-28

212 TDP 지능형 사용자 인터페이스 ADS 메인보드 회로도 김배선 2004-11-30

213 TM 사용자 인터페이스 기술 국내외 시장 현황 조관현 2004-11-29

214 TMFixed Point 변환을 통한 성대근육촉각장치기반 명령어인식기 성능향상 개발 보고서

정영규 2004-11-29

215 TM 성대신호인식기의 소형휴대단말 포팅 조관현 2004-11-29

216 TM Multimodal Interface 기술동향 정영규 2004-10-05

217 TM 센서 네트워킹 양일식 2004-09-06

218 TM UPnP 개요 및 AV 구조 (발표자료) 손지연 2004-09-09

219 TM UPnP Command Protocol(UCP) 설계서 v0.8 손지연 2004-09-06

220 TM 리눅스 기반 블루투스 프로그램밍 양일식 2004-09-06

221 TM WPAN기반 휴먼 인터페이스 시스템 김명규 2004-09-06

222 TM SALT 구현을 위한 TTS 인터페이스 설계 이동우 2004-11-22

223 TM SALT 지원 멀티모달 브라우저 요구사항 정의서 이동우 2004-11-22

224 TM 소형 휴대단말기용 성대신호 인식기 개발 조관현 2004-11-26

225 TDP WIPI용 무선 인터넷 브라우저 블록 설계서 최은정 2004-12-03

226 TM AM(Acoustic Model) state tying를 위한 Question Set 조관현 2004-11-26

227 TM 성대신호 인식기 학습을 위한 DB 검증 테스트 조관현 2004-11-29

228 TM 블루투스 L2CAP 과 A2DP 교육 김명규 2004-11-26

229 TM 소형단말을위한 성대근육촉각신호명령어인식기 개발환경구축 정영규 2004-11-26

230 TM Tablet PC에서 성대신호명령어인식기를 이용한 응용프로그램 제어기술 정영규 2004-11-29

순번 구분 제 목 주작성자 등록일자

231 TM VoiceXML 2.0 이용희 2004-11-24

232 TM PDA 를 위한 임베디드 리눅스 개발 김명규 2004-11-24

233 TM 디지털방송에서 데이터방송을 선택적으로 시청하는 방법 및 시스템 이동우 2004-11-22

234 TM 브라우저 추가 엘리먼트 DTD(etri-edml-1) 이용희 2004-11-24

235 TM 데이터 방송 미들웨어 정리 이용희 2004-11-24

236 TM XDML (eXtensible DTV Markup Language) 이용희 2004-11-24

237 TM SALT Prompt / PromptQueue 스펙 조사 신희숙 2004-11-16

238 TM 데이터 방송 및 관련 기술의 표준화 동향 조사 신희숙 2004-11-16

239 TM 무선 인터넷 브라우저 관련 국내 특허 조사 최은정 2004-11-16

240 TM Adaptive Hypermedia2004-세미나자료 최은정 2004-11-15

241 TM 국내 WAP 브라우저 지원 스펙 비교 최은정 2004-11-15

242 TM ACAP Script Content 이동우 2004-11-22

243 TM SALT 구현을 위한 ASR 인터페이스 설계 이동우 2004-11-22

244 TM 성대신호 DB의 Dictionary 작성 및 AM Model 분석 조관현 2004-11-29

245 TM WLAN/WiMAX 수신부 설계 검증 박문양 2005-11-28

246 TM 송신 믹서 설계서 박문양 2005-11-28

247 TM 수신부 가변이득 증폭기 설계서 박문양 2005-11-28

248 TM TX SoC 모듈 측정 결과서 박문양 2005-11-25

249 TM 수신용 저역통과필터 설계 및 측정 결과서 김영호 2005-07-26

250 TM 밴드갭 바이어스회로 측정 결과 김영호 2005-07-26

251 TM WiMAX/WLAN 송신기 모듈칩의 오동작 원인 분석서 김영호 2005-07-26

252 TM 인덕터 설계서 한선호 2005-11-18

253 TM CMOS 전력증폭기 설계서_ver05_07 김천수 2005-11-25

254 TM 2차 WiMAX/WLAN Tx 통합칩 설계서 김영호 2005-09-13

255 TM 2.4GHz 드라이버증폭기 Design Review 오형석 2005-08-08

256 TM 수신기 2차년 설계 측정서 한선호 2005-11-18

257 TM LNMIX_3차년 설계 한선호 2005-11-18

258 TM PLL 3차년 설계 한선호 2005-11-18

259 TM RFIC 발표자료 한선호 2005-11-18

260 TM 2차 WiMAX/WLAN 통합칩 필터, VGA, BGR 설계서 김영호 2005-09-13

261 TM LNA-Mixer 설계 및 측정 한선호 2005-11-18

262 TM Comon Source형 전력 증폭기 측정결과서 김천수 2005-07-26

263 TM Gm 튜닝회로블럭의 측정 결과 김영호 2005-07-26

264 TM 송신용 저역통과필터 설계 및 측정 결과 김영호 2005-07-26

265 TM Self-bias cascode형 전력증폭기 측정 결과서 김천수 2005-07-26

266 TM 2005 RFIC 논문 한선호 2005-11-18

267 TM 03MB3730 측정장비 관리대장 김성도 2003-09-17

268 TM DAC 전류셀의 배치 및 레이아웃 조민형 2003-09-20

269 TM Power Cap 변화에 따른 DAC Dynamic 특성 변화 조민형 2003-09-23

270 TM ADC design(TP2) 이승철 2003-10-07

271 TM RSSI design 이승철 2003-10-07

272 TM 네트워크분석기 시험절차서 김성도 2003-10-27

273 TM 트라이오드 동작 트랜지스터의 선형성분석 김영호 2003-10-29

274 TM Prototype 송수신 저역통과필터 설계 김영호 2003-10-29

275 TM 필터논문정리 김영호 2003-10-29

276 TM 위상동기루프를 사용한 튜닝회로 측정 김영호 2003-10-29

277 TM DAC 측정방법 및 프로그램` 조민형 2003-10-28

278 TM 인덕턴스 가변 인덕터 박필재 2003-10-28

279 TM ADC 측정방법 이승철 2003-10-07

280 TM DAC의 post-simulation 결과 조민형 2003-10-01

281 TM ADC 경향 - ISSCC2003 조민형 2003-09-23

282 TM WLAN/MBWA 규격검토 박필재 2003-09-17

283 TM Variable Inductor에 사용된 Switch 측정결과 박필재 2003-11-11

284 TM WCDMA용 송수신 필터 김영호 2003-11-19

285 TM ET0410MODU 설계데이터 설명서 박문양 2004-11-30

286 TM 4세대 이동통신 개발 동향 박문양 2004-11-30

287 TM ET0410SOC개요 박문양 2004-11-30

288 TM WLAN 802.11g 블록 규격서 박문양 2004-11-30

289 TM RF CMOS IP 검증용 플랫폼 개발 김천수 2004-11-30

290 TM 재구성 RF SoC 검토 박문양 2004-11-30

291 TM 수신기 front-end 테스트칩 측정 결과서 한선호 2004-11-23

292 TM Receiver front-end 설계 설명서_LNA 한선호 2004-11-23

293 TM Receiver front-end 설계설명서_구조 한선호 2004-11-23

순번 구분 제 목 주작성자 등록일자

294 TM WLAN/WiBro 송신용 저역통과 필터 설계 김영호 2004-11-12

295 TM 자동튜닝회로 설계 김영호 2004-11-12

296 TM CMOS 전력증폭기 설계 및 측정 김천수 2004-05-31

297 TM 16QAM 신호를 이용한 인접채널 시험 박필재 2004-08-20

298 TM OTA-H 트랜스컨덕터설계 김영호 2004-11-12

299 TM 8-PSK 신호의 생성과 측정 박필재 2004-08-19

300 TM 2.4GHz WLAN 802.11g 드라이버 증폭기의 설계 오형석 2004-11-15

301 TM WLAN/WiBro 수신용 저역통과 필터 설계 김영호 2004-11-22

302 TM LNA-Mixer 핵심기술조사 한선호 2004-11-23

303 TM Reveiver frontend 설계설명서_PLL 한선호 2004-11-23

304 TM 수신기_WLAN/WiBro 구조설계서 한선호 2004-11-23

305 TM 다중밴드 RF-IC 설계서 유현규 2004-11-26

306 TM 집적형 전력증폭기 설계서 김천수 2004-11-24

307 TM 2GHz 대역 재구성형 RF SoC 개발 박문양 2004-11-30

308 TM VSA 장비 활용가이드 박문양 2004-11-30

309 TM WiMAX/WLAN 기술동향 이원철 2004-11-30

310 TM Cascode형 전력증폭기설계 김천수 2004-11-30

311 TM ET0410SOC설계데이터 설명서 박문양 2004-11-30

312 TM 송신단 믹서 상세 설계서 박문양 2004-11-30

313 TM TM34-영상처리 C 언어 바이딩 마크로 정의 요약 정연구 2004-11-29

314 TM IASTED 왜곡보정 정연구 2004-11-29

315 TM 영상처리와 교환 표준 C 언어 바인딩 규격요약 정연구 2004-11-29

316 TMGeographic Distortion Correction Algorithm for Character Recognition of

Camera Based Document Images정연구 2004-11-29

317 TM 컬러 영상 처리 알고리즘 성능 개선 방안 정연구 2004-11-29

318 TM 16회 일본로봇 전시회 자료 정연구 2004-11-29

319 TM 응용 프로그램 인터페이스 언어바인딩 약어 및 기호표 정연구 2004-11-29

320 TM SPIE-왜곡보정발표자료 정연구 2004-11-29

321 TM C언어 바인딩을 위한 영상처리 표준 데이터 형 정의 정연구 2004-11-29

322 TM 컴파일순서상 데이터 형 및 외부 함수들의 데이터 형 정연구 2004-11-29

323 TM 영상처리기술동향 정연구 2004-11-29

324 TM 영상처리 C 언어 바인딩 메모리 관리 정연구 2004-11-29

325 TM 왜곡보정 기술 정연구 2004-11-29

326 TM 응용 프로그램 인터페이스 언어바인딩 약어 및 기호 정연구 2004-11-29

327 TM 왜곡보정 각 단계별 알고리즘 장대근 2004-11-30

328 TM 영상왜곡보정위탁과제-9월21일진도보고 장대근 2004-10-01

329 TM 영상왜곡보정위탁과제-9월10일진도보고 장대근 2004-10-01

330 TM 영상왜곡보정위탁과제-9월3일진도보고 장대근 2004-10-01

331 TM 문자인식 S/W의 WIPI 및 ANSI C 구조변환에 관한 Technical Review 김계경 2004-09-30

332 TM 문자인식 S/W의 WIPI 및 ANSI C 구조변환 연구보고 자료 김계경 2004-09-30

333 TM 카메라기반 시각인식기술 요구사항 정의 김계경 2004-10-01

334 TM 메모리성능평가 및 전처리 과정 개선 방 김계경 2004-09-30

335 TM 디지털카메라 외관 디자인 유원필 2004-10-06

336 TM 디지털카메라개발 용역계획서 유원필 2004-10-04

337 TM 영상 특징 정보를 이용한 강인하고 빠른 모자이킹 시스템 조수현 2004-11-29

338 TM 다양한 방법의 이진화 성능평가에 대한 연구 지수영 2004-11-30

339 TM 컬러 영상 처리 알고리즘 분석 조수현 2004-09-30

340 TM 인쇄문자 한글 DB 구축 및 컬러 영상처리 플랫폼 조수현 2004-09-30

341 TM 컬러 영상처리를 위한 k-means clustering 알고리즘 조수현 2004-09-30

342 TM 모자이크 시스템의 개발 환경 및 알고리즘 분석 조수현 2004-10-06

343 TM hand held camera를 이용한 2차원 모자이킹 시스템 조수현 2004-11-29

344 TM 색 면을 이용한 현장문서의 이진화 방법 지수영 2004-11-30

345 TMScene Text Extraction in Natural Scene Images Using

Hierarchical Feature Combining and Verification지수영 2004-08-24

346 TMScene Text Extraction in Natural Scene Images Using

Hierarchical Feature Combining and Verification지수영 2004-08-24

순번 구분 제 목 게재 학술지 주저자

1 국내 AMR 보코더의 효율적인 구현한국음향학회지, 22권,

2호, 2003 변경진

2 국제A numerically controlled cscillator with a fine phase tuner and

a rounding processor

ETRI Journal, Vol. 26,

Vol. 6, 2004임인기

3 국내TeakLite DSP를 이용한 적응형 다중비트율 광대역 음성부호화기

의 실시기간 구현

한국음향학회지, 23권,

2004변경진

4 국내 CDMA2000 3x 다중반송파 채널분리용 수치제어 발진기한국통신학회논문지,

29권, 1호, 2004 임인기

5 국제An Embedded ACELP Speech Coding Based on the AMR-WB

Codec

ETRI Journal, Vol. 26,

Vol. 2, 2004변경진

6 국내VBIC Model Application and Parameter Extraction and

Optimization for SiGe HBT

한국통신학회논문지, 28

권, 8호, 2003이상흥

7 국내A 5 GHz Band CCNF VCO Having Phase Noise of - 87

dBc/Hz at 10kHz offset

Journal of Korea

E l e c t r o m a g n e t i c

Society, Vol. 4, 2004

이자열

8 국내A Low Phase Noise 5.5 GHz SiGe VCO Having 12%

Bandwidth

Journal of Korea

E l e c t r o m a g n e t i c

Society, Vol. 4, 2004

이자열

9 국제Strain Relaxed SiGe Buffer Prepared by Means of

Thermally-Driven Relaxation and CMP

Electrochemical and

Solid-State Letters김상훈

10 국내DSRC 수신기를 위한 능동발룬 내장형 5.8 GHz SiGe 하향믹서

설계 및 제작

한국통신학회논문지, 29

권, 4호, 2004이상흥

11 국내DSRC 송신기를 위한 능동발룬 내장형 5.8 GHz SiGe 상향믹서

설계 및 제작

한국통신학회논문지, 30

권, 8호, 2005이상흥

12 국제Fully Differential 5-GHz LC-Tank VCOs with Improved Phase

Noise and Wide Tuning Range

ETRI Journal, Vol. 27,

Vol. 5, 2005이자열

13 국제Monolithic SiGe Up-/Down-Conversion Mixers with Active

Baluns

ETRI Journal, Vol. 27,

Vol. 5, 2005이상흥

14 국제 최적화 특징집합을 이용한 웹 이미지 분류Key Engineering Materials

조수선

15 국제 소형단말을 위한 웹 페이지 동적 분할 방법WSEAS TRANSACTIONS on COMPUTERS

최은정

16 국제 소형화면의 단말기를 위한 HTML변환기법WSEAS Transactions on Computers

신희숙

17 국제 시청각 동시지원이 가능한 웹 문서로의 변환 기법WSEAS Transactions on Computers

신희숙

18 국내 신경망 기반 음성, 영상 및 문맥통합 음성인식 전자공학회 논문지 한문성

19 국내 차세대PC 발전전망 주간기술동향 박준석

20 국제상보적 클럭킹 플립플롭을 이용한 프리스케일러, ‘03.Vol.39.

No.9IEE Electronics Letters 한선호

21 국제

Subharmonically pumped CMOS Frequency Conversion Circuits

for 2GHz WCDMA Direct Conversion Transceiver, ‘04

Vol.39.No.6, JUNE.

IEEE Journal of Solid

State Circuits고광진

22 국제Variable Inductance Multilayer Inductor with MOSFET Switch

Control, Vol.25, No.3, March. 2004

IEEE Electron Device

Letters박필재

23 국내 내장형 렌즈 왜곡 보정 알고리즘 구현을 위한 이미지 워핑 방법 정보처리학회논문지 B 유원필

24 국제

Visualization of Dynamic Characteristics in Two-Dimensional

Time Series Patterns: An Application to Online Signature

Verification

LNCS, 2003.12 지수영

25 국제 저가형 디지털 카메라용 영상 기반 렌즈 왜곡 보상 기법Pattern Recognition,

Vol.37, 2004.06유원필

국내외 전문 학술지

순번 구분 제 목 발표 학술지 주저자

1 국내 OFDM 복조기 FPGA 구현‘03 SoC Design

Conference, Vol. 1, 2003 어익수

2 국내 MIMO 시스템을 위한 V-BLAST 설계‘03 SoC Design

Conference, Vol. 1, 2003전인산

3 국제Reconstruction of coupling profiles for scattering media by the

Schur algorithm combined with an extrapolation methodICASSP, 2005 김태준

4 국제A Novel Dimension Conversion for the Quantization of SEW

in Wideband Speech CodingICIC, 2005 변경진

5 국제 A Packaged 2.3GHz SiGe VCO with Parallel-Branch Inductors IEEE IMS, 2003 이자열

6 국제 A 5.8 GHz Up-Conversion Mixer for DSRC TransmitterIEEE

RAWCON, 2003이상흥

7 국내VBIC Model Application and Parameter Extraction and

Optimization for SiGe HBT한국반도체학술대회, 2003 이상흥

8 국내A novel method of thin film SiGe buffer layer growth by

thermally-driven relaxation using RPCVD한국반도체학술대회, 2003 김상훈

9 국내A 2V-2GHz SiGe packaged VCO with parallel-branch inductor

having improved Q-factor한국반도체학술대회, 2003 이자열

10 국내 A SiGe Up-Conversion Mixer for 2.4 GHz Band Application춘계 마이크로파 및 전파

통신 학술대회, 2003이상흥

11 국제 A 5.8 GHz Mixer using SiGe HBT Process EuMC, 2003 이상흥

12 국제An 1.8GHz Voltage-Controlled Oscillator using current-current

feedback networkEcWT, 2003 이자열

13 국제High-Quality Strain Relieved SiGe BufferPrepared by Means

of Thermally-Driven Relaxation and CMP processECS, 2004 김상훈

14 국제nhenced fmax and low base resistance in SiGe HBT with

Nickel SilicideCOMMAD, 2004 배현철

15 국제

A Novel Method to Fabricated Recessed SiGe Source/Drain

using a Selective Si and SiGe Epitaxial Growth with Etching

Proces

MRS Fall meeting, 2005 김상훈

16 국제A Low Phase Noise 5.5 GHz VCO with High-Q

Parallel-Branch InductorsAPMC, 2004 이자열

17 국제A Low Phase Noise 5.5GHz Balanced Colpitts VCO with

High/Low Frequency Noise SuppressionAPMC, 2004 이자열

18 국제Wideband and Low Phase Noise LC-tank VCO Design

MethodsIT-SoC, 2004 이자열

19 국제A Bandwidth-Improved VCO Having Low Phase Noise of -

93dBc/Hz at 10 kHz offsetAPMC, 2004 이자열

20 국제

haracteristics of SiGe Device Fabricated by SiGe BiCMOS

Technology and Its Application to a 5.8 GHz MMIC

Down-Conversion Mixer

IEEE ECTM, 2005 이상흥

21 국제A Low-Phase Noise 5-GHz CCNF Colpitts VCO with

Parallel-Branch InductorsIEEE ECTM, 2005 이자열

22 국제Enhanced fmax and low base resistance in Ni silicided SiGe

HBTSSDM, 2005 배현철

23 국제A Wideband Fully Integrated SiGe BiCMOS Medium Power

AmplifieGAAS, 2005 배현철

24 국제Enhanced fmax and low base resistance in SiGe HBT with

Nickel SilicideMRS Fall meeting, 2005 배현철

25 국내A Highly integrated 2.4GHz CMOS Transceiver for 12 Mb/s Wireless

Personal Area Networks and BluetoothSOC Design Conference 현석봉

국내외 학술발표 논문

순번 구분 제 목 발표 학술지 주저자

26 국내 Multi-bands UWB 통신을 위한 CMOS 펄스발생기의 설계대한전자공학회 추계학술대회,

2003

탁금영

27 국내 고속휴대인터넷을 위한 5.8GHz 무선시스템2003년도 전파 및 광파기술

학술대회

박경환

28 국내 하향 호환성을 갖는 고속 블루투스 베이스밴드 설계제 5회 전자정보통신 학술대

회 CEIC, 2003

김선희

29 국내 고속 블루투스 모뎀을 위한 타이밍 리커버리 설계대한전자공학회 추계학술대회,

2003

김선희

30 국내A Highly integrated 2.4GHz CMOS Transceiver for 12 Mb/s Wireless

Personal Area Networks and BluetoothSOC Design Conference

현석봉

31 국내 DTV를 위한 데이터 컨텐츠 표현 규격 연구 한국정보처리학회 신희숙

32 국내음성 인식 가능한 웹 브라우저를 이용한 가전기기 제어 서비스 시스템 및 그 방법

한국정보처리학회 최은정

33 국내 소형 단말상에서 실시간 인식기 구현을 위한 방법 및 실험Image Processing and Image Understanding Workshop

정영규

34 국내 디지털TV용 통합 웹 브라우저의 기능 고찰 인터넷정보학회 조수선

35 국제Gm-C 필터를 위한 자동 튜닝회로 설계(Automatic tuning circuit

for Gm-C Filters)IEEE-ICECS 2005 김영호

36 국제재구성이 가능한 수신기 (A Fully Integrated Receiver

front-end Reconfigured by PLL)IEEE MTT-RFIC 2005 한선호

37 국내 WCDMA단말기용 송수신 저역통과필터 설계통신학회 2003

하계종합학술발표회김영호

38 국제 직접변환 다중밴드 저잡음 증폭기 및 믹서회로 IEEE MTTS 2003 고광진

39 국제 백-게이트 커플링 구조의 저전력 쿼드러쳐 전압제어발진기 ESSCIRC 2003 김성도

40 국제 4-위상 발진기를 내장한 저전력 저잡음 주파수 합성기 IEEE MTTS 2003 한선호

41 국제1.8V Triode-Type Transconductor and Its Application to a 10MHz 3rd-order Chebyshev Low Pass Filter IEEE CICC-2004 김영호

42 국제Optical Character Recognition System for a Skewed Camera Document Image IT-SoC 2004 정연구

43 국내 카메라 문자인식을 위한 문서영상 기하학적 왜곡보정 신호처리학회 장대근

44 국제Imlpementation Mosaic Image create system using image feature

information

Proceedings of the 9th

Korea-Japan Joint

Workshop, Frontiers of

Computer Vision

조수현

45 국제Automatic Image mosaic create system using Image feature

unformation and Taylor series

The Int. Tech. Conf. on

Circuit/System, Computers

and Communications

조수현

46 국제 Mosaicing ststem Strong of Robustness in camera motionDigital image computing

techniques and applications조수현

47 국제 Recognition of camera document image

Proceedings of the 9th

Korea-Japan Joint

Workshop, Frontiers of

Computer Vision

김계경

48 국제 Character segmentation of camera document image

Proc. of the IASTED Int.

Conf. on Signal Processing,

Pattern, and . Applications

김계경

49 국제 Region-oriented local thresholding of camera document image

Proc. of the IASTED Int.

Conf. on Signal Processing,

Pattern, and . Applications

김계경

50 국제 Character extraction from camera- based image

The Int. Tech. Conf. on

Circuit/System, Computers

and Communications

김계경

51 국제 Camera document recognition system9th IEEE Int. Conf. on

Computer Vision김계경

52 국제A Calibration-free Lens Distortion Correction Method for Low Cost Digital

ImagingIEEE Int. Conf. Image Proc. 유원필

53 국제An Embedded Lens Distortion Correction Method for Mobile

Computing Applications

IEEE Int. Conf. Consumer

Electronics유원필

순번 구분 제 목 발표 학술지 주저자

54 국제 Design of the Camera Imaging Platform for Post PC

The Int. Tech. Conf. on

Circuit/System, Computers

and Communications

정연구

55 국제Orthogonal Image Generation from Distorted Document Images of Mobile

Came

The Int. Tech. Conf. on

Circuit/System, Computers

and Communications

정연구

56 국제 An Efficient Method for Document Image Geometric Layout Analysis 6th IASTED-CGI 지수영

57 국제Camera Document Image Segmentation Using Connected Component

Analysis

The Int. Tech. Conf. on

Circuit/System, Computers

and Communications

지수영

58 국제A Comparative Performance Study of Thresholding Methods for Actual

Documents Recognition System Based on Post-PC Environment21st IASTED-AIA 지수영

59 국제Visualization of Dynamic Characteristics in Two-Dimensional Time

Series Patterns: An Application to Online Signature VerificationWISA 2003 지수영

60 국제 Distortion Corrections for Better Character Recognition of Camera SPIE Ptonics North 정연구

61 국제GEOMETRIC DISTORTION CORRECTION OF CAMERA

DOCUMENT IMAGES USING SKEW FEATURE OF CHARACTERSIASTED 장대근

62 국제 카메라 모션을 이용한 강인한 모자이킹 시스템 APIS2004 조수현

63 국제 카메라 문서영상에 대한 선택적 국소 임계치 방법 3rd WSEAS ICECS(04) 조수현

64 국제 영상 특징을 기반으로 한 효율적이고 빠른 영상 모자이킹 시스템 FCV2004 김계경

65 국제 카메라문서영상에대한 선택적 임계치 방법

WSEAS Trans.on

Information Science and

Application

김계경

66 국제 hand held 카메라를 이용한 실시간 2차원 모자이크 시스템 ITC-CSCC2004 조수현

67 국제디지털카메라로 받은 복잡한 배경을 가진 컬러문서영상에서 문자인식에

대한 연구APIS 지수영

68 국제 고품질 디지털 이미징을 위한 비네팅 왜곡 보정 방법IEEE Int. Conf. on Pattern

Recognition (ICPR)유원필

69 국제 책읽는로봇:카메라 기반 문서 영상 인식을 위한 능동형 비젼 FCV 2004 정연구

순번 구분 출원/등록번호 제 목 국가 주발명자

1 출원 (관)DP20040079 디지탈사인 파형 생성을 위한 수치제어 발진기 한국 임인기

2 출원 (관)DP20040965 WLAN 프리앰블 신호 검출기 한국 어익수

3 출원 (관)IP20040598 비트율 신축성을 갖는 임베디드 보코드 한국 변경진

4 출원 (관)IP20040964수정된 하이브리드 역추적 방식을 갖는 고속 Radix4 비터

비 복호기한국 전인산

5 출원 (관)IP20040966고속CCK 변복조, 고속 푸리에 변환 및 고속 하다마드 변환

의 선택적 수행 장치 및 방법한국 김태준

6 출원 05-118177 무승산기 FIR 디지털 필터의 설계 방법 한국 김정범

7 출원 05-69015WI 음성코딩에서 SEW 스펙트럼의 벡터 양자화를 위한 차

원변환 방법한국 변경진

8 출원 (관)IP20040966OFDM 수신기를 위한 FFT구조 및 CDMA 수신기을 위한

FHT의 효율적인 구현한국 어익수

9 출원 05-118177 이진로그를 사용하는 V-BLAST 구조 한국 전인산

10 출원 05-69015 간소화된 의사역행렬을 갖는 이진 로그 V-BLAST 한국 김 혁

11 출원 (관)DP2003113 단일공진부를 포함하는 듀얼밴드 전압제어 발진기 한국 이자열

12 출원 (관)DP2005147멀티밴드 멀티모드용 적응성 에미터-축퇴 부성저항셀을 장

착한 광대역 LC공조 전압제어발진기한국 이자열

13 출원 (관)DP2005163 저위상잡음 차동형 전류부궤환 전압제어발진기 한국 이자열

14 출원 (관)IP2005061침강된 실리콘-게르마늄 소오스/드레인 영역을 갖는 반도체

소자의 제조방법한국 김상훈

17 출원 (관)DP20040167니켈 실리사이드를 적용한 규소게르마늄 바이씨모스 제조방

법한국 배현철

18 출원 (관)DP20030294 SOI HBT 기술을 이용한 Si 기반의 광대역 RFIC제조방법 한국 강진영

19 출원 (관)DP20030411 자동이득조절 귀환증폭기 및 이를 이용한 광수신기 한국 이상흥

20 출원 (관)DP20030907베이스 콘택 저항 증가를 억제하는 규소게르마늄 바이씨모

스 소자 제조방법한국 이승윤

21 출원 (관)DP20031137스위칭 소자가 없는 단일 공진부를 내장한 듀얼밴드 전압제

어발진기한국 이자열

22 출원 (관)IP2005085Wideband LC-Tank VCO with Adaptive

Emitter-Degeneration Negative-Resistance Cell미국 이자열

23 출원

(관)IP2005093

A Low Phase Noise Differential VCO with Current

negative Feedback미국 이자열

24 출원 (관)IP2005061Fabrication method for semiconductor device having

recessed SiGe source/drain region미국 김상훈

25 출원 (관)IP2005012 Method of fabricating SiGe BiCMOS device 미국 배현철

26 출원 (관)IP2004011Fabrication Method of Low Power Semiconductor Device

using SOI BiCMOS미국 강진영

27 출원 (관)IP200313METHOD OF FORMING STRESS-RELAXED SiGe

BUFFER LAYER미국 김상훈

28 출원 (관)IP20030219 SOI HBT 기술을 이용한 Si 기반의 광대역 RFIC제조방법 미국 강진영

29 출원 (관)IP20030573OFDM 수신기를 위한 FFT구조 및 CDMA 수신기을 위한

FHT의 효율적인 구현미국 어익수

30 출원 이진로그를 사용하는 V-BLAST 구조 미국 전인산

31 출원 (관)IP20040598 비트율 신축성을 갖는 임베디드 보코드 미국 변경진

32 출원 (관)IP20040964수정된 하이브리드 역추적 방식을 갖는 고속 Radix4 비터

비 복호기미국 전인산

33 출원 (관)IP20040966고속CCK 변복조, 고속 푸리에 변환 및 고속 하다마드 변환

의 선택적 수행 장치 및 방법미국 김태준

32 출원WI 음성코딩에서 SEW 스펙트럼의 벡터 양자화를 위한 차

원변환 방법미국 변경진

33 출원 04-95538 디지털 TV 응용프로그램의 사용자 인터페이스 방법 한국 신희숙

지적재산권

순번 구분 출원/등록번호 제 목 국가 주발명자

34 출원 04-94405 디지털TV 환경에서의 사용자 인터페이스 장치 및 방법 한국 신희숙

35 출원PCT/KR2004/003

405디지털TV 환경에서의 사용자 인터페이스 장치 및 방법 PCT 신희숙

36 출원 04-95904TV 브라우저용 사용자 및 단말 특성을 반영한 컨텐츠 표현 및 관리

한국 최은정

37 출원 04-95539 DTV환경에서 사용자 위치를 이용하는 장치 및 방법 한국 신희숙

38 출원 04-09019디지털 TV용 컨텐츠를 위한 사용자 인터페이스 마크업 및 활용 시스템

한국 이용희

39 출원 04-102284디지털방송에서 데이터방송을 선택적으로 시청하는 방법 및 시스템

한국 이동우

40 출 원 05-118073 이중 차동입력쌍 트랜스컨덕터를 구비한 가변이득증폭기 설계 한국 김영호

41 출 원 IP20050477 이중 차동입력쌍 트랜스컨덕터를 구비한 가변이득증폭기 설계 미국 김영호

42 출 원 05-85164 자체 기준 바이어스 회로를 위한 스타트업회로 한국 김영호

43 출 원 05-120416 고성능 인덕터 한국 한선호

44 출 원 가변이득 증폭기 한국 한선호

45 출 원 가변이득 증폭기 미국 한선호

46 등 록 6950051 Pipeline folding ADC 미국 이승철

47 출 원 03-63402 트라이오드 영역형 트랜스컨덕터의 고선형 저왜곡화 기법 한국 김영호

48 출 원 04-11197 파이프라인 폴딩구조의 아날로그-디지털 변환기 한국 이승철

49 출 원 03-97756 DC 오프셋 및 비대칭성 문제점이 작은 트랜스컨덕터 한국 김영호

50 출 원 03-82033 자동이득제어를 위한 피크 검출기(Peak detector for automatic gain control) 한국 이승철

51 출 원 다중밴드 및 광대역 송수신기 구조 한국 한선호

52 출 원 03-95038 Discrete한 주파수가변과 Continuous 한 주파수 가변이 가능한 주파수 합성기 한국 한선호

53 출 원 03-89375 대역가변이 가능한 저잡음 증폭기 한국 박필재

54 출 원 03-97244 온도보상이 가능한 CMOS Exponential 전압발생기 회로 한국 권종기

55 출 원 고대역/고이득 특성이 가능한 CMOS 저전압 증폭기용 능동부하 회로 한국 권종기

56 출 원 03-95398 간단한 MOS 회로를 이용한 트랜스컨덕터회로 한국 이병우

57 출 원 03-95399 저문턱 MOS를 이용한 트랜스컨덕터 회로 한국 이병우

58 출 원 DP20040383 광대역 갸변 입력 매칭 저잡음증폭기 한국 한선호59 출 원 DP20040961 고속으로 트랜스컨덕턴수를 제어하는 튜닝회로 한국 김영호60 출 원 DP20041251 동적바이어스를 갖는 내부 병렬 3중 캐스코드 전력증폭기 한국 오형석61 등록 456632 주파수합성기제어에 의해 제어되고 비례상수가 유리수인 공진주파

수를 갖는 여러공진기들을 제어하는 송수신기 구조 한국 한선호62 출 원 03-63402 트라이오드 영역형 트랜스컨덕터의 고선형 저왜곡화 기법 미국 김영호

63 출 원 파이프라인 폴딩구조의 아날로그-디지털 변환기 미국 이승철

64 출 원 DC 오프셋 및 비대칭성 문제점이 작은 트랜스컨덕터 미국 김영호

65 출 원 다중밴드 및 광대역 송수신기 구조 미국 한선호

66 출 원 Discrate한 주파수가변과 Continuous 한 주파수 가변이 가능한 주파수 합성기 미국 한선호

67 출 원 온도보상이 가능한 CMOS Exponential 전압발생기 회로 미국 권종기

68 출 원 고대역/고이득 특성이 가능한 CMOS 저전압 증폭기용 능동부하 회로 미국 권종기

69 출 원 간단한 MOS 회로를 이용한 트랜스컨덕터회로 미국 이병우

70 출 원 저문턱 MOS를 이용한 트랜스컨덕터 회로 미국 이병우

71 출 원 IP20040234 광대역 갸변 입력 매칭 저잡음증폭기 미국 한선호72 출 원 IP20040631 동적바이어스를 갖는 내부 병렬 3중 캐스코드 전력증폭기 미국 오형석73 출 원 IP20040233 주파수합성기제어에 의해 제어되고 비례상수가 유리수인 공진주파

수를 갖는 여러공진기들을 제어하는 송수신기 구조 미국 한선호74 출원 03-069896 영상시스템의 vignetting 효과를 보상하기 위한 방법 한국 유원필

75 출원 03-085225컬러 필터 어레이에서 손실된 컬러값 복원을 위한 방법 및

장치한국 유원필

76 출원 03-093894 카메라문서영상 왜곡의 자동보정 방법 한국 유원필

77 출원 02-53623 영상 기반 렌즈 왜곡 보정 및 구현 방법 한국 정연구

78 출원 DP20040690휴대형 카메라 문서영상의 문자영역 선택을 통한 문자인식

방법한국 정연구

순번 구분 출원/등록번호 제 목 국가 주발명자

79 출원 04-83074어파인변환을 이용한 카메라 기반 문서영상의 기하학적 왜

곡보정한국 장대근

80 등록 449805구조적 특징 정보를 이용한 필기체 붙은 숫자 열의 분할 및

인식한국 김계경

약 어 표

약 어 표

AGC : Automatic Gain Controller

API : Application Program Interface

BW : Channel Bandwidth

CMOS : Complementary Metal Oxide Semiconductor

CMS : cepstral mean substraction

DCR : Direct Conversion Receiver

EPD : End Point Detection

EFI : External Functionality Interface

Gm : Transconductance

GUI : Graphic User Interface

HAL : Handset Adaptation Layer

HMM : Hidden Markov Model

HTTP : Hyper Text Transfer Protocol

IF : Intermediate Frequency

IIP3 : Third-order Intercept Point Referred to the Input

LNA : Low Noise Amplifier

LPC : Linear predictive coding

MFCC : Mel frequency cepstral coefficient

MOSFET : Metal Oxide Semiconductor Field Effect Transistor

NF Noise Figure

NN : Neural Network

OIP3 : Third-order Intercept Point Referred to the Output

PCB : Printed Circuit Board

PBW : Phonetically Balanced Words

PLP : Perceptual Linear Predictive

RASTA : RelAtive SpecTrAl

SVM : Support Vector Machine

VCO : Voltage Controlled Oscillator

VSWR : Voltage Standing Wave Ratio

WAP : Wiress Application Protocol

WCSS : Wireless Cascading Style Sheet

WIPI : Wiress Interner Platform for Interoperability

WML : Wireless Markup Language

WMLScript : Wireless Markup Language Script

XHTML: eXtensible HyperText Markup Language

1. 본 연구보고서는 정보통신부의 출연금 등으로 수행한 정보통신연구개발사업의 연구결과 입니다. 2. 본 연구보고서의 내용을 발표할 때에는 반드시 정보통신부 정보통신연구개발사업의 연구 결과임 을 밝혀야 합니다.