LogiCORE IP AXI DMA v7 - XilinxLogiCORE IP AXI DMA v7.1 製品ガイド Vivado Design Suite PG021 2014 年 4 月 2 日本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先しま

LogiCORE IP AXI DMA v7.1

製品ガイド

Vivado Design Suite

PG021 2014 年 4 月 2 日

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LogiCORE IP AXI DMA v7.1 japan.xilinx.com 2PG021 2014 年 4 月 2 日

目次

IP の概要

第 1章 : 概要機能一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章 : 製品仕様パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8リソース使用量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12スキャッター /ギャザーディスクリプタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32マルチチャネル DMA サポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46エラー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

第 3章 : コアを使用するデザイン代表的なシステムインターコネクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58プログラムシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

第 4章 : デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

第 5章 : サンプルデザインサンプルデザインのインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71サンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72サンプルデザインのテストベンチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

付録 A : 移行およびアップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74Vivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

付録 B : デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75Vivado ラボツール. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

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付録 C : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

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LogiCORE IP AXI DMA v7.1 japan.xilinx.com 4PG021 2014 年 4 月 2 日 Production 製品仕様

はじめに

ザイリンクス LogiCORE™ IP AXI DMA (Direct Memory Access)コアは、Vivado® Design Suite 用のザイリンクスソフト IP コアです。 AXI DMA を使用すると、メモリと AXI4-Stream タイプのターゲットペリフェラル間で広帯域のダイレクトメモリアクセスが可能になります。また、オプションでスキャッター/ギャザー機能もサポートしており、データ移動時の CPU の負荷を軽減できます。

機能

• AXI4 準拠

• スキャッター /ギャザー (SG) DMA をサポート (オプション)

• AXI4 データ幅 32、 64、 128、 256、 512、および 1,024 ビットをサポート

• AXI4-Stream データ幅 8、 16、 32、 64、 128、 256、 512、および 1,024 ビットをサポート

• 最大 16 チャネルのマルチチャネル動作をサポート

• マルチチャネルモードで 2 次元 (2D) 転送をサポート

• キーホールをサポート (オプション)

• データ再アライメントをサポート (オプション)

• AXI 制御ストリームおよび AXI ステータスストリーム (オプション)

• マイクロ DMA をサポート (オプション)

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ (1)

1. サポートされているデバイスの一覧は、 Vivado IP カタログを参照してください。

UltraScale™ アーキテクチャ、Zynq®-7000 All Programmable SoC、

7 シリーズ FPGA


ユーザーインターフェイス

AXI4、 AXI4-Lite、 AXI4-Stream

リソース表 2-4 参照

コアに含まれるもの

デザインファイル VHDL

サンプルデザイン VHDL

テストベンチ VHDL

制約ファイル IP 生成時に作成


ソフトウェアドライバー (2)

2. スタンドアロンドライバーの情報は、SDK のインストールディレクトリを参照してください (/doc/usenglish の xilinx_drivers.htm)。Linux OS およびドライバーサポートの情報は、 wiki.xilinx.com を参照してください。

スタンドアロンおよび Linux

テスト済みデザインフロー (3)

3. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』を参照してください。

デザイン入力Vivado Design Suite

Vivado IP インテグレーター

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノートガイド、インストール

およびライセンス』を参照

合成 Vivado 合成

サポート

japan.xilinx.com/support で提供

http://wiki.xilinx.comhttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;t=vivado+release+noteshttp://japan.xilinx.com/supporthttp://japan.xilinx.comhttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;t=vivado+release+noteshttp://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.1;t=vivado+release+noteshttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG021&Title=LogiCORE%20IP%20AXI%20DMA%20v7.1&releaseVersion=7.1&docPage=4


第 1章

概要AXI DMA (Direct Memory Access) IP は、AXI4 メモリマップインターフェイスと AXI4-Stream IP インターフェイス間で広帯域のダイレクトメモリアクセスをサポートします。オプションでスキャッター /ギャザー機能もサポートしており、プロセッサベースのシステムでデータ移動時の CPU の負荷をさらに軽減できます。初期化レジスタ、ステータスレジスタ、管理レジスタには AXI4-Lite スレーブインターフェイス経由でアクセスします。図 1-1 に、このコアのブロック図を示します。

X-Ref Target - Figure 1-1

図 1‐1 : AXI DMA IP のブロック図

http://japan.xilinx.comhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG021&Title=LogiCORE%20IP%20AXI%20DMA%20v7.1&releaseVersion=7.1&docPage=5


第 1 章 :概要

システムメモリとストリームターゲット間の高速プライマリ DMA データ移動には、 AXI4 読み出しマスターからAXI4 MM2S (Memory-Mapped to Stream) マスター、および AXI S2MM (Stream to Memory-Mapped) スレーブから AXI4書き込みマスターへの接続を利用します。また、 AXI DMA をスキャッター /ギャザーモードに設定すると、 MM2Sおよび S2MM パスの両方で最大 16 チャネルのマルチチャネルデータ転送が可能です。

MM2S チャネルと S2MM チャネルは独立して動作します。AXI DMA には 4KB アドレス境界チェック (マイクロ DMAモードに設定した場合を除く ) や自動バーストマッピングのほか、複数の転送要求をキューイングして AXI4-Streamバスの帯域幅をほぼ完全に活用する機能もあります。さらに、 AXI DMA はバイトレベルのデータ再アライメントをサポートしており、任意のバイトオフセット位置からメモリ読み出しおよび書き込みを開始できます。

MM2S チャネルは、ユーザーアプリケーションデータをターゲット IP へ送信するための AXI 制御ストリームをサポートしています。一方、 S2MM チャネルはターゲット IP からユーザーアプリケーションデータを受信するためのAXI ステータスストリームをサポートしています。

オプションのスキャッター /ギャザーエンジンは、AXI4 スキャッター /ギャザー読み出し /書き込みマスターインターフェイスを介してシステムメモリからバッファーディスクリプタをフェッチし、更新します。プライマリデータのスループットを最大にするため、ディスクリプタのキューイングもオプションでサポートしています。

機能一覧• AXI4 準拠

• 独立したスキャッター /ギャザー (SG) DMA をサポート (オプション)

° DMA 管理タスクを CPU からオフロード

° プライマリデータバスから独立して転送ディスクリプタをフェッチおよび更新

° ディスクリプタをデータバッファーとは異なる任意のメモリマップ位置に配置可能。たとえば、ディスクリプタをブロック RAM に配置することも可能

° スキャッター /ギャザーモードにおいて MM2S および S2MM パスの両方で最大 16 チャネルのマルチチャネルデータ転送をサポート (オプション)

° 2D 転送をサポート (オプション)

° サイクリック DMA をサポート (オプション)

• ダイレクトレジスタモード (スキャッター /ギャザーエンジンなし ) をサポート (オプション)

スキャッター/ギャザーエンジンを除外すると、性能は低下しますが FPGA リソース量を抑えることができます。このモードでは、ソースアドレス (MM2S の場合) またはデスティネーションアドレス (S2MM の場合) を設定して LENGTH レジスタにバイト数を指定すると転送が開始します。

• プライマリ AXI4 データ幅 32、 64、 128、 256、 512、および 1,024 ビットをサポート

• プライマリ AXI4-Stream データ幅 8、 16、 32、 64、 128、 256、 512、および 1,024 ビットをサポート

• データ再アライメントエンジン (オプション)

プライマリメモリマップおよびストリームデータパスにおいてバイト (8 ビット ) レベルでのデータ再アライメントをサポートします。

• AXI Ethernet IP に対する AXI 制御およびステータスストリームインターフェイス (オプション)

MM2S チャネルの制御ストリームと S2MM チャネルのステータスストリームをオプションでサポートすることにより、広帯域のデータパスから狭帯域の制御/ステータス情報をオフロードします。

• マイクロ DMA (オプション)

転送するパケットサイズが小さい場合、 AXI DMA の性能とフットプリントを抑えたコンフィギュレーションが可能です。詳細は、次の章以降で説明します。



第 1 章 :概要

アプリケーションAXI DMA は、システムメモリと AXI Ethernet など AXI4-Stream ベースのターゲット IP との間で高速データ移動を可能にします。

ライセンスおよび注文情報このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクスVivado® Design Suite を使用して追加コストなしで提供されています。

この IP およびその他のザイリンクス LogiCORE IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。

http://japan.xilinx.comhttp://japan.xilinx.com/ise/license/license_agreement.htmhttp://japan.xilinx.com/products/intellectual-property/index.htmhttp://japan.xilinx.com/company/contact/index.htmhttp://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG021&Title=LogiCORE%20IP%20AXI%20DMA%20v7.1&releaseVersion=7.1&docPage=7


第 2章

製品仕様

パフォーマンスこのセクションは、次のサブセクションで構成されます。

• 最大周波数

• レイテンシとスループット

最大周波数

AXI DMA の特性は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1] に記載のベンチマークメソドロジに基づいて評価しています。表 2-1 に、特性評価の結果を示します。

表 2‐1 :最大周波数

ファミリスピードグレード Fmax (MHz)

AXI4 AXI4-Stream AXI4-Lite

Virtex®-7-1

200 200 180

Kintex®-7 200 200 180

Artix®-7 150 150 120

Virtex-7-2

240 240 200

Kintex-7 240 240 200

Artix-7 180 180 140

Virtex-7

-3

280 280 220

Kintex-7 280 280 220

Artix-7 200 200 160



第 2 章 :製品仕様

レイテンシとスループット

表 2-2 と表 2-3 に、AXI DMA のレイテンシおよびスループットを示します。これらの表に示したのは、代表的なコンフィギュレーションおける性能情報です。スループットテストは、 MM2S および S2MM 側で 10,000 バイトを転送して実施したものです。

スループットは、ディスクリプタのフェッチ完了 (DMACR.Idle = 1) からフレームカウント割り込みのアサートまでの処理能力として計測しています。

表 2‐2 : AXI DMA のレイテンシ

説明クロック

MM2S チャネル

m_axi_sg_arvalid へのテールディスクリプタ書き込み 10

m_axi_sg_arvalid から m_axi_mm2s_arvalid まで 28

m_axi_mm2s_arvalid から m_axis_mm2s_tvalid まで 6

S2MM チャネル

m_axi_sg_arvalid へのテールディスクリプタ書き込み 10

s_axis_s2mm_tvalid から m_axi_s2mm_awvalid まで 39

表 2‐3 : AXI DMA のスループット a

a. 上記の値はデフォルトの IP 設定で計測したものです。

チャネルクロック周波数 (MHz) 転送バイト数総スループット (MB/s) 理論値に対する割合

MM2Sb

b. MM2S のスループットは、メモリマップ側の最初の arvalid からストリーミング側の tlast までの間で計測します。

100 10,000 399.04 99.76

S2MMc

c. S2MM のスループットは、ストリーミング側の最初の tvalid からメモリマップ側の最後の wlast までの間で計測します。

100 10,000 298.59 74.64




リソース使用状況AXI DMA コアに必要なリソースは、 7 シリーズおよび Zynq®-7000 デバイスに対して見積もられています (表 2-4)。これらは、 Vivado® Design Suite を用いて得られた数値です。

注記 : UltraScale™ アーキテクチャについては、 7 シリーズと同等の結果が予想されます。

表 2‐4 : 7 シリーズおよび Zynq‐7000 デバイスの推定リソース量

読み出しチャネル書き込みチャネル

Enable Asynchron

ous C

locks

Enable Scatter Gathe

r Engine

Enable M

ulti Ch

anne

l Sup

port

Enable Con

trol/Status S

tream

Width of B

uffer Len

gth Re

gister

Num

ber o

f Chann

els

Mem

ory Map

Data Width

Stream

Data Width

Max Burst Size

Allow Unaligned Transfers

Num

ber o

f Chann

els

Mem

ory Map

Data Width

Stream

Data Width

Max Burst Size

Allow Unaligned Transfers

Use RxLength in

Status S

tream

Slice

LUT

REG

FALSE TRUE FALSE TRUE 14 1 32 32 16 FALSE 1 32 32 16 FALSE FALSE 943 1864 3122

FALSE TRUE FALSE TRUE 14 1 32 32 16 FALSE 1 32 32 16 FALSE TRUE 917 1858 2965

FALSE TRUE FALSE FALSE 14 1 32 32 16 FALSE 1 32 32 16 FALSE FALSE 818 1722 3006

FALSE TRUE FALSE TRUE 14 1 64 64 8 FALSE 1 64 64 8 FALSE FALSE 1017 2147 3525

FALSE TRUE FALSE FALSE 14 1 64 64 16 TRUE 1 64 64 16 TRUE FALSE 1303 2787 4006

TRUE TRUE FALSE TRUE 14 1 32 32 16 FALSE 1 32 32 16 FALSE FALSE 1171 2200 3890

FALSE FALSE TRUE FALSE 14 4 32 32 16 FALSE 4 32 32 16 FALSE FALSE 1425 2970 3952




ポートの説明表 2-5 に、 AXI DMA の I/O 信号の説明を示します。

表 2‐5 : I/O 信号の説明

信号名インターフェイス信号タイプ

初期状態

説明

s_axi_lite_aclk クロック I AXI4-Lite クロック。

m_axi_sg_aclk クロック I AXI DMA スキャッター /ギャザークロック。

m_axi_mm2s_aclk クロック I AXI DMA MM2S プライマリクロック。

m_axi_s2mm_aclk クロック I AXI DMA S2MM プライマリクロック。

axi_resetn リセット I

AXI DMA リセット。アクティブ Low リセットです。Low にアサートすると AXI DMA コア全体がリセットされます。s_axi_lite_aclk に同期させる必要があります。

mm2s_introut割り込み O 0 MM2S (Memory Map to Stream) チャネルへの割り込

み出力。

s2mm_introut割り込み O 0 S2MM (Stream to Memory Map) チャネルへの割り込

み出力。

axi_dma_tstvec NA O 0 内部で使用するデバッグ信号。

AXI4‐Lite インターフェイスの信号

s_axi_lite_* S_AXI_LITE 入力/出力

AXI4 信号の詳細は、『AXI リファレンスガイド』 (UG761) [参照 2] の付録 A を参照してください。

MM2S メモリマップ読み出しインターフェイスの信号

m_axi_mm2s_* M_AXI_MM2S 入力/出力


MM2S マスターストリームインターフェイスの信号

mm2s_prmry_reset_out_n M_AXIS_MM2S O 1 プライマリ MM2S リセット出力。アクティブ Low リセットです。

m_axis_mm2s_* M_AXIS_MM2S 入力/出力


MM2S マスター制御ストリームインターフェイスの信号

mm2s_cntrl_reset_out_n M_AXIS_CNTRL O 1 制御リセット出力。アクティブ Low リセットです。

m_axis_mm2s_cntrl_* M_AXIS_CNTRL 入力/出力

AXI4 信号の詳細は、『AXI リファレンスガイド』(UG761) [参照 2] の付録 A を参照してください。

S2MM メモリマップ書き込みインターフェイスの信号

m_axi_s2mm_* M_AXI_S2MM 入力/出力

AXI4 信号の詳細は、『AXI リファレンスガイド』(UG761) [参照 2] の付録 A を参照してください。




レジスタ空間表 2-6 に、スキャッター /ギャザーモードの場合の AXI DMA コアのレジスタ空間を示します。表 2-7 に、シンプルDMA モードの場合の AXI DMA コアのレジスタ空間を示します。 AXI DMA レジスタは、キャッシュ不可能なメモリ空間にメモリマップされています。このメモリ空間は、AXI ワード (32 ビット ) 境界にアラインする必要があります。

エンディアンネス

レジスタはすべてリトルエンディアン方式です (図 2-1)。

S2MM スレーブストリームインターフェイスの信号

s2mm_prmry_reset_out_n S_AXIS_S2MM O 1 プライマリ S2MM リセット出力。アクティブ Low リセットです。

s_axis_s2mm_* S_AXIS_S2MM I 入力/出力


S2MM スレーブステータスストリームインターフェイスの信号

s2mm_sts_reset_out_n S_AXIS_STS O 1 AXI ステータスストリーム (STS) リセット出力。アクティブ Low リセットです。

s_axis_s2mm_sts_* S_AXIS_STS 入力/出力


スキャッター /ギャザーメモリマップ読み出しインターフェイスの信号

m_axi_sg_* M_AXI_SG 入力/出力


スキャッター /ギャザーメモリマップ書き込みインターフェイスの信号

m_axi_sg* M_AXI_SG 入力/出力


表 2‐5 : I/O 信号の説明 (続き)

信号名インターフェイス信号タイプ

初期状態

説明


図 2‐1 : 32 ビットリトルエンディアンの例

BYTE3 BYTE2 BYTE 1 BYTE 031 24 23 16 15 8 7 0

MSB LSBAddr Offset 0x00Addr Offset 0x01Addr Offset 0x02Addr Offset 0x03

DS781_03




AXI DMA レジスタのアドレスマップ表 2‐6 : スキャッター /ギャザーモードのレジスタアドレスマップ

アドレス空間オフセット (1) 名前説明

00h MM2S_DMACR MM2S DMA 制御レジスタ

04h MM2S_DMASR MM2S DMA ステータスレジスタ

08h MM2S_CURDESC MM2S カレントディスクリプタポインター

0Ch 予約 N/A

10h MM2S_TAILDESC MM2S テールディスクリプタポインター

14h ～ 2Bh 予約 N/A

2Ch (2) SG_CTL スキャッター /ギャザーユーザーおよびキャッシュ制御

30h S2MM_DMACR S2MM DMA 制御レジスタ

34h S2MM_DMASR S2MM DMA ステータスレジスタ

38h S2MM_CURDESC S2MM カレントディスクリプタポインター

3Ch 予約 N/A

40h S2MM_TAILDESC S2MM テールディスクリプタポインター

注記 :

1. アドレス空間オフセットは C_BASEADDR の代入値を基準とします。2. レジスタ 2Ch は、 DMA をマルチチャネルモードに設定した場合のみ利用できます。

表 2‐7 : ダイレクトレジスタモードのレジスタアドレスマップ


00h MM2S_DMACR MM2S DMA 制御レジスタ

04h MM2S_DMASR MM2S DMA ステータスレジスタ

08h ～ 14h 予約 N/A

18h MM2S_SA MM2S ソースアドレス

1Ch ～ 24h 予約 N/A

28h MM2S_LENGTH MM2S 転送長さ (バイト )

30h S2MM_DMACR S2MM DMA 制御レジスタ

34h S2MM_DMASR S2MM DMA ステータスレジスタ

38h ～ 44h 予約 N/A

48h S2MM_DA S2MM デスティネーションアドレス

4Ch ～ 54h 予約 N/A

58h S2MM_LENGTH S2MM バッファー長さ (バイト )

注記 :

1. アドレス空間オフセットは C_BASEADDR の代入値を基準とします。




MM2S (Memory Map to Stream) レジスタの詳細

レジスタアクセスタイプの説明

• RO = 読み出し専用。書き込みは動作に影響しません。

• R/W = 読み出し /書き込みアクセス可能

• R/WC = 読み出し /書き込むとクリア

MM2S_DMACR (MM2S DMA 制御レジスタ – オフセット 00h)

このレジスタは、 MM2S (Memory Map to Stream) DMA チャネルを制御します。X-Ref Target - Figure 2-2

図 2‐2 : MM2S_DMACR レジスタ

表 2‐8 : MM2S_DMACR レジスタの詳細

ビットフィールド名デフォルト値

アクセスタイプ

説明

0 RS 0 R/W

DMA チャネルの実行 (Run) と停止 (Stop) を制御します。• 0 = 停止 – 現在進行中の DMA 転送がある場合、その転送が完了すると

DMA が停止します。スキャッター /ギャザーモードの場合、未完了のコマンド /転送は途中で終了するものと最後まで完了するものがあります。 AXI4-Stream 出力は途中で終了する可能性があります。アップデートキューに入っているディスクリプタはリモートメモリへの更新が完了してからエンジンが停止します。シンプル DMA モードの場合、未完了のコマンド /転送は途中で終了するものと最後まで完了するものがあります。 AXI4-Stream 出力は途中で終了する可能性があります。DMA エンジンが停止すると、DMA ステータスレジスタの Halted ビットが 1 にアサートされます。 RS ビットは、エラーが発生すると AXIDMA ハードウェアによってクリアされます。 CPU でこのビットをクリアして DMA 動作を停止することもできます。

• 1 = 実行 – DMA 動作を開始します。 DMA エンジンが動作を開始すると、 DMA ステータスレジスタの Halted ビットが 0 にディアサートされます。

1 予約 1 RO このビットへの書き込みは動作に影響せず、読み出しの値は常に 1 です。

2 リセット 0 R/W

AXI DMA コアをリセットするためのソフトリセットです。このビットを 1 にセットすると、AXI DMA がリセットされます。リセットは適切に実行されます。未完了のコマンド /転送は途中で終了するものと最後まで完了するものがあります。AXI4-Stream 出力は途中で終了する可能性があります。 MM2S_DMACR.Reset = 1 または S2MM_DMACR.Reset = 1 のどちらでも AXI DMA エンジン全体がリセットされます。ソフトリセットが完了すると、すべてのレジスタとビットがリセット状態になります。

• 0 = 通常動作。• 1 = リセットが進行中。




3 キーホール 0 R/W

キーホール読み出し。このビットを 1 にセットすると、AXI DMA はアドレスのインクリメントなしで MM2S 読み出し (AXI4read) を開始します (AXI4 に対する固定アドレスバースト転送)。このビットは、 AXI DMAがアイドル中のみ書き換えることができます。キーホール動作を使用する場合、最大バースト長が 16 を超えないようにしてください。 DRE が有効のときは、このビットをセットしないでください。

マルチチャネル機能が有効、またはダイレクトレジスタモードでは、このビットは機能しません。

4 サイクリック BD イネーブル

0 R/W

このビットを 1 にセットすると、 DMA はユーザーの介在なしにサイクリックバッファーディスクリプタ (BD) モードで動作します。このモードでは、スキャッター /ギャザーモジュールは BD の Cmplt ビットを無視します。このビットをセットすると、複数の同じ BD が循環方式で使用されるため、古いディスクリプタによるエラーは発生しません。

このビットは、 DMA がアイドル中、または動作停止中のみセット /クリアできます。DMA の動作中にこのビットを書き換えると、予期しない動作となります。

DMA がマルチチャネルモードで動作中、このビットは機能しません。

11 ～ 5 予約 0 RO これらビットへの書き込みは動作に影響せず、読み出しの値は常に 0 です。

12 IOC_IrqEn 0 R/W

完了時割り込み (IOC) イネーブル。このビットを 1 にセットすると、 IOCビットがセットされたディスクリプタに対して DMASR.IOC_Irq による割り込み出力の生成が許可されます。

• 0 = IOC 割り込みを無効にする。• 1 = IOC 割り込みを有効にする。

13 Dly_IrqEn 0 R/W

遅延タイマー割り込みイネーブル。このビットを 1 にすると、DMASR.Dly_Irq による割り込み出力の生成が許可されます。• 0 = 遅延割り込みを無効にする。• 1 = 遅延割り込みを有効にする。注記 : AXI DMA をダイレクトレジスタモードに設定している場合、このビットは無視されます。

14 Err_IrqEn 0 R/W

エラー割り込みイネーブル。このビットを 1 にすると、 DMASR.Err_Irqによる割り込み出力の生成が許可されます。

• 0 = エラー割り込みを無効にする。• 1 = エラー割り込みを有効にする。


表 2‐8 : MM2S_DMACR レジスタの詳細 (続き)



説明




MM2S_DMASR (MM2S DMA ステータスレジスタ – オフセット 04h)

このレジスタは、 MM2S (Memory Map to Stream) DMA チャネルのステータスを示します。

23 ～ 16 IRQThreshold 01h R/W

割り込みしきい値。この値は、割り込みしきい値の設定に使用します。IOC 割り込みイベントが発生すると、内部カウンターが割り込みしきい値の設定値からカウントダウンを開始します。このカウントが 0 になると、 DMA エンジンによって割り込み出力が生成されます。注記 : しきい値の最小値は 0x01 です。このレジスタに 0x00 を書き込んでも動作に影響しません。

注記 : AXI DMA をダイレクトレジスタモードに設定している場合、このフィールドは無視されます。

31 ～ 24 IRQDelay 00h R/W

割り込み遅延タイムアウト。この値は、割り込みタイムアウト値の設定に使用します。割り込みタイムアウトは、指定した遅延時間の経過後にDMA エンジンが割り込みを生成する機能です。タイマーはパケットの最後でカウントを開始し、新しいパケットを受信するかタイムアウトイベントが発生するとカウントをリセットします。

注記 : この値を 0 に設定すると、遅延タイマー割り込みが無効になります。注記 : AXI DMA をダイレクトレジスタモードに設定している場合、このフィールドは無視されます。

表 2‐8 : MM2S_DMACR レジスタの詳細 (続き)



説明


図 2‐3 : MM2S_DMASR レジスタ




表 2‐9 : MM2S_DMASR レジスタの詳細



説明

0 Halted 1 RO

DMA チャネル停止。 DMA チャネルが動作中か停止中かを示します。• 0 = DMA チャネルが実行中。• 1 = DMA チャネルが停止中。スキャッター/ギャザーモードの場合、

DMACR.RS = 0 で DMA および SG の動作が停止しているとこのビットがセットされます。シンプル DMA モード (C_INCLUDE_SG= 0) の場合、DMACR.RS = 0 で DMA 動作が停止しているとこのビットがセットされます。DMACR.RS を 0 にしてから DMASR.Halted が1 になるまでにはタイムラグがあります。

注記 : スキャッター /ギャザーモードの場合、DMA チャネル停止中 (RS = 0 かつ Halted = 1) に CURDESC_PTR または TAILDESC_PTR ポインターレジスタに書き込んでも DMA 動作には影響しません。シンプル DMA モードの場合、LENGTH レジスタに書き込んでも DMA 動作には影響しません。

1 Idle 0 RO

DMA チャネルアイドル。AXI DMA 動作の状態を示します。スキャッター /ギャザーモードの場合、アイドルは SG エンジンがそのチャネルのテールポインターに到達し、キューの中のすべてのディスクリプタの処理が完了したことを示します。テールポインターレジスタに書き込むと DMA 動作が自動的に再開します。シンプル DMA モードの場合、アイドルは現在の転送が完了したことを示します。

• 0 = アイドルでない。スキャッター /ギャザーモードの場合、 SG がテールディスクリプタポインターに達していないか、 DMA 動作が進行中。シンプル DMA モードの場合、転送が完了していない。

• 1 = アイドル。スキャッター /ギャザーモードの場合、 SG がテールディスクリプタポインターに到達し、DMA 動作が一時停止中。シンプル DMA モードの場合、 DMA 転送が完了してコントローラーが一時停止中。

注記 :チャネルが停止 (DMASR.Halted=1) していると、このビットは 0 です。AXI DMA をシンプル DMA モードに設定している場合、最初の転送前もこのビットは 0 です。


3 SGIncldC_INCLUDE_SG

RO1 = スキャッター /ギャザーが有効。0 = スキャッター /ギャザーが有効でない。

4 DMAIntErr 0 RO

DMA 内部エラー。フェッチしたディスクリプタでバッファー長さが0 に設定されている場合、内部エラーが発生します。このエラー条件が発生すると、AXI DMA は適切に停止します。DMACR.RS ビットが0 にクリアされ、エンジンが完全にシャットダウンするとDMASR.Halted ビットが 1 にセットされます。• 0 = DMA 内部エラーなし。• 1 = DMA 内部エラーを検出。 DMA エンジンは停止中。注記 : AXI DMA をシンプル DMA モードに設定している場合、このビットは使用しません (0 に固定)。

5 DMASlvErr 0 RO

DMA スレーブエラー。メモリマップインターフェイスからのスレーブ読み出しでスレーブエラーになるとこのエラーが発生します。このエラー条件が発生すると、 AXI DMA は適切に停止します。DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。• 0 = DMA スレーブエラーなし。• 1 = DMA スレーブエラーを検出。 DMA エンジンは停止中。




6 DMADecErr 0 RO

DMA デコードエラー。アドレス要求が無効なアドレスを指し示す場合、このエラーが発生します。このエラー条件が発生すると、 AXIDMA は適切に停止します。DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。

• 0 = DMA デコードエラーなし。• 1 = DMA デコードエラーを検出。 DMA エンジンは停止中。


8 SGIntErr 0 RO

スキャッター /ギャザー内部エラー。 Cmplt ビットが既にセットされているディスクリプタをフェッチした場合、このエラーが発生します。詳細は、スキャッター /ギャザーディスクリプタのセクションを参照してください。このエラーは、ディスクリプタが古いディスクリプタであることを SG エンジンに知らせます。このエラー条件が発生すると、AXI DMA は適切に停止します。DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Haltedビットが 1 にセットされます。• 0 = SG 内部エラーなし。• 1 = SG 内部エラーを検出。 DMA エンジンは停止中。注記 : AXI DMA をダイレクトレジスタモードに設定している場合、このビットは使用せず 0 に固定されます。

9 SGSlvErr 0 RO

スキャッター/ギャザースレーブエラー。メモリマップインターフェイスからのスレーブ読み出しでスレーブエラーになった場合、このエラーが発生します。このエラー条件が発生すると、 AXI DMA は適切に停止します。 DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。

• 0 = SG スレーブエラーなし。• 1 = SG スレーブエラーを検出。 DMA エンジンは停止中。注記 : AXI DMA をダイレクトレジスタモードに設定している場合、このビットは使用せず 0 に固定されます。

10 SGDecErr 0 RO

スキャッター /ギャザーデコードエラー。 CURDESC_PTR または NXTDESC_PTR が無効なアドレスを指し示す場合、このエラーが発生します。このエラー条件が発生すると、 AXI DMA は適切に停止します。DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。• 0 = SG デコードエラーなし。• 1 = SG デコードエラーを検出。 DMA エンジンは停止中。注記 : AXI DMA をダイレクトレジスタモードに設定している場合、このビットは使用せず 0 に固定されます。


12 IOC_Irq 0 R/WC

完了割り込み。スキャッター /ギャザーモードでこのビットが 1 の場合、ディスクリプタが完了して割り込みイベントが発生したことを示します。これは、 EOF (End of Frame) ビットがセットされたディスクリプタで発生します。シンプル DMA モードでこのビットが 1 の場合、転送が完了して割り込みイベントが発生したことを示します。MM2S_DMACR レジスタの対応するビットが有効 (IOC_IrqEn = 1) で割り込みしきい値の条件を満たした場合、 AXI DMA から割り込み出力が生成されます。

• 0 = IOC 割り込みなし。• 1 = IOC 割り込みを検出。

表 2‐9 : MM2S_DMASR レジスタの詳細 (続き)



説明




13 Dly_Irq 0 R/WC

遅延割り込み。このビットが 1 の場合、遅延タイマーのタイムアウトによって割り込みイベントが発生したことを示します。MM2S_DMACR の対応するビットが有効 (Dly_IrqEn = 1) の場合、AXIDMA から割り込み出力が生成されます。• 0 = 遅延割り込みなし。• 1 = 遅延割り込みを検出。注記 : AXI DMA をダイレクトレジスタモードに設定している場合、このビットは使用せず 0 に固定されます。

14 Err_Irq 0 R/WC

エラー割り込み。このビットが 1 の場合、エラーによって割り込みイベントが発生したことを示します。 MM2S_DMACR の対応するビットが有効 (Err_IrqEn = 1) の場合、 AXI DMA から割り込み出力が生成されます。

• 0 = エラー割り込みなし。• 1 = エラー割り込みを検出。

15 予約 0 RO 読み出すと常に 0。

23 ～ 16 IRQThresholdSts 01h RO 割り込みしきい値ステータス。現在の割り込みしきい値を示します。注記 : スキャッター /ギャザーが有効な場合のみ適用されます。

31 ～ 24 IRQDelaySts 00h RO割り込み遅延タイマーステータス。現在の割り込み遅延タイマーの値を示します。

注記 : スキャッター /ギャザーが有効な場合のみ適用されます。

表 2‐9 : MM2S_DMASR レジスタの詳細 (続き)



説明




MM2S_CURDESC (MM2S DMA カレントディスクリプタポインターレジスタ – オフセット 08h)

このレジスタには、 MM2S (Memory Map to Stream) DMA スキャッター /ギャザーディスクリプタ管理用のカレントディスクリプタポインターを格納します。


図 2‐4 : MM2S_CURDESC レジスタ

表 2‐10 : MM2S_CURDESC レジスタの詳細



説明

5 ～ 0(オフセット 0x38)

予約 0 RO これらビットへの書き込みは動作に影響せず、読み出しの値は常に 0 です。

31 ～ 6カレントディスクリプタポインター

0R/W(RO)

現在処理中のディスクリプタへのポインターを格納します。TAILDESC_PTR レジスタに書き込む前に、このレジスタに有効なディスクリプタへのポインターを格納しておく必要があります。そうしないと、未定義の結果が生じます。DMACR.RS が 1 の場合、 CURDESC_PTR は読み出し専用 (RO) となり、最初のディスクリプタをフェッチするために使用します。

DMA エンジンが動作中 (DMACR.RS = 1) は、 AXI DMA が CURDESC_PTR レジスタを更新し、現在処理中のディスクリプタを示します。

エラーを検出すると、CURDESC_PTR はエラーを検出したディスクリプタを示すポインターに更新されます。

注記 : CPU がこのレジスタに書き込めるのは、 DMA エンジンが停止中(DMACR.RS = 0 かつ DMASR.Halted = 1) のみです。それ以外の場合、このレジスタは読み出し専用 (RO) です。ディスクリプタは 16 ワード境界(0x00、 0x40、 0x80、 …) にアラインする必要があります。これ以外のアライメントでは未定義の結果となります。




MM2S_TAILDESC (MM2S DMA テールディスクリプタポインターレジスタ – オフセット 10h)

このレジスタには、MM2S (Memory Map to Stream) DMA スキャッター /ギャザーディスクリプタ管理用のテールディスクリプタポインターを格納します。


図 2‐5 : MM2S_TAILDESC レジスタ

表 2‐11 : MM2S_TAILDESC レジスタの詳細



説明

5 ～ 0 予約 0 RO これらビットへの書き込みは動作に影響せず、読み出しの値は常に0 です。

31 ～ 6テールディスクリプタポインター

0 R/W

ディスクリプタチェーン内の一時停止ポインターを格納します。カレントディスクリプタポインターとテールディスクリプタポインターが一致したディスクリプタに対する処理が完了すると、 AXIDMA の SG エンジンはディスクリプタのフェッチを一時停止します。

AXI DMA チャネルが停止していない (DMASR.Halted = 0) 場合、CPUが TAILDESC_PTR レジスタに書き込むと AXI DMA の SG エンジンはディスクリプタのフェッチを開始 (DMASR.Idle = 1 でアイドル状態の場合は再開) します。アイドル状態でない場合、TAILDESC_PTRに書き込んでも一時停止ポイントの位置が変化するだけで、それ以外の影響はありません。

AXI DMA チャネルが停止している (DMASR.Halted = 1 かつ DMACR.RS = 0) 場合、CPU が TAILDESC_PTR レジスタに書き込んでも一時停止ポイントの位置が変化するだけで、それ以外の影響はありません。

注記 : ソフトウェアは、更新されていないアドレスにテールポインターを移動できません。ソフトウェアは完了したすべてのディスクリプタ (Cmplt= 1) を処理して再割り当てし、Cmplt ビットをクリアした後、テールポインターを移動します。ソフトウェアは、テールポインターを最後に更新したディスクリプタへ移動する必要があります。ディスクリプタは 16 ワード境界 (0x00、 0x40、 0x80、 …) にアラインする必要があります。これ以外のアライメントでは未定義の結果となります。




MM2S_SA (MM2S DMA ソースアドレスレジスタ – オフセット 18h)

このレジスタは、 MM2S (Memory Map to Stream) DMA 転送でシステムメモリを読み出すためのソースアドレスを指定します。

MM2S_LENGTH (MM2S DMA 転送長さレジスタ – オフセット 28h)

このレジスタは、システムメモリから読み出して MM2S AXI4-Stream へ転送するバイト数を指定します。


図 2‐6 : MM2S_SA レジスタ

表 2‐12 : MM2S_SA レジスタの詳細



説明

31 ～ 0 ソースアドレス 0 R/W

MM2S チャネルで AXI DMA が AXI4-Stream へ転送するデータを読み出すソースアドレスを指定します。注記 :データ再アライメントエンジンを含めている場合、ソースアドレスは任意のバイトオフセットとすることができます。データ再アライメントエンジンを含めない場合、ソースアドレスは S2MM ストリームのデータ幅にアラインする必要があります。


図 2‐7 : MM2S_LENGTH レジスタ

表 2‐13 : MM2S_LENGTH レジスタの詳細



説明

22(1) ～ 0 長さ 0 R/W MM2S チャネルに転送するバイト数を指定します。このレジスタに0 以外の値を書き込むと MM2S 転送が開始します。

31 ～ 23 予約 0 RO これらビットへの書き込みは動作に影響せず、読み出しの値は常に0 です。1. Length フィールドの幅は、パラメーター [Width of Buffer Length Register] によって決まります。最小幅は 8 ビット (7 ～ 0)、最大幅は 23 ビッ

ト (22 ～ 0) です。




SG_CTL (スキャッター /ギャザーユーザーおよびキャッシュ制御レジスタ – オフセット 2Ch)

このレジスタは、 DMA をマルチチャネルモードに設定した場合のみ利用できます。

S2MM (Stream to Memory Map) レジスタの詳細

S2MM_DMACR (S2MM DMA 制御レジスタ – オフセット 30h)

このレジスタは、 S2MM (Stream to Memory Map) DMA チャネルを制御します。


図 2‐8 : SG_CTL レジスタ

表 2‐14 : SG_CTL レジスタの詳細



説明

3 ～ 0 SG_CACHE 0011b R/Wスキャッター /ギャザーキャッシュ制御。このレジスタに書き込んだ値が M_AXI_SG インターフェイスの m_axi_sg_arcache および m_axi_sg_awcache 信号に反映されます。

7 ～ 4 予約 0 RO これらビットへの書き込みは動作に影響せず、読み出しの値は常に0 です。

11 ～ 8 SG_USER 0 R/Wスキャッター /ギャザーユーザー制御。このレジスタに書き込んだ値が M_AXI_SG インターフェイスの m_axi_sg_aruser および m_axi_sg_awuser 信号に反映されます。


図 2‐9 : S2MM_DMACR レジスタ




表 2‐15 : S2MM_DMACR レジスタの詳細



説明

0 RS 0 R/W

DMA チャネルの実行 (Run) と停止 (Stop) を制御します。• 0 = 停止 – 現在進行中の DMA 転送がある場合、その転送が完了すると

DMA が停止します。スキャッター /ギャザーモードの場合、未完了のコマンド /転送は途中で終了するものと最後まで完了するものがあります。 AXI4-Stream は途中で終了する可能性があります。アップデートキューに入っているディスクリプタはリモートメモリへの更新が完了してからエンジンが停止します。シンプル DMA モードの場合、未完了のコマンド /転送は途中で終了するものと最後まで完了するものがあります。 AXI4-Stream は途中で終了する可能性があります。 S2MM AXI4 のデータ整合性は保証できません。

DMA エンジンが停止すると、 DMA ステータスレジスタの Halted ビットが 1 にアサートされます。 RS ビットは、エラーが発生すると AXIDMA ハードウェアによってクリアされます。 CPU でこのビットをクリアして DMA 動作を停止することもできます。

• 1 = 実行 – DMA 動作を開始します。 DMA エンジンが動作を開始すると、DMA ステータスレジスタの Halted ビットが 0 にディアサートされます。


2 リセット 0 R/W

AXI DMA コアをリセットするためのソフトリセットです。このビットを1 にセットすると、 AXI DMA がリセットされます。リセットは適切に実行されます。未完了のコマンド /転送は途中で終了するものと最後まで完了するものがあります。 AXI4-Stream 出力は、必要に応じて関連するTLAST を使用して途中で終了します。 MM2S_DMACR.Reset = 1 またはS2MM_DMACR.Reset = 1 のどちらでも AXI DMA エンジン全体がリセットされます。ソフトリセットが完了すると、すべてのレジスタとビットがリセット状態になります。

• 0 = リセットが進行中でない。通常動作。• 1 = リセットが進行中。

3 キーホール 0 R/W

キーホール書き込み。このビットを 1 にセットすると、 AXI DMA はアドレスのインクリメントなしで S2MM 書き込み (AXI4 Write) を開始します(AXI4 に対する固定アドレスバースト転送)。このビットは、 AXI DMA がアイドル中のみ書き換えることができます。キーホール動作を有効にする場合、最大バースト長が 16 を超えないようにしてください。 DRE が有効のときは、このビットをセットしないでください。

DMA をマルチチャネルモードで使用中、このビットは機能しません。

4 サイクリック BD イネーブル

0 R/W

このビットを 1 にセットすると、 DMA はユーザーの介在なしにサイクリックバッファーディスクリプタ (BD) モードで動作します。このモードでは、スキャッター /ギャザーモジュールは BD の Cmplt ビットを無視します。この機能を利用すると、複数の同じ BD が循環方式で使用されるため、古いディスクリプタによるエラーは発生しません。

DMA がマルチチャネルモードまたはダイレクトレジスタモードで動作中は、このビットは機能しません。


12 IOC_IRqEn 0 R/W

完了時割り込みイネーブル。このビットを 1 にセットすると、 Cmplt ビットがセットされたディスクリプタに対して完了時割り込み (IOC) イベントによる割り込み出力の生成が許可されます。

• 0 = IOC 割り込みを無効にする。• 1 = IOC 割り込みを有効にする。




S2MM_DMASR (S2MM DMA ステータスレジスタ – オフセット 34h)

このレジスタは、 S2MM (Stream to Memory Map) DMA チャネルのステータスを示します。

13 Dly_IrqEn 0 R/W

遅延タイマー割り込みイネーブル。このビットを 1 にすると、エラーイベントによる割り込み出力の生成が許可されます。

• 0 = 遅延割り込みを無効にする。• 1 = 遅延割り込みを有効にする。注記 : スキャッター /ギャザーが有効な場合のみ適用されます。

14 Err_IrqEn 0 R/W

エラー割り込みイネーブル。このビットを 1 にすると、エラーイベントによる割り込み出力の生成が許可されます。

• 0 = エラー割り込みを無効にする。• 1 = エラー割り込みを有効にする。


23 ～ 16 IRQThreshold 01h R/W

割り込みしきい値。この値は、割り込みしきい値の設定に使用します。IOC割り込みイベントが発生すると、内部カウンターが割り込みしきい値の設定値からカウントダウンを開始します。このカウントが 0 になると、DMAエンジンによって割り込み出力が生成されます。注記 : しきい値の最小値は 0x01 です。このレジスタに 0x00 を書き込んでも動作に影響しません。


31 ～ 24 IRQDelay 00h R/W

割り込み遅延タイムアウト。この値は、割り込みタイムアウト値の設定に使用します。割り込みタイムアウトは、指定した遅延時間の経過後に DMAエンジンが割り込みを生成する機能です。タイマーはパケットの最後でカウントを開始し、新しいパケットを受信するかタイムアウトイベントが発生するとカウントをリセットします。

注記 : この値を 0 に設定すると、遅延タイマー割り込みが無効になります。注記 : スキャッター /ギャザーが有効な場合のみ適用されます。

表 2‐15 : S2MM_DMACR レジスタの詳細 (続き)



説明


図 2‐10 : S2MM_DMASR レジスタ




表 2‐16 : S2MM_DMASR レジスタの詳細



説明

0 Halted 1 RO

DMA チャネル停止。DMA チャネルが動作中か停止中かを示します。• 0 = DMA チャネルが実行中。• 1 = DMA チャネルが停止中。スキャッター /ギャザーモードの場

合、DMACR.RS = 0 で DMA および SG の動作が停止しているとこのビットがセットされます。シンプル DMA モードの場合、DMACR.RS = 0 で DMA 動作が停止しているとこのビットがセットされます。 DMACR.RS を 0 にしてから DMASR.Halted が 1 になるまでにはタイムラグがあります。

注記 : スキャッター/ギャザーモードの場合、DMA チャネル停止中 (RS = 0 かつ Halted = 1) に CURDESC_PTR または TAILDESC_PTR ポインターレジスタに書き込んでも DMA 動作には影響しません。シンプル DMA モードの場合、LENGTH レジスタに書き込んでも DMA 動作には影響しません。

1 Idle 0 RO

DMA チャネルアイドル。AXI DMA 動作の状態を示します。スキャッター /ギャザーモードの場合、アイドルは SG エンジンがそのチャネルのテールポインターに到達し、キューの中のすべてのディスクリプタの処理が完了したことを示します。テールポインターレジスタに書き込むと DMA 動作が自動的に再開します。シンプル DMA モードの場合、アイドルは現在の転送が完了したことを示します。

• 0 = アイドルでない。• 1 = アイドル。注記 :チャネルが停止 (DMASR.Halted = 1) していると、このビットは 0 です。AXI DMA をシンプル DMA モードに設定している場合、最初の転送前もこのビットは 0 です。

2 予約 0 RO このビットへの書き込みは動作に影響せず、読み出しの値は常に 0です。

3 SGIncldC_INCLUDE_SG

RO

スキャッター /ギャザーエンジン追加。 DMASR.SGIncld = 1 の場合、スキャッター /ギャザーエンジンが追加されており、 AXI DMA がスキャッター /ギャザーモードに設定されていることを示します。DMASR.SGIncld = 0 の場合、スキャッター /ギャザーエンジンが除外されており、 AXI DMA がシンプル DMA モードに設定されていることを示します。

4 DMAIntErr 0 RO

DMA 内部エラー。フェッチしたディスクリプタでバッファー長さが0 に設定されている場合、このエラーが発生します。また、スキャッター/ギャザーモードでステータスストリームの RxLength フィールド (APP4) を使用している場合、ステータス AXI4-Stream パケットのRxLength フィールドの値と S_AXIS_S2MM インターフェイスで受信した S2MM パケットのサイズが一致しない場合にもこのエラーが発生します。スキャッター /ギャザーが無効のとき、メモリ書き込み中に何らかのエラーが発生するか、または DMA LENGTH レジスタで指定した値よりも大きいサイズのパケットを受信すると、このビットが 1 になります。このエラー条件が発生すると、 AXI DMA は適切に停止します。DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。• 0 = DMA 内部エラーなし。• 1 = DMA 内部エラーを検出。




5 DMASlvErr 0 RO

DMA スレーブエラー。メモリマップインターフェイスからのスレーブ読み出しでスレーブエラーになった場合、このエラーが発生します。このエラー条件が発生すると、AXI DMA は適切に停止します。 DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。• 0 = DMA スレーブエラーなし。• 1 = DMA スレーブエラーを検出。

6 DMADecErr 0 RO

DMA デコードエラー。アドレス要求が無効なアドレスを指し示す場合、このエラーが発生します。このエラー条件が発生すると、 AXIDMA は適切に停止します。DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。

• 0 = DMA デコードエラーなし。• 1 = DMA デコードエラーを検出。


8 SGIntErr 0 RO

スキャッター /ギャザー内部エラー。 Cmplt ビットが既にセットされているディスクリプタをフェッチした場合、このエラーが発生します。これは、このディスクリプタがテールディスクリプタであることを SG エンジンに知らせます。このエラー条件が発生すると、 AXIDMA は適切に停止します。DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。

• 0 = SG 内部エラーなし。• 1 = SG 内部エラーを検出。このエラーはディスクリプタには記録できません。注記 : スキャッター /ギャザーが有効な場合のみ適用されます。

9 SGSlvErr 0 RO

スキャッター /ギャザースレーブエラー。メモリマップインターフェイスからのスレーブ読み出しでスレーブエラーになった場合、このエラーが発生します。このエラー条件が発生すると、 AXI DMAは適切に停止します。 DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。

• 0 = SG スレーブエラーなし。• 1 = SG スレーブエラーを検出。 DMA エンジンは停止中。このエラーはディスクリプタには記録できません。


10 SGDecErr 0 RO

スキャッター /ギャザーデコードエラー。 CURDESC_PTR またはNXTDESC_PTR が無効なアドレスを指し示す場合、このエラーが発生します。このエラー条件が発生すると、AXI DMA は適切に停止します。DMACR.RS ビットが 0 にクリアされ、エンジンが完全にシャットダウンすると DMASR.Halted ビットが 1 にセットされます。• 0 = SG デコードエラーなし。• 1 = SG デコードエラーを検出。 DMA エンジンは停止中。このエラーはディスクリプタには記録できません。注記 : スキャッター /ギャザーが有効な場合のみ適用されます。


表 2‐16 : S2MM_DMASR レジスタの詳細 (続き)



説明




12 IOC_Irq 0 R/WC

完了割り込み。スキャッター /ギャザーモードでこのビットが 1 の場合、ディスクリプタが完了して割り込みイベントが発生したことを示します。これは、 EOF (End of Frame) ビットがセットされたディスクリプタで発生します。シンプル DMA モードでこのビットが 1 の場合、転送が完了して割り込みイベントが発生したことを示します。

S2MM_DMACR レジスタの対応するビットが有効 (IOC_IrqEn = 1) で割り込みしきい値の条件を満たした場合、AXI DMA から割り込み出力が生成されます。

• 0 = IOC 割り込みなし。• 1 = IOC 割り込みを検出。

13 Dly_Irq 0 R/WC

遅延割り込み。このビットが 1 の場合、遅延タイマーのタイムアウトによって割り込みイベントが発生したことを示します。S2MM_DMACR の対応するビットが有効 (Dly_IrqEn = 1) の場合、AXIDMA から割り込み出力が生成されます。• 0 = 遅延割り込みなし。• 1 = 遅延割り込みを検出。注記 : スキャッター /ギャザーが有効な場合のみ適用されます。

14 Err_Irq 0 R/WC

エラー割り込み。このビットが 1 の場合、エラーによって割り込みイベントが発生したことを示します。 S2MM_DMACR の対応するビットが有効 (Err_IrqEn = 1) の場合、 AXI DMA から割り込み出力が生成されます。

• 0 = エラー割り込みなし。• 1 = エラー割り込みを検出。


23 ～ 16 IRQThresholdSts 01h RO 割り込みしきい値ステータス。現在の割り込みしきい値を示します。注記 : スキャッター /ギャザーが有効な場合のみ適用されます。

31 ～ 24 IRQDelaySts 00h RO割り込み遅延タイマーステータス。現在の割り込み遅延タイマーの値を示します。


表 2‐16 : S2MM_DMASR レジスタの詳細 (続き)



説明




S2MM_CURDESC (S2MM DMA カレントディスクリプタポインターレジスタ – オフセット 38h)

このレジスタには、 S2MM (Stream to Memory Map) DMA スキャッター /ギャザーディスクリプタ管理用のカレントディスクリプタポインターを格納します。


図 2‐11 : S2MM_CURDESC レジスタ

表 2‐17 : S2MM_CURDESC レジスタの詳細



説明

5 ～ 0(オフセット0x38)

予約 0 RO これらビットへの書き込みは動作に影響せず、読み出しの値は常に0 です。

31 ～ 6カレントディスクリプタポインター

0R/W(RO)

現在処理中のバッファーディスクリプタへのポインターです。TAILDESC_PTR レジスタに書き込む前に、このレジスタに有効なディスクリプタへのポインターを格納しておく必要があります。そうしないと、未定義の結果が生じます。 DMACR.RS が 1 の場合、CURDESC_PTR は読み出し専用 (RO) となり、最初のディスクリプタをフェッチするために使用します。

DMA エンジンが動作中 (DMACR.RS = 1) は AXI DMA がCURDESC_PTR レジスタを更新し、現在処理中のディスクリプタを示します。

エラーを検出すると、CURDESC_PTR はエラーを検出したディスクリプタを示すポインターに更新されます。

注記 : CPU がこのレジスタに書き込めるのは、 DMA エンジンが停止中(DMACR.RS = 0 かつ DMASR.Halted = 1) のみです。それ以外の場合、このレジスタは読み出し専用 (RO) です。バッファーディスクリプタは 16 ワード境界 (0x00、0x40、0x80、…)にアラインする必要があります。これ以外のアライメントでは未定義の結果となります。




S2MM_TAILDESC (S2MM DMA テールディスクリプタポインターレジスタ – オフセット 40h)

このレジスタには、S2MM (Stream to Memory Map) DMA スキャッター /ギャザーディスクリプタ管理用のテールディスクリプタポインターを格納します。


図 2‐12 : S2MM_TAILDESC レジスタ

表 2‐18 : S2MM_TAILDESC レジスタの詳細



説明


31 ～ 6テールディスクリプタポインター

0 R/W

ディスクリプタチェーン内の一時停止ポインターを格納します。カレントディスクリプタポインターとテールディスクリプタポインターが一致したディスクリプタに対する処理が完了すると、 AXI DMA の SG エンジンはディスクリプタのフェッチを一時停止します。

AXI DMA チャネルが停止していない (DMASR.Halted = 0) 場合、 CPU がTAILDESC_PTR レジスタに書き込むと AXI DMA の SG エンジンはディスクリプタのフェッチを開始 (DMASR.Idle = 1 でアイドル状態の場合は再開) します。アイドル状態でない場合、TAILDESC_PTR に書き込んでも一時停止ポイントの位置が変化するだけで、それ以外の影響はありません。

AXI DMA チャネルの DMACR.RS ビットを 0 にした (DMASR.Halted = 1 かつDMACR.RS = 0) 場合、 CPU が TAILDESC_PTR レジスタに書き込んでも一時停止ポイントの位置が変化するだけで、それ以外の影響はありません。

注記 : ソフトウェアは、更新されていないアドレスにテールポインターを移動できません。ソフトウェアは完了したすべてのディスクリプタ (Cmplt = 1) を処理して再割り当てし、 Cmplt ビットをクリアした後、テールポインターを移動します。ソフトウェアは、テールポインターを最後に更新したディスクリプタへ移動する必要があります。

ディスクリプタは 16 ワード境界 (0x00、 0x40、 0x80、 …) にアラインする必要があります。これ以外のアライメントでは未定義の結果となります。




S2MM_DA (S2MM DMA デスティネーションアドレスレジスタ – オフセット 48h)

このレジスタは、 S2MM (Stream to Memory Map) DMA 転送でシステムメモリに書き込むためのデスティネーションアドレスを指定します。

S2MM_LENGTH (S2MM DMA バッファー長さレジスタ – オフセット 58h)

このレジスタは、 S2MM (Stream to Memory Map) チャネルから DMA 転送されたデータを書き込むためのバッファーの長さを指定します (単位 : バイト )。


図 2‐13 : S2MM_DA レジスタ

表 2‐19 : S2MM_DA レジスタの詳細



説明

31 ～ 0 デスティネーションアドレス

0 R/W

S2MM チャネルの AXI4-Stream から転送したデータを AXI DMA が書き込むデスティネーションアドレスを指定します。注記 :データ再アライメントエンジンを含めている場合、デスティネーションアドレスは任意のバイトオフセットとすることができます。データ再アライメントエンジンを含めない場合、デスティネーションアドレスはS2MM メモリマップのデータ幅にアラインする必要があります。


図 2‐14 : S2MM_LENGTH レジスタ

表 2‐20 : S2MM_LENGTH レジスタの詳細



説明

22(1) ～ 0 長さ 0 R/W

S2MM チャネルから受信したデータを書き込むための S2MM バッファーの長さを指定します (単位 : バイト )。このレジスタに 0 以外の値を書き込むと、 S2MM チャネルはパケットデータの受信を開始します。

S2MM 転送が完了すると、S2MM AXI4 インターフェイスで実際に書き込まれたバイト数が S2MM_LENGTH レジスタに書き込まれます。注記 : ここには、S2MM AXI4-Stream で受信が予想される最も大きいパケット以上の値を指定する必要があります。ここで指定した値より大きいサイ

ズのパケットを受信すると、未定義の動作となります。


1. 長さフィールドの幅は、パラメーター [Width of Buffer Length Register] によって決まります。最小幅は 8 ビット (7 ～ 0)、最大幅は 23 ビット (22 ～ 0) です。




スキャッター /ギャザーディスクリプタこのセクションでは、 AXI DMA をスキャッター /ギャザーモードに設定した場合の S2MM (受信) および MM2S (送信) スキャッター /ギャザーディスクリプタの定義を示します。このディスクリプタは 8 つの 32 ビットベースワードと 0 または 5 つのユーザーアプリケーションワードで構成されます。このディスクリプタはユーザーアプリケーションデータをサポートし、将来的に 64 ビットアドレスもサポートします。フレーム開始 (SOF) およびフレーム終了 (EOF) フラグにより、 1 つのパケットに対して複数のディスクリプタをサポートします。完了ステータスおよび完了時割り込み (IOC) も含まれます。バッファー長さフィールドには、 1 つのディスクリプタにつき最大 8,388,607 バイトのデータバッファーを記述できます。 MM2S と S2MM の 2 つのデータ転送方向をサポートするために 2 つのディスクリプタチェーンが必要です。

表 2‐21 :ディスクリプタのフィールド (マルチチャネルモード以外)


00h NXTDESC ネクストディスクリプタポインター

04h 予約 N/A

08h BUFFER_ADDRESS バッファーアドレス

0Ch 予約 N/A

10h 予約 N/A

14h 予約 N/A

18h CONTROL 制御

1Ch STATUS ステータス

20h APP0 ユーザーアプリケーションフィールド 0 (2)

24h APP1 ユーザーアプリケーショ

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