ISE Tutori j al

ISE TutorijalII deo

Arhitektura mikrosistema

Programabilna digitalna kolaBinarni brojaen - dozvola brojanjarst - sinhrono resetovanjeq - izlazi brojaacout - izlazni prenos (1 za q = 1111)

Programabilna digitalna kola

KoraciOpis registarske komponente u VHDL-uKreiranje testbenaFunkcionalna simulacijaSinteza i implementacijaVremenska simulacijaKreiranje test kolaSinteza i implementacija test kolaGenerisanje fajla za programiranje i programiranje FPGA komponente.Testiranje


Kreiranje novog projektacount16


Podeavanja


Novi projektni fajlcount16


Interfejs


Numeric_stdUSE IEEE.NUMERIC_STD.ALLumestoPaket numeric_std je standardni IEEE paket za aritmetiku u VHDL-u. Paketi std_logic_arith i std_logic_unsigned, kao i paket std_logic_signed imaju slinu namenu, ali nisu IEEE standard.Koju od dve mogunosti koristiti, stvar je izbora projektanta.Na izbor je numeric_std.


Pisanje koda12


TestbenVHDL modul koji se pie radi simulacije koda koji razvijamo.U testbenu sadri kod koji razvijamo u vidu instancirane komponente, plus dodatni kod generie pobudne signale.Testben nema ulaze i izlaze


Generisanje test benacount16_tbDesnim dugmetom misa preko imena VHDL modula, a onda New Source


Generisanje test benaOvde se bira VHDL modul za koji se generie testben(u naem projektu, za sada, postoji samo jedan modul)12


Rezime testbenaInformativni dijalog, poslednja mogunost za povratak na prethodne korake (Back)Biramo Finish


TestbenAutomatski generisani kodNe brisati ! Vreme za inicijalizaciju FPGA komponente nakon ukljuenja napajanja


Prelazak na funkcionalnu simulaciju12Testben


KompletiranjetestbenaGenerisanje taktnog signala


KompletiranjetestbenaKod za generisanje pobudnih signalaSve promene ulaznih signala sinhronizovane su s opadajuom ivicom taktnog signala (zato to se taktovanje brojaa vri rastucom ivicom)


Provera sintakse12Selektovati testben (dupli klik)Dupli klik na Check SyntaxAko je sintaksa testbena ispravna, pojavie se zeleni krui


Pokretanje simulatoraDupli klik na Simulate Behavioral Model


Rezultat simulacijeSignaliTalasni dijagramiVremeResetovanje simulacijeStartovanje simulacije za zadato vreme simulacije


Pregled rezultata simulacijePrva perioda brojanjaIzlazni prenos u zavrnom stanju


Pregled rezultata simulacijeReset


Zatvaranje simulatora12


Implementacija123


Generisanja modela za vremensku simulacijuDupli klik na Generate Post-Place & Rute Simulation Model


Prelazak na vremensku simulaciju12


Provera sintakse i pokretanje simulacije12Dupli klik na Check SimulationDupli klik na Simulate Post-Place & Rute Model


ta se zapravo desilo?Na osnovu obavljene implementacije, Generate Post-Place & Rute Simulation Model kreira detaljan strukturni VHDL model sa ubaenim kanjenjima kroz zauzete elemente FPGA kola (veze, LUT, ...). Ime ovog fajla je count16_timesim.vhd i moe se videti duplim klikom na:Unutranji signali FPGA kolaInstanciranje i povezivanje zauzetih elemenata FPGA kolaKanjenjeGenerisani VHDL model za vremensku simulaciju, count16_timesim.vhd ima identian iterfejs (portove) kao count16.vhd i za njegovu simulaciju se koristi isti onaj testben koji je prethodno kreiran radi funkcionalne simulacije, count16_tb.vhd.


Analiza rezultata vremenske simulacijeKanjenje od trenutka rastue ivice takta do promene stanja na izlazu brojaa 7 nsMarkeriGlievi


Analiza rezultata vremenske simulacijePostavljanje izlaznog prenosa kasni 1.8 ns u odnosu na ulazak u zavrno stanje 1111Deaktiviranje izlaznog prenosa kasni 1.7 ns u odnosu na izlazak iz zavrnog stanja.


Kreiranje kola za testiranjeKako testirati rad brojaa na razvojnom sistemu?


VHDL za test kolo


VHDL za test koloU arhitekturi test kola instanciraemo komponentu count16


VHDL za test koloDeklaracija komponente count16Deklaracija internih signala test kolaInstanciranje test kolaProces koji realizuje RS lePovezivanje izlaza


Kreiranje UCF-aMesto za pisanje ogranienjaDupli klik na Edit Constraints


Kreiranje UCF-a


Sinteza, implementacija, generisanje fajla za programiranje123


Programiranje FPGA komponenteNa poznati nain


Testiranje


ZadatakNa primeru 4-bitnog obostranog brojaa, ponoviti kompletan postupak projektovanja opisan u ovom tutorijalu.en - dozvola brojanjaud - izbor smera brojanja (1 - navie, 0 - nanie)rst - sinhrono resetovanjecout - izlazni prenos (1 za navie i q = 1111 ili nanie i q = 0000


*

A source pane that shows the organization of the source files that make up your design. There are three tabs so you can view the functional modules or HDL libraries for your project or look at various snapshots of the project

A process pane that lists the various operations you can perform on a given object in the source pane. 3. A log pane that displays the various messages from the currently running process. 4. An editor pane where you can enter HDL code. Schematics are entered in a separate window.

Documents

ISE Tutori j al