Goran S. Jovanović - Embedded Systems Research …es.elfak.ni.ac.rs/Papers/PhD_GJovanovic.pdf · UNIVERZITET U NIŠU ELEKTRONSKI FAKULTET Goran S. Jovanović LINEARIZACIJA NAPONSKI

UNIVERZITET U NIŠU

ELEKTRONSKI FAKULTET

Goran S. Jovanović

LINEARIZACIJA NAPONSKI KONTROLISANE LINIJE ZA KAŠNJENJE ZA PRIMENU U DLL

– Doktorska disertacija –

Niš, 2006.

ii

iii

Sadržaj 1. UVOD 1

2. ARHITEKTURA DLL KOLA 6

2.1. Uvod ........................................................................................................................................................ 6 2.2. DLL arhitekture ....................................................................................................................................... 6

2.2.1. Arhitektura analognog DLL kola ..................................................................................................... 7 2.2.2. Arhitektura digitalnog DLL kola ...................................................................................................... 9 2.2.3. Arhitektura hibridnog DLL kola .................................................................................................... 11 2.2.4. Karakteristike tipova DLL arhitektura ........................................................................................... 12

2.3. Modeli DLL kola ................................................................................................................................... 12 2.3.1. Linearni model DLL kola u s–domenu........................................................................................... 12 2.3.2. Linearni model DLL kola u z–domenu .......................................................................................... 14 2.3.3. Džiter u elementima za kašnjenje i baferima .................................................................................. 14 2.3.4. Fazni šum u elementima za kašnjenje i baferima ........................................................................... 17

2.4. PLL ........................................................................................................................................................ 18 2.4.1. Prenosna funkcija PLL kola ........................................................................................................... 19 2.4.2. Džiter u ring naponski kontrolisanom oscilatorima ....................................................................... 20 2.4.3. Fazni šum u ring naponski kontrolisanom oscilatorima ................................................................. 21

2.5. Poređenje DLL i PLL kola .................................................................................................................... 21 2.5.1. Džiter u DLL i PLL kolima ............................................................................................................ 22

2.6. Zaključak ............................................................................................................................................... 23 3. KOMPONENTE DLL KOLA 25

3.1. Uvod ...................................................................................................................................................... 25 3.2. Linije za kašnjenje ................................................................................................................................. 25 3.3. Analogno kontrolisane linije za kašnjenje ............................................................................................. 26

3.3.1. Strujno oslabljeni element za kašnjenje .......................................................................................... 26 3.3.2. Kapacitivno opterećeni element za kašnjenje ................................................................................. 28 3.3.3. Ostali analogni elementi za kašnjenje ............................................................................................ 30 3.3.4. Poređenje karakteristika, raznih tipova analognih linija za kašnjenje ............................................ 32

3.4. Digitalno kontrolisane linije za kašnjenje ............................................................................................. 34 3.4.1. Vreme kašnjenja logičkih kola ....................................................................................................... 34 3.4.2. Realizacije digitalno kontrolisanih linija za kašnjenja ................................................................... 37 3.4.3. Digitalno kontrolisane linije sa analognim elementima za kašnjenje ............................................. 38

3.5. Hibridno kontrolisane linije za kašnjenje .............................................................................................. 39 3.6. Karakteristike različitih tipova linija za kašnjenje ................................................................................ 40 3.7. Komponente fazne povratne sprege u DLL ........................................................................................... 41

3.7.1. Fazni detektor – Dinamički fazni detektor ..................................................................................... 42 3.7.2. Strujna pumpa ................................................................................................................................. 44 3.7.3. Niskofrekventni filtar ..................................................................................................................... 45

3.8. Korektori širine impulsa ........................................................................................................................ 46 3.9. Zaključak ............................................................................................................................................... 48

4. APLIKACIJE SA DLL KOLOM 49

4.1. Uvod ...................................................................................................................................................... 49 4.2. Više-frekvencijska i više-fazna sinteza takta sa DLL kolom ................................................................ 49

4.2.1. Implementacija višefrekvencijskog i višefaznog sintezatora takta sa DLL kolom ........................ 50 4.2.2. Džitera u PLL i DLL kolu .............................................................................................................. 52

4.3. Distribucija i održavanje korektne sinhronizacije takta sa DLL kolom ................................................ 53

iv

4.4. Konvertor vremena u digitalnu vrednost visoke rezolucije .................................................................. 55 4.4.1. TDC principi rada .......................................................................................................................... 56

Analogni TDC – baziran na integraciji struje ..................................................................................... 56 Digitalni TDC–baziran na brojačima ................................................................................................. 56 TDC – baziran na tehnici Vernier kašnjenju ....................................................................................... 57

4.4.2. Implementacija TDC baziranih na tehnici Vernier kašnjenja ........................................................ 57 Komponente Vernier konvertora – elementi za kašnjenje ................................................................... 58 Komponente Vernier konvertora – memorijski element ...................................................................... 59

4.4.3. Rezultati simulacije ....................................................................................................................... 60 4.5. Adaptivna petlja za kontrolu širine impulsa ......................................................................................... 62

4.5.1. Standardni tipovi PWCL ............................................................................................................... 62 Konvencionalna PWCL ....................................................................................................................... 63 PWCL sa fiksnom fazom ...................................................................................................................... 64 PWCL sa brzim uspostavljanjem stabilnog stanja .............................................................................. 64

4.5.2. Adaptivni PWCL ........................................................................................................................... 65 Pseudo Invertorski Upravljački Stepen - PIUS ................................................................................... 66 Strujna Pumpa - SP1 ........................................................................................................................... 67 Paralelna strujna pumpa – SP2 ........................................................................................................... 68 Kontroler strujne pumpe – KSP ........................................................................................................... 69 Naponski kontrolisano bias kolo - BC2 ............................................................................................... 69

4.5.3. Princip rada .................................................................................................................................... 69 Adaptivnost .......................................................................................................................................... 70

4.5.4. Analiza i dizajn petlje .................................................................................................................... 70 Nelinearni režim .................................................................................................................................. 71 Linearni režim ...................................................................................................................................... 72 Stabilan režim ...................................................................................................................................... 73

4.5.5. Rezultati simulacije APWCL ........................................................................................................ 73 4.6. Zaključak .............................................................................................................................................. 75

5. LINEARNE ANALOGNE NAPONSKI KONTROLISANE LINIJE ZA KAŠNJENJE 77

5.1. Uvod ..................................................................................................................................................... 77 5.2. Analogni element za kašnjenje – dizajn dilema ................................................................................... 78 5.3. Analogna linija za kašnjenje sa regulacijom napona praga .................................................................. 80

5.3.1. Rezultati simulacije ....................................................................................................................... 82 5.4. Strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem ................................................. 84

5.4.1. Realizacija strujno oslabljenog element za kašnjenje sa kolom za simetrično opterećenje ........... 84 5.4.2. Rezultati simulacije ....................................................................................................................... 86

5.5. Strujno oslabljeni element za kašnjenje sa nelinearnim bias kolom ..................................................... 87 5.5.1. Realizacija nelinearnog bias kolo .................................................................................................. 88 5.5.2. Linija za kašnjenje od strujno oslabljenih elemenata sa linearnom regulacijom kašnjenja ........... 91 5.5.3. Modifikovana DLL arhitektura ...................................................................................................... 93 5.5.4. Simulacija modifikovane DLL arhitekture .................................................................................... 94

5.6. Zaključak .............................................................................................................................................. 94 6. ZAKLJUČAK 97

LITERATURA 100

v

Slike Slika 1. Tipične karakteristike kašnjenja u zavisnosti od digitalnog (a) i analognog (b) kontrolnog signala ..................... 6 Slika 2. Blok šeme arhitekture analognog DLL kola ......................................................................................................... 7 Slika 3. Naponski kontrolisana linija za kašnjenje sa 5 elemenata (a) i talasni oblik signala na izlazima elemenata (b) ... 8 Slika 4. Prelazni režim analognog DLL kada prednjači CLKref signal (a) i kada prednjači CLKout signal (b) .................... 9 Slika 5. Blok šeme arhitekture digitalnog DLL kola baziranog na multiplekseru ............................................................ 10 Slika 6. Blok šeme arhitekture digitalnog DLL kola baziranog na pomeračkom registru ................................................ 10 Slika 7. Prelazni režim u digitalnom DLL kolu ................................................................................................................ 11 Slika 8. Blok šeme arhitekture hibridnog digitalnog DLL kola ....................................................................................... 11 Slika 9. Linearni model DLL kola .................................................................................................................................... 13 Slika 10. Diskretni linearni model DLL kola ................................................................................................................... 14 Slika 11. Džiter ................................................................................................................................................................. 15 Slika 12. Spektar faznog šuma ......................................................................................................................................... 15 Slika 13. Talasni oblici napona na ulazi i izlazu CMOS invertora ................................................................................... 16 Slika 14. Linearni model invertora u režimu malih signala za računanje napona šuma ................................................... 17 Slika 15. Fazni šum u elementima za kašnjenje i baferima .............................................................................................. 18 Slika 16. Spektar faznog šuma u baferima i elementima za kašnjenje ............................................................................. 18 Slika 17. Blok šeme arhitekture PLL kola ........................................................................................................................ 19 Slika 18. Linearizovani model PLL kola za male signale ................................................................................................ 19 Slika 19. Džiter u naponski kontrolisanim oscilatorima ................................................................................................... 20 Slika 20. Ciklus-po-ciklus džiter u oscilatoru .................................................................................................................. 21 Slika 21. Pojednostavljeni model DLL (a) i PLL (b) kola sa izvorom šuma .................................................................... 22 Slika 22. Džiter u PLL i DLL kolu ................................................................................................................................... 23 Slika 23. Analogna linija za kašnjenje ............................................................................................................................. 26 Slika 24. Strujno oslableni element za kašnjenje ............................................................................................................. 27 Slika 25. Pojednostavljena šema strujno oslabljenog elementa za kašnjenje ................................................................... 27 Slika 26. Zavisnosti kašnjenja td od kontrolnog napona Vctrl za strujno oslabljeni element za kašnjenje ......................... 28 Slika 27. Šema kapacitivno opterećenog elementa za kašnjenje ...................................................................................... 29 Slika 28. Zavisnost kašnjenja od kontrolnog napona kod kapacitivno opterećenog elementa za kašnjenje ..................... 30 Slika 29. Strujno oslabljeni elementa za kašnjenje sa prekidačima prema (a) izlazu i (b) napajanju ............................... 30 Slika 30. Elementa za kašnjenje sa kontrolom struje pražnjenja ...................................................................................... 31 Slika 31. Šeme diferencijalnih elemenata za kašnjenje .................................................................................................... 31 Slika 32. Šeme diferencijalnog elemenata za kašnjenje sa regulacijom pozitivne povratne sprege ................................. 32 Slika 33. Šeme diferencijalnog pojačavača kao elemenata za kašnjenje .......................................................................... 32 Slika 34. Karakteristike kašnjenja od kontrolnog napona za četiri vrste analognih elementa .......................................... 33 Slika 35. Šema CMOS invertora (a) i pojednostavljeni model (b) ................................................................................... 35 Slika 36. Talasni oblik napona na ulazu i izlazu CMOS invertora ................................................................................... 35 Slika 37. Digitalna linija za kašnjenje bazirana na multiplekseru .................................................................................... 37 Slika 38. Kašnjenje u funkciji broja elementa kod digitalne linije za kašnjenje .............................................................. 37 Slika 39. Digitalna linija za kašnjenje bazirana na pomeračkom registru ........................................................................ 38 Slika 40. Digitalna linija za kašnjenje u obliku trostepenog niza gejtova ........................................................................ 38 Slika 41. Šema digitalno kontrolisanog strujno oslabljenog elementa za kašnjenje ......................................................... 39 Slika 42. Šema digitalno kontrolisanog kapacitivno opterećenog elementa za kašnjenje ................................................ 39 Slika 43. Hibridna linija za kašnjenje ............................................................................................................................... 40 Slika 44. Kombinacija digitalne i analogne linije za kašnjenje ........................................................................................ 40 Slika 45. Linija za kašnjenje sa višefaznim izlaznim taktom ........................................................................................... 40 Slika 46. Komponente fazne negativne reakcije u DLL ................................................................................................... 42 Slika 47. Šema (a) i prenosna karakteristika (b) fazni-frekvencijskog detektora ............................................................. 42 Slika 48. Fazni-frekvencijski detektor realizovan sa NAND kolima ............................................................................... 43 Slika 49. Šema dinamičkog faznog detektora .................................................................................................................. 43 Slika 50. Signali na ulazu i izlazu faznog detektora kada prednjači signal BACK (a), kada prednjači signal REF (b) ... 44 Slika 51. Konfiguracija strujne pume sa prekidačima na izlazu (a) i sa prekidačima na napajanju (b) ............................ 44 Slika 52. Šema strujne pumpe sa bias kolom ................................................................................................................... 45 Slika 53. Šeme niskofrekventnih filtara i veza sa strujnom pumpom............................................................................... 45 Slika 54. Šeme korektora širine impulsa .......................................................................................................................... 46 Slika 55. Promena izlaznog napona korektora širine impulsa pri promeni napona VDDC ................................................. 47 Slika 56. Promena širine impulsa u funkciji napona VDCC za kola sa slike 54 .................................................................. 47 Slika 57. Višefrekvencijski i višefazni DLL sintezator takta ........................................................................................... 50 Slika 58. Naponski kontrolisan element za kašnjenje sa generatorom impulsa ................................................................ 51

vi

Slika 59. Kolo za kombinovanje ivica (a) četvorofazni udvostučavač frekvencije fref (b) dvofazni učetvorostručavač frekvencije fref ............................................................................................................................................................. 51

Slika 60. Talasni oblik višefaznog i višefrekvencijskog takta ........................................................................................... 52 Slika 61. Nagomilavanje džitera u ring oscilatoru i liniji za kašnjenje ............................................................................. 52 Slika 62. Simulacija praćenja džiter pri ±100mV šuma u naponu napajanja .................................................................... 53 Slika 63. Nagomilavanje džitera u osmostepenoj liniji za kašnjenje simuliran pri frekvenciji takta od 20MHz .............. 53 Slika 64. Tipični interfejs kod digitalnih sinhronih blokova ............................................................................................. 54 Slika 65. Distribucija takta između blokova ..................................................................................................................... 54 Slika 66. Analogni konvertor napona u digitalnu vrednost (a) blok šema i (b) talasni oblik napona ................................ 56 Slika 67. Brojački konvertor napona u digitalnu vrednost (a) blok šema i (b) talasni oblik napona ................................. 56 Slika 68. Tipična Vernier linija za kašnjenje .................................................................................................................... 57 Slika 69. Blok šema uređaja za merenje vremenskog intervala ........................................................................................ 57 Slika 70. Šema ulaznog bloka ........................................................................................................................................... 58 Slika 71. Talasni oblik napona u karakterističnim tačkama ulaznog bloka ....................................................................... 58 Slika 72. Analogni naponski kontrolisani element za kašnjenje ....................................................................................... 59 Slika 73. Propagaciono kašnjenje u zavisnosti od kontrolnog napona VC ......................................................................... 59 Slika 74. Hardverska struktura memorijskog elementa i naponski kontrolisanog elementa za kašnjenje ......................... 60 Slika 75. Modifikovana tehnika Vernier kašnjenje ........................................................................................................... 60 Slika 76. DLL u povratnoj petlji Vernier konvertora ........................................................................................................ 60 Slika 77. Prostiranje start Si i stop Ci impulsa ................................................................................................................... 61 Slika 78. Prostiranje start i stop impulsa kroz Vernier konvertor ..................................................................................... 62 Slika 79. Konvencionalna PWCL: (a) sa parnim brojem bafera; (b) sa neparnim brojem bafera; .................................... 63 Slika 80. PWCL sa fiksnom fazom ................................................................................................................................... 65 Slika 81. PWCL sa brzim uspostavljanjem stabilnog stanja ............................................................................................. 65 Slika 82. Blok dijagram APWCL ...................................................................................................................................... 66 Slika 83. PIUS blok: (a) električna šema, (b) ekvivalentna šema ..................................................................................... 66 Slika 84. PIUS ulazni i izlazni talasni oblik ...................................................................................................................... 67 Slika 85. Kašnjenje rastuće i opadajuće ivice od kontrolnog napona Vctrl ......................................................................... 67 Slika 86. Odnos impuls-perioda u zavisnosti od kontrolnog napona Vctrl ......................................................................... 67 Slika 87. Električna šema strujne pumpe SP1 ................................................................................................................... 68 Slika 88. Električna šema strujne pumpe SP2 ................................................................................................................... 68 Slika 89. Kontroler strujne pumpe .................................................................................................................................... 69 Slika 90. Prelazni režim APWCL ..................................................................................................................................... 70 Slika 91. (a) Strukturalna blok šema APWCL za nonlinearni režim, (b) realna karakteristika zasićenja pojačavača, (c)

karakteristika zasićenja pojačavača sa zanemarenom dinamikom PIUS, (d) izmenjena karakteristika pod (c) dobijena uvođenjem adaptivne struje iz SP2, (e) strukturalna blok šema APWCL za linearni režim. ....................... 71

Slika 92. Grafička prezentacija kriterijum stabilnosti Popova za APWCL ....................................................................... 72 Slika 93. Rezultati simulacije (a) Konvencionalna PWCL i (b) Adaptivna PWCL .......................................................... 74 Slika 94. Opšta arhitektura analogne linije za kašnjenje ................................................................................................... 78 Slika 95. Talasni oblici napona u liniji za kašnjenje ......................................................................................................... 78 Slika 96. Talasni oblik napona u elementu za kašnjenje pri promeni struje I ................................................................... 79 Slika 97. Talasni oblik napona u liniji za kašnjenje pri promeni napona ΔV .................................................................... 79 Slika 98. Principijelna šema elementa za kašnjenje .......................................................................................................... 80 Slika 99. Šema kola za podešavanje histerezis napona VH+ i VH– ..................................................................................... 81 Slika 100. Promena napona VH+ i VH− od kontrolnog napona Vctrl .................................................................................... 81 Slika 101. Šema kola za generisanje histerezis napona VH ............................................................................................... 81 Slika 102. Kompletna šema analognog elementa za kašnjenje ......................................................................................... 82 Slika 103. Talasni oblici napona dobijeni simulacijom u elementu za kašnjenje .............................................................. 82 Slika 104. Kašnjenje u funkciji od kontrolnog napona Vctrl .............................................................................................. 83 Slika 105. Relativno odstupanje karakteristike kašnjenja u odnosu na idealno linearnu .................................................. 83 Slika 106. Strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem ............................................................. 84 Slika 107. Pojednostavljena šema strujno oslabljenog elementa za kašnjenje sa simetričnim opterećenjem ................... 85 Slika 108. Propagaciono kašnjenja u zavisnosti od kontrolnog napona za strujno oslabljene elemente za kašnjenje sa

simetričnim opterećenjem .......................................................................................................................................... 86 Slika 109. Greška linearnosti kašnjenja u zavisnosti od kontrolnog napona za različite odnose (W3/L3)/(W5/L5) i

(W4/L4)/(W6/L6) ........................................................................................................................................................... 87 Slika 110. Rezultat simulacije i analitički model za vreme kašnjenja u zavisnosti od kontrolnog napona ....................... 87 Slika 111. Naponski kontrolisani element za kašnjenje i bias kolo ................................................................................... 88 Slika 112. Blok šema bias kola ......................................................................................................................................... 88 Slika 113. Šema bias kola ................................................................................................................................................. 89 Slika 114. Zavisnost izlazne struje i ulaznog napona kod bias kola sa slike 113. a u saglasnosti sa analitičkim modelom ..

................................................................................................................................................................................... 90 Slika 115. HSpice simulacija bias kola ............................................................................................................................. 91

vii

Slika 116. Blok šema četvorostepene linije za kašnjenje ................................................................................................. 92 Slika 117. Kašnjenje τ (a) i greška linearnosti Δτ (b) u zavisnosti od kontrolnog napona Vctrl ........................................ 92 Slika 118. Blok šema modifikovanog DLL kola .............................................................................................................. 93 Slika 119. HSpice simulacija prelaznog režima u predloženom DLL .............................................................................. 94

Tabele Tabela 1. Karakteristike tipova DLL arhitektura .............................................................................................................. 12 Tabela 2. Karakteristike DLL i PLL kola ......................................................................................................................... 22 Tabela 3. Karakteristike analognih elementa za kašnjenje ............................................................................................... 34 Tabela 4. Karakteristike linija za kašnjenje ...................................................................................................................... 41 Tabela 5. Karakteristike kola za korekciju širine impulsa ................................................................................................ 48 Tabela 6. Karakteristike operativnosti DLL i PLL kola ................................................................................................... 55 Tabela 7. Četiri regiona rada ............................................................................................................................................ 69 Tabela 8. Karakteristike linearnih analognih elementa za kašnjenje ................................................................................ 95

1. Uvod Kod obrade podataka u sinhronim sistemima, takt signal služi za korektnu vremensku sinhronizaciju

različitih signala. Zbog toga se takt može smatrati jednostavnim kontrolnim (upravljačkim) signalom koji je definisan posebnim atributima. Kola za distribuciju takta opterećena su velikim brojem potrošača jer se takt prenosi i do najudaljenijih delova kola ili sistema kroz razgranatu mrežu vodova. Frekvencija takta je najveća u sistemu, a svakako je veća od brzine obrade podataka i drugih kontrolnih signala. Takt signal se može smatrati referentnim, samo ako je njegov talasni oblik korektnog oblika. U slučaju izostajanja ili gubitka nekog od atributa takta, nije moguć korektan rad celog sistema što sigurno dovodi do greške.

Sposobnost da se upravlja brzim kolima za prenos podataka i takta sa finom vremenskom rezolucijom je značajna za sinhrone digitalne i mešovite analogno digitalne sisteme vrhunskih karakteristika. Oprema za testiranje i merenje, telekomunikacije, vojne i medicinske aplikacije kao i oprema za procesnu kontrolu su oblasti koje zahtevaju veoma finu rezoluciju vremena. U nekim standardnim aplikacijama, za koje se može reći da su klasični primeri primene određivanja vremena sa visokom tačnošću i rezolucijom spadaju oprema za automatsko testiranje VLSI kola [129], ultrazvučni merači protoka fluida [126], detektori vremena preleta čestica u nuklearnim istraživanjima [130], laserski daljinomeri [121], itd. Za takve sisteme, zahteva se visoka rezolucija vremena koja može da iznosi od 10ps do 500ps, što je obično kraće od minimalne širine impulsa koji se može ostvariti u tim sistemima. Logički analizatori i generatori podataka i impulsa su primer za sinhrone digitalne sisteme, u kojima se takt koristi kao vremenska referenca.

Za pravilan rad digitalnih i mešovitih analogno-digitalnih kola visokih performansa neophodno je obezbediti kvalitetan taktni signal. Sa povećanjem rednih frekvencija i smanjenjem dimenzija VLSI kola, projektovanje sistema za sintezu i distribuciju takta donosi brojne teškoće. Taktni signal je definisan sa više parametara kao što su frekvencija, faza, odnos širine i periode impulsa, ali i vrednošću džitera (jitter) i košenjem takta (clock skew). Kvalitetno rešenje kola za sintezu i distribuciju takta predviđa minimiziranje negativnih svojstva kao što su džiter i košenje takta.

Kola koja se koriste za sintezu, distribuciju, sinhronizaciju i oblikovanje referentnog takta su: elementi i linije za kašnjenje, DLL (Delay Locked Loop) i PLL (Phase Locked Loop) kola, i kola za korekciju širine impulsa (Duty Cycle Corrector–DCC, i Pulse Width Control Loop–PWCL).

Ova disertacija bavi se opisom postojećih rešenja i predlaže moguća poboljšanja u realizaciji elemenata i linija za kašnjenje, DLL kola i kola za korekciju širine impulsa (PWCL).

Elementi sa promenljivim kašnjenjem su kola čija je struktura slična invertoru, a koriste se za fino i kontrolisano kašnjenje u veoma brzim digitalnim integrisanim kolima. Pojedinačni elementi su jednostavna kola koja daju malu vrednost kašnjenja i uzak opseg regulacije. Za dobijanja većih vrednosti kašnjenja i šireg opsega regulacije, koristi se niz redno vezanih elemenata koji čini liniju za kašnjenje. Kod linije za kašnjenje vrednost i opseg regulacije kašnjenja je uvećan srazmerno broju elemenat upotrebljenih u liniji za kašnjenje.

Linije za kašnjenje se mogu klasifikovati kao digitalno, analogno i hibridno (digitalno i analogno) kontrolisane [56]. Digitalno kontrolisana linija se realizuju kao dugačak niz elemenata sa malim i fiksnim kašnjenjem. Broj elemenata sa fiksnim kašnjenjem kroz koje se signal propušta je promenljiv, radi regulacije kašnjenja. Analogni naponski kontrolisani elementi za kašnjenje se realizuju kao kapacitivno opterećeni (shunt capacitor) [29], [30], [63]-[65] ili strujno oslabljeni (current starved) [56]-[63] invertori. Analogni elementi menjaju vrednost kašnjenja, tako što se pod dejstvom kontrolnog napona menja radni režim ili impedansa izlaznog opterećenja. Unutar ograničenog opsega, analogni elementi su pogodni za finu regulaciju kašnjenja, nasuprot tome digitalni elementi za kašnjenje su pogodni za grubu regulaciju kašnjenja u širem opsegu.

Postoje brojne aplikacije u poluprovodničkoj VLSI tehnologiji za aktivne elemente sa promenljivim kašnjenjem. Tipično ih srećemo kao sastavne delove u DLL (Delay Locked Loops) [47]-[94], više-faznim generatorima takta [30],[72],[75],[89], umnožavačima frekvencije [84]-[87], u kolima za sinhronizaciju takta [48],[63], konvertore za digitalizaciju vremenskih intervala (Time-to-Digital Converters – TDC) [113]-[127], kod radiokomunikacionih sistema koji rade u proširenom spektru [74],[77], u kolima za praćenje PN koda [81], u kolima za korekciju širine impulsa (Pulse-Width Control Loop – PWCL) [106]-[111], naponski kontrolisanim oscilatorima (Voltage Controlled Oscillator – VCO) [35],[70],[89],[90], itd.

Linearizacija naponski kontrolisane linije za kašnjenje za primenu u DLL

2

Linije za kašnjenje, u osnovnoj konfiguraciji, taktu dodaju kašnjenje što se u VLSI kolima široko primenjuje za sinhronizaciju signala. Od jedno-faznog signala na ulazu linije za kašnjenje može se dobiti više-fazni takt koji se sastoji od signala koji su prošli kroz različit broj elementa za kašnjenje. Kombinovanjem više-faznih signala dobija se umnožavanje frekvencije referentnog signala.

Za veoma finu digitalizaciju vremenskog intervala koristi se par linija čija se kašnjenja razlikuju. Rezolucija merenja vremena definisana je razlikom kašnjenja, koja ima veoma malu vrednosti, reda nekoliko desetina piko sekundi [117].

Kada postoji razlika u kašnjenju prednje i zadnje ivice takta, takav element za kašnjenje može se upotrebiti za korekciju širine impulsa (duty cycle). U slučaju da je kašnjenje prednje ivice malo a kašnjenje zadnje ivice veliko, dolazi do širenja taktnih impulsa i obrnuto u slučaju da je kašnjenje prednje ivice veliko a zadnje malo dolazi do sužavanja impulsa. Kada se u ovakvom korektoru doda i negativna reakcija dobija se petlja za kontrolu širine impulsa, PWCL.

Ako se spoje ulaz i izlaz naponski kontrolisana linija za kašnjenje postaje ring VCO kakav se često koristi u PLL aplikacijama. Pri tome mora biti ispunjen uslov oscilovanja, koji predviđa da se linija za kašnjenje sastoji od neparnog broja invertorskih stepena.

Elementi sa promenljivim kašnjenjem su ključni blok u svim nabrojanim aplikacijama, jer od njihovih osobina zavisi tačnost, preciznost i kvalitet referentnog takta.

Podešavanje faze signala i usklađivanje sa referentnim taktom je moguće ostvariti propuštanjem signala kroz elemente (liniju) za kašnjenje. Ako se elementima za kašnjenje doda fazna povratna petlja, formira se kolo kod koga kašnjenje uvek ima željenu vrednost. Takva kola se zovu DLL (Delay Locked Loop) i po načinu dobijanja kašnjenja i upravljanja dele se na analogna, digitalna i hibridna.

Kod analognog DLL upravljanje linijom za kašnjenje vrši se preko kontrolnog napona (analogna linija za kašnjenje), a kod digitalnog DLL preko digitalne kontrolne reči (digitalna linija za kašnjenje). Hibridna ili DLL sa dvostrukom petljom (dual-loop) se sastoji od redne veze analognog i digitalnog DLL kola, što predstavlja pokušaj da se objedine dobre osobine obe arhitekture.

Istraživanje i razvoj DLL kola i aktivnih elementa za kašnjenje je počeo kada su krajem osamdesetih i početkom devedesetih godina prošlog veka objavljeni prvi radovi u kojima je opisan princip rada DLL kola. Od tada je, u skladu sa sve širom primenom, DLL postao značajna oblast istraživanja a broj publikovanih radova svake godine je sve veći.

Osnovno DLL kolo je sastavljeno od: elemenata za kašnjenje, faznog detektora, strujne pumpe, i filtra petlje. Referentnim taktom se pobuđuje ulaz linije za kašnjenje. Fazni detektor meri grešku slaganja faze referentnog signala i signala na izlazu elementa za kašnjenje tako sto poredi rastuće ivice ova dva signala. Kombinacija strujne pumpe i filtra čini integrator na čijem izlazu se dobija kontrolni napon koji upravlja linijom za kašnjenje. DLL kolom se poništava fazna razlika između referentnog i izlaznog takta a vrednost kašnjenja odgovara trajanju jedne periode referentnog takta. Rezultat je kolo kojim je moguće vršiti veoma fino, precizno i tačno upravljanje kašnjenjem u sistemima za sintezu i distribuciju takta.

DLL je složeno kolo, sastavljeno od više komponenti od kojih svaka pojedinačno predstavlja izazov pri projektovanju i značajno utiče na performanse kola. Ako izuzmemo liniju za kašnjenje digitalnih signala, ostale komponente DLL kola su istraživane i primenjivane u praksi i ranije jer su već bile sastavni deo u raznim aplikacijama, a pre svega u PLL kolima.

Primena DLL kola obuhvata široku oblast, počev od svuda prisutnih komercijalnih uređaja do visoko profesionalnih primena. Zahvaljujući primeni DLL kola moguće je realizovati brze RAM memorije dok bez njih ne bi mogli da postoje brzi interfejsi poput USB2 ili IEEE 1394 (firewire interfejs). Ima ih u FPGA čipovima najpoznatijih proizvođača [82], u telekomunikacijama u kolima za praćenje PN koda i sistemima sa proširenim spektrom, mernoj opremi, itd.

Najširu primenu DLL kolo je našlo kao interfejs u sinhronim digitalnim i mešovitim analogno digitalnim sistemima sa ciljem da se koriguje kašnjenje u kolima za distribuciju takta i minimiziraju neželjeni efekti poput košenja ivica (clock skew) i džitera (jitter). U ovom tipu aplikacija, DLL prati ulazni takt i obezbeđuju njegovo regenerisanje i dalju distribuciju uz strogo poštovanje zahteva dizajna. Osim kontrole kašnjenja DLL kolo ima značajnu primenu i kod regulacije i drugih parametara takt signala. Kod pravilno projektovanog DLL kola izlazni džitera ima nizak nivo, pa se koristi i za kvalitetnu sintezu frekvencije [84]-[86].

DLL kolo je namenjeno da podešavanjem kašnjenja izvrši sinhronizaciju referentnog i izlaznog signala i u tom smislu utiče samo na fazu signala. Da bi se u potpunosti kontrolisao kvalitet taktnih signala potrebno je korigovati i njihov oblik. Za oblik pravougaonih signala bitne su dve karakteristike, vreme uspostavljanja rastuće i opadajuće ivice i odnos trajanja impulsa i pauze signala. Zato osim osnovnih komponenti DLL kola

Uvod

3

postoje i dodatna kola i komponente koja sa DLL čine jedinstvenu celinu u pogledu funkcionalnosti i realizacije a bazirani su na kolima za kašnjenje.

Propuštanjem takta kroz liniju za kašnjenje rešava se problem košenja takta. Zahvaljujući pojačanju koje ima niz od više elementa za kašnjenje i činjenici da upotrebljeni elementi ne trpe velika kapacitivna opterećenja (kakva postoje u distributivnoj mreži) skraćuje se vreme uspostavljanja rastuće i opadajuće ivice takta. Tako takt ponovo dobija pravougaoni oblik i eliminiše se problem košenja takta.

Pri prostiranju takta kroz distributivnu mrežu dolazi do poremećaja odnosa impuls pauza usled nebalansiranosti karakteristike P-kanalnog i N-kanalnog tranzistora u baferima. Dolazi do sužavanja ili širenja impulsa, što u najgorem slučaju može da dovede do potpunog gubitka (nestajanja) takta u distributivnoj mreži. Korektor širine impulsa baziran je na elementima za kašnjenje kod kojih je moguće nezavisno podešavati kašnjenje prednje odnosno zadnje ivice impulsa [58],[110], a u aplikacijama se često kombinuje sa DLL kolom. Kada se u ovakvom korektoru doda i kontrolna povratna petlja dobija se PWCL.

Kada je u pitanju merna oprema, najpoznatija aplikacija DLL kola je konvertor vremena u digitalnu vrednost visoke rezolucije, TDC (Time-to-Digital Convertor). Ova aplikacija je bazirana na Vernier (nonius) liniji za kašnjenje [61],[123]. Razlika u kašnjenju između dva lanca elementa za kašnjenje, jednog za start a drugog za stop impuls, je kontrolisana sa DLL kolom.

DLL kolo i elementi sa promenljivim kašnjenjem su ključni blok sa aspekta dizajna u navedenim aplikacijama, jer od njihovih osobina zavisi tačnost i preciznost takta.

Postoji očigledna sličnost arhitektura DLL i PLL kola, dok je razlika među njima u tome što DLL sadrži liniju za kašnjenje a PLL oscilator. Tradicionalno, PLL se koristi za sintezu visoko-frekventnog takta. U aplikacijama u kojima nije potrebno umnožavanje frekvencije, DLL predstavlja bolji izbor jer nema nagomilavanja džitera kao u kolima sa oscilatorom.

DLL kolo ima prenosnu funkciju prvog reda, pa je apsolutno stabilno a vreme potrebno za uspostavljanje stabilnog stanja je kratko. PLL je kolo koji ima prenosnu karakteristiku višeg reda, pa je njegov odziv sporiji i čini ga potencijalno nestabilnim. Rad PLL je baziran na naponski kontrolisanim oscilatorima (Voltage Controlled Oscillator – VCO) kojima je svojstveno da nagomilavaju faznu grešku (džiter) u toku više oscilacija, pri čemu je nagomilavanje ograničeno sa propusnim opsegom petlje [96],[97]. Kada je uređaj sa PLL u okruženju sa jakim izvorima šuma (koji dolazi kroz napon napajanja ili supstrat integrisanog kola a uzrokuje ga rad ostalih, najčešće digitalnih blokova) regulacija kašnjenja ne može biti potpuno korektna.

Unutar opsega regulacije, digitalno kontrolisane linije za kašnjenje su linearne jer svaki element daje identičnu vrednost kašnjenja. Za razliku od digitalno kontrolisanih sve standardne realizacije analognih elementa za kašnjenje su nelinearne, tj. regulacija kašnjenja u zavisnosti od kontrolnog napona je nelinearna funkcija. Zbog toga je najveća pažnja posvećena realizaciji analognog elementa za kašnjenje kod koga postoji linearna veza između kontrolnog napona i dobijenog kašnjenja u celom opsegu regulacije.

U ovoj disertaciji su predložena tri nova rešenja. Prvo je zasnovano na kontroli histerezis napona kod bafera, a ostala dva su modifikovane verzije strujno oslabljenog elementa za kašnjenje.

Elementi za kašnjenje se obično sastoje od dva invertorska stepena da bi imali neinvertujuću logičku karakteristiku. Drugi stepen dodatno služi da svojim pojačanjem popravi oblik impulsa, tj. ubrza uspostavljanje ivica i ublaži košenje signala. Pokazano je da postoji linearna veza između dobijenog kašnjenja i širine histerezisa kod drugog stepena u elementu za kašnjenje. Promenom napona praga za vreme pozitivnog i negativnog perioda ulaznog taktnog signala, ostvarujemo promenu širine histerezisa. Kada se drugi stepen realizuje kao brzi komparator, širina histerezisa se menja linearno sa kontrolnim naponom. To je iskorišćeno za realizaciju elementa sa linearnom regulacijom kašnjenja.

Drugo predloženo rešenje za element za kašnjenje je zasnovano na modifikaciji strujno oslabljenog elementa za kašnjenje. Linearizacija je dobijena dodavanjem simetričnih opterećenja (symmetric load) paralelno sa tranzistorima koji su izvori konstantne struje. Struja punjenja i pražnjenja izlazne parazitne kapacitivnosti zbog toga više nije konstantna već se dinamički menja u toku promena stanja. Ako se ispune određeni uslovi, regulacija kašnjenja tako modifikovanog strujno oslabljenog elementa za kašnjenje postaje približno linearna.

I treće predloženo rešenje se bazira na strujno oslabljenom elementu za kašnjenje. Osnovno kolo elementa nije izmenjeno, već je urađen redizajn bias kola. Standardna realizacija bias kola linearno kontroliše struju punjenja i pražnjenja izlazne kapacitivnosti u strujno oslabljenim elementima za kašnjenje. Kako je kašnjenje u recipročnoj relaciji sa strujom, ukupna regulaciona karakteristika je nelinearna. Predloženo rešenje koristi nelinearno bias kolo sa regulacijom struje koja je u recipročnoj relaciji sa kontrolnim naponom. Ukupna karakteristika je proizvod dve nelinearne funkcije koje zajedno daju linearnu karakteristiku regulacije kašnjenja od kontrolnog napona.


4

Sva tri predložena rešenja imaju prednosti i nedostatke o kojima će biti reči u nastavku. Takođe, biće izvedeni analitički modeli i prikazani rezultati simulacija za sva predložena kola. Da bi rezultati bili verodostojni upotrebljeni su originalni modeli za 1.2μm CMOS tehnologiju, nivo 47, HSpice softver uz poštovanje svih pravila projektovanja analognih kola za datu tehnologiju. Rezultati pokazuju da je za predložene elemente promena kašnjenja u zavisnosti od kontrolnog napona linearna u punom opsegu regulacije.

Pored toga, pažnja će biti usmerena ka novim rešenjima u arhitekturi DLL kola projektovanih za specifične aplikacije.

Prva opisana aplikacija je sintezator više-frekvencijskog i više-faznog takta sa malim izlaznim džiterom. Sintezator u osnovi radi kao konvencionalni analogni DLL, koji je proširen kolom za kombinovanje ivica signala dobijenih sa izlaza elemenata za kašnjenje. Kolo za kombinovanje ivica je realizovano od standardnih logičkih kola i omogućava sintezu takta sa različitim brojem faza i na različitim frekvencijama. Broj elementa za kašnjenje određuje maksimalan broj faza ili maksimalan faktor umnožavanja referentne frekvencije frekvencija ili različite kombinacije broja faza i faktora umnožavanja frekvencija. Rekonfigurabilnost kola za sintezu frekvencije čini ovo rešenje pogodnim generatorom takta za dizajn kola sa malom potrošnjom (low-power design).

Predloženo je novo rešenje za realizaciju sistema za merenje vremenskog intervala visoke rezolucije. Primenjen je poznati princip Vernier (nonius) tehnike za digitalizaciju vremenskog intervala, čiji je rad baziran na elementima za kašnjenje. Potrebno je da postoje dve linije za kašnjenje, jedna sporija za prostiranje start impuls (koji određuje početak merenja) i druga brža za prostiranje stop impulsa (koji određuje kraj merenja). Broj elemenata za kašnjenje je identičan u obe linije, tako da svaki element ima svoj par u drugoj liniji. Parovi imaju zajednički memorijski element čija je uloga da sačuva rezultat merenja posle prolaska start i stop impulsa.

Prva novina u predloženoj realizaciji je upotreba novog linearnog elementa za kašnjenje sa veoma finom regulacijom kašnjenja. Druga novina je realizacija memorijskih elemenata od već postojećih elemenata za kašnjenje, dodavanjem samo jednog invertora. Konvencionalna realizacija memorijskih elementa je sa master-slave D flip-flopovima. Kvalitetno rešenje, koje vremenski interval meri sa visokom rezolucijom, sastoji se od velikog broja elemenata koji se razlikuju po kašnjenju, pri čemu je razlika mala. Velikom broju elemenata za kašnjenje je potreban veliki broj memorijskih elemenata. Predložena realizacija značajno pojednostavljuje Vernier kolo i čini ga bržim, jer se ne koriste master-slave flip-flopovi.

Jedna od tema koja će biti predmet istraživanja u ovoj disertaciji je i kolo za korekciju širine impulsa, PWCL (Pulse-Width Control Loop), za koje će biti predložena nova arhitektura sa značajnim poboljšanjima. Konvencionalno rešenje PWCL ima problem sa dugim trajanjem nelinearnog režima pri uspostavljanju stabilnog stanja u petlji. Problem potiče od sporog odziva strujne pumpe kojom se meri odnos impuls-pauza izlaznog takta. U toku nelinearnog režima kontrolni napon koji upravlja radom korektorom širine impulsa je u negativnom zasićenju, što znači da je van opsega regulacije. Standardna rešenja korektora širine impulsa [106] kada su van opsega regulacije ne generišu izlazni takt. Posledica je potpuni prestanak rada mreže za distribuciju takta i celog sistema.

U disertaciji je predložena nova adaptivna PWCL arhitektura. Izmenjena arhitektura sadrži mehanizam koji kada prepozna nelinearni režim petlje rekonfiguriše strujnu pumpu koja meri odnos impuls-pauza na izlazu. Rekonfiguracijom se višestruko poveća struja punjenja-pražnjenja kondenzatora na izlazu strujne pumpe, a proporcionalno povećanju struje skraćuje se vreme njenog odziva, a samim tim i trajanje nelinearnog režima. Na ovaj se način trajanje nelinearnog režima može da skrati za red veličina ali ne i potpuno ukine, tako da i dalje ostaje problem negativnog zasićenja kontrolnog napona kada se ne generiše takt na izlazu PWCL. Da bi se i ovo prevazišlo, predložena je nova realizacija kola za korekciju širine impulsa koja generiše takt i kada je kontrolni napon van opsega regulacije (u negativnom zasićenju). Sa dve predložene izmene ostvareno je da se vreme odziva PWCL značajno skraćuje i nema gubitka izlaznog takta u toku prelaznog režima.

Za sva predložena rešenja biće dat detaljan opis kao i odgovarajući analitički model. Konačna verifikacija predloga biće urađena u obliku HSpice i PSpice simulacije uz korišćenje realnih modela, nivo (level) 47, i pravila projektovanja za 1.2 μm CMOS tehnologiju. Dobijeni rezultati za predložena rešenja će biti upoređeni sa rezultatima poznatih rešenja iz literature i biće pokazano da su zadovoljavajući.

Pored uvodnog, disertacija sadrži još četiri poglavlja, zaključak i spisak korišćene literature. U drugom poglavlju biće opisane konvencionalne arhitekture analognih, digitalnih i hibridnih DLL kola.

Posebna pažnja je posvećena konvencionalnoj analognoj DLL arhitekturi za koju su dati linearni modeli za režim malih signala u s– i z– domenu. Objašnjena je i opisana pojava džitera i faznog šuma u baferima i elementima za kašnjenje, kao jedan od osnovnih parametra za procenu kvaliteta DLL kola. Ukratko je

Uvod

5

opisana i arhitektura PLL kola i objašnjen problem akumulacije džitera u naponski kontrolisanim oscilatorima. Izvršeno je poređenje opštih osobina DLL i PLL kola a pri tome je istaknuta superiornost DLL kola kada je u pitanju nivo izlaznog džitera. Na kraju, kroz zaključak je dat pregled najbitnijih detalja iz sadržaja druge glave.

Treće poglavlje sadrži pregled standardnih rešenja iz literature za realizaciju DLL kola i to za svaki blok DLL i prateća kola posebno. Najopširnije će biti opisane linije i elementi za kašnjenje a naročito one koje pripadaju grupi analognih naponski kontrolisanih linija. Opisana je realizacija i princip rada faznog detektora, kao i strujne pumpe i niskofrekventnog filtra. Od pratećih kola, najznačajniji je korektor širine impulsa (Duty Cycle Corector – DCC), pa će i o njemu biti reči na kraju ove glave.

U četvrtom poglavlju biće opširnije opisane najvažnije aplikacije DLL kola. Ovde neće biti dat samo pregled rešenja iz literature, već će biti izloženi i predlozi za poboljšanje postojećih realizacija. Prva aplikacija je više-frekvencijski i više-fazni sintezatora takta sa DLL kolom koji se odlikujem niskim nivoom džitera. Druga aplikacija je kolo za merenje vremenskog intervala visoke rezolucije, Vernijer tipa. U predlogu je zadržana konvencionalna arhitektura ali je realizacija elemenata za kašnjenje i memorisanje stanja značajno pojednostavljena. Treća aplikacija je adaptivna petlja za kontrolu širine impulsa, zasnovana na novoj arhitekturi. Višestruko je skraćeno trajanje nelinearnog režima petlje, pa samim tim je značajno kraće trajanje prelaznog režima. Predložena poboljšanja su obrazložena i verifikovana kroz analizu i simulaciju kola.

U petom poglavlju su opisane tri realizacije analognih naponski kontrolisanih elemenata za kašnjenja sa linearnom regulacijom kašnjenja u zavisnosti od kontrolnog napona u celom radnom opsegu. Prvo rešenje koristi promenu napona praga drugog stepena u elementu za kašnjenje. Drugo rešenje je modifikacija strujno oslabljenog elementa dobijena dodavanjem simetričnih aktivnih opterećenja. I treća realizacija je zasnovana na strujno oslabljenim elementima za kašnjenje ali sa modifikovanim nelinearnim bias kolom.

Na kraju, u šestom poglavlju dat je zaključak u kome je predstavljen kratak pregled najbitnijih sadržaja i rezultata koji su opisanu u ovoj disertaciji.

2. Arhitektura DLL kola 2.1. Uvod

DLL (Delay Locked Loop) je kolo koje ima sposobnost tačne i precizne regulacije kašnjenja takta sa veoma finom rezolucijom. Ova sposobnost je od velikog značaja za brze sinhrone digitalne i mešovite analogno-digitalne sisteme vrhunskih karakteristika. Zato je DLL kolo primenjuje kao deo računarske opreme, opreme za merenje i testiranje, kod komunikacionih sistema, itd. Zahtevana rezolucija regulacije kašnjenja se kreće u opsegu od 10-500ps, što je obično znatno kraći vremenski interval nego što iznosi minimalna širina taktnih impulsa u sistemima.

Osim kontrole kašnjenja DLL kolo ima značajnu primenu i kod regulacije i drugih parametara takt signala. Standardno se primenjuje za korekciju košenja takta (clock skew). Kod pravilno projektovanog DLL kola izlazni džitera ima nizak nivo, pa se koristi i za kvalitetnu sintezu frekvencije. Ako se standardna arhitektura DLL kola dopuni kolima za kontrolu širine impulsa, tada se može održavati pravilna vrednost odnosa impuls-pauza taktnih signala.

Arhitektura DLL kolo se bazira na primeni linije za kašnjenje, koja je realizovana kao niz redno vezanih elementa za kašnjenje. Upravljanje linijom za kašnjenje se vrši ili preko kontrolnog napona (analogna DLL) ili preko digitalne kontrolne reči (digitalna DLL). Za dobijanje kontrolnih signala koristi se fazna povratna petlja koja obezbeđuje da kašnjenje ima takvu vrednost koja će obezbediti potpuno slaganje faza između ulaznog referentnog i rezultujućeg izlaznog takta.

U ovom poglavlju disertacije biće opisane konvencionalne arhitekture analognih, digitalnih i hibridnih DLL kola. Posebna pažnja je posvećena konvencionalnoj analognoj DLL arhitekturi za koju su dati linearni modeli za režim malih signala u s– i z– domenu. Objašnjena je i opisana pojava džitera i faznog šuma u baferima i elementima za kašnjenje, kao jedan od osnovnih parametra za procenu kvaliteta DLL kola. Ukratko je opisana i arhitektura PLL kola i objašnjen problem akumulacije džitera u naponski kontrolisanim oscilatorima. Izvršeno je poređenje opštih osobina DLL i PLL kola a pri tome je istaknuta superiornost DLL kola kada je u pitanju nivo izlaznog džitera. Na kraju, kroz zaključak je dat pregled najbitnijih detalja iz sadržaja druge glave.

2.2. DLL arhitekture

DLL je složeno kolo koje digitalnim (pravougaonim) signalima dodaje potrebnu vrednost kašnjenja, što omogućava njihovu sinhronizaciju sa referentnim signalom. Negativna reakcija u DLL kolu, obezbeđuje da na izlazu dobija zakašnjen signal koji je fazno podešen sa referentnim signalom. Najznačajniji deo DLL kola je podesiva linija za kašnjenje, pa se njenim izborom, a pre svega izborom načina na koji se njome upravlja, određuju način rada, konstrukcija i osobine DLL kola.

Slika 1. Tipične karakteristike kašnjenja u zavisnosti od digitalnog (a) i analognog (b)

kontrolnog signala

Arhitektura DLL kola

7

Upravljački signal za liniju za kašnjenje može biti analogni (napon ili struja) ili u obliku digitalne reči. Da bi se jasno opisale osnovne karakteristike ova dva osnovna tipa upravljanja linijom za kašnjenjem, na slici 1 su prikazane tipične karakteristike kašnjenja u zavisnosti od digitalnog 1(a) odnosno analognog 1(b) kontrolnog signala.

Karakteristika kašnjenja u funkciji od digitalne kontrolne reči je diskretna i linearna. Minimalan korak sa kojim (rezolucija) se može regulisati kašnjenje je Δτ a budući da je karakteristika linearna kada kontrolna reč ima vrednost n ostvareno kašnjenje će imati vrednost n⋅Δτ. Prednost ovakvog načina upravljanja linijom za kašnjenje je linearnost a nedostatak diskretna karakteristika koja ne dozvoljava finu regulaciju kašnjenja.

Kada se regulacija kašnjenja vrši analognim signalom tipična karakteristika je kontinualna i nelinearna. Kontinualna karakteristika omogućava finu regulaciju kašnjenja a nelinearnost karakteristike je najveći nedostatak analogno upravljane linije za kašnjenje.

Zavisno od primenjenog principa rada kola za kašnjenje, DLL arhitekture se mogu da klasifikuju u tri vrste:

analogne [56]-[65], digitalne [47]-[54] i hibridne ili sa dvostrukom petljom (dual loop) [62],[91],[132].

2.2.1. Arhitektura analognog DLL kola U analognom DLL kolu koristi se naponski (ili strujno) kontrolisana linija za kašnjenje. Ona je sačinjena

od niza elemenata za kašnjenje EKi, i=1,...,n, vezanih na red, sa zajedničkim kontrolnim signalom (Vctrl). Kontrolni napon utiču na statičke i dinamičke osobine elemenata za kašnjenje, što dovodi do promene vrednosti propagacionog kašnjenja. Pojedinačni elementi imaju ograničen opseg regulacije pa se zato, u cilju proširenja opsega regulacije kašnjenja, veći broj njih vezuje redno i tako formira liniju za kašnjenje. Negativna reakcija u petlji DLL kola, čiji je rezultat rada kontrolni napon Vctrl, određuje rad linije za kašnjenje. Blok šema arhitekture analognog DLL kola je prikazan na slici 2.

Slika 2. Blok šeme arhitekture analognog DLL kola

Arhitektura analognog DLL kola sa slike 2 sadrži: analognu naponski kontrolisanu liniju za kašnjenje, NKLK, fazni detektor, FD, strujnu pumpu, SP, i niskofrekventni filtar prvog reda, NFF.

NKLK se sastoji od serijski vezanih elemenata za kašnjenje, EK1,...,EKn, na čijem ulazu je pobuda izvršena sa referentnim taktom, CLKref. Na izlazu NKLK se dobija CLKout signal. On je ujedno i povratni signal čija se faza poredi u faznom detektoru (FD) sa fazom referentnog signalom CLKref, da bi se odredila greška slaganja. Signali na izlazu faznog detektora kontrolišu rad strujne pumpe koja konstantnom vrednošću struje puni (signal UP) ili prazni (signal DOWN) kondenzator u niskofrekventnom filtru. Strujna pumpa (SP) i niskofrekventni filter (NFF) integrale izlaz FD i na taj način je dobijen kontrolni napon, Vctrl, koji upravlja radom NKLK. Kada je DLL pravilno projektovan i realizovan, negativna reakcija u povratnoj petlji deluje


8

tako da će proizvesti potpunog slaganja između izlaznog CLKout i referentnog CLKref takta. Pri uspostavljenom stabilnom radnom režimu u DLL kolu, ukupno kašnjenje NKLK će biti jednako trajanju jedne periode referentnog takta, Tref.

Vctrl

CLKref

ϕ1 ϕ2 ϕ3 ϕ4 ϕ5

ϕ1

ϕ2

ϕ3

CLKref

ϕ4

ϕ5

(a)

(b)

EK1 EK2 EK3 EK4 EK5

Slika 3. Naponski kontrolisana linija za kašnjenje sa 5 elemenata (a) i talasni oblik

signala na izlazima elemenata (b)

Na slici 3(a) je prikazana NKLK koja se sastoji od pet elemenata za kašnjenje, dok su na slici 3(b)

prikazani talasni oblici na izlazima elemenata za kašnjenje (ϕ1,...,ϕ5) dobijeni kada je u DLL uspostavljen stabilan radni režim. Prednja ivica ulaznog signala CLKref i izlaznog ϕ5 su sinhronizovane dok su signali na izlazima ostala četiri elementa za kašnjenje, ϕ1,..., ϕ4, uniformno fazno razdešeni u odnosu na CLKref. Ovo čini analognu liniju za kašnjenje pogodnom za generisanje višefaznih signala.

Na slici 4 su dati talasni oblici napona u karakterističnim tačkama iz kojih se može videti proces koji prethodi uspostavljanja stabilnog radnog režima u DLL kolu. Na početku rada kola moguća su dva slučaja. Prvi je kada ulazni referentni takt, CLKref, prednjači u odnosu na izlazni takt, CLKout, što je prikazano na slici 4(a). U tom slučaju fazni detektor generiše UP signal, kondenzator C (iz niskofrekventnog filtra) se puni strujom iz strujne pumpe i napon na njemu raste. Tako dobijeni porast kontrolnog napona, Vctrl, deluje na liniju na kašnjenje tako što smanjuje vrednost njenog kašnjenja, pa je faza takta CLKout sve bliža fazi referentnog takta CLKref. Na kraju, dolazi do potpunog slaganja ulaznog i izlaznog takta (CLKref , CLKout), fazni detektor prestaje da generiše UP signal i kontrolni napon (Vctrl) dobija konstantnu vrednost.

U drugom slučaju izlazni CLKout prednjači u odnosu na ulazni CLKref takt, što je ilustrovano na slici 4(b). Tada fazni detektor generiše DOWN signal, kondenzator C se prazni strujom iz strujne pumpe dok napon na njemu opada. Umanjeni kontrolni napona (Vctrl) povećava vrednost kašnjenja linije za kašnjenje pa je faza izlaznog takta (CLKout) zbog dodatnog kašnjenja sve bliža fazi referentnog takta CLKref. Na kraju prelaznog režima se uspostavlja stabilno stanje gde dolazi do potpunog slaganja ulaznog CLKref i izlaznog CLKout takta, fazni detektor prestaje da generiše DOWN signal a kontrolni napon Vctrl dobija konstantnu vrednost.

2.2.2. ArhDigital

zadaje na za kašnjenkašnjenja čija je fazdigitalne D

Slika

hitektura diglno DLL koosnovu tren

nje koji svakdigitalne lin

za najbliža faDLL su pozn

a 4. Prelazni

gitalnog DLLlo se bazira

nutnog stanjaki pojedinačnnije kvantizirazi referentnnate iz literat

režim analopre

L kola na diskretno

a n-bitne konno daje fiksnrana. Prekidaog takta, a šture [47]-[52

ognog DLL kednjači CLKo

oj digitalnojntrolne reči. Lno vreme kaačkom logikoto određuje

2].

kada prednjačout signal (b)

liniji za kašLinije za kašašnjenja. Iz tom se bira jedigitalna kon

či CLKref sign

šnjenje kod kšnjenje je reatog razloga jedan od izlazntrolna reč. D

Arhit

nal (a) i kada

koje se vrednalizovana kaoje karakteristza elemenataDve standard

ektura DLL ko

a

nost kašnjeno niz elementika regulacia za kašnjenjdne realizaci

ola

9

nja nta ije je, ije


10

KA

FD

CLKref

CLKout

DKLK

SFn

Digitalno Kontrolisana Linija za Kašnjenje

Fazni Detektor

Konačni Automat

Selektor Faze

EK1 EKnEK2 EK3

Slika 5. Blok šeme arhitekture digitalnog DLL kola baziranog na multiplekseru

Blok šemi prve digitalne DLL arhitekture čiji je rad baziranim na multiplekseru, prikazane na slici 5, se sastoji od:

Digitalno Kontrolisane Linije za Kašnjenje (DKLK), Selektor Faze (SF), Faznog Detektora (FD) i Konačnog Automata (KA).

Digitalno Kontrolisana Linija za Kašnjenje (DKLK) sastoji od niza elemenata za kašnjenje, EK1,...,EKn, sa fiksnom vrednošću kašnjenja, promenljive dužine. Selektor Faze (SF) je realizovan kao multiplekser i bira sa kog će se od elementa za kašnjenje formirati izlazni signal. Svaki od element unosi fiksnu vrednost kašnjenja, Δτ, pa je dobijeno kašnjenje td proizvod broja elemenata kroz koje signal prolazi n i fiksnog kašnjenja, td=n⋅Δτ (vidi sliku 1(a)).

Takt signali sa ulaza i izlaza linije za kašnjenje, CLKin i CLKout, se fazno porede u faznom detektoru (FD). U zavisnosti od toga koji od ova dva taktna signala fazno prednjači stanje brojača, koji je sastavni deo Konačnog Automata (KA), se povećava (inkrementira) ili smanjuje (dekrementira). Promena stanja brojača u konačnom automatu, prenose tu promenu na selektor faze koji povećava ili smanjuje broj elemenat u liniji za kašnjenje kroz koje signal prolazi. Nakon uspostavljanja stabilnog stanja u digitalnom DLL kolu, ukupno vreme kašnjenja između CLKin i CLKout, je približno podešeno na vrednost jedne periode referentnog takta Tref.

Slika 6. Blok šeme arhitekture digitalnog DLL kola baziranog na pomeračkom

registru

Blok šemi druge digitalne DLL arhitekture čiji je rad baziranim na pomeračkom registru, prikazana na slici 6, se sastoji od:

Digitalno Kontrolisane Linije za Kašnjenje (DKLK), Pomeračkog Registra (PR), Faznog Detektora (FD) i Taktnih Bafera (TB1 i TB2).


11

I kod ove arhitekture DLL kola, Digitalno Kontrolisane Linije za Kašnjenje (DKLK) se sastoji od n redno vezanih Elementa za Kašnjenje (EK) realizovanih sa logičkim I kolima. Vrednost kašnjenja se zadaje stanjem Pomeračkog Registra (PR). Na početku se u PR upiše informacija o željenom kašnjenju. Neka je flip-flop, FFi, postavljen na logičku jedinicu (H–logička jedinica) a u svim ostalim flip-flop-ovima logička nula (L–logička nula), FFj za j=1,...,n i j≠i. U tom slučaju će takt proći kroz niz elementa za kašnjenje, počevši od EKi pa sve do poslednjeg EKn, kao što to pokazuje siva linija na šemi sa slike 6.

Takt signali sa ulaza i izlaza linije za kašnjenje, CLKin i CLKout, se fazno porede u faznom detektoru (FD). U zavisnosti od toga koji od ova dva taktna signala fazno prednjači stanje pomeračkog registra (PR) se pomera (shift) ulevo ili udesno. Pomeranje logičke jedinice u pomeračkom registru povećava ili smanjuje broj elemenat u liniji za kašnjenje kroz koje signal prolazi. Nakon uspostavljanja stabilnog stanja u digitalnom DLL kolu, ukupno vreme kašnjenja između CLKin i CLKout, je približno podešeno na vrednost jedne periode referentnog takta Tref. Taktni baferi, TB1 i TB2, podsećaju na važnu činjenicu da u realnom kolu takt sa ulaza i izlaza DLL-a mora da prođe kroz čitav niz bafera koji takođe unose određenu vrednost kašnjenja.

Slika 7. Prelazni režim u digitalnom DLL kolu

Na slici 7 je prikazan prelazni režim u digitalnom DLL kolu. Ukoliko sistem nije u stabilnom stanju, vrednost kašnjenja se menja posle svakog novog perioda referentnog takta, čije je trajanje Tref. Na osnovu informacije koja dolazi iz faznog detektora, menja se stanje brojača u konačnom automatu ili pomeračkom registru, što dovodi do promene vrednosti kašnjenja za fiksnu vrednost Δτ. Stanje brojača i vrednost kašnjenja će se menjati, na isti način i sa istim diskretni korakom, sve do momenta kada kašnjenje u digitalno kontrolisanoj liniji za kašnjenje dostigne približnu vrednost jedne periode referentnog takta Tref.

2.2.3. Arhitektura hibridnog DLL kola Hibridna DLL ili kako se još u literaturi naziva DLL sa dvostrukom petljom (dual-loop DLL), prikazana

na slici 8, sastoji se od serijski povezanog digitalnog i analognog DLL-a [91]. Hibridna DLL su razvijene da bi se kombinacijom dva osnovna tipa arhitekture spojile dobre osobine, finoća regulacije kašnjenja analogne i širok opseg digitalne DLL. Ovo je urađeno po ceni značajnog usložnjavanja hardvera, povećanja potrošnje energije i mogućih problema sa stabilnošću petlje [56]. Svaka od redno vezanih DLL petlji pojedinačno radi na već opisanom principu.

KA

FD1

CLKoutDKDL

SFn

Digitalno Kontrolisana Linija za Kašnjenje

Fazni Detektor 1

Konačni Automat

Selektor Faze

SP

FD2

UP DOWN

VctrlC

CLKref

NFF

Fazni Detektor 2

Strujna Pumpa

Nisko-Frekventni Fltar

Naponski Kontrolisana Linija za Kašnjenje

NKLK

Slika 8. Blok šeme arhitekture hibridnog digitalnog DLL kola


12

2.2.4. Karakteristike tipova DLL arhitektura Analogni DLL se karakterišu kontinualnom regulacijom kašnjenja i pogodan je za fino podešavanje

kašnjenja. Veoma je efikasan u aplikacijama gde je potrebno ostvariti malu, tačnu i preciznu vrednost kašnjenja. Odlikuje ga izrazito nizak nivo džitera, uspešan je u rešavanju problema košenja takta (clock skew) i zahteva manju površinu na čipu (u odnosu na digitalnu arhitekturu). Sa druge strane, analogni DLL je osetljiv na varijaciju tehnologije i promenu napona napajanja i temperature [69]. Karakteriše ga veća potrošnja energije, a za njegovo projektovanje (zato što sadrži analogne blokove) treba utrošiti više vremena.

Bez obzira na način realizacije, glavni nedostatak kod digitalnih linija za kašnjenje je gruba i kvantizirana regulacija kašnjenja, uz viši nivo džitera. Površina na čipu, potrebna za realizaciju digitalnog DLL je veća. Elementi za kašnjenje u DKLK obezbeđuju fiksnu i kvantiziranu vrednost kašnjenja. Zbog toga su pogodni za grubu regulaciju kašnjenja u znatno širem opsegu vrednost. Potrošnja energije u digitalnom DLL je manja a vreme potrebno za njegovo projektovanje kraće, jer se sastoji samo od digitalnih blokova.

Hibridna DLL obezbeđuje širok opseg regulacije kašnjenja, ostvaren u digitalnom DLL-u, ali ima i sposobnost fine regulacije kašnjenja, ostvarene u analognom DLL-u. Ostvarene performanse, u pogledu nivoa džitera, nisu tako dobre kao kod prethodna dva tipa jer se taktni signal propušta kroz dve petlje i veliki broj elementa za kašnjenje. Složenost hardvera u hibridnom DLL je udvostručena a samim tim je udvostručena i snaga napajanja. Udvostručena je potrebna površina na čipu kao i vreme potrebno za njegovo projektovanje.

Uporedne karakteristike svih osnovnih tipova DLL arhitektura date su u tabeli 1.

Tabela 1. Karakteristike tipova DLL arhitektura Operativne karakteristike Analogna DLL Digitalna DLL Hibridna DLL

tačnost podešavanja kašnjenje odlična slaba dobra

opseg regulacije kašnjenja uzak širok širok

nivo džitera veoma mali srednji srednji eliminacija košenja takta da da da osetljivost na šum mala srednja srednja osetljivost na varijacije radnih i tehnoloških parametara

velika, zbog analognih blokova

mala velika, zbog složenosti

potrošnja srednja mala velika

složenost za projektovanje

srednja, sadrži analogne blokove

mala velika, dva DLL kola u jednom

potrebna površina na čipu mala srednja velika

2.3. Modeli DLL kola

Da bi se opisala i objasnila glavna svojstva DLL kola potreban je model koji će povezati vremena kašnjenja ulaznog i izlaznog signala, kao i proces merenja vremenske (fazne) greške i formiranja kontrolnog napona za upravljanje linijom za kašnjenje. Modeli DLL kola se standardno izvode za frekventni odziv u s–domenu i diskretni model u z–domenu. Ovi modeli poslužiće da se odredi prenosna funkcija kola, red prenosne funkcije kao i njena stabilnost. Da bi se opisala i ostala svojstva DLL kola, potrebno je definisati model džitera i faznog šuma u elementima i linijama za kašnjenje. Modeli su formirani za režim malih signala i usvajanjem linearne aproksimacije prenosnih funkcija svih gradivnih blokova DLL kola.

2.3.1. Linearni model DLL kola u s–domenu Analiza odziva DLL kola, ukoliko se zanemari prekidački režim rada faznog detektora, može se uraditi sa

modelom koji je zasnovan na linearnoj kontinualnoj aproksimaciji. Kada se gradivni blokovi DLL-a koji radi u zatvorenoj petlji zamene odgovarajućim modelima u s – domenu, dobija se blok dijagram sa slike 9.


13

Slika 9. Linearni model DLL kola

Ako postoji razlika u kašnjenju ulaznog i izlaznog signala ona se u faznom detektoru prepoznaje kao signal greške, pa se na osnovu toga generišu upravljački signali za strujnu pumpu. Iz strujne pumpe se dobija struja ICP kojom se puni/prazni kondenzator C, koji ima ulogu niskofrekventnog filtra. Rezultat rada faznog detektora, strujne pumpe i niskofrekventnog filtra je kontrolni napon, Vctrl, pomoću koga se upravlja radom linije za kašnjenje. Sistem uspostavlja stabilno stanje kada se kašnjenja ulaznog i izlaznog signala izjednače, tj. kada je D0=DI.

Odziv DLL-a se posmatra kroz vrednost kašnjenja izlaznog signala D0, tj. kroz kašnjenje signala od referentnog ulaza pa do izlaza iz DLL, a posledica je prostiranja signala kroz liniju za kašnjenje. Za kontinualnu vremensku analizu DLL kola, promenljiva u obliku vremena kašnjenja je pogodnija od uobičajene promenljive u obliku faze signala [70]. Kašnjenja izlaznog signala D0 u funkciji od kašnjenja ulaznog signala DI, izračunato na osnovu modela prikazanog na slici 9 ima oblik

( ) DLLPCPPDI kkkksDsDsD ⋅⋅⋅⋅−= )()()( 00 (1)

gde su: refPD

PD fdD

dVk == – osetljivost (strmina) faznog detektora; CPPD

CPCP I

dVdIk == – pojačanje (struja)

strujne pumpe; CsdI

dVkCP

ctrlLP

1== – prenosna funkcija niskofrekventnog filtra; i

ctrlDL dV

dDk = – prenosna

funkcija linije za kašnjenje. Vrednost navedenih prenosnih funkcija su definisane sledećim parametrima: fref – referentna frekvencija; ICP – struja strujne pumpe; C – kapacitivnost iz niskofrekventnog filtra;.

Odziv DLL u zatvorenoj petlji, dobijen preuređenjem jednačine (1) je oblika

DLCPPDDL

CPPD

DLCP

PD

Ikkk

CskCs

kk

kCs

kk

sDsD

⋅⋅⋅+

=⋅⋅+

⋅⋅=

1

1

1)()(0 (2)

Proizvod razlike u kašnjenju ulaznog signala DI –D0 i referentne frekvencije fref predstavlja deo referentnog perioda vremena u kome je strujna pumpa aktivna. Kada se taj deo vremena pomnoži sa strujom strujne pumpe, ICP, dobija se količina elektriciteta koja je predata kondenzatoru C. Na kraju, količina elektriciteta se podeli sa kapacitivnoću kondenzatora C i dobija se kontrolni napon Vctrl. Zamenom prenosne funkcije gradivnih blokova DLL sa izrazima izvedenim preko parametara blokova dobijen je izraz oblika

DLCPref

IDLL

kIfCssD

sDsH

⋅⋅⋅+

==1

1)()()( 0 (3)

Filter petlje integrali grešku kašnjenja (faznu grešku) pa zato DLL ima prenosnu funkciju prvog reda, koja ima oblik

N

IDLL ssD

sDsH

ω+

==1

1)()()( 0 (4)

gde je C

kIfC

kkk DLCPrefDLCPPDN

⋅⋅=

⋅⋅=ω frekvencija pola prenosne funkcije DLL kola i ujedno

predstavlja širinu propusnog opsega petlje. Propusni opseg petlje mora biti najmanje za jedan red veličina manji od frekvencije referentnog signala. Izborom propusnog opsega se obezbeđuje stabilnost petlje, povećanjem margine faze u okolini polova višeg reda (ako oni postoje).

Može da se definiše odnos između širine propusnog opsega i radne (referentne) frekvencije koji iznosi


14

CkI

CkIf

fDLCPDLCPref

refref

N

⋅⋅⋅

=⋅⋅

⋅⋅⋅

=ππω

ω22

1 (5)

i pojačanje DLL kola u otvorenoj petlji kao

DLCPrefDLCPPD ksC

IfksC

kkk ⋅⋅⋅=⋅⋅⋅=11 (6)

2.3.2. Linearni model DLL kola u z–domenu Diskretni linearni model DLL kola može se opisati u z–domenu. Za DLL kolo koje na ulazu i izlazu ima

digitalne signale, ovakav diskretni pristup sa jednačinama u z-domenu, može dati dobre rezultate. Blok šema diskretnog linearnog modela DLL kola dat je na slici 10. Diskretizacija razlike kašnjenja ulaznog i izlaznog signala se vrši u faznom detektoru što je simbolično prikazano prekidačem na ulazu. Odmeravanje se vrši sa periodom ulaznog referentnog takta, T=1/fref. Povratni signal, θ 0(z), kasni za jednu periodu odmeravanja u odnosu na ulazni θi(z), što je na šemi sa slike 10 prikazano blokom z–1. Konvencionalna arhitektura DLL kola ima filter petlje u obliku integratora (kombinacija strujna pumpa kondenzator). Odziv integratora u z–domenu prikazan je funkcijom F(z) a osetljivost linije za kašnjenje parametrom KDL.

KVCOKPD Z-1DI(z)

Nikofrekventnifiltar

D0(z)

D0(z)

FazniDetektor

StrujnaPumpa

NaponskiKontrolisani

Oscilator

F(z)KCP

Slika 10. Diskretni linearni model DLL kola

Kada se, na osnovu blok šeme sa slike 10, odredi pojačanje DLL kola u otvorenoj petlji

DLCP

PDDLL KzC

KKzK ⋅−

⋅⋅= −111)( (7)

gde je KPD osetljivost detektora, KCP pojačanje strujne pumpe, C kapacitivnost kondenzatora u niskofrekventnom filtru čija je odziv funkcija F(z)=1/(1–z–1). Konstantni član u izrazu (7) se može zameniti sa

DLCP

PD KC

KKK ⋅⋅= (8).

Diskretna prenosna funkcija u z–domenu DLL kola u zatvorenoj petlji, na osnovu blok šeme sa slike 10 ima oblik

( ) 1

1

1

10

11)(1)(

)()()( −

−

−

−

⋅−+⋅

=⋅+

⋅==

zKzK

zzKzzK

zDzDzH

DLL

DLL

IDLL (9)

i predstavlja prenosnu funkciju prvog reda (kao i u s–domenu).

2.3.3. Džiter u elementima za kašnjenje i baferima Namenski projektovani i realizovani elementi za kašnjenje, baferi za distribuciju takta, kao i ostali

elementi od kojih su sastavljena VLSI kola, imaju svoju vrednost propagacionog kašnjenja, td, koja je u realnim kolima promenljiva. Kola su osetljiva na vrednosti napona napajanja, temperaturu i, što je najčešći problem, na šum koji nastaje pri radu ostalih blokova a prenosi se kroz napajanje ili substrat VLSI kola. Posledica toga je odstupanje vrednosti propagacionog kašnjenja od nominalne, a manifestuje se kao treperenje usponske i opadajuće ivice pravougaonih signala, tkz. džiter (jitter).

Ilustracija džitera data je na slici 11, gde je pobuda bafera izvršena prednjom ivicom idealnog pravougaonog signala, dok je odziv na izlazu bafera prikazan kao zakašnjeni pravougaoni impuls kod koga trenutak uspostavljanja prednje ivice nije precizno definisan već je podložan varijacijama u određenom vremenskom intervalu. Na slici 11 su moguće pozicije prednje vice izlaznog signala označene kao siva površina a vremenski interval koji odgovara širini te zone je vremenska greška označena sa Δtd.


15

tdΔtd

VSW

Slika 11. Džiter

Za jednostepeni element za kašnjenje varijacija džitera je definisana kao kvadrat srednje vrednosti vremenske greške pri uspostavljanju prednje ivice

2dtΔ . Za isti jednostepeni element, normalizovana

vrednost džitera je odnos efektivne vrednosti vremenske greške i nominalne vrednosti kašnjenja, odnosno

d

rmsd

ttΔ .

Kod bafera, u toku svakog taktnog ciklusa nastaje nezavisna vremenska greška, pri čemu se perioda pobudnog signala T0 ne menja. Takva vremenska greška proizvodi “beli” fazni šum. Spektar snage faznog šuma, dobijen na izlazu bafera, prikazan je na slici 12. Maksimalna vrednost spektra [96] je data sa

0

22

max)2()(

TtfS dΔ

⋅≅ πφ (10)

f

Sφ(f)

Sφ max(f)

Slika 12. Spektar faznog šuma

Jedan od glavnih uzroka pojave džitera je šum, za čiju pojavu u baferima postoje brojni mogući uzroci. Na primeru termalnog šuma, može se izvršiti analiza njegovog uticaja na vrednost džitera. On se javlja na nivou tranzistora a model kojim se opisuje učešće šuma u struji MOS tranzistora kada je on u zasićenju [22],[96] data je jednačinom

mn gTkf

i⋅⋅⋅=

Δγ4

2

(11)

pri čemu je in struja šuma, Δf širina propusnog opsega (frekvencijskog), k Boltzmanova konstanta, T apsolutna temperatura, gm transkonduktansa tranzistora i γ konstanta koja zavisi od radne tačke a u analizama obično uzima vrednost 2/3. Kada je MOS tranzistor u linearnom režimu, nivo termalnog šuma je opisan jednačinom

0

2

4 dsn gTkf

i⋅⋅⋅=

Δγ (12)

pri čemu je gds0 provodnost između spojeva drejn i sors. Za kolo CMOS invertora, na slici 13, su prikazani odgovarajući talasni oblici napona na ulazi Vin i izlazu

Vout. Ulazni signal je prikazan kao rastuća ivica signal kome je dodat šum tako da je došlo do odstupanja vrednosti kašnjenja od nominalne vrednosti td za vremensku grešku Δt. Na slici 13 je označen sving napon VSW i srednja vrednost napona (50%) koja je usvojena za granicu promene stanja na ulazu i izlazu. Ako se uveća detalj promene stanja na ulazu može se uočiti da usled prisustva šuma došlo je do vremenske greške Δt, a u trenutku koji odgovara nominalnoj vrednosti kašnjenju naponske greške Δvn. Postoji veza između vremenske i naponske greške


16

dtdVvt nΔ

=Δ (13)

a njen oblik je određen nagibom usponske ivice signala, tj. brzinom odziva (slew rate) datom kao dV/dt. Brzina odziva zavisi od odnosa struje punjenja/pražnjenja kondenzatora Ic i njegove kapacitivnosti CL, tj. brzina odziva ima vrednost dV/dt = Ic / CL. Varijacija džitera, na osnovu jednačine (13) i definicije brzine odziva iznosi

222

⎟⎟⎠

⎞⎜⎜⎝

⎛⋅Δ=Δ

c

Lnd I

Cvt (14)

t

VSW

50%

td

t

t

VSW

50%

Vin

t

Vout

0

ΔtΔvn

nominalnosa šumom

Slika 13. Talasni oblici napona na ulazi i izlazu CMOS invertora

Vrednost kašnjenja [43], o čemu će više reči biti u 3. i 5. glavi, kod bafera i elemenata za kašnjenje je definisana izrazom

2SW

c

Ld

VICt ⋅= (15)

iz koga se vidi da je kašnjenje srazmerno izlaznoj kapacitivnosti CL i vrednosti sving (swing) napona VSW a obrnuto srazmerno struji Ic koja puni/prazni izlaznu kapacitivnost.

Normalizovana vrednost džitera se dobija kombinovanjem jednačina (14) i (15) u obliku 222

22

2

42⎟⎟⎠

⎞⎜⎜⎝

⎛ Δ⋅=⎟⎟

⎠

⎞⎜⎜⎝

⎛⋅⎟⎟

⎠

⎞⎜⎜⎝

⎛⋅Δ=

Δ

SW

n

SWL

c

c

Ln

d

d

Vv

VCI

ICv

tt (16)

a posle pojednostavljenja izraza i korenovanja obe strane jednačine dobija oblik

SW

rmsn

d

rmsd

Vv

tt Δ

⋅=Δ

2 (17)

Kada je u pitanju kolo CMOS invertora (slika 14(a)) realizovano u CMOS tehnologiji, osim osnovne funkcije, svaki je od dva tranzistora predstavlja i izvor šuma koji je u modelu opisan sa strujama šuma in1 i in2. Linearni model izlaznog čvora invertora, prikazan na slici 14(b), sadrži izlaznu traskonduktansu, struju šuma i izlazno opterećenje u obliku otpornika RL i kondenzatora CL. Ako izdvojimo samo elemente koji određuju vrednost nivoa napona šuma na izlazu von, dobija se model čija je šema data na slici 14(c). Sumiranjem uticaju oba strujna izvora in1 i in2, preko odgovarajućih prenosnih funkcija H1(f) i H2(f), integracijom u punom opsegu frekvencija [0, ∞], može se odrediti napona šuma kao

∫∞

⎥⎦⎤

⎢⎣⎡ ⋅+⋅=

02

221

21

2)()()()( dffHfifHfiv nnon (18)


17

in1gm1Vgs1 in2gm2Vgs2 CL RL

in1 in2 CL RL

(b)

(c)

Vdd

Vin Vout

(a)

pMOS

nMOS

nMOS pMOS

Vout

Vout

Slika 14. Linearni model invertora u režimu malih signala za računanje napona šuma

Deo napon šuma koji potiče od strujnog izvora in1 se dobija rešavanjem integrala

dfCRfj

RgkTvLL

Lmon

2

0

21 21

4⋅+

⋅⋅⋅= ∫∞

πγ (19)

gde je struja in1 struja šuma data jednačinom (11) a prenosna funkcija H1(f) je vrednost izlazne impedanse, odnosno paralelna veza otpornika RL i kondenzatora CL. Prenosna funkcija ima oblik niskofrekventnog filtra sa jednim realnim polom i graničnom frekvencijom čija je vrednost data kao

LLc CR

f⋅

=π2

1 (20)

Preuređivanjem integrala, jednačina (19), on dobija oblik

df

ffj

RgkTv

c

Lmon 20

221

1

14

+

⋅⋅⋅⋅= ∫∞

γ (21)

a rešenje integrala je

⎟⎟⎠

⎞⎜⎜⎝

⎛⋅

⋅⋅⋅⋅⋅=LL

Lmon CRRgkTv

ππγ

21

24 22

1 (22)

koje posle pojednostavljenja izraza daje srednju vrednost kvadrata napon šuma za oba tranzistora kao

222 ξγ ⋅

⋅=⋅⋅⋅

⋅=

Lv

Lon C

TkAC

Tkv (23)

gde je Av=gm⋅RL naponsko pojačanje invertora i ξ2=2⋅γ⋅Av doprinos šuma. Efektivna vrednost napona je

ξ⋅⋅=

Lrmsn C

Tkv (24)

Varijacija džitera se može dobiti zamenom jednačine (23) u (14) kao 2

22

⎟⎟⎠

⎞⎜⎜⎝

⎛⋅⋅

⋅=Δ

c

L

Ld I

CC

Tkt ξ (25)

a normalizovana vrednost džitera kao

SWLd

rmsd

VCTk

tt 2

⋅⋅⋅

=Δ

ξ (26)

2.3.4. Fazni šum u elementima za kašnjenje i baferima Džiter u elementima za kašnjenje i baferima se može prevesti u fazni šum u frekventnom domenu.

Poznato je da fazni šum u baferima ne menja trenutnu vrednost frekvencije kojom se vrši pobuda, što je


18

najbitnija razlika u odnosu na ring oscilatore sa kojima se linija za kašnjenje porede [84],[96],[97]. U baferima se stvara “beli” spektar faznog šuma (koji pokriva ukupan opseg frekvencija).

td

T0

Δtd

Slika 15. Fazni šum u elementima za kašnjenje i baferima

Dodavanje vremenskog džitera svakoj ivici takta u baferima je uzrok pojave faznog šuma i to je ilustrovano na slici 15. Šum koji se javlja u baferima (termalni ili neki drugi) u toku jednog perioda oscilacije nije u korelaciji sa onim u sledećoj periodi. Varijansa faznog šuma za svaku period je data kao

20

222 )2()(

Ttf dΔ

⋅= πσφ

(27)

pri čemu je 2

dtΔ džiter a T0 perioda pobudnog takta. Ako se ograniči spektar faznog šuma na opseg [–f0/2, f0/2] dobije se aproksimacija spektra snage faznog šuma u ograničenom opsegu frekvencije kao

0

22

0

2

)2()(Tt

ffS dΔ

⋅== πσ

φφ (28)

što je ilustrovano na slici 16.

f

Sφ(f)

0

22

0

2

)2(Tt

fdΔ

⋅= πσ

φ

20f

−20f

Slika 16. Spektar faznog šuma u baferima i elementima za kašnjenje

2.4. PLL

PLL kolo je bazirano na naponski kontrolisanom oscilatoru (VCO – Voltage Control Oscillator). Oscilator se može implementirati na više načina (LC i RC tip oscilatora), ali je zbog poređenja sa DLL kolom najzgodnije usvojiti da je realizovan kao ring naponski kontrolisani oscilator, jer to i jeste čest slučaj u aplikacijama [35]. Ring VCO je, kao i linija za kašnjenje, sastavljen od niza analognih naponski kontrolisanih elementa za kašnjenje vezanih u prsten, tako što je izlaz poslednjeg elementa povezan na ulaz prvog [96]. Dvostruka vrednost sume kašnjenja u elementima određuje trajanje periode oscilovanja, pa je frekvencija oscilovanja

dout tN

f⋅⋅

=2

1 (29)

gde je N broj invertorskih elemenata u ring VCO-u, a td propagaciono kašnjenje jednog elementa. Pri promeni vrednosti kontrolnog napona, Vctrl, dolazi do promene vrednosti kašnjenja td a time i frekvencije oscilatora fout. PLL je kolo sa negativnom reakcijom, koje treba da u stabilnom stanju obezbedi da se referentni signal fref i izlazni signal fout podese na istu frekvenciju i fazno sinhronizuju.


19

SP

FD

UP DOWN

Vctrl

fref

fout

NFF

FazniDetektor

StrujnaPumpa

Nisko-FrekventniFltar

Naponski Kontrolisani OscilatorVCO

Slika 17. Blok šeme arhitekture PLL kola

Arhitektura PLL kola sa slike 17 sadrži: naponski kontrolisani oscilator, VCO, fazni detektor, FD, strujnu pumpu, SP, i niskofrekventni filtar, NFF.

Naponski kontrolisani oscilator, VCO, na svom izlazu obezbeđuje signal frekvencije fout. Taj signal je ujedno i povratni, jer se njegova faza poredi u faznom detektoru (FD) sa fazom referentnog signalom fref, da bi se odredila fazna greška. Strujna pumpa (SP) i niskofrekventni filter (NFF) integrale izlaz faznog detektora (FD) i na taj način je dobijen kontrolni napon, Vctrl, koji upravlja radom naponski kontrolisanog oscilatora (VCO). Kada je PLL u stabilnom stanju, negativna reakcija u povratnoj petlji deluje tako da će doći do potpunog slaganja po frekvenciji i po fazi između izlaznog fout i referentnog fref signala.

2.4.1. Prenosna funkcija PLL kola

FazniDetektor

StrujnaPumpa

θi(s) Naponski KontrolisaniOscilator

Vctrl

Nikofrekventnifiltar

KPD KCP KLP KVCOVPD

ICP

θ0(s)

θ0(s)

Slika 18. Linearizovani model PLL kola za male signale

Ako se gradivni blokovi PLL predstave njihovim linearnim modelima, može se formirati linearni model celog PLL kola za male signale prikazan na slici 18. U ovom modelu se porede referentna i izlazna faza, i u slučaju da dođe do neslaganja njihovih vrednosti koriguje se vrednost kontrolnog napona tako da se dobija

( ) )()()( 0 sKKKssV LPCPPDictrl ⋅⋅⋅−= θθ (30)

pri čemu je KLP(s) prenosna funkcija niskofrekventnog filtra, KCP prenosna funkcija strujne pumpe, KPD prenosna funkcija faznog detektora, a θi i θ0 faze na ulazu i izlazu PLL kola respektivno. Na izlazu naponski kontrolisanog oscilatora se dobija frekvencija koja je u opštem slučaju određena jednačinom

ctrlVCOcout VKff ⋅+= (31)

gde je fc sopstvena frekvencija oscilatora (pri Vctrl = 0), a KVCO osetljivost (strmina modulacije) naponski kontrolisanog oscilatora. Faza izlaznog signala u s domenu je tada

)()(0 sVs

Ks ctrlVCO ⋅=θ (32).

Prenosna funkcija zatvorene petlje PLL kola u s domenu, definisana kao odnos izlazne i ulazne faze, ima oblik


20

)()(

)()()( 0

sFKKKssFKKK

sssH

VCOCPPD

VCOCPPD

iPLL ⋅⋅⋅+

⋅⋅⋅==

θθ (33)

gde niskofrekventni filter petlje integrator sa realnom nulom, čija je prenosna funkcija filtra data kao

ssKsKsF z

FLP1)()( +⋅

⋅==τ (34)

pri čemu je KF pojačanje filtra a τz vremenska konstanta nule prenosa. Posle zamene F(s) iz jednačine (34) u jednačinu (33) prenosna funkcija PLL kola ima oblik

FVCOCPPDzFVCOCPPD

zFVCOCPPD

i KKKKsKKKKssKKKK

sssH

⋅⋅⋅+⋅⋅⋅⋅⋅++⋅⋅⋅⋅⋅

==τ

τθθ

20 )1(

)()()( (35)

što je sistem drugog reda koji u opštem slučaju ima oblik

22

20

22

)()()(

nn

nn

i sss

sssH

ωωξωωξ

θθ

+⋅⋅⋅++⋅⋅⋅

== (36)

pri čemu je faktor prigušenja ξ u ovom slučaju jednak

znτωξ21

= (37)

a sopstvena (prirodna) frekvencija petlje određena kao

FVCOCPPDn KKKK ⋅⋅⋅=ω (38)

2.4.2. Džiter u ring naponski kontrolisanom oscilatorima U ring naponski kontrolisanim oscilatorima džiter se može odrediti kao suma svih džitera koji nastaju u

invertujućim elementima od kojih je ring oscilator sastavljen (slika 19(a)). Kada je poznata vrednost izlaznog džitera oscilatora može se odrediti i nivo džitera na izlazu PLL kolu u koje je ugrađen analizirani oscilator.

fout

Vctrl

I1 I2 IN

(a)

0 (b) t

idealnavremenska baza

vremenska bazasa džiterom

2

to ttΔ

t(c)

0

2Ttnagib VCOΔ=

propusniop seg

)(2

ttto tΔ

Slika 19. Džiter u naponski kontrolisanim oscilatorima

Za ring naponski kontrolisani oscilator koji je sastavljen od N invertorskih stepena, pri čemu N mora biti neparan broj da bi se ispunio uslov oscilovanja, period oscilovanja je dat kao [96]

T0 = 2N⋅td (39).


21

Ako si izvori šuma koji deluju na pojedinačne invertore međusobno nezavisni, tada ukupna varijansa

džitera za naponski kontrolisani oscilator 2

VCOtΔ u toku jedne periode oscilovanja ima vrednost 22

2 dVCO tNt Δ⋅=Δ (40)

gde je 2

dtΔ varijansa džitera na nivo jednog invertora. Ako se uzme u razmatranje više perioda oscilovanja

ukupna vremenska greška 2

tottΔ za vremenski interval od [t=0, t] iznosi

tT

tt VCOtot ⋅

Δ=Δ

0

22

(41).

Na slici 19(b) su uporedno prikazani idealni signal i signal dobijen na izlazu naponski kontrolisanog

oscilatora sa džiterom. Varijansa džitera 2

tottΔ se razlikuje od ciklus-po-ciklus džitera 2

VCOtΔ i predstavlja nagomilavanje džitera u vremenskom intervalu od 0 do t, što je prikazano na slici 19(c). Ako kod oscilatora dođe do poremećaja u fazi u toku jednog perioda, taj se poremećaj prenosi kao pomeranje startne tačke za sledeći period oscilovanja. U slučaju nezavisnog (nekorelisanog) šuma u kolu varijansa vremenske greške u kolu raste linearno posle svakoga ciklusa oscilovanja. Ukupna vremenska greška u dužem vremenskom periodu, teoretski teži beskonačnosti ali kako je propusni opseg frekvencija ograničen, ukupna vremenska greška ima limitiranu vrednost.

2.4.3. Fazni šum u ring naponski kontrolisanom oscilatorima Fazni šum se može opisati kao slučajna varijacija faze, a u pitanju je ista proces koji je u vremenskom

domenu opisan kao džiter. Ciklus-po-ciklus džiter u oscilatoru je vremenska greška ΔtVCO koja je nastala u toku trajanja jedne periode čija je nominalna vrednost T0 (vidi sliku 20).

Δ tVCO

Τ0+Δ tVCO

Slika 20. Ciklus-po-ciklus džiter u oscilatoru

Pretpostavimo da je vremenska greška u jednom periodu oscilovanja nezavisna i nekorelisana sa greškom u ostalim periodima. Veza između vremenskog džitera i faznog šuma tada pokazuje da je fazni šum proporcionalan normalizovanoj varijansi vremenskog džitera, odnosno da je

2

020)( ⎟⎟

⎠

⎞⎜⎜⎝

⎛ Δ⋅= −

Tt

fffS rmsVCO

φ (42)

Opšta relacija koja povezuje vremenski džiter i fazni šum, može se zapisati kao

∫∞

=Δt

tot dffStt/1

2)()( φ (43)

2.5. Poređenje DLL i PLL kola

Na osnovu opisanih arhitektura i principa rada DLL i PLL kola, kao i na osnovu postavljenih modela, može se izvršiti poređenje osobina ova dva važna kola. PLL kolo je poznato kao kolo koje se koristi za sintezu frekvencije, pri čemu je veoma važna sposobnost PLL da vrši umnožavanje frekvencije referentnog takta [84]. Nasuprot tome, konvencionalno DLL kolo nema sposobnost umnožavanja frekvencije jer ne sadrži oscilator. Ipak, postoje aplikacije sa modifikovanim DLL kolom, koje može da vrši umnožavanje frekvencije a opisano je u glavi 4, [85]. Mada se oba kola sastoje od sličnih blokova (razlika je u tome što se kod DLL kola koristi linija za kašnjenje a kod PLL naponski kontrolisani oscilator) smatra se da je DLL kolo jednostavnije za analizu. Ovo se jasnije vidi kada se uporede prenosne karakteristike iz modela oba kola. PLL ima prenosnu karakteristiku drugog (ili višeg) reda dok je kod DLL prenosna funkcija prvog reda. Iz ovoga sledi da je DLL kolo apsolutno stabilno, a da se pri projektovanju PLL kola mora voditi računa o tome da je ispunjen uslov stabilnosti. Vreme potrebno da kolo uđu u stabilan radni režim je kraće kod DLL kola i


22

to je posledica nižeg reda prenosne funkcije. Opseg regulacije je daleko širi kod oscilatora nego kod linije za kašnjenje pa je sa stanovišta opsega regulacije PLL u prednosti.

Tabela 2. Karakteristike DLL i PLL kola Operativne karakteristike DLL PLL umnožavanje frekvencije (frequency multiplication) ne da

arhitektura petlje (analiza) jednostavna složena

prenosna funkcija prvog reda drugog ili višeg reda

stabilnost apsolutna uslovna vreme hvatanja (locking time) kratko dugačko

opseg regulacije kašnjenja (delay range) ograničen neograničen

totalni džiter (tracking jitter) mali veliki

Uporedno date osobine oba kola su prikazane u obliku tabele 2. Ovde još treba istaći značajnu

superiornost DLL kola kada je u pitanju nivo izlaznog džitera. Ovo je posledica problema nagomilavanja džitera u oscilatorima, dok linije za kašnjenje nemaju ovaj nedostatak. Uporedni rezultati određivanja nivoa izlaznog džitera u oba kola, dat je u nastavku teksta.

2.5.1. Džiter u DLL i PLL kolima Džiter na izlazu PLL kola je dominantno određen sa nivoom džitera u naponski kontrolisanim

oscilatorom a na izlazu DLL kola određen sa nivoom džitera u naponski kontrolisanim linijama za kašnjenje. Ograničeni propusni opsezi PLL i DLL kola pomažu da se redukuje nivo izlaznog džitera. Pojednostavljeni linearni model PLL i DLL kola u režimu malih signala, koji prikazuju i prisustvo šuma u izlaznom signalu dat je na slici 21.

Fazni Detektor

Strujna Pumpa

Di(s)Linija za Kašnjenje

Nikofrekventni filtar

KPD KCP KLPKDL

0(s)

D0(s)

Dn(s)

Fazni Detektor

Strujna Pumpa

i(s) Naponski Kontrolisani Oscilator

Nikofrekventni filtar

KPD KCP KLPKVCO

0(s)

0(s)

n(s)(a)

(b) Slika 21. Pojednostavljeni model DLL (a) i PLL (b) kola sa izvorom šuma

Da bi se opisao vremenski džiter u PLL treba imati u vidu i osobinu nagomilavanja džitera u naponski kontrolisanim oscilatorima, što je opisano u naslovu 2.4.2. Izlazni džiter naponski kontrolisanog oscilatora koji nije vezan u faznu povratnu spregu vremenom raste jer se vremenska greška iz svakog perioda oscilovanja dodaje na prethodnu grešku.

U [96] je pokazano ukupni izlazni džiter PLL posle dovoljno dugog vremenskog intervala dostiže vrednost od

222VCOPLL tt Δ⋅=Δ α (44)


23

gde je PLLref ωωα 2≅ faktor akumulacije džitera, ωref frekvencija referentnog takta a ωPLL propusni opseg

PLL kola. Tipične vrednosti faktor akumulacije džitera α dostiže vrednosti od 10-100. Jednačina (44) pokazuje da je totalni izlazni džiter PLL kola umnoženi ciklus-po-ciklus džiter naponski kontrolisanog oscilatora. Iz ovoga sledi da kod PLL kola za razliku od oscilatora nagomilavanje džitera ograničeno propusnim opsegom petlje, što je ilustrovano na slici 22.

Kod DLL kola takt prolazi kroz lanac od N naponski kontrolisanih elementa za kašnjenje, čije je ukupno kašnjenje jednako trajanju jedne periode pobudnog referentnog takta. Ako pri prolasku kroz jedan od elementa za kašnjenje u toku jednog ciklusa nastane greška Δtd, pri prolasku kroz liniju od N elemenata doći će do sumiranja vremenske greške koja će tada imati vrednost

222dDLDLL tNtt Δ⋅=Δ=Δ (45)

gde je 2

DLtΔ vremenska greška u liniji za kašnjenje od N elementa, a ujedno ima istu vrednost kao i

vremenska greška DLL kola, 2

DLLtΔ . Kod linija za kašnjenje i DLL kola, nema prenošenja vremenske greške u sledeći period, jer se svaki pojedinačni ciklus formira od referentnog takta bez povratnog uticaja izlaznog signala. To znači da je totalna vrednost džitera, kod DLL kola, ista kao i vrednost ciklus-po-ciklus džitera. Izrazi za džiter PLL i DLL kola (jednačine (44) i (45)) se razlikuju po tome što kod izraza za DLL kola ne postoji faktor akumulacije džitera α, pa zato DLL kolo obezbeđuje superiornije džiter performanse. Ovo je ilustrovano na slici 22, gde su uporedno pokazane vrednosti džitera u PLL i DLL kolu,

2PLLtΔ i

2DLLtΔ respektivno.

22, DLLPLL tt ΔΔ

t

222VCOPLL tt Δ⋅=Δ α

PLL

ref

ωω

α2

≅

22dDLL tNt Δ⋅=Δ

Slika 22. Džiter u PLL i DLL kolu

2.6. Zaključak

U ovom poglavlju disertacije su opisane arhitekture DLL kola u svim poznatim varijantama (analogna, digitalna i hibridna) i objašnjen je princip njihovog funkcionisanja. Blokovi koji čine DLL kola opisani su na funkcionalnom nivou, zasada bez detalja oko njihove implementacije. Definisani su i opisani modeli DLL kola u frekvencijskom s–domenu i diskretnom z–domenu. U oba slučaja to su linearni modeli koji važe u režimu malih signala. Osim ova dva osnovna modela, opisan je i model džitera i faznog šuma u elementima za kašnjenje kao i celog DLL kola.

Zbog sličnosti arhitektura DLL i PLL kola, nameće se potreba za poređenjem njihovih svojstava i postavlja dilema, koje od ova dva kola je pogodnije za datu aplikaciju. Zbog toga je u ovoj glavi ukratko opisana arhitektura PLL kola i dat njen linearni model u s–domenu. Takođe, dat je i model džitera i faznog šuma u naponski kontrolisanim oscilatorima, kao i celog PLL kola. Na osnovu opisa arhitektura, modela i oblika prenosnih funkcija, stvoreni su uslovi za procenu karakteristika DLL kola, kao i za njihovo poređenje sa karakteristikama PLL kola.

Iz arhitekture DLL kola može se uočiti da je ono relativno jednostavno kolo, koje ne sadrži elemente kritične za implementaciju u VLSI tehnologiji (kao što su velike otpornosti i kapacitivnosti, kao i induktivnosti). Kritični elementi su izbegnuti jer DLL kolo ne sadrži oscilator a niskofrekventni filtar se sastoji od samo jednog kondenzatora male kapacitivnosti. PLL kolo ima oscilator, a niskofrekventni filter sadrži velike kapacitivnosti i otpornost, pa se elementi kritični sa stanovišta VLSI realizacije ne mogu uvek izbeći.

Druga ključna prednost proizilazi iz modela DLL kola, gde je pokazano da je prenosna funkcija prvog reda, pa je iz tog proizilazi da je vreme odziva DLL kola kao i vreme potrebno za uspostavljanje stabilnog


24

radnog režima kraće a da je pri tome kolo apsolutno stabilno. S druge strane, PLL ima prenosnu funkciju drugog (ili višeg) reda, što usporava odziv kola i čini ga potencijalno nestabilnim.

Na osnovu modela koji opisuje nivoi džitera i faznog šuma u elementima za kašnjenje i naponski kontrolisanim oscilatorima, kao i na osnovu modela izlaznog džitera DLL i PLL kola, pokazana je superiornost DLL kola u odnosu na PLL. Pokazano je da je DLL otporan na nagomilavanje džitera koje je karakteristično za oscilatore, pa i za PLL kolo čiji je rad zasnovan na njihovoj primeni. Upravo nizak nivo džitera predstavlja jednu od najznačajnijih prednosti DLL kola.

3. Komponente DLL kola 3.1. Uvod

DLL je složeno kolo, sastavljeno od više komponenti od kojih svaka pojedinačno predstavlja projektantski izazov. Zbog značajnog povećanja složenosti i brzine digitalnih VLSI integrisanih kola, DLL kolo je postalo veoma aktuelno za praktičnu primenu. U literaturi je prisutno od početka devedesetih veka prošlog veka, što je relativno kratak period. Ako izuzmemo liniju za kašnjenje digitalnih signala, ostale komponente DLL kola su istraživane i primenjivane u praksi i znatno ranije jer su već bile korišćene u raznim aplikacijama, a pre svega u PLL kolima. Postoji očigledna sličnost arhitektura DLL i PLL kola, dok je razlika među njima u tome što DLL sadrži liniju za kašnjenje a PLL oscilator.

Komponente DLL su: Linija za kašnjenje, Fazni detektor, Strujna pumpa, Niskofrekventni filtar,

od kojih svaka pojedinačno značajno utiče na performanse kola. Osim osnovnih komponenti DLL kola postoje i dodatna kola i komponente koja sa DLL čine jedinstvenu

celinu u pogledu funkcionalnosti i realizacije, a bazirana su na kolima za kašnjenje. DLL kolo se koristi da podešavanjem kašnjenja izvrši sinhronizaciju referentnog i izlaznog signala i utiče samo na fazu signala. Da bi se u potpunosti kontrolisao kvalitet taktnih signala potrebno je korigovati i njihov oblik. Za oblik pravougaonih signala su bitne dve karakteristike, vreme uspostavljanja rastuće i opadajuće ivice i odnos trajanja impulsa i pauze signala.

Propuštanjem takta kroz liniju za kašnjenje rešava se problem košenja takta. Zahvaljujući pojačanju koje ima niz od velikog broja elementa koji čine liniju za kašnjenje i činjenici da upotrebljeni elementi ne trpe velika kapacitivna opterećenja (kakva postoje u distributivnoj mreži) značajno se skraćuje vreme uspostavljanja rastuće i opadajuće ivice takta. Na taj način takt ponovo dobija pravougaoni oblik i eliminiše se problem košenja takta.

Kako se radi o taktnim signalima pravougaonog oblika, pri njihovom prostiranju kroz distributivnu mrežu dolazi do poremećaja odnosa impuls pauza usled nebalansiranosti karakteristike P-kanalnog i N-kanalnog tranzistora u baferima. Usled toga dolazi do sužavanja i širenja impulsa, što u najgorem slučaju može da dovede do potpunog gubitka (nestajanja) takta u distributivnoj mreži. Korekcija širine impulsa je zasnovana na kolu koje unose različito kašnjenje prednjoj i zadnjoj ivici takta. Kako se u DLL već koriste elementi za kašnjenje, oblik taktnih impulsa i kašnjenje mogu da se koriguju zajedničkim komponentama. Da bi se korekcija širine impulsa vršila automatski formira se kontrolna petlja koja se zove petlja za kontrolu širine impulsa (Pulse–With Control Loop – PWCL). O ovoj petlji će biti više reči u četvrtom poglavlju.

U ovom poglavlju bi će dat pregled standardnih i najkarakterističnijih rešenja iz literature za realizaciju DLL kola i to za svaki blok DLL i prateća kola posebno. Najopširnije će biti opisane linije i elementi za kašnjenje a naročito one koje pripadaju grupi analognih. Biće će opisana realizacija i princip rada faznog detektora, kao i strujne pumpe i niskofrekventnog filtra. Od pratećih kola, najznačajniji je korektor širine impulsa (Duty Cycle Corector – DCC), pa će i o njemu biti reči na kraju ovog poglavlja.

3.2. Linije za kašnjenje

Elementi sa promenljivim kašnjenjem su kola čija je struktura slična invertoru a koriste se da proizvedu fino, kontrolisano kašnjenje u veoma brzim digitalnim integrisanim kolima. Oni su gradivni blokovi u mrežama za distribuciju takta u VLSI kolima i sistemima, a koriste se da definišu vremenske reference za prenos podataka. Često se, u brzim integrisanim kolima, osim za kompenzaciju kašnjenja, koriste i za eliminaciju košenja takta (clock skew). Jedan element za kašnjenje samostalno može da proizvede malu vrednost i uzak opseg regulacije kašnjenja. U cilju dobijanja šireg opsega regulacije, niz elemenata se vezuje na red i tako grade liniju za kašnjenje. Kada grupa elemenata formira liniju za kašnjenje, opseg regulacije i


26

vrednost kašnjenje linije u odnosu jedan element se poveća onoliko puta koliki je broj elementa koji čine liniju.

Za aktivne elemente i linije sa promenljivim kašnjenjem postoje brojne aplikacije u poluprovodničkoj VLSI tehnologiji. Sastavni su deo u DLL (Delay Locked Loops) [47]-[94], poli-faznog generatora takta [30],[72],[75],[89], umnožavača frekvencije [84]-[87], konvertora za digitalizaciju vremena (Time-to-Digital Converters - TDC) [113]-[127], u kolima za sinhronizaciju i praćenje PN koda [74],[77],[81], kod primopredajnika sa proširenim spektrom [81], kolima za korekciju širine impulsa (Pulse-Width Control Loop - PWCL) [106]-[111], ring oscilatorima i naponski kontrolisanim oscilatorima (Voltage Controlled Oscillator – VCO) u PLL [35],[70],[89],[90], itd.

Linije za kašnjenje su mogu podeliti na: naponski kontrolisane [56]-[73], digitalno kontrolisane [47]-[53], i hibridne, koje koriste kombinovanu analognu i digitalnu tehniku kontrole kašnjenja [62],[91],[132].

Unutar ograničenog opsega regulacije, analogni elementi su pogodni za finu regulaciju kašnjenja. Nasuprot tome, digitalni elementi za kašnjenje su pogodni za grubu regulaciju kašnjenja ali u širem opsegu od analognih. I na kraju, hibridni elementi za kašnjenje objedinjuju dobre osobine oba osnovna tipa, širok opseg regulacije digitalnih i finu regulaciju analognih elementa za kašnjenje.

3.3. Analogno kontrolisane linije za kašnjenje

Struktura analogno kontrolisane linije za kašnjenje [43] je data na slici 23. Ona se sastoji od n kaskodno vezanih elementa za kašnjenje, EKi, i=1,...,n, pri čemu je kašnjenje svakog pojedinačnog elementa i cele linije određeno vrednošću kontrolnog napona Vctrl.

CLKoutCLKin

Vctrl

EK1 EKn-1EK2 EK3 EKnEKn-2 Slika 23. Analogna linija za kašnjenje

Elementi od kojih je sačinjena linija za kašnjenje su skoro uvek jednostavna kola koja imaju strukturu invertora ili bafera. Kontrolni napon u elementima za kašnjenje utiče na položaj radne tačke ili menja vrednost impedanse u kritičnim tačkama. To dovodi do promena u dinamičkim karakteristikama elemenata za kašnjenje, pa menja i vrednost propagacionog kašnjenja. Vrednost kašnjenja jednog elementa je mala (ne veći od nekoliko nano sekundi) a opseg regulacije još je manji. Zato je za većinu aplikacija potrebno sačiniti liniju od većeg broja elemenata da bi se dostiglo potrebno vrednost kašnjenja i odgovarajući opseg regulacije.

Najčešće, analogne linija za kašnjenje se realizuje od kapacitivno opterećenih (shunt capacitor) [63]-[65] i strujno oslabljenih (current starved) [56]-[63] elemenata za kašnjenje. Iz ova dva osnovna tipa analognih elementa za kašnjenje je izveden čitav niz drugih rešenja ali je za sve njih zajedničko da regulaciju kašnjenja vrše ili ograničavanje struje u kolu ili promenom kapacitivne impedanse.

3.3.1. Strujno oslabljeni element za kašnjenje Standardnu realizacija strujno oslabljenog elementa za kašnjenje prikazana je na slici 24. Kako se vidi sa

slike, naponski kontrolisani element za kašnjenje je implementiran sa dva invertorska stepena. Tranzistori M1 i M2 čine prvi stepen, a tranzistori M5 i M6 drugi invertorski stepen. Tranzistori M3 i M4, iz prvog stepena, rade kao strujni ponor (sink) i izvor (source) respektivno. Struje tranzistora M4 i M3 odgovaraju strujama punjenja odnosno pražnjenja izlazne parazitne kapacitivnosti CL. Kondenzator CL se puni za vreme rastuće i prazni za vreme opadajuće ivice na izlazu prvog stepena (invertora).

Bias kolo je sastavljeno od tranzistora M7, M8 i M9 i koristi se da obezbedi korektnu polarizaciju tranzistora M3 i M4. Bias naponi VPbias i VNbias definišu struje tranzistora M3 i M4 respektivno u zavisnosti od kontrolnog napona Vctrl. Kvalitet bias kola kod strujno oslabljenih elementa za kašnjenje ima važnu ulogu jer mora da da obezbedi balansiranu regulaciju struja drejna tranzistora M3 i M4 (id3 i id4), pri različitim radnim uslovima (varijaciji napona napajanja, temperature i tehnologije). Ako struje punjenja i pražnjenja kondenzatora CL, id4 i id3, imaju različitu vrednost doći će do razlike u kašnjenju prednje i zadnje ivice

Komponente DLL kola

27

signala. To znači da će biti promenjen odnos impuls-pauza, tj. da će doći do promene oblika signal pri prolasku kroz liniju za kašnjenje.

VP bias

in out

M1

M2

M3

M4

M5

M6

M7

M9

M8

Vdd

VddVdd

VN bias

Vctrl

BIASkolo

Slika 24. Strujno oslabljeni element za kašnjenje

Invertor koji predstavlja drugi stepen, i koji je sastavljen od tranzistora M5 i M6, takođe unosi dodatno kašnjenje. Međutim, kašnjenje nastalo u drugom stepenu je za red veličine manje od onog koje se dobija u prvom stepenu, pa će u daljoj analizi biti zanemareno. Treba znati da se uloga drugog stepena (invertora) sastoji u obezbeđivanju neinvertorske prenosne funkcije celog elementa za kašnjenje. Takođe, u drugom stepenu se vrši uobličavanju izlaznog signala, tj. koriguje se zakošenost prednje i zadnje ivice izlaznog impulsa.

in out

CL

W3/L3

W4/L4

M3

M4

id3

V0M2

M1

Vdd

VP bias

VN bias

id4

Slika 25. Pojednostavljena šema strujno oslabljenog elementa za kašnjenje

Na slici 25 je dat pojednostavljeni model strujno oslabljenog elementa za kašnjenje. Na osnovu njega može da se postavi analitički izraz za kašnjenja. Da bi ovo uradili na jednostavniji način uvodi se više pretpostavki, kao:

da su tranzistori M1 i M2 idealni prekidači, da su struje id3 i id4 identične, da je kašnjenje drugog invertora za red veličine manje od prvog, pa se zbog toga može zanemariti.

Struju tranzistora M3 u zavisnosti od bias napona VNbias može se odrediti kao

( ) ( )232

3

33 22 tnNbiastnNbias

oxnd VVkVV

LWCi −=−

⋅=

μ (46)

gde su: μn , Cox i Vtn – tehnološki parametri; W3 –širina; L3 – dužina kanala tranzistora M3. Ako pretpostavimo da signal in bio nizak a onda je u trenutku t=0 postao visok. Zatvara se prekidač M1 i

strujom id3 se prazni kondenzator CL koji je u trenutku t=0 napunjen na napon napajanja V0(t=0)=Vdd. Da bi se promenilo stanje na izlazu drugog invertora, out, napon na kondenzatoru CL treba da padne do polovine napona napajanja, tj. V0(td)=Vdd /2. Ovo se može zapisati u obliku diferencijalne jednačine


28

30

dL idt

dVC =⋅− (47)

čije je rešenje

23 dd

L

dd VC

it=

⋅ (48)

a kašnjenje td na osnovu jednačine (48) iznosi

( )2332 tnNbias

ddL

d

ddLd VVk

VCiVCt

−

⋅=

⋅⋅

= (49)

Jednačina (49) pokazuje da postoji nelinearna veza između VNbias odnosno kontrolnog napona Vctrl i ostvarenog propagacionog kašnjenja td u strujno oslabljenom elementu za kašnjenje.

Tipična karakteristika regulacije propagacionog kašnjenja strujno oslabljenog elementa za kašnjenje u zavisnosti od kontrolnog napona Vctrl je data na slici 26. Ova karakteristika je dobijena Spice simulacijom uz korišćenje modela za 1.2μm CMOS tehnologiju i napon napajanja Vdd=5V. Kao što se može videti sa slike 26, opseg regulacije kašnjenja je relativno širok a karakteristika nelinearna.

Slika 26. Zavisnosti kašnjenja td od kontrolnog napona Vctrl za strujno oslabljeni

element za kašnjenje

Strujno oslabljeni element za kašnjenje ima sposobnost da proizvede relativno veliko kašnjenje kao i širok opseg fine regulacije kašnjenja. Sam element je jednostavan za realizaciju i zauzima malu površinu na čipu, a takođe ima malu potrošnju energije i otporan je na smetnje iz napajanja jer se strujno napaja. Kao i svi ostali analogni elementi za kašnjenje ima izrazito nelinearnu karakteristiku zavisnosti kašnjenja od kontrolnog napona.

Ako se pri projektovanju ne izvrši precizno uparivanje karakteristika P-kanalnih i N-kanalnih tranzistora, doći će do razlike u kašnjenju prednje i zadnje ivice, što će izazvati izobličenje impulsa, tj. promenu njegove širine. Veliki značaj za korektan rad strujno oslabljenog elementa za kašnjenje ima bias kolo. Ono je neophodno jer se kontrolnim naponom ne mogu direktno i istovremeno upravljati radom P-kanalnih i N-kanalnih tranzistora. Sa druge strane, ovaj tip elementa za kašnjenje je veoma pogodan za realizaciju elementa za korekciju širine impulsa jer je lako poremetiti simetriju u kašnjenju prednje i zadnje ivice.

3.3.2. Kapacitivno opterećeni element za kašnjenje Kapacitivno opterećeni element za kašnjenje, slika 27, je invertor sa kapacitivnom impedansom na izlazu.

Tranzistori M3 i M7, na šemi sa slike 27, rade kao linearni otpornici i ograničavaju struju punjenja i pražnjenja CMOS kondenzatora M4 i M8. Kada se pod dejstvom kontrolnog napona Vctrl promeni otpornost tranzistora M3 i M7, dolazi do promene izlazne impedanse invertora, što za posledicu ima promenu vrednosti kašnjenja.

Za regulaciju kašnjenja kod kapacitivno opterećenog elementa nije potrebno da postoji bias kolo već se kontrolni napon Vctrl dovodi direktno na gejtove tranzistora koji rade kao linearni otpornici (M3 i M7).

Komponente DLL kola

29

Mehanizam izazivanja kašnjenja je identičan i za prednju i zadnju ivicu impulsa što navodi na zaključak da je nivo izobličenja (promene širine impulsa) kod ovog elementa za kašnjenje mali.

Slika 27. Šema kapacitivno opterećenog elementa za kašnjenje

Procena vrednosti kašnjenja td kod kapacitivno opterećenog elementa se može da napravi na osnovu vremenske konstante τ [29]

)()( outinvoutinvtottot CCRRCR +⋅+=⋅=τ (50)

gde ukupna otpornost Rtot odgovara rednoj vezi izlazne otpornosti invertora Rinv i otpornosti Rout (tranzistori M3, M7) a ukupna kapacitivnost Ctot paralelnoj vezi parazitne kapacitivnosti invertora Cinv i izlazne kapacitivnosti Cout (tranzistori M4, M8). Ako se pretpostavi da je dužina kanala L kod svih tranzistora ista i da odgovara minimalnoj vrednosti za datu tehnologiju, širina kanala W kod invertora bi morala biti znatno veća od one koju imaju tranzistori koji rade kao linearni otpornici. Na taj način se postiže veća vremenska konstanta, tj. veća vrednost kašnjenja.

Kapacitivnost MOS kondenzatora zavisi od tehnoloških parametara i njegovih dimenzija [21],[22]. Može se odrediti izrazom

LWt

Cox

r ⋅⋅⋅

=εε0 (51)

gde je ε dijalektična konstanta, tox debljina dijalektika, W širina i L dužina kondenzatora. Tipične vrednost ostvarenog kapaciteta je reda veličine oko fF/μm2.

Tranzistori koji su redno vezani sa MOS kondenzatorima rade u linearnom režimu i ponašaju se kao otpornici čija se otpornost menja od kontrolnog napona Vctrl. Struja MOS tranzistora u linearnom režimu je određena izrazom

( ) ( ) dstgsdsdstgsoxd VVVkVVVVL

WCI ⋅−⋅≅⎥⎦⎤

⎢⎣⎡ −⋅−⋅⋅⋅= 2

21μ (52)

gde su μ, Cox, Vt tehnološki prametri, W i L geometrijske dimenzije tranzistora, Vgs napon između gejta i sorsa a Vds napon između drejna i sorsa MOS tranzistora. Otpornost tranzistora između drejna i sorsa, kada on radi u linearnom režimu, iznosi

( )tgs

ds

dds VVk

dUdIR

−⋅==

11 (53)

Tipična karakteristika regulacije propagacionog kašnjenja kapacitivno opterećenog elementa u zavisnosti od kontrolnog napona Vctrl je data na slici 28. Ova karakteristika je dobijena Spice simulacijom uz korišćenje modela za 1.2μm CMOS tehnologiju i napon napajanja Vdd=5V. Sa slike 28 se može videti da su ostvarene vrednosti kašnjenja i opseg regulacije mali a karakteristika nelinearna.

Kapacitivno opterećenog elementa za kašnjenje su jednostavna kola sa malom potrošnjom i veoma jednostavnim upravljanjem kašnjenjem. Regulacija kašnjenja se vrši direktno kontrolnim naponom pa bias kolo nije potrebno. Pogodni su za veoma finu regulaciju kašnjenja i ne menjaju širinu impulsa koji prolaze kroz njega, jer približno podjednako kasne prednju i zadnju ivicu.


30

Slika 28. Zavisnost kašnjenja od kontrolnog napona kod kapacitivno opterećenog

elementa za kašnjenje

Međutim, problem predstavlja mala vrednost kašnjenja kao i uzak opseg regulacije kašnjenja koje se dobijaju sa ovom vrstom elementa. Za veće vrednosti kašnjenja im je neophodan veliki izlazni kondenzator, za čiju realizaciju je potrebna prilično velika površina na čipu, znatno veća od invertora ili celog strujno oslabljenog elementa za kašnjenje. Ima nelinearnu karakteristiku promene kašnjenja od kontrolnog napona i osetljiv je na šum, koji najčešće dolazi iz napajanja.

3.3.3. Ostali analogni elementi za kašnjenje U literaturi [31],[35],[92] je opisan veći broj rešenja za analogne elemente za kašnjenje, koja su nastala

kao modifikacija osnovnih tipova i svoj rad zasnivaju na ograničavanju struje u kolu ili menjanju kapacitivne impedanse. Najveći broj rešenja se zasniva na ograničavanju struje, dok se parazitne kapacitivnosti u kola koriste za dobijanje vremenske konstante kašnjenja.

Tako se osnovno kolo strujno oslabljenog elementa za kašnjenje javlja u dva oblika, čije su šeme pokazane na slici 29. Na slici 29(a) je pokazana varijanta sa prekidačima na izlazu (output-switch) a na slici 29(b) varijanta sa prekidačima na napajanju (power-switch) [133]. Ovo su dve slične šeme, koje daju približno iste vrednosti kašnjenja i opsega regulacije. Šema sa slike 29(a), sa prekidačima na izlazu, se daleko češće sreće u literaturi. Baš zato treba istaći da analiza pokazuje da postoji izvesna prednost na strani verzije sa prekidačima na napajanju (slika 29(b)). Kada su prekidači vezani prema izlazu, dolazi do preslušavanja takta sa ulaza na izlaz preko parazitne kapacitivnosti prekidača, što se ne dešava kada su prekidači vezani prema napajanju. Takođe, radni režim strujnih tranzistora je stabilniji kada je prekidač u sorsu nego kada je u drejnu. Ovo doprinosi boljoj balansiranosti između struja punjenja i pražnjenja izlazne parazitne kapacitivnosti.

in out

M1

M2

M3

M4

M5

M6

Vdd

Vdd

VBP

VBN

in

out

M1

M2

M3

M4

M5

M6

Vdd

Vdd

VBP

VBN

(a) (b)

Slika 29. Strujno oslabljeni elementa za kašnjenje sa prekidačima prema (a) izlazu i (b) napajanju

Komponente DLL kola

31

U elementima za kašnjenje nije uvek neophodno ograničiti i struju punjenja i struju pražnjenja izlazne kapacitivnosti. Moguće je, kao u primeru sa slike 30 [61], ograničiti samo struju pražnjenja što će proizvesti povećano kašnjenje samo zadnje ivice signala. Element za kašnjenje, sa slike 30, je kolo koje se sastoji od dva identična invertorska stepena. Kašnjenje zadnje ivice u prvom invertoru će se posle prolaska kroz drugi invertor pretvoriti u kašnjenje prednje ivice izlaznog out signala. Kada se u drugom invertoru zakasni i zadnja ivica out signala dobija se korektan element sa približno istom vrednošću kašnjenja prednje i zadnje ivice signala, koji ne menja oblik impulsa.

Specifičnost ovog rešenja je i u tome što je regulacija struje pražnjenja izlazne kapacitivnosti ograničena na usku oblast vrednosti. Paralelno sa kontrolnim tranzistorima M3 i M7 postavljeni su tranzistori M4 i M8 čiji su gejtovi vezani za napon napajanja Vdd. Na taj način najveći deo struje pražnjenja prolazi kroz tranzistore M4 i M8 i ne zavisi od vrednosti kontrolnog napona Vctrl. Ovde se radi o specifičnoj aplikacije [61] u kojoj je bilo potrebno ostvariti malo kašnjenje (<1ns) i veoma finu regulaciju u opsegu od nekoliko stotina piko sekundi.

M3

Vdd

M4

Vdd

Vctrl

in

M7

Vdd

M8

Vdd

out

M1

M2 M6

M5

Slika 30. Elementa za kašnjenje sa kontrolom struje pražnjenja

Elementi za kašnjenje mogu imati i diferencijalni ulaz i izlaz [31],[35],[92],[132]. Primeri diferencijalnih šema dati su na slici 31, sa kojih se vidi da imaju strukturu leča a da se kašnjenje reguliše preko struje tranzistora M5 i M6, odnosno kontrolnog napona Vctrl. Diferencijalna šema omogućava bolju usklađenost kašnjenja prednje i zadnje ivice i veću otpornost na šum zbog histerezisa. Kako tranzistori M5 i M6 stalno vode, kroz ove elemente stalno teče struja pa su energetski nepovoljni. Sa druge strane, ta stalno prisutna struja omogućava fina podešavanja malih vrednosti kašnjenja. Na slici 31(a) je pokazan element sa diferencijalnim ulazom i izlazom [132], dok je na slici 31(b) diferencijalna šema, dodavanjem invertora, pretvorena u šemu sa jednim ulazom i izlazom [92].

out B

M6Vdd

in A

out A

in B

Vdd Vdd

VctrlM5

M3 M4

M1 M2

out

Vdd

in

Vctrl M5

M1 M3 M4 M2

M6

EN

(b)(a)

Slika 31. Šeme diferencijalnih elemenata za kašnjenje

Alternativno rešenje za diferencijalni element za kašnjenje dato je na slici 32. Kod ovog rešenja se promenom nivoa pozitivne reakcije u leču (tranzistori M3, M4, M7 i M8) vrši regulacija kašnjenja [134]. Strujni izvori, tranzistori M5 i M6, koji daju fiksnu vrednost struje, paralelno su vezani tranzistori M3 i M4 koji su deo leč kola. Kada je kontrolni napon Vctrl nizak, tranzistori M7 i M8 preko koji se formira unakrsna veza u leču imaju visoku otpornost, pa je nivo pozitivne reakcije u leču je mali. To čini leč slabim, promenu na izlazima lakom, a vrednost kašnjenja malom. Kada je kontrolni napon Vctrl visok, tranzistori M7 i M8 imaju malu otpornost, pa je nivo pozitivne reakcije u leču veliki. Leč je tada jak, promena na izlazima teža, a vrednost kašnjenja veća. I za ovu vrstu elementa za kašnjenje važi da diferencijalna šema povećava otpornost na šum, a prisustvo leča i pozitivne reakcije u kolu utiče na pravilno oblikovanje pravougaonih signala.


32

out B

in A

out A

in B

Vdd

VBP

M5

M3 M4

M1 M2

M6

V ctrl

VBP

M7 M8

Slika 32. Šeme diferencijalnog elemenata za kašnjenje sa regulacijom pozitivne

povratne sprege

Postoji veći broj realizacija u kojima su se autori odlučili da za elemente za kašnjenje koriste diferencijalne pojačavače [66]-[73]. Na slici 33 je data tipična šema diferencijalnog pojačavača (desno) i odgovarajućeg bisa kola (levo), kao elementa za kašnjenje. Diferencijalnim pojačavačem moguće je ostvariti veoma male vrednosti kašnjenja i veoma finu regulaciju kašnjenja promenom struja kroz tranzistore M3, M6 i M7. Kao i kod drugih primena, diferencijalni pojačavač odlikuje odlična otpornost na varijacije napona napajanja, temperature i tehnološke parametre.

M3

M5

VBN

VBP

in A

out A out B

in BM1 M2

M4 M6 M7

Vdd

M12

Vdd

VBP

VBNVctrlR1

R2

M11

M13

M14 M15

Vref

Slika 33. Šeme diferencijalnog pojačavača kao elemenata za kašnjenje

Diferencijalni pojačavač kao element za kašnjenje je složenije kolo u odnosu na ostala rešenja koja su nastala od invertora. Dizajn se dodatno komplikuje jer je potrebno obezbediti bias kolo koje treba da menja istovremeno struju N-kanalnih i P-kanalnih tranzistora a da pri tome ne poremeti njihovu ravnotežu. Zbog toga je razvijeno specifično bias kolo, koje u sebi sadrži repliku elementa za kašnjenje. Upotrebljena je polovina diferencijalnog pojačavača (tranzistori M12, M13, M14 i M15), operacioni pojačavač i izvor referentnog napona Vref. Kontrolni napon Vctrl se dovodi direktno na gejtove N-kanalnih tranzistora (M12, M3,...) dok ravnoteža struja P-kanalnih tranzistora održava tako što se operacionim pojačavačem stalno porede napon na izlazu replike elementa za kašnjenje sa referentnim. Ako postoji poremećaj u odnosu struja N-kanalnih i P-kanalnih tranzistora, operacioni pojačavač će korigovati vrednost napona VBP dok se ravnoteža ponovo ne uspostavi.

Osim već navedenih dobrih osobina diferencijalnog elementa za kašnjenje, postoje i određeni nedostatci. Oni se ogledaju u relativno složenom dizajnu, velikoj potrošnji struje i niskoj izlaznoj amplitudi. Potrošnja je velika zbog toga što je diferencijalni pojačavač linearno kolo kroz koje uvek protiče radna jednosmerna struja. Za razliku od invertorskih elementa za kašnjenje, amplituda signala na izlazu diferencijalnog pojačavača je uvek manja od maksimalne, pa je na izlazu linije za kašnjenje potrebno kolo koje će korigovati ovaj nedostatak.

3.3.4. Poređenje karakteristika, raznih tipova analognih linija za kašnjenje Generalno, svi analogni naponski kontrolisani elementi za kašnjenje su pogodni za veoma finu regulaciju

kašnjenja ali u uskom opsegu vrednosti. Otporni su na smetnje koje dolaze iz izvora za napajanje i zbog toga ih odlikuje veoma nizak nivo izlaznog džitera. Uspešno rešavaju problem košenja takta i mogu se upotrebiti za korekciju širine impulsa.

Komponente DLL kola

33

Glavni nedostatak svih analognih elemenata je nelinearna zavisnost kašnjenja od kontrolnog napona. Tu treba dodati da je potrošnja nešto veća. Kako se radi o analognim kolima, njihovo je projektovanje složenije i zahteva više vremena. Na silicijumu, analogne linije za kašnjenje, zauzimaju manju površinu.

Osim zajedničkih dobrih osobina ali i nedostataka svaki od opisanih analognih elementa za kašnjenje je specifičan po načinu realizacije, po principu rada i drugim karakteristikama. U publikovanim dokumentima, autori su za implementaciju elemenata za kašnjenje koristili različite tehnologije pa je zato teško izvršiti direktno poređenje njihovih rezultata. Ograničimo se samo na najvažnije svojstvo, zavisnost kašnjenja od kontrolnog napona. Izvršena je implementacija četiri najčešće korišćene šeme elemenata za kašnjenje, u istoj 1.2μm CMOS tehnologiji. Rezultati su dobijeni Spice simulacijom pod identičnim uslovima mogu da posluže za objektivno poređenje različitih tipova elementa za kašnjenje.

Slika 34. Karakteristike kašnjenja od kontrolnog napona za četiri vrste analognih

elementa

Na slici 34 je, na istom dijagramu, prikazano kašnjenje rasuće i opadajuće ivice signala za četiri najčešće korišćena elementa za kašnjenje:

strujno oslabljeni sa slike 24, kapacitivno opterećeni sa slike 27, diferencijalni sa lečom sa slike 31(a), sa diferencijalnim pojačavačem sa slike 33.

Za sva četiri kola je, kako je to već više puta navedeno, karakteristična nelinearna regulaciona karakteristika. Na dijagramu je najupadljivija karakteristika strujno oslabljenog elementa, zbog ubedljivo najšireg opsega regulacije ali je jasno uočljiva i nebalasiranost kašnjenja rastuće i opadajuće ivice. Nasuprot tome, kapacitivno opterećeni element za kašnjenje ima veoma uski opseg regulacije sa malim vrednostima kašnjenja. Preostali elementi sa diferencijalnim pojačavačem i sa lečom imaju karakteristike koje su između prve dve, i izrazito su dobro izjednačena kašnjenja prednje i zadnje ivice signala. Ovakva balansiranost važi samo pod uslovom da se koristi diferencijalni ulaz i izlaz. Ako bi se koristio nesimetričan izlaz ovih elemenata balansiranost kašnjenja ne bi bila dobra.

Karakteristike četiri najčešće korišćena analogna elementa za kašnjenje data su u tabeli 3. Uporedno je opisan veći broj osobina koja razmatra sve aspekte od kašnjenja, preko potrošnje energije, složenosti, itd.


34

Tabela 3. Karakteristike analognih elementa za kašnjenje

osobine elemenata za kašnjenje

Strujno oslabljeni Kapacitivno opterećeni

Diferencijalni sa lečom

Sa diferencijalnim pojačavačem

kola sa slike 24 kola sa slike 27 kola sa slike 31(a) kola sa slike 33 1. veličina kašnjenja veliko,

kada se struja učini sasvim malom

malo, potrebna je relativno velika izlazna kapacitivnost

srednje srednje

2. opseg regulacije kašnjenja veći,

opseg regulacije struje je veliki

mali, potrebna je relativno velika izlazna kapacitivnost

srednji, mali

3. oblik karakteristike regulacije kašnjenja nelinearna nelinearna nelinearna nelinearna

4. osetljivost na smetnje uzrokovane sinhronim radom ostalih delova VLSI kola

srednja, strujno ograničenje štiti od smetni iz napajanja

velika, mala, diferencijalna šema i strujno ograničenje

mala, diferencijalna šema i strujno ograničenje

5. potrošnja struje (energije) mala,

samo u toku prelaznih režima

mala, samo u toku prelaznog režima

velika, linearno kolo sa stalnom jednosmernom strujom

velika, linearno kolo sa stalnom jednosmernom strujom

6. razlike u kašnjenju usponske i opadajuće ivice signala

srednja/velika mala mala mala

7. moguća primena u kolima za korekciju širine impulsa

Da ne teoretski da, ali se ne koristi zbog složenosti

teoretski da, ali se ne koristi zbog složenosti

8. korekcija košenja takta (clock skew)

da, moguća je zahvaljujući drugom invertoru

slaba, mada moguća ako se koristi dodatni invertor

da, odlična zahvaljujući leču

ne, čak je moguće dodatno povećanje nivoa košenja

9. složenost kola u pogledu broja ugrađenih tranzistora

mala mala srednja velika

10. složenost kola u pogledu broja upravljačkih ulaza srednja (2) mala (1) srednja (2) velika (3)

11. potrebno bias kolo da, od bias kola zavisi balans kašnjenja prednje i zadnje ivice

ne da, da, i to složeno, od koga veoma zavisi rad kola

12. potrebna površina na silicijumu za realizaciju mala,

kolo je jednostavno

velika, kolo je jednostavno ali sadrži kondenzator koji zahteva veliku površinu na čipu

srednja velika

3.4. Digitalno kontrolisane linije za kašnjenje

Digitalno kontrolisane linije za kašnjenje se realizuju kao niz elementa za kašnjenje koji svaki pojedinačno daje fiksno vreme kašnjenja, Δτ. Broj elemenata u nizu kroz koje signal prolazi na putu ka izlazu određuje vrednost ostvarenog kašnjenja, pa se iz tog razloga kod digitalne linije za kašnjenja regulacija kašnjenja vrši u disktretnim koracima. Komutatorska mreža, realizovana prekidačkom logikom, povezuje jedan od izlaza elemenata za kašnjenje, za izlaz linije za kašnjenje. Digitalna kontrolna reči određuje koji element za kašnjenje će spojiti na izlaz, a to bi kod DLL trebalo da bude onaj kod koga je faza izlaznog signala najbliža fazi referentnog takta.

3.4.1. Vreme kašnjenja logičkih kola Elementi za kašnjenje u digitalnim linijama su standardna logička kola, najčešće invertori ali i AND,

NAND, OR, itd. Kašnjenje u logičkim kolima je neželjena pojava koji nije moguće izbeći zbog parazitne kapacitivnosti i nesavršenost tranzistora kao prekidača. Ono se može korisno upotrebiti u slučaju da se njima želi ostvariti kontrolisano kašnjenje u cilju sinhronizacije takta. Logički elementi za kašnjenje daju malu fiksnu vrednost kašnjenja, koja se uvećava upotrebom velikog broja elemenata (često i više stotina) [48]. Mehanizam kašnjenja na nivou logičkog kola je složen proces u kome upotrebljeni tranzistori prolaze kroz

Komponente DLL kola

35

sve faze, od zasićenja preko linearnog režima pa sve do zakočenja. Postoji vrlo veliki broj radova u kojima su autori, koji su istraživali ovu problematiku, ponudili razne modele da bi opisali prelazne režime i izračunali kašnjenje [1]-[20]. Većina modela je veoma složena i jedini način da se primene su mogući numerički algoritmi koje koriste Spice programi za simulaciju elektronskih kola [135].

Modeli za procenu vremena kašnjenja u logičkim kolima, obično koriste invertor da bi na njegovom primeru objasnili mehanizam kašnjenja u kolu. Najčešće citirani model, je onaj koji je rezultat brojnih zanemarivanje efekata višeg reda kao što su:

vreme uspostavljanja prednje ivice ulaznog signala Vin, unutrašnja impedansa generatora Vin, ulazna kapacitivnost, kapacitivnost između ulaza i izlaza (tkz. Milerova kapacitivnost), nelinearne promene izlazne parazitne kapacitivnosti i pojednostavljene jednačine za struju drejna koje zanemaruju efekat modulaciju širine kanala i drugo,

a koji u razmatranje uzima samo najvažnije parametre [23]. CMOS invertor, čije će kašnjenje biti računato, je prikazan na slici 35(a) a na slici 35(b) pojednostavljeni

model kola koji važi za kašnjenje zadnje ivice signala.

Vdd

Vin Vout

Cload Cload

Vout

Iavg,HL

(a) (b)

idn

idp

ic

Slika 35. Šema CMOS invertora (a) i pojednostavljeni model (b)

t

Vin

VOH

V50%

VOL

t

VoutVOH

V50%

VOL

VOH-VTn

(a)

(b)t0 t1

' t1'

nMOS u zasiæenju

nMOS u l inearnom režimu

tHL

Slika 36. Talasni oblik napona na ulazu i izlazu CMOS invertora

Model kola se svodi na strujni izvor koji opisuje tranzistor i odgovarajuću struju drejna a izlazna impedansa je kapacitivna, predstavljena sa Cload (sumom svih parazitnih kapacitivnosti u izlaznom čvoru). Analiza se može sasvim pojednostaviti ako se pretpostavi da je moguće dovoljno tačno proceniti srednje vrednosti struja Iavg,HL i Iavg,LH. Predlaže se korišćenje jednostavne metode koja srednju vrednost struje opisuje kao aritmetičku sredinu vrednosti struje na početku i kraju prelaznog režima. Kada je u pitanju zadnja ivica signala Vout računa se kao


36

[ ])()(21

%50, VViVViI outcOHoutcHLavg =+== (54)

a kada je u pitanju prednja ivica kao

[ ])()(21

%50, VViVViI outcOLoutcLHavg =+== (55)

gde je ic struja punjenja/pražnjenja kondenzatora Cload, a VOH napon logičke jedinice, VOL napon logičke nule i V50% je napon prelaza izmeću logičke jedinice i logičke nule. Naponi VOH, VOL i V50% i njihov međusobni odnos su prikazani na slici 36. Kašnjenje zadnje ivice logičkog kola, τHL, je vreme potrebno da se napon na izlazu promeni od VOH do V50% i iznosi

HLavg

OHload

HLavg

HLloadHL I

VVCI

VC

,

%50

,

)( −⋅=

Δ⋅=τ (56)

dok je kašnjenje prednje ivice, τLH, vreme potrebno da se napon na izlazu promeni od VOL do V50% i iznosi

LHavg

OLload

LHavg

LHloadLH I

VVCI

VC

,

%50

,

)( −⋅=

Δ⋅=τ (57)

Propagaciono kašnjenje je moguće tačnije odrediti rešavanjem jednačina koje opisuju promenu izlaznog napona Vout u vremenskom domenu. Diferencijalna jednačina (58) opisuje stanje na izlazu kola, sa slike 35(a),

dndpcout

load iiidt

dVC −==⋅ (58)

gde je idp struja drejna pMOS tranzistora a idn struja drejna nMOS tranzistora. Iz jednačine se vidi da je struja kondenzatora ic funkcija trenutne vrednosti izlaznog napona. Kako je u modelu koga rešavamo zanemareno vreme uspostavljanja prednje ivice signala na ulazu (napon Vin) i u trenutku t0 on dobija vrednost Vin=VOH, istog trenutka prestaje da teče struja drejna pMOS tranzistora, idp≅0, pa je struja pražnjenja kondenzatora zapravo struja drejna nMOS tranzistora, ic≅– idn. U tom slučaju jednačina (58) postaje

dnout

load idt

dVC −=⋅ . (59)

Propagaciono kašnjenje je rešenje diferencijalne jednačine (59) koje se mora uraditi u dva koraka jer nMOS tranzistor u toku promene stanja na izlazu invertora prolazi kroz dva radna režima (vidi sliku 36(b)). U vremenskom intervalu od t0 do t1’ tranzistor je u režimu zasićenja jer je Vin=VOH i VOH–VTn <Vout ≤VOH i tada za struju drejna nMOS trazistora važi jednačina

( ) ( ) ,22

22TnOH

nTnin

ndn VVkVVki −=−= (60)

a od t1’ do t1 tranzistor je u linearnom režimu jer je Vin=VOH i Vout≤VOH–VTn i tada važi jednačina

( )[ ] ( )[ ]22 22

22 outoutTnOH

noutoutTnin

ndn VVVVkVVVVki −⋅−⋅=−⋅−⋅= (61)

gde je kn parametar koji opisuje geometriju i tehnologiju izrade, a VTn napon praga nMOS tranzistora. Rešenje prvog dela diferencijalne jednačine (59), koji se odnosi na režim zasićenja nMOS tranzistora i

obuhvata vreme od t0 do t1’ se dobija iz jednačine

( ) ∫∫∫−−

−⋅⋅

−=−=TnOH

OH

TnOH

OH

VV

Vout

TnOHn

loadVV

V dn

outload

t

t

dVVVk

Ci

dVCdt 22

'1

0

(62)

i ima vrednost

( )20'1

2

TnOHn

Tnload

VVkVCtt

−⋅⋅⋅

=− (63)

Drugi deo diferencijalne jednačine obuhvata trajanje linearnog režima tranzistora, što odgovara vremenskom intervalu od t1’ do t1 a rešenje se dobija iz jednačine

Komponente DLL kola

37

∫∫−

−=%501

'1

V

VV dn

outload

t

t TnOHi

dVCdt (64)

i ima oblik

( )

⎟⎟⎠

⎞⎜⎜⎝

⎛ −−−⋅

=

⎟⎟⎠

⎞⎜⎜⎝

⎛−−−

⋅⋅

−=

=−⋅−⋅

⋅−=−

−

−

∫

%50

%50

2'11

)(2ln)(

)(2ln

)(212

22

%50

VVVV

VVkC

VVVV

VVkC

VVVVdV

kCtt

TnOH

TnOHn

load

V

VVoutTnOH

out

TnOHn

load

VV

V outoutTnin

out

n

load

TnOH

TnOH

OH

(65)

Sabiranjem vremenskih intervala od t0 do t1’ i od t1’ do t1, tj. jednačina (63) i (65) dobijena je konačna vrednost propagacionog kašnjenja opadajuće ivice signala

( ) ⎥⎥⎦

⎤

⎢⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛−

−−⋅

+−

⋅−

= 1)(4ln2

OLOH

TnOH

TnOH

Tn

TnOHn

loadHL VV

VVVV

VVVk

Cτ (66)

Za vrednost napona VOH=Vdd i VOL=0 dobija se rezultat propagacionog kašnjenja

( ) ⎥⎥⎦

⎤

⎢⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛−

−⋅+

−⋅

−= 1)(4ln2

dd

Tndd

Tndd

Tn

Tnddn

loadHL V

VVVV

VVVk

Cτ (67)

Pod istim uslovima i primenjujući sličnu proceduru može se odrediti i vrednost propagacionog kašnjenja rastuće ivice signala kao

( ) ⎥⎥

⎦

⎤

⎢⎢

⎣

⎡

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛−

−+

−−= 1

)(4ln

2

dd

Tpdd

Tndd

Tp

Tpddp

loadLH V

VVVV

V

VVkCτ (68)

gde je kp parametar koji opisuje geometriju i tehnologiju izrade, a VTp napon praga pMOS tranzistora.

3.4.2. Realizacije digitalno kontrolisanih linija za kašnjenja Iz literature [48]-[52] je poznat veći broj standardnih realizacije digitalne linije za kašnjenje. Na šemi

jedne od realizacije, prikazane na slici 37, pokazano je da se sastoji od niza elemenata za kašnjenje, a da se multiplekserom MUX bira sa kog će se od elementa formirati izlazni signal. Svaki od element unosi fiksnu vrednost kašnjenja, Δτ, pa je dobijeno kašnjenje td proizvod broja elemenata kroz koje signal prolazi m i fiksnog kašnjenja, td=m⋅Δτ (vidi sliku 38). Fazna razlika između CLKin i CLKout je u DLL kolima približno podešena na vrednost 2π radijana. Karakteristika kašnjenja u funkciji broja ćelija prikazana je na 38.

CLKin

MUXn u 1

CLKout

EK1 EK2 EKn-1 EKn

selekcija

Slika 37. Digitalna linija za

kašnjenje bazirana na multiplekseru

Δτ10 2 m n

m Δτ

td

Slika 38. Kašnjenje u

funkciji broja elementa kod digitalne linije za kašnjenje


38

Šema drugog standardnog rešenja za digitalnu liniju za kašnjenje je data na slici 39. Vrednost kašnjenja je određena trenutnim stanjem pomeračkog (shift) registra PR, kojim se bira put signala CLKin kroz lanac redno povezanih elementa za kašnjenje [52]. Linija se sastoji od n redno vezanih elementa za kašnjenje, a pomerački registar PR je sastavljen od isto toliko (n) flip-flopova. Na početku se u PR upiše informacija o željenom kašnjenju. Neka je flip-flop, FFi, postavljen na logičku jedinicu (H–logička jedinica) a u svim ostalim flip-flop-ovima logička nula (L–logička nula), FFj za j=1,...,n i j≠i. U tom slučaju će takt proći kroz niz elementa za kašnjenje, počevši od EKi pa sve do poslednjeg EKn, kao što to pokazuje siva linija na šemi sa slike 39.

Slika 39. Digitalna linija za kašnjenje bazirana na pomeračkom registru

Niz gejtova se može upotrebiti kao digitalno kontrolisana linija za kašnjenje, jer svaki gejt kroz koji signal prođe unosi izvesno propagaciono kašnjenje. Razlika između raznih rešenja je u načinu na koji se vrši digitalna regulacija kašnjenja. Na slici 40 prikazan je trostepeni niz gejtova sa selektorom kašnjenja u odnosu 1:4 [25]. Kontrolna reč {Sa, Sb, Sc} sa brojem logičkih nula (0) definiše kroz koliko gejtova signal in treba da prođe da bi se stanje sa ulaza prenelo do izlaza out (videti tabelu sa slike 40).

Sa

Sb

Sc

in

outN1 N2 N3 N4

S Sa Sb Sc

10

1 1

0 01 1

10 0 0

0123

kašnjenje

min.

miks.

||

Slika 40. Digitalna linija za kašnjenje u obliku trostepenog niza gejtova

3.4.3. Digitalno kontrolisane linije sa analognim elementima za kašnjenje Kod standardnih analognih elementa, kao što su strujno oslabljeni i kapacitivno opterećeni elemenati za

kašnjenje, regulacija kašnjenja se vrši kontinualnim naponom. U nekim aplikacija je predloženo da se kašnjenje digitalno kontroliše [27], [28], [29] što je moguće postići modifikacijom standardnih rešenja.

Kod strujno oslabljenih elementa regulacija kašnjenja se može izvesti preko kontrolne digitalne reči kojim se upravlja tranzistorima Mp1, Mp2, Mp3,... i Mn1, Mn2, Mn3,..., kao što je pokazano na slici 41 [27]. Kontrolna digitalna reč uključuje određenu kombinaciju tranzistora koji se ponašaju kao izvori struje za tranzistore M1 i M2 prvog invertora. Odnos dimenzija kontrolnih tranzistora se bira tako da su dužine kanala svih tranzistora L identične a širine W rastu sa stepenom broja 2. Struja MOS tranzistora raste linearno sa širinom kanala (jednačina (46)), tako je na ovaj način ostvarena digitalna kontrola struje, a posredno i digitalna regulacija kašnjenja.

Komponente DLL kola

39

in out

M1

Mp1

M3

M4

Vdd

Vdd Vdd Vdd

Mp2 Mp2

Mn1 Mn2 Mn3

Wp/L 2Wp/L 4Wp/L

Wn/L 2Wn/L 4Wn/L

Slika 41. Šema digitalno kontrolisanog strujno oslabljenog elementa za kašnjenje

Ako se kod kapacitivno opterećenog elementa za kašnjenje umesto jednog većeg kondenzatora na izlazu invertora upotrebi veći boj NMOS kondenzatora različitih kapacitivnosti, naponski kontrolisani element se može pretvoriti u digitalno kontrolisani [28],[29]. Primer takvog elementa je dat na slici 42. Kondenzatori su vezani na izlaz prvog invertora preko kontrolnih tranzistora M1, M2, M3,..., kojima upravlja digitalna kontrolna reč. Kontrolna reč prema potrebi spaja veću ili manju kapacitivnost na izlaz invertora i tako reguliše kašnjenje. Kapacitivnost MOS kondenzatora se bira tako da raste po geometrijskom zakonu u kome je svaki sledeći dva puta veći od prethodnog (Ci+1=2⋅Ci). Vremenska konstanta i vrednosti propagacionog kašnjenja je srazmerna izlaznoj kapacitivnosti invertora.

Slika 42. Šema digitalno kontrolisanog kapacitivno opterećenog elementa za

kašnjenje

3.5. Hibridno kontrolisane linije za kašnjenje

Sa analognim linijama za kašnjenje, u okviru njihovog ograničenog radnog opsega, možem se ostvariti kontinualna regulacija kašnjenja sa visokom rezolucijom. Nasuprot tome, sa digitalnim linijama dobija se diskretna i gruba regulacija kašnjenja u širokom radnom opsegu. Kada se to zna, logično rešenje je primena hibridnih linija za kašnjenje koja predstavlja kombinaciju analogne i digitalne linije za kašnjenje. Tako dizajnirana linija za kašnjenje objedinjuje dobre osobine iz obe arhitekture, širok radni opseg i visoku rezoluciju. Postoje više predloženih dizajna DLL kola sa hibridnim linijama za kašnjenje koje se mogu naći u literaturi, kao što su [62],[91],[132].

Između više predloženih hibridnih dizajna, mogu se izdvojiti tri rešenja kao karakteristična. U prvom rešenju [132], prikazanom na slici 43, gruba programabilna regulacija se dobija ”zaobilaženjem” pojedinih grupa elementa za kašnjenje uključivanjem odgovarajućeg prekidača. Svaka grupa se sastoji od različitog broja elemenata za kašnjenje, pri čemu je broj elemenata dobijen stepenovanjem broja 2 sa rednim brojem grupe (1, 2, 4, 8,...). Fina regulacija kašnjenja se dobija promenom kontrolnog napona, Vctrl.


40

in out

Vctrl

on/off on/off on/off

Slika 43. Hibridna linija za kašnjenje

Drugo rešenje [91] je dobijeno rednim vezivanjem klasične digitalne i klasične analogne linije za kašnjenje, i prikazano je na slici 44. Digitalna linija je upotrebljena za grubu a analogna linija za finu regulaciju kašnjenja.

MUXn u 1

EK1,1 EK1,2 EK1,n-1 EK1,n

selektovanje

Vctrl

EK2,2EK2,1EK2,n-1 EK2,n

in

out

Slika 44. Kombinacija digitalne i analogne linije za kašnjenje

Prve dve linije za kašnjenje, sa slika 43 i 44,

mogu da generišu na izlazu samo jedno-fazni signal. Često je u aplikacijama potrebno da postoji više-fazni takt, kao naprimer kod instrumentacije i kompjutera, komunikacijama sa malom potrošnjom energije [62], i drugde. Dizajn više-fazne linije za kašnjenje, prikazan na slici 45, je realizovan tako da digitalna linija daje grubu regulaciju kašnjenja, dok je više fazni izlaz linije sa finom regulacijom kašnjenja realizovan kao analogni.

Vctrl 1

Vctrl 2

Vctrl n

linija

za

grub

u fa

znu

regu

laciju

linija za finu faznu regulaciju

in

out1

out2

outn

Slika 45. Linija za kašnjenje sa

višefaznim izlaznim taktom 3.6. Karakteristike različitih tipova linija za kašnjenje

Osnovna podela linije za kašnjenje je izvršena na analogno i digitalno kontrolisane dok se kombinacijom analognog i digitalnog upravljanja dobija hibridna linija za kašnjenja. Posle datog opisa i pregleda mogućih rešenja za implementaciju svih tipova linija za kašnjenje biće izvršeno poređenje njihovih najvažnijih karakteristika.

Pokazano je da je vrednost i opseg regulacije kašnjenja koje se mogu ostvariti kod analognih linija je mali a karakteristika regulacije kašnjenja nelinearna. Analogna naponski kontrolisana linija za kašnjenje je pogodna za finu regulaciju kašnjenja u uskom opsegu vrednosti. Efikasne su u aplikacijama gde je potrebno ostvariti malu, tačnu i preciznu vrednost kašnjenja. Većina analognih elemenata za kašnjenja ima strujno napajanje pa je zato otpornija na smetnje i promene režima rada. Pojedini tipovi analognih linija za kašnjenje rade u linearnom režimu pa su zato veliki potrošači struje. Elementi za kašnjenje kod kojih se regulacija kašnjenja vrši promenom izlazne struje mogu da imaju različita vremena kašnjenja usponske i opadajuće ivice signala. Razlika vremena kašnjenja usponske i opadajuće ivice je nedostatka za liniju za kašnjenje ali se može korisno primeniti kod kola za korekciju širine impulsa. Analogni elemenati za kašnjenje nisu složeni i

Komponente DLL kola

41

ne zauzimaju veliku površinu na silicijumu (izuzev kapacitivno opterećenog elementa) ali im je potrebno bias kolo preko koga se vrši podešavanje radne tačke i vrednost kašnjenje u zavisnosti od kontrolnog napona.

Vrednost i opseg regulacije kašnjenja kod digitalnih linija je veći a karakteristika regulacije kašnjenja je diskretna i linearna. Digitalni elementi za kašnjenje su pogodni za grubu regulaciju kašnjenja u širem opsegu od analognih. Kako su digitalni elementi za kašnjenje zapravo standardna logička kola, zato nisu otporni na smetnje koje dolaze iz napajanja i supstrata, a osetljivi su na varijacije temperature i parametara tehnologije. Potrošnja struje je minimalna, kao i kod drugih digitalnih kola. Nema značajnijih razlika u kašnjenje usponske i opadajuće ivice takta, pa se ne može koristiti za korekciju širine impulsa. Digitalna linija za kašnjenje nije složena, ne treba joj bias kolo i ne zauzima veliku površinu na silicijumu, osim kada je sastavljena od veoma velikog broja elementa za kašnjenje.

Hibridna linija za kašnjenje predstavlja kompromisno rešenje koje spaja dobre osobine obe vrste linija za kašnjenje, finoću analogne linije i širinu opsega digitalne linije za kašnjenje. Ovo je urađeno po cenu udvostručavanja složenosti kola. To ima za posledicu i teškoće kod upravljanja hibridnom linijom, jer se kombinuju analogna i digitalna metoda. Povećana je potrošnja kola, složenost dizajna i potrebna površina na silicijumu. Svi tipovi linija za kašnjenje su pogodni za oblikovanje taktnih impulsa i korekciju košenja takta.

Pregled karakteristika linija za kašnjenje dat je u tabeli 4.

Tabela 4. Karakteristike linija za kašnjenje

osobine linija za kašnjenje Analogni linija za kašnjenje

Digitalni linija za kašnjenje

Hibridni linija za kašnjenje

1. vrednost kašnjenja malo veliko veliko 2. opseg regulacije kašnjenja mali veliki veliki

3. oblik karakteristike regulacije kašnjenja nelinearna linearna nelinearna

4. osetljivost na smetnje uzrokovane sinhronim radom ostalih delova VLSI kola

mala, strujno napajanje štiti od smetni iz napajanja

velika, nema zaštite

srednja, jer kombinuje rešenja prethodna dva tipa

5. potrošnja struje (energije)

mala kod većine elemenata, velika kod onih koje rade u linearnom režimu

mala, gubici samo u toku prelaznog režima

srednja i velika, jer se sastoji od dve linije za kašnjenje

6. razlike u kašnjenju usponske i opadajuće ivice signala

može biti velika kod nekih realizacija

mala može biti velika kod nekih realizacija

7. moguća korekcija širine impulsa da ne

teoretski da, ali se ne koristi zbog složenosti

8. korekcija košenja takta (clock skew) da da da

9. složenost kola u pogledu broja ugrađenih tranzistora mala mala velika

10. potrebno bias kolo da ne da

11. potrebna površina na silicijumu za realizaciju mala

srednja, potreban je veći broj elementa za kašnjenje

velika

3.7. Komponente fazne povratne sprege u DLL

Komponente preko kojih se u DLL kolu uspostavlja negativna reakcija su: fazni detektor, strujna pumpa, i niskofrekventni filtar.

Na ulazu se porede faza referentnog CLKin i

faza izlaznog CLKout signala, a izlaz je kontrolni napon Vctrl. Kao što je pokazano na blok šemi sa slike 46, faze se porede detektorom i ako postoji razlika


42

faza generiše se UP ili DOWN signal čije trajanje proporcionalno faznoj grešci na ulazu. UP signal zatvara prekidač koji omogućava punjenje kondenzatora u niskofrekventnom filtru strujom strujne pumpe ICP. DOWN signal zatvara donji prekidač pa se sada kondenzator u nisko-frekventnom filtru prazni istom strujom ICP koja ističe kroz strujnu pumpu. Krajnji rezultat rada sve tri komponente je kontrolni napon Vctrl, koji je dobijen integracijom fazne greške na kondenzatoru i koji zatim kontroliše rad linije za kašnjenje.

Faznidetektor

Ref

Back

UP

DOWN

CLKin

CLKout

Vdd

Nisko-frekventni

filtarICP

ICP

Vctrl

Strujnapumpa

ZL

Slika 46. Komponente fazne

negativne reakcije u DLL

Sve tri komponente, fazni detektor, strujna pumpa i niskofrekventni filtar su široko zastupljeni već duže

vreme u okviru PLL kola, a u novije vreme i kod DLL kola. Za svaku od navedenih komponenti postoji opširna literatura i predlagana su razna rešenje. Međutim, u ovom trenutku i sa trenutno dostupnom tehnologijom velika većina dizajnera koristi vrlo slična, čak ista rešenja, koja će biti opisana u nastavku teksta.

3.7.1. Fazni detektor – Dinamički fazni detektor Uloga faznog detektora je da poredi faze ulaznih signala i ako postoji razlika da generiše izlazni signal

čije trajanje proporcionalno razlici faza. U literaturi je opisan veći broj različitih realizacija. Prva rešenja, poput pasivnih diodnih detektora i analognih množača su bila namenjena samo za prostoperiodične signale, pa i njihova prenosna karakteristika ima oblik sinusne funkcije. Za pravougaone signale, koji se obrađuju konvencionalnim DLL kolom, su pogodni detektori na bazi EXOR kola, JK Flip-Flop-ova, bang-bang tip, itd [136]. Dva tipa faznog detektora se izdvajaju a to su fazno-frekvencijski i dinamički detektor [104],[105]. Velika većina novijih DLL i PLL kola koriste upravo ove detektore.

Fazno-frekvencijski detektor, čija je šema prikazana na slici 47(a), sastavljen je od dva D flip-flopa koji se setuju prednjim ivicama REF i BACK signala, a resetuju onog momenta kada se dese prednje ivice oba ulazna signala. Ako prednja ivica nekog od ulaznih signala pojavi pre prednje ivice drugog signala, na izlazu njegovog flip-flopa pojaviće se impuls koji će trajati kao i vreme za koje on prednjači. Prenosna karakteristika detektora data je na slici 47(b). Kako je širina impulsa UP i DOWN proporcionalna faznoj razlici na ulazu karakteristika je linearna u punom opsegu faza ulaznih signala (od –2π do 2π). Na slici 47 je pokazana realizacija fazno-frekvencijskog detektor sa master-slave (MS) flip-flopa a realizacija istog detektora sa NAND kolima se standardno izvodi kao na slici 48.

Slika 47. Šema (a) i prenosna karakteristika (b) fazni-frekvencijskog detektora

Komponente DLL kola

43

UP

DOWN

REF

BACK

Slika 48. Fazni-frekvencijski detektor realizovan sa NAND kolima

Fazni detektor, kao sastavni deo DLL, ima značajan uticaj na tačnost u podešavanju vrednosti kašnjenja izlaznih impulsa. Imajući to u vidu, posebno se izdvaja implementacija brzog i preciznog dinamičkog faznog detektora, čija je šema na tranzistorskom nivou data na slici 49. Ovaj tip detektora je usavršena verzija fazno-frekvencijskog detektora, a njegova realizacija se zasniva na primeni prave jedno-fazne logike (true single phase logic) [128]. Glavna prednost je ostvarena uklanjanjem povratne sprege, složenošću od samo dva gejta i maloj parazitnoj kapacitivnosti. Dinamički fazni detektor može da radi na višim frekvencijama i pri manjim faznim greškama zahvaljujući jednostavnosti i simetriji kola. Širina izlaznih UP i DOWN impulsa je proporcionalna faznoj grešci ali čak i kada je petlja u stabilnom stanju na izlazima se i dalje javljaju veoma kratki impulsi. Ti impulsi u stabilnom stanju smanjuju problem mrtve zone (dead zone) faznog detektora [56]. Kada je fazna greška mala (unutar mrtve zone ) ako fazni detektor ne generiše izlazne signale tada strujna pumpa ne puni kondenzator pa nema korekcije kontrolnog napona. Ovaj problem može da poveća nivo džitera u DLL (ili PLL) kolu. Šta više, tačnost detektora je utoliko veća ako je u stanju da generiše što kraće izlazne impulse. Potrebna kapacitivnost u niskofrekventnom filtru je manja nego kod ostalih detektora koji generišu šire izlazne impulse.

M11

Vdd

1.5/4μ

M12

M13

Vdd

M15

1.5/7μ

1.5/7μM14

Vdd

1.5/4μM16

1.5/7μ

1.5/4μ

M17

M18

Vdd

1.5/7μ

1.5/4μ

M21

Vdd

1.5/4μ

M22

M23

Vdd

M25

1.5/7μ

1.5/7μM24

Vdd

1.5/4μM26

1.5/7μ

1.5/4μ

M27

M28

Vdd

1.5/7μ

1.5/4μ

UP

DOWN

REF

BACK

Slika 49. Šema dinamičkog faznog detektora


44

Ilustraciju principa rada detektora je data na slici 50. Kao što se vidi, kada signal BACK prednjači u odnosu na signal REF izlaz DOWN je aktivan, a u slučaju REF prednjači u odnosu na BACK aktivan je izlaz UP. Širina impulsa UP (DOWN) je proporcionalna faznoj razlici ulaznih signala REF i BACK.

REF

BACK

DOWNUP

REF

BACKUP

DOWN Slika 50. Signali na ulazu i izlazu faznog detektora kada prednjači signal BACK

(levo), kada prednjači signal REF (desno)

3.7.2. Strujna pumpa Strujna pumpa pretvara signal UP u struju punjenje a signal DOWN u struju pražnjenja kondenzatora C u

niskofrekventnom filtru. Struje punjenja i pražnjenja imaju konstantnu vrednost ICP a njihovo trajanje je određeno trajanjem signala UP i DOWN. Za realizaciju strujne pumpe, kao što je pokazano na slici 46, potrebni su dva identična strujna izvora konstantne struje ICP i dva prekidača kojima upravljaju signali UP i DOWN iz faznog detektora.

Slika 51. Konfiguracija strujne pume sa prekidačima na izlazu (a) i sa prekidačima na

napajanju (b)

Kod projektovanja samog prekidača nema potrebe za složenim rešenjima. Radi se o samo jednom P-kanalnom MOS tranzistoru za gornji prekidač i samo jednom N-kanalnom MOS tranzistoru za donji prekidač. Potrebno je samo podesiti dimenzije i geometriju tih tranzistora prema projektovanoj struji. Dilema je gde treba postaviti prekidače u odnosu na strujne izvore i napon napajanja. Postoje dva rešenja koja su prikazana na slici 51, varijanta sa prekidačima na izlazu (output-switch), slika 51(a), i varijanta sa prekidačima na napajanju (power-switch), slika 51(b). Konfiguraciju sa prekidačima na izlazu je daleko prisutnija u literaturi ali to ipak nije rezultat boljih karakteristika. Poređenje ovih šema je pokazalo da su prednosti na strani šeme sa prekidačima na napajanju [133]. Problem sa šemom sa prekidačima na izlazu je u tome što se na izlazu javlja šum prekidača i što dolazi do preslušavanja signala sa ulaza na izlaz preko parazitne kapacitivnosti prekidača. Ovaj se problem ne javlja kada su prekidači vezani prema napajanju jer je između prekidača i izlaza nalazi strujni izvor. Takođe, radni režim strujnih tranzistora je stabilniji kada je prekidač u sorsu nego kada je u drejnu. Zatvoren prekidač ima prelaznu otpornost, reda više stotina oma, koja deluje kao negativna reakcija za tranzistore koji rade kao strujni izvori. To doprinosi boljoj balansiranosti između struja punjenja i pražnjenja.

Strujni izvori u kolu strujne pume se pojednostavljeno gledajući mogu da svedu, takođe, samo na po jedan P-kanalni tranzistor i jedan N-kanalni tranzistor. Kada se zna da treba obezbediti nepromenljivost i istovetnu vrednost struje punjenja i pražnjenja, što je potrebno održati i pri varijacijama napona napajanja, tehnologije i radne temperature, to dizajn ovih strujnih izvora čini složenim. Da bi se ostvarila balansiranost i tačnost strujnih izvora potrebni su kvalitetno bias kolo i band-gap referentni izvor.

Šema strujne pumpe na tranzistorskom nivou u varijanti sa prekidačima prema napajanju, koja sadrži i odgovarajuće bias kolo, prikazana je na slici 52. Na šemi su označene i dimenzije tranzistora, koje odgovaraju kolu projektovanom za 1.2μm CMOS tehnologiju. Samu strujnu pumpu čine prekidači, tranzistori M11 i M12, i strujni izvori, tranzistori M13 i M14. Stabilnost bias kola je definisana band-gap

Komponente DLL kola

45

referentnom strujom Iref=25μA koja se preslikava kroz sistem dva strujna ogledala (prvo čine tranzistori M1, M2, M3, M4 i drugo M5, M6, M9, M10) i aktivno opterećenje (tranzistori M7 i M8). Rezultat su naponi VCP_BP i VCP_BN kojima se polarizuju tranzistori M13 i M14. U strujnoj pumpi su svi tranzistori (M11, M12, M13 i M14) realizovani kao osam paralelno vezanih identičnih tranzistora, pa je vrednost izlazne struje ICP osam puta veća od referentne, tj. ICP=8*Iref=200μA.

M1

1.5/16

Vdd Vdd

I ref

Vdd

1.5/16

8/168/16

4/20

6/20 6/20

4/20

1.5/8

8/8

CP_BP

CP_BN

25

Strujna pumpa

Vdd

1.5/16

8/16

8/8

1.5/8

CP_BP

CP_BN

[8]

[8]

[8]

[8]

Iz faznog detektora

Bias kolo

Vctrl

M2

M3 M4

M6

M5

M7

M8

M9

M10

Nisko-frekventni filtar

C

UP

DOWN

Slika 52. Šema strujne pumpe sa bias kolom

3.7.3. Niskofrekventni filtar Kao što je objašnjeno, dinamički fazni detektor i strujna pumpa predstavljaju optimalno rešenje za

realizaciju DLL kola. Niskofrekventni filtar je impedansa ZL koja je vezana na izlaz strujne pumpe i zapravo je potrošač na kome se pod dejstvom struje iz strujne pumpe formira kontrolni napon Vctrl. Šeme raznih niskofrekventnog filtara [136] i veza sa strujnom pumpom prikazani su na slici 53.

Strujna pumpa

ZLCNisko-

frekventni filtar

Vctrl

(a)

Strujna pumpa

Vctrl

(b)

C

Strujna pumpa

Vctrl

(c)

R

C2

Strujna pumpa

Vctrl

(d)

RC1

Slika 53. Šeme niskofrekventnih filtara i veza sa strujnom pumpom

U velikoj većini rešenja, kao niskofrekventni filtar se koristi samo kondenzator C (slika 53(b)) koji daje prenosnu karakteristiku DLL kola prvog reda samo sa jednim realnim polom.

CjZL ω

1= (69)

Ova karakteristika osim jednostavne realizacije garantuje i stabilnost i relativno brz odziv sistema. Konvencionalni DLL uz odgovarajuću vrednost struje iz strujne pumpe, ICP, može da korektno radi sa kondenzatorom C reda nekoliko piko farada. Ovo je sasvim mala kapacitivnost koja je optimalna za integraciju na čipu, tako da je ceo DLL integrisan tj. nema spoljnih komponenti. Ako se ipak želi nešto brži odziv DLL kola, redno sa kondenzatorom C može se vezati i otpornik R (slika 53(c)). U tom slučaju prenosna karakteristika DLL-a dobija i nulu prenosa

CjRCjZL ω

ω+=

1 (70)

Veoma retko se koristi i prenosna karakteristika koja sadrži i drugi realni pol. Ako je to ipak potrebno takav niskofrekventni filtar se može realizovati kolom čija je šema data na slici 53(d). Impedansa ove verzije filtra ima oblik

( )( )RCjCj

CCRjZL12

21

11

ωωω

+⋅++

= (71)


46

3.8. Korektori širine impulsa

Takt čine pravougaoni signali koji su određeni svojom frekvencijom, fazom i odnosom impuls-pauza. Frekvencija takta je definisana pre nego što signal stigne u DLL kolo, gde se dodavanjem kašnjenja koriguje jedino njegova faza. Za korekciju odnosa impuls-pauza potrebno je dodatno kolo, korektor širine impulsa.

Većina oscilatora i PLL sintezatora generiše takt čija je širina impulsa optimalna, tj. odnos impuls:pauza je u odnosu 1:1. Problem sa širinom impulsa nastaje kasnije, kada se takt propusti kroz glomaznu distributivnu mrežu složenog a veoma brzog VLSI integrisanog kola. Poznato je da pokretljivost nosioca kod N-kanalnih tranzistora dva do tri puta veća od P-kanalnih tranzistora a zavisi i od temperature i varijacije tehnoloških parametara. To znači da je praktično nemoguće napraviti potpuno balansirani takt bafer koji će imati identične karakteristike pri uspostavljanju predenje i zadnje ivice signala. Kada se takt distribuira kroz mrežu sastavljenu od velikog broja bafera, usled razlike u kašnjenju prednje i zadnje ivice greška se nagomilava i može dovesti do prekomernog sužavanja ili širenja impulsa. U najnepovoljnijem slučaju, može doći do potpunog nestanka takta u distributivnoj mreži. Zato, kad se u udaljenom čvoru integrisanog kola koriguje takt, osim faze treba korigovati i širina impulsa. Optimalno je, obe korekcije izvršiti istim kolima.

Princip rada korektora širine impulsa je zasnovan na kolu koje dodaje različitu vrednost kašnjenja prednjoj i zadnjoj ivici signala. Problem širine impulsa se rešava na sličan način kako je i nastao. Pri tome, ako u distributivnoj mreži kašnjenje prednje ivice veće od zadnje kod korektora širine impulsa je veće kašnjenje zadnje ivice od prednje i obratno. Korektor širine impulsa je zapravo kolo za kašnjenje, slično liniji za kašnjenje koja se koristi u DLL-u. Zato neki autori predlažu integraciju DLL i korektora širine impulsa [58],[60],[71],[111].

M1

M2

Vdd

VDCC

in

out

M1

M2

Vdd

VDCC

in

out

M3*

*

M3

Vdd Vdd

in

VBP

VBN

out

M1

M2

M4 M6

M5

VDCC

VDCC

in out

6 stepena

7 stepena

*

*

(a) (b)

(c)(d)

Slika 54. Šeme korektora širine impulsa

Na slici 54 su date četiri šeme korektora širine impulsa koje se najčešće mogu sresti u literaturu [106]-[110]. Na slikama 54(a) i 54(b) su prikazan najjednostavniji ali i najčešće korišćeni korektori [106]. U oba slučaja se radi o kolu koje ima oblik CMOS invertora sa tom razlikom što se gejt jednog od tranzistora (obeležen znakom *) ne vezuje na in ulaz korektora već na kontrolni VDCC napon. Za kolo sa slike 54(a), struja punjenja izlazne parazitne kapacitivnosti zavisi od struje tranzistora M2. Kada je vrednost napona VDCC u radnom opsegu, tada on kontroliše struju tranzistora M2 odnosno kašnjenje prednje ivice signala na izlazu korektora. Kašnjenje zadnje ivice uvek ima istu vrednost a zato kašnjenje prednja ivice, zahvaljujući regulaciji naponom VDCC, može da bude veća ili manje od njega. To je mehanizam kojim se menja (u konkretnom slučaju sužava) širina impulsa i prikazan je na slici 55.

Na sličan način, za kolo sa slike 54(b) [106] struja pražnjenja izlazne kapacitivnosti i kašnjenje zadnje ivice na izlazu korektora zavisi od struje tranzistora M3, koju kontroliše napon VDCC. Ova realizacija korektora širine impulsa ima konstantno kašnjenje prednje ivice signala, dok se kašnjenje zadnje ivice reguliše naponom VDCC.

Komponente DLL kola

47

22 24 26 28 30 32 3420 35

0

2.0

4.0

5.4

vreme t [s]

izla

zni n

apon

out

[V

] VDCC :2.9V

3.5V

Slika 55. Promena izlaznog napona korektora širine impulsa pri promeni napona VDDC

Na šemi sa slike 54(c) dato je nešto složenije kolo koje objedinjuje realizaciju elementa za kašnjenje i korektora širine impulsa [109]. Invertor, sastavljen od tranzistora M1 i M2, se napaja strujama iz tranzistora M3 i M4, što kao odgovara već opisanom strujno oslabljenom elementu za kašnjenje. Ovaj deo kola, uz primenu bias kola kakvo je dato na slici 24, može da ostvari naponski kontrolisano kašnjenje bez promene širine impulsa. Dodatno strujno napajanje invertora dolazi iz tranzistora M5 i M6, pri čemu su struje ovih tranzistora različite jer je polarizacija gejtova izvedena zajedničkim kontrolnim naponom VDCC. Ako je napon VDCC nizak, veća je struja P-kanalnog tranzistora, pa je kašnjenje rastuće ivice manje od opadajuće i obratno, ako je napon VDCC visok, veća je struja N-kanalnog tranzistora, pa je kašnjenje opadajuće ivice manje od rastuće.

Poslednja šeme sa slike 54(d) je realizovana od dve linije za kašnjenje [107]. Gornje, koja se sastoji od 6 invertora i ima fiksnu vrednost kašnjenja i donje koja se sastoji od sedam kapacitivno opterećenih elementa za kašnjenje, čije se kašnjenje podešava naponom VDCC. Razlika kašnjenja gornje i donje linije za kašnjenje definiše širinu impulsa na izlazu out.

Kada su sva četiri kola za korekciju širine impulsa implementiraju u istoj 1.2μm CMOS tehnologiji i simuliraju se pri istim uslovima, gde je ulazni takt in na frekvenciji f=100MHz sa odnosom impuls–pauza 50%, dobijene su karakteristike regulacije širine impulsa u funkciji napona VDCC prikazane na slici 56. Kola za korekciju širine impulsa sa slika 54(a), (b) i (d) mogu da utiču samo na širenje (ili sužavanje) impulsa ali samo kolom sa slike 54(c) moguće je ostvariti širenje i sužavanje impulsa. Najveći opseg regulacije širine impulsa i mogućnost da se istovremeno koristi i kao element za kašnjenje ima kolo sa slike 54(c), što ga čini optimalnim izborom za dizajn.

Slika 56. Promena širine impulsa u funkciji napona VDCC za kola sa slike 54


48

Na osnovu svega rečenog za četiri korektora širine impulsa napravljen je uporedni pregled najvažnijih karakteristika u obliku tabele 5.

Tabela 5. Karakteristike kola za korekciju širine impulsa osobine kola za korekciju širine impulsa

kola sa slike 54(a)

kola sa slike 54 (b)

kola sa slike 54 (c)

kola sa slike 54 (d)

1. opseg regulacije širine impulsa srednji srednji širok srednji

2. moguće širenje i sužavanje impulsa ne ne da ne

3. složenost mala mala mala srednja 4. složenost upravljanja mala mala mala mala 5. osetljivost na smetnje od

sinhronog rada ostalih delova VLSI kola

velika velika mala srednja

6. potrošnja struje (energije) velika, linearni režim rada

velika, linearni režim rada

mala mala

Da bi se korekcija širine impulsa vršila automatski, formira se petlja za kontrolu širine impulsa (Pulse–Width Control Loop – PWCL). O ovoj petlji će biti više reči u sledećem poglavlju.

3.9. Zaključak

U ovom poglavlju disertacije su opisane komponente od kojih je sastavljeno DLL kola. One su predstavljene u funkcionalnom smislu, dato je više metoda za njihovu implementaciju, prikazane su njihove karakteristike i uporedne karakteristike za različite realizacije iste komponente. Gde je to bilo potrebno, dat je i obrazložen analitički model komponente.

Naviše pažnje je posvećeno linijama za kašnjenje koje su po načinu upravljanja podeljene na tri grupe: analogno, digitalno i hibridno kontrolisane. Za svaku od ovih grupa ponuđen veći broj implementacija, sa karakteristikama, uporednim karakteristikama i odgovarajućim modelima. Za ostale komponente DLL kola (fazni detektor, strujna pumpa i niskofrekventni filtar) su autori koji su publikovali svoje realizacije u poslednjih desetak godina [56],[62],[63],[66],[68]-[71],[75],[80],[88],[91] koristili slična ili identična rešenja. Zato su predstavljena upravo ta rešenja, dok o nekim starijim nije bilo reči.

Opisano je i kolo za korekciju širine impulsa, koje ima sličnu strukturu kao i elementi za kašnjenje. Ova dva kola se često implementiraju kao jedno, što je pogodno jer se i u funkcionalnom smislu dopunjuju. Na taj način se istovremeno koriguje faza i oblik (širina) takt impulsa. Prikazano je više realizacija korektora širine impulsa i date njihove karakteristike.

Neke od komponenti DLL kola koja su opisana u ovoj glavi disertacije dugogodišnjim istraživanjem su dovedena do standardnih rešenja koja su široko prihvaćena (fazni detektor, strujna pumpa i niskofrekventni filtar). Linije za kašnjenje, kao i samo DLL kolo, su počeli da se široko koriste znatno kasnije pa su mogućnosti za poboljšanje postojećih rešenja najveće upravo u ovom delu.

Ako se pogledaju aplikacije u kojima je DLL kolo primenjeno, uočava se da su finoća regulacije kašnjenja i nizak nivo džitera [58],[61], dva najznačajnija parametra DLL kola. Najbolji rezultati u tom pogledu se postižu sa analognim DLL kolom i analognom naponski kontrolisanom linijom za kašnjenje. Postojeća rešenja za analognu naponski kontrolisanom linijom za kašnjenje su jednostavna, mogu da ostvare veoma finu regulaciju kašnjenja, sa malom potrošnjom i otporna su na smetnje koje dolaze od drugih blokova kroz napon napajanja i supstrat čipa. Ono što se može popraviti su uzak opseg regulacije i nelinearna karakteristika kašnjenja u funkciji od kontrolnog napona. U nastavku disertacije, posebna će se pažnja pokloniti upravo mogućim poboljšanjima analognih linija za kašnjenje.

4. Aplikacije sa DLL kolom 4.1. Uvod

Za kratko vreme DLL je prešao put od ideje do kola koje je široko primenjeno u brojnim aplikacijama. Praktična primena DLL kola obuhvata široku oblast, počevši od svuda prisutnih komercijalnih uređaja do visoko profesionalnih primena. Zahvaljujući primeni DLL kola moguće je realizovati brze RAM memorije dok bez DLL-a ne bi mogli da postoje brzi interfejsi poput USB2 ili IEEE 1394. Ima ih u FPGA čipovima najpoznatijih proizvođača, u telekomunikacijama, u kolima za praćenje PN koda i sistemima sa proširenim spektrom, mernoj i procesnoj opremi, itd.

Najširu primenu je našao u digitalnim kolima i sistemima, jer usled značajnog povećanja radne frekvencije, brzine rada i složenosti sistema više nije bilo moguće održati sinhroni način rada a da se u okviru distributivne mreže ne koriguje faza takt signala. DLL dodatno utiče na kvalitet takt signala tako što ublažava (ili rešava) probleme džitera i košenja takta.

PLL je najpogodnije i najšire korišćeno kolo za sintezu visoko-frekventnog takta. Ipak u slučaju da nije neophodno vršiti umnožavanje frekvencije, DLL primenjen u aplikaciji sintezatora frekvencije obezbeđuje bolje rezultate kada se poredi nivo džitera. Lakši je za projektovanje, imun je na šum koji dolazi od drugih blokova na čipu. U DLL se kao filter petlje koristi filter prvog reda i to je čini stabilnijim od PLL-a čija je prenosna funkcija višeg reda. Kako je PLL kolo zasnovano na naponski kontrolisanom oscilatora (VCO) u njima dolazi do nagomilavanja džitera i faznog šuma i koji je posledica šuma koji se javlja u napajanju i substratu integrisanog kola.

Kada je u pitanju merna oprema, najpoznatija aplikacija DLL kola je konvertora vremena u digitalnu vrednost visoke rezolucije, TDC (Time-to-Digital Convertor), baziran na Vernier (nonius) liniji za kašnjenje [61],[117],[123]. TDC se upotrebljen kao osnovni gradivni blok za merenje vremenskog intervala u laserskim daljinomerima, ultrazvučnim meračima protoka fluida, za merenje vremena preleta čestica u nuklearnim postrojenjima i slično. Razlika u kašnjenju između dva lanca elemenata za kašnjenje, jednog za start a drugog za stop impuls, je kontrolisana sa DLL kolom.

Korektor širine impulsa se u aplikacijama često kombinuje sa DLL kolom a baziran je na elementima za kašnjenje kod kojih je moguće nezavisno podešavati kašnjenje prednje odnosno zadnje ivice impulsa [106]-[111]. Kada se u ovakvom korektoru doda i kontrolna povratna petlja dobija se PWCL (Pulse-Width Control Loop). U svim nabrojanim aplikacijama, DLL kolo i elementi sa promenljivim kašnjenjem su ključni blok sa aspekta dizajna, jer od njihovih osobina zavisi tačnost i preciznost referentnog takta.

U ovom poglavlju disertacije biće opširnije opisane najvažnije DLL aplikacije. Ovde neće biti dat samo pregled rešenja iz literature, već će biti izloženi i predlozi za poboljšanje postojećih realizacija. Ovo se odnosi na sledeće aplikacije:

više-frekvencijska i više-fazna sinteza takta sa DLL kolom [85],[86], konvertor vremena u digitalnu vrednost visoke rezolucije [123], i adaptivnu petlja za kontrolu širine impulsa [109].

Predložena poboljšanja će biti obrazložena i verifikovana kroz analizu i simulaciju kola. Pri simulaciji je korišćen PSpice ili HSpice softver i biblioteka modela za 1.2μm CMOS tehnologiju.

4.2. Više-frekvencijska i više-fazna sinteza takta sa DLL kolom

Sa kontinualnim smanjivanjem dimenzijama kola i odgovarajućim porastom radne frekvencije i gustine VLSI integrisanih kola uspostavljeni su novi standardi u ostvarivanja visokih performansi. Glavno interesovanje većine istraživača je sada usmereno ka smanjenju potrošnje snage tih sistema uz održavanje visokih performansi i sposobnosti sistema za procesiranje informacija u realnom vremenu. Ovde je opisana pogodna strategija za napajanje različitih delova VLSI integrisanih kola sa više-faznim i više-frekvencijskim taktom, čija je sinteza bazirana na upotrebi DLL kola. Namenjen je za kontrolu aktivnosti u različitim modulima VLSI integrisanog kola bez uticaja na propustnost digitalnog sistema. Dati su odgovarajući rezultati simulacije rada kola, praćenja džitera i njegovog nagomilavanja.


50

Nova VLSI integrisana kola, u cilju ostvarivanja što boljih performansi, imaju više nezavisnih blokova koje rade sa različitih taktnih frekvencija i sa višefaznim taktom. Postoje dve konvencionalne arhitekture za obezbeđivanju višefrekvencijskog i višefaznog takta. Prva arhitektura za sintezu i distribuciju više–frekvencijskog i više–faznog takta koristi takt iz PLL-a (Phase Locked Loop) koji je ugrađen unutar svake od komponenti VLSI integrisanog kola [138]. Druga konvencionalna arhitektura koristi za distribuciju jednofazni takt a zatim se unutra svake komponente VLSI integrisanog kola generiše višefrekvencijski i višefazni takt upotrebom ugrađenog DLL kola [137].

4.2.1. Implementacija višefrekvencijskog i višefaznog sintezatora takta sa DLL kolom Predložen dizajn je zasnovan na kolima za kašnjenje i konvencionalnom DLL kolu, čija je blok šema

prikazana na slici 57. Kolo koristi naponski kontrolisanu liniju za kašnjenje, fazni detektor, strujnu pumpu, i niskofrekventni filtar prvog reda. Linija za kašnjenje je sastavljena od redno vezanih elemenata sa promenljivim kašnjenjem koje su na ulazu pobuđene sa referentnim taktom CLKref. Na izlazu poslednjeg elementa u liniji za kašnjenje se dobija zakašnjeni takt CLKout. Prednje ivice referentnog CLKref i izlaznog CLKout takta se porede faznim detektorom da bi se odredila greška usklađenosti. Izlaz faznog detektora je vezan na strujnu pumpu i filtar petlje u kojima se greška fazne usklađenosti integrali i generiše kontrolni napon Vctrl koji upravlja radom naponski kontrolisane linije za kašnjenje. Kada je DLL kolo u stabilnom režimu, ukupno kašnjenje linije odgovara trajanju jedne periode Tref referentnog takta CLKref. Referentni takt CLKref sa periodom Tref se prenosi kroz n elementa linije za kašnjenje, što na njihovim izlazima obezbeđuje n pravougaonih opsega i=1,..,n sa periodom Tref . Ovi se signali razlikuju od referentnih jer su zakašnjeni za τi=i*td (i=1,..,n) gde je td propagaciono kašnjenje jednog elementa. Ako je linija sastavljena od osam elementa za kašnjenje, dobija se osmofazni signal kao na slici 60(a).

Filtar petlje

Strujna pumpa

Fazni detektor

Linija za kašnjenje

EK1 EK2 EK3 EKn

CLKref

Kolo zakombinovanje ivica

CLKout

Vctrl

1.Ph_1

1.Ph_8

2.Ph_12.Ph_44.Ph_14.Ph_2

EK1

Slika 57. Višefrekvencijski i višefazni DLL sintezator takta

Na slika 58 je pokazan naponski kontrolisanih elementa za kašnjenje koji se sastoji od šest tranzistora i ima neinvertujuću strukturu. Tranzistori M2 i M3 formiraju prvi (ulazni) invertor dok tranzistori M5 i M6 formiraju drugi (izlazni) invertor u elementu za kašnjenje. Tranzistori M1 i M4 kontrolišu vrednost propagacionog kašnjenja, jer ograničavaju struju kroz prvi invertor. Drugi invertor (tranzistori M5 i M6) daje neivertujuću karakteristiku i obezbeđuje brzu rastuću i opadajuću ivicu impulsa. Gejtovi tranzistora M1 i M4, su polarizovani kontrolnim naponima Vctrl+ i Vctrl– koji se generišu u bias kolu a kontrolišu jedinstvenim kontrolnim naponom Vctrl. Ovo kolo je klasičan strujno oslabljeni element za kašnjenje.

Kombinovanjem ulaznog i izlaznog impulsa iz elementa za kašnjenje se pomoću logičkih kola In1 i AND1 generiše asimetrični pravougaoni signal si, i=1,..,8 (vidi sliku 60(d) za više detalja). Ovi signali imaju frekvenciju i periodu kao ulazni referentni signal (fref i Tref) ali su zakašnjeni u odnosu na referentni signal za τi=i⋅td Njihova osnovna specifičnost je širina impulsa koja iznosi koliko i propagaciono kašnjenje kroz jedan element, td. Ukupno kašnjenje linije je suma kašnjenja svih pojedinačnih elemenata, što kada je DLL kolo u stabilnom stanju, odgovara periodi ulaznog referentnog takta, tj. Tref=n⋅td=8⋅td.

Aplikacije sa DLL kolom

51

Vctrl+

CLKref in

V+

td

V+

Vctrl-

CLKref ou t

In1

AND1

si

M1

M2

M3

M4

M5

M6

Slika 58. Naponski kontrolisan element za kašnjenje sa generatorom impulsa

Slika 59 prikazuju logičku strukturu kola za kombinovanje ivica. Na slici 59(a) je data šema četvorofaznog udvostručavača frekvencije dok je na slici 59(b) data šema dvofaznog učetvorostručavača frekvencije. Ulaz u kolo za kombinovanje ivica su signali si, i=1,..,8, čija je širina impulsa td.

Kada se realizuje četvorofazni udvostučavač frekvencije fref potrebno je spojiti širine impulsa dva susedna si signala (2⋅td) i obezbediti da pauza traje isto toliko. Za realizaciju takvog kola potrebna su AND i NAND kola sa dva ulaza. Na ovaj način se od osam ulaznih si signala formira četiri izlazna signala (2.Ph_1,..., 2.Ph_4), dvostruke frekvencija 2⋅fref i koji su međusobno zakašnjeni za po 2⋅td.

Kada se realizuje dvofazni učetvorostručavač frekvencije fref, sabiraju se za prvu fazu neparni (i=1,3,5,7) a za drugu fazu parni (i=2,4,6,8) si impulsi. Rezultat su dva protivu fazna signala 4.Ph_1, 4.Ph_2, čija je širina impulsa i pauze po td, a frekvencija četiri puta veća od ulazne, 4⋅fref . Za realizaciju dvofaznog učetvorostručavača frekvencije potrebne su NAND kola sa dva i četiri ulaza.

s2 s3 s4 s5 s6 s7 s8s1 s1

2.Ph_1 2.Ph_2 2.Ph_3 2.Ph_4

(a)

s2 s3 s4 s5 s6 s7 s8s1 s1

4. Ph_1 4. Ph_2(b)

Slika 59. Kolo za kombinovanje ivica (a) četvorofazni udvostučavač frekvencije fref

(b) dvofazni učetvorostručavač frekvencije fref


52

CLKref

1.Ph_2

1.Ph_3

1.Ph_4

1.Ph_6

1.Ph_5

1.Ph_8

1.Ph_7

2.Ph_1

2.Ph_2

2.Ph_3

2.Ph_4

4.Ph_1

4.Ph_2

CLKref

1xf CL

K2x

f CLK

4xf CL

K

a)

b)

c)

d)s1

s2

s3

Slika 60. Talasni oblik višefaznog i višefrekvencijskog takta

Blok za kombinovanje ivica (edge combiner) radi kao umnožavač više–faznog referentnog takta, dobijenog od jednofaznog ulaznog takta CLKref. Broj faza jednak je broju elemenata za kašnjenje n, što u ovom primeru znači da je n=8. Dodatno se mogu generisati takt signali sa višom frekvencijom od referentnog takta, ali se broj faza pri tome smanji onoliko puta koliko puta se poveća frekvencija takta. Tako se sa linijom od osam elemenat za kašnjenje može da dobije osmofazni takt, slika 60(a), četvorofazni takt sa dvostruko veće frekvencije, slika 60(b), ili dvofazni takt sa četiri puta većom frekvencijom, slika 60(c).

4.2.2. Džitera u PLL i DLL kolu Umnožavač frekvencije baziran na DLL kolu (slika 3) koristi lanac naponski kontrolisanih elemenata za

kašnjenje što predstavlja bitnu prednost u odnosu na standardno rešenje umnožavača frekvencije sa PLL kolom koje koristi naponski kontrolisani ring oscilator. Slika 61 uporedno ilustruje oblik nagomilavanja džitera u PLL i DLL kolu za umnožavanje frekvencije.

Vout

fref

Ring oscilator

Kolo za kombinovanje ivica

Vout

Vout

Linija za kašnjenje

Slika 61. Nagomilavanje džitera u ring oscilatoru i liniji za kašnjenje


53

U rešenju sa oscilatorom, slika 61(a), slučajne greške u određivanju trenutka uspostavljanja prednje i zadnje ivice impulsa se nagomilavaju jer je završetak svake oscilacije koja sadrži džiter ujedno i početak sledeće oscilacije. Nasuprot tome, u DLL umnožavaču frekvencije, slika 61(b), slučajne greške u određivanju ivice impulsa se nagomilavaju samo u jednom ciklusu prostiranja signala kroz liniju za kašnjenje [84]-[86].

344ns 346ns 348ns 350ns 352ns 354ns 356ns0V

2V

4V

5V

620ps

ΔVdd= +0.1V

Slika 62. Simulacija praćenja džiter pri ±100mV šuma u naponu napajanja

Džiter performanse DLL kola se degradiraju zbog različitih izvora šuma, tipično u obliku šuma koji dolazi preko napona napajanja ili preko supstrata integrisanog kola. Rezultat simulacije, prikazan na slici 62, pokazuje da sa izvorom šuma amplitude ΔVdd=±100mV u napajanju dobijena je maksimalna vrednost džitera od 620ps. Nivo džitera za osmostepenu liniju na svakom od elemenata za kašnjenje je prikazan na slici 63. Spice simulacija je urađena uz upotrebu modela za 1.2μm CMOS tehnologiju.

0

100

200

300

400

500

600

700

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

Jitte

r [ps

]

Slika 63. Nagomilavanje džitera u osmostepenoj liniji za kašnjenje simuliran pri

frekvenciji takta od 20MHz

4.3. Distribucija i održavanje korektne sinhronizacije takta sa DLL kolom

Najznačajnija primena DLL se odnosi na ostvarivanja korektne sprege u prenosu podataka između dva sinhrona digitalna bloka. Rešavanje ovih problema čine zadaci tipa sinteze i distribucija taktnih impulsa, eliminacija problema koji se javljaju zbog košenja-takta i džitera, a u cilju korektnog održavanja tajminga kao i ostvarivanje velike propustnosti kod prenosa podataka između dva sinhrona digitalna bloka. Jedna tipična aplikacija kod koje dva digitalna bloka međusobno sinhrono razmenjuju podatke prikazana je na slici 64.

Blok_1 predaje podatke Dout1 sinhrono sa taktnim signalom CLKout1. Blok_2 prihvata taktni signal CLKin2 i pobuđuje svoje ulazne lečeve/flip-flopove radi uzorkovanja ulaznih podataka Din2. Prostiranje signala duž prenosnih linija kao i baferovanje taktnog signala unosi kašnjenje koje je zavisno od procesa i okruženja. Kao posledica, prozor-odluke ulaznih lečeva/flip-flopova biće pomeren u odnosu na ivicu taktnog impulsa za određeni iznos kašnjenja, a to će uzrokovati nekorektno prihvatanje podataka.

Sa ciljem da se efikasnije reše problemi metastabilnog ponašanja kola, u Blok_2 se ugrađuje DLL kolo čiji je osnovni zadatak da izvrši kompenzaciju kašnjenja taktnih impulsa, tj. ne dozvoljava da se usponska ivica taktnih impulsa javi u trenutku kada podaci nisu stabilni. DLL kolo kontroliše izlaznu fazu signala


54

CLKout2 preko kašnjenja referentnog signala CLKREF a princip rada se bazira se na održavanju fiksnog kašnjenja između CLKREF i CLKFB. Referentni signal CLKREF kod DLL-a pobuđuje liniju za kašnjenje koju čine veći broj kaskodno povezanih bafera promenljivog kašnjenja. Vreme propagacije takta kroz bafere određeno je kontrolnim naponom. Negativna povratna sprega petlje održava kontrolni napon na vrednost koja obezbeđuje sinhronizaciju između CLKREF i CLKFB [44].

BLOK 1

CLKout1

Dout1

Din1

Qin

Qout

logika za distribucijutakta u okviru blokaBLOK 2

n

nDLL kolo

CLKREF

CLKFB

CLKout2

CLKin2

Din2

Dout2

D Q

DQ

Slika 64. Tipični interfejs kod digitalnih sinhronih blokova

DLL kolo sa slike 64 se može realizovati na više načina. Mogu se upotrebiti arhitektura analognog ili digitalnog DLL-a i primeniti komponente koje su opisane u glavi 3. U principu, svaki DLL može da radi kao korektor faze (kašnjenja) takt signala.

Na slici 65 su prikazani sinhroni digitalni blokovi, pri čemu se takt iz BLOK1 prenosi u BLOK2 [80]. Cilj je da se održi sinhronizaciju sa referentnim taktom CLKref. Za kolo sa slike 65(a) je potrebno da postoje dve identične naponski kontrolisane linije za kašnjenje kojima se upravlja istim kontrolnim naponom Vctrl, fazni detektor, strujna pumpa i dva voda identičnih karakteristika. Vod_1 služi da se takt signal prenese od BLOKA1 do BLOKA2, dok se Vod_2 koristi za prenos povratne informacije o kašnjenju. Kada je DLL kolo u stabilnom stanju, a koriste se naponski kontrolisane linije za kašnjenje i vodovi identičnih karakteristika, tada su faze referentnog CLKref i udaljenog CLKrmt takt signala iste. DLL kolo obezbeđuje da su faze na ulazima faznih detektora iste, a kako je kašnjenje odlazeće i povratne linije isto, udaljeni takt je sinhronizovan sa referentnim.

Faznidetektor

Strujnapumpa

up

down

naponski kontrolisanalinija za kašnjenje


Vctrl

CLKref

BLOK1 BLOK2

Vod_1

Vod_2

Faznidetektor

Strujnapumpa

up

down



Vctrl

CLKref

BLOK1 BLOK2

Vodbidirek.bafer

bidirek.bafer

CLKrmt

CLKrmt

(a)

(b)

C

C

Slika 65. Distribucija takta između blokova


55

Realizacija ovakvog prenosa takta zahteva postojanje dva podešena voda, što nije praktično rešenje. Upotrebu povratnog voda moguće je izbeći upotrebom bidirekcionih bafera, kao na slici. 65(b) [80]. Upotrebljene su dve naponski kontrolisane linije za kašnjenje kojima se upravlja istim kontrolnim naponom Vctrl, fazni detektor, strujna pumpa i dva bidirekciona bafera na suprotnim stranama voda. Signal takta se šalje u oba pravca istovremeno, tako da se signal takta kada dođe u BLOK2 istim putem vrati u BLOK1. Sa parom podešenih linija za kašnjenje, kada DLL kolo u stabilnom stanju, ostvaruje se sinhronizacija referentnog CLKref i udaljenog CLKrmt takt signala. Po cenu upotrebe složenijih bidirekcionog bafera izbegnut je povratni vod, što je značajno bolje rešenje.

Starija rešenja pa i neka nova kola koriste PLL kolo za sinhronizaciju digitalnih blokova. Umesto naponski kontrolisane linije za kašnjenje, PLL kontroliše frekvenciju naponski kontrolisanog oscilatora VCO, tako da je CLKREF u fazi sa CLKFB. Najvažnije prednosti DLL kola su, jednostavnija realizacija i projektovanje, brže uspostavljanje stabilnog stanja i bolja stabilnost, manji džiter. PLL je nezamenljiv samo u aplikacijama gde je neophodno umnožavanje frekvencije. Operativne karakteristike DLL i PLL kola date su u tabeli 6.

Tabela 6. Karakteristike operativnosti DLL i PLL kola Operativne karakteristike DLL PLL vreme hvatanja (locking time) kratko dugačko

džiter (tracking jitter) mali veliki

umnožavanje frekvencije (frequency multiplication) ne da

opseg regulacije kašnjenja (delay range) ograničen neograničen

korekcija odnosa impuls-pauza (duty cycle correction)

potrebna ugradnja dodatnih kola

faktor popune od 50% ostvaruje se deljenjem

arhitektura petlje (analiza) jednostavna složena

prenosna funkcija prvog reda drugog ili višeg reda

stabilnost apsolutna uslovna pogodna za VLSI da da/ne opasnost od povlačenja oscilatora ne postoji postoji

4.4. Konvertor vremena u digitalnu vrednost visoke rezolucije

Precizno merenje vremenskog intervala između dva događaja sa veoma finom rezolucijom se često koristi u opremi za merenje i testiranje (laserski daljinomeri, logički analizatori, nuklearna instrumentacija), industrijskoj kontroli (više kanalni sistemi za akviziciju, ultrazvučni merači protoka fluida), kod elektronskih embedded kontrolnih sistema (automobilski i avio kontroleri, medicinska oprema), itd. [113]-[127]. Konvertor vremena u digitalnu vrednost, TDC (Time-to-Digital Converter), je glavni i najosetljiviji blok instaliran u toj vrsti opreme. TDC visoke rezolucije se primarno koristi u aplikacijama gde se zahteva vremenska rezolucija, i do 10ps, kratko mrtvo-vreme (dead–time, minimalni vremenski interval koji mora da postoji između dva merenja), i širok dinamički opseg (maksimalno trajanja vremenskog intervala koji može biti meren, a može imati vrednost i od hiljadu sekundi) sa frekvencijom referentnog takta od 10MHz pa do 500MHz.

Merenje vremenskog intervala primenom TDC može se podeliti u sledeća dva koraka. Prvi korak se odnosi na merenje kratkih vremenskih intervala i karakteriše ga veoma fina vremenska rezolucija koja može biti u opsegu od 10ps do 500ps. Drugi korak se odnosi na merenje dugih vremenskih intervala, čije se merenje vrši sa grubljom rezolucijom i koji mogu biti u opsegu trajanja od 1μs pa do 1000s. Za merenje dugih vremenskih intervala koristi se standardna brojačka metoda [120]. Metode digitalizacije kratkih vremenskih intervala su prikazane u [113]-[127]. Bazirane su na veoma brzim brojačima [120], analogna metoda je bazirana na linearnoj vremenskoj bazi napona [114], konverzija sa dva nagiba (dual-slope) [115],[124],[125] i Vernier (nonius) metod sa CMOS linijama za kašnjenje [61],[117],[123].


56

4.4.1. TDC principi rada TDC kola se standardno dele u dve grupe: analogna i digitalna. Generalno, kod analognih TDC princip

rada se bazira na integraciji struje, dok su digitalne bazirane na nekoj vrsti brojanja. Preostale alternativne TDC arhitekture su dobijene kao kombinacija između ova dva osnovna tipa. Za realizaciju TDC razmatrano je nekoliko različitih arhitektura. Rezultat ovog istraživanja je i pregled osobina a i ograničenja koja pojedina TDC kola karakteriše i koji je baziran na njihovoj simulaciji.

Analogni TDC – baziran na integraciji struje Analogni TDC visoke rezolucije se sastoji od dva prekidača i izvora konstantne struje koji prazni

kondenzator za vreme trajanja merenog intervala. Blok šema i odgovarajući talasni oblik napona u karakterističnim tačkama, sa slike 66, ilustruju princip rada. Proces počinje reset signalom kada se kroz gornji prekidač kondenzator C napuni do napona Vdd. Mereni vremenski interval je u obliku impulsa čije je trajanje Tin. Dok impuls traje, zatvoren je donji prekidač, pa se kondenzator prazni konstantnom strujom I1. Posle isteka vremena Tin, oba prekidača su otvorena a na kondenzatoru C je ostao napon Vx koji je srazmeran merenom vremenskom intervalu. Analogno digitalnim konvertorom, ADC, se napon Vx pretvara u digitalni broj N.

Analognim TDC-om može se postići rezolucija merenja vremena do 10ps pri dinamičkom opsegu od 1:50 do 1:1000. Ozbiljan nedostatak ovog pristupa, pri velikom dinamičkom opsegu, je nelinearnost koja se teško može prevazići. Linearnost se može poboljšati korišćenjem metoda baziranim na dvostrukoj integraciji (dual-slope), ali po ceni produženja trajanja procesa merenja [114], [115],[124],[125]. Analogni TDC je veoma dobro rešenje za merenje kratkih vremenskih intervala sa vrlo finom vremenskom rezolucijom.

Slika 66. Analogni konvertor napona u digitalnu vrednost (a) blok šema i (b) talasni

oblik napona

Digitalni TDC–baziran na brojačima Struktura digitalnog brojačkog konvertora se bazira na sinhronom brojaču koji se pobuđuje referentnim

taktom veoma visoke frekvencije. Kao što se vidi na blok šemi konvertora, slika 67, brojanje traje koliko i mereni vremenski interval Tin. Na kraju, stanje brojača N odgovara procenjenom vremenskom intervalu.

Na žalost, digitalizacija merene vrednosti sa subnano–sekundnom rezolucijom zahteva izuzetno visoku pobudnu taktnu frekvenciju brojača ili dugo vreme usrednjavanja rezultata merenja. Bez obzira na svoju jednostavnu arhitekturu, zbog vrlo visoke taktne frekvencije (reda GHz), nije pogodan za merenje gde se zahteva fina vremenska rezolucija. Sa druge strane, brojački konvertor je veoma pogodan za merenje dugih vremenskih intervala, sa nižom rezolucijom.

Slika 67. Brojački konvertor napona u digitalnu vrednost (a) blok šema i (b) talasni

oblik napona


57

TDC – baziran na tehnici Vernier kašnjenju Rezolucija merenja vremenskog intervala TDC može biti značajno povećana korišćenjem razlike

propagacionog kašnjenja kroz kola. Koncept tehnike Vernier (nonius) kašnjenja usvaja da je vremenska rezolucija definisana kao razlika između vrednosti dva propagaciona kašnjenja. Kod implementacije ovog metoda, interpolacija se primenjuje na vremenskom intervalu čije trajanja ima vrednost jednog perioda takt signala. Vernijer struktura, prikazana na slici 68, se sastoji od dve linije za kašnjenje sa po jednim flip-flopom za svaki par elementa iz obe linije za kašnjenje. Start signal je u sinhronizmu sa sistemskim taktom a prostire se kroz gornju (sporiju) liniju za kašnjenje, sagrađenu od elementa sa propagacionim kašnjenjem td1. Stop signal se prostire kroz donju (bržu) liniju za kašnjenje sa elementima čije je propagaciono kašnjenje td2, gde je td1 >td2. Pri prostiranju stop signala kroz donju liniju za kašnjenje, vrši se okidanje flip-flopova i tom prilikom se beleži trenutno stanje start signala na gornjoj liniji za kašnjenje. Razlika u vremenu kašnjenja start i stop linije za kašnjenje, koja po elementu iznosi td1–td2, definiše rezoluciju merenja. Trajanje merenog vremenskog intervala i razlika u propagacionom kašnjenju gejtova prve i druge linije direktno određuju na kojem paru elementa će se start i stop impulsi sustići. Trenutak kada je došlo do sustizanja impulsa koji se prenose kroz linije biće memorisano u odgovarajućem flip–flopu kao rezultat merenja.

Slika 68. Tipična Vernier linija

za kašnjenje

Dinamički opseg rada TDC baziranog na tehnici Vernier kašnjenja, tj. maksimalni vremenski interval tDR koji može biti meren je određen sa tDR=n⋅(td1 – td2), gde je n broj elementa koji čine liniju za kašnjenje a td1 i td2 odgovarajuće propagaciono kašnjenje gejtova u prvoj i drugoj liniji, respektivno. Ovako mali dinamički opseg se može proširiti ako se merenje dužeg dela vremenskog intervala obavi brojačkom metodom [115],[116],[127]. Tehnika Vernier kašnjenja može biti implementirana kao kolo po narudžbini (custum design) [61] i na komercijalnim FPGA čipu sa rezolucijom od 200 ps [119]. CMOS tehnologija je veoma osetljiva na napon napajanja i temperaturu, zato se linije za kašnjenje moraju da kalibrišu pomoću vremenske reference i DLL petlje. Tehnika Vernier kašnjenja je kvalitetno rešenje za dizajn TDC i optimalna je za merenje kratkih vremenskih intervala sa vrlo finom vremenskom rezolucijom.

4.4.2. Implementacija TDC baziranih na tehnici Vernier kašnjenja U cilju dobijanja visoke rezolucije ali i širokog dinamičkog opsega merenja kod TDC, upotrebljava se

interpolaciona tehnika bazirana na klasičnom Nutt-ovom metodu [127]. Taj metod predviđa deljenje merenog vremenskog intervala Tin, od prednje ivice start do prednje ivice stop impulsa, u tri dela. Drugi podinterval predstavlja celi broj Nc umnožaka perioda TCLK referentnog takta. Trajanje prvog i trećeg podintervala je kraće od dve periode takta. Drugi podinterval služi za grubo merenje i rezultat ima oblik Nc⋅TCLK. Taj deo merenog vremenskog intervala je sinhronizovan sa referentnim taktom (reda nekoliko stotina megaherca) i dobijen je pomoću binarnog brojača.

Slika 69. Blok šema uređaja za merenje vremenskog intervala


58

Da bi se poboljšala rezolucija merenja vremena u prvom i trećem podintervalu, u TDC je korišćena tehnika Vernier linije za kašnjenje. Ova tehnika je zasnovana na razlici kašnjenja koja se javlja u dve linije sastavljene od niza redno vezanih elementa za kašnjenje.

Slika 70. Šema ulaznog bloka

Slika 71. Talasni oblik napona u karakterističnim tačkama ulaznog bloka

Blok šema celokupnog uređaja za merenje vremenskog intervala data je na slici 69. Ulazni blok, koji sadrži kontrolnu logiku, realizovan je šemom sa slike 70 a talasni oblik napona na njegovom ulazu i izlazu je dat na slici 71. Ulazni signali su start i stop impulsi, kao i referentni sistemski takt. Na izlaz se generišu tri vremenska intervala, T1 koji traje od start impulsa do sledeće druge zadnje ivice takta CLK, T2 koji traje od stop impulsa do sledeće druge zadnje ivice takta CLK. Signal T12 predstavlja interval vremena koji je sinhronizovan sa referentnim taktom i traje od zadnje ivice signala T1 do zadnje ivice signala T2. Start i stop impulsi imaju proizvoljan položaj u odnosu na referentni takt. U slučaju da su impulsi T1 ili T2 prekratki, mogu da dovedu do metastabilnog stanja u flip–flop elementima Vernier konvertora, što je eliminisano tehnikom dvostrukog baferovanja (T1 i T2 traju do druge zadnje ivice takta koji sledi) [115],[116].

Na blok šemi sa slike 69, slede tri konvertora vremena u digitalnu vrednost, za signale T1 i T2 Vernijer a za T12 brojačkog tipa. Rezultat merenja sva tri vremenska intervala se na kraju objedinjuju u jednu celobrojnu digitalnu reč N. Još detalja u vezi ove problematike može se naći u [115],[116],[123],[124],[127].

Komponente Vernier konvertora – elementi za kašnjenje U predloženom rešenju upotrebljen je analogni naponski kontrolisani element za kašnjenje, koji je

prikazan na slici 72. Od niza elementa za kašnjenje, kao osnovnih gradivnih blokova, sačinjene su linije za kašnjenje. Kao što je prikazano na slici 72, element za kašnjenje je implementiran u obliku dvostepenog invertora. Tranzistori M1 i M2 čine prvi invertor, dok je drugi invertor sačinjen od tranzistora M7 i M8. Tranzistori M4 i M3 rade kao strujni izvor i strujni ponor dok je vrednost njihovih struja određena naponima VP bias i VN bias, respektivno. Bias kolo, sastavljeno od tranzistora M9, M10 i M11, obezbeđuje korektnu polarizaciju za tranzistore M4 i M3. Takođe, bias kolo obezbeđuje da struje tranzistora M4 i M3 imaju približno istu vrednost i da se mogu kontrolisati naponom VC. U cilju linearizacije karakteristike regulacije kašnjenja td od kontrolnog napona VC, u elementu za kašnjenje su dodati tranzistori M5 i M6, što je opširnije objašnjeno u poglavlju 5. Na slici 73 je prikazana zavisnost kašnjenja od kontrolnog napona, dobijena


59

simulacijom kola sa slike 72, koja za upotrebljenu tehnologiju daje približno linearnu zavisnost za opseg kašnjenja od 775ps do 1025ps.

Slika 72. Analogni naponski kontrolisani element za kašnjenje

2.6 2.8 3 3.2 3.4 3.6 3.8 4750

800

850

900

950

1000

1050

Kontrolni napon VC [V]

Slika 73. Propagaciono kašnjenje u zavisnosti od kontrolnog napona VC

Komponente Vernier konvertora – memorijski element Drugi važan gradivni blok u realizaciji tehnike Vernievog kašnjenja je memorijski element. Standardno,

on se realizuje u obliku D flip-flopa. Dva zahteva trebaju da budu ispunjena kada se realizuje tehnika Vernier kašnjenja. Prvi se odnosi na

rezoluciju merenja (nekoliko desetina piko sekundi) koja se može ostvariti ako je razlika u kašnjenju između elemenata gornje i donje linije dovoljno mala. Drugi zahtev se odnosi na potrebnu širinu opsega merenja koja je jednaka trajanju jedne periode referentnog takta (obično do 10ns). Oba ova zahteva je moguće ispuniti samo ako se linije za kašnjenje sastoje od 100 ili više elementa za kašnjenje. Kada se uzme u obzir veliki broj potrebnih elemenata, korisno je smanjiti njihovu složenost sa ciljem smanjenja potrebne površine na silicijumu za njihovu realizaciju. Ovde je predloženo rešenje kod koga je linija za kašnjenje start impulsa modifikovana u odnosu na [61] tako da objedinjuje funkciju linije za kašnjenje, sa slike 72, i memorijskog elementa kao na slici 74. Druga linija za kašnjenje, kroz koju se prostire stop impuls, realizovana je od elementa za kašnjenje prikazanih na slici 72.

Kao što je prikazano na slici 74, element za kašnjenje start impulsa se sastoji od tri invertora, I1, I2, i I3. Kroz invertore I1 i I2 se prostire start impuls ali istovremeno invertori I2 i I3 su povezani kao leč. Na ovaj način, složenost hardvera potrebnog za realizaciju standardne Vernier linije za kašnjenje [123], čija je struktura prikazana na slici 68, je značajno smanjena. Sa slike 74 se vidi da su I1 i I3 implementirani kao invertori sa tri stanja, dok I2 predstavlja naponski kontrolisani element za kašnjenje.

Predložena modifikovana struktura za realizaciju tehnike Vernier kašnjenja je prikazana na slici 75. Za regulaciju rada linija za kašnjenje upotrebljena su dva kontrolna napona, VC1 i VC2. Kontrolni napon VC1 se koristi za regulaciju kašnjenja start a VC2 stop impulsa. Napon VC2 ima konstantnu vrednost, dok se vrednost napona VC1 podešava za vreme kalibracionog perioda, koji je prikazan na slici 76. U toku vršenja kalibracije, na ulaze linija za kašnjenje se umesto uobičajenih start i stop impulsa dovodi referentni signal, čiji su frekvencija i faza poznati. Kada referentni signal prođe kroz obe linije za kašnjenje, faze na njihovim izlazima se porede faznim detektorom. U zavisnosti od vrednosti faza na ulazima, na izlazu faznog detektora


60

se generiše up ili down signali, sa kojima se upravlja radom strujne pumpe. Kontrolni napona VC1 se dobija na niskofrekventnom filtru koji se pobuđuje iz strujne pumpe.

Slika 74. Hardverska struktura memorijskog elementa i naponski kontrolisanog


Slika 75. Modifikovana tehnika Vernier kašnjenje

Linije za kašnjenje, u fazi kalibracije, radi kao deo DLL kola. U toj fazi se podešavanjem vrednosti kontrolnih napona, VC1 i VC2, dobija da je kašnjenje start impulsa (kroz gornju liniju) veće od kašnjenja stop impulsa (kroz donju liniju) za trajanje jedne periode referentnog signala, tref. Kontrolni naponi, dobijeni u toku faze kalibracije, se koriste tokom procesa merenja

Fazni detektor

kalib

raci

ja

Slika 76. DLL u povratnoj petlji Vernier konvertora

4.4.3. Rezultati simulacije Predložen je dizajn kola koje implementira TDC arhitekturu baziranu na tehnici Vernier kašnjenja.

Testiranje i verifikaciju dizajna je obavljena sa softverom PSpice ver. 9.2 a poštujući pravila projektovanja i upotrebom modela za 1.2μm CMOS tehnologiju. Simuliran je proces merenja kojim je moguće precizno odrediti vreme kašnjenja za start, Si, i stop, Ci, impulse pri prostiranju kroz linije za kašnjenje (vidi sliku 75).


61

Ako usvojimo da je frekvencija takta u kolu 200MHz, to znači da brojač kojim se grubljom rezolucijom određuje duži deo vremenskog intervala, meri deo vremenskog intervala čije je trajanje duže od 5ns. Sa druge strane, u okviru drugog podintervala se mere vremenski intervali koji su kraći od 5ns a pri tome rezolucija merenja je i do nekoliko desetina piko sekundi. Za kompletnu realizaciju ovog dela TDC, je potrebno više od sto parova elemenata za kašnjenje i memorijskih elemenata. Naprimer, za rezoluciju od 10ps, u hardverskoj strukturi linija za kašnjenje biće potrebno da postoji 500 elemenata za kašnjenje, tj. 500*10ps=5ns. U cilju bolje vizualizacije rezultata simulacije i njihove prezentacije u ovom tekstu, usvojeno je da se linije za kašnjenje sastoje od po 12 elemenata, što daje rezoluciju merenja od 400ps. Za taj slučaj, i ako usvojimo da je meren vremenski interval između prednjih ivica start i stop impulsa tx=4ns, rezultat simulacije je prikazan na slici 77. Talasni oblici Si i Ci (i=1,...,12), odgovaraju start i stop impulsima na izlazima odgovarajućih elemenata za kašnjenje, respektivno. Kao što se vidi sa slike 77, kod prvih deset elemenata za kašnjenje prednjače start impulsi (i=1,...,10), pa tako i S10 prednjači u odnosu na C10. Na ulazima 11-tih elemenata oba impulsa dospevaju u približno isto vreme, dok kod 12-tih elemenata C12 prednjači u odnosu na S12. Na kraju procesa merenja, izlazi lečeva od L1 do L10 biće postavljeni na logičku jedinicu, dok će lečevi L11 i L12 biti postavljeni na logičku nulu.

Slika 77. Prostiranje start Si i stop Ci impulsa

Princip rada obe linije za kašnjenje može biti objašnjen u skladu sa prezentacijom datom na slici 78. Kada počne proces merenja u trenutku tstart=10ns, počne i prostiranje start impulsa kroz odgovarajuću liniju za kašnjenje. Prostiranje stop impulsa počinje kasnije, u trenutku tstop=14ns, ali kako odgovarajuća linija ima manje kašnjenje prostiranje je brže, što je na slici prikazano karakteristikom čiji je nagib veći. Mesto preseka karakteristika, koje predstavljaju prostiranje start i stop impuls kroz elemente za kašnjenje, je rezultat


62

merenja. Za dati primer, kada je mesto preseka iza 10-tog elementa za kašnjenje, rezultat merenja vremena bio bi tx=(10/12)*5ns=4.16ns.

Slika 78. Prostiranje start i stop impulsa kroz Vernier konvertor

4.5. Adaptivna petlja za kontrolu širine impulsa

Moderni digitalni sistemi, realizovani submikronskim CMOS procesom, rade na frekvencijama od nekoliko desetina kiloherca do nekoliko gigaherca. Poslednjih godina su uspešno razvijeni veoma brzi visoko performansni super skalarni mikroprocesori, mrežni procesori, SDRAM dvostruke brzine, itd. Kako se sve više funkcionalnih blokova integriše na istom čipu po konceptu sistem na čipu (system-on-a-chip i system-on-silicon), košenje, džiter i asimetričan odnos impuls-pauza takt signala postaje smetnja u realizaciji brzih i visoko-performansnih digitalnih sistema.

Sinteza i distribucija takta su kritične komponente svakog sinhronog digitalnog sistema. Takt u digitalnim sistemima mora da ima nizak džiter i košenje signala ali takođe dobro kontrolisan odnos impuls-pauza. U brzim CMOS kolima odnosa impuls-pauza je podložan promeni kada taktni signal prođe kroz dugačak niz bafera.

U sistemima sa dvostrukom brzinom prenosa podataka, koriste se obe i rastuća i opadajuća ivica takta za prenošenje podataka. U tim sistemima je neophodno da odnos impuls perioda bude precizno podešen na 50%. Prema tome, važno je pitanje kako generisati takt sa odnosom impuls-perioda od 50%. Automatska kontrola, kakva je PWCL (Pulse-Width Control Loop) može biti korišćena za podešavanje odnosa impuls-pauza na izlazu višestepenih takt bafera, kako je opisano u [106].

Predlažem petlju za kontrolu širine impulsa nazvanu APWCL (Adaptive Pulse-Width Control Loop) koja ima sličnu arhitekturu kao i klasična PWCL (Pulse-Width Control Loop) ali su izvršene dve modifikacije. Prva se odnosi na realizaciju Pseudo Invertorskog Upravljačkog Stepena (PIUS), a druga na primenu adaptivne povratne petlje. Prva modifikacija obezbeđuje da se impulsi na izlazu generišu za vreme trajanja svih APWCL modova rada a druga brže uspostavljanje stabilnog radnog režima. Za 1.2μm CMOS tehnologiju pri naponu napajanja Vdd=5V i radnoj frekvenciji od 100MHz, rezultat Spice simulacije pokazuje da se odnos impuls perioda može korektno kontrolisati u okviru opsega od 20% do 80%, ukoliko su parametri petlje korektno izabrani.

U nastavku teksta opisana je arhitekture i princip rada za tri različita tipa PWCL, poznata iz literature. Predstavljen je novi pristup sa ciljem da se dobije PWCL arhitektura sa brzim uspostavljanjem stabilnog stanja, koji je nazvan APWCL (Adaptiv Pulse-Width Control Loop). Predložena je struktura i opisan princip rada, analizirana prenosna funkcija i dokazana stabilnost APWCL. Dati su detalji koji se odnose na implementaciju APWCL kao i rezultati simulacije.

4.5.1. Standardni tipovi PWCL Taktni signal se koristi za sinhronizaciju različitih delova digitalnih sistema. Njegova frekvencija,

amplituda, faza i odnos impuls-pauza značajno utiču na osobine sistema. PLL i DLL se uglavnom koriste da


63

bi se podesila frekvencija i faza takt signala dok je PWCL dizajniran tako da kontroliše odnos impuls-pauza u višestepenim baferima takt signala.

U veoma brzim kolima, višestepeni taktni baferi su implementirani kao dugački lanci invertora koji često moraju da pobuđuju potrošače koji predstavljaju velika kapacitivna opterećenja. U takvom dizajnu je teško održati odnos impuls-perioda takata na 50%. Pri prolasku takat signala kroz višestepeni bafer, simetrija odnosa impuls-pauza će biti pokvarena zbog loše balansiranosti parametara N i P kanalnih tranzistora u baferima. Na lošu balansiranost utiče više faktora, kao što su nepodešenost dizajna, varijacija tehnoloških parametara ali i promena u temperaturi i naponu napajanja. To za posledicu ima da je odnos impuls-perioda daleko od 50%. U najgorim slučajevima moglo bi da se desi da trajanje impulsa bude toliko predugo ili toliko prekratko da takni signal praktično nestane unutar niza bafera.

Kao rešenje za ovaj problem u [106] su predložili primenu PWCL. Zato će biti dat kratak pregled arhitektura i principa rada tri tipa PWCL koje se nazivaju: konvencionalna PWCL [106]; PWCL sa fiksnom fazom [107]; i PWCL sa brzim uspostavljanjem stabilnog stanja [108].

Konvencionalna PWCL Šema konvencionalne PWCL [106] je prikazana na slici 79. Kao što se može videti sa slike,

konvencionalna PWCL je realizovana kao sistem sa povratnom spregom.

Slika 79. Konvencionalna PWCL: (a) sa parnim brojem bafera; (b) sa neparnim

brojem bafera;

PWCL sistem sa povratnom petljom se funkcionalno sastoji od:

a) Pseudo Invertorski Upravljački Stepen (PIUS) – je izabran da bude prvi u nizu taktnih bafera a funkcioniše kao naponski kontrolisani uobličavač impulsa. Promenom vrednosti kontrolnog napona, Vctrl, moguće je podesiti širinu impulsa izlaznog takta. PIUS je implementiran kao jednostavan invertora, a na slici 79 je sa “*” obeležen upravljački tranzistor;

b) Takt bafer (TB) – je dugačak lanac invertora ili bafera koji rade kao višestepeni drajveri. Broj stepena u taktnom baferu mora da zadovoljava uslove koji obezbeđuju korektan rad povratne sprege. Kada taktni bafer sastoji od parnog broja stepena PWCL ima konfiguraciju sa slike 79(a), a za neparan broj stepeni kao na slici 79(b);

c) Strujna Pumpa 1 (SP1) – konvertuje trajanje širine impulsa u struju koja puni i prazni kondenzator C. Na njenom izlazu se dobija referentni napon Vref jer je spojena na referentni takt sa 50% odnosom impuls-perioda;


64

d) Strujna Pumpa 2 (SP2) – je druga identična strujna pumpa koja konvertuje u struju trajanje impulsa CLKout na izlazu taktnog bafera i na kondenzatoru C ga pretvara u napon VC;

e) Pojačavač (Poj) – je diferencijalni pojačavač sa naponskim pojačanjem A. On treba da obezbedi potrebno pojačanje u petlji na niskoj frekvenciji;

f) Referentni impuls (RI) – je dvo-stepeni bafer invertor koji je upotrebljen za pobudu CP1 sa referentnim taktom čiji odnos impuls-perioda ima vrednost 50%;

g) Filtar Petlje (FP) – čine izlazna otpornost Poj i kondenzator C2 koji formiraju nisko-propusni filter prvog reda;

Na slici 79 je prikazana PWCL u kome su upotrebljene dve identične strujne pumpe. Prva (SP1) je

spojena na referentni takt sa 50% odnosom impuls-perioda i na izlazu daje referentni napon Vref, a druga (SP2) se koristi za detekciju širine impulsa takta koji se koriguje i na izlazu daje napon VC. Strujne pumpe SP1 i SP2, diferencijalni pojačavač, Poj, i filtar petlje FP čine komparator odnosa impuls-pauza. Napon na izlazu tog komparatora je Vctrl i on kontroliše rad PIUS-a.

Širina impulsa na izlaz TB-a se kontroliše u PWCL. To znači da će ako na izlazu TB-a odnos impuls-perioda odstupi od 50% doći do promene kontrolnog napona, Vctrl, koje će korigovati nastalo razdešenje. Kada je PWCL u stabilnom stanju, izlaz TB je podešen na 50% odnosa impuls-perioda i biće korigovano svako razdešenje unutar dinamičkog opsega rada petlje.

Konvencionalna PWCL [106] je kolo sa nelinearnom povratnom spregom. Kontrolni napon, Vctrl, mora imati potrebnu vrednost koja će garantovati optimalni odnos impuls-pauza kada je petlja zatvorena. Da bi se obezbedila veća tačnost pojačanje petlje treba da je malo, što ima za posledicu dugo vreme potrebno za stabilizaciju radnog režima. Dok traje prelazni režim do uspostavljanja stabilnog stanja na izlazu nema korektnog ili uopšte nema taktnog signala, pa je to vreme potrošeno a da ni ostali blokovi u kolu nisu u funkciji.

PWCL sa fiksnom fazom U [107] je predložena arhitektura koja je slična konvencionalnoj PWCL. Glavna razlika se odnosi na

primenu dva nova bloka. Upotrebljeni su novi detektor odnosa impuls-pauza i novi naponski kontrolisani generator impulsa, koju su omogućili višu frekvenciju rada pri nižim naponu napajanja nego konvencionalna PWCL [106]. Naponski kontrolisani generator impulsa se sastoji od dva niza invertora i NAND kola. Prvi niz ima konstantno, dok drugi, koji je realizovan kao linija za kašnjenje sa kapacitivnim opterećenjem, ima promenljivo kašnjenje. Detektor odnosa impuls-pauza je implementiran kao puš-pul (push-pull) strujna pumpa. Šema PWCL sa fiksnom fazom je data na slici 80. Sa namerom da se istovremeno ostvari podešavanje faze i širine takt impulsa taktni bafer može sadržati PLL ili DLL i PWCL. Identični problem, koji se odnosi na precizno podešavanje odnosa impuls-pauza, kao i kod konvencionalnog PWCL se javlja i kod PWCL sa fiksnom fazom.

PWCL sa brzim uspostavljanjem stabilnog stanja PWCL kolo za opseg frekvencija od 500MHz do 1.25GHz sa brzim uspostavljanjem stabilnog stanja

(slika 81), realizovano u 0.35μm CMOS tehnologiji je opisano u [108]. Mehanizam brzog uspostavljanjem stabilnog stanja je implementiran od blokova koji su na slici 81 uokvireni isprekidanom linijom. Taj deo elektronskog kola se sastoji od konvertora razlike napona u digitalnu vrednost (VDDC) i para prekidačkih strujnih pumpi (SP1 i SP2). VDDC je upotrebljen za detekciju linearnog i nelinearnog perioda u prelaznom režimu. SP kola obezbeđuju promenu struje u odnosu na kontrolni kod iz VDDC i spoljni kod koji je upotrebljen za predpodešavanje odnosa impuls-perioda izlaznog takta CLKout. U odnosu na konvencionalnu PWCL, dobijeno je brže uspostavljanjem stabilnog stanja i to za faktor 2.58. Odnos impuls-perioda izlaznog takta je podesiv u opsegu vrednosti od 35% do 70% sa korakom od 5%.


65

impu

lsi 1

impu

lsi 2

Slika 80. PWCL sa fiksnom fazom

Slika 81. PWCL sa brzim uspostavljanjem stabilnog stanja

4.5.2. Adaptivni PWCL Blok dijagram APWCL je prikazan na slici 82. Po funkcionalnosti, gradivni blokovi se mogu

identifikovati kao: a) Pseudo Invertorski Upravljački stepen (PIUS) – koji je namenjen da na svom izlaz, PIUSout, generiše

impulse promenljivog odnosa impuls-pauza. Napon Vctrl je upotrebljen kao upravljački; b) Takt Bafer (TB) – je lanac invertora/bafera koga čini neparan ili paran broj stepena; c) Strujne pumpe (SPx) – dve naponski kontrolisane strujne pumpe, SP1 i SP2, koje se međusobno

razlikuju po načinu realizacije; d) Referentni Impuls (RI) – sačinjen od dva redno vezana invertora; e) Bias Kola (BK1 i BK2) – obezbeđuju potrebne jednosmerne napone za polarizaciju blokova SP1, SP2

i PIUS; f) Operacioni pojačavač sa diferencijalnim ulazom i diferencijalnim izlazom (Poj) – radi kao invertujući

(neinvertujući) pojačavač u povratnoj petlji. Za neparan (paran) broj stepeni u TB, Poj je implementiran kao neinvertujući (invertujući) pojačavač;

g) Nisko Frekventni Filtar (NFF) – filtarski element u povratnoj petlji; h) Kontroler Strujne Pumpe (KSP) – je implementiran kao diferencijalni pojačavač. Na svom izlazu, KSP

daje napon VA koji je proporcionalan razlici napona Vref – VC i koristi se kao kontrolni napon u SP2; U odnosu na konvencionalni PWCL predložen u [106], uvedeno je nekoliko novina u realizaciji APWCL

[109]. Prva se odnosi na PIUS a druga na strujnu pumpu označenu sa SP2. Pored toga, APWCL-u su dodata dva nova bloka, KSP i BK2, koja su potrebna za rad redizajnirane SP2. Ostali blokovi APWCL, prikazani na slici 82, su iste (odnosno slične) strukture kao u [106]. Njihova analiza biće data u tekstu kasnije.

Signali CLKin i CLKout su ulazni i izlazni impulsi kod APWCL respektivno. Oni pobuđuju strujne pumpe označene na slici 82 kao SP1 i SP2. Naponi na izlazima strujnih pumpi, Vref i VC, su direktno proporcionalni sa odnosom impuls-pauza taktova CLKin i CLKout. Strujne pumpe SP1 i SP2 na čijim izlazima su kondenzatori C11 i C22 koji se prazne za vreme trajanja pozitivnih vrednosti impulsa a za ostalo vreme pune. Struje punjenja i pražnjenja kondenzatora su podešene na identičnu vrednost. Signal CLKin je izabran kao


66

referentni a njegov odnos impuls-perioda je 50%. Zato je napon Vref, na izlazu strujne pumpe SP1, uzet za referentni.

Razlika u propagacionom kašnjenju prednje i zadnje ivice takt signala, koja nastaje pri njegovom prolasku kroz dugačak niz taktnih bafera, odnos impuls-pauza postaje asimetričan, tj. različit od 50%. Naponi Vref i VC se dovode na ulaze diferencijalnog pojačavača (Poj) a napon Vctrl koji se dobija na njegovom izlazu kontroliše rad PIUS. Kada je APWCL u stabilnom režimu rada, vrednost kontrolnog napona Vctrl će tako podesiti rad PIUS da odnos impuls-perioda izlaznog takta CLKout bude 50%.

Slika 82. Blok dijagram APWCL

Pseudo Invertorski Upravljački Stepen - PIUS Električna šema PIUS-a je prikazana na slici 83(a). Realizovan je sa tri N-kanalna tranzistora N1, N2, N3 i

tri P-kanalna tranzistora P1, P2, P3. Ekvivalentna električna PIUS šema je data na slici 83(b). Tranzistor P1 radi kao izvor (source) konstantne struje J1 dok P2 kao promenljive struje J2. Sa druge strane, tranzistor N1 je ponor (sink) konstantne struje I1 a tranzistor N2 promenljive struje I2. Prekidački deo CMOS invertora čine tranzistori P3 i N3. Kondenzator CL predstavlja izlaznu parazitnu kapacitivnost.

Slika 83. PIUS blok: (a) električna šema, (b) ekvivalentna šema

Vrednost konstantnih struja J1 i I1 određuje nominalno vreme kašnjenja prednje i zadnje ivice impulsa na izlazu PIUSout. Bias naponi Vbp i Vbn su potrebni da bi se obezbedila korektna polarizacija tranzistora P1 i N1. Od promenljivih struja J2 i I2 zavisi vrednost razlike kašnjenja prednje i zadnje ivice impulsa a što je određeno kontrolnim naponom Vctrl. Talasni oblik napona na izlazu PIUSout za različite vrednosti kontrolnog napona Vctrl je dat na slici 84. Kao što se vidi sa slike, impuls PIUSout ima maksimalnu širinu (t1–t4) za


67

najmanju vrednost napona Vctrl=1.5V, jer je tada kašnjenje prednje ivice minimalno a zadnje maksimalno. U slučaju kada je Vctrl=3.5V maksimalan, kašnjenje prednje ivice je veliko a zadnje malo, pa je širina impulsa minimalna (t2–t3).

Slika 84. PIUS ulazni i izlazni talasni oblik

Promena kašnjenja rastuće i opadajuće ivice od kontrolnog napona Vctrl je prikazana na slici 85. Za Vctrl=Vdd/2=2.5V, gde je Vdd=5V napon napajanja PIUS, vreme kašnjenja obe ivice je podjednako. Ovo znači da je ostvarena dobra simetrija između parametara P i N kanalnih tranzistora. Ako kontrolni napon Vctrl opada kašnjenje prednje ivice opada a zadnje ivice raste i obratno kada Vctrl raste kašnjenje prednje ivice raste a zadnje ivice opada.

Na slici 86 je prikazan ceo opseg varijacije odnosa impuls-perioda taktnog signala od kontrolnog napona Vctrl kod PIUS. Simetričan odnos impuls-perioda (50%) se dobija za Vctrl=Vdd/2=2.5V, dok kada Vctrl opada impuls se širi a kada Vctrl opada sužava.

Slika 85. Kašnjenje rastuće i

opadajuće ivice od kontrolnog napona Vctrl

PIUS nagibkd=-0.32

1.5 2 2.5 3 3.520

30

40

50

60

70

80

90

100

Vctrl [V] Slika 86. Odnos impuls-

perioda u zavisnosti od kontrolnog napona Vctrl

Strujna Pumpa - SP1 Električna šema strujne pumpe SP1 je data na slici 87. SP1 se sastoji od strujnog izvora Pr2 i strujnog

ponora Nr2 i dva komplementarna prekidača Pr1 i Nr1. Prekidački tranzistori su vezani bliže napajanju a dalje od izlaznog čvora. Pokazalo se da ovo rešenje daje stabilniji radni režim strujnom izvoru/ponoru i da nema preslušavanja ulaz/izlaz kroz parazitne kapacitete prekidačkih tranzistora. Blok koji je obeležen isprekidanim linijama predstavlja pojednostavljeno bias kolo, BK1, i služi za generisanje dva jednosmerna napona Vbp1 i


68

Vbn1. Ovi naponi služe za polarizaciju strujnog izvora i ponora (Pr2 i Nr2) i obezbeđuju da vrednosti njihovih struja budu tačno definisane, identične i stabilne.

Slika 87. Električna šema strujne pumpe SP1

Paralelna strujna pumpa – SP2 Strujna pumpa SP2, prikazana na slici 88, se sastoji od dve strujne pumpe SP21 i SP22 koje rade u

paraleli. Struktura strujne pumpe SP21 je identična sa SP1 sa slike 87. Kod strujne pumpe SP22 se primenjuje isto rešenje za prekidačke tranzistore i strujni izvor/ponor (tranzistori Pa1, Na1, Pa2 i Na2 respektivno). Specifično rešenje je primenjeno kod realizacije bias kola BK2. Za razliku od bias kola BK1, koje je definisano band-gap referentnim kolom, rad BK2 je određen naponom VA koji se dobija iz kontrolera strujne pumpe, KSP.

Na izlazu SP2 je vezana impedansa koja je realizovana kao reda veza otpornika R i kondenzatora C12. Primenom otpornika R pridodata je nula u prenosnoj karakteristici SP2, a takođe i u prenosnoj karakteristici APWCL. Ovako dobijena nula prenosa će biti upotrebljena da bi se podesio optimalan faktor prigušenja (ξ=0.707), i skratilo trajanje prelaznog režima u linearnom modu za vreme perioda uspostavljanja stabilnog stanja (za više detalja vidi deo 4.5.4).

Iref

izlazni otpornik,

kondenzator

Strujna PumpaSP21

C12

CLKout

Pc1

Nc1

Nc2

Pc2

Nb12Nb11

Pb11

Vdd

Vc

R

Vbn1

Vbp1

bias kolo-BK1-

Vdd

Pa1

Na1

Na2

Pa2

Vdd

Nb22

Nb21

Pb21

bias kolo-BK2-

VA

Vdd

Vbn2

Vbp2

Strujna PumpaSP22

Slika 88. Električna šema strujne pumpe SP2


69

Kontroler strujne pumpe – KSP Kontroler strujne pumpe, KSP, je implementiran kao diferencijalni pojačavač koji radi bez negativne

povratne sprege. Naponsko pojačanje u predloženom rešenju ima vrednost 20, i može se smatrati da ima malu vrednost. Na slici 89, je na nivou blok šeme, prikazana veza između blokova KSP, BK2 i SP2.

Na osnovu načina rada KSP moguće je identifikovati sledeća četiri regiona rada: a) region pozitivnog zasićenja; b) pozitivan linearan region; c) negativan linearan region; d) region negativnog zasićenja. Uslovi pod kojima KSP radi u odgovarajućem regionu su dati u tabeli 7.

Tabela 7. Četiri regiona rada

polaritet i amplituda razlike ulaznih napona

polaritet i amplituda izlaznog napona VA regioni rada

Vref – Vc > VTH VA ~ Vdd region pozitivnog zasićenja

0 < Vref – Vc < VTH Vdd /2 < VA < Vdd pozitivan linearan region

0 > Vref – Vc > –VTH 0 < VA < Vdd /2 negativan linearan region

Vref – Vc < –VTH VA ~ 0 region negativnog zasićenja

Napomena: VTH je minimalna razlika ulaznih napona (min(Vref – Vc)) pri kojoj KSP uđe u zasićenje. Kada odnos impuls-pauza CLKout nesimetričan javiće se veća razlika napona Vref i Vc, pa tada KSP radi u

regionu pozitivnog zasićenja a APWCL u nelinearnom režimu. Bias kolo BK2 preko napona VA prepoznaje region pozitivnog zasićenja i aktivira dodatnu struju Icp’ (iz SP22) što treba da ubrza vraćanje APWCL u linearni režim rada.

P 1c

P 2c

N1c

N2c

P 1a

N1a

N2a

P 2a

Slika 89. Kontroler strujne pumpe

Naponski kontrolisano bias kolo - BC2 Kod ovog bloka je na ulaz doveden napon VA, i u zavisnosti od njegove vrednosti se generišu dva izlazna

kontrolna napona Vbp2 i Vbn2. Naponi Vbp2 i Vbn2 definišu struje izvora i ponora kod strujne pumpe SP22, respektivno. U cilju obezbeđivanja normalnih uslova rada i uključivanja i isključivanja SP22, napon VA bi trebao da bude veći od 2VT, gde je VT napon praga N-kanalnih tranzistora, Nb21 i Nb22 (vidi sliku 88).

4.5.3. Princip rada APWCL je kolo sa nelinearnom povratnom spregom. Namenjeno je za kontrolu i upravljanje odnosom

impulsa-pauza takt signala u brzim i kompleksnim digitalnim kolima. U toku rada, od startovanja pa do uspostavljanja stabilnog radnog režima, APWCL prolazi kroz tri različita radna režima: • Nelinearni režim – se dobija kada je razlika napona Vref –Vc je velika. Pojačavač Poj je u zasićenju pa je

kontrolni napon Vctrl ≅ 0. Za vreme tog perioda povratna kontrolna petlja je van radnog opsega, vidi sliku 90, ali strujne pumpe SP1 i SP2 su operativne. Brzina odziva SP1 je veća i napon Vref naglo raste, dok je brzina odziva SP2 mala pa napon VC raste linearno i sporo. Na izlazu, se generiše takt CLKout koji ima minimalan odnos impuls-perioda od 20%. Činjenica da i kada je kontrolna petlja van radnog opsega


70

postoji izlazni takt je dobitak kod APWCL u odnosu konvencionalnu PWCL [106] ostvaren novim dizajnom PIUS.

• Linearni režim – se dobija kada je razlika napona Vref –Vc postane manja nego što je ulazni prag linearnog rada Poj (Vlin) koji tada takođe ulazi u linearni radni režim. Od tog momenta kontrolna povratna petlja postaje linearna i operativna. Odgovarajućom akcijom počinje korekcija odnosa impuls-pauza do optimalne vrednosti.

• Stabilan režim – se dobija kada se rad APWCL stabilizuje tako da odnos impuls-pauza kod taktova CLKin i CLKout postane identičan. Naponi Vref, Vc i Vctrl imaju stabilnu vrednost.

Adaptivnost

Kad je Poj u zasićenju, APWCL je u nelinearnom modu. Ako je uslov lindd

cref VA

VVV =≤− ispunjen, gde

su Vref –Vc razlika napona na ulazima pojačavača Poj, A naponsko pojačanje Poj, Vdd napon napajanja, tada APWCL radi u linearnom režimu. Električni parametri strujne pumpe SP2, struja Icp2=Icp+Icp’ i kapacitivnost C12 (vidi sliku 89), direktno određuju vreme trajanja nelinearnog režima APWCL, tNL, koje je određeno jednačinom

( )CLKoutcp

lincNL DI

VCt

⋅−⋅

=212

,12 (72)

gde: DCLKout odnos impuls-perioda CLKout pri Vctrl ≅ 0, i Vc,lin=Vref,steady-state – Vlin (vidi sliku 90). Analizom jednačine (72) možemo zaključiti da: Ako pri projektovanju SP2 izaberemo kapacitivnost C12 a

zatim variramo vrednost struje Icp, tada će se za veću vrednost struje dobiti kraće trajanje vremena tNL. U predloženom rešenju struja Icp ima konstantnu vrednost, dok struja Icp’ je promenljiva. Promena struje Icp’ omogućava da se reguliše vreme trajanja tNL.

Konstantna struja Icp je prisutna u toku sva tri radna režima, dok je promenljiva komponenta struje Icp’ uključena u toku nelinearnog režima a isključena u toku linearnog i stabilnog režima. Ova je omogućilo značajno skraćivanje trajanje nelinearnog režima, tNL. Prema tome, u predloženom APWCL za vreme trajanja nelinearnog režima u kontrolnu povratnu petlju se uključuje dodatna komponenta struje što je čini adaptivnom.

Da bi se upravljalo adaptivnom komponentom APWCL dodat je kontroler strujne pumpe, KSP. Njime se vrši detekcija radnog režima i u skladu sa rezultatom detekcije uključuje ili isključuje strujna pumpa SP22 koja je deo SP2 (slika 88).

Vreme

V ref

,Vc,V

ctrl

Vref

Vc

Vctrl

Vctrl, stabino

Vref , stabilno Vlin

Vc, lin

tNLnelinearni režim

linearnirežim

stabilni režim

Slika 90. Prelazni režim APWCL

4.5.4. Analiza i dizajn petlje Strukturna blok šema predložene kontrolne petlje je prikazana na slici 91. Kao što je već rečeno, model

sadrži nelinearni element u obliku zasićenja pojačavača. Analiza stabilnosti počinje od nelinearnog radnog režima, koji je prikazan na slici 91(a). Budući da je vreme kašnjenja takt bafera mnogo manje u odnosu na ostale vremenske konstante u kolu, ono će biti zanemareno pri razmatranju dinamike nelinearnog modela.


71

2ddV

2ddV

2ddV

−

2ddV

−

2ddVn

2ddVn−

2ddV

2ddV

2ddV

−

2ddV

−

( )sC

RCsIcp +1

sCIcp

0

0

ωω

+sA

( )sC

RCsIcp +1

sCIcp

0

0

ωω

+sA

Slika 91. (a) Strukturalna blok šema APWCL za nonlinearni režim, (b) realna

karakteristika zasićenja pojačavača, (c) karakteristika zasićenja pojačavača sa zanemarenom dinamikom PIUS, (d) izmenjena karakteristika pod (c) dobijena

uvođenjem adaptivne struje iz SP2, (e) strukturalna blok šema APWCL za linearni režim.

Zasićenje pojačavača može biti prikazano sa nesimetričnom i nelinearnom karakteristikom datom na slici 91(b), dok je analitički model PIUS dobijen aproksimacijom karakteristike sa slike 86 polinomom prvog reda. U ovom modelu, dve komponente su date na drugačiji način. Tako je PIUS modeliran kao blok čije je pojačanje kd, što predstavlja nagib karakteristike sa slike 86. Zasićenje pojačavača opisano kao nelinearni element zanemaruje dinamiku PIUS i uzima simetričnu nelinearnu karakteristiku, prikazanu na slici 91(c).

Sa namerom da se odredi uticaj adaptivne struje Icp2 iz SP2 na kontrolnu petlju, ona se može predstaviti kao Icp2 = Icp+ Icp’ = n Icp gde je n realni broj. Koeficijent n je sada uključen u nelinearni element, pa se na kraju dobija element sa karakteristikom prikazanom na slici 91(d) koja je upotrebljena za dalju analizu stabilnosti.

Nelinearni režim Da bi se izvršila analiza stabilnosti u nelinearnom režimu, biće upotrebljen kriterijum apsolutne

stabilnosti Popova [112]. Za implementaciju tog kriterijuma na APWCL smatraće se da je linearni deo prenosne karakteristike kontrolne petlje (slika 91(a))

)()1(

)()()(

0

0

ωω

+

+==

sCsRCsIkA

sVsVsG cpd

e

cOL (73)

koji uvođenjem odgovarajućeg normalizovanog oblika postaje


72

)()(

0

1

ωω

++

=ssssGn

OL , (74)

gde RC/11 =ω i pojačanju RIkA cpd0ω je dodat nelinearni element pojačanja k1 što daje

RIkAkk cpd01 ω= . (75)

Zamenom s=jω u (74), normalizovani frekventni odziv sistema je dobijen kao

)()( 2

02

102

20

210

ωωωωωω

ωωωω

++

−+−

= jsGnOL , (76)

a na taj način modifikovani frekventni odziv je

20

210

2

20

210)(

ωωωωω

ωωωω

++

−+−

=− jsGnOLm . (77)

Može se videti da je 20

10)0(ω

ωω −=mU i

0

1)0(ωω

−=mV za ω = 0, a kada je ∞→ω , onda 0)( =∞mU i

1)( −=∞mV . To znači da je moguće birati 1/k=0, kao njenu prezentaciju na slici 92, i, teorijski govoreći, pojačanje k i faktor n mogu biti proizvoljno izabrani u intervalu ),0[ ∞ što garantuje apsolutnu stabilnost sistema u nelinearnom režimu. Izbor koeficijenta n je ograničeno tehnološkim mogućnostima, tj. maksimalnom dozvoljenom strujom SP2.

−q1

01=

k

0

1

ωω

− j

20

01

ωω−ω

Slika 92. Grafička prezentacija kriterijum stabilnosti Popova za APWCL

Linearni režim

Kada je uslov lindd

cref VA

VVV =≤− zadovoljen, tada APWCL radi u linearnom režimu. Strukturalna blok

šema kontrolne petlje u linearnom režimu je prikazana na slici 91(e). Prenosna funkcija otvorene petlje je identična linearnom delu prenosne funkcije APWCL u nelinearnom režimu (73)

)()1(

)()()(

0

0

ωω

+

+==

sCsRCsIkA

sVsVsG cpd

e

cOL . (78)

Prenosna funkcija zatvorene petlje je data kao

CIkA

sRIkAs

RCsC

IkA

sVsVsG

cpdcpd

cpd

ref

cCL

000

2

0

)(

)1(

)()()( ω

ωω

ω

+++

+== , (79)

i u to slučaju karakteristični polinom je

CIkA

sRIkAssF cpdcpdc

000

2 )()(ω

ωω +++= . (80)


73

Željena dinamika sistema u linearnom režimu je definisana vrednošću faktora prigušenja ξ i prirodnu frekvencijom ωn. Dodavanjem nule u prenosnu funkciju sistema, pomoću otpornika R koji je redno vezanog sa C12, omogućilo je nezavistan izbor parametara ξ i ωn. Ti parametri definišu karakteristični polinom kao

22 2)( nnd

c sssF ωξω ++= . (81)

Upoređivanjem koeficijenata u jednačinama (80) i (81), struja Icp u SP2 i otpornik R mogu biti izračunati kao

d

ncp kA

CI0

2

ωω

= , (82)

cpd

n

IkAR

0

02ω

ωξω −= , (83)

i tako ostvariti željena dinamika sistema u linearnom radnom režimu. Preporučuje se izbor faktora prigušenja ξ=0.707 u cilju dobijanja optimalnog odziva zatvorene petlje u linearnom režimu.

Stabilan režim Kada se ocenjuju performanse stabilnog radnog režima u APWCL, misli se na osetljivost njegove

prenosne funkcije

CIkA

sRIkAs

sssV

sVsScpd

cpdref

e

000

2

0

)(

)()(

)()( ωωω

ω

+++

+== . (84)

Iz jednačine (84) se vidi da će predložena APWCL imati napon greške Ve koji će u stabilnom režimu biti jednak nuli, kada ulazni signal Vref ima oblik step funkcije, tj. 0)()(lim)(

0==∞

→sVssSV refse kada ssVref /1)( =

. U realnim kolima, postoji izvesna greška i u stabilnom radnom režimu, što je posledica ulaznog ofseta pojačavača i nesimetrije u dizajnu i realizaciji strujnih pumpi.

4.5.5. Rezultati simulacije APWCL Rezultati Spice simulacije predloženog APWCL kola implementiranog u 1.2μm CMOS tehnologiji, pri

naponu napajanja Vdd=5V i pri radnoj frekvenciji od 100MHz je prikazan na slici 93(b). Poređenja radi na slici 93(a) su prikazani rezultati simulacije konvencionalne PWCL [106] implementiranog u istoj tehnologiji i pri istim radnim uslovima. Za obe simulacije su upotrebljeni identični blokovi PIUS, SP1, Poj, BK1. U oba slučaja, taktni bafer (TB) se sastoji od 7. stepena sa tapering faktorom 1. U odnosu na konvencionalni PWCL zamenjeni je blok SP2 čija je struja promenljiva u APWCL. Takođe, pridodati su blokovi KSP i BK2 koji služe za upravljanje strujom strujne pumpe SP2.

Model kola u linearnom režimu rada je opisan sa prenosnom karakteristikom drugog reda, jednačina (79). Željena dinamika sistema je definisana izborom vrednosti faktora prigušenja ξ i prirodnu frekvencijom ωn. Kada je damping faktor ξ=0.707 a prirodna frekvencija ωn=3·107 rad·s–1

u skladu sa jednačinom (82) i (83) ostali parametri kola su određeni kao: Icp1= Icp2=Icp=10μA – struje koje su dobijene u strujnim pumpama SP1 i SP21; A=100 – DC naponsko pojačanje Poj; ω0=2π f0=2π 3.5MHz – dominantni pol pojačavača Poj; C11=C12=C=8pF – kondenzatori na izlazu strujnih pumpi; R=2800Ω – otpornik na izlazu SP2; kd=0.32V–1 – strmina regulacione karakteristike PIUS. Za nelinearni radni režim Icp2= Icp+Icp’ gde je Icp’max=50μA.

Talasni oblici na vrhu slika 93(a) i 93 (b) predstavljaju napone Vref i Vc. Drugi talasni oblik sa slike 93 (a) prikazuje kontrolni napon Vctrl dok drugi talasni oblik na slici 93(b) osim kontrolnog napona Vctrl sadrži i napon VA sa izlaza KSP. Treći talasni oblici sa slika 93(a) i (b) prikazuje izlazni takt CLKout dok četvrti talasni oblik prikazuje uvećane detalje CLKout za nelinearni i stabilni radni režim.

Simulacija za oba kola počinje od trenutka uključivanja na napajanje (t=t0). Iz tog razloga su kondenzatori na izlazima strujnih pumpi, C11 i C12, kao i kondenzator u niskofrekventnom filtru, C2, ispražnjeni tj. početni napon na njima je nula. Vremenski odziv sadrži sva tri radna režima i oni se mogu identifikovati kao: a) Dok traje vremenski interval, na slikama obeležen kao interval od t0 do t1, petlje radi u nelinearnom

režimu. Kako se kondenzator C11 puni brže u odnosu na C12, počevši od t0, napon Vref je veći od VC. Razlika napona na ulazu pojačavača Poj vrlo brzo postaje velika, što na izlazu pojačavača daje najnižu vrednost kontrolnog napona, što u ovom slučaju iznosi Vctrl=0V. Pod tim uslovima, generiše se takt CLKout kod koga je širina impulsa minimalna. Nasuprot rešenjima predloženim u [106] i [108] kod


74

kojih PWCL kolo nije operativno za vreme trajanja nelinearnog režima, tj. ne generiše se nikakav CLKout, u predloženom APWCL se generiše takt CLKout minimalne širine.

b) Kada razlika napona na ulazu pojačavača Poj postane dovoljno mala, tada on izlazi iz zasićenja i ulazi u linearni režim. Taj period u prelaznom režimu je prikazan na slici 93 i odgovara vremenskom intervalu od t1 do t2. Kada je faktor prigušenja ξ=0.707, prelazni režim u linearnom modu ima minimalno trajanje.

c) Stabilan radni režim je karakterisan stabilnim radom petlje i odgovara vremenskom intervalu posle t2. Tokom tog perioda, promene napona Vctrl su manje od ±25mV, što odgovara 1.8% u odnosu na stabilnu vrednost od Vctrl (1.5V). Kao što se može videti sa slike 93, odnos impuls-perioda takt signala CLKout u nelinearnom režimu je 20% a u stabilnom režimu 51%.

(a)

(b)

Slika 93. Rezultati simulacije (a) Konvencionalna PWCL i (b) Adaptivna PWCL


75

Glavna razlika između talasnih oblika konvencionalne PWCL prikazanih na slici 93(a) i adaptivne PWCL

prikazanih na slici 93(b) se javlja u toku nelinearnog radnog režima, što odgovara vremenskim intervalima od t0 do t1. Razlika između napona Vref i napona VC, za vreme tog perioda je velika i diferencijalni pojačavač KSP (u APWCL) ulazi u zasićenje. Napon VA, koji kontroliše rad strujne pumpe SP2, je približno jednak naponu napajanja Vdd pa je struja Icp’ uključena. To znači da u nelinearnom režimu strujna pumpa SP2 radi sa strujom Icp2=Icp+Icp’=n Icp=60μA. Povećanje struje SP2 za faktor n omogućava da vreme trajanja nelinearnog režima tNL kraće n puta (vidi jednačinu (72)). Ova mogućnost dovodi do skraćivanja vremena potrebnog za uspostavljanje stabilnog stanja.

4.6. Zaključak

U ovom poglavlju je opisano više aplikacija koje su bazirane na kolima za kašnjenje i primeni DLL. Izbor aplikacija je pravljen tako da obuhvati najvažnije primene ovih kola kao što su sinteza i distribucija takta sa naglaskom na ostvareni kvalitet signala u pogledu džitera i košenja takta. Kao primer primene u mernoj i procesnoj opremi izabran je primer konvertora vremena u digitalnu vrednost. Prikazana je i aplikacija korektora širine impulsa, čiji je rad takođe baziran na kolima za kašnjenje a funkcionalno se dopunjuje sa DLL kolom.

Sadržaj ove glave nije samo pregled aplikacija dostupnih iz literature. Izuzimajući kratak opis mreža za distribuciju takta i primenu DLL kola u sinhronizaciji digitalnih blokova kao i eliminaciju košenja takta, za ostale aplikacije su predlagana nova rešenja koja imaju značajna unapređenja u odnosu na postojeća. Dizajn i verifikacija ovih predloga je zasnovan na modelima i pravilima projektovanja koja važe za 1.2μm CMOS tehnologiju. Upotrebljeni modeli su nivoa 47 (level 47) i u kombinaciji sa visoko pouzdanim HSpice softverom daju relevantne rezultate simulacija.

U aplikaciji sintezatora frekvencije je opisan kvalitetan i jednostavan više-frekvencijski i više-fazni generator takta čiji je dizajnu zasnovan na primeni elemenata za kašnjenje. Generator je namenjen za distribuciju više-frekvencijskog i više-faznog takta u VLSI integrisanim kolima koja imaju implementirano upravljanje potrošnjom energije sa mogućnošću promene frekvencije i faze u kolu. Konvencionalna rešenja ne omogućavaju DLL kolima da multipliciraju frekvenciju. Zato je predložena primena dodatnog bloka, kola za kombinovanje ivica, koje kombinujući različito zakašnjele signale formira takt više frekvencije. Glavna prednost ovakvog rešenja je što nema nagomilavanja džitera karakterističnog za kola zasnovana na oscilatorima, kao što je PLL. Predloženo rešenje može da radi u opsegu frekvencija od 20 do 80MHz, pri čemu je fazna greška manja od ±2.3o.

Najčešća primena DLL kola su aplikacije koje se bave obezbeđivanjem korektne sprege u prenosu podataka između dva sinhrona digitalna bloka. Rešavanje ovih problema čine zadaci tipa sinteze i distribucija taktnih impulsa, eliminacija efekata koji se javljaju zbog košenja takta, džitera, korektnog održavanja tajminga kao i ostvarivanje velike propustnosti kod prenosa podataka između dva sinhrona digitalna bloka. Prikazano je nekoliko tipičnih aplikacija kod kojih dva digitalna bloka međusobno sinhrono razmenjuju podatke.

Kao sledeća, prikazana je optimizovana arhitektura konvertora vremena u digitalnu vrednost, bazirana na tehnici Vernier kašnjenja, namenjena visoko rezolucionom merenju vremenskog intervala. Predlog predviđa postojanje dve linije za kašnjenje. Prva predstavlja kombinaciju niza elementa za kašnjenje i memorijskih elemenata sačinjenih od zajedničkih delova. Druga je implementirana kao konvencionalana linija za kašnjenje, pri čemu je kašnjenje u obe linije naponski kontrolisano. Novinu predstavlja realizacija linije za kašnjenje i niza lečeva od zajedničkih komponenti, što predstavlja značajnu uštedu u potrebnom hardvera. Ovo je značajno, budući da je za visoku rezoluciju merenja vremena potrebno da Vernier linija bude sačinjena od što većeg broja elemenata. Dodatno poboljšanje je ostvareno upotrebom elementa za kašnjenje sa linearizovanom karakteristikom kašnjenja od kontrolnog napona. Elementi za kašnjenje su osetljivi na promenu napona napajanja i temperaturu ambijenta. Zato je potrebna kalibracija razlike kašnjenja, koja je realizovana sa DLL kolom.

Stablo unutar VLSI integrisanog kola, koje služi za distribuciju takta, je toliko veliko i kapacitivno opterećeno da je potreban veliki broj bafera za njegovu pobudu. Kada takt prolazi kroz višestepene bafere zbog njihove nesavršenosti dolazi do različitog kašnjenja prednje i zadnje ivice što dovodi do poremećaja odnosa impuls-pauza. U cilju dobijanja zadovoljavajućeg odnosa impuls-pauza predloženo je kolo za korekciju širine impulsa sa brzim uspostavljanjem stabilnog stanja, nazvano APWCL. U APWLC je usvojena većina rešenja koja su već primenjena i opisan u arhitekturi konvencionalne PWCL [106], ali sa


76

dve modifikacije. Prva se odnosi na implementaciju pseudo invertorskog upravljačkog stepena (PIUS), koji generiše takt za vreme svih radnih režima kontrolne petlje, uključujući i nelinearni. Druga modifikacija predstavlja primena adaptivne kontrolne petlje, koja omogućava kraće trajanje nelinearnog prelaznog režima, tj. brže uspostavljanje stabilnog stanja. Rezultati Spice simulacije APWCL kola, realizovanog u 1.2μm CMOS tehnologiju, koji radi sa naponom napajanja Vdd=5V i pri frekvenciji od 100MHz, pokazali su da se može kontrolisati odnos impuls-perioda koji varira u opsegu od 20% do 80%.

5. Linearne analogne naponski kontrolisane linije za kašnjenje

5.1. Uvod

Elementi sa promenljivim kašnjenjem su kola čija je struktura slična invertoru a koriste se za fino, kontrolisano kašnjenje u veoma brzim digitalnim integrisanim kolima. Pojedinačni elementi su jednostavna kola koja daju malu vrednost kašnjenja i uzak opseg regulacije. U cilju dobijanja većih vrednosti kašnjenja i šireg opsega regulacije nizovi elemenata se vezuje na red i tako grade liniju za kašnjenje.

Za aktivne elemente sa promenljivim kašnjenjem postoje brojne aplikacije u poluprovodničkoj VLSI tehnologiji. Delovi su u DLL (Delay Locked Loops) [47]-[94], poli-faznih generatora takta [30], [72], [75], [89], umnožavača frekvencije [84]-[87], konvertora za digitalizaciju vremena (Time-to-Digital Converters – TDC) [113]-[127], kola za sinhronizaciju takta, praćenje PN koda [74],[77],[81], kolima za korekciju širine impulsa (Pulse-Width Control Loop – PWCL) [106]-[111], ring oscilatorima [35],[70],[89],[90], etc.

Elementi za kašnjenje se mogu da klasifikuju kao digitalno i analogno kontrolisani elementi. Digitalno kontrolisani elementi se realizuju kao niz elemenata promenljive dužine, kod kojih broj elemenata određuje vrednost kašnjenja. Analogni naponski kontrolisani elementi za kašnjenje se realizuju kao kapacitivno opterećeni (shunt capacitor) [29],[30],[63]-[65] ili strujno oslabljeni (current starved) [56]-[63].

Unutar ograničenog opsega, analogni elementi su pogodni za finu regulaciju kašnjenja, nasuprot tome digitalni elementi za kašnjenje su pogodni za grubu regulaciju kašnjenja u širem opsegu. U okviru opsega regulacije, digitalno kontrolisane linije za kašnjenje su linearne jer svaki element daje identičnu vrednost kašnjenja. Za razliku od digitalno kontrolisanih sve standardne realizacije analognih elementa za kašnjenje su nelinearne, tj. regulacija kašnjenja u zavisnosti od kontrolnog napona je nelinearna funkcija.

Imajući to u vidu, posebna pažnja je posvećena realizaciji analognog elementa za kašnjenje kod koga u celom opsegu regulacije postoji linearna veza između kontrolnog napona i dobijenog kašnjenja. Predlažu se tri rešenja. Prvo je zasnovano na kontroli histerezis napona kod bafera, a ostala dva su modifikovane verzije strujno oslabljenog elementa za kašnjenje.

Elementi za kašnjenje se obično sastoje od dva invertorska stepena da bi imali neinvertujuću logičku karakteristiku. Drugi stepen dodatno služi da svojim pojačanjem popravi oblik impulsa, tj. ubrza uspostavljanje ivica i ublaži košenje signala. Pokazano je da postoji linearna veza između dobijenog kašnjenja i širine histerezisa kod drugog stepena u elementu za kašnjenje. Promenom napona praga za vreme pozitivnog i negativnog perioda ulaznog taktnog signala, ostvarujemo promenu širine histerezisa. Kada se drugi stepen realizuje kao brzi komparator, širina histerezisa se menja linearno kontrolnim naponom. To je iskorišćeno za realizaciju elementa sa linearnom regulacijom kašnjenja.

Drugo predloženo rešenje za element za kašnjenje je zasnovano na modifikaciji strujno oslabljenog elementa za kašnjenje. Linearizacija je dobijena dodavanjem simetričnih opterećenja (symmetric load) paralelno sa tranzistorima koji rade kao strujni izvori. Struja punjenja i pražnjenja izlazne parazitne kapacitivnosti zbog toga više nije konstantna već se dinamički menja u toku promena stanja. Ako se ispune određeni uslovi, regulacija kašnjenja tako modifikovanog strujno oslabljenog elementa za kašnjenje postaje približno linearna.

I treće predloženo rešenje se bazira na strujno oslabljenom elementu za kašnjenje. Osnovno kolo elementa nije izmenjeno, već je urađen redizajn bias kola. Standardna realizacija bias kola linearno kontroliše struju punjenja i pražnjenja izlazne kapacitivnosti u strujno oslabljenim elementima za kašnjenje. Kako je kašnjenje u recipročnoj relaciji sa strujom, ukupna regulaciona karakteristika je nelinearna. Predloženo rešenje koristi nelinearno bias kolo sa regulacijom struje koja je u recipročnoj relaciji sa kontrolnim naponom. Ukupna karakteristika je proizvod dve nelinearne funkcije koje zajedno daju linearnu karakteristiku regulacije kašnjenja od kontrolnog napona.

Sva tri predložena rešenja imaju svoje prednosti i nedostatke o kojima će biti reči u daljem tekstu. Takođe, biće izvedeni analitički modeli i prikazani rezultati simulacija za sva predložna kola. Da bi rezultati bili što verodostojniji upotrebljeni su originalni modeli za 1.2μm CMOS tehnologiju, nivo 47, HSpice softvera uz poštovanje svih pravila projektovanja analognih kola za datu tehnologiju. Rezultati pokazuju da


78

je za predložene elemente promena kašnjenja u zavisnosti od kontrolnog napona linearna u punom opsegu regulacije.

5.2. Analogni element za kašnjenje – dizajn dilema

Usvojimo da je opšta struktura analognog elementa za kašnjenje [43], AEK, data na slici 94. Kao što se može videti sa slike 94, strukturu AEK čine dva identična strujna izvora, I1 i I2, preklopnik, SW, kapacitivno opterećenje, C, i komparator, K. Takt signal CLKin upravlja radom preklopnika SW. Kada je CLKin ima viši naponski nivo preklopnik je u položaju 1, a kada CLK1 ima niži naponski nivo preklopnik je u položaju 2. Ako je preklopnik SW u poziciji 1 (2) kapacitivno opterećenje se puni (prazni) sa konstantnom strujom I1 (I2).

I1

I2

C

SW

−V

+V

CLKin CLKout

VLVH+

VH-

VH

1

2

+V

−V

K

Slika 94. Opšta arhitektura analogne linije za kašnjenje

Na slici 95 su prikazani talasni oblici koji

odgovaraju: ulaznom taktu CLKin, naponu VL na kondenzatoru C, i izlaznom taktu CLKout u AEK. U cilju pojednostavljenja analize, smatraće se da su ulazni i izlazni signali idealni pravougaoni impulsi i da su trajanje rastuće i opadajuće ivice takta, tdLH i tdHL respektivno, identično. Nadalje, smatraće se da propagaciono kašnjenje kroz komparator K i prekidač SW ima konstantnu vrednost i da je vrednost tih kašnjenja mnogo manja od onog koje se dobija integracijom na kondenzatoru C. Prema tome, negativni efekti ovih kašnjenja će biti zanemareni.

VH+

VH−

V L

CLK

in

V+

V-

Vm

td HLtd LH

tCLK

out

T/2 T/2

Slika 95. Talasni oblici napona u liniji za kašnjenje

Prema slici 95, vreme kašnjenja rastuće i opadajuće ivice impulsa je definisano sa sledećim formulama

)(1

−+ −= VVICt HLHd (85)

i

)(2

−+ −= HHLd VVICt (86)

ako tdLH= tdHL=τ i I1=I2=I, dobija se opšti izraz za vrednost kašnjenja

Linearne analogne naponski kontrolisane linije za kašnjenje

79

VIC

Δ=τ (87)

gde ΔV=VH+−V−= V+−VH−. Moguće je menjati jedan ili istovremeno menjati više parametara da bi se dobila zadovoljavajuća

karakteristika kašnjenja. Postoji ortogonalnost između parametara u jednačini (87), kojom je određena vrednost propagacionog kašnjenja, a to znači da varijacija jednog ne utiče na varijacije ostalih parametara.

Usvojimo da je da je primarni cilj, dizajn AEK kod koga je ostvarena linearna promena vremena kašnjenja. Neka su promene (varijacije) svakog od parametra kola individualne i neka ne postoji međusobni uticaj parametara jednih na druge.

U skladu sa jednačinom (87) podešavanje vremena kašnjenja, τ, može se ostvariti pomoću jednog od tri parametra: izlazne kapacitivnosti C, struje punjenja/pražnjenja I i vrednosti napona praga kod komparatora ΔV. Kašnjenje τ je proporcionalno izlaznom kapacitivnom opterećenju C i naponu praga kod komparatora ΔV, dok je u recipročnoj relaciji sa strujama punjenja/pražnjenja izlazne kapacitivnosti I.

Talasni oblik izlaznog napona koji je dobijen za slučaj kada je na linearan način menjana vrednost struje I, koja puni/prani izlaznu kapacitivnost C, data je na slici 96. Kao što se vidi sa slike 96 odgovarajuća promena kašnjenja prednje i zadnje ivice impulsa nije linearna. Imajući u vidu jednačinu (87) ovakav rezultat je i bio očekivan. Regulacija kašnjenja promenom struje I ne predstavlja dobar izbor za dizajn linearnog elementa za kašnjenje.

t

histerezis+VH

-VH

T/2 tdHL T/2 ttdLH

V L CLKin

CLKout

I2,i i=1,..,5

I1,i i=1,..,5

Slika 96. Talasni oblik napona u elementu za kašnjenje pri promeni struje I

Na kraju, možemo menjati napon na referentnom ulazu komparatora VH. Promenom napona praga za vreme pozitivnog i negativnog perioda ulaznog taktnog signala, CLKin, ostvarujemo promenu širine histerezisa kod komparatora K. Slika 97 pokazuje efekat promene kašnjenja u odnosu na promenu napona praga VH, za kolo čija je šema prikazana na slici 94. Kao što se vidi sa slike 97 promena kašnjenja je linearna. Na osnovu ovog zapažanja, regulacija kašnjenja zasnovana na promeni napona praga kod komparatora ΔV predstavlja dobro rešenje.

t

+VH

-VH

T/2tdLH T/2 ttdHL

CLK

out

CLKin

V L

Slika 97. Talasni oblik napona u liniji za kašnjenje pri promeni napona ΔV


80

Prema jednačini (87), linearnu regulaciju propagacionog kašnjenja, τ, je moguće ostvariti ako jedan od parametara: C ili ΔV menja po linearnom zakonu. Analizirajmo ova dva slučaja:

Kondenzator C je kapacitivno opterećenje na izlazu elementa za kašnjenje baziranog na invertoru i može da postoji u dve forme: kao parazitna ili kao ugrađena (integrisana) kapacitivnost. Parazitna kapacitivnost je uvek prisutna. Njena vrednost zavisi od tehnoloških parametara, načina na koji je projektovan čip (layout) i dužine veza, a za datu hardversku strukturu ima konstantnu vrednost. Ugrađeni (integrisani) kondenzator može biti realizovan sa fiksnom ili promenljivom vrednošću kapacitivnosti. MOS kondenzatori se standardno realizuje sa fiksnom kapacitivnošću pri čemu je njena vrednost definisana tehnološkim parametrima (debljinom oksida, itd.) i površinom na silicijumu. Promenljivi kondenzator se realizuje kao inverzno polarizovani PN spoj, pa njegova kapacitivnost zavisi od napona inverzne polarizacije. Zavisnosti kapacitivnosti PN spoja od napona inverzne polarizacije je nelinearna funkcija. Regulacija vremena kašnjenja τ, definisanog sa jednačinom (87), može biti ostvarena samo sa promenljivim kondenzatorom. Međutim, zbog nelinearne zavisnosti kapacitivnosti od napona inverzne polarizacije, i regulacija kašnjenja će biti nelinearna. Ovakvo rešenje nije pogodno za realizaciju i primenu.

Napon praga ΔV je nivo ulaznog napona pri kome se na izlazu taktnog bafera (invertora) menja stanje. Pri standardnoj realizaciji invertora napon praga je približno jednak polovini napona napajanja, VH ≅ Vdd /2, i ne može se menjati. Ako se bafer ili invertor zamene sa komparatorom, tada je moguće ostvariti linearnu regulaciju histerezis napona, a ujedno i linearnu regulaciju kašnjenja.

5.3. Analogna linija za kašnjenje sa regulacijom napona praga

Blok šema sa slike 98 pokazuje predloženu realizaciju analognog element za kašnjenje [43]. Tri gradivna bloka čine element za kašnjenje:

integrator IN, generator napona praga GH i komparator K.

Na izlazu bloka IN je dobijen trapezasti talasni oblik napona, VL, takođe prikazan na slici 98. Blok GH se sastoji od prekidača, SW2, i dva naponski kontrolisana naponska izvora, VH+ i VH–. Za vreme trajanja pozitivnog poluperioda takt signala CLKin, prekidač SW2 je u gornjem položaju pa na izlazu GH se generiše referentni napon VH+, dok se za vreme negativnog poluperida prekidač je u donjem položaju i generiše se napon VH–. U komparatoru K se porede trenutne vrednosti napona na neinvertujućem i invertujućem ulazu. U zavisnosti od trenutne vrednosti tih napona, na izlazu komparatora se generišu pravougaoni impulsi. Princip regulacije kašnjenja kod izlaznog takt signala CLKout je prikazana na slici 97.

CLKin

I1

I2

Vbp

Vbn

C

VH+

VH-

CLKoutVctrlVH

VLSW1

SW2

V+

V+

IN

K

GH

Slika 98. Principijelna šema elementa za kašnjenje


81

Poseban problem je realizacija stabilnog i tačnog generatora napona praga, VH+ i VH–, koji će dobre karakteristike zadržati u celom radnom opsegu predloženog kola. U konkretnom slučaju, predloženo rešenje koje ispunjava zahtevane uslove je prikazano na slici 99. Kolo se sastoji od tri tranzistora, M1, M2 i M3. Tranzistori M1 i M3 rade kao dinamička opterećenja. Kontrolni napon, Vctrl, polarizuje gejt tranzistora M2 i tako kontroliše struju drejna sva tri tranzistora. Vreme kašnjenja izlaznog takta, CLKout, je proporcionalno amplitudi kontrolnog napona Vctrl. Napon praga, VH+ i VH– (vidi sliku 99) su izlazi za ovo kolo.

Vctrl

VH-

VH+

M1

M2

M3

V+Vgs3

Vgs2

Vgs1

Slika 99. Šema kola za podešavanje histerezis napona VH+ i VH–

Slika 100 pokazuje promenu napona praga VH+ i VH– od kontrolnog napona Vcrtl. Kada se kolo sa slike 99 napaja naponom od 5V, a kontrolni napon Vctrl menja u opsegu vrednosti od 1V do 4 V, na izlazima se generišu dva dobro balansirana simetrična napona VH+ i VH– .

0.5V 1.0V 2.0V 3.0V 4.0V 4.5V0V

2.0V

4.0V

6.0V

VH+

VH-

Vctrl Slika 100. Promena napona VH+ i VH− od kontrolnog napona Vctrl

Na slici 101 je prikazana električna šema GH kola. Tranzistori M1, M2 i M3 daju napone VH+ i VH– koji se linearno podešavaju kontrolnim naponom Vctrl. Prekidač SW2 je realizovan tranzistorima M4 i M5. Ulazni takt CLKin za vreme pozitivnog perioda kroz tranzistor M4 na izlaz propušta napon VH– a za vreme negativnog perioda kroz tranzistor M5 propušta napon VH+.

Vctrl

VH+

VH-

VH

CLKin

M1

M2

M3

M4

M5

SW2V+

Slika 101. Šema kola za generisanje histerezis napona VH

Kompletna šema analognog

elementa za kašnjenje je data na slici 102. U ovom IN kolu tranzistori M2 i M3 čine preklopnik SW1, tranzistori M1 i M4 su strujni izvori I2 i I1 respektivno. Vrednost struja I1 i I2 je određena naponima Vbp i Vbn koji dolaze iz bias kola koga čine tranzistori M5, M6 i M7.

Vctrl

VH+

VH-

CLKin

M8

M9

M10

M12

M11

Vbp

Vbn

VB

C=1pF

M1

M2

M4

M3

M6

M5

M7

VH

VL

CLKout

V+V+

V+

I1

I2

SW1

SW2 VH

IN

Slika 102. Kompletna šema analognog


5.3.1. Rezultati simulacije Slike 103, 104 i 105 pokazuju rezultate Spice simulacije koji se odnose na rad naponski kontrolisanog

analognog elementa za kašnjenje. Rezultati su dobijeni pri frekvenciji takta fCLK=1MHz i naponu napajanja Vdd=5V, kao konstantnom parametru. Simulacija je izvršena na taj način što su za elemente kola korišćeni modeli koji važe za 1.2μm dvostruki-metal dvostruki-poli CMOS tehnologiju.

0V

2.0V

4.0V

6.0V

0s 0.2us 0.4us 0.6us 0.8us 1.0us

VH+ VH-3.6V

3.4V

3.2V

3.0V

1.4V

1.6V

1.8V

2.0V

VH+

VH-

CLKin

CLK

out

t

30ns 60ns0V

2.0V

4.0V

5.0V

530ns 560ns0V

2.0V

4.0V

5.0V

tt Slika 103. Talasni oblici napona dobijeni simulacijom u elementu za kašnjenje

Na slici 103 dati su talasni oblici koji prikazuju: a) pobudni taktni impuls CLKin; b) trapezoidni napon VL (invertujući ulaz komparatora K); c) histerezis naponi VH+ i VH–; i d) zakašnjen izlazni takt CLKout. U toku


83

simulacije upotrebljeno je više različitih vrednosti kontrolnog napona Vctrl (2.8V, 3.2V, 3.6V i 4V) koji je uzet kao promenljivi parametar. Zbog promene kontrolnog napona Vctrl menjaju se i histerezis naponi VH+ (3.6V, 3.4V, 3.2V, i 3V), i VH– (1.4V, 1.6V, 1.8V, i 2V).

Slika 104 je dobijena kao rezultat simulacije elementa za kašnjenje i pokazuje da kada se kontrolni napon menja od 2.8V pa do 4V, da kašnjenje rastuće i opadajuće ivice nalazi u opsegu vrednosti od 39ns do 51ns (označeno je kružićima). Pune linija, na istoj slici, predstavljaju idealno linearnu karakteristiku kašnjenja. Kao što se to vidi sa slike 104, puni opseg regulacije kašnjenja kod predloženog kola iznosi 10ns. U slušaju, gde je upotrebljena ulazna frekvencija od 1MHz, a želi se pokriti opseg kašnjenja od 0 do 2π radijana, ispred analogne linije za kašnjenje treba da postoji digitalna linija koja bi služila za grubu regulaciju kašnjenja. Ako se digitalna linija sastoji od 128 bafera sa fiksnim kašnjenjem, tada bi svaki od bafera trebao da ima kašnjenje od TCLK / n = 1000ns / 128 = 7.8125ns. Da bi se ostvarila dobra linearnost i visoka rezolucija radna tačka treba da je postavljena na sredini opsega regulacije, što odgovara kontrolnom naponu od Vctrl=3.4V. Za predloženo kolo, dopušteni opseg kontrolnog napona Vctrl je od 2.9V do 3.9V.

2.6 2.8 3 3.2 3.4 3.6 3.8 438

40

42

44

46

48

50

52

Vctrl [V]

τ [n

s]

1 V

10 n

s

Slika 104. Kašnjenje u funkciji od kontrolnog napona Vctrl

Vrednost relativnog odstupanje karakteristike kašnjenja za rastuću i opadajuću ivicu izlaznog takta CLKout u odnosu na idealno linearnu karakteristiku a u funkciji kontrolnog napona Vctrl pokazana je na slici 105. Kao što se vidi sa slike, unutar opsega regulacije maksimalna relativna greška, Δτ /τ, je manja od 0.05%. Ovaj rezultat odgovara rezoluciji kašnjenja od 25ps.

2.6 2.8 3 3.2 3.4 3.6 3.8 4-1

-0.5

0

0.5

1

1.5

ττd

Vctrl [V]

x 10-3

Slika 105. Relativno odstupanje karakteristike kašnjenja u odnosu na idealno linearnu


84

5.4. Strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem

Analogni elementi za kašnjenje su pogodni za veoma finu regulaciju kašnjenja. Kada se uporede osnovni tipovi analognih elementa, glavne prednosti strujno oslabljenog u odnosu na kapacitivno opterećeni element za kašnjenje je značajno širi opseg regulacije i znatno manja površina koju zauzimaju na silicijumu jer ne sadrži ugrađeni kondenzator. Konvencionalna realizacija strujno oslabljenog elementa za kašnjenje je jednostavna i ima malu potrošnju ali se može javiti problem balansiranosti kašnjenja prednje i zadnje ivice. Međutim, glavni nedostatak svih tipova analognih elemenata za kašnjenje je nelinarna karakteristika kašnjenja u funkciji od kontrolnog napona. Optimalno je iskoristiti dobre osobine analognog strujno oslabljenog elementa za kašnjenje ali korigovati nelinearnu karakteristiku regulacije kašnjenja.

Zato je predloženo rešenje zasnivano na modifikaciji strujno oslabljenog elementa za kašnjenje. Dodavanjem simetričnih opterećenja (symmetric load), aktivnih otpornika paralelno sa tranzistorima koji strujom napajaju element za kašnjenje, povećava se struja punjenja/pražnjenja izlazne kapacitivnost i menja oblik regulacione karakteristike. Struja više nije konstantna već zavisi i od trenutne vrednosti izlaznog napona. Ovo je oblik negativne reakcije u elementu za kašnjenje koja utiče na linearizaciju regulacione karakteristike. Ako se ispune određeni uslovi, po rezultatima analize i simulacije, kola regulacija kašnjenja tako modifikovanog strujno oslabljenog elementa za kašnjenje postaje linearna [41].

5.4.1. Realizacija strujno oslabljenog element za kašnjenje sa kolom za simetrično opterećenje Predložena verzija strujno oslabljenog elementa za kašnjenje prikazana je na slici 106. Upotrebljena je

slična struktura (dva invertorska stepena) kao i kod standardne realizacije prikazane na slici 24. Modifikacija je izvršena tako što je paralelno sa tranzistorima M3 i M4 dodata kola simetričnog opterećenja (symmetric load circuits) sa tranzistorima M5 i M6. Dodavanjem kola simetričnog opterećenja, obezbeđuju se uslovi da tranzistori M3, M4, M5 i M6 stalno rade u zasićenju. Takođe, dolazi do povećanja struje punjenja/pražnjenja parazitske kapacitivnosti CL. To znači da će biti dobijeno kraće vreme propagacionog kašnjenja u odnosu na standardni strujno oslabljeni element.

Slika 106. Strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem

Da bi se izveo analitički model propagacionog kašnjenja impulsa kroz strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem, upotrebljeno je kolo sa šeme prikazane na slici 107. Smatra se da tranzistori M1 i M2 (slika 106) predstavljaju idealne prekidače, M3 i M5 rade kao strujni ponori (sinks), a M4 i M6 rade kao strujni izvori (sources).

Ako se desi rastuća ivica impulsa na ulazu in, tranzistor M1 kratkospaja vezu sors-drejn, tj. predstavlja zatvoreni prekidač. U toku tog perioda parazitska kapacitivnost, CL, se prazni od napona Vdd do 0V. Struju pražnjenja kondenzatora CL čine struje id3 i id5 čija je vrednost definisana jednačinom

530

ddL iidt

dVC +=− (88)

gde su: id3 i id5 struje tranzistora M3 i M5 respektivno; V0 je napon na izlazu prvog stepena elementa za kašnjenje.


85

Slika 107. Pojednostavljena šema strujno oslabljenog elementa za kašnjenje sa

simetričnim opterećenjem

Kako tranzistori M3 i M5 rade u zasićenju, imamo

( ) ( )

( ) ( )202

21

20

5

52

3

30

22

ttg

tn

tgn

L

VVkVVk

VVLWkVV

LWk

dtdVC

−+−=

−+−=− (89)

Jednačina (89) je pojednostavljena uvođenjem smena: k1=(kn/2)(W3/L3) i k2=(kn/2)(W5/L5). Rešavanjem diferencijalne jednačine (89) dobija se

( )( ) ( )

∫∫ −=−+−

− dtVVVV

kk

VVd

ttg

t

τ1

20

2

2

1

0 (90)

gde je τ =CL / k2. Ako za t=0 usvojimo početnu vrednost V0=Vdd, jednačina (90) ima sledeće rešenje

( ) ( ) ( )⎥⎥⎥⎥⎥

⎦

⎤

⎢⎢⎢⎢⎢

⎣

⎡

−

−−

−

−

−=

tg

t

tg

tdd

tg VVkk

VV

VVkk

VV

VVkk

t

2

1

0

2

1

2

1

arctanarctanτ (91)

Korišćenjem dobro poznate trigonometrijske transformacije

uvvuvu

−+

=+1

arctanarctanarctan (92)

jednačina (92) dobija sledeći oblik:

( )

( ) ( )

( ) ( )( )tddttg

tgdd

tgVVVVVV

kk

VVkkVV

VVkk

t−−+−

−−

−=

02

2

1

2

10

2

1

arctanτ (93)

Propagaciono kašnjenje prvog stepena, tp1, se dobija kada napon na izlazu prvog stepena ima vrednost V0=Vdd/2, tj.

( )

( )

( ) ( )tddtdd

tg

tgdd

tg

p

VVVVVVkk

VVkkV

VVkk

t−⋅⎟

⎠⎞

⎜⎝⎛ −+−

−⋅⋅

−=

2

2arctan

2

2

1

2

1

2

11

τ (94)


86

gde su: k1 i k2 konstante određene tehnološkim parametrima i geometrijom tranzistora; Vg - odgovara naponu između gejta i sorsa tranzistora M3; Vt – napon praga; i Vdd – napon napajanja.

Ukupno vreme kašnjenja je dobijeno sabiranjem propagacionih kašnjenja impulsa kroz oba invertorska stepena, tj. tp=tp1+tp2. Vreme propagacionog kašnjenja prvog stepena, tp1, zavisi od napona Vg između gejta i sorsa tranzistora M3, i dato je sa jednačinom (94). Propagaciono kašnjenje kroz drugi invertor, tp2, ne zavisi od Vg i definisano je kao u [23]

( ) ⎥⎥⎦

⎤

⎢⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛−

−+

−−= 14ln2

2dd

tdd

tdd

t

tddn

Lp V

VVVV

VVVK

Ct (95)

gde su: CL - izlazna parazitna kapacitivnost; Vdd – napon napajanja; Kn – tehnološki parametar; i Vt – napon praga. Jednačina (95) odgovara jednačini (67), koja je izvedena i objašnjena u naslovu 3.4.1.

5.4.2. Rezultati simulacije Rezultati simulacije strujno oslabljenog elementa za kašnjenje sa simetričnim opterećenjem su dati na

slici 108. Korišćen je HSpice, verzija 98.2. Modeli tranzistora su za 1.2μm CMOS tehnologiju, nivo 47, a napona napajanja je Vdd=5V.

Karakteristike, prikazane na slici 108, dobijene su za različite odnose (W3/L3)/(W5/L5) i (W4/L4)/(W6/L6), gde W3, W4, W5 i W6, i L3, L4, L5 i L6 predstavljaju širinu odnosno dužinu kanala tranzistora M3, M4, M5 i M6, respektivno. Vrednost i opseg regulacije kašnjenja, u odnosu na standardno rešenje strujno oslabljenog elementa za kašnjenje (slika 26), je smanjen ali je zato linearnost značajno popravljena. U skladu sa slikom 108, može se zaključiti da što je veći odnos (W3/L3)/(W5/L5) i (W4/L4)/(W6/L6) povećava se opseg regulacije. To znači da ako su dimenzije tranzistora M3 (M4) veće od dimenzije tranzistora M5 (M6) da vrednost i opseg kašnjenja rastu. Međutim, ako je odnos (W3/L3)/(W5/L5) i (W4/L4)/(W6/L6) dva ili veći, nelinearnost je ponovo prisutna.

⎟⎟⎠

⎞⎜⎜⎝

⎛

⎟⎟⎠

⎞⎜⎜⎝

⎛

5

5

3

3

LWLW

Slika 108. Propagaciono kašnjenja u zavisnosti od kontrolnog napona za strujno

oslabljene elemente za kašnjenje sa simetričnim opterećenjem

Greška linearnosti strujno oslabljenog elementa za kašnjenje sa simetričnim opterećenjem za različite odnose (W3/L3)/(W5/L5) i (W4/L4)/(W6/L6) je data na slici 109. U najnepovoljnijem slučaju greška je manja od 3ps, što je manje od 1% odgovarajućeg opsega regulacije kašnjenja.

Dobijeno propagaciono kašnjenje u zavisnosti od kontrolnog napona Vctrl, dobijenog simulacijom i rezultati dobijeni u skladu sa analitičkim modelom definisanim jednačinom (94) za odnose (W3/L3)/(W5/L5)=1 i (W4/L4)/(W6/L6)=1, tj. k1/k2=1, je data na slici 110. Dobijeno je dobro slaganje između rezultata simulacije i analitičkog modela, jer je greška manja od 5%.


87

⎟⎟⎠

⎞⎜⎜⎝

⎛

⎟⎟⎠

⎞⎜⎜⎝

⎛

5

5

3

3

LWLW

Slika 109. Greška linearnosti kašnjenja u zavisnosti od kontrolnog napona za različite

odnose (W3/L3)/(W5/L5) i (W4/L4)/(W6/L6)

Slika 110. Rezultat simulacije i analitički model za vreme kašnjenja u zavisnosti od

kontrolnog napona

5.5. Strujno oslabljeni element za kašnjenje sa nelinearnim bias kolom

Kada su u pitanju analogni elementi za kašnjenje, prednost je na strani strujno oslabljenih u odnosu na kapacitivno opterećene elemente za kašnjenje. Pored više dobrih osobina, ostaje osnovni nedostatak karakterističan za sve analogne elemente za kašnjenje, nelinearna regulacija kašnjenja u funkciji od kontrolnog napona. Problem nelinearnosti strujno oslabljenih elementa nastaje iz činjenice da se kašnjenje kontroliše preko struja punjenja/pražnjenja izlazne kapacitivnosti. Iz jednačine (87) se vidi da je kašnjenje u recipročnoj relaciji sa strujom.

Predlog je da se zadrži konvencionalna realizacija nelinearnog analognog strujno oslabljenog elementa za kašnjenje ali da se modifikuje bias kolo koje kontroliše rad elemenata i jedinstveno je za celu liniju za kašnjenje. Standardno bias kolo daje linearnu regulaciju struje u funkciji kontrolnog napona. Kada se ono zameni nelinearnim bias kolom, kod koga se struja menja po recipročnoj funkciji od kontrolnog napona, i poveže sa strujno oslabljenim elementima za kašnjenje dobija se redna veza dve nelinearne funkcije čija je rezultujuća funkcija linearna.


88

Za realizaciju ovakvog bias kola, koristi se kvadratna karakteristika MOS tranzistora u zasićenju [21], [22], [98]–[103], vidi jednačinu (46). Projektovanje nelinearnog kola sa unapred zadatom karakteristikom je složeno jer je ono veoma osetljivo na varijacije napona napajanja, temperature i tehnoloških parametara. Da bi se smanjila osetljivost primenjen je diferencijalna realizacija nelinearnog kola, što je uslovilo promenu i na nivou arhitekture DLL kola, jer je potrebno da postoji diferencijalni kontrolni napon.

Za predloženo bias kolo je izvedena analitička analiza kao i izvršena simulacija kola u realnim uslovima. Pokazano je da je predloženim kolom moguće ostvariti traženu nelinearnu karakteristiku bias kola i linearnu regulaciju kašnjenja u celom radnom opsegu [42].

5.5.1. Realizacija nelinearnog bias kolo Bias kolo je sastavni deo linije za kašnjenje. Ono određuje vrednost struje Icp od koje, kako se to vidi iz

jednačina (87), zavisi vreme kašnjenja. Na ulazu standardnog bias kola je nesimetrično priključen kontrolni napon, Vctrl, a na izlazu su dobijeni bias naponi VBP i VBN, što je prikazano na slici 111. Naponi VBP i VBN, određuju jednosmerni radni režim za strujne ograničavače, tranzistore M3 i M2, i tako određuje vrednost struji Icp, punjenja/pražnjenja parazitnog kondenzatora Cload na izlazu prvog invertora.

Kod standardne realizacije [58], struja Icp na linearan način zavisi od kontrolnog napona Vctrl, tj. Icp=k⋅Vctrl, gde je k konstanta koja zavisi od strukture kola. Ako važi da je Icp=k⋅Vctrl, pa se napravi smena Icp u jednačini (87), dobijena zavisnost kašnjenja od kontrolnog napona τ=f (Vctrl) je nelinearna funkcija. Ideja je da se standardno bias kolo, poput onog opisanog u glavi 3, modifikuje na takav način da se regulaciona karakteristika kašnjenja od kontrolnog napona učini linearnom, τ =k’⋅Vctrl.

Slika 111. Naponski kontrolisani element za kašnjenje i bias kolo

Slika 112. Blok šema bias kola

Predložen je novi dizajn bias kola koji na je na nivou blok šeme prikazan na slici 112. Kao što se vidi sa slike 112, bias kolo se sastoji od četiri serijski vezana bloka. Prvi blok u nizu, je Pretvarač-Nesimetričog-u-Simetričan (PNS), u kome se konvertuje kontrolni napon Vctrl u diferencijalni simetričan oblik predstavljen kao razlika napona Vctrl+ i Vctrl–. Drugi blok, Konvertor-Napona-u-Struju (KNS), na linearan način pretvara simetričan ulazni napon, Vctrl+ i Vctrl– , u simetrične izlazne struje I1 i I2. Treći blok, Konvertor-Struje-u-Napon (KSN), konvertuje struje I1 i I2 u napone VB1 i VB2. Konverzija u ovom bloku je nelinearna i zasnovana je na kvadratnoj karakteristici MOS FET tranzistora [21],[22]. Na kraju, četvrti blok je Izlazni-Pretvarač (IP), koji nesimetričan ulazni napona VB1 pretvara u dva napona VBP i VBN. koji su pogodni za polarizaciju tranzistora u elementima za kašnjenje, kao što je to prikazano na slici 111.

Struktura blokova KNS, KSN i IP, na nivou tranzistora prikazana je na slici 113. Tranzistori MB1, MB2, MB3 i MB4, MB5, MB6 su deo bloka KNS i predstavljaju band-gap stabilisane strujne izvore I0’ i I0” čija struja ima vrednost I0’=I0”=12.5μA. Tranzistori MD1 i MD2 sačinjavaju diferencijalni ulazni stepen bloka KNS. Izlazne struje I1 i I2 su definisane sa sledećim relacijama


89

RVII ctrl+= '

01 i R

VII ctrl−= ''02 (96)

gde je R otpornik vezan između sors pinova tranzistora MD1 i MD2, a Vctrl= Vctrl+ –Vctrl– diferencijalni kontrolni napon. U saglasnosti sa jednačinom (96) može se zaključiti da postoji linearna zavisnost između ulaznog napona Vctrl i izlaznih struja I1 i I2.

Tranzistori MA1 i MA2 su deo KSN i rade kao aktivno opterećenje. Izlazni naponi KSN bloka, VB1 i VB2, su dobijeni kao pad napona na aktivnom opterećenju i definisani su kao

tnn

B VkIV += 1

1 i tnn

B VkIV += 2

2 (97)

RVctrl

Slika 113. Šema bias kola

Napon VB1 se koristi za pobudu IP bloka. Dva napona na izlazu IP-a, VBP i VBN, se koriste za polarizaciju tranzistora u strujno oslabljenom elementu za kašnjenje. Kroz tranzistore Ms1, Ms2 i Ms3, koji čine IP (vidi sliku 113), teče struja IBss koja je definisana formulama

( )2tpBPddpBss VVVkI −−= (98)

i

( )21 tpBBPpBss VVVkI −−= (99)

Iz jednačine (98) dobija se da je

p

BsstpddBP k

IVVV −−= (100)

a posle zamene jednačine (100) u (99) 2

12⎟⎟

⎠

⎞

⎜⎜

⎝

⎛−−−= B

p

cptpddpcp V

kI

VVkI (101)

gde je IBss jednako sa Icp jer deo bias kola IP i element za kašnjenje grade par strujnih ogledala (tranzistori Ms1, M2 i Ms3, M3) prikazanih na slici 113. Preuređivanjem jednačine (101) dobija se

( )212

4 Btpddp

cp VVVk

I −−= (102)


90

Na kraju, ako zamenimo VB1 iz jednačine (97) imaćemo 2

124 ⎟

⎟⎠

⎞⎜⎜⎝

⎛−−−=

ntntpdd

pcp k

IVVVk

I (103)

Jednačina (103) se može zapisati i na sledeći način

11 ICIBAIcp ⋅+⋅+= (104)

gde se vrednost konstanti A, B i C određuje jednačinama

( )224 tntpddp VVV

kA −−= ,

( )n

tntpddp

kVVVk

B−−

−=22

4,

n

p

kk

C ⋅=41 (105).

Jednačina (104) predstavlja aproksimaciju recipročne relacije između struje Icp i kontrolnog napona Vctrl. Da bi smo testirali izvedeni analitički model, upotrebićemo sledeće tehnološke i radne parametre koji

važe za izabranu 1.2 μm CMOS tehnologiju: Cox=1.41e-3 F/m2; μp=195E-4 m2/V*s; μn=555E-4 m2/V*s; kn=0.5*78.255 μA/V2; kp=0.5*27.495 μA/V2; Vtn=0.6259V; Vtp=1.14V; I0=12.5μA; R=120kΩ; Vdd=5V; Upotrebom opisanog analitičkog modela, zavisnosti struja (I1, I2 i Icp) i napona (VB1 i VB2) od kontrolnog

napona (Vctrl) u bias kolu su izračunate korišćenjem programskog paketa Matlab. Rezultati su prikazani u obliku četiri dijagrama koja su data na slici 114. Dijagram sa slike 114(a) je izračunat upotrebom jednačina (96), dijagram sa slike 114(b) je izračunat upotrebom jednačina (97), a dijagrami 114(c) i 114(d) upotrebom jednačina (96) i (104). Sa dijagrama 114(c) i 114(d) se može zaključiti da je po analitičkom modelu, unutar opsega vrednosti kontrolnog napona Vctrl=±1V, ostvarena dobra aproksimacija recipročnosti struje unutar opsega vrednosti Icp_max:Icp_min =36 μA:18 μA=2:1.

-1 -0.8 -0.4 0 0.4 0.8 14

8

12

16

2022

Vctrl [V]

I 1, I 2

[A

]

I1

I2

-1 -0.8 -0.4 0 0.4 0.8 11

1.1

1.2

1.3

1.4

1.5

VB1

, VB2

[V]

Vctrl [V]

VB1

VB2

-1 -0.8 -0.4 0 0.4 0.8 12.5

3

4

5

5.5x104

Vctrl [V]

1/I cp

[1/

A]

-1 -0.8 -0.4 0 0.4 0.8 118

22

26

30

34

36

Vctrl [V]

I cp[

A]

(a) (b)

(d)(c) Slika 114. Zavisnost izlazne struje i ulaznog napona kod bias kola sa slike 113. a u

saglasnosti sa analitičkim modelom

Dizajn bias kola je verifikovan korišćenjem HSpice simulacije. Pri simulaciji su upotrebljeni modeli, nivo (level) 47, koji odgovaraju 1.2 μm CMOS tehnologiji. Kao parametar u simulaciji uzeta je dužina kanala LA, NMOS tranzistora MA1 i MA2. U bloku KSN, tranzistori MA1 i MA2 predstavljaju aktivno opterećenje za diferencijalni pojačavač, tranzistore MD1 i MD2. Dužina kanala LA tranzistora MA1 i MA2 definiše koeficijent kn=(μnCox/2)*(WA/LA) u jednačini (105). U toku simulacije, zadate su tri različite vrednosti LA, i to 10, 12 i 14


91

μm, korišćen je napon napajanja Vdd=5V, pri temperaturi T=27oC. Dobijeni rezultati simulacije su dati na slici 115.

-0.8 -0.4 0 0.4 0.8 114

18

22

26

28

Vctrl [V]I cp

[μA

]

-0.8 -0.4 0 0.4 0.8 10.035

0.04

0.05

0.06

0.07

0.08

Vctrl [V]

1/ I cp

[1

/μA]

-0.8 -0.4 0 0.4 0.8 1-4

-3

-2

-1

0

1

2

Vctrl [V]

Gre

ška

apro

ksim

acije

[%

]

LA=10μmLA=12μmLA=14μm



b)

a)

c) Slika 115. HSpice simulacija bias kola

Kao zaključak se može reći da, HSpice simulacija bias kola potvrdila da između struje Icp u elementu za kašnjenje i kontrolnog napona Vctrl postoji recipročna relacija. Relativna greška aproksimacije, za opseg kontrolnog napona od ±0.8V, je manja od 1%.

5.5.2. Linija za kašnjenje od strujno oslabljenih elemenata sa linearnom regulacijom kašnjenja Predlaže se realizacija linije za kašnjenje koja se sastoji od četiri stepena za kašnjenje, a prikazana je na

slici 116. Kao što se vidi sa slike, svaki od četiri stepena se sastoji od naponski kontrolisanog elementa za kašnjenje NKEKi i izlaznog bafera IBi, i=1,...,4. NKEK su implementirani kao standardni strujno oslabljeni elementi za kašnjenje, čija je šema data na slici 111, dok se IB sastoji od dva redno vezana snažna invertora. Na slici 116, i bias kolo je predstavljeno kao sastavni deo linije za kašnjenje.


92

CLK

out1

CLK

out2

CLK

out3

CLK

out4

bias

kol

o

IB4

IB3

IB2

IB1

linija

za

kašn

jenj

e

Slika 116. Blok šema četvorostepene linije za kašnjenje

Urađena je HSpice simulacija linije za kašnjenje sa slike 116. Upotrebljeni su modeli za 1.2μm CMOS tehnologiju, nivo 47. Dimenzije tranzistora MA1 i MA2, koji u bias kolu rade kao aktivno opterećenje, imaju vrednost WA/LA=14μm/14μm, napon napajanja je Vdd=5V a temperatura T=27oC.

Kao rezultat simulacije, dobijeno je kašnjenje prednje i zadnje ivice takt signala u zavisnosti od kontrolnog napona, što je prikazano na slici 117(a). Apsolutna vrednost greške linearnosti kašnjenja u funkciji od kontrolnog napona je data na slici 117(b). Na osnovu dobijenih rezultata, pri promeni kontrolnog napona u opsegu Vctrl=±0.8V, dobijena je linearna regulacija kašnjenje u od vrednosti 28 do 55ns, pri čemu je apsolutna greška linearnosti u celom opsegu manja od 500ps. Takav opseg regulacije kašnjenja omogućava da se linija za kašnjenje koristi u DLL kolu za opseg frekvencija od 18 do 35 MHz.

-0.8 -0.4 0 0.4 0.8 125

30

40

50

60

τ [n

s]

Vctrl [V]

-0.8 0 0.4 0.8 1-1000

-500

0

500

1000

1500

2000

2500

3000

-0.4Vctrl [V]

Δτ [

ps]

a)

b) Slika 117. Kašnjenje τ (a) i greška linearnosti Δτ (b) u zavisnosti od kontrolnog

napona Vctrl


93

5.5.3. Modifikovana DLL arhitektura Jednostavna struktura i relativno širok opseg regulacije kašnjenja su osobine strujno oslabljenog elementa

za kašnjenje koje ga čine dobrim izborom za dizajn DLL kola. Glavni nedostatak strujno oslabljenog elementa za kašnjenje, njegova nelinearna zavisnost kašnjenja u funkciji od kontrolnog napona, se po predloženom rešenju koriguje uvođenjem nelinearnog bias kola. Dobijena je redna veza dva nelinearna bloka, bias kola i strujno izgladnelog elementa za kašnjenje. Odgovarajućim izborom oblika nelinearnosti u bias kolu, ukupna prenosna karakteristika kašnjenja od kontrolnog napona postaje linearna.

Opisana kombinacija analogne naponski kontrolisane linije za kašnjenje i odgovarajućeg bias kolo su projektovani za ugradnju u DLL kolo. Analognoj liniji za kašnjenje odgovara arhitektura analognog DLL kola, koga karakteriše fina regulacija kašnjenja sa niskim nivoom džitera i relativno uzak opseg regulacije kašnjenja. Konvencionalna arhitektura analognog DLL kola nije pogodna za ugradnju predložene linije za kašnjenje. Problem se javlja pri sprezanju strujne pumpe i niskofrekventnog filtra sa bias kolom. Nelinearno bias kolo je realizovano kao diferencijalno, pa na svom ulazu koristi diferencijalni kontrolni napon Vctrl=Vctrl+ –Vctrl–. Pokazalo se da je projektovani oblik nelinearne karakteristike bias kola osetljiv na varijacije napona napajanja, temperature i parametara tehnologije, pa se ovaj problem može rešiti usvajanjem diferencijalne implementacije pojedinih blokova.

StrujnaPumpa

Naponski KontrolisanaLinija za Kašnjenje

Fazni Detektor

UP

DOW

N

Vctrl+

C1

VBP VBN

CLKin CLKout

StrujnaPumpa

DOW

N

UP

C2

Vctrl-

V I

I V

V2 I

Bias

kol

oSP

1

SP2

FD

NKLK

NFF1

NFF2

Slika 118. Blok šema modifikovanog DLL kola

Na slici 118 je prikazana blok šema DLL kola koje je modifikovano za potrebe nelinearnog bias kola sa diferencijalnim kontrolnim naponom [93]. Referentni ulazni signal i signal sa izlaza linije za kašnjenje se fazno porede na uobičajen način, dinamičkim faznim detektorom FD koji je opisan u 3.7.1, a kao rezultat su dobijeni signali UP i DOWN za upravljanje strujnim pumpama. I strujne pumpe (SP1, SP2) kao i niskofrekventni filtri (NFF1, NFF2) koriste uobičajenu realizaciju, koja je opisana u trećoj glavi. Glavna razlika je u tome što umesto jedne koristimo dve strujne pumpe kod kojih su ulazni signali UP i DOWN ukršteni pa tako dok jedna puni svoj izlazni kondenzator, druga strujna pumpa istovremeno prazni svoj izlazni kondenzator. Znači, kada napon Vctrl+ raste istovremeno i za istu vrednost opada napon Vctrl–, i obratno. Diferencijalni kontrolni napon Vctrl se dvostruko brže menja nego kod konvencionalne DLL arhitekture, pa je pojačanje petlje samim tim veće. Međutim, najznačajnije je da je na ovakav način dobijen diferencijalni kontrolni napon potreban za upravljanje nelinearnim bias kolom. Primenom modifikovane arhitekture stvoreni su uslovi da se u DLL kolo ugradi linija sa linearnom regulacijom kašnjenja u funkciji od kontrolnog napona.

L

94

5

DptaduDp

Vdn

obrep

dudksulišukkre

inearizacija na

.5.4. SimulaNa slici 1

Dobijeni su Hrelazni režimakt signali, etektora, UPspostavljeno

DOWN signaotrebno DLL

Ova simulVdd=5V. Upot

ifrencijalna aponski i str

Tri opisanbezbedile suealizacije, oredloženih re

Prvi predlrugog stepenočava da je oobroj linear

kašnjenje da iu kao niz oineranost regum, mogućn

komparatora, koja imaju aealizaciju, ve

aponski kontro

acija modifik19 su pokazHSpice simuma pri usposCLKin i CLK

P i DOWN, ko onog trenuali nisu višeL-u da od molacija je uratrebljena je čstrujna pum

rujni izvor, či

Slik

e realizacije u linearnu

one se međuešenja, dat jeog je proistena u elemenovo rešenje n

rnosti u široispuni zahtevd većeg bro

gulacije kašnnost korišćekoji ima zn

arhitekturu beć ograničav

olisane linije z

kovane DLL zani talasni ulacijom komstavljanju staKout. Na donkao i naponi

utka kada je:e aktivni; i omenta startoađena sa močetvorostepen

mpa sa slike ije je rešenje

ka 119. HSp

analognih liregulaciju ku sobom rae pregled njihekao iz jednntu za kašnjenajsloženije

okim opseguve aplikacijeoja redno venjenja u širokenja i pri nnačajno manjbaziranu na va primenu l

za kašnjenje za

arhitekture oblici naponmpletnog Dabilnog stanjnjem delu isi Vctrl± dobije: a) ostvarenc) kontrolni ovanja dostigdelima, nivona linija za k52. Osim v

e zaštićeno vl

pice simulacij

5.6.

inija za kašnjkašnjenja u azlikuju i pohovih dobrih

načine (87) i enje. Uvidomza realizacij

u regulacije . Nasuprot to

ezanih elemekom opsegu nižim frekve

nji radni opseCMOS inv

linije za kašn

a primenu u D

na u karakteLL kola čijaa. Na gornjeste slike su en na izlazimno puno slag

naponi Vctrgne stabilno o 47, za 1.2kašnjenje sa sveć navedenlasništvo firm

ja prelaznog

Zaključak

jenje su po pfunkciji od

o drugim ph i loših karak

zasnovan jem u sve preju. Ovo ne mkašnjenja n

ome, ostala renata za kašvrednosti, d

encijama takeg frekvencivertoru. Zbonjenje samo

DLL

erističnim taa je arhitektem delu slik

dati talasnima strujnih pganje faza izrl+ i Vctrl– dostanje iznosi

2μm CMOS slike 116, dinih blokova, me čiji su mo

režima u pre

prikazanim red kontrolnogarametrima. kteristika. e na promendložene šem

mora da budenajčešće je rešenja su košnjenje. Preddobra otpornkta. Glavni ija i daleko og toga, kom

na niže frek

ačkama modtura data nae 119 su pri oblici dobipumpi. Stabizmeđu takta obiju konstani oko 300ns. tehnologiju

namički faznkorišćen je

odeli korišće

edloženom D

ezultatima isg napona. Ip

Da bi se

ni napona prame elemenatae veliki nedodovoljan sa

oncipirana kadnosti ovog nost na varija

nedostatci veće sopstvmparator nekvencije takt

ifikovanog Da slici 118 i ikazani ulaznijeni na izlailno stanje uCLKin i CL

ntnu vredno pri naponu

ni detektor sai band-gap

eni u ovom d

DLL

spunile osnovpak, osim psagledale m

aga i širine ha za kašnjenstatak, jer zamo jedan e

ao linije, tj. rerešenja su v

acije parameproističu iz

eno kašnjenje samo da uta. Konkretn

DLL kola. prikazuju

ni i izlazni azu faznog u DLL-u je LKout; UP i ost. Vreme

napajanja a slike 49 i

referentni izajnu.

vni zahtev, po načinu

mogućnosti

histerezisa nje lako se ahvaljujući element za ealizovane vrlo dobra tara kola i z primene je od kola usložnjava

na linija za


95

kašnjenje pri relativno niskim frekvencijama takta (1–10MHz), koja je realizovana u 1.2μm CMOS tehnologiji, ima relativnu grešku linernosti manju od 0.05%. Na osnovu svega rečenog, predlaže se primena elementa za kašnjenje sa promenom napona praga pre svega pri nižim frekvencijama takta, gde ima značajnu prednost u pogledu linearnosti i opsegu regulacije u odnosu na ostala rešenja.

Drugo rešenje je zasnovano na modifikaciji strujno oslabljenog elementa za kašnjenje. Izvršene su minimalne izmene u kolu, koje se sastoje u dodavanju simetričnih opterećenja, u obliku tranzistora, paralelno sa tranzistorima koji definišu struju kroz prvi stepen elementa za kašnjenje. Dodavanjem simetričnih dinamičkih opterećenja (symmetric load) povećana je struja punjenja i pražnjenja izlazne kapacitivnosti što značajno skraćuje vrednost ostvarenog kašnjenja i sužava opseg regulacije. Vrednost struje u kolu više nije konstantna, već zavisi od trenutne vrednosti izlaznog napona. Ova dinamička promena struje predstavlja negativnu reakciju u kolu koja linearizuje regulacionu karakteristiku kašnjenja. U odnosu na konvencionalni strujno oslabljeni element za kašnjenje, i posle dodavanja dva tranzistora, kolo je i dalje ostalo veoma jednostavno a dobilo je linearnu regulaciju kašnjenja, veću stabilnost na promene radnih uslova (napon napajanja i temperatura) i šum. Međutim, značajno je smanjena vrednost i opseg regulacije kašnjenja. Na primeru realizovanog elementa za kašnjenje, u 1.2μm CMOS tehnologiji, pokazano je da se u uskom opsegu regulacije kašnjenja (nekoliko stotina piko sekundi) može ostvariti linearnost sa relativnom greškom manjom od 1%. Strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem je pogodan za vrlo finu regulaciju kašnjenja kod veoma brzih kola i pri visokim frekvencijama takta a u uskom opsegu regulacije. Nije pogodan za niže frekvencije.

U trećem predloženom rešenju za liniju za kašnjenje se koristi niz strujno oslabljenih elemenata za kašnjenje. Izmenjeno je konvencionalno rešenje za bias kolo koje je obezbeđivalo linearnu vezu između kontrolnog napona i struje punjenja i pražnjenja izlazne kapacitivnosti u elementima za kašnjenje. Upotrebljeno je složenije nelinearno bias kolo, čija je karakteristika projektovana tako da proizvod njegove prenosne karakteristike i karakteristike elementa za kašnjenje daje linearnu zavisnost kašnjenja od kontrolnog napona. Ovakva linija za kašnjenje ima sve dobre i loše osobine koje su karakteristične za strujno oslabljene elemente. Ostao je relativno širok opseg regulacije kašnjenja i ako je potrebno može se primeniti i pri visokim takt frekvencijama. Izmenom bias kola, izgubljena je jednostavnost realizacija a kolo je postalo osetljivo na varijacije parametara (napon napajanja, temperatura, tehnologije). Da bi se ublažili problemi sa osetljivošću, potrebno je primeniti diferencijalnu arhitekturu bias ali i DLL kola. Konkretna realizacija linije za kašnjenje sa nelinearnim bias kolom u 1.2μm CMOS može u relativno širokom opsegu frekvencija da ostvari linearnu regulaciju kašnjenja sa relativnom greškom manjom od 1%. Linija sa strujno oslabljenim elementima za kašnjenje sa nelinearnim bias kolom je pogodna za linearnu regulaciju kašnjenja na srednjim i visokim takta frekvencijama u relativno širokom opsegu.

Tabela 8. Karakteristike linearnih analognih elementa za kašnjenje osobine predloženih

linearnih elemenata za kašnjenje

elemenata za kašnjenje sa promenom napona praga

strujno oslabljeni elemenat za kašnjenje sa

simetričnim opterećenjem

strujno oslabljeni elemenat za kašnjenje sa

nelinearnim bias kolom 1. linearnost vrlo dobra,

u širokom opsegu dobra, u uskom opsegu dobra

2. pogodan za niske frekvencije

da, to važi i za vrlo niske frekvencije

ne, radi u vrlo uskom opsegu i sa veoma malim vrednostima kašnjenja

ne, radi u relativno uskom opsegu i sa manjim vrednostima kašnjenja

3. pogodan za visoke frekvencije

ne, koristi kolo komparatora što ga čini pogodnim samo za niske frekvencije

da, jer daje male vrednosti kašnjenja

da, jer daje relativno male vrednosti kašnjenja

4. širina opsega regulacije

velika

mala

srednja

5. složenost velika, sadrži generator linearno rastućeg napona, dinamički napona praga, komparator...

mala, samo su dva tranzistora dodata strujno oslabljenom elementu

srednja, potrebno složeno bias kolo, promena arhitekture DLL kola

6. osetljivost na varijacije parametara

mala, strujno napajanje, diferencijalni komparator

mala, strujno napajanje, dodatna negativna reakcija u kolu

srednja, osetljivo bias kolo

7. optimalan za primenu pri

pri niskim takt frekvencijama

pri vrlo visokim takt frekvencijama

pri srednjim i visokim takt frekvencijama


96

Sve što je rečeno o predloženim linearnim linijama za kašnjenje je zbog bolje preglednosti prikazano u tabeli 8. Tabela sadrži i sugestiju kada je pogodno primeniti koje od rešenja.

6. Zaključak U disertaciji su opisane arhitekture DLL kola u svim poznatim varijantama (analogna, digitalna i

hibridna) i objašnjen je princip njihovog funkcionisanja. Blokovi koji čine DLL kola opisani su na funkcionalnom nivou. Definisani su i opisani modeli DLL kola u frekvencijskom s–domenu i diskretnom z–domenu. U oba slučaja to su linearni modeli koji važe u režimu malih signala. Osim ova dva osnovna modela, opisan je i model džitera i faznog šuma u elementima za kašnjenje kao i celog DLL kola.

Zbog sličnosti arhitektura DLL i PLL kola, nameće se potreba za poređenjem njihovih svojstava i postavlja dilema, koje od ova dva kola je pogodnije za određenu aplikaciju. Zbog toga je ukratko opisana arhitektura PLL kola i dat njen linearni model u s–domenu. Takođe, dat je i model džitera i faznog šuma u naponski kontrolisanim oscilatorima, kao i celog PLL kola. Na osnovu opisa arhitektura, modela i oblika prenosnih funkcija, stvoreni su uslovi za procenu karakteristika DLL kola, kao i za njihovo poređenje sa karakteristikama PLL kola.

Iz arhitekture DLL kola može se uočiti da je ono relativno jednostavno kolo, koje ne sadrži elemente kritične za implementaciju u VLSI tehnologiji (kao što su velike otpornosti, kapacitivnosti, i induktivnosti). Kritični elementi su izbegnuti jer DLL kolo ne sadrži oscilator a niskofrekventni filtar se sastoji od samo jednog kondenzatora male kapacitivnosti. PLL kolo ima oscilator, a niskofrekventni filter sadrži velike kapacitivnosti i otpornost, pa se elementi kritični sa stanovišta VLSI realizacije ne mogu uvek izbeći.

Druga ključna prednost proizilazi iz modela DLL kola, gde je pokazano da je prenosna funkcija prvog reda, pa je vreme odziva DLL kola kao i vreme potrebno za uspostavljanje stabilnog radnog režima kraće a da je pri tome kolo apsolutno stabilno. S druge strane, PLL ima prenosnu funkciju drugog (ili višeg) reda, što usporava odziv kola i čini ga potencijalno nestabilnim.

Na osnovu modela koji opisuje nivo džitera i faznog šuma u elementima za kašnjenje, naponski kontrolisanim oscilatorima, kao i na osnovu modela izlaznog džitera DLL i PLL kola pokazana je superiornost DLL kola u odnosu na PLL. DLL je otporan na nagomilavanje džitera što je karakteristično za oscilatore, pa i za PLL kolo čiji je rad zasnovan na njihovoj primeni. Upravo nizak nivo džitera predstavlja jednu od najznačajnijih prednosti DLL kola.

Opisane su komponente od kojih je sastavljeno DLL kola. One su predstavljene u funkcionalnom smislu, dato je više metoda za njihovu implementaciju, pokazane su njihove karakteristike i uporedne karakteristike za različite realizacije iste komponente. Gde je to bilo potrebno, dat je i analitički model prenosne funkcije komponente.

Naviše pažnje je posvećeno linijama za kašnjenje koje su po načinu upravljanja podeljene na tri grupe: analogno, digitalno i hibridno kontrolisane. Za svaku od ovih grupa ponuđen je veći broj implementacija, sa karakteristikama, uporednim karakteristikama i odgovarajućim modelima. Ostale komponente DLL kola (fazni detektor, strujna pumpa i niskofrekventni filtar) dugogodišnjim istraživanjem su dovedena do standardnih rešenja, koja su široko prihvaćena pa su razni autori [56],[62],[63],[66],[68]-[71],[75],[80],[88], [91],[104],[105] koristili slična ili identična rešenja. Zato su predstavljena upravo ta rešenja, dok o nekim starijim nije bilo reči.

Opisano je i kolo za korekciju širine impulsa, koje je slične strukture kao i elementi za kašnjenje. Ova dva kola se često implementiraju kao jedno, što je pogodno jer se i u funkcionalnom smislu dopunjuju. Na ovaj način se ujedno koriguju faza i oblik (širina) takt impulsa. Prikazano je više realizacija korektora širine impulsa a date su i njihove uporedne karakteristike.

Opisano je više aplikacija koje su bazirane na kolima za kašnjenje i primeni DLL. Izbor aplikacija je pravljen tako da obuhvati najvažnije primene ovih kola kao što su sinteza i distribucija takta sa naglaskom na ostvareni kvalitet signala u pogledu džitera i košenja takta. Kao primer aplikacije u mernoj i procesnoj opremi, opisan je konvertor vremena u digitalnu vrednost. Prikazana je i aplikacija korektora širine impulsa, čiji je rad takođe baziran na kolima za kašnjenje a funkcionalno se dopunjuje sa DLL kolom.

Sadržaj ove glave nije samo pregled aplikacija dostupnih iz literature. Izuzimajući kratak opis mreža za distribuciju takta i primenu DLL kola u sinhronizaciji digitalnih blokova kao i eliminaciji košenja takta u njima, za ostale aplikacije su predlagana nova rešenja koja imaju značajna unapređenja u odnosu na postojeća. Dizajn i verifikacija ovih predloga je zasnovan na modelima i pravilima projektovanja koja važe za 1.2μm CMOS tehnologiju. Upotrebljeni modeli su nivoa 47 (level 47) i u kombinaciji sa visoko pouzdanim HSpice softverom daju relevantne rezultate simulacija.

U aplikaciji sintezatora frekvencije je opisan kvalitetan i jednostavan više-frekvencijski i više-fazni generator takta, čiji je dizajnu zasnovan na primeni elemenata za kašnjenje. Generator je namenjen za


98

distribuciju više-frekvencijskog i više-faznog takta u VLSI integrisanim kolima koja imaju implementirano upravljanje potrošnjom energije sa mogućnošću promene frekvencije i faze u kolu. Konvencionalna rešenja ne omogućavaju DLL kolima da multipliciraju frekvenciju. Zato je predložena primena dodatnog bloka, kola za kombinovanje ivica signala, koje od različito zakašnjenih signale formira takt više frekvencije. Glavna prednost ovakvog rešenja je što nema nagomilavanja džitera karakterističnog za kola zasnovana na oscilatorima, kao što je PLL. Predloženo rešenje može da radi u opsegu frekvencija od 20 do 80MHz, pri čemu je fazna greška manja od ±2.3o.

Najčešća primena DLL kola su aplikacije koje se bave obezbeđivanjem korektne sprege u prenosu podataka između dva sinhrona digitalna bloka. Rešavanje ovih problema čine zadaci tipa sinteze i distribucije taktnih impulsa, eliminacija efekata koji se javljaju zbog košenja takta i džitera, korektnog održavanja tajminga kao i ostvarivanje velike propustnosti kod prenosa podataka između dva sinhrona digitalna bloka. Prikazano je nekoliko tipičnih aplikacija kod kojih dva digitalna bloka međusobno sinhrono razmenjuju podatke.

Kao sledeća, prikazana je optimizovana arhitektura konvertora vremena u digitalnu vrednost, bazirana na tehnici Vernier kašnjenja, namenjena merenju vremenskog intervala sa visokom rezolucijom. Predlog predviđa postojanje dve linije za kašnjenje. Prva se sastoji od niza elementa za kašnjenje i memorijskih elemenata sačinjenih od zajedničkih delova. Druga je implementirana kao konvencionalna linija za kašnjenje, pri čemu je kašnjenje u obe linije naponski kontrolisano. Novinu predstavlja realizacija linije za kašnjenje i niza memorijskih elementa od zajedničkih delova, što predstavlja značajnu uštedu u količini hardvera. Ovo je značajno, budući da je za visoku rezoluciju merenja vremena potrebno da Vernier linija bude sačinjena od što većeg broja elemenata. Dodatno poboljšanje je ostvareno upotrebom elemenata za kašnjenje sa linearizovanom karakteristikom kašnjenja od kontrolnog napona. Elementi za kašnjenje su osetljivi na promenu napona napajanja i temperaturu ambijenta. Zato je potrebna česta kalibracija razlike kašnjenja, koja je realizovana sa DLL kolom.

Stablo koje služi za distribuciju takta unutar VLSI integrisanog kola je toliko razgranato i kapacitivno opterećeno, da je potreban veliki broj bafera za njegovo pobuđivanje. Kada takt prolazi kroz višestepene bafere, zbog njihove nesavršenosti dolazi do različitog kašnjenja prednje i zadnje ivice, što dovodi do poremećaja odnosa impuls-pauza. U cilju dobijanja zadovoljavajućeg odnosa impuls-pauza predloženo je kolo za korekciju širine impulsa sa brzim uspostavljanjem stabilnog stanja, nazvano APWCL (Adaptive Pulse-Width Control Loop). U APWLC je usvojena većina rešenja koja su već primenjena i opisan u arhitekturi konvencionalne PWCL [106], ali sa dve modifikacije. Prva se odnosi na implementaciju pseudo invertorskog upravljačkog stepena (PIUS), koji generiše takt za vreme svih radnih režima kontrolne petlje, uključujući i nelinearni. Drugu modifikaciju predstavlja primena adaptivne kontrolne petlje, koja obezbeđuje kraće trajanje nelinearnog prelaznog režima, tj. brže uspostavljanje stabilnog stanja. Rezultati Spice simulacije APWCL kola realizovanog u 1.2μm CMOS tehnologiji, pri naponu napajanja Vdd=5V i pri radnoj frekvenciji od 100MHz, pokazala je da može kontrolisati odnos impuls-perioda koji varira u opsegu od 20% do 80%.

Ako se pogledaju aplikacije u kojima je DLL kolo primenjeno, uočava se da su finoća regulacije kašnjenja i nizak nivo džitera [58], dva najznačajnija parametra DLL kola. Najbolji rezultati u tom pogledu se postižu sa analognim DLL kolom i analognom naponski kontrolisanom linijom za kašnjenje. Postojeća rešenja za analognu naponski kontrolisanom linijom za kašnjenje su jednostavna, mogu da ostvare veoma finu regulaciju kašnjenja, rade sa malom potrošnjom i otporna su na smetnje koje dolaze od drugih blokova kroz napon napajanja i supstrat čipa. Ono što se može popraviti kod analogne linije za kašnjenje je uzak opseg regulacije i nelinearna karakteristika kašnjenja u funkciji od kontrolnog napona. Posebna pažnja je poklonjena upravo mogućim poboljšanjima analognih linija za kašnjenje.

Opisane su tri realizacije analognih linija za kašnjenje koje su po prikazanim rezultatima ispunile osnovni zahtev, obezbedile su linearnu regulaciju kašnjenja u funkciji kontrolnog napona. Ipak, osim po načinu realizacije, one se među sobom razlikuju i po drugim parametrima. Da bi se sagledale mogućnosti predloženih rešenja, bi će dat pregled njihovih dobrih i loših karakteristika.

Prvi predlog je zasnovan je na promeni napona praga i širine histerezisa drugog stepena u elementu za kašnjenje. Uvidom u sve predložene šeme elemenata za kašnjenje lako se uočava da je ovo rešenje najsloženije za realizaciju. Ovo ne mora da bude veliki nedostatak, jer zahvaljujući dobroj linearnosti u širokim opsegu regulacije kašnjenja, najčešće je dovoljan samo jedan element za kašnjenje da bi se ispunili zahtevi aplikacije. Nasuprot tome, ostala rešenja su koncipirana kao linije, tj. realizovane su kao nizovi od većeg broja redno vezanih elemenata za kašnjenje. Prednosti ovog rešenja su vrlo dobra linearanost regulacije kašnjenja u širokom opsegu vrednosti, dobra otpornost na varijacije parametara kola i šum, kao i mogućnost korišćenja pri nižim frekvencijama takta. Glavni nedostatci su posledica primene komparatora,

Zaključak

99

koji ima značajno uži radni opseg frekvencija i daleko veće sopstveno kašnjenje od kola koja imaju arhitekturu baziranu na CMOS invertoru. Zbog toga, komparator ne samo da usložnjava realizaciju, već ograničava primenu linije za kašnjenje samo na niže frekvencije takta. Konkretna linija za kašnjenje pri relativno niskim frekvencijama takta (1–10MHz), koja je realizovana u 1.2μm CMOS tehnologiji, ima relativnu grešku linearnosti manju od 0.05%. Na osnovu njegovih svojstava, predlaže se primena elementa za kašnjenje sa promenom napona praga pre svega pri nižim frekvencijama takta, gde ima značajnu prednost u pogledu linearnosti i u opsegu regulacije u odnosu na ostala rešenja.

Drugo rešenje je zasnovano na modifikaciji strujno oslabljenog elementa za kašnjenje. Izvršene su minimalne izmene u kolu, koje se sastoje u dodavanju simetričnih opterećenja u obliku tranzistora, vezanih paralelno sa tranzistorima koji definišu struju kroz prvi stepen elementa za kašnjenje. Dodavanjem simetričnih dinamičkih opterećenja povećana je struja punjenja i pražnjenja izlazne kapacitivnosti što značajno skraćuje vrednost ostvarenog kašnjenja i sužava opseg regulacije. Vrednost struje u kolu više nije konstantna, već zavisi od trenutne vrednosti izlaznog napona. Ova dinamička promena struje predstavlja negativnu reakciju u kolu koja linearizuje regulacionu karakteristiku kašnjenja. U odnosu na konvencionalni strujno oslabljeni element za kašnjenje, i posle dodavanja dva tranzistora, kolo je i dalje ostalo veoma jednostavno a dobilo je linearnu regulaciju kašnjenja, veću stabilnost na promene radnih uslova (napon napajanja i temperatura) i šum. Međutim, značajno je smanjena vrednost i opseg regulacije kašnjenja. Na primeru realizovanog elementa za kašnjenje, u 1.2μm CMOS tehnologiji, pokazano je da se u uskom opsegu regulacije kašnjenja (nekoliko stotina piko sekundi) može ostvariti linearnost sa relativnom greškom manjom od 1%. Strujno oslabljeni element za kašnjenje sa simetričnim opterećenjem je pogodan za vrlo finu regulaciju kašnjenja kod veoma brzih kola i pri visokim frekvencijama takta, u uskom opsegu regulacije. Nije pogodan za niže frekvencije.

I u trećem predloženom rešenju za liniju za kašnjenje se koriste strujno oslabljeni elemenati za kašnjenje. Izmenjeno je konvencionalno rešenje za bias kolo koje je obezbeđivalo linearnu vezu između kontrolnog napona i struje punjenja i pražnjenja izlazne kapacitivnosti u elementima za kašnjenje. Upotrebljeno je složenije nelinearno bias kolo, čija je karakteristika projektovana tako da proizvod njegove prenosne karakteristike i karakteristike elementa za kašnjenje daje linearnu zavisnost kašnjenja od kontrolnog napona. Ovakva linija za kašnjenje ima sve dobre i loše osobine koje su karakteristične za strujno oslabljene elemente. Ostao je relativno širok opseg regulacije kašnjenja i ako je potrebno može se primeniti i pri visokim takt frekvencijama. Izmenom bias kola, izgubljena je jednostavnost realizacija a kolo je postalo osetljivo na varijacije parametara (napon napajanja, temperatura, tehnologije). Da bi se ublažili problemi sa osetljivošću, potrebno je primeniti diferencijalnu arhitekturu bias ali i DLL kola. Konkretna realizacija linije za kašnjenje sa nelinearnim bias kolom u 1.2μm CMOS može u relativno širokom opsegu frekvencija da ostvari linearnu regulaciju kašnjenja sa relativnom greškom manjom od 1%. Linija sa strujno oslabljenim elementima za kašnjenje sa nelinearnim bias kolom je pogodna za linearnu regulaciju kašnjenja na srednjim i visokim takta frekvencijama u relativno širokom opsegu.

Disertacija sadrži veći broj predloga za unapređenje postojećih i neka sasvim nova rešenja bazirana na primeni elementa za kašnjenje i DLL kola. Ovaj rad posvećen kolima za kašnjenje, motivisan je očekivanjem da će se ona u narednom periodu sve više primenjivati i dobijati na značaju.

Literatura [1] Ayman Kayssi, Karem Sakallah, and Timothy Burks, Analytical Transient Response of CMOS Inverters, IEEE

Transactions on Circuits and Systems–I: Fundamental Theory and Applications, vol. 39, No. 1, pp. 42-45, January 1992.

[2] Spiridon Nikolaidis, and Alexander Chatzigeorgiou, Modeling the Transistor Chain Operation in CMOS Gates for Short Channel Devices, IEEE Transactions on Circuits and Systems–I: Fundamental Theory and Applications, vol. 46, No. 10, pp. 1191-1202, October 1999.

[3] Daniel Auvergne, Jean Michel Daga, and Mustapha Rezzoug, Signal Transition Time Effect on CMOS Delay Evaluation, IEEE Transactions on Circuits and Systems–I: Fundamental Theory and Applications, Vol. 47, No. 9, pp. 1362-1369, September 2000.

[4] Victor Adler, and Eby G. Friedman, Repeater Design to Reduce Delay and Power in Resistive Interconnect, IEEE Transactions on Circuits and Systems–II: Analog and Digital Signal Processing, vol. 45, No. 5, pp. 607-616, May 1998.

[5] Anas A. Hamoui, and Nicholas C. Rumin, An Analytical Model for Current, Delay, and Power Analysis of Submicron CMOS Logic Circuits, IEEE Transactions on Circuits and Systems–II: Analog and Digital Signal Processing, vol. 47, No. 10, pp. 999-1007, October 2000.

[6] A. Nabavi-Lishi, and N. C. Rumin, Inverter Models of CMOS Gates for Supply Current and Delay Evaluation, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 13, No 10, pp. 1271-1279, October 1994.

[7] L. Bisdounis, S. Nikolaidis1, O. Koufopavlou, C. Goutis, Accurate Timing Model for The CMOS Inverter, pp. 89-92, ICECS 1996.

[8] S. Nikolaidis and A. Chatzigeorgiou, Analytical Estimation of Propagation Delay and Short-Circuit Power Dissipation in CMOS Gates, International Journal of Circuit Theory and Applications, pp. 375-392, 1999.

[9] Takayasu Sakurai, and A. Richard Newton, Alpha-Power Law MOSFET Model and its Application to CMOS Inverter Delay and Other Formulas, IEEE Journal of Solid-State Circuits, vol. 25, No. 2, pp. 584-594, April 1990.

[10] Santanu Dutta, Shivaling Mahant Shetti, and Stephen Lusky, A Comprehensive Delay Model for CMOS Inverters, IEEE Journal of Solid-State Circuits, vol. 30, No. 8, pp. 864-871, August 1995.

[11] Pasquale Cocchini, Gianluca Piccinini, and Maurizio Zamboni, A Comprehensive Submicrometer MOST Delay Model and Its Application to CMOS Buffers, IEEE Journal of Solid-State Circuits, vol. 32, No. 8, pp. 1254-1262, August 1997.

[12] A. H. M. Shousha, and M. Aboulwafa, A Generalize Tanh Law MOSFET MODEL and Its Applications to CMOS Inverters, IEEE Journal of Solid-State Circuits, vol. 28, No. 2, pp. 176-179, February 1993.

[13] L. Bisdounis, S. Nikolaidis, and O. Koufopavlou, Analytical Transient Response and Propagation Delay Evaluation of the CMOS Inverter for Short-Channel Devices, IEEE Journal of Solid-State Circuits, vol. 33, No. 2, pp. 302-306, February 1998.

[14] Jean Michel Daga and Daniel Auvergne, A Comprehensive Delay Macro Modeling for Submicrometer CMOS Logics, IEEE Journal of Solid-State Circuits, vol. 34, No. 1, pp. 42-55, January 1999.

[15] Yusuf Leblebici, Design Considerations for CMOS Digital Circuits with Improved Hot-Carrier Reliability, IEEE Journal of Solid-State Circuits, vol. 31, No. 7, pp. 1014-1024, July 1996.

[16] Kjell Jeppson, Modeling the Influence of the Transistor Gain Ratio and the Input-to-Output Coupling Capacitance on the CMOS Inverter Delay, IEEE Journal of Solid-State Circuits, vol. 29, No. 6, pp. 646-654, June 1994.

[17] Alexander Chatzigeorgiou, Spiridon Nikolaidis, and Ioannis Tsoukalas, A Modeling Technique for CMOS Gates, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 18, No. 5, pp. 557-575, May 1999.

[18] Hwang-Cherng Chow, and Wu-Shiung Feng, An Analytical CMOS Inverter Delay Model Including Channel-Length Modulations, IEEE Journal of Solid-State Circuits, vol. 27, No. 9, pp. 1303-1306, September 1992.

[19] S. H. K. Embabi, and R. Damodaran, Delay Models for CMOS, BiCMOS and BiNMOS Circuits and Their Applications for Timing Simulations, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 13, No. 9, pp. 1132-1142, September 1994.

[20] Young-Hyun Jun, Ki Jun, and Song-Bai Park, An Accurate and Efficient Delay Time Modeling for MOS Logic Circuits Using Polynomial Approximation, IEEE Transactions on Computer-Aided Design, vol. 8, No. 9, pp. 1027-1032, September 1989.

[21] Franco Maloberti, Analog Design for CMOS VLSI Systems, Kluwer Academic Publisher, Boston, 2001. [22] Phillip E. Allen, and Douglas R. Holberg, CMOS Analog Circuit Design, Holt, Rinehart and Winston, Inc., New

York, 1987. [23] Sung-Mo Kang, and Yusuf Leblebici, CMOS Digital Integrated Circuits: Analysis and Design, Mc-Graw Hill,

Third Edition, 2003.

Literatura

101

[24] Hiromasa Noda, Masakazu Aoki, Hitoshi Tanaka, Osamu Nagashima, and Hideyuki Aoki, An On-Chip Clock-Adjusting Circuit with Sub- 100-ps Resolution for a High-Speed DRAM Interface, IEEE Transactions on Circuits and Systems–II: Analog and Digital Signal Processing, vol. 47, No. 8, pp. 771-775, August 2000.

[25] Akira Ohta, Norio Higashisaka, Tetsuya Heima, Takayuki Hisaka, Hirofumi Nakano, Ryuji Ohmura, Tadashi Takagi, and Noriyuki Tanino, A 12-ps-Resolution Digital Variable-Delay Macro Cell on GaAs 100 K-Gates Gate Array Using a Meshed Air Bridge Structure, IEEE Journal of Solid-State Circuits, vol. 34, No. 1, pp. 33-41, January 1999.

[26] Kihyuk Sung and Lee-Sup Kim, A High-Resolution Synchronous Mirror Delay Using Successive Approximation Register, IEEE Journal of Solid-State Circuits, vol. 39, No. 11, pp. 1997-2004, November 2004.

[27] Jen-Shiun Chiang and Kuang-Yuan Chen, The Design of an All-Digital Phase-Locked Loop with Small DCO Hardware and Fast Phase Lock, IEEE Transactions on Circuits and Systems–II: Analog and Digital Signal Processing, vol. 46, No. 7, pp. 945-950, July 1999.

[28] Mohammad Maymandi-Nejad Manoj Sachdev, A digitally Programmable Delay Element: Design and Analysis, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 11, No. 5, October 2003.

[29] P. Andreani, F. Bigongiari, R. Roncella, R. Saletti, and Terreni, A Digitally Controlled Shunt Capacitor CMOS Delay Line, Kluwer Academic Publishers, Analog Integrated Circuits and Signal Processing, 18, pp. 89–96, 1999.

[30] Thomas Olsson, Peter Nilsson, Thomas Meincke, Ahmed Hemani, and Mats Torkelson, A Digitally Controlled Low-Power Clock Multiplier for Globally Asynchronous Locally Synchronous Designs, ISCAS 2000 - IEEE International Symposium on Circuits and Systems, pp. III.13-16, May 28-31, 2000, Geneva, Switzerland.

[31] Mel Bazes, and Roni Ashuri, A Novel CMOS Digital Clock and Data Decoder, IEEE Journal of Solid-State Circuits, vol. 27, No. 12, pp. 1934-1940, December 1992.

[32] Mel Bazes, A Novel Precision MOS Synchronous Delay Line, IEEE Journal of Solid-State Circuits, vol. 20, No. 6, pp. 1265-1271, December 1985.

[33] Poki Chen, Shen-Iuan Liu, and Jingshown Wu, A CMOS Pulse-Shrinking Delay Element For Time Interval Measurement, IEEE Transactions on Circuits and Systems–II: Analog and Digital Signal Processing, vol. 47, No. 9, pp. 954-958, September 2000.

[34] Manuel Mota, and Jorgen Christiansen, A High-Resolution Time Interpolator Based on a Delay Locked Loop and an RC Delay Line, IEEE Journal of Solid-State Circuits, vol. 34, No. 10, pp. 1360- 1366, October 1999.

[35] Chan-Hong Park, Ook Kim, and Beomsup Kim, A 1.8-GHz Self-Calibrated Phase-Locked Loop with Precise I/Q Matching, IEEE Journal of Solid-State Circuits, vol. 36, No. 5, pp. 777-783, May 2001.

[36] Yohji Watanabe, Takashi Ohsawa, et, al., A New CR–Delay Circuit Technology for High-Density and High-Speed DRAM’s, IEEE Journal of Solid-State Circuits, vol. 24, No. 4, pp. 905-910, August 1989.

[37] Dallas Semiconductor, App Note 209: How Delay Lines Work. [38] Gyudong Kim, Min-Kyu Kim, Byoung-Soo Chang, and Wonchan Kim, A Low-Voltage, Low-Power CMOS

Delay Element, IEEE Journal of Solid-State Circuits, vol. 31, No. 7, pp. 966-971, July 1996. [39] John Maneatis, and Mark Horowitz, Precise Delay Generation Using Coupled Oscillators, IEEE Journal of

Solid-State Circuits, vol. 28, No. 12, pp. 1273-1282, December 1993. [40] Chung-Yu Wu, and Ming-Chuen Shiau, Delay Models and Speed Improvement Techniques for RC tree

Interconnections Among Small-Geometry CMOS Inverters, IEEE Journal of Solid-State Circuits, vol.25, No.5, pp. 1247-1256, October 1990.

[41] Goran S. Jovanović, Mile K. Stojčev, Voltage Controlled Active Delay Element, ICEST 2004, vol. 2, pp. 505-508, Bitola, June 2004.

[42] Goran Jovanović, Mile Stojčev, Linear Current Starved Delay Element, ICEST 2005, vol. 1, pp. 59-62, Niš, June 2005.

[43] Goran S. Jovanović, Mile K. Stojčev, Voltage Controlled Delay Line for Digital Signal, Facta Universitatis, Series: Electronics and Energetic, vol 16. No. 2, pp. 215-232, August 2003.

[44] Mile K. Stojčev, Goran S. Jovanović, Arhitekture linija za kašnjenje digitalnih signala kod DLL petlji, XLVI ETRAN, sveska I, str. 21-24, Banja Vrućica – Teslić, Jun 2002.

[45] Goran S. Jovanović, Mile K. Stojčev, Naponski kontrolisana linija za kašnjenje digitalnih signala, XLVI ETRAN, sveska I, str. 39-42, Banja Vrućica – Teslić, Jun 2002.

[46] John George Maneatis, Precise Delay Generation Using Coupled Oscillators, PhD dissertation, Stanford University, June 1994.

[47] Takeshi Hamamoto, Kiyohiro Furutani, Takashi Kubo, Satoshi Kawasaki, Hironori Iga, Takashi Kono, Yasuhiro Konishi, and Tsutomu Yoshihara, A 667-Mb/s Operating Digital DLL Architecture for 512-Mb DDR SDRAM, IEEE Journal of Solid-State Circuits, vol. 39, No. 1, pp. 194- 206, January 2004.

[48] Avner Efendovich, Yachin Afek, Coby Sella, and Zeev Bikowsky, Multifrequency Zero–Jitter Delay–Locked Loop, IEEE Journal of Solid-State Circuits, vol. 29, No. 1, pp. 67-70, January 1994.

[49] Hsiang-Hui Chang, and Shen-Iuan Liu, A Wide-Range and Fast-Locking All-Digital Cycle-Controlled Delay-Locked Loop, IEEE Journal of Solid-State Circuits, vol. 40, No. 3, pp. 661-670, March 2005.

[50] Tatsuya Matano, Yasuhiro Takai, Tsugio Takahashi, Yuusuke Sakito, Isamu Fujii, Yoshihiro Takaishi, Hiroki Fujisawa, Shuichi Kubouchi, Seiji Narui, Koji Arai, Makoto Morino, Masayuki Nakamura, Shinichi Miyatake, Toshihiro Sekiguchi, and Kuniaki Koyama, A 1-Gb/s/pin 512-Mb DDRII SDRAM Using a Digital DLL and a


102

Slew-Rate-Controlled Output Buffer, IEEE Journal of Solid-State Circuits, vol. 38, No. 5, pp. 762- 768, May 2003.

[51] Feng Lin, Jason Miller, Aaron Schoenfeld, Manny Ma, and R. Jacob Baker, A Register-Controlled Symmetrical DLL for Double-Data-Rate DRAM, IEEE Journal of Solid-State Circuits, vol. 34, No. 4, pp. 565-568, April 1999.

[52] Atsushi Hatakeyama, Hirohiko Mochizuki, Tadao Aikawa, Masato Takita, Yuki Ishii, Hironobu Tsuboi, et al., A 256-Mb SDRAM Using a Register-Controlled Digital DLL, IEEE Journal of Solid-State Circuits, vol. 32, No. 11, pp. 1728-1734, November 1997.

[53] Takanori Saeki, Koichiro Minami, Hiroshi Yoshida, and Hisamitsu Suzuki, A Direct-Skew-Detect Synchronous Mirror Delay for Application-Specific Integrated Circuits, IEEE Journal of Solid-State Circuits, vol. 34, No. 3, pp. 372-379, March 1999.

[54] Ching-Che Chung and Chen-Yi Lee, A New DLL-Based Approach for All-Digital Multiphase Clock Generation, IEEE Journal of Solid-State Circuits, vol. 39, No. 3, pp. 469-475, March 2004.

[55] Sheng Ye, and Ian Galton, Techniques for Phase Noise Suppression in Recirculating DLLs, IEEE Journal of Solid-State Circuits, vol. 39, No. 8, pp. 1222-1230, August 2004.

[56] Eunseok Song, Seung-Wook Lee, Jeong-Woo Lee, Joonbae Park, and Soo-Ik Chae, A Reset-Free Anti-Harmonic Delay-Locked Loop Using a Cycle Period Detector, IEEE Journal of Solid-State Circuits, vol. 39, No. 11, pp. 2055-2061, November 2004.

[57] Timo Rahkonene, and Juha Kostamovaara, The Use of Stabilized CMOS Delay Lines for the Digitization of Short Time Intervals, IEEE Journal of Solid-State Circuits, vol. 28, No. 8, pp. 887-894, August 1993.

[58] Yongsam Moon, Jongsang Choi, Kyeongho Lee,Deog-Kyoon Jeong, and Min-Kyu Kim, An All-Analog Multiphase Delay-Locked Loop Using a Replica Delay Line for Wide-Range Operation and Low-Jitter Performance, IEEE Journal of Solid-State Circuits, vol.35, No.3, pp. 377-384, March 2000.

[59] Rothermel A., and Dell’ova F., Analog Phase Measuring Circuits for Digital CMOS IC’s, IEEE Journal of Solid-State Circuits, vol. 28, No. 7, pp. 853-856, July 1993.

[60] Yeon-Jae Jung, Seung-Wook Lee, Daeyun Shim, Wonchan Kim, Changhyun Kim, and Soo-In Cho, A Dual-Loop Delay-Locked Loop Using Multiple Voltage-Controlled Delay Lines, IEEE Journal of Solid-State Circuits, vol. 36, No. 5, pp. 784-791, May 2001.

[61] Piotr Dudek, Stanislaw Szczepanski, and John V. Hatfield, A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line, IEEE Journal of Solid-State Circuits, vol. 35, No. 2, pp. 240-247, February 2000.

[62] Jørgen Christiansen, An Integrated High Resolution CMOS Timing Generator Based on an Array of Delay Locked Loops, IEEE Journal of Solid-State Circuits, vol. 31, No. 7, pp. 952-957, July 1996.

[63] Mark Johnson, and Edwin Hudson, A Variable Delay Line PLL for CPU–Coprocessor Synchronization, IEEE Journal of Solid-State Circuits, vol. 23, No. 5, pp. 1218-1223, October 1988.

[64] Shigehiro Kuge, Tetsuo Kato, Kiyohiro Furutani, Shigeru Kikuda, Katsuyoshi Mitsui, Takeshi Hamamoto, et al., A 0.18-μm 256-Mb DDR-SDRAM with Low-Cost Post-Mold Tuning Method for DLL Replica, IEEE Journal of Solid-State Circuits, vol. 35, No. 11, pp. 1680-1689, November 2000.

[65] Federico Baronti, Diego Lunardini, Roberto Roncella, and Roberto Saletti, A Self-Calibrating Delay-Locked Delay Line With Shunt-Capacitor Circuit Scheme, IEEE Journal of Solid-State Circuits, vol. 39, No. 2, pp. 384-387, February 2004.

[66] Hsiang-Hui Chang, Jyh-Woei Lin, Ching-Yuan Yang, and Shen-Iuan Liu, A Wide-Range Delay-Locked Loop With a Fixed Latency of One Clock Cycle, IEEE Journal of Solid-State Circuits, vol. 37, No. 8, pp. 1021-1027, August 2002.

[67] Hsiang-Hui Chang, Jyh-Woei Lin, and Shen-Iuan Liu, A Fast Locking and Low Jitter Delay-Locked Loop Using DHDL, IEEE Journal of Solid-State Circuits, vol. 38, No. 2, pp. 343- 346, February 2003.

[68] Se Jun Kim, Sang Hoon Hong, Jae-Kyung Wee, Joo Hwan Cho, Pil Soo Lee, Jin Hong Ahn, and Jin Yong Chung, A Low-Jitter Wide-Range Skew-Calibrated Dual-Loop DLL Using Antifuse Circuitry for High-Speed DRAM, IEEE Journal of Solid-State Circuits, vol. 37, No. 6, pp. 726-734, June 2002.

[69] David J. Foley, and Michael P. Flynn, CMOS DLL-Based 2-V 3.2-ps Jitter 1-GHz Clock Synthesizer and Temperature-Compensated Tunable Oscillator, IEEE Journal of Solid-State Circuits, vol. 36, No. 3, pp. 417-423, March 2001.

[70] John G. Maneatis, Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques, IEEE Journal of Solid-State Circuits, vol. 31, No. 11, pp. 1723-1732, November 1996.

[71] Thomas Lee, Kevin Donnelly, John Ho, et al., A 2.5 V CMOS Delay-Locked Loop for an 18 Mbit, 500 Megabyte/s DRAM, IEEE Journal of Solid-State Circuits, vol. 29, No. 12, pp. 1491-1496, December 1994.

[72] George Chien and Paul R. Gray, A 900-MHz Local Oscillator Using a DLL-Based Frequency Multiplier Technique for PCS Applications, IEEE Journal of Solid-State Circuits, vol. 35, No. 12, pp. 1996-1999, December 2000.

[73] Beomsup Kim, David Helman, and Paul Gray, A 30-MHz Hybrid Analog/Digital Clock Recovery Circuit in 2μm CMOS, IEEE Journal of Solid-State Circuits, vol. 25, No. 6, pp. 1385-1394, December 1990.

[74] Kunihiko Iizuka, Masayuki Miyamoto, Yoshiji Ohta, Takahiro Suyama, Keita Hara, Shuichi Kawama, Hirofumi Matsui, Shin’ichiro Azuma, Shigenari Taguchi, Yoshihisa Fujimoto, and Daniel Senderowicz, CDMA

Literatura

103

Functional Blocks Using Recycling Integrator Correlators-Matched Filters and Delay-Locked Loops, IEEE Journal of Solid-State Circuits, vol. 36, No. 3, pp. 385-397, March 2001.

[75] Chulwoo Kim, In-Chul Hwang, and Sung-Mo Kang, A Low-Power Small-Area 7.28-ps-Jitter 1-GHz DLL-Based Clock Generator, IEEE Journal of Solid-State Circuits, vol. 37, No. 11, pp. 1414-1420, November 2002.

[76] Gabriele Manganaro, Sung-Ung Kwak, and Alexander R. Bugeja, A Dual 10-b 200-MSPS Pipelined D/A Converter with DLL-Based Clock Synthesizer, IEEE Journal of Solid-State Circuits, vol. 39, No. 11, pp. 1829-1838, November 2004.

[77] Takashi Oshima, Kenji Maio, Willy Hioe, and Yoshiyuki Shibahara, Novel Automatic Tuning Method of RC Filters Using a Digital-DLL Technique, IEEE Journal of Solid-State Circuits, vol. 39, No. 11, pp. 2052-2054, November 2004.

[78] Woogeun Rhee, Benjamin Parker, and Daniel Friedman, A Semi-Digital Delay-Locked Loop Using an Analog-Based Finite State Machine, IEEE Transactions on Circuits and Systems–II: Express Briefs, vol. 51, No. 11, pp. 635-639, November 2004.

[79] Ramin Farjad-Rad, Anhtuyet Nguyen, James Tran, Trey Greer, John Poulton, William Dally, John Edmondson, Ramesh Senthinathan, Rohit Rathi, M.-J. Edward Lee, and Hiok-Tiaq Ng, A 33-mW 8-Gb/s CMOS Clock Multiplier and CDR for Highly Integrated I/Os, IEEE Journal of Solid-State Circuits, vol. 39, No. 9, pp. 1553-1561, September 2004.

[80] Ching-Yuan Yang, and Shen-Iuan Liu, A One-Wire Approach for Skew-Compensating Clock Distribution Based on Bidirectional Techniques, IEEE Journal of Solid-State Circuits, vol. 36, No. 2, pp. 266-272, February 2001.

[81] Wilde A., The Generalized Delay Locked Loop, Wireless Personal Communications 8: pp. 113–130, 1998. [82] Xilinix, Using Delay Locked Loop in Spartan-II FPGAs, Application Note, January 24, 2000. [83] Edward Lee, William Dally, Trey Greer, Hiok-Tiaq Ng, Ramin Farjad-Rad, John Poulton, and Ramesh

Senthinathan, Jitter Transfer Characteristics of Delay-Locked Loops—Theories and Design Techniques, IEEE Journal of Solid-State Circuits, vol. 38, No. 4, pp. 614-621, April 2003.

[84] George Chien, Low-Noise Local Oscillator Design Techniques using a DLL-based Frequency Multiplier for Wireless Applications, PhD dissertation, University of California, Berkeley, 2000.

[85] Goran Jovanović, Mile Stojčev, Low-Power Design trough Multi-Phase and Multi–Frequency Clock, ICEST 2002, Volume 1, pp.77-80, Niš, Oktobar 2002.

[86] Mile Stojčev, Goran Jovanović, Design for Low-Power Using Multi-Phase and Multi-Frequency Clocking, 3rd Int. Conf. CiiT 2002, vol. 1, pp. 31-41, Molika, December 2002.

[87] Ramin Farjad-Rad, William Dally, Hiok-Tiaq Ng, Ramesh Senthinathan, M.-J. Edward Lee, Rohit Rathi, and John Poulton, A Low-Power Multiplying DLL for Low-Jitter Multigigahertz Clock Generation in Highly Integrated Digital Chips, IEEE Journal of Solid-State Circuits, vol. 37, No. 12, pp. 1804-1812, December 2002.

[88] Thomas Lee, and John Bulzacchelli, A 155-MHz Clock Recovery Delay- and Phase-Locked Loop, IEEE Journal of Solid-State Circuits, vol. 27, No. 12, pp. 1736-1746, December 1992.

[89] Remco van de Beek, Eric Klumperink, Cicero Vaucher, and Bram Nauta, Low-Jitter Clock Multiplication: A Comparison Between PLLs and DLLs, IEEE Transactions on Circuits and Systems–II: Analog and Digital Signal Processing, vol. 49, No. 8, pp. 555-566, August 2002.

[90] Yong-Cheol Bae and Gu-Yeon Wei, A Mixed PLL/DLL Architecture for Low Jitter Clock Generation, IV.788-791, ISCAS 2004.

[91] Stefanos Sidiropoulos, and Mark A. Horowitz, A Semidigital Dual Delay-Locked Loop, IEEE Journal of Solid-State Circuits, vol. 32, No. 11, pp. 1683-1692, November 1997.

[92] Jae Joon Kim, Sang-Bo Lee, Tae-Sung Jung, Chang-Hyun Kim, Soo-In Cho, and Beomsup Kim, A Low-Jitter Mixed-Mode DLL for High-Speed DRAM Applications, IEEE Journal of Solid-State Circuits, vol. 35, No. 10, pp. 1430-1436, October 2000.

[93] Goran Jovanović, Mile Stojčev, Dragiš Krstić, Delay Locked Loop with Linear Delay Element, in Proc. of 7-th International Conference TELSIKS, vol. 2, pp. 397-400, Niš, Serbia and Montenegro, September 2005.

[94] Andreas Ericsson, and Malena Lindgren, Delay-Locked Loop – an adaptive timing alignment, Thesis of Master of Engineering, Karlskrond Ronneby University of Technology, March 1996.

[95] Keith A. Jenkins, and James P. Eckhardt, Measuring Jitter and Phase Phase-Locked Loops, IEEE Design & Test of Computers, pp. 86-93, April–June 2000.

[96] Todd Charles Weigandt, Low-Phase-Noise, Low-Timing-Jitter Design Techniques for Delay Cell Based VCOs and Frequency Synthesizers, PhD dissertation, University of California, Berkeley, 1998.

[97] Beomsup Kim, Todd Weigandt, Paul Gray, A PLL/DLL System Noise Analysis for LowJitter Clock Synthesizer Design, IEEE International Symposium on Circuits and Systems, pp. 31-34, vol. 4, May 1994.

[98] Ali Motamed, Changku Hwang, and Mohammed Ismail, A Low-Voltage Low-Power Wide-Range CMOS Variable Gain Amplifier, IEEE Transactions on Circuits and Systems-II: Analog and Digital Signal Processing, vol. 45, No. 7, pp, 800-811, July 1998.

[99] Cheng-Chieh Chang and Shen-Iuan Liu, Pseudo-Exponential Function for MOSFETs in Saturation, IEEE Transactions on Circuits and Systems–II: Analog and Digital Signal Processing, vol. 47, No. 11, pp. 1318-1321, November 2000.

[100] Klaas Bult, and Hans Wallinga, A Class of Analog CMOS Circuits Based on the Square-Law Characteristic of an MOS Transistor in Saturation, IEEE Journal of Solid-State Circuits, vol. 22, No. 3, pp. 357-365, June 1987.


104

[101] Weihsing Liu, and Shen-Iuan Liu, CMOS Exponential Function Generator, Electronic Letters, vol. 39, No. 1, pp. 1-2, 9th January 2003.

[102] Evert Seevinck, and Remco Wiegerink, Generalized Translinear Circuit Principle, IEEE Journal of Solid-State Circuits, vol. 26, No. 8, pp. 1098-1102, August 1991.

[103] Khaled Abdelfattah, and Ahmed Soliman, A New Approach to Realize Variable Gain Amplifiers, Kluwer Academic Publishers, Analog Integrated Circuits and Signal Processing, 30, pp. 257–263, 2002.

[104] Ching-Yuan Yang , and Shen-Iuan Liu, Fast-Switching Frequency Synthesizer with a Discriminator-Aided Phase Detector, IEEE Journal of Solid-State Circuits, vol. 35, No. 10, pp. 1445-1452, October 2000.

[105] Kuo-Hsing Cheng, Wei-Bin Yang, and Cheng-Ming Ying, A Dual-Slope Phase Frequency Detector and Charge Pump Architecture to Achieve Fast Locking of Phase-Locked Loop, IEEE Transactions on Circuits and Systems–II: Analog and Digital Signal Processing, vol. 50, No. 11, pp 892-896, November 2003.

[106] Mu Fenghao, and Christer Svensson, Pulsewidth Control Loop in High-Speed CMOS Clock Buffers, IEEE Journal of Solid-State Circuits, vol. 35, No. 2, pp. 134-141, February 2000.

[107] Yang Po-Hui, and Wang Jinn-Shyan, Low-Voltage Pulsewidth Control Loops for SOC Applications, IEEE Journal of Solid-State Circuits, vol. 37, No. 10, pp. 1348-1351, October 2002.

[108] Han Sung-Rung, and Liu Shen-Iuan, A 500-MHz–1.25-GHz Fast-Locking Pulsewidth Control Loop With Presettable Duty Cycle, IEEE Journal of Solid-State Circuits, vol. 39, No. 3, pp. 463-468, March 2004.

[109] Goran Jovanović, Mile Stojčev, High-Speed Pulse-Width Control Loop, INDEL 2004, vol. 1, pp. 89-94, Banja Luka, November 2004.

[110] Goran Jovanović, Mile Stojčev, Pulsewidth Control Loop as a Duty Cycle Corrector, Serbian Journal of Electrical Engineering, Vol. 1, No. 2, pp. 215-226, June 2004.

[111] Bruno Garlepp, Kevin Donnelly, Jun Kim, Pak Chau, Jared Zerbe, Charles Huang, Chanh Tran, Clemenz Portmann, Donald Stark, Yiu-Fai Chan, Thomas Lee, and Mark Horowitz, A Portable Digital DLL for High-Speed CMOS Interface Circuits, IEEE Journal of Solid-State Circuits, vol. 34, No. 5, pp. 632-644, May 1999.

[112] Popov V. M., On absolute stability of nonlinear control systems, Automatic and Remote Control, Vol. 22, No. 8, 1961, (in Russian).

[113] P. Andreani, F. Bigongiari, R. Roncella, R. Saletti, P. Terreni, A. Bigongiari, and M. Lippi, Multihit, Multichannel Time-to-Digital Converter with 1% Differential Nonlinearity and Near Optimal Time Resolution, IEEE Journal of Solid-State Circuits, vol. 33, No. 4, pp. 650- 656, April 1998.

[114] Andrew Stevens, Richard Van Berg, et al., A Time-to Voltage Converter and Analog Memory for Colliding Beam Detectors, IEEE Journal of Solid-State Circuits, vol. 24, No. 6, pp. 1748-1752, December 1989.

[115] Brian K. Swann, Benjamin J. Blalock, Lloyd G. Clonts, David M. Binkley, James M. Rochelle, Eric Breeding, and K. Michelle Baldwin, A 100-ps Time-Resolution CMOS Time-to-Digital Converter for Positron Emission Tomography Imaging Applications, Journal of Solid-State Circuits, vol. 39, No. 11, pp. 1839-1852, November 2004.

[116] Elvi Räisänen-Ruotsalainen, Timo Rahkonen, and Juha Kostamovaara, A Low-Power CMOS Time-to-Digital Converter, Journal of Solid-State Circuits, vol. 30, No. 9, pp. 984-990, September 1995.

[117] Thomas Gray, Wentai Liu, Wilhelmus Van Noije, et al., A sampling technique out its CMOS implementation with 1Gb/s bandwidth and 25ps resolution, IEEE Journal of SSC, vol. 29, No. 3, pp. 340–349, March 1994.

[118] Porat D.I., Review of sub–nanosecond time–interval measurement, IEEE Transaction on Nuclear Sci., NS–20, No. 5, pp. 36–51,1973.

[119] Kalisz J., et al., Single chip interpolating time counter with 200ps resolution and 43–s range, IEEE Transaction on Instrumentation and Measurements, vol. 46, No. 4, pp.851–856, 1997.

[120] Sasaki A.E. et al., 1.2GHz GaAs shift register IC for dead–time–less TDC application, IEEE Transaction on Nuclear Sci., vol. 36, pp. 512–516, February 1989.

[121] Raisanen–Routsalainen E. et al., An integrated time–to–digital converter with 30–ps single–shot precision, IEEE Journal of SSC, vol. 35, No. 10, pp. 1507–1510, October 2000.

[122] Christiansen J., An integrated CMOS 0.15ns digital timing generator for TDC’s and clock distribution systems, IEEE Trans. on Nuclear Sci., vol.42, No.4, pp.753–757, August 1995.

[123] Goran S. Jovanović, Mile K. Stojčev, High Resolution Time-to-Digital Converter, ICEST 2003, pp. 402-406, Sofia, October 2003.

[124] Goran S. Jovanović, Mile K. Stojčev, Goran Lj. Ðorđević and Branislav D. Petrović, High Resolution Time–to–Digital Converter Utilizing Dual–Slope Principle, TELSIKS 2003, vol. 1, pp. 139-142, Niš, October 2003.

[125] Goran S. Jovanović, Mile K. Stojčev, Konvertor vremena u digitalnu vrednost visoke rezolucije, XLVII ETRAN, Herceg Novi, Jun 2003.

[126] V. Pavlović, et all, Realization of the Ultrasonic Liquid Flowmeter Based on the Pulse-Phase Method, Ultrasonics 35 (1997) 87-102.

[127] Nutt R., Digital time interval meter, Rev. Sci. Instrum., vol. 39, pp. 1342–1345, 1968. [128] Jiren Yuan, and Christer Svensson, High-Speed CMOS Circuit Technique, IEEE Journal of Solid-State Circuits,

vol. 24, No. 1, pp. 62-70, February 1989. [129] S. Taylor, A High Performance Pin Electronics Circuit for Automated Test Equipment, IEEE Journal of Solid

State Circuits, vol. 28, No. 10, pp. 1023-1029, October 1993.

Literatura

105

[130] Gruntman M.A., MASIF Mass Analysis of Secondaries by Time–of–Flight Technique: A New Approach to Secondary Ion Mass Spectrometry, Rev. Sci. Instrum. vol. 60, No. 10, pp. 3188-3193, October 1989.

[131] E. Freedman, Clock Distribution Networks in VLSI Circuits and Systems, pp. 270-305, in High-Performance System Design: Circuit and Logic, Voja Oklopdžija ed. IEEE Press, 1999, New York.

[132] Sung Wang, J. Kim, J. Lee, et all, A 500-Mb/s Quadruple Data Rate SDRAM Interface Using Skew Cancellation Technique, IEEE Journal of Solid State Circuits, vol.36, No.4, pp. 648-657, April 2001.

[133] Oscal T.-C. Chen, and Robin Ruey-Bin Sheen, A Power-Efficient Wide-Range Phase-Locked Loop, IEEE Journal of Solid State Circuits, vol.37, No. 1, pp. 51-, January 2002.

[134] Chan-Hong Park, and Beomsup Kim, A Low-Noise, 900-MHz VCO in 0.6-μm CMOS, IEEE Journal of Solid State Circuits, vol.34, No. 5, pp. 586-591, May 1999.

[135] Avant, Star-Hspice Manual, Release 2001.2, June 2001. [136] Dragiša Krstić, Radiotehnika – radiokomunikacioni elektronika i sistemi, prvo izdanje, Izdavačka jedinica

Univerziteta u Nišu, 1999. [137] Yamaguchi R. et al., A 2.56GHz Four-Phase Clock Generator with Scalable No-feedback Loop Architecture,

IEEE Journal of Solid State Circuits, vol. 36, No. 11, pp. 1666-1672, November 2001. [138] Kurd N.A., et al., A Multigigaherze Clocking Scheme for The Pentium 4 Microprocessor, IEEE Journal of Solid

State Circuits, vol. 36, No. 11, pp. 1647-1653, November 2001.

Documents

Goran S. Jovanović - Embedded Systems Research …es.elfak.ni.ac.rs/Papers/PhD_GJovanovic.pdf · UNIVERZITET U NIŠU ELEKTRONSKI FAKULTET Goran S. Jovanović LINEARIZACIJA NAPONSKI