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1
Capítulo 1:Circuitos Lógicos Digitais
Instituto Superior de EngenhariaUniversidade do Algarve
Electrónica Digital
Licenciatura em Engenharia Eléctrica e Electrónica
Setembro de 2008
Set./2008 2
Instituto Superior de Engenharia Electrónica Digital
Famílias Lógicas
2
Set./2008 3
Instituto Superior de Engenharia Electrónica Digital
Analógicos / Digitais
V IL V IH V in
Slope = -1
Slope = -1
V OL
V OH
Vout
“ 0” VOL
VIL
VIH
VOH
UndefinedRegion
“ 1”
Set./2008 4
Instituto Superior de Engenharia Electrónica Digital
Margens de Ruído
Noise margin high
Noise margin low
VIH
VIL
UndefinedRegion
"1"
"0"
VOH
VOL
NMH
NML
Gate Output Gate Input
3
Set./2008 5
Instituto Superior de Engenharia Electrónica Digital
Fan-in / Fan-out
N
Fan-out N Fan-in M
M
Set./2008 6
Instituto Superior de Engenharia Electrónica Digital
Porta Lógica Ideal
Ri = ∞Ro = 0Fanout = ∞NMH = NML = VDD/2g = ∞
V in
V out
4
Set./2008 7
Instituto Superior de Engenharia Electrónica Digital
Primórdios do Inversor
NM H
V in (V)
V
o u t
( V )
NM L
V M
0.0
1.0
2.0
3.0
4.0
5.0
1.0 2.0 3.0 4.0 5.0
Set./2008 8
Instituto Superior de Engenharia Electrónica Digital
Tempos de Propagação / Transição
Vout
tf
tpHL tpLH
trt
Vin
t
90%
10%
50%
50%tP = (tPLH + tPHL)/2
5
Set./2008 9
Instituto Superior de Engenharia Electrónica Digital
Oscilador em Anel (Ring Oscillator)
v0 v1 v5
v1 v2v0 v3 v4 v5
T = 2 × tp × N
Set./2008 10
Instituto Superior de Engenharia Electrónica Digital
Transistores MOS: SímbolosD
S
G
D
S
G
G
S
D D
S
G
NMOS Enhancement NMOS
PMOS
Depletion
Enhancement
B
NMOS withBulk Contact
6
Set./2008 11
Instituto Superior de Engenharia Electrónica Digital
Tensão Limiar: Vth
n+n+
p-substrate
DSG
B
VGS
+
-
DepletionRegion
n-channel
Set./2008 12
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Tensão Limiar: Vth
7
Set./2008 13
Instituto Superior de Engenharia Electrónica Digital
O Efeito de Corpo
-2.5 -2 -1.5 -1 -0.5 00.4
0.45
0.5
0.55
0.6
0.65
0.7
0.75
0.8
0.85
0.9
VBS
(V)
VT (V
)
Set./2008 14
Instituto Superior de Engenharia Electrónica Digital
Relação Corrente-Tensão
QuadraticRelationship
0 0.5 1 1.5 2 2.50
1
2
3
4
5
6x 10
-4
VDS (V)
I D(A
)
VGS= 2.5 V
VGS= 2.0 V
VGS= 1.5 V
VGS= 1.0 V
Resistive Saturation
VDS = VGS - VT
8
Set./2008 15
Instituto Superior de Engenharia Electrónica Digital
Transistor: Tríodo
n+n+
p-substrate
D
SG
B
VGS
xL
V(x) +–
VDS
ID
MOS transistor and its bias conditions
Set./2008 16
Instituto Superior de Engenharia Electrónica Digital
Transístor: Saturação
n+n+
S
G
VGS
D
VDS > VGS - VT
VGS - VT+-
Pinch-off
9
Set./2008 17
Instituto Superior de Engenharia Electrónica Digital
Equações: Canal Longo
Set./2008 18
Instituto Superior de Engenharia Electrónica Digital
Relações Corrente-Tensão: Canal curto (sub-micro)
LinearRelationship
-4
VDS (V)0 0.5 1 1.5 2 2.5
0
0.5
1
1.5
2
2.5x 10
I D(A
)
VGS= 2.5 V
VGS= 2.0 V
VGS= 1.5 V
VGS= 1.0 V
Early Saturation
10
Set./2008 19
Instituto Superior de Engenharia Electrónica Digital
Saturação da Velocidade
ξ (V/µm)ξc = 1.5
υn
(m/s
)υsat = 105
Constant mobility (slope = µ)
Constant velocity
Set./2008 20
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Diferenças Canal curto/longo
IDLong-channel device
Short-channel device
VDSVDSAT VGS - VT
VGS = VDD
11
Set./2008 21
Instituto Superior de Engenharia Electrónica Digital
Id versus Vgs
0 0.5 1 1.5 2 2.50
1
2
3
4
5
6x 10
-4
VGS(V)
I D(A
)
0 0.5 1 1.5 2 2.50
0.5
1
1.5
2
2.5x 10
-4
VGS(V)I D
(A)
quadratic
quadratic
linear
Long Channel Short Channel
Set./2008 22
Instituto Superior de Engenharia Electrónica Digital
Id versus Vds
-4
VDS(V)0 0.5 1 1.5 2 2.50
0.5
1
1.5
2
2.5x 10
I D(A
)
VGS= 2.5 V
VGS= 2.0 V
VGS= 1.5 V
VGS= 1.0 V
0 0.5 1 1.5 2 2.50
1
2
3
4
5
6x 10-4
VDS(V)
I D(A
)
VGS= 2.5 V
VGS= 2.0 V
VGS= 1.5 V
VGS= 1.0 V
Resistive Saturation
VDS = VGS - VT
Long Channel Short Channel
12
Set./2008 23
Instituto Superior de Engenharia Electrónica Digital
Transístor como Interruptor
VGS ≥ VT
RonS D
A Switch!
|VGS|
An MOS Transistor
Set./2008 24
Instituto Superior de Engenharia Electrónica Digital
Transistor como InterruptorID
VDS
VGS = VD D
VDD/2 VDD
R0
Rmid
13
Set./2008 25
Instituto Superior de Engenharia Electrónica Digital
Transisor como Interruptor
Set./2008 26
Instituto Superior de Engenharia Electrónica Digital
Inversor CMOS
Polysilicon
In Out
VDD
GND
PMOS 2λ
Metal 1
NMOS
OutIn
VDD
PMOS
NMOS
Contacts
N Well
14
Set./2008 27
Instituto Superior de Engenharia Electrónica Digital
Inversor CMOS: Análise DC
VOL = 0VOH = VDD
VM = f(Rn, Rp)
VDD VDD
Vin = VDD Vin = 0
VoutVout
Rn
Rp
Set./2008 28
Instituto Superior de Engenharia Electrónica Digital
Inversor CMOS: Análise AC
tpHL = f(Ron.CL)= 0.69 RonCL
V outV out
R n
R p
V DDV DD
V in 5 V DDV in 5 0
(a) Low-to-high (b) High-to-low
CLCL
15
Set./2008 29
Instituto Superior de Engenharia Electrónica Digital
Inversor CMOS: Função de Transferência
Vout
Vin0.5 1 1.5 2 2.5
0.5
11.
52
2.5
NMOS resPMOS off
NMOS satPMOS sat
NMOS offPMOS res
NMOS s atPMOS res
NMOS resPMOS sat
Set./2008 30
Instituto Superior de Engenharia Electrónica Digital
Inversor CMOS: mudando W/L
0 0.5 1 1.5 2 2.50
0.5
1
1.5
2
2.5
Vin (V)
V out(V
)
Good PMOSBad NMOS
Good NMOSBad PMOS
Nominal
16
Set./2008 31
Instituto Superior de Engenharia Electrónica Digital
CMOS estático• Em qualquer instante (excepto durante as comutações),
cada porta é ligada a VDD ou a VSS por uma ligação de baixa resistência
• As saídas das portas assumem em todos os instantes o valor de uma função booleana, implementada pelocircuito (ignorando mais uma vez os efeitos transientesdas comutações)
• Este funcionamento contrasta com o CMOS dinâmico (que veremos adiante) e que se baseia no armazenamento temporário de sinais em capacidades de nós de alta impedância
Set./2008 32
Instituto Superior de Engenharia Electrónica Digital
Dissipação de Potência
• Potência Estática (PS)• Potência Dinâmica (PD)
P = PS + PD
PD = f.C.VDD2 (C é a carga)
17
Set./2008 33
Instituto Superior de Engenharia Electrónica Digital
Potência Dinâmica
Energy/transition = CL * Vdd2
PD = Energy/transition * f = CL * Vdd2 * f
Necessitamos reduzir CL, VDD e f para reduzir a potência
Vin Vout
CL
Vdd
Não é uma função do tamanho dos transistores!
Set./2008 34
Instituto Superior de Engenharia Electrónica Digital
Corrente de Curto-circuito
Vin Vout
CL
Vdd
I VD
D (m
A)
0.15
0.10
0.05
Vin (V)5.04.03.02.01.00.0
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Set./2008 35
Instituto Superior de Engenharia Electrónica Digital
Minimizar Corrente de CC
0 1 2 3 4 50
1
2
3
4
5
6
7
8
tsin/tsout
P norm
Set./2008 36
Instituto Superior de Engenharia Electrónica Digital
Figura de Mérito
• Produto Delay x PotênciaDP = PD x tP
– Quanto mais pequeno for o produto PD, mais eficaz é a família Lógica
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Set./2008 37
Instituto Superior de Engenharia Electrónica Digital
MOS switchVDD
VDD → 0PDN
0 → VDD
CL
CL
PUN
VDD
0 → VDD - VTn
CL
VDD
VDD
VDD → |VTp|
CL
S
D S
D
VGS
S
SD
D
VGS
Set./2008 38
Instituto Superior de Engenharia Electrónica Digital
MOS ComplementarVDD
F(In1,In2,…InN)
In1In2
InN
In1In2InN
PUN
PDN
PMOS only
NMOS only
PUN e PDN são lógicas complementares
……
20
Set./2008 39
Instituto Superior de Engenharia Electrónica Digital
NMOS em paralelo/sérieTransistores podem ser considerados como um interruptorcontrolado pelo sinal da gate
O interrtuptor NMOS fecha quando tensão de controlo é alta
X Y
A B
Y = X if A and B
X Y
A
B Y = X if A OR B
NMOS Transistors pass a “strong” 0 but a “weak” 1
Set./2008 40
Instituto Superior de Engenharia Electrónica Digital
PMOS em paralelo/série
X Y
A B
Y = X if A AND B = A + B
X Y
A
B Y = X if A OR B = AB
PMOS Transistors pass a “strong” 1 but a “weak” 0
PMOS switch closes when switch control input is low
21
Set./2008 41
Instituto Superior de Engenharia Electrónica Digital
Exemplo de Porta NAND
Set./2008 42
Instituto Superior de Engenharia Electrónica Digital
Exemplo de Porta NOR
22
Set./2008 43
Instituto Superior de Engenharia Electrónica Digital
Propriedades Portas CMOS
Margens de ruído elevadas: VOH e VOL estão a VDD e GND, respectivamente.
Não tem consumo estático de potência :Nunca existe um caminho directo entre VDD e VSS (GND) no estados estáveis .
Tempos de subida e descida comparáveis:(com tamanhos apropriados para os transistores)
Set./2008 44
Instituto Superior de Engenharia Electrónica Digital
Modelo de Atraso do Interruptor
A
Req
A
Rp
A
Rp
A
Rn CL
A
CL
B
Rn
A
Rp
B
Rp
A
Rn Cint
B
Rp
A
Rp
A
Rn
B
Rn CL
Cint
NAND2 INV NOR2
23
Set./2008 45
Instituto Superior de Engenharia Electrónica Digital
Efeitos dos Vectores de Entradanos Atrasos
• Atraso é dependente dos vectores de entrada
• Transição Low - high– Ambas as entradas ficam a low
• Atraso é 0.69 Rp/2 CL
– Uma entrada fica a low• Atraso é 0.69 Rp CL
• Transição High - low– Ambas as entradas ficam a high
• Atraso é 0.69 2Rn CL
CL
B
Rn
ARp
BRp
A
Rn Cint
Set./2008 46
Instituto Superior de Engenharia Electrónica Digital
Delay Dependence on Input Patterns
-0,5
0
0,5
1
1,5
2
2,5
3
0 100 200 300 400
A=B=1→0
A=1, B=1→0
A=1 →0, B=1
time [ps]
Vol
tage
[V]
81A= 1→0, B=1
80A=1, B=1→0
45A=B=1→0
61A= 0→1, B=1
64A=1, B=0→1
67A=B=0→1
Delay(psec)
Input DataPattern
NMOS = 0.5μm/0.25 μmPMOS = 0.75μm/0.25 μmCL = 100 fF
24
Set./2008 47
Instituto Superior de Engenharia Electrónica Digital
Transistor Sizing
CL
B
Rn
A
Rp
B
Rp
A
Rn Cint
B
Rp
A
Rp
A
Rn
B
Rn CL
Cint
2
2
2 2
11
4
4
Set./2008 48
Instituto Superior de Engenharia Electrónica Digital
Tamanhos numa porta CMOS Complexa
OUT = D + A • (B + C)
DA
B C
D
AB
C
1
2
2 2
4
48
8
25
Set./2008 49
Instituto Superior de Engenharia Electrónica Digital
NMOS e Pseudo-NMOS
VDD
VSS
PDNIn1In2In3
F
RLLoad
VDD
VSS
In1In2In3
F
VDD
VSS
PDNIn1In2In3
FVSS
PDN
Resistive DepletionLoad
PMOSLoad
(a) resistive load (b) depletion load NMOS (c) pseudo-NMOS
VT < 0
Goal: to reduce the number of devices over complementary CMOS
Set./2008 50
Instituto Superior de Engenharia Electrónica Digital
NMOS e Pseudo-NMOSVDD
VSS
PDNIn1In2In3
F
RLLoadResistive
N transistors + Load
• VOH = VDD
• VOL = RPN
RPN + RL
• Assymetrical response
• Static power consumption
•
• tpL= 0.69 RLCL
26
Set./2008 51
Instituto Superior de Engenharia Electrónica Digital
Cargas ActivasVDD
VSS
In1In2In3
F
VDD
VSS
PDNIn1In2In3
F
VSS
PDN
DepletionLoad
PMOSLoad
depletion load NMOS pseudo-NMOS
VT < 0
Set./2008 52
Instituto Superior de Engenharia Electrónica Digital
Pseudo-NMOSVDD
A B C D
FCL
VOH = VDD (similar to complementary CMOS)
kn VDD VTn–( )VOLVOL
2
2-------------–
⎝ ⎠⎜ ⎟⎛ ⎞ kp
2------ VDD VTp–( )
2=
VOL VDD VT–( ) 1 1kpkn------–– (assuming that VT VTn VTp )= = =
SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!!!
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Set./2008 53
Instituto Superior de Engenharia Electrónica Digital
Pseudo-NMOS VTC
0.0 0.5 1.0 1.5 2.0 2.50.0
0.5
1.0
1.5
2.0
2.5
3.0
Vin [V]
Vou
t[V
]
W/Lp = 4
W/Lp = 2
W/Lp = 1
W/Lp = 0.25
W/Lp = 0.5
Set./2008 54
Instituto Superior de Engenharia Electrónica Digital
Pass-Transistor Logic (Lógica de Transistor de passagem)
Inpu
ts Switch
Network
OutOut
A
B
B
B
• N transistors• No static consumption
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Set./2008 55
Instituto Superior de Engenharia Electrónica Digital
Examplo: Porta AND
B
B
A
F = AB
0
Set./2008 56
Instituto Superior de Engenharia Electrónica Digital
Lógica apenas com NMOS
VDD
In
Outx
0.5μm/0.25μm0.5μm/0.25μm
1.5μm/0.25μm
0 0.5 1 1.5 20.0
1.0
2.0
3.0
Time [ns]
Vol ta
ge[V
]
xOut
In
29
Set./2008 57
Instituto Superior de Engenharia Electrónica Digital
Interruptor com NMOS
A = 2.5 V
B
C = 2.5V
CL
A = 2.5 V
C = 2.5 V
BM2
M1
Mn
A subtracção da Tensão de Threshold causaconsumo de potência estático
VB não faz o pull up até 2.5V, mas 2.5V - VTN
NMOS tem maior tensão de threshold que PMOS (efeito de corpo)
Set./2008 58
Instituto Superior de Engenharia Electrónica Digital
Lógica apenas com NMOS: Transistor de Restauro de Nível
M2
M1
Mn
Mr
OutA
B
VDDVDDLevel Restorer
X
• Vantagem: Total escursão do sinal• Transistor de restauro adiciona capacidade, e retira corrente
de pull down no nó X• Problema de Dimensionamentos dos transistores (equilibrar Trans.)
30
Set./2008 59
Instituto Superior de Engenharia Electrónica Digital
Porta de Transmissão
A B
C
C
A B
C
C
BCL
C = 0 V
A = 2.5 V
C = 2.5 V
Set./2008 60
Instituto Superior de Engenharia Electrónica Digital
Resistência da Porta de Transmissão
Vout
0 V
2.5 V
2.5 VRn
Rp
0.0 1.0 2.00
10
20
30
Vout, V
Res
ista
nce,
ohm
s
Rn
Rp
Rn || Rp
31
Set./2008 61
Instituto Superior de Engenharia Electrónica Digital
Multiplexer com Lógica de Passagem
AM2
M1
B
S
S
S F
VDD
GND
VDD
In1 In2S S
S S
Set./2008 62
Instituto Superior de Engenharia Electrónica Digital
XOR com Portas de Transmissão
A
B
F
B
A
B
BM1
M2
M3/M4
32
Set./2008 63
Instituto Superior de Engenharia Electrónica Digital
CMOS Dinâmico• Nos circuitos estáticos, em cada instante no
tempo (excepto durante as comutações) a saídaestá ligada a GND ou a VDD através de um caminho de baixa resistência.– fan-in de n requer 2n dispositivos (n tipo N + n tipo P)
• Circuitos Dinâmicos assentam no armazenamento temporário do sinal nacapacidade de nós de alta impedância.– requer n + 2 transitores (n+1 tipo N + 1 tipo P)
Set./2008 64
Instituto Superior de Engenharia Electrónica Digital
Porta de Lógica Dinâmica
In1
In2 PDNIn3
Me
Mp
Clk
ClkOut
CL
Out
Clk
Clk
A
BC
Mp
Me
Operação em duas fasesPrecharge (Clk = 0)Evaluate (Clk = 1)
on
off
1off
on
((AB)+C)
33
Set./2008 65
Instituto Superior de Engenharia Electrónica Digital
Lógica Dinâmica
Set./2008 66
Instituto Superior de Engenharia Electrónica Digital
Lógica Dominó CMOS
• Lógica Dominó CMOS:
Lógica Dinâmica
+Inversor Lógica Estática
34
Set./2008 67
Instituto Superior de Engenharia Electrónica Digital
Lógica Dominó CMOS
Set./2008 68
Instituto Superior de Engenharia Electrónica Digital
Circuitos Digitais Bipolares
• RTL – Resistor Transistor Logic• DTL – Diode Transistor Logic• IIL, I2L, ou I2L – Integrated Injection Logic• TTL – Transistor Transistor Logic• ECL – Emitter Coupled Logic
• BiCMOS – Bipolares + CMOS
35
Set./2008 69
Instituto Superior de Engenharia Electrónica Digital
Transistor Bipolar
)1( −= TBE VVSEDE eIi
)1( −= TBC VVSCDC eIi
DCRDEE iii α−=
F
FF α
αβ−
=1
DEFDCC iii α+−=
R
RR α
αβ−
=1
DCRDEFB iii )1()1( αα −+−=
SCRSEFS III αα ==
SSEF II ≈⇒≈ 1α
Set./2008 70
Instituto Superior de Engenharia Electrónica Digital
Transistor Bipolar
)1()1( −−−= TBCTBE VVS
VV
F
SE eIeIi
α
)1()1( −−−= TBCTBE VV
R
SVVSC eIeIi
α
)1()1( −−−= TBCTBE VV
R
SVV
F
SB eIeIi
ββ
Zona Activa Directa: 0 0 ≈⇒< TBC VVBC eV
Zona Activa Inversa: 0 0 ≈⇒< TBE VVBE eV
36
Set./2008 71
Instituto Superior de Engenharia Electrónica Digital
Transistor Bipolar
Rforçado
RforçadoTCEsat VV
ββββ
−
++=
1)1(1
ln.
))((1))((1
ln.1
11
1
1
RB
FBF
II
II
TCEsat VVβ
ββ
−
++=
Zona Saturação Directa:
' ': 21 ECCE IIIIIIcom =−==−=
Zona Saturação Inversa:
I1
I2
IB
Set./2008 72
Instituto Superior de Engenharia Electrónica Digital
Lógica RTL
Transistor: Off; Sat
37
Set./2008 73
Instituto Superior de Engenharia Electrónica Digital
DTL
• Lógica com Díodos + Transistor na saída– Problemas com corte do transistor (descarga de VB
através de R2 e carga de VY através de RC)
Set./2008 74
Instituto Superior de Engenharia Electrónica Digital
Evolução de DTL
38
Set./2008 75
Instituto Superior de Engenharia Electrónica Digital
TTL: circuito de entrada
• Q1 funciona entre ZAI e ZSD (zona de sat. directa)
• Q3 funciona entre SAT e OFF
Set./2008 76
Instituto Superior de Engenharia Electrónica Digital
TTL: circuito de entrada
• Análise para entrada HIGH
Q1 na zona activa inversa (ZAI) e Q3 saturado
39
Set./2008 77
Instituto Superior de Engenharia Electrónica Digital
TTL: circuito de entrada
• Análise para entrada LOW
Q1 na zona activa directa (inicialmente) e zona directa de saturaçãoQ3 irá cortar
Set./2008 78
Instituto Superior de Engenharia Electrónica Digital
TTL: circuito de saída
• 2 transistores em Totem-Pole– necessita de um driver
para accionar VI1 e VI2
– Q4 faz o pull-up dasaída
– Q3 faz o pull-downda saída
Q3 opera entre OFF e SatQ4 opera entre OFF e ZAD (ou Sat, dependendo de RL)
40
Set./2008 79
Instituto Superior de Engenharia Electrónica Digital
Lógica TTL
Set./2008 80
Instituto Superior de Engenharia Electrónica Digital
Lógica TTL: VI = HIGH
41
Set./2008 81
Instituto Superior de Engenharia Electrónica Digital
Lógica TTL: VI = LOW
R de 130Ω limita a corrente em Q4,especialmente quando V0 é baixo (saída
em CC ou início de condução com Q3 sat)
Set./2008 82
Instituto Superior de Engenharia Electrónica Digital
TTL: característicaAB: Q1 sat D; Q2 e Q3 Off; Q4 ZAD; D On.BC: Q1 sat I; Q2 ZAD; Q3 Off; Q4 ZAD; D On.CD: Q1 sat I; Q2 ZAD; Q3 ZAD; Q4 ZAD; D On.D..: Q1 sat I; Q2 sat D; Q3 sat D; Q4 Off; D Off.
42
Set./2008 83
Instituto Superior de Engenharia Electrónica Digital
TTL: Porta NAND2
Transistor Multi-emissor
Set./2008 84
Instituto Superior de Engenharia Electrónica Digital
TTL: Transistor Multi-emissor• Basta que pelo menos uma dos emissores esteja a Low
para o transistor conduzir no modo directo.
43
Set./2008 85
Instituto Superior de Engenharia Electrónica Digital
TTL SCHOTTKY
• Díodo Shottky (junção de metal com semicondutor)
• Transístor não entra na saturação
Set./2008 86
Instituto Superior de Engenharia Electrónica Digital
TTL SCHOTTKY
• Transições mais rápidas
• Resistências menores
• Q6 aumenta velocidade de comutação de Q3aumentando margens de ruído
• Dissipação de potência aumenta⇒ TTL Schottky de baixa potência (LSTTL)
44
Set./2008 87
Instituto Superior de Engenharia Electrónica Digital
ECL•Transistores não operam na saturação•Portas muito rápidas a comutar•Dissipação de potência constante (reduz crosstalk)
Set./2008 88
Instituto Superior de Engenharia Electrónica Digital
BiCMOS
• Andar de entrada CMOS• Andar de saída TTL• R1 garante Vo=VDD e Vo=0• Alta impedância na entrada• Grande capacidade de corrente
na saída• Velocidade grande de operação• Baixa potência