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DISEÑO DE GENERADORES FLEXIBLES DE SEÑAL DE RADAR TIPO
CHIRP MEDIANTE TÉCNICAS DDS (SÍNTESIS DIGITAL DIRECTA)
Autor:
Fernando Ayza Gómez
Tutor:
Antoni Broquetas Ibars
Octubre 2017
Escola Tècnica Superior d’Enginyeria de Telecomunicació de Barcelona
Universitat Politècnica de Catalunya
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Resumen El propósito de este proyecto consiste en el diseño e implementación de un generador de señal de radar tipo chirp que será emplazado en un sistema radar ya existente. El sistema generará la señal chirp a través de un chip DDS (Direct Digital Syntesis). Otro objetivo fundamental del sistema es la versatilidad del mismo, es decir, el sistema debe poder generar señales de diferentes características y parámetros, que deben poder configurarse de forma fácil a través de un puerto USB (fácil acceso y carga).
En el primer capítulo se expondrá una breve introducción al ámbito de este proyecto, mientras que en el segundo se explicarán las bases teóricas del funcionamiento de los sistemas radar y, en concreto, de sistemas radar de onda continua (CW-FM) ya que el objetivo principal de este proyecto es diseñar e implementar un generador de señal para este tipo de sistema.
El tercer capítulo atañerá todo lo relacionado con el diseño y pautas escogidas para el generador de señal estudiando distintas posibilidades. A grandes rasgos, el esquema consiste en un generador de señal DDS (Direct Digital Syntesis) que es capaz de generar una señal del orden de 50 MHz. A su vez, el sistema debe ser lo suficientemente versátil para poder generar señales de distintos parámetros. Para ello, se propondrá un método de carga de parámetros mediante una conexión a puerto USB. También se comentará como interactúa nuestro generador de señal (transmisión) con el receptor, ya que otro de los propósitos de este proyecto es facilitar ciertas señales generadas a partir del transmisor para poder detectar de forma precisa los blancos en recepción.
El cuarto capítulo consistirá en lo referente a validación del prototipo y subsistemas que estarán implicados en el mismo.
Por último, en el capítulo quinto se comentará las conclusiones del trabajo y que aspectos son mejorables de cara a futuros proyectos.
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Índice de contenido RESUMEN .............................................................................................................................................. 3
ÍNDICE DE CONTENIDO .......................................................................................................................... 5
LISTA DE FIGURAS .................................................................................................................................. 6
LISTA DE ANEXOS ................................................................................................................................... 7
1. INTRODUCCIÓN ................................................................................................................................. 9
2. RADAR ............................................................................................................................................. 11
2.1 INTRODUCCIÓN A LOS SISTEMAS RADAR .................................................................................................... 11 2.1.1 Radar CW-FM (Continous Wave – Frequency Modulated) ....................................................... 11
2.2 RADAR EN BANDA W ............................................................................................................................ 13 2.2.1 Especificaciones y requerimientos del sistema. ........................................................................ 13
3. GENERACIÓN DE SEÑAL ................................................................................................................... 15
3.1 GENERADOR DE SEÑAL DDS................................................................................................................... 15 3.2 MODO DE FUNCIONAMIENTO Y CARACTERÍSTICAS DEL DDS AD9910 ............................................................ 16
3.2.1 Especificaciones de reloj (CLK) del sistema. .............................................................................. 16 3.2.2 Modo generador de rampas digitales (DRG) del AD9910. ........................................................ 17
3.3 SINCRONISMO CON EL RECEPTOR RADAR. .................................................................................................. 19 3.3.1 Modificación SYNC_CLK y DROVER para conseguir sincronismo en el receptor. ...................... 19
3.4 PROGRAMACIÓN DEL DDS AD9910. ...................................................................................................... 22 3.5 DISEÑO DE LA PCB DEL DDS AD9910. .................................................................................................... 22 3.6 CONSUMO ENERGÉTICO DEL SISTEMA. ...................................................................................................... 25
4. VALIDACIÓN DEL GENERADOR DE SEÑAL. ........................................................................................ 27
4.1 PRE VALIDACIÓN SUBSISTEMAS. .............................................................................................................. 27 4.1.1 Pre validación subsistema AD9910 con su placa de evaluación. .............................................. 27 4.1.2 Pre validación subsistema divisor de la señal SYNC_CLK. ......................................................... 30
4.2 VALIDACIÓN DEL SISTEMA GENERADOR DE SEÑAL CHIRP CON DDS AD9910. .................................................. 31
5. CONCLUSIONES Y LÍNEAS FUTURAS.................................................................................................. 33
6. ANEXOS ........................................................................................................................................... 35
7. BIBLIOGRAFÍA .................................................................................................................................. 39
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Lista de figuras FIGURA 1 – RELACIÓN ENTRE LA SEÑAL EN TX Y LA SEÑAL RX PARA UN BLANCO ESTÁTICO ................ 12
FIGURA 2 – SEÑAL EN RX DEBIDO A LA REFLEXIÓN DE UN BLANCO MÓVIL .......................................... 12
FIGURA 3 – DIAGRAMA DE BLOQUES SISTEMA TRANSMISOR .............................................................. 13
FIGURA 4 – DIAGRAMA DE BLOQUES DETALLADO DEL AD9910 ........................................................... 16
FIGURA 5 - DIAGRAMA DE BLOQUES DE REF_CLK ................................................................................ 17
FIGURA 6 – DETALLE DEL DRG (GENERADOR DE RAMPAS DIGITALES) .................................................. 18
FIGURA 7 – REPRESENTACIÓN GRÁFICA SEÑAL CHIRP ......................................................................... 19
FIGURA 8 – DIAGRAMA DE BLOQUES DEL SUBSISTEMA DIVISOR PARA LA SEÑAL SYNC_CLK ............... 20
FIGURA 9 – SIMULACIÓN EN DC DEL ADAPTADOR DE VOLTAJES ENTRE EL MC12093 Y EL MC74AC4040
............................................................................................................................................................ 21
FIGURA 10 – SIMULACIÓN EN AC DEL ADAPTADOR DE VOLTAJES ENTRE EL MC12093 Y EL MC74AC4040
............................................................................................................................................................ 21
FIGURA 11 – SPARKFUN PRO MICRO 3,3 V – 8 MHZ ............................................................................. 22
FIGURA 12 – ESQUEMÁTICO DE LOS REGULADORES PARA GENERAR LAS TENSIONES DE
ALIMENTACIÓN ................................................................................................................................... 23
FIGURA 13 – ESQUEMÁTICO DEL DDS AD9910 ..................................................................................... 24
FIGURA 14 – ESQUEMÁTICO DE LAS ENTRADAS DE RELOJ, SALIDA DE RF Y DIVISORES PARA LAS
SEÑALES DROVER Y SYNC_CLK ............................................................................................................. 24
FIGURA 15 – LAYOUT DE LA PCB DEL GENERADOR DE SEÑAL ............................................................... 25
FIGURA 16 – TABLA ESPECIFICACIONES ELÉCTRICAS COMPONENTES ACTIVOS. ................................... 25
FIGURA 17 – AD9910 EVALUATION BOARD .......................................................................................... 27
FIGURA 18 – TONO PURO DE 50 MHZ .................................................................................................. 28
FIGURA 19 – ENVOLVENTE SEÑAL CHIRP CENTRADA EN 50 MHZ ......................................................... 29
FIGURA 20.1 – SEÑAL SYNC_CLK - FIGURA 20.2 – SEÑAL DROVER ....................................................... 29
FIGURA 21 – DETALLE PULSO DE SEÑAL DROVER ................................................................................. 29
FIGURA 22 – PLACA VALIDACIÓN DE DIVISORES DE LA SEÑAL SYNC_CLK ............................................. 30
FIGURA 23.1 – SEÑAL ANTES DEL 2N222 - FIGURA 23.1 – SEÑAL DESPUÉS DEL 2N2222 ....................... 30
FIGURA 24.1 – MÍNIMA DIVISIÓN (N=16) - FIGURA 24.2 – MÁXIMA DIVISIÓN (N=32768) .................... 31
FIGURA 25.1 – SALIDA DEL SISTEMA DIVISOR (N=32) - FIGURA 25.2 – FOTO LABORATORIO EN EL
MOMENTO DE LA PRUEBA ................................................................................................................... 31
FIGURA 26 – ESTADO ACTUAL DE LA PLACA ......................................................................................... 32
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Lista de anexos ANEXO 1 – CÓDIGO PROGRAMACIÓN EN ARDUINO DE LA PCB AD9910 .............................................. 35
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1. Introducción En el campo de la meteorología, el uso de técnicas de teledetección ha supuesto un incentivo más a la hora de poder estudiar con más detalle aspectos como la densidad o la distribución interna de las nubes. Por tanto, es interesante estudiar cómo aplicar y mejorar las técnicas existentes en teledetección.
En lo que atañe a teledetección, el grupo de investigación COMMSENSLAB de la UPC tiene una larga trayectoria y experiencia en el desarrollo y uso de tecnología de microondas. Cuentan con multitud de dispositivos propios adaptados a las distintas aplicaciones de observación remota de objetos y superficies. Entre las aplicaciones de sistemas activos, los equipos de investigación disponen de diversos radares en funcionamiento, a frecuencias de entre 5 y 18 GHz. Además también se dispone de un radar de onda continua funcionando a 94 GHz (Banda W) y, modulado en frecuencia (Radar tipo CW-FM) para aplicaciones de corto alcance [1].
El mencionado radar, funciona a una frecuencia elevada (94 GHz), pero presenta ciertas ventajas respecto a los radares habituales que trabajan a frecuencias menores. Una de las principales ventajas de trabajar en Banda W (94 GHz) es que en esa parte del espectro se experimenta una baja absorción atmosférica (0.4 dB/km) [1]. También vale la pena destacar, que al trabajar con longitudes de onda de alrededor de 3mm, se puede obtener información muy precisa del contenido de las nubes. Otra importante ventaja es que dicho sistema, al trabajar a frecuencias tan elevadas, podrá ser compacto y de tamaño muy reducido, ya que los componentes que trabajan en esos márgenes de frecuencias no son voluminosos.
En el presente proyecto, se pretende rediseñar subsistema generador de señal del mencionado radar CW-FM con tal de hacerlo más versátil a la hora de poder cambiar los parámetros de la señal en transmisión. El principal objetivo es que el subsistema sea capaz de generar señales tipo chirp del orden 50 MHz y que los parámetros de la señal a generar puedan ser conmutables por otros mediante sencillas cargas vía USB. Otro de los objetivos es la facilitación en el receptor del radar de ciertas señales generadas en el transmisor de cara a mejorar la detección de blancos y a que el sistema total sea síncrono.
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2. Radar 2.1 Introducción a los sistemas Radar Un radar es un sistema electrónico que utiliza ondas electromagnéticas a una frecuencia elevada para determinar la posición, la velocidad y la dirección de movimiento de blancos situados a larga distancia fuera del alcance visual [2].
El principio de funcionamiento de los radares se basa en dos fenómenos físicos: el eco y el efecto Doppler. El eco es el resultado de la reflexión de una señal transmitida que se refleja en el blanco y vuelve a ser captada por el receptor. Mediante el retardo y las características de esta señal recibida se puede determinar la posición y la velocidad de dicho blanco. El efecto Doppler consiste en la variación en frecuencia de una onda al ser reflejada por un objeto en movimiento. Gracias a esta variación en frecuencia, se puede extraer información de la velocidad y dirección en la que se mueve el blanco. Si la frecuencia recibida es mayor que la emitida sabemos que el blanco se mueve hacia el receptor, por lo contrario, si la frecuencia recibida es menor a la que se transmite, sabemos que el blanco se está alejando.
Podemos distinguir dos tipos de radar en función del tipo de señal que se transmite: el radar pulsado y el radar de onda continua.
1. El radar pulsado envía señales en ráfagas de pulsos muy estrechas pero de muy elevada potencia. Midiendo el tiempo entre la transmisión de dichos pulsos y la recepción del pulso refljado en el blanco, el radar pulsado es capaz de determinar a qué distancia se encuentra dicho blanco.
2. El radar de onda continua (CW) reduce de forma considerable la potencia de pico en el transmisor en comparación al radar pulsado. El transmisor de CW genera ondas de radiofrecuencia de forma continua de amplitud constante, las cuales son reflejadas por el blanco y rebotan hacia el receptor. Si no se utiliza ningún tipo de modulación el radar CW es capaz de medir la velocidad de los blancos mediante la variación en frecuencia producida por el efecto Doppler, pero no es capaz de determinar la distancia de dichos blancos debido a la falta de referencia de tiempos. Una mejora sobre el radar CW es el radar de onda continua modulando en frecuencia (CW-FM). Se implementa utilizando una frecuencia de batido 𝑓𝑏 que es la diferencia entre la frecuencia instantánea de emisión y la de recepción.
2.1.1 Radar CW-FM (Continous Wave – Frequency Modulated) El radar de onda continua modulada en frecuencia tiene la capacidad de medir la distancia con los objetivos. Con una modulación de frecuencia línea, por ejemplo, empleando una forma de onda triangular como señal de modulación, es posible determinar la distancia a la que se encuentra el blanco a partir de la diferencia de frecuencias entre la señal transmitida y recibida.
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Figura 1 – Relación entre la señal en Tx y la señal Rx para un blanco estático
De la figura 1 podemos obtener:
𝑓𝑏
𝑇𝑟=
∆𝑓
𝑇𝑚 2⁄ → 𝑓𝑏 =
∆𝑓·2·𝑇𝑟
𝑇𝑚 (2.1)
Donde 𝑓𝑏 es la frecuencia de batido ∆𝑓 es el ancho de banda de la señal y 𝑇𝑚 es el periodo de
PRF, Teniendo en cuenta que 𝑇𝑟 = 2𝑅
𝑐 :
𝑓𝑏 =2·∆𝑓·𝑅
𝑇𝑚·𝑐=
4·∆𝑓·𝑅
𝑇𝑚·𝑐=
4·∆𝑓·𝑅·𝑓𝑚
𝑐→ 𝑅 =
𝑐·𝑓𝑏
4·∆𝑓·𝑓𝑚 (2.2)
En el caso de que el blanco sea móvil, la frecuencia de la señal recibida queda desplazada por el efecto Doppler. Se puede observar este fenómeno en la figura 2.
Figura 2 – Señal en Rx debido a la reflexión de un blanco móvil
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Para este caso ya no aparece una sola frecuencia de batido, sino que aparecen dos resultantes
(𝑓𝑏+, 𝑓𝑏
−) de las que ahora sí podemos extraer información sobre la posición y la velocidad del blanco móvil.
𝑓𝑏 =
𝑓𝑏+ + 𝑓𝑏
−
2, 𝑓𝑑 =
𝑓𝑏+ − 𝑓𝑏
−
2= −
2𝑣
𝜆 (2.3)
La distancia a la que se encuentra el blanco se calcula al sustituir 𝑓𝑏 en la ecuación de distancia de radar (2.2). La velocidad del blanco es fácilmente calculable a partir de la ecuación 2.3.
2.2 Radar en Banda W En el presente proyecto, se pretende reemplazar el generador de señal de un sistema radar CW-FM que trabaja a 94 GHz. La figura 3 muestra el diagrama de bloques del sistema total en transmisión, donde se muestra las etapas del generador de señal referentes a este proyecto.
Figura 3 – Diagrama de bloques Sistema transmisor
A la salida de la etapa amplificadora la señal ya ha alcanzado los 15,66 GHz, para luego ser
multiplicada por 6 hasta llegar a los 94 GHz de frecuencia de trabajo. En la figura anterior, en
rojo, se resalta la parte a rediseñar en el presente proyecto.
2.2.1 Especificaciones y requerimientos del sistema. El dispositivo radar, para las aplicaciones que se propone, debe trabajar a frecuencias del orden de 94 GHz al ser ésta una banda de frecuencias asignada a aplicaciones radar. Trabajando a esa frecuencia, el radar es sensible a la estructura de las nubes y detecta la retrodispersión (Backscattering) de las gotas de agua de las nubes.
En el presente proyecto, nos encontramos con el escenario de que el sistema radar ya fue diseñado en su momento para trabajar a 94 GHz, pero para llegar a esa frecuencia de trabajo se partía de una señal chirp generada de 50 MHz de frecuencia central que se iba aumentando a base de sintetizadores que aumentaban esa frecuencia. Para este proyecto, tomaremos como referencia dicha frecuencia central de 50 MHz, aunque cabe recordar que el sistema deberá ser versátil en ese sentido para poder modificarla según convenga. Como ancho de banda de señal chirp se optará por una desviación de frecuencia ∆𝑓 de 510 kHz. En Cuanto a PRF se ha optado por un periodo de repetición de 1 kHz. Teniendo en cuenta posibles aplicaciones del sistema generador de señal a otros campos, estos parámetros podrían tomar otros valores.
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En cuanto a parámetros de sincronismo el sistema deberá ser capaz de generar señales que permitan al receptor sincronizarse con el transmisor y así minimizar la probabilidad de detectar blancos erróneamente.
En el anterior diseño, una de las características fue que el chip que se encargaba de generar la señal chirp debía recibir la orden de cambiar de dirección de la rampa al llegar a cualquier extremo de ancho de banda predefinido. Esto supuso tener que disponer de un microcontrolador que en todo momento estuviera mandando órdenes al chip que generaba la señal. En este proyecto se precisa que el chip que se escoja para generar la señal de radar, sea autosuficiente una vez se le hayan cargado los parámetros característicos de dicha señal y así ahorrar el hecho de tener un microcontrolador trabajando continuamente.
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3. Generación de señal En el presente capítulo se detallarán todos los aspectos relacionados sobre el diseño del generador. Puesto que precisamos una señal chirp centrada en 50 MHz y con ancho de banda de 510 kHz, se ha decidido utilizar un chip sintetizador DDS (Direct Digital Synthesizer) que se adapte a las necesidades del proyecto. Con tal de escoger el chip más adecuado para nuestro propósito, se propone escoger entre la familia de sintetizadores DDS del fabricante ‘Analog Devices’, ya que este fabricante dispone de una amplia gama de este tipo de chips para múltiples aplicaciones. Otra razón por la que se escoge este fabricante es el hecho de que se dispone en el laboratorio de la universidad de una placa de evaluación de unos de los DDS del mismo fabricante, el AD9910 [3]. Este chip nos servirá en un futuro para pre-validar si un chip de esta gama cumple con los requisitos deseados.
A la hora de analizar el elenco de sintetizadores DDS nos encontramos con que la mayoría de los chips podían generar rampas frecuenciales de las características que se precisaban, pero la gran mayoría de éstos presentaban el problema, mencionado anteriormente, de que para cada cambio de dirección de rampa, el chip debía recibir la orden de un microcontrolador. Hecho que como se dijo en el apartado de ‘Especificaciones y requerimientos’ se pretende evitar.
3.1 Generador de señal DDS Dada la restricción de que el chip debe poder generar las rampas en frecuencia de forma autónoma, el abanico de posibilidades se reduce a tres candidatos: AD9910, AD9914 [4] y AD9915 [5]. Estos chips poseen un modo generador de rampas DRG (Digital Ramp Generator) que por defecto genera rampas según los parámetros especificados, pero cuando llega a uno de los límites, espera a que un ‘Master’ le dé la orden de empezar la rampa en el sentido contrario. A su vez, estos tres chips también poseen un sub-modo DRG, llamado ‘No-Dwell mode’, donde el DRG no espera ninguna orden al llegar a uno de los dos límites de rampa y empieza automáticamente la rampa siguiente.
Llegados a este punto, la decisión para escoger un chip de entre los tres fue dada por la frecuencia de reloj a la que podían trabajar dichos chips. Los tres candidatos tienen básicamente las mismas características a nivel de DRG, pero difieren en la frecuencia de reloj máxima admitida a la entrada del núcleo del DDS. El AD9915 admite relojes de hasta 2.5 GHz, el AD9914 relojes de hasta 3.5 GHz y el AD9910 relojes de hasta 1 GHz. Como queremos trabajar a 50 MHz con ancho de banda de 510 kHz no necesitamos grandes frecuencias de reloj para respetar lo que nos sugiere el teorema del muestro de Nyquist en cuanto a la conversión digital-analógica y viceversa. Así que se decide escoger el que trabaja a menor frecuencia de reloj de los tres, el AD9910. Además, el hecho de que los chips puedan trabajar a relojes tan elevados implica que su precio se eleve, así pues, los AD9914 y AD9915 suponen un gasto innecesario. También destacar que el chip finalmente escogido (AD9910) trabaja frecuencias de reloj mínimas muy por encima de lo recomendado en el teorema de Nyquist, así que no supondrá ningún problema a la hora de generar la señal que deseamos. Otro punto importante es que se dispone de la placa de evaluación del chip escogido, con lo cual, podemos comprobar el correcto funcionamiento de este desde un principio.
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Figura 4 – Diagrama de bloques detallado del AD9910
3.2 Modo de funcionamiento y características del DDS AD9910 En el presente sub-apartado se explicará cómo encaja el DDS escogido en el presente proyecto y se detallarán las características de éste y del diseño en el que se alojará.
3.2.1 Especificaciones de reloj (CLK) del sistema. El AD9910 precisa de un reloj (a partir de ahora CLK) externo para poder funcionar. Este CLK que se le subministra a través de las entradas +REF_CLK y -REF_CLK. Este CLK puede derivarse directamente a la entrada de reloj del núcleo del DDS o modificarse a través de un PLL que dispone internamente el propio chip. Para este proyecto se ha decidido hacer uso del PLL interno del AD9910 para elevar el CLK de entrada hasta el mínimo recomendado por el fabricante:
420 𝑀𝐻𝑧 ≤ 𝑓𝑆𝑌𝑆𝐶𝐿𝐾 ≤ 1 𝐺𝐻𝑧 (3.1)
El fabricante no indica explícitamente que no se pueda reducir más la frecuencia de entrada del
núcleo del DDS, pero sí que recomienda trabajar dentro del margen indicado.
En cuanto al diseño de entrada de CLK, el fabricante recomienda utilizar un cristal externo de 25
MHz. En el diseño del presente proyecto se propone utilizar dicho cristal, pero también se ha
diseñado para que, en un momento dado, intercambiando algunos componentes de la placa
(resistencias y condensadores) se pueda subministrar al sistema un CLK externo a través de un
conector SMA.
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Figura 5 - Diagrama de bloques de REF_CLK
Teniendo en cuenta la imagen de la figura 5, el CLK externo (REF_CLK) toma el camino del PLL en el esquema, con lo cual, su frecuencia se verá elevada en un factor N entero (parámetro configurable a través de los registros del chip). Para nuestro caso, que queremos que CLK del sistema sea el mínimo posible pasando por el PLL, tenemos que el VCO (Virtual Control Oscilator) del PLL puede sintetizar frecuencias de reloj mínimas de 420 MHz, pero para no hacer trabajar al VCO del PLL en su mínimo absoluto se decide que a la salida del PLL tengamos un CLK de 450 MHz, con lo que:
𝑓𝑆𝑌𝑆𝐶𝐿𝐾 = 𝑁 · 25 𝑀𝐻𝑧 = 450 𝑀𝐻𝑧 → 𝑁 = 18 (3.2)
Así pues, configurando el registro correspondiente y facilitando un CLK de entrada al sistema de
25 MHz tendríamos un reloj a la entrada del núcleo del DDS de 450 MHz.
También comentar que el chip dispone de una salida de CLK de sincronismo que da la frecuencia
del núcleo del DDS dividida por cuatro, lo cual nos servirá para sincronizarnos con el receptor,
cuestión que se comentará en detalle más adelante.
3.2.2 Modo generador de rampas digitales (DRG) del AD9910. Como se ha comentado, el AD9910 dispone de un modo generador de rampas, que puede
generar rampas tanto en amplitud, en fase, o en frecuencia (objeto del proyecto).
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Figura 6 – Detalle del DRG (generador de rampas digitales)
En su modo de funcionamiento normal, se deben configurar ciertos parámetros que
determinarán las características de las rampas generadas. En nuestro caso se pretende generar
rampas de 8162 escalones por periodo de PRF (1 kHz para el ejemplo). Por simplicidad en los
cálculos se tomará el ejemplo de rampas simétricas, pero el chip está diseñado para generar
rampas asimétricas si es necesario. Teniendo que:
𝑓𝑐 = 50 𝑀𝐻𝑧 , ∆𝑓 = 510 𝑘𝐻𝑧 , 𝑃𝑅𝐹 = 1 𝑘𝐻𝑧
𝑓1 = 49,745 𝑀𝐻𝑧 , 𝑓2 = 50,255 𝑀𝐻𝑧
+∆𝑡 = −∆𝑡 =1
𝑃𝑅𝐹⁄
𝑁𝑠𝑡𝑒𝑝𝑠=
1 𝑚𝑠𝑒𝑐
8192 𝑠𝑡𝑒𝑝𝑠= 0,12207
𝜇𝑠𝑒𝑐𝑠𝑡𝑒𝑝⁄
(3.3)
𝑓𝑠𝑡𝑒𝑝 𝑠𝑖𝑧𝑒+ = 𝑓𝑠𝑡𝑒𝑝 𝑠𝑖𝑧𝑒− =
∆𝑓
𝑁𝑠𝑡𝑒𝑝𝑠2
⁄=
510 𝑘𝐻𝑧
8192 𝑠𝑡𝑒𝑝𝑠2⁄
= 1,2451 · 10−4 𝑀𝐻𝑧 (3.4)
Donde 𝑓1 y 𝑓2 son los límites por donde se moverá nuestra señal chirp, +∆𝑡 y −∆𝑡 es el
incremento temporal de escalón (tanto positivo como negativo), y, 𝑓𝑠𝑡𝑒𝑝 𝑠𝑖𝑧𝑒+ y 𝑓𝑠𝑡𝑒𝑝 𝑠𝑖𝑧𝑒− que
son los desplazamientos en frecuencia para cada cambio de escalón. Todos estos valores se
pueden ver representados en la figura 7.
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Figura 7 – Representación gráfica señal chirp
También comentar que todos estos parámetros son de fácil carga a través de protocolos de
comunicación puerto serie, para los que viene preparado el AD9910. Más adelante, se explicará
en detalle este aspecto.
3.3 Sincronismo con el receptor radar. Otro de los propósitos de este proyecto, como se ha comentado con anterioridad, es facilitar a
partir del chip seleccionado ciertas señales de sincronismo que sean de utilidad en el receptor y
así optimizar el proceso de detección de blancos radar. En nuestro caso, el AD9910 nos
proporciona dos señales que nos serán de gran utilidad para conseguirlo: SYNC_CLK y DROVER.
SYNC_CLK es una señal de salida del AD9910 que proporciona una cuarta parte del 𝑓𝑠𝑦𝑠𝑐𝑙𝑘. Esta
señal está pensada para sincronización con otros dispositivos, con lo que encaja a la perfección
con nuestro objetivo. Comentar que para nuestro caso, (𝑓𝑠𝑦𝑠𝑐𝑙𝑘 = 450 𝑀𝐻𝑧) obtendremos una
salida de 112,5 MHz que como veremos más adelante, deberemos modificar para obtener la
señal de sincronismo que deseamos en el receptor.
DROVER es una señal de salida del AD9910 que nos indica, siempre que trabajemos en modo
DRG, cuando nuestra señal de rampa ha llegado a uno de sus extremos. En su modo DRG normal,
DROVER se mantiene a nivel lógico alto cuando la rampa llega al extremo y se mantiene así hasta
que el chip recibe la orden de comenzar la nueva rampa. Puesto que uno de nuestros requisitos
era no tener que indicarle al DDS cuando comenzar cada rampa, al utilizar el DRG ‘No-Dwell
mode’ (el DDS no espera a recibir ninguna orden de cambio de rampa si no que la empieza nada
más llegar al límite establecido) el pin de salida DROVER pasa de ser un indicador de encontrarse
en uno de los límites a la espera de una orden de comenzar la nueva rampa, a ser un disparador
(pulso corto) que indica cuando el DDS va comenzando cada nueva rampa.
3.3.1 Modificación SYNC_CLK y DROVER para conseguir sincronismo en el
receptor. Como se ha comentado con anterioridad, el chip AD9910 nos proporciona ciertas señales que
nos facilitarán el trabajo a la hora de sincronizar el sistema receptor. Pero para optimizar estas
dos señales deberemos modificarlas para adaptarlas.
En primer lugar, hablaremos de la señal DROVER, que como se ha dicho, en modo DRG ‘No-
Dwell’ nos proporciona un pulso a cada cambio de dirección de rampa. En nuestro caso, en el
receptor, solo necesitaríamos saber cuándo comienza cada rampa en solo una de las dos
direcciones (solo subida o solo bajada). Así pues, para solucionar el excedente de pulsos, se
decide conectar la salida DROVER a un contador binario y aprovechar uno de sus puertos de
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salida para tener una nueva señal a la que llamamos DROVER/2. El Divisor encargado de realizar
esta tarea es el CD74HC161 [6] del fabricante ‘Texas Instruments’ ya que era compatible con los
niveles de salida de nuestro chip DDS y suponía una fácil implementación. Cabe destacar
además, que en la futura placa de circuito impreso (PCB) donde se alojará el diseño, se
habilitarán las dos señales, tanto DROVER, como DROVER/2 para posibles nuevos usos en un
futuro.
En lo que respecta a la señal SYNC_CLK debemos modificarla para que represente una frecuencia
de muestreo en el receptor que respete el criterio de Nyquist y a su vez esté sincronizada con el
momento en el que el DDS comienza cada nueva rampa. Teniendo en cuenta esto, a partir de la
ecuación del radar de onda continua y la ecuación del teorema del muestreo de Nyquist:
𝑓𝑏𝑚𝑎𝑥
=2𝑅𝑚𝑎𝑥
𝑐·
∆𝑓
𝑇𝑚2⁄
(3.5)
𝑓𝐴𝐷𝐶 ≥ 2𝑓𝑏𝑚𝑎𝑥 (3.6)
𝑓𝐴𝐷𝐶 =
𝑓𝑠𝑦𝑠𝑐𝑙𝑘
𝑀=
𝑓𝑠𝑦𝑠𝑐𝑙𝑘
𝑁 · 4 (3.7)
A la vista de las anteriores ecuaciones, el único dato que nos faltaría para poder resolverlas sería
el de 𝑅𝑚𝑎𝑥. Basándonos en estudios que tratan de explicar la composición y formación de las
nubes [7] [8], estimamos oportuno hacer el cálculo con un valor de 𝑅𝑚𝑎𝑥 = 10 𝑘𝑚. Así pues:
𝑓𝑏𝑚𝑎𝑥=
2𝑅𝑚𝑎𝑥
𝑐·
∆𝑓𝑇𝑚
2⁄= {
∆𝑓 = 510 𝑘𝐻𝑧𝑇𝑚 = 1 𝑚𝑠𝑒𝑐
𝑅𝑚𝑎𝑥 = 10 𝑘𝑚
𝑐 = 3 · 108 𝑚 𝑠𝑒𝑐⁄
𝑓𝑏𝑚𝑎𝑥= 68 𝑘𝐻𝑧 → 𝑓𝐴𝐷𝐶 ≥ 136 𝑘𝐻𝑧
(3.8)
Tenemos que 𝑓𝐴𝐷𝐶 deberá cumplir como primera condición ser mayor a 136 kHz.
Para la segunda condición, 𝑓𝑠𝑦𝑠𝑐𝑙𝑘 deberá poder ser un submúltiplo entero M de 𝑓𝐴𝐷𝐶. Teniendo
en cuenta que 𝑓𝑠𝑦𝑠𝑐𝑙𝑘 sale del AD9910 ya dividido por 4, deberemos forzar esta condición para
que sea submúltiplo entero de 𝑁 = 𝑀/4. En la práctica, nos bastará con dividir la señal
SYNC_CLK por el factor N mencionado.
Para conseguir esta división pon un factor N, se propone un sistema en cascada de un pre
escalador (MC12093 [9]) y un contador binario (MC74AC4040 [10]) ambos del fabricante ‘On-
Semiconducor’. Puesto que estos dos chips presentaban problemas de compatibilidad entre la
salida del primero y la entrada del segundo, se decide colocar entre ambos un transistor 2N2222
[11] que eleve el nivel alto de señal al mínimo permitido a la entrada del MC74AC4040. A
continuación se ilustra el diagrama de bloques del subsistema divisor.
Figura 8 – Diagrama de bloques del subsistema divisor para la señal SYNC_CLK
21
El diseño se ha planteado para que el pre escalador a su salida se obtenga una división entre 8
de lo que llega a su pin de entrada. Por otro lado, el MC74AC4040 dispondrá de 12 salidas
seleccionables que dispondrán de divisiones por factores potencia de 2 entre [4, 4096]. Con lo
cual tenemos:
𝑓𝐴𝐷𝐶 = 𝑓𝑆𝑌𝑆𝐶𝐿𝐾
4⁄ · 1
𝑁= 𝑓𝑠𝑦𝑠𝑐𝑙𝑘
4⁄·
1
8 · 𝑃 (3.9)
Donde el factor de división por 8 proviene del MC12093 y el factor de división P es una
potencia de 2 entre [4, 4096].
Para poder verificar que los niveles de señal son compatibles entre la salida del MC12093 y la
entrada del MC74AC4040, se decide simular el diseño propuesto con tal de que el transistor
(2N2222) obtenga una ganancia para conseguir el nivel de señal suficiente para que el
contador binario (MC74AC4040) conmute cuando sea necesario. Para ello se ha utilizado
software específico de simulación de circuitos. A continuación se muestran los resultados.
Figura 9 – Simulación en DC del adaptador de voltajes entre el MC12093 y el MC74AC4040
Figura 10 – Simulación en AC del adaptador de voltajes entre el MC12093 y el MC74AC4040
Así pues, el transistor debería, idealmente, proporcionar una ganancia de señal de un factor 8.
22
3.4 Programación del DDS AD9910. El AD9910 posee 23 registros para la configuración de su funcionamiento. Éstos pueden ser
programados tanto por puerto serie como por puerto paralelo. En este proyecto, por
simplicidad, se utilizara su modo de puerto en serie para la carga de registros. En nuestro caso
no es necesario la velocidad de un puerto paralelo y dificultaría mucho el diseño de la PCB. Para
este propósito se utilizará un protocolo de comunicación I2C. Para ello se decide incorporar al
diseño un Pro Micro – 3,3 V/8 MHz del fabricante ‘Sparkfun’ que monta un chip controlador
ATmega32U4. El sistema propuesto es totalmente compatible con el protocolo escogido, y es
programable a través de código de programación ‘Arduino’. Otra ventaja del Pro Micro escogido
es que es compatible con los niveles lógicos admitidos por el puerto serie del AD9910 (3,3 V) lo
que también facilita el diseño ya que no hay que incorporar conversores de señal. En cuanto a
los pines de comunicación implicados, tenemos el SDA(I/O) y SCL(reloj) típicos de los protocolos
I2C, que serán conectados a los pines SDIO y SCLK respectivamente en el AD9910, y
adicionalmente se habilitaran 3 pines más conexionado al chip DDS: CS(activo nivel bajo) para
indicar al chip cuando se le selecciona para comunicar, I/O_RESET para recomenzar la carga de
registros en caso de fallo, y RESET para resetear por completo el chip si es necesario.
Figura 11 – Sparkfun Pro Micro 3,3 V – 8 MHz
En el anexo A1 se encuentra el detalle del código de programación Arduino empleado en el
diseño.
3.5 Diseño de la PCB del DDS AD9910. Para dotar de flexibilidad al sistema, se ha optado por un diseño en el que se podrá escoger el
tipo de reloj a subministrar al chip DDS entre una entrada a través de un cristal oscilador de 25
MHz, y otra entrada externa a través de conector SMA. Esta última opción, va unida al uso de
un conversor de señal no balanceado a señal balanceado, ya que el AD9910 requiere su señal
de reloj balanceada. También se ha usado un dispositivo del mismo tipo para tratar la señal de
salida del DDS, en este caso, de balanceada a no balanceada. En cuanto a señal de salida, la placa
de evaluación venía con su salida filtrada, por lo que se desconoce cómo será la forma exacta de
del espectro de salida en lo que respecta a señales espurios y harmónicos. Deberá tenerse en
cuenta a la hora de validar el prototipo, y estudiar un posible filtro externo a la salida del DDS.
23
Otro punto a destacar del diseño es el uso de condensadores cerca de los pines de alimentación
del DDS para filtrar señales no deseadas que se pueden generar cuando el chip efectúa
interacciones de forma interna. La colocación de estos condensadores se ha hecho con el
máximo orden posible, ya que deben estar físicamente cerca de los correspondientes pines,
pero a la vez, no deben entorpecer el diseño del resto de pistas que tengan que llegar hasta el
chip.
También comentar la disposición de los subsistemas de procesamiento de las señales de
sincronismo con el receptor DROVER y SYNC_CLK. La señal DROVER se deriva en un conector de
dos pines para su captura directa, y a un divisor CMOS (CD74HC161) donde a su salida
tendremos DROVER/2 también conectada a otro conector de dos pines. En cuanto a SYNC_CLK,
se conecta al esquema en cascada, comentado anteriormente, de un pre escalador (MC12093)
un transistor BJT (2N2222) y un contador binario (MC74AC4040), y la salida de este esquema
deriva a una tira de conectores dobles de 12 pines, que actúa a modo de selector de cada una
de las divisiones admitidas por el MC74AC4040 (colocando un ‘jumper’). Por último la salida de
este selector se deriva a un conector SMA para su fácil captura.
A continuación se muestran tanto los esquemáticos como el layout de la PCB del sistema
generador de señal donde se puede apreciar todo lo comentado en relación a sus diseños.
Figura 12 – Esquemático de los reguladores para generar las tensiones de alimentación
24
Figura 13 – Esquemático del DDS AD9910
Figura 14 – Esquemático de las entradas de reloj, salida de RF y divisores para las señales DROVER y SYNC_CLK
25
Figura 15 – Layout de la PCB del generador de señal
3.6 Consumo energético del sistema. En nuestro diseño abundan componentes pasivos (resistencias, condensadores, baluns…) pero
también dispone de componentes activos que necesitan alimentación. A continuación se
dispone la figura 16 con una tabla de los valores significativos en cuanto a tensión de
alimentación y corriente requeridos por los elementos activos que componen el sistema.
Componente Fabricante Tensión Corriente
AD9910 Analog Devices 1,8 V 332 mA (min.)
3,3 V 40 mA (min.)
MC12093 ON Semiconductor 2,7 V - 5 V 3 mA (typ.)
MMBT2222A (2N2222) NXP Semiconductors 40 V (max.) 600 mA (max.)
MC74AC4040 ON Semiconductor 2 V - 6 V 0,08 mA (max.)
CD74HC161 Texas Instruments 2 V - 6 V 20 mA (max.)
Figura 16 – Tabla especificaciones eléctricas componentes activos.
26
A la vista de los datos dispuestos en la tabla anterior, se decide trabajar en el sistema con
tensiones alimentación de 3.3 V para todos los subsistemas, excepto para el AD9910, que
trabajará a 1.8 V y a 3.3 V, ya que son las requeridas por el mismo. Sabiendo que el sistema en
general puede alimentarse a 12 V (alimentación general del sistema radar donde se alojara el
generador de señal) se decide incorporar al diseño dos reguladores (LM1117MPX – Texas
Instruments [13]) que serán ajustados a 1.8 V y a 3.3 V.
27
4. Validación del generador de señal. En el presente apartado se explicarán en detalle todos los aspectos relacionados con la
validación del sistema generador de señal. Se dividirá en dos partes: pre validación de
subsistemas y validación del sistema total.
4.1 Pre validación subsistemas.
4.1.1 Pre validación subsistema AD9910 con su placa de evaluación. Una de las ventajas que supuso la decisión de incluir el DDS AD9910 en el diseño era el hecho
de disponer de un hardware de evaluación del mismo en el laboratorio de la universidad. Hecho
que facilitó probar el correcto funcionamiento del chip para nuestro propósito, y algunas
especificaciones y funciones que no quedaban del todo claras en el ‘Data Sheet’ del AD9910.
Figura 17 – AD9910 Evaluation Board
En la figura 17 se observa una fotografía de la placa de evaluación del AD9910. Dispone de un
puerto USB para poder configurar la placa vía el software proporcionado por ‘Analog Devices’.
Las características principales del sistema de evaluación son que dispone de todas la facilidades
para poder hacer comprobaciones referentes a nuestros intereses. Dispone de puertos SMA en
la salida de señal generada, y en la salida de SYNC_CLK. También dispone de un cristal de 25
MHz como subministro de reloj (como el que se usará en el diseño final del sistema), que
también es conmutable a una entrada de reloj externa. A nivel de señal DROVER, el sistema
dispone de una tira de pines dobles con varias salidas del DDS para poder capturar señales como
el mencionado DROVER entre otras. Por último, esta placa se puede alimentar a través de
contactos con regletas que se deberán conectar a una fuente de alimentación externa (3.3 V y
1.8 V).
La placa de evaluación es fácilmente configurable a través del software facilitado por el
fabricante. El entorno software tiene la ventaja de ser muy intuitivo, fácil de utilizar y rápido en
la carga de las configuraciones en el DDS de la placa de evaluación. Pero la principal
característica está en que se puede visualizar el mapa de registros del chip en tiempo real, con
lo cual, se puede trabajar depuradamente una configuración del AD9910 en su placa de
evaluación y copiar directamente los valores de los registros para ese funcionamiento, cosa que
facilita bastante a la hora de caracterizar cada registro.
28
Una vez tenemos la placa de evaluación dada de alta en nuestro PC, bien alimentada y con las
salidas de interés capturadas y visualizadas en el instrumental de laboratorio específico para
ello, se pasa a hacer las primeras pruebas con el AD9910.
Anotar que las pruebas, estaba previsto hacerlas tanto con el reloj del cristal que incorpora la
placa de evaluación (25 MHz) como con la entrada de reloj externo (varias frecuencias de reloj),
pero la entrada de reloj externa estaba visiblemente dañada por una mala soldadura, con lo que
no funcionaba como se esperaba. Se decidió, pues, realizar las pruebas únicamente con el reloj
del cristal de la placa.
En primer lugar, se cargan varias configuraciones simples de salida del chip de tono simple.
Desde 25 MHz hasta 100 MHz. Se observa en el analizador de espectro que en este modo, la
salida es correcta. En la figura 18 se aprecia un tono puro a 50 MHz.
Figura 18 – Tono puro de 50 MHz
En segundo lugar, se empieza a probar con el modo generador de rampas. El dispositivo se
prueba con una señal chirp de las características mencionadas en los apartado 3.1.1 y 3.2.2,
estas son:
𝑓𝑐 = 50 𝑀𝐻𝑧 , ∆𝑓 = 510 𝑘𝐻𝑧 , 𝑃𝑅𝐹 = 1 𝑘𝐻𝑧
𝑓𝑆𝑌𝑆𝐶𝐿𝐾 = 450 𝑀𝐻𝑧 (4.1)
A nivel de configuración, el chip trabaja en modo DRG ‘No-Dwell’, y se le indica la activación del
PLL interno para que multiplique el CLK de la entrada del DDS (25 MHz) por un factor de 18 para
conseguir que el reloj en la entrada del núcleo del DDS de 450 MHz.
A continuación se muestran las capturas de analizador de espectro y osciloscopio que muestran
la envolvente en frecuencia de la señal generada (centrada en 50 MHz), la señal SYNC_CLK que
muestra la señal de reloj a la entrada del núcleo del DDS dividido por 4, y la señal DROVER que
muestra un pulso corto a cada cambio de dirección de la rampa.
29
Figura 19 – Envolvente señal chirp centrada en 50 MHz
Figura 20.1 – Señal SYNC_CLK Figura 20.2 – Señal DROVER
Figura 21 – Detalle pulso de señal DROVER
Comentar, adicionalmente, que también se han realizado más pruebas en diferentes
condiciones: rampas asimétricas, PRFs diferentes, otros modos, etc, y que el resultado siempre
ha sido el esperado.
La conclusión de este apartado es que el chip es totalmente válido para ser incluido en nuestro
diseño.
30
4.1.2 Pre validación subsistema divisor de la señal SYNC_CLK. Como se ha comentado con anterioridad, uno de los propósitos de este proyecto es sincronizar
el transmisor de radar con el receptor. Para ello debíamos dividir la señal SYNC_CLK (que
contenía 𝑓𝑆𝑌𝑆𝐶𝐿𝐾/4) por un factor N entero. En el apartado de diseño de este subsistema se
comenta los componentes que contiene, después de haber simulado el esquema, pero antes de
decidir finalmente esta configuración (recordemos que los niveles lógicos entre la salida del pre
escalador y la entrada del divisor binario no eran del todo compatibles), se decidió el diseño de
una pequeña PCB que contenga todos estos elementos para hacer pruebas en el laboratorio y
verificar el correcto funcionamiento del mismo.
Figura 22 – Placa validación de divisores de la señal SYNC_CLK
En las siguientes capturas se muestra la forma de onda que se puede apreciar antes y después
de pasar por el transistor utilizando los valores de resistencias y condensadores que sugiere la
simulación.
Figura 23.1 – Señal antes del 2N222 Figura 23.1 – Señal después del 2N2222
Las formas de onda capturadas difieren ligeramente de lo que se podría esperar idealmente,
pero a la entrada del divisor binario se alcanza los niveles lógicos alto y bajo dentro de los rangos
admitidos por el MC74AC4040, con lo cual, se da por correcto el funcionamiento del transistor
2N2222 según la simulación efectuada en su momento.
A continuación se muestran dos capturas en osciloscopio de dos de las salidas del subsistema
completo, la que divide por un factor N = 16 y la que divide por N = 32768. Se comprueba que
para una entrada igual a la que se generará en el diseño (𝑆𝑌𝑁𝐶_𝐶𝐿𝐾 =450
4 𝑀𝐻𝑧 =
112,5 𝑀𝐻𝑧) en todas las salidas del contador binario se obtiene el valor en frecuencia que se
esperaba. Así pues, se da por correcta la validación de dicho subsistema.
31
Figura 24.1 – Mínima división (N=16) Figura 24.2 – Máxima división (N=32768)
Para finalizar la pre validación del subsistema divisor se ha conectado la salida de SYNC_CLK del
DDS de la placa de evaluación del AD9910 a la entrada da placa de pruebas divisora. El resultado
es el esperado según el diseño. En la figura 25 se puede ver una de las salidas del sistema divisor,
aunque se ha comprobado el correcto funcionamiento en todos sus pines de salida.
Figura 25.1 – Salida del Sistema divisor (N=32) Figura 25.2 – Foto laboratorio en el momento de la prueba
4.2 Validación del sistema generador de señal chirp con DDS AD9910. Debido a falta de tiempo, el montaje del prototipo se ha visto atrasado, por lo que actualmente
está incompleto. Así pues, los resultados de este apartado se pospondrán al día de la lectura y
defensa del presente proyecto.
Comentar que el proceso de validación seguirá los pasos que todos los procesos de pre
validación, pero esta vez con todo el sistema generador de señal integrado en la PCB diseñada y
condiciones de alimentación y trabajo para las que se ha diseñado.
A continuación, se facilita el actual estado de la placa. Como se puede ver, ya se encuentra
impresa y metalizada. El siguiente paso es montar los componentes y cargar los registros del
DDS AD9910 para ver cómo se comporta.
32
Figura 26 – Estado actual de la placa
33
5. Conclusiones y líneas futuras En el presente proyecto se ha rediseñado el sistema generador de señal de un sistema radar que
opera a 94 GHz. A falta de validar la versión final, se ha podido verificar que los componentes
escogidos funcionan como se había previsto. Se ha hecho una primera validación del
funcionamiento del DDS AD9910 con la placa de evaluación del fabricante. Además, también se
ha validad el correcto funcionamiento de los divisores externos para señales de sincronismo. Así
pues, el comportamiento del prototipo final no debería diferir mucho de lo validado
actualmente.
Durante el desarrollo del prototipo se ha hecho frente a distintos problemas. Uno de ellos fue
como generar el reloj que se le iba a subministrar al núcleo del DDS, ya que se valoró generar
los 450 MHz de reloj interno que recomienda el fabricante de forma externa al AD9910 para así
tener una señal directa con la que sincronizar el receptor. Finalmente, puesto que ya se disponía
de una señal de sincronismo fiel al reloj interno del DDS se decidió descartar esa posibilidad.
Otro problema que se tuvo es en relación al subsistema divisor de la señal de sincronismo
SYNC_CLK, ya que se encontró dificultades para encontrar componentes que pudieran ser
sensibles a frecuencias de entrada a las que trabajábamos y fueran compatibles a nivel lógico.
Al final, se solucionó con la fabricación de una PCB para la verificación de los componentes
escogidos.
En cuanto a utilización de software de diseño de PCBs, se notó la falta de experiencia en el hecho
de que hubo varias iteraciones fallidas hasta el diseño final de la PCB.
Finalmente, tenemos un diseño para validar de un generador de señal chirp que es capaz de
generar rampas en frecuencia de forma autónoma. Se proponen posibles pasos de futuro y
algunas posibles mejoras del prototipo:
Validar el código en ‘Arduino’ de carga de registros propuesto.
Validar el funcionamiento del prototipo en general, con todas las especificaciones que se
proponen en este proyecto.
Añadir al diseño dos reguladores más para diferenciar las alimentaciones digitales de las
analógicas, ya que el fabricante así lo recomienda.
Incorporar a un futuro diseño de la PCB el controlador para facilitar la carga de
configuraciones en el DDS.
Verificar el funcionamiento del generador de señal en el sistema radar ya existente (94 GHz).
Añadir un PLL a la salida del sistema generador ya existente para elevar la frecuencia del
salida del sistema a órdenes de 10 GHz, ya que en el sistema existente genera la señal de 50
MHz y la eleva a 7.8 GHz en módulos separados.
34
35
6. Anexos Anexo 1 – Código programación en Arduino de la PCB AD9910 #include <Wire.h>
#define CS 4
#define IO_RESET 5
#define RESET 6
const unsigned int R00 = 0x00;
const unsigned int R01 = 0x01;
const unsigned int R02 = 0x02;
const unsigned int R03 = 0x03;
const unsigned int R04 = 0x04;
const unsigned int R05 = 0x05;
const unsigned int R06 = 0x06;
const unsigned int R07 = 0x07;
const unsigned int R08 = 0x08;
const unsigned int R09 = 0x09;
const unsigned int R0A = 0x0A;
const unsigned int R0B = 0x0B;
const unsigned int R0C = 0x0C;
const unsigned int R0D = 0x0D;
const unsigned int R0E = 0x0E;
const unsigned int R0F = 0x0F;
const unsigned int R10 = 0x10;
const unsigned int R11 = 0x11;
const unsigned int R12 = 0x12;
const unsigned int R13 = 0x13;
const unsigned int R14 = 0x14;
const unsigned int R15 = 0x15;
const unsigned int R16 = 0x16;
unsigned int l = 0; //length of data to write
void AD9910_write(unsigned int regAddr, unsigned long msbData,
unsigned long lsbData)
{
l = sizeof(msbData) + sizeof(lsbData);
Wire.beginTransmission(0);
digitalWrite(CS, LOW);
Wire.write(regAddr);
if(l <= 4){
Wire.write(lsbData);
} else {
Wire.write(msbData);
Wire.write(lsbData);
}
Wire.endTransmission();
digitalWrite(CS, HIGH);
}
void setup() {
//Serial.begin(9600);
Wire.begin();
pinMode(CS, OUTPUT);
pinMode(IO_RESET, OUTPUT);
pinMode(RESET, OUTPUT);
36
digitalWrite(CS, HIGH);
digitalWrite(IO_RESET, LOW);
digitalWrite(RESET, LOW);
}
void loop() {
delay(1000);
digitalWrite(RESET, HIGH);
delay(1000);
digitalWrite(RESET, LOW);
delay(1000);
digitalWrite(IO_RESET, HIGH);
delay(1000);
digitalWrite(IO_RESET, LOW);
delay(1000);
AD9910_write(R00, 0x0, 0x00000000); // 0x0, 0x00000000
delay(10);
AD9910_write(R01, 0x0, 0x00CE0820); // 0x0, 0x00CE0820
delay(10);
AD9910_write(R02, 0x0, 0x080F4124); // 0x0, 0x080F4124
delay(10);
AD9910_write(R03, 0x0, 0x00007F7F); // 0x0, 0x00007F7F
delay(10);
AD9910_write(R04, 0x0, 0x00112A88); // 0x0, 0x00112A88
delay(10);
AD9910_write(R05, 0x0000, 0x00000000); // 0x0000, 0x00000000
delay(10);
AD9910_write(R06, 0x0000, 0x00000000); // 0x0000, 0x00000000
delay(10);
AD9910_write(R07, 0x0, 0x00000000); // 0x0, 0x00000000
delay(10);
AD9910_write(R08, 0x0, 0x0000); // 0x0, 0x0000
delay(10);
AD9910_write(R09, 0x0000, 0x00000000); // 0x0000, 0x00000000
delay(10);
AD9910_write(R0A, 0x0000, 0x00000000); // 0x0000, 0x00000000
delay(10);
AD9910_write(R0B, 0x1C96EA33, 0x1C4CA406); //0x1C96EA33, 0x1C4CA406
delay(10);
AD9910_write(R0C, 0x000004A4, 0x000004A4); // 0x000004A4, 0x000004A4
delay(10);
AD9910_write(R0D, 0x000E, 0x000E); // 0x000E, 0x000E
delay(10);
AD9910_write(R0E, 0x08B50000, 0x00000000); // 0x08B50000, 0x00000000
delay(10);
AD9910_write(R0F, 0x00000000, 0x00000000); // 0x00000000, 0x00000000
delay(10);
AD9910_write(R10, 0x00000000, 0x00000000); // 0x00000000, 0x00000000
delay(10);
AD9910_write(R11, 0x00000000, 0x00000000); // 0x00000000, 0x00000000
delay(10);
AD9910_write(R12, 0x00000000, 0x00000000); // 0x00000000, 0x00000000
delay(10);
AD9910_write(R13, 0x00000000, 0x00000000); // 0x00000000, 0x00000000
delay(10);
AD9910_write(R14, 0x00000000, 0x00000000); // 0x00000000, 0x00000000
delay(10);
37
AD9910_write(R15, 0x00000000, 0x00000000); // 0x00000000, 0x00000000
delay(10);
AD9910_write(R16, 0x0, 0x00000000); // 0x0, 0x00000000
delay(5000);
}
38
39
7. Bibliografía
[1] Yanfang Zhu. Radar en Banda W (94 GHz) para aplicaciones meteorológicas. Trabajo final de grado, Escuela Técnica Superior de Ingeniería de Telecomunicación de Barcelona. 2015.
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[5] Analog Devices. Datasheet AD9915. http://www.analog.com/media/en/technical-documentation/data-sheets/AD9915.pdf
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[10] ON Semiconductor. Datasheet MC74AC4040. https://www.onsemi.com/pub/Collateral/MC74AC4040-D.PDF
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[12] Sparkfun Electronics. Datasheet Pro Micro 3.3 V/8 MHz. https://cdn.sparkfun.com/datasheets/Dev/Arduino/Boards/ProMicro8MHzv1.pdf
[13] Texas Instruments. Datasheet LM1117. http://www.ti.com/lit/ds/symlink/lm1117.pdf
