Digitalna elektronska kola - leda.elfak.ni.ac.rs

Digitalna elektronska kola

Marko Dimitrijević, Dragan Mančić

• Digitalna elektronska kola predstavljaju kola u kojima naponi čvorova imaju diskretne, binarne vrednosti koje se interpretiraju kao logička stanja: naponski nivo u blizini referentne vrednosti se obično interpretira kao logička 0, a nivo čija je vrednost približna naponu napajanja kao logička 1. Signali koje obrađuju digitalna kola su digitalni signali.

• Najmanji deo digitalnog kola koji obavlja jednu logičku funkciju se naziva elementarno logičko kolo ili logička ćelija (logic gate).

• Svaka logička ćelija, a samim tim i svako digitalno kolo je realizovano od tranzistora, tako da se ona mogu analizirati i na električnom,tranzistorskom nivou (analognom analizom) i na logičkom nivou (logičkom analizom).

Uvod

2

Uvod

3

• Digitalna kola pripadaju grupi impulsnih elektronskih kola, u kojima tranzistori rade kao naponom kontrolisani prekidači u režimima zakočenja i zasićenja (bipolarni tranzistor) odnosno režimu zakočenja i triodnom režimu (MOSFET).

• Logičke ćelije mogu biti realizovane u bipolarnoj (RTL, TTL, ECL) ili MOSFET (PMOS, NMOS, CMOS) tehnologiji.

• Ćelije različitih funkcija realizovane u istoj tehnologiji čine jednu familiju logičkih ćelija.

• Ćelije iste funkcije (AND, OR, NOT,…), bez obzira na familije kojima pripadaju, čine isti tip logičke ćelije.

Bipolarni tranzistor kao kontrolisani prekidač

4

• Režimi zakočenja i zasićenja bipolarnog tranzistora se mogu iskoristiti za realizaciju naponom kontrolisanog prekidača.

• Napon na izlazu kola je:

( )iz CC C C–v t V i R=


5

• Ukoliko je vul(t)=0, tada je VBE=0 i VCB>0, bipolarni tranzistor je u režimu zakočenja. Kolektorska struja iC je jednaka nuli, a pad napona na otporniku RC je nula, tako da je:

( )iz CCv t V=


6

• Ukoliko je vul(t)=VCC, tada je VBE>0, kolektorska struja iC je velika, tako da je pad napona na otporniku RC približno jednak VCC. Napon VCB<0 i bipolarni tranzistor je u režimu zasićenja. Izlazni napon je:

( )iz 0v t ≈

MOSFET (NMOS) kao kontrolisani prekidač

7

• Režim zakočenja i triodni režim MOSFET tranzistora se mogu iskoristiti za realizaciju naponom kontrolisanog prekidača.

• Napon na izlazu kola je:

( )iz DD D D–v t V i R=


8

• Ukoliko je vul(t)=0, tada je VGS –VTH <0, MOSFET je u režimu zakočenja. Struja drejna (kanala) iD je jednaka nuli, a pad napona na otporniku RD je nula, tako da je:

( )iz DDv t V=


9

• Ukoliko je vul(t)=VDD, tada je VGS –VTH >0, struja kanala iD je velika, tako da je pad napona na otporniku RD približno jednak VDD. MOSFET je u triodnomrežimu. Izlazni napon je:

( )iz 0v t ≈

MOSFET (PMOS) kao kontrolisani prekidač

10

• P-kanalni MOSFET (PMOS) ima iste osobine kao i n-kanalni, ali su naponi suprotnog polariteta i fizički smer struje kanala je suprotan.

• Sors je na najvišem potencijalu, VSS.• Kada je napon vul(t)=0 (VGS – VTH <0),

PMOS je u triodnom režimu. Struja iDje velika, a napon viz(t)=VSS.

• Kada je vul(t)=VSS (VGS – VTH >0),PMOS je u režimu zakočenja. Struja iDje jednaka nuli, a napon viz(t)=0.

• Polarizacija tranzistora, režim zakočenja:1. N-MOS: VGS−VTH <0, VTH je pozitivan;2. P-MOS: VGS−VTH >0, VTH je negativan;

• Polarizacija tranzistora, triodni režim:1. N-MOS: VGS−VTH >0, VDS<VGS−VTH, VTH je pozitivan, drejn je na

višem potencijalu od sorsa (VDS>0);2. P-MOS: VGS−VTH <0, VDS>VGS−VTH, VTH je negativan, drejn je

na nižem potencijalu od sorsa (VDS<0);11

Režimi N-MOS i P-MOS tranzistora

Invertor

12

• Predstavljena kola se mogu aproksimirati modelom idealnog prekidača.

• Kada je vul(t)=V prekidač Sje otvoren i viz(t)=0 , kada jevul(t)=0 prekidač je zatvoren i viz(t)=V.

• Kolo koje ispoljava ovu funkciju se naziva invertor.

Invertor

13

• Complementary Metal Oxide Semiconductor – CMOS je najzastupljenija tehnologija izrade digitalnih integrisanih kola.

• CMOS koristi komplementarne i simetrične parove tranzistora. Na istoj poluprovodničkoj osnovi su realizovani N- i P-kanalni (N-MOS i P-MOS) tranzistori.

• Osim digitalnih integrisanih kola (mikroprocesora, mikrokontrolera, memorijskih čipova), CMOS tehnologija se koristi za izradu analognih integrisanih kola poput senzora slike (CMOS senzori), A/D i D/A konvertora, visokofrekventnih kola (RF CMOS) i primopredajnika visokog stepena integracije za bežične telekomunikacije.

14

Complementary Metal Oxide Semiconductor – CMOS

• Dve važne karakteristike kola izrađenih u CMOS tehnologiji su velika otpornost na šumove i mala statička potrošnja energije.

• Budući da je jedan tranzistor u CMOS paru uvek u režimu zakočenja, redna veza tranzistora samo u kratkom prelaznom režimu troši energiju tokom prebacivanja između stanja. Zbog toga CMOS kola imaju malu disipaciju u poređenju sa logičkim kolima drugih familija, poput NMOS ili bipolarnih (TTL) kola, kod kojih postoji konstantna struja (samim tim i potrošnja) i kada kolo ne menja stanje.

• Ove karakteristike omogućavaju velike stepene integracije (VLSI/ULSI) kola u CMOS tehnologiji. Prvenstveno iz ovog razloga CMOS je postao najčešće korišćena tehnologija koja se primenjuje u VLSI/ULSI čipovima. 15

Complementary Metal Oxide Semiconductor – CMOS

16

Complementary Metal Oxide Semiconductor – CMOS• Fizička realizacija CMOS para tranzistora: P-MOS je izrađen u

poluprovodničkoj oblasti koja se naziva n-well.

CMOS invertor

17

• CMOS invertor sadrži N-MOS (M1) i P-MOS (M2) tranzistor.

• Kada je napon vul(t)=0 M2 je u triodnomrežimu, a M1 u režimu zakočenja, viz(t)=VDD.

• Kada je vul(t)=VDD M1 je u triodnomrežimu, a M2 u režimu zakočenja, viz(t)=0.

• Struja iD je zajednička struja kanala M1 i M2. U oba slučaja je vrlo mala, jer su kanali redno vezani i jedan tranzistor je uvek u režimu zakočenja.

Logički simbol, tabela istinitosti i talasni oblici signala

18

x x0 11 0

Simbol invertora

Tabela istinitosti

Oblici signala

• Invertor je logička ćelija koja vrši operaciju logičke negacije.

• Logička negacija je unarna operacija –postoji samo jedan operand, tj. invertor ima samo jedan ulaz.

Logičke funkcije i operacije

19

• Logičku ćeliju karakteriše niz fizičkih i električnih parametara, kao što su potrošnja energije, disipacija, kašnjenje signala, pragovi promena stanja, opteretivost (fan out) itd.

• Prilikom projektovanja digitalnih sistema, prvo se sprovodi logička sinteza u kojoj se razmatra logička funkcija ćelije. Električne i fizičke karakteristike se razmatraju u kasnijim fazama realizacije.

• U procesu analize i sinteze digitalnih kola, naponi na ulazima i izlazima kola se predstavljaju logičkim stanjima. Funkcija ćelije se izražava kao logička, Bulova ili prekidačka funkcija.

Logičke funkcije i operacije

20

• Bilo koja logička funkcija se može realizovati pomoću elementarnih logičkih operacija. Pored negacije (NOT), u elementarne logičke operacije spadaju i I (AND), ILI (OR), ISKLJUČIVO ILI (XOR), NI(NAND) i NILI (NOR) operacije.

• Skup elementarnih logičkih operacija, kojima se može realizovati svaka logička funkcija je potpuni skup logičkih operacija. Operacije NOR i NAND su univerzalne logičke operacije, koje same čine potpuni skup.

• Da bi se realizovalo digitalno elektronsko kolo sa proizvoljnom funkcijom u određenoj tehnologiji, neophodno je realizovati familiju logičkih ćelija koje implementiraju sve operacije iz potpunog skupa.

CMOS NAND

21

• NAND kola sa više ulaza se mogu realizovati vezivanjem parova tranzistora paralelno sa M3, M4 i redno sa M1, M2.

CMOS NAND

22

0 0 10 1 11 0 11 1 0

x y xy

Simbol

Tabela istinitosti

CMOS NOR

23

• NOR kola sa više ulaza se mogu realizovati vezivanjem parova tranzistora redno saM3, M4 i paralelno sa M1, M2.

CMOS NOR

24

0 0 10 1 01 0 01 1 0

x y x+y

Simbol

Tabela istinitosti

CMOS AND

25

• Kolo je realizovano kao veza NAND kola (M1, M2, M3, M4) i invertora (M5 i M6).

CMOS AND

26

0 0 00 1 01 0 01 1 1

x y xy

Simbol

Tabela istinitosti

CMOS OR

27

• Kolo je realizovano kao veza NOR kola (M1, M2, M3, M4) i invertora (M5 i M6).

CMOS OR

28

0 0 00 1 11 0 11 1 1

x y x+y

Simbol

Tabela istinitosti

CMOS XOR

29

• Za svaku kombinaciju x i yprovodi samo jedan par tranzistora redno vezanih u grani.

CMOS XOR

30

0 0 00 1 11 0 11 1 0

x y x y⊕

Simbol

Tabela istinitosti

Logička sinteza digitalnih kola

31

• Logička sinteza je proces kojim se apstraktna specifikacija željenog ponašanja kola, implementira kao logičko kolo sastavljeno od elementarnih logičkih funkcija.

• Više različitih logičkih kola mogu odgovarati specificiranoj funkciji. Kolo sa najmanjim brojem elemenata se dobija postupkom minimizacije.

• Postoji veliki broj metoda za minimizaciju logičke funkcije, najpoznatiji klasični metodi su metod Karnoovih (Karnaugh) mapa i Kvajn-Meklaskijev (Quine–McCluskey) algoritam.

• Kompleksnost klasičnih postupaka minimizacije raste sa brojem argumenata logičke funkcije, tako da se složenija kola projektuju hijerarhijski.

Primer sinteze – 4-bitni sabirač

32

• 4-bitni sabirač je digitalno kolo za sabiranje četvorobitnih brojeva A i B.

• U opštem slučaju, zbir S je 5-bitni broj.

• Realizacija kola se svodi na minimizaciju pet funkcija (s0, …, s4) koje zavise od ukupno osam argumenata.

• Kolo je moguće jednostavnije realizovati razmatranjem postupka sabiranja brojeva i generalizacijom problema.


33

• Binarni brojevi se sabiraju prema istim pravilima kao i dekadni, sabiraju se cifre iste težine, a prenos se sabira sa zbirom cifara veće težine.

3 2 1 0

3 2 1 0

0

3 2 1

3 2 1

0

4

c

0a a a a

s

c c c

b b b0

s s s

0

bs


34

• 4-bitni sabirač se može realizovati nizom potpunih sabirača (full adder), sabirača koji sabiraju tri jednobitna broja: cifre an, bn i prenos cn-1, pri čemu je rezultat zbir sn i prenos cn.

n

n+1 n-1

n+1 n-1

n+

-

1 n-

n 1

n

2

n

n-n

1

...

... a a ...

..

cab

c ...

.. b b .... s ss.

c

. ..Potpuni sabirač


35

3 2 1 0

3 2 1 0

0

3 2 1

3 2 1

0

4

c

0a a a a

s

c c c

b b b0

s s s

0

bs


36

• Potpuni sabirač implementira dve funkcije (sn i cn) od tri argumenta (an, bn i cn-1):

- n nn n n 1

0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1

s ca b c


37

n n n n-1 n n n-1 n n n-1 n n n-1

n 1

n-1 n n

n

n

n n-

c a b 00 01 11 10s

0s a b c a b c

1

a bb

: 0 0 1 01

c a b1

s

1c

a c

0= + + +

= ⊕ ⊕

n n n n n-1 n n-1

n-1 n n

n

c a b 00 01 11 10c

0c c

: 0 0 0 1 0

b1

a b a1 1 1

c= + +


38

Kombinaciona i sekvencijalna digitalna kola

39

• Digitalna kola koja nemaju povratnih sprega (nema zatvorenog puta između izlaza i ulaza istih ćelija) se nazivaju kombinaciona kola. Stanje kombinacionog kola zavisi samo od trenutnih stanja signala na ulaza kola. Ova kola nemaju memoriju.

• Za razliku od kombinacionih, stanje sekvencijalnih kola zavisi od trenutnog i prethodnih nivoa signala (sekvence) na ulazu kola.

( )0 1 mn n n ny x , x , …, xf=

( )0 1 mn n-1 n n ny y , x , x , …, xf=

Sekvencijalna digitalnih kola

40

• Sekvencijalna logička kola se koriste za realizaciju hardverskih konačnih automata (Finite State Machines – FSM, sistema koji imaju konačan broj stanja i formalno definisane uslove prelaza iz jednog stanja u drugo), koji predstavljaju osnovu svakog složenog digitalnog sistema.

• Sekvencijalna kola mogu biti asinhrona i sinhrona. Asinhrona kola mogu menjati stanje u bilo kom trenutku kada dođe do promene nivoa signala na ulazu, dok je kod sinhronih kola to moguće samo u određenim vremenskim intervalima koje određuje promena nivoa posebnog signala, koji se naziva takt (clock).

• Osim logičkih ćelija, sekvencijalna logička kola sadrže i memorijske elemente – leč kola (latch, asinhrona kola) i flip-flopove (sinhrona kola).

SR leč

41

• Najjednostavniji leč je SR leč, koji predstavlja jednobitnu memoriju (registar). Kolo ima dva ulaza S i R i dva izlaza Q i not Q, koji moraju biti komplementarni. Uobičajeno je da se stanje leč kola izražava logičkom vrednošću na izlazu Q. Kada je Q=1, leč kolo setovano, dok je za Q=0 leč kolo resetovano.

• Za sve vreme dok su signali na oba ulaza na nivou logičke nule (S=R=0) SR leč ostaje u jednom od dva stabilna stanja. S=1, R=0 postavlja SR leč u setovano stanje, a S=0, R=1 u resetovano stanje.

• Pošto se željeno stanje ostvaruje dovođenjem logičke jedinice na odgovarajući ulaz, kaže se da je ulaz aktivan logičkom jedinicom.

• S=R=1 je nedozvoljeno stanje ulaznih signala. Ako se oba ulaza aktiviraju, oba izlaza će preći u stanje logičke nule. Ako se nakon toga na oba ulaza postave signali na nivou logičke nule, ne može se predvideti novo stanje kola.

SR leč

42

n+1 n+1

n n

S R Q Q0 0 Q Q0 1 0 11 0 1 01 1 0 0

Simbol Tabela istinitostiRealizacija (NOR)

SR leč

43

n+1 n+1

n n

S R Q Q0 0 1 10 1 1 01 0 0 11 1 Q Q

Simbol Tabela istinitostiRealizacija (NAND)

• Željeno stanje se ostvaruje dovođenjem logičke nule na odgovarajući ulaz, ulazi su aktivni logičkom nulom.

SR leč sa signalom dozvole

44

SimbolRealizacija (NAND)

n+1 n+1

n n

n n

n n

n n

n n

C S R Q Q0 0 0 Q Q0 0 1 Q Q0 1 0 Q Q0 1 1 Q Q1 0 0 Q Q1 0 1 0 11 1 0 1 01 1 1 0 0

Tabela istinitosti

• Kolo menja stanje samo kada je signal dozvole C aktivan (C=1).

D leč

45

n+1 n+1

n n

n n

C D Q Q0 0 Q Q0 1 Q Q1 0 0 11 1 1 0

Simbol Tabela istinitostiRealizacija

• D leč kolo se realizuje vezivanjem invertora između ulaza S i R SR leča sa signalom dozvole, čime se izbegava nedozvoljeno stanje signala na ulazu.

Flip-flop

46

• Flip-flopovi su sinhrona sekvencijalna kola kod kojih je promena stanja moguća u samo određenim vremenskim trenucima, prilikom promene logičkog nivoa taktnog signala.

• Razlikuju se dve vrste flip-flopova: flip-flopovi sa impulsnim okidanjem (Master-Slave, MS) i flip-flopovi sa ivičnim okidanjem.

• MS flip-flopovi se okidaju impulsom taktnog signala (clock) koji, u zavisnosti od realizacije kola, može biti na nivou logičke jedinice ili nivou logičke nule.

Flip-flop

47

• Prilikom okidanja MS flip-flopa impulsom, nivoi signala na ulazu određuju novo stanje kola, koje se uspostavlja sinhrono sa zadnjom ivicom impulsa (opadajuća ivica taktnog signala kod impulsa na nivou logičke jedinice, odnosno rastuća ivica taktnog signala kod impulsa na nivou logičke nule).

• Flip-flopovi sa ivičnim okidanjem se okidaju sinhrono sa jednom od ivica taktnog signala – aktivnom ivicom, koja može biti rastuća ili opadajuća. Novo stanje flip-flopa, određeno logičkim nivoima signala na ulazima kola, se uspostavlja istovremeno sa pojavom aktivne ivice impulsa takta.

SR MS flip-flop

48

• SR MS flip-flop se realizuje pomoću dva SR leč kola sa signalima dozvole koji su uvek komplementarni. Okida se impulsom takta na nivou logičke jedinice koji se dovodi na ulaz C.

• Impuls takta dozvoljava upis u prvo leč kolo (master). Međutim, pošto je promena stanja drugog leč kola (slave) onemogućena, promena stanja ne može se preneti na izlaz flip-flopa. Nakon taktnog impulsa, stanje prvog kola se ne menja, a drugo postaje aktivno i preuzima stanje prvog kola.

n+1 n+1

n n

n n

S R C Q QX X 0 Q Q0 0 Π Q Q0 1 Π 0 11 0 Π 1 01 1 Π 1 1

Tabela istinitosti

SR MS flip-flop

49

SimbolRealizacija

Projektovanje digitalnih elektronskih kola

50

• Projektovanje digitalnih kola je proces kojim se apstraktna specifikacija željenog ponašanja kola, pretvara u implementaciju na nivou logičkih ćelija (net-lista).

• Prilikom projektovanja složenih sistema, ovaj postupak se obično sprovodi pomoću računarskog programa koji se naziva alat za sintezu.

• Specifikacija projektovanog kola se zadaje u formalnim jezicima za opis hardvera, od kojih su najzastupljeniji VHDL (Very High Speed IC Hardware Description Language) i Verilog.

• Alati za sintezu generišu net-liste koje se koriste u procesu izrade integrisanih kola specifične namene (Application Scepified Integrated Circuit, ASIC) ili za realizaciju prototipova na FPGA (Field Programming Gate Array) platformama.

Documents

Digitalna elektronska kola - leda.elfak.ni.ac.rs