Differential Logic - sus.ziti.uni-heidelberg.de · § Gleiches Konzept wie Differential ECL aber ohne Emitter-Folger § Der Strom wird im Schalterbaum nach links oder rechts gelenkt

Differential Logic

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P. Fischer, ZITI, Uni Heidelberg, Seite 1 AABB: Differential Logic

Übersicht

§ Reminder from last lecture: Pass Gate Logic

§ DCVS § CML § ECL, TTL


PASS GATE LOGIK


Pass-Transistor Logik: Nur NMOS Schalter ? §  Gleiches Problem wie bei CMOS:

NMOS Transistoren machen 'gute' Nullen, aber 'schlechte' Einsen. §  Genauer:

Spannung hier steigt nur auf VDD – k x VTN

(k durch Substrateffekt)

Der PMOS ist nicht ganz abgeschaltet

§  Problem: Statischer Stromverbrauch, Verlust an Störabstand §  Daher: NMOS und PMOS parallel schalten

§  Aber: Wenn man weiß, was man tut, ist u. U. auch nur ein NMOS ok…

VDD

VDD

VDD


Pass Gate Logik §  Elementarer Block: Transmission Gate aus PMOS und NMOS. Symbol wie ein Absperrhahn.

IO

En

!En

IO IO

En

!En

IO

§  Beispiel Multiplexer

Q

A1

A0

!Sel

Sel

Sel Nur 4 Transistoren!


MUX4

§  Achtung: Zu viele (>4) in Serie geschaltete Transmission Gates führen zu hohen RC-Verzögerungen! §  Verzögerung steigt (etwa) quadratisch mit der Anzahl MOS !!! (solange interne Caps dominieren)

Q

A3

A2

!Sel0

Sel0

Sel0 12 Transistoren für 4 Bit !

A1

Sel0

A0

!Sel0

Sel1 Sel0 Q

0 0 A0

0 1 A1

1 0 A2

1 1 A3

!Sel1

Sel1

Sel1


XOR mit Pass Gate Logik

A B A ⊕ B

0 0 0

0 1 1

1 0 1

1 1 0

Vorsicht: Bei der Abschätzung der Geschwindigkeit muss man die MOS in den Schaltungen berücksichtigen, die die Signale A und B erzeugen!

A

B

!A

A⊕B !B

Möglichkeit 1: MUX

4 MOS + 2 Inverter

B B

A

!A

Möglichkeit 2: Raffiniert!

4 MOS + 1 Inverter

A⊕B out B B

out B

A = 1 A = 0


Gated Inverter

§  Man kann bei gleicher Funktion das Layout vereinfachen:

Sel0

!Sel0

Sel0

!Sel0 !Sel0

Sel0

§  Die Schalttransistoren ('Sel') kommen nach 'innen' (nahe Ausgang), damit im abgeschalteten Zustand die kapazitive Last minimal ist.

Sel0

!Sel0


Tri-State Ausgang §  Die zwei in Serie geschalteten MOS des Gated Inverters kann man verhindern (Ausgangsstrom!), indem

man Logik vorschaltet. §  Nicht-Invertierender Tri-State Buffer:

in en inen ⋅

inen ⋅

out

§  Sehr wichtiger Ausgangs-Typ in Bus-Systemen!

en=0

out out in

en=1


Latch mit Gated Invertern - Stick Diagramm

§  Sehr kompakt §  Die 'extra' Transistoren des Gated-Inverters (im

Vergleich zu einem Transmission Gate) fallen kaum ins Gewicht

§  Problematisch im Layout sind immer die Überkreuzungen von LD/!LD bzw. EN,!EN

!LD

LD

D

LD

Q

!LD

LD

D

Q


Wdh: 'Pseudo'-statisches Latch §  Implementierung in diesem Beispiel mit Transmission Gates

!LD

D

LD

Q

Q

LD

!LD

§  Achtung: Die LD-Signale der Transmission Gates dürfen sich nicht überlappen!

Q

Q LD

D


Latch mit 'Keeper' §  Die Speicherschleife wird nicht mehr ‚aufgebrochen‘ sondern ‚mit Gewalt‘ umgeworfen §  Ähnlich RAM-Zelle, aber mit asymmetrischen Invertern

!LD

D

LD

Q

Schwacher Inverter

§  Bringt nicht viel Flächengewinn, da die langen Transistoren im schwachen Inverter viel Platz brauchen


Volladdierer mit Transmission Gates

A !A

B B

A

!A

P

B B

!A

A

!P

Cin !Cin

S

!Cin

P

!P

Cin

P

Cout

!A

!P

!Cin

P

Cin A B Cout S P

0 0 0 0 0 0

0 0 1 0 1 1

0 1 0 0 1 1

0 1 1 1 0 0

1 0 0 0 1 0

1 0 1 1 0 1

1 1 0 1 0 1

1 1 1 1 1 0

Vorbereitung XORs: P=A⊕B

(Ein Inverter für !P wäre langsamer)

MUXe: S=P⊕Cin, Cout=..

kritischer Pfad

(P = ‚propagate‘)

orange: Cout = Cin (P=1) weiss: Cout = A (oder B)


'NMOS –Only' Transmission Gate Logik: ‚Level restore‘

§  ‚NMOS-Only‘ geht nicht direkt wegen des schlechten High-Pegels, statischen Stromverbrauchs etc. (s.o.)

§  Trick: Nutze einen PMOS 'Level-Restorer' um aus einer 'schlechten 1' ein VDD Niveau zu machen. ⇒ 'full swing' wird wiederhergestellt:

§  Vorsicht: der PMOS muss richtig dimensioniert werden, damit auch 'schwache' Nullen bei A (z.B. aus seriellen NMOS Transistoren) den Knoten X noch nach Masse ziehen können

B

A

Q = !A • B

Q X


AABB: Differential Logic

Complementary Pass Logic (CPL)

P. Fischer, ZITI, Uni Heidelberg, Seite 20

DIFFERENTIELLE CMOS LOGIK


Differenzielle Logik §  Einige Logikfamilien erzeugen einen Ausgang Q und das Inverse !Q. §  Sie benötigen neben den Eingängen I1,...,IN meist auch die Inversen !I1,...,!IN

A

!A

B

!B

Q

!Q

A • B

§  Auch Funktionen mit Zustandsspeicherung sind sehr kompakt §  Anstiegs- und Abfallzeit sind gleich. §  Man kann mit kleinerem Signalhub arbeiten

Nachteile: §  Es müssen doppelt so viele Signale verlegt werden §  Die Leistungsaufnahme bei 'full swing' Signalen wird verdoppelt §  Es werden mindestens 2N+2 Transistoren für ein Gatter mit einem FanIn von N benötigt

A

!A

B

!B

Q

!Q

A • B

A

!A

B

!B

Q

!Q

A + !B = !A • B

Vorteile: §  Es werden viel weniger Logikfunktionen benötigt, da durch Vertauschen von Signalen die Negation

erreicht wird. Für Fan-In = 2 werden nur 2 Gatter benötigt. Frage: Wieviele für Fan-In = 3?


DCVS Logik §  DCVSL = differential (dual) cascode voltage switch logic §  Ein 'Latch' aus zwei PMOS Transistoren wird von zwei komplementären NMOS – pulldown Netzen

umgeschaltet §  Durch positives Feedback ist das Umschalten sehr schnell, auch wenn die Eingangssignale langsam sind

out

Eingänge

out

Eingänge

Pulldown: F(i)

Pulldown: !F(i) = F'(!i) (duales Netz)


DCVS NAND

§  Dieses Gatter kann für jede Funktion von zwei Variablen verwendet werden, in der genau einer der vier möglichen Ausgangszustände ausgewählt wird.

Pulldown: F = !(ab)

Pulldown: !F = !!ab = !(!a+!b)

out out

a

b a b


DCVS XOR

§  Dieses Gatter kann für jede Funktion von zwei Variablen verwendet werden, in der genau zwei der vier möglichen Ausgangszustände ausgewählt werden.

a ⊕ b

b

a a

b b b

a ⊕ b

A B A ⊕ B

0 0 0

0 1 1

1 0 1

1 1 0


DCVS Beispiel mit 3 Eingängen

c)(baF ⋅+= )cb(a c)(ba c)(baF +⋅=⋅⋅=⋅+=

a+(bc)

b

c b c a

a

a+(bc)


DCVS Inverter §  Simulation mit PSPICE mit sehr langsamen Eingangssignalen (Anstiegs/Abfallzeit = 1µs) §  Hier (W/L)P = (W/L)N

Simpl ePright

V

inleft

VCC

VleftV1 = 0

TR = 100nV2 = 5

0

outright

Simpl e Pleft

Simpl e

Nr ight

V

V

outleftV

VrightV1 = 5

TR = 100nV2 = 0

Simpl e

Nleftinright

Eingang rechts

Eingang links

1µs !

Ausgang rechts

Ausgang links

§  Ausgang ist sehr schnell durch das positive Feedback


Detail: Querstrom beim Umschalten

Querstrom 300µA


Ähnlich JK-FF: Getaktetes SR – FlipFlop §  Sehr einfache Schaltung möglich: §  Kreuzgekoppelte Inverter, die umgeworfen werden (ähnlich statische Speicherzelle) §  Achtung: 'ratioed' Design: PMOS Transistoren dürfen nicht zu stark sein, sonst 'flippt' die Zelle nicht

PHI

R

PHI

S

Q Q

VPHI

VQ,V!Q

Simulation @ 3V, LNMOS = 0.25µm LPMOS = 0.25/0.5/1 µm


DCVS Logik Vorteile: §  Statische Logik §  kein DC-Stromverbrauch §  Kleine Eingangskapazitäten §  Schnelles Umschalten durch positive Rückkopplung §  Volle CMOS Levels §  Weniger Gatter benötigt durch Verfügbarkeit der inversen Signale und durch komplexe Logikfunktionen Nachteile: §  Mehr Transistoren 2N+2 vs. 2N (CMOS) §  'Ratioed Logik': PMOS darf nicht zu groß sein §  Hoher Querstrom beim Umschalten. NMOS-Netz treibt 'gegen' den PMOS bis er umschaltet §  Höherer Routing-Aufwand durch komplementäre Signale §  Höherer dynamischer Leistungsverbrauch

(Nicht so klar: Doppelt so viele Signale, aber kleinere Eingangskapazitäten)

Ausblick: §  Es gibt auch differentielle CMOS Logikfamilien, die einen kleinen Signalhub haben §  Viele Vorteile, aber schwierigeres Design §  Sehr ähnlich wie ECL, aber mit MOS Transistoren


CURRENT MODE LOGIC (CML)


CML §  CML = 'Current Mode Logik' §  Gleiches Konzept wie Differential ECL aber ohne Emitter-Folger §  Der Strom wird im Schalterbaum nach links oder rechts gelenkt §  Durch das Fehlen des Buffers können große Lastkapazitäten schlecht getrieben werden.

§  Problem ist der Last-'Widerstand': - Ausgangslevels müssen zum Eingang passen - Levels sollten nicht stark vom Strom abhängen - Es gibt verschiedene Lösungen...

§  Schalterbaum ist wie bei DCVS

§  Umschaltspannungen sind (in starker Inversion) höher als bei ECL, in schwacher Inversion vergleichbar.

§  Einer der Vorteile: Konstantstromoperation - keine Spikes auf Versorgung

Q !Q

VDD VDD

Lasten

Schalterbaum


CML XOR

a ⊕ b

b

a a

b b b

a ⊕ b


CML LATCH

1 1

0 0

0 0

1 1

!Q Q

A

!A !Q

Q

Q !Q

!A A

Inverter / Buffer

A

!A !Q

Q

Latch (Speicherzelle)

Rückkopplung (wie bei CMOS)


D – Latch in Differenzieller Logik

Q

D

LD LD

D

Q

LD = 1 LD = 0


ECL


Zentrales Element von ECL: das differentielle Paar

⎟⎟⎠

⎞⎜⎜⎝

⎛ −=⎟⎟

⎠

⎞⎜⎜⎝

⎛ −=

Th

ESC

Th

ESC U

VVexpII,UVVexpII 2

21

1

§  Der Strom im bipolaren Transistor ist IC ~ IS exp(UBE/UTH). Dabei ist der Sättigungsstrom IS eine Bauteilkonstante, und UTh = kT/q ~ 26mV@300K die Temperaturspannung.

Thx

x

EE

CUUxmit

ee

II Δ

=α=+

=1

1

V2 V1

IEE

IC1 IC2

VE ⎟⎠

⎞⎜⎝

⎛ Δ=⎟

⎠

⎞⎜⎝

⎛ −=

⎟⎠

⎞⎜⎝

⎛ −

⎟⎠

⎞⎜⎝

⎛ −

=⇒ThTh

Th

ES

Th

ES

C

C

UVexp

UVVexp

UVVexpI

UVVexpI

II 21

2

1

2

1

Th

x

C

C

C

CC

C

EE

UVxmite

II

III

II Δ

=+=+=+

= −111

2

1

21

1


Zentrales Element von ECL: das differentielle Paar §  Strom im bipolaren Transistor IC ~ IS exp(UBE/UTH). Rechung s. Tafel.

§  Ergebnis:

§  Mit α = 0.01 ergibt das nur 115 mV (unabhängig von IEE!) §  Kleiner Signalhub & die bipolaren Transistoren kommen nie in Sättigung ⇒ schnell.

§  SPICE Simulation:

Q1

Q2N2222

V10Vdc

I

V2

5V

I11m

Q2

Q2N2222

I

0

IEE=1mA

α−α

⋅±=⇒Δ

=α=+

=11

1 lnUVVUU

xmitee

II

ThrefIH,ILTh

x

x

EE

C

99% bei 115mV


ECL §  ECL = 'Emitter Coupled Logik' - sehr schnelle Logik mit bipolaren Transistoren §  Ein differentielles Paar lenkt IEE in einen der beiden Lastwiderstände. §  Meist sind Ausgang und Komplement verfügbar. §  Signalhub: ΔU = IEE x RC « VCC: 'low swing' (bei ECL: ca. 800mV)

Stromquelle

Emitter-Folger zum Treiben der Leitungen

und der nächsten Stufen

VRef Vin

VCC

Vout1 Vout

VCC VCC

Lastwiderstände

Differenzielles Paar

IEE

RC

VEE

Last des E-Folgers VTRM


OR/NOR Gate mit mehr Details

NOR OR

VCC2 VCC2

VEE

A B

Differentieller Verstärker Referenz Emitterfolger

VTERM

0 V

-5.2 V ~ -2 V

~-1.3 V

~-0.85 V

~-1.75 V

0 V


ECL: Differenzverstärker und Emitterfolger

VCC2

VEE

A B

'Schlechte' Stromquelle wird mit Widerstand

(780Ω) implementiert

(Großer) 'Pulldown'-Widerstand (~50kΩ) zieht offene Eingänge auf 'low'

Vref muß zwischen Vhi und Vlo liegen

Spannungen V' hier: -  VCC2 -  VCC2-RC×IEE

NOR OR

VCC2

VTERM

VTERM meist > VEE zur Reduktion des

Leistungsverbrauchs

Pulldown Widerstände z.B. 50Ω oder 100Ω zur Anpassung an die

Leitungsimpedanz

Spannungen hier: -  V' - VBE


Erzeugung der Referenzspannung

VCC2

VEE

VREF

-5.2V

4.98kΩ

907Ω

GND

Spannung X durch resistiven Teiler + Dioden festgelegt

Dioden zur Temperaturkompensation

VREF ~ X - VBE


Wired-OR in ECL §  Mehrere Ausgänge können direkt verbunden werden. Sie bekommen nur einen Pulldown-Widerstand. §  Diese 'Wired-OR' kostet keinerlei Resourcen und spart Leistung

A+B

VCC2

VTERM

C+D

Gatter1 Gatter2

A+B+C+D

VCC2


ECL Gatter 1967 §  Bipolare Transistoren (und damit ECL) gab es lange vor CMOS !

v2

v1

vbb

R

RC1 RC2

v02

RE

vcc

v3

v01

RE

GROUND

A

B

C

E B

E

n+

B

p+

C

n+

C

n+

n- p-


Zusammenfassung ECL

Vorteile: §  Statische Logik §  Sehr schnell (hohe Ströme, kleiner Hub, hohes gm der Bipolar-Transistoren), tp ~ 50ps §  DC-Stromverbrauch (Konstantstrom!, keine 'Spikes' in der Versorgung) §  Kurzschließen von Ausgängen ergibt eine ODER-Funktion ('Wired OR') Nachteile: §  Hoher Stromverbrauch pro Gatter (100µA .. 1mA!) §  VREF muß innerhalb des Signalhubs liegen. Absolutes Matching zwischen Chips nötig! Daher Signalhub in

single ended ECL = 800mV » 115mV §  NAND Gatter unvorteilhaft wegen gestapelter Transistoren, die in Sättigung geraten können §  Benötigt separates VTT (kann durch äquivalenten Spannungsteiler zwischen VCC und VEE ersetzt werden) §  Inzwischen von DSM CMOS 'eingeholt'

Verbesserung Differentielles ECL: §  Anstelle VREF wird ein zweiter Eingang benutzt. §  Man hat dann alle Vor/Nachteile von komplementärer Logik §  Differentieller Eingang hat relativ gute 'Common mode rejection'

(Ausgang bleibt unverändert, wenn sich DC-Niveau beider Eingänge gleichzeitig ändert)

PECL, LVPECL: §  Zur besseren Integration in CMOS inzwischen auch ('Positive ECL') mit VEE=GND, VCC=5V/3V


TTL


Vorläufer: Diode-Transistor-Logik (DTL)

§  Verwendung in früher (diskret aufgebauter) Logik §  Beispiel NAND2-Gate:

–  Ausgangsstrom des High-Levels wird durch Pullup-Widerstand limitiert –  Low-Level ist nicht ganz GND (wie bei P-Last Logik) +  Ausgänge können verbunden werden und bilden so ein 'Wired-AND' §  NOR Gate wird durch wired-AND gebildet: !(A+B) = !A ⋅ !B

Knoten wird auf '0.7V' gezogen, sobald mindestens

einer der Eingänge 0V ist. Sonst ist er auf VCC-Potential

VCC

GND

B

Q

Knoten ist (idealisiert) 0V oder '0.7V' (wegen B-E-Diode)

Transistor ist 'OFF' oder 'ON'

Ausgang ist VCC oder (fast) Masse

NOR2

vcc

B A

Q

A


Frühe Transistor-Transistor-Logik (TTL) §  Eingangsstufe von DTL wird durch Transistoren ersetzt §  Beispiel NAND2-Gate:

§  Die Ansteuerung des Transistor-Gates ist verbessert §  Die Low-Level am Eingang müssen sehr niedrig sein (VIL = 0.8V bei VCC = 5V)! §  Ausgangsstrom des High-Levels immer noch durch Pullup-Widerstand limitiert. IL » IH

§  Ausgänge können verbunden werden und bilden so ein 'Wired-AND'

Knoten ist (idealisiert) 0V (A oder B = GND) oder '0.7V' (BE-Diode von M3)

VCC

GND

Q

B A

M3 A B

E

n+

B

p+

C

n+

n- p-

E

n+


TTL mit Totem-Pole Ausgang §  Ausgangsstufe wird durch zwei Transistoren ersetzt, die nach VCC oder Masse ziehen. Beispiel NAND2:

§  High-Level wird mit Transistor erzeugt, der abgeschaltet werden kann. Daher niedrigerer Stromverbrauch

§  Kein 'Wired-AND' am Ausgang mehr möglich §  NOR Gates etwas komplizierter §  Verbesserungen: Schottky-Diode verhindern Sättigung der Transistoren ⇒ 74Sxx oder 74LSxx (low power)

0V / 1.6V

VCC

GND

A B

Q

4kΩ 1.6kΩ 130Ω

1kΩ

VCC / 0.8V

GND / 0.8V VCC-ε / 0V

Diode verhindert Stromfluß in M3

für Q=GND M3

NOR2


SPICE Simulation TTL Inverter

0

Q2 out

1k

Q4

V

V2

5V

b

c

Q3

in

130

VIN0Vdc

4k

Q1V

V

1.6k

V

I

aV(b) = V(c)

⇒ SPICE Simulation


TTL Familien §  Es gibt mehrerer verschiedene TTL Logikfamilien, die sich in der Geschwindigkeit, Leistungsaufnahme

und der Treiberfähigkeit (Fan-Out) unterscheiden. §  Grundidee bei den 'S' Familien ist der Einsatz von schnellen Schottky-Dioden (Metall-Si-Diode mit

'Schwelle' von wenigen 100 mV), um die Sättigung der Bipolartransistoren (Kollektor wird wesentlich negativer als Basis, so daß die Basis-Kollektor Diode leitet) zu vermeiden:

§  Familien: - 74Sxx Schottky - 74LSxx Low Power Schottky - 74ASxx Advanced Schottky - 74ALSxx Advanced Low Power Schottky - 74Fxx Fast -  ....

¼ 7400 ¼ 74S00 ¼ 74LS00 Dioden kappen

negative EIngangssignale


LVDS Treiber §  Zur Erzeugung eines LVDS Signals kann man einen Strom I0 in unterschiedliche Richtungen durch einen

Lastwiderstand RTRM (meist = 100 Ohm) schicken:

in in

in in

in=1 in=0

I0

R0

RTRM

Ulow=I0×R0

Uhigh=Ulo+I0×RTRM


Zusammenfassung

§  Bipolare Logiken (TTL, ECL) auf dem Rückzug

§  Mit NMOS und PMOS mehrere Möglichkeiten: - CMOS

- P-Last-Logik

- Pass-Gate-Logik

- Dynamische Precharge Logik

- Differentielle Logiken

- andere...

§  Absoluter Mainstream (≥ 95%) ist CMOS

§  Andere Typen in Nischen (Decoder, Sensorik, 'handoptimierte' Blöcke wie Addierer oder Multiplizierer...)

§  Als diskrete ICs entstehen immer neue Familien mit feinen Unterschieden: - Versorgungsspannung

- Treiberfähigkeit

- Dynamischer Stromverbrauch vs. Geschwindigkeit

- Signalpegel

- Kompatibilität mit anderen Familien (z.B. mit TTL: Schwelle muss niedriger liegen)


VERMISCHTES


GTL Ausgangspegel

§  Sender hat NMOS Open-Drain Ausgang §  Externe Terminierung zu einer (niedrigen) Spannung VTT definiert High-Pegel §  Niedrige Signalpegel reduzieren Elektromagnetische Emissionen (EMI) und Verlustleistung §  Sender begrenzen z.T. die Anstiegszeit der Signale (zu schnelle Signale stören die Umgebung, EMI) §  Kann als Pegelwandler ('Level-Shifter') benutzt werden: i.A. VTT ≠ VDD §  Empfänger vergleicht Signal mit einer Schwelle, die aus VTT erzeugt wird. Sie liegt >VTT/2, da der low-

Pegel nicht ganz Null sind. §  Busse bilden Wired-AND Funktion §  Störabstand ist recht klein §  VTT = 1.2V für GTL, VTT = 1.5V für GTLP (GTL ‚Plus‘, etwas höherer Störabstand)

VTT Sender

VTT

R

2R

Empfänger

Differentieller Empfänger

Vref

Vref

VIH

VIL

VOL

1.2V

GND

0.80V 0.85V

0.75V

0.4V

Pegel für VTT=1.2V

VTT


Signalpegel Single ended: §  TTL Niedrige Low-Levels, Asymmetrische Treiberfähigkeit. Signale daher meist active low.

Unbenutzte Eingänge mit Pullup auf VCC legen. §  CMOS Rail-to-rail Ausgänge, Schwelle auf halber Versorgung. Symmetrische Ausgänge.

Davon abweichend: Spezielle Familien mit Kompatibilität zu TTL §  ECL Negative Spannungen von ~-0.85V und ~-1.75V. Auch PECL §  GTL Open Drain Ausgang mit niedriger Terminierungsspannung.

Kleiner Swing, High-Speed. Niedriger Störabstand

Differentiell: §  ECL negative Pegel. Auch PECL (5V) oder LVPECL (3.3V)

Bis 10 Gbps ! §  LVDS 1990 von National Semiconductor eingeführt.

Treiber: +1.25V±175mV (d.h. 350mV Hub) Empfänger: Differenzverstärker mit Hysterese von 100mV. Hoher Common-Mode-Bereich Abschluß meist differentiell mit 100 oder 110Ω. Viele andere Varianten. 'Low Power'. Bis 2.5Gbps!

§  CML Nicht gut standardisiert. Meist Point-to-Point. Entsteht aus CML Logik, wenn Last in den Empfänger-IC verlagert wird. Low Swing. Sehr schnell. Externe Signalleitungen können auf konstanten Potential gehalten werden.


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