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Cyclone Vデバイスでの SEUの緩和 82015.06.12
CV-52008 更新情報 フィードバック
この章では、Cyclone Vデバイスでのエラー検出機能について説明します。この機能を使用して、SEU（Single Event Upset）やソフト・エラーを緩和します。関連情報Cyclone V Device Handbook: Known IssuesCyclone V Device Handbookの章で予定されている更新をリストしています。
エラー検出機能オンチップ・エラー検出 CRC回路の使用により、フィッティング、あるいはデバイスの性能に影響を与えることなく、以下の動作を行うことができます。• コンフィギュレーション中の CRCエラーの自動検出• ユーザー・モードでのオプションの CRCエラー検出と識別• ユーザー・モードでのオプションの内部スクラブ。有効にした際に、この機能は 1ビット・エラーまたは隣接する 2ビット・エラーを自動的に修正する
• JTAGインタフェースを介した意図的なエラー注入によるエラー検出機能のテスト
コンフィギュレーション・エラー検出Quartus IIソフトウェアは、コンフィギュレーション・ビットストリームを生成する際に、各フレームの 16ビットの CRC値も計算します。コンフィギュレーション・ビットストリームは、ビットストリームのデータ・フレームの数に応じて 2つ以上の CRC値を含むことができます。データ・フレームの長さはデバイスごとに異なります。コンフィギュレーション時に各データ・フレームが FPGAにロードされると、あらかじめ計算された CRC値が CRC回路にシフトされます。同時に、FPGAの CRCエンジンがデータ・フレームの CRC値を計算し、あらかじめ計算された CRC値と比較します。両方の CRC値が一致しない場合に、nSTATUSピンが Lowにセットされてコンフィギュレーション・エラーを示します。この機能の性能は、コンフィギュレーション中にコンフィギュレーション・ビットストリームを変更する、もしくはコンフィギュレーション・ビットストリームを意図的に破壊することによってテストすることができます。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.
ISO9001:2008 ���
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ユーザー・モード・エラー検出ユーザー・モードでは、コンフィギュレーションされた CRAMビットの内容が、ソフト・エラーによる影響を受ける可能性があります。これらのソフト・エラーはイオン化した粒子によって引き起こされますが、アルテラのデバイスにおいて頻繁に発生するものではありません。しかし、デバイスにエラーのない動作を要求する高信頼性アプリケーションでは、デザインがこれらのエラーについて考慮されていることが要求されます。エラー検出回路を有効にして、ソフト・エラーを検出します。CRAMに格納された各データ・フレームは、あらかじめ計算された 32ビットの CRCを含んでいます。この機能が有効にされた際に、エラー検出機能は CRAMの各フレームに対して 32ビットの CRC値を連続的に計算し、その CRC値をあらかじめ計算された値と比較します。• CRC値が一致すると、syndromeレジスタで 32ビットの CRC・シグネチャが 0にセットされ、エラーが検出されなかったことを示す
• それ以外の場合には、syndromeレジスタで得られる 32ビットの CRC・シグネチャが 0以外の値になり、CRCエラーを示す。CRC_ERRORピンが Highに引き上げられ、また、エラー・タイプと位置が識別される
フレーム内でエラー検出回路は、すべての 1ビット、2ビット、3ビット、4ビットおよび 5ビットのビット・エラーを検出することができます。 1ビットまたは隣接する 2ビットのエラーが検出されると、エラー検出回路はそのビット位置をレポートし、その 1ビットまたは隣接する 2ビットのエラーのタイプを特定します。 その他のエラーパターンの発生確率は非常に低くなりますが、そのビット位置のレポートは保証されません。 また、ソフトエラーによる 5ビットを超える CRAMビットの反転は、さらに、非常に低くなります。 よって、通常、全てのエラーパターンを検出できる確率は 99.9999%です。 エラー検出プロセスは、nCONFIG信号の Lowへのセットによりデバイスがリセットされるまで継続します。
内部スクラブ内部スクラブは、ユーザー・モードでソフト・エラーを内部的に修正する機能です。この機能は、1ビット・エラーまたは隣接する 2ビットのエラーを、デバイスのリコンフィギュレーションを伴うことなく自動的に修正します。注: SEU内部スクラブ機能は、パート・ナンバーの末尾に SCの付く Cyclone V E、GX、SE、SXデバイスで利用可能です。入手可能なデバイスならびに注文に関して詳しくは、日本アルテラまたは販売代理店にお問い合わせください。
図 8-1: ブロック図
Error DetectionState Machine
32-Bit CRCCalculation and Error
Search Engine
Internal ScrubbingData Registers, CRCRegisters, and CRAMArray
8-2 ユーザー・モード・エラー検出CV-52008
2015.06.12
Altera Corporation Cyclone Vデバイスでの SEUの緩和
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仕様この項では、ユーザー・モードでのエラー検出向けに、EMRアップデート間隔、エラー検出の頻度および CRC演算に要する時間を示します。
最小 EMRアップデート間隔エラー・メッセージ・レジスタをアップデートする間隔は、デバイスおよびエラー検出クロックの周波数によって異なります。 低いクロック周波数を使用すると間隔が長くなり、したがって、SEU（Single Event Upset）から回復するための所要時間が長くなります。
表 8-1: Cyclone Vデバイスでの最小 EMRアップデート間隔の概算
バリアント メンバー・コード タイミング間隔（µs）
Cyclone V E
A2 1.47A4 1.47A5 1.79A7 2.33A9 3.23
Cyclone V GX
C3 1.09C4 1.79C5 1.79C7 2.33C9 3.23
Cyclone V GTD5 1.79D7 2.33D9 3.23
Cyclone V SE
A2 1.77A4 1.77A5 2.31A6 2.31
Cyclone V SXC4 1.77C5 2.31C6 2.31
Cyclone V STD5 2.31D6 2.31
CV-520082015.06.12 仕様 8-3
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エラー検出周波数エラー検出処理の速度は、Quartus IIソフトウェアでクロック周波数の分周係数を設定することにより制御できます。ｎを以下の表にリストされたいずれかの値にできる場合に、分母は 2nです。各データ・フレームのエラー検出処理の速度は以下の式から求めます。
図 8-2: エラー検出頻度の方程式
Error Detection Frequency =Internal Oscillator Frequency
2 n
表 8-2: Cyclone Vデバイスのエラー検出のための周波数範囲
以下の表に周波数、および有効な nの値を示します。内蔵オシレータ周
波数エラー検出周波数
n 分母の範囲最大値 最小値
100 MHz 100 MHz 390 kHz 0、1、2、3、4、5、6、7、8
1～256
デバイス全体の CRC演算の時間各フレーム・ビットで CRC演算が行われる際に、デバイス全体で CRC演算が完了するまでの所要時間を把握しておくことが重用になります。 デバイス全体での検出時間とは、デバイス内のすべてのフレームで CRC演算を行うために要する時間です。 この時間は、デバイスおよびエラー検出クロックの周波数によって決まります。 また、エラー検出クロックの周波数は、デバイスおよび内部オシレータの周波数によって 42.6MHzから 100MHzまで変動します。いずれの除数に対しても、以下の公式によって最小および最大時間を計算できます。最大時間（n）= 2^（n-8）* tMAX
最小時間（n）= 2^n * tMIN
ここでの nの範囲は 0から 8です。表 8-3: Cyclone Vデバイスでのデバイス EDCRCの検出時間
以下の表に、CRC値を計算するために要する最小時間と最大時間を示します。• 最小時間は、最大クロック周波数ならびに除数 0を用いて導かれる• 最大時間は、最小クロック周波数ならびに除数 8を用いて導かれるバリアント メンバー・コード tMIN（ms） tMAX（s）
Cyclone V E
A2 4 2.08A4 4 2.08A5 7 3.54A7 7 3.62A9 15 7.40
8-4 エラー検出周波数CV-52008
2015.06.12
Altera Corporation Cyclone Vデバイスでの SEUの緩和
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バリアント メンバー・コード tMIN（ms） tMAX（s）
Cyclone V GX
C3 8 4.05C4 7 3.54C5 7 3.54C7 7 3.62C9 15 7.40
Cyclone V GTD5 7 3.54D7 7 3.62D9 15 7.40
Cyclone V SE
A2 7 3.59A4 7 3.59A5 13 6.30A6 13 6.30
Cyclone V SXC4 7 3.59C5 13 6.30C6 13 6.30
Cyclone V STD5 13 6.30D6 13 6.30
ユーザー・モードでのエラー検出機能の使用この項ではユーザー・モードでのエラー検出向けに、ピン、レジスタ、プロセス・フロー、および手順について説明します。
エラー検出の有効化Quartus IIソフトウェアでユーザー・モードのエラー検出と内部スクラブを有効にするには、以下のステップを実行します。1. Assignmentsメニューで、Deviceをクリックします。2. Deviceダイアログ・ボックスで、Device and Pin Optionsをクリックします。3. Categoryリストで Error Detection CRCをクリックします。4. Enable Error Detection CRC_ERROR pinをオンにします。5. CRC_ERRORピンを出力オープン・ドレインにセットするために、Enable open drain on
CRC_ERROR pinをオンにします。このピンをオフにすると、CRC_ERRORピンが出力としてセットされます。
6. オンチップ・エラー訂正機能を有効にするために Enable internal scrubbingをオンにします。7. Divide error check frequency byリストで有効な除数を選択します。8. OKをクリックします。
CV-520082015.06.12 ユーザー・モードでのエラー検出機能の使用 8-5
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CRC_ERRORピン表 8-4: ピンの概要
ピン名 ピン・タイプ 概要
CRC_ERROR I/Oまたは、出力/出力オープン・ドレイン
アクティブ Highの信号であり、Highに駆動されると、CRAMビットでエラーが検出されたことを示す。 このピンは、ユーザー・モードでエラー検出を有効にした際にのみ使用される。 それ以外の場合には、このピンはユーザー I/Oピンとして使用される。WYSIWYG機能を使用する際には、crcerrorポートをWYSIWYGアトムから専用 CRC_ERRORピンまたは任意のユーザー I/Oピンに配線する。crcerrorポートをユーザー I/Oピンまで配線するために、これらの間に D-typeのフリップ・フロップを挿入する。
エラー検出レジスタこの項では、ユーザー・モードで使用されるレジスタについて説明します。
図 8-3: ユーザー・モードでのエラー検出のブロック図
以下のブロック図に、ユーザー・モードでのレジスタおよび、データ・フローを示します。
Error Injection Block
JTAG TDO General Routing
CRC_ERROR
ReadbackBitstream withExpected CRC
ErrorDetection
State Machine
ControlSignals
32-bit Error DetectionCRC Calculation and Error Search Engine
SyndromeRegister
ErrorMessageRegister
JTAGUpdate
Register
UserUpdate
Register
JTAGShift
Register
UserShift
Register
FaultInjectionRegister
JTAGFault
InjectionRegister
8-6 CRC_ERRORピンCV-52008
2015.06.12
Altera Corporation Cyclone Vデバイスでの SEUの緩和
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表 8-5: エラー検出レジスタ
レジスタ名 幅（ビット） 概要
シンドローム・レジスタ
32 現在のフレーム用に計算された 32ビットの CRCシグネチャを含む。CRC値が 0の場合、CRC_ERRORピンが Lowに駆動されエラーが無いことを表示。それ以外の場合にはピンはHighに引き上げられている
エラー・メッセージ・レジスタ（EMR）
67 1ビット・エラーまたは隣接する 2ビット・エラーの詳細を含む。エラー検出回路がエラーを検出するたびに回路がレジスタを更新。「エラー・メッセージ・レジスタ・マップ」の図はこのレジスタのフィールドを示し、「EMRのエラー・タイプ」の表は起こりうるエラーの種類を示す
JTAGアップデート・レジスタ
67 このレジスタは、EMRの内容が検証された 1クロック・サイクル後に EMRレジスタの内容で自動的に更新される。JTAGアップデート・レジスタはクロック・イネーブルを含み、これは JTAGアップデート・レジスタの内容が JTAGシフト・レジスタに書き込まれる前にアサートされる必要がある。この条件により、その内容が JTAGシフト・レジスタに読み出される際に JTAGアップデート・レジスタの内容が上書きされることを防ぐ
JTAGシフト・レジスタ
67 このレジスタにより、SHIFT_EDERROR_REG JTAG命令を使用して、JTAGインタフェースを介して JTAGアップデート・レジスタの内容にアクセスすることができる
ユーザー・アップデート・レジスタ
67 このレジスタは、EMRの内容が検証された 1クロック・サイクル後に EMRレジスタの内容で自動的に更新される。ユーザー・アップデート・レジスタはクロック・イネーブルを含み、これはユーザー・アップデート・レジスタの内容がユーザー・シフト・レジスタに書き込まれる前にアサートされる必要がある。この条件により、その内容がユーザー・シフト・レジスタに読み出される際にユーザー・アップデート・レジスタの内容が上書きされることを防ぐ
ユーザー・シフト・レジスタ
67 このレジスタにより、ユーザー・ロジックがコア・インタフェースを介してユーザー・アップデート・レジスタの内容にアクセスすることができる
JTAGフォールト・インジェクション・レジスタ
46 このレジスタを EDERROR_INJECT JTAG命令と共に使用して、ビットストリームにエラーを注入する。JTAGフォールト・インジェクション・レジスタ・マップの表は、このレジスタのフィールドをリストしている
フォールト・インジェクション・レジスタ
46 このレジスタは、JTAGフォールト・インジェクション・レジスタの内容で更新される
CV-520082015.06.12 エラー検出レジスタ 8-7
Cyclone Vデバイスでの SEUの緩和 Altera Corporation
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図 8-4: エラー・メッセージ・レジスタ・マップ
Syndrome Frame Address Byte Offset Bit Offset Error Type
MSB LSB
32 bits 16 bits 10 bits 2 bits 3 bits 4 bits
Double WordLocation
表 8-6: EMRのエラー・タイプ
以下の表に、EMRのエラー・タイプ・フィールドでレポートされる可能性のあるエラー・タイプをリストします。
エラー・タイプ概要ビッ
ト 3ビット 2
ビット 1
ビット 0
0 0 0 0 CRCエラーなし0 0 0 1 1ビット・エラーが検出された位置0 0 1 0 隣接する 2ビットのエラーが検出された位置1 1 1 1 1ビットまたは隣接する 2ビット・エラー以外のエラー・タイプ
表 8-7: JTAGフォールト・インジェクション・レジスタ・マップ
フィールド名 ビット範囲 概要
エラー・バイト値
31:0 エラー注入タイプに対応したビット・エラーの位置を示す
バイト位置 41:32 最初のデータ・フレームで注入されたエラーの位置を示す
エラー・タイプ
45:42以下のエラー・タイプを示すビット
45ビット
44ビット
43ビット
420 0 0 0 エラーなし0 0 0 1 1ビット・エラー0 0 1 0 隣接する 2ビット・エラー
エラー検出プロセス有効にすると、FPGAがユーザー・モードに入った際に、ユーザー・モード・エラー検出プロセスが自動的にアクティブになります。 このプロセスは、現在のフレームでエラーが検出されたとしても、デバイスがリセットされるまで継続的に動作を続けます。
8-8 エラー検出プロセスCV-52008
2015.06.12
Altera Corporation Cyclone Vデバイスでの SEUの緩和
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図 8-5: ユーザー・モードでのエラー検出プロセス・フロー
Yes
Noデータ・フレームを受信
CRC値を演算し比較
エラーが検出された？
CRC_ERROR信号を
Lowに引き下げる 32クロック･サイクル
エラー・メッセージレジスタを更新（上書き）
エラーの位置を調べる
駆動する
CRC_ERROR信号をHighに
タイミングCRC_ERRORピンは、CRC演算中の少なくとも 32クロック・サイクルは常に Lowに駆動されています。 エラーが発生した際に、EMRが更新されたか、32クロック・サイクルが経過したか、直近のどちらかにより、ピンが Highに駆動されます。 これにより、CRC_ERRORピンの立ち上がりエッジで EMRの内容の取得を開始することができます。 ピンは、現在のフレームが読み出されるまで Highにとどまり、次に、再び最短でも 32クロック・サイクルの間 Lowに駆動されます。情報インテグリティを確かなものにするために、読み出し動作を CRC検証の 1フレームの範囲内で完了させます。 以下の図に、これらのイベントのタイミングを示します。
図 8-6: タイミング要件
No CRC Error CRC Error CRC Error
CRC Error No CRC Error No CRC Error
N N+1 N+2 N+3 N+4 N+5Frame
Data Integrity
Read Data Frame
CRC ERROR Pin
CRC Calculation(minimum 32 clock
cycles)
Read Error MessageRegister (allowed time)
フレームN+1のエラーメッセージを読み出し
フレームN+4のエラーメッセージを読み出し
フレームN+2のエラーメッセージを読み出し
エラー情報の取得SHIFT_EDERROR_REG JTAG命令を使用して、コア・インタフェースまたは JTAGインタフェースを介してエラー情報を取得することができます。
CRCエラーからの回復FPGAをホストするシステムは、デバイスのリコンフィギュレーションを制御する必要があります。 CRCエラーから回復するには。nCONFIG信号を Lowに駆動します。 システムは、デバイスがリコンフィギュレーションするまでの時間を待機します。 リコンフィギュレーションが正常に完了すると、FPGAは意図したとおりに動作します。
CV-520082015.06.12 エラー検出プロセス 8-9
Cyclone Vデバイスでの SEUの緩和 Altera Corporation
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関連情報• 8-4ページの エラー検出周波数• 8-3ページの 最小 EMRアップデート間隔各 Cyclone® Vデバイスでの時間間隔について詳しい情報を提供します。
• Test Methodology of Error Detection and Recovery using CRC in Altera FPGA Devicesエラー情報を取得する方法について詳しい情報を提供します。
エラー検出ブロックのテストエラー検出ブロックをテストするために、コンフィギュレーション・データにエラーを注入することができます。 このエラー注入の手法により、デザインの検証およびシステム障害の許容特性評価を行うことができます。
JTAGインタフェースを介したテストEDERROR_INJECTJTAG命令を使用して、コンフィギュレーション・データに 1ビットの、あるいは隣接する 2ビットのエラーを意図的に注入することができます。
表 8-8: EDERROR_INJECT命令
JTAG命令 命令コード 概要
EDERROR_INJECT 00 0001 0101 この命令を使用してコンフィギュレーション・データにエラーを注入する。 この命令は JTAGフォールト・インジェクション・レジスタを制御し、このレジスタがビットストリームに注入するためのエラーを格納している
エラーは、コンフィギュレーション・データの最初のフレームにのみ注入することができます。しかし、エラー情報はいつでもモニタリングできます。 アルテラは、テストの完了後に FPGAをリコンフィギュレーションすることを推奨しています。
テストプロセスの自動化Jam™ファイル（.jam）を作成することにより、テスト・プロセスを自動化することができます。このファイルを使用して、デバイスのリコンフィギュレーションを伴わずに、イン・システムで、かつオンザフライで CRC機能を検証することができます。 その後で、CRC回路に切り換えて、SEUに起因する実際のエラーをチェックできます。関連情報Test Methodology of Error Detection and Recovery using CRC in Altera FPGA Devicesエラー検出ブロックをテストする方法について詳しい情報を提供します。
改訂履歴日付 バージョン 変更内容
2015年 3月 2015.03.31 内部スクラブ機能のサポートを追加2015年 1月 2015.01.23 CRCの演算に要する時間の項の説明を更新
8-10 エラー検出ブロックのテストCV-52008
2015.06.12
Altera Corporation Cyclone Vデバイスでの SEUの緩和
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日付 バージョン 変更内容
2014年 6月 2014.06.30 CRCの演算に要する時間の項を更新2013年 11月 2013.11.12 • CRCの演算に要する時間の項を更新し、最小および最大時間を
計算する公式を追加• 最小 EMRアップデート間隔および CRC演算に要する時間の暫定値を削除
• 内部スクラブ機能に関する関連情報を削除
2013年 5月 2013.05.06 • Knowledge Baseの known document issuesへのリンクを追加• Cyclone V E、Cyclone V GX、および Cyclone V GTデバイス向けの最小 EMRアップデート間隔および CRC演算に要する時間を更新
• 参照を容易にするために、すべてのリンクを各トピックの関連情報のセクションに移動
2012年 12月 2012.12.28 • JTAGフォールト・インジェクションおよびフォールト・インジェクション・レジスタの幅を更新
2012年 6月 2.0 • 「Basic Description」、「エラー検出機能」、「Types of ErrorDetection」、「Error Detection Components」、「Using the ErrorDetection Feature」、および「エラー検出ブロックのテスト」の項を追加
• 表 8-4、表 8-5、および表 8-6を更新• 章を改編
2011年 10月 1.0 初版
CV-520082015.06.12 改訂履歴 8-11
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![PVCPR11 Edital 3.5 GHz v03.ppt [Modo de Compatibilidade]...2011/06/09 · 35 MHz 35 MHz 10 MHz 10 MHz 10 MHz 10 MHz 10 MHz 10 MHz 3.400,00 MHz 3.600,00 MHz 10 MHz 35 MHz 10 MHz 10](https://img.dokumen.tips/doc/110x75/5f7286506e7f433bb4685297/pvcpr11-edital-35-ghz-v03ppt-modo-de-compatibilidade-20110609-35-mhz.jpg)
