Chapter5 Solution Manual Verilog Samir Palnitkar

7/24/2019 Chapter5 Solution Manual Verilog Samir Palnitkar

http://slidepdf.com/reader/full/chapter5-solution-manual-verilog-samir-palnitkar 1/4

缘木求鱼之天书奇谭埋头求术，抬头问道。

【原创】The solutional manual of the Verilog HDL: A Guide to Digital Design and Synthesis (2nd)--ch06

Chapter 6. Dataflow Modeling

6.7 Exercises

1. A full subtractor has three 1-bit inputs x,y,and z(previous borrow) and two 1-bit outputs D(difference) and B(borrow).

The logic equations for D and B are as follows:

D=x’.y’.z + x’.y.z’ + x.y’.z’ + x.y.z

B=x’.y + x’.z + y.z

Write the full Verilog description for the substractor module, including I/O ports (Remember that + in logic equations

corresponds to a logical or operator (||) in dataflow). Instantiate the subtractor inside a stimulus block and test all eight

possible combinations of x,y,and z given in the following truth table.

X Y Z B D

0 0 0 0 0

0 0 1 1 1

0 1 0 1 1

0 1 1 1 0

1 0 0 0 1

1 0 1 0 0

1 1 0 0 0

1 1 1 1 1

my answer:

2. A magnitude comparator checks if one number is greater than or equal to or less than another number. A 4-bit

magnitude comparator takes two 4-bit numbers, A and B, as input. We write the bits in A and B as follows. The leftmost bit

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3 4 5 6 7 8 9

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创】The solutional manual of the Verilog HDL: A Guide to Digital... http://www.cnblogs.com/halflife/archive/2011/03/15/1985

2/19/2016



is the most significant bit.

A=A(3)A(2)A(1)A(0)

B=B(3)B(2)B(1)B(0)

The magnitude can be compared by comparing the numbers bit by bit, starting with the most significant bit. If any bit

mismatches, the number with bit 0 is the lower number. To realize this functionality in logic equations, let us define an

intermediate variable. Notice that the function below is an xnor function.

x(i)=A(i)B(i)+A(i)’B(i)’

The three outputs of the magnitude comparator are A_gt_B,A_lt_B,A_eq_B. They are define with the following logic

equations:

A_gt_B=A(3)B(3)’ + x(3).A(2).B(2)' + x(3).x(2).A(1).B(1)' + x(3).x(2).x(1).A(0).B(0)'

A_lt_B = A(3)'.B(3) + x(3).A(2)'.B(2) + x(3).x(2).A(1)'.B(1) + x(3).x(2).x(1).A(0)'.B(0)

A_eq_B = x(3).x(2).x(1).x(0)

Write the Verilog description of the module magnitude_comparator. Instantiate the magnitude comparator inside the

stimulus module and try out a few combinations of A and B.

my answer:

3. A synchronous counter can be designed by using master-slave JK flipflops. Design a 4-bit synchronous counter. Circuit

diagrams for the synchronous counter and the JK flipflop are given below. The clear signal is active low. Data gets latched

on the positive edge of clock, and the output of the flipflop appears on the negative edge of clock. Counting is disabled

when count_enable signal is low. Write the dataflow description for the synchronous counter. Write a s timulus file that

exercises clear and count_enable. Display the output count Q[3:0].

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最新评论

1. Re:【原创】DE2实验解答—lab09

(Quartus II)(Verilog HDL)(Digital Logic)

楼主请问partII代码是不是少了一部分

--风暴哇咔咔

2. Re:【黑金教程笔记之008】【建模篇】

【Lab 07 数码管电路驱动】—笔记

有个问题是 /10和%10在很多环境不可综

合……

--fgg1991

3. Re:(原创)多功能数字钟(Digital Logic)

(DE2)(QuartusII)

为什么时间输出用了八个东西？不是用的七段管么？

--skyadmin


【Lab 02 闪耀灯和流水灯】—笔记

@辛MM添加观察节点的时候，不重复勾选即

可。...

--yf.x



@yf.x另外，确实，加与不加在RTL视图上没

有区别。...

--辛MM



@yf.x我用的ALTERA-MODERSIM 10.0，版

本会有影响么？因为确实出现了这个问题，不

过没有在开发板里实验。...

--辛MM


【Lab 02 闪耀灯和流水灯】—笔记@辛MM主要是一种代码风格，统一端口就只

做端口，最后用wire或reg类型的中间变量赋

值。不影响仿真的。...

--yf.x



请教~~~

MIX_MODULE里面最后两句assign赋值是什

么作用？当我加上这两句的时

候，MODELSIM仿真不出结果，注释掉了就

好了。

--辛MM

9. Re:【原创】如何使用DE2的1602LCD --

之一（quartus）（verilog）（digital

logic）

@xiewen221这就是非阻塞赋值的作用了 ...

--soc泉

10. Re:【原创】The solutional manual of

the Verilog HDL: A Guide to Digital

Design and Synthesis (2nd)--ch06太感谢了那个6.6的图的错误比较坑

顺便请教ms_jk模块里面的赋值语句为什么用

unblock会报错呢?

--fgg1991

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my answer:

（ps：图6.6有错误J）

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Reference

Smair Palnitkar, <Verilog HDL: A Guide to Digital Design and Synthesis (2 nd) >

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posted on 2011-03-15 20:07 yf.x 阅读(2180)评论(1) 编辑收藏

评论

#1楼 2015-03-20 10:43 fgg1991

太感谢了那个6.6的图的错误比较坑

顺便请教ms_jk模块里面的赋值语句为什么用unblock会报错呢?

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