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draw the circuit for xor gate,using nmos and pmos switches.write the verilog description for the circuit.chp-11switch label modeling
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5/19/13 【原创】The solutional manual of the Verilog HDL: A Guide to Digital Design and Synthesis (2nd)--ch05 - yf.x - 博客园
www.cnblogs.com/halflife/archive/2011/03/13/1982867.html 1/6
缘木求鱼 之 天书奇谭埋头求术，抬头问道。
【原创】The solutional manual of the Verilog HDL: A Guide to Digital Design and Synthesis (2nd)--ch05
Chapter 5. Gate-level Modeling
5.4 Exercises
1. Create your own 2-input Verilog gates called my_or, my_and and my_not from 2-input nand gates. Check the
functionality of these gates with a stimulus module.
my answer:
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5/19/13 【原创】The solutional manual of the Verilog HDL: A Guide to Digital Design and Synthesis (2nd)--ch05 - yf.x - 博客园
www.cnblogs.com/halflife/archive/2011/03/13/1982867.html 2/6
2. A 2-input xor gate can be built from my_and, my_or and my_not gates. Construct an xor module in Verilog that
realizes the logic function, z=xy’+x’y. Inputs are x and y, and z is the output. Write a stimulus module that exercises all
four combinations of x and y inputs.
my answer:
3. The 1-bit full adder described in the chapter can be expressed in a sum of products form.
sum=a.b.c_in+a’.b.c_in’+a’.b’.c_in+a.b’c_in’
c_out=a.b+b.c_in+a.c_in
fpga
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1. Re:（原创）汽车尾灯电路设计（Digital
Logic）（DE2）
最后这些是什么意思啊？//2hz clock divn #
(.WIDTH(25), .N(25000000)) u0 (
.clk(CLOCK_50), .rst_n(nrst),
.o_clk(cp)); 我试了下，会报错啊。不知道什
么意思，也不知道怎么解决。望楼主解答，谢
谢报错内容如下：Node instantiates
undefined entity...
2. Re:【原创】DE2 实验练习解答—lab 3：
锁存器、触发器和寄存器（digital Logic）
（DE2）（quartus II）
@wws4158oh,that's because i didn't
publish the "seg7_lut" module,
******************************
************module SEG7_LUT (
oSEG,iDIG );input [3:0] iDIG;output
[6:0] oSEG;reg [6:0] oSEG;always
@(iD...
3. Re:【原创】DE2 实验练习解答—lab 3：
锁存器、触发器和寄存器（digital Logic）
（DE2）（quartus II）
nihao bo zhu
wo buneng da zhongwen
part5 you cuowu
node instance"uh0" instantiates
undefined entity "seg7_lut"
qing wen zhe shi shenme yisi
4. Re:【原创】如何使用DE2的1602LCD --
之一（quartus）（verilog）（digital
logic）
preStart<= iStart;
if({preStart,iStart}==2'b01) // latch ?
begin mStart <= 1'b1; oDone <= 1'b0;
endpreStart<= iStart; 赋值之后，
{preStart,iStar...
5. Re:【原创】DE2 实验练习解答—lab 2：
数字和显示（digital Logic）（DE2）
真值表搞出来了，思路也貌似懂了，就是还有
点模糊，以后多多向你啊
6. Re:【原创】DE2 实验练习解答—lab 2：
数字和显示（digital Logic）（DE2）
博主你好，能把part4中A电路的真值表给说下
吗？我在这个地方想好长时间还是没搞
定。。。
7. Re:【原创】DE2 实验练习解答—lab 3：
锁存器、触发器和寄存器（digital Logic）
（DE2）（quartus II）
懂了
8. Re:【原创】DE2 实验练习解答—lab 3：
锁存器、触发器和寄存器（digital Logic）
（DE2）（quartus II）
博主你好，你在Part3主从D触发器的仿真图
是不是错了，还是程序错了？我刚开始学，也
做的这个实验，按照你的程序我仿真的功能仿
真波形输出一直是个高电平，请博主指点一
下，谢谢
[img]C:\Users\lenovo\Desktop[/img]
5/19/13 【原创】The solutional manual of the Verilog HDL: A Guide to Digital Design and Synthesis (2nd)--ch05 - yf.x - 博客园
www.cnblogs.com/halflife/archive/2011/03/13/1982867.html 3/6
Assuming a,b,c_in are the inputs and sum and c_out are the outputs, design a logic circuit to implement the 1-bit full
adder, using only and, not ,and or gates. Write the Verilog description for the circuit. You may use up to 4-input Verilog
primitive and and or gates. Write the stimulus for the full adder and check the functionality for all input combinations.
my answer:
4. The logic diagram for an RS latch with delay is shown below.
Write the Verilog description for the RS latch. Include delays of 1 unit when instantiating the nor gates. Write the
stimulus module for the RS latch, using the following table, and verify the outputs.
9. Re:[笔记]再笔记--边干边学Verilog HDL -
-001
就是比较矛盾，不知道自己学的种么样！
10. Re:[笔记]再笔记--边干边学Verilog HDL
--001
哦，原来。。。我也学来着呢
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5/19/13 【原创】The solutional manual of the Verilog HDL: A Guide to Digital Design and Synthesis (2nd)--ch05 - yf.x - 博客园
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my answer:
5. Design a 2-to-1 multiplexer using bufif0 and bufif1 gates as shown below.
The delay specification for gates b1 and b2 are as follows:
5/19/13 【原创】The solutional manual of the Verilog HDL: A Guide to Digital Design and Synthesis (2nd)--ch05 - yf.x - 博客园
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Fall 3 4 5
Turnoff 5 6 7
Apply stimuls and test the output values.
my answer:
Reference
Smair Palnitkar, <Verilog HDL: A Guide to Digital Design and Synthesis (2nd) >
分类: Digital Logic, Verilog HDL
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posted on 2011-03-13 18:45 yf.x 阅读(486) 评论(0) 编辑 收藏
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5/19/13 【原创】The solutional manual of the Verilog HDL: A Guide to Digital Design and Synthesis (2nd)--ch05 - yf.x - 博客园
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