CAPITULO IV - LÓGICA COMBINATORIA MODULAR

SistemasSistemas DigitalesDigitales 11

LLGICA COMBINATORIA MODULARGICA COMBINATORIA MODULAR

Profesor Jorge Gianotti HidalgoProfesor Jorge Gianotti Hidalgo Departamento de IngenierDepartamento de Ingeniera Ela Elctricactrica

Universidad de AntofagastaUniversidad de Antofagasta 20072007


DecodificadoresDecodificadoresUn Un decodificadordecodificador

n n a a 22nn

es una red les una red lgica combinatoria de varias salidas, con gica combinatoria de varias salidas, con nn

llneas de entrada y neas de entrada y 22nn

seseales de salida. Para cada posible condiciales de salida. Para cada posible condicin de entrada, n de entrada, una y suna y slo una selo una seal de salida tendral de salida tendr

el valor lel valor lgico 1.gico 1.


EstructurasEstructuras

de de CircuitosCircuitos

DecodificadoresDecodificadores DecodificadorDecodificador

paraleloparalelo

de dos bitsde dos bits

a)a)

Paralelo (salidas Paralelo (salidas activas altas) activas altas)

b)b)

Paralelo salidas Paralelo salidas activas bajas)activas bajas)

c)c)

Estructura alternativaEstructura alternativa

BAmABmABmABm

====

3

2

1

0


DecodificadoresDecodificadores

mmss

complejoscomplejos

a.a.

Decodificador paralelo de Decodificador paralelo de 3 bits.3 bits.

b.b.

Decodificador de tipo Decodificador de tipo

rbol de 3 bits.rbol de 3 bits.

c.c.

Decodificador de tipo Decodificador de tipo

rbol dual de 4 bits.rbol dual de 4 bits.


EjemploEjemplo: : : : ImplantarImplantar

las las siguientessiguientes

funciones funciones llgicasgicas

mediantemediante

decodificadoresdecodificadores

y y compuertascompuertas

llgicasgicas.. f(Q,X,Pf(Q,X,P))

= = mm(0,1,4,6,7) = (0,1,4,6,7) = MM(2,3,5)(2,3,5)a.a.

Mediante un decodificador (con salidas activas altas) con compueMediante un decodificador (con salidas activas altas) con compuerta OR.rta OR.

f(Q,X,Pf(Q,X,P) = m) = m00

+m+m11

+m+m44

+m+m66

+m+m77

b.b.

Mediante un decodificador (con salidas activas bajas) con compueMediante un decodificador (con salidas activas bajas) con compuerta NAND.rta NAND.

f(Q,X,Pf(Q,X,P) = m) = m00

*m*m11

*m*m44

*m*m66

*m*m77


c.c.

Mediante decodificador (con salidas activas altas) con compuertaMediante decodificador (con salidas activas altas) con compuerta

NOR.NOR.

f(Q,X,Pf(Q,X,P) = m) = m22

+ m+ m33

+ m+ m55

d.d.

Mediante decodificador (con salidas activas bajas) con compuertaMediante decodificador (con salidas activas bajas) con compuerta

AND.AND.

f(Q,X,Pf(Q,X,P) = m) = m22

* m* m33

* m* m55


Entradas para control de activaciEntradas para control de activacinn..--

Los decodificadores y demLos decodificadores y dems ms mdulos dulos funcionales incluyen con frecuencia una o mfuncionales incluyen con frecuencia una o ms entradas de s entradas de activaciactivacinn, que , que pueden servir para inhibir (desactivar) la funcipueden servir para inhibir (desactivar) la funcin designada o para permitir que se n designada o para permitir que se realice (activar).realice (activar).

En la figura, cuando En la figura, cuando E=0E=0, todas las salidas deben ser 0, mientras que cuando , todas las salidas deben ser 0, mientras que cuando E=1E=1, , cada salidacada salida

yykk

es igual a es igual a mmkk

, en general , en general yykk

==mmkk

EE..

EmExxy 0010 ==

SistemasSistemas DigitalesDigitales 88a.a.

Decodificador de 3 a 8 lDecodificador de 3 a 8 lneas. b.. Decodificador de 4 a 16 lneas. b.. Decodificador de 4 a 16 lneas.neas.


MMdulo decodificador 74138dulo decodificador 74138

a.a.

CktoCkto. L. Lgicogico

b.b.

Pines del Pines del cktockto..

c.c.

Tabla Tabla funcional.funcional.

d.d.

SSmbolo mbolo llgico gico gengenrico.rico.

e.e.

SSmbolo mbolo llgico gico estestndar IEEEndar IEEE


Decodificador de Direcciones (74154)Decodificador de Direcciones (74154)

Se usa en las Se usa en las memorias de las memorias de las computadoras y computadoras y sistemas de sistemas de entradaentrada--salida.salida.


MMdulo Decodificador 74154dulo Decodificador 74154

c.c.

Tabla funcionalTabla funcional

d.d.

SSmbolo genmbolo genricorico

e.e.

SSmbolo lmbolo lgico estgico estndar IEEEndar IEEE


EjemploEjemplo

::

Realizar las siguientes funciones usando un 74154 y compuertas lRealizar las siguientes funciones usando un 74154 y compuertas lgicas:gicas:

ff11

((W,X,Y,ZW,X,Y,Z) = ) =

m(1,9,12,15)m(1,9,12,15)

ff22

((W,X,Y,ZW,X,Y,Z) = ) =

m(0,1,2,3,4,5,7,8,10,11,12,13,14,15)m(0,1,2,3,4,5,7,8,10,11,12,13,14,15)

SoluciSolucin n ::Utilizando las implantaciones Utilizando las implantaciones bb

y y cc

del ejemplo anterior se tiene:del ejemplo anterior se tiene:

yyff11

((W,X,Y,ZW,X,Y,Z) = (m) = (m11

mm99

mm1212

mm1515

))

ff22

((W,X,Y,ZW,X,Y,Z) = m) = m66

mm99

ff22

==M(6,9)M(6,9)

ff11

==m(1,9,12,15)m(1,9,12,15)


Decodificadores BCD a decimalDecodificadores BCD a decimal

Se usan convertidores de cSe usan convertidores de cdigo para convertir BCD a decimal, exceso 3 a digo para convertir BCD a decimal, exceso 3 a decimal, binario a exceso 3, etcdecimal, binario a exceso 3, etctera. La siguiente figura ilustra un decodificador tera. La siguiente figura ilustra un decodificador de BCD a decimal.de BCD a decimal.

Para disePara disear un decodificador BCD a decimal, se traza un mapaar un decodificador BCD a decimal, se traza un mapa--K para cada una K para cada una de las salidas. Cada mapade las salidas. Cada mapa--K contiene exactamente un K contiene exactamente un mintmintrminormino, , correspondiente al ncorrespondiente al nmero decimal de esa salida y seis tmero decimal de esa salida y seis trminos prescindibles, 10 rminos prescindibles, 10 al 15.al 15.


Decodificadores BCD a decimalDecodificadores BCD a decimal

La siguiente figura muestra tres de estos mapasLa siguiente figura muestra tres de estos mapas--K, para las salidas 0, 5 y 9. El K, para las salidas 0, 5 y 9. El conjunto completo de ecuaciones lconjunto completo de ecuaciones lgicas que describe el decodificador BCD es:gicas que describe el decodificador BCD es:

Decimal 0 : DDecimal 0 : DCCBBAA

Decimal 5 : CBDecimal 5 : CBAA

Decimal 1 : DDecimal 1 : DCCBBAA

Decimal 6 : CBADecimal 6 : CBA

Decimal 2 : CDecimal 2 : CBABA

Decimal 7 : CBADecimal 7 : CBA

Decimal 3 : CDecimal 3 : CBABA

Decimal 8 : DADecimal 8 : DA

Decimal 4 : CBDecimal 4 : CBAA

Decimal 9 : DADecimal 9 : DA


Elementos de un display de 7 segmentosElementos de un display de 7 segmentos

a.a.

AnodoAnodo

ComComn (MAN 72A)n (MAN 72A)

b.b.

CCtodo Comtodo Comn (MAN 74A)n (MAN 74A)

DDgitos decimales exhibidos mediante gitos decimales exhibidos mediante los elementos de un display de siete los elementos de un display de siete segmentos.segmentos.


CdigoDecimal

Cdigo decimal Segmentos del display

D C B A a b c d e f g

0 0 0 0 0 1 1 1 1 1 1 0

1 0 0 0 1 0 1 1 0 0 0 0

2 0 0 1 0 1 1 0 1 1 0 1

3 0 0 1 1 1 1 1 1 0 0 1

4 0 1 0 0 0 1 1 0 0 1 1

5 0 1 0 1 1 0 1 1 0 1 1

6 0 1 1 0 0 0 1 1 1 1 1

7 0 1 1 1 1 1 1 0 0 0 0

8 1 0 0 0 1 1 1 1 1 1 1

9 1 0 0 1 1 1 1 0 0 1 1

ConversiConversin de cn de cdigo BCD a cdigo BCD a cdigo de Siete Segmentosdigo de Siete Segmentos

a.a.

MapaMapa--K Segmento K Segmento a=(Ba=(B+D)(A+B+C+D+D)(A+B+C+D))

b.b.

MapaMapa--K Segmento K Segmento b=(Bb=(B+C+D+C+D)(B)(B+C+C+D)+D)


CodificadoresCodificadores

Un Un codificadorcodificador

es un mes un mdulo ldulo lgico combinatorio que asigna un cgico combinatorio que asigna un cdigo de salida digo de salida (un n(un nmero binario) a cada semero binario) a cada seal de entrada aplicada al dispositivo; como tal, es lo al de entrada aplicada al dispositivo; como tal, es lo opuesto de un decodificador. Si un mopuesto de un decodificador. Si un mdulo codificador tiene dulo codificador tiene nn

entradas, el nentradas, el nmero mero de salidas de salidas ss

debe satisfacer la expresidebe satisfacer la expresin:n:

22ss

nn

o bien o bien

ss

loglog22

nn


Estructuras de un circuito codificadorEstructuras de un circuito codificador

Codificadores con entradas mutuamente excluyentesCodificadores con entradas mutuamente excluyentes

Se considera primero el caso en que las entradas son mutuamente Se considera primero el caso en que las entradas son mutuamente excluyentes, es excluyentes, es decir, una y sdecir, una y slo una de las llo una de las lneas de entrada estneas de entrada est

activa en un instante en activa en un instante en particular; nunca estparticular; nunca estn activas al mismo tiempo dos o mn activas al mismo tiempo dos o ms ls lneas de entrada. En neas de entrada. En este caso, las combinaciones de entradas que nunca ocurren se pueste caso, las combinaciones de entradas que nunca ocurren se pueden utilizar eden utilizar como condiciones prescindibles.como condiciones prescindibles.

Ejemplo:Ejemplo:DiseDisear un codificador para cuatro lar un codificador para cuatro lneas de entrada si una y sneas de entrada si una y slo una estlo una est

activa activa en cualquier instante.en cualquier instante.SoluciSolucin :n :Definamos el cDefinamos el cdigo:digo: AA11 AA00

XX00 00 00XX11 00 11XX22 11 00XX33 11 11


Las funciones de salida proporcionan el valor binario del subLas funciones de salida proporcionan el valor binario del subndice de la variable ndice de la variable de entrada. Las figuras siguientes, letras de entrada. Las figuras siguientes, letras bb

y y cc

muestran la tabla de verdad y los muestran la tabla de verdad y los mapasmapas--K para el codificador. K para el codificador.

De los mapas se obtiene que:De los mapas se obtiene que:

AA11

= X= X33

+ X+ X22AA00

= X= X33

+ X+ X11

La figura de la letra La figura de la letra dd

muestra el diagrama del circuito lmuestra el diagrama del circuito lgico para el codificador.gico para el codificador.


Estructuras de un circuito codificadorEstructuras de un circuito codificador

Codificadores con prioridadCodificadores con prioridad

Este codificador permite que varias lEste codificador permite que varias lneas de entrada estneas de entrada estn activas al mismo n activas al mismo tiempo y envtiempo y enva el valor binario del suba el valor binario del subndice de la lndice de la lnea de entrada con mayor nea de entrada con mayor prioridad. Para que el diseprioridad. Para que el diseo sea mo sea ms sencillo, se asigna la ms sencillo, se asigna la mxima prioridad al xima prioridad al subsubndice mndice ms alto, la siguiente prioridad al segundo subs alto, la siguiente prioridad al segundo subndice mndice ms alto, etcs alto, etctera.tera.

LLss

llneas de entrada se codifican como:neas de entrada se codifican como:

AA11 AA00XX00 00 00XX11 00 11XX22 11 00XX33 11 11


1.1.

Si ninguna lSi ninguna lnea de entrada estnea de entrada est

activa, el codificador con prioridad produce activa, el codificador con prioridad produce (A(A11

AA00

)=(00))=(00). .

2.2.

Si sSi slo estlo est

activa una lactiva una lnea, el codificador produce el valor binario del nea, el codificador produce el valor binario del subsubndice de la lndice de la lnea activa. nea activa.

3.3.

Si estSi est

activa mactiva ms de una entrada, el codificador envs de una entrada, el codificador enva el valor binario del a el valor binario del mmximo subximo subndice de las lndice de las lneas activas.neas activas.

4.4.

Observe que las dos lObserve que las dos lneas de salida adicionales indican que :neas de salida adicionales indican que :

Ninguna lNinguna lnea activa nea activa (EO =1)(EO =1)

Una o mas entradas activas Una o mas entradas activas (GS = 1)(GS = 1)

Las funciones de salida, son independientes de XLas funciones de salida, son independientes de X00

y esty estn representadas por:n representadas por:

AA11

= X= X22

+ X+ X33AA00

= X= X33

+ X+ X11

XX22EO = GS = XEO = GS = X33

+ X+ X22

+ X+ X11

+ X+ X00


Codificador MSI estCodificador MSI estndar (74147)ndar (74147)


Codificador MSI estCodificador MSI estndar (74148)ndar (74148)


Multiplexores / Selectores de DatosMultiplexores / Selectores de Datos

Un Un multiplexormultiplexor

(tambi(tambin llamado n llamado selector de datosselector de datos) es un dispositivo modular que ) es un dispositivo modular que selecciona una de varias lselecciona una de varias lneas de entrada de datos para que aparezca en una neas de entrada de datos para que aparezca en una nica nica llnea de salida de datos.nea de salida de datos.

Un Un demultiplexordemultiplexor

realiza la operacirealiza la operacin inversa, acepta una n inversa, acepta una nica lnica lnea de entrada nea de entrada de datos y la gude datos y la gua hacia alguna de varias la hacia alguna de varias lneas de salida de datos.neas de salida de datos.


DiseDiseo de un multiplexor de cuatro a unoo de un multiplexor de cuatro a unoLa siguiente figura muestra un multiplexor de lLa siguiente figura muestra un multiplexor de lnea de 4 a 1, con seleccionadores nea de 4 a 1, con seleccionadores dado por las ldado por las lneas A y B. Estos neas A y B. Estos ltimos son los encargados de seleccionar la ltimos son los encargados de seleccionar la entrada de datos que serentrada de datos que sern transferidos al terminal de salida. La combinacin transferidos al terminal de salida. La combinacin que n que puedan tomar estas entradas de seleccipuedan tomar estas entradas de seleccin determinan entonces la entrada activa. n determinan entonces la entrada activa.

Y= (BY= (BAA)D)D00

+ (B+ (BA)DA)D11

+ (BA+ (BA)D)D22

+ (BA)D+ (BA)D33

=

=3

0iii DmY

mmii

, , mintmintrminosrminos

DDii

, l, lnea de datosnea de datos


Multiplexor de 16 a 1 realizado Multiplexor de 16 a 1 realizado mediante una red de tipo mediante una red de tipo rbol de rbol de multiplexores 4 a 1multiplexores 4 a 1


Vcc 5 6 A B

Data selectData inputs

4 7 C

16 15 14 13 12 11 10 9

23 1 Y0 W

7654321

StrobeG

8

GND

(a)

Data inputs Outputs

(d)

'151A

01234567G ABC

Y

W

74151A

EN

0

2

0

1

2

3

4

5

6

7

G 07

(7)

(11)

(10)

(9)

(4)

(3)

(2)

(1)

(15)

(14)

(13)

(12)

(e)

(5)

(6)Y

W

G

A

B

C

D0

D1

D2

D3

D4

D5

D6

D7

Strobe

Inputs Outputs

Select

C GABxLLHHLLHH

xLHLHLHLH

HLLLLLLLL

LD0D1D2D3D4D5D6D7

Y WH

D0D1D2D3D4D5D6D7

xLLLLHHHH

(b)

D4 D5 D6 D7 A B

C

D2 D1 D0 Y W S

D3

Output YOutput W

GStrobeenable

CA BA B C

D0

D1

D2

D3

D4

D5

D6

D7

(c)

A

B

C

Multiplexor MSI Multiplexor MSI estestndar 74151, ndar 74151, de 8 a 1.de 8 a 1.

SistemasSistemas DigitalesDigitales 3030(c)

LLLLLLLLHHHHHHHH

LLLLHHHHLLLLHHHH

LLHHLLHHLLHHLLHH

LHLHLHLHLHLHLHLH

HLLLLLLLLLLLLLLLL

D C B A

Inputs

(b)

G W

HE0E1E2E3E4E5E6E7E8E9

E10E11E12E13E14E15

Select Strobe Output

G1

D

C

B

A

Strobeenable

Output

AA B C

W

E0

E1

E2

E3

E4

E5

E6

E7

E8

E9

E10

E11

E12

E13

E14

E15

DB C D

VCC

24 23 22 21 20 19 18

7654321 8

Data Inputs

(a)

17 16 15 14 13

129 10 11

E8 E9 E10 E11 E12 B

C

E6 E5 E4 E3 E2 D

E7

E13 E14 E15 A

E1 E0 S W

Data select

Data inputsGND

8 9 10 11 12 13 14 15 A B C

7 6 5 4 3 2 1 0 WOut-put

DDataselect

StrobeG

Multiplexor MSI Multiplexor MSI estestndar 74150, ndar 74150, de 16 a 1.de 16 a 1.


d.d.

SSmbolo lmbolo lgico gengico genricorico

e.e.

SSmbolo lmbolo lgico estgico estndar IEEEndar IEEE


Multiplexor 74153 Multiplexor 74153 dual (2 bits) con dual (2 bits) con cuatro entradas.cuatro entradas.


1ASelect 1B 2A1COutput

2B

7654321

2YOutput

8

GND

Inputs Inputs

Vcc Strobe 4ZA 4BOutput4Y 3A 3B

16 15 14 13 12 11 10 9

InputsInputsOutput3Y

G 4A 4B 4Y 3A 3B

3Y

1A 1B 1Y 2A 2B 2Y

S

(a)

Inputs OutputDataStrobe

GSelectS

HLLLL

xLLHH

xLH

x

xLH

LLHLH

A B Y

(b)

74157

1A

1B

2A

2B

3A

3B

4A

4B

(2)

(3)

(5)

(6)

(11)

(10)

(14)

(13)

(4)

(7)

(9)

(12)

1Y

2Y

3Y

4Y

(d)

(15)

(1)A/B

EN

MUX

G1

1

1

G

Strobe GSelect S

(c)

1Y

2Y

3Y

4Y

1A

1B

2A

2B

3A

3B

4A

4B

x

Multiplexor 74157 Multiplexor 74157 cucudruple 2 a 1.druple 2 a 1.


Multiplexores 74157 de 4 bits y dos entradasMultiplexores 74157 de 4 bits y dos entradas

a.a.

Multiplexor de 8 bits y dos entradasMultiplexor de 8 bits y dos entradas

b.b.

Multiplexor de 4 bits y cuatro entradasMultiplexor de 4 bits y cuatro entradas


EjemploEjemplo

: : UtilizarUtilizar

un multiplexor 74151A un multiplexor 74151A parapara

implantarimplantar

::

f(x1,x2,x3)f(x1,x2,x3)

= = mm(0,2,3,5)(0,2,3,5)SoluciSolucinn

: los : los mintmintrminosrminos

se envse envan a travan a travs de compuertas a la salida Y s de compuertas a la salida Y haciendo haciendo DD00

=D=D22

=D=D33

=D=D55

= 1= 1. Las dem. Las dems ls lneas de datos se envneas de datos se envan a an a una tierra.una tierra.


Ejemplo Ejemplo : Implantar : Implantar f(a,b,cf(a,b,c) = ) = abab

+ b+ bcc

mediante el multiplexor 4 a 1.mediante el multiplexor 4 a 1.

SoluciSolucinn

:Hay tres variables y dos l:Hay tres variables y dos lneas de seleccineas de seleccin. Se debe expresar la funcin. Se debe expresar la funcin n en la forma SOP canen la forma SOP cannica.nica.

f(a,b,cf(a,b,c) = ) = abab

+ b+ bc = abcc = abc

+ abc + a+ abc + abbc + abc + abccSe elijen dos de las variables para conectarlas a las lSe elijen dos de las variables para conectarlas a las lneas de seleccineas de seleccin del n del multiplexor y sacar por multiplexor y sacar por factorizacifactorizacinn

estos testos trminos de la forma SOP canrminos de la forma SOP cannica. En nica. En este ejemplo se usareste ejemplo se usar

aa

y y bb. Al factorizar . Al factorizar aa

y y bb

se tiene:se tiene:

f(a,b,cf(a,b,c) = ) = abab

+ b+ bc = ac = abb(c) + ab(c) + ab(c) + ab(c(c) + ab(c+c)+c)

Se utiliza esta expresiSe utiliza esta expresin para evaluar n para evaluar f(a,b,cf(a,b,c))

para cada combinacipara cada combinacin de n de aa

y y bb. El . El resultado se aprecia en la Tabla de Verdad de la figura letra resultado se aprecia en la Tabla de Verdad de la figura letra aa, la cual muestra la , la cual muestra la expresiexpresin de n de f(a,b,c)f(a,b,c)

para cada combinacipara cada combinacin de n de aa

y y bb. Se implanta esta tabla de . Se implanta esta tabla de verdad en la figura letra verdad en la figura letra bb. Observe que cada fila de la tabla de verdad . Observe que cada fila de la tabla de verdad corresponde a una de las entradas del multiplexor.corresponde a una de las entradas del multiplexor.

La tabla de verdad La tabla de verdad cc

es alternativa y su implantacies alternativa y su implantacin en la letra n en la letra dd..


EjemploEjemplo

: Implantar la funci: Implantar la funcin dada por:n dada por:

)15,14,13,9,4,3,2,1,0(),,,( 4321 mXXXXf =Mediante el uso de un multiplexor 74151A.Mediante el uso de un multiplexor 74151A.

SoluciSolucinn

: dado que el sistema posee 4 variables, se utilizar: dado que el sistema posee 4 variables, se utilizar

el mecanismo de el mecanismo de trabajar directamente en la tabla que a continuacitrabajar directamente en la tabla que a continuacin se indica y se ocuparn se indica y se ocupar

como como selector de las entradas del multiplexor a las variables Xselector de las entradas del multiplexor a las variables X11

,X,X22

y Xy X33

, mientras que , mientras que XX44

quedarquedar

como la variable de entrada de datos. Cuando se aplica los bitscomo la variable de entrada de datos. Cuando se aplica los bits

XX11

, X, X22

y Xy X33

al cal cdigo de seleccidigo de seleccin, estos designan una de las ocho filas dobles de la n, estos designan una de las ocho filas dobles de la Tabla. Cada fila doble podrTabla. Cada fila doble podra tener el patra tener el patrn de bits:n de bits:

0000

0011

11

11Variable XVariable X44

00

11Variable Variable XX44

11

00


X1 X2 X3 X4 f f Entradas0 0 0 0 1

1 D0=10 0 0 1 10 0 1 0 1

1 D1=10 0 1 1 10 1 0 0 1

X`4 D2=X`40 1 0 1 00 1 1 0 0

0 D3=00 1 1 1 01 0 0 0 0

X4 D4=X41 0 0 1 11 0 1 0 0

0 D5=01 0 1 1 01 1 0 0 0

X4 D6=X41 1 0 1 11 1 1 0 1

1 D7=11 1 1 1 1

74 x 151MUX

1

7

11

10

9

4

3

2

15

14

13

12

3

EN

0

2

0

1

2

4

5

6

7

G 0

7_

5

6

X4 +5 V C.C.

R

X1 X2 X3


Ejemplo.Ejemplo.--Obtener la funciObtener la funcin S de cuatro variables S = n S de cuatro variables S = mm(2,3,5,6,9,10,13,14,15). (2,3,5,6,9,10,13,14,15). a) a) Utilizando un multiplexor de 16 entradas. Utilizando un multiplexor de 16 entradas. b) b) Utilizando un multiplexor de 8 entradas. Utilizando un multiplexor de 8 entradas. c) c) Utilizando un multiplexor de 4 entradas. Utilizando un multiplexor de 4 entradas. AAadir en cada caso el madir en cada caso el mnimo nnimo nmero de puertas lmero de puertas lgicas necesarias.gicas necesarias.SoluciSolucin:n:a.a.--


b.b.--


Problema 01.Problema 01.-- Sea un circuito lSea un circuito lgico con 4 variables de entrada A, B, C, y D para gico con 4 variables de entrada A, B, C, y D para resolver las funciones lresolver las funciones lgicas F y G. La funcigicas F y G. La funcin F vale '1' siempre que valgan '1' n F vale '1' siempre que valgan '1' dos o mas sedos o mas seales de la entrada, en otro caso F='0'. La funciales de la entrada, en otro caso F='0'. La funcin G vale '1' siempre n G vale '1' siempre que valgan '1' un nque valgan '1' un nmero par de semero par de seales de la entrada, en otro caso G es el ales de la entrada, en otro caso G es el complemento de F. Se pide disecomplemento de F. Se pide disear un circuito para las funciar un circuito para las funcin G que utilice un n G que utilice un multiplexor 8multiplexor 8--1 y el m1 y el mnimo nnimo nmero de puertas lmero de puertas lgicas necesarias.gicas necesarias.

Problema 02.Problema 02.-- Realizar la siguiente funciRealizar la siguiente funcin n F(A,B,C,DF(A,B,C,D) =) =mm(4,5,6,7,8,13,14,15), (4,5,6,7,8,13,14,15), utilizando un multiplexor 4utilizando un multiplexor 4--1 y el m1 y el mnimo nnimo nmero de puertas lmero de puertas lgicas necesarias.gicas necesarias.

Problema 03.Problema 03.-- Se quiere detectar la paridad de un mensaje de tres bits (b2, b1Se quiere detectar la paridad de un mensaje de tres bits (b2, b1

y y b0) de tal forma que cuando una lb0) de tal forma que cuando una lnea de control C, estnea de control C, est

a '0' la '0' lgico, la paridad gico, la paridad detectada debe ser par y cuando C estdetectada debe ser par y cuando C est

a '1' la '1' lgico la paridad que se detecte gico la paridad que se detecte debe ser impar. Se pide resolver el circuito utilizando un multidebe ser impar. Se pide resolver el circuito utilizando un multiplexor 4plexor 4--1 y el 1 y el mmnimo nnimo nmero de puertas lmero de puertas lgicas. Considere que cero '1' es paridad par. gicas. Considere que cero '1' es paridad par. NOTA: NOTA: Utilice C y b2 como entradas de control S1 y S0 respectivamente.Utilice C y b2 como entradas de control S1 y S0 respectivamente.


SoluciSolucin 02n 02


SoluciSolucin 03.n 03.--


Problema 04.Problema 04.-- Para el circuito de la figura se pide, resolver la misma funciPara el circuito de la figura se pide, resolver la misma funcin n utilizando un multiplexor 4utilizando un multiplexor 4--1. Utilizar las variables A y B como se1. Utilizar las variables A y B como seales de control ales de control S1 y S0 respectivamente.S1 y S0 respectivamente.


SoluciSolucin 04.n 04.--


DemultiplexoresDemultiplexores

/ distribuidores de datos/ distribuidores de datos

Un Un demultiplexordemultiplexor

conecta una sola lconecta una sola lnea de entrada a una de nea de entrada a una de nn llneas de salida, neas de salida, segsegn lo determine un cn lo determine un cdigo de seleccidigo de seleccin de n de ss bits, donde bits, donde 22ss

nn

La figura letra La figura letra aa

muestra un diagrama funcional para un demultiplexor muestra un diagrama funcional para un demultiplexor 11 a a nn. . Utilizamos el cUtilizamos el cdigo de seleccidigo de seleccin para generar un mintn para generar un mintrmino de rmino de ss variables; variables; despudespus, ese mints, ese mintrmino envrmino enva el dato de entrada a trava el dato de entrada a travs de una compuerta s de una compuerta hacia la terminal de salida adecuada.hacia la terminal de salida adecuada.


La figura letra La figura letra bb

tiene un ejemplo espectiene un ejemplo especfico. Este distribuidor de datos 1 a 4 fico. Este distribuidor de datos 1 a 4 tiene una setiene una seal de activacial de activacin (E) que controla la operacin (E) que controla la operacin del circuito. Cuando E n del circuito. Cuando E es 1, el circuito puede operar. Ases 1, el circuito puede operar. As, podemos describir el funcionamiento de este , podemos describir el funcionamiento de este dispositivo como dispositivo como

YYii = (= (mmii D)ED)E

Donde Donde DD es la sees la seal de entrada que debe distribuirse a las al de entrada que debe distribuirse a las nn llneas de salida.neas de salida.


Elementos de AritmElementos de Aritmtica Binariatica Binaria

Circuitos sumadores binarios bCircuitos sumadores binarios bsicossicos

Los circuitos sumadores deben estar acompaLos circuitos sumadores deben estar acompaados por la red de complementos y ados por la red de complementos y los registros aritmlos registros aritmticos adecuados.ticos adecuados.

Medio SumadorMedio SumadorUn medio sumador (HA) es una red lUn medio sumador (HA) es una red lgica combinatoria de varias salidas que gica combinatoria de varias salidas que suma 2 bits de datos binarios, produciendo sesuma 2 bits de datos binarios, produciendo seales de salida de bit de suma y bit ales de salida de bit de suma y bit de acarreo. Los bits de entrada de acarreo. Los bits de entrada xxii

y y yyii

se suman de manera matemse suman de manera matemtica en binariotica en binario..ssii = = xxii yyii ccii = = xxii yyii


Sumador CompletoSumador Completo

Un sumador completo (FA) es una red lUn sumador completo (FA) es una red lgica combinatoria de varias salidas que gica combinatoria de varias salidas que suma tres bits binarios (dos de datos y uno de acarreo)suma tres bits binarios (dos de datos y uno de acarreo)

ssii

==xxii

yyii

ccii--11ccii

= = xxii

yyii

+ + xxii

ccii--11

+ + yyii

ccii--11

gg

circuito circuito alternativoalternativo


Unidad sumadora Unidad sumadora seudoparalelaseudoparalela

Esta unidad utiliza nEsta unidad utiliza n--1 sumadores completos y un medio sumador. Posee un 1 sumadores completos y un medio sumador. Posee un circuito sumador para cada posicicircuito sumador para cada posicin de bit de las dos palabras de datos de entrada. n de bit de las dos palabras de datos de entrada. La operaciLa operacin por realizar es:n por realizar es:

XX

((xxnn--11

xxnn--22

.x.x11

xx00

))22++

YY

((yynn--11

yynn--22

.y.y11

yy00

))22ZZ

((zznn

zznn--11

zznn--22

..z..z11

zz00

))22

El acarreo se propaga a travEl acarreo se propaga a travs de toda la s de toda la unidad sumadora, se le conoce como unidad sumadora, se le conoce como sumador con acarreo en cascadasumador con acarreo en cascada


MMdulos de sumador binario MSI 7482 de dos bitsdulos de sumador binario MSI 7482 de dos bits


CC11

= = CC00

AA11

+ + CC00

BB11

+ + AA11

BB11

11

= = CC00

CC11

+ + AA11

CC11

+ + BB11

CC11

+ + AA11

BB11

CC00= = CC11

((CC00

+ + AA11

+ + BB11

) + ) + AA11

BB11

CC00= (= (CC00

++AA11

)()(CC00

++BB11

)()(AA11

++BB11

))

((CC00

++AA11

++BB11

) +) +AA11

BB11

CC00= (= (CC00

+ + AA11

BB11

)()(AA11

++BB11

))((CC00

++AA11

++BB11

) +) +AA11

BB11

CC00

= [= [CC00

((AA11

++BB11

)+ )+ CC00

AA11

BB11

]]((AA11

++BB11

))++AA11

BB11

CC00= = CC00

AA11

BB11

++CC00

AA11

BB11

++CC00

AA11

BB11

++AA11

BB11

CC00= = CC00

AA11

BB11similarmentesimilarmenteCC22

= = CC11

AA22

+ + CC11

BB22

+ + AA22

BB22

22

= = CC11

AA22

BB22

EcuacionesEcuaciones

llgicasgicas

de un de un sumadorsumador

7482 de dos bits.7482 de dos bits.MMdulos de sumador binario MSIdulos de sumador binario MSI

El 7482 es un mEl 7482 es un mdulo sumador dulo sumador seudoparaleloseudoparalelo

de 2 bits. La sede 2 bits. La seal al CC00

es un acarreo es un acarreo de entrada y de entrada y CC22

es un acarreo de salida. La sees un acarreo de salida. La seal interna C1al interna C1

es el acarreo de es el acarreo de FAFA11

a a FAFA22

. . Sus ecuaciones lSus ecuaciones lgicas son:gicas son:


Sea Sea ttgategate

= el = el retardoretardo

porpor

propagacipropagacinn

a a travtravss

de de unauna

compuertacompuerta

llgicagica..

RetardoRetardo

porpor


parapara

un semiun semi--sumadorsumador

(HA)(HA)ttaddadd

= 3 = 3 ttgategatettcarrycarry

= 2 = 2 ttgategate

RetardoRetardo

porpor


parapara

un un sumadorsumador

completocompleto

(FA)(FA)ttaddadd

= 3 = 3 ttgategatettcarrycarry

= 2 = 2 ttgategate

RippleRipple--Carry Adder (Carry Adder (nn--bits)bits)ttaddadd

= (= (n n --

1)2 1)2 ttgategate

+ 3 + 3 ttgategate= (2= (2n n + 1) + 1) ttgategate

En cada sumador completo, el acarreo se genera mediante dos niveEn cada sumador completo, el acarreo se genera mediante dos niveles de lles de lgica. gica. DespuDespus, el acarreo se combina con las ses, el acarreo se combina con las seales de entrada para generar la suma ales de entrada para generar la suma con otros dos niveles de lcon otros dos niveles de lgica. La propagacigica. La propagacin del acarreo solo requiere dos n del acarreo solo requiere dos niveles de lniveles de lgica en cada sumador completo.gica en cada sumador completo.


TiempoTiempo

total total parapara

el el sumadorsumador

seudoparaleloseudoparalelo

74827482

RetardoRetardo

porpor


del SN7482del SN7482

tt11

= 5 = 5 ttgategatettC1 C1 = 2 = 2 ttgategatett22

= 6 = 6 ttgategatettC2C2

= 4 = 4 ttgategate

SN7482SN7482--based ripplebased ripple--carry adder (carry adder (nn--bits)bits)

ttaddadd

= (2= (2nn

+ 2)+ 2)

ttgategate


EcuacionesEcuaciones

llgicasgicas

de un de un sumadorsumador

7483 de 7483 de cuatrocuatro

bits.bits.

Otro mOtro mdulo sumador para cuatro bits es el 7483. Para este mdulo sumador para cuatro bits es el 7483. Para este mdulo de 4 bits, dulo de 4 bits, CC00

es el acarreo de entrada y es el acarreo de entrada y CC44

es el es el acrreoacrreo

de salida. Los acarreos internos (de salida. Los acarreos internos (CC11

, C, C22

, , CC33

) no se propagan en forma expl) no se propagan en forma explcita; es decir, dentro del mcita; es decir, dentro del mdulo sumador los dulo sumador los bits de salida (bits de salida (11

, , 22

, , 33

, , 44

) se forman en paralelo. Seg) se forman en paralelo. Segn el diagrama ln el diagrama lgico, gico, podemos escribir:podemos escribir:

PPii

= (= (BBii

AAii

))((AAii

+ B+ Bii

))= (= (AAii

+ + BBii

)()(AAii

+ + BBii

))= = AAii

BBii

ii

= P= Pii

CCii--11= A= Aii

BBii

CCii--11

CC11

= [= [CC00

((AA11

BB11

))

+ (+ (AA11

+ + BB11

))]]= [= [CC00

((AA11

BB11

))]]((AA11

+ + BB11

))= (= (CC00

+(+(AA11

BB11

))())(AA11

+ + BB11

))= = CC00

AA11

+ + CC00

BB11

+ + AA11

BB11ananlogamentelogamenteCCii

= = CCii--11

AAii

+ + CCii--11

BBii

+ + AAii

BBii


SN7483 Four-Bit Adder Module

Package Pin Configuration


TiempoTiempo

total total parapara

el el sumadorsumador

74837483

RetardoRetardo

porpor


del SN7483del SN7483

tt11

= 3 = 3 ttgategatett22

= = tt33

= = tt44

= 4 = 4 ttgategatettC1 C1 = = ttC2C2

= = ttC3C3

= = ttC4C4

= 3 = 3 ttgategate

SN7483SN7483--based Ripplebased Ripple--Carry Adder (Carry Adder (nn--bits)bits)

ttaddadd

= (3= (3mm

+ 1)+ 1)

ttgategate

where where mm

= = nn/4/4..

LGICA COMBINATORIA MODULARDecodificadoresEstructuras de Circuitos DecodificadoresDecodificador paralelo de dos bitsDecodificadores ms complejosEjemplo: : Implantar las siguientes funciones lgicas mediante decodificadores y compuertas lgicas.Slide Number 6Slide Number 7Slide Number 8Slide Number 9Slide Number 10Slide Number 11Slide Number 12Slide Number 13Slide Number 14Slide Number 15Slide Number 16Slide Number 17Slide Number 18Slide Number 19Slide Number 20Slide Number 21Slide Number 22Slide Number 23Slide Number 24Slide Number 25Slide Number 26Slide Number 27Slide Number 28Slide Number 29Slide Number 30Slide Number 31Slide Number 32Slide Number 33Slide Number 34Ejemplo : Utilizar un multiplexor 74151A para implantar :Slide Number 36Slide Number 37Slide Number 38Slide Number 39Slide Number 40Slide Number 41Slide Number 42Slide Number 43Slide Number 44Slide Number 45Slide Number 46Slide Number 47Slide Number 48Slide Number 49Slide Number 50Slide Number 51Slide Number 52Ecuaciones lgicas de un sumador 7482 de dos bits.Slide Number 54Tiempo total para el sumador seudoparalelo 7482Slide Number 56SN7483 Four-Bit Adder ModuleSlide Number 58Tiempo total para el sumador 7483

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CAPITULO IV - LÓGICA COMBINATORIA MODULAR