AXI リファレンスガイド - Xilinx...AXI リファレンスガイド japan.xilinx.com UG761 (v13.3) 2011 年 10 月 19 日Xilinx is providing this product documentation, hereinafter

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AXI リファレンスガイド

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AXI リファレンスガイド japan.xilinx.com UG761 (v13.3) 2011 年 10 月 19 日

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付けておりません。あらかじめご了承ください。

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂の説明

2010/09/21 12.4 ザイリンクスによる初版リリース。

2011/03/01 13.1 ザイリンクスによる第 2 版リリース。 AXI インターコネクトの新機能を追加。

付録 A の ARESETN に関する説明を修正。

2011/03/07 13.1_web リンク切れを修正。

http://japan.xilinx.com

mailto:[email protected]

UG761 (v13.3) 2011 年 10 月 19 日 japan.xilinx.com AXI リファレンスガイド

2011/07/06 13.2 リリース変更 :

• AXI インターコネクト IP の機能と使用例を改訂。

• 適化に関する章を追加。

2011/10/19 13.3 リリース更新 :

• FIFO の占有状態に応じて割り込みバースト転送が可能になるまで AWVALID/ARVALID信号のアサートを遅延させるオプションに関する説明を、 15 ページの「AXI インター

コネクトコアの特長」に追加。

• CORE Generator 使用に関連する制約を、 18 ページの「AXI インターコネクトコアの

制約」に追加。

• スループット向上の手段として BRMA FIFO のアサート遅延オプションを使用する場

合の影響を、 74 ページの表 5-1 に追加。

• スループット向上の手段として BRMA FIFO のアサート遅延オプションを使用する場

合の影響を、 78 ページの「スループット /帯域幅適化のガイドライン」に追加。

• 『ACI MPMC アプリケーションノート (XAPP739)』への参照を、 81 ページの「AXI4ベースのマルチポートメモリコントローラー : AXI4 システム適化の例」に追加。

• FIFO の占有状態に応じて割り込みバースト転送が可能になるまで AWVALID/ARVALID信号のアサートを遅延させる AXI インターコネクトオプションに関する説明を、

84 ページの「AXI インターコネクトコンフィギュレーションの詳細設定」に追加。

• AXI 設計への BSB 適用に関する説明を、 92 ページの「ベースシステムビルダーの出

力結果を解析および適化せずに適用する」に追加。

• 『AXI MPMC アプリケーションノート (XAPP739)』への参照を、付録 C 「その他の資

料」に追加。

日付バージョン改訂の説明


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AXI リファレンスガイド japan.xilinx.com 1UG761 (v13.3) 2011 年 10 月 19 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : ザイリンクスシステム開発のための AXI 入門

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

AXI の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

AXI の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

IP の相互運用性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

AXI によって置き換えられるプロトコル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ターゲットリファレンスデザイン. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

第 2 章 : ザイリンクスのツールおよび IP による AXI のサポート

ザイリンクスデザインツールによる AXI 開発の支援 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

ザイリンクス AXI インフラストラクチャ IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

第 3 章 : ザイリンクス FPGA に導入された AXI 機能

メモリマップ方式 IP の機能の導入とサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

AXI4-Stream の導入とサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

DSP とワイヤレス IPAXI 機能の導入 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

第 4 章 : ザイリンクス AXI プロトコルへの移行

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

AXI-To-PLB ブリッジ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

Local-Link から AXI4-Stream への移行. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

IP 移行における System Generator の使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

FSL (高速シンプレックスリンク ) から AXI4-Stream への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

DSP IP で AXI4-Stream を使用するための HDL デザインの移行 . . . . . . . . . . . . . . . . . . . . . . . . . 65

AXI 移行におけるソフトウェアツールに関する考慮事項 (エンディアンの反転) . . . . . . . . . . . . . 68

ビッグエンディアンからリトルエンディアンへの移行時の一般的ガイドライン . . . . . . . . . . . . . 68

データタイプとエンディアンネス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

ハイエンドの検証ソリューション. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

第 5 章 : AXI システムの最適化の検討事項とヒント

AXI システムの適化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

AXI4 ベースのマルチポートメモリコントローラー : AXI4 システム適化の例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

AXI システム設計結果の低品質化を招く一般的なミス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

付録 A : AXI 導入のまとめ

AXI4 および AXI4-Lite 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

AXI4-Stream 信号のまとめ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

目次


2 japan.xilinx.com AXI リファレンスガイド

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付録 B : AXI の用語

付録 C : その他の資料

ザイリンクス資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105



第 1 章

ザイリンクスシステム開発のための AXI 入門

はじめに

ザイリンクスでは、 Spartan®-6 および Virtex®-6 デバイス以降、 IP コアに AXI (AdvancedeXtensible Interface) プロトコルを採用しています。

このリファレンスガイドは、次を目的としています。

• AXI プロトコルの主要概念の紹介

• AXI ベースの IP 作成に利用できるザイリンクスツールの概要紹介

• ザイリンクスが採用した AXI の機能の説明

• 既存デザインから AXI への移行方法に関するガイドラインの提供

注記 : このリファレンスガイドは、AMBA® (Advanced Microcontroller Bus Architecture) ARM®

AXI4 仕様に代わるものではありません。AXI によるデザインを開始する前に、『ARM AMBA AXIProtocol v2.0 Specification』および『AMBA4 AXI4-Stream Protocol v1.0』をダウンロードして読

み理解する必要があります。

仕様のダウンロード手順は次のとおりです。資料をダウンロードする前に、簡単な登録フォームに

入力する必要があります。

1. www.amba.com にアクセスします。

2. [Download Specifications] をクリックします。

3. 画面左側の [Contents] ペインより [AMBA] → [AMBA Specifications] → [AMBA4] をクリッ

クします。

4. 『ABMA AXI4-Stream Protocol Specification』および『ABMA AXI Protocol Specificationv2.0』の両方をダウンロードします。

AXI の概要

AXI は、 1996 年に公開されたマイクロコントローラーバスファミリ ARM AMBA の一部です。

AXI の初のバージョンは、 2003 年にリリースされた AMBA 3.0 で導入されました。 2010 年に

リリースされた AMBA 4.0 には、 AXI の 2 番目のバージョンである AXI4 が含まれています。

AXI4 インターフェイスには、次の 3 つの種類があります。

• AXI4 ― メモアービタリマップ方式の高性能インターフェイスです。

• AXI4-Lite ― 簡潔化された低スループットのメモリマップ方式通信インターフェイスです (制御レジスタやステータスレジスタとの通信などに使用)。

• AXI4-Stream ― 高速のデータストリーミング用インターフェイスです。

ザイリンクスでは、ISE® Design Suite リリース 12.3 で、これらのインターフェイスを導入しました。


http://www.amba.com


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AXI4 の利点のまとめ

AXI4 はあらゆるザイリンクス製品を改善および強化し、生産性、柔軟性、そして可用性の向上と

いう利点を提供します。

• 生産性 ― AXI インターフェイスによる標準化により、開発者が習得しなければならない IP 用のプロトコルが 1 つになります。

• 柔軟性 ― アプリケーションに適したプロトコルを提供できます。

• AXI4 はメモリマップ方式のインターフェイス用プロトコルであり、 1 つのアドレスフェーズによって大 256 データサイクルのバースト転送が可能です。

• AXI4-Lite は、メモリマップ方式を用いた単一トランザクション専用の軽量インターフェ

イスです。ロジックのフットプリントが小さく、設計時にも使用時にも扱いやすいシンプ

ルなインターフェイスです。

• AXI4-Stream は、アドレスフェーズの要件をすべて取り去った、データバーストサイズに

制約のないプロトコルです。AXI4-Stream によるインターフェイスおよび転送にはアドレス

フェーズが存在しないため、メモリマップ方式のインターフェイスとは見なされません。

• 可用性 ― 業界の標準規格に移行することで、ザイリンクスの IP カタログだけでなく、世界的

に展開している ARM 社パートナーコミュニティが提供する IP が利用可能になります。

• 多くの IP プロバイダーが AXI プロトコルをサポートしています。

• AXI ツールの強力なサードパーティベンダーが、検証、システム開発、性能評価用のさ

まざまなツールを提供しています。AXI ベースのより高性能なシステムの開発を始めるに

は、これらのツールが不可欠となります。

AXI の動作

ここでは、AXI インターフェイスの動作について概要を説明します。3 ページの「はじめに」に ARM仕様を入手する手順を示しています。 AXI の動作の詳細は、これらの仕様を参照してください。

AXI 仕様では、相互に情報を交換する IP コアとして表された 1 つの AXI マスターと 1 つの AXIスレーブ間のインターフェイスを規定しています。メモリマップ方式の AXI のマスターとスレー

ブは、インターコネクトブロックと呼ばれる構造によって接続されます。ザイリンクスの AXI インターコネクト IP には AXI 準拠のマスターおよびスレーブインターフェイスが含まれ、 1 つ以上

の AXI マスターおよびスレーブ間のトランザクション配線に使用できます。 AXI インターコネク

ト IP については、 15 ページの「ザイリンクス AXI インターコネクトコア IP」で説明します。

AXI4 および AXI4-Lite インターフェイスは、次の 5 つのチャネルから構成されます。

• 読み出しアドレスチャネル

• 書き込みアドレスチャネル

• 読み出しデータチャネル

• 書き込みデータチャネル

• 書き込み応答チャネル

データは、マスターとスレーブ間で双方向に同時転送が可能であり、それぞれの転送データのサイ

ズは異なっていてもかまいません。サポートされるバーストトランザクションのサイズは大で

256 のデータ転送です。AXI4-Lite の場合は、1 トランザクション当たり 1 データの転送のみサポー

トされます。

5 ページの図 1-1 は、 AXI4 読み出しトランザクションにおいて、読み出しアドレスおよび読み出

しデータチャネルがどのように使用されるかを示したものです。



AXI の動作

図 1-2 は、書き込みトランザクションにおいて、書き込みアドレス、書き込みデータ、および書き

込み応答チャネルがどのように使用されるかを示したものです。

図に示したとおり、 AXI4 では読み出しと書き込みのいずれの場合も、データとアドレスで別々の

接続を使用します。このようなアーキテクチャを使用していることにより、双方向から同時にデー

タを転送できるようになります。 AXI4 はアドレスを 1 つ要求し、大 256 ワードのデータをバー

スト転送します。 AXI4 準拠のシステムのデータスループットを高めるさまざまなオプションが

AXI4 プロトコルに記述されています。機能の例として、バースト以外にもデータのアップサイジ

ングとダウンサイジング、 Multiple Outstanding (複数の未処理) アドレス、順不同トランザクショ

ン処理などがあります。

ハードウェアレベルの特徴としては、 AXI マスター /スレーブの各ペアに対して異なるクロックを

使用できる機能があります。また、タイミングクロージャを容易にするためにレジスタスライス (パイプラインステージとも呼ばれる) を挿入できます。

図 1-1 : 読み出しのチャネルアーキテクチャ

図 1-2 : 書き込みのチャネルアーキテクチャ

Masterinterface

Read address channelAddress

andcontrol

Read data channel

Readdata

Readdata

Readdata

Readdata

Slaveinterface

X12076

Masterinterface

Write address channelAddress

andcontrol

Write data channel

Writedata

Writedata

Writedata

Writedata

Writeresponse

Write response channel

Slaveinterface

X12077



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AXI4-Lite の機能は、いくつかの点を除き AXI4 と同様です。も顕著な相違点は、 AXI4-Lite ではバースト転送がサポートされていないことです。『ARM AMBA AXI Protocol v2.0 Specification』の AXI4-Lite に関する章に、このプロトコルに関する詳細が記載されています。

AXI4-Stream プロトコルは、ストリーミングデータの伝送に使用する単一のチャネルを定義しま

す。 AXI4-Stream チャネルは、 AXI4 の書き込みデータチャネルをモデルにしています。ただし、

AXI4 とは異なり、 AXI4-Stream インターフェイスでは、バースト転送するデータ量に制限があり

ません。『AXI4-Stream Protocol Specification』には、これ以外にもオプション機能についての記

述があります。また、 AXI4-Stream 準拠のインターフェイスを分割、結合、インターリーブ、アッ

プサイジング、ダウンサイジングする方法も記載されています。 AXI4 とは異なり、 AXI4-Streamでは転送順序を並べ替えることはできません。

AXI4-Stream の場合、 2 つの IP がいずれも AXI4-Stream 仕様に従って設計され、信号レベルでは

互換性を持っていたとしても、よりハイレベルのシステムを考えた場合、これら 2 つのコンポーネ

ントが適切に連動するとは限りません。

詳細は、http://japan.xilinx.com/support/documentation/axi_ip_documentation.htm および 43 ページ

の「AXI4-Stream 信号」を参照してください。

IP の相互運用性 AXI 仕様は、シグナリングの規格を定義することで、IP 間のデータ転送用プロトコルを規定するフ

レームワークを提供します。この規格は、データが IP 間で確実に交換され、システム全体に行き

渡るようにします。

AXI IP の相互運用性は、次に影響を与えます。

• IP アプリケーション空間

• IP によるデータ解釈の方法

• 使用する AXI インターフェイスプロトコル (AXI4、 AXI4-Lite、 AXI4-Stream のいずれか)

AXI プロトコルは、データの交換、転送、変換方法を定義します。また、効率的かつ柔軟で予測性

の高い、確実なデータ転送手段を提供します。

データ解釈について AXI プロトコルによってデータ解釈が規定または実行されることはありません。したがって、設計

者がデータの内容を把握し、異なる IP 間でデータ解釈の方法に互換性を持たせる必要があります。

メモリマップ方式の AXI4 インターフェイスを持つ汎用プロセッサなどの IP の場合、エンドポイ

ント IP の要件に応じてデータをフォーマットおよび解釈するプロセッサをどのようにプログラミ

ングするかには、高い自由度があります。

IP の互換性について

AXI4-Stream を使用する IP の中でも、イーサネット MAC (EMAC) やビデオディスプレイなどの

特定用途向け IP の場合、その互換性は対応するアプリケーションに限定されたものになります。し

たがって、たとえばイーサネット MAC の IP をビデオディスプレイ IP に直接接続することは現実

的ではありません。

注記 : EMAC とビデオストリーミングなど 2 つの IP が理論上はデータを交換できたとしても、

ビットフィールドおよびデータパケットの解釈の方法が両者では異なるため、連携した動作は不

可能です。


http://japan.xilinx.com/support/documentation/axi_ip_documentation.htm


IP の相互運用性

インフラストラクチャ IPシステムを構築する IP の別の形態として、インフラストラクチャ IP があります。インフラストラ

クチャ IP は、システム内のデータを汎用 AXI4 インターフェイスによって転送または変換するの

みでデータの解釈は行わない、汎用 IP の場合がほとんどです。

インフラストラクチャ IP には、次のようなものがあります。

• レジスタスライス (パイプライン用)

• AXI FIFO (バッファー動作/クロック変換用)

• AXI インターコネクト IP (メモリマップ方式 IP の相互接続用)

• AXI DMA (Direct Memory Access) エンジン (メモリマップ方式からストリーム方式への変換用)

これらの IP は複数の IP を接続してシステムを構築する場合には役立ちますが、通常、データのエ

ンドポイントにはなりません。

メモリマップ方式のプロトコルメモリマップ方式の AXI (AXI3、 AXI4、 AXI4-Lite) では、すべてのトランザクションに、システ

ムメモリ空間内の宛先アドレスと転送するデータが関連します。

多くの場合、メモリマップ方式のシステムでは、定義されたメモリマップを中心に IP が動作する

ため、システム全体がより均質なものとして捉えられます。

AXI4-Stream プロトコル AXI4-Stream プロトコルは、アドレスという概念がないかまたは必要としない、データ中心のデー

タフロー方式を用いるアプリケーションで使用されます。 AXI4-Stream の各インターフェイスは、

ハンドシェイクデータフローによる単独の単方向チャネルとして機能します。

メモリマップ方式の AXI プロトコルタイプよりも低レベルの動作であることから、 IP 間のデータ

転送メカニズムはより効率的に定義されます。ただし、 IP 間に統一されたアドレス関係は存在しま

せん。 AXI4-Stream IP はデータフローアプリケーションの性能を適化するには適しているもの

の、特定のアプリケーション空間に専用化される傾向があります。

AXI4-Stream とメモリマップ方式のプロトコルの組み合わせ

AXI4-Stream とメモリマップ方式の AXI IP の両方を組み合わせてシステムを構築する手法もあり

ます。メモリからストリームを入出力するには、多くの場合 DMA エンジンを使用します。たとえ

ば、プロセッサを DMA エンジンと組み合わせることで、パケットをデコードしたり、データのス

トリーミングにプロトコルスタックをインプリメントしてより複雑なシステムを構築し、異なるア

プリケーション空間または IP の間のデータ転送を可能にしたりできます。



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AXI によって置き換えられるプロトコル

表 1-1 は、利用可能な AXI4 のハイレベルの機能と、AXI の各オプションが置換する既存プロトコ

ルをまとめたものです。

ターゲットリファレンスデザイン

このガイドの別の章では、ザイリンクスのツールおよび IP の AXI への対応について、より詳細に

解説しています。AXI への移行をサポートするために、ザイリンクスドメイン特化プラットフォー

ムソリューションの基盤を成す Spartan-6 および Virtex-6 のターゲットリファレンスデザインも

AXI 対応に移行済みです。ターゲットリファレンスデザインを活用することで、エンベデッド、

DSP、コネクティビティをはじめとするザイリンクスのさまざまなデザイン分野に AXI がどのよ

うに適用されるのかを知ることができます。ターゲットリファレンスデザインの詳細は、 http://japan.xilinx.com/products/targeted_design_platforms.htm に掲載されています。

表 1-1 : 使用可能な AXI4 の機能および置き換えられる IP(1)

インターフェイス機能置換対象

AXI4 • 従来のメモリマップ方式のアドレス /データインターフェイス

• データバーストのサポート

PLBv3.4/v4.6

OPB

NPI

XCL

AXI4-Lite • 従来のメモリマップ方式のアドレス /データインターフェイス

• 単一データサイクルのみ

PLBv4.6 (シングルのみ)

DCR

DRP

AXI4-Stream • データのみのバースト Local-Link

DSP

TRN (PCIe 内で使用)

FSL

1. 詳細は、第 4 章、「ザイリンクス AXI プロトコルへの移行」を参照してください。


http://japan.xilinx.com/products/targeted_design_platforms.htm



第 2 章

ザイリンクスのツールおよび IP による AXI のサポート

ザイリンクスデザインツールによる AXI 開発の支援ここでは、ザイリンクスツールを使用して、ザイリンクス AXI IP を相互接続したシステムを構築

する方法 (Xilinx Platform Studio または System Generator for DSP を使用)、および個々の AXI IPを実装する方法 (CORE Generator™ ツールを使用) を説明します。

エンベデッド開発キット : Embedded Edition および System Editionザイリンクス ISE Design Suite : Embedded Edition および System Edition は、この後説明する一連

のツールによって、デザインに AXI コアを追加する作業をサポートします。

AXI エンベデッドシステムの新規作成

次のエンベデッド開発キット (EDK) ツールは、 AXI ベースの IP コア (pcore) の作成および追加を

サポートします。

• Base System Builder (BSB) ウィザード ― サポート対象の開発ボードに搭載された機能や大

部分のエンベデッドシステムに一般的に含まれる基本的な機能を用いて、 AXI または

PLBv.46 の動作するエンベデッドデザインを作成します。作成した基本システムは XilinxPlatform Studio (XPS) のメインビューおよび ISE® Design Suite でカスタマイズします。ザイ

リンクスでは、 BSB を使用して新規デザインを作成することを推奨しています。詳細は XPSヘルプを参照してください。

• Xilinx Platform Studio (XPS) ― さまざまなバスインターフェイス (AXI を含む) によって IPブロックを接続してエンベデッドシステムを作成する、ブロックベースのシステムアセンブ

リツールを提供します。プロセッサを含むシステム、含まないシステムのいずれにも対応して

います。このツールでは、グラフィカルインターフェイスによって、プロセッサ、ペリフェラ

ル、バスインターフェイスを接続します。

• ソフトウェア開発キット (SDK) ― アプリケーションプロジェクト用のソフトウェア開発環

境です。 SDK は Eclipse オープンソース規格に基づいて構築されています。 AXI ベースのエ

ンベデッドシステムの場合、ハードウェアプラットフォーム仕様を XML 形式で SDK にエク

スポートします (XPS ベースのソフトウェア開発およびデバッグには未対応)。詳細は SDK ヘルプを参照してください。

EDK の詳細は、次のサイトを参照してください。

http://japan.xilinx.com/support/documentation/dt_edk.htm


http://japan.xilinx.com/cgi-bin/docs/rdoc?l=env=13.3;t=edk+docs;d=index.html




http://japan.xilinx.com/support/documentation/dt_edk.htm


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AXI IP の作成とインポート

XPS には、 Platform Studio の IP リポジトリに IP を自動的に登録できるようにする Create andImport Peripheral (CIP) Wizard があります。

デザインのデバッグおよび検証 : XPS による ChipScope の使用法

ChipScope™ Pro Analyzer AXI モニターコア (chipscope_axi_monitor) は、ザイリンクスの AXI4または AXI4-Lite プロトコルインターフェイスのモニターおよびデバッグをサポートします。この

コアを使用することで、メモリマップ方式のマスターまたはスレーブすべての AXI バスインター

フェイスを XPS からプローブできます。

このプローブによって、ペリフェラルから AXI インターコネクトコアに送信される AXI 信号を監

視できます。たとえば、 MicroBlaze プロセッサの命令またはデータインターフェイスにモニター

をセットすることで、プロセッサに対して入出力を行うすべてのメモリトランザクションを監視し

ます。

モニターコアはそれぞれ独立して動作するため、トリガー出力をチェーン接続すればシステムレベルの測定も可能です。モニターコアの補助トリガー入力ポートとトリガー出力を用いてマルチレ

ベルのトリガー環境を構築することで、システムレベルの複雑な測定が簡潔になります。

たとえば、マスターが 100MHz、スレーブが 50MHz で動作している場合、この多層トリガーを使

用すれば、異なるタイムドメイン間のデータ転送を解析できます。また、システムレベルの測定

によって、複数のタイムドメインが存在する複雑なシステムレベルの障害のデバッグや、レイテ

ンシのボトルネック解析が可能になります。

chipscope_axi_monitor コアは IP カタログの /debug フォルダー下にあり、 XPS から次の手順で

システムに追加できます。

1. バスインターフェイスの System Assembly View (SAV) に chipscope_axi_monitor を追加します。

2. [Bus Name] でプローブするバスを選択します。

バスを選択すると、ペリフェラルと AXI インターコネクトコア IP の間にモニターの頭文字

「M」が表示されます。

3. ChipScope の ICON コアをシステムに追加し、制御バスを AXI モニターに接続します。

4. モニターコアの [SAV Ports] タブ上で、コアの MON_AXI_ACLK ポートを、プローブ対象の

AXI インターフェイスが使用するクロックと同様に設定します。

オプションとして、 MON_AXI_TRIG_OUT ポートを割り当て、システム内のほかの

chipscope_axi_monitor コアに接続できます。

Project Navigator におけるプロセッサを含まないエンベデッド IP の使用法

プロセッサシステム以外でも EDK IP の一部が必要となる場合があります。たとえば、マルチポー

トの DDR3 コントローラーを構築するには AXI インターコネクトコアブロックを使用します。こ

のように、プロセッサを含まないシステムでも、 EDK IP の管理、接続、提供に XPS を使用できま

す。詳細は、ザイリンクスアンサー 37856 を参照してください。

System Generator : DSP Edition の使用法

System Generator for DSP は、AXI4 および AXI4-Stream の両インターフェイスに対応しています。

• AXI4 インターフェイスは EDK プロセッサブロックでサポートされます。


http://japan.xilinx.com/support/answers/37856.htm


ザイリンクスデザインツールによる AXI 開発の支援

• AXI4-Stream インターフェイスは、 System Generator の AXI4 ブロックライブラリに含まれ

る IP でサポートされます。

System Generator による AXI4 のサポート

System Generator は、そのブロックセットに含まれる EDK プロセッサブロックを使用して AXI4(メモリマップ方式) をサポートします。

EDK プロセッサブロックは、 System Generator で作成したハードウェア回路とザイリンクス

MicroBlaze™ プロセッサの接続を可能にします。プロセッサへの接続オプションとしては、

PLBv4.6 または AXI4 インターフェイスのいずれかを使用できます。

EDK プロセッサブロックがメモリを中心とした、複数のバスタイプで動作するインターフェイス

を提供するため、 System Generator のフローを使用する際に、 AXI4 の専門用語を熟知している必

要はありません。

共有レジスタ、共有 FIFO、共有メモリを用いるハードウェアを作成でき、指定したインターフェ

イスへのメモリの接続は EDK プロセッサブロックによって管理されます。

図 2-1 に、 [EDK Processor] ダイアログボックスの [Implementation] タブで AXI4 バスタイプを

選択した状態を示します。

図 2-1 : [EDK Processor] ダイアログボックスの [Implementation] タブ



UG761 (v13.3) 2011 年 10 月 19 日


ポート名の短縮

System Generator は AXI4-Stream の信号名を短縮することで、ブロック上の表示を読みやすくし

ます。これは表示方法に限られ、ネットリスト内では AXI4-Stream の完全な名前が使用されます。

ポート名短縮のデフォルト設定はオンです。完全なポート名を表示させるには、ブロックパラメー

ターのダイアログボックスで [Display shortened port names] をオフにします。

ポートのグループ化

System Generator は AXI4-Stream チャネル信号をグループ化し、各ブロックを色分けして表示し

ます。

次の図の例では、一番上の入力ポート data_tready と、上の 2 つの出力ポート data_tvalid とdata_tdata は、同じ AXI4-Stream チャネルに属します。同様に、 phase_tready、

phase_tvalid、 phase_tdata は同じチャネルに属します。

AXI4-Stream チャネルのいずれにも含まれない信号は、ブロックの背景と同じ色で表示されます。

図 2-2 の rst 信号は、その例です。

マルチチャネル TDATA の各チャネル表示

AXI4-Stream の TDATA 信号には、複数のデータチャネルが含まれる場合があります。 SystemGenerator では、 TDATA の各チャネルが表示されます。たとえば、図 2-3 の複素乗算器では、 dout

ポートの TDATA が虚数部分と実数部分に分けて表示されています。

図 2-2 : ブロック信号のグループ化



ザイリンクスデザインツールによる AXI 開発の支援

注記 : マルチチャネル TDATA の各チャネルが表示されても、デザインに余分なロジックが追加さ

れるわけではありません。データはバイトごとに適切にそろえられます。

System Generator および AXI IP 作成の詳細は、次のウェブサイトをご覧ください。

http://japan.xilinx.com/tools/sysgen.htm

ザイリンクス AXI IP : Logic Edition の使用法

AXI4 インターフェイスを備えたザイリンクス IP は、 CORE Generator、 Project Navigator、PlanAhead の IP カタログから直接利用できます。 IP カタログの [AXI4] 列には、AXI4 サポートの

有無が表示されます。また、 IP の情報パネルには、その IP がサポートする AXI4、 AXI4-Stream、

AXI4-Lite インターフェイスが表示されます。

通常、 Virtex®-6 および Spartan®-6 デバイスファミリの場合、 AXI4 インターフェイスに対応して

いる IP は、新バージョンのものです。これ以前の「Production」バージョンの IP も、引き続き

Virtex-6、 Spartan-6、 Virtex®-5、 Virtex®-4、 Spartan®-3 デバイスファミリのコアに該当するレガ

シーインターフェイスによってサポートされます。デフォルト設定の場合、 IP カタログには

「Production」バージョンの IP がすべて表示されます。図 2-4 に CORE Generator の IP カタログ

を示します。

図 2-3 : マルチチャネルの TDATA




UG761 (v13.3) 2011 年 10 月 19 日


14 ページの図 2-5 は、PlanAhead を使用した場合の IP カタログの [AXI4] 列と、 IP の詳細情報パ

ネルに表示された、サポート対象の AXI4 インターフェイスです。

図 2-4 : ザイリンクスソフトウェアの IP カタログ

図 2-5 : PlanAhead ソフトウェアの IP カタログ



ザイリンクス AXI インフラストラクチャ IP

ザイリンクス AXI インフラストラクチャ IPザイリンクスは、提供中の IP の大部分を AXI プロトコルに移行しました。ここでは、多くの AXIベースのシステムで使用される、より複雑な IP の概要を説明します。

Virtex®-6 や Spartan®-6 デバイス、および今後サポートされるデバイスには、ザイリンクスが提供

する、次の一般的なインフラストラクチャ IP を使用できます。

• ザイリンクス AXI インターコネクトコア IP

• AXI インターコネクトコアのスレーブとマスターの接続

• 外部マスターおよびスレーブ

• Centralized DMA (セントラル DMA)

• イーサネット DMA

• ビデオ DMA

• メモリ制御 IP およびメモリインターフェイスジェネレーター

使用法の詳細は、第 4 章「ザイリンクス AXI プロトコルへの移行」を参照してください。また、

AXI IP の全リストは、次のウェブサイトに掲載されています。


このリンクは、付録 C 「その他の資料」にも記載されています。

ザイリンクス AXI インターコネクトコア IPAXI インターコネクトコア IP (axi_interconnect) は、 1 つ以上のメモリマップ方式 AXI マスター

デバイスと、 1 つ以上のメモリマップ方式のスレーブデバイスを接続します。AXI インターフェイ

スは、ARM® の AMBA® AXI 仕様のバージョン 4 に準拠しています。この仕様には AXI4-Lite 制御レジスタインターフェイスのサブセットも含まれます。

注記 : AXI インターコネクトコア IP は、メモリマップ方式の転送のみを前提に構成されているた

め、AXI4-Stream による転送には適用できません。AXI4-Stream インターフェイスを備えた IP は、

通常同種の IP どうし、および DMA IP と接続されます。

AXI インターコネクトコア IP はザイリンクスエンベデッド開発ツールキット (EDK) および

Project Navigator に含まれる、暗号化されていないライセンス不要 (無償) の pcore として提供さ

れ、 CORE Generator® ソフトウェアを介してエンベデッド以外のデザインに使用できます。

詳細は、『AXI インターコネクト IP データシート』 (DS768) を参照してください。このリンクは、

付録 C 「その他の資料」にも記載されています。

AXI インターコネクトコアの特長

AXI インターコネクト IP には次のような特長があります。

• AXI プロトコル (AXI3、 AXI4、 AXI4-Lite) に準拠した次の機能

• 大バースト長 256 のインクリメンタル (INCR) バーストが可能です。

• 宛先が AXI3 のスレーブデバイスの場合、 16 ビートを超える AXI4 バーストにはトラン

ザクションを分割する変換を加えます。

• 複数のアドレスデコード範囲を持つスレーブデバイスで使用するための REGION 出力を

生成します。

• USER 信号が存在する場合、それを各チャネルに伝搬します。その場合、 USER 信号幅は

チャネルごとに独立して設定できます (オプション)。



http://www.xilinx.com/cgi-bin/docs/ndoc?l=en;t=ip+axi+doc;v=13.3;d=ds768_axi_interconnect.pdf


UG761 (v13.3) 2011 年 10 月 19 日


• サービス品質 (QoS) 信号が存在する場合、それを伝搬します。この信号は AXI インター

コネクトコアでは使用しません (オプション)。

• インターフェイスのデータ幅

• AXI4 : 32、 64、 128、 256、 512、 1024 ビット

• AXI4-Lite : 32 ビット

• アドレス幅 32 ビット

• コアのスレーブインターフェイス (SI) は、 1 ～ 16 SI スロットを含むように構成でき、接続さ

れた大 16 個のマスターデバイスからのトランザクションを受け入れます。マスターイン

ターフェイス (MI) は、1 ～ 16 MI スロットを含むように構成でき、接続された大 16 個のス

レーブデバイスへのトランザクションを発行します。

• 1 ～ 16 個のマスターと 1 ～ 16 個のスレーブの接続

• マスターとスレーブを 1 対 1 で接続する場合、 AXI インターコネクトコアは必要に応じ

てアドレス範囲チェックを実行できます。さらに、通常のデータ幅、クロックレート、プ

ロトコルの変換、パイプライン処理も実行できます。

• マスターとスレーブを 1 対 1 で接続し、変換またはアドレス範囲チェックのいずれも実行

しない場合、 AXI インターコネクトコアはワイヤとしてインプリメントされ、リソース

を使用せず、遅延やレイテンシも発生しません。

注記 : CORE Generator などエンベデッド以外のシステムで使用する場合、AXI インターコネクトコアは複数のマスターを 1 つのスレーブに接続します。その代表的な例がメモリコントローラーです。

• ビルトインデータ幅変換

• マスターおよびスレーブの各接続では、それぞれ独立したデータ幅 (32、 64、 128、 256、512、 1024 ビット幅のいずれか) を使用できます。

- 内部クロスバーは、ネイティブデータ幅が 32、 64、 128、 256、 512、 1024 ビットに

なるようなコンフィギュレーションが可能です。

- クロスバーのネイティブデータ幅と異なる幅のマスターおよびスレーブ接続ではデー

タ幅を変換します。

• よりデータ幅の広いインターフェイスに変換する場合 (アップサイジング)、データをパッ

ク (結合) します (オプション)。それには、アドレスチャネル制御信号によって許可する

(CACHE 変更許可ビットをアサートする) 必要があります。

• よりデータ幅の狭いインターフェイスに変換 (ダウンサイジング) する際に、そのままでは

大バースト長を超えてしまう場合は、バーストトランザクションを複数のトランザク

ションに分割できます。

• ビルトインクロックレート変換

• マスターおよびスレーブの接続は、それぞれ独立したクロックレートを使用できます。

• 内部クロスバーのネイティブクロックレートへ整数比 (N:1 および 1:N) の同期変換が可

能です。

• 非同期クロック変換にも対応しています (ただし、同期変換よりも多くのストレージを使

用し、レイテンシが発生)。

• AXI インターコネクトコアは、 SI および MI の各スロットに対応するクロック入力に再

同期されたリセット信号をエクスポートします。

• ビルトイン AXI4-Lite プロトコル変換

• AXI インターコネクトコアは、あらゆる比率の AXI4/AXI4-Lite のマスター /スレーブの

組み合わせに対して接続可能です。




• AXI インターコネクトコアを AXI4-Lite のスレーブに接続した場合、トランザクション

ID が保存され、応答転送時にリストアされます。

- AXI4-Lite のスレーブの場合は ID をサンプリングしたり保存したりする必要はあり

ません。

• AXI インターコネクトコアは、複数のワードにアクセスするトランザクションなど、AXI4マスターからの不正な AXI4-Lite トランザクションを検出します。このときマスターに対

してプロトコルに準拠したエラー応答を生成すると共に、この不正なトランザクションが

AXI4-Lite スレーブに伝搬されないようにします。

• AXI4-Lite スレーブへの書き込みおよび読み出しは単一スレッドのトランザクションで

す。つまり、一度に 1 つのアドレスのみを伝搬します。これによって通常は、書き込みと

読み出しのアドレス信号を分けることによるリソースのオーバーヘッドを抑止できます。

• ビルトイン AXI3 プロトコル変換

• AXI3 スレーブに接続した場合、AXI インターコネクトコアは、AXI4 マスターからの 16ビートを超えるバーストトランザクションを、 16 ビート以下の複数のトランザクション

に分割します。

• レジスタスライスによるパイプライン処理 (オプション)

• マスターやスレーブに接続する、各 AXI チャネルに適用できます。

• 周波数対レイテンシのトレードオフを調整することで、タイミングクロージャを容易にし

ます。

• すべての AXI ハンドシェイク条件において、レジスタスライス当たりのレイテンシは 1 サイクルで、データスループットが低下することはありません。

• データパス FIFO によるバッファー処理 (オプション)

• マスターやスレーブに接続する、書き込みおよび読み出しのデータパスに適用できます。

• 深さ 32 の LUT-RAM ベースのバッファーを提供します。

• 深さ 512 のブロック RAM ベースのバッファーを提供します。

• 信号のアサート遅延機能 (オプション)

- W- チャネル FIFO にバーストデータがすべて格納されるまで AWVALID のアサート

を遅延させます。

- R- チャネル FIFO にバースト長全体を格納できる十分な空きが生じるまで ARVALIDのアサートを遅延させます。

• 選択可能なインターコネクトアーキテクチャ

• 共有アドレス複数データ (SAMD) クロスバー

- 書き込みおよび読み出しデータチャネル用の並列のクロスバーパスです。複数の書

き込みまたは読み出しデータソースが異なる宛先に対してデータを送信しようとし

ている場合、 AXI の順序の規定に従っていれば、これらのデータ転送を独立して同時

に実行できます。

- コネクティビティマップのコンフィギュレーションに従った、スパースクロスバー

データパスはリソース使用量を低減します。

- 書き込みアドレスの共有アービタと読み出しアドレスの共有アービタを 1 つずつ含

みます。通常、トランザクションが平均 3 データビート以上の場合、アービトレー

ションに要するレイテンシはデータスループットに影響を与えません。

• 共有アクセス共有データ (SASD) モード (エリア適化)

- 書き込みデータ、読み出しデータ、 1 つのアドレスパスを共有します。



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- 一度に 1 つの Outstanding トランザクションを発行します。

- リソース使用率を小化します。

• Multiple Outstanding (複数の未処理) トランザクションのサポート

• マスターによる複数の深さレベルの順序変更 (ID スレッド ) に対応します。

• 大 16 ビット幅の ID 信号に対応します (システム共通)。

• 書き込み応答の順序変更および読み出しデータの順序変更とインターリーブに対応します。

• 接続された各マスターに対して、書き込みおよび読み出しトランザクションの受け入れ限

度を設定できます。

• 接続された各スレーブに対して、書き込みおよび読み出しトランザクションの発行限度を

設定できます。

• サイクル依存 (デッドロック ) を回避する「1 ID 当たり 1 スレーブ」の手法

• マスターは、発行した各 ID スレッドにおいて、書き込みおよび読み出しのスレーブ各 1 つずつに対する Outstanding トランザクションを随時実行できます。

• 固定優先順位とラウンドロビンアービトレーション

• 16 段階の静的優先順位を設定できます。

• より優先順位が高いほかのマスターからの要求がない場合、低の優先順位に設定された

(優先順位 0 の) すべてのマスター間で、ラウンドロビン方式のアービトレーションが実行

されます。

• SI スロットのうち受け付け限度に達したもの、発行限度に達した MI スロットを宛先とし

ているもの、またはデッドロックのおそれがある方法で MI スロットにアクセスしようと

しているものは、一時的にアービトレーションの対象から外されます。これによって、ほ

かの SI スロットがアービトレーション可能になります。

• 接続された各スレーブに対する TrustZone セキュリティの一括サポート

- セキュアなスレーブとして設定すると、セキュアな AXI アクセスしか受け入れなく

なります。

- セキュアでないアクセスはブロックされ、 AXI インターコネクトコアがマスターに

対して DECERR 応答を返します。

• 読み出し専用および書き込み専用マスター /スレーブのサポートによるリソース使用率の低減

AXI インターコネクトコアの制約

AXI インターコネクトコアは、次の AXI3 機能には対応していません。

• アトミックロックトランザクション ― この機能は AXI4 プロトコルでは廃止されました。

ロックされたトランザクションは、ロックを解除されたトランザクションに変換されたうえ

で MI によって伝搬されます。

• 書き込みインターリーブ ― この機能は AXI4 プロトコルでは廃止されました。 AXI3 マス

ターは、書き込みインターリーブの深さが 1 のスレーブに接続するように設定する必要があ

ります。

• AXI4 の QoS 信号は、アービトレーションの優先順位に影響を与えません。 QoS 信号は、 SIから MI に伝搬されます。

• 複数ビートのバーストを複数の単一ビートトランザクションに変換する AXI インターコネク

トコアの機能は、 AXI4-Lite スレーブに接続した場合は実行されません。

• AXI インターコネクトコアは低消費電力モードまたは AXI C- チャネル信号の伝搬には対応

していません。




• AXI インターコネクトコアは、 AXI チャネル伝送のいずれかの宛先が恒久的にストールして

も、タイムアウトしません。すべての AXI スレーブは受信した全トランザクションに対して

AXI プロトコルの要件に従った応答を返す必要があります。

• AXI インターコネクトコアはアドレスマップの再割り当てを行いません。

• AXI インターコネクトコアは、APB などの非 AXI プロトコルへのビルトイン変換機能を備え

ていません。

• AXI インターコネクトコアにはクロックイネーブル (ACLKEN) 入力がありません。このため、

ザイリンクスシステムではメモリマップ方式の AXI インターフェイス間で ACLKEN を使用で

きません。

注記 : ザイリンクス AXI4-Stream インターフェイスは ACLKEN 信号をサポートしています。

• AXI インターコネクトコアを CORE Generator のツールフローで使用する場合、 MI ポート

を 1 つだけ備えたコアしか構成できないため、接続されるスレーブデバイスは 1 つとなり、ア

ドレスのデコードは実行されません。

AXI インターコネクトコア接続図

図 2-6 は、 AXI インターコネクトの上位ブロック図です。

AXI インターコネクトコアは、 SI、 MI と、その間を結ぶ AXI チャネルパスを構成するファンク

ションユニットから成ります。 SI は、接続されたマスターデバイスからの書き込みおよび読み出

しトランザクション要求を受け入れます。 MI はスレーブデバイスに対してトランザクションを発

行します。中央に位置するクロスバーは、 SI と MI に接続されたさまざまなデバイス間のすべての

AXI チャネルにトラフィックを振り分けます。

AXI インターコネクトコアには、クロスバーと各インターフェイス間に配置され、さまざまな変

換およびストレージ機能を果たすその他の機能単位も含まれます。クロスバーは、 SI 関連のファン

クションユニット (SI 域) と MI 関連のファンクションユニット (MI 域) の中央で、 AXI インター

コネクトコアを 2 つに分割しています。

次に、 AXI インターコネクトコアの使用モデルについて説明します。

AXI インターコネクトコアの使用モデル

AXI インターコネクトコア IP は、1 つ以上のメモリマップ方式 AXI マスターデバイスと、1 つ以

上のメモリマップ方式のスレーブデバイスを接続します。以降のサブセクションでは、使用例につ

いて説明します。

図 2-6 : AXI インターコネクトの最上位接続図

AXI Interconnect

SlaveInterface

MasterInterface

SI Hemisphere MI Hemisphere

Crossbar

Master 0 Slave 0

Slave 1Master 1 Reg

iste

r S

lices

Reg

iste

r S

lices

Up-

size

rs

Up-

size

rs

Clo

ck C

onve

rter

s

Dow

n-si

zers

Dat

a F

IFO

s

Clo

ck C

onve

rter

s

Dow

n-si

zers

Pro

toco

l Con

vert

ers

Dat

a F

IFO

s

X12047



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• パススルー

• 変換のみ

• N 対 1 のインターコネクト

• 1 対 N のインターコネクト

• N 対 M インターコネクト (スパースクロスバーモード )

• N 対 M インターコネクト (共有アクセスモード )

パススルー

AXI インターコネクトコアに接続されるデバイスがマスターとスレーブのそれぞれ 1 つだけで、オ

プションの変換機能やパイプライン処理を実行しない場合、スレーブインターフェイスとマスター

インターフェイス間のすべてのパスはワイヤによる直接接続になり、レイテンシを発生せず、ロジッ

クリソースも消費しません。

ただし、 ARESET_OUT_N 出力に接続しているマスターまたはスレーブデバイスの場合、 AXI イン

ターコネクトコアは、 INTERCONNECT_ARESETN 入力をスレーブおよびマスターインターフェイ

スそれぞれのクロックドメインに再同期し続けます。これにより、少数のフリップフロップが消費

されます。

図 2-7 はパススルーの使用例です。

変換のみ

AXI インターコネクトコアは、1 つのマスターを 1 つのスレーブに接続した場合、次のようなさま

ざまな変換およびパイプライン機能を実行できます。

• データ幅変換

• クロックレート変換

• AXI4-Lite スレーブ適合

• AXI-3 スレーブ適合

• レジスタスライスまたはデータチャネル FIFO などによるパイプライン処理

これらの使用例では、 AXI インターコネクトコアにアービトレーション、デコード、ルーティング

のロジックは含まれません。また、実行する変換によってはレイテンシが発生する場合があります。

図 2-7 : AXI インターコネクトの使用例 ― パススルー

Master 0 Slave 0

Interconnect




図 2-8 は、 1 対 1 変換の使用例を示したものです。

N 対 1 のインターコネクト

一般に、このような AXI インターコネクトコアのコンフィギュレーションを行うのは、複数のマ

スターデバイスが、 1 つのスレーブデバイス、通常はメモリコントローラーへのアクセスについ

てアービトレーションを実行する場合です。

このようなケースでは、アドレスデコードロジックが不要になることがあり、その場合 AXI イン

ターコネクトコアから除外されます (ただしアドレス範囲検証が不要の場合に限る)。

このコンフィギュレーションでも、データ幅やクロックレートなどの変換機能は動作します。図 2-9は N 対 1 の AXI インターコネクトの使用例を示したものです。

.

図 2-8 : AXI インターコネクトの使用例 ― 1 対 1 変換

図 2-9 : N 対 1 の AXI インターコネクト

X12049

Master 0 Slave 0

Interconnect

Conversionand/or

Pipelining

X12050

Master 0

Master 1

Slave 0

Interconnect

Arb

iter



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1 対 N のインターコネクト

もう 1 つの AXI インターコネクトコアのコンフィギュレーションケースが、1 つのマスターデバ

イス、通常はプロセッサが、複数のメモリマップ方式のスレーブペリフェラルにアクセスする場合

です。このような場合、アドレスおよび書き込みデータパスのアービトレーションは実行されませ

ん。図 2-10 は、 1 対 N のインターコネクトの使用例を示したものです。

N 対 M インターコネクト (スパースクロスバーモード )

N 対 M の AXI インターコネクトでは、 SAMD (共有アドレス複数データ) トポロジを取ることが

できます。これは、図 2-11 に示すようにスパースデータクロスバー接続から構成され、単一ス

レッドの書き込みおよび読み出しアドレスアービトレーションが実行されます。

図 2-10 : AXI インターコネクトの使用例 ― 1 対 N

X12051

Master 0

Slave 0

Slave 1

Interconnect

Dec

oder

/Rou

ter

図 2-11 : 共有書き込みおよび読み出しアドレスアービトレーション

X12052

Master 0

Master 1

Master 2

Slave 0

Slave 1

Slave 2

Interconnect

AW

AR

AW

AR

AW

AR

AW

AR

AW

AR

AW

AR

WriteTransactionArbiter

ReadTransactionArbiter

Router

Router




図 2-12 は、スパースクロスバーによる書き込みおよび読み出しデータパスを示したものです。

並列書き込みおよび読み出しデータパスは、スパースコネクティビティマップのコンフィギュ

レーションに従い、各 SI スロット (左側の AXI マスターに接続) を、アクセス可能なすべての MIスロット (右側の AXI スレーブに接続) に接続します。複数のソースが異なる宛先に対してデータ

を送信しようとしている場合、 AXI の順序の規定に従っていれば、これらのデータ転送を独立して

同時に実行できます。

すべての SI スロット (複数の場合) の書き込みアドレスチャネルはセントラルアドレスアービタ

に入力され、アービタは一度に 1 つの SI スロットへのアクセスを許可します。読み出しアドレス

チャネルの場合も同様です。各アービトレーションサイクルでアクセス権を得たマスターは、宛先

の MI スロットにアドレス情報を転送し、該当するコマンドキューにエントリをプッシュします。

このようにして AXI の順序の規定に従いつつ、さまざまなデータパスを経由して適切な宛先に

データが送られます。

N 対 M インターコネクト (共有アクセスモード )

共有アクセスモードにおける N 対 M 接続の場合、図 2-13 に示すように、 AXI インターコネクト

コアは一度に 1 つだけ Outstanding トランザクションを提供します。接続された各マスターでは、

読み出しトランザクション要求が書き込み要求よりも常に優先されます。次に要求を送信したマス

ターのいずれかをアービタが選択します。これによって、宛先のスレーブデバイスに対する書き込

みまたは読み出しデータ転送が有効になります。データ転送が完了 (書き込み応答を含む) すると、

次の要求が選択され処理されます。この共有アクセスモードでは、 AXI インターコネクトのクロ

スバーモジュールをインプリメントするために必要なリソースが小限に抑えられます。

図 2-12 : スパースクロスバーによる書き込みおよび読み出しデータパス

X12053

InterconnectMaster 0

Master 1

Master 2

Slave 0

Slave 1

Slave 2

W

R

W

R

W

R

W

R

W

R

W

R

Write Data Crossbar

Read Data Crossbar



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幅変換

AXI インターコネクトコアには、パラメーターによって内部ネイティブデータ幅が定義されてい

ます。サポートされるデータ幅は、 32、 64、 128、 256、 512、 1024 ビットです。クロスバーに接

続された AXI データチャネルは、 C_INTERCONNECT_DATA_WIDTH パラメーターによって指定

された AXI インターコネクトのネイティブ幅に調整されます。

これとは異なる幅の SI スロットまたは MI スロットがあると、 AXI インターコネクトコアは幅変

換ユニットを挿入して、スロット幅を AXI インターコネクトコアのネイティブ幅に適合させてか

ら、クロスバーをもう一方の側へと横断させます。

データが SI から MI に向かう方向で見てデータパス幅が広くなる (アップサイジング) 場合と、狭

くなる (ダウンサイジング) 場合で、幅変換の機能は異なりますが、 SI 側 (SI から AXI インターコ

ネクトネイティブ幅への変換) と MI 側 (AXI インターコネクトネイティブ幅から MI への変換) では同じになります。

MI と SI の各スロットには、パラメーターによって個別にデータ幅の値が関連付けられています。

AXI インターコネクトコアは、 MI および SI の各スロットを次の手順で自動的に内部ネイティブ

データ幅に適合させます。

• SI スロットのデータ幅が AXI インターコネクトの内部ネイティブデータ幅よりも広い場合、

SI スロットのパスに沿ってダウンサイジングの変換を実行します。

• AXI インターコネクトコアの内部ネイティブデータ幅が MI スロットのデータ幅よりも広い

場合、 MI スロットのパスに沿ってダウンサイジングの変換を実行します。

• SI スロットのデータ幅が AXI インターコネクトの内部ネイティブデータ幅よりも狭い場合、

SI スロットのパスに沿ってアップサイジングの変換を実行します。

• AXI インターコネクトコアの内部ネイティブデータ幅が MI スロットのデータ幅よりも狭い

場合、 MI スロットのパスに沿ってアップサイジングの変換を実行します。

通常、 AXI インターコネクトコアのデータ幅は、メモリコントローラーなど、システムデザイン

内でもスループットが重要となるペリフェラルの幅に合わせます。

この後、ダウンサイジングおよびアップサイジングの動作について説明します。

図 2-13 : 共有アクセスモード




ダウンサイジング

幅の広いマスターデバイスを接続するパスに使用されるダウンサイザーには、 AXI の大バース

ト長を超える可能性があるバーストトランザクションを分割する機能が (そのようなバーストが実

際には決して発生しない場合であっても ) 実装されています。

SI 側のデータ幅が MI 側よりも広く、かつトランザクションの転送サイズも MI 側のデータ幅より

広い場合、ダウンサイジングが実行され、 MI 側に発行されるトランザクションのデータビート数

は分割数に応じて倍増します。

• 書き込みの場合、データがシリアル化されます。

• 読み出しの場合、データが結合されます。

AXI インターコネクトコアは (SI 上の) 各出力データビートの RRESP を、結合した入力データ

ビート内で発生したワーストエラー条件に設定します。その場合の優先順位は高い方から

DECERR、 SLVERR、 OKAY、 EXOKAY です。

転送サイズが MI 側のデータ幅以下の場合、そのトランザクション (アドレスチャネルの値) は変化

せず、転送データはバイトレーンステアリングの場合を除き、そのまま通過します。これは、書

き込みおよび読み出しの両方に当てはまります。

アップサイジング

SI 側のアップサイザーでは、 AW/ARCACHE[1] ビット (変更許可) がアサートされていると、デー

タの圧縮が実行されます (INCR および WRAP バーストの場合)。

その結果、 MI 側に発行されるトランザクションのデータビート数は圧縮に応じて減少します。

• 書き込みの場合、データが結合されます。

• 読み出しの場合、データがシリアル化されます。

AXI インターコネクトコアは、各入力データビートの RRESP を (SI 上の) 各出力データビートの

RRESP に複製します。

クロック変換

クロック変換は、次の条件に従って実行されます。

• クロックレートリダクションモジュールは、入力 (SI) 側から出力 (MI) 側に向けて整数比 N:1でクロックレートを分周します。

• クロックレートアクセラレーションモジュールは、入力 (SI) 側から出力 (MI) 側に向けて整

数比 1:N でクロックレートを逓倍します。

• 同期クロック変換モジュールは、非同期 FIFO を通してチャネル信号を渡すことで、クロック

レートを増減します。

リダクションおよびアクセラレーションのいずれのモジュールでも、より高速なクロックドメイン

のサンプリングサイクルは自動的に決定されます。各モジュールは、 5 つの AXI チャネルのすべ

てに適用可能です。

MI および SI はクロック入力のベクターを持ち、その各ビットは対応するインターフェイススロッ

トの全信号と同期しています。 AXI インターコネクトコアには専用のネイティブクロック入力が

あります。AXI インターコネクトコアは、MI および SI の各スロットのクロックレートを AXI インターコネクトのネイティブクロックレートに自動的に適合させます。



UG761 (v13.3) 2011 年 10 月 19 日


通常、 AXI インターコネクトコアのネイティブクロック入力は、システムデザイン内の大周波

数の SI または MI スロット、たとえばメインメモリコントローラーに接続された MI スロットな

どが使用しているものと同じクロックソースに接続されます。

パイプライン処理

一部の状況下では、データバーストをバッファリングすることで AXI インターコネクトコアのス

ループットが向上します。このような状況は通常、データ幅またはクロックレートの変換によって

SI または MI スロットのデータレートが AXI インターコネクトコアのネイティブデータレート

と異なる場合に見られます。

レート変換の種々の組み合わせに対応するために、オプションでさまざまな位置にデータバースト

バッファーを挿入できます。

さらにオプションとして深さ 2 のレジスタスライス (スキッドバッファー) を、各 SI または MI スロットの 5 つの AXI チャネルのそれぞれに対して挿入し、システムのタイミングクロージャを改

善することもできます。

ペリフェラルレジスタスライス

SI および MI 両方の外周部分では、必要に応じて、各インターフェイススロットの各チャネルに

レジスタスライスバッファーを挿入できます。その主な目的は、レイテンシは 1 サイクル分増加

しますが、システムのタイミングを改善することです。

ペリフェラルレジスタスライスは、常に SI または MI スロットのクロックに同期します。

データパス FIFO

一部の状況下では、データバーストをバッファリングすることで AXI インターコネクトのスルー

プットが向上します。このような状況は通常、データ幅またはクロックレートの変換によって SIまたは MI スロットのデータレートが AXI インターコネクトコアのネイティブデータレートと

異なる場合に見られます。レート変換の種々の組み合わせに対応するために、オプションとして次

のような位置にデータバーストバッファーを挿入できます。

• SI 側のデータ幅またはクロック変換の後、クロスバーモジュールの前の SI 側書き込みデータ

FIFO

• クロスバーモジュールの後、 MI 側のデータ幅、クロックまたはプロトコル変換の前の MI 側書き込みデータ FIFO

• クロスバーモジュールの MI 側の前、 MI 側のデータ幅、クロックまたはプロトコル変換の後

の MI 側読み出しデータ FIFO

• クロスバーモジュールの SI 側の後、 SI 側のデータ幅またはクロック変換の前の SI 側読み出

しデータ FIFO

データ FIFO は AXI インターコネクトコアのネイティブクロックに同期します。各データ FIFOの幅は、 AXI インターコネクトコアのネイティブデータ幅と同じです。

AXI インターコネクトコア IP の詳細および必要な信号やパラメーターについては、『AXI インター

コネクト IP データシート』 (DS768) を参照してください。このリンクは、付録 C 「その他の資料」

にも記載されています。






AXI インターコネクトコアのスレーブとマスターの接続

AXI インターコネクトコアモジュールのスレーブインターフェイスを、別の AXI インターコネ

クトコアに接続する場合、 AXI-to-AXI コネクタ IP (axi2axi_connector) を使用すれば、ほかのロ

ジックは不要です。 axi2axi_connector IP は、システム内のコネクティビティを記述するために必

要なポート接続点、および接続される AXI インターコネクトコアモジュールの対応するインター

フェイスの設定に使用する一連のパラメーターを提供します。

AXI-To-AXI コネクタの特徴

axi2axi_connector には、次のような特徴があります。

• 1 つの AXI インターコネクトコアモジュールのマスターインターフェイスを、別の AXI インターコネクトコアモジュールのスレーブインターフェイスに接続します。

• すべてのマスターインターフェイス信号をすべてのスレーブインターフェイス信号に直接接

続します。

• ロジックまたはストレージは含まれず、 EDK 内ではバスブリッジとして機能します。

内容

axi2axi_connector (コネクタ) モジュールの AXI スレーブインターフェイスは、必ず (アップスト

リームの) AXI インターコネクトコアモジュールのマスターインターフェイス接続点 (スロット )の 1 つに接続されます。一方、コネクタの AXI マスターインターフェイスは、必ず上記とは異な

る (ダウンストリームの) AXI インターコネクトコアモジュールのスレーブインターフェイススロットに接続されます (27 ページの図 2-14 参照)。

AXI-To-AXI コネクタの使用法

AXI-To-AXI コネクタ (axi2axi_connector) を使用すると、 2 つの AXI インターコネクトコアをカ

スケード接続できます。 axi2axi_connector IP のデータ幅およびクロック周波数のパラメーターは、

マスターおよびスレーブインターフェイスの特性が適切に一致するように、 EDK ツールで設定し

ます。

図 2-14 : 2 つの AXI インターコネクトコアを接続するマスターおよびスレーブインターフェイスモジュール

mb_0

AXI_Interconnect_0

AXI_Interconnect_1

AXI_Interconnect_2

slave_2

axi2axi_connector

slave_1

slave_3

M_AXI_IP

M_AXI_DP

M_AXI_IC

M_AXI_DC

X12036



UG761 (v13.3) 2011 年 10 月 19 日


さらに、 EDK ツールは、互いに接続されたインターコネクトモジュールが同じクロックソースに

同期するように、 axi2axi_connector のクロックポートを自動的に接続します。

AXI To AXI コネクタの詳細および必要な信号やパラメーターについては、『AXI To AXI ConnectorIP データシート』 (DS803) を参照してください。このリンクは、付録 C 「その他の資料」にも記載

されています。

外部マスターおよびスレーブ

EDK の pcore として入手できない AXI マスターまたはスレーブ IP モジュール (純粋な HDL モジュールなど) を EDK のサブモジュール内で AXI インターコネクトコアに接続する必要がある場

合は、これらのユーティリティコアを使用します。 AXI マスターまたはスレーブモジュールをデ

ザインの上位に配置したまま、このユーティリティ pcore を使用して AXI 信号を EDK のサブシ

ステムに接続します。

機能

• AXI マスターまたはスレーブインターフェイスを AXI インターコネクトコア IP に接続しま

す。

• 一方の側にマスターまたはスレーブの AXI バスインターフェイス、もう一方の側に AXI ポー

トがあります。

• ほかのポートは I/O インターフェイスとしてモデル化され、外部インターフェイス化できます。

この外部インターフェイスによって、必要な信号を上位のマスターまたはスレーブに接続で

きます。

28 ページの図 2-15 は、 AXI 外部マスターコネクタのブロック図です。

図 2-15 : 外部マスターコネクタを使用した EDK サブシステム

Individual AXI Ports madeexternal to sub-system

interface

Microblaze

EDK sub-system

Axi_ext_master_conn

ICAXI

DCAXI

S_AXI

M_AXI

Memory controllerAxi_interconnect

X12040


http://www.xilinx.com/cgi-bin/docs/ndoc?l=en;v=13.3;t=ip+axi+doc;d=ds803_axi2axi_connector.pdf




図 2-16 は、外部スレーブコネクタのブロック図です。

Platform Studio の IP カタログには、外部マスターおよび外部スレーブコネクタが用意されていま

す。詳細は、次のウェブサイトを参照してください。 http://japan.xilinx.com/support/documentation/axi_ip_documentation.htm

このリンクは、付録 C 「その他の資料」にも記載されています。

図 2-16 : 外部スレーブコネクタを使用した EDK サブシステム

Microblaze

Axi_interconnect

ICAXI S_AXI Memory controller

DCAXI

EDK sub-system

Individual AXI Ports made external to sub-system

interface

Axi_gpio

Axi_ext_slave_conn

S_AXI

S_AXI

X12075




UG761 (v13.3) 2011 年 10 月 19 日


Centralized DMA (セントラル DMA)ザイリンクスでは、AXI 対応のセントラル DMA を提供しています。このコアは、既存の PLBv4.6セントラル DMA を、機能と性能が強化された AXI4 バージョンに置き換えます。図 2-17 に、AXI(AXI4 と AXI4-Lite) セントラル DMA を導入した代表的なエンベデッドシステムアーキテクチャ

を示します。

AXI4 セントラル DMA は、あるメモリマップ空間から別のメモリマップ空間に、システムのマイ

クロプロセッサの制御のもと、高速な AXI4 バーストプロトコルによってデータを転送します。

図 2-17 : AXI セントラル DMA の一般的使用例

AXI CDMA

CPU(AXI

MicroBlaze)

AXI4 MMap Interconnect(AXI4-Lite)

AXI BRAM

AXI DDRx

Registers

Scatter Gather Engine

AXI4

AXI4

AXI4 Read

AXI4 Write

AXI4-Lite

AXI4

AXI IntcAXI4-Lite

AXI4-Lite

AXI4 MMap Interconnect

(AXI4)

DP

DC

IC

AXI4

AXI4

Interrupt

Interrupts In

Interrupt Out(To AXI Intc)

AXI4-Stream

AXI4-Stream

DataMover

X12037




AXI セントラル DMA の概要

AXI セントラル DMA では、従来の PLBv4.6 セントラル DMA と同様、シンプル転送モード動作

を使用できます。シンプルモードによる転送では、 CPU が 1 回の転送ごとにセントラル DMA のレジスタセットをプログラムし、転送を起動します。セントラル DMA には次のような機能があり

ます。

• 転送を実行します。

• 転送が完了すると割り込みを発生します。

• マイクロプロセッサが次の転送をプログラムし、起動するまで待機します。

さらに、 AXI セントラル DMA は、オプションとして 32 ビットおよび 64 ビットのバス幅のデー

タリアライメント機能を備えています。この機能によって、転送元および送信先のアドレスを独立

して指定できます。

AXI セントラル DMA のスキャッターギャザー機能

AXI セントラル DMA には、従来の PLBv4.6 セントラル DMA 動作のサポートに加えて、オプショ

ンのスキャッターギャザー (SG) 機能があります。

SG 機能によって、転送制御に伴うシステム CPU の負荷を、セントラル DMA のスキャッターギャ

ザーエンジンが提供する高速のハードウェアオートメーションに軽減できます。 SG 機能は、あら

かじめフォーマットされた転送コマンド (バッファーディスクリプター ) を、システムに可能な

大の速度でシステムメモリからフェッチして実行します。この際、 CPU による介入は必要小限

に抑えられます。セントラル DMA のアーキテクチャでは SG AXI4 バスインターフェイスを

AXI4 データ転送インターフェイスと分離します。これによって、バッファーディスクリプターの

フェッチおよび更新を、実行中のデータ転送と並列して進めることが可能となり、性能が大幅に改

善されます。

DMA 転送は、セントラル DMA 内蔵のプログラム可能で柔軟な割り込み生成手法によって、シス

テム CPU と適切に連携して進行します。さらに、 AXI セントラル DMA では、シンプルモードと

SG アシストモードを、プログラム可能なレジスタセットを用いて、システムプログラマが切り

替えることができます。

AXI セントラル DMA は、新しい高性能 AXI DataMover ヘルパーコアを中心に構築されていま

す。このコアは、 AXI4-Stream とメモリマップ方式の AXI4 バスの間で基本的なブリッジエレメ

ントとして機能します。 AXI セントラル DMA の場合、 DataMover の出力ストリームは、内部で

入力ストリームへとループバックされます。 SG 機能は、スキャッターギャザー対応に機能強化さ

れたすべての AXI DMA 製品に使用される、ザイリンクス SG ヘルパーコアによって実現されて

います。

セントラル DMA の設定可能な機能

AXI4 セントラル DMA では、インプリメントする機能セットと FPGA リソースの使用量間のト

レードオフが可能です。 FPGA のインプリメンテーション時にパラメーターを指定し、次の機能を


• メインデータ転送への DataMover Lite 適用 (このデータ転送メカニズムでは、データリアラ

イメントエンジン (DRE)、および SG モードはサポートされない)

• スキャッターギャザー機能の有効/無効

• DRE 機能の有効/無効 (DRE は 32 ビットおよび 64 ビットのデータ転送バス幅の場合のみ使用

可能)

• メインデータ転送のバス幅の指定 (32、 64、 128、 256 ビット )



UG761 (v13.3) 2011 年 10 月 19 日


• データ転送時に DataMover が使用できる AXI4 の大バースト長の指定

セントラル DMA の AXI4 インターフェイス

次の表は、 AXI4 セントラル DMA の 4 つの外部インターフェイス、およびこの DMA 機能に含ま

れる内部でブリッジされた DataMover ストリームインターフェイスをまとめたものです。

イーサネット DMAザイリンクスのエンベデッド処理システムに導入された AXI4 プロトコルには、DMA (ダイレクト

メモリアクセス) 機能を備えたイーサネットソリューションがあります。これは AXI4 の性能面の

利点と、ザイリンクスの既存イーサネット IP ソリューションが持つ効果的な動作を融合させた手

法です。

33 ページの図 2-18 は、 AXI DMA の上位ブロック図です。

表 2-1 : AXI セントラル DMA の AXI4 インターフェイス

インターフェイス AXI の種類データ幅内容

制御AXI4-Lite

スレーブ 32

AXI セントラル DMA の内部レジスタにアクセスします。通

常は、システムプロセッサが AXI セントラル DMA の動作を

制御および監視するために使用します。

スキャッターギャザー AXI4 マスター 32

AXI セントラル DMA がシステムメモリから DMA 転送ディ

スクリプターを読み出すとき、および関連する転送動作が終了

した時点で更新済みのディスクリプター情報をシステムメモ

リに書き戻すときに使用する、メモリマップ方式の AXI4 マス

ターインターフェイスです。

データ MMap 読み出し

AXI4 読み出し

マスター

32、 64、

128、 256

メモリマップ方式のソースアドレスから転送ペイロードデー

タを読み出します。データ幅は、パラメーターによって 32、64、 128、 256 ビット幅のいずれかに設定できます。

データ MMap 書き込み

AXI4 書き込み

マスター 32、 64、

128、 256

メモリマップ方式の宛先アドレスに転送ペイロードデータを

書き込みます。データ幅は、パラメーターによって 32、 64、128、 256 ビット幅のいずれかに設定できます。幅はデータ読

み出しインターフェイスと同じになります。




図 2-19 は、 AXI イーサネットの代表的なシステムアーキテクチャです。

図 2-18 : AXI DMA の上位ブロック図

AXI DMA

S2MM DMA Controller

MM2S DMA Controller

AXI DataMoverA

XI L

ite S

lave

Inte

rfac

e

MM2S_IntrOut

S2MM_IntrOut

ResetModule

Register Module

MM2S_DMACRMM2S_DMASR

MM2S_CURDESC

ReservedMM2S_TAILDESC

Reserved

S2MM_DMACRS2MM_DMASR

S2MM_CURDESC

ReservedS2MM_TAILDESC

Reserved

AX

I Con

trol

Inte

rfac

eA

XI S

tatu

sIn

terfa

ce

SG Engine(Interrupt Coalescing)

SG Interface

AXI Memory Map Read (MM2S)

AXI Memory Map Write (S2MM)

AXI Control Stream (MM2S)

AXI Status Stream (S2MM)

AXI Stream (MM2S)

AXI Stream (S2MM)

AXI Lite

AXI Memory Map SG Read / Write

SG Interface

X12038

Å£Figure Top x-ref 3Å¢

図 2-19 : AXI DMA および AXI4 イーサネットの代表的使用例

CPU(AXI

MicroBlaze)


AXI Ethernet

AXI BRAM

AXI DDRx

Registers

AXI DMA

Scatter Gather Engine

DataMover

Ethernet Control

and Status

Registers

AXI4-Lite

AXI4-Stream

AXI4-Stream

AXI4-Stream

AXI4-Stream

Tx Payload

Rx Payload

Tx Control

Rx Status

AXI Intc


DP

DC

IC

AXI4

Interrupt

Interrupts In



AXI4-Stream

AXI4-Stream

AVB

Ethernet Tx

Ethernet Rx

MIIM

AXI4-LiteAXI4-Lite

AXI4-Lite

AXI4

AXI4

AXI4

AXI4

AXI4 Read

AXI4 Write

X12039



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33 ページの図 2-19 に示したとおり、 AXI イーサネットは新しい AXI DMA IP と組み合わせて使

用されるようになりました。 AXI DMA は、従来の PLBv4.6 マルチポートメモリコントローラー

(MPMC) が提供していた PLBv4.6 SDMA 機能を置き換えます。

AXI DMA は、 AXI イーサネットの AXI4-Stream ネイティブプロトコルと、エンベデッド処理シ

ステムが必要とするメモリマップ方式の AXI4 プロトコルの間をブリッジします。

AXI4 DMA の概要

AXI DMA エンジンは、システムメモリと AXI4-Stream タイプのターゲットペリフェラルの間の

高性能 DMA 機能を提供します。また、スキャッターギャザー (SG) 機能も備え、CPU は転送の制

御および実行に伴う負荷をハードウェアオートメーションにオフロードできます。

AXI DMA および SG エンジンは、 AXI DataMover ヘルパーコア (共有サブブロック ) を中心に構

築されています。このコアは、 AXI4-Stream とメモリマップ方式の AXI4 バスの間で基本的なブ

リッジエレメントとして機能します。

AXI DMA では、送信チャネルのメモリマップからスレーブ (MM2S) と、受信チャネルのスレーブ

からメモリマップ (S2MM) の転送動作を独立して実行できます。また、パケットメタデータの負

荷を軽減する独立した AXI4-Stream インターフェイスを提供します。

MM2S の AXI 制御ストリームは、 AXI DMA より送信される SG ディスクリプターからのユー

ザーアプリケーションデータを提供します。

同様に、 S2MM の AXI ステータスストリームは、受信パケットに関連付けられた SG ディスクリ

プター内に受信、格納される AXI4 イーサネットなどのソース IP から、ユーザーアプリケーショ

ンのデータを提供します。

AXI イーサネットアプリケーションでは、チェックサムオフロードの実行に必要な機能を、 AXI4制御ストリームおよび AXI4 ステータスストリームが提供します。

オプションとして、 SG ディスクリプターのキューにも対応しており、 AXI DMA 内部に大 4 つのディスクリプターをフェッチおよびキューイングできます。この機能は、メインデータバス上

の広帯域幅によるデータ転送を可能とします。




DMA の AXI4 インターフェイス

ザイリンクスによる DMA のインプリメンテーションでは、広範囲にわたり AXI4 の機能を適用し

ています。表 2-2 は、 AXI VDMA 機能で使用される 8 つの AXI4 インターフェイスについてまと

めたものです。

表 2-2 : AXI DMA インターフェイス


制御 AXI4-Lite

スレーブ

32 AXI DMA の内部レジスタにアクセスします。通常は、シ

ステムプロセッサが AXI DMA の動作を制御および監視

するために使用します。

スキャッターギャザー AXI4 マスター 32 AXI4 DMA がシステムメモリから DMA 転送ディスクリ

プターを読み出すとき、および関連する転送動作が終了し

た時点で更新済みのディスクリプター情報をシステムメモ

リに書き戻すときに使用する、メモリマップ方式の AXI4マスターインターフェイスです。

データ MM 読み出し AXI4 読み出し

マスター 32、 64、

128、 256DMA のメモリマップ方式インターフェイス側から、メイ

ンストリーム出力側へのデータ転送動作時に、ペイロード

データを転送します。

データ MM 書き込み AXI4 書き込み

マスター 32、 64、

128、 256DMA のデータストリーム入力インターフェイス側から、

DMA のメモリマップ方式インターフェイス側へのデータ

転送動作時に、ペイロードデータを転送します。

データストリーム出力 AXI4-Stream

マスター 32、 64、

128、 256データ MM 読み出しインターフェイスによって読み出さ

れたデータを、 AXI4-Stream プロトコルを使用して宛先の

受信 IP に転送します。

データストリーム入力 AXI4-Stream

スレーブ 32、 64、

128、 256AXI4-Stream プロトコルを使用してソース IP からデータ

を受信します。受信したデータは、データ MM 書き込みイ

ンターフェイスを介して、メモリマップ方式のシステムに

転送します。

制御ストリーム出力 AXI4-Stream

マスター

32 Tx 転送ディスクリプターに埋め込まれた制御情報を、宛先

IP に転送するために使用します。

ステータスストリーム入力

AXI4-Stream

スレーブ

32 ソース IP から Rx 転送情報を受信し、関連する転送ディス

クリプターのデータを更新したうえで、システムメモリに

書き戻します。ディスクリプターの更新にはスキャッター

ギャザーインターフェイスを使用します。



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ビデオ DMAAXI4 プロトコルによるビデオ DMA (VDMA) は、ビデオアプリケーションを広帯域化するソ

リューションです。イーサネット DMA ソリューションと同様の方法でインプリメントされます。

図 2-20 は、 AXI4 VDMA の上位ブロック図です。

37 ページの図 2-21 は、 AXI VDMA の代表的なシステムアーキテクチャです。

図 2-20 : AXI VDMA の上位ブロック図

AXI VDMA

S2MM DMA Controller

MM2S DMA Controller

AXI DataMover

AX

I Lite

Sla

ve In

terfa

ce

MM2S_IntrOut

S2MM_IntrOut

ResetModule

Register ModuleMM2S_DMACRMM2S_DMASR

MM2S_CURDESC

S2MM_DMACRS2MM_DMASR

S2MM_CURDESCReserved

SG Engine(Interrupt Coalescing )

AXI Memory Map Read (MM2S)

AXI Memory Map Write (S2MM)

AXI MM2S Stream

AXI S2MM Stream

AXI Lite

AXI Memory Map SG Read

MM2S Gen-Lock

MM2S FSync

S2MM Gen-Lock

S2MM FSync

MM2S_TAILDESCReserved

S2MM_TAILDESCReserved

MM2S Frame Size

MM2S Stride

MM2S Strt Addr 0

MM2S Strt Addr N:

MM2S Frame Size

MM2S Stride

MM2S Strt Addr 0

MM2S Strt Addr N:

MM2S Frame Size

MM2S Stride

MM2S Strt Addr 0

MM2S Strt Addr N:

MM2S Frame Size

MM2S Stride

MM2S Strt Addr 0

MM2S Strt Addr N:

axi_resetn

m_axis_mm2s_aresetns_axis_s2mm_aresetn

Line Buffer

Line Buffer

MM2S Line Bufffer Status

S2MM Line Bufffer Status

DownSizer

UpSizer

Reserved

x12054




AXI VDMA の概要

AXI VDMA エンジンは、システムメモリと AXI4-Stream タイプのターゲットペリフェラルの間の

高性能 DMA 機能を提供します。また、スキャッターギャザー (SG) 機能も備え、 CPU は転送の制

御および実行に伴う負荷をハードウェアオートメーションにオフロードできます。AXI VDMA およ

び SG エンジンは、 AXI DataMover ヘルパーコアを中心に構築されています。このコアは、

AXI4-Stream とメモリマップ方式の AXI4 バスの間で基本的なブリッジ要素として機能します。

AXI VDMA には、大 16 フレームバッファーの循環フレームバッファーアクセス機能があり、

ビデオフレームの一部または全体を転送するツールを提供します。

また、同じビデオフレームデータを繰り返し転送する、フレームの「保留」機能も備えています。

VDMA は独立したフレーム同期機能および独立した AXI クロックを持ち、各チャネルを異なるフ

レームレートおよび異なるピクセルレートで動作させることができます。2 つの独立して動作する

AXI VDMA チャネル間の同期を保つため、オプションとして Gen-Lock 同期機能も使用できます。

Gen-Lock を使用すると、 1 つ以上の AXI VDMA マスターに、 AXI VDMA スレーブを自動的に

同期させることができます。この機能によって、スレーブではマスターとは異なるフレームバッ

ファー空間による動作が可能になります。このモードでは、スレーブチャネルがフレームを自動的

にスキップするか、繰り返します。いずれのチャネルを Gen-Lock スレーブまたは Gen-Lock マス

ターに設定してもかまいません。

ビデオデータを転送する場合、 AXI4-Stream ポートは、 8 ビットから大 256 ビット幅に設定で

きます。 AXI4-Stream ポートの幅が、関連するメモリマップ方式の AXI4 ポートよりも狭いコン

フィギュレーションでは、 AXI VDMA がデータのアップサイジングまたはダウンサイジングを実

行し、メモリマップ方式インターフェイス側のバーストにバス幅全体を使用できるようにします。

図 2-21 : AXI VDMA およびビデオ IP の代表的使用例



UG761 (v13.3) 2011 年 10 月 19 日


VDMA の AXI4 インターフェイス

表 2-3 は、AXI VDMA 機能で使用される 6 つの AXI4 インターフェイスについてまとめたものです。

メモリ制御 IP およびメモリインターフェイスジェネレーター IP カタログには、 2 つの DDRx (SDRAM) AXI メモリコントローラーがあります。

Virtex-6 と Spartan-6 デバイスではメモリ制御メカニズムが原理的に異なるため、メモリ制御記述

も必然的にデバイス固有のものになります (Virtex-6 はファブリックベースのコントローラーを使

用しているのに対し、 Spartan-6 はオンチップのメモリ制御ブロック (MCB) を搭載)。この後は、

Virtex-6 および Spartan-6 デバイスによる AXI メモリ制御について説明します。

Virtex-6 および Spartan-6 のメモリコントローラーは、 2 つの異なるソフトウェアパッケージで提

供されています。

• EDK では、メモリコントローラーコアの axi_v6_ddrx または axi_s6_ddrx を使用します。

• CORE™ Generator インターフェイスの場合は、メモリインターフェイスジェネレーター

(MIG) ツールを使用します。

下位の HDL コードは、ラッパーが異なる点を除いて 2 つのパッケージで同じです。

AXI4 インターフェイスの柔軟性から、いずれのタイプのコントローラーを使用した場合でも適合

は容易です。

表 2-3 : AXI VDMA インターフェイス


制御 AXI4-Lite スレーブ 32 AXI VDMA の内部レジスタにアクセスします。通常

は、システムプロセッサが AXI VDMA の動作を制御

および監視するために使用します。

スキャッターギャザー AXI4 マスター 32 AXI VDMA がシステムメモリから DMA 転送ディス

クリプターを読み出すときに使用する、メモリマップ

方式の AXI4 マスターインターフェイスです。フェッ

チされたスキャッターギャザーディスクリプターは、

ビデオ転送に関する内部パラメーターを設定します。

データ MM 読み出し AXI4 読み出し

マスター 32、 64、

128、 256DMA のメモリマップ方式インターフェイス側から、メ

インストリーム出力側へのデータ転送動作時に、ペイ

ロードデータを転送します。

データ MM 書き込み AXI4 書き込み

マスター 32、 64、

128、 256DMA のデータストリーム入力インターフェイス側か

ら、DMA のメモリマップ方式インターフェイス側への

データ転送動作時に、ペイロードデータを転送します。

データストリーム出力 AXI4-Stream マスター 8、 16、 32、64、 128、

256

データ MM 読み出しインターフェイスによって読み出

されたデータを、 AXI4-Stream プロトコルを使用して

宛先の受信 IP に転送します。

データストリーム入力 AXI4-Stream スレーブ 8、 16、 32、64、 128、

256

AXI4-Stream プロトコルを使用してソース IP から

データを受信します。受信したデータは、データ MM書き込みインターフェイスを介して、メモリマップ方

式のシステムに転送します。




Virtex-6

Virtex-6 メモリコントローラーソリューションは、メモリインターフェイスジェネレーター (MIG)ツールでサポートされており、オプションで AXI4 インターフェイスを指定して更新できます。

このソリューションは EDK から、 AXI4 専用インターフェイスを axi_v6_ddrx メモリコント

ローラーと指定しても使用できます。

axi_v6_ddrx メモリコントローラーは、ハードウェア記述言語 (HDL) のロジック、 GUI 共に同

じものを使用しますが、 XPS による EDK プロセッサのサポート用にパッケージ化されています。

Virtex-6 メモリコントローラーは、AXI4-to-UI ブリッジ (AXI4 からユーザーインターフェイスへ

のブリッジ) を使用して AXI4 スレーブインターフェイス (SI) に適合させます。AXI4-to-UI ブリッ

ジは、AXI4 スレーブトランザクションを、MIG Virtex-6 UI プロトコルに変換します。これによっ

て、従来の Virtex-6 メモリソリューションと同じオプションが使用できるようになります。

AXI4 の適データ幅は UI データ幅と同じで、メモリデータ幅の 4 倍です。AXI4 メモリインター

フェイスのデータ幅は、UI インターフェイスよりも狭くすることができますが、幅変換をサポート

するためにコアのエリアが増加し、タイミング、性能が低下する可能性があるため、これは推奨さ

れていません。

AXI4 インターフェイスは、 AXI4 の各トランザクションをよりストライドの短い、メモリのサイ

ズに合ったトランザクションに分割することで、 UI へとマッピングします。さらに Virtex-6 メモ

リコントローラーがバンク /行を管理することで、メモリ使用率が向上します。

図 2-22 は、AXI4 インターフェイスを使用した Virtex-6 メモリソリューションのブロック図です。

Spartan-6 のメモリ制御ブロック

Spartan-6 デバイスは、このデバイス固有の、ハードウェアによるメモリ制御ブロック (MCB) プリ

ミティブを使用します。Spartan-6 MCB ソリューションは、メモリマップ方式の AXI4 スレーブインターフェイス (SI) に適合します。

Spartan-6 アーキテクチャの外部メモリに対する AXI4 トランザクションを処理するには、 MCBユーザーインターフェイスへの変換ブリッジが必要です。

これら 2 つのインターフェイスが類似していることから、AXI4 の SI をデータ幅の狭いバーストを

発行せず、かつ設定対象の MCB インターフェイスと同じネイティブデータ幅を持つマスターに接

続することで、軽量なインターフェイスとして構成できます。

図 2-22 : Virtex-6 メモリ制御のブロック図

axi_v6_ddrx (EDK) or memc_ui_top (COREGen) top level

DDR2 / DDR3 PHY

Virtex-6 Memory

Controller

AXI4 Slave Interface

BlockDDR2 / DDR3 DFINative

Interface

User Interface

bllock

UI Interface

AXI4 Interface

DDR2 or DDR3

SDRAM external

AXI4 Master



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AXI4 ブリッジには、次のような特徴があります。

• 16 ビート以下の転送の場合は、 AXI4 のインクリメンタル (INCR) コマンドを MCB のコマン

ドに 1 対 1 で変換します。

• 16 ビートを超える AXI4 転送は、大 16 ビートのトランザクションに分割して MCB プロト

コルによって送信します。

これによって、マルチポートシステムにおける性能とレイテンシのバランスを取ることができま

す。MCB インターフェイスは WRAP をネイティブコマンドとしてサポートしていないため、AXI4の WRAP コマンドは、 MCB インターフェイス上で処理できるように 2 つの MCB トランザクショ

ンに分割可能です。

axi_s6_ddrx コアと CORE Generator による Spartan-6 AXI MIG コアは、大 6 ポート (MCB ポー

トコンフィギュレーションによって異なる) を用いた 32、 64、 128 ビット幅のインターフェイスな

ど、MCB のネイティブポートコンフィギュレーションをすべてサポートします。図 2-23 は、AXISpartan-6 メモリソリューションのブロック図です。

メモリ制御の詳細は、次のウェブサイトに掲載されたメモリに関する資料を参照してください。

http://japan.xilinx.com/products/technology/memory-solutions/index.htm

図 2-23 : Spartan-6 メモリソリューションのブロック図

X12046

axi_s6_ddrx or mcb_ui_top

mcb_raw_wrapper

fpga boundary

MCB

MCB Soft Calibration Logic

AXI4 Master

AXI4 Master

AXI4 Master AXI4 SlaveInterface 5

AXI4 SlaveInterface 1

AXI4 SlaveInterface 0

LPDDR/DDR/DDR2/DDR3

SDRAM

Port 0

Port 1

Port 5




第 3 章

ザイリンクス FPGA に導入された AXI 機能

この章では、 AXI 規格の各機能がザイリンクスの IP に具体的にどのように利用されているかにつ

いて説明し、 IP 設計者が AXI 関連のさまざまなデザインおよび統合手法を自在に選択できるよう

にすることを目的としています。

メモリマップ方式 IP の機能の導入とサポートザイリンクスは、 AXI4 および AXI4-Lite に基づく豊富な機能のインプリメンテーションとサポー

トを進めてきました。これらの機能は、ザイリンクスの開発チーム、ユーザー、サードパーティの

パートナーなどが作成したメモリマップ方式 IP 間の相互運用を容易にします。

表 3-1 は、ザイリンクスが導入した AXI4 および AXI4-Lite の主要機能、ザイリンクス IP がイン

プリメントした AXI4 仕様とそれに対するサポートレベルについてまとめたものです。

表 3-1 : ザイリンクスによる AXI4 および AXI4-Lite 機能の導入とサポート状況

AXI の機能ザイリンクス IP のサポート

READY/VALID

ハンドシェイク

AXI プロトコルによって規定された READY/VALID ハンドシェイクによる順方向、逆方向の完

全フロー制御です。

転送長メモリマップ方式 AXI4 のバースト長 :

· インクリメンタルバーストの場合 1 ～ 256 ビート

· ラップバーストの場合 1 ～ 16 ビート

ザイリンクス IP では固定バーストを使用しないでください。

固定バーストによってハンドシェイクレベルのプロトコル違反が発生するわけではありません

が、この動作は未定義であり、インクリメンタルバーストに置き換えられる場合があります。

転送サイズ/データ幅 IP のネイティブデータ幅は、 32、 64、 128、 256、 512、 1024 ビットのいずれかに定義できます。

ただし、 AXI4-Lite でサポートされるデータ幅は 32 ビットのみです。

幅の狭い AXI4 バーストにも対応していますが、推奨されていません。狭いバーストはシステム

性能を低下させ、システム規模を増大させる可能性があるためです。

幅が異なるザイリンクス IP 間で通信する必要がある場合、 AXI インターコネクトがデータ幅変

換の機能を提供します。

読み出し /書き込み専用読み出し /書き込み、読み出し専用、書き込み専用のインターフェイスを使用できます。

AXI インターコネクトをはじめとする多くの IP では、インターフェイスを読み出し専用または

書き込み専用にすると、これに合わせてロジックが適化されます。



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AXI3 vs. AXI4 本来は AXI4 をサポートするよう設計されています。 AXI3 との相互運用が必要な場合は、 AXIインターコネクトに必要な変換ロジックがインプリメントされているため、これを使用して

AXI3 と AXI4 デバイスを接続できます。

ただし、 AXI3 の書き込みインターリーブ機能はサポートしていません。ザイリンクス IP では

使用しないでください。

注記 : この機能は、 AXI4 仕様になって削除されました。

ロック /排他的アクセスロックされた転送には対応していません。

ザイリンクスインフラストラクチャ IP は、システム内のあらゆる場所に排他的アクセストラン

ザクションを転送できますが、ザイリンクス IP 側では排他的アクセス機能をサポートしていま

せん。このため、排他的アクセス要求に対する応答には、すべて OK が返されます。

保護/キャッシュビットインフラストラクチャ IP は、システム内のあらゆる場所に保護ビットおよびキャッシュビット

を転送できますが、通常のエンドポイント IP は動的保護またはキャッシュビットをサポートし

ていません。

· 保護ビットは、常時セキュアなトランザクションタイプを意味する定数 000 に固定してくだ

さい。

· キャッシュビットは通常 0011 に固定します。この値は、バッファリングおよび変更が可能

なトランザクションであることを示します。

このように設定すると、システムを通過するトランザクションをインフラストラクチャ IP が転

送および変更する際に高い柔軟性が得られ、性能が向上します。

サービス品質 (QoS) ビット

インフラストラクチャ IP は QoS ビットをシステム内のあらゆる場所に転送できますが、

エンドポイント IP は、通常 QoS ビットを無視します。

REGION ビットザイリンクス AXI インターコネクトは、そのアドレスマップ定義に規定された、デコーダーの

ベース /上限アドレスに基づいて REGION ビットを生成します。

レジスタスライスなどのザイリンクスインフラストラクチャ IP は REGION ビットをシステム

全体に転送します。

複数のアドレス範囲に対応した一部のエンドポイントスレーブ IP は、アドレスデコーダーが冗

長になることを防ぐために REGION ビットを使用する場合があります。

AXI マスターエンドポイント IP は REGION ビットを生成しません。

ユーザービットインフラストラクチャ IP はシステム内のあらゆる場所にユーザービットを転送しますが、エン

ドポイント IP は通常これらを無視します。

相互運用性の問題が懸念されるため、汎用 IP ではユーザービットの使用は推奨されていません。

ただし、システム内にユーザービットを転送する機能は、トランザクションごとに補助的なサイ

ドバンド信号を必要とする、特殊用途のカスタムシステムを構築する場合に役立ちます。たとえ

ば、パリティまたはデバッグ情報を転送するためにユーザービットを使用できます。

リセットザイリンクス IP は通常、リセットから 8 サイクル以内にすべての VALID 出力をディアサート

します。リセットパルス幅の要件は 16 サイクル以上です。

も低速の AXI クロックの 16 サイクル間 AXI の ARESETN をアサート状態に保てば、ザイリ

ンクス IP のリセットパルス幅としては通常十分です。

低消費電力

インターフェイス

サポートされていません。 AXI のオプションである低消費電力インターフェイス、 CSYSREQ、

CSYSACK、 CACTIVE は IP インターフェイスに含まれません。

表 3-1 : ザイリンクスによる AXI4 および AXI4-Lite 機能の導入とサポート状況 (続き)

AXI の機能ザイリンクス IP のサポート



AXI4-Stream の導入とサポート


相互運用を容易にするために、ストリーミングインターフェイスを必要とするザイリンクス IP は、

AXI4-Stream プロトコルのサブセットに厳密に従っています。

AXI4-Stream 信号表 3-2 に、 AXI4-Stream の信号、使用条件、使用上の注意を示します。

AXI4-Stream 内の数値データ

AXI4-Stream チャネルは、マスターからスレーブにデータを転送する手段として使用します。相互

運用性を確保するため、データビットの解釈方法がマスターとスレーブで正しく一致している必要

があります。

ザイリンクス IP では、サンプリングされた物理量 (例 : ビデオのピクセルデータ、オーディオデー

タ、信号処理データ) を表す数値データの伝送にストリーミングインターフェイスを多用します。

相互運用に対応するには、数値データの一貫した解釈方法が必要です。

ザイリンクス IP 内の数値データストリームは、論理および物理の 2 つのレベルで定義されます。

情報を実質的にデータ構造として転送できる DSP アプリケーションでは、これらの定義を把握す

ることが特に重要です。

• 論理レベルとは、アプリケーション固有のデータ構造の記述を指します。

• 物理レベルでは、この論理によって規定されたデータを、ビットや下位の AXI4-Stream 信号

にどのように対応付けるかを記述します。

論理レベルでは単純な値のベクターによって数値データを表現します。個々の値はアプリケーショ

ンに応じて実数または複素数の形を取ります。ベクターの要素数も、値と同様にアプリケーション

固有です。

表 3-2 : AXI4-Stream の信号

信号使用条件注意事項

TVALID 必須

TREADY オプション TREADY の使用は任意ですが、強く推奨します。

TDATA オプション

TSTRB オプション通常、エンドポイント IP では使用されませんが、スパーススト

リーム信号で使用可能です。注記 : 残りのパケットを示すには、

TSTRB ではなく TKEEP を使用します。

TKEEP 未使用ヌルバイトは残りのパケットを示すためにのみ使用します。先

頭または途中のヌルバイトは通常サポートされません。

TLAST オプション

TID オプション通常、エンドポイント IP では使用されませんが、インフラスト

ラクチャ IP では使用可能です。

TDEST オプション通常、エンドポイント IP では使用されませんが、インフラスト

ラクチャ IP では使用可能です。

TUSER オプション



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物理レベルでは、論理レベルで規定されたデータをインターフェイスの物理ワイヤにマップする必

要があります。論理値は、ビット幅 N の基本単位によって表します。 N はアプリケーション固有の

値です。通常は、次のように規定されます。

• N ビットは、固定小数点型の値として解釈されますが、浮動小数点型の値も使用できます。

• 実数の値は、 1 つの基本単位によって表されます。

• 複素数の値は、基本単位の対として表され、実数成分の後ろに虚数成分が続きます。

相互運用を容易にするために、ストリーム内の論理値は、すべて同じビット幅の基本単位によって

表現します。

AXI4-Stream の信号 TDATA に対応付ける前に、各基本単位の N ビットには幅がバイト単位になる

ようにパディングビットを付加します。

• N=12 の基本単位は、 16 ビットの値として TDATA に格納されます。

• N=20 の基本単位は、 24 ビットの値として TDATA に格納されます。

このようにすることでメモリに基づくシステムとのインターフェイスが簡潔になると共に、アップ

サイジングやダウンサイジングを行う AXI インターコネクトなどの AXI インフラストラクチャ IPを使用できるようになります。

通常、パディング用の追加ビットはスレーブへの入力時に無視されるため、余分なリソースが使用

されず、バックエンドツールによって削除されます。診断を簡潔にするために、マスターは未使用

ビットを次のように駆動します。

• 符号なしの値は、ゼロ拡張します (未使用ビットをゼロにする)。

• 符号付きの値は、符号拡張します (未使用ビットを符号ビットと同じ値にする)。

TDATA の幅によっては、複数の基本単位を同じサイクル内に並列で転送できます。たとえば、基本

単位が 16 ビットで TDATA 信号幅が 64 ビットの場合、 4 つの基本単位 (4 つのスカラー値または 2 つの複素数の値) を並列で転送できます。論理ベクターを構成する基本単位は、はじめに空間的に

(1 つの TDATA の幅方向)、続いて時間的 (連続する各 TDATA 転送) に対応付けられます。

フィールド幅の合計がバイトの整数倍にならない複数のデータサブフィールドを連結する操作を、

バイト境界への位置合わせの前後のいずれに実行すべきかは、通常、情報のアトミック性を考慮し

て決定します。アトミックな情報とは、それだけで解釈が可能なデータを意味します。一方、アト

ミックではない情報とは、データ解釈を目的とした場合に不完全なものを指します。

たとえば、アトミックなデータには、浮動小数点数の情報ビットがすべて含まれます。しかし、浮

動小数点数の指数ビットだけではアトミックなデータとは言えません。通常 TDATA に情報を格納

する場合、データの非アトミックビットに対しては、 (データ幅にかかわらず) アトミックな単位が

完成するまで連結操作を続けます。アトミックな単位が完成した時点で、必要であればパディング

ビットを加えてバイト境界に揃えます。




実数スカラーデータの例

スカラー値のストリームの場合、オプションの TLAST 信号には 2 つの使用方法があります。いず

れも、等しく有効な方法です。例を挙げて説明します。

次の表に示す特性を持った数値データのストリームを考えます。

このデータは、図 3-1 に示すような AXI4-Stream として表されます。

スカラー値は、パケット化されていないデータと見なすことができます。この場合、 TLAST はアク

ティブ Low に駆動してかまいません (TLASTA)。また TLAST はオプション信号であるため、チャ

ネルから完全に削除することもできます。

論理タイプ符号なし実数

論理ベクター長 1 (たとえば、スカラー値)

物理基本単位 12 ビット固定小数点

物理基本単位格納幅 16 ビット

物理 TDATA 幅 16 ビット

図 3-1 : AXI4-Stream による実数スカラー ( 符号なし ) データの例

X12056



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一方、スカラー値を長さ 1 のベクターであると見なすこともできます。この場合は、 TLAST をアク

ティブ High に駆動する必要があります (TLASTB)。符号なしであるため、使用しないパディング

ビットは 0 に駆動されています (ゼロ拡張)。

符号付きのデータでは、図 3-2 に示すように使用しないパディングビットを符号ビットと同じ値で

駆動します (符号拡張)。

複素スカラーデータの例


このデータは、図 3-3 に示すような AXI4-Stream として表されます。

図の re(X) および im(X) は、それぞれ X の実数成分と虚数成分を表します。

図 3-2 : 符号付きスカラー値 ( 符号拡張 ) の例

X12057

TDATA[15] ... TDATA[12]

論理タイプ符号付き複素数

論理ベクター長 1 (たとえば、スカラー値)




図 3-3 : AXI4-Stream による複素スカラーデータの例

X12058




注記 : 図を見やすくするために、符号拡張した TDATA[15:12] は省略してあります。複素数の値は、

2 クロックサイクルごとに 1 つ転送されます。

TDATA 信号の幅が 32 ビットのチャネルでも同じデータを転送できます。この場合、バス幅が広い

ことから、図 3-4 に示すように、 1 クロックサイクルごとに 1 つの複素数の値を転送できます。

上の 2 つの図に示した同じデータの異なる表現方法 (直列および並列) は、システム固有の要件に合

わせてデータの表現を調整できることを意味しています。これら 2 つの表現方法は、たとえば次の

ように使い分けます。

• 高速フーリエ変換 (FFT) などの高スループットの処理エンジンでは、並列の表現が望ましいで

しょう。

• MAC ベースの有限インパルス応答 (FIR) の場合は、時分割多重化 (TDM) によるデータパス

共有が可能な直列表現が適しています。

表現方法が異なるサブシステム間の相互運用性を得るには、変換のメカニズムが必要になります。

この場合、表現方法は標準の AXI インフラストラクチャ IP によって簡単に変換ができるものを選

択します。

• 直列形式から並列形式への変換には AXI4-Stream ベースのアップサイザーを使用します。

• 並列形式から直列形式への変換には AXI4-Stream ベースのダウンサイザーを使用します。

ベクターデータの例


図 3-4 : 32 ビット幅の TDATA 信号による複素スカラー値転送の例

X12059

論理タイプ符号付き複素数

論理ベクター長 4






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AXI4-Stream による表現方法を図 3-5 に示します。

スカラーの場合と同様に、同じデータを 32 ビット幅の TDATA チャネルに送出できます (図 3-6 参照)。

図 3-5 : 数値ストリームの例

X12060

図 3-6 : AXI4-Stream スカラーの例

X12061




TDATA の幅が 64 ビットのチャネルでは、並列度をさらに高めることができます (図 3-7 参照)。

TDATA の幅を 128 ビットにすることで、並列度を大限に高めた例が図 3-8 です。

スカラーデータに関してここまでの図に示したとおり、数値データには複数の表現方法があり、こ

れらはアプリケーションに応じて調整可能です。

図 3-7 : 64 ビット幅 TDATA の例

x12062

図 3-8 : 128 ビット幅 TDATA の例

X12063



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同様に、変換には AXI4-Stream のアップサイザーおよびダウンサイザーを使用できます。

パケットとヌルバイト

AXI4-Stream プロトコルでは、オプションの TLAST 信号を使用してパケットの境界を指定できます。

多くの場合、この指定方法で十分ですが、原理的に TLAST 信号はデータのサイズをパケットの末

尾で示すのに対し、多くの IP ではパケットの先頭でサイズが必要になります。このようにパケッ

トサイズを初に指定する必要がある場合、 IP は別のメカニズムでパケットサイズを知る必要が

あります。このことから、ストリーミングのスレーブチャネルは次の 3 種類に分類できます。

• パケット境界の解釈を必要としないスレーブ

スレーブチャネルにパケット境界という概念が存在しない場合、あるいはコアが実行する処理

動作がパケットサイズの影響を受けない場合があります。多くの場合、この種の IP は、入力

から出力にデータと同じレイテンシで TLAST を伝搬するパススルー機能を備えています。

• パケット境界を識別するために TLAST 信号を必要とするスレーブ

これらのスレーブチャネルは本質的にパケット向けに設計され、パケットサイズの指標とし

て TLAST を使用できます。たとえば、巡回冗長検査 (CRC) コアは、データ転送と並行に CRCを計算でき、 TLAST 信号を検出した時点で CRC が正しいかどうかを検証できます。

• パケット境界を識別するために TLAST 信号を必要としないスレーブ

スレーブチャネルの中には、必要なパケットサイズを内部的に予測できるものがあります。た

とえば、 FFT の入力パケットサイズは常に変換のサイズと同じです。これらの場合、 TLAST

が示す情報は冗長となり、パケットのサイズに関して曖昧さが生じる可能性があります (例 : N ポイント FFT に N-1 個のサンプルを含むパケットが入力された場合にどのように処理

すべきかが曖昧)。

このような曖昧さを排除するため、多くのザイリンクス IP コアではスレーブチャネルの

TLAST を無視し、明示的に得られるほかのパケットサイズ情報を利用します。この場合、TLAST

の状態にかかわらず、AXI 転送の必要数が使用されます。この方法であれば、TLAST をアサー

トするタイミングをマスターとスレーブで一致させる必要もなく、ほとんどの場合相互運用性

が大幅に向上します。

例として、 FIR に続き N ポイント FFT を実行する場合を考えます。 FIR はストリームベース

のコアであり、N 回の転送ごとに TLAST をアサートしたストリームを生成したりする機能は、

本来備えていません。 FFT が TLAST 入力を無視するように設計されていれば、これは問題に

ならず、システムは期待どおりに機能します。ただし、FFT が TLAST を必要とする場合は、必

要な信号を発生させるために、「再フレーミング」のための中間的なコアが必要になります。

• パケット化されたデータの場合、残りのパケットを示すために TKEEP が必要な場合がありま

す。 TDATA の幅がストリームのアトミックサイズ (データの小粒度) よりも広い場合、デー

タビート全体を埋めるに十分なデータバイト数がないために、パケットが残る可能性があり

ます。ザイリンクスのエンドポイント IP がサポートする TKEEP の使用方法は、残りのパケッ

トを示すことのみです。ディアサートされた TKEEP ビット (これらを AXI4-Stream プロトコ

ル v1.0 では「ヌルバイト」と呼びます) は TLAST がアサートされたデータビート内にしか存

在しません。パケット化されていない連続ストリーム、またはパケット化されていてもデータ

幅がそのデータのアトミックサイズ以下のストリームでは TKEEP は不要です。これは、通常、

AXI4-Stream プロトコルに記載された「アライメントされた連続ストリーム」モデルに従って

います。

AXI4-Stream プロトコルは、サイズ変換後、特に中途半端な長さのパケットをアップサイジン

グした後にパケット長を保つためにヌルバイトを末尾にエンコードする場合の TKEEP の使用

方法を定義しています。この TKEEP 使用方法は、基本的にパケット末尾の後ろに残りのバイ




トをエンコードするというものです。これはデータのアトミックサイズを超えてパケットを

アップサイジングしたことによって生じる、意味のない情報です。

ザイリンクスの AXI マスター IP は転送末尾で TKEEP ビットすべてがディアサートされてい

るパケットを生成しません。つまり、このガイドラインに従っているザイリンクス IP は上記

のようなパケットの送信元になることがないため、互換性とスループットが大化されます。

TKEEP ビットがディアサートされている場合は、同じデータビート内で TLAST = 1 とするこ

とで、パケット内の後のデータバイトの位置を示す必要があります。

ザイリンクスの AXI スレーブ IP は、通常 TKEEP ビットがすべてディアサートされた転送末

尾のパケットを受信できるようには設計されていません。TKEEP 入力を備えたスレーブ IP は、

TLASTがアサートされた TKEEP のみをサンプリングして、残りのバイトを判断します。通常、

ザイリンクス IP を使用するシステムでは、ほかの IP が AXI4-Stream 仕様に記述された「ア

ライメントされた連続ストリーム」に準拠して設計されているため、すべての TKEEP ビット

がディアサートされた末尾の転送は発生しません。

ザイリンクス IP のシステムに入力されるすべてのストリームは、入力時点で完全に満たされ

ていなければなりません (先頭または途中にヌルバイトを含まない)。これにより、どのような

サイズ変換を実行しても、 TKEEP は残りのパケットに対するエンコードのみに使用され、すべ

ての TKEEP ビットがディアサートされたデータビートは発生しません。

サイドバンド信号

AXI4-Stream インターフェイスプロトコルでは、 TUSER バスを使用してサイドバンド信号を転送

できます。

相互運用性という観点から見ると、 AXI4-Stream チャネル上で TUSER を使用すると、 TDATA だけ

でなく TUSER にもマスターとスレーブで同じ解釈方法を使用する必要があるため課題が生じます。

通常、ザイリンクス IP で TUSER フィールドを使用するのは、TDATA フィールドのデータを補強す

るために有益であり、かつ終的には無視してもよい情報を追加する場合のみです。 TUSER を無視

することで、情報の一部が失われる可能性がありますが、 TDATA フィールドにはある情報が残され

ます。

たとえば、 FFT コアインプリメンテーションにおいて TDATA バスに適用するブロック指数を

TUSER 出力によって示すことができます。この場合、 TUSER を無視すると指数の倍率は失われま

すが、 TDATA には倍率をかける前の変換データが含まれています。

イベント

イベント信号は、ある特定の状態 (たとえば、入力パラメーターが無効、バッファーが空またはフ

ルに近い、コアが追加情報の待機中など) が発生していることを示すために使用する、シングルワイヤのインターフェイスです。イベント信号は特定の状態が存在する間アサートされ、状態が解消

された時点でディアサートされ、ラッチはされません。使用するコア、およびそのシステム内での

使用方法に応じて、アサートされるイベントはエラー、警告、情報などを表します。イベント信号

は、オプションの信号を含まない VALID 信号のみの AXI4-Stream チャネルと見なすことができま

す。あるいは OOB (Out-Of-Band) 情報であると考え、汎用フラグ、割り込み、ステータス信号の

ように扱うこともできます。



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イベント信号には、次のようにさまざまな使用方法が考えられます。

• 無視する

明示的に述べられていない限り、システムはいずれのイベント条件も無視できます。

通常、イベントがアサートされている間も、性能がある程度低下する可能性はあるもののコア

は動作を続けます。

• 割り込みまたは GPIO として使用する

適切な割り込みコントローラーまたは汎用 I/O コントローラーを介してイベント信号をプロ

セッサに接続します。入力されたイベントに対して、システムソフトウェアは必要に応じて自

由に応答できます。

• シミュレーション診断に使用する

イベントは、ハードウェアシミュレーション時に役に立つ場合があります。イベントによっ

て、マスターとスレーブ間の相互運用性の問題点を明らかにしたり、サブシステム間の対話に

おける解釈の誤りを示したりできます。

• ハードウェア診断に使用する

イベントは、ハードウェア診断時にも役立つ場合があります。イベント信号を診断 LED また

はテストポイントに配線したり、 ChipScope™ Pro Analyzer に接続したりできます。

システムが、開発から統合を経てリリースに移行すると共に動作に対する信頼性が高まり、これに

合わせてイベントの必要性は低くなると思われます。

たとえば、開発時のシミュレーションでは、イベントを積極的に監視し、システムが期待どおり動作

していることを確認します。ハードウェア統合に移行してからは、予想外の動作を示したときのみイ

ベントを監視します。完全にテスト済みのシステムでは、イベントを無視しても問題ありません。

注記 : イベント信号は、その記述する状態をコアが検出した時点でアサートされます。つまり、コ

ア内部のレイテンシやバッファリングの方法によっては、イベントを発生させる入力から不確定の

時間の経過後に、イベント信号がアサートされる場合があります。

TLAST イベント

スレーブチャネルの中には、パケット境界を示す TLAST 信号を必要としないものがあります。こ

のような場合、入力される TLAST と、内部のパケット境界の概念の不一致を示す 2 つのイベント

があります。

• TLAST 欠落 : コアの予想に反して TLAST がアサートされない状況

• 予期せぬ TLAST : コアの予想に反して TLAST がアサートされる状況

これらのイベントで問題が発生する可能性があるかどうかはシステムデザインによって異なります。

例として、 CPU のコプロセッサとして FFT コアを使用する場合を考えます。このシステムでは、

パケット形式の DMA エンジンによってデータがコアにストリーム転送されます。

DMA エンジンは、指定された長さの連続したメモリ領域を FFT コアに送信し、パケットの末尾で

適切に TLAST をアサートするように設定できます。システムソフトウェアは、このコプロセッサ

を次に示すいくつかの方法で使用できます。

• 単独変換

も単純な動作モードでは、 FFT コアと DMA エンジンをロックステップ方式で動作させま

す。 FFT コアが N ポイント変換を実行するように設定されている場合、 DMA エンジンは N 個の複素数サンプルからなるパケットを送信するように設定する必要があります。



DSP とワイヤレス IPAXI 機能の導入

ソフトウェアまたはハードウェアのバグによってこの関係が崩れた場合、 FFT コアは TLASTの不一致を検出して、該当するイベントをアサートします。この場合のイベントはエラー状態

を示します。

• グループ変換

通常、 DMA エンジンによって転送される 1 パケットごとに、開始アドレス、転送長、フラグ

を含むディスクリプターが必要です。このようなディスクリプターを生成してエンジンに送信

する動作はホスト CPU の負荷になります。変換サイズが短く、変換回数が多くなると、この

ディスクリプター管理のオーバーヘッドが、 FFT コアに CPU 処理をオフロードするメリット

を上回る可能性があります。

この課題に対する解決策の 1 つが、複数の変換を 1 つの DMA 動作にグループ化する方法で

す。たとえば、 FFT コアを 32 ポイント変換用にコンフィギュレーションしている場合、 CPUは 64 回の変換を 1 回の DMA 動作にまとめることができます。 DMA エンジンは、 64 回の変

換に必要なデータを含む長さ 2048 のサンプルパケットを 1 つのみ生成します。しかし、DMAエンジンが送信するパケットはこの 1 つのみであるため、TLAST が適切にアサートされるのは

後の変換に対するデータのみになります。したがって、グループ化された転送では、 FFT コアが 63 回の「TLAST 欠落」イベントを発生します。このイベント発生は完全に予測された結

果であり、エラー状態を示しているわけではありません。

この例では、グループ転送の通常動作中に予期せぬ TLASTイベントはアサートされません。

TLAST が FFT 変換の末尾に一致しない DMA 転送は行われないはずです。しかし、前述の

単独変換の場合と同じように、ソフトウェアまたはハードウェアのエラーがこのイベントをア

サートする可能性があります。たとえば、グループ化されたパケットの途中で、変換サイズを

誤って変更した場合などにこのエラーが発生します。

• ストリーミング変換

大規模な変換の場合、入力パケット全体を 1 つの連続したメモリ領域に格納するのが困難な場

合があります。

このような場合は、複数のより小さな DMA 転送によって FFT コアにデータを送信する必要

があることがあります。各転送の後に TLAST 信号がアサートされます。 CPU による DMA転送の管理方法によっては、 FFT コア内部のパケット境界の概念と TLAST 信号が一致しない

場合があります。

このような場合、FFT コアはデータ転送中にTLAST 欠落と予期せぬ TLASTイベントの両方を

アサートすることになります。これはすべて想定された結果であり、エラー状態を示している

わけではありません。

DSP とワイヤレス IPAXI 機能の導入

個々の AXI4-Stream スレーブチャネルは、ブロック型またはノンブロック型チャネルのいずれか

に分類されます。

チャネル上でトランザクションを実行している間、コアの動作が禁止される場合、このチャネルを

ブロック型チャネルと呼びます。

たとえば、データチャネルと制御チャネルの 2 つのスレーブチャネルを持つ FFT コアを考えます。

データチャネルは入力データを、制御チャネルは入力データの処理方法 (変換サイズなど) を指示

する制御パケットを転送します。

制御チャネルは、ブロック型またはノンブロック型のいずれにも設計できます。

• ブロック型の場合、コアに制御パケットとデータパケットの両方が存在する場合にのみ変換が

実行されます。



UG761 (v13.3) 2011 年 10 月 19 日


• ノンブロック型の場合は、データパケットだけがあれば変換を実行できます。コアは前回の変

換の制御情報を再利用します。

ブロック型とノンブロック型のインターフェイスの選択に関しては、次のようにいくつかのトレー

ドオフがあります。

一般的には、ブロック型チャネルの簡便さはそのデメリットを上回ります。

注記 : ブロック型とノンブロック型の動作の違いは、与えられたデータと制御情報をコアが使用す

る方法であり、スレーブチャネルの TREADY の駆動方法に直接影響するとは限りません。たとえ

ば、スレーブチャネルに内部バッファーを適用したコアでは、このバッファーに空き領域があると

きに TREADY をアサートする場合があります。

機能ブロック型ノンブロック型

同期化自動

コアはトランザクションに合わせて動

作します。たとえば、1 つの制御パケッ

トと 1 つの入力データパケットによっ

て、 1 つの出力データパケットが生成

されます。

非自動

システム設計者は、制御情報が

データより先にコアに到達する

ような設計が必要です。

シグナリングのオーバーヘッド

若干あり

前回と同じであっても、制御情報を毎

回転送する必要があります。

小限

前回と異なる場合のみ、制御情

報を転送します。

接続単純

ブロック型コアのシステムには必要な

データが必要なときに供給され、自動

同期機能によって制御とデータのパ

ケットは確実に同期が保たれます。

複雑

ノンブロック型のコアでは、シ

ステム内のデータフローと制御

フローをシステム設計者が管理

する必要があります。

リソースの

オーバーヘッド若干あり

ブロック動作を可能とするために、通

常、コアに少数のバッファーおよびス

テートマシンを追加する必要があり

ます。

なし

ノンブロック型の動作には、通

常、リソースの追加は不要です。



第 4 章

ザイリンクス AXI プロトコルへの移行

概要

既存のコアを移行するプロセスでは、既存の I/O 信号を AXI プロトコルの対応する信号にマッピ

ングします。ロジックの追加が必要になる場合もあります。

MicroBlaze™ エンベデッドプロセッサではエンディアンネスが従来のビッグエンディアン

(PowerPC® エンベデッドプロセッサの PLB インターフェイスに対応) から、リトルエンディアン

(ARM® プロセッサの要件および AXI プロトコルに対応) に変更されました。ソフトウェアの移行

に関しては、 66 ページの「IP アップグレードのための CORE Generator の使用法」で説明します。

IP コアの AXI への移行

IP の移行に関して、次のようなガイドラインがあります。

エンベデッド PLBv4.6 IP : エンベデッド IP の移行シナリオとして、次の 3 種類の IP について検討


• ゼロから構築された IP

• 旧バージョンのザイリンクスツールが提供する Create and Import Peripheral Wizard を使

用して作成された IP

• 変更不可であり、既存の PLBv4.6 インターフェイスを用いて現状のまま使用する必要があ

る IP

ゼロから作成した IP については、ここでは取り上げません。 41 ページの「メモリマップ方式 IP の機能の導入とサポート」および ARM 社のウェブサイトに掲載されている仕様書『ARM AMBAAXI Protocol v2.0 Specification』を参照してください。新規の IP は AXI プロトコルに従って設計


ザイリンクスツールの前バージョン (AXI 未対応バージョン) に含まれる Create and ImportPeripheral (CIP) Wizard によって作成された IP は、同ウィザードを再度実行して AXI ベースのテ

ンプレートデザインを作成することで移行できます。あるいは、ソリューションレコード

http://japan.xilinx.com/support/answers/37425.htm 掲載の AXI IP テンプレートによる移行も可能

です。

変更せずに現状を保つ必要がある IP であっても、 AXI-To-PLB ブリッジを使用すればザイリンク

スツール内での処理が可能になります。詳細は、次のセクション「AXI-To-PLB ブリッジ」を参照

してください。

大規模なザイリンクス IP (コネクティビティ IP または Foundation IP と呼ばれる) : 通常、この種の

IP については、 IP 別の資料に移行に関する指示が記載されています。 PCIe、イーサネット、メモ

リコア、シリアル高速 I/O などの IP がこれに含まれます。

DSP IP : この多岐にわたる IP の変換に関する一般的なガイドラインが示されています。




UG761 (v13.3) 2011 年 10 月 19 日


Local-Link インターフェイス : Local-Link はザイリンクスソフトウェアで何世代にもわたって使

用されてきた、 FIFO 方式の汎用ストリーミングインターフェイスです。詳細は、 58 ページの

「Local-Link から AXI4-Stream への移行」を参照してください。

AXI-To-PLB ブリッジ

PLBv4.6 ベースの IP を独自に開発してきたザイリンクスのエンベデッドプロセッサの顧客企業向

けに、AXI-To-PLB ブリッジは既存の IP を AXI ベースのシステムに取り込むメカニズムを提供し

ます。

この AXI4 からプロセッサのローカルバス (PLBv4.6) へのブリッジは、AXI4 トランザクションを

PLBv4.6 トランザクションに変換します。AXI4 側では 32 ビットまたは 64 ビットのスレーブとし

て、 PLBv4.6 側では 32 ビットまたは 64 ビットのマスターとして機能します。

機能ザイリンクス AXI (AXI4 と AXI4-Lite) から PLBv4.6 へのブリッジは、次の機能をサポートする

ソフト IP コアです。

• AXI4、 AXI4-Lite および PLB v.46 (ザイリンクスシンプリフィケーションを適用したもの)

• 同期クロック比 : AXI:PLB=1:1

• AXI および PLB インターフェイスのアドレス幅 : 32 ビット

• AXI および PLB インターフェイスのデータバス幅 : 32 ビットまたは 64 ビット (AXI:PLB=1:1)

• 書き込みおよび読み出しデータのバッファリング

AXI4 スレーブインターフェイス AXI4 スレーブインターフェイス (SI) は次の機能に対応しています。

• AXI4 インターフェイスカテゴリの設定

• 制御 (AXI4-Lite) インターフェイス

• 読み出し /書き込みインターフェイス

• 読み出し専用インターフェイス

• 書き込み専用インターフェイス

• デザインの内部レジスタにアクセスする追加制御インターフェイス

• 1 ～ 256 の INCR バースト

• FIXED タイプの 1 ～ 16 バースト転送

• WRAP タイプの 2、 4、 8、 16 バースト転送

• 幅の狭い転送に対するサポートの設定

• アライメントなしのトランザクション

• バッファリング可能な書き込み転送に対する早期応答

• バッファリング可能な書き込み転送時のエラー /タイムアウト状態を調べるデバッグレジスタ

• パイプライン化する読み出し /書き込みアドレス数 ( 大 2) の設定

• ヌルデータ書き込みストローブに対する割り込み生成

• 先頭および末尾のデータビートを除く、部分データストローブに対する割り込み生成

• 読み出し /書き込み同時動作のサポート



AXI-To-PLB ブリッジ

PLBv4.6 マスターインターフェイス PLBv4.6 マスターインターフェイス (MI) 機能に対応しています。

• パイプライン化する読み出し /書き込みアドレス数 ( 大 2) の設定

• ザイリンクスシンプリフィケーションを適用した PLBv4.6 プロトコル

• 小 1 バイト、 4 ～ 8 バイトまでの単独転送

• 2 ～ 16 データビートの固定長

• ラインサイズ 4 および 8 のキャッシュライントランザクション

• 読み出し 1 回および書き込み 1 回に対するアドレスのパイプライン化

• 読み出し /書き込み同時動作のサポート

• 必要に応じてデータを複製する 32、 64、 128 ビットの PLBv4.6 データバス幅のサポート

AXI-To-PLBv4.6 ブリッジの機能説明図 4-1 は、 AXI-To-PLBv4.6 ブリッジのブロック図です。

• PORT-2 は、 C_EN_DEBUG_REG=1、 C_S_AXI_PROTOCOL=”AXI4”、C_S_AXI_SUPPORTS_WRITE=1 の場合のみ有効です。

• AXI のデータバス幅は 32 および 64 ビット、PLBv4.6 マスターは 32 および 64 ビットのデバ

イスです (例 : C_MPLB_NATIVE_DWIDTH= 32/64)。AXI-To-PLBv4.6 ブリッジは、 PLBv4.6 のデータバス幅として、 32 ビット、 64 ビット、

128 ビットをサポートし、必要ならばデータを複製します。

• AXI トランザクションは AXI スレーブインターフェイス (SI) によって受信された後、

PLBv4.6 バスマスターインターフェイス上の PLBv4.6 トランザクションに変換されます。

• 読み出しおよび書き込みデータはいずれもブリッジ内にバッファリングされます

(C_S_AXI_PROTOCOL=AXI4 の場合)。これは、 AXI と PLBv4.6 プロトコル間に機能の相違

があるためです。具体的には、 AXI プロトコルではマスターがデータフロー量を調整 (スロッ

トル) できるのに対し、 PLBv4.6 プロトコルの PLB マスターはデータフローをスロットルで

きません。

図 4-1 : AXI-To-PLBv4.6 ブリッジのブロック図

PORT 1

PORT 2

AXI4

Registers

PLB

v46

AXI PLBv46 Bridge

AXI4 Lite

Invalid if (C_BRIDGE_AXI_PROTOCOL=”axi4lite”)

OR (C_S0_AXI_SUPPORTS_WRITE=0) OR (C_S0_AXI_DEBUG_REGISTER_EN=0)

Valid only when (C_BRIDGE_AXI_PROTOCOL=”axi4”)

Valid only when (C_BRIDGE_AXI_PROTOCOL=”axi4lite”)

AXI4-PLBv46 Bridge

Bridge Logic

AXILite-PLBv46 Bridge

X12064



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ブリッジには次のような特徴があります。

• PLBv4.6 書き込みトランザクションを開始する前に、AXI ポートからの書き込みデータ入力を

バッファリングします。

• 大バースト長 (16) の PLB 転送 2 回分のデータを格納できる深さ 32x32/64x32 の読み出し

および書き込みデータバッファーをインプリメントします。

• AXI から PLB への読み出し /書き込み同時動作をサポートします。

Local-Link から AXI4-Stream への移行

Local-Link は、ザイリンクス IP コアに広く使用されているアクティブ Low の信号の規格です。こ

れらの信号の多くに AXI4-Stream 内の信号が対応しているため、 AXI4-Stream プロトコルに簡単

に変換できます。

Local-Link の必須信号から AXI4-Stream 信号への対応付け Local-Link には一連の必須信号と、オプションの信号があります。表 4-1 は、Local-Link の必須信

号と AXI4-Stream プロトコル信号との対応表です。

• クロックおよびリセット信号は、移行対象のインターフェイスの該当するクロックおよびリ

セット信号に直接対応付けることができます。ARESETN 信号を使用しない IP コアもあります

が、その場合は別のシステムリセット信号を使用できます。

表 4-1 : Local-Link の必須信号

信号名方向内容対応する AXI4-Stream

信号

CLK 入力クロック : すべての信号は、このク

ロックに同期します。

ACLK

RST_N 入力リセット : リセットがアサートされ

ると、制御信号がディアサートされ

ます。

ARESETN

(または、その他

のリセット )

DATA ソースから宛先データバス : フレームデータはこの

バスを通して送信されます。

TDATA

SRC_RDY_N ソースから宛先ソース Ready : ソースのデータ送信

準備が整ったことを示します。

TVAILD

DST_RDY_N 宛先からソースデスティネーション Ready : シンク

のデータ受信準備が整ったことを示

します。

TREADY

SOF_N ソースから宛先フレームの開始 : フレームの先頭

ビートを示します。

<なし >

EOF_N ソースから宛先フレームの終了 : フレームの終

ビートを示します。

TLAST

CLK 入力クロック : すべての信号は、このク

ロックに同期します。

ACLK



Local-Link から AXI4-Stream への移行

• AXI4-Stream の TDATA 信号はオプションです。 Local-Link では DATA 信号が必須であるた

め、Local-Link から AXI4-Stream に変換されたインターフェイスでも TDATA 信号を生成する

必要があると考えられます。

• ソースおよび宛先の Ready はアクティブ Low の信号です。これらの信号はアクティブ Highの信号に反転することで TVALID および TREADY 信号に変換できます。

注記 : TREADY 信号はオプションです。インターフェイスを変換する場合、この信号を使用す

ることを前提としています。

• EOF_N はフレームの終端を示すためのアクティブ Low の信号です。この信号は反転すること

でオプションの TLAST に直接接続できます。

• SOF_N には、 AXI4-Stream プロトコル内に直接対応付けられる信号がありません。フレーム

は必ず TLAST (またはリセット ) 検出後の初の有効なビートから開始されるため、その先頭

は明示的に示さなくてもわかります。

このため、インターフェイスにこの信号は不要になりました。この信号を TUSER フィールド

に印加してもかまいません。

図 4-2 は、単一 Local-Link の一般的な波形です。

次の図から、フロー制御信号 (SRC_RDY_N および DST_RDY_N) がデータフローをどのように制御

しているかがわかります。また、SOF_N と EOF_N 信号がデータパケットのフレームを規定してい

る方法も確認してください。

図 4-3 は、 AXI4-Stream によって同じタイプのトランザクションを処理する場合を示したもので

す。 Local-Link との顕著な差異は、フレーム開始が示されるようになり、その機能を担っていた

SOF 信号が削除された点のみであることに注目してください。

図 4-2 : 単一 Local-Link の波形

CLK

SOF_N

EOF_N

SRC_RDY_N

DST_RDY_N

DATA[63:0]

X12043

P0 P2 P3 P4 P5P1

図 4-3 : AXI4-Stream の波形

ACLK

TLAST

TVALID

TREADY

TDATA P0 P1 P2 P3 P4 P5X12042



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Local-Link のオプション信号から AXI4-Stream 信号への対応付け

表 4-2 は、Local-Link のオプション信号の中から使用頻度の高いものについて、AXI4-Stream への

対応をまとめたものです。

• この表に示していないオプション信号は、いずれも TUSER 信号を使用して送信する必要があ

ります。

• Local-Link で SOP_N および EOP_N 信号が使用されることはまれです。これらの信号は、

SOF/EOF 信号に粒度を付加します。これらの信号が必要な場合は、 TUSER フィールド内に作

成する必要があります。

• REM 信号はパケットの残りの部分を指定します。AXI4-Stream で TLAST = 1 の場合、パケッ

ト内の終バイトの位置を示すために TKEEP バスがディアサートされることがあります。

• ソース中断信号 SRC_DSC_N はソース側から早期にトランザクションを終了するためのメカ

ニズムです。この機能は、 TUSER フィールドを使用して実現できます。ソースデバイスは

TLAST 信号も印加する必要があります。

• 宛先側からの中断については、AXI4-Stream プロトコル側に対応するネイティブ機能がありま

せん。 TUSER は常にソースデバイスから送信されるため、この機能には使用できません。し

たがって、 AXI4-Stream には規定されていない、専用のサイドバンド信号を使用します。この

ような信号は、 AXI4-Stream には含まれないと考えられます。

• CH インジケーターは、スレッド ID (TID) に対応付けることができます。パリティまたは何ら

かのエラーチェックに使用するリソースとしては TUSER が適です。

Local-Link IP のバリエーション

Local-Link にはいくつかのバリエーションがあり、注意が必要です。

• 一部アクティブ High の信号を使用するものがあります。 AXI4-Stream もアクティブ High の信号を使用するため (ARESETN を除く )、このような変形例では移行後も極性が変わりません。

• 独自の Local-Link 信号を作成するユーザーもいます。これらの信号は Local-Link 仕様には定

義されていません。

表 4-2 : Local-Link のオプション信号から AXI4-Stream 信号への対応付け

信号名方向内容対応する AXI 信号

SOP_N ソースから宛先パケット先頭 : フレーム内のパケット

指定

TUSER

EOP_N ソースから宛先パケット終端 : フレーム内のパケット

指定

TUSER

REM ソースから宛先データの余りを示すバス : 有効データ

と無効データの境界指定

TKEEP

SRC_DSC_N ソースから宛先ソース中断 : ソースデバイスがフレー

ムを中断したことを示します。

TUSER

DST_DSC_N 宛先からソース宛先中断 : 宛先デバイスがフレームを

中断したことを示します。

<なし >

CH ソースから宛先チャネルバス番号 : チャネルまたは宛

先 ID を指定するために使用します。

TID

PARITY ソースから宛先パリティ : データバス全体にわたって

計算したパリティを含みます。

TUSER



IP 移行における System Generator の使用法

• 信号がソースから宛先に送信されるものの場合、移行先としては TUSER が適しています。

• 信号が宛先からソースに向かう場合は、TUSER その他の AXI4-Stream 信号はいずれも使用

できません。このような場合には、宛先からソースに信号を戻す別の AXI4-Stream インター

フェイスを作成する方法が推奨されます。このインターフェイスではオプションの AXI4-Stream 信号の大部分を使用しません。使用するのは TVALID と TUSER 信号のみです。

Local-Link に関する参考文献

Local-Link の資料は、次のウェブサイトから入手できます。

http://japan.xilinx.com/products/design_resources/conn_central/locallink_member/sp06.pdf

IP 移行における System Generator の使用法

DSP および PLBv4.6 いずれの IP も、 System Generator ソフトウェアを使用した移行が可能です。

System Generator for DSP IP の AXI への移行 AXI IP を使用するために System Generator for DSP によるデザインを移行する場合、一般的な考

慮事項がいくつかあります。ここでは、これらの重要な項目について詳細を述べ、移行プロセスの

概要を示します。各 IP 固有の移行に関する詳細については、それぞれのデータシートを参照して

ください。

リセット

System Generator では、非 AXI IP のリセット信号はアクティブ High です。 AXI IP 一般および

System Generator 内のリセット信号にはアクティブ Low の aresetn が使用されます。したがっ

て、 AXI と非 AXI の IP の両方を 1 つのリセット信号でリセットするには、 System Generator の「Inverter」ブロックが必要になります。

aresetn 信号は内部レジスタにラッチされるため、Low パルスは少なくとも 2 サイクル必要です。

また、 aresetn は常に aclken よりも優先されます。

クロックイネーブル

System Generator では、クロックイネーブルとして非 AXI IP および AXI IP のいずれに対しても

アクティブ High 信号を使用します。System Generator の AXI IP ではアクティブ High のクロック

イネーブル aclken を使用します。

TDATA

AXI プロトコルでは、データは 1 つの TDATA 入力ストリームに統合されます。これによって、

CORE Generator 内の DSP IP の上位ポートとの一貫性が保たれます。データポートの接続を容

易にするために、System Generator のブロックビューでは TDATA が個々のポートに分解して表示

されます。




UG761 (v13.3) 2011 年 10 月 19 日


図 4-6 に、この例の AXI Complex Multiplier ブロックを示します。

ポートの順序

非 AXI と AXI の IP、たとえば複素乗算器の 3.1 (非 AXI) と 4.0 (AXI) では、ブロック上の実数お

よび虚数ポートの表示順序が上下逆になります。したがって、 AXI ブロックをデータパスに接続

するときは、誤って交差させないように注意が必要です。図 4-5 にポート信号の例を示します。

図 4-4 : AXI Complex Multiplier ブロック

図 4-5 : ポート信号の例



FSL (高速シンプレックスリンク) から AXI4-Stream への移行

レイテンシ

System Generator の AXI IP では、非 AXI IP とはレイテンシの扱い方が異なります。非 AXI IP では、 GUI のオプションを使用するか、 maximum performance オプションに -1 を指定することで

直接レイテンシを規定できます。これに対して AXI IP のレイテンシの場合は、 Automatic または

Manual のいずれかを指定します。

• Automatic が maximum performance オプションの -1 に相当します。

• レイテンシを手作業で設定する場合は、 AXI ブロックの Minimum Latency と呼ばれるパラ

メーターを使用します。ブロック型のモードではシステムにバックプレッシャーがある場合、

レイテンシは指定した小レイテンシよりも大きくなるためです。ノンブロック型の AXI コンフィギュレーションの場合、レイテンシは必然的に決定します。

出力幅の仕様

System Generator では出力ワード幅の仕様が、非 AXI と AXI の IP で異なります。非 AXI IP では、出力の上位ビット (MSB) と下位ビット (LSB) の両方を指定する必要があります。一方、

AXI IP では出力幅 (全体の幅) のみ指定すれば、 2 進数の小数点位置は自動的に判断されます。出

力の丸め動作は、非 AXI と AXI の IP で同様です。

System Generator における PLBv4.6 インターフェイスの移行

System Generator では、既に PLBv4.6 インターフェイスが含まれているデザインの移行が容易で

す。11 ページの図 2-1 に示すように、プロセッサコア (pcore) を生成する前に EDK プロセッサブロックで AXI4 インターフェイスを選択します。

プロセッサインポートモードを使用する場合、[Bus Type] は灰色表示となり、入力できません。こ

れは、インポートする MicroBlaze™ プロセッサに使用されているバスを System Generator が自動

的に検出し、適切なインターフェイスを適用するためです。 System Generator へのインポートを実

行する前に、 AXI4 インターフェイスを備えた MicroBlaze プロセッサを含む新規の XPS プロジェ

クトを作成する必要があります。

FSL (高速シンプレックスリンク) から AXI4-Stream への移行

FSL (高速シンプレックスリンク ) ペリフェラルを AXI4-Stream ペリフェラルに変換する場合に検

討すべき項目がいくつかあります。移行が必要となる対象は次のとおりです。

• スレーブ FSL ポートから AXI4-Stream スレーブインターフェイスへ

• マスター FSL ポートから AXI4-Stream マスターインターフェイスへ

次の表は、マスター FSL およびスレーブ FSL から AXI4-Stream 信号への変換表です。

マスター FSL から AXI4-Stream 信号への対応付け表 4-3 に、 AXI4-Stream 信号の対応付けを示します。

表 4-3 : AXI4-Stream 信号の対応付け

信号方向 AXI 信号方向

FSL_M_Clk 出力 M_AXIS_<Port_Name>ACLK 入力

FSL_M_Write 出力 M_AXIS_<Port_Name>TVALID 出力

FSL_M_Full 入力 M_AXIS_<Port_Name>TREADY 入力



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スレーブ FSL から AXI4-Stream 信号への対応付け表 4-4 に、 FSL から AXI4-Stream 信号への対応付けを示します。

スロットルの相違点 FSL と AXI4-Stream ではスロットルの方法に、次のような根本的な相違があります。

• AXI_M_TVALID 信号は、いったんアサートすると AXI_TREADY 信号によって転送が完了す

るまでディアサートできません。ただし、 AXI_TREADY は、 AXI4-Stream スレーブからの要

求があれば、常にアサートおよびディアサートできます。

• FSL の場合、 FSL_Full および FSL_Exists 信号がインターフェイスの状態 (スレーブがフ

ルかどうかやマスターに有効なデータがあるかどうかなど) を示します。

• FSL マスターは、書き込みを実行する前に、 FSL スレーブの FSL_Full 信号の現在の状態を

確認することで、スレーブが転送を受信できるかどうかを確認します。

• AXI4-Stream のマスターの場合は、転送が開始されてからのみ、 AXI_S_TREADY の状態を使

用できます。

MicroBlaze プロセッサには、 FSL インターフェイスの現在の状態を確認する FSL テスト命令があ

ります。 AXI4-Stream においてこの命令を動作させるために、 MicroBlaze の AXI4-Stream マス

ターインターフェイスは、それぞれに出力保持レジスタとして機能する 32 ビットのデータフリッ

プフロップ (DFF) を備えています。

MicroBlaze は put fsl 命令を実行する際、この DFF に書き込みます。 MicroBlaze 内の AXI4-Stream ロジックは、 AXI4-Stream に許可されるとただちに値を DFF から外部の AXI4-Stream スレーブデバイスに転送します。 AXI4-Stream の TREADY/TVALID 信号を確認する代わりに、 FSLのテスト命令によって DFF に有効なデータが格納されているかどうかを確認します。これは、こ

の目的に AXI_S_TREADY 信号を直接使用できないためです。

この 32 ビット DFF の追加によって、現在の FSL 命令のすべてが AXI4-Stream 上でもシームレス

に動作します。 FSL から AXI4-Stream への変換にソフトウェアの変更は必要ありません。

下位互換性を確保するために、MicroBlaze プロセッサは通常のメモリマップ方式 AXI インターフェ

イスが AXI4 向けに構成されている場合でも、引き続き FSL インターフェイスをサポートします。

これを可能とするのが、独立した MicroBlaze コンフィギュレーションパラメーター

(C_STREAM_INTERCONNECT) であり、このパラメーターに基づいてストリームインターフェイ

スを AXI4-Stream あるいは FSL のいずれとすべきかを判断しています。

FSL_M_Data 出力 M_AXIS_<Port_Name>TDATA 出力

FSL_M_Control 出力 M_AXIS_<Port_Name>TLAST 出力

表 4-3 : AXI4-Stream 信号の対応付け (続き)


表 4-4 : FSL から AXI4-Stream 信号への対応付け


FSL_S_Clk 出力 S_AXIS_<Port_Name>ACLK 入力

FSL_S_Write 入力 S_AXIS_<Port_Name>TVALID 入力

FSL_S_Full 出力 S_AXIS_<Port_Name>TREADY 出力

FSL_S_Data 入力 S_AXIS_<Port_Name>TDATA 入力

FSL_S_Control 入力 S_AXIS_<Port_Name>TLAST 入力



DSP IP で AXI4-Stream を使用するための HDL デザインの移行


DSP IP で AXI4-stream インターフェイスを使用する際には、それによってフィルターまたは FFTなどの DSP 機能つまり信号処理動作が変化しないようにする必要があります。しかし、 DSP IP に入力されるデータのシーケンスが変わると、その DSP IP からの機能出力も著しく変化する可能性

があります。たとえば、時分割多重化 (TDM) された入力データストリームにおいて 1 サンプル分

のシフトが発生しただけでも、すべての TDM データに誤った結果が出力されます。

AXI4-Stream インターフェイスを備えた DSP IP を使用するための HDL デザインの移行を容易に

するために、ここでは一般的な検討課題を示します。

• 各 DSP IP 固有の移行に関する指示

• デモテストベンチ

• IP アップグレードのための CORE Generator の使用法

• レイテンシの変更

• 割り当て済みポートの AXI4-Stream インターフェイスへのマップ

各 DSP IP 固有の移行に関する指示

各 IP のデータシートには、その IP 固有の移行に関する詳細な指示が記載されていますが、ここで

はそれらの概要を記載します。特定の IP を移行する前に、その IP のデータシートの「AXI4-Streamに関する考慮事項」および「旧バージョンからの移行」の項を確認してください。図 4-6 に例を示

します。

デモテストベンチ

コアの移行をサポートするために CORE Generator ではテストベンチ例を生成できます。生成され

たテストベンチは、 CORE Generator プロジェクトディレクトリの下の demo_tb ディレクトリ内

に保存されます。このテストベンチは、生成されたコアをインスタンシエートし、DSP IP が AXI4-stream インターフェイスと共にどのように動作するかを簡単な例で示します。これは、コアを実行

する単純な VHDL テストベンチです。

ソースコードは CORE Generator 出力ディレクトリ内にある 1 つの VHDL ファイル

demo_tb/tb_<component_name>.vhd です。

図 4-6 : IP データシートの例



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ソースコードには詳細なコメントが記載されています。デモテストベンチはコアの入力信号を駆

動して、 AXI4-Stream インターフェイスを備えたコアの機能と動作モードの実行例を示します。生

成されたテストベンチの詳細な使用法は、各 IP データシートのデモテストベンチに関するセク

ションを参照してください。

図 4-7 に、 demo_tb ディレクトリの構造を示します。

IP アップグレードのための CORE Generator の使用法

CORE Generator が使用可能であれば、そのコアアップグレード機能を使用して既存の XCO ファ

イルを旧バージョンのコアから新バージョンにアップグレードできます。 FIR Compiler v6.0、Fast Fourier Transform v8.0、 DDS Compiler v5.0、 Complex Multiplier v4.0 などの DSP IP コアに

は、 XCO パラメーターを旧バージョンのコアからアップグレードする機能があります。図 4-8 にCORE Generator のアップグレード機能を示します。

注記 : アップグレードのメカニズムだけでは、新バージョンと互換性のあるコアは作成されませ

ん。アップグレード機能は、パラメーターを旧バージョンと等価になるよう選択するのみです。

AXI4-Stream インターフェイスを使用するには、デザイン内のコアのインスタンシエーションも更

新する必要があります。アップグレード機能は、以前の XCO ファイルのバックアップも作成しま

す。生成された出力は、 CORE Generator プロジェクトの /tmp フォルダーに保存されます。

レイテンシの変更

個々の AXI4-Stream スレーブチャネルは、ブロック型またはノンブロック型チャネルのいずれか

に分類されます。チャネル上でトランザクションを実行している間、コアの動作が禁止される場合、

このチャネルをブロック型チャネルと呼びます。通常、 DSP IP の AXI4-Stream インターフェイス

のレイテンシは、ノンブロッキングモードでは一定に、ブロッキングモードでは可変になります。

デザイン移行時のエラーを回避するために、 IP データシートの「Latency Changes」および

「Instructions for Minimum Change Migration」のセクションを参照してください。

図 4-7 : demo_tb ディレクトリの構造

図 4-8 : CORE Generator のアップグレード機能




割り当て済みポートの AXI4-Stream インターフェイスへのマップ

各 DSP IP のデータシートには、以前のバージョンと新のバージョンのコアについて、ポート名

の変更、ポートの追加と廃止予定、および極性の変更をまとめた表が掲載されています。注目すべ

き変更点は次のとおりです。

• リセット : DSP IP の AXI4-Stream インターフェイスのリセット信号 aresetn はアクティブ

Low であり、2 クロックサイクル以上アサートする必要があります。このリセット信号は常に

クロックイネーブル信号の aclken よりも優先されます。

したがって、既存の IP インスタンシエーションのリセット入力を、 1 クロックサイクル以上

のアクティブ High 信号 SCLR から、 2 クロックサイクル以上のアクティブ Low のリセット

入力に変更する必要があります。

• 入力および出力 TDATA ポートの構造 : AXI 仕様では、データを単一の TDATA 入力ストリー

ムに統合することを求めています。視覚的に把握しやすくするために、 IP GUI の IP シンボル

やインプリメンテーションの詳細タブに TDATA の構造を表示できます。また、 IP のインスタ

ンシエーションを容易にするために、デモテストベンチの例にも TDATA 構造の信号の接続方

法および機能面からの信号の分割方法が示されています。デモテストベンチでは、シミュレー

ション時に波形を見やすくするために、 TDATA フィールドにエイリアスを割り当てています。

図 4-9 に、 TDATA ポートの構造を示します。

図 4-9 : TDATA ポートの構造



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AXI 移行におけるソフトウェアツールに関する考慮事項 (エンディアンの反転)

MicroBlaze™ の PLBv4.6 に基づくビッグエンディアンシステムを AXI ベースのリトルエンディ

アンシステムに変換する場合、ソフトウェアフローへの影響に配慮する必要があります。ここで

は、このようなデザイン向けのソフトウェア開発における一般的な考慮事項を解説します。

AXI4 の場合も、ザイリンクスソフトウェア開発キット (SDK) のソフトウェアツールのフローは

変わりません。IDE および下位のソフトウェアツールは MicroBlaze プロセッサインターフェイス

を自動的に検出し、使用する適切なオプションを推定します。

たとえば、SDK で管理するビルドでボードサポートパッケージやユーザーアプリケーションを構

築すると、コンパイラのフラグ -mlittle-endian が自動的に追加されます。ただし、コマンド

ラインから直接 MicroBlaze GNU コンパイラを呼び出す場合は、明示的にこのオプションを付加す

る必要があります。

Libgen、XMD、その他のコマンドラインソフトウェアツールは、エンディアンネスを考慮したう

えで出力を生成し、プロセッサシステムと対話します。さらに、デザインに使用されている AXIエンベデッド処理 IP に適切なドライバーが関連付けられます。これには、MicroBlaze v8.00.a の更

新された CPU ドライバーも含まれます。

ただし、 Xilinx Platform Studio IDE は、 AXI ベースのデザイン向けのボードサポートパッケージ

またはユーザーアプリケーションの作成には対応していません。代わりに SDK を使用するか、コ

マンドラインから直接ソフトウェアツールを起動してください。

MicroBlaze のビッグエンディアンシステム向けに作成されたエンドユーザーアプリケーション

であっても、コードがエンディアンネスの影響を受けないものであれば、小限の変更、またはまっ

たく変更なしに同等のリトルエンディアンシステムで動作させることができます。ハードウェア

の移行が完了後、ハードウェアデザインの更新と同じ手法によって、ソフトウェアアプリケーショ

ンを移行します (推奨手順は SDK のオンラインヘルプを参照)。 API が変更された場合、 OS のラ

イブラリおよびドライバー用のボードサポートパッケージ関数に対するユーザーアプリケーショ

ン内の呼び出しを変更する必要があります。

ユーザーコード、カスタムドライバー、その他のコードは、ビッグエンディアンまたはリトルエンディアン形式によるデータ表現の影響を受ける場合、再作成が必要になる可能性があります。

ビッグエンディアンからリトルエンディアンへの移行時の一般的ガイドライン

次に MicroBlaze のビッグエンディアン形式で使用されているソフトウェアフローやコードを、リ

トルエンディアンのデザインに移行する場合に考慮すべき一般的なガイドラインを示します。

1. エンディアンネスの影響を受けやすいソフトウェアの場合は状況を的確に把握してください。

メモリ、ファイル、ストリームとの間で読み出しまたは書き込みを実行する場合は、特に注意

が必要です。

2. MicroBlaze の PLBv4.6 ビッグエンディアンシステム上で動作する既存のソフトウェアには

変更が必要な場合があります。

a. XPS ソフトウェアフローは AXI をサポートしていないため、 SDK を使用する必要があ

ります。

b. SDK では、新しい AXI ハードウェアハンドオフのインポート、新しいボードソフトウェ

アパッケージの作成、ソフトウェアアプリケーションのインポートを実行します。



データタイプとエンディアンネス

c. 必要に応じてドライバー呼び出しを変更し、ユーザーコードがエンディアン変更の影響を

受けないことを確認します。ユーザー開発のドライバーは、動作がエンディアンネスの影

響を受ける場合、再作成が必要となる可能性があります。

d. コマンドラインから GNU ツールを実行して makefile を作成する場合、適切なコンパイ

ラフラグ mlittle-endian を使用する必要があります。

3. MicroBlaze のリトルエンディアンとビッグエンディアンソフトウェアには互換性がありま

せん。

a. データ表現のエンディアンネスが異なるオブジェクトファイル (.o) およびライブラリを、

混在させないでください。

b. 互換性が確認されている場合を除き、ドライバーを混在させないでください。

c. ビッグエンディアンシステム用に作成された ELF ファイルを、リトルエンディアンシステム上で使用しないでください (その逆も同様)。

d. 生成されたザイリンクスデータファイルがシステム内のエンディアンネスの影響を受け

る場合は (たとえば、 ELF ファイルなどのブロック RAM データを含む BIT ファイルな

ど) 使用しないでください。

e. ブロック RAM の初期化とデータ共有の設定は、マスターのエンディアンネス要件に合わ

せる必要があります。

f. エンディアンネス (ファイル内のバイト順) の影響を受ける、旧アプリケーションデータ

ファイルは使用しないでください。

g. MicroBlaze のエンディアンネスに注意を払い、ソフトウェアコードを適切に作成してく

ださい。

h. ビッグエンディアンとリトルエンディアンのマスター間でデータを交換する場合、ユー

ザーアプリケーションコードおよびドライバー (または、いずれか一方) によってデータ

のバイト順を操作し、相互運用性を確保する必要があります。

下の表は、 MicroBlaze が各種データの表現にビッグエンディアンまたはリトルエンディアンを使

用する場合のデータ構成をまとめたものです。この表は、『MicroBlaze プロセッサリファレンスガイド』 (UG081) を基に作成されました。このリンクは、付録 C 「その他の資料」にも記載されてい

ます。

データタイプとエンディアンネス

MicroBlaze がデータ表現にビッグエンディアンまたはリトルエンディアンいずれの形式を使用す

るかは、パラメーター C_ENDIANNESS で指定します。 MicroBlaze™ プロセッサのハードウェアが

サポートするデータタイプは、ワード、ハーフワード、バイトです。反転ロードおよび反転スト

ア命令の LHUR、 LWR、 SHR、 SWR を使用すると、表の「バイト反転オーダー」に示したように、

データ内のバイトが反転されます。

表 4-5 ～ 70 ページの表 4-7 に、各データタイプのビットおよびバイト構成を示します。

表 4-5 : ワードデータタイプのビットおよびバイト構成

ワードデータタイプ値

ビッグエンディアンバイトアドレス n n+1 n+2 n+3

ビッグエンディアン上位/下位バイト上位バイト下位バイト

ビッグエンディアンバイト順 n n+1 n+2 n+3

ビッグエンディアンバイト反転順 n+3 n+2 n+1 n


http://www.xilinx.com/cgi-bin/docs/rdoc?l=en;v=13.3;d=mb_ref_guide.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?l=en;v=13.3;d=mb_ref_guide.pdf


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リトルエンディアンバイトアドレス n+3 n+2 n+1 n

リトルエンディアン上位/下位バイト上位バイト下位バイト

リトルエンディアンバイト順 n+3 n+2 n+1 n

リトルエンディアンバイト反転順 n n+1 n+2 n+3

ビットラベル 0 31

上位ビット /下位ビット上位ビット下位ビット

表 4-6 : ハーフワードデータタイプ

ハーフワードデータタイプ値

ビッグエンディアンバイトアドレス n n+1

ビッグエンディアン上位/下位バイト上位バイト下位バイト

ビッグエンディアンバイト順 n n+1

ビッグエンディアンバイト反転順 n+1 n

リトルエンディアンバイトアドレス n+1 n

リトルエンディアン上位/下位バイト上位バイト下位バイト

リトルエンディアンバイト順 n+1 n

リトルエンディアンバイト反転順 n n+1



表 4-7 : バイトデータタイプ

バイトアドレス n



表 4-5 : ワードデータタイプのビットおよびバイト構成 (続き)



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ハイエンドの検証ソリューション

多くのサードパーティ企業が (Cadence Design Systems、 ARM、 Mentor Graphics、 Synopsys など

の各社)、システムレベルの検証およびシステムレベルデザインの性能を調整する機能を持つツー

ルを提供しています。 AXI ベースの大規模システム設計において、可能な限り高度な検証および性

能が必要とされる場合は、これらのサードパーティツールを使用することを推奨します。



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第 5 章

AXI システムの最適化の検討事項とヒント

AXI ベースのザイリンクス IP、サードパーティ提供の IP、およびユーザー IP には、システムのサ

イズ、 Fmax、スループット、レイテンシ、使いやすさ、デバッグ容易性などを調整する、多様な

コンフィギュレーションオプションやデザイン上の選択肢があります。 IP デザインに関連する判

断とシステムアーキテクチャも、システムのエリアおよび性能に影響を与えます。 AXI ベースの

システムは、小規模な Spartan® や Artix® クラスのデザインから、非常に大規模で高性能な Virtex®

デザインまでを対象として幅広くソリューションを提供しなければならないことから、AXI IP およ

びシステムのコンフィギュレーションに関する選択の幅はきわめて広くなります。

この章では、 IP デザインとシステムコンフィギュレーションの適化に役立つ情報や概念を解説

します。ある属性に対する適化がほかの属性と競合するために、両者のトレードオフによってバ

ランスを取る必要が生じることもあります。たとえば、パイプラインの追加によってタイミングを

改善しようとすると、エリアに悪影響を与える場合などです。

74 ページの表 5-1 および 76 ページの表 5-2 に、AXI インターコネクトと IP の各種機能、コンフィ

ギュレーションパラメーター、適化のオプションそれぞれが与える影響を、さまざまな判断基準

別にまとめています。各判断基準における影響は、好ましいものから好ましくないものへ、適

(++)、好ましい (+)、中立 (0)、好ましくない (-)、不適 (--) というスケールで示しています。 IP およびシステムのデザインでは、アプリケーションに必要な属性を大化すると同時に負のトレード

オフを小化するように、システムのアーキテクチャ設計、適化、および診断時にこれらの表を

活用してください。

この章で説明する適化のオプションやストラテジをより理解するには、AXI のプロトコル、『AXIインターコネクト IP データシート』 (DS768)、XPS ツールの一般的な使用方法を身に付けておく必

要があります。このリンクは、付録 C 「その他の資料」にも記載されています。





74 japan.xilinx.com UG761 (v13.3) 2011 年 10 月 19 日

表 5-1 : AXI インターコネクトの最適化と機能への影響

機能コンフィギュレーション

サイズ

/エリア

タイ

ミング

/Fm

ax

スル

ープ

ット

レイテ

ンシ

使いや

すさ

/柔軟性

デバ

ッグ容

易性

注意事項

クロックドメイン変換

( オプション、

デフォルト = OFF)

同期クロック変換 - + 0 - + 0 同期クロック変換には、複数のサイクルからなる複雑なタイミ

ング仕様を必要とします ( コアレベル UCF は AXI インターコ

ネクト TCL によって自動的に生成 )。

非同期クロック変換 -- + 0 -- ++ 0 非同期クロック変換には深さ 32 ビットの FIFO が使用されま

す。通常は非同期変換よりも同期変換を推奨します。

幅変換 ( オプション、デフォルト = OFF)

ダウンサイザー -- -- -- - + 0 サイズコンバーターはマルチスレッドをサポートしません。

ID が変更された場合、前の ID のトランザクションが完了する

までコンバーターはストールします。アップサイザー -- - - - + 0

AXI4 からのエンドポイン

トスレーブプロトコル変換 ( オプション、デフォルト = OFF)

AXI4-Lite 0 0 -- 0 + ++ AXI3 コンバーターはマルチスレッドをサポートしません。 ID が変更された場合、前の ID のトランザクションが完了するま

でコンバーターはストールします。 AXI3 コンバーターには、

AXI4 の長いバーストを AXI3 の大長 16 のバーストに分割処

理するロジックも必要です。このロジックによってサイズとレ

イテンシが増加します。

AXI3 - - - - 0 0

接続モード

共有アクセス共有データ ++ 0 -- 0 + ++

クロスバー - スパース ( デフォルト )

0 + + 0 0 0

クロスバー - 完全接続 -- - + 0 0 0

ID スレッド処理

単一スレッド + + 0 0 + + マスターが ID を使用しないと宣言した場合、またはインター

コネクトが明示的に単一スレッドモードに設定された場合に

適用されます。共有アドレス共有データ (SASD) モード、サイ

ズ変換、またはプロトコル変換などのコンフィギュレーション

設定によって、使用モードとして自動的に単一スレッドモー

ドが適用される場合があることに注意してください。

複数スレッドのサポート 0 0 + 0 0 - 使用スレッド数が増えると共に読み出しの順序変更または読み

出しインターリーブが発生する可能性が高くなり、デバッグが

より困難になります。

発行 / 受け入れ数1 ( デフォルト ) + + - 0 + +

2, 4, 8, 16, 32 - 0 + - 0 -

凡例 : 「++」 = 適、「+」 = 好ましい、「0」 = 中立、「-」 = 好ましくない、「--」 = 不適




データパス幅32 ( デフォルト ) + + - 0 0 0

64, 128, 256, 512, 1024 -- - ++ 0 0 0

レジスタスライス ( オプション、


タイプ 7 ( 軽量 ) - ++ - - + 0 AXI インターコネクトには、インターコネクトのコンフィギュ

レーションに応じて自動的にレジスタスライスのタイプを選

択する「タイプ 8」のレジスタスライスが追加されました。

タイプ 8 の使用を推奨し、それ以外のタイプを優先するのは正

当な理由がある場合のみとしてください。

タイプ 1 ( レジスタ完全装備 )

-- ++ 0 - + 0

タイプ 8 ( 自動 ) - ++ 0 - + 0

フロアプラン ( オプション、デフォルト = OFF)

IP ブロックおよびサブモ

ジュール ( または、いずれか

一方 ) のフロアプラン

0 + 0 0 -- 0

データパス FIFO ( オプション、


SRL - 0 + - 0 0 SRL FIFO の深さは 32 です。

BRAM -- 0 ++ - 0 0 BRAM FIFO の深さは 512 です。 FIFO 占有に応じてバースト

転送が可能になるまで AWVALID/ARVALID を遅延させる BRAM FIFO の追加オプションを使用することで、レイテンシ

は増加するもののスループットを向上できます。

アービトレーション優先順

位 ( オプション、

デフォルト = ラウンドロビン )

ラウンドロビンよりも優先さ

れる固定優先順位

0 0 0 + - 0 各マスターには、デフォルト優先度のレベル 0 を持つマスター

よりも優先される、より高い固定優先度を割り当てることがで

きます。デフォルト優先度 0 に設定されたマスターには共通の

ラウンドロビン優先度が与えられます。

AXI ChipScope モニター

( オプション、


ON - - 0 0 0 ++

AXI ハードウェアプロトコ

ルチェッカー ( オプション、


ON - - 0 0 0 ++

表 5-1 : AXI インターコネクトの最適化と機能への影響 (続き)


サイズ

/エリア

タイ

ミング

/Fm

ax

スル

ープ

ット

レイテ

ンシ

使いや

すさ

/柔軟性

デバ

ッグ容易性

注意事項

凡例 : 「++」 = 適、「+」 = 好ましい、「0」 = 中立、「-」 = 好ましくない、「--」 = 不適




表 5-2 : AXI エンドポイント IP の最適化と機能への影響


サイズ

/エリア

タイ

ミング

/Fm

ax

スル

ープ

ット

レイテ

ンシ

使いや

すさ

/柔軟性

デバ

ッグ容易性

注意事項

IP プロトコル

AXI4-Lite ++ 0 - 0 + ++ AXI インターコネクトは本来 AXI4 に基づいて開発されていま

す。新規デザインでの AXI3 プロトコルの使用は推奨されてい

ません。AXI4 0 0 0 0 0 0

狭いバーストのサポート

ON ( デフォルト ) -- - - - 0 0 AXI マスター IP が明示的に OFF と指定しない限り、狭いバー

ストのオプションは ON と見なされます。ザイリンクスの AXI マスター IP は通常狭いバーストを使用しないため、 OFF を指定してください。

OFF ( 推奨 ) 0 0 0 0 0 0

スレッド処理

スレッドを使用しないか、

単一スレッドのみを発行+ + 0 0 + + 複数の異なる AXI スレーブエンドポイントを宛先としたトラ

ンザクションが混在する場合に単一スレッドを使用すると、

AXI インターコネクト内のデッドロック防止ロジックによっ

てストールが発生する可能性があります。複数スレッドを発行 0 0 + 0 0 -

トランザクションの

パイプライン処理機能

1 + + - 0 + + 多数のトランザクションのパイプライン処理中に新たにパイプ

ライン処理されるトランザクションでは、レイテンシが長くな

る場合がありますが、スループットが向上する可能性がありま

す。パイプライン処理するトランザクションが多すぎると、行

頭ブロッキングが発生する可能性があります。

> 1 ～大 32- 0 + 0 0 0

データパス幅

32 + + - 0 0 0 ネイティブデータパス幅は、アプリケーションの性能要件を

満たす範囲で小にしてください。このとき、システム内での

サイズ変換を低限に抑えるには、広いネイティブ幅をサポー

トする方がよい場合もあるということに注意してください。

64, 128, 256, 512, 1024 -- - ++ 0 0 0

AXI4 バースト長

短 (1 ～ 4) 0 0 - + 0 0 バーストが長いと、行頭ブロッキングを発生させる可能性があ

ります。長いバーストに続いてパイプライン処理されるトラン

ザクションでは、レイテンシが長くなる場合がありますが、ス

ループットが向上する可能性があります。

長 ( 大 256) 0 0 ++ -- 0 0

凡例 : 「++」 = 適、「+」 = 好ましい、「0」 = 中立、「-」 = 好ましくない、「-」 = 不適



AXI システムの最適化


システムの適化は通常、次に示すガイドラインに沿って進めます。

サイズ/エリア最適化のガイドライン AXI IP またはシステムデザインを検討する場合、サイズとエリアに関する次のガイドラインを使

用してください。

1. クロックドメイン変換を伴うロジックを削減することにより、クロックドメイン変換を小

限に抑えます。使用クロック数を可能な限り少なくし、クロック変換が必要な場合は、整数比

の同期クロックのみにするようにします。

2. AXI インターコネクトのスパースクロスバー接続または共有アドレス共有データ (SASD) コンフィギュレーションを使用します。システムの接続および帯域幅の要件を分析してください。

AXI インターコネクトをクロスバーモードで使用する場合は、可能であればシステムのコネ

クティビティマップ指定を必要低限にとどめ、不必要なマスター /スレーブ接続パスのため

のデータパスロジックを削減します。 SASD では、すべてのデバイスが 1 つのデータパスを

共有し、 Outstanding (未処理) トランザクションが一度に 1 つしか発生しないため、データ接

続のコンフィギュレーションを SASD にすると、消費されるロジックは削減されます。

3. AXI のメモリマップ方式 IP では、発行または受け入れの数を低減することを含め、マルチス

レッドの使用を少なくします。スレッドおよびトランザクションのパイプライン処理の使用を

減らすことで AXI インターコネクトのトランザクション処理ロジックが簡素になりますが、ス

ループットに影響を及ぼす場合があります。

4. AXI3 または AXI4 の狭いバーストの使用は避けます。 AXI プロトコルには狭いバーストが規

定されていますが、通常マスター IP では使用しません。マスター IP が狭いバーストを発行し

ないことを明示的に宣言すると、スレーブの中には (メモリコントローラーなど) 狭いバース

トトランザクションを受信しないことを察知して、狭いバースト用のサポートロジックを削

除するものがあります。

5. プロトコル変換を小限に抑え、可能であれば AXI4-Lite を使用します。 AXI3 スレーブへの

プロトコル変換はロジックを消費します。AXI4-Lite プロトコルは、特に AXI インターコネク

トに接続されるすべてのデバイスが AXI4-Lite タイプの場合、より少数のロジックでサポート

可能です。 AXI4-Lite プロトコルを使用し、 AXI4-Lite IP を独立したサブシステムとしてグ

ループ化すると、ロジックを削減できます。

6. 必要に応じて、インターコネクトをより小規模で複雑性の低いサブシステムに分割し、各サブ

システムをこれまで述べてきた手順で適化できるようにします。これには、プロトコルタイ

プ、帯域幅、マスター /スレーブの接続方法などを分析する必要があります。接続に関する要

件を小限に抑え、変換動作が少なくなるように IP をサブシステムにグループ化すると、ロ

ジックを削減できます。

7. データパスの幅を低減し、サイズおよび幅の変換を小限に抑えます。必要低限のデータパス幅で幅変換も可能な限り少なくなるようにシステムを設計します。AXI インターコネクトコアのデータ幅またはコアクロックと、接続されたすべてのエンドポイントの幅とクロックとが

一致するように注意してください。一致していないと、変換の数が過剰になる可能性がありま

す。可能であれば、汎用のメモリマップ方式 AXI の幅コンバーターを使用せずに、ユーザー

IP 内で幅変換を実行してください。

プロトコルに準拠したメモリマップ方式 AXI の幅コンバーターブロックは、アドレス計算、

マルチスレッドのサポート、トランザクション分割、アライメントされていないバースト、任

意のバースト長などに対応するために複雑です。



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AXI インターコネクトに到達する前の、ユーザー IP またはアプリケーションドメインでより

効率的に幅変換を実行できれば、システム全体のエリアが削減されます。

タイミング/Fmax 最適化のガイドライン

1. 必要に応じて、レジスタスライスを有効にします。レジスタスライスは、 AXI のパイプライ

ンステージとして機能し、レジスタスライス全体にわたる組み合わせタイミングパスを分割

します。 AXI インターコネクトは、接続された各エンドポイントの境界にオプションのレジス

タスライスを提供します。FIFO Generator も、AXI レジスタスライスのスタンドアロンイン

スタンスを生成できます。さまざまなタイプのレジスタスライスを使用できること、さらに

個々の AXI チャネルごとに粒度を設定できることで、レジスタスライスの配置を細かく調整

できます。

2. プロセッサ、DDR3 メモリコントローラー、PCIe ブリッジなどの大規模で複雑な IP ブロック

は、レジスタスライス有効使用できる有用な例です。レジスタスライスがタイミングパスを

分割することで、配置配線 (PAR) ツールは、大規模な IP ブロックをより自由に、インターコ

ネクトコアやその他の IP ロジックが密集している領域から離れた場所に移動できるようにな

ります。

a. レジスタスライスを多用することで、特に領域がほぼ満たされているデザインでは、エリ

アおよび PAR ツールにおける密集度合いが増加し、タイミングに悪影響を与える場合が

あります。

b. AXI 仕様で定められているように、ユーザー IP では、同じ AXI インターフェイスの入力

と出力間に組み合わせパスがないようにする必要があります。この AXI プロトコルの規

則は、システム全体のタイミング改善に有効です。

3. データパス幅を低減し、サイズ/幅変換を必要小限に抑えます ( 「サイズ/エリア適化のガ

イドライン」、手順 7)。

4. 必要に応じて、インターコネクトをより小規模または複雑性の低いサブシステムに分割し、タ

イミングが重要な IP をそれほど重要でない IP から分離できるようにします。たとえば、帯域

の低い IP のグループを、低速のクロック、狭いデータ幅の AXI インターコネクト上に配置す

ることで、より高速のクロックレートとより広いデータパスで動作する高性能 IP にロジック

リソースを確保し、密集を緩和できます。

5. レジスタスライスを使用する IP を分離してから、 IP ブロックのフロアプランを実行します (これは高度なストラテジ)。レジスタスライスを配置してタイミングを分離した後に、これら

の IP ブロックをインターコネクトコアから離れた領域でフロアプランすることで、ブロック

コア周辺の密集を緩和できます。

スループット /帯域幅最適化のガイドライン

1. 78 ページの「タイミング/Fmax 適化のガイドライン」で説明するタイミングの適化を使用

して、クロック周波数を高くします。長い組み合わせパスをレジスタスライスの適用によって

分割するなどしてクロック周波数を増大させることで、システム全体の帯域幅を改善できます。

2. データパス幅を広くします。データパスが広いほど、クロックサイクルごとに伝送される情

報が増えます。

3. データパス FIFO バッファーを有効にします。エラスティックバッファーによって、一時的な

ストールやデータフローのバックプレッシャーの影響を隠すことができます。 FIFO の占有状

態に応じて割り込みバースト転送が可能になるまで AWVALID/ARVALID を遅延させる BRAMFIFO の追加オプションを使用することで、レイテンシは増加するものの、スループットを向

上できます。




4. インターコネクトを分離して、高性能 IP をまとめてグループ化し、より性能の低い IP は別の

インターコネクト内に配置します。

高性能 IP をより小さなサブシステムとして分離することで、より柔軟にサブシステムを適

化でき、スループットが向上します。

5. トランザクションのバースト長を長くします。バーストが長ければ、アドレスアービトレーショ

ンや制御ロジックのオーバーヘッドによるストールサイクル発生の可能性が低減されます。

長いバーストには、次のような効果もあります。

• 大量の連続データを伝送するという意図が AXI スレーブに伝わり、メモリコントロー

ラーなどのスレーブの応答がより適切に適化されます。

• AXI アドレスチャネルの帯域幅が相対的に低減されます。 AXI インターコネクトに含ま

れる共有アドレスアービタロジック周辺で、アドレスチャネルの密集が緩和されます。

6. 発行 / 受け入れ数を含む、トランザクションのパイプライン処理を増加させます。トランザク

ションのパイプライン処理により、スレーブ内のアービタおよび制御ロジックは前のトランザ

クションの処理中に、次のトランザクションの処理を先行して開始できます。これによって、

連続したトランザクション間で発生する、アービトレーション/制御サイクルによるストールを

低減できます。

7. スパースクロスバーによる AXI インターコネクトの並列処理を活用します。スパースクロス

バーモードの AXI インターコネクトでは、複数のマスターが複数の独立したスレーブにデー

タを転送する並行データフローが可能です。

8. IP がデータストリームに挿入するアイドルサイクルを低限に抑えて、確実にデータを供給

できるようになるまでは、読み出し /書き込みアドレス要求の発行を避けます。これを守らない

と、読み出しまたは書き込みデータ転送の進行中にトランザクションのデータフェーズがス

トールした場合、AXI インターコネクトがほかの読み出しまたは書き込みデータ転送に対応で

きなくなる可能性があります。マスターまたはスレーブがストールすると、ほかのデバイスの

動作を妨げ、システムスループットが制限される可能性があります。

スループットを高めるには、低限のストールサイクルで処理を完了できる準備が整ってか

ら、読み出しまたは書き込みを要求するように IP を設計してください。バッファーの使用が

これに有益な場合があります。ワーストケースは、きわめて低速な AXI マスターが書き込み

バーストを要求した場合です。低速のマスターにアービトレーションが与えられると、この遅

い書き込みトランザクションが完了するまで、同じスレーブに対するほかの書き込みがブロッ

クされ、各データビートの転送に多くのクロックサイクルが費やされる可能性があります。

AXI インターコネクト内のデータパス FIFO を使用することで (AWVALID/ARVALID 遅延機

能を適用した場合)、低速のマスターによるスループットへの影響を緩和できます。

レイテンシ最適化のガイドライン 1. クロックおよび幅変換を小限に抑えます。クロックおよび幅変換には、レイテンシサイクル

を増加させるロジックが必要です。

2. AXI3 または AXI4 の狭いバーストの使用は避けます。メモリコントローラーなど一部の AXIスレーブデバイスでは、狭いバーストを大幅のバーストに変換する内部ロジックを使用する

必要があります。このパッキングのロジックによってレイテンシが増加します。特定のスレー

ブに接続されるいずれのマスターも狭いバーストを実行しないようにできる場合、スレーブ内

の狭いバーストをサポートするロジックを無効化し、エリアとレイテンシを低減できます。

3. レイテンシの影響を受けやすいマスターのアービトレーション優先順位を高くします。一部の

マスターがほかのマスターに比べてレイテンシの影響を受けやすい場合、影響を受けやすいマ

スターの優先順位を上げることは、要求をより迅速に処理するのに有用です。



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4. トランザクションのバースト長を短くすることで、行頭ブロッキングが長期間継続することを

防ぎます。バーストが長いと、より長時間にわたってデータパスを占有する可能性があり、こ

の間、レイテンシの影響を受けやすいマスターは待機しなければなりません。バースト長を短

くすることで、アービトレーションサイクルの頻度が増し、このようなマスターがアクセス権

を得ることができます。

5. レジスタスライスの使用をなるべく避けながら、クロック周波数を増加させます。これによって

レイテンシの絶対時間が短縮されます。レジスタスライスを追加せずにクロックを高速化すれ

ば、レイテンシのサイクル数を変化させずに、各クロックサイクルの周期だけを短縮できます。

6. レイテンシの影響を受けにくい競合 IP からのトランザクションパイプライン処理の発行/受け

入れ数を抑制します。多数のトランザクションをパイプライン処理すると、行頭ブロッキング

を招く可能性があります。発行/受け入れ数を制限することでパイプライン処理されるトランザ

クション数が制限され、レイテンシの影響を受けやすいトランザクションより前に、パイプラ

インの対象となり得るトランザクションの数が低減されます。

7. システムアドレスマップおよびアドレスアクセスパターンを、 AXI DDRx (MIG) メモリコントローラーの行/バンク管理機能を活用できる構成にします。メモリ内のオープンバンクや

行 (ページ) のアドレス位置にアクセスすることで DRAM メモリへのアクセス時間が短縮され

ます。

8. クロスバーモードの AXI インターコネクトによる並列処理を使用したり、インターコネクト

を分離したりすることで、レイテンシが重要なマスターからスレーブへのパスの密集を解消し

て長さを短くします。 AXI インターコネクトを分離、グループ化、適化することで、レイテ

ンシの影響を受けやすいマスターを、アクセスするスレーブのも近くに配置できます。

使いやすさとデバッグに関する最適化のガイドライン 1. 使いやすさを向上させるには、ネイティブのも使いやすいクロック、幅、プロトコルなどで

各 IP を使用し、インターコネクトのポートごとの設定を使用して IP に適合させます。

2. 完全なクロスバー接続を使用することで、トランザクションのアクティブなソース/宛先をより

柔軟に変更できますが、スパース接続では、通信可能なマスターとスレーブの組み合わせに制

約があります。さらに簡潔なソリューションは、 AXI インターコネクトの共有アドレス共有

データ (SASD) モードを使用することです。SASD モードは一度に 1 つの読み出しまたは書き

込みトランザクションしか許可せず、トランザクションの重複やパイプライン処理も発生しま

せん。 AXI インターコネクトの SASD モードではトランザクションがストールするため、一

度に 1 つのトランザクションしか進行しません。これによって、トランザクションシーケンス

のデバッグと把握が容易になります。

3. AXI4-Lite プロトコルは、AXI3 や AXI4 プロトコルに比べてはるかにシンプルです。IP にとっ

て AXI4-Lite で十分な場合は、このプロトコルを使用することでデザインが簡潔になります。

4. スレッド処理とトランザクションのパイプライン処理を少なくすることで、 AXI ChipScope™デバッグモニターによるシステムのデバッグと解析が容易になります。スレッド処理やパイプ

ライン処理は、各 AXI チャネル上のアクティビティと論理的トランザクション間の対応を取

りづらくします。高度なスレッド処理やパイプライン処理のせいで、ユーザー IP の機能的バ

グが露呈する可能性も高まります。

5. AXI ChipScope モニターを有効にすると、ハードウェア内の全波形の取得とトリガーが可能に

なります。これによって、 AXI インターコネクトの境界における一部またはすべての AXI 信号をハードウェアランタイムから表示/ トリガーできるようになります。この機能は、ハード

ウェアでの機能または性能上の問題点を診断する場合に有用です。

6. 機能エラーによるプロトコル違反の検出し、原因をより迅速に分離するには、 AXI ハードウェ

アプロトコルチェッカーも役立ちます。



AXI4 ベースのマルチポートメモリコントローラー : AXI4 システム最適化の例


AXI4 MPMC の概要

AXI4 ベースのマルチポートメモリコントローラー (AXI MPMC) は、 AXI インターコネクトと

AXI メモリコントローラーコア (以後、簡略化して AXI MIG と呼ぶ) を組み合わせることで構築

できます。この構成では、複数の AXI4 マスターが共通の物理メモリを共有できます。

81 ページの図 5-1 に示すように、インターコネクトは N 個のマスター対 1 個のスレーブとして構

成でき、 AXI MIG は AXI インターコネクトにスレーブとして接続されます。

AXI マスター、 AXI インターコネクト、 AXI MIG 間の IP コンフィギュレーションに関する判断

は、サイズ、 Fmax、スループット、レイテンシなどのシステム特性に多大な影響を与える場合が

あります。 AXI MPMC のサイズと性能のバランスは、前述の一般的な適化のガイドラインを適

用することで調整できます。ここでは、システム適化手法を適用して AXI MPMC を調整するい

くつかの例について解説します。 EDK または Project Navigator による AXI MPMC デザイン作成

方法の詳細は『AXI マルチポートメモリコントローラーアプリケーションノート』 (XAPP739)を参照してください。このリンクは、付録 C 「その他の資料」にも記載されています。

メモリコントローラーの初期コンフィギュレーション

このシステムの AXI MPMC は、共用物理メモリとの間で複数のデータストリームを送受信する目

的で使用するものとします。第 1 段階として、システムの帯域幅要件を満たすようにメモリコント

ローラーをコンフィギュレーションします。 AXI MIG は 8、 16、 32、 64、 128 ビット幅の物理メ

モリをサポートし、スピードグレード -1 の Virtex-6 デバイスの場合、300 ～ 400MHz のメモリクロックレートを使用できます (クロックおよび幅に関する制約は、MIG の資料を参照)。これは、物

理データレーン上のデータレート 600 ～ 800MHz に相当します。 4 つの AXI マスターが必要で

あり、ネイティブ 32 ビット × 48MHz の AXI4 インターフェイスを介して、それぞれのマスターが

読み出しに大 100MB/sec、書き込みに大 100MB/sec の帯域幅を消費するものと仮定します。

したがって、必要な総帯域幅は 4 × 2 × 100MB/sec = 800MB/sec になります。メモリコントロー

ラーのコンフィギュレーションオプションに関して表 5-3 のような計算が成り立ちます。

図 5-1 : AXI4 MPMC のブロック図


http://www.xilinx.com/support/documentation/application_notes/xapp739_axi_mpmc.pdf


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システムの帯域幅要件を満たすメモリコンフィギュレーションのうちも小さい 2 つは、16 ビット

幅の DDR3 をメモリクロックレート 300 ～ 400MHz で動作させ、理論帯域幅 1200 ～ 1600MB/secを実現するものです (総帯域幅 800MB/sec のうちメモリによる使用率は 67% ～ 50%)。理論上は 400MHz で動作する 8 ビット幅の DDR3 でも帯域幅要件を満たすことができますが、リフ

レッシュ、書き込みレベリング、読み出し /書き込みのバスターンアラウンド時間、行/バンクアド

レス変更などによるオーバーヘッド (損失クロックサイクル) を考えると、さらにマージンが必要で

す。 AXI MIG を使用する場合、 AXI スレーブインターフェイスのデータ幅は、ネイティブ設定で

物理メモリのデータ幅の 4 倍になり、 AXI スレーブのクロックはメモリクロック周波数の 1/2 にな

ります。したがって、 300 ～ 400MHz で動作する 16 ビット幅の DDR3 は、 150 ～ 200MHz で動作

する 64 ビット幅の AXI スレーブインターフェイスに直接対応します。

AXI インターコネクトの初期コンフィギュレーション

メモリコントローラーの帯域幅全体を使用するには、 AXI インターコネクトコアの帯域幅がメモ

リコントローラーの帯域幅と同じかそれ以上の必要があります。サイズとタイミングに影響を及ぼ

す幅変換やクロック変換は避けるという推奨事項から、インターコネクトコアおよびスレーブ側

ポートは 150 ～ 200MHz 動作の 64 ビット幅に設定して、メモリコントローラーのネイティブ AXIインターフェイスのコンフィギュレーションに一致させてください。

AXI インターコネクトのマスター側を設定する際には、 AXI マスターのネイティブ設定が 48MHzで 32 ビット幅であることに注意してください。このため、マスターごとに 32 ビットから 64 ビッ

トへのサイズ変換が必要になります。また、インターコネクトが 200MHz で動作している場合は、

各 AXI マスターの 48MHz の AXI クロックに対する非同期クロック変換が必要です。

クロック変換に関する推奨事項

クロック変換では、ロジックを削減するために、非同期変換ではなく同期変換となる比率を使用す

ることを推奨します。非同期クロック変換をなくす方法として、200MHz のインターコネクトクロッ

クの代わりに、次のようなクロックを使用するシステムコンフィギュレーションが考えられます。

• 48MHz の AXI マスタークロック

• 48 × 4 = 192MHz の AXI インターコネクトクロック

• 192 × 2 = 384MHz のメモリクロック

注記 : 48、 192、および 384MHz のクロックは、位相をそろえるために、同じ MMCM (MixedMode Clock Manager) ブロックで駆動してください。

表 5-3 : メモリコントローラーのコンフィギュレーションオプション

物理 DDR3 データ幅 (ビット )

メモリクロック (MHz)

データレート (MHz)

理論最大帯域幅 (MB/sec)

8 300 600 600

8 400 800 800

16 300 600 1200

16 400 800 1600

32 300 600 2400

32 400 800 3200

64 300 600 4800

64 400 800 6400

128 300 600 9600




図 5-2 に例を示します。

AXI4 マスターのコンフィギュレーション

AXI4 マスターによる AXI4 トランザクションの使用は、メモリコントローラーおよびシステムの

性能に影響を与えます。このシステムはメモリコントローラー帯域幅のきわめて多くを必要とする

ため、 AXI4 トランザクションのバースト長を大の 256 ビートにしてシステム全体のデータ帯域

幅を改善します。

バースト長の最大化バースト長を長くすることでアドレスアービトレーション/制御のサイクルが削減されると共に、

メモリコントローラーがアクセスする行、バンクおよび読み出し /書き込み方向が、より長い期間

一定に保たれます。通常、長いバーストはレイテンシに影響を与えますが、このアプリケーション

ではレイテンシの影響をそれほど受けず、データパス FIFO がエラスティックにバッファーすると

しているため、長いバーストの使用に行頭ブロックやストールは生じません。

狭いバーストトランザクション発行の排除

AXI4 マスターが狭いバーストトランザクションを発行しないようにしてください。 AXI 仕様で

は、狭いバーストとは AXI トランザクションのサイズがインターフェイスのネイティブデータ幅

よりも狭いものと定義されています。このようなバーストはバス使用率の観点から効率が低く、す

べてを大幅のバーストに再構成する処理を行うために、メモリコントローラーに追加ロジックが

必要となります。この例では、次のように設定します。

• マスターが発行する AXI トランザクションのサイズを 32 ビットにします (AxSIZE = 0x2)

• AXI トランザクションの変更許可ビットを有効にして (AxCACHE[3]=1)、すべてのダウンスト

リームアップサイザーがより広い幅全体を使用できるようにします。これによって、オーバー

ヘッドとなる狭いバースト用のロジックがメモリコントローラーから削除されます。

XPS では、パラメーター C_SUPPORTS_NARROW を使用することで、狭いバースト用のロジックが

削除されるように、自動的に AXI MIG が構成されます。 CORE Generator™ を使用する場合は、

AXI MIG で狭いバースト用のロジックが削除されるように、手動で設定する必要があります。

図 5-2 : AXI インターコネクトのマスター側コンフィギュレーションのブロック図



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トランザクションのパイプライン処理

AXI4 マスターは、トランザクションをパイプライン処理できるように設計することで、前のトラ

ンザクションのデータ転送処理中に、新しいアドレス要求を発行できるようになります。トランザ

クションのパイプライン処理によって、アドレスおよび制御サイクルとデータ転送サイクルがオー

バーラップできるため、データパスの効率とスループットが向上します。ただし、新しいアドレス

要求を発行する前に、マスターが十分な書き込みデータを供給できること、あるいは読み出しデー

タを十分受け入れることができ、低限のストールでバースト全体の処理を完了できることを確認

してください。アドレス要求を発行しておきながら、要求したトランザクションのデータ転送フェー

ズで過剰にストールするマスターは、終的にはシステム全体のストールや低速化をもたらすバッ

クプレッシャーを生じさせる可能性があります。

単一スレッドのトランザクション

AXI4 マスターは、すべてのトランザクションを単一スレッドのみで処理するように設計します (パラメーター C_SUPPORTS_THREADS=0 を使用して宣言)。複数スレッドを使用しないことで、書き

込み応答と読み出しデータが順に戻されるものとして設計できるため、 AXI4 マスター内のロジッ

クが簡潔になります。このシステム例ではアップサイザーがアクティブであるため、単一スレッド

の使用により、 AXI インターコネクトの性能も向上します。 AXI インターコネクトのアップサイ

ザーは ID スレッドが変化するとストールするため、単一スレッドであればアップサイザーを通過

するトランザクションのストールを防止できます。 AXI4 マスター自身で複数スレッドを使用しな

いことを宣言することで、マルチスレッド用のロジックを含まないように AXI インターフェイス

をコンフィギュレーションできます。これによってエリアが削減され、タイミングが改善されます。

ChipScope モニターを使用した AXI トランザクションの解析は容易で、システム全体での相関を

取りやすくなるため、単一スレッドならばデバッグも簡単です。

AXI インターコネクトコンフィギュレーションの詳細設定

AXI MIG、 AXI インターコネクト、ユーザーの AXI マスターに対する基本的なコンフィギュレー

ションを完了後、AXI システムコンフィギュレーションをより詳細に調整する第 2 段階に進みます。

コンバーターバンクの個別設定

AXI インターコネクトのコンフィギュレーションを微調整する場合、 AXI インターコネクトのコン

バーターバンクブロックについて理解しておくと役に立ちます。コンバーターバンクはレジスタスライスおよびデータパス FIFO 機能に加えて、サイズ、クロック、プロトコルの変換も処理します。

図 5-3 に示すように、コンバーターバンクは AXI インターコネクトの各エンドポイントで個別に


図 5-3 : AXI インターコネクトクロスバーのブロック図

AXI Interconnect

SlaveInterface

MasterInterface

SI Hemisphere MI Hemisphere

Crossbar

Master 0 Slave 0

Slave 1Master 1 Reg

iste

r S

lices

Reg

iste

r S

lices

Up-

size

rs

Up-

size

rs

Clo

ck C

onve

rter

s

Dow

n-si

zers

Dat

a F

IFO

s

Clo

ck C

onve

rter

s

Dow

n-si

zers

Pro

toco

l Con

vert

ers

Dat

a F

IFO

s

X12047




接続される AXI マスターの観点から 84 ページの図 5-3 に注目すると、データパス FIFO が、より

大きなネイティブ幅とクロック周期でインターコネクトコアに接続されるように、アップサイザー

とクロックコンバーターの後ろに配置されているのがわかります。

AXI マスターは、メモリコントローラーよりも比較的低い帯域幅で動作します (1/2 の幅、1/4 のク

ロック周波数)。このため、データパス FIFO を有効にすることでインターコネクトはメモリコン

トローラーとの間のより幅の広いトランザクションのバッファリングが可能となり、 FIFO の反対

側では低速で各 AXI マスターの要求を処理できます。このようにデータパス FIFO は、 AXI マス

ターのデータレートが低いことによるメモリコントローラーのストールを減らすことができます。

AXI インターコネクトが提供するデータパス FIFO には、深さ 32 または 512 のオプションがあり

ます。 AXI4 マスターが大長 256 ビートの長いバーストを生成するため、バースト全体を格納で

きるように FIFO は深さ 512 に構成します。

リリース 13.3 以降では、 FIFO の占有状態に応じて、ダウンストリームへの割り込みバースト転送

が可能になるまで AWVALID/ARVALID を遅延させる、新しいオプション機能がデータパス FIFOに導入されました。この機能によって、次の動作が可能になります。

• 書き込みデータパス FIFO にトランザクションの全データがバッファリングされるまで、クロ

スバーへの書き込みアドレス要求を保留する

• 読み出しデータパス FIFO にトランザクションの全データを格納できる空きができるまで、ク

ロスバーへの読み出しアドレス要求を保留する

この機能によって、データ転送にストールサイクルを発生させることなく、データパス FIFO がト

ランザクション全体をクロスバーの全帯域幅でソース/シンクできることが確実になるまで、クロス

バーにトランザクション要求が渡されないようにします。これは、83 ページの図 5-2 に示すデザイ

ン例のように、マスターの帯域幅がスレーブ (メモリコントローラー ) に比べて比較的低速な場合

に特に効果がある機能です。

タイミングの検討 AXI インターコネクトは、タイミングの観点から、メモリコントローラーとのインターフェイス

でレジスタスライスを有効にしてください。メモリコントローラーの AXI インターフェイスはシ

ステム内でも幅が広く、も高いクロック周波数で動作するため、レジスタスライスを有効にし

なければ、クリティカルパスになる可能性が高くなります。メモリコントローラーの AXI イン

ターフェイスの 5 チャネルすべてにタイプ 8 のレジスタスライスを使用できるため、AXI インター

コネクトでは、各 AXI チャネルに適なレジスタスライスのタイプを選択できます。 AXI マス

ターインターフェイスにはレジスタスライスは必須ではないことに注意してください。これは、

AXI マスターとアップサイザーが共にクロックコンバーターの低速周波数である 48MHz で駆動

されているためです。さらに、48MHz と 192MHz のクロックドメイン間でタイミングを分離する

クロックコンバーターは、レジスタスライスとして機能します。

複数トランザクションの発行 / 受け入れ

AXI インターコネクトの各ポートでの発行および受け入れ数を適化することで、トランザクショ

ンのパイプライン処理をサポートし、行頭ブロッキングが低減するようパイプライン処理を抑制で

きます。 AXI マスターに割り当てられるデフォルトの発行数は、特に指定しない限り 1 です。発行

数を 1 にするとロジックは小化されるものの、トランザクションをパイプライン処理できなくな

ります。発行数は 2 以上に設定してください。

このターゲットシステムではスループットの大にしたいため、データパス FIFO をオーバーフ

ローさせない範囲で大の Outstanding トランザクション数を計算できます。前述のとおり、デー

タパス FIFO は幅 64 ビット × 深さ 512 です。

これは幅 32 ビット × 深さ 1024 のストレージと等価です。AXI4 マスターが大長 256 の AXI トラ

ンザクションを生成する場合、データパス FIFO には大 4 つのトランザクションを格納できます。

AXI インターコネクトは発行および受け入れ数として 1、 2、 4、 8、 16、 32 をサポートします。し

たがって、各 AXI マスターの発行数としては 2 または 4 が妥当です。



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• 4 つのマスターを使用し、それぞれの発行数が 2 であるとすると、各マスターが 2 つ発行する

トランザクションを完全にパイプライン処理するには、メモリコントローラーの受け入れ数は

8 でなければなりません。

• トランザクションはすべて長いバーストであるとすると、メモリコントローラーにおける 8 を超えるトランザクションのパイプライン処理は過剰です。したがって、マスターの発行値を 4 にすると、スレーブは大 16 個のトランザクションを処理しなければならないことから、こ

の値は大きすぎることになります。

• マスターの発行数が 4 では大きすぎ、 1 ではトランザクションをパイプライン処理できないこ

とを考えれば、 2 という設定が妥当です。

AXI MPMC システムへのプロセッサ追加

プロセッサが性能面でレイテンシの影響を非常に受けやすいため、この章の AXI MPMC のシステ

ム例にプロセッサが追加されると、適化は複雑になります。オペレーティングシステムまたはプ

ロトコルスタックのような複雑なソフトウェアを実行するために、プロセッサもメモリコントロー

ラーを共有する必要がある場合、プロセッサの低レイテンシ要件と、ほかの AXI マスターの高ス

ループット要件を共に満たすように、さらに慎重に適化を進める必要があります。

プロセッサのトラフィックがほかのデバイスと干渉し、結果としてほかのマスターのスループット

を低下させる可能性があります。これは、ほかのデバイスの行/バンクアクセスパターンを分断さ

せるランダムメモリアクセスが原因で、プロセッサは短いトランザクションを多数生成できるた

めです。 4 ～ 8 ワードのキャッシュラインに相当する短いトランザクションは、行/バンクアクセ

ス時間、読み出し /書き込みターンアラウンドなどに数メモリクロックサイクルを消費します。プ

ロセッサが伝送する実際のデータ帯域幅は狭いものの、通常ならば線形で長いメモリコントロー

ラーによるバーストアクセスパターンが分断されうるため、事実上はこのようなトラフィックが

理論上の帯域幅の多くを占有することになります。

たとえば、 10MB/sec の帯域幅でプロセッサにデータを供給するトラフィックが、実際にはメモリ

コントローラーの理論上帯域幅の 100MB/sec 相当を占有する可能性があります。プロセッサ性能

向上のための適化にはシステムスループットとのトレードオフが伴い、ほかのマスターが利用で

きる帯域幅が失われる可能性があります。

プロセッサ追加時の検討事項

プロセッサをシステムに追加する場合、一般的には次の点を検討する必要があります。

• マージン向上のためにメモリの幅またはクロック速度の向上が必要か

• プロセッサがバーストトランザクションの完了を待つ時間を短縮するために、ほかの AXI マスターのバースト長を短くすべきか

• レイテンシを小にするために、プロセッサに高優先順位のアービトレーションを与えるべ

きか

• トランザクションのパイプライン処理による行頭ブロッキングを抑制するために、ほかのデバ

イスの発行/受け入れ数を減らすべきか

• クロック変換なし、または同期クロック変換だけで、プロセッサのメモリパスを優遇するよう

にシステムクロックを変更できるか

注記 : MicroBlaze™ プロセッサは、ネイティブ幅 128、 256、 512 ビットの AXI インターフェ

イスをサポートできます。これは、アプリケーションドメインでのサイズ変換が、 AXI の汎

用幅変換よりも高効率な例の 1 つです。 MicroBlaze のビット幅が広いキャッシュ構成は、同

様に幅が広いメモリコントローラーに接続して、サイズ変換によるレイテンシへの影響を除去

するのに理想的です。




プロセッサ性能を向上させる適化の手順は、システムスループット大化の手順とは逆になるこ

とが多くあります。したがって、より大規模なメモリコントローラーを使用してマージンを向上す

る必要があるか、あるいはソフトウェアを慎重に適化して (キャッシュミスを小限に抑え) レイテンシとスループットの適切なバランスを取るために、積極的にシステムで試行錯誤を繰り返す

必要があります。

AXI MPMC に可能なその他の最適化

ここまでは、デザインの適化プロセスの例に沿ってさまざまな設計判断基準間のトレードオフを

検討しながら、 AXI MPMC の適化について解説してきました。

ここからのサブセクションでは、適用の可能性があるさらに詳細な適化のアイデアを紹介します。

これらの適化は、特定の AXI MPMC デザインに適している場合もあれば適さない場合もあり、

与えられた条件下で有効な手段となるかどうかには検証が必要になる可能性があります。

AXI インターコネクト : 共有アドレス共有データモード

未使用の帯域幅が十分に余っている場合、 AXI インターコネクトを共有アドレス共有データ

(SASD) モードに設定できます。

SASD では、 AXI インターコネクトコアが単純化され、読み出しまたは書き込みトランザクショ

ンを一度に 1 つだけ処理し、さらに読み出しと書き込みでアドレス配線を共用します。

このモードでは、トランザクションのパイプライン処理はサポートされず、読み出しと書き込みの

同時実行も禁止されますが、ロジックが大幅に削減されます。トランザクション間にストールサイ

クルが発生することや、読み出しと書き込みの同時データフローを使用できないものの、長いバー

ストを使用することから、システムの帯域幅要件に対しては許容できる範囲と思われます。 SASDによって、システムデバッグおよび AXI トランザクションの波形解析も著しく簡単になります。

また、 SASD にはエンドポイント IP の機能バグやプロトコル違反に対して、一般的により寛容で

あるという特徴もあります。

独立した AXI インターコネクトサブシステムへの IP グループの分割

AXI MPMC デザインに多数のマスターが含まれ、タイミング要件を満たすのが困難な場合に、考

えられるストラテジの 1 つとして、複数の IP を独立した N × 1 の AXI インターコネクトにグルー

プ化し、これらをメインの AXI インターコネクトにフィードする方法があります。この方法では、

ファンインが広い 1 つのインターコネクトが、ファンインの小さい複数のインターコネクトに分割

されることになります。インターコネクトは小型化されることで配線およびタイミング要件を満た

しやすくなり、レジスタスライス、 FIFO、サイズ、クロック、幅の各コンバーターの配置のオプ

ションもより多様になります。

IP グループ化の例たとえば、 2 つの AXI インターコネクトが互いに直接接続される場合、隣接するインターコネクト

からそれぞれ 1 つずつレジスタスライスを有効化して、連続したレジスタスライスとして使用で

きます。この方法によって、大規模な AXI MPMC システムにおいて配線距離を延ばすことが可能

です。

複数の AXI インターコネクトを使用することで、システム全体のサイズを小さくできる場合もあり

ます。 AXI MPMC に多数のアップサイザー、特に 32 ビットから 128 ビットなどステップの大きい

変換が必要な場合、より幅の狭い AXI インターコネクトによってマスターをサブグループに分割す

ることで、エリアを費やしタイミングにも影響を与えるアップサイザーの個数を削減できます。

注記 : XPS では、 AXI インターコネクトの 2 つのインスタンスをカスケード接続する場合、

AXI-to-AXI コネクタ IP をインスタンシエートする必要があります。このブリッジ IP は XPS がイ



UG761 (v13.3) 2011 年 10 月 19 日


ンターコネクトをカスケード接続するためのツールメカニズムを提供しますが、ロジックとしては

ワイヤしか含まれず、ロジックリソースを消費することはありません。

デバッグおよび解析 : AXI ChipScope モニターおよび AXI ハードウェアプロトコルチェッカーの適用

XPS の AXI ChipScope™ デバッグモニターは、ハードウェア上で AXI インターフェイス信号の

波形を取得したりトリガーしたりする機能です。AXI ChipScope モニターは、ハードウェアの機能

上の問題をデバッグし、性能上の問題を診断するために有用です。

複雑なシステムの動作解析

システム全体に複数の AXI ChipScope モニターを配置し、それぞれを互いにトリガーさせること

で、より複雑なシステムレベルの動作を解析できます。何らかの AXI プロトコル違反が発生した

ときに AXI ChipScope モニターのトリガーができる機能、 AXI ハードウェアプロトコルチェッ

カーが利用可能です。これによって、プロトコル違反の原因をより迅速に分離できます。

フロアプラン AXI インターコネクトに接続された AXI IP に対しては、配置ツールによる結果を改善し、配線の

密集を緩和するフロアプランを実行できます。大規模な FPGA でのフロアプランを容易にするに

は、レジスタスライスを追加で有効にして、 AXI IP インターフェイスの境界をフリップフロップ

によってより明確にします。

注記 : AXI インターコネクトのコンフィギュレーションを大幅に変更した場合は、フロアプランの

配置を再確認し、必要ならば更新します。この再確認を行わないと、データパス FIFO を有効にす

るなど後続の変更により、AXI インターコネクトのフットプリントや必要な配置が変化してしまう

場合があります。

Cadence 社のバスファンクションモデル

XPS では AXI バスファンクションモデル (BFM) のインスタンシエートでき、AXI プロトコルモニターを用いて AXI IP を動作させテストするシミュレーションを実行できます。この機能は、XPSで提供されている Cadence 社の製品です。

BFM の使用方法ザイリンクスは、これらの BFM を開発中のユーザー IP の検証に使用することを推奨しています。

特にパイプライン処理されるトランザクションやマルチスレッドのトラフィックなどは、AXI トラ

ンザクションの動作を把握する難しさを考えると、捉えにくい機能エラーのデバッグやプロトコル

違反の根本原因の特定をハードウェア内だけで行うことはきわめて困難と思われます。これに比べ

てシミュレーションは通常、複雑なシステムに適用する前に新しい AXI IP を検証およびデバッグ

する、はるかにコストのかからない方法です。詳細は、『AXI バスファンクションモデルユーザー

ガイド』 (UG783) および『AXI バスファンクションモデルデータシート』 (DS824) を参照してく

ださい。



AXI システム設計結果の低品質化を招く一般的なミス

よりシンプルでビット幅の広いインターコネクトおよびメモリコントローラー

AXI MPMC システムに対して適用可能となり得る別のストラテジとして、メモリコントローラー

と AXI インターコネクトコアの幅を大きくする方法があります。たとえば、メモリ幅を倍にして、

理論上のシステム帯域幅を 2 倍にします。このようにシステムスループットに潜在的な余裕を加え

ることで、残りのシステムのコンフィギュレーションが大幅に簡潔化されます。

たとえば、当初 400MHz で 16 ビット幅 DDR3 と 200MHz で 64 ビット幅に構成されていた AXIインターコネクトコアを、 300MHz で 32 ビット幅 DDR3 と 150MHz で 128 ビット幅 AXI イン

ターコネクトに再構成します。物理メモリ幅の倍増によって帯域幅が増加するため、次のようにシ

ステムが大幅に簡潔化されます。

• AXI クロックの 200MHz から 150MHz への低速化によるタイミング関連の簡潔化

• クロック周波数を低下させることで、レジスタスライスを無効にできます。

• クロック周波数を低下させることで、スピードグレードの低い FPGA デバイスを使用で

きます。

• クロスバーの SASD への設定変更 (ただし、トランザクションのパイプライン処理とマルチス

レッドが不可となる)

• システムデバッグが簡単になります。

• 将来のシステム帯域幅拡大 (クロック周波数の増大やクロスバーの有効化などによる) に対するマージンを確保できます。

• マスターが短いバーストを使用可能になることによるレイテンシの削減またはシステムの

FIFO/バッファリング要件の緩和

注記 : メモリコントローラーおよび AXI インターコネクトのデータ幅の拡大によって、システム

にサイズ変換やボードレベルの新たな要件が加わる場合があります。これによって AXI システム

簡潔化の効果が相殺される可能性があるため、特定のアプリケーションで総合的な改善が得られる

かどうかは、実験および解析のうえで判断する必要があります。


ここでは、予想より大きなエリア、低い性能やタイミング特性を持つ AXI システム設計につなが

り得る、間違えやすい設計手法を紹介します。

メモリコントローラーのサイズを大きくしすぎる

AXI Virtex-6 MIG は、 8、 16、 32、 64、 128 ビット幅の DDR3 物理メモリをサポートし、 AXI のネイティブデータ幅は 4 倍の 32、 64、 128、 256、 512 ビットになります。

システム内に、 32 ビット幅のマイクロプロセッサと、これに対応する AXI4-Lite ペリフェラルし

かない場合、これを 64 ビット幅の物理 DDR3 メモリに接続することは、ロジックの浪費であり、

実際に性能を低下させます。このような AXI MIG は、物理インターフェイスのロジックおよび

AXI MIG 内の 256 ビットデータパスによって、エリアを著しく増加させます。また、プロセッサ

の 32 ビット幅 AXI インターフェイスを、ネイティブ幅 256 ビットの AXI インターフェイスにアッ

プサイズする必要もあり、エリアとレイテンシがさらに増加します。

AXI MIG は、不必要なサイズ変換を低限に抑えながら、システムに必要な帯域幅を満たすサイ

ズにしてください。これは、 64 ビット幅の DDR3 DIMM を搭載した固定評価ボード ML605 を使

用する場合などに一般的に見られる状況です。 64 ビット幅の DDR3 DIMM 用に構成された AXIMIG を含むリファレンスデザインから作業できる場合もありますが、このサイズは MicroBlaze プロセッサの単純なアプリケーションには大きすぎます。



UG761 (v13.3) 2011 年 10 月 19 日


AXI インターコネクトに不適切なコアデータ幅またはコアクロックを設定する

AXI インターコネクトに誤ったコアデータ幅を設定したり、不適切なコアクロックを接続したり

すると、システムに重大な影響を及ぼす可能性があります。

たとえば、AXI インターコネクトに 5 つのマスターと 5 つのスレーブが接続されるシステムを考え

ます。各マスターおよびスレーブは 100MHz で 64 ビット幅であると仮定します。このとき AXI インターコネクトも 100MHz で 64 ビット幅に設定されていれば、クロックまたはビット幅のコン

バーターは使用されません。しかし、インターコネクトのコアデータ幅を誤って 75MHz で 32 ビッ

ト幅に設定した場合、同じシステムでも各マスターに 64:32 ビットのダウンサイザー、各スレーブ

に 32:64 ビットのアップサイザー、さらにマスターとスレーブすべてに非同期クロックコンバー

ターが必要になります。 10 個のサイズコンバーターと 10 個の非同期クロックコンバーターが追

加されれば、システムのタイミング低下、エリアの大幅な増加、そして非常に大きなレイテンシが

もたらされます。

加えて、マスターとスレーブからの 64 ビット幅の広い AXI トラフィックが、AXI インターコネク

トのはるかに狭く低速の 32 ビットデータパスに集中するため、システムのスループットが著しく

制限されます。これによって、マスターとスレーブが伝送するすべてのデータビート間でストール

サイクルが発生する可能性があります。

クロックやインターコネクトデータ幅の設定に注意する

XPS は幅およびクロック変換のコンフィギュレーションを自動的に処理するため、インターコネク

トクロックの接続やインターコネクトデータ幅の設定を誤ると、これに合わせて XPS はシステム

を動作させるのに必要な変換をすべて自動的に有効化します。その結果、適切に動作し、すべての

AXI トランザクションを完了するように見えても、帯域幅、エリア、レイテンシ、タイミングが要

件からかけ離れたシステムになる可能性があります。

レジスタスライスを多用する

通常、レジスタスライスはシステムのタイミングクロージャに役立ちます。しかしレジスタスラ

イスは、必要以上に多用すると逆効果になる場合があります。

たとえば、大規模システムの AXI インターフェイスすべてで全レジスタスライスを有効にすると、

システムのエリアが増大し、タイミングは改善されずに、配線の密集や、マップ、配置、配線処理

の長時間化などを招きます。

レジスタスライスは段階的に追加する

タイミングが満たされない場合には、大のクロック周波数およびデータ幅のインターフェイスか

ら順にレジスタスライスを追加する、段階的な追加方法が推奨されます。レジスタスライスは、大

規模なクロスバーインターコネクトまたはサイズ変換を実行する AXI インターフェイスにも必要

になる場合があります。大規模システムのタイミングを満たすために多数のレジスタスライスが必

要な場合は、配置配線ツールのガイドにフロアプランが必要になる可能性があります。

AXI4-Lite IP にはレジスタスライスを配置しない

通常、 AXI4-Lite IP にはレジスタスライスを配置しないでください。

推奨方法では、 AXI4-Lite IP を独立した SASD AXI インターコネクト上に分離し、この AXI イン

ターコネクトおよびこれに接続された AXI4-Lite IP を低速の共通周波数のクロックで駆動するこ

とで、タイミングを向上させます。AXI4-Lite インターコネクトにタイミング改善が必要な場合は、

SASD インターコネクト内の特別な内部レジスタスライスランクを有効にしてから、タイミング

を満たしていない AXI4-Lite チャネルにのみ、レジスタスライスを追加します。

使用するレジスタスライスのタイプを誤った場合にも、悪影響が生じます。




使用するレジスタスライスのタイプに注意する

たとえば、タイプ 1 レジスタスライスはストールを発生させずに、連続でのデータビートをサポー

トします。これに対して、タイプ 7 レジスタスライスは、占有エリアが小さいものの、データ転送

ごとに毎回ストールが発生します。

• タイプ 7 レジスタスライスは AXI4-Lite インターフェイスまたは AXI インターフェイスの

AW、 AR、 B チャネルに適しています。これらのインターフェイスでは、連続するデータビー

トが発生しないか、発生しても頻度が低いためです。

• タイプ 1 レジスタスライスは、バーストトランザクションが発生する R および W チャネル

向けに設計されています。

• 利便性を高めるために用意されたタイプ 8 レジスタスライスオプションは、 AXI インターコ

ネクトのコンフィギュレーションに基づいて、タイプ 1 とタイプ 7 を自動的に切り替えます。

タイプ 8 の使用を推奨します。それ以外のタイプを優先するのは、特に正当な理由がある場合

のみとしてください。

新規 IP のシミュレーションによる検証を省略する

AXI4 は次のような特徴を備えた豊富なプロトコルを提供します。

• より複雑なシステムへのスケーリングが可能

• マルチスレッドやトランザクションのパイプライン処理などの高度なプロトコル機能をサポート

• トランザクションの順序付けや完了規則によって、システム内の複数の AXI マスターおよび

スレーブ間のトラフィックを管理

このように AXI プロトコルが豊富な機能を備え、クロスバー内で同時データ転送が発生する可能性

があることから、新しい AXI IP をハードウェア上だけでデバッグおよび検証することは困難です。

新規 IP は BFM を用いて検証する

新しい IP は、 AXI バスファンクションモデル (XPS で利用できる Cadence® 社の BFM など) とAXI プロトコルチェッカー/アサーション (Cadence 社または ARM® 社のウェブサイトより入手可

能) を用いて、シミュレーションで検証してください。

シミュレーションベースの検証は、ハードウェアのみによる検証に比べて、デバッグのサイクル時

間が大幅に短く、機能上の問題点の特定と分離が容易です。また、より多岐にわたる AXI トラ

フィックに対応しています。

ハードウェアのみによる AXI IP の検証では、デバッグサイクルごとにシステム全体の合成と配置

配線 (PAR) が必要になり、 AXI ChipScope モニターで確認できる信号も、シミュレーション検証

の場合に比べて限定されます。比較的一般的なシステムの場合でさえ、 AXI4 トラフィックが複雑

な可能性はあり、ハードウェアのみの検証は高コストになります。

AXI IP のシミュレーション検証は省略しない

それでも AXI IP をハードウェアのみで検証せざるを得ない場合は、 AXI インターコネクトをでき

る限り簡潔なコンフィギュレーションにすることを推奨します。

たとえば、SASD を使用し (発行/受け入れ数が 1 に制限されます)、コンバーターバンク機能 (サイ

ズ変換、クロック変換、データパス FIFO など) の使用を小限に抑えます。ハードウェアのみの

検証では、レジスタスライスはトラフィックパターンのフィルターとして機能し、一部のプロト

コル違反からシステムを隔離するため、レジスタスライスの有効化も役立ちます。

ハードウェアのみの検証を実行する場合、システム内の重要な位置で、AXI ChipScope モニターお

よびハードウェアプロトコルチェッカーを有効にします。



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ベースシステムビルダーの出力結果を解析および最適化せずに適用する

BSB (Base System Builder) は、評価ボードで動作させることができ、カスタムボードをベースと

した設計に着手する際に使用できる実用的な AXI システムを提供します。ただし、 BSB によって

生成されるシステムは、 AXI IP が提供できる幅広いソリューションにおけるポイントソリュー

ションに過ぎません。

BSB では、システムのベースラインアーキテクチャを確立する際にエリアまたはスループットの

いずれを適化したデザインとするかの基本的な選択が可能です。

BSB 出力は最適化、適合化、変換する

BSB から出力される AXI システムは、 77 ページの「AXI システムの適化」に示した手法を用い

てエンドアプリケーション向けにさらに適合化や適化し、段階的に調整してください。アプリ

ケーション固有の要件を満たすための BSB 出力の調整を怠ると、設計結果の品質が低下し、性能

も向上しません。

AXI IP ベースの適切なソリューションに必要なアーキテクチャと適化は、 IBM CoreConnect™またはザイリンクス MPMC ベースシステムのそれとは大幅に異なる可能性があります。AXI シス

テム用 BSB の出力は、CoreConnect または MPMC ベースシステム用 BSB の出力と同種のシステ

ムアーキテクチャで設計されているとは限りません。 BSB で生成された CoreConnect または

MPMC システムと同等のエリア、性能、機能のトレードオフを実現するには、AXI システム用 BSBの出力に大幅な変更を加える必要があります。



付録 A

AXI 導入のまとめ

この付録では、ザイリンクスが AXI4、 AXI-Lite、 AXI4-Stream インターフェイスプロトコル IPに導入したプロトコル信号をまとめています。これらの信号の詳細は、 AXI 仕様 (www.amba.comより入手可能) を参照してください。

AXI4 および AXI4-Lite 信号

グローバル信号

表 A-1 にグローバル AXI 信号を示します。

AXI4 および AXI4-Lite 書き込みアドレスチャネル信号

表 A-2 に書き込みアドレスチャネル信号を示します。

注記 : 読み出し専用のマスターまたはスレーブインターフェイスは、書き込みアドレスチャネル全

体がありません。

表 A-1 : グローバル AXI 信号

信号 AXI4 AXI4-Lite

ACLK クロックソース。

ARESETN アクティブ Low のグローバルリセットソース。 IP がリセットソース (極性を問わない) として別の信

号を使用できる場合は、インターフェイス上に表れません。ザイリンクス IP では通常、リセットのア

サートから 8 サイクル以内に VALID 出力をディアサートする必要があります。また、リセットパルス

は、通常も低速のクロックの 16 サイクル以上必要です。


www.amba.com


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表 A-2 : 書き込みアドレスチャネル信号


AWID 完全にサポートされています。

マスターは、 ID ビットの変化する部分 (存在する場合) のみを出力して、順序変更

可能なトランザクションのスレッドを表示します。

単一スレッドのマスターインターフェイスの場合は無視してかまいません。マス

ターは、マスター ID を構成する定数の部分を出力する必要はありません。この部

分は AXI インターコネクトによって付加されます。

存在しません。

AWADDR 完全にサポートされています。

32 ビット幅です。必要に応じてより広い幅も使用します。スレーブのネイティブアドレス範囲を超える

上位ビットはエンドポイントスレーブによって無視 (切り捨て) されます。この結果、スレーブ内でアド

レスのエイリアシングが発生する可能性があります。

注記 : EDK は 32 ビットアドレスのみサポートします。

AWLEN 完全にサポートされています。

サポート対象のバースト :

• インクリメンタルバースト (INCR) の場合、大 256 ビート

• ラップバースト (WRAP) の場合、 16 ビート


AWSIZE 転送幅 8 ～ 1024 ビットに対応しています。

AWSIZE がネイティブデータ幅より狭いバーストの使用は推奨されていません。


AWBURST INCR および WRAP を完全にサポートします。

FIXED バーストは推奨されていません。

FIXED バーストでもプロトコルに準拠したハンドシェイクは確立されますが、

FIXED 転送の影響が、誤って INCR または未定義の状態に解釈される可能性があ

るためです。


AWLOCK ザイリンクスのエンドポイント IP には、排他的アクセス機能がインプリメントさ


インフラストラクチャ IP は排他的アクセスビットをシステム全体に転送します。


AWCACHE 値 0011 を推奨します。

ザイリンクス IP は通常、トランザクションを無視するか (スレーブの場合)、ノーマル、キャッシュ不可、

変更可能、バッファリング可能のトランザクションを生成します (マスターの場合)。

インフラストラクチャ IP はキャッシュビットをシステム全体に転送します。

AWPROT 値 000 を推奨します。

ザイリンクス IP は通常、トランザクションを無視するか (スレーブの場合)、ノーマル、セキュア、デー

タ属性のトランザクションを生成します (マスターの場合)。

インフラストラクチャ IP は保護ビットをシステム全体に転送します。

AWQOS ザイリンクスエンドポイント IP にはインプリメントされていません。

インフラストラクチャ IP は QoS ビットをシステム全体に転送します。





AXI4 および AXI4-Lite 書き込みデータチャネル信号

表 A-3 に書き込みデータチャネル信号を示します。

注記 : 読み出し専用のマスターまたはスレーブインターフェイスは、書き込みデータチャネル全体

を無視します。

AXI4 および AXI4-Lite 書き込み応答チャネル信号

表 A-4 に書き込み応答チャネル信号を示します。

注記 : 読み出し専用のマスターまたはスレーブインターフェイスは、書き込み応答チャネル全体を

無視します。

AWREGION ザイリンクスエンドポイントスレーブ IP にインプリメント可能です。

マスター IP にはインプリメントされていません。

対応するアドレスデコーダーの範囲設定に基づき、 AXI インターコネクトによっ

て生成されます。


AWUSER 通常、ザイリンクスエンドポイント IP にはインプリメントされていません。

インフラストラクチャ IP はユーザービットをシステム全体に転送します。


AWVALID 完全にサポートされています。

AWREADY 完全にサポートされています。

表 A-2 : 書き込みアドレスチャネル信号 (続き)


表 A-3 : 書き込みデータチャネル信号


WDATA ネイティブ幅 32 ～ 1024 ビットに対応しています。 32 ビット幅に対応しています。

AXI4-Lite は現在のところ 64 ビットのネイ

ティブデータ幅をサポートしていません。

WSTRB 完全にサポートされています。スレーブインターフェイスでは WSTRB を無

視 (すべてのバイトを有効と見なす) しても

かまいません。

WLAST 完全にサポートされています。存在しません。

WUSER 通常、ザイリンクスエンドポイント IP にはインプリメン

トされていません。

インフラストラクチャ IP はユーザービットをシステム全

体に転送します。


WVALID 完全にサポートされています。

WREADY 完全にサポートされています。



UG761 (v13.3) 2011 年 10 月 19 日


AXI4 および AXI4-Lite 読み出しアドレスチャネル信号

表 A-5 に読み出しアドレスチャネル信号を示します。

注記 : 書き込み専用のマスターまたはスレーブインターフェイスは、読み出しアドレスチャネル全

体を無視します。

表 A-4 : 書き込み応答チャネル信号


BID 完全にサポートされています。

詳細は、 AWID を参照してください。


BRESP 完全にサポートされています。 EXOKAY の値は、仕様には規定されていませ

ん。

BUSER 通常、ザイリンクスエンドポイント IP にはインプリメン





BVALID 完全にサポートされています。

BREADY 完全にサポートされています。

表 A-5 : 読み出しアドレスチャネル信号


ARID 完全にサポートされています。

マスターは、ID ビットの変化する部分 (存在する場合) のみを出力

して、順序変更可能なトランザクションのスレッドを表示します。

単一スレッドのマスターインターフェイスの場合は無視してかま

いません。マスターは、「マスター ID」を構成する定数の部分を

出力する必要はありません。この部分は AXI インターコネクトに

よって付加されます。


ARADDR 完全にサポートされています。

32 ビット幅です。必要に応じてより広い幅も使用します。スレーブのネイティブアドレス範囲を超える

上位ビットはエンドポイントスレーブによって無視 (切り捨て) されます。この結果、スレーブ内でアド

レスのエイリアシングが発生する可能性があります。

注記 : EDK は 32 ビットアドレスのみサポートします。

ARLEN INCR および WRAP を完全にサポートします。

FIXED バーストは推奨されていません。FIXED バーストでもプロ

トコルに準拠したハンドシェイクは確立されますが、 FIXED 転送

の影響が、誤って INCR または未定義の状態に解釈される可能性

があるためです。


ARSIZE 転送幅 8 ～ 1024 ビットに対応しています。

ARSIZE がネイティブデータ幅より狭いバーストの使用は推奨さ






ARBURST INCR および WRAP を完全にサポートします。

FIXED バーストは推奨されていません。FIXED バーストでもプロ

トコルに準拠したハンドシェイクは確立されますが、 FIXED 転送

の影響が、誤って INCR または未定義の状態に解釈される可能性

があるためです。


ARLOCK ザイリンクスのエンドポイント IP には、排他的アクセス機能がイ

ンプリメントされていません。

インフラストラクチャ IP は排他的アクセスビットをシステム全



ARCACHE 値 0011 を推奨します。

ザイリンクス IP は通常、トランザクションを無視するか (スレーブの場合)、ノーマル、キャッシュ不可、

変更可能、バッファリング可能のトランザクションを生成します (マスターの場合)。

インフラストラクチャ IP はキャッシュビットをシステム全体に転送します。

ARPROT 値 000 を推奨します。

ザイリンクス IP は通常、トランザクションを無視するか (スレーブの場合)、ノーマル、セキュア、デー

タ属性のトランザクションを生成します (マスターの場合)。

インフラストラクチャ IP は保護ビットをシステム全体に転送します。

ARQOS ザイリンクスエンドポイント IP にはインプリメントされていま

せん。

インフラストラクチャ IP は QoS ビットをシステム全体に転送し

ます。


ARREGION ザイリンクスエンドポイントスレーブ IP にインプリメント可能

です。

マスター IP にはインプリメントされていません。

対応するアドレスデコーダーの範囲設定に基づき、 AXI インター

コネクトによって生成されます。


ARUSER 通常、ザイリンクスエンドポイント IP にはインプリメントされて

いません。

インフラストラクチャ IP はユーザービットをシステム全体に転送

します。


ARVALID 完全にサポートされています。

ARREADY 完全にサポートされています。

表 A-5 : 読み出しアドレスチャネル信号 (続き)




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AXI4 および AXI4-Lite 読み出しデータチャネル信号

表 A-6 に読み出しデータチャネル信号を示します。

注記 : 読み出し専用のマスターまたはスレーブインターフェイスは、読み出しデータチャネル全体

を無視します。

表 A-6 : 読み出しデータチャネル信号


RID 完全にサポートされています。

詳細は、 ARID を参照してください。


RDATA ネイティブ幅 32 ～ 1024 ビットに対応しています。 32 ビット幅に対応しています。

AXI4-Lite は現在のところ 64 ビットのネイ

ティブデータ幅をサポートしていません。

RRESP 完全にサポートされています。 EXOKAY の値は、仕様には規定されていま

せん。

RLAST 完全にサポートされています。存在しません。

RUSER 通常、ザイリンクスエンドポイント IP にはインプリメン





RVALID 完全にサポートされています。

RREADY 完全にサポートされています。



AXI4-Stream 信号のまとめ

AXI4-Stream 信号のまとめ

AXI4-Stream 信号の一覧を表 A-7 に示します。

表 A-7 : AXI4-Stream 信号のまとめ

信号オプションデフォルト (全ビット )

内容

TVALID 必須 N/A 変更なし

TREADY オプション 1 変更なし

TDATA オプション 0 変更なし

ザイリンクス AXI IP における規則 : 8 ～ 4096 ビット幅までは、ザイリンクス AXI IP が使用します (テスト境界の確

立)。

TSTRB オプション TKEEP と同じ、それ

以外の場合

は 1

変更なし通常、TSTRB はスパースストリームのエンコードに使用します。TSTRBは、残りのパケットのエンコードだけを目的として使用すべきではありません。

TKEEP オプション 1 ザイリンクス IP では、ヌルバイトの利用をパケット化されたストリームの末尾に

ある残りのバイトのエンコードに限定しています。

ザイリンクスのエンドポイント IP では、ストリーム中の先頭または途中のヌルバイトに TKEEP を使用しません。

TLAST オプション 0 パケットの終データビートを示します。

TLAST を省略した場合、連続したパケット化されていないストリームと見なされ

ます。

TID オプション 0 変更なし

ザイリンクス AXI IP における規則 : 1 ～ 32 ビット幅のみを、ザイリンクス AXI IP が使用します (テスト境界の確立)。

TDEST オプション 0 変更なし

ザイリンクス AXI IP における規則 : 1 ～ 32 ビット幅のみを、ザイリンクス AXI IP が使用します (テスト境界の確立)。

TUSER オプション 0 変更なし

ザイリンクス AXI IP における規則 : 1 ～ 4096 ビット幅のみを、ザイリンクス AXI IP が使用します (テスト境界の確

立)。



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付録 B

AXI の用語

AXI の用語

用語コアの種類内容適用対象

AXI 汎用インプリメントされる AXI プロトコルインターフェイ

ス全般を指す一般的な用語。

一般的な説明。

AXI4 メモリマップ方式の

ブロック転送

大 256 データビートをバースト転送する、アドレス

指定のインターフェイス。

エンベデッドコアお

よびメモリコア。

例 : MIG、ブロック

RAM、 EDK、 PCIe ブリッジ、 FIFO

AXI4-Lite 制御レジスタ向けのサ

ブセット

32 ビット幅のデータを転送するメモリマップ方式の軽

量インターフェイス。転送できるデータは一度に 1 ビー

トのみです。

管理レジスタ。

例 : 割り込みコント

ローラー、UART Lite、IIC バスインターフェ

イス

AXI4-Stream データストリーミング

向けのサブセット

単一書き込みチャネルモデルの単方向リンク。

バースト長に制限がありません。

DSP、ビデオ、通信ア

プリケーションに使用

されます。

インター

フェイス

AXI4

AXI4-Lite

AXI4-Stream

IP コア機能を外部に提供するための 1 つ以上のチャネ

ルの集合。マスターをスレーブに接続します。

1 つの IP が複数のインターフェイスを持つ場合もあり

ます。

すべて

チャネル

AXI4

AXI4-Lite

AXI4-Stream

VALID 信号と関連付けられた、 AXI 信号の独立した集

合。

すべて

バス汎用複数ビットからなる信号。

(インターフェイスまたはチャネルとは異なる)すべて

トランザク

ション

AXI4-Streamチャネルを介して実行される完結した通信動作で、 1 つ以上の転送から構成されます。完結した動作です。

DSP、ビデオ、通信ア

プリケーションに使用

されます。

AXI4

AXI4-Lite

アドレス、データ、応答の各チャネルを介した、互いに

関連付けられた読み出し /書き込み通信動作すべての集

合で、 1 つ以上の転送から構成されます。完結した読み

出しまたは書き込み要求です。

エンベデッドコアお

よびメモリコア。

管理レジスタ。



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転送

AXI4

AXI4-Lite

AXI4-Stream

VALID 信号のハンドシェイクによって識別する、情報を

伝達する 1 つのクロックサイクルです。データビート。

すべて

バースト

AXI4

AXI4-Lite

AXI4-Stream

複数の転送から構成されるトランザクション。すべて

マスター

AXI4

AXI4-Lite

AXI4-Stream

IP から AXI トランザクションを生成してスレーブ IPへと接続されたワイヤに発信する、 IP またはデバイス (または IP 上の複数のインターフェイスのうちの 1 つ)。

すべて

スレーブ

AXI4

AXI4-Lite

AXI4-Stream

マスター IP へと接続されたワイヤから IP 由来の AXIトランザクションを受信して応答する、 IP またはデバ

イス (または IP 上の複数のインターフェイスのうちの

1 つ)。

すべて

マスターイン

ターフェイス

(汎用)

AXI4

AXI4-Lite

AXI4-Stream

発信 AXI トランザクションを生成して AXI 転送の開

始側 (送信元) となる IP またはモジュールのインター

フェイス。

すべて

スレーブイン

ターフェイス

(汎用)

AXI4

AXI4-Lite

AXI4-Stream

AXI 転送の受信側 (宛先) となって着信 AXI トランザク

ションを受信する IP またはモジュールのインターフェ

イス。

すべて

SIAXI4

AXI4-Lite

AXI インターコネクトのスレーブインターフェイス

• XPS フローの場合、接続されたすべてのマスターデバ

イスからの着信 AXI トランザクションを受信する、ベ

クター化された AXI スレーブインターフェイス

• CORE Generator ツールフローの場合、 1 つのマス

ターデバイスに接続された複数のスレーブイン

ターフェイスのうちの 1 つ

EDK

MIAXI4

AXI4-Lite

AXI インターコネクトのマスターインターフェイス

• XPS フローの場合、接続されたすべてのスレーブデバイスへの発信 AXI トランザクションを生成する、

ベクター化された AXI マスターインターフェイス

• CORE Generator ツールフローの場合、1 つのスレー

ブデバイスに接続された 1 つのマスターインター

フェイス

EDK

SI スロットAXI4

AXI4-Lite

スレーブインターフェイススロット : 1 つのマスター

IP に接続するインターコネクトのスレーブインター

フェイスベクター信号の 1 スライス。

EDK

AXI の用語 (続き)




MI スロットAXI4

AXI4-Lite

マスターインターフェイススロット : 1 つのマスター

インターフェイススレーブ IP に接続するインターコネ

クトのマスターインターフェイスベクター信号の 1 スライス。

EDK

SI 側AXI4

AXI4-Lite

インターコネクトの SI 側に近いモジュールインター

フェイスを指します。

すべて

MI 側AXI4

AXI4-Lite

インターコネクトの MI 側に近いモジュールインター

フェイスを指します。

すべて

アップサイ

ザー

AXI4

AXI4-Lite

AXI4-Stream

スレーブインターフェイスからマスターインターフェ

イスの方向にデータが移動する場合に (書き込み/読み

出しの方向に関係なく )、データパス幅を広くする変換

機能。

すべて

ダウンサイ

ザー

AXI4

AXI4-Lite

AXI4-Stream

スレーブインターフェイスからマスターインターフェ

イスの方向にデータが移動する場合に (書き込み/読み

出しの方向に関係なく )、データパス幅を狭くする変換

機能。

すべて

SAMD トポロジ共有アドレス複数データ : 異なるマスターおよびスレー

ブデバイス間でデータ転送が独立して同時に発生する

AXI インターコネクトのコンフィギュレーション。

すべて

SASD トポロジ共有アドレス共有データ : 単一の読み出しおよび書き

込みパスがインプリメントされた AXI インターコネク

トのコンフィギュレーション。

すべて

共有アクセストポロジリソース消費を小化するために、一度に 1 つのトラン

ザクションしか発行されない SASD トポロジに基づい

た AXI インターコネクトのコンフィギュレーション。

EDK

クロスバートポロジマスターおよびスレーブデバイス間のデータパスがス

パース接続によってインプリメントされる SAMD トポ

ロジに基づいた AXI インターコネクトのコンフィギュ

レーション。

すべて

クロスバー構造 AXI インターコネクトの中心に位置し、さまざまな SIスロットおよび MI スロット間のアドレス、データ、応

答の各チャネルの転送をルーティングするモジュール。

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AXI の用語 (続き)




UG761 (v13.3) 2011 年 10 月 19 日




付録 C

その他の資料参考資料として、次の仕様書があります。

• 『ARM AMBA AXI Protocol v2.0 Specification』

• 『AMBA4 AXI4-Stream Protocol v1.0』

http://www.amba.com より ARM® AMBA® AXI 仕様をダウンロードする手順については、 3 ペー

ジの「はじめに」を参照してください。

さらに、このリファレンスガイドでは、次のザイリンクスウェブサイトに掲載された参考資料を

参照しています。


• 『AXI インターコネクト IP データシート』 (DS768)

• 『AXI-To-AXI Connector IP データシート』 (DS803)

• 『AXI External Master Connector データシート』 (DS804)

• 『AXI External Slave Connector データシート』 (DS805)

• 『AXI バスファンクションモデルデータシート』 (DS824)

ザイリンクス資料

• 『AXI マルチポートメモリコントローラーアプリケーションノート』 (XAPP739) : http://japan.xilinx.com/support/documentation/application_notes/xapp739_axi_mpmc.pdf

• 『AXI バスファンクションモデルユーザーガイド』 (UG783) : http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_3/ug783_axi_bfm.pdf

• 『MicroBlaze プロセッサリファレンスガイド』 (UG081) : http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_3/mb_ref_guide.pdf

• ISE Design Suite : インストールおよびライセンスガイド (UG798) : http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_3/iil.pdf

• ISE Design Suite : リリースノートガイド (UG631) : http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_3/irn.pdf

• ビデオデモ : http://japan.xilinx.com/design

• ザイリンクスアンサーデータベース : http://japan.xilinx.com/support/mysupport.htm

• ザイリンクス用語集 : http://japan.xilinx.com/support/documentation/sw_manuals/glossary

• EDK のウェブサイト : http://japan.xilinx.com/tools/embedded.htm

• CORE Generator® ツール : http://japan.xilinx.com/tools/coregen.htm

• メモリ制御 : http://japan.xilinx.com/products/technology/memory-solutions/index.htm

• System Generator : http://japan.xilinx.com/tools/sysgen.htm


http://www.amba.com


http://www.xilinx.com/cgi-bin/docs/ndoc?l=en;v=13.3;t=ip+axi+doc;d=ds768_axi_interconnect.pdf


http://www.xilinx.com/cgi-bin/docs/ndoc?l=en;v=13.3;t=ip+axi+doc;d=ds804_axi_ext_master_conn.pdf

http://www.xilinx.com/cgi-bin/docs/ndoc?l=en;v=13.3;t=ip+axi+doc;d=ds805_axi_ext_slave_conn.pdf

http://www.xilinx.com/cgi-bin/docs/ndoc?l=en;v=13.3;t=ip+axi+doc;d=ds824_axi_bfm.pdf

http://japan.xilinx.com/support/documentation/application_notes/xapp739_axi_mpmc.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_3/ug783_axi_bfm.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_3/mb_ref_guide.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_3/iil.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx13_3/irn.pdf

http://japan.xilinx.com/design

http://japan.xilinx.com/support/mysupport.htm

http://japan.xilinx.com/support/documentation/sw_manuals/glossary

http://japan.xilinx.com/tools/embedded.htm

http://japan.xilinx.com/tools/coregen.htm




UG761 (v13.3) 2011 年 10 月 19 日

付録 C : その他の資料

• Local-Link : http://japan.xilinx.com/products/design_resources/conn_central/locallink_member/sp06.pdf

• ターゲットデザインプラットフォーム : http://japan.xilinx.com/products/targeted_design_platforms.htm

アンサーデータベース : http://japan.xilinx.com/support/answers/37425.htm





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AXI リファレンス ガイド - Xilinx...AXI リファレンス ガイド japan.xilinx.com UG761 (v13.3) 2011 年 10 月 19 日Xilinx is providing this product documentation, hereinafter

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