Arhitektura Kompjuterskih sistema Quin McClussky metod

1Quine-McCluskey metod

minimizacije prekidakih funkcija Kod SOP sume proizvoda (SOP - sum of

products) izraza, svaki lan tipa proizvodnazivamo implikant funkcije, jer on implicitno

ukazuje da kada je njegova vrednost jednaka 1

tada i funkcija ima vrednost 1.

Ova metoda se zasniva na pronalaenju, najprije, svih prostih implikanata funkcije, pri

emu se implikant naziva prostim ako nijedan njegov dio ne predstavlja implikant te funkcije.


Potom se pronalaze bitni prosti implikanti. Njihova odlika je u tome to svaki od njih pokriva funkciju bar na jednom slogu na kome je nijedan drugi prosti implikant ne pokriva.

Vano je napomenuti da tehnika mimimizacije preko K-mapa ima dvije glavne slabosti:

(I) realizacija preko vizualizacije geometrijskih oblika,

(II) njena uinkovitost u praksi je ograniena na 6 varijabli ili manje kojih kod metode Quine-McCluskev (metoda tabeliranja) nema.


Ova metoda nudi jedan algoritam koji moe da se primjeni na funkciju bilo kojeg broja varijabli.

Objasniemo pronalaenje prostih implikanata za sluaj potpuno definisane funkcije. Postupak poinje formiranjem tablice u koju ulaze svi binarni indeksi na kojima funkcija ima vrijednost 1. Tablica je podijeljena na klase indeksa tako da su u svakoj klasi indeksi sa istim brojem jedinica, a klase se meusobno razdvajaju horizontalnom linijom.

Postupak se dalje nastavlja tako to se od polazne tablice formira nova tablica udruivanjem binarnih indeksa iz susjednih klasa koji se razlikuju samo na jednom bitu.


U novoj tablici udrueni indeksi na bitu na kome serazlikuju imaju simbol "x", a u prethodnoj tablici seudrueni indeksi obeleavaju simbolom "".

Postupak se iterativno nastavlja sve dok je udruivanjemogue.

Najzad, svi neudrueni indeksi odgovaraju prostimimplikantima.

Recimo da treba pronai skup prostih implikanata za funkciju f(x1,x2,x3,x4) zadatu skupom decimalnih indeksa

f (1) = {0,1,2,3,6,7,9,11,12,13,14}.


Prva iterativna tablica ima slijedei izgled:

6Sada vrimo udruivanje na ve opisani nain i dobijamo sljedeu iterativnu tablicu. Svi e implikanti iz polazne tablice biti oznaeni kao udrueni, to znai da medu njima nema prostih implikanata.

Nastavljamo sa

formiranjem naredne

tablice. Uoimo da se implikanti 0,2 i 1,3 mogu

udruiti, ali kako se time dobija isto to i kod udruivanja implikanata 0,1 i 2,3 (a to je ve ulo u narednu tablicu), ova

kombinacija se ne unosi u

narednu iterativnu tablicu

ali se dotini implikanti mogu obiljeiti kao udrueni.

7 Najzad, vie nema mogunosti za daljeudruivanje. Svi neudrueni implikanti(ovde oznaeni sa a, b, c, d, e, f i g)formiraju skup prostih implikanata. Drugim

reima, prosti implikanti su:

x

8Kombinacioni i sekvencijalni

sistemi

Digitalni sistemi klasificirani su pod dva opa naslova:

kombinacioni sistemi i

sekvencijalni sistemi.

Ova dva tipa sistema imaju mnogo zajednikih karakteristika, ali postoje neke osobine koje ih razlikuju.

Kod kombinacionog sistema, izlazni signali zavise samo od

tekueg ulaznog signala. Drugim rijeima, izlazni signali u svakom datom trenutku vremena su upravo logike operacije nad ulaznim varijablama u tom trenutku.

9Kombinaciona mrea

Prema tome ponaanje jednog kombinacionog kruga od n-ulaza i m-izlaza moe da se opie sa velikom jednostavnou. Mogu se izlistati 2n

mogue vrijednosti ulaznih varijabli i odrediti vrijednost svake od m izlaznih funkcija, te ih tabelirati za svaku ulaznu vrijednost.

10

Kao kontrast, ako se informacije koje se

odnose na prethodne ulaze takoe zahtijevaju za odreivanje tekuih izlaznih signala, dakle memorija je inherentna unutar sistema i

oznaavamo ga kao sekvencijalni.

Sekvencionalni sistem sastoji se od

kombinacionog kruga sa memorijskim

ureajem povezanim da se oformi povratna sprega, kako je pokazano na slici.

11

Kombinacioni i sekvencijalni

sistemi

Kao to je reeno, digitalni sistemi se dijele na:

kombinacione (imaju osobinu da njihovi izlazi u

svakom trenutku zavise od stanja na ulazima u

tom trenutku i logike funkcije koju realizuju) i

sekvencijalne strukture (obzirom da sadre memorijske elemente stanje na njihovim

izlazima ne zavisi samo od stanja na ulazima

ve i od stanja memorijskih elemenata).

12

Kombinacione strukture

Digitalni sistemi su projektirani da

izvravaju niz funkcija nad binarnim numerikim podacima, a medu njima aritmetike operacije spadaju u osnovne.

Kombinaciona struktura

13

Sabirai

Sabira je kombinaciona mrea koja omoguava sabiranje dva jednobitna binarna broja.

Vrste sabiraa

polusabira

potpuni sabira

14

Polusabira

Polusabira ima:

dva ulazna signala koji predstavljaju binarne cifre (a i b)

dva izlazna signala od kojih jedan predstavlja rezultat sabiranja (s), a drugi prenos u stariji (vii) razred (Ciz)

ba

Ciz S

Polusabira

S obzirom da nema prenos iz prethodnog (nieg) razreda, polusabira se ne moe koristiti za sabiranje viecifrenih binarnih brojeva.

15

Potpuni sabira (1)

Potpuni sabira ima:

tri ulazna signala od kojih dva predstavljaju binarne cifre (a i b), a trei prenos iz prethodnog razreda (Cul)

dva izlazna signala od kojih jedan predstavlja rezultat sabiranja (s), a drugi prenos u stariji (vii) razred (Ciz)

Culba

Ciz S

Sabira

S obzirom da potpuni sabira kao ulazni signal ima prenos iz prethodnog

razreda, moe se koristiti za sabiranje viecifrenih binarnih brojeva.

16

abb)C(aabCbaCbaCabCC

CbaabCbaCbaCbaCS

ulul ulul uliz

ululul ulul

Potpuni sabira (2)

Kombinaciona tablica sabiranja

Cul a b Ciz s

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

Funkcije izlaza potpunog sabiraa

17

abb)C(aC

CbaS

uliz

ul

a s

b

Ciz

Cul

Culba

Ciz S

Sabira

Potpuni sabira (3)

Realizacija potpunog sabiraa

18

Potpuni sabira (4)

Sabiranje viecifrenih binarnih brojeva ostvaruje se kaskadnom vezom vie potpunih sabiraa.

broj potpunih sabiraa u kaskadnoj vezi jednak je broju cifara, odnosno bitova koje imaju brojevi koji se sabiraju (za svaki bit po

jedan sabira)

veza izmeu sabiraa se ostvaruje vezivanjem izlaznog prenosa nieg razreda na ulazni prenos vieg razreda

Primjenom potpunih sabiraa mogu se sabirati kako neoznaeni brojevi, tako i oznaeni brojevi predstavljeni u komplementu dvojke.

19

Polusabira

20

Puni sabira

Ukoliko se pojavi potreba za sabiranjem viebitnih vrijednost koristi se puni sabira (Full Adder).

21

Puni sabira

Kao i u polusabirau S je zbir, Cje bit prenosa

S = X'Y'Z + X'YZ' + XY'Z' + XYZ

C = X'YZ + XY'Z + XYZ' + XYZ

22

Puni sabira

23

Poluoduzima

D = X'Y + XY

24

Puni oduzimaUkoliko se pojavi potreba za oduzimanjem vie bitnih vrijednost koristi se puni oduzima (Full Substractor)

D = X'Y'Z + X'YZ' + XY'Z' + XYZ ; B = X'Y'Z + X'YZ' + X'YZ + XYZ

D

25

Multiplekser

Jedan 2nx 1 multiplekser (multiplexer, MUX) je ureaj koji selektira binarnu informaciju iz jednog od 2n ulaznih terminala i upuuje ove podatke na jednu izlaznu liniju.

Iz ovih razloga multiplekser se takoe naziva i selektor podataka (data selector).

Multiplekser zahtijeva n linija selekcije (selection lines) oznaenih sa sn-1, sn-2, ... S1, s0 da bi selektovao svaki od 2

n

ulaza, oznaenih sa I0, /1, I2, ... /2n-1 Kombinacije bita selekcionih linija odreuje n-bitni binarni broj, iji decimalni ekvivalent korespondira subskriptu selektiranog ulaznog terminala.

26

Dakle, n linija selekcije odreuje adresu ulaznog terminala koji se

selektira, gdje su sn-1 i s0najznaajniji i najmanje znaajni bitovi adrese, respektivno.

Poto se linije selekcije s1 i s0 pruaju kroz etiri mogue vrijednosti s1s0=00, 01, 10 i 11, respektivni ulazni

terminali I0, /1, I2, I3 se odabiru i

upuuju ka izlazu.

27

Demultiplekser Ovakav krug alje podatke iz jednog

izvora na jedan od

vie izlaza, on izvrava suprotnu funkciju od one koju

vri multiplekser pa se naziva

demultiplekser.

Demultiplekser 1/8 ima jedan informacioni ulaz, 8 izlaza i 3 selekciona ulaza.

Dovoenjem selekcionih signala S2, S1 i S0 formira se binarna kombinacija koja predstavlja redni broj izlaza na koji se postavlja prekida, ime se vrijednost sa informacionog ulaza direktno prosljeuje na taj izlaz.

Demultiplekser 1/8 (1)

Y0

S0S1

D

DP

1/8

Y1Y2

Y4Y3

Y5

Y7Y6

S2

0127

0126

0125

0124

0123

0122

0121

0120

SSDSY

SSDSY

SSDSY

SSDSY

SSSDY

SSSDY

SSSDY

SSSDY


Kombinaciona tablica DP 1/8 Funkcije izlaza DP 1/8

S2 S1 S0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

0 0 0 0 0 0 0 0 0 0 D

0 0 1 0 0 0 0 0 0 D 0

0 1 0 0 0 0 0 0 D 0 0

0 1 1 0 0 0 0 D 0 0 0

1 0 0 0 0 0 D 0 0 0 0

1 0 1 0 0 D 0 0 0 0 0

1 1 0 0 D 0 0 0 0 0 0

1 1 1 D 0 0 0 0 0 0 0


Realizacija DP 1/8

0127

0126

0125

0124

0123

0122

0121

0120

SSDSY

SSDSY

SSDSY

SSDSY

SSSDY

SSSDY

SSSDY

SSSDY

D S2 S1 S0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y0

S0S1

D

DP

1/8

Y1Y2

Y4Y3

Y5

Y7Y6

S2

Koderi

Koder je kombinaciona mrea sa vie ulaza (m) i vie izlaza (n) koja obavlja funkciju kodovanja informacija. Informacija je signal doveden na samo jedan

od ulaza mree. Na izlazu se dobija kodovana informacija u vidu binarnog broja sa n cifara.

U zavisnosti od broja ulaza i izlaza, koderi mogu biti:

potpuni, kod kojih vai m = 2n

ima n izlaza i 2n ulaza

nepotpuni, kod kojih je m < 2n

ima n izlaza i manje od 2n

ulaza

Y0Y1

...KODER

m/n

A1A0

...

Am-1

Yn-1

Napomena: Ukoliko se istovremeno na dva ili vie ulaza kodera dovedu signali, koder e na izlazu generisati pogrean kod.

Y0Y1Y2KODER

8/3

A1A0

A2

A4A3

A5

A7A6

Potpuni koder 8/3 (1)

Potpuni koder 8/3 ima 8 ulaza i 3 izlaza.

U datom trenutku samo jedan od ulaza kodera moe biti aktivan (imati signal 1).

U tom trenutku, u zavisnosti od toga koji je ulaz aktivan, na izlazu se generie binarna kombinacija bitova koja odgovara rednom broju aktivnog ulaza.

76542

76321

75310

AAAAY

AAAAY

AAAAY


Kombinaciona tablica kodera 8/3

Funkcije izlaza kodera 8/3

A7 A6 A5 A4 A3 A2 A1 A0 Y2 Y1 Y0

0 0 0 0 0 0 0 1 0 0 0

0 0 0 0 0 0 1 0 0 0 1

0 0 0 0 0 1 0 0 0 1 0

0 0 0 0 1 0 0 0 0 1 1

0 0 0 1 0 0 0 0 1 0 0

0 0 1 0 0 0 0 0 1 0 1

0 1 0 0 0 0 0 0 1 1 0

1 0 0 0 0 0 0 0 1 1 1

A7 A6 A5 A4 A3 A2 A1 A0

Y0

Y1

Y2

Y0Y1Y2KODER

8/3

A1A0

A2

A4A3

A5

A7A6

76542

76321

75310

AAAAY

AAAAY

AAAAY


Realizacija kodera 8/3

Dekoderi

Dekoder je kombinaciona mrea sa vie ulaza (m) i vie izlaza (n) koja obavlja funkciju dekodovanja binarno kodirane informacije dovedene na

ulaze mree. Na izlazu se aktivira jedan i samo jedan izlaz koji odgovara ulaznoj kombinaciji.

U zavisnosti od broja ulaza i izlaza, dekoderi mogu biti:

potpuni, kod kojih vai n = 2m

ima m ulaza i 2m izlaza

nepotpuni, kod kojih je n < 2m

ima m ulaza i manje od 2m izlaza, tj. neke ulazne kombinacije se ne

mogu pojaviti

Y0Y1

...DEKODER

m/n

A1A0

...

Am-1

Yn-1

Potpuni dekoder 3/8 (1)

Potpuni dekoder 3/8 ima 3 ulaza i 8 izlaza.

U datom trenutku na ulaz dekodera se dovodi binarna kombinacija od 3 bita (kd neke informacije).

U tom trenutku, u zavisnosti od toga koja je binarna kombinacija na ulazu, aktivira se jedan i samo jedan izlaz i to onaj koji odgovara

ulaznoj kombinaciji.

DEKODER

3/8

ABC

Y1Y0

Y2

Y4Y3

Y5

Y7Y6

ABCY

CABY

CBAY

CBAY

BCAY

CBAY

CBAY

CBAY

7

6

5

4

3

2

1

0

Potpuni dekoder 3/8 (2)

Kombinaciona tablica dekodera 3/8 Funkcije izlaza dekodera 3/8

A B C Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

0 0 0 0 0 0 0 0 0 0 1

0 0 1 0 0 0 0 0 0 1 0

0 1 0 0 0 0 0 0 1 0 0

0 1 1 0 0 0 0 1 0 0 0

1 0 0 0 0 0 1 0 0 0 0

1 0 1 0 0 1 0 0 0 0 0

1 1 0 0 1 0 0 0 0 0 0

1 1 1 1 0 0 0 0 0 0 0

A B C

CBA

CBA

CBA

CBA

BCA

ABC

CAB

CBA

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

DEKODER

3/8

ABC

Y1Y0

Y2

Y4Y3

Y5

Y7Y6

Potpuni dekoder 3/8 (3)Realizacija dekodera 3/8

ABCY

CABY

CBAY

CBAY

BCAY

CBAY

CBAY

CBAY

7

6

5

4

3

2

1

0

39

Sekvencijalna kola

Sloena izraunavanja se obino razlau na sekvencu jednostavnih koraka.

U tom sluaju, umjesto da se rezultat dobije odjednom, u datom trenutku dobijamo samo mali

dio tog rezultata.

Isti princip vai i kod digitalnih sistema, jer digitalna kola koja izvravaju specificirani zadatak obavljaju aktivnost kao sekvencu koraka. Zbog toga za ova

kola kaemo da su sekvencijalna.

40

Sekvencijalna kola moraju da pamte parcijalne rezultate izmeu koraka.

Prednost sekvencijalnog rada je ta to je za izvrenje svakog koraka potrebno ugraditi jednostavniji hardver, meutim, treba da protekne znatno dui period dok se ne dobije konaan rezultat.

Sekvencijalna kola

41

To znai da implementi-ranje zadataka pomou kombinacione logike rezultira kraim vremenom generisanja rezultata u odnosu na implementaciju zasnovanu na sekv. logici, ali je zato obim hardvera vei.

42

Leevi Logiko kolo koje moe da memorie stanje na

ulazu i ima dva izlaza koji su komplementarni

jedan drugom naziva se le.

Svaka memorija u raunaru se sastoji od potrebnog broja leeva.

Osnovni le se realizuje unakrsnim povezivanjem dva NILI kola to je prikazano na sljedeoj slici .

43

RS le Ulazi le kola oznaavaju se sa Set (S) i Reset

(R). U toku normalnog rada izlazi su uvijek

komplementarni jedan u odnosu na drugi.

Pretpostavimo da su oba ulaza jednaka 0, izlaz

Q=1, a izlaz Q=1. Izlaz kola G1 bie na 1, pa kako izlaz Q preko povratne grane pobuuje ulaz kola G2, izlaz G2 e biti 0.

Kolo e zbog toga biti stabilno sa Q=1 i Q=0, kako smo i pretpostavili na poetku.

44

RS le Ako se sada ulaz R postavi na 1, izlaz G1 e se

promijeniti na 0. Oba ulaza kola G2 bie na 0 tako da e se njegov izlaz promijeniti na 1.

Le kolo e sada postati stabilno sa Q=0 i Q=1.

Ponaanje le kola moe se opisati logikom tabelom koja je data na slijedeem slajdu.

Unakrsno NILI poznato je pod nazivom RS le.

45

RS le

Iz logike tabele se vidi da ulazna kombinacija S=1 i R=1 nije dozvoljena, jer e oba izlaza u tom sluaju biti postavljena na 0, a to je u kontradikciji sa

uslovom komplementarnosti izlaza RS lea.

46

D le

Jedan od naina da se eliminie neeljeno nedefinisano stanje kod RS lea je da se obezbjedi da ulazi S i R nikada ne budu

istovremeno jednaki 1. Ovo se kod D leca izvodi

kao na sljedeoj slici

47

Ovaj le ima samo dva ulaza: D (Data - podaci) i C (Control - upravljaki). Ulaz D dovodi se preko NI kola na ulaz S, a ulaz D preko invertora i Nl kola na ulaz R.

Sve dok je upravljaki ulaz C=0 oba ulaza RS lea su postavljena na visok logiki nivo i kolo ne moe da promijeni svoje stanje bez obzira na to ta dovedemo na ulaz D. Kada je C=1 tada je stanje na izlazu odreeno stanjem na ulazu D. Ukoliko je D=1, Q se postavlja na 1 i kolo se nalazi u stanju set. Kada je D=0, izlaz je Q=0 i kolo se nalazi u stanju reset. Logiki simbol D lea prikazan je na slici lijevo.

48

Flip-flopovi

Flip-flop je okidno kolo sa dva stabilna stanja koja se koriste za memorisanje podataka u binarnom obliku.

Kao memorijski element on je jedno od osnovnih kola digitalne tehnike.

Kako se bit informacije prepoznaje / kodira prisustvom ili odsustvom impulsa ili logikog nivoa 1 ili 0 jedan flip flop moe da pamti u odreenom vremenu samo jednu informaciju odnosno jedan bit informacije.

Informacije vee od jednog bita pamte se u ureenom skupu flip-flopova koji se naziva registar. Ureeni skup registara ini veu memoriju itd.

49

Flip-flop

Flip-flop se definie kao bistabilno kolo koje koristi specijalni upravljaki signal C radi:

odreivanja trenutaka u kojima se memorijski element odaziva na promjene ulaznih podataka

i

trenutaka u kojima memorijski element mijenja

svoje izlazno stanje.

S obzirom da signal C, kada je u pitanju flip-flop,

ima sinhronizirajuu ulogu, on se naziva takt-signal.

50

Metode

taktovanja

Postoji vei broj tipova flip-flopova koji se razlikuju po nainu taktovanja. Uloga signala C kod lea prikazana je na donjoj slici.

U toku perioda t1 ... t2, kada je C=1, bilo kakva promjena signala podataka na ulazu prenosi se kroz le.

Kada je logika nula na C promjene podataka na ulazu lea nemaju uticaj na promjene podataka na izlazu. Iz ovih razloga za leeve kaemo da su osjetljivi na nivo (level sensistive) ili da se okidaju na nivo (level triggered).

51

Kod najveeg broja dananjih rjeenja flip-flopova koristi se tehnika okidanja na

ivicu (edge triggering).

Na donjoj slici pokazano je ponaanje flip-flopa koji se okida pozitivnom ivicom.

52

Ponaanje flip-flopa koji se okida negativnom ivicom.

Flip-flopovi imaju isti simbol kao i leevi sa izuzetkom simbola > koji se odnosi na specifikaciju naina taktovanja i naziva se dinamiki ulazni simbol (okidanje flip-flopa vri se pri prelazu signala C sa 0 na 1).

Okidanje negativnom ivicom se oznaava kombinovanjem dinamikog ulaznog simbola i simbola inverzije.

53

Kombinacija leeva kod flip-flopova

Postoje dva naina kombinovanja leeva kod flip-flopova.

Prvi nain: leevi se kombinuju tako da se:

- vaei ulazni podaci su samo oni koji su prisutni u trenutku kada je vaei i upravljaki signal;

- stanje flip-flopa mijenja se samo kada stanje upravljakog impulsa nije aktivno.

Ovaj tip flip-flopa se naziva master-slave.

Drugi nain: flip-flop se okida samo u toku promjene taktnog impulsa sa 0 na 1 (ili sa 1 na 0), a u ostatku perioda promjene nisu dozvoljene ukljuujui i period taktnog signala.

Ovaj flip-flop se naziva ivino-okidani flip-flop.

54

Master-slave flip-flop Strukturu master-slave flip-flopa ine

dva lea i jedan invertor.

Struktura jednog master-slave RS flip-

flopa prikazana je na donjoj slici. Lijevi

flip-flop je master, a desni slave

55

Kada je C=0 izlaz invertora je 1 i rad slave lea je dozvoljen, tako da njegov izlaz Q prati vrijednost na izlazu master-a Y.

U tom trenutku rad master lea je zabranjen, jer je C=0. Kada je C=1, signali prisutni na ulazima Sm i Rm definiu na

koju e se vrijednost postaviti Y. Rad slave-a je zabranjen sve dok je C=1, tj. Cs=0. Bilo kakve

promjene na ulazima S i R mijenjaju master izlaz Y, ali nemaju efekat na slave izlaz Q.

Kada ponovo bude C=0 rad master-a se zabranjuje, tako da se promjene na ulazima Sm i Rm vie ne prihvataju, ali je istovremeno rad slave-a dozvoljen tako da se tekua vrijednost Y prenosi na izlaz Q.

Vremenski dijagrami karakteristini za rad master-slave RS flip-flopa prikazani

su na sljedeoj slici.

56

57

Master-slave JK flip-flop

Da bi se eliminisao neeljeni uslov koji dovodi do toga da izlazi RS flip-flopa

budu nedefinisani koristi se JK flip-flop.

Kod ovog flip-flopa uslov kada su oba

ulaza jednaka 1 ukazuje da izlaz primi

komplementarnu vrijednost.

58

Ivicno okidani D flip-flop

Logiki dijagram D flip-flopa koji se okida na prednju ivicu prikazan je na donjoj slici.

Flip-flop ine dvije cjeline: master dio, realizovan pomou D lea, i slave dio koji moe biti RS ili D le.

Na ulazu taktnog signala dodaje se invertor.

59

S obzirom da je master le D tipa, flip-flop ima osobinu da se okida na ivicu, a ne na nivo kao

toje to sluaj kod master-slave flip-flopa.

Kada je C=0, rad master lea je dozvoljen i on je transparentan, tj. njegov izlaz slijedi stanje

na D ulazu. Rad slave lea je zabranjen i on odrava nepromijenjeno stanje flip-flopa.

Kada se javi pozitivna ivica taktni ulaz se

promijeni na 1. Rad, master lea se zabranjuje, njegov izlaz "zamrzava", a slave leu je dozvoljen rad tako da on kopira na svom izlazu

stanje koje je prisutno na izlazu master lea.

60

Stanje master lea koje treba kopirati je stanje koje je prisutno u trenutku pojave pozitivne ivice takt impulsa.

Kada je C=1, rad master lea je zabranjen i njegovo stanje ne moe da se promijeni, tako da stanja oba lea (i master-a i s/ave-a) ostaju nepromijenjena.

Konano, kada se C promijeni sa 1 na 0 rad slave-a se zabranjuje tako da bilo kakva promjena na master-u

nema efekta na izlaz slave-a. Zbog toga, vrijednost

koja je memorisana u slave-u ostaje nepromijenjena u

toku ove promjene.

61

Ivino okidani D flip-flop moe se realizovati i pomou dva D lea i jednog invertora.

Flip-flopovi se obino projektuju sa jednim ili dva dodatna upravljaka ulaza koji su namijenjeni za inicijalizaciju poetnog stanja flip-flopa.

Upravljaki signal koji dovodi flip-flop u stanje Q=0 naziva se clear (CLR) ulaz, a onaj koji postavlja flip-flop u stanje Q=1 naziva se preset (PR) ulaz.

Uticaj ovih upravljakih signala je nezavisan od taktnog signala pa zbog toga kaemo da su ovi ulazi asinhroni.

Nasuprot njima, D je ulaz koji je sinhron sa takt-signalom. Logiki simbol za D flip-flop koji se okida pozitivnom ivicom sa Reset i Set ulazima, kao i odgovarajua funkcionalna tabela, prikazani su na slici

63

Ivino okidani JK flip-flop JK flip-flop se okida pozitivnom ivicom

impulsa, a dobija se dodavanjem logike

D flip-flopu koji se okida pozitivnom

ivicom taktnog impulsa.

Rezultat je prikazan na donjoj slici:

65

T flip-flop T flip-flop je poznat pod nazivom trigerski (trigger ili

toggle), a karakterie se jedinstvenom ulaznom linijom.

Ako je T=1 kada se taktni impuls mijenja sa 0 na 1, izlaz flip-flopa prelazi u komplementarno stanje u odnosu na tekue, a kada je T=0 flip-flop ne mijenja svoje stanje.

66

T flip-flop

T flip-flop se moe konstruisati od JK flip-flopa ili od D flip-flopa (slike ispod).

Treba naglasiti da T tlip-flopovi nisu

dostupni kao komponente nego se

konstruiu od JK i D flip-flopova

Documents

Arhitektura Kompjuterskih sistema Quin McClussky metod