7 Series FPGAs Integrated Block for PCI Express …...7 Series Integrated Block for PCIe v3.0 japan.xilinx.com 4 PG054 2013 年 12 月 18 日製品仕様概要 7 Series FPGAs Integrated

7 Series FPGAs Integrated Block for PCI Express v3.0

Vivado Design Suite 製品ガイド

PG054 2013 年 12 月 18 日

7 Series Integrated Block for PCIe v3.0 japan.xilinx.com 2

PG054 2013 年 12 月 18 日

目次IP の概要

第 1章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2章 : 製品仕様規格準拠 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

リソースの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

小デバイス要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

使用可能な PCIe 用統合ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

コアインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

トランザクションインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

PCI コンフィギュレーション空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

第 3章 : コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

タンデムコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

プロトコルレイヤー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

共有ロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

FPGA コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

第 4章 : コアのカスタマイズおよび生成Vivado 統合設計環境 (IDE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

出力生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

第 5章 : コアの制約必要な制約の変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

デバイス、パッケージ、およびスピードグレードの選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

コア I/O 割り当て . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

コアの物理制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

コアのタイミング制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

統合ブロックコアの移動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

サポートされているコアのピン配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

第 6章 : シミュレーションタンデムコンフィギュレーションを使用したシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

PIPE モードシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG054&Title=7%20Series%20FPGAs%20Integrated%20Block%20for%20PCI%20Express%20v3.0&releaseVersion=3.0&docPage=2


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第 7章 : 合成およびインプリメンテーション

第 8章 : サンプルデザインの詳細統合ブロックエンドポイントコンフィギュレーションの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

PIO : エンドポイントサンプルデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

コンフィギュレーターサンプルデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

コアの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

サンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

サンプルデザインの合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

ディレクトリおよびファイルの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

第 9章 : テストベンチエンドポイント用ルートポートモデルのテストベンチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

ルートポート用のエンドポイントモデルテストベンチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

付録 A : 移行およびアップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

Vivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

付録 B : デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284

デバッグツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

シミュレーションのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

付録 C : 受信される完了に対する受信バッファースペースの管理一般的な注意事項と概念 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303

完了スペースの管理方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304

付録 D : PCIE_2_1 ポートの説明クロックおよびリセットインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

トランザクション層インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

ブロック RAM インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

GTX トランシーバーのインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

コンフィギュレーションマネージメントインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

ダイナミックリコンフィギュレーションポートインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349

TL2 インターフェイスポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349

付録 E : その他のリソースザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352Notice of Disclaimer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353




PG054 2013 年 12 月 18 日製品仕様

概要7 Series FPGAs Integrated Block for PCI Express® コアは、ザイリンクス Zynq®-7000 All Programmable SoC および 7 シリーズFPGA ファミリで使用する、スケーラブルで、高帯域、信頼性の高いシリアルインターコネクトを構築するブロックです。このソリューションは、PCI Express Base Specification v2.1に準拠した 1 レーン、 2 レーン、 4 レーン、 8 レーンのエンドポイントおよびルートポートコンフィギュレーションを5Gb/s (Gen2) までサポートし、また、カスタマーのユーザーインターフェイスに対し AMBA® AXI4-Stream インターフェイスをサポートします。

ピンごとの帯域が高く、低レイテンシで、シグナルインテグリティの問題が低減された、 CDR アーキテクチャであるため、このコアは、ハイパフォーマンスでコスト高効率の第 3世代の I/O ソリューションとして、業界標準となっています。

機能• ハイパフォーマンス、スケーラブル、で、柔軟性と信

頼性が高い、汎用 I/O コア

• クリティカルタイミングを満たすためザイリンクス Smart-IP テクノロジを採用

• 7 シリーズ FPGA ファミリに対し GTXE2 または GTPE2 トランシーバーを使用

° 2.5 GT/s および 5.0 GT/s のラインスピード

° 1 レーン、 2 レーン、 4 レーン、 8 レーン操作をサポート

° エラスティックバッファーおよびクロック補正

° 自動クロックデータリカバリ

• エンドポイントおよびルートポートコンフィギュレーションをサポート

• 8B/10B エンコードおよびデコード

• PCI Express 仕様要件に従い、レーン反転およびレーン極性反転をサポート

• 標準ユーザーインターフェイス

• PCI/PCI Express の電力管理機能、およびトランザクション順序付けルールに準拠

• トランザクションペイロードを大 1024 バイトまでサポート

• 高 32 ベクターまでのマルチベクター MSI および MSI-X をサポート

• アップコンフィギュレーション機能により、アプリケーションドリブンの帯域幅のスケーラビリティが有効

IP の概要

LogiCORE IP

コアの内容

サポートされる

デバイスファミ

リ (1)Zynq-7000、 Virtex®-7、 Kintex®-7、 Artix®-7


ユーザーイン

ターフェイス

AXI4-Stream

リソース詳細は、表 2-2を参照してください。

コアに含まれるもの

デザインファイル

Verilog/VHDL(2) RTL ソース

およびシミュレーションモデル

サンプルデザイン

Verilog、 VHDL

テストベンチ Verilog、 VHDL

制約ファイル XDC

シミュレーショ

ンモデルVerilog、 VHDL


ソフトウェアドライバー

該当なし

サポートされるデザインフロー (3)

デザイン入力Vivado® Design Suite

Vivado IP インテグレーター

シミュレー

ション

サポートされるシミュレータについてはザイリ

ンクスデザインツールを参照してください。

合成 Vivado 合成

サポート

japan.xilinx.com/support で提供

注記 :1. このコアのサポートデバイスの一覧については、 Vivado IP カタロ

グを参照してください。

2. GTX ラッパーの RTL ソースは Verilog のみです。 VHDL プロジェ

クトには混合言語モードのシミュレータが必要です。

3. サポートされているツールのバージョンについては、『VivadoDesign Suite ユーザーガイド : リリースノート、インストールおよ

びライセンス』を参照してください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.3;t=vivado+release+notes


http://japan.xilinx.com/support







PG054 2013 年 12 月 18 日

第 1章

概要ザイリンクスの 7 シリーズ FPGA には 3 つの FPGA ファミリがあり、すべて低電力用に設計されており、適な消費電力、パフォーマンス、コストを得るため、3 つのファミリの共有デザインを作成できるようになっています。Artix®-7ファミリは量産アプリケーション用にも低いコストおよび消費電力に適化されたデバイスで、 Virtex®-7 ファミリは高のシステムパフォーマンスと高集積度に適化されています。また、 Kintex®-7 ファミリはパフォーマンスに対してベストな価格が得られるように適化された革新的な FPGA です。この資料には、 7 Series FPGAs IntegratedBlock for PCI Express® の機能および操作方法 (設計、カスタマイズ、インプリメント ) が説明されています。

7 Series FPGAs Integrated Block for PCI Express コアは信頼性が高く、高帯域で、スケーラブルなシリアルインターコネクトを構築するブロックです。このコアは 7 Series FPGA にある PCI Express 用 7 Series 統合ブロックをインスタンシエートし、 Verilog および VHDL の両方をサポートしています。またこのコアはデザインプロセスを簡素化しタイムトゥマーケットを短縮します。さらにエンドポイントおよびルートポートアプリケーション用にコンフィギュレーション可能で、通信、マルチメディア、サーバーおよびモバイルプラットフォームで使用できるだけでなく、高度医療画像処理、グラフィックス多用のビデオゲーム、 DVD レベルの高画質ストリーミングビデオ (デスクトップ上) などのアプリケーション、 10 ギガビットイーサネットインターフェイスカード用にも使用できます。

このコアは完全検証されたソリューションですが、アプリケーションのコンフィギュレーションおよび機能によっては、完全デザインをインプリメントするにあたり課題に直面することもあります。

推奨 : ベストな結果を得るには、ザイリンクスインプリメンテーションソフトウェアおよび制約ファイルを使用してハイパフォーマンスのパイプライン化された FPGA デザインを構築した経験が望まれます。

機能概要

7 Series Integrated Block for PCIe は、『PCI Express Base Specification rev. 2.1』 [参照 2] のレイヤーモデルに従っており、物理層、データリンク層、トランザクション層から構成されています。このプロトコルはレイヤー間の情報交換にパケットを使用します。パケットはトランザクション層およびデータリンク層で生成され、送信コンポーネントから受信コンポーネントへと情報を伝送します。特定の層でパケットを処理するのに必要な情報が送信されるパケットに追加されます。




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第 1 章 : 概要

プロトコルのレイヤーの機能は次のとおりです。

• TLP の生成および処理

• フロー制御管理

• 初期化およびパワーマネージメント機能

• データ保護

• エラーチェックおよび再試行

• 物理的なリンクインターフェイス初期化

• メンテナンスおよびステータス追跡

• シリアライゼーション、デシリアライゼーション、およびインターフェイス操作用のほかの回路

アプリケーションザイリンクス 7 series FPGAs Integrated Block for PCI Express のアーキテクチャはパフォーマンス、コスト、スケーラビリティ、機能拡張性、高信頼性に秀で、広範なコンピューティングや通信用のアプリケーション用に利用されています。一般的なアプリケーションには次のようなものがあります。

• データ通信ネットワーク

• テレコミュニケーションネットワーク

• ブロードバンドアプリケーション (有線および無線)

• クロスコネクト

• ネットワークインターフェイスカード

• チップ間およびバックプレーンのインターコネクト

• クロスバースイッチ

• 無線基地局

ライセンスおよび注文情報このザイリンクス LogiCORE IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクスVivado® Design Suite を使用し追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCOREIP モジュールは、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびソフトウェアの価格や利用状況に関する詳細については、お近くのザイリンクス営業担当者にお問い合わせください。

詳細は 7 Series FPGAs Integrated Block for PCI Express 製品ページをご覧ください。

http://japan.xilinx.com/ise/license/license_agreement.htm

http://japan.xilinx.com/products/intellectual-property/index.htm

http://japan.xilinx.com/company/contact/index.htm

japan.xilinx.com/products/ipcenter/7_SERIES_PCI_Express_Block.htm




PG054 2013 年 12 月 18 日

第 2章

製品仕様7 Series FPGAs Integrated Block for PCI Express® では 2.5Gb/s および 5.0Gb/s の PCI Express エンドポイントおよびルートポートコンフィギュレーションがサポートされています。 8.0 Gb/s (Gen3) サポートに関しては、『Virtex-7 FPGAGen3 Integrated Block for PCI Express 製品ガイド』 (PG023)[参照 4] を参照してください。Virtex®-7 FPGA Gen3 IntegratedBlock for PCI Express のデバイスサポートなどの情報も記載されています。

表 2-1 は Integrated Block for PCIe® ソリューションを定義しています。

ザイリンクス 7 Series FPGAs Integrated Block for PCI Express コアは 7 Series FPGAs Integrated Block for PCI Express(PCIE_2_1) を内部でインスタンシエートします。この統合ブロックは PCI Express Base Specification のレイヤーモデルに従い、物理層、データリンク層、トランザクション層から構成されおり、『PCI Express Base Specification v2.1』[参照 2]に準拠しています。

図 2-1 では 7 Series FPGAs Integrated Block for PCI Express コアのインターフェイスを図説しています。

• システム (SYS) インターフェイス

• PCI Express (PCI_EXP) インターフェイス

• コンフィギュレーション (CFG) インターフェイス

• トランザクションインターフェイス (AXI4-Stream)

• 物理層制御およびステータス (PL) インターフェイス

このコアはモジュール間の情報交換にパケットを使用します。パケットはトランザクション層およびデータリンク層で生成され、送信コンポーネントから受信コンポーネントへと情報を伝送します。必要な情報が送信パケットに追加されますが、これらの層でパケットを処理するのに必要なものです。受信エレメントの各層は、入力パケットを処理し、関連情報を受け取り、そのパケットを次の層に送信します。

この結果、受信されたパケットは物理層からデータリンク層およびトランザクション層へと送信されていきます。

表 2‐1 :製品概要

製品名ユーザーインターフェイス

幅サポートされるレーン幅

1 レーン (2.5Gb/s、 5.0Gb/s) 64 X1

2 レーン (2.5Gb/s、 5.0Gb/s) 64 x1、 x2(1)

4 レーン (2.5Gb/s、 5.0Gb/s) 64、 128 x1、 x2、 x4(1),(2)

8 レーン (2.5Gb/s、 5.0Gb/s) 64、 128 x1、 x2、 x4、 x8(1),(3)

注記 :1. 詳細は、 126 ページの「リンクトレーニング : 2 レーン、 4 レーン、 8 レーンコンポーネント」を参照してください。 2. Vivado® IP カタログの「x4、 2.5Gb/s」というオプションは 64 ビット幅のインターフェイスのみで利用可能です。

3. 「x8、 5.0Gb/s」は 128 ビット幅でのみ利用可能です。




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第 2 章 : 製品仕様

規格準拠

7 Series FPGAs Integrated Block for PCI Express は『PCI Express Base Specification rev. 2.1』に準拠しています。 [参照 2].

さらに『PCI Express Card Electromechanical (CEM) v2.0』や『PCI Industrial Computer Manufacturers Group (PICMG) 3.4』などの業界規格に準拠しています。

X-Ref Target - Figure 2-1

図 2‐1 : トップレベルのファンクションブロックおよびインターフェース

LogiCORE IP 7 Series FPGAs Integrated Block for PCI Express

7 Series FPGAs Integrated Block for

PCI Express (PCIE_2_1)

Transceivers

Optional Debug

System(SYS)

User Logic

PCIExpressFabric

ClockandReset

PCI Express(PCI_EXP)

UserLogic

Physical LayerControl and Status

HostInterface

AXI4-StreamInterface

UserLogic

Optional Debug(DRP)

Physical(PL)

Configuration(CFG)

TX Block RAM

RX Block RAM




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リソースの使用

表 2-2 は Vivado Design Suite インプリメンテーションで使用されるコアのリソースをまとめたものです。

表 2‐2 :使用されるリソース

製品インター

フェイス幅GTXE1 LUT(1)

フリップ

フロップ(1)

受信バッ

ファー

サイズ (KB)

送信バッ

ファー

サイズ (KB)

CMPS(2)

(バイト )ブロックRAM

MMCMクロック

バッ

ファー

1 レーン Gen1/Gen2(3) 64 ビット 1 400 575

4 および 32(4) 4-32 128-1024 2-16 1 5

2 レーン Gen1/Gen2 64 ビット 2 525 750

4 レーン Gen1 64 ビット 4 800 1100

4 レーン Gen2 64 ビット、

128 ビット4 800 1300

8 レーン、 Gen1 64 ビット、

128 ビット8 1350 2275

8 レーン、 Gen2 128 ビット 8 1450 2600

注記 :1. 数値はデフォルトのコアコンフィギュレーション用です。実際の LUT およびフリップフロップの数はコンフィギュレーションにより異

なります。

2. CMPS とは Capability Maximum Payload Size の略で、機能大ペイロードサイズのこと。

3. Gen1 の速度は 2.5Gb/s、 Gen2 の速度は 5.0Gb/s です。

4. 大ペイロードサイズ (MPS) が 128 および 256 の場合は、 4KB および 8KB 、 512 MPS の場合は 8KB および 16KB、 1024 MPS の場合は

16KB および 32 KBです。

表 2‐3 : スタンドアロン PCIe コアの BUFG 使用量

リンクスピード (Gb/s) レーン幅

インターフェイス幅 (ビット数)

AXI ‐ ST インターフェイス周波数 (MHz)

BUFG 使用量

2.5 X1 64 62.5 3/32

2.5 X1 64 125 2/32

5 X1 64 125 3/32

2.5 x2 64 125 2/32

2.5 x2 64 250 4/32

5 x2 64 125 3/32

5 x2 64 250 4/32

2.5 x4 64 125 2/32

2.5 x4 64 250 4/32

5 x4 64 250 4/32

5.0 x4 128 125 4/32

2.5 x8 64 250 4/32

2.5 x8 128 125 3/32

5.0 x8 128 250 5/32




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小デバイス要件

表 2-4 には7 Series Integrated Block for PCIe コンフィギュレーションの小デバイス要件がまとめられています。

2.5 x1 64 250 4/32

5.0 x1 64 250 4/32

表 2‐3 : スタンドアロン PCIe コアの BUFG 使用量 (続き)

リンクスピード (Gb/s) レーン幅

インターフェイス幅 (ビット数)

AXI ‐ ST インターフェイス周波数 (MHz)

BUFG 使用量

表 2‐4 : コアコンフィギュレーション

Zynq®‐7000 デバ

イスVirtex®‐7 FPGA Kintex®‐7 FPGA

Artix®‐7 FPGA(2)

ZC7030ZC7045

XC7VX485T XC7V585T XC7V2000T

XC7K480T

XC7K420 XC7K410T

XC7K355T

XC7K325T XCK7160T(1)

XC7K70T(1)

XC7A100TXC7A200T

PCIe 用統合ブロック数

(表 2-5 を参照)1 4 3 4 1 1

レーン数

Gen1 (2.5Gb/s) 1-4 または 1-8(4) 1-8 1-8 1-8 1-8 1-4

Gen2 (5.0Gb/s) 1-4 または 1-8(4) 1-8 1-8 1-8 1-8 1-4

Gen3 (8.0Gb/s)(3) — — — — — —

[Speed grade]

x1–x4 Gen1 -1、 -2、 -3、-2L

-1、 -2、 -3、-2L

-1、 -2、 -3、-2L -1、 -2、 -2L

-1、 -2、 -3、-2L

-1、 -2、 -3、-2L

x8 Gen1 -1、 -2、 -3、-2L

-1、 -2、 -3、-2L

-1、 -2、 -3、-2L -1、 -2、 -2L

-1、 -2、 -3、-2L なし

x1–x4 Gen2 -1、 -2、 -3、-2L

-1、 -2、 -3、-2L

-1、 -2、 -3、-2L -1、 -2、 -2L

-1、 -2、 -3、-2L -2、 -3

x8 Gen2 -2、 -3、 -2L (1V)

-2、 -3、 -2L (1V)

-2、 -3、 -2L (1V) -2、 -2L (1V)

-2、 -3、 -2L (1V) なし




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使用可能な PCIe 用統合ブロック

表 2-5 には、複数のブロックを含む FPGA で使用可能な 7 シリーズ統合ブロックがまとめられています。場合によっては統合ブロックに近接するトランシーバーサイトがボンディングされていないため、すべてのブロックを使用できないこともあります。

大ペイロー

ドサイズ MPS (バイト )

Gen11024

1024 1024 1024 1024 10241024

x1–x4 Gen2 1024 1024 1024 1024 1024 1024

x8 Gen2512 (-3)

256 (-2、 -2L)

512 (-3)256 (-2、 -2L)

512 (-3)256 (-2、 -2L)

512 (-3)256 (-2、 -2L)

512 (-3)256 (-2、 -2L)

なし

注記 :1. Kintex-7 FPGA FBG484 パッケージは x1、 x2、 x4 のみをサポートしています。

2. Artix-7 デバイスは x1、 x2、 x4 のみをサポートしています。

3. 7 Series FPGAs Integrated Block for PCI Express は Gen3 をサポートしていません。Virtex-7 FPGA Gen3 Integrated Block for PCI Express のデバ

イスサポートなどの情報については、『Virtex-7 FPGA Gen3 Integrated Block for PCI Express 製品ガイド』 (PG023) [参照 4] を参照してくださ

い。

4. 7030 デバイスの場合は 1-4 レーン、 7045 デバイスの場合は 1-8 レーンです。

5. すべての SSI デバイスの PCIe/MMCM サイトペアがタイミングスキューチェックをパスするわけではありません。

表 2‐4 : コアコンフィギュレーション (続き)

Zynq®‐7000 デバ

イスVirtex®‐7 FPGA Kintex®‐7 FPGA

Artix®‐7 FPGA(2)

ZC7030

ZC7045XC7VX485T XC7V585T XC7V2000T

XC7K480T XC7K420

XC7K410T

XC7K355T XC7K325T

XCK7160T(1)

XC7K70T(1)

XC7A100T

XC7A200T

表 2‐5 :使用可能な PCIe 用統合ブロック

デバイスの選択 PCIe 用統合ブロックのロケーション

デバイスパッケージ X0Y0 X0Y1 X0Y2 X1Y0 X1Y1

Zynq-7000

ZC7030 3

ZC7045 3

ZC7100 3

Virtex-7

XC7VX485T

FFG1157FFG1761FFG1930

3 3

FFG1158FFG1927

3 3 3 3

XC7V585TFFG1157 3 3

FFG1761 3 3 3

XC7V2000TFHG1761 3 3 3

FLG1925 3 3




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コアインターフェイス

7 Series FPGAs Integrated Block for PCI Express には上位信号インターフェイスが含まれており、その中に受信方向、送信方向、双方向の 3 つのサブグループがあります。

システムインターフェイス

システム (SYS) インターフェイスは、システムリセット信号 (sys_rst_n) およびシステムクロック信号 (sys_clk)から構成されています。その詳細は表 2-6 に説明されています。

7 シリーズデバイスの中には 3.3V の I/O が使用できないものがあります。このため、 1.8V バンクのみが含まれているデバイスで操作するには適切なレベルシフトが必要です。

システムリセット信号は非同期入力です。sys_rst_n をアサートするとコア全体がハードリセットされます。システムリセット信号は 3.3V の信号です。

Vivado® IP カタログで選択されているクロックおよび基準信号によりますが、システム入力クロックは 100MHz、125MHz、または 250MHz に設定する必要があります。

Kintex-7

XC7K480T 3

XC7K420 3

XC7K410T 3

XC7K355T 3

XC7K325T 3

XCK7160T 3

XC7K70T 3

Artix-7

XC7A100T 3

XC7A200T 3

XC7A35T 3

XC7A50T 3

XC7A75T 3

表 2‐5 :使用可能な PCIe 用統合ブロック (続き)



表 2‐6 : システムインターフェイスの信号

関数信号名方向説明

システムリセット sys_rst_n 入力非同期信号。 sys_rst_n は、パワーオンおよびウォームリセット中に少なくとも 1500ns 間アサートする必要があります。

システムクロック sys_clk 入力基準クロック。 100MHz、 125MHz、 250MHz の周波数を選択できます。




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PCI Express インターフェイス

PCI Express (PCI_EXP) インターフェイスは、複数のレーンにまとめられた送受信の差動信号ペアから構成されています。 1 つの PCI Express レーンは、送信の差動信号ペア 1 組 (pci_exp_txp、 pci_exp_txn) および受信の差動信号ペア 1 組 (pci_exp_rxp、 pci_exp_rxn) から構成されています。 1 レーンコアはレーン 0、 2 レーンコアはレーン0-1、 4 レーンコアはレーン 0-3、 8 レーンコアはレーン 0-7 をサポートしています。 PCI_EXP インターフェイスの送受信信号は表 2-7 に定義されています。

表 2‐7 : PCI Express インターフェイス信号 (1、 2、 4、および 8 レーンコア)

レーン番号

名前方向説明

1 レーンコア

0 pci_exp_txp0 出力 PCI Express 送信 (正)シリアル差動出力 0 (+)

pci_exp_txn0 出力 PCI Express 送信 (負)シリアル差動出力 0 (-)

pci_exp_rxp0 入力 PCI Express 受信 (正)シリアル差動入力 0 (+)

pci_exp_rxn0 入力 PCI Express 受信 (負)シリアル差動入力 0 (-)

2 レーンコア









4 レーンコア
















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8 レーンコア





























表 2‐7 : PCI Express インターフェイス信号 (1、 2、 4、および 8 レーンコア) (続き)

レーン番号

名前方向説明




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PCI Express のクロック供給およびリセットについては、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) の第 6 章「PCI Express Clocking and PCI Express Reset」を参照してください。 [参照 10]

トランザクションインターフェイス

トランザクションインターフェイスは、ユーザーデザインが TLP を生成および使用するメカニズムを提供しています。このインターフェイスの信号名および説明は、表 2-8、表 2-10、表 2-11 にまとめられています。

共通インターフェイス

表 2-8 では共通インターフェイス信号について説明しています。





表 2‐8 :共通トランザクションインターフェイスの信号

名前方向説明

user_clk_out 出力トランザクションクロック。トランザクション、コンフィギュレーション、物理層制御およびステータスインターフェイスの操作は、このクロックの立ち上がりエッジを基準にし同期しています。この信号はパワーオンの後にアクティブになり、 sys_rst_n の影響は受けません。この信号は user_reset_out がディアサートされた後に初めて選択した動作周波数で安定するようになっています。 user_clk_out クロック出力は CORE Generator ツールで設定された固定周波数になります。リンクリカバリまたはトレーニングダウンが発生してもこの信号は周波数を変更しません。

推奨およびオプションの周波数については表 2-9 を参照してください。

user_reset_out 出力トランザクションリセット。トランザクションおよびコンフィギュレーションインターフェイスと通信するユーザーロジックは静止ステートに戻るのに user_reset_out を使用する必要があります。この信号は user_clk_outに同期してディアサートされ、 sys_rst_n のアサートに対し非同期にディアサートおよびアサートされます。ホットリセットやリンクディスエーブルなどのコアのインバンドイベントに対し、この信号はアサートされます。

user_lnk_up 出力トランザクションリンクアップ。コアおよび接続されているアップストリームリンクパートナーのポートが準備完了になっていて、データパケットを交信できるようになっているときに、トランザクションリンクアップはアサートされます。コアおよびリンクパートナーが通信を確立しようとしているとき、またはリンクパートナーとの通信が送信チャネル上のエラーが原因で失われたとき、トランザクションリンクアップはディアサートされます。また、リンクパートナーによりホットリセットまたはリンクディスエーブルステートにコアが駆動されていて、コアに格納されているTLP すべてが失われたときにも、この信号はディアサートされます。この信号がリカバリステートにあるときはディアサートされませんが、リカバリにエラーが発生したときにはディアサートされます。

表 2‐7 : PCI Express インターフェイス信号 (1、 2、 4、および 8 レーンコア) (続き)

レーン番号

名前方向説明




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送信インターフェイス

表 2-10は送信 (TX) インターフェイスの信号を定義しています。バス s_axis_tx_tuser は関連していない信号から構成されています。ニーモニックおよび TSUSER 信号の両方がこの資料で使用されています。たとえば、送信ソース中断信号は (tsrc_dsc) s_axis_tx_tuser[3] として参照されています。

fc_ph[7:0] 出力ポステッドヘッダフロー制御クレジット :選択されたフロー制御 (FC) タイプに対するポステッドヘッダー FC クレジット数です。

fc_pd[11:0] 出力ポステッドデータフロー制御クレジット :選択されたフロー制御 (FC) タイプに対するポステッドデータ FC クレジット数です。

fc_nph[7:0] 出力ノンポステッドヘッダフロー制御クレジット :選択されたフロー制御 (FC)タイプに対するノンポステッドヘッダー FC クレジット数です。

fc_npd[11:0] 出力ノンポステッドデータフロー制御クレジット :選択されたフロー制御 (FC)タイプに対するノンポステッドデータ FC クレジット数です。

fc_cplh[7:0] 出力完了ヘッダフロー制御クレジット :選択されたフロー制御 (FC) タイプに対する完了ヘッダー FC クレジット数です。

fc_cpld[11:0] 出力完了データフロー制御クレジット :選択されたフロー制御 (FC) タイプに対する完了データ FC クレジット数です。

fc_sel[2:0] 入力フロー制御情報選択 :fc_* 信号のフロー制御情報のタイプを選択します。

値 :• [000] :受信バッファーの使用可能なスペース

• [001] : リンクパートナーに与えられる受信クレジット

• [010] :消費された受信クレジット

• [100] :使用可能な送信ユーザークレジット

• [101] :送信クレジットの制限

• [110] :消費された送信クレジット

表 2‐9 :推奨およびオプションのトランザクションクロック (user_clk_out) 周波数

製品リンクスピード

(Gb/s)インターフェイス幅(1)

(ビット数)推奨周波数 (MHz)

オプションの周波数 (MHz)

1 レーン 2.5 64 62.5 125、 250

1 レーン 5 64 62.5 125、 250

2 レーン 2.5 64 62.5 125、 250

2 レーン 5 64 125 250

4 レーン 2.5 64 125 250

4 レーン 5 64 250 -

4 レーン 5 128 125 -

8 レーン 2.5 64 250 -

8 レーン 2.5 128 125 250

8 レーン 5 128 250 -

注記 :1. インターフェイス幅はリンクスピードの変化に合わせてダイナミックには変更しません。

表 2‐8 :共通トランザクションインターフェイスの信号 (続き)

名前方向説明




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表 2‐10 :送信インターフェイス信号

名前ニーモニック方向説明

s_axis_tx_tlast 入力フレームの終わり (End-ofFrame - EOF) の送信 :パケットの終わりを示します。 s_axis_tx_tvalid がアサートされているときにのみ有効です。

s_axis_tx_tdata[W-1:0] 入力データ送信 :送信されるパケットデータ

s_axis_tx_tkeep[7:0] (64 ビットインターフェイス)

s_axis_tx_tkeep[15:0] (128ビットインターフェイス)

入力データストローブ送信。 s_axis_tx_tvalid および s_axis_tx_treadyの両方がアサートされているとき s_axis_tx_tdata[W-1:0] でどのデータバイトが有効であるかを決定します。

ビット 0 は s_axis_tx_tdata の下位バイトに対応し、ビット 7(64 ビット ) およびビット 15 (128 ビット ) は上位バイトに対応しています。たとえば、次のようになります。

• s_axis_tx_tkeep[0] == 1b、 s_axis_tx_tdata[7:0] は有効

• s_axis_tx_tkeep[7] ==0b、 s_axis_tx_tdata[63:56] は無効

s_axis_tx_tlast がアサートされていない場合、有効な値は 0xFF(64 ビット ) または 0xFFFF (128 ビット ) のみです。 s_axis_tx_tlast がアサートされているとき有効な値は次のとおりです。

• 64 ビットの場合、 0x0F および 0xFF のみが有効

• 128 ビットの場合、 0x000F、 0x00FF、 0x0FFF、および 0xFFFFが有効

s_axis_tx_tvalid 入力ソース準備完了の送信 :ユーザーアプリケーションがs_axis_tx_tdata に有効なデータを出力していることを示します。

s_axis_tx_tready 出力デスティネーション準備完了の送信 :コアの s_axis_tx_tdata でデータ受信準備が完了したことを示します。 s_axis_tx_tvalid および s_axis_tx_tready が同時にアサートすると、 s_axis_tx_tdataのデータが送信されたことを示します。

s_axis_tx_tuser[3] t_src_dsc 入力ソース非継続の送信 :SOF 後の初のサイクルからアサートできます。 s_axis_tx_tlast を (tx_src_dsc)s_axis_tx_tuser[3] と同時にアサートします。

tx_buf_av[5:0] 出力使用可能な送信バッファ :コアにある空き送信バッファー数を示します。各空き送信バッファーはサポートされている大ペイロードサイズ (MPS) まで 1 つの TLP を受信できます。送信バッファー大数は、サポートされている MPS および選択されているブロック RAM によって変わります(84 ページの「コアバッファーおよびフロー制御」 )。

tx_err_drop 出力エラードロップの送信 :長さ制限違反のため、またはストリーミング中に連続するクロックサイクルでデータが出力されなかったとき、コアによりパケットが却下されたことを示します。

製品データバス幅 (W)

1 レーン (2.5Gb/s および 5.0Gb/s) 64


4 レーン (2.5Gb/s および 5.0Gb/s) 64 または 128





PG054 2013 年 12 月 18 日


受信インターフェイス

表 2-11 は受信 (RX) インターフェイスの信号を定義しています。バス m_axis_tx_tuser は関連していない信号から構成されています。 TUSER 信号名の代わりにニーモニックがこの資料では使用されています。

s_axis_tx_tuser[2] tx_str 入力ストリームの送信 :連続したクロックサイクルでパケットが出力され、パケット全体がコアに書き込まれる前にリンクの送信が開始することを示します。一般的には送信カットスルーモードと呼ばれます。

tx_cfg_req 出力コンフィギュレーション要求の送信 :コアでコンフィギュレーション完了またはその他の内部生成された TLP の送信準備完了したときアサートされます。

tx_cfg_gnt 入力コンフィギュレーション許可の送信 :tx_cfg_req に応答しユーザーアプリケーションによってアサートされ、コアが内部生成された TLP を送信できるようになります。別のリクエストが出力される前にコア生成されたパケットが処理された後、tx_cfg_req 信号は常にディアサートされます。このため、tx_cfg_gnt のアサートタイミングを決めるため、tx_cfg_req の立ち上がりエッジをユーザーデザインは検索します。 tx_cfg_reqの後に tx_cfg_gnt を保持すると、ユーザー TLP の送信優先順位がコア生成された TLP より高くなります。また tx_cfg_req がアサートされたときに tx_cfg_gnt を 1 クロックサイクル間アサートすると、次のパケット出力はコアの内部生成されたパケットになります。内部パケットを格納する空きバッファーがない場合、tx_cfg_gnt がアサートされた後でも tx_cfg_req はアサートされたままになります。初のアサートが取り込まれているため、ユーザーデザインが tx_cfg_gnt をもう 1 度アサートする必要はありません。内部生成された TLP の送信優先順序を変更する必要がない場合は、この信号を継続的にアサートします。

s_axis_tx_tuser[1] tx_err_fwd 入力エラー転送の送信 :進捗中の現在のパケットにエラーがあったことを示し、 SOF から EOF の間 (SOF および EOF を含む)、いつでもアサートできます。(tx_str)s_axis_tx_tuser[2] がアサートされている場合は tx_err_fwd 信号をアサートしないでください。

s_axis_tx_tuser[0] tx_ecrc_gen 入力 ECRC 生成の送信 :ECRC ( 後から後までの冗長チェック ) のダイジェストが追加されます。 TLP の初にアサートする必要があります。

表 2‐10 :送信インターフェイス信号 (続き)





PG054 2013 年 12 月 18 日


表 2‐11 :受信インターフェイスの信号


m_axis_rx_tlast 出力フレームの終わり (End-ofFrame - EOF) の受信 :パケットの終わりを示します。 m_axis_rx_tvalid もアサートされている場合にのみ有効です。

m_axis_rx_tdata[W-1:0] 出力データ受信 :受信されているパケットデータ。m_axis_rx_tvalid もアサートされている場合にのみ有効です。

エンドポイントからレガシ割り込みが送信される場合、ENABLE_MSG_ROUTE を 11'b00000001000 に設定する必要があります。これは、この信号が m_axis_rx_tdata、m_axis_rx_tkeep、 m_axis_rx_tuser とともにトグルするようにするためです。

128 ビットインターフェイスのみ : 送信インターフェイスの s_axis_tx_tdata[127:0] とは異なり、バスの上位 QWORD である m_axis_rx_tdata[127:64]、または下位 QWORD であるm_axis_rx_tdata[63:0] で受信された TLP は開始できます。詳細は is_sof および rx_is_sof[4:0]) m_axis_rx_tuser[14:10]m_axis_rx_tuser[21:17] を参照してください。

m_axis_rx_tkeep[7:0](64 ビットインターフェイスのみ)

出力受信データストローブ。 m_axis_rx_tvalid および m_axis_rx_tready の両方がアサートされているとき m_axis_rx_tdata[63:0] でどのデータバイトが有効であるかを決定します。

ビット 0 は m_axis_rx_tdata の下位バイトに対応し、ビット 7 は上位バイトに対応しています。たとえば、次のようになります。

• m_axis_rx_tkeep[0] == 1b、 m_axis_rx_tdata[7:0] は有効

• m_axis_rx_tkeep[7] == 0b、 m_axis_rx_tdata[63:56] は無効

m_axis_rx_tlast がアサートされていない場合、唯一の有効値は 0xFF です。

m_axis_rx_tlast がアサートされているとき有効な値は次のとおりです。

• 64 ビットの場合、 0x0F および 0xFF のみが有効

m_axis_rx_tuser[14:10]

(128 ビットインターフェイスのみ)

rx_is_sof[4:0] 出力 m_axis_rx_tdata の新パケットヘッダーの開始を示します。ビット 4 :新パケットが出力されるとアサートされます。

ビット 0-3 :新パケットの開始バイトロケーションを示します。エンコードされたバイナリです。

有効値 :• 5'b10000 = AXI バイト 0 (DWORD 0) m_axis_rx_tdata[7:0]

で SOF• 5'b00000 = AXI バイト 8 (DWORD 2)

m_axis_rx_tdata[71:64] で SOF• 5'b00000 = SOF なし

製品データバス幅 (W)








PG054 2013 年 12 月 18 日


m_axis_rx_tuser[21:17]

(128 ビットインターフェイスのみ)

rx_is_eof[4:0] 出力 m_axis_rx_tdata のパケットの終わりを示します。ビット 4 :新パケットが終了するとアサートされます。

ビット 0-3 :パケットの終了バイトロケーションを示します。エンコードされたバイナリです。

有効値 :• 5'b10011 = AXI バイト 3 (DWORD 0)

m_axis_rx_tdata[31:24] で EOF• 5'b10111 = AXI バイト 7 (DWORD 1) m_axis_rx_tdata[63:56]

で EOF• 5'b11011 = AXI バイト 11 (DWORD 2)

m_axis_rx_tdata[95:88] で EOF• 5'b11111 = AXI バイト 15 (DWORD 3)

m_axis_rx_tdata[127:120] で EOF• 5'b00011 = SOF なし

m_axis_rx_tuser[1] rx_err_fwd 出力エラー転送の受信 :

64 ビットインターフェイス : これがアサートされると現在処理中のパケットがエラー位置になります。パケット全体の長さ分コアによりアサートされます。

128 ビットインターフェイス : これがアサートされると現在処理中のパケットがエラー位置になります。パケット全体の長さ分コアによりアサートされます。データ伝送中にアサートされる場合は、開始し始めたパケットに適用されます。

m_axis_rx_tuser[0] rx_ecrc_err 出力 ECRC エラーの受信 :現在のパケットに ECRC エラーがあることを示します。パケット EOF でアサートされます。

m_axis_rx_tvalid 出力ソース準備完了の受信 : コアが m_axis_rx_tdata に有効なデータを出力していることを示します。

m_axis_rx_tready 入力デスティネーション準備完了の受信 :ユーザーアプリケーションの m_axis_rx_tdata でデータ受信準備が完了したことを示します。 m_axis_rx_tvalid および m_axis_rx_tready が同時にアサートすると、 s_axis_tx_tdata のデータが送信されたことを示します。

ルートポートコンフィギュレーションの場合、エンドポイントからレガシ割り込みが送信されると、ENABLE_MSG_ROUTE を 11'b00000001000 に設定する必要があります。これは、この信号が m_axis_rx_tdata、m_axis_rx_tkeep、 m_axis_rx_tuser とともにトグルするようにするためです。

表 2‐11 :受信インターフェイスの信号 (続き)





PG054 2013 年 12 月 18 日


物理層インターフェイス

物理層 (PL) インターフェイスは、ユーザーデザインがリンクおよびリンクパートナーのステータスを確認し、リンクステートを制御できるようにします。表 2-12 には PL インターフェイスの信号が説明されています。

rx_np_ok 入力ノンポステッド OK の受信 :ノンポステッド要求 TLP の受信準備が完了するたびにユーザーアプリケーションによりアサートされます。ユーザーアプリケーションで受信されたノンポステッド TLP が処理できない場合は、コアの受信キュー内でこれらの TLP がバッファー化されるようにするため、 rx_np_ok をディアサートする必要があります。この場合、ノンポステッド TLP がブロックされた TLP をバイパスした後、ポステッドおよび完了 TLP が受信されます。

ノンポステッド要求に応えることができないステートにユーザーアプリケーションが達すると、ユーザーアプリケーションが受け入れることができる後から 2 番目のノンポステッド TLP の m_axis_rx_tlast をコアが出力する前に、2 クロックサイクル間 rx_np_ok をディアサートする必要があります。

rx_np_req 入力受信ノンポステッド要求。これがアサートされると、user_clkサイクルごとにコアからノンポステッド TLP が 1 つ要求されます。ユーザーアプリケーションが受信されたノンポステッド TLP をラインレートで処理できる場合は、この信号は常にアサートされます。ユーザーアプリケーションがノンポステッド TLP を要求していない場合は、受信されたポステッドおよび完了 TLP が待機中のノンポステッド TLP をバイパスします。

m_axis_rx_tuser[9:2] rx_bar_hit[7:0] 出力 BAR ヒットの受信 :現在の受信トランザクションでターゲットになっている BAR を示します。パケットの開始からm_axis_rx_tlast までアサートされます。• (rx_bar_hit[0])m_axis_rx_tuser[2]:BAR0• (rx_bar_hit[1])m_axis_rx_tuser[3]: BAR1• (rx_bar_hit[2])m_axis_rx_tuser[4]:BAR2• (rx_bar_hit[3])m_axis_rx_tuser[5]: BAR3• (rx_bar_hit[4])m_axis_rx_tuser[6]: BAR4• (rx_bar_hit[5])m_axis_rx_tuser[7]: BAR5

• (rx_bar_hit[6])m_axis_rx_tuser[8]: 拡張 ROMアドレス

2 つの BAR が 1 つの 64 ビットアドレスにコンフィギュレーションされている場合は、その両方の rx_bar_hit ビットがアサートされます。

m_axis_rx_tuser[8:4] はルートポートコンフィギュレーションには適用できません。

m_axis_rx_tuser[9] は将来的に使用できるように予約されています。

m_axis_rx_tuser[16:15] 予約済み

表 2‐11 :受信インターフェイスの信号 (続き)





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表 2‐12 :物理層インターフェイスの信号

名前方向説明

pl_initial_link_width[2:0] 出力初期ネゴシエートされたリンク幅です。 PCI Express ポートが初のリンクトレーニングを完了した後のリンク幅を示します。これはリンクの標準動作中でも広いリンク幅を表し、リンクパートナーでサポートされている機能リンク幅と同じかそれよりも狭い幅になります (小さいほうの値)。コアがリセットされたとき、または LTSSMが検出ステートを遷移するときにこの値はリセットされます。それ以外のときは値は変わりません。

• [000] : リンクがトレインしていない

• [001] : 1 レーンリンク

• [010] : 2 レーンリンク

• [011] : 4 レーンリンク

• [100] : 8 レーンリンク

pl_phy_lnk_up 出力物理層リンクアップステータス。物理層リンクアップステータスを示します。

pl_lane_reversal_mode[1:0] 出力レーン反転モード。現在のレーン反転モードを示します。 • [00] : 反転なし

• [01] : レーン 1:0 反転

• [10] : レーン 3:0 反転

• [11] : レーン 7:0 反転

pl_link_gen2_cap 出力リンク Gen2 対応。 PCI Express リンクが 5.0Gb/s (Gen 2) に対応していることを示します ( リンクパートナーとデバイスの両方が Gen2 対応)。• [0] : リンクが Gen2 対応でない

• [1] : リンクが Gen2 対応

pl_link_partner_gen2_supported 出力リンクパートナー Gen2 対応。 PCI Express リンクパートナーが5.0Gb/s (Gen2) 対応であるかどうかを示します。user_lnk_up がアサートされた場合にのみ有効です。

• [0] : リンクパートナーが Gen2 対応でない

• [1] : リンクパートナーが Gen2 対応

pl_link_upcfg_cap 出力リンクアップコンフィギュレーション対応。 PCI Express リンクがアップコンフィギュレーション対応であるかどうかを示します。user_lnk_up がアサートされた場合にのみ有効です。

• [0] : リンクがアップコンフィギュレーション対応でない

• [1] : リンクがアップコンフィギュレーション対応

pl_sel_lnk_rate 出力現在のリンクレート。現在のリンクスピードをレポートします。user_lnk_up がアサートされた場合にのみ有効です。[0] : 2.5Gb/s[1] : 5.0Gb/s

pl_sel_lnk_width[1:0] 出力現在のリンク幅。現在のリンク幅をレポートします。 user_lnk_up がアサートされた場合にのみ有効です。

[00] : 1 レーンリンク







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pl_ltssm_state[5:0] 出力 LTSSM ステート。現在の LTSSM ステートを表示します (16 進数)。0、 1 : 検出が非アクティブ

2、 3 : 検出がアクティブ

4 : ポーリングがアクティブ

5 : ポーリングコンフィギュレーション 6 : ポーリング準拠、 Pre_Send_EIOS 7 : ポーリング準拠、 Pre_Timeout 8 : ポーリング準拠、 Send_Pattern 9 : ポーリング準拠、 Post_Send_EIOSA : ポーリング準拠、 Post_Timeout B : コンフィギュレーションリンク幅、ステート 0 C : コンフィギュレーションリンク幅、ステート 1 D : コンフィギュレーションリンク幅、承認 0 E : コンフィギュレーションリンク幅、承認 1 F : コンフィギュレーションレーン番号、待機 10 : コンフィギュレーションレーン番号、承認 11 : コンフィギュレーション完了 x1 12 : コンフィギュレーション完了 x213 : コンフィギュレーション完了 x3 14 : コンフィギュレーション完了 x4 15 : コンフィギュレーションアイドル 16 : L0 17 : L1 Entry0 18 : L1 Entry1

19 : L1 エントリ 2 (L2/L3 準備完了擬似ステートにも使用される )1A : L1 Idle 1B : L1 Exit

1C : リカバリ Rcvrlock 1D : リカバリ Rcvrcfg

表 2‐12 :物理層インターフェイスの信号 (続き)

名前方向説明




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pl_ltssm_state[5:0] (続き ) 出力 1E : リカバリ Speed_0 1F : リカバリ Speed_1 20 : リカバリアイドル 21 : ホットリセット 22 : ディスエーブルになったエントリ 0 23 : ディスエーブルになったエントリ 1 24 : ディスエーブルになったエントリ 2 25 : ディスエーブルになったアイドル 26 : ルートポート、コンフィギュレーション、リンク幅ステート 0 27 : ルートポート、コンフィギュレーション、リンク幅ステート 128 : ルートポート、コンフィギュレーション、リンク幅ステート 229 : ルートポート、コンフィギュレーション、リンク幅承認 0 2A : ルートポート、コンフィギュレーション、リンク幅承認 1 2B : ルートポート、コンフィギュレーション、レーン番号待機 2C : ルートポート、コンフィギュレーション、レーン番号承認 2D : 検出までのタイムアウト 2E : ループバックエントリ 0 2F : ループバックエントリ 1 30 : ループバックアクティブ 0 31 : ループバック終了 0 32 : ループバック終了 1 33 : ループバックマスターエントリ 0

pl_rx_pm_state[1:0] 出力受信パワーマネージメントステート。受信パワーマネージメントステートを示します。

[00] : 受信は L0 でない

[01] : 受信 L0 エントリ

[10] : 受信 L0 アイドル

[11] : 受信 L0 FTS

pl_tx_pm_state[2:0] 出力受信パワーマネージメントステート。受信パワーマネージメントステートを示します。

000 : 送信は L0 でない 001 : 送信 L0 エントリ 0 010 : 送信 L0 エントリ 1 011 : 送信 L0 エントリ 2 100 : 送信 L0 アイドル 101 : 送信 L0 FTS0 110 : 送信 L0 FTS1 111 : 送信 L0 FTS2

pl_directed_link_auton 入力自律リンク変更。リンク幅および速度の変更理由を指定します。これは、 pl_directed_link_change[1:0]、 pl_directed_link_speed、およびl_directed_link_width[1:0] 入力とともに使用する必要があります。

• 0 : リンク信頼性のため

• 1 : アプリケーション要件のため (自律)


名前方向説明




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pl_directed_link_change[1:0] 入力リンク変更制御。 PCI Express ポートがリンク幅および速度を変更するように指定します。リンク変更は user_lnk_up がアサートされているときに行う必要があります。ルートポートの場合は、属性 RP_AUTO_SPD = 11 でない限り pl_directed_link_change を 10 または 11 に設定しないでください。

• 00 :変更なし

• 01 : リンク幅

• 10 : リンクスピード

• 11 : リンク幅および速度 (レベル切り替え)

pl_directed_link_speed 入力ターゲットリンクスピードの指定。 pl_directed_link_change[1:0] 入力とともに指定したリンク変更操作に対しリンクスピードを指定します。 pl_link_gen2_capable 出力が High でない限りターゲットリンクスピードは High に設定しないでください。• 0 : 2.5Gb/s• 1 : 5.0Gb/s

pl_directed_link_width[1:0] 入力ターゲットリンク幅の指定。 pl_directed_link_change[1:0] 入力とともに指定したリンク変更操作に対しリンク幅を指定します。

ターゲットリンク幅のエンコーディング :• 00 : 1 レーンリンク

• 01 : 2 レーンリンク



pl_directed_change_done 出力リンク変更完了。指定のリンクスピードまたはリンク幅の変更が完了したことを示します。

pl_upstream_prefer_deemph 入力エンドポイントで設定されるトランスミッターデエンファシス。エンドポイントが 5.0Gb/s でリンクのデエンファシスを制御できるようにします。データレートを2.5Gb/s から 5.0Gb/s に変更するときは、 pl_upstream_prefer_deemph を pl_directed_link_speed および pl_directed_link_change[1:0] の入力と共に変更します。pl_upstream_prefer_deemph の値は使用されている PCI Express の物理インターコネクトチャネルのプロパティににより異なります。 • 0 : 短く、反射の多いチャネルには –6dB デエンファシスを推奨。

• 1 : 長く、損失の多いチャネルには -3.5dB デエンファシスを推奨。


名前方向説明

表 2‐13 :機能別の物理層インターフェイスの信号 : Endpoint

名前方向説明

pl_received_hot_rst 出力ホットリセットの受信。インバンドホットリセットコマンドが受信されたことを示します。




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コンフィギュレーションインターフェイス

コンフィギュレーション (CFG) インターフェイスを介し、ユーザーデザインが PCIe コンフィギュレーション空間のエンドポイントのステートを確認します。ユーザーデザインが 10 ビットのコンフィギュレーションアドレスを 1 つ提供し、このアドレスが 1024 のコンフィギュレーション空間ダブルワード (DWORD) レジスタの 1 つを選択します。エンドポイントは 32 ビットのデータ出力ポートを介し選択されたレジスタのステートを返します。表 2-15はコンフィギュレーションインターフェイスの信号を定義しています。使用方法については95 ページの「コンフィギュレーション空間レジスタおよびコンフィギュレーションインターフェイスを使用したデザイン」を参照してください。

表 2‐14 :機能別の物理層インターフェイスの信号 : Root Port

名前方向説明

pl_transmit_hot_rst 入力ホットリセットの送信。アクティブ High。 PCI Expressポートがインバンドホットリセットを送信します。

pl_downstream_deemph_source 入力ルートポートが設定するトランスミッターデエンファシス。ルートポートが 5.0Gb/s でリンクのデエンファシスを制御できるようにします。

• 0 : アップストリームリンクパートナーのデエンファシスを使用。

• 1 : リンク制御 2 レジスタから選択可能なデエンファシスを使用。

表 2‐15 : コンフィギュレーションインターフェイスの信号

名前方向説明

cfg_mgmt_do[31:0] 出力コンフィギュレーションデータ出力。読み出しデータをコア内のコンフィギュレーション空間から受信するための 32 ビットのデータ出力ポート

cfg_mgmt_rd_wr_done 出力コンフィギュレーションの読み出し・書き込み完了。ユーザーコンフィギュレーションレジスタアクセスが正常に完了したことを示します。 • ユーザーコンフィギュレーションレジスタの読み出し操作

の場合、 cfg_mgmt_do[31:0] データバスの値が有効であることが確認されます。

• ユーザーコンフィギュレーションレジスタの書き込み操作の場合は、この信号がアサートされると書き込み操作が完了したことになります。

cfg_mgmt_di[31:0] 入力コンフィギュレーションデータ入力。書き込みデータをコア内のコンフィギュレーション空間に出力するための 32 ビットのデータ入力ポートです。

cfg_mgmt_dwaddr[9:0] 入力コンフィギュレーション DWORD アドレス。コンフィギュレーションレジスタアクセス中にコンフィギュレーションレジスタ DWORD アドレスを提供する 10 ビットアドレス入力ポートです。

cfg_mgmt_byte_en[3:0] 入力コンフィギュレーションバイトイネーブル。コンフィギュレーションレジスタの書き込みアクセスのバイトイネーブルです。

cfg_mgmt_wr_en 入力コンフィギュレーションライトイネーブル。コンフィギュレーションレジスタアクセスのライトイネーブルです。

cfg_mgmt_rd_en 入力コンフィギュレーションリードイネーブル。コンフィギュレーションレジスタアクセスのリードイネーブルです。




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cfg_mgmt_wr_readonly 入力マネージメントライトランダムビット。 RW ビットとして現在のマネージメントライトの読み出し専用ビットを処理するためのライトイネーブルで、属性により設定されるビット、予約ビット、ステータスビットは含まれません。

cfg_status[15:0] 出力コンフィギュレーションステータス。コンフィギュレーション空間ヘッダーからのステータスレジスタですが、サポートされていません。

cfg_command[15:0] 出力コンフィギュレーションコマンド。コンフィギュレーション空間ヘッダーからのコマンドレジスタです。

cfg_dstatus[15:0] 出力コンフィギュレーションデバイスステータス。PCI Express 機能構造からのデバイスステータスレジスタです。

cfg_dcommand[15:0] 出力コンフィギュレーションデバイスコマンド。PCI Express 機能構造からのデバイス制御レジスタです。

cfg_dcommand2[15:0] 出力コンフィギュレーションデバイスコマンド 2。 PCI Express 機能構造からのデバイス制御レジスタ 2 です。

cfg_lstatus[15:0] 出力コンフィギュレーションリンクステータス。PCI Express 機能構造からのリンクステータスレジスタです。

cfg_lcommand[15:0] 出力コンフィギュレーションリンクコマンド。PCI Express 機能構造からのリンク制御レジスタです。

cfg_aer_ecrc_gen_en 出力コンフィギュレーション AER - ECRC 生成イネーブル。 AER機能および制御レジスタビット 6 です。このビットがアサートされている場合、 ECRC 生成がホストによりイネーブルになっていることを示します。

cfg_aer_ecrc_check_en 出力コンフィギュレーション AER - ECRC チェックイネーブル。AER 機能および制御レジスタビット 8 です。このビットがアサートされている場合、ECRC チェックがホストによりイネーブルになっていることを示します。

cfg_pcie_link_state[2:0] 出力 PCI Express リンクステート :エンコードされたバスにより PCIExpress リンクステート情報が報告されます。• [000] : L0• [001] : PPM L1

• [010] : PPM L2/L3 準備完了• [011] : PM_PME

• [100] : ASPM L0 への遷移、または ASPM L0 からの遷移

• [101] : PPM L1 への遷移、または PPM L1 からの遷移

• [110] : PPM L2/L3 準備完了への遷移

• [111] : 予約済み

cfg_trn_pending 入力ユーザートランザクションの保留 :アサートされている場合、デバイスステータスレジスタのトランザクション保留ビットを設定します。注記 : ユーザーアプリケーションがアップストリームの要求に対する完了を受信していない場合にこの入力をアサートする必要があります。

cfg_dsn[63:0] 入力コンフィギュレーションデバイスシリアル番号 :デバイスシリアル番号の拡張機能のシリアル番号レジスタフィールドです。

表 2‐15 : コンフィギュレーションインターフェイスの信号 (続き)

名前方向説明




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cfg_pmcsr_pme_en 出力 PMCSR PME イネーブル。パワーマネージメント制御/ステータスレジスタの PME_En ビット (ビット 8) です。

cfg_pmcsr_pme_status 出力 PMCSR PME_Status。パワーマネージメント制御/ステータスレジスタの PME_Status ビット (ビット 15) です。

cfg_pmcsr_powerstate[1:0] 出力 PMCSR PowerState。パワーマネージメント制御/ステータスレジスタの PowerState ビット (ビット 1:0) です。

cfg_pm_halt_aspm_l0s 入力 ASPM L0 の停止。これがアサートされるとコアが ASPM L0 に遷移しなくなります。コアが既に L0 に遷移している場合は L0に戻りますが、この入力よりも cfg_pm_force_state が優先されます。

cfg_pm_halt_aspm_l1 入力 ASPM L1 の停止。これがアサートされるとコアが ASPM L1 に遷移しなくなります。 (1)コアが既に L1 に遷移している場合はL0 に戻りますが、この入力よりも cfg_pm_force_state が優先されます。

cfg_pm_force_state[1:0] 入力 PM ステートに強制。パワーマネージメントステートマシンを目的のステートに残留または遷移させます。

• [00] : L0 に残留または遷移します。 • [01] : PPM L1 に移行または PPM L1 を維持

• [10] : ASPM L0 に残留または遷移します。

• [11] : ASPM L1 に残留または遷移します。 (1)

cfg_pm_force_state_en 入力 PM ステート遷移の強制。cfg_pm_force_state で指定されているように所望のパワーマネージメントステートに遷移または残留します。所望ステートに遷移しようとしている場合、cfg_pcie_link_state がそのステートに遷移したことを示すまでcfg_pm_force_state_en をアサートする必要があります。

cfg_received_func_lvl_rst 出力ファンクションレベルリセットの受信。ファンクションレベルのリセットが受信されたとき (FLR コンフィギュレーションレジスタがセットされたとき ) を示します。

注記 : この機能はこのコアではサポートされていません。DEV_CAP_FUNCTION_LEVEL_RESET_CAPABLE は常に FALSE に設定されていおり、このポートは未使用になります。

cfg_vc_tcvc_map[6:0] 出力コンフィギュレーション VC リソース制御の TC/VC マップ。TC の 1 から 7 が VC0 に対し有効であるかどうかを示します。

cfg_msg_received 出力メッセージ受信。アクティブ High。メッセージ TLP がリンクで受信されたことをユーザーに知らせます。

cfg_msg_data[15:0] 出力メッセージ要求者 ID。メッセージの要求者 ID が受信されたことを示します。 cfg_msg_received がアサートされているときにのみ有効です。

注記 :1. ASPM L1 は 7 Series Integrated Block for PCIe ではサポートされません。

表 2‐15 : コンフィギュレーションインターフェイスの信号 (続き)

名前方向説明




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表 2‐16 :機能別のコンフィギュレーションインターフェイスの信号 :エンドポイント

名前方向説明

cfg_bus_number[7:0] 出力コンフィギュレーションバス番号。デバイスに割り当てられたバス番号です。ユーザーアプリケーションでは出力 TLP リクエストのバス番号フィールドにこの情報が必要です。リセット後のデフォルト値は 00h です。タイプ 0 のコンフィギュレーション書き込みパケットが受信されると常にリフレッシュされます。

cfg_device_number[4:0] 出力コンフィギュレーションデバイス番号。デバイスに割り当てられたデバイス番号です。ユーザーアプリケーションでは出力 TLP リクエストのデバイス番号フィールドにこの情報が必要です。リセット後のデフォルト値は 00000b です。タイプ 0 のコンフィギュレーション書き込みパケットが受信されると常にリフレッシュされます。

cfg_function_number[2:0] 出力コンフィギュレーションファンクション番号。デバイスに割り当てられたファンクション番号です。ユーザーアプリケーションでは出力 TLP リクエストのファンクション番号フィールドにこの情報が必要です。ファンクション番号は 000b に固定されています。

cfg_to_turnoff 出力コンフィギュレーションから電源オフへの切り替え。 PME_TURN_Off メッセージが受信されたこと、CMM が cfg_turnoff_ok 入力を受信し始めたことを知らせます。 cfg_turnoff_ok がアサートされたらCMM は PME_To_Ack メッセージをアップストリームデバイスに送信します。

cfg_turnoff_ok 入力電源オフ OK。ユーザーアプリケーションはこれをアサートし、エンドポイントに電源を切っても安全であることを通知します。

cfg_pm_wake 入力コンフィギュレーションパワーマネージメントウェーク。 1 クロックサイクル間アサートすると、コアによりパワーマネージメントウェークイベント (PM_PME) メッセージ TLP が生成され、アップストリームのリンクパートナーに送信されます。注記 : cfg_pcie_link_state[2:0] バスに示される安定したリンクコンディションのもとでのみ、ユーザーアプリケーションはこの入力をアサートする必要があります。PCI Express リンクが遷移中にこの信号をアサートするとこのリンクは誤動作になります。

cfg_msg_received_pm_as_nak 出力パワーマネージメントアクティブステートの NAKメッセージの受信。 PM_AS_NAK メッセージがリンクで受信されたことを示します。

cfg_msg_received_setslotpowerlimit 出力スロット電源制限設定メッセージの受信。スロット電源制限設定メッセージがリンクで受信されたことを示します。スロット電源制限設定メッセージのデータは cfg_msg_data 出力に供給されます。




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表 2‐17 :機能別のコンフィギュレーションインターフェイスの信号 :ルートポート

名前方向説明

cfg_ds_bus_number[7:0] 入力コンフィギュレーションダウンストリームバス番号 :ダウンストリームポートのバス番号 (要求者 ID) です。これはコア内で生成された TLP で使用され、AXI4-Stream インターフェイスでの TLP には影響しません。

cfg_ds_device_number[4:0] 入力コンフィギュレーションダウンストリームデバイス番号 :ダウンストリームポートのデバイス番号 (要求者 ID) です。これはコア内で生成された TLP で使用され、トランザクションインターフェイスでの TLP には影響しません。

cfg_ds_function_number[2:0] 入力コンフィギュレーションダウンストリームファンクション番号 :ダウンストリームポートのファンクション番号 (要求者ID) です。これはコア内で生成された TLP で使用され、トランザクションインターフェイスでの TLP には影響しません。

cfg_wr_rw1c_as_rw 入力 RW としてのコンフィギュレーション書き込み RW1C ビット。現在の書き込み操作は RW ビットとして任意の RW1C ビットを処理する必要があることを示します。通常 1 を書き込むとRW1C ビットはクリアになり、内部コアコンディションによってのみ設定できます。しかし、この信号がアサートされた状態でコンフィギュレーションレジスタアクセスがある間は、cfg_di のすべてのビット (つまり 1) に対し、対応する RW1Cコンフィギュレーションレジスタビットは 1 に設定されます。この操作中 cfg_di の値が 0 であれば影響はなく、 cfg_di の値に関係なく RW1C ビット以外のビットは影響を受けません。

cfg_msg_received_err_cor 出力 ERR_COR メッセージの受信。アクティブ High。 ERR_CORメッセージを受信したことを示します。 cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_err_non_fatal 出力 ERR_NONFATAL メッセージの受信。アクティブ High。ERR_NONFATAL メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_err_fatal 出力 ERR_FATAL メッセージの受信。アクティブ High。ERR_FATAL メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_pm_send_pme_to 入力コンフィギュレーションオフの送信。このアクティブ Low 入力をアサートすると、 Root Port から Turn Off メッセージが送信されます。リンクが Turn Off Ack で応答すると、cfg_msg_received_pme_to_ack に報告され、 L3 Ready への終遷移が cfg_pcie_link_state に報告されます。エンドポイントの場合は 1 に設定します。

cfg_msg_received_err_pme_to_ack 出力 PME_TO_Ack メッセージの受信。アクティブ High。コアが PME_TO_Ack メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。




PG054 2013 年 12 月 18 日


cfg_msg_received_assert_inta 出力 Assert_INTA メッセージの受信。アクティブ High。コアが Assert_INTA メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_assert_intb 出力 Assert_INTB メッセージの受信。アクティブ High。コアが Assert_INTB メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_assert_intc 出力 Assert_INTC メッセージの受信。アクティブ High。コアが Assert_INTC メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_assert_intd 出力 Assert_INTD メッセージの受信。アクティブ High。コアが Assert_INTD メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_deassert_inta 出力 Assert_INTD メッセージの受信。アクティブ High。コアが Assert_INTD メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_deassert_intb 出力 Deassert_INTB メッセージの受信。アクティブ High。コアが Deassert_INTB メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_deassert_intc 出力 Deassert_INTC メッセージの受信。アクティブ High。コアが Deassert_INTC メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_deassert_intd 出力 Deassert_INTD メッセージの受信。アクティブ High。コアが Deassert_INTD メッセージを受信したことを示します。cfg_msg_received がアサートされているときにのみ有効です。このメッセージトランザクションの要求者 ID は cfg_msg_data[15:0] に出力されます。

cfg_msg_received_pm_pme 出力 PME メッセージの受信。パワーマネージメントイベントメッセージがリンクで受信されたことを示します。

表 2‐17 :機能別のコンフィギュレーションインターフェイスの信号 :ルートポート (続き)

名前方向説明




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割り込みインターフェイスの信号

表 2-18 は割り込みインターフェイスの信号を定義しています。

表 2‐18 : コンフィギュレーションインターフェイスの信号 :割り込みインターフェイス ‐ エンドポイントのみ

名前方向説明

cfg_interrupt 入力コンフィギュレーション割り込み : 割り込みリクエスト信号です。ユーザーアプリケーションがこの入力をアサートすると、選択された割り込みメッセージタイプがコアにより送信されます。この信号は cfg_interrupt_rdy がアサートされるまでHigh に保持する必要があります。

cfg_interrupt_rdy 出力コンフィギュレーション割り込み準備完了 : 割り込み許可信号です。 cfg_interrupt_rdy および cfg_interrupt が同時にアサートされると、コアが要求された割り込みメッセージを正しく送信したことになります。

cfg_interrupt_assert 入力コンフィギュレーションの古い割り込みアサート /ディアサート選択 : cfg_interrupt がアサートされるとレガシ割り込みに対しアサート /ディアサートメッセージを選択します。 MSI 割り込みには使用されません。

値メッセージタイプ

1 アサート

0 ディアサート

cfg_interrupt_di[7:0] 入力コンフィギュレーション割り込みデータ入力 : MSI の場合、マルチベクター割り込みがイネーブルになっていると、 MSI ベクター番号を示すためエンドポイントはメッセージデータのこの部分を駆動する必要があります。cfg_interrupt_mmenable[2:0] で示される値は、エンドポイントが供給するメッセージデータの下位ビットを決定します。cfg_interrupt_di[7:0] の残りの上位ビットは使用されません。シングルベクター割り込みの場合、 cfg_interrupt_di[7:0] は使用されません。レガシ割り込みメッセージ (Assert_INTx、Deassert_INTx) に対しては INTA (00h) のみがサポートされています。

cfg_interrupt_do[7:0] 出力コンフィギュレーション割り込みデータ出力 :エンドポイントの MSI 機能構造のメッセージデータフィールドの 8 つの下位ビットの値です。この値は情報と下位互換性のために提供されています。

cfg_interrupt_mmenable[2:0] 出力コンフィギュレーション割り込みマルチメッセージイネーブル :これはマルチメッセージイネーブルフィールドの値で、マルチベクター MSI に対しシステムが使用できるベクター数を定義します。値の範囲は 000b から 101b までです。値 000bはシングルベクター MSI がイネーブルの状態を示し、その他の値は cfg_interrupt_di[7:0] で上書き可能な下位ビットの数を示します。

• [000] : 0 ビット

• [001] : 1 ビット

• [010] : 2 ビット

• [011] : 3 ビット

• [100] : 4 ビット

• [101] : 5 ビット




PG054 2013 年 12 月 18 日


エラーレポート信号

表 2-19 はユーザーアプリケーションエラーレポート信号を定義しています。

cfg_interrupt_msienable 出力コンフィギュレーション割り込み MSI イネーブル :MSI メッセージがイネーブルになっていることを示します。

• [0] : レガシ割り込み (INTX) または MSI-X 割り込みのみを送信できます。

• [1] : MSI 割り込みのみを送信できます。

cfg_interrupt_msixenable 出力コンフィギュレーション割り込み MSI-X イネーブル。 MSI-Xメッセージがイネーブルになっていることを示します。

• [0] : レガシ割り込み (INTX) または MSI 割り込みのみを送信できます。

• [1] : MSI-X 割り込みのみを送信できます。

cfg_interrupt_msixfm 出力コンフィギュレーション割り込み MSI-X ファンクションマスク。 MSIX メッセージ制御フィールドのファンクションマスクビックのステートを示します。 0 の場合は各ベクターのマスクビットがマスキングを決定します。1 の場合は、ベクターごとのマスクビットステートに関わらずすべてのベクターがマスクされます。

cfg_pciecap_interrupt_msgnum[4:0] 入力コンフィギュレーション PCIe 機能 - 割り込みメッセージ番号。 PCI Express 機能レジスタのメッセージ番号フィールドを設定します。 MSI のみがイネーブルになっていて、現在値を無効にするように複数メッセージイネーブルフィールドをホストが調節する場合、この入力値を調節する必要があります。

cfg_interrupt_stat 入力コンフィギュレーション割り込みステータス。割り込みインターフェイス入力に基づいて割り込みステータスビットの自動設定がディスエーブルになっているとき、この割り込みステータスビットが設定またはクリアになります。

表 2‐19 :ユーザーアプリケーションエラーレポート信号

ポート名方向説明

cfg_err_ecrc 入力 ECRC エラーレポート : ECRC (end-to-end CRC) エラーを報告するためにユーザーがこの信号をアサートできます。

cfg_err_ur 入力コンフィギュレーションエラーサポートされていない要求 :サポートされていない要求が受信されたことを報告するためにユーザーがこの信号をアサートできます。cfg_err_cpl_rdy がディアサートされている場合は無視されます。

cfg_err_cpl_timeout(1)入力コンフィギュレーションエラー完了タイムアウト :完了がタ

イムアウトしたことを報告するためにユーザーがこの信号をアサートできます。

cfg_err_cpl_unexpect 入力コンフィギュレーションエラー予期しない完了 :サポートされない要求が受信されたことを報告するためにユーザーがこの信号をアサートできます。

表 2‐18 : コンフィギュレーションインターフェイスの信号 :割り込みインターフェイス ‐ エンドポイントのみ (続き)

名前方向説明




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cfg_err_cpl_abort 入力コンフィギュレーションエラー完了中止 :完了が中断したことを報告するためにユーザーがこの信号をアサートできます。 cfg_err_cpl_rdy がディアサートされている場合は無視されます。

cfg_err_posted 入力コンフィギュレーションエラーのポスト :cfg_err_* 入力信号を条件付けるために使用します。この入力がその他の信号の1 つと同時にアサートされる場合、エラーの発生したトランザクションはポストされていることを示します。

cfg_err_cor(1)入力コンフィギュレーションエラー修正可能エラー :完了が中止

されたことを報告するためにユーザーがこの信号をアサートできます。

cfg_err_atomic_egress_blocked 入力コンフィギュレーションエラー AtomicOp Egress のブロック。アトミック TLP がブロックされたことを報告するためにユーザーがこの信号をアサートできます。

cfg_err_internal_cor 入力コンフィギュレーションエラー訂正 (内部)。内部エラーが訂正されたことを報告するためにユーザーがこの信号をアサートできます。この入力は AER がイネーブルの場合にのみサンプルされます。

cfg_err_internal_uncor 入力コンフィギュレーションエラー訂正不可能 (内部)。訂正不可能な内部エラーが発生したことを報告するためにユーザーがこの信号をアサートできます。この入力は AER がイネーブルの場合にのみサンプルされます。

cfg_err_malformed 入力コンフィギュレーションエラー不正エラー。不正エラーを報告するためにユーザーがこの信号をアサートできます。

cfg_err_mc_blocked 入力コンフィギュレーションエラーマルチキャストのブロック。マルチキャスト TLP がブロックされたことを報告するためにユーザーがこの信号をアサートできます。

cfg_err_poisoned 入力コンフィギュレーションエラーポイズンド TLP。ポイズンド TLP が受信されたことを報告するためにユーザーがこの信号をアサートできます。通常属性が DISABLE_RX_POISONED_RESP=TRUE の場合にのみ使用されます。

cfg_err_no_recovery 入力コンフィギュレーションエラー回復不可能。cfg_err_poisonedまたは cfg_err_cpl_timeout 入力信号を条件付けるために使用します。この入力がこれらの信号の 1 つと同時にアサートされている場合、エラーを引き起こしたトランザクションは回復できないことを示します。完了タイムアウトの場合は要求を再試行しないよう選択できます。受信したポイズンド TLPに対しては、操作を続行できません。いずれのケースでも、この入力がアサートされると対応するエラーは ANFE とは見なされません。

表 2‐19 :ユーザーアプリケーションエラーレポート信号 (続き)





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cfg_err_tlp_cpl_header[47:0] 入力コンフィギュレーションエラー TLP 完了ヘッダ : エラー通知があった場合ヘッダー情報を受諾します。コアが正しい情報を出力するためにこの情報は必要です。

この情報は受信されたエラー TLP から抽出され、次のフォーマットである必要があります。

[47:41] 下位アドレス

[40:29] バイトカウント[28:26] TC

[25:24] 属性

[23:8] 要求者 ID[7:0] タグ

cfg_err_cpl_rdy 出力コンフィギュレーションエラー完了レディ。この信号がアサートされると、ノンポステッドトランザクションに対しcfg_err_ur および cfg_err_cpl_abort のアサートをコアが受諾できる状態であることを示します。 cfg_err_cpl_rdy がディアサートされると、cfg_err_ur および cfg_err_cpl_abort のアサートは無視されます。

cfg_err_locked 入力コンフィギュレーションエラーのロック :cfg_err_* 入力信号を条件付けるために使用します。この入力がこれらの信号の1 つと同時にアサートされている場合、エラーの発生したトランザクションはロックされていることを示します。

このコマンドはレガシモードで使用します。ロックされたトランザクションに対しサポートされない要求または中断された完了を送信するには、この信号を使用して UR または CAステータスの完了のロックを返すことができます。

注記 : レガシモードでない場合は、コアは適宜完了のロックを自動的に返します。

cfg_err_aer_headerlog[127:0] 入力コンフィギュレーションエラー AER ヘッダログ :通知されたエラーに対する AER ヘッダーログです。

cfg_err_aer_headerlog_set 出力コンフィギュレーションエラー AER ヘッダーログのセット。これがアサートされていると、エラーの AER ヘッダーログがシングルヘッダーインプリメンテーションの場合はセット、マルチヘッダーインプリメンテーションの場合はフルであることを示し、ユーザーがレポートするエラーのヘッダーは不要です。

cfg_aer_interrupt_msgnum[4:0] 入力コンフィギュレーション AER 割り込みメッセージ番号。この入力は AER 機能 - ルートエラーステータスレジスタのAER 割り込みメッセージ (ルートポートのみ) 番号フィールドを設定します。

AER がイネーブルの場合、MSI または MSIx モードのどちらかイネーブルになっている方に適った値にこの入力を駆動する必要があります。 MSI のみがイネーブルになっていて、現在値を無効にするように複数メッセージイネーブルフィールドをホストが調節する場合、この入力値を調節する必要があります。






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表 2-20 はルートポートとしてコンフィギュレーションされている場合の 7 Series Integrated Block for PCIe のエラーおよびアドバンスエラーレポートステータスを定義しています。

cfg_err_acs 入力コンフィギュレーションエラー ACS 違反。 ACS 違反が発生したことを報告するためにユーザーがこの信号をアサートできます。

注記 :1. デバイスパワーステートが D0 である場合にのみこれらの信号をアサートしてください。 D0 以外のパワーステートでこれら

の信号をアサートすると、PCIe リンクでの操作が間違ったものになる可能性があります。詳細は、『PCI Express Base Specificationrev. 2.1』のセクション 5.3.1.2 を参照してください。 [参照 2]

表 2‐20 : エラーレポートインターフェイス ‐ ルートポートのみ

名前方向説明

cfg_bridge_serr_en 出力コンフィギュレーションブリッジ制御 - SERR イネーブル。アサートされると、ブリッジ制御レジスタビット 1 で設定されているとおりに、訂正可能なエラー、非致命的なエラー、致命的なエラーの送信がイネーブルになります。これらのエラーの送信を必ず行ってください。

cfg_slot_control_electromech_il_ctl_pulse 出力電気機械的なインターロックの制御。スロット制御コンフィギュレーションレジスタの電機械的インターロック制御ビットが 1 で書き込まれたことを示します。

cfg_root_control_syserr_corr_err_en 出力訂正可能なエラーイネーブルでのシステムエラー。ルート制御コンフィギュレーションレジスタにある訂正可能なエラーイネーブルビットのシステムエラーのステータスを示します。これによりユーザーロジックによってレポートされた訂正可能なエラーに対しシステムエラーが生成されます。

cfg_root_control_syserr_non_fatal_err_en 出力非致命的なエラーイネーブルでのシステムエラー。ルート制御コンフィギュレーションレジスタにある非致命的なエラーイネーブルビットのシステムエラーのステータスを示します。これによりユーザーロジックによってレポートされた非致命的なエラーに対しシステムエラーが生成されます。

cfg_root_control_syserr_fatal_err_en 出力致命的なエラーイネーブルでのシステムエラー。ルート制御コンフィギュレーションレジスタにある致命的なエラーイネーブルビットのシステムエラーのステータスを示します。これによりユーザーロジックによってレポートされた致命的なエラーに対しシステムエラーが生成されます。

cfg_root_control_pme_int_en 出力 PME 割り込みイネーブル。ルート制御コンフィギュレーションレジスタにある PME 割り込みイネーブルビットのステータスを示します。これによりユーザーロジックによって受信された PMEメッセージに対する割り込みが生成されます。






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ダイナミックリコンフィギュレーションポートインターフェイス

ダイナミックリコンフィギュレーションポート (DRP) インターフェイスでは、 7 Series FPGAs Integrated Block forPCI Express コアの FPGA コンフィギュレーションメモリビットをダイナミックに変更できます。これらのコンフィギュレーションビットは、このコアの一部としてインスタンシエートされる PCIE_2_1 ライブラリプリミティブの属性として指定します。表 2-21 は DRP インターフェイスの信号を定義しています。使用方法の詳細については、128 ページの「ダイナミックリコンフィギュレーションポートインターフェイスの使用」を参照してください。

cfg_aer_rooterr_corr_err_reporting_en 出力 AER 訂正可能エラーのレポートイネーブル。AERルートエラーコマンドコンフィギュレーションレジスタにある AER 訂正可能エラーレポートイネーブルビットのステータスを示します。これによりユーザーロジックによってレポートされた訂正可能なエラーに対し割り込みが生成されます。

cfg_aer_rooterr_non_fatal_err_reporting_en 出力 AER 非致命的エラーのレポートイネーブル。AERルートエラーコマンドコンフィギュレーションレジスタにある AER 非致命的エラーレポートイネーブルビットのステータスを示します。これによりユーザーロジックによってレポートされた非致命的なエラーに対し割り込みが生成されます。

cfg_aer_rooterr_fatal_err_reporting_en 出力 AER 致命的エラーのレポートイネーブル。 AERルートエラーコマンドコンフィギュレーションレジスタにある AER 致命的エラーレポートイネーブルビットのステータスを示します。これによりユーザーロジックによってレポートされた致命的なエラーに対し割り込みが生成されます。

cfg_aer_rooterr_corr_err_received 出力 AER 訂正可能エラーメッセージの受信。 AERルートエラーステータスコンフィギュレーションレジスタにある AER 訂正可能エラーメッセージ受信ビットのステータスを示します。このビットは訂正可能なエラーのメッセージが受信されたことを示します。

cfg_aer_rooterr_non_fatal_err_received 出力 AER 非致命的エラーメッセージの受信。 AERルートエラーステータスコンフィギュレーションレジスタにある AER 非致命的エラーメッセージ受信ビットのステータスを示します。このビットは非致命的なエラーのメッセージが受信されたことを示します。

cfg_aer_rooterr_fatal_err_received 出力 AER 致命的エラーメッセージの受信。 AER ルートエラーステータスコンフィギュレーションレジスタにある AER 致命的エラーメッセージ受信ビットのステータスを示します。このビットは致命的なエラーのメッセージが受信されたことを示します。

表 2‐20 : エラーレポートインターフェイス ‐ ルートポートのみ (続き)

名前方向説明




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PCI コンフィギュレーション空間

PCI コンフィギュレーション空間は表 2-22 に説明するように 3 つの主な要素から構成されています。これには、次の内容が含まれます。

• レガシ PCI v3.0 タイプ 0/1 コンフィギュレーション空間ヘッダー

° エンドポイントアプリケーションにより使用されるタイプ 0 コンフィギュレーション空間ヘッダー (表 2-23 を参照)

° ルートポートアプリケーションにより使用されるタイプ 1 コンフィギュレーション空間ヘッダー (表 2-24を参照)

• レガシ拡張機能アイテム

° PCIe 機能アイテム

表 2‐21 : ダイナミックリコンフィギュレーションポートインターフェイスの信号

?? ?? ??

pcie_drp_clk 入力 PCI Express DRP クロック。ほかの DRP 信号すべてのタイミングはこの信号の立ち上がりエッジを基準としています。通常、drp_clkhaグローバルクロックバッファーを使用して駆動されます。大周波数は該当する7 シリーズ FPGA データシートに定義されています。

pcie_drp_en 入力 PCI Express DRP データイネーブル。この信号がアサートされると、読み出しまたは書き込み操作がイネーブルになります。drp_dwe がディアサートされると読み出し操作になりますが、そうでない場合は書き込み操作になります。ある drp_clk サイクルに対し drp_den が非アクティブの場合、ほかのすべての入力信号はこの影響は受けません。

pcie_drp_we 入力 PCI Express DRP ライトイネーブル。アサートされると、ポートへの書き込み操作がイネーブルになります (drp_den を参照)。

pcie_drp_addr[8:0] 入力 PCI Express DRP アドレスバス。このバスの値は、書き込まれる /読み出されるセルを指定します。そのアドレスは drp_den がアテクィブであるサイクルで示されます。

pcie_drp_di[15:0] 入力 PCI Express DRP データ入力。このバスの値はアドレス指定されたセルに書き込まれるデータです。データは drp_den および drp_dweがアクティブであるサイクルで現れます。このデータは、そのサイクルの後にレジスタに取り込まれますが、実際の書き込みはdrp_drdy が戻される前の不特定の時間に実行されます。

pcie_drp_rdy 出力 PCI Express DRP レディ。 drp_den に対応する信号であり、 DRP サイクルが完了し、次の DRP サイクルを開始できることを示します。 DRP 読み出しの場合、 drp_drdy がアクティブなサイクルにおいて、drp_clk の立ち上がりエッジで drp_do バスをキャプチャする必要があります。 drp_den がアクティブになり次のポートサイクルを開始できる初のサイクルは、 drp_drdy がアクティブになるクロックサイクルと同じです。

pcie_drp_do[15:0] 出力 PCI Express DRP データ出力。 drp_den がアクティベートされているときに drp_dwe が非アクティブである場合、 drp_drdy がアクティブになるときのこのバスの値はアドレス指定されたバスから読み出されるデータです。それ以外の場合、 drp_do[15:0] 上の値は定義されません。




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° パワーマネージメント機能アイテム

° メッセージ信号割り込み (MSI) 機能アイテム

° MSI-X 機能アイテム (オプション)

• PCIe 拡張機能

° デバイスシリアル番号拡張機能構造 (オプション)

° 仮想チャネル拡張機能構造 (オプション)

° ベンダー別拡張機能構造 (オプション)

° アドバンスエラーレポート拡張機能構造 (オプション)

° サイズ調整可能 BAR 拡張機能構造 (オプション)

コアはレガシ拡張機能アイテムを 4 つまでインプリメントします。アドレス 0xA8 から 0xFF までの残りのレガシ拡張機能空間は予約されるか、ユーザーが定義できます (エンドポイントコンフィギュレーションのみ)。また、インプリメントされていないオプションの機能構造のロケーションも予約されます。この空間を使用しない場合、アドレス範囲が読み出されるときにコアは 0x00000000 を返します。 0xA8 から 0xFF までの範囲にあるユーザー定義可能なロケーションにレジスタをインプリメントする場合、この空間はユーザーアプリケーションでインプリメントする必要があります。また、ユーザーアプリケーションにインプリメントされていないこの範囲内の任意アドレスに対し0x00000000 を返す必要があります。

この機能の使用方法については、第 4 章「コアのカスタマイズおよび生成」を参照してください。この機能を使用した設計については、95 ページの「コンフィギュレーション空間レジスタおよびコンフィギュレーションインターフェイスを使用したデザイン」を参照してください。

重要 : オプションで、コアは PCI Express 拡張機能を 3 つまでインプリメントできます。残りの PCI Express 拡張機能空間はインプリメント用に使用できます。

この空間の開始アドレスは、5 つあるオプションの PCIe 拡張機能のどれがインプリメントされているかによって変わります。この空間にレジスタをインプリメントする場合は、空間の開始ロケーションを選択でき、またこの空間をユーザーアプリケーションにインプリメントする必要があります。この機能の使用方法については、 196 ページの「拡張機能」を参照してください。この機能を使用した設計については、第 3 章の「コンフィギュレーション空間レジスタおよびコンフィギュレーションインターフェイスを使用したデザイン」を参照してください。




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表 2‐22 :一般的な PCI コンフィギュレーション空間ヘッダー

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Device ID Vendor ID 000h

Status コマンド 004h

クラスコードリビジョン ID 008h

BIST ヘッダ- ラッチタイマーキャッシュレーン 00Ch

ヘッダータイプ別

(表 2-23および表 2-24を参照)

010h

014h

018h

01Ch

020h

024h

028h

02Ch

030h

CapPtr 034h

038h

Intr Pin Intr Line 03Ch

PM 機能 NxtCap PM Cap 040h

データ BSE PMCSR 044h

カスタマイズ可能(1)

MSI 制御 NxtCap MSI Cap 048h

メッセージアドレス (下位) 04Ch

メッセージアドレス (上位) 050h

予約済みメッセージデータ 054h

マスクビット 058h

保留ビット 05Ch

PE 機能 NxtCap PE Cap 060h

PCI Express デバイス機能 064h

デバイスステータスデバイス制御 068h

PCI Express リンク機能 06Ch

リンクステータスリンク制御 070h

ルートポートのみ(2)

スロット機能 074h

スロットステータス ?????? 078h

ルート機能 ????? 07Ch

ルートステータス 080h

PCI Express デバイス機能 2 084h

デバイスステータス 2 デバイス制御 2 088h

PCI Express リンク機能 2 08Ch




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リンクステータス 2 リンク制御 2 090h

インプリメントされていないコンフィギュレーション空間 (0x00000000 を返す)

094h-098h

オプション MSlx 制御 NxtCap MSlx Cap 09Ch

テーブルオフセットテーブル

BIR0A0h

PBA オフセット PBABIR

0A4h

予約されたレガシコンフィギュレーション空間 (0x00000000 を返す)

0A8h-0FFh

オプション(3) Next Cap Cap.Ver.

PCI Express 拡張機能 - DSN 100h

PCI Express デバイスシリアル番号 (1 番目) 104h

PCI Express デバイスシリアル番号 (2 番目) 108h


PCI Express 拡張

機能 - VC10Ch

ポート VC 機能レジスタ 1 110h

ポート VC 機能レジスタ 2 114h

ポート VC ステータスポート VC 制御 118h

VC リソース機能レジスタ 0 11Ch

VC リソース制御レジスタ 0 120h

VC リソースステータスレジスタ 0 124h


PCI Express 拡張機能 - VSEC 128h

ベンダー別ヘッダー 12Ch

ベンダー別 - ループバックコマンド 130h

ベンダー別 - ループバックステータス 134h

ベンダー別 - エラーカウント #1 138h

ベンダー別 - エラーカウント #2 13Ch

表 2‐22 :一般的な PCI コンフィギュレーション空間ヘッダー (続き)

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オプション(3)

Next Cap Cap.Ver. PCI Express 拡張機能ID (AER) 140h

訂正不可能エラーステータスレジスタ 144h

訂正不可能エラーマスクレジスタ 148h

訂正不可能エラー重要度レジスタ 14Ch

訂正可能エラーステータスレジスタ 150h

訂正可能エラーマスクレジスタ 154h

アドバンスエラー機能および制御レジスタ 158h

ヘッダーログレジスタ 1 15Ch

ヘッダーログレジスタ 2 160h



オプション、ルー

トポートのみ(3)

ルートエラーコマンドレジスタ 16Ch

ルートエラーステータスレジスタ 170h

エラーソース ID レジスタ 174h

オプション(3)

Next Cap Cap.Ver. PCI Express 拡張機能ID (RBAR) 178h

サイズ調整可能 BAR 機能レジスタ (0) 17Ch

予約済みサイズ調整可能 BAR 制御 (0) 180h

サイズ調整可能 BAR 機能レジスタ (1) 184h




サイズ調整可能 BAR 機能レジスタ (3) 194h



予約済みサイズ調整可能 BAR 制御 (4) 1A0h

サイズ調整可能 BAR 機能レジスタ (5) 1A4h

予約済みサイズ調整可能 BAR 制御 (5) 1A8h

予約された拡張コンフィギュレーション空間 (0x00000000とともに完了を返す) 1ACh-FFFh

注記 :1. MSI 機能構造は Vivado 統合設計環境 (IDE) での選択内容によって異なります。

2. エンドポイントコンフィギュレーション用に予約 (0x00000000 を返す)

3. PCI Express 拡張コンフィギュレーションスペースのレイアウト (100h-FFFh) はどのオプション機能がイネーブルになってい

るかによって異なります。この表は 5 つのすべてのオプション拡張機能構造がイネーブルになっているときの拡張コンフィ

ギュレーション空間レイアウトを表しています。詳細は、 102 ページの「オプションの PCI Express 拡張機能」を参照してくだ

さい。

表 2‐22 :一般的な PCI コンフィギュレーション空間ヘッダー (続き)

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表 2‐23 : タイプ 0 PCI コンフィギュレーション空間ヘッダー

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基本アドレスレジスタ 0 10h



基本アドレスレジスタ 3 1Ch



カードバス CIS ポインター 28h

Subsystem ID Subsystem Vendor ID 2Ch

拡張 ROM 基本アドレス 30h

予約済み CapPtr 34h

予約済み 38h

Max Lat Min Gnt Intr Pin Intr Line 3Ch

表 2‐24 : タイプ 1 PCI コンフィギュレーション空間ヘッダー

31 16 15 0







2 番目のラッチタイ

マー

サブバス番号セカンダリバス番号プライマリバス番号 18h

セカンダリステータス I/O 制限 I/O ベース 1Ch

メモリ制限メモリベース 20h

プリフェッチ可能なメモリ制限プリフェッチ可能なメモリベース 24h

プリフェッチ可能なベース上位 32 ビット 28h

プリフェッチ可能な制限上位 32 ビット 2Ch

I/O 制限上位 16 ビット I/O ベース上位 16 ビット 30h

予約済み CapPtr 34h

拡張 ROM 基本アドレス 38h

ブリッジ制御 Intr Pin Intr Line 3Ch




PG054 2013 年 12 月 18 日

第 3章

コアを使用するデザインこの章では、コアを使用してより簡単に設計するためのガイドラインおよび追加情報を紹介します。 7 Series FPGAs IntegratedBlock for PCI Express® のユーザーインターフェイスの設計手順を説明しますが、 PCI Express トランザクション層パケット(TLP) ヘッダーフィールドの知識があることを前提としています。ヘッダーフィールドは『PCI Express Base Specification v2.1』[参照 2]の「Transaction Layer Specification」の章で定義されています。

一般的なデザインガイドライン

トランザクション層インターフェイスを使用したデザイン

このセクションでは、64 ビットおよび 128 ビットのトランザクション層インターフェイスを使用したデザインのガイドラインを説明します。

64 ビットトランザクション層インターフェイスを使用したデザイン

AXI4‐Stream インターフェイスでの TLP フォーマット

データは『PCI Express Base Specification』 [参照 2]で定義されているようにビッグエンディアンの順序で送受信されます。 TLPパケットの順序についての詳細は、『PCI Express Base Specification』の「Transaction Layer Specification」の章を参照してください。図 3-1 は典型的な 32 ビットのアドレス指定可能なメモリ書き込み要求 TLP を説明しています ( 「Transaction LayerSpecification」での説明と同様)。

.X-Ref Target - Figure 3-1

図 3‐1 : PCI Express 基本仕様のバイト順序

+0

Byte 0 > R Fmtx 0 Type R TC T

DTH

EP AttrAttr AT Length

Byte 4 > Requester ID Tag Last DWBE

1st DWBE

Byte 8 >

Byte 12 >

Address[31:2] R

Data 0

Byte 16 >

Byte 20 >

Data 1

Data 2

Byte 24 > TLP Digest

7 6 5 4 3 2 1 0

+1

7 6 5 4 3 2 1 0

+2

7 6 5 4 3 2 1 0

+3

7 6 5 4 3 2 1 0

R R




PG054 2013 年 12 月 18 日

第 3 章 : コアを使用するデザイン

AXI4-Stream インターフェイスを使用する場合、パケットは 64 ビットデータパス全体に配列されます。図 3-2 は AXI4-Streamインターフェイスの同じパケット例を示しています。パケットのバイト 0 は初の QWORD の s_axis_tx_tdata[31:24] (送信) または m_axis_rx_tdata[31:24] (受信) に、バイト 1 は s_axis_tx_tdata[23:16] または m_axis_rx_tdata[23:16] に出力されます。パケットのバイト 8 は 2 番目の QWORD の s_axis_tx_tdata[31:24] または m_axis_rx_tdata[31:24] に出力されます。パケットのヘッダーセクションは 3 つまたは 4 つの DWORD から構成されていますが、これは『PCI Express Base Specification』のセクション 2.2に説明されているように、 TLP フォーマットおよびタイプによって決定されます。

重要 : コアに送信されるパケットは、『PCI Express Base Specification』の「Transaction Layer Specification」の章で指定されているように TLP のフォーマット規則に従う必要があります。

ユーザーアプリケーションがそのパケットが有効であることを確認しますが、コアはパケットが正しく構成されているかどうかをチェックしないため、不正な TLP が送信される可能性があります。TLP の正確なフィールドは送信されているパケットのタイプによって異なります。

出力パケットの送信

基本的な TLP 送信操作

7 Series FPGAs Integrated Block for PCI Express コアは次のタイプのパケットを自動的に送信します。

• コンフィギュレーション空間要求に対するリモートデバイスへの完了

• 不正に構成されている入力要求、またはコアで認識されない入力要求に対するエラーメッセージ

注記 :認識されない要求の一部、たとえば予期しない完了などは、適切な応答を生成するユーザーアプリケーションによってのみ検出されます。

ユーザーアプリケーションは次のタイプの出力パケットを生成します。

• メモリ、アトミック Op、およびリモートデバイスに対する I/O 要求

• メモリ読み出し要求など、ユーザーアプリケーションへの要求に対する応答としての完了

• ユーザーがインプリメントしたコンフィギュレーション空間要求への応答としての完了 (イネーブルになっている場合)。これらの要求にはアドレス BFh を超える PCI™ レガシ機能レジスタ、およびアドレス 1FFh を超える PCI Express 拡張機能レジスタが含まれます。

注記 :低電力ステートでのユーザーがインプリメントしたコンフィギュレーション空間へのアクセスについては、121 ページの「パワーマネージメント」を参照してください。

コアがエンドポイントとしてコンフィギュレーションされている場合、コアは tx_cfg_req をアサートすることにより (1b)、送信データパスを仲介する内部生成された TLP を保留することをユーザーアプリケーションに伝えます。ユーザーアプリケーションには、 tx_cfg_req とは無関係に、 tx_cfg_gnt をアサートすることにより (1b)、コア生成された TLP を優先させる選択肢があります。優先させることで、コア生成された TLP が保留されている間、ユーザーアプリケーションで生成された TLP が送信されなくなります。あるいは、ユーザートランザクションが完了するまで tx_cfg_gnt をディアサートすることにより (0b)、ユーザーアプリケーションがユーザーアプリケーションで生成された TLP をそのまま優先させるという選択肢もあります。ユーザートランザクションが完了すると、ユーザーアプリケーションは低 1 クロックサイクル間 tx_cfg_gnt をアサートし(1b)、保留されているコア生成された TLP を送信することができます。要求者側で完了タイムアウトになることがあるので


図 3‐2 : エンドポイント統合ブロックのバイト順序

AXI Bit 63 32 31 0 AXI Byte

PCIe Byte7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

Clock 0 x 0

Clock 1

+2 +1 +0 +7 +6 +5 +4 +3 +3 +4 +5 +6 +7 +0 +1

Data[31:0] Address [31:2] R

Requester ID Tag Last DW BE Length 1st DW

BE R Fmt Type R TC R T

D E P Attr R

+2




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tx_cfg_gnt のアサートは無制限に遅らせないでください。完了タイムアウトについては『PCI Express Base Specification』 [参照 2]を参照してください。

統合ブロックは基本/制限レジスタ上ではフィルターを実行しません (ルートポートのみ)。フィルタリングが必要がどうかはユーザーが決定します。これらのレジスタは、コンフィギュレーションインターフェイスを介してタイプ 1 コンフィギュレーションヘッダー空間から読み出すことができます (95 ページの「コンフィギュレーション空間レジスタおよびコンフィギュレーションインターフェイスを使用したデザイン」を参照)。

17 ページの表 2-10は送信ユーザーアプリケーションの信号を定義しています。TLP を送信するには、ユーザーアプリケーションが送信トランザクションインターフェイス上で次のイベントシーケンスを実行する必要があります。

1. ユーザーアプリケーションロジックは s_axis_tx_tvalid をアサートし、 s_axis_tx_tdata[63:0] に初の TLP QWORD を出力します。コアが s_axis_tx_tready をアサートしている場合は、 QWORD がすぐに受け入れられます。そうでない場合は、コアが s_axis_tx_tready をアサートするまでユーザーアプリケーションはこの QWORD を保持する必要があります。

2. ユーザーアプリケーションは s_axis_tx_tvalid をアサートし、この後のクロックサイクルで s_axis_tx_tdata[63:0] に残りのTLP QWORD を出力します (このクロックサイクル中にコアは s_axis_tx_tready をアサート )。

3. ユーザーアプリケーションは s_axis_tx_tvalid および s_axis_tx_tlast を終の QWORD データとともにアサートします。終伝送の 8 データバイトすべてが有効である場合は、s_axis_tx_tdata[63:0] にこれらが出力され、s_axis_tx_tkeep は 0xFF に駆動されます。そうでない場合は、残り 4 データバイトが s_axis_tx_tdata[31:0] に出力され、 s_axis_tx_tkeep は 0x0F に駆動されます。

4. 次のクロックサイクルでユーザーアプリケーションは s_axis_tx_tdata[63:0] での有効な伝送の終わりを知らせるためにs_axis_tx_tvalid をディアサートします。

図 3-3 はデータペイロードのない 3-DW TLP ヘッダーを図説したもので、32 ビットのアドレス指定可能なメモリ読み出し要求を例にしています。ユーザーアプリケーションが s_axis_tx_tlast をアサートすると、 s_axis_tx_tkeep の値が 0x0F になり、s_axis_tx_tdata[31:0] にのみ有効なデータが含まれていることをコアに知らせます。

図 3-4 はデータペイロードのない 4-DW TLP ヘッダーを図説したもので、64 ビットのアドレス指定可能なメモリ読み出し要求を例にしています。ユーザーアプリケーションが s_axis_tx_tlast をアサートすると、 s_axis_tx_tkeep の値が 0xFF になり、s_axis_tx_tdata[63:0] に有効なデータが含まれていることをコアに知らせます。


図 3‐3 : ペイロードのない 3‐DW TLP ヘッダー

user_clock_out

s_axis_tx_tdata[63:0]

s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast

s_axis_tx_tkeep[7:0]

(tx_err_fwd)s_axis_tx_tuser[1]

(tx_str)s_axis_tx_tuser[2]

(tx_src_dsc)s_axis_tx_tuser[3]

tx_terr_drop

H1H0 --H2

FFh 0Fh




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図 3-5 はデータペイロードのある 3-DW TLP ヘッダーを図説したもので、32 ビットのアドレス指定可能なメモリ書き込み要求を例にしています。ユーザーアプリケーションが s_axis_tx_tlast をアサートすると、 s_axis_tx_tkeep の値が 0xFF になり、s_axis_tx_tdata[63:0] に有効なデータが含まれていることをコアに知らせます。

図 3-6 はデータペイロードのある 4-DW TLP ヘッダーを図説したもので、64 ビットのアドレス指定可能なメモリ書き込み要求を例にしています。ユーザーアプリケーションが s_axis_tx_tlast をアサートすると、 s_axis_tx_tkeep の値が 0x0F になり、s_axis_tx_tdata[31:0] にのみ有効なデータが含まれていることをコアに知らせます。


図 3‐4 : ペイロードのない 4‐DW TLP ヘッダー


図 3‐5 : ペイロードのある 3‐DW TLP ヘッダー

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast





tx_terr_drop

H1H0 H3H2

FFh

user_clock_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


(terr_fwd)s_axis_tx_tuser[1]

(str)s_axis_tx_tuser[2]

(src_dsc)s_axis_tx_tuser[3]

tx_terr_drop

H1H0 D0H2 D2D1 Dn-2Dn-3 DnDn-1

FFh FFh




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送信インターフェイスでの連続トランザクションの出力

帯域幅の利用率を大限にするため、ユーザーアプリケーションは送信 AXI4-Stream インターフェイスで連続して TLP を出力することができます。図 3-7 は送信インターフェイスで出力される連続 TLP を説明しています。ユーザーアプリケーションはs_axis_tx_tvalid をアサートした状態のまま、前の TLP に対する s_axis_tx_tlast をアサートした後の次のクロックサイクルで新しい TLP を出力します。

送信データパスでのソーススロットル

トランザクションインターフェイスでは、 s_axis_tx_tdata[63:0] に出力するデータがユーザーアプリケーションにない場合、ユーザーアプリケーションをスロットルさせます。この状態が発生するとユーザーアプリケーションは s_axis_tx_tvalid をディアサートします。これはコアの AXI4-Stream インターフェイスに s_axis_tx_tdata[63:0] に出力されているデータを破棄するように指示するものです。図 3-8 はこのソーススロットルを説明したものです。この例では、ユーザーアプリケーションには各クロックサイクルで出力するデータがないため、これらのサイクル中に s_axis_tx_tvalid をディアサートする必要があります。




図 3‐7 :送信インターフェイスでの連続トランザクション

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


(terr_fwd)s_axis_tx_tuser[1]

(str)s_axis_tx_tuser[2]


tx_terr_drop

H1H0 H3H2 D1D0 D3D2 Dn-1Dn-2 --Dn

FFh 0Fh

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


H1H0 D0H2 D2D1 D4D3 H1H0 D0H2 D2D1

FFh FFh

TLP1 TLP2




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送信データパスでのデスティネーションスロットル

新しい TLP 用に送信バッファーに空きがない場合、コアの AXI4-Stream インターフェイスは送信ユーザーアプリケーションをスロットルさせます。ユーザーアプリケーションが TLP を出力している速度以上のレートでリンクパートナーが入力パケットを処理していない場合にこの状態が発生します。図 3-9 はコアの内部送信バッファーがいっぱいのときユーザーアプリケーションをスロットルさせる s_axis_tx_tready のディアサートを説明しています。コアがユーザーアプリケーションをスロットルさせる必要がある場合は、現在のパケットが完了した後にそれが行われます。現在のパケットの直後に別のパケットを開始する場合は、 tlast の直後にスロットル状態になります。

s_axis_tx_tready をアサートすることによりコアの送信 AXI4-Stream インターフェイスが TLP の開始を受諾する場合、 PCIExpress デバイス機能レジスタの Max_Payload_Size フィールドに含まれている値まで (オフセット 04H) のサイズの完全な TLPを受け入れることができます。『PCI Express Base Specification』 [参照 2]に準拠した状態を保つには、 PCI Express デバイス制御コントロールレジスタの Max_Payload_Size フィールド (オフセット 08H) に違反しないようにしてください。コアの送信AXI4-Stream インターフェイスは次のコンディションでのみ s_axis_tx_tready をディアサートします。

• リンクパートナーで使用可能なクレジット数がないことが原因でパケットが送信されていない場合は、コアに十分なバッファーがない。

• tx_cfg_gnt のアサートにより、ユーザーアプリケーションにより送信データパスの使用が認められた後、コアが内部生成された TLP を送信する場合 (コンフィギュレーション読み出しまたは書き込みのため完了 TLP が送信される、またはcfg_err インターフェイス上でユーザーアプリケーションにより要求されたようにエラーメッセージ TLP またはエラー応答がある )。この後、コアは内部生成された TLP を送信した後に s_axis_tx_tready をアサートする。

• PCI パワーマネージメント機能構造のパワーマネージメント制御/ステートレジスタ (オフセット 0x4) のパワーステートフィールドが D0 以外のステートに変更された場合。この状況が発生すると、出力中の TLP は完全に受け入れられ、その後 s_axis_tx_tready がディアサートされる。これによりコアが D0 以外のパワーステートにある間はユーザーアプリケーションが新たなトランザクションを開始できなくなる。


図 3‐8 :送信インターフェイスでのソーススロットル


図 3‐9 :送信インターフェイスでのデスティネーションスロットル

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast

s_asix_tx_tkeep[7:0] FFh

user_clock_out

s_axis_tx_tdata [63:0]

s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast

tx_buf_av[5:0] 0d 1d 0d 1d 0d

TLP1 TLP2

New Buffer Available New Buffer Available




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コアにより s_axis_tx_tready がディアサートされると、ユーザーアプリケーションはコアが s_axis_tx_tready をアサートするまで、すべての制御およびデータ信号を保持する必要があります。

ソースによるトランザクション送信の停止

コアの AXI4-Stream インターフェイスは s_axis_tx_tuser[3](tx_src_dsc) をアサートすることによりユーザーアプリケーションのTLP の送信を停止します。停止する TLP の tx_src_dsc とともに s_axis_tx_tvalid と s_axis_tx_tready の両方をアサートする必要があります。信号 tx_src_dsc を新しいパケットの先頭でアサートしないでください。これは、コアにより新しいパケットの初のビートが受信された後、s_axis_tx_tlast をアサートするまで (アサート時を含めて)、どのサイクルでもアサートできます。TLPトランザクションが送信インターフェイスで処理されていない場合は、 src_dsc をアサートしても何の影響もありません。図 3-10 は tx_src_dsc を使用してユーザーアプリケーションがパケットを停止する状態を説明しています。オプションでs_axis_tx_tlast を使用して src_dsc をアサートできます。

ストリーミングモードが使用されておらず、 s_axis_tx_tuser[2] = 0b (tx_str) で、パケットが停止されている場合は、シリアルリンクで送信される前にこのパケットは破棄されます。ストリーミングモードが使用されていると (tx_str = 1b)、パケットはシリアルリンクで EDB シンボルとともに送信されます。


図 3‐10 :送信インターフェイスでのソースドリブンのトランザクションの停止

user_clock_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


(tx_src_dsc) s_axis_tx_tuser[3]

H1H0 D0H2 D2D1 D4D3

FFh




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デスティネーションによるトランザクションの破棄

次の 3 つの理由からコア送信 AXI4-Stream インターフェイスは TLP を破棄します。

• PCI Express リンクがダウンする。

• 出力された TLP が PCI Express デバイス機能レジスタの Max_Payload_Size フィールドで違反になる (オフセット 04H)。デバイス機能レジスタの Max_Payload_Size フィールドで違反が発生しないようにしてください (オフセット 08H)。

• s_axis_tx_tuser[2](tx_str) がアサートされていて、それに続くクロックサイクルでデータが出力されていない。つまり TLP送信の真っ中に s_axis_tx_tvalid がディアサートされる。

上記のコンディションのいずれかが発生すると、送信 AXI4-Stream インターフェイスは出力された TLP の残りを受け入れ続け、破棄された TLP の s_axis_tx_tlast に続く 2 番目のクロックサイクルの前に tx_err_drop をアサートします。図 3-11 は tx_err_dropを使用してパケットが破棄されたことをコアに知らせている状態を説明したものです。

送信 AXI4-Stream インターフェイスでのパケットデータポイズン

送信された TLP のデータペイロードをポイズンドにマークするためユーザーアプリケーションは次のいずれかのアプローチを取ります。

• TLP ヘッダーで EP = 1 と設定する。AXI4-Stream インターフェイス上でヘッダーの初の DWORD がコアに出力されたとき、ペイロードがポイズンド状態であると分かっている場合は、この方法が採用されます。

• 図 3-12 にあるように、パケット送信中の任意時に有効なデータ送信サイクルの低 1 サイクル間、s_axis_tx_tuser[1](tx_err_fwd) をアサートする。これで、コアが PCI Express デバイスにパケットを送信するときに TLP ヘッダーが EP = 1 に設定されます。パケット送信開始時にパケットがポイズンドになっているかどうかユーザーアプリケーションでは確認できない場合、この方法が採用されます。 s_axis_tx_tuser[2](tx_str) がアサートされている場合は (送信パケットがストリームされている状態)、 terr_fwd の使用はサポートされていません。ストリーミングモードでは、パケットが破損した場合にパケットを中断するオプションがあります。パケットの中断については、 50 ページの「ソースによるトランザクション送信の停止」を参照してください。

ECRC が使用されている場合は、エラー転送に TLP の EP ビットを設定する代わりに、TLP に対し src_dsc(s_axis_tx_tuser[3]) ブロック入力をアサートすることにより、エラーのある TLP を無効にし、cfg_err インターフェイスを使用してエラーをレポートする必要があります。


図 3‐11 :送信インターフェイスのデスティネーションによるトランザクションの破棄

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast



tx_terr_drop

H1H0 D0H2 --D1 H1H0 D0H2 --D1

FFh 0Fh FFh 0Fh

Dropped TLP Valid TLP




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送信インターフェイスでのトランザクションのストリーミングモード

7 Series FPGAs Integrated Block for PCI Express コアでは、操作のレイテンシを低減するため、TLP 送信にストリーミングモードをユーザーアプリケーションで使用できます。この機能を使用するには、 TLP が送信されている間中ずっと、ユーザーアプリケーションは s_axis_tx_tuser[2](tx_str) をアサートした状態を保持する必要があります。また、ユーザーアプリケーションは有効なフレームを TLP の終サイクルまで毎クロックサイクル出力する必要があります。つまり、 TLP が出力されている間ユーザーアプリケーションは s_axis_tx_tvalid をディアサートしてはいけないということです。ストリーミングモードで操作している間トランザクションがソーススロットルになると、そのトランザクションは破棄され (tx_err_drop がアサートされる)、無効になった TLP が PCI Express リンク上で通知されます。図 3-13 はストリーミングモードで初の TLP がストリームされ、 2 番目の TLP がソーススロットルのために破棄される状態を説明したものです。

ECRC 生成の使用

統合ブロックでは ECRC 生成がサポートされています。この機能を使用するには、送信 AXI4-Stream インターフェイス上でTLP の先頭でユーザーアプリケーションが s_axis_tx_tuser[0](tx_ecrc_gen) をアサートする必要があります。必要であればこのパケットが送信される間はこの信号をアサートすることができます。出力 TLP にダイジェストがない場合は、コアがそれを生成・追加して、 TD ビットを設定します。パケットの後に s_axis_tx_tready を 1 クロックサイクルディアサートすると、ダイジェストが挿入されます。図 3-14 では ECRC 生成が説明されています。


図 3‐12 :送信インターフェイスでのパケットデータポイズン


図 3‐13 :送信インターフェイスでのストリーミングモード

user_clk_out


s_axis_tx_tvalid

s_axis_tx_tlast



FFh FFh 0Fh

Poisoned TLP

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast



tx_terr_drop

FFh FFh FFh

TLP1 TLP2




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入力パケットの受信

基本的な TLP 受信操作

19 ページの表 2-11は受信 AXI4-Stream インターフェイスの信号を定義しています。エンドポイントコアがユーザーアプリケーションロジックに TLP を出力するようにするには、受信 AXI4-Stream インターフェイス上で次のシーケンスでイベントが発生する必要があります。

1. ユーザーアプリケーションでデータ受信の準備が完了すると、ユーザーアプリケーションが m_axis_rx_tready をアサートします。

2. コアでデータ送信の準備が完了すると、コアは m_axis_rx_tvalid をアサートし、 m_axis_rx_tdata[63:0] に初の完全な TLPQWORD を出力します。

3. コアは m_axis_rx_tvalid をアサートした状態を保ち、後続のクロックサイクルで m_axis_rx_tdata[63:0] に TLP QWORD を出力します (ユーザーアプリケーションロジックが m_axis_rx_tready をアサートする場合)。

4. この後、コアは m_axis_rx_tlast とともに m_axis_rx_tvalid をアサートし、 s_axis_tx_tdata[63:0] に終 QWORD、m_axis_rx_tkeep に 0xFF を出力するか、または s_axis_tx_tdata[31:0] に終 DWORD 、 m_axis_rx_tkeep に 0x0F を出力します。

5. 次のクロックサイクルで TLP がない場合、 m_axis_rx_tdata[63:0] での有効な伝送の終わりを知らせるため、コアがm_axis_rx_tvalid をディアサートします。

注記 : m_axis_rx_tvalid が同時にアサートされていない限り、ユーザーアプリケーションは m_axis_rx_tlast、 m_axis_rx_tkeep、m_axis_rx_tdata のアサートをすべて無視する必要があります。 m_axis_rx_tvalid がパケットの途中でディアサートされることはありません。

図 3-15 はデータペイロードのない 3-DW TLP ヘッダーを図説したもので、 32 ビットのアドレス指定可能なメモリ読み出し要求を例にしています。コアが m_axis_rx_tlast をアサートすると、 m_axis_rx_tkeep の値が 0x0F になり、 m_axis_rx_tdata[31:0] にのみ有効なデータが含まれていることをユーザーアプリケーションに知らせます。


図 3‐14 : ECRC 生成

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


(tx_ecrc_gen) s_axis_tx_tuser[0]

H1H0 D0H2 D2D1 D4D3 H1H0 D0H2 D2D1

FFh FFh

TLP1 TLP2




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図 3-16 はデータペイロードのない 4-DW TLP ヘッダーを図説したもので、 64 ビットのアドレス指定可能なメモリ読み出し要求を例にしています。コアが m_axis_rx_tlast をアサートすると、 m_axis_rx_tkeep の値が 0xFF になり、 m_axis_rx_tdata[63:0] に有効なデータが含まれていることをユーザーアプリケーションに知らせます。

図 3-17 はデータペイロードのある 3-DW TLP ヘッダーを図説したもので、 32 ビットのアドレス指定可能なメモリ書き込み要求を例にしています。コアが m_axis_rx_tlast をアサートすると、 m_axis_rx_tkeep の値が 0xFF になり、 m_axis_rx_tdata[63:0] に有効なデータが含まれていることをユーザーアプリケーションに知らせます。


図 3‐15 :ペイロードのない 3‐DW TLP ヘッダー



user_clk_out

m_axis_rx_tdata[63:0]

m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast

m_axis_rx_tkeep[7:0]

(rx_err_fwd) m_axis_rx_tuser[1]

(rx_bar_hit[7:0]) m_axis_rx_tuser[9:2]

H1H0 --H3

FFh 0Fh

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast




H1H0 H3H2

FFh




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図 3-18 はデータペイロードのある 4-DW TLP ヘッダーを図説したもので、 64 ビットのアドレス指定可能なメモリ書き込み要求を例にしています。コアが m_axis_rx_tlast をアサートすると、 m_axis_rx_tkeep の値が 0x0F になり、 m_axis_rx_tdata[31:0] にのみ有効なデータが含まれていることをユーザーアプリケーションに知らせます。

受信 AXI4-Stream インターフェイスでのデータパスのスロットル

ユーザーアプリケーションは m_axis_rx_tready をディアサートすることにより、任意時にコアからのデータ伝送を中断できます。伝送処理中ではないときにユーザーアプリケーションが m_axis_rx_tready をディアサートし、また TLP が利用可能になったら、コアは m_axis_rx_tvalid をアサートし、 m_axis_rx_tdata[63:0] に初の TLP QWORD を出力します。 m_axis_rx_tdata[63:0]に出力されたデータを受け入れる準備ができたことを知らせるためユーザーアプリケーションが m_axis_rx_tready をアサートするまで、コアはこのステートに留まります。この時点で、 m_axis_rx_tready がアサートされた状態である限り、コアは後続のTLP QWORD を続けて出力します。データ伝送中にユーザーアプリケーションが m_axis_rx_tready をディアサートすると、ユーザーアプリケーションが再び m_axis_rx_tready をアサートするまで、コアはデータ伝送を中止します。ユーザーアプリケーションが m_axis_rx_tready をディアサートした状態を保つサイクル数に制限はありません。ユーザーアプリケーションが再びTLP を受信できる準備が整うまでコアは停止します。

図 3-19 は m_axis_rx_tdata[63:0] にデータを出力しながら m_axis_rx_tvalid をアサートするコアを説明しています。ユーザーアプリケーションロジックは、 m_axis_rx_tready をディアサートすることで待機ステートを挿入します。コアは m_axis_rx_treadyのアサートを検出するまで、次の TLP QWORD を出力しません。ユーザーアプリケーションロジックは、ロジック内の TLPデータ処理速度と次の TLP 伝送の受信とのバランスを取ることが必要なため、m_axis_rx_tready をアサートしたり、ディアサートします。




図 3‐18 :ペイロードのある 4‐DW TLP ヘッダー

user_clock_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast


(rx_err_fwd)m_axis_rx_tuser[1]

(rx_bar_hit[7:0])m_axis_rx_tuser[9:2]

H1H0 D0H2 D2D1 D4D3

FFh

00000010b

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast




rx_np_ok

H1H0 H3H2 D1D0 --D2

FFh 0Fh

00110000b




PG054 2013 年 12 月 18 日


受信インターフェイスでの連続トランザクションの受信

ユーザーアプリケーションロジックは、コアにより受信 AXI4-Stream インターフェイスで連続 TLP を出力できるように設計する必要があります。コアは、前の TLP に対する m_axis_rx_tlast のアサートの後のクロックサイクルで新しい TLP に対するm_axis_rx_tvalid をアサートできます。図 3-20 は受信インターフェイスで出力される連続 TLP を説明しています。

ユーザーアプリケーションが連続パケットを受信できない場合は、「受信 AXI4-Stream インターフェイスでのデータパスのスロットル」で説明したように、m_axis_rx_tready をディアサートすることにより、TLP の伝送を停止することができます。図 3-21は 2 番目の TLP の受信を停止するための m_axis_rx_tready の使用例です。

受信インターフェイスでのパケットの再順序付け

コアレシーバーでのトランザクション処理は『PCI Express Base Specification』 [参照 2]の第 2 章で説明されている PCI トランザクション順序ルールに完全に準拠しています。この順序ルールにより、ポステッド TLP および完了 TLP がブロックされているノンポステッド TLP をバイパスできるようになっています。


図 3‐19 :受信 TLP をスロットルさせるユーザーアプリケーション


図 3‐20 :連続トランザクションの受信


図 3‐21 :連続 TLP をスロットルさせるユーザーアプリケーション

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast

TLP1 TLP2

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast

m_axis_rx_tkeep[7:0] FFh 0Fh

TLP1 TLP2




PG054 2013 年 12 月 18 日


ユーザーアプリケーションが受信側のノンポステッドバッファーの空きを管理できるように、このコアは 2 つの管理方法を提供しています。

1. 受信ノンポステッドスロットル : rx_np_ok を使用し、この信号がディアサートされた後ノンポステッド要求が 3 つ以上コアから出力されないようにします。

2. ノンポステッドに対する受信要求 : rx_np_req を使用し、ノンポステッドキューのユーザー制御されたフローコントロールを可能にします。

受信ノンポステッドスロットルによる管理方法では、ノンポステッド TLP に対しユーザーアプリケーションのレシーバーに空きがあり、ユーザーアプリケーションがノンポステッド要求に対しコアをスロットルさせます。ノンポステッドに対する受信要求による管理方法は、ユーザーアプリケーションのレシーバーに空きがあるときに、ノンポステッド TLP をコアが出力するようにユーザーアプリケーションが要求します。この 2 つの方法は相互排他的で、デザインに対しどちらか 1 つだけを選択し、コアを生成・カスタマイズするときに選択する必要があります。 [Receive Non-Posted Request] のオプションを [AdvancedSettings] で選択すると、ノンポステッドに対する受信要求の方法が有効となり、 rx_np_ok のアサート /ディアサートは無視されます。逆もまた同じです。この 2 つの方法については続くセクションで詳細に説明します。

• 受信ノンポステッドスロットル (ノンポステッドに対する受信要求が無効になっている状態)

ユーザーアプリケーションがコアからのポステッドおよび完了トランザクションを受信できる状態であるが、ノンポステッドトランザクションを受信する準備が整っていない場合、ユーザーアプリケーションは図 3-22 にあるようにrx_np_ok をディアサートできます。ユーザーアプリケーションは、受信可能な後から 2 番目のノンポステッドのm_axis_rx_tlast の前、低 2 クロックサイクルで rx_np_ok をディアサートする必要があります。 rx_np_ok がディアサートされている間、受信されたポステッドおよび完了トランザクションはノンポステッドトランザクションをバイパスします。ユーザーアプリケーションがノンポステッドトランザクションの受信準備完了状態になったら、 rx_np_ok を再びアサートする必要があります。前にバイパスしたノンポステッドトランザクションは、ほかの受信された TLP より先にユーザーアプリケーションに出力されます。 rx_np_ok のディアサート時間に制限はありませんが、 rx_np_ok を長時間ディアサートしないよう注意が必要です。長くディアサートすると要求者側で完了タイムアウトが発生する可能性があるからです。完了タイムアウトについては『PCI Express Base Specification』を参照してください。

パケットの再順序付けにより、ユーザーアプリケーションは、非ブロッキング形式でポステッドおよび完了 TLP の受信・処理を継続しながら、ノンポステッド TLP が処理される速度を適化できるようになります。 rx_np_ok 信号に対し制限があり、ユーザーアプリケーションは少なくとも 3 つのノンポステッド TLP を受信しバッファー化できなければなりません。次のアルゴリズムは、ノンポステッド TLP の管理プロセスを記述しています。

Non-Posted_Buffers_Available は、ユーザーアプリケーションに対するノンポステッドバッファーの空き容量を示しています。ノンポステッドバッファーのサイズはノンポステッド TLP 3 つ分よりも大きくなります。Non-Posted_Buffers_Availableは、ノンポステッド TLP がコアの処理用に受信されるとデクリメントし、ノンポステッド TLP がユーザーアプリケーションの処理用に送信されるとインクリメントします。

For every clock cycle do {if (Non-Posted_Buffers_Available <= 3) {if (Valid transaction Start-of-Frame accepted by user application) {Extract TLP Format and Type from the 1st TLP DWif (TLP type == Non-Posted) {


図 3‐22 :受信インターフェイスのノンポステッドスロットル

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast

rx_np_ok

H1H0 H3H2 H1H0 H3H2 H1H0 D0H2

Non-Posted TLP1 Non-Posted TLP2 Posted/Cpl TLP3




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Deassert rx_np_ok on the following clock cycle- or -Other optional user policies to stall NP transactions

} else {}

}} else { // Non-Posted_Buffers_Available > 3Assert rx_np_ok on the following clock cycle.

}}

• ノンポステッドに対する受信要求 (ノンポステッドに対する受信要求のオプションが有効になっている場合)

7 Series FPGAs Integrated Block for PCI Express では、ユーザーアプリケーションが rx_np_req を使用してノンポステッドキューに対しフロー制御クレジットを返すことができます。ユーザーアプリケーションのレシーバーにノンポステッドトランザクションを受信するスペースがある場合、ユーザーアプリケーションで受信可能なノンポステッドトランザクションそれぞれに対し 1 クロックサイクル間 rx_np_req をアサートする必要があります。これにより、統合ブロックはレシーバーからのノンポステッドトランザクションをコアトランザクションインターフェイスに出力でき (図 3-23 を参照)、接続されているリンクパートナーへノンポステッドクレジットを返すことができるようになります。

ユーザーアプリケーションからのノンポステッド要求は高 12 個までコアに記録されます。つまり、受信バッファーにノンポステッド TLP がなくてもコアは rx_np_req のアサートを記憶しており、またユーザーアプリケーションが前に要求を出していた場合はユーザーアプリケーションで受信されたノンポステッド TLP を出力します。ユーザーアプリケーションからの要求で未処理のものがコアにあり、受信されたノンポステッド TLP が受信バッファーで待機中である場合、受信されたポステッドおよび完了トランザクションが待機中のノンポステッドトランザクションを飛び越して送信されます。

ユーザーアプリケーションがノンポステッド TLP の受信準備完了状態になると、 rx_np_req を 1 クロックサイクル以上アサートすると、待機中のノンポステッド TLP が次の TLP 境界で送信されます。つまり、待機中のノンポステッド TLP がユーザーアプリケーションに出力される前に、ユーザーアプリケーションインターフェイスにあるポステッドまたは完了 TLP は完了します。ポステッドまたは完了 TLP がなく、ノンポステッド TLP が待機中であれば、 rx_np_req をアサートすると、そのノンポステッド TLP がユーザーアプリケーションに出力されます。ノンポステッド TLP がスロットルしている場合を除き、 TLP は順番どおりにユーザーアプリケーションに送信され、ポステッドおよび完了 TLP が飛び越して送信されるようになります。ユーザーアプリケーションが再びノンポステッド TLP を受信できるようになったら、後続のポステッドまたは完了 TLP は順番どおりに送信されます。ユーザーアプリケーションが受信した順序でノンポステッドトランザクションをすべて受信でき、またノンポステッドキューに対しフロー制御クレジットを返さない場合は、この信号をアサートした状態を維持します。


図 3‐23 : ノンポステッドトランザクションに対する受信インターフェイス要求

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast

rx_np_req

H1H0 D0H2 D2D1 D4D3 H1H0 --H2 H1H0 D0H2 D2D1 H1H0 --H2 H1H0 --H2

Posted TLP1 Non-Posted TLP2 Posted/Cpl TLP3 Non-Posted TLP4 Non-Posted TLP5




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64 ビット受信 AXI4-Stream インターフェイスでのパケットデータポイズンとおよび TLP ダイジェスト

ユーザーアプリケーション内のロジックを簡素化するため、受信された TLP のTLP ダイジェスト (TD) およびデータポイズン(EP) ヘッダービットフィールドの値に基づいて、コアは自動的に前処理を実行します。

ヘッダーのデータポイズンビットが EP=1 に設定された状態で受信された TLP すべてがユーザーアプリケーションに出力されます。図 3-24 にあるように、各ポイズンド TLP の伝送中にコアは (rx_err_fwd) m_axis_rx_tuser[1] をアサートします。

TLP ヘッダーの TLP ダイジェストフィールドが TD=1 に設定されている場合、その TLP には ECRC (End-to-End CRC) が含まれています。コア生成時のコアコンフィギュレーション方法に基づいて、コアはこれらの操作を実行します。[Trim TLP Digest]のオプション :

• オンの場合、コアは受信された TLP から ECRC フィールドを削除・破棄し、 TLP ヘッダーの TLP ダイジェストビットをクリアにします。

• オフの場合、コアは受信された TLP から ECRC フィールドを削除せず、 TLP ダイジェストビットを含む TLP 全体をユーザーアプリケーションの受信インターフェイスに出力します。

コア生成中に [Trim TLP Digest] オプションをオンにする方法については、 198 ページの「ECRC」を参照してください。

64 ビット受信 AXI4-Stream インターフェイスでの ECRC エラー

7 Series FPGAs Integrated Block for PCI Express コアで ECRC チェックが有効になっていると、コアは入力トランザクションパケットに対し ECRC を実行します。トランザクションパケットに ECRC エラーが検出されると、図 3-25 にあるように、コアは m_axis_rx_tuser[0] (rx_ecrc_err) および m_axis_rx_tlast を同時にアサートしてこのエラーを知らせます。


図 3‐24 :受信トランザクション ‐ データポイズン


図 3‐25 : 64 ビット受信 AXI4‐Stream インターフェイスでの ECRC エラー

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast



FFh FFh

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast


(rx_ecrc_err) m_axis_rx_tuser[0]

FFh FFh




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受信 AXI4-Stream インターフェイスでのパケット基本アドレスレジスタヒット

ルートポートコンフィギュレーションの7 Series FPGAs Integrated Block for PCI Express では BAR デコード /フィルタリングは実行されません。

エンドポイントコンフィギュレーションでは、コアのタイプ 0 コンフィギュレーション空間のどの基本アドレスレジスタ(BAR) がターゲットになっているかを判断するため、入力メモリおよび I/O TLP 要求をコアがデコードします。デコードされた基本アドレスは (rx_bar_hit[7:0]) m_axis_rx_tuser[9:2] に出力されます。受信されたメモリまたは I/O TLP のそれぞれに対し、低 1 ビット、高 2 ビット (隣接したビット ) が 1b に設定されます。受信された TLP が 32 ビットのメモリまたは I/O BAR を

ターゲットにしている場合は、 1 ビットのみがアサートされます。 64 ビットのメモリまたは I/O BAR をターゲットにしている場合は、隣接した 2 ビットがアサートされます。 BAR でデコードされていない TLP (つまり不正処理された TLP) をコアが受信すると、それを知らせずに破棄し、サポートされてない要求のメッセージを自動的に生成します。コアが 64 ビットの BAR用にコンフィギュレーションされていても、システムが常に 64 ビットアドレスを割り当てるとは限りません。割り当てられていない場合は、 rx_bar_hit[7:0] 信号 1つのみがアサートされます。 BAR の開口部の重複は認められていません。

表 3-1 は、 rx_bar_hit[7:0] と BAR のマッピング、およびコアのタイプ 0 コンフィギュレーションヘッダーでの対応バイトオフセットを表しています。

受信インターフェイスのメモリおよび I/O トランザクションの場合、図 3-26 に示すように、m_axis_rx_tvalid のアサート開始から TLP 全体に対し (rx_bar_hit[7:0]) m_axis_rx_tuser[9:2] は有効です。非メモリおよび非 I/Oのトランザクションを受信する場合は、 rx_bar_hit[7:0] 信号は未定義となります。

(rx_bar_hit[7:0]) m_axis_rx_tuser[9:2] 信号により、受信されたメモリおよび I/O のトランザクションは、ユーザーアプリケーション内の該当するデスティネーションに送信されます。 rx_bar_hit[7:0] を使用することにより、デコーディングロジックを簡素化するため、アプリケーションロジックは空きアドレス内のメモリおよび I/O の下位アドレスビットのみを検査します。

表 3‐1 : (rx_bar_hit[7:0]) m_axis_rx_tuser[9:2] と基本アドレスレジスタ (BAR) のマッピング

rx_bar_hit[x] m_axis_rx_tuser[x] BAR バイトオフセット

0 2 0 10h

1 3 1 14h

2 4 2 18h

3 5 3 1Ch

4 6 4 20h

5 7 5 24h

6 8 拡張 ROM BAR 30h

0 9 予約済み –


図 3‐26 : rx_bar_hit を使用したターゲットの BAR 判断

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast

(rx_bar_hit[7:0])m_axis_rx_tuser[9:2] 0000010b 0001100b

TLP1 TLP2




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受信 AXI4-Stream インターフェイスでのリンクダウンイベント中のパケット伝送

user_lnk_up がディアサートされるとリンクパートナーの通信が失われたことを示します。この user_lnk_up のディアサートは実質コア全体へのホットリセットの役割を果たします。このため、コア内に格納されている TLP すべて、または受信インターフェイスに出力されている TLP すべては失われ回復不可能な状態となります。受信 AXI4-Stream インターフェイスで処理中のTLP は TLP ヘッダーの長さフィールドで指定されている長さで出力されます。しかし、この TLP は破損しており、ユーザーアプリケーションで破棄されるべきです。図 3-27 はパケット伝送が中断されるシナリオを説明しています。

128 ビットトランザクション層インターフェイスを使用したデザイン

注記 : トランザクションインターフェイスの幅および周波数はレーン幅/速度が上下しても変わりません。

AXI4‐Stream インターフェイスでの TLP フォーマット

データは『PCI Express Base Specification』 [参照 2]で定義されているようにビッグエンディアンの順序で送受信されます。 TLPパケットの順序についての詳細は、『PCI Express Base Specification』の第 2 章を参照してください。図 3-28 は典型的な 32 ビットのアドレス指定可能なメモリ書き込み要求 TLP を説明しています (第 2 章での説明と同様)。

トランザクションインターフェイスを使用する場合、パケットは 128 ビットデータパス全体に配列されます。図 3-29 は同じパケット例を AXI4-Stream インターフェイスで表したものです。パケットの PCIe バイト 0 は初の DWORD のs_axis_tx_tdata[31:24] (送信) または m_axis_rx_tdata[31:24] (受信) に、バイト 1 は s_axis_tx_tdata[23:16] またはm_axis_rx_tdata[23:16] に出力されます。パケットのヘッダーセクションは 3 つまたは 4 つの DWORD から構成されています


図 3‐27 :受信トランザクションの中断


図 3‐28 : PCI Express 基本仕様のバイト順序

user_clk_out

user_lnk_up


m_axis_rx_tready

m_axis_rx_tvalid

m_axis_rx_tlast

H1H0 D0H2 D2D1 PAD PAD

original TLP data was lost

+0

Byte 0 > R Fmtx 0 Type R TC Rsvd T

DEP Attr R Length

Byte 4 > Requester ID Tag Last DWBE

1st DWBE

Byte 8 >

Byte 12 >

Address[31:2] R

Data 0

Byte 16 >

Byte 20 >

Data 1

Data 2

Byte 24 > TLP Digest

7 6 5 4 3 2 1 0

+1

7 6 5 4 3 2 1 0

+2

7 6 5 4 3 2 1 0

+3

7 6 5 4 3 2 1 0




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が、これは『PCI Express Base Specification』のセクション 2.2 に説明されているように、 TLP フォーマットおよびタイプによって決定されます。

重要 : 送信のためコアに送信されるパケットは、『PCI Express Base Specification』の第 2 章で指定されているように TLP のフォーマット規則に従う必要があります。

ユーザーアプリケーションがそのパケットが有効であることを確認しますが、コアはパケットが正しく構成されているかどうかをチェックしないため、不正な TLP が送信される可能性があります。TLP の正確なフィールドは送信されているパケットのタイプによって異なります。

出力パケットの送信

基本的な TLP 送信操作

7 Series FPGAs Integrated Block for PCI Express コアは次のタイプのパケットを自動的に送信します。

• コンフィギュレーション空間要求に対するリモートデバイスへの完了

• 不正に構成されている入力要求、またはコアで認識されない入力要求に対するエラーメッセージ

注記 :認識されない要求の一部、たとえば予期しない完了などは、適切な応答を生成するユーザーアプリケーションによってのみ検出されます。

ユーザーアプリケーションは次のタイプの出力パケットを生成します。

• メモリ、アトミック Op、およびリモートデバイスに対する I/O 要求

• メモリ読み出し要求など、ユーザーアプリケーションへの要求に対する応答としての完了

コアがエンドポイントとしてコンフィギュレーションされている場合、コアは tx_cfg_req をアサートすることにより (1b)、送信データパスを仲介する内部生成された TLP を保留することをユーザーアプリケーションに伝えます。ユーザーアプリケーションには、 tx_cfg_req とは無関係に、 tx_cfg_gnt をアサートすることにより (1b)、コア生成された TLP を優先させる選択肢があります。優先させることで、コア生成された TLP が保留されている間、ユーザーアプリケーションで生成された TLP が送信されなくなります。あるいは、トランザクションが完了するまで tx_cfg_gnt をディアサートすることにより (0b)、ユーザーアプリケーションがユーザーアプリケーションで生成された TLP をそのまま優先させるという選択肢もあります。トランザクションが完了すると、ユーザーアプリケーションは低 1 クロックサイクル間 tx_cfg_gnt をアサートし (1b)、保留されているコア生成された TLP を送信することができます。要求者側で完了タイムアウトになることがあるので tx_cfg_gnt のアサートは無制限に遅らせないでください。完了タイムアウトについては『PCI Express BaseSpecification』を参照してください。

• 統合ブロックは基本/制限レジスタ上ではフィルターを実行しません (ルートポートのみ)。フィルタリングが必要がどうかはユーザーが決定します。これらのレジスタは、コンフィギュレーションインターフェイスを介してタイプ 1 コンフィギュレーションヘッダー空間から読み出すことができます (95 ページの「コンフィギュレーション空間レジスタおよびコンフィギュレーションインターフェイスを使用したデザイン」を参照)。

17 ページの表 2-10は送信ユーザーアプリケーションの信号を定義しています。TLP を送信するには、ユーザーアプリケーションが送信 AXI4-Streamインターフェイス上で次のイベントシーケンスを実行する必要があります。


図 3‐29 : エンドポイント統合ブロックのバイト順序

Clock 0

Clock1

Data DW 0

TLP Digest Data DW2

[127:96] [95:64] [63:32] [31:0]

Data DW 1

Header DW 2 Header DW 1 Header DW 0

PCIe Byte

AXI ByteAXI Bit

+12 +13 +14 +15 +8 +9 +10 +11 +4 +5 +6 +7 +0 +1 +2 +3

+15 +14 +13 +12 +11 +10 +9 +8 +7 +6 +5 +4 +3 +2 +1 +0




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1. ユーザーアプリケーションロジックは s_axis_tx_tvalid をアサートし、s_axis_tx_tdata[127:0] に初の TLP ダブルクワッドワード (DQWORD = 128 ビット ) を出力します。コアが s_axis_tx_tready をアサートしている場合は、DQWORD がすぐに受け入れられます。そうでない場合は、コアが s_axis_tx_tready をアサートするまでユーザーアプリケーションはこのDQWORD を保持する必要があります。

2. ユーザーアプリケーションは s_axis_tx_tvalid をアサートし、この後のクロックサイクルで s_axis_tx_tdata[127:0] に残りのTLP DQWORD を出力します (このクロックサイクル中にコアは s_axis_tx_tready をアサート )。

3. ユーザーアプリケーションは s_axis_tx_tvalid および s_axis_tx_tlast を終の DQWORD データとともにアサートします。パケットヘッダーの長さフィールドと同じ長さのパケットを作成するため、終データサイクルでストローブフィールドが選択されていることを確認する必要があります。 s_axis_tx_tkeep[15:0] の詳細については表 3-2 および表 3-3 を参照してください。

4. 次のクロックサイクルでユーザーアプリケーションは s_axis_tx_tdata[127:0] での有効な伝送の終わりを知らせるためにs_axis_tx_tvalid をディアサートします。

このセクションでは、ヘッダー QWn を「Hn」、データ QWn を「Dn」と表記します。表 3-2 には s_axis_tx_tlast が同じサイクルでアサートされるシングルサイクルパケットがリストされています。

表 3-3 にはマルチサイクルパケットの終わりを知らせる信号がリストされています。パケットがデータバスの下位 QW で終了する場合、次のパケットはその上位 QW から開始することはできません。パケットはすべて新しいビートのデータバスの下位DW で開始する必要があります。 s_axis_tx_tkeep[15:0] 信号はデータバスのどの DWORD が EOF を含んでいるかを示します。

図 3-30 はデータペイロードのない 3-DW TLP ヘッダーを図説したもので、 32 ビットのアドレス指定可能なメモリ読み出し要求を例にしています。ユーザーアプリケーションが s_axis_tx_tlast をアサートすると、s_axis_tx_tkeep[15:0] の値が 0x0FFF になり、 s_axis_tx_tdata[95:0] にのみ有効なデータが含まれていることをコアに知らせます。

表 3‐2 : TX :EOF シナリオ (シングルサイクル)


H3 H2 H1 H0 ‐‐ H2 H1 H0 D0 H2 H1 H0

s_axis_tx_tlast 1 1 1

s_axis_tx_tkeep[15:0] 0xFFFF 0x0FFF 0xFFFF

表 3‐3 : TX :EOF シナリオ (マルチサイクル)


D3 D2 D1 D0 ‐‐ D2 D1 D0 ‐‐ ‐‐ D1 D0 ‐‐ ‐‐ ‐‐ D0

s_axis_tx_tlast 1 1 1 1

s_axis_tx_tkeep[15:0] 0xFFFF 0x0FFF 0x00FF 0x000F




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図 3-31 はデータペイロードのない 4-DW TLP ヘッダーを図説したもので、 64 ビットのアドレス指定可能なメモリ読み出し要求を例にしています。ユーザーアプリケーションが s_axis_tx_tlast をアサートすると、 s_axis_tx_tkeep[15:0] の値が 0xFFFF になり、 s_axis_tx_tdata[127:0] に有効なデータが含まれていること、および上位 DW に EOF が発生していることをコアに知らせます。

図 3-32 はデータペイロードのある 3-DW TLP ヘッダーを図説したもので、 32 ビットのアドレス指定可能なメモリ書き込み要求を例にしています。ユーザーアプリケーションが s_axis_tx_tlast をアサートすると、s_axis_tx_tkeep[15:0] の値が 0x0FFF になり、 s_axis_tx_tdata[95:0] に有効なデータが含まれていること、および DWROD 2 で EOF が発生していることをコアに知らせます。





user_clock_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


(tx_err_fwd) s_axis_tx_tuser[1]

(tx_str) s_axis_tx_tuser[2]


tx_terr_drop

--H2H1H0

0FFFh

user_clock_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast





H3H2H1H0

FFFFh




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図 3-33 はデータペーロードのある 4-DW TLP ヘッダーを説明しています。ユーザーアプリケーションが s_axis_tx_tlast をアサートすると、 s_axis_tx_tkeep[15:0] の値が 0x00FF になり、 s_axis_tx_tdata[63:0] にのみ有効なデータが含まれていることをコアに知らせます。

送信インターフェイスでの連続トランザクションの出力

帯域幅の利用率を大限にするため、ユーザーアプリケーションは送信 AXI4-Stream インターフェイスで連続して TLP を出力することができます。図 3-34 は送信インターフェイスに出力されている連続 TLP を説明していますが、すべての TLP がデータバス [31:0] の下位 DW で開始しなければならないという制限が設けられています。ユーザーアプリケーションはs_axis_tx_tvalid をアサートした状態のまま、前の TLP に対する s_axis_tx_tlast をアサートした後の次のクロックサイクルで新しい TLP を出力します。





user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast





tx_terr_drop

D0H2H1H0 D4D3D2D1 --D7D6D5

FFFFh 0FFFh

user_clock_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


(terr_fwd) s_axis_tx_tuser[1]

(str) s_axis_tx_tuser[2]

(src_dsc) s_axis_tx_tuser[3]

H3H2H1H0 D3D2D1D0 ----DnDn-1

FFFFh 00FFh




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送信データパスでのソーススロットル

AXI4-Stream インターフェイスでは、 s_axis_tx_tdata[127:0] に出力するデータがユーザーアプリケーションにない場合、ユーザーアプリケーションをスロットルさせます。この状態が発生するとユーザーアプリケーションは s_axis_tx_tvalid をディアサートします。これはコアの AXI4-Stream インターフェイスに s_axis_tx_tdata[127:0] に出力されているデータを破棄するように指示するものです。図 3-35 はこのソーススロットルを説明したものです。この例では、ユーザーアプリケーションには各クロックサイクルで出力するデータがないため、これらのサイクル中に s_axis_tx_tvalid をディアサートする必要があります。

送信データパスでのデスティネーションスロットル

新しい TLP 用に送信バッファーに空きがない場合、コアの AXI4-Stream インターフェイスは送信ユーザーアプリケーションをスロットルさせます。ユーザーアプリケーションが TLP を出力している速度以上のレートでリンクパートナーが入力パケットを処理していない場合にこの状態が発生します。図 3-36 はコアの内部送信バッファーがいっぱいのときユーザーアプリケーションをスロットルさせる s_axis_tx_tready のディアサートを説明しています。コアがユーザーアプリケーションをスロットルさせる必要がある場合は、現在のパケットが完了した後にそれが行われます。現在のパケットの直後に別のパケットを開始する場合は、 s_axis_tx_tlast の直後にスロットル状態になります。


図 3‐34 :送信インターフェイスでの連続トランザクション


図 3‐35 :送信データパスでのソーススロットル

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


H4H2H1H0 --D2D1D0 H3H2H1H0 ------D0

FFFFh 0FFFh FFFFh 000Fh

TLP1 TLP2

user_clock_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


H3H2H1H0 D3D2D1D0 D7D6D5D4 D11D10D9D8

FFFFh




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s_axis_tx_tready をアサートすることによりコアの送信 AXI4-Stream インターフェイスが TLP の開始を受諾する場合、 PCIExpress デバイス機能レジスタの Max_Payload_Size フィールドに含まれている値まで (オフセット 04H) のサイズの完全な TLPを受け入れることができます。『PCI Express Base Specification』 [参照 2]に準拠した状態を保つには、 PCI Express デバイス制御コントロールレジスタの Max_Payload_Size フィールド (オフセット 08H) に違反しないようにしてください。コアの送信AXI4-Stream インターフェイスは次のコンディションでのみ s_axis_tx_tready をディアサートします。

• TLP を完全に受け入れ、新しい TLP に対してバッファーに空きがない状態。

• tx_cfg_gnt のアサートにより、ユーザーアプリケーションで送信データパスの使用が認められた後、コアが内部生成された TLP を送信する場合 (コンフィギュレーション読み出しまたは書き込みのため完了 TLP が送信される、または cfg_err インターフェイス上でユーザーアプリケーションにより要求されたようにエラーメッセージ TLP またはエラー応答がある)、コアが内部生成された TLP を送信した後に s_axis_tx_tready をアサートする。

• PCI パワーマネージメント機能構造レジスタのパワーマネージメント制御/ステータスレジスタ (オフセット 0x4) のパワーステートフィールドが D0 以外のステートになると、任意の出力 TLP は完全に受信され、その後 s_axis_tx_tready がディアサートされる。これにより、コアが D0 以外のステートにある間はユーザーアプリケーションは新しいトランザクションを開始できなくなる。

コアにより s_axis_tx_tready がディアサートされると、ユーザーアプリケーションはコアが s_axis_tx_tready をアサートするまで、すべての制御およびデータ信号を保持する必要があります。

ソースによるトランザクション送信の停止

コアの AXI4-Stream インターフェイスは (tx_src_dsc) s_axis_tx_tuser[3] をアサートすることによりユーザーアプリケーションのTLP の送信を停止します。停止する TLP の tx_src_dsc とともに s_axis_tx_tvalid と s_axis_tx_tready の両方をアサートする必要があります。信号 tx_src_dsc をパケットの先頭でアサートしないでください。これは、新しい TLP の初のビートの後、s_axis_tx_tlast をアサートするまで (アサート時を含めて) どのサイクルでもサイクルでアサートできます。TLP トランザクションが送信インターフェイスで処理されていない場合は、 tx_src_dsc をアサートしても何の影響もありません。図 3-37 はtx_src_dsc を使用してユーザーアプリケーションがパケットを停止する状態を説明しています。 tx_src_dsc とともにs_axis_tx_tlast をアサートするのはオプションです。

ストリーミングモードが使用されておらず、 s_axis_tx_tuser[2] = 0b で、パケットが停止されている場合は、シリアルリンクで送信される前にこのパケットは破棄されます。ストリーミングモードが使用されていると (tx_str = 1b)、パケットはシリアルリンクで EDB シンボルとともに送信されます。


図 3‐36 : エンドポイント送信インターフェイスでのデスティネーションスロットル

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


tx_buf_av

H3H2H1H0 D3D2D1D0 ----D5D4 D0H2H1H0 ------D1

FFFFh 00FFh FFFFh 000Fh

00h 02h 00h 02h 00h

TLP 1 TLP 2




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デスティネーションによるトランザクションの破棄

次の 3 つの理由からコア送信 AXI4-Stream インターフェイスは TLP を破棄します。

• PCI Express リンクがダウンする。

• 出力された TLP がデバイス機能レジスタの Max_Payload_Size フィールドで違反になる (オフセット 04H)。デバイス機能レジスタの Max_Payload_Size フィールドで違反が発生しないようにしてください (オフセット 08H)。

• s_axis_tx_tuser[2](tx_str) がアサートされていて、それに続くクロックサイクルでデータが出力されていない。つまり TLP送信の真っ中に s_axis_tx_tvalid がディアサートされる。

上記のコンディションのいずれかが発生すると、送信 AXI4-Stream インターフェイスは出力された TLP の残りを受け入れ続け、破棄された TLP の EOF に続く 3 番目のクロックサイクルの前に tx_err_drop をアサートします。図 3-38 は tx_err_drop を使用してパケットが破棄されたことをコアに知らせている状態を説明したものです。

送信 AXI4-Stream インターフェイスでのパケットデータポイズン

送信された TLP のデータペイロードをポイズンドにマークするためユーザーアプリケーションでは次のいずれかのアプローチが取られます。

• TLP ヘッダーで EP = 1 と設定する。AXI4-Stream インターフェイス上でヘッダーの初の DWORD がコアに出力されたとき、ペイロードがポイズンド状態であると分かっている場合は、この方法が採用されます。

• 図 3-39 にあるように、パケット送信中の任意時に有効なデータ送信サイクルの低 1 サイクル間、s_axis_tx_tuser[1](tx_err_fwd) をアサートする。これで、コアが PCI Express デバイスにパケットを送信するときに TLP ヘッダーが EP = 1 に設定されます。パケット送信開始時にパケットがポイズンドになっているかどうかユーザーアプリケーションでは確認できない場合、この方法が採用されます。 s_axis_tx_tuser[2](tx_str) がアサートされている場合は (送信パケットがストリームされている状態)、 tx_err_fwd の使用はサポートされていません。ストリーミングモードでは、パケッ


図 3‐37 :送信インターフェイスでのソースドリブンのトランザクションの停止


図 3‐38 :送信インターフェイスのデスティネーションによるトランザクションの破棄

user_clock_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast



H1H0 D0H2 D2D1 D4D3

FFh

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast

tx_terr_drop

TLP1 TLP2




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トが破損した場合にパケットを中断するオプションがあります。パケットの中断については、 50 ページの「ソースによるトランザクション送信の停止」を参照してください。

送信インターフェイスでのトランザクションのストリーミングモード

7 Series FPGAs Integrated Block for PCI Express コアでは、操作のレイテンシを低減するため、TLP 送信にストリーミングモードをユーザーアプリケーションで使用できます。この機能を使用するには、 TLP が送信されている間中ずっと、ユーザーアプリケーションは s_axis_tx_tuser[2](tx_str) をアサートする必要があります。また、ユーザーアプリケーションは有効なフレームを TLP の終サイクルまで毎クロックサイクル出力する必要があります。つまり、 TLP が出力されている間ユーザーアプリケーションは s_axis_tx_tvalid をディアサートしてはいけないということです。ストリーミングモードで操作している間トランザクションがソーススロットルになると、そのトランザクションは破棄され (tx_err_drop がアサートされる )、無効になったTLP が PCI Express リンク上で通知されます。図 3-40 はストリーミングモードで初の TLP がストリームされ、 2 番目の TLPがソーススロットルのために破棄される状態を説明したものです。

ECRC 生成の使用 (128 ビットインターフェイス)

統合ブロックでは ECRC 生成がサポートされています。この機能を使用するには、送信 AXI4-Stream インターフェイス上でTLP の先頭でユーザーアプリケーションが (tx_ecrc_gen) s_axis_tx_tuser[0] をアサートする必要があります。必要であればこのパケットが送信される間はこの信号をアサートすることができます。出力 TLP にダイジェストがない場合は、コアがそれを生成・追加して、 TD ビットを設定します。パケットの後に s_axis_tx_tready を 1 クロックサイクルディアサートすると、ダイジェストが挿入されます。図 3-41 では ECRC 生成が説明されています。


図 3‐39 :送信インターフェイスでのパケットデータポイズン


図 3‐40 :送信インターフェイスでのストリーミングモード

user_clock_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast



H3H2H1H0 D3D2D1D0 D7D6D5D4 ----D9D8

FFFFh 00FFh

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


tx_terr_drop

TLP1 TLP2




PG054 2013 年 12 月 18 日


入力パケットの受信

基本的な TLP 受信操作

19 ページの表 2-11は受信 AXI4-Stream インターフェイスの信号を定義しています。エンドポイントコアがユーザーアプリケーションロジックに TLP を出力するようにするには、受信 AXI4-Stream インターフェイス上で次のシーケンスでイベントが発生する必要があります。

1. ユーザーアプリケーションでデータ受信の準備が完了すると、ユーザーアプリケーションが m_axis_rx_tready をアサートします。

2. コアでデータ送信の準備が完了すると、コアは (rx_is_sof[4]) m_axis_rx_tuser[14] をアサートし、 m_axis_rx_tdata[127:0] に初の完全な TLP DQWORD を出力します。

3. コアは (rx_is_sof[4]) m_axis_rx_tuser[14] をアサートし、 m_axis_rx_tvalid アサートした状態を維持し、後続のクロックサイクルで m_axis_rx_tdata[127:0] に TLP DQWORD を出力します (ユーザーアプリケーションロジックが m_axis_rx_tready をアサートする場合)。 (rx_is_eof[4]) m_axis_rx_tuser[21] を TLP の終わりを知らせるためアサートします。

4. 次のクロックサイクルで TLP がない場合、 m_axis_rx_tdata[127:0] での有効な伝送の終わりを知らせるため、コアがm_axis_rx_tvalid をディアサートします。

注記 : m_axis_rx_tvalid が同時にアサートされていない限り、ユーザーアプリケーションは rx_is_sof、 rx_is_eof、m_axis_rx_tdataのアサートをすべて無視する必要があります。 m_axis_rx_tvalid がパケットの途中でディアサートされることはありません。

(rx_is_sof[4:0]) m_axis_rx_tuser[14:10] は新しいパケットがデータストリームで開始しているかどうかを示し、開始しているならば、新しいパケットの先頭バイトの場所を示します。 PCI Express の場合、新しいパケットの長さは低 DWORD 3 つになるため、 128 ビットインターフェイスでは 1 クロックサイクルに対し、常に新しいパケットが 1 つ開始することになります。

rx_is_sof[2:0] は 128 ビットインターフェイスに対し常にディアサートされます。 EOF が発生する DWORD を判断するためrx_is_sof[3:2] をデコードできます。

• rx_is_sof = 5'b10000 - バイト 0 にある SOF (DWORD 0)

• rx_is_sof =5'b11000 - バイト 8 にある SOF (DWORD 2)

• rx_is_sof = 5'b0XXXX - SOF がない


図 3‐41 : ECRC 生成の波形 (128 ビットインターフェイス)

表 3‐4 : rx_is_sof 信号の説明

ビット説明

rx_is_sof[3:0] SOF のバイナリエンコードされたバイト :4'b0000 = バイト 0、 4'b1111 = バイト 15

rx_is_sof[4] アサートした場合現在の RX データで新しいパケットが開始したことを示します。

user_clk_out


s_axis_tx_tready

s_axis_tx_tvalid

s_axis_tx_tlast


(tx_ecrc_gen) s_axis_tx_tuser[0]

H4H2H1H0 --D2D1D0 H3H2H1H0 ------D0

FFFFh 0FFFh FFFFh 000Fh

TLP1 TLP2




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(rx_is_eof[4:0]) m_axis_rx_tuser[21:17] は現在のパケットがデータストリームで終了しているかどうかを示し、開始しているならば、現在パケットの終バイトの場所を示します。PCI Express の場合、パケットの長さは低 DWORD 3 つになるため、 128ビットインターフェイスでは 1 クロックサイクルに対し、常にパケットが 1 つ終了することになります。

rx_is_eof[1:0] は 128 ビットインターフェイスに対し常にアサートされます。 EOF が発生する DWORD を判断するためrx_is_eof[3:2] をデコードできます。 PCI Express に対しては次の rx_is_eof の値が有効です。

• rx_is_eof = 5'b10011 - バイト 3 にある EOF (DWORD 0)




• rx_is_eof = 5'b0XXXX - EOF がない

表 3-6 から表 3-9 までは、ヘッダー DWORD n を「Hn」、データ DWORD n を「Dn」と表記します。表 3-6 には 1 つのビート(シングルサイクル TLP) 内でパケットが開始および終了する有効なケースすべてに対する信号がリストされています。

表 3-7 には、マルチサイクル、非ストラドル TLP SOF シナリオすべてに対する信号がリストされています。

表 3-8 にはマルチサイクルパケットの終わりを知らせる信号がリストされています。パケットがデータバスの下位 QWORD で終了する場合、次のパケットはその上位 QWORD から開始できます (ストラドルデータの場合は表 3-9 を参照)。 rx_is_eof[3:2]は EOF が発生する DW を示します。

表 3‐5 : rx_is_eof 信号の説明

ビット説明

rx_is_eof[3:0] EOF のバイナリエンコードされたバイト 4'b0000 = バイト 0、 4'b1111 = バイト 15

rx_is_eof[4] アサートした場合現在の RX データでパケットが終了したことを示します。

表 3‐6 : シングルサイクル SOF および EOF のシナリオ (ヘッダーおよびデータ付きヘッダー )


H3 H2 H1 H0 ‐‐ H2 H1 H0 D0 H2 H1 H0

rx_is_sof[4] 1b 1b 1b

rx_is_sof[3:0] 0000b 0000b 0000b

rx_is_eof[4] 1b 1b 1b

rx_is_eof[3:0] 1111b 1011b 1111b

表 3‐7 : マルチサイクル、非ストラドル SOF シナリオ


H3 H2 H1 H0(1) D0 H2 H1 H0(2) H1 H0 ‐‐ ‐‐(3)

rx_is_sof[4] 1b 1b 1b

rx_is_sof[3:0] 0000b 0000b 1000b

rx_is_eof[4] 0b 0b 0b

rx_is_eof[3:0] xxxxb xxxxb xxxxb

注記 :1. 次のクロックサイクルでデータが開始します。

2. 次のクロックサイクルでもデータが継続します。

3. 次のクロックサイクルでヘッダーの残りおよび可能なデータ。




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表 3-9 には、ストラドルデータ伝送に対する信号がリストされています。あるパケットが下位 QWORD で終了し、同じサイクルの上位 QWORD で新しいパケットが開始するときに、ストラドルデータ伝送が行われます。ストラドルデータの伝送は受信方向でのみ行われます。

図 3-42 はデータペイロードのない 3 DWORD TLP ヘッダーを図説したもので、 32 ビットのアドレス指定可能なメモリ読み出し要求を例にしています。コアが rx_is_eof[4] をアサートすると、 rx_is_eof[3:0] の値も 1011b になり、バイト 2 で EOF が発生する (DWORD 2) こと、 m_axis_rx_tdata[95:0] のみが有効なデータを含んでいることを知らせます。

図 3-43 はデータペーロードのない 4 DWORD TLP ヘッダーを説明しています。コアが (rx_is_eof[4]) m_axis_rx_tuser[21] をアサートすると、 (rx_is_eof[3:0]) m_axis_rx_tuser[20:17] の値も 1111b になり、バイト 15 で EOF が発生する (DWORD 3) こと、m_axis_rx_tdata[127:0] のみが有効なデータを含んでいることを知らせます。

表 3‐8 :受信 ‐ EOF シナリオ (データ )


D3 D2 D1 D0 ‐‐ D2 D1 D0 ‐‐ ‐‐ D1 D0 ‐‐ ‐‐ ‐‐ D0

rx_is_sof[4] 0b 0b 0b 0b

rx_is_sof[3:0] 0000b 0000b 0000b 0000b

rx_is_eof[4] 1b 1b 1b 1b

rx_is_eof[3:0] 1111b 1011b 0111b 0011b

表 3‐9 :受信 ‐ ストラドルの場合の SOF および EOF


H1 H0 Dn Dn–1 H1 H0 ‐‐ Dn

rx_is_sof[4] 1b 1b

rx_is_sof[3:0] 1000b 1000b

rx_is_eof[4] 1b 1b

rx_is_eof[3:0] 0111b 0011b


図 3‐42 :ペイロードのない 3 DWORD TLP ヘッダー

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid



(rx_is_sof[4:0])m_axis_rx_tuser[14:10]

(rx_is_eof[4:0])m_axis_rx_tuser[21:17]

rx_np_ok

--H2H1H0

10000b

11011b

SOF H0

EOF H2




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図 3-44 はデータペイロードのある 3-DW TLP ヘッダーを図説したもので、 32 ビットのアドレス指定可能なメモリ書き込み要求を例にしています。コアが (rx_is_eof[4]) m_axis_rx_tuser[21] をアサートすると、 (rx_is_eof[3:0]) m_axis_rx_tuser[20:17] の値も1111b になり、バイト 15 で EOF が発生する (DWORD 3) こと、 m_axis_rx_tdata[127:0] が有効なデータを含んでいることを知らせます。

図 3-45 はデータペイロードのある 4 DWORD TLP ヘッダーを図説したもので、 64 ビットのアドレス指定可能なメモリ書き込み要求を例にしています。コアが (rx_is_eof[4]) m_axis_rx_tuser[21] をアサートすると、 (rx_is_eof[3:0]) m_axis_rx_tuser[20:17] の値も 0011b になり、バイト 3 で EOF が発生する (DWORD 0) こと、m_axis_rx_tdata[31:0] のみが有効なデータを含んでいることを知らせます。


図 3‐43 :ペイロードのない 4 DWORD TLP ヘッダー


図 3‐44 :ペイロードのある 3 DWORD TLP ヘッダー

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid



(rx_is_sof[4:0]) m_axis_rx_tuser[14:10]

(rx_is_eof[4:0]) m_axis_rx_tuser[21:17]

H3H2H1H0

10000b

11111b

SOF H0

EOF H3

user_clock_out


m_axis_rx_tready

m_axis_rx_tvalid





D0H2H1H0 D4D3D2D1

10000b 00000b

00000b 11111b

SOF H0

EOF D4




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受信インターフェイスでのデータパスのスロットル

ユーザーアプリケーションは m_axis_rx_tready をディアサートすることにより、任意時にコアからのデータ伝送を中断できます。伝送処理中ではないときにユーザーアプリケーションが m_axis_rx_tready をディアサートし、また TLP が利用可能になったら、コアは m_axis_rx_tvalid および (rx_is_sof[4]) m_axis_rx_tuser[14] をアサートし、 m_axis_rx_tdata[127:0] に初の TLPDQWORD を出力します。 m_axis_rx_tdata[127:0] に出力されたデータを受け入れる準備ができたことを知らせるためユーザーアプリケーションが m_axis_rx_tready をアサートするまで、コアはこのステートに留まります。この時点で、 m_axis_rx_treadyがアサートされた状態である限り、コアは後続の TLP DQWORD を続けて出力します。データ伝送中にユーザーアプリケーションが m_axis_rx_tready をディアサートすると、ユーザーアプリケーションが再び m_axis_rx_tready をアサートするまで、コアはデータ伝送を中止します。ユーザーアプリケーションが m_axis_rx_tready をディアサートした状態を保つサイクル数に制限はありません。ユーザーアプリケーションが再び TLP を受信できる準備が整うまでコアは停止します。

図 3-46 は m_axis_rx_tdata[127:0] にデータを出力しながら m_axis_rx_tvalid および (rx_is_sof[4]) m_axis_rx_tuser[14] をアサートするコアを説明しています。ユーザーアプリケーションロジックは、 m_axis_rx_tready をディアサートすることで待機ステートを挿入します。コアは m_axis_rx_tready のアサートを検出するまで、次の TLP DQWORD を出力しません。ユーザーアプリケーションロジックは、ロジック内の TLP データ処理速度と次の TLP 伝送の受信とのバランスを取ることが必要なため、m_axis_rx_tready をアサートしたり、ディアサートします。


図 3‐45 :ペイロードのある 4 DWORD TLP ヘッダー


図 3‐46 :受信 TLP をスロットルさせるユーザーアプリケーション

user_clock_out


m_axis_rx_tready

m_axis_rx_tvalid





rx_np_ok

H3H2H1H0 D3D2D1D0 ------D4

00000110b

10000b 00000b

00000b 10011b

SOF H0

EOF D4

user_clock_out


m_axis_rx_tready

m_axis_rx_tvalid



H3H2H1H0 D3D2D1D0 D7D6D5D4 ----D9D8

10000b 00000b

00000b 10111b

SOF H0

EOF D9




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受信インターフェイスでの連続トランザクションの受信

ユーザーアプリケーションロジックは、コアにより受信 AXI4-Stream インターフェイスで連続 TLP を出力できるように設計する必要があります。コアは、前の TLP に対する (rx_is_eof[4]) m_axis_rx_tuser[21] のアサートの後のクロックサイクルで新しい TLP に対する (rx_is_sof[4]) m_axis_rx_tuser[14] をアサートできます。図 3-47 は受信インターフェイスで出力される連続 TLPを説明しています。

ユーザーアプリケーションが連続パケットを受信できない場合は、「受信インターフェイスでのデータパスのスロットル」で説明したように、 m_axis_rx_tready をディアサートすることにより、 TLP の伝送を停止することができます。図 3-48 は 2 番目の TLP の受信を停止するための m_axis_rx_tready の使用例です。

受信 AXI4-Stream インターフェイスでのストラドルパケットの受信

ユーザーアプリケーションロジックは、コアにより受信 AXI4-Stream インターフェイスでストラドル TLP を出力できるように設計する必要があります。前の TLP が下位 QWORD で終了するとき、前の TLP に対する (rx_is_eof[4]) m_axis_rx_tuser[21] と同じクロックサイクルで、新しい TLP に対する (rx_is_sof[4]) m_axis_rx_tuser[14] をコアはアサートできます。図 3-49 は受信インターフェイスで出力されるストラドル TLP を説明しています。


図 3‐47 :連続トランザクションの受信


図 3‐48 :連続 TLP をスロットルさせるユーザーアプリケーション

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid



D0H2H1H0 D4D3D2D1 --D7D6D5 D0H2H1H0 D4D3D2D1 ------D5

00000b 10000b 00000b 10000b 00000b

00000b 11011b 00000b 10011b 00000b

TLP1 TLP2

SOF H0 SOF H0

EOF D7 EOF D5

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid



D0H2H1H0D4D3D2D1 H3H2H1H0 D3D2D1D0

00000b 10000b 00000b 10000b 00000b 00000b

00000b 11111b 00000b 11111b 00000b

TLP1 TLP2

SOF H0 SOF H0

EOF D4 EOF D3




PG054 2013 年 12 月 18 日


図 3-49 では、 1 番目のパケットは 64 ビットデータの 3 DWORD パケットで、 2 番目のパケットはバスの下位 QWORD で開始する 3 DWORD パケットです。この図では、 (rx_is_eof[4]) m_axis_rx_tuser[21] のアサートおよび (rx_is_eof[3:0])m_axis_rx_tuser[20:17] = 0011b で、ビット [31:0] で前の TLP の EOF が発生することを示しています。

受信 AXI4-Stream インターフェイスでのパケットの再順序付け

コアレシーバーでのトランザクション処理は PCI トランザクション順序ルールに完全準拠しています。この順序ルールにより、ポステッド TLP および完了 TLP がブロックされているノンポステッド TLP をバイパスできるようになっています。

7 Series FPGAs Integrated Block for PCI Express には、ユーザーアプリケーションがレシーバーのノンポステッドバッファースペースを管理するための方法が 2 つあります。 1 つの方法は受信ノンポステッドスロットルで、 rx_np_ok を使用し、この信号がディアサートされた後ノンポステッド要求が 3 つ以上コアから出力されないようにします。もう 1 つはノンポステッドに対する受信要求で、 rx_np_req 信号を使用してノンポステッドキューのフロー制御をユーザーがコントロールできるようにします。

受信ノンポステッドスロットルによる管理方法では、ノンポステッド TLP に対しユーザーアプリケーションのレシーバーに空きがあり、ユーザーアプリケーションがノンポステッド要求に対しコアをスロットルさせます。ノンポステッドに対する受信要求による管理方法は、ユーザーアプリケーションのレシーバーに空きがあるときに、ノンポステッド TLP をコアが出力するようにユーザーアプリケーションが要求します。この 2 つの方法は相互排他的で、デザインに対しどちらか 1 つだけを選択し、コアを生成・カスタマイズするときに選択する必要があります。 [Receive Non-Posted Request] のオプションを [AdvancedSettings] で選択すると、ノンポステッドに対する受信要求の方法が有効となり、 rx_np_ok のアサート /ディアサートは無視されます。逆もまた同じです。この 2 つの方法については続くセクションで詳細に説明します。

• 受信ノンポステッドスロットル (ノンポステッドに対する受信要求が無効になっている状態)

ユーザーアプリケーションがコアからのポステッドおよび完了トランザクションを受信できる状態であるが、ノンポステッドトランザクションを受信する準備が整っていない場合、ユーザーアプリケーションは図 3-50 にあるようにrx_np_ok をディアサートできます。ユーザーアプリケーションは、受信可能な後から 2 番目のノンポステッドの(rx_is_eof[4]) m_axis_rx_tuser[21] の前、低 1 クロックサイクルで rx_np_ok をディアサートする必要があります。rx_np_okがディアサートされている間、受信されたポステッドおよび完了トランザクションはノンポステッドトランザクションをバイパスします。ユーザーアプリケーションがノンポステッドトランザクションの受信準備完了状態になったら、rx_np_ok を再びアサートする必要があります。前にバイパスしたノンポステッドトランザクションは、ほかの受信されたTLP より先にユーザーアプリケーションに出力されます。


図 3‐49 : ストラドルトランザクションの受信

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid



D0H2H1H0 H1H0--D1 ------H2

10000b 11000b 00000b

00011b 10011b 10011b

SOF H0 SOF H0

EOF D1 EOF H2




PG054 2013 年 12 月 18 日


パケットの再順序付けにより、ユーザーアプリケーションは、非ブロッキング形式でポステッドおよび完了 TLP の受信・処理を継続しながら、ノンポステッド TLP が処理される速度を適化できるようになります。 rx_np_ok 信号に対し制限があり、ユーザーアプリケーションは少なくとも 3 つのノンポステッド TLP を受信しバッファー化できなければなりません。次のアルゴリズムは、ノンポステッド TLP の管理プロセスを記述しています。

Non-Posted_Buffers_Available は、ユーザーアプリケーションに対するノンポステッドバッファーの空き容量を示しています。ノンポステッドバッファーのサイズはノンポステッド TLP 3 つ分よりも大きくなります。Non-Posted_Buffers_Availableは、ノンポステッド TLP がコアの処理用に受信されるとデクリメントし、ノンポステッド TLP がユーザーアプリケーションの処理用に送信されるとインクリメントします。

For every clock cycle do {if (Non-Posted_Buffers_Available <= 3) {if (Valid transaction Start-of-Frame accepted by user application) {Extract TLP Format and Type from the 1st TLP DWif (TLP type == Non-Posted) {Deassert rx_np_ok on the following clock cycle- or -Other optional user policies to stall NP transactions

} else {}

}} else { // Non-Posted_Buffers_Available > 3Assert rx_np_ok on the following clock cycle.

}}

• ノンポステッドに対する受信要求 (ノンポステッドに対する受信要求のオプションが有効になっている場合)

7 Series FPGAs Integrated Block for PCI Express では、ユーザーアプリケーションが rx_np_req を使用してノンポステッドキューに対しフロー制御クレジットを返すことができます。ユーザーアプリケーションのレシーバーにノンポステッドトランザクションを受信するスペースがある場合、ユーザーアプリケーションで受信可能なノンポステッドトランザクションそれぞれに対し 1 クロックサイクル間 rx_np_req をアサートする必要があります。これにより、統合ブロックはレシーバーからのノンポステッドトランザクションをコアトランザクションインターフェイスに出力でき (図 3-51 を参照)、接続されているリンクパートナーへノンポステッドクレジットを返すことができるようになります。


図 3‐50 :受信インターフェイスのノンポステッドスロットル

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid



rx_np_ok

H3H2H1H0 H3H2H1H0 D0H2H1H0

10000b 10000b 10000b

11111b 11111b 11111b

Non-Posted TLP1 Non-Posted TLP2 Posted/Cpl TLP3

SOF H0 SOF H0 SOF H0

EOF H3 EOF H3 EOF D0




PG054 2013 年 12 月 18 日


ユーザーアプリケーションからのノンポステッド要求は高 12 個まで 7 Series Integrated Block for PCIe で管理されます。つまり、受信バッファーにノンポステッド TLP がなくてもコアは rx_np_req のアサートを記憶しており、またユーザーアプリケーションが前に要求を出していた場合はユーザーアプリケーションで受信されたノンポステッド TLP を出力します。ユーザーアプリケーションからの要求で未処理のものがコアにあり、受信されたノンポステッド TLP が受信バッファーで待機中である場合、受信されたポステッドおよび完了トランザクションが待機中のノンポステッドトランザクションを飛び越して送信されます。ユーザーアプリケーションがノンポステッド TLP の受信準備完了状態になると、rx_np_req を 1 クロックサイクル以上アサートすると、待機中のノンポステッド TLP が次の TLP 境界で送信されます。つまり、待機中のノンポステッド TLP がユーザーアプリケーションに出力される前に、ユーザーアプリケーションインターフェイスにあるポステッドまたは完了 TLP は完了します。ポステッドまたは完了 TLP がなく、ノンポステッド TLPが待機中であれば、 rx_np_req をアサートすると、そのノンポステッド TLP がユーザーアプリケーションに出力されます。ノンポステッド TLP がスロットルしている場合を除き、 TLP は順番どおりにユーザーアプリケーションに送信され、ポステッドおよび完了 TLP が飛び越して送信されるようになります。再びノンポステッド TLP を受信できるようになったら、後続のポステッドまたは完了 TLP は順番どおりに送信されます。ユーザーアプリケーションが受信した順序でノンポステッドトランザクションをすべて受信でき、またノンポステッドキューに対しフロー制御クレジットを返さない場合は、この信号をアサートした状態を維持します。


図 3‐51 : ノンポステッドトランザクションに対する受信インターフェイス要求

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid



rx_np_req

D0H2H1H0D4D3D2D1--H2H1H0D0H2H1H0 ----D2D1 H3H2H1H0--H2H1H0

10000b 00000b 10000b 10000b 00000b 00000b 10000b 10000b

00011b 11111b 11011b 00011b 10111b 00011b 11111b 11011b

Posted TLP1 Posted/Cpl TLP3 Non-Posted TLP5

Non-Posted TLP2 Non-Posted TLP4

SOF H0 SOF H0 SOF H0 SOF H0 SOF H0

EOF D4 EOF H2 EOF D2 EOF H3 EOF H2




PG054 2013 年 12 月 18 日


128 ビット受信 AXI4-Stream インターフェイスでのパケットデータポイズンとおよび TLP ダイジェスト

ユーザーアプリケーション内のロジックを簡素化するため、受信された TLP のTLP ダイジェスト (TD) およびデータポイズン(EP) ヘッダービットフィールドの値に基づいて、コアは自動的に前処理を実行します。

ヘッダーのデータポイズンビットが EP=1 に設定された状態で受信された TLP すべてが出力されます。図 3-52 にあるように、各ポイズンド TLP の伝送中にコアは (rx_err_fwd) m_axis_rx_tuser[1] をアサートします。

TLP ヘッダーの TLP ダイジェストフィールドが TD=1 に設定されている場合、その TLP には ECRC (End-to-End CRC) が含まれています。コア生成時のコアコンフィギュレーション方法に基づいて、コアはこれらの操作を実行します。[Trim TLP Digest]のオプション :

• [on] : オンの場合、コアは受信された TLP から ECRC フィールドを削除・破棄し、TLP ヘッダーの TLP ダイジェストビットをクリアにします。

• オフの場合、コアは受信された TLP から ECRC フィールドを削除せず、 TLP ダイジェストビットを含む TLP 全体をユーザーアプリケーションの受信インターフェイスに出力します。

コア生成中に [Trim TLP Digest] オプションをオンにする方法については、 198 ページの「ECRC」を参照してください。

128 ビット受信 AXI4-Stream インターフェイスでの ECRC エラー

7 Series FPGAs Integrated Block for PCI Express コアで ECRC チェックが有効になっていると、コアは入力トランザクションパケットに対し ECRC を実行します。トランザクションパケットに ECRC エラーが検出されると、図 3-53 にあるように、コアは m_axis_rx_tuser[0] (rx_ecrc_err) および m_axis_rx_tuser[21:17] (rx_is_eof[4:0]) を同時にアサートして、このエラーを知らせます。


図 3‐52 :受信トランザクション ‐ データポイズン

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid





00000b 10000b 00000b

00000b 11011b 00000b

SOF H0

EOF D7




PG054 2013 年 12 月 18 日


受信 AXI4-Stream インターフェイスでのパケット基本アドレスレジスタヒット

コアのタイプ 0 コンフィギュレーション空間のどの基本アドレスレジスタ (BAR) がターゲットになっているかを判断するため、入力メモリおよび I/O TLP 要求をコアがデコードします。デコードされた基本アドレスは (rx_bar_hit[7:0])m_axis_rx_tuser[8:2] に出力されます。受信されたメモリまたは I/O TLP のそれぞれに対し、低 1 ビット、高 2 ビット (隣接したビット ) が 0 に設定されます。受信された TLP が 32 ビットのメモリまたは I/O BAR をターゲットにしている場合は、 1ビットのみがアサートされます。 64 ビットのメモリまたは I/O BAR をターゲットにしている場合は、隣接した 2 ビットがアサートされます。 BAR でデコードされていない TLP をコアが受信すると、それを出力せずに破棄しサポートされない要求のメッセージを自動的に生成します。コアが 64 ビットの BAR 用にコンフィギュレーションされていても、システムが常に 64ビットアドレスを割り当てるとは限りません。割り当てられていない場合は、rx_bar_hit[7:0] 信号 1 つのみがアサートされます。

表 3-10 は、 rx_bar_hit[7:0] と BAR のマッピング、およびコアのタイプ 0 コンフィギュレーションヘッダーでの対応バイトオフセットを表しています。

受信インターフェイスのメモリおよび I/O トランザクションの場合、図 3-54 に示すように、(rx_is_sof[4]) m_axis_rx_tuser[14] のアサート開始から TLP 全体に対し rx_bar_hit[7:0] は有効です。ストラドルデータ伝送の場合は、rx_bar_hit[7:0] は新しいパケット (rx_is_sof[4] に対応するパケット ) に対応しています。非メモリおよび非 I/Oのトランザクションを受信する場合は、rx_bar_hit[7:0] 信号は未定義となります。


図 3‐53 : 128 ビット受信 AXI4‐Stream インターフェイスでの ECRC エラー

表 3‐10 : rx_bar_hit と基本アドレスレジスタのマッピング

rx_bar_hit[x] m_axis_rx_tuser[x] BAR バイトオフセット

0 2 0 10h

1 3 1 14h

2 4 2 18h

3 5 3 1Ch

4 6 4 20h

5 7 5 24h

6 8 拡張 ROM BAR 30h

7 9 予約済み –

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid

(rx_ecrc_err)m_axis_rx_tuser[0]

(rx_is_sof)m_axis_rx_tuser[14:10]

(rx_is_eof)m_axis_rx_tuser[21:17]


00000b 10000b 00000b

00000b 11011b 00000b

SOF H0

EOF D7




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(rx_bar_hit[7:0]) m_axis_rx_tuser[9:2] 信号により、受信されたメモリおよび I/O のトランザクションは、ユーザーアプリケーション内の該当するデスティネーションに送信されます。 rx_bar_hit[7:0] を使用することにより、デコーディングロジックを簡素化するため、アプリケーションロジックは空きアドレス内のメモリおよび I/O の下位アドレスビットのみを検査します。

受信 AXI4‐Stream インターフェイスでのパケット送信の中断

user_lnk_up がディアサートされるとリンクパートナーの通信が失われたことを示します。 user_lnk_up がディアサートされると、これは実質コア全体へのホットリセットの役割を果たし、コア内部に格納されている TLP すべて、または受信インターフェイスに出力されている TLP すべてが回復不可能となり失われます。受信 AXI4-Stream インターフェイスで処理中の TLP はTLP ヘッダーの長さフィールドで指定されている長さで出力されます。しかし、この TLP は破損しており、ユーザーアプリケーションで破棄されるべきです。図 3-55 はパケット伝送が中断されるシナリオを説明しています。

受信 AXI4‐Stream インターフェイスでのトランザクション処理

7 Series FPGAs Integrated Block for PCI Express でのトランザクション処理は、『PCI Express Base Specification』 v2.1[参照 2] にあるように PCI Express 受信 TLP 処理ルールに完全準拠しています。

コアは受信されたトランザクション層パケット (TLP) をチェックし、有効な TLP をユーザーアプリケーションに渡します。またエラーのある TLP は表 3-11 および表 3-12 に説明されている方法で処理されます。コアがチェックしない TLP に関連付けら


図 3‐54 : rx_bar_hit を使用したターゲットの BAR 判断


図 3‐55 :受信トランザクションの中断

user_clk_out


m_axis_rx_tready

m_axis_rx_tvalid




H3H2H1H0 D3D2D1D0 D7D6D5D4 D0H2H1H0 D4D3D2D1 D8D7D6D5

10000b 00000b 10000b 00000b

00011b 11111b 00011b 11111b

0000010b 0001100b

TLP1 TLP2

SOF H0 SOF H0

EOF D7 EOF D8

user_clk_out

user_lnk_up


m_axis_rx_tready

m_axis_rx_tvalid



D0H2H1H0 D4D3D2D1 D8D7D6D5 PAD PAD

10000b 00000b

00000b 11111b





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れているエラーでユーザーアプリケーションに出力されているものは、 cfg_err_* インターフェイスを使用してユーザーアプリケーションロジックが通知する必要があります。

表 3-11 および表 3-12 では、エンドポイントおよびルートポートコンフィギュレーションに対し、受信された TLP タイプおよびコア/TLP のコンディションに基づいて、コアでインプリメントされているパケット処理について説明されています。

表 3‐11 :受信 AXI4‐Stream インターフェイスでの TLP 処理 : エンドポイント

TLP タイプコアまたは TLP エラーの

コンディションTLP へのコアの応答

メモリ読み出し

メモリ書き込み

アトミック OpI/O 読み出し

I/O 書き込み

BAR がないサポートされない要求

D0 以外の PM ステートのとき受信

サポートされない要求

上記のいずれのコンディションでもない

ユーザーアプリケーションに TLP を出力

メモリの読み出しロック

非レガシ PCI Express エンドポイントで受信


レガシエンドポイント

BAR がないサポートされない要求





コンフィギュレーション読み出し /書き込みタイプ 0

内部コンフィギュレーション空間

内部コンフィギュレーション空間の読み出し /書き込みのためコアで TLP が使用され、完了者ID/完了が生成される

ユーザー定義のコンフィギュレーション空間



エンドポイントで受信サポートされない要求

コンプリーション要求

完了のロック

要求者 ID がない予期しないコンプリーション


予期しないコンプリーション






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[Messages]セクション

スロット電源制限設定エンドポイントで受信デバイス機能レジスタの取り込まれたスロット電源制限スケール/値フィールドをプログラムするため TLP はコアで使用される

PM_PMEPME_TO_Ack エンドポイントで受信サポートされない要求

PM_Active_State_NAKPME_Turn_Off エンドポイントで受信

パワーマネージメントを制御するためコアでTLP が使用される

アンロック非レガシエンドポイントで受信無視

レガシエンドポイントで受信ユーザーアプリケーションに TLP を出力(1)

INTX エンドポイントで受信致命的なエラー

致命的なエラー

非致命的エラー

修正可能なエラー

エンドポイントで受信サポートされない要求

ベンダー定義のタイプ 0ベンダー定義のタイプ 1

エンドポイントで受信ユーザーアプリケーションに TLP を出力(1)

ホットプラグメッセージ

エンドポイントで受信コアにより TLP が破棄

注記 :1. TLP は cfg_msg* インターフェイスおよび m_axis_rx_* に出力されます。

表 3‐12 :受信 AXI4‐Stream インターフェイスでの TLP 処理 : ルートポート



メモリ読み出し

メモリ書き込み

アトミック OpI/O 読み出し

I/O 書き込み

BAR がないルートポートコンフィギュレーションでは BARフィルタリングはなし :ユーザーアプリケーションに TLP を出力





メモリの読み出しロックルートポートで受信ユーザーアプリケーションに TLP を出力


ルートポートで受信サポートされない要求


ルートポートで受信サポートされない要求

コンプリーション要求

完了のロックルートポートで受信ユーザーアプリケーションに TLP を出力

表 3‐11 :受信 AXI4‐Stream インターフェイスでの TLP 処理 : エンドポイント (続き)






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アトミック操作

7 Series FPGAs Integrated Block for PCI Express では、『PCI Express Base Specification v2.1』で定義されているようにアトミック操作 (アトミック Op) の送受信がサポートされています。この仕様では、複数のベンダーおよびユーザーの間でアドバンス同期化が使用できる 3 つの TLP タイプが定義されています。統合ブロックはアトミック Op TLP をノンポステッドメモリトランザクションとして処理します。この 3 つの TLP タイプは次のとおりです。

• FetchAdd

• Swap

• CAS (Compare And Set)

アトミック Op を要求するアプリケーションは、ユーザーアプリケーションでその TLP を作成し、送信 AXI4-Stream インターフェイスを介して送信する必要があります。アトミック Op に応答する (アトミック Op への完了) アプリケーションは、受信AXI4-Stream インターフェイスからその TLP を受信し、ユーザーアプリケーションで適切な完了 TLP を作成し、送信AXI4-Stream インターフェイスを介してその完了を送信する必要があります。

コアバッファーおよびフロー制御

サポートされる大ペイロードサイズ

TLP のサイズは両方のリンクパートナーの機能によって制限されます。リンクがトレインされた後、ルートコンプレックスがデバイス制御レジスタの MAX_PAYLOAD_SIZE 値を設定します。この値は、コアのデバイス機能レジスタにより設定されている値以下になります。統合ブロックコアのデバイス機能レジスタで設定されている値は、 128、 256、 512、または 1024 バイトで、 Vivado 統合設計環境 (IDE) の設定により異なります (1024 は 8 レーン、 5.0Gb/s、 128 ビットコアではサポートされていません).。これらのレジスタの詳細は、『PCI Express Base Specification』 [参照 2]のセクション 7.8 を参照してください。コアのデバイス制御レジスタの値は、 cfg_dcommand[15:0] 出力のユーザーアプリケーションに供給されます。この出力については95 ページの「コンフィギュレーション空間レジスタおよびコンフィギュレーションインターフェイスを使用したデザイン」を参照してください。

[Messages]セクション

スロット電源制限設定ルートポートで受信サポートされない要求

PM_PMEPME_TO_Ack ルートポートで受信ユーザーアプリケーションに TLP を出力(1)

PM_Active_State_NAK ルートポートで受信サポートされない要求

PME_Turn_Off ルートポートで受信致命的なエラー

アンロックルートポートで受信致命的なエラー

INTX ルートポートで受信ユーザーアプリケーションに TLP を出力(1)

致命的なエラー

非致命的エラー

修正可能なエラー

ルートポートで受信ユーザーアプリケーションに TLP を出力(1)

ベンダー定義のタイプ 0ベンダー定義のタイプ 1

ルートポートで受信ユーザーアプリケーションに TLP を出力(1)

ホットプラグメッセージ

ルートポートで受信コアにより TLP が破棄

注記 :1. TLP は cfg_msg* インターフェイスに出力され、 Vivado 統合設計環境 (IDE) で有効になっている場合にのみm_axis_rx*にも出力されます。

表 3‐12 :受信 AXI4‐Stream インターフェイスでの TLP 処理 : ルートポート (続き)






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送信バッファー

Integrated Block for PCI Express の送信 AXI4-Stream インターフェイスは tx_buf_av を提供します。これは送信バッファーで使用可能な Max_Payload_Size バッファー数を即時に示すものです。表 3-13 には、コアに対して使用可能な送信バッファー数およびサポートされている大ペイロードサイズがまとめられています。

各バッファーは大サイズの TLP を 1 つ格納できます。大サイズの TLP とは、4 DWORD ヘッダー、コアの Max_Payload_Sizeに等しいデータペイロード (デバイス機能レジスタで定義)、TLP ダイジェストを足したものです。リンクがトレインされた後、ルートコンプレックスがデバイス制御レジスタの Max_Payload_Size 値を設定します。この値は、コアのデバイス機能レジスタにより設定されている値以下になります。これらのレジスタの詳細は、『PCI Express Base Specification』のセクション 7.8 を参照してください。リンクパートナーがパケットの受信を承認するまでコアの送信バッファーに TLP は一時保存され、バッファーが解放されると、新しい TLP がユーザーアプリケーションによって読み込まれます。

たとえば、エンドポイントコアに対し選択されている機能大ペイロードサイズが 256 バイトで、パフォーマンスレベルがHigh の場合、送信バッファーは合計 29 個あります。これらのバッファーそれぞれで大、 64 ビットメモリ要求 (4 DWORDヘッダー )、 256 バイトのデータ (64 DWORD)、 TLP ダイジェスト (1 DWORD) を足した、合計 69 ワードを一時保存できます。この例ではデバイス制御レジスタの MAX_PAYLOAD_SIZE レジスタを 256 に設定します。この値はこのコアで設定可能な大値です。このため、任意時にこのコアでは 69 の DWORD TLP のうち 29 の TLP が送信用に待機できます。複数の TLP 間でバッファーが共有されることはないため、 TLP ダイジェストがなく TLP ごとに合計 3 DWORD しかない 32 ビットメモリ読み出し要求など、小さな TLP をユーザーが送信する場合であっても、各送信バッファーは任意時に 1 つの TLP しか一時保存できません。

内部送信バッファーはユーザーアプリケーションとコアのコンフィギュレーション管理モジュール (CMM) との間で共有されます。このため、ユーザーアプリケーションがパケットを送信していない場合でも tx_buf_av バスは変動する可能性があります。コンフィギュレーション読み出しまたは書き込み、ユーザーアプリケーションの要求による割り込み TLP、およびメッセージ TLP への応答として随時 CMM は完了 TLP を生成します。

利用可能な送信バッファー数の表示により、ユーザーアプリケーションがコアトランスミッタの PCI トランザクション順序付け機能をフルに活用できます。この順序ルールにより、ポステッド TLP および完了 TLP がノンポステッド TLP をバイパスできるようになっています。パケット順序ツールについての詳細は、『PCI Express Base Specification』 [参照 2]のセクション 2.4を参照してください。

コアはトランザクション順序ルールをサポートしており、ブロックされたノンポステッド TLP よりポステッドおよび完了パケットを優先させます。ノンポステッド TLP は、リンクパートナーでノンポステッド受信バッファーが一時的に使用できない場合に、ブロックされます。この状態はフロー制御アップデートを介して通知されます。このケースでは、コアはノンポステッド TLP よりも完了およびポステッド TLP をします。しかし、この状態は完了またはポステッド TLP がユーザーアプリケーションによりコアに読み込まれた場合にのみ発生します。 tx_buf_av を監視することにより、ユーザーアプリケーションは、任意の完了またはポステッド TLP に対して低 1 つの空きバッファーがあることを確認することができます。完了およびポステッド TLP が優先されるのはノンポステッド TLP がブロックされている場合にのみです。それ以外の場合は、ユーザーアプリケーションから受信された順番でリンク上でパケットは送信されます。

表 3‐13 :使用可能な送信バッファー

機能大ペイロードサイズ (

バイト )

パフォーマンスレベル(1)

Good (ブロック RAM の使用を小限) High (パフォーマンスを大限)

128 26 32

256 14 29

512 15 30

1024(2) 15 31

注記 :1. パフォーマンスレベルは Vivado IDE の選択で決定します。 2. 1024 iは 8 レーン、 5.0Gb/s、 128 ビットコアではサポートされていません。




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利用可能なレシーバーフロー制御クレジット

コアはレシーバーのバッファーのキューの状態をユーザーアプリケーションに知らせます。この情報は、ポステッド、ノンポステッド、完了キューに対し現在の利用可能空きスペースを表します。

1 ヘッダークレジットは 3 または 4 DWORD TLP ヘッダーに等しく、 1 データクレジットは 16 バイトのペイロードデータと同じです。表 3-14 には、 user_lnk_up のアサート直後、任意の TLP の受信前に利用可能なクレジットの値がまとめられています。上記のタイプのキューに対し利用可能な空きスペースがない場合は、それに対応するクレジットが 0 になります。利用可能なクレジット、すべての TLP がレシーバーからなくなった後に初期値に戻ります。

ユーザーアプリケーションは、コアおよびコアアプリケーションで利用可能なレシーバーのバッファー空きスペースを効率よく使用・管理するため、 fc_ph[7:0]、 fc_pd[11:0]、 fc_nph[7:0]、 fc_npd[11:0]、 fc_cplh[7:0]、 fc_cpld[11:0]、および fc_sel[2:0] を使用できます。詳細は、「フロー管理クレジット情報」を参照してください。

エンドポイントコアには、アップストリームコンポーネントからノンポステッド読み出し要求があった場合にバッファーがオーバーフローするのを避けるためのアドバンス措置をユーザーアプリケーションが取らなければならないという要件があります。この仕様によれば、 PCI Express エンドポイントは、そのレシーバーでの完了トランザクションに対し、無限ストレージクレジットを設定する必要があります。つまり、エンドポイントはアップストリームから送信されたメモリ読み出し要求を内部で管理し、対応する完了が受信された場合にレシーバーがオーバーフローしないようにする必要があります。ユーザーアプリケーションの送信ロジックは、コアレシーバーで即時使用可能な完了スペース内に留まるため、出力された完了クレジット情報を使用して、メモリ読み出し要求のレートおよびサイズをモジュレートする必要があります。詳細は、付録 C 「受信される完了に対する受信バッファースペースの管理」を参照してください。

フロー管理クレジット情報

フロー制御クレジット信号の使用

統合ブロックは、トランザクション層の送信および受信バッファーにあるクレジットの状態に関する情報をユーザーアプリケーションに提供します。現在利用可能なスペース、ポステッド、ノンポステッド、完了に対するクレジットの「制限 (limit)」や「使用済み (consumed)」といった情報が提供されます。

表 3‐14 : トランザクションレシーバークレジットの初期値

クレジットタイプPerformance (パフォーマンス)

レベル

機能大ペイロードサイズ

128 バイト 256 バイト 512 バイト 1024 バイト

ノンポステッドヘッダー良12

高

ノンポステッドデータ良12

高

ポステッドヘッダー良32

高

ポステッドデータ良 77 77 154 308

高 154 154 308 616

完了ヘッダー良36

高

完了データ良 77 77 154 308

高 154 154 308 616




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15 ページの表 2-8にはフロー制御クレジット信号がまとめられています。次の信号に対するクレジットステータス情報が記載されています。

• fc_ph[7:0]

• fc_pd[11:0]

• fc_nph[7:0]

• fc_npd[11:0]

• fc_cplh[7:0]

• fc_cpld[11:0]

これらの信号をまとめて「fc_*」と呼びます。

fc_* 信号は『PCI Express Base Specification』の「Header and Data Credits for Each of Posted, Non-Posted, and Completion.」に定義されている 6 つのクレジットぞれぞれの情報を提示します。

フロー制御情報の 6 つのタイプはユーザーアプリケーションが読み出すことができます。 fc_sel[2:0] 入力は fc_* 出力により表されているフロー制御のタイプを選択します。フロー制御情報タイプは表 3-15 にまとめられています。

異なるフロー制御情報タイプを示すため、 fc_sel[2:0] 入力は毎クロックサイクル変わります。 64 ビットおよび 128 ビットインターフェイスの両方に対し、 fc_sel[2:0] の値が変わってから対応するフロー制御情報が fc_* 出力に現れるまで 2 クロックサイクルの遅延があります。図 3-56 はフロー制御クレジット信号のタイミングを説明しています。

fc_* 信号の出力値は『PCI Express Base Specification』 [参照 2]で定義されているクレジット値を表します。 1 ヘッダークレジットは 3 または 4 DWORD TLP ヘッダーに等しく、1 データクレジットは 16 バイトのペイロードデータと同じです。user_lnk_upのアサート直後、任意の TLP の受信前にクレジットの初期値は使用可能です。表 3-16 には fc_* 信号の出力値が定義されています。初期クレジット情報は、統合ブロックおよびリンクパートナー内の受信バッファーのサイズによって異なります。

表 3‐15 : フロー制御情報タイプ

fc_sel[2:0] フロー制御情報タイプ

000 受信クレジット空きスペース

001 受信クレジット数の制限

010 使用された受信クレジット数

011 予約済み

100 送信クレジット空きスペース

101 送信クレジット数の制限

110 使用された送信クレジット数

111 予約済み


図 3‐56 : 64 ビットおよび 128 ビットインターフェイスのフロー制御クレジット

user_clk_out

fc_sel[2:0]

fc_*

000b 001b 110b

RX Avail RX Limit TX Consumed




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受信クレジットフロー制御情報

受信クレジットフロー制御情報は、 fc_sel[2:0] を 000b、 001b、または 010b に設定することで取得できます。この情報は統合ブロック内の受信バッファーの現在のステータスを示します。

受信クレジット使用可能スペース : fc_sel[2:0] = 000b

受信クレジット使用可能スペースは、各クレジットプールに対する統合ブロックのトランザクション層のローカル受信バッファーで使用可能なクレジットスペースを表します。クレジットプールに対し利用可能な空きスペースがない場合は、それに対応する fc_* 信号の値が 0 になります。ユーザーアプリケーションが統合ブロックからすべての TLP を出し切ったら、受信クレジット使用可能スペースはその初期値に戻ります。

特定のクレジットプールに対しリンクパートナーに、エンドポイントに対する完了クレジットなどの無限クレジットが送信された場合、ユーザーアプリケーションは、完了バッファーオーバーフローを避けるため、付録 C 「受信される完了に対する受信バッファースペースの管理」で説明されている方法でこの値を使用する必要があります。

表 3‐16 : fc_* 値の定義

ヘッダークレジット値データクレジット値説明

00 – 7F 000 – 7FF ユーザークレジット

FF-80 FFF-800 使用可能な負のクレジット (1)

7F 7FF 使用可能な無限クレジット (1)

注記 :1. 使用可能な送信クレジットのみが使用可能な負または無限のクレジットを表します。




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受信クレジット数制限 : fc_sel[2:0] = 001b

受信クレジット数制限は、リンクパートナーに許可されているクレジット数を示します。 fc_* の値はフロー制御初期化中に統合ブロックにより送信される値で初期化され、また TLP は AXI4-Stream インターフェイスを介してトランザクション層の受信バッファーから読み出されるたびに累積カウントとしてアップデートされます。この値は『PCI Express Base Specification』では「CREDITS_ALLOCATED」として言及されています。

無限クレジットが特定クレジットプールに対して出力された場合、そのプールの受信バッファークレジット数制限は常に 0 クレジットとなります。

使用された受信クレジット数 : fc_sel[2:0] = 010b

使用された受信バッファークレジット数は、リンクパートナーで使用された (および統合ブロックで受信された) クレジット数を示します。 fc_* の初期値は常にゼロで、パケットがトランザクション層の受信バッファーで受信されるたびに累積カウントとしてアップデートされます。この値は『PCI Express Base Specification』では「CREDITS_RECEIVED」として言及されています。

送信クレジットフロー制御情報

送信クレジットフロー制御情報は、 fc_sel[2:0] を 100b、 101b、または 110b に設定することで取得できます。この情報はリンクパートナー内の送信バッファーの現在のステータスを示します。

送信クレジット使用可能スペース : fc_sel[2:0] = 100b

送信クレジット使用可能スペースは、各クレジットプールに対しリンクパートナーの受信バッファー内で使用可能なクレジットスペースを示します。クレジットプールに対し利用可能な空きスペースがない場合は、それに対応する fc_* 信号の値が 0または負の値になります。統合ブロックがリンクパートナーに TLP をすべて問題なく送信した後、送信クレジット使用可能スペースはその初期値に戻ります。

値が負の値である場合、リンクパートナーが現時点で使用できる量を超えたヘッダーまたはデータが統合ブロックのローカル送信バッファーに書き込まれています。ポステッドパケットが完了を飛び越えることはブロックでは許可されていないため、クレジットを待っている完了が書き込まれたポステッドの前にある場合、そのポステッドパケットは送信されません (値は 0または負の値になっている )。同様に、クレジットを待っているポステッドが書き込まれた完了の前にある場合、その完了は送信されません。ユーザーアプリケーションは送信クレジット使用可能スペースを監視しますが、その目的は、こうした一時的なブロッキング状態が発生しないこと、PCI Express リンクの帯域幅がリンクパートナーの受信バッファー内に十分なスペースを持つ統合ブロックにパケットを書き込むことのみに使用されることを確認するためです。統合ブロック内ではノンポステッドパケットを常にバイパスできるため、書き込まれたポステッドまたは完了パケットはクレジットを待っているノンポステッドパケットを飛び越します。

リンクパート内はこれら 3 つのトラフィックタイプの 1 つまたは複数に対し無限クレジットを送信できます。無限クレジットを示すには、ヘッダーおよびデータのクレジット出力を表 3-16 にあるように大値に設定します。

送信クレジット数制限 : fc_sel[2:0] = 101b

送信クレジット数の制限は、各クレジットプールに対するリンクパートナーの受信バッファー制限値を表します。 fc_* の値はフロー制御初期化中にリンクパートナーにより送信される値で初期化され、またリンクパートナーからフロー制御アップデートが受信されるたびに累積カウントとしてアップデートされます。この値は『PCI Express Base Specification』 [参照 2]では「CREDITS_LIMIT」として言及されています。

無限クレジットが特定クレジットプールに対して出力された場合、そのプールの送信バッファークレジット数制限は常に 0 クレジットとなります。

使用された送信クレジット数 : fc_sel[2:0] = 110b

使用された送信クレジット数は、統合ブロックにより使用されたリンクパートナーの受信バッファーのクレジット数を表します。 fc_* の初期値は常にゼロで、パケットがリンクパートナーに送信されるたびに累積カウントとしてアップデートされます。この値は『PCI Express Base Specification』では「CREDITS_CONSUMED」として言及されています。




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物理層制御およびステータスインターフェイスを使用したデザイン

物理層制御およびステータスを使用し、ユーザーアプリケーションは、データスループットおよび電源要件に合わせてリンク幅および速度を変更することができます。

リンク変更指示に関する設計注意事項

リンク変更指示に関しては次の点に注意してください。

• pl_ltssm_state[5:0] 信号で示されるように、 user_lnk_up がアサートされ、コアが L0 ステートの場合にのみ、リンク変更操作を開始できます。

• リンク反転がイネーブルになっている場合はリンク幅変更を行わないでください。

• リンク幅変更操作のターゲットリンク幅は pl_initial_link_width 出力で示される値以下である必要があります。

• pl_link_upcfg_cap が 1b に設定されている場合、PCI Express リンクはアップコンフィギュレーションに対応しています。これでリンク幅は、初期ネゴシエートされたリンク幅と、ポートおよびリンクパートナーの両方でサポートされている小さいほうのリンク幅の間で変動可能になります (これはリンクの信頼性またはアプリケーション上の理由による )。

• リンクがアップコンフィギュレーション対応でない場合は、ネゴシエートされたリンク幅は、リンクパートナーおよびデバイスの両方でサポートされているネゴシエートされたリンク幅よりも低い値にのみ変動できます。

• リンクスピードを 2.5Gb/s から 5.0Gb/s へと変更する前に、ユーザーアプリケーションでリンクが 5.0Gb/s (Gen2) 対応であること (pl_link_gen2_cap = 1b であるということ )、またリンクパートナーも Gen2 対応であること(pl_link_partner_gen2_capable = 1b) を確認する必要があります。

• アプリケーションに有利となるリンク幅変更は、 cfg_lcommand[9] (ハードウェア自律幅ディスエーブルビット ) が 0b の場合にのみ行ってください。また、アプリケーションのニーズに応じてリンク速度および幅を変更する場合は、pl_directed_link_auton を (1b) に駆動する必要があります。リンク幅およびスピードを元の (値が大きいほうの) 幅および速度に戻すには、 pl_link_upcfg_cap を 1b に設定します。

• リンクパートナーではサポートされていない幅にユーザーアプリケーションがリンクを変更指示する場合、その結果値は、相互にサポートされているリンク幅の中の次に狭い幅になります。たとえば、 8 レーンリンクが 4 レーンへと変更が指示されていても、リンクパートナーでは 1 レーンのトレインダウン操作のみがサポートされています。つまり、リンク幅は 1 レーンとなります。

• デバイスが D0 のパワーステートにある場合のみ (cfg_pmcsr_powerstate[1:0] = 00b)、エンドポイントはリンク変更指示を実行する必要があります。

• cfg_pcie_link_state = 101b (PPM L1 への遷移/PPM L1 からの遷移) または cfg_pcie_link_state = 110b (PPM L2/L3 準備完了への遷移) の場合、リンク変更指示ピンを使用して (ルートまたはエンドポイント )、またはリトレインビットを設定して (ルートのみ)、リトレインを開始しないでください。

• タイミングクロージャーを簡単にするため、リンク変更指示を開始する前高 16 ユーザークロックサイクル間、上記のコンディションをすべて TRUE に設定してチェックすることができます。これらのコンディションは次のとおりです。

° user_lnk_up == 1'b1

° pl_ltssm_state[5:0] == 6'h16

° cfg_lcommand[9] == 1'b0

° cfg_pmcsr_powerstate[1:0] == 2'b00

° cfg_pcie_link_state[2:0] != either 3'b101 or 3'b110

リンク幅変更指示

図 3-57 には、ユーザーアプリケーションによりインプリメントする必要のあるリンク幅変更指示プロセスが示されています。ここでは target_link_width[1:0] はアプリケーションによる新しいリンク幅要求です。




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図 3‐57 : リンク幅変更指示

target_link_width[1:0] != pl_sel_lnk_width[1:0]

Yes

Yes

pl_link_upcfg_cap == 1b

target_link_width[1:0] <= (pl_initial_link_width[2:0] -1)

target_link_width[1:0] < pl_sel_lnk_width[1:0]

Unsupported Operation

No No

pl_directed_lnk_width[1:0] = target_link_width[1:0]pl_directed_link_change[1:0] = 01b

Yes Yes

((pl_directed_change_done == 1b) ||(user_lnk_up == 0b))

No

pl_directed_link_change[1:0] = 00b

Change Complete

No

Assign target_link_width[1:0]

Yes

No

usr_lnk_up = 1band

pl_ltssm_state[5:0] = L0

Yes

No




PG054 2013 年 12 月 18 日


リンクスピード変更指示

図 3-58 には、ユーザーアプリケーションによりインプリメントする必要のあるリンクスピード変更指示プロセスが示されています。 target_link_speed はアプリケーションによる新しいリンクスピードの要求です。

注記 :属性 RP_AUTO_SPD = 11 でない場合、pl_directed_link_change ピンを 10 または 11 に駆動することにより、ルートポートでリンクスピードを変更しないでください。


図 3‐58 : リンクスピード変更指示

target_link_speed != pl_sel_link_rate

No

Yes

pl_directed_lnk_speed = target_link_speedpl_directed_link_change[1:0] = 10b


No


Change Complete

Assign target _link_speed

Yes

Yes

No user_lnk_up = 1band





PG054 2013 年 12 月 18 日


リンク幅およびスピード変更指示

図 3-59 には、ユーザーアプリケーションによりインプリメントする必要のあるリンク幅およびスピード変更指示プロセスが示されています。 target_link_width[1:0] はアプリケーションによる新しいリンクの幅要求、 target_link_speed はアプリケーションによる新しいリンクスピードの要求です。

注記 :属性 RP_AUTO_SPD = 11 でない場合、pl_directed_link_change ピンを 10 または 11 に駆動することにより、ルートポートでリンクスピードを変更しないでください。




PG054 2013 年 12 月 18 日



図 3‐59 : リンク幅およびスピード変更指示

(target_link_width[1:0] != pl_sel_lnk_width[1:0])&&

(target_link_speed != pl_sel_lnk_rate)

No

Yes

Yes

pl_link_upcfg_capable == 1b

target_link_width[1:0] <= (pl_initial_link_width[2:0] -1)

target_link_width[1:0] < pl_sel_lnk_width[1:0]

Unsupported Operation

No No

pl_directed_lnk_width[1:0] = target_link_width[1:0]pl_directed_lnk_speed = target_link_speed


Yes Yes


No


Change Complete

No

Assign target_link_width[1:0]Assign target _link_speed

Yes

Yes

user_lnk_up = 1band


No




PG054 2013 年 12 月 18 日


コンフィギュレーション空間レジスタおよびコンフィギュレーションインターフェイスを使用したデザイン

統合ブロックコアの一部である PCI Express コンフィギュレーション空間タイプ 0 またはタイプ 1 のレジスタにアクセスするためのコンフィギュレーションインターフェイスの使用について、このセクションでは説明します。コンフィギュレーションインターフェイスにはこれらのレジスタへのアクセス用に読み出し /書き込みコンフィギュレーションポートが含まれています。さらに、利便性を高めるため一般的に使用されるレジスタの一部がこのコンフィギュレーションインターフェイスに直接マップされています。

コンフィギュレーションインターフェイスに直接マップされたレジスタ

統合ブロックコアを使用することにより、コンフィギュレーション空間でコマンドおよびステータスレジスタを直接選択することができます。エンドポイントの場合、これらのレジスタの値は通常ルートコンプレックスから受信されたコンフィギュレーション書き込みによって変更されます。しかし、コンフィギュレーションポートを使用してユーザーアプリケーションもこれらの値を変更できます。ルートポートコンフィギュレーションでは、これらの値を変更するにはコンフィギュレーションポートを常に使用する必要があります。表 3-17 にはコンフィギュレーションポートにマップされているコマンドおよびステータスレジスタがまとめられています。

デバイス制御およびステータスレジスタの定義

cfg_bus_number[7:0]、 cfg_device_number[4:0]、 cfg_function_number[2:0]

コア ID はこれら 3 つの値を合わせて構成されています。入力されるタイプ 0 のコンフィギュレーション書き込みの対応フィールドからコアはこの ID を取り込みます。ユーザーアプリケーションは、コアが送信するリクエストの要求者 ID としてこのコ

表 3‐17 : コンフィギュレーションポートにマップされているコマンドおよびステータスレジスタ


cfg_bus_number[7:0] 出力バス番号。リセット後のデフォルト値は 00h です。タイプ 0 のコンフィギュレーション書き込みパケットが受信されると常にリフレッシュされます。

cfg_device_number[4:0] 出力デバイス番号。リセット後のデフォルト値は 00000b です。タイプ 0 のコンフィギュレーション書き込みパケットが受信されると常にリフレッシュされます。

cfg_function_number[2:0] 出力ファンクション番号。ファンクション番号は 000b に固定されています。

cfg_status[15:0] 出力ステータスレジスタ。コンフィギュレーション空間ヘッダーからのステータスレジスタですが、サポートされていません。

cfg_command[15:0] 出力コマンドレジスタ。コンフィギュレーション空間ヘッダーからのコマンドレジスタです。

cfg_dstatus[15:0] 出力デバイスステータスレジスタ。 PCI Express 機能構造からのデバイスステータスレジスタです。

cfg_dcommand[15:0] 出力デバイスコマンドレジスタ。 PCI Express 機能構造からのデバイス制御レジスタです。

cfg_dcommand2[15:0] 出力デバイスコマンド 2 レジスタ。 PCI Express 機能構造からのデバイス制御レジスタ 2 です。

cfg_lstatus[15:0] 出力リンクステータスレジスタ。 PCI Express 機能構造からのリンクステータスレジスタです。

cfg_lcommand[15:0] 出力リンクコマンドレジスタ。 PCI Express 機能構造からのリンク制御レジスタです。




PG054 2013 年 12 月 18 日


ア ID を使用し、またコアが送信する完了応答の完了者 ID としてこれを使用します。このコアでは 1 つのファンクションしかサポートされていないため、ファンクション番号は 000b に固定されています。

cfg_status[15:0]

この出力バスはサポートされていません。コンフィギュレーションポートを使用し 7 Series FPGAs Integrated Block for PCIExpress のコンフィギュレーション空間の読み出しアクセスにより情報は取り込むことができます。

cfg_command[15:0]

このバスは、PCI コンフィギュレーション空間ヘッダーのコマンドレジスタに格納されている値を反映します。表 3-18 はこのバスの各ビットを定義しています。詳細は『PCI Express Base Specification』 [参照 2]を参照してください。

ユーザーアプリケーションはバスマスターイネーブルビット (cfg_command[2]) を監視する必要があり、このビットが設定されていない間は要求を送信できません。この要件は要求のみを対象とし、完了はこのビットに関わらず送信できます。

メモリアドレス空間デコーダーイネーブルビット (cfg_command[1]) または I/O アドレス空間デコーダーイネーブルビット(cfg_command[0]) は、メモリまたは I/O 要求を受信するために設定する必要があります。これらのビットは、システムホストからのコンフィギュレーション書き込み要求により設定されます。

cfg_dstatus[15:0]

このバスは、 PCI Express 機能構造のデバイスステータスレジスタに格納されている値を反映します。表 3-19 は cfg_dstatus バスの各ビットを定義しています。詳細は『PCI Express Base Specification』 [参照 2]を参照してください。

表 3‐18 : コマンドヘッダーコマンドレジスタのビットマッピング

ビット名前

cfg_command[15:11] 予約済み

cfg_command[10] 割り込みディスエーブル

cfg_command[9] 高速連続トランザクションイネーブル (0 に固定)

cfg_command[8] SERR イネーブル

cfg_command[7] IDSEL ステッピング/待機サイクル制御 (0 に固定)

cfg_command[6] パリティエラーイネーブル (サポートされていません)

cfg_command[5] VGA パレットスヌープ (0 に固定)

cfg_command[4] メモリ書き込みおよび無効 (0 に固定)

cfg_command[3] 特別サイクルイネーブル (0 に固定)

cfg_command[2] バスマスターイネーブル

cfg_command[1] メモリアドレス空間デコーダーイネーブル

cfg_command[0] I/O アドレス空間デコーダーイネーブル

表 3‐19 : PCI Express デバイスステータスレジスタのビットマッピング

??? ??

cfg_dstatus[15:6] 予約済み

cfg_dstatus[5] トランザクション保留

cfg_dstatus[4] AUX 電源検出 (0 に固定)

cfg_dstatus[3] サポートされない要求の検出

cfg_dstatus[2] 致命的なエラーの検出




PG054 2013 年 12 月 18 日


cfg_dcommand[15:0]

このバスは、 PCI Express 機能構造のデバイス機能レジスタに格納されている値を反映します。表 3-20 は cfg_dcommand バスの各ビットを定義しています。詳細は『PCI Express Base Specification』を参照してください。

cfg_lstatus[15:0]

このバスは、 PCI Express 機能構造のリンクステータスレジスタに格納されている値を反映します。表 3-21 は cfg_lstatus バスの各ビットを定義しています。詳細は『PCI Express Base Specification』を参照してください。

cfg_lcommand[15:0]

このバスは、 PCI Express 機能構造のリンク機能レジスタに格納されている値を反映します。表 3-22 は cfg_lcommand バスの各ビットを定義しています。詳細は『PCI Express Base Specification rev. 2.1』を参照してください。

cfg_dstatus[1] 致命的でないエラーの検出

cfg_dstatus[0] 訂正可能なエラーの検出

表 3‐20 : PCI Express デバイス制御レジスタのビットマッピング

??? ??

cfg_dcommand[15] 予約済み

cfg_dcommand[14:12] Max_Read_Request_Size

cfg_dcommand[11] ノースヌープイネーブル

cfg_dcommand[10] 補助電源 PM イネーブル

cfg_dcommand[9] ファントムファンクションイネーブル

cfg_dcommand[8] 拡張タグフィールドイネーブル

cfg_dcommand[7:5] Max_Payload_Size

cfg_dcommand[4] 緩和型順序付けイネーブル

cfg_dcommand[3] サポートされない要求のレポートのイネーブル

cfg_dcommand[2] 致命的エラーのレポートイネーブル

cfg_dcommand[1] 非致命的エラーのレポートイネーブル

cfg_dcommand[0] 訂正可能なエラーのレポートイネーブル

表 3‐21 : PCI Express リンクステータスレジスタのビットマッピング

??? ??

cfg_lstatus[15] リンク自律帯域幅ステータス

cfg_lstatus[14] リンク帯域幅管理ステータス

cfg_lstatus[13] データリンク層リンクアクティブ

cfg_lstatus[12] スロットクロックコンフィギュレーション

cfg_lstatus[11] リンクトレーニング

cfg_lstatus[10] 予約済み

cfg_lstatus[9:4] ネゴシエートされたリンク幅

cfg_lstatus[3:0] 現在のリンクスピード

表 3‐19 : PCI Express デバイスステータスレジスタのビットマッピング (続き)

??? ??




PG054 2013 年 12 月 18 日


cfg_dcommand2[15:0]

このバスは、 PCI Express 機能構造のデバイス制御 2 レジスタに格納されている値を反映します。表 3-23 は cfg_dcommand バスの各ビットを定義しています。詳細は『PCI Express Base Specification』 [参照 2]を参照してください。

コマンドレジスタ設定へのコアの反応

表 3-24 および表 3-25 はエンドポイントまたはルートポートとしてコンフィギュレーションされている場合のコマンドレジスタ設定に基づいたコアの動作について説明しています。

表 3‐22 : PCI Express リンク制御レジスタのビットマッピング

??? ??

cfg_lcommand[15:12] 予約済み

cfg_lcommand[11] リンク自律帯域幅割り込みイネーブル

cfg_lcommand[10] リンク帯域幅管理割り込みイネーブル

cfg_lcommand[9] ハードウェア自律幅ディスエーブル

cfg_lcommand[8] クロックパワーマネージメントイネーブル

cfg_lcommand[7] 拡張同期

cfg_lcommand[6] 一般的なクロックコンフィギュレーション

cfg_lcommand[5](1)リンクリトレイン (エンドポイントデバイス用に予約)

cfg_lcommand[4] リンクディスエーブル

cfg_lcommand[3] 読み出しコンプリーションバウンダリ

cfg_lcommand[2] 予約済み

cfg_lcommand[1:0] アクティブステートリンク PM 制御

注記 :1. L1 ネゴシエーションの間、 cfg_lcommand[5] に 1 を書き込むことでリンクトレインを実行しないでください。 L1 ネゴシエー

ションは cfg_pcie_link_state ポートを監視して確認します。

表 3‐23 : PCI Express デバイス制御 2 レジスタのビットマッピング

??? ??

cfg_dcommand2[15:5] 予約済み

cfg_dcommand2[4] 完了タイムアウトディスエーブル

cfg_dcommand2[3:0] 完了タイムアウト値

表 3‐24 : コマンドレジスタ (0x004) : エンドポイント

ビット名前属性エンドポイントコアの動作

0 I/O 空間イネーブル RW これがイネーブルになっていない場合は I/O 空間の BAR ヒットは認められません。

1 メモリ空間イネーブル RW これがイネーブルになっていない場合はメモリ空間の BAR ヒットは認められません。

2 バスマスターイネーブル RW エンドポイントはこれを強化しません。ユーザーは AXI4-Stream インターフェイスを介して TLP を送信できます。

5:3 予約済み RO 0 に接続されています。 PCI Express には適用されません。




PG054 2013 年 12 月 18 日


6 パリティエラー応答 RW マスターデータパリティエラー (Status[8]) が設定できるようになります。

7 予約済み RO 0 に接続されています。 PCI Express には適用されません。

8 SERR# イネーブル RW 非致命的エラー /致命的エラーメッセージが生成され、 Status[14] (システムエラーの通知) がイネーブルになります。


10 割り込みディスエーブル RW 1 に設定されている場合、 cfg_interrupt* インターフェイスからはINITx メッセージを送信できません。


表 3‐25 : コマンドレジスタ (0x004) : ルートポート

ビット名前属性ルートポートコアの動作

0 I/O 空間イネーブル RW ルートポートはこの設定を無視します。ディスエーブルになっていても、ユーザー側からの I/O TLP を受信し、ダウンストリームに伝送します。これが設定されていない場合は、ユーザーアプリケーションロジックは I/O TLP のダウンストリーム伝送を強化しません。

1 メモリ空間イネーブル RW ルートポートはこの設定を無視します。ディスエーブルになっていても、ユーザー側からのメモリ TLP を受信し、ダウンストリームに伝送します。これが設定されていない場合は、ユーザーアプリケーションロジックはメモリ TLP のダウンストリーム伝送を強化しません。

2 バスマスターイネーブル RW 0 に設定されている場合、ルートポートはアップストリームのメモリおよび I/O TLP などのターゲットトランザクションに UR として応答します (つまり、イネーブルまたは Cpl w の場合は UR ビットは設定される /TLP がノンポステッドであった場合は UP パケットが送信される )。 1 に設定されている場合は、すべてのターゲットトランザクションがユーザーに渡されます。


6 パリティエラー応答 RW マスターデータパリティエラー (Status[8]) が設定できるようになります。


8 SERR# イネーブル RW イネーブルの場合は、致命的エラー /非致命的エラーメッセージがAXI4-Stream インターフェイスまたは cfg_err* から送信されるか内部生成されます。このビットが設定されていない場合、リンクで受信された致命的エラー /非致命的エラーメッセージは送信されないようにルートポートは強化しません。ユーザーロジックがこれを実行する必要があります。

注記 : ルートポート内部で検出されたエラーコンディションはcfg_msg* インターフェイスにあらわれます。


10 割り込みディスエーブル RW ルートポートには適用されません。


表 3‐24 : コマンドレジスタ (0x004) : エンドポイント

ビット名前属性エンドポイントコアの動作




PG054 2013 年 12 月 18 日


エラーコンディションへのステータスレジスタの反応

表 3-26 から表 3-28 では、エンドポイントまたはルートポートとしてコンフィギュレーションされている場合、コアでステータスレジスタビットが設定されるコンディションを説明しています。

表 3‐26 : ステータスレジスタ (0x006) : エンドポイント

ビット名前属性エンドポイントでの動作


3 割り込みステータス RO • ユーザーにより割り込みが送信されると設定されます。

• 割り込みが割り込みハンドラーにより処理されるとクリアになります。

4 機能リスト RO 1 に接続されています。


8 マスタデータパリティエラー RW1C パリティエラー応答が設定されポイズンド完了 TLP がリンクで受信される場合、またはポイズンド書き込み TLP が送信される場合、設定されます。


11 ターゲット中止の送信 RW1C 完了者の中止のステータスで完了がダウンストリームにcfg_err* インターフェイスを介してユーザーアプリケーションにより送信される場合、設定されます。

12 ターゲット中止の受信 RW1C 完了者中止のステータスで完了が受信される場合、設定されます。

13 マスター中止の受信 RW1C サポートされない要求のステータスで完了が受信される場合、設定されます。

14 システムエラーの送信 RW1C 非致命的エラー /致命的エラーメッセージが送信され、SERR#イネーブル (Command[8]) が設定される場合、設定されます。

15 パリティエラーの検出 RW1C ポイズンド TLP がリンクで受信される場合設定されます。

表 3‐27 : ステータスレジスタ (0x006) : ルートポート

ビット名前属性ルートポートでの動作


3 割り込みステータス RO ルートポートには機能がありません。

4 機能リスト RO 1 に接続されています。


8 マスタデータパリティエラー RW1C パリティエラー応答が設定されポイズンド完了 TLP がリンクで受信される場合設定されます。


11 ターゲット中止の送信 RW1C ルートポートにより設定されることはありません。

12 ターゲット中止の受信 RW1C ルートポートにより設定されることはありません。

13 マスター中止の受信 RW1C ルートポートにより設定されることはありません。




PG054 2013 年 12 月 18 日


コンフィギュレーションポートを介したレジスタへのアクセス

ユーザーインターフェイスに直接マップされていないコンフィギュレーションレジスタには、 26 ページの表 2-15にあるポートを使用し、コンフィギュレーション空間アドレスでアクセスできます。ルートポートは、コンフィギュレーション空間を設定するためコンフィギュレーションポートを使用する必要があります。エンドポイントも読み出しおよび書き込みのためコンフィギュレーションポートを使用できますが、システム上の悪影響を避けるため注意が必要です。

ユーザーアプリケーションは、バイトアドレスではなく DWORD アドレスでアドレスを指定する必要があります。レジスタに対し DWORD アドレスを計算するには、バイトアドレスを 4 で割ります。たとえば次のようになります。

• PCI コンフィギュレーション空間ヘッダーのコマンド /ステータスレジスタの DWORD アドレスは 01h です (バイトアドレスは 04h)。

• BAR0 の DWORD アドレスは 04h です (バイトアドレスは 10h)。

40 ページの表 2-22にあるように、コンフィギュレーション空間のレジスタを読み出すには、ユーザーアプリケーションはcfg_dwaddr[9:0] にジレスタの DWORD アドレスを駆動します。コアは cfg_do[31:0] にアドレス指定されたレジスタの値を駆動

14 システムエラーの送信 RW1C ルートポートが次の場合に設定されます。

• 非致命的エラー/致命的エラーメッセージを受信し、SERR#イネーブルおよびセカンダリ SERR# イネーブルの両方が設定された場合。

• 非致命的エラー /致命的エラーメッセージがアップストリームで生成される必要があり、 SERR#イネーブルが設定されていることが cfg_msg* インターフェスに示される場合。

15 パリティエラーの検出 RW1C ポイズンド TLP がダウンストリームに送信される場合に設定されます。

表 3‐28 : セカンダリステータスレジスタ (0x01E) : ルートポート



8 セカンダリマスターデータパリティエラー

RW1C ルートポートが次の場合に設定されます。

ポイズンド完了 TLP を受信し、セカンダリパリティエラー応答==1 の場合ポイズンド書き込み TLP を送信し、セカンダリパリティエラー応答==1 の場合


11 セカンダリターゲット中止の送信 RW1C cfg_err_cpl_abort を介して完了者中止をユーザーアプリケーションが示す場合に設定されます。

12 セカンダリターゲット中止の受信 RW1C 完了者中止のステータスでルートポートが完了TLP を受信する場合に設定されます。

13 セカンダリマスター中止の受信 RW1C 完了者中止のステータスでルートポートがサポートされない要求を受信する場合に設定されます。

14 セカンダリシステムエラーの受信 RW1C ルートポートが致命的/非致命的エラーメッセージを受信する場合に設定されます。

15 セカンダリパリティエラーの検出 RW1C ルートポートがポイズンド TLP を受信する場合に設定されます。

表 3‐27 : ステータスレジスタ (0x006) : ルートポート





PG054 2013 年 12 月 18 日


します。 cfg_do[31:0] の値は、 cfg_rd_wr_done での信号アサートにより条件付けられます。図 3-60 にはコンフィギュレーション空間からの 2 つの連続した読み出しを使用した例が説明されています。

『PCI Local Bus Specification』および『PCI Express Base Specification』で RW として定義されているコンフィギュレーション空間レジスタは、コンフィギュレーション管理インターフェイスを介して書き込み可能です。このアドレスにレジスタを書き込むには、ユーザーアプリケーションはレジスタの DWORD アドレスを cfg_dwaddr[9:0] に駆動し、データを cfg_di[31:0] に駆動します。このデータはさらに cfg_byte_en[3:0] によって条件付けられます。これは cfg_di[31:0]. に出力されるデータのバイトを検証します。これらの信号は cfg_rd_wr_done がアサートされるまでアサートしたまま保持する必要があります。図 3-61 はコンフィギュレーション空間への 2 つの連続書き込みを使用した例について説明しています。初の書き込みはユーザーアプリケーションがデータの 32 ビットすべてに書き込み、 2 番目はユーザーアプリケーションがビット [23:26] にのみ書き込んでいます。

注記 : コンフィギュレーション空間への書き込みによりシステム上に悪影響が出る可能性があります。これらの書き込みにより、システム全体の機能に悪影響がないように確認してください。

オプションの PCI Express 拡張機能

オプションで、コアは PCI Express 拡張機能を 5 つまで次の順番でインプリメントできます。

1. デバイスシリアル番号 (DSN) 機能

2. 仮想チャネル (VC) 機能

3. ベンダー別 (VSEC) 機能

4. アドバンスエラーレポート (AER) 機能

5. サイズ調整可能 BAR (RBAR) 機能

どの機能をイネーブルにするかは Vivado IDE で選択できます。

選択されている機能の組み合わせによって、この 5 つの機能構造の開始アドレス (基本ポインターアドレス) は異なります。


図 3‐60 : コンフィギュレーション空間読み出しアクセスの例


図 3‐61 : コンフィギュレーション空間書き込みアクセスの例

user_clk_out

cfg_mgmt_dwaddr[9:0]

cfg_mgmt_do[31:0]

cfg_mgmt_wr_en

cfg_mgmt_rd_en

cfg_mgmt_rd_wr_done

A0 A1

D0 D1

user_clk_out

cfg_mgmt_dwaddr[9:0]

cfg_mgmt_di[31:0]

cfg_mgmt_byte_en[3:0]

cfg_mgmt_wr_en

cfg_mgmt_rd_en

cfg_mgmt_rd_wr_done

A A

D

0

D

1

1111b 0100b




PG054 2013 年 12 月 18 日


表 3-29 から表 3-33 には、選択されている PCI Express 拡張機能の組み合わせに基づいた拡張機能構造の開始アドレスがまとめられています。

表 3‐29 : DSN 基本ポインター

DSN 基本ポインター

機能が選択されていない -

DSN がイネーブル 100h

表 3‐30 : VC 機能基本ポインター

VC 機能基本ポインター


VC 機能のみがイネーブル 100h

DSN および VC 機能がイネーブル 10Ch

表 3‐31 : VSEC 機能基本ポインター

VSEC 機能基本ポインター


VSEC 機能のみがイネーブル 100h

DSN および VSEC 機能がイネーブル 10Ch

DSN、 VC、および VSEC 機能がイネーブル 128h

表 3‐32 : AER 機能基本ポインター

AER 機能基本ポインター


AER 機能のみがイネーブル 100h

DSN および AER 機能がイネーブル 10Ch

VC および AER 機能がイネーブル 11Ch

VSEC および AER 機能がイネーブル 118h

DSN、 VC、および AER 機能がイネーブル 128h

DSN、 VSEC、および AER 機能がイネーブル 124h

VC 、 VSEC、および AER 機能がイネーブル 134h

DSN、 VC、 VSEC、および AER 機能がイネーブル 140h

表 3‐33 : RBAR 機能基本ポインター

RBAR 機能基本ポインター


RBAR 機能のみがイネーブル 100h




PG054 2013 年 12 月 18 日


残りの PCI Express 拡張コンフィギュレーション空間はオプションでインプリメントできます。

ザイリンクス定義のベンダー別機能

ルートポートおよびエンドポイントの両方のコンフィギュレーションに対し、ループバックマスターファンクションの制御およびステータスを提供する、ザイリンクス定義のベンダー別機能がコアでサポートされています。

推奨 : アプリケーションがアクティブでない場合は、物理リンクのインシステムテストの実行目的にのみループバックマスター機能を使用してください。

ユーザーロジックでは、コンフィギュレーション空間から VSEC 構造にアクセスしてループバックマスター機能を制御する必要があります。

図 3-62 は統合ブロックにインプリメントされている PCIe 拡張コンフィギュレーション空間の VSEC 構造を説明しています。

DSN および RBAR 機能がイネーブル 10Ch

VC および RBAR 機能がイネーブル 11Ch

VSEC および RBAR 機能がイネーブル 118h

AER および RBAR 機能がイネーブル 138h

DSN、 VC、および RBAR 機能がイネーブル 128h

DSN、 VSEC、および RBAR 機能がイネーブル 124h

DSN、 AER、および RBAR 機能がイネーブル 144h

VC、 VSEC 、および RBAR 機能がイネーブル 134h

VC 、 AER、および RBAR 機能がイネーブル 154h

VSEC、 AER、および RBAR 機能がイネーブル 150h

DSN、 VC、 VSEC、および RBAR 機能がイネーブル 140h

DSN、 VC、 AER、および RBAR 機能がイネーブル 160h

DSN、 VSEC、 AER、および RBAR 機能がイネーブル 15Ch

VC、 VSEC、 AER、および RBAR 機能がイネーブル 16Ch

DSN、 VC、 VSEC、 AER、および RBAR 機能がイネーブル 178h

表 3‐33 : RBAR 機能基本ポインター (続き)

RBAR 機能基本ポインター




PG054 2013 年 12 月 18 日



図 3‐62 :ザイリンクス定義のベンダー別機能構造

ループバック制御レジスタ (オフセット 08h)

ループバック制御レジスタはザイリンクス定義のループバックパラメーターを制御します。表 3-34 はそのビット位置と定義をまとめています。

310 バイト

オフセット

次の機能オフセット機能バージョン = 1h PCI Express 拡張機能 = 000Bh 00h

VSEC 長さ = 24 バイト VSEC リビジョン = 0h VSEC ID = 0h 04h

ループバック制御レジスタ 08h

ループバックステータスレジスタ 0Ch

ループバックエラーカウントレジスタ 1 10h

ループバックエラーカウントレジスタ 2 14h

表 3‐34 :ループバック制御レジスタ

ビット位置レジスタ属性

0 ループバックの開始。 1b に設定されていて、 pl_ltssm_state[5:0] が L0 になっている(16H) の場合、ブロックはループバックマスターステートへ遷移し、ループバックテストを開始します。 0b に設定されている場合は、ブロックはループバックマスターモードを終了します。

注記 : リンクスピードが変更している間はループバックの開始ビットを 1b に設定しないでください。

RW

1 ループバックの強制。このループバックの強制ビットを 1b に設定することにより、指定のリンクスピードおよびディエンファシスレベルでシンボルロックを取得できないスレーブを、ループバックマスターはループバックアクティブステートに遷移させることができます。ループバックの強制ビットが 1b の場合は、開始ビットを 1b に設定する必要があります。

RW

3:2 ループバックリンクスピード。ループバックビットを 1b にした状態でマスターにより送信された TS1 のリンクスピードです。これらのビットを適切に制御して、マスターはループバックリンクスピードを制御できます。

RW

4 ループバックディエンファシス。マスターにより送信された TS1 でのディエンファシス。これもループバックスレーブのディエンファシスを設定します。

RW

5 ループバック変更されるコンプライアンス。ループバックモードで else コンプライアンスパターンが生成されると、ループバックマスターが変更されたコンプライアンスパターンを生成します。変更コンプライアンスでは SKP OS が 2 つではなく1 つだけ生成されます。

RW

6 ループバックで無視される SKP OS。このビットが 1b に設定されている場合、 SKPOS はループバックマスターによって送信されません。 send_modified_compliance パターンが 0b に設定されている場合このビットは無視されます。

RW

15:7 予約済み RO






PG054 2013 年 12 月 18 日


ループバックステータスレジスタ (オフセット 0Ch)

ループバックステータスレジスタはザイリンクス定義のループバックパラメーターの情報を提供します。表 3-35 はそのビット位置と定義をまとめています。

ループバックエラーカウントレジスタ 1 (オフセット 10h)

ザイリンクス定義のループバック制御テストでテストされているように、物理レーン 0 から 3 のエラーカウントをループバックエラーカウントレジスタ 1 は提示します。レーンがループバックでテストされなかった場合、そのレーンのエラーカウントはゼロとレポートされます。そのレーンがコンフィギュレーションされているポートの一部ではない、または反対側のレシーバーが検出されなかった可能性があります。表 3-36 はそのビット位置と定義をまとめています。

表 3‐35 :ループバックステータスレジスタ


0 ループバックスレーブ。デバイスがループバックスレーブモードにある場合は、このビットはハードウェアによって設定されます。このビットが 1b に設定されている場合、ループバック開始ビットを 1b に設定することはできません。

RO

1 ループバックスレーブエラー。ループバックが 1b に設定され、「Loopback.Active」の100ms 以内にあるときにマスターが TS1 を受信しない場合、このビットはループバックマスターハードウェアによって設定されます。ループバック強制ビットが1b に設定されている場合、このビットが 1b に設定されることはありません。ループバック開始ビットを 1b に設定すると、このビットが 0b になります。

RO

7:2 予約済み RO

15:8 ループバックのテストループバック開始ビットが 1b に設定されている場合、このビットが 0b に設定されます。レーンでループバックテストが実行されていて、対応レーンの Loopback_Err_count_n が有効な場合、これらのビットは 1b に設定されます。

ビット位置レーン

8 レーン 0 テスト済み 9 レーン 1 テスト済み 10 レーン 2 テスト済み 11 レーン 3 テスト済み 12 レーン 4 テスト済み 13 レーン 5 テスト済み 14 レーン 6 テスト済み 15 レーン 7 テスト済み

RO


表 3‐36 :ループバックエラーカウントレジスタ 1


7:0 ループバックエラーカウント 0。これはレーン 0 のエラーカウントを示します。レーンに 8B/10B エラーまたはディスパリティエラーがある場合にエラーが発生したということになります。ループバック開始ビットを 1b に設定するとこのエラーカウントはクリアされ 0h になります。ループバックのテストが実行された後にのみこれは有効です。テストされたレーン 0 は 1b に設定されます。

RO


RO




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ループバックエラーカウントレジスタ 2 (オフセット 14h)

ザイリンクス定義のループバック制御テストでテストされているように、物理レーン 7 から 4 のエラーカウントをループバックエラーカウントレジスタ 2 は提示します。レーンがループバックでテストされなかった場合、そのレーンのエラーカウントはゼロとレポートされます。そのレーンがコンフィギュレーションされているポートの一部ではない、または反対側のレシーバーが検出されなかった可能性があります。表 3-37 はそのビット位置と定義をまとめています。

アドバンスエラーレポート (AER) 機能

『PCI Express Base Specification rev. 2.1』 [参照 2]で定義されているように、このコアはアドバンスエラーレポート (AER) 機能構造をインプリメントします。この仕様で規定されているオプションのビットはすべてサポートされています。複数ヘッダーログはサポートされていません。

AER がイネーブルになっていると、『PCI Express Base Specification rev. 2.1』で説明されている方法でコアは該当コンフィギュレーション空間ビットを設定し、また該当エラーメッセージを送信して、エラーコンディションに応答します。

AER がイネーブルになっている場合の追加信号要件については、 116 ページの「AER 要件」を参照してください。


RO


RO

表 3‐37 :ループバックエラーカウントレジスタ 2



RO


RO


RO


RO

表 3‐36 :ループバックエラーカウントレジスタ 1 (続き)





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サイズ調整可能 BAR (RBAR) 機能

『PCI Express Base Specification rev. 2.1』で定義されているように、このコアはサイズ調整可能 BAR (RBAR) 機能構造をインプリメントします。統合ブロックの調整可能 BAR 機能についての詳細は、 116 ページの「サイズ変更可能な BAR のインプリメンテーションに関する情報 (エンドポイントのみ)」を参照してください。

ユーザーインプリメントのコンフィギュレーション空間

このコアを使用し、ユーザーがPCI コンフィギュレーション空間、 PCI Express 拡張コンフィギュレーション空間、またはその両方のレジスタをユーザーアプリケーションにオプションでインプリメントすることができます。ユーザーアプリケーションは、この空間内のすべてのアドレスに対しコンフィギュレーション完了を返す必要があります。この機能の使用およびカスタマイズ方法については、第 4 章「コアのカスタマイズおよび生成」を参照してください。

PCI コンフィギュレーション空間

PCI コンフィギュレーション空間の 0xA8 から 0xFF までのレジスタをインプリメントする場合、インプリメントしようとしているアドレス領域の開始アドレスはコア生成プロセス中に定義できます。

ユーザーアプリケーションは、ユーザー定義の開始アドレスから PCI コンフィギュレーション空間の終わり (0xFF) までのコンフィギュレーション読み出しおよび書き込みに対し完了をすべて生成します。この範囲内のインプリメントされていないレジスタに対するコンフィギュレーション読み出しはデータとして 0x00000000 の完了で応答し、コンフィギュレーション書き込みは完了で応答する必要があります。

たとえば、 0xC0 から 0xCF までのアドレス範囲をインプリメントするには、定義されているアドレス範囲はいくつかあり、アクセス次第で異なった処理をする必要があります。詳細については、表 3-38を参照してください。

PCI Express 拡張コンフィギュレーション空間

オプションでインプリメントできる PCI Express 拡張コンフィギュレーション空間の領域の開始アドレスは、ユーザーがコアでイネーブルにしている PCI Express 拡張機能によって異なります。

ユーザーインプリメントの PCI Express 拡張コンフィギュレーション空間の開始アドレスは、コアを生成およびカスタマイズするときにユーザーが選択できるようになっています。この空間はユーザーアプリケーションでインプリメントする必要があります。ユーザーアプリケーションは、ユーザーアプリケーションではインプリメントされていない選択範囲内のアドレスに、コンフィギュレーション読み出しの場合は 0x00000000 の CplD を生成し、コンフィギュレーション書き込みの場合は完了を生成する必要があります。

ユーザーは、コアによってインプリメントされた別の機能構造に続いてはいない開始アドレスでユーザーコンフィギュレーション空間をインプリメントするよう選択できます。その場合は、ユーザーがインプリメントしないと選択した領域へのコンフィギュレーションアクセスに対し、コアは 0x00000000 で完了を返します。表 3-39 はこのシナリオを詳しく説明しています。

表 3‐38 :例 : 0xC0 から 0xCF までのユーザーインプリメントの空間

コンフィギュレーション書き込みコンフィギュレーション読み出し

0x00 から 0xBF コアは自動的に応答コアは自動的に応答

0xC0 から 0xCF ユーザーアプリケーションは完了で応答ユーザーアプリケーションはレジスタの内容で応答

0xD0 から 0xFF ユーザーアプリケーションは完了で応答ユーザーアプリケーションは 0x00000000 で応答

表 3‐39 :例 : コンフィギュレーション空間のユーザー定義開始アドレス

コンフィギュレーション空間バイトアドレス

DSN 機能 100h - 108h

VSEC 機能 10Ch - 120h




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表 3-39 では、次の設定の PCI Express 拡張コンフィギュレーション空間のコンフィギュレーション例を説明しています。

• DSN 機能をイネーブル

• VSEC 機能をイネーブル

• ユーザーインプリメントの PCI Express 拡張コンフィギュレーション空間をイネーブル

• ユーザーインプリメントの PCI Express 拡張コンフィギュレーション空間の開始アドレスが 168h

このコンフィギュレーションでは、DSN 機能は 100h から 108h までのアドレスのレジスタを占め、VSEC 機能が 10Ch から 120hまでのレジスタを占めます。

残りの PCI Express 拡張コンフィギュレーション空間はアドレス 124h からインプリメントできるようになっています。この例の場合、 168h から始まるアドレス領域のレジスタがインプリメント用に選択されていました。 124h から 164h までのレジスタへのコンフィギュレーションアクセスに対し 0x00000000 でコアは完了を返します。また、表 3-39 では 168h から 47Ch までのレジスタのみがインプリメントされるケースを説明しています。このケースでは、480h から FFFh までのコンフィギュレーションアクセスに対し、ユーザーは 0x00000000 で完了を返します。

追加パケット処理要件

プロトコルに準拠していることを確認するため、このセクションで説明されているメカニズムをユーザーアプリケーションが管理する必要があります。コアではこの管理が自動的には行われないためです。

完了の生成

リモートデバイスによるメモリ読み出しまたは I/O 要求に対し、コアは完了を生成しません。ユーザーが『PCI Express BaseSpecification』 [参照 2]で規定されているルールに沿ってこうした完了を生成する必要があります。

ノンポステッド要求および完了の追跡

統合ブロックは、送信された I/O 要求またはメモリ読み出しで完了で応答する必要のあるものを追跡しません。ユーザーアプリケーションがこうした要求をタグ ID やほかの情報を使用して追跡する必要があります。

1 回のメモリ読み出しは複数の完了パケットで応答することが可能です。ユーザーアプリケーションは、要求されたデータがすべて受信されるまで、元のメモリ読み出しに関連付けられている完了をすべて受諾する必要があります。

『PCI Express Base Specification』の規定では、レシーバーとしてエンドポイントは無限完了フロー制御クレジットを送信します。後続の完了を受信するのに十分な空きがある場合にのみエンドポイントはメモリ読み出しおよび I/O 要求を送信できるということになっています。

統合ブロックは完了に対し受信バッファーに十分な空きがあるかどうかを追跡しません。代わりに、完了に対し一定量のバッファースペースを確保します。ユーザーアプリケーションは、完了応答を必要とする要求を送信できるかどうかを判断するため、このバッファースペースを確認しておく必要があります。詳細は、付録 C 「受信される完了に対する受信バッファースペースの管理」を参照してください。

メッセージ TLP の処理

デフォルトでは、 7 Series FPGAs Integrated Block for PCI Express は AXI4-Stream インターフェイスには受信されたメッセージを転送せず、 cfg_msg_* インターフェイスでメッセージの受信を知らせます。しかし、これらのメッセージを受信するには、こ

予約された拡張コンフィギュレーション空間

(コアは 0x00000000 で完了を返す)124h - 164h

ユーザーインプリメントの PCI Express 拡張コンフィギュレーション空間 168h - 47Ch

ユーザーインプリメントの予約された PCI Express 拡張コンフィギュレーション空間

(ユーザーアプリケーションは 0x00000000 で完了を返す)480h - FFFh

表 3‐39 :例 : コンフィギュレーション空間のユーザー定義開始アドレス (続き)

コンフィギュレーション空間バイトアドレス




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のインターフェイスでメッセージの受信通知だけでなく Vivado IDE を使用してコアをカスタマイズする際にこの機能をイネーブルにします。

ルートポートコンフィギュレーション

スロット電源制限設定メッセージなど内部生成されたメッセージは AXI4-Stream インターフェイスから送信できるのですが、PCI Express ルートコンプレックスのルートポートは、これらのメッセージを PCI Express リンクでは送信しません。ルートポートコンフィギュレーションでの統合ブロックにより検出されるエラーでエラーメッセージを送信する可能性のあるものは、このため、 cfg_msg_* インターフェイスでユーザーアプリケーションに送信されます。

ルートポートコンフィギュレーションでは、コアはまた受信されたメッセージをデコードし、それをこのインターフェイスを介してユーザーアプリケーションに送信します。ルートポートとしてコンフィギュレーションされている場合、統合ブロックは受信されたメッセージと、 cfg_msg_received 信号をアサートすることによって内部検出されたエラーコンディションを区別します。

ユーザーエラーコンディションのレポート

ユーザーアプリケーションは、コアインターフェイスで専用エラー信号を使用し完了処理を行っている間に発生するエラーをレポートする必要があり、またコアにエラーを通知する前にデバイス電源ステートを監視する必要があります。デバイスが D0以外のステートにプログラムされている間に、ユーザーアプリケーションが完了タイムアウトなどのエラーを検出する場合、デバイスが D0 ステートに再びプログラムされる前に、ユーザーアプリケーションはそのエラーを知らせます。

ユーザーアプリケーションがエラーを通知した後、コアは PCI Express リンクでエラーをレポートし、またコンフィギュレーション空間で該当するステータスビットを設定します。ステータスビットは該当するコンフィギュレーション空間レジスタで設定する必要があるため、ユーザーアプリケーションは送信インターフェイスでエラーレポートパケットを生成することはできません。送信されるエラーレポートパケットのタイプは、エラーがポステッドまたはノンポステッド要求に起因するものなのか、また AER がイネーブルになっているかどうかによって異なります。デバイス制御エラーレポートビットおよびステータス SERR イネーブルビット、 AER マスクビット (AER がイネーブルの場合) を使用してイネーブルになっている場合、ユーザーレポートのポステッドエラーがあると、ルートコンプレックスにメッセージパケットが送信されます。ユーザーレポートのノンポステッドエラーがあると、そのエラーが勧告としての非致命的エラーと見なされなければ、不成功 (non-successful)のステータスの完了パケットがルートコンプレックスに送信されます。 AER がイネーブルになっている (AER マスクビットによりイネーブルになっている ) 場合、ユーザーレポートのノンポステッドエラーがあるとメッセージパケットも送信されます。勧告としての非致命的エラーの詳細は、『PCI Express Base Specification』の第 6 章を参照してください。ノンポステッド要求のエラーがあると、ルートコンプレックスへのメッセージ、またはステータスが不成功となっている完了パケットが元の要求者に送信されます。

エラータイプ

ユーザーアプリケーションは、33 ページの表 2-19で定義されている信号を使用し、さまざまなタイプのエラーを出力します。

• エンドツーエンド CRC ECRC エラー

• サポートされない要求エラー

• 完了タイムアウトエラー

• 予期しない完了エラー

• 完了者中断エラー

• 訂正可能なエラー

• アトミック送信ブロックエラー

• マルチキャストブロックエラー

• 訂正可能な内部エラー

• 不正構成エラー

• ポイズンドエラー

• 訂正不可能な内部エラー




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同じ受信パケットで複数のエラーを検出することが可能です。たとえば、同じパケットがサポートされない要求で、それにECRC エラーがあるということがあります。この状態が発生した場合、エラーは 1 つだけレポートされます。ユーザーレポートのエラーの重要度はすべて同じであるため、ユーザーアプリケーションデザインはどのエラーをレポートするか判断することができます。 cfg_err_posted 信号に適切なエラーレポート信号を併せ、どのタイプのエラーレポートパケットが送信されるかがわかります。ユーザーアプリケーションが送信できるのはクロックサイクルごとに 1 エラーだけです。図 3-63、図 3-64、図 3-65、表 3-40、表 3-41 を参照してください。

ユーザーアプリケーションは、 cfg_err_ インターフェイスでエラーがレポートされる前に、デバイスが D0 電源ステートになっていることを確認する必要があります。これは、 PMCSR 電源ステート (cfg_pmcsr_pme_powerstate[1:0]) が 2'b00 に設定されていることをチェックすることで確認できます。この電源ステートが 2'b00 (コアがD0 電力ステート以外のステートになっている ) に設定されていて、 PME_EN の cfg_pmcsr_pme_en がアサートされている (1'b1) 場合、ユーザーは cfg_pm_wake をアサートし、ルートが PMCSR 電源ステートビットを 2'b00 に設定するまで待機することができます。電源ステート (cfg_pmcsr_pme_powerstate) が 2'b00 ではなく、 PME_EN の cfg_pmcsr_pme_en がディアサートされている (1'b0) 場合、ユーザーはルートが電源ステートを 2'b00 に設定するのを待つ必要があります。

表 3‐40 :ユーザーレポートのエラー信号

ユーザーレポートエラー内部的な起因 AER がイネーブル操作

None None どちらでも構わない

処置なし

cfg_err_ur &&

cfg_err_posted = 0

RX :

• Bar なし (NP TLP) • TLP のロック

• タイプ 1 コンフィギュレーション

• PM モードでの非完了TLP

• 害のある TLP

いいえステータスがサポートされない要求の完了が送信される。

はい

ステータスがサポートされない要求の完了が送信される。イネーブルの場合は、訂正可能なエラーメッセージが送信される。

cfg_err_ur&&

cfg_err_posted = 1

RX :

• Bar なし (ポステッド )TLP

• TLP のロック (ポステッド )

• PM モードでのポステッド TLP

いいえイネーブルの場合は、非致命的エラーメッセージが送信される。

はいAER の重要度レジスタ次第で、非致命的または致命的エラーメッセージが送信される。

cfg_err_cpl_abort&&

cfg_err_posted = 0害のある TLP

いいえ

ステータスが完了者中断要求の完了が送信される。イネーブルの場合は、非致命的エラーメッセージが送信される。

はい

ステータスが完了者中断要求の完了が送信される。イネーブルの場合は、訂正可能なエラーメッセージが送信される。

cfg_err_cpl_abort&&

cfg_err_posted = 1ECRC エラー

いいえ

ステータスが完了者中断要求の完了が送信される。イネーブルの場合は、非致命的エラーメッセージが送信される。


cfg_err_cpl_timeout&&

cfg_err_no_recovery = 0害のある TLP

いいえなし (勧告としての非致命的エラーとみなされる )

はいイネーブルの場合は、訂正可能なエラーメッセージが送信される。




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cfg_err_cpl_timeout&&

cfg_err_no_recovery = 1ECRC エラー



cfg_err_ecrc ECRC エラー



cfg_err_corRX :

• PLM MGT エラー

• TO 中継

• 中継繰り越し

• 不良な DLLP• 不正 TLP (crc/seq#)• ヘッダーログオー

バーフロー (1)

どちらでも構わない

イネーブルの場合は、訂正可能なエラーメッセージが送信される。

cfg_err_internal_cor はい

cfg_err_cpl_unexpect 害のある TLP



cfg_err_atomic_egress_blocked 害のある TLP



cfg_err_malformed

RX :

• 範囲外の ACK/NAK• 不正な TLP• バッファーオーバー

フロー

• FC エラー

いいえイネーブルの場合は、致命的エラーメッセージが送信される。


cfg_err_mc_blocked ECRC エラー



cfg_err_poisoned&&

cfg_err_no_recovery = 0害のある TLP



表 3‐40 :ユーザーレポートのエラー信号 (続き)





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ノンポステッド要求でエラーが検出されるたびに、ユーザーアプリケーションは cfg_err_posted をディアサートし、エラーがレポートされたのと同じクロックサイクルで cfg_err_tlp_cpl_header[47:0] のヘッダー情報を提供します (図 3-63 を参照)。ステータスが不成功の必須完了を構成するにはこの追加ヘッダー情報が必要です。cfg_err_posted のアサートまたはディアサートのタイミングについては、このセクションの後半で説明します。

ポステッド要求でエラーが検出された場合、ユーザーアプリケーションは cfg_err_posted をアサートしますが、そうでない場合は同じプロトコルに従います。この結果、イネーブルの場合は非致命的エラーメッセージが送信されます (図 3-64 を参照)。

短時間で cfg_err_ur または cfg_err_cpl_abort でノンポステッドエラーが複数あった場合は、コアがそれらをすべてバッファー化できない可能性があります。その場合は、 cfg_err_cpl_rdy がディアサートされ、同じサイクルでこれらのタイプのエラーを通知するのをユーザーは停止する必要があります。 cfg_err_cpl_rdy が再度アサートされるまで、ユーザーはこれらのタイプのエラーの通知を再開することはできません (図 3-65 を参照)。

コアのエラーメッセージ生成機能はルートコンプレックスによってディスエーブルにできます。これはエンドポイントコアのデバイス制御レジスタおよび PCI コマンドレジスタへのコンフィギュレーション書き込みを実行し、該当するビットを 0 にすることでディスエーブルにできます。これらのレジスタの詳細は、『PCI Express Base Specification』 [参照 2]の第 7 章を参照してください。しかし、これらのメッセージがディスエーブルになっているかどうかにかかわらず、エラーレポートのステータスビットは常にコンフィギュレーション空間で設定されます。

AER がイネーブルになっている場合、ルートコンプレックスは、エンドポイントコアで生成されるエラーメッセージの機能およびタイプに関して、AER 機能構造で重要度およびマスクレジスタを設定することで細かく制御します。これらのレジスタの詳細は、『PCI Express Base Specification rev. 2.1』の第 7 章を参照してください。

cfg_err_poisoned&&

cfg_err_no_recovery = 1ECRC エラー



注記 :1. AER がイネーブルの場合のみ

表 3‐41 :ユーザーアプリケーションで受信した TLP のエラーコンディション

受信

TLP タ

イプ

エラーコンディションエラー条件付け信号ステータス

サポートされな

い要求 (cfg_err_ur)

完了中止 (cfg_err_cpl_

abort)

訂正可能

なエラー (cfg_err_cor)

ECRC エラー (cfg_err_ecrc)

予期しない完了 (cfg_err_cpl_unexpect)

駆動値 (cfg_err_posted)

駆動データ (cfg_err_tlp_

cpl header[47:0])

メモリ

書き込み3 X 該当なし 3 X 1 なし

メモリ

読み出し3 3 該当なし 3 X 0 あり

I/O 3 3 該当なし 3 X 0 あり

コンプリー

ション要求X X 該当なし 3 3 1 なし

注記 :1. TLP タイプに対し可能なエラーコンディションにはチェックマークが印されています。たとえば、エラーが検出された場合、メモリ書き

込み TLP に対してはサポートされない要求または ECRC エラーをユーザーは送信することができます。TLP タイプに対し無効なエラーコンディションには X が印されています。たとえば、メモリ書き込み TLP に対しては完了中止応答を送信することができません。

表 3‐40 :ユーザーレポートのエラー信号 (続き)





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図 3‐63 : ノンポステッド TLP に対するサポートされない要求


図 3‐64 :ポステッド TLP に対するサポートされない要求

user_clk_out

cfg_err_cpl_rdy

cfg_err_tlp_cpl_header[47:0]

cfg_err_ur

cfg_err_posted

cfg_err_locked

cfg_dcommand[3]

tx_data[63:0]* Cpl UR

Completion with Status Unsupported Request sent on link

* Internal signal not appearing on User Interface

user_clk_out

cfg_err_cpl_rdy

cfg_err_ur

cfg_err_posted

cfg_dcommand[1]

tx_data[63:0]* Message

Non-Fatal Error Message sent on link





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完了タイムアウト

統合ブロックコアは完了タイマーをインプリメントしません。このため、ユーザーアプリケーションが保留中のノンポステッド要求が 1 つの完了に対して待機している時間を把握し、それに沿ってタイムアウトを出力する必要があります。コアにはこうしたタイムアウトがいつ発生したか判断する術がないため、期限切れ要求に対する完了をフィルターしません。

要求がタイムアウトになると、ユーザーアプリケーションは cfg_err_cpl_timeout をアサートする必要があり、エラーメッセージがルートコンプレックスに送信されます。要求がタイムアウトした後に完了を受信した場合、ユーザーアプリケーションはそれを予期しない完了として処理する必要があります。

予期しない完了

コアは、完了の要求者 ID がコンフィギュレーション空間でプログラムされているエンドポイント ID と異なる場合、予期しない完了を自動的にレポートします。こうした完了はユーザーアプリケーションには渡されません。現在のバージョンのコアは、予期しない完了を勧告としての非致命的エラー (ANFE) とみなし、メッセージは送信されません。

コンプリーターの中断

ユーザーアプリケーションが受信するノンポステッド要求への応答として標準完了を送信できない場合、ユーザーアプリケーションは cfg_err_cpl_abort を出力する必要があります。 cfg_err_tlp_cpl_header[47:0] のノンポステッドおよび該当要求情報を示すため、同時に cfg_err_posted 信号を 1 に設定することもできます。これでステータスが不成功の完了が元の要求者に送信されますが、エラーメッセージは送信されません。レガシモードで、 cfg_err_locked 信号が 0 (エラーが発生しているトランザクションがロックされたトランザクションであることを示す) に設定されている場合、ステータスが不成功の完了のロックが送信されます。 cfg_err_posted 信号が 0 (ポステッドトランザクションであることを示す) に設定されている場合、完了は送信されませんが、非致命的エラーメッセージが送信されます (イネーブルの場合)。


ユーザーアプリケーションがサポートしないまたは認識しない要求を受信した場合、ユーザーアプリケーションはサポートされない要求であることを知らせるため cfg_err_ur をアサートする必要があります。また、そのパケットがポステッドであるかノンポステッドであるかにより、 cfg_err_posted 信号をアサートまたはディアサートする必要があります。パケットがポステッドの場合は非致命的エラーメッセージが送信され (イネーブルの場合)、ノンポステッドの場合はステータスが不成功の完了が元の要求者に送信されます。レガシモードで、 cfg_err_locked 信号が 0 (エラーが発生しているトランザクションがロックされたトランザクションであることを示す) に設定されている場合、ステータスがサポートされない要求の完了のロックが送信されます。

サポートされない要求のコンディションは次のようないくつかの理由で発生します。


図 3‐65 : ロックされたノンポステッド TLP に対するサポートされない要求のロック

user_clk_out

cfg_err_cpl_rdy

cfg_err_tlp_cpl_header[47:0]

cfg_err_ur

cfg_err_posted

cfg_err_locked

cfg_dcommand[3]

tx_data[63:0]* Cpl UR

Completion with Status Unsupported Request sent on link





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• メモリ書き込みパケットがユーザーアプリケーションのプログラミングモデルに違反している。たとえば、ユーザーアプリケーションが 4KB のアドレス空間を割り当てているにもかかわらず、 3KB しか使用されておらず、パケットがその未使用部分を使用する。

注記 : この状態がノンポステッド要求で発生した場合、ユーザーアプリケーションはエラーをフラグするためcfg_err_cpl_abort を使用する必要があります。

• 入力パケットがユーザーアプリケーションではサポートされていないパケットタイプの場合。たとえば、メモリ専用デバイスへの I/O 要求など。

ECRC エラー

イネーブルに設定されている場合、コアは自動的に検証のため ECRC フィールドをチェックします。 ECRC エラーが検出されると、コンフィギュレーション空間で設定されている場合は、該当ステータスビットを設定することでコアは応答し、該当エラーメッセージが送信されます。

自動 ECRC チェックがディスエーブルになっていても、ユーザーアプリケーションは cfg_err_ecrc をアサートして ECRC エラーを通知できます。ユーザーアプリケーションは AER がディスエーブルになっていなければ cfg_err_ecrc をアサートできません。

AER 要件

ユーザーアプリケーションが cfg_err_* 入力の 1 つを使用してエラーを通知する場合 (cfg_err_ecrc_n など)、そのエラーの原因である TLP のヘッダーも記録する必要があります。ユーザーアプリケーションはエラーがレポートされているのと同じクロックサイクルで cfg_err_aer_headerlog[127:0] にヘッダー情報を提供しますが、cfg_err_aer_headerlog_set がアサートされるまでヘッダー情報を保持する必要があります。初のエラーポインターに対応する訂正不可能なエラーステータスレジスタビットがクリアになるまで、 cfg_err_aer_headerlog_set はアサートされたままになります (通常システムソフトウェアを介して行われます。詳細は『PCI Express Base Specification v2.1』 [参照 2]を参照してください。 )cfg_err_aer_headerlog_set が既にアサートされている場合は、ヘッダーは既に記録されています。図 3-66 はAER ヘッダーログについて説明しています。

サイズ変更可能な BAR のインプリメンテーションに関する情報 (エンドポイントのみ)

統合ブロックはサイズ調整可能な BAR を 6 つまでサポートできますが、このサイズ調整可能 BAR 機能レジスタ (0 から 5) のBAR インデックスフィールドは昇順になっている必要があります。たとえば、 BAR インデックス (0) が 4 に設定されている場合 (BAR[4] ポイントしている )、 BAR インデックス (1) は 5 に設定でき、 BAR インデックス (2 - 5) は使用できずディスエーブルになります。この例では、BAR[4] が 64 ビットの BAR である場合 (上位 32 ビットに BAR5 を使用)、BAR インデックス (1)は使用できません。

サイズ調整可能 BAR 機能の BAR サイズがプログラムされている場合、対応する BAR で前回プログラムされた値はクリアになり、その BAR で書き込み可能なビット数は新しいサイズを反映させるためすぐに変更されます。

エラー検出

『PCI Express Base Specification』では、PCIe ポートでチェックすべきエラーおよびオプションのチェック項目が多数規定されています。


図 3‐66 : AER ヘッダーログ

user_clk

cfg_err_<condition>

cfg_err_aer_headerlog[127:0]

cfg_err_aer_headerlog_set

H0H1H2[H3]

Cleared by Software

Header of TLP with Error




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必須のチェックの大部分 (オプションのチェックの一部も含む) は統合ブロックで実行されます。ただしインプリメントする必要があるものもあります。統合ブロックは受信された TLP にのみチェックを実行するため、送信 TLP のチェックはすべてユーザーが実行する必要があります。統合ブロックまたはユーザーによるエラーチェックの詳細は、表 3-42 にまとめられています。この表は、『PCI Express Base Specification』にあるチェック実行方法を説明するセクションに沿って大まかにですが整理されています。

表 3‐42 : エラーチェックのまとめ

PCI Express 仕様のセクション

必須/オプション

チェックがインプリメント

される場所

データペイロードのある TLP に対し実行されるチェック

TLP のデータペイロードが Max_Payload_Size を超えないこと。このルールに違反した場合、 TLP は不正に構成されていると判断される。

2.2.2 必須統合ブロック

TLP にデータが含まれる場合、データの実際の量は、長さフィールドの値に一致すること。このルールに違反した場合、TLP は不正に構成されていると判断される。


TLP ダイジェストに関して実行されるチェック

ダイジェストの有無が TD フィールドの設定を正しく反映していること。このルールに違反した場合、 TLP は不正に構成されていると判断される。


初または後の DW バイトイネーブル (1 DWORD = 32 ビット ) に対するチェック

• 長さが 1 DWORD を越える場合、初の DWORD バイトイネーブルは0000 にならない。

• 長さが 1 DWORD に等しい場合、後の DWORD バイトイネーブルは0000 になる。

• 長さが 1 DWORD を越える場合、初の DWORD バイトイネーブルは0000 にならない。

• 長さが 3 DWORD のパケット、または QWORD に揃えられていない 2DWORD パケットに対し、バイトイネーブルは不連続でない。

このルールに違反した場合、 TLP は不正に構成されていると判断される。

2.2.5 オプションユーザー

メモリ、 I/O、およびコンフィギュレーション要求に関するチェック

タグフィールド長が、現在のコンフィギュレーションに対して正しいこと。受信および送信されたメモリおよび I/O 要求に対し、タグフィールドをチェックする必要がある。

2.2.6.2 オプション統合ブロック

メモリ書き込み要求が、メモリ空間のアクセスが 4KB の境界を越えてしまうアドレスと長さの組み合わせを指定しない。このルールに違反した場合、TLP は不正に構成されていると判断される。メモリ読み出し要求の場合、このオプションのチェックは必要であれば FPGA ロジックにインプリメントする。

2.2.7 オプション統合ブロック

I/O 要求が次の制約に従っていること。

• TC[2:0] は 000b• Attr[1:0] は 00b• AT[1:0] は 00b • Length[9:0] は 00 0000 0001b• 後の DW BE[3:0] は 000bこのルールに違反した I/O 要求は、不正に構成された TLP として処理される。





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コンフィギュレーション要求が次の制約に従っていること。

• TC[2:0] は 000b• Attr[1:0] は 00b• AT[1:0] は 00b • Length[9:0] は 00 0000 0001b• 後の DW BE[3:0] は 000bこのルールに違反するコンフィギュレーション要求は不正に構成されたTLP として処理される。


コンフィギュレーション要求で有効なファンクション番号フィールドが指定されていること。


メッセージ要求のチェック

Assert_INTx/Deassert_INTx メッセージは、アップストリームポートのみから発行されること。このルールに違反する Assert_INTx/Deassert_INTx メッセージは不正に構成された TLP として処理される。


Assert_INTx/Deassert_INTx メッセージでは TC0 が使用されること。このルールに違反する Assert_INTx/Deassert_INTx メッセージは不正に構成されたTLP として処理される。

2.2.8.1 必須統合ブロック

パワーマネージメントメッセージでは TC0 が使用されること。このルールに違反するパワーマネージメントメッセージは不正に構成された TLP として処理される。


エラー通知メッセージでは TC0 が使用されること。このルールに違反するエラー通知メッセージは不正に構成された TLP として処理される。


アンロックメッセージでは TC0 が使用されること。このルールに違反するアンロックメッセージは不正に構成された TLP として処理される。


すべての Set_Slot_Power_Limit メッセージで TC0 が使用されること。このルールに違反するSet_Slot_Power_Limit メッセージは不正に構成された TLPとして処理される。


サポートされていないタイプ 0 のベンダー定義メッセージ。サポートされない要求として報告されます。

注記 :タイプ 1 のベンダー定義メッセージは無視される。

2.2.8.6 必須ユーザー

サポートされないメッセージ、つまり次のメッセージ以外のもの。

• サポートされているタイプ 0 のベンダー定義メッセージ (メッセージコードは 01111110)

• タイプ 1 のベンダー定義のメッセージ (メッセージコードは 01111111)• 無視されるメッセージ (メッセージコードは 01000000、 01000001、

01000011、 01000100、 01000101、 01000111、 01001000)サポートされない要求として報告されます。

2.2.8.6、 2.2.8.7 必須ユーザー

レイテンシ耐性レポートメッセージは TC0 を使用すること。このルールに違反するレイテンシ耐性レポートメッセージは不正に構成された TLP として処理される。

2.2.8.8 オプションユーザー

TLP 接頭部を含む TLP には基本 TLP ヘッダーが必要。このルールに違反した場合、この TLP は不正に構成された TLP として処理される。


表 3‐42 : エラーチェックのまとめ (続き)




される場所




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ローカルおよび End-to-End の TLP 接頭部の組み合わせを含む TLP で、すべてのローカル TLP の接頭部は End-to-End TLP の接頭部の先にくること。このルールに違反した場合、この TLP は不正に構成された TLP として処理される。


レシーバーでサポートされていないローカル TLP 接頭部のある TLP を受信するのはエラー。拡張 Fmt フィールドでサポートされるビットが設定されている場合、このルールに違反する TLP は不正に構成された TLP として処理される。


1 つの TLP の End-to-End 接頭部の大数は 4 であること。このルールに違反した場合、この TLP は不正に構成された TLP として処理される。


End-to-End TLP 接頭部のある TLP をこのタイプの接頭部をサポートしないレシーバーで受信するのはエラー。このルールに違反した場合、この TLPは不正に構成された TLP として処理される。


TLP 処理に関するチェック

拡張 Fmt フィールドでサポートされるビットが設定されている場合、Emt エンコーディングを使用する受信された TLP と受信されたタイプは、不正に構成された TLP として処理される。

2.3 オプションユーザー

Fmt[2] クリアがあり、未定義のタイプフィールドの値を使用する TLP は不正に構成された TLP として処理される。


受信された TLP は、必須およびインプリメントされたオプションの TLPフォーマットチェックをパスすること。このルールに違反した場合、 TLPは不正に構成されていると判断される。ユーザーは、適切な完了 TLP を生成すること。

2.3 必須統合ブロック

メモリ読み出し要求のロック (MRdLk) のリクエストにはペイロードを含めないこと。ペイロードのある MRdLk 要求は破棄し、 TLP が不正に構成されていることを知らせる必要がある。

2.3 必須ユーザー

データ (CplID) のある完了には 3DW ヘッダーがあること。 4DW ヘッダーのある CplID は破棄し、TLP が不正に構成されていることを知らせる必要がある。


I/O 要求に 3DW ヘッダーがあること。 4DW ヘッダーのある I/O 要求は破棄し、 TLP が不正に構成されていることを知らせる必要がある。

2.2.7 必須ユーザー

受信されたメモリ読み出しのバイトイネーブルルールに従っていること。そうでない場合は、 TLP が不正に構成されていることを知らせる必要がある。


要求処理のチェック

サポートされない要求のタイプは、サポートされない要求として報告されます。ユーザーは、適切な完了 TLP を生成すること。


デバイスのプログラムモデルに違反する要求。コンプリータの中断として報告されます。ユーザーは、適切な完了 TLP を生成すること。


デバイス特定のエラー条件により、処理できない要求は、コンプリータの中断として報告されます。ユーザーは、適切な完了 TLP を生成すること。


完了は Max_Payload_Size での許容量を越えたデータを含まないこと。このルールに違反した場合、この TLP は不正に構成された TLP として処理される。






される場所




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RCB 違反。 RCB 違反の完了は、不正に構成された TLP として処理される。 2.3.1.1 オプションユーザー

コンプリーション処理のチェック

予期しないコンプリーション 2.3.2 必須ユーザー

コンフィギュレーション要求以外の要求に対するリトライステータスのコンプリーション。不正に構成された TLP として処理される。


サポートされない要求または完了者中断で、完了のステータスが完了になっている。従来の PCI レポート機能を使用して報告される。


仮想チャネルメカニズムに関するチェック

VC 機能構造をサポートしない要求は TC0 でのみ動作すること。 TC1 からTC7 で受信された要求は通常どおりに処理され (エラーなし )、完了は要求が受信されたのと同じ TC で返す必要があります。


各 TLP に関連した TC は入力ポートでイネーブルになっている VC にマップされる。このルールに違反した場合、この TLP は不正に構成された TLP として処理される。


フロー制御のチェック

フロー制御の初期値が小値以上であること。違反した場合は、フロー制御プロトコルエラーとして報告される。デバイスおよびリンクの反対側の大ペイロードサイズ設定がどのようになっているかを把握する必要がある。


未使用のデータクレジットの累計が 2047 を越えないこと、未使用のヘッダークレジットは 127 を越えないこと。違反した場合は、フロー制御プロトコルエラーとして報告される。


初期化中に無制限クレジットが通知された場合、アップデートもすべて無制限であること。違反した場合は、フロー制御プロトコルエラーとして報告される。ヘッダーのみまたはデータのみが無制限として設定された場合にも適用される。


TLP で使用される VC はイネーブルであること。このルールに違反した場合、この TLP は不正に構成された TLP として処理される。


レシーバオーバーフロー『PCI Express Base Specification』では、 TLP の数がCREDITS_ALLOCATED を超えた場合に発生すると規定されている。


アップデート FCP は指定された間隔で送信されるようにスケジュールされていること。


データ整合性のチェック

スイッチで受信、転送されるメッセージの TD ビットの整合性。ECRC チェックのエラーはすべて報告される。

2.7.1 必須統合ブロック (1)

ポイズンド TLP の受信 2.7.2.2 必須ユーザー

コンプリーションタイムアウトのチェック

完了タイムアウトタイマーは 50µs 以上経過するまで無効にならないが、要求が 50ms 以内に完了しなければ無効になる。


LCRC およびシーケンス番号に関するチェック (TLP トランスミッター )

REPLAY_NUM が 11b から 00b になると、トランスミッタで(a) エラーが報告される (b) リンクを保持するために信号が物理層に送信される






される場所




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パワーマネージメント

コアは次のモードのパワーマネージメントをサポートします。

• アクティブステートパワーマネージメント (ASPM)

• プログラムされたパワーマネージメント (PPM)

PCI Express デザインの一部としてこれらのパワーマネージメント機能をインプリメントすると、 PCI Express の階層でシステム電力節約のため電力管理に関するメッセージがスムーズに交信できるようになります。電力管理メッセージ ID 機能はすべてインプリメントされています。次のセクションでは、上記のパワーマネージメントモードをサポートするためのユーザーロジック定義を説明します。

ASPM および PPM インプリメンテーションに関する追加情報については、『PCI Express Base Specification』 PCI[参照 2]を参照してください。

アクティブステートパワーマネージメント (ASPM)

アクティブステートパワーマネージメント (ASPM) の機能は、ユーザーロジック機能の観点からいえば自律していてトランスペアレントです。コアは ASPM に必要なコンディションをサポートしており、統合ブロックは ASPM L0 をサポートしています。

Ack または Nak DLLP のない TLP を含む再試行バッファーが、指定された大時間を越えて受信されている場合、トランスミッタで(a) エラーが報告される (b) 再生が開始される


受信された DLLP すべての CRC フィールドの値を計算結果と比較し、等しくなければ(a) DLLP は破損していると見なされ破棄される (b) エラーが報告される


AckNak_Seq_Num で指定されたシーケンス番号を、認識されない TLP のシーケンス番号および ACKD_SEQ の値と比較し、一致するものが見つからなければ(a) DLLP は破棄される (b) DLLP エラーが報告される


LCRC およびシーケンス番号に関するチェック (TLP レシーバー )

受信された TLP の LCRC フィールドを計算結果と比較し、等しくなければ(a) TLP は破損していると見なされ破棄される (b) エラーが報告される


TLP 終了フレームシンボルが EDB の場合、受信された TLP の LCRC フィールドを計算された結果の論理 NOT と比較し、一致しなければ(a) TLP は破損していると見なされ破棄される (b) エラーが報告される


TLP シーケンス番号を NEXT_RCV_SEQ に格納された値と比較し、等しくなければ、エラーが報告されます。


レシーバーエラーに関するチェック

実行ディスパリティを考慮した、受信された 8B/10B シンボルの検証。エラーはレシーバエラーとして報告される。


フレーミングエラー、シンボルロックの損失、レーンデスキューエラー、およびエラスティックバッファーのオーバーフロー /アンダーフローエラーはレシーバーエラーとして報告される。


注記 :1. カスタマイズ可能な ECRC チェックの設定次第で、統合ブロックは ECRC をチェックします。





される場所




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プログラムされたパワーマネージメント (PPM)

PCI Express の階層で大幅に電力を節約するため、コアはプログラムされたパワーマネージメント (PPM) に対し次のリンクステートをサポートしています。

• L0 : アクティブステート (データ交信ステート )

• L1 : レイテンシが高く、デイ電力のスタンドバイステート

• L3 : リンクオフステート

PPM プロトコルはダウンストリームコンポーネント /アップストリームポートによって開始されます。

PPM L0 ステート

L0 ステートは標準操作を表し、ユーザーロジックに対しトランスペアレントです。初期化および、プロトコルに基づいた PCIExpress リンクのトレーニングの後、コアは L0 (アクティブステート ) に達します。

PPM L1 ステート

コアから PPM L1 ステートへの遷移は次の順序で発生します。

1. 低電力の PPM L1 ステートへの遷移はアップストリームデバイスによって開始されます。PCI Express デバイスのパワーステートを D3-hot (サポートされていない場合は D1 または D2) にプログラミングすると遷移が開始します。

2. デバイスのパワーステートは cfg_pmcsr_powerstate[1:0] 出力を介してユーザーロジックに伝送されます。

3. この後、コアは s_axis_tx_tready をディアサートし、ユーザーロジックがユーザーインターフェイスで新たなトランザクションを開始しないように、ユーザーロジックをスロットル/中断させます。しかし、ユーザーインターフェイスでの保留トランザクションは完全に受信され、後で完了することができます。

このルールには例外が 2 つあります。

° コアがエンドポイントとしてコンフィギュレーションされていて、ユーザーコンフィギュレーション空間がイネーブルになっている場合。この状況では、 cfg_pmcsr_powerstate[1:0] が D0 以外の場合は、新しい要求 TLP を送信しないようにします。しかしユーザーコンフィギュレーション空間をターゲットにしたコンフィギュレーショントランザクションに完了を返すことは可能です。

° コアがルートポートとしてコンフィギュレーションされている場合。この状況で準拠を保つには、cfg_pmcsr_powerstate[1:0] が D0 以外の場合は新しい要求を送信しないようにします。

4. リンクが低電力 PPM L1 ステートに遷移するには、コアは該当パワーマネージメント DLLP をリンクパートナーと交信します。これはユーザーロジックにはトランスペアレントです。

5. ステップ 3 で説明されている例外を除き、デバイスのパワーステートが D0 以外になっている間は、すべてのユーザートランザクションが中断されます。

注記 :デバイスのパワーステートが D0 以外であることを確認した後、デバイスをD0 のパワーステートに戻すため、ユーザーロジックは cfg_pm_wake を介してアップストリームのリンクパートナーへの要求を開始します。アップストリームのリンクパートナーが、デバイスで PM_PME メッセージを生成できるようにデバイスをコンフィギュレーションしていない場合(cfg_pmcsr_pme_en = 0)、 cfg_pm_wake のアサートはコアで無視されます。

PPM L3 ステート

PCI Express のエンドポイントから PPM L3 ステートへの遷移は次の順序で発生します。

1. アップストリームのリンクパートナーから PME_Turn_Off メッセージを受信すると、コアは L23 準備完了のリンクステートへの遷移を交渉します。

2. PME_Turn_Off メッセージを受信すると、コアは cfg_to_turnoff を介してユーザーロジックとのハンドシェークを開始し (表 3-43 を参照)、ユーザーロジックから cfg_turnoff_ok の応答を期待します。

3. ハンドシェークが成功すると、パワーマネージメントをオフする承認メッセージ (PME-turnoff_ack) がコアによりアップストリームリンクパートナーに送信されます。




PG054 2013 年 12 月 18 日


4. コアはインターフェイスをすべて閉じ、物理層/データリンク層/ トランザクション層をディスエーブルにし、コアに対するパワーオフの準備を整えます。

このルールには例外が 2 つあります。

° コアがエンドポイントとしてコンフィギュレーションされていて、ユーザーコンフィギュレーション空間がイネーブルになっている場合。この状況では、 cfg_pmcsr_powerstate[1:0] が D0 以外の場合は、新しい要求 TLP を送信しないようにします。しかしユーザーコンフィギュレーション空間をターゲットにしたコンフィギュレーショントランザクションに完了を返すことは可能です。

° コアがルートポートとしてコンフィギュレーションされている場合。この状況で準拠を保つには、cfg_pmcsr_powerstate[1:0] が D0 以外の場合は新しい要求を送信しないようにします。

パワーダウン交渉は次の順番で行われます。

1. 電源とクロックがオフになる前に、ダウンストリームスイッチのルートコンプレックスまたはホットプラグコントローラーが PME_Turn_Off 通知メッセージを出力します。

2. コアがこの TLP を受信すると、ユーザーアプリケーションに cfg_to_turnoff をアサートし、 cfg_turnoff_ok 入力を受信し始めます。

3. cfg_to_turnoff のアサートをユーザーアプリケーションが検出すると、処理中のパケットを完了し、新しいパケットの生成を停止する必要があります。ユーザーアプリケーションがオフになる準備が整った後、コアに cfg_turnoff_ok をアサートします。 cfg_turnoff_ok のアサート後、ユーザーアプリケーションのオフが確約されます。

4. コアは cfg_turnoff_ok のアサートを検出すると、図 3-67 (64 ビット ) にあるように PME_TO_Ack を送信します。

割り込み要求の生成

注記 : このセクションは 7 Series FPGAs Integrated Block for PCI Express コアのエンドポイントコンフィギュレーションのみを対象にしています。

コアは割り込み要求をレガシ、メッセージ MSI、または MSI-X 割り込みとして送信します。 MSI 機能構造のメッセージ制御レジスタの MSI イネーブルビットおよび MSI-X 機能構造の MSI-X メッセージ制御レジスタの MSI-X イネーブルビットを使用してモードはプログラムされます。 MSI および MSI-X 機能構造の詳細については、『PCI Local Base Specification v3.0』 [参照 2]のセクション 6.8 を参照してください。

表 3‐43 :パワーマネージメントハンドシェーク信号


cfg_to_turnoff 出力パワーダウン要求 TLP がアップストリームデバイスから受信されるとアサートされます。アサート後、ユーザーが cfg_turnoff_ok をアサートするまで cfg_to_turnoff はアサートされた状態になります。

cfg_turnoff_ok 入力安全にパワーダウンできる状態になるとユーザーアプリケーションによりアサートされます。


図 3‐67 :パワーマネージメントハンドシェーク信号 (64 ビット )

user_clk_out

rx_data[63:0]*

cfg_to_turnoff

cfg_turnoff_ok

tx_data[63:0]*

PME_Turn_Off

PME_TO_ACK





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MSI イネーブルおよび MSI-X イネーブルビットのステートは cfg_interrupt_msienable 出力、 cfg_interrupt_msixeable 出力によりそれぞれ反映されます。表 3-44 は、コアの cfg_interrupt_msienable 出力および cfg_interrupt_msixenable 出力に基づいてプログラムされている割り込みモードを説明しています。

MSI 制御レジスタの MSI イネーブルビット、 MSI-X 制御レジスタの MSI-X イネーブルビット、 PCI コマンドレジスタの割り込みディスエーブルビットはルートコンプレックスによってプログラムされます。ユーザーアプリケーションがこれらのビットに対し直接に影響を与えることはありません。

コアの内部割り込みコントローラーはレガシ割り込みおよび MSI 割り込みのみを生成します。 MSI-X 割り込みはユーザーアプリケーションによって生成され、送信 AXI4-Stream インターフェイスで伝送される必要があります。 cfg_interrupt_msienableのステータスは、内部割り込みコントローラーにとって生成される割り込みのタイプを決定します。

MSI イネーブルビットが 1 に設定されている場合、コアはメモリ書き込み TLP を送信して MSI 要求を生成します。MSI イネーブルビットが 0 に設定されている場合、 PCI コマンドレジスタの割り込みディスエーブルビットが 0 に設定されている限り、コアはレガシ割り込みメッセージを生成します。

• cfg_command[10] = 0 : INTx 割り込みがイネーブル

• cfg_command[10] = 1 : INTx 割り込みがディスエーブル (コアにより要求はブロックされる )

• cfg_interrupt_msienable = 0 : レガシ割り込み

• cfg_interrupt_msienable = 1 : MSI

使用されている割り込みタイプに関わらず (レガシまたは MSI)、 cfg_interrupt および cfg_interrupt_rdy を介して割り込み要求は表 3-45 にあるように開始します。

ユーザーアプリケーションは 2 つある方法のいずれかの方法で割り込みを要求しますが、それぞれの方法は次のセクションで説明します。

レガシ割り込みモード

• 図 3-68 にあるように、割り込みをアサートするには、ユーザーアプリケーションはまず cfg_interrupt および cfg_interrupt_assert をアサートします。ユーザーアプリケーションは、表 3-46 にあるように cfg_interrupt_di[7:0] を使用して特定の割り込み (INTA) を選択する必要があります。

表 3‐44 :割り込みモード

cfg_interrupt_msixenable=0 cfg_interrupt_msixenable=1

cfg_interrupt_msienable=0

レガシ割り込み (INTx) モード。

cfg_interrupt は INTx メッセージのみを送信します。

MSI-X モード。送信 AXI4-Stream インターフェイスで MWr TLP を構成することで MSI-X 割り込みはユーザーにより生成される必要があります。 cfg_interrupt インターフェイスを使用しないでください。

cfg_interrupt インターフェイスはアクティブでINTx メッセージを送信しますが、そうしないでください。

cfg_interrupt_msienable=1

MSI モード。 cfg_interrupt インターフェイスは MSI 割り込み (MWr TLP) のみを送信します。

未定義。システムソフトウェアはこれを実行できません。しかし、 cfg_interrupt インターフェイスはアクティブで、選択をすれば MSI 割り込み (MWrTLP) を送信します。

表 3‐45 :割り込み信号


cfg_interrupt 入力割り込みを要求するためアサート。割り込みが出力されるまでアサートの状態にしておきます。

cfg_interrupt_rdy 出力コアが割り込み要求を受信したらアサートされます。




PG054 2013 年 12 月 18 日


• この後、コアは割り込みが受け入れられたことを示すため cfg_interrupt_rdy をアサートします。次のクロックサイクルで、ユーザーアプリケーションは cfg_interrupt をディアサートし、また PCI コマンドレジスタの割り込みディスエーブルビットが 0 に設定されている場合は、アサート割り込みメッセージ (Assert_INTA) をコアが送信します。

• 割り込みが実行されたことをユーザーアプリケーションが確認したら、その割り込みをディアサートするため cfg_interrupt_assert をディアサートしながら cfg_interrupt をアサートします。該当する割り込みは cfg_interrupt_di[7:0] により提示されます。

• この後、コアは割り込みがディアサートされたことを示すため cfg_interrupt_rdy をアサートします。次のクロックサイクルで、ユーザーアプリケーションは cfg_interrupt をディアサートし、コアがディアサート割り込みメッセージ(Deassert_INTA) を送信します。

MSI モード

• 図 3-68 にあるように、ユーザーアプリケーションはまず cfg_interrupt をアサートします。さらに、マルチベクター MSI がイネーブルになっている場合、ユーザーアプリケーションは cfg_interrupt_di[7:0] に値を供給します。

• 割り込みが受け入れられたことを知らせるためコアは cfg_interrupt_rdy をアサートし、 MSI メモリ書き込み TLP を送信します。次のクロックサイクルで、これ以上送信される割り込みがない場合は、ユーザーアプリケーションが cfg_interruptをディアサートします。

MSI 要求は 32 ビットまたは 64 ビットのアドレス指定可能なメモリ書き込み TLP です。アドレスは MSI 機能構造のメッセージアドレスおよびメッセージ上位アドレスフィールドからのもの、そしてペイロードはメッセージデータフィールドからの値です。これらの値は、 MSI 機能構造へのコンフィギュレーション書き込みにより、システムソフトウェアでプログラムされます。コアがマルチベクター MSI 用にコンフィギュレーションされている場合、複数メッセージイネーブルフィールドにゼロ以外の値をプログラムすることで、システムソフトウェアはマルチベクター MSI メッセージを許可することができます。

送信される MSI TLP のタイプ (32 ビットまたは 64 ビットのアドレス指定可能なもの) は、MSI 機能構造の上位アドレスフィールドの値によって変わります。デフォルトでは MSI メッセージは 32 ビットのアドレス指定可能なメモリ書き込み TLP として送信されます。上位アドレスレジスタにゼロ以外の値がシステムソフトウェアによってプログラムされている場合のみ、 MSIメッセージは 64 ビットのアドレス指定可能なメモリ書き込み TLP を使用します。


図 3‐68 :割り込み要求 : MSI およびレガシモード

表 3‐46 : レガシ割り込みのマッピング

cfg_interrupt_di[7:0] value レガシ割り込み

00h INTA

01h - FFh サポートなし

user_clk_out

cfg_interrupt_msienable

cfg_interrupt

cfg_interrupt_di

cfg_interrupt_assert

cfg_interrupt_rdy

cfg_interrupt_msienable

cfg_interrupt

cfg_interrupt_di

cfg_interrupt_rdy

INTA

01h




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マルチベクター MSI メッセージがイネーブルになっている場合、アップストリームに送信された MSI メッセージを区別するため、送信された MSI TLP それぞれのメッセージデータフィールドの下位ビットの 1 つまたは複数をユーザーアプリケーションが上書きすることができます。メッセージデータフィールドにあるユーザーアプリケーションで使用可能な下位ビット数は、 Vivado IDE で設定されている値、複数メッセージイネーブルフィールドの値、システムソフトウェアで設定されている値、 cfg_interrupt_mmenable[2:0] コア出力で使用できる値の中の、複数メッセージ対応フィールドの小さいほうの値によって決定されます。コアは cfg_interrupt_di[7:0] にあるビットをマスクしますが、これらは複数メッセージイネーブルを介してシステムソフトウェアによってコンフィギュレーションされません。

必要なプロセスを示したサンプルコードは次のとおりです。

// Value MSI_Vector_Num must be in range:0 £ MSI_Vector_Num £ (2^cfg_interrupt_mmenable)-1

if (cfg_interrupt_msienable) { // MSI Enabledif (cfg_interrupt_mmenable > 0) { // Multi-Vector MSI Enabledcfg_interrupt_di[7:0] = {Padding_0s, MSI_Vector_Num};

} else { // Single-Vector MSI Enabledcfg_interrupt_di[7:0] = Padding_0s;

}} else {

// Legacy Interrupts Enabled}

例 :

1. cfg_interrupt_mmenable[2:0] == 000b の場合、 1 つの MSI ベクターがイネーブルになります。そして cfg_interrupt_di[7:0] = 00h; です。

2. cfg_interrupt_mmenable[2:0] == 101b の場合、 32 個のMSI ベクターがイネーブルになります。そして cfg_interrupt_di[7:0] = {{000b}, {MSI_Vector#}};です。

MSI_Vector# が 5 ビット値ならば、 00000b £ MSI_Vector# £ 11111b となることが可能です。

ベクターごとのマスキングがイネーブルになっている場合は、送信されているべクターがマスクレジスタでマスクされていないことをまず確認する必要があります。コンフィギュレーションインターフェイスでこのレジスタを読み出すことでこの確認はできます (コアはマスクレジスタを確認しないため)。

MSI‐X モード

オプションでコアは MSI-X 機能構造をサポートします。 MSI-X ベクター表および MSI-X 保留ビットアレイはロジックの一部として BAR の開口部を使用してインプリメントする必要があります。

コアの cfg_interrupt_msixenable 出力がアサートされた場合、ユーザーアプリケーションは送信 AXI4-Stream インターフェイスで MSI-X 割り込みを構成し送信する必要があります。

リンクトレーニング : 2 レーン、 4 レーン、 8 レーンコンポーネント

2 レーン、 4 レーン、 8 レーンのコアは、『PCI Express Base Specification』 [参照 2]で規定されている大レーン幅未満で動作することが可能です。次のセクションで定義されているように、指定されている大レーン幅未満でコアが動作するケースが 2つあります。

リンクパートナーが少ないレーン数をサポートする場合

2 レーンコアが 1 レーンのみをインプリメントするデバイスに接続されている場合、このコアはレーン 0 を使用し、 1 レーンデバイスとしてトレインし動作します。

4 レーンコアが 1 レーンのみをインプリメントするデバイスに接続されている場合、図 3-69 にあるようにこのコアはレーン 0を使用し、1 レーンデバイスとしてトレインし動作します。同様に、4 レーンコアが 2 レーンデバイスに接続されている場合、このコアはレーン 0 および 1 を使用して 2 レーンデバイスとしてトレインし動作します。




PG054 2013 年 12 月 18 日


8 レーンコアが 4 レーンのみをインプリメントするデバイスに接続されている場合、このコアはレーン 0 から 3 を使用し、 4レーンデバイスとしてトレインし動作します。また、接続されているデバイスが 1 または 2 レーンのみをインプリメントする場合は、 8 レーンコアは 1 レーンまたは 2 レーンデバイスとしてトレインし動作します。

レーンにエラーが発生した場合

コアおよびリンクパートナーデバイスでサポートされている大レーン幅にトレイン後、リンクにエラーが発生すると、コアは回復を試み、可能であれば小さいレーン幅にトレインしようとします。レーン 0 にエラーが発生した場合、リンクは回復不可能となり失われます。レーン 1 から 7 のいずれか、またはすべてにエラーが発生した場合、リンクは回復モードになり、まだ動作しているレーンを使用して回復可能な大レーンを回復しようとします。

たとえば、8 レーンコアを使用する場合、レーン 1 が損失すると回復措置が取られレーン 0 で 1 レーン操作になりますが、レーン 6 が損失するとレーン 0 から 3 で 4 レーン操作になります。回復措置後、エラーの発生したレーンが再び動作可能な状態になると、コアは大きいリンク幅へと回復措置を取ろうとはしなくなります。値の大きいほうのリンク幅へ回復措置が取られるのは、リンクがダウンし初から再トレインを試行する場合のみです。

user_clk_out クロック出力は Vivado IDE で設定された固定周波数になります。リンクリカバリまたはトレーニングダウンが発生しても user_clk_out は周波数をシフトしません。

レーン反転

統合エンドポイントブロックは、限定的にレーン反転機能をサポートしているため、リンクパートナーに対するボードのデザインに柔軟性を提供しています。リンクパートナーは反転されたレーン番号でボードをレイアウトするよう選択でき、統合エンドポイントブロックはリンクトレインを継続し、通常どおりに動作します。レーン反転をサポートするコンフィギュレーションは x8 および x4 です (ダウンシフトモードを除く )。ダウンシフトとは、リンクパートナーそれぞれが異なるリンク幅機能を持っている場合に発生するリンク幅交渉プロセスを指します。リンク幅交渉の結果、リンクパートナーは 2 つのレーン幅のうち値の小さいほうに交渉を成立させます。表 3-47 には、ダウンシフトモードを含むさまざま組み合わせ、およびレーン反転サポートの有無がまとめられています。


図 3‐69 : 4 レーンから 1 レーンまでの 4 レーンエンドポイントブロックの動作

表 3‐47 : レーン反転サポート

エンドポイントブロックの可能な

レーン幅

交渉されたレーン幅

レーン番号のマッピング(エンドポイントリンクパートナー )

レーン反転

サポートエンドポイントリンクパートナー

x8 x8 レーン 0 ...レーン 7 レーン 7 ...レーン 0 あり

x8 x4 レーン 0 ...レーン 3 レーン 7 ...レーン 4 なし (1)


x4 x4 レーン 0 ...レーン 3 レーン 3 ...レーン 0 あり


Lane 0 Lane 3Lane 2Lane 1

4-lane Downstream Port

Note: Shaded blocks indicate disabled lanes.



1-lane Downstream Port


4-lane Integrated Block 4-lane Integrated Block

Upstream DeviceUpstream Device




PG054 2013 年 12 月 18 日


ダイナミックリコンフィギュレーションポートインターフェイスの使用

ダイナミックリコンフィギュレーションポート (DRP) インターフェイスを使用すると、コアの一部としてインスタンシエートされている統合ブロックの FPGA コンフィギュレーションメモリビットへの読み出しおよび書き込みアクセスが可能です。これらのコンフィギュレーションメモリビットは、 PCIE_2_1 ライブラリエレメントの属性として表されます。

DRP インターフェイスはザイリンクスデバイスの多くの統合 IP ブロックの標準インターフェイスです。このインターフェイスがどのように FPGA コンフィギュレーションメモリと動作するのかについては、『『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)』 [参照 7]を参照してください。

DRP インターフェイスの書き込みおよび読み出し

このインターフェイスはプロセッサとの併用が容易な同期インターフェイスで、 1 つのアドレスバス (drp_addr) と、 PCIE_2_1ブロックへのコンフィギュレーションデータの読み出し (drp_do) 用および書き込み (DI) 用に別々のデータバスを備えています。イネーブル信号 (drp_en)、読み出し /書き込み信号 (drp_we)、および Ready/Valid 信号 (drp_rdy) は、読み出しと書き込み操作をインプリメントする制御信号であり、処理の完了やデータの有無を示します。図 3-70 は書き込みサイクルを、図 3-71 は読み出しサイクルを説明しています。

x2 x2 レーン 0 ...レーン 1 レーン 1...レーン 0 あり

x2 X1 レーン 0 ...レーン 1 レーン 1 なし (1)

注記 :1. レーンがボードレイアウトで反転され、ダウンシフトアダプタカードがエンドポイントとリンクパートナーの間に挿入され

ている場合、リンクパートナーのレーン 0 は接続されないままとなり (表 3-47 のレーンマッピングを参照)、リンクトレインしません。


図 3‐70 : DRP インターフェイス書き込みサイクル

表 3‐47 : レーン反転サポート (続き)

エンドポイントブロックの可能な

レーン幅

交渉されたレーン幅

レーン番号のマッピング(エンドポイントリンクパートナー )

レーン反転

サポートエンドポイントリンクパートナー

pcie_drp_clk

pcie_drp_en

pcie_drp_we

pcie_drp_addr[8:0]

pcie_drp_di[15:0]

pcie_drp_rdy

pcie_drp_do[15:0]

addr

data

data




PG054 2013 年 12 月 18 日


DRP インターフェイスに対するその他注意事項

DRP ポートを介して属性値をアップデートするのは、 sys_rst_n がアサートされていてコアがリセット状態の間のみにサポートされています。 sys_rst_n がディアサートされた状態で属性が即時アップデートされる場合は、コアの動作は定義されていません。 DRP ポートを介した属性の読み出しは sys_rst_n とは無関係です。

16 ビットを越える属性は 2 つの drp_daddr アドレスを占めます。たとえば、 BAR0[31:0] には属性の読み出しまたは書き込みに2 回アクセスが必要です。さらに、属性の中には 1 つの drp_daddr アドレスを共有するものがあります。アドレスを共有する属性が意図反して変更されないようにするには、読み出し・変更・書き込みのアプローチを利用してください。

デザインのほかの部分とアラインするようにこうした属性を設定する必要があるため、DRP を介して変更すべきではない属性は数多くあります。たとえば、ブロック RAM に接続されているパイプラインレジスタの実際の数を変更せずに、 PCIE_2_1 ブロックのメモリレイテンシ属性を変更すると、論理エラーが発生します。こうした属性は次のカテゴリに含まれています。

• DEV_CAP_MAX_PAYLOAD_SUPPORTED

• VC0_TX_LASTPACKET

• TL_TX_RAM_RADDR_LATENCY

• TL_TX_RAM_RDATA_LATENCY

• TL_TX_RAM_WRITE_LATENCY

• VC0_RX_LIMIT

• TL_RX_RAM_RADDR_LATENCY

• TL_RX_RAM_RDATA_LATENCY

• TL_RX_RAM_WRITE_LATENCY

DRP アドレスマップ

表 3-48 は、 PCIE_2_1 ライブラリエレメント属性の DRP アドレスマップを定義しています。一部の属性は BAR0 など 2 つのアドレスにまたがっています。さらに、一部のアドレスには複数の属性が含まれています。たとえば、アドレス 0x004 にはAER_CAP_NEXTPTR[11:0] および AER_CAP_ON の両方が含まれています。


図 3‐71 : DRP インターフェイス読み出しサイクル

表 3‐48 : PCIE_2_1 ライブラリエレメントの DRP アドレスマップ

制約名アドレス

drp_daddr[8:0]

データビット drp_di[15:0] または

drp_do[15:0]

AER_CAP_ECRC_CHECK_CAPABLE 0x000 [0]

AER_CAP_ECRC_GEN_CAPABLE 0x000 [1]

AER_CAP_ID[15:0] 0x001 [15:0]

pcie_drp_clk

pcie_drp_en

pcie_drp_we

pcie_drp_addr[8:0]

pcie_drp_di[15:0]

pcie_drp_rdy

pcie_drp_do[15:0]

addr

data




PG054 2013 年 12 月 18 日


AER_CAP_PERMIT_ROOTERR_UPDATE 0x002 [0]

AER_CAP_VERSION[3:0] 0x002 [4:1]

AER_BASE_PTR[11:0] 0x003 [11:0]

AER_CAP_NEXTPTR[11:0] 0x004 [11:0]

AER_CAP_ON 0x004 [12]

AER_CAP_OPTIONAL_ERR_SUPPORT[15:0] 0x005 [15:0]

AER_CAP_OPTIONAL_ERR_SUPPORT[23:16] 0x006 [7:0]

AER_CAP_MULTIHEADER 0x006 [8]

BAR0[15:0] 0x007 [15:0]

BAR0[31:16] 0x008 [15:0]

BAR1[15:0] 0x009 [15:0]

BAR1[31:16] 0x00a [15:0]

BAR2[15:0] 0x00b [15:0]

BAR2[31:16] 0x00c [15:0]

BAR3[15:0] 0x00d [15:0]

BAR3[31:16] 0x00e [15:0]

BAR4[15:0] 0x00f [15:0]

BAR4[31:16] 0x010 [15:0]

BAR5[15:0] 0x011 [15:0]

BAR5[31:16] 0x012 [15:0]

EXPANSION_ROM[15:0] 0x013 [15:0]

EXPANSION_ROM[31:16] 0x014 [15:0]

CAPABILITIES_PTR[7:0] 0x015 [7:0]

CARDBUS_CIS_POINTER[15:0] 0x016 [15:0]

CARDBUS_CIS_POINTER[31:16] 0x017 [15:0]

CLASS_CODE[15:0] 0x018 [15:0]

CLASS_CODE[23:16] 0x019 [7:0]

CMD_INTX_IMPLEMENTED 0x019 [8]

CPL_TIMEOUT_DISABLE_SUPPORTED 0x019 [9]

CPL_TIMEOUT_RANGES_SUPPORTED[3:0] 0x019 [13:10]

DEV_CAP2_ARI_FORWARDING_SUPPORTED 0x019 [14]

DEV_CAP2_ATOMICOP_ROUTING_SUPPORTED 0x019 [15]

DEV_CAP2_ATOMICOP32_COMPLETER_SUPPORTED 0x01a [0]

DEV_CAP2_ATOMICOP64_COMPLETER_SUPPORTED 0x01a [1]

DEV_CAP2_CAS128_COMPLETER_SUPPORTED 0x01a [2]

表 3‐48 : PCIE_2_1 ライブラリエレメントの DRP アドレスマップ (続き)


drp_daddr[8:0]


drp_do[15:0]




PG054 2013 年 12 月 18 日


DEV_CAP2_NO_RO_ENABLED_PRPR_PASSING 0x01a [3]

DEV_CAP2_LTR_MECHANISM_SUPPORTED 0x01a [4]

DEV_CAP2_TPH_COMPLETER_SUPPORTED[1:0] 0x01a [6:5]

DEV_CAP2_EXTENDED_FMT_FIELD_SUPPORTED 0x01a [7]

DEV_CAP2_ENDEND_TLP_PREFIX_SUPPORTED 0x01a [8]

DEV_CAP2_MAX_ENDEND_TLP_PREFIXES[1:0] 0x01a [10:9]

ENDEND_TLP_PREFIX_FORWARDING_SUPPORTED 0x01a [11]

DEV_CAP_ENABLE_SLOT_PWR_LIMIT_SCALE 0x01a [12]

DEV_CAP_ENABLE_SLOT_PWR_LIMIT_VALUE 0x01a [13]

DEV_CAP_ENDPOINT_L0S_LATENCY[2:0] 0x01b [2:0]

DEV_CAP_ENDPOINT_L1_LATENCY[2:0] 0x01b [5:3]

DEV_CAP_EXT_TAG_SUPPORTED 0x01b [6]

DEV_CAP_FUNCTION_LEVEL_RESET_CAPABLE 0x01b [7]

DEV_CAP_MAX_PAYLOAD_SUPPORTED[2:0] 0x01b [10:8]

DEV_CAP_PHANTOM_FUNCTIONS_SUPPORT[1:0] 0x01b [12:11]

DEV_CAP_ROLE_BASED_ERROR 0x01b [13]

DEV_CAP_RSVD_14_12[2:0] 0x01c [2:0]

DEV_CAP_RSVD_17_16[1:0] 0x01c [4:3]

DEV_CAP_RSVD_31_29[2:0] 0x01c [7:5]

DEV_CONTROL_AUX_POWER_SUPPORTED 0x01c [8]

DEV_CONTROL_EXT_TAG_DEFAULT 0x01c [9]

DSN_BASE_PTR[11:0] 0x01d [11:0]

DSN_CAP_ID[15:0] 0x01e [15:0]

DSN_CAP_NEXTPTR[11:0] 0x01f [11:0]

DSN_CAP_ON 0x01f [12]

DSN_CAP_VERSION[3:0] 0x020 [3:0]

EXT_CFG_CAP_PTR[5:0] 0x020 [9:4]

EXT_CFG_XP_CAP_PTR[9:0] 0x021 [9:0]

HEADER_TYPE[7:0] 0x022 [7:0]

INTERRUPT_PIN[7:0] 0x022 [15:8]

INTERRUPT_STAT_AUTO 0x023 [0]

IS_SWITCH 0x023 [1]

LAST_CONFIG_DWORD[9:0] 0x023 [11:2]

LINK_CAP_ASPM_SUPPORT[1:0] 0x023 [13:12]

LINK_CAP_CLOCK_POWER_MANAGEMENT 0x023 [14]



drp_daddr[8:0]


drp_do[15:0]




PG054 2013 年 12 月 18 日


LINK_CAP_DLL_LINK_ACTIVE_REPORTING_CAP 0x023 [15]

LINK_CAP_L0S_EXIT_LATENCY_COMCLK_GEN1[2:0] 0x024 [2:0]

LINK_CAP_L0S_EXIT_LATENCY_COMCLK_GEN2[2:0] 0x024 [5:3]

LINK_CAP_L0S_EXIT_LATENCY_GEN1[2:0] 0x024 [8:6]

LINK_CAP_L0S_EXIT_LATENCY_GEN2[2:0] 0x024 [11:9]

LINK_CAP_L1_EXIT_LATENCY_COMCLK_GEN1[2:0] 0x024 [14:12]

LINK_CAP_L1_EXIT_LATENCY_COMCLK_GEN2[2:0] 0x025 [2:0]

LINK_CAP_L1_EXIT_LATENCY_GEN1[2:0] 0x025 [5:3]

LINK_CAP_L1_EXIT_LATENCY_GEN2[2:0] 0x025 [8:6]

LINK_CAP_LINK_BANDWIDTH_NOTIFICATION_CAP 0x025 [9]

LINK_CAP_MAX_LINK_SPEED[3:0] 0x025 [13:10]

LINK_CAP_ASPM_OPTIONALITY 0x025 [14]

LINK_CAP_RSVD_23 0x025 [15]

LINK_CAP_SURPRISE_DOWN_ERROR_CAPABLE 0x026 [0]

LINK_CONTROL_RCB 0x026 [1]

LINK_CTRL2_DEEMPHASIS 0x026 [2]

LINK_CTRL2_HW_AUTONOMOUS_SPEED_DISABLE 0x026 [3]

LINK_CTRL2_TARGET_LINK_SPEED[3:0] 0x026 [7:4]

LINK_STATUS_SLOT_CLOCK_CONFIG 0x026 [8]

MPS_FORCE 0x026 [9]

MSI_BASE_PTR[7:0] 0x027 [7:0]

MSI_CAP_64_BIT_ADDR_CAPABLE 0x027 [8]

MSI_CAP_ID[7:0] 0x028 [7:0]

MSI_CAP_MULTIMSG_EXTENSION 0x028 [8]

MSI_CAP_MULTIMSGCAP[2:0] 0x028 [11:9]

MSI_CAP_NEXTPTR[7:0] 0x029 [7:0]

MSI_CAP_ON 0x029 [8]

MSI_CAP_PER_VECTOR_MASKING_CAPABLE 0x029 [9]

MSIX_BASE_PTR[7:0] 0x02a [7:0]

MSIX_CAP_ID[7:0] 0x02a [15:8]

MSIX_CAP_NEXTPTR[7:0] 0x02b [7:0]

MSIX_CAP_ON 0x02b [8]

MSIX_CAP_PBA_BIR[2:0] 0x02b [11:9]

MSIX_CAP_PBA_OFFSET[15:0] 0x02c [15:0]

MSIX_CAP_PBA_OFFSET[28:16] 0x02d [12:0]



drp_daddr[8:0]


drp_do[15:0]




PG054 2013 年 12 月 18 日


MSIX_CAP_TABLE_BIR[2:0] 0x02d [15:13]

MSIX_CAP_TABLE_OFFSET[15:0] 0x02e [15:0]

MSIX_CAP_TABLE_OFFSET[28:16] 0x02f [12:0]

MSIX_CAP_TABLE_SIZE[10:0] 0x030 [10:0]

PCIE_BASE_PTR[7:0] 0x031 [7:0]

PCIE_CAP_CAPABILITY_ID[7:0] 0x031 [15:8]

PCIE_CAP_CAPABILITY_VERSION[3:0] 0x032 [3:0]

PCIE_CAP_DEVICE_PORT_TYPE[3:0] 0x032 [7:4]

PCIE_CAP_NEXTPTR[7:0] 0x032 [15:8]

PCIE_CAP_ON 0x033 [0]

PCIE_CAP_RSVD_15_14[1:0] 0x033 [2:1]

PCIE_CAP_SLOT_IMPLEMENTED 0x033 [3]

PCIE_REVISION[3:0] 0x033 [7:4]

PM_BASE_PTR[7:0] 0x033 [15:8]

PM_CAP_AUXCURRENT[2:0] 0x034 [2:0]

PM_CAP_D1SUPPORT 0x034 [3]

PM_CAP_D2SUPPORT 0x034 [4]

PM_CAP_DSI 0x034 [5]

PM_CAP_ID[7:0] 0x034 [13:6]

PM_CAP_NEXTPTR[7:0] 0x035 [7:0]

PM_CAP_ON 0x035 [8]

PM_CAP_PME_CLOCK 0x035 [9]

PM_CAP_PMESUPPORT[4:0] 0x035 [14:10]

PM_CAP_RSVD_04 0x035 [15]

PM_CAP_VERSION[2:0] 0x036 [2:0]

PM_CSR_B2B3 0x036 [3]

PM_CSR_BPCCEN 0x036 [4]

PM_CSR_NOSOFTRST 0x036 [5]

PM_DATA_SCALE0[1:0] 0x036 [7:6]

PM_DATA_SCALE1[1:0] 0x036 [9:8]

PM_DATA_SCALE2[1:0] 0x036 [11:10]

PM_DATA_SCALE3[1:0] 0x036 [13:12]

PM_DATA_SCALE4[1:0] 0x036 [15:14]

PM_DATA_SCALE5[1:0] 0x037 [1:0]

PM_DATA_SCALE6[1:0] 0x037 [3:2]



drp_daddr[8:0]


drp_do[15:0]




PG054 2013 年 12 月 18 日


PM_DATA_SCALE7[1:0] 0x037 [5:4]

PM_DATA0[7:0] 0x037 [13:6]

PM_DATA1[7:0] 0x038 [7:0]

PM_DATA2[7:0] 0x038 [15:8]

PM_DATA3[7:0] 0x039 [7:0]

PM_DATA4[7:0] 0x039 [15:8]

PM_DATA5[7:0] 0x03a [7:0]

PM_DATA6[7:0] 0x03a [15:8]

PM_DATA7[7:0] 0x03b [7:0]

RBAR_BASE_PTR[11:0] 0x03c [11:0]

RBAR_CAP_NEXTPTR[11:0] 0x03d [11:0]

RBAR_CAP_ON 0x03d [12]

RBAR_CAP_ID[15:0] 0x03e [15:0]

RBAR_CAP_VERSION[3:0] 0x03f [3:0]

RBAR_NUM[2:0] 0x03f [6:4]

RBAR_CAP_SUP0[15:0] 0x040 [15:0]

RBAR_CAP_SUP0[31:16] 0x041 [15:0]

RBAR_CAP_SUP1[15:0] 0x042 [15:0]

RBAR_CAP_SUP1[31:16] 0x043 [15:0]

RBAR_CAP_SUP2[15:0] 0x044 [15:0]

RBAR_CAP_SUP2[31:16] 0x045 [15:0]

RBAR_CAP_SUP3[15:0] 0x046 [15:0]

RBAR_CAP_SUP3[31:16] 0x047 [15:0]

RBAR_CAP_SUP4[15:0] 0x048 [15:0]

RBAR_CAP_SUP4[31:16] 0x049 [15:0]

RBAR_CAP_SUP5[15:0] 0x04a [15:0]

RBAR_CAP_SUP5[31:16] 0x04b [15:0]

RBAR_CAP_INDEX0[2:0] 0x04c [2:0]





RBAR_CAP_INDEX5[2:0] 0x04d [2:0]

RBAR_CAP_CONTROL_ENCODEDBAR0[4:0] 0x04d [7:3]

RBAR_CAP_CONTROL_ENCODEDBAR1[4:0] 0x04d [12:8]



drp_daddr[8:0]


drp_do[15:0]




PG054 2013 年 12 月 18 日


RBAR_CAP_CONTROL_ENCODEDBAR2[4:0] 0x04e [4:0]



RBAR_CAP_CONTROL_ENCODEDBAR5[4:0] 0x04f [4:0]

ROOT_CAP_CRS_SW_VISIBILITY 0x04f [5]

SELECT_DLL_IF 0x04f [6]

SLOT_CAP_ATT_BUTTON_PRESENT 0x04f [7]

SLOT_CAP_ATT_INDICATOR_PRESENT 0x04f [8]

SLOT_CAP_ELEC_INTERLOCK_PRESENT 0x04f [9]

SLOT_CAP_HOTPLUG_CAPABLE 0x04f [10]

SLOT_CAP_HOTPLUG_SURPRISE 0x04f [11]

SLOT_CAP_MRL_SENSOR_PRESENT 0x04f [12]

SLOT_CAP_NO_CMD_COMPLETED_SUPPORT 0x04f [13]

SLOT_CAP_PHYSICAL_SLOT_NUM[12:0] 0x050 [12:0]

SLOT_CAP_POWER_CONTROLLER_PRESENT 0x050 [13]

SLOT_CAP_POWER_INDICATOR_PRESENT 0x050 [14]

SLOT_CAP_SLOT_POWER_LIMIT_SCALE[1:0] 0x051 [1:0]

SLOT_CAP_SLOT_POWER_LIMIT_VALUE[7:0] 0x051 [9:2]

SSL_MESSAGE_AUTO 0x051 [10]

VC_BASE_PTR[11:0] 0x052 [11:0]

VC_CAP_NEXTPTR[11:0] 0x053 [11:0]

VC_CAP_ON 0x053 [12]

VC_CAP_ID[15:0] 0x054 [15:0]

VC_CAP_REJECT_SNOOP_TRANSACTIONS 0x055 [0]

VSEC_BASE_PTR[11:0] 0x055 [12:1]

VSEC_CAP_HDR_ID[15:0] 0x056 [15:0]

VSEC_CAP_HDR_LENGTH[11:0] 0x057 [11:0]

VSEC_CAP_HDR_REVISION[3:0] 0x057 [15:12]

VSEC_CAP_ID[15:0] 0x058 [15:0]

VSEC_CAP_IS_LINK_VISIBLE 0x059 [0]

VSEC_CAP_NEXTPTR[11:0] 0x059 [12:1]

VSEC_CAP_ON 0x059 [13]

VSEC_CAP_VERSION[3:0] 0x05a [3:0]

USER_CLK_FREQ[2:0] 0x05a [6:4]

CRM_MODULE_RSTS[6:0] 0x05a [13:7]



drp_daddr[8:0]


drp_do[15:0]




PG054 2013 年 12 月 18 日


LL_ACK_TIMEOUT[14:0] 0x05b [14:0]

LL_ACK_TIMEOUT_EN 0x05b [15]

LL_ACK_TIMEOUT_FUNC[1:0] 0x05c [1:0]

LL_REPLAY_TIMEOUT[14:0] 0x05d [14:0]

LL_REPLAY_TIMEOUT_EN 0x05d [15]

LL_REPLAY_TIMEOUT_FUNC[1:0] 0x05e [1:0]

PM_ASPML0S_TIMEOUT[14:0] 0x05f [14:0]

PM_ASPML0S_TIMEOUT_EN 0x05f [15]

PM_ASPML0S_TIMEOUT_FUNC[1:0] 0x060 [1:0]

PM_ASPM_FASTEXIT 0x060 [2]

DISABLE_LANE_REVERSAL 0x060 [3]

DISABLE_SCRAMBLING 0x060 [4]

ENTER_RVRY_EI_L0 0x060 [5]

INFER_EI[4:0] 0x060 [10:6]

LINK_CAP_MAX_LINK_WIDTH[5:0] 0x061 [5:0]

LTSSM_MAX_LINK_WIDTH[5:0] 0x061 [11:6]

N_FTS_COMCLK_GEN1[7:0] 0x062 [7:0]

N_FTS_COMCLK_GEN2[7:0] 0x062 [15:8]

N_FTS_GEN1[7:0] 0x063 [7:0]

N_FTS_GEN2[7:0] 0x063 [15:8]

ALLOW_X8_GEN2 0x064 [0]

PL_AUTO_CONFIG[2:0] 0x064 [3:1]

PL_FAST_TRAIN 0x064 [4]

UPCONFIG_CAPABLE 0x064 [5]

UPSTREAM_FACING 0x064 [6]

EXIT_LOOPBACK_ON_EI 0x064 [7]

DNSTREAM_LINK_NUM[7:0] 0x064 [15:8]

DISABLE_ASPM_L1_TIMER 0x065 [0]

DISABLE_BAR_FILTERING 0x065 [1]

DISABLE_ID_CHECK 0x065 [2]

DISABLE_RX_TC_FILTER 0x065 [3]

DISABLE_RX_POISONED_RESP 0x065 [4]

ENABLE_MSG_ROUTE[10:0] 0x065 [15:5]

ENABLE_RX_TD_ECRC_TRIM 0x066 [0]

TL_RX_RAM_RADDR_LATENCY 0x066 [1]



drp_daddr[8:0]


drp_do[15:0]




PG054 2013 年 12 月 18 日


TL_RX_RAM_RDATA_LATENCY[1:0] 0x066 [3:2]

TL_RX_RAM_WRITE_LATENCY 0x066 [4]

TL_TFC_DISABLE 0x066 [5]

TL_TX_CHECKS_DISABLE 0x066 [6]

TL_RBYPASS 0x066 [7]

DISABLE_PPM_FILTER 0x066 [8]

DISABLE_LOCKED_FILTER 0x066 [9]

USE_RID_PINS 0x066 [10]

DISABLE_ERR_MSG 0x066 [11]

PM_MF 0x066 [12]

TL_TX_RAM_RADDR_LATENCY 0x066 [13]

TL_TX_RAM_RDATA_LATENCY[1:0] 0x066 [15:14]

TL_TX_RAM_WRITE_LATENCY 0x067 [0]

VC_CAP_VERSION[3:0] 0x067 [4:1]

VC0_CPL_INFINITE 0x067 [5]

VC0_RX_RAM_LIMIT[12:0] 0x068 [12:0]

VC0_TOTAL_CREDITS_CD[10:0] 0x069 [10:0]

VC0_TOTAL_CREDITS_CH[6:0] 0x06a [6:0]

VC0_TOTAL_CREDITS_NPH[6:0] 0x06a [13:7]

VC0_TOTAL_CREDITS_NPD[10:0] 0x06b [10:0]

VC0_TOTAL_CREDITS_PD[10:0] 0x06c [10:0]

VC0_TOTAL_CREDITS_PH[6:0] 0x06d [6:0]

VC0_TX_LASTPACKET[4:0] 0x06d [11:7]

RECRC_CHK[1:0] 0x06d [13:12]

RECRC_CHK_TRIM 0x06d [14]

TECRC_EP_INV 0x06d [15]

CFG_ECRC_ERR_CPLSTAT[1:0] 0x06e [1:0]

UR_INV_REQ 0x06e [2]

UR_PRS_RESPONSE 0x06e [3]

UR_ATOMIC 0x06e [4]

UR_CFG1 0x06e [5]

TRN_DW 0x06e [6]

TRN_NP_FC 0x06e [7]

USER_CLK2_DIV2 0x06e [8]

RP_AUTO_SPD[1:0] 0x06e [10:9]



drp_daddr[8:0]


drp_do[15:0]




PG054 2013 年 12 月 18 日


RP_AUTO_SPD_LOOPCNT[4:0] 0x06e [15:11]

TEST_MODE_PIN_CHAR 0x06f [0]

SPARE_BIT0 0x06f [1]









SPARE_BYTE0[7:0] 0x070 [7:0]

SPARE_BYTE1[7:0] 0x070 [15:8]

SPARE_BYTE2[7:0] 0x071 [7:0]

SPARE_BYTE3[7:0] 0x071 [15:8]

SPARE_WORD0[15:0] 0x072 [15:0]

SPARE_WORD0[31:16] 0x073 [15:0]

SPARE_WORD1[15:0] 0x074 [15:0]

SPARE_WORD1[31:16] 0x075 [15:0]

SPARE_WORD2[15:0] 0x076 [15:0]

SPARE_WORD2[31:16] 0x077 [15:0]

SPARE_WORD3[15:0] 0x078 [15:0]

SPARE_WORD3[31:16] 0x079 [15:0]



drp_daddr[8:0]


drp_do[15:0]




PG054 2013 年 12 月 18 日


タンデムコンフィギュレーション7 Series Integrated Block for PCIe ソリューションには、 PCI Express 仕様で規定されているタイミング要件を満たすため、さらにコンフィギュレーション方法が 2 つあります。 PCI Express には、システムの電源安定 (poor good) した後 100ms で PERST# をアサートし、また PCI Express ポートは PERST# がディアサートされた後 20ms 以内でリンクトレインができるように準備が完了している必要がある、と規定されています。これは「100ms ブートタイミング要件」と一般的に呼ばれます。この 2 つのコンフィギュレーション方法は、タンデム PROM、タンデム PCI Express (PCIe) とそれぞれ呼ばれています。これらのソリューションはこの具体的目標に特化してデザインされてます。ユーザーアプリケーションのダイナミックフィールドアップデートなどのほかのコンフィギュレーションの柔軟性が必要な場合は、タンデムコンフィギュレーションではなく一般的なパーシャルリコンフィギュレーションを使用するようにしてください。

タンデム PROM およびタンデム PCIe はどちらも 2 段階のコンフィギュレーション方法を採用します。タンデム PROM およびタンデム PCIe では、 PCI Express 操作に重要な 1 番目のコンフィギュレーションメモリセルはローカル PROM を使用して読み込まれます。これらのセルが読み込まれると、 1 番目のビットストリームの終わりに、 FPGA スタートアップコマンドがFPGA コンフィギュレーションコントローラーに出力されます。このパーシャルリコンフィギュレーションされた FPGA はこの 1 番目のビットストリームの内容でアクティブになります。1 番目のビットストリームには完全機能の PCI Express ポートが含まれていて、 2 番目のビットストリームが FPGA に読み込まれている間、 PCI Express 列挙中に受信されるトラフィックに応答します。 1 番目のビットストリームに含まれているものは、 PCI Express ハードブロック、ギガビットトランシーバー、ブロック RAM、クロッキングリソース、 FPGA ロジック、配線リソースで、 PCI Express ポート全体を機能させるのに必要なものです。 2 番目のビットストリームには、ユーザーアプリケーション、残りのクロッキングおよび I/O リソースが含まれ、基本的には残りの FPGA デザインが含まれています。 2 番目のビットストリームが読み込まれるメカニズムはタンデム PROM とタンデム PCIe とでは異なります。

このセクションでは、次について説明します。

• 「サポートデバイス」

• 「タンデムツールフローの概要」

• 「タンデム PROM」

• 「タンデム PCIe」

• 「ユーザーアプリケーションでのタンデムの使用」

• 「タンデムコンフィギュレーションの RTL デザイン」

• 「タンデムコンフィギュレーションの詳細」

• 「タンデム PROM/PCIe のリソース制限」

• 「PCIe リセットピンの移動」

• 「非プロジェクトフロー」

• 「タンデム IP コアのシミュレーション」

• 「タンデムコンフィギュレーションのビットストリーム読み込み時間の計算」




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サポートデバイス

7 Series Integrated Block for PCIe コアおよび Vivado ツールフローはザイリンクスリファレンスボードおよび特定のパーツ/パッケージの組み合わせをターゲットにしたインプリメンテーションをサポートします。

Vivado Design Suite 2013.4 では、タンデムコンフィギュレーションはプロダクションステータスの特定デバイスおよびパッケージに対してのみサポートされています。タンデムコンフィギュレーションは、表 3-49 にあるコンフィギュレーションをサポートしています。

タンデムツールフローの概要

タンデム PROM およびタンデム PCIe ソリューションは Vivado Design Suite でのみサポートされています。両方のソリューションのツールフローは次のようになっています。

1. 表 3-49 からさポートされているデバイスおよび、タンデム PROM またはタンデム PCIe のコンフィギュレーションを選択して、コアをカスタマイズします。

2. コアを生成します。

3. サンプルデザインを開き、それをインプリメントします。

4. プロジェクトでサンプルデザインからの IP および XDC を使用し、コアをインスタンシエートします。

5. デザインを合成し、インプリメント

6. ビットファイルおよび PROM ファイルを生成します。

タンデムフローの一部として、 PCIe コアロジック外部にあるエレメントの一部も 1 番目ビットストリームに含める必要があります。これは、コア生成中に生成される Tcl ファイルを使用してインプリメントされます。プロジェクトベースフロー全体を実行する場合、この Tcl ファイルはデザイン適化 (opt_design) の前に自動的に起動されます。このファイルは build_stage1.tclと呼ばれ、サンプルデザインの IP ソースディレクトリの下にあります。

<project_name>.srcs\sources_1\ip\<core_name>\<core_name>\source

デザインの階層が変更になってもクロッキングおよびリセット構造は変わらず同じであることが重要です。サンプルデザイン配布時と構造が変わっていなければ、 Tcl スクリプトは該当クロックおよびリセットネットを検索・検出し、それを 1 番目のブートロジックに追加します。

ビットストリーム生成の前に、create_bitstreams.tcl という Tcl ファイルが実行され、タンデムフローに必要なビットストリームオプションが設定されます。このファイルにも、 BPI や SPI などのフラッシュデバイスに対するオプション設定方法の例が含まれています。これらのオプションはユーザーファイルにコピーし保存することができます。 create_bitstreams.tcl は PCIe コアが再生成されると上書きされるため、変更しないでください。

表 3‐49 : タンデム PROM/PCIe がサポートされているコンフィギュレーション

HDL Verilog のみ

PCIe コンフィギュレーション全コンフィギュレーション ( 大 : X8Gen2)

ザイリンクスリファレンスボードサポート

Kintex®-7 FPGA 用 KC705 評価ボード Virtex®-7 FPGA 用 VC707 評価ボード

デバイスサポート

サポートされているパーツ/パッケージの組み合わせ

パーツ Package PCIe ロケーション

Status

XC7K325T すべてすべて Production

XC7VX485T すべてすべて (X1Y0 推奨)

Production






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重要 : 2013.3 より、create_bitstreams.tcl および build_stage1.tcl は変更しないでください。create_bitstreams.tcl ファイルには SPI とBPI 両方のコンフィギュレーションオプション設定方法例が含まれていますが、これらのサンプルはそれぞれのスクリプトまたはデザイン制約ファイルに含め、ビットストリーム生成前に実行する必要があります。

既知の問題 :タンデムコンフィギュレーションを使用するにはターゲット言語を Verilog に設定する必要があります。これはプロジェクト作成中に設定するか、または [Tools] → [Project Setting] → [General] をクリックして設定します。タンデム PROM またはタンデム PCIe が選択されたとき、前述の Tcl ファイルが表示されない場合は、ターゲット言語の設定を確認してください。

タンデムコンフィギュレーションは AXI stream バージョンのコアに対してのみサポートされており、 IP カタログを使用して生成する必要があります。 IP インテグレーターフローはまだサポートされていません。

タンデム PROM

タンデム PROM ソリューションは、 1 つのビットストリームを 2 つに分けますが、両方ともオンボードのローカルコンフィギュレーションメモリ (通常は PROM またはフラッシュデバイス) から読み込まれます。初のビットストリームはデザインの PCI Express 部分をコンフィギュレーションし、 2 番目のビットストリームは残りの FPGA をコンフィギュレーションします。図 3-72 にあるようにデザインは 2 段階に分かれているように見えますが、結果ファイルの BIT ファイルは 1 つだけで、これに 1 番目と 2 番目両方のビットストリームが含まれています。

タンデム PROM KC705 サンプルツールフロー

このセクションでは、 KC705 リファレンスボードをターゲットにした場合の Vivado ツールフローを初から後まで説明します。このフローの説明にあるパスおよびポインター名にはデフォルトのコンポーネント名である「pcie_7x_0」が使用されているものと想定します。

1. Vivado プロジェクトを作成する際に、表 3-49 にあるサポートされているパーツ/パッケージを選択し、 Vivado 統合設計環境 (IDE) 内でタンデムコンフィギュレーションをアクティベートします。ターゲット言語に Verilog が選択されていることを確認します。

2. Vivado IP カタログで [Standard Bus Interfaces] → [PCI Express] を展開し、 [7 Series Integrated Block for PCI Express] をダブルクリックして、 [Customize IP] ダイアログボックスを開きます。


図 3‐72 : タンデム PROM ビットストリームの読み込み手順




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3. [Customize IP] ダイアログボックスの [Basic] タブで次のようにオプションが選択されていることを確認します。

° [Silicon Revision] : [GES and Production]

注記 : タンデムコンフィギュレーションは GES (General Engineering Sample) およびプロダクションシリコンでのみサポートされています。

° [Tandem Configuration] : [Tandem PROM]


図 3‐73 : Vivado IP カタログ




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4. 追加の PCIe カスタマイズを実行し、 [OK] をクリックしてコアを生成します。

5. どの出力ファイルを設定するかを訪ねるポップアップが表示されたら、 [Generate] をクリックします。

6. [Sources] タブでコアを右クリックし、 [Open IP Example Design] を選択します。

Vivado の新しいインスタンスが開き、サンプルデザインが自動的に Vivado IDE に読み込まれます。

7. 合成およびインプリメンテーションを実行します。

Flow Navigator で [Run Implementation] をクリックします。合成を先に実行するには [OK] をクリックします。ツールフロー全体を通してデザインが実行され、タンデム PROM をサポートする完全に配線されたデザインが作成されます。

8. PROM またはフラッシュを設定します。

PROM またはフラッシュデバイスのビットストリームを生成するため設定します。詳細は、 154 ページの「デバイスのプログラム」を参照してください。

9. ビットストリームを生成します。

合成およびインプリメンテーションが完了したら、 Flow Navigator で [Generate Bitstream] をクリックします。タンデムコンフィギュレーションをサポートするビットストリームが runs ディレクトリに生成されます。たとえば、 ./pcie_7x_0_example.runs/impl/xilinx_pcie_2_2_ep_7x.bit に生成されます。

注記 : 1 番目と 2 番目のビットストリームを個別に生成するオプションがあります。このフローでは、テスト用に JTAG インターフェイスを使用して各段階のビットストリームを読み込むことができるようになっています。ビットストリームの生成に必要なコマンドがあります。このコマンドは create_bitstreams.tcl ファイルにあり、別の Tcl スクリプトファイルに


図 3‐74 : タンデム PROM




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追加したり、ビットストリームの書き込み段階の tcl.pre ファイルとして含めることができます。これは [Bitstream Settings]ダイアログボックスの tcl.pre 設定の中で指定できます。

set_property bitstream.config.tandem_writebitstream separate [current_design]

作成されるビットファイルの名前は xilinx_pcie_2_2_ep_7x_tandem1.bit および xilinx_pcie_2_2_ep_7x_tandem2.bit となります。

10. PROM ファイルを生成します。

コマンドラインで次のコマンドを実行し、 KC705 開発ボードでサポートされる PROM ファイルを作成します。

promgen -w -p mcs -spi -u 0x0 xilinx_pcie_2_2_ep_7x.bit

タンデム PROM のまとめ

タンデム PROM を使用することにより、 7 シリーズ FPGA デザインの PCIe 箇所をコンフィギュレーションするのに必要な時間を大幅に短縮することができます。7 Series Integrated Block for PCI Express コアがデザインの詳細の多くを管理するため、ユーザーはユーザーアプリケーションに集中することができます。

タンデム PCIe

タンデム PCIe はタンデム PROM と類似しています。1 番目のビットストリームで、PCI Express 操作に必要なコンフィギュレーションメモリセルのみが PROM から読み込まれます。 1 番目のビットストリームが読み込まれた後、 PCI Express ポートは列挙トラフィックに応答できるようになります。これに続いて、 2 番目のビットストリームが PCI Express リンクから送信されます。図 3-75 はビットストリームの読み込みフローを説明しています。

タンデム PCIe は、ツールフローおよびビットストリーム生成に関していえば、今使用されている標準モデルに類似しています。 2 つのビットストリームはビットストリーム生成が実行されると生成されます。ユーザーアプリケーションを表すビットファイル (2 番目のビットストリーム) が ICAP (Internal Access Configuration) ポートを使用して FPGA の残りの部分をコンフィギュレーションしている間、 1 番目のビットストリームのビットファイルは PROM に読み込まれます。

注記 : 2 番目のビットストリームのフィールドアップデート、つまり不変の 1 番目のビットストリームに対する複数のユーザーアプリケーションイメージには、パーシャルリコンフィギュレーションが必要ですが、このフローはまだサポートされていません。この機能が必要な場合は、ブラックボックスコンフィギュレーションおよび圧縮を使用し、標準パーシャルリコンフィギュレーションフローを使用してください。

タンデム PCIe KC705 サンプルツールフロー

このセクションでは、 KC705 リファレンスボードをターゲットにした場合の Vivado ツールフローを初から後まで説明します。このフローの説明にあるパスおよびポインター名にはデフォルトのコンポーネント名である「pcie_7x_0」が使用されているものと想定します。


図 3‐75 : タンデム PCIe ビットストリームの読み込み手順




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1. Vivado プロジェクトを作成する際に、表 3-49 にあるサポートされているパーツ/パッケージを選択し、 Vivado 統合設計環境 (IDE) 内でタンデムコンフィギュレーションをアクティベートします。ターゲット言語に Verilog が選択されていることを確認します。

2. Vivado IP カタログで [Standard Bus Interfaces] → [PCI Express] を展開し、 [7 Series Integrated Block for PCI Express] をダブルクリックして、 [Customize IP] ダイアログボックスを開きます。

3. [Customize IP] ダイアログボックスの [Basic] タブで次のようにオプションが選択されていることを確認します。

° [Silicon Revision] : [GES and Production]

注記 : タンデムコンフィギュレーションは GES (General Engineering Sample) およびプロダクションシリコンでのみサポートされています。

° [Tandem Configuration] : [Tandem PCIe]


図 3‐76 : Vivado IP カタログ




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4. タンデム PCIeのメモリの開口部を [BAR] タブで選択します。

° [BAR0] を選択します。

注記 :高速 PCIe コンフィギュレーション (FPC) モジュールでは 2 番目のビットストリームが BAR0 で受信されるものと想定しています。

° [Size Unit] : 128 バイトのメモリ


図 3‐77 : タンデム PCIe




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5. サンプルデザインのソフトウェアはベンダー ID およびデバイス ID を使用してデバイスに接続します。ベンダー ID は16'h10EE、デバイス ID は 16'h7024 である必要があります。 [ID] タブで次のように設定します。

° [Vendor ID] : 10EE

° [Device ID] : 7024

注記 :別のソリューションの場合はベンダー ID およびデバイス ID を変更し、新しい値に一致させるようソフトウェアをアップデートします。


図 3‐78 : [BAR] タブ




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6. 追加の PCIe カスタマイズを実行し、 [OK] をクリックしてコアを生成します。

コア生成後に Vivado IDE の [Sources] タブにコアの階層が表示されます。

7. [Sources] タブでコアを右クリックし、 [Open IP Example Design] を選択します。

Vivado の新しいインスタンスが開き、サンプルデザインプロジェクトが自動的に Vivado IDE に読み込まれます。

8. 合成およびインプリメンテーションを実行します。

Flow Navigator で [Run Implementation] をクリックします。合成を先に実行するには [OK] をクリックします。ツールフロー全体を通してデザインが実行され、タンデム PCIe をサポートする完全に配線されたデザインが作成されます。


図 3‐79 : [ID] タブ




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9. PROM またはフラッシュを設定します。

PROM またはフラッシュデバイスのビットストリームを生成するため設定します。詳細は、 154 ページの「デバイスのプログラム」を参照してください。

10. ビットストリームを生成します。

合成およびインプリメンテーションが完了したら、 Flow Navigator で [Generate Bitstream] をクリックします。次の 4 つのファイルが作成され、 runs ディレクトリに保存されます。

xilinx_pcie_2_2_ep_7x_tandem1.bit|xilinx_pcie_2_2_ep_7x_tandem2.bit|xilinx_pcie_2_2_ep_7x_tandem1.bin|xilinx_pcie_2_2_ep_7x_tandem2.bin

注記 : このフローでは、 JTAG インターフェイスを使用して各段階のビットストリーム (.bit) を読み込むことができるようになっています。 2 番目の BIN ファイルは 32 ビットワードにアラインされており、 PCIe インターフェイスを介して 2 番目のコンフィギュレーションを読み込むのに使用してください。

11. 1 番目の PROM ファイルを生成します。

コマンドラインで次のコマンドを実行し、 KC705 開発ボードでサポートされる PROM ファイルを作成します。

promgen -w -p mcs -spi -u 0x0 xilinx_pcie_2_2_ep_7x_tandem1.bit

PCI Express を使用した 2 番目の読み込み

サンプルのカーネルモードドライバーおよびユーザー空間のアプリケーションが IP とともに提供されています。ソフトウェアおよび資料の入手方法についてはザイリンクスアンサー 51950 を参照してください。 japan.xilinx.com/support/answers/51950.htm.

タンデム PCIe のまとめ

タンデム PCIe を使用することにより、 7 シリーズ FPGA デザインの PCIe 箇所をコンフィギュレーションするのに必要な時間を大幅に短縮でき、またビットストリームのフラッシュ格納要件を下げることができます。 7 Series Integrated Block for PCIExpress コアがデザインの詳細の多くを管理するため、ユーザーはユーザーアプリケーションに集中することができます。

ユーザーアプリケーションでのタンデムの使用

ユーザーデザインにタンデムフローを適用するには 2 つの方法があります。1 番目はコアとともに配布されるサンプルデザインを使用する方法です。 2 番目は、既存デザインに PCIe IP をインポートして、必要であればデザインの階層を変更する方法です。

どちらの方法を利用するにしても、タンデムソリューションに必要なサンプルのクロック供給構造、タイミング制約、および物理ブロック (Pblock) 制約を得るために PCIe サンプルデザインを作成する必要があります。

方法 1 – 既存 PCI Express サンプルデザインの使用

PCI Express コアでやらなければならないことという観点から見ると、これがも簡単な方法ですが、どのケースにも実現可能というわけではありません。このアプローチがデザイン構造上のニーズに見合う場合は、次の手順に従ってください。

1. サンプルデザインを作成します。

「タンデム PROM KC705 サンプルツールフロー」および「タンデム PCIe KC705 サンプルツールフロー」で説明されているようにサンプルデザインを生成します。

2. ユーザーアプリケーションを挿入します。


http://japan.xilinx.com/support/answers/51950.htm



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PIO サンプルデザインをユーザーデザインに置き換えます。 I/O およびグローバルクロッキングなどのグローバルおよび上位エレメントは、上位デザインに挿入するようにしてください。

3. create_bitstream.tcl ファイルから該当する SPI または BPI をコピーし、新しい Tcl ファイルに貼り付けます。

ビットストリーム生成前にこの Tcl ファイルが実行されるように Vivado 設定をアップデートします。

4. 通常通りにデザインをインプリメントします。

方法 2 – PCIe デザインを新しい Vivado プロジェクトに移行

方法 1 を利用することができない場合は、次の手順に従って PCIe コアおよび目的のタンデムフロー (PROM または PCIe) を新しいプロジェクトで使用します。サンプルデザインにはユーザーデザインに移行する必要のある RTL およびスクリプトが数多くあります。

1. サンプルデザインを作成します。

「タンデム PROM KC705 サンプルツールフロー」および「タンデム PCIe KC705 サンプルツールフロー」で説明されているようにサンプルデザインを生成します。

2. クロックモジュールを移行します。

pipe_clock_i clock モジュールはサンプルデザインの上位にインスタンシエートされています。このクロックモジュールをユーザーデザインに移行し、必要な PCIe クロックを供給する必要があります。

注記 : これらのクロックは必要であればユーザーデザインのほかの箇所に使用できます。

3. 上位制約を移行します。

サンプルのザイリンクスデザイン制約 (XDC) ファイルには、 PCIe コア用のタイミング制約、ロケーション制約、およびPblock 制約が含まれています。これらの制約はすべて (I/O ロケーションおよび I/O 規格制約を除く ) ユーザーデザインに移行させる必要があります。制約の中には、デザインの階層がサンプルデザインのものとは異なる場合にアップデートする必要のある階層参照を含むものがあります。たとえば、大遅延およびフォルスパス制約は、次のように PCIe コアのデザイン階層に <path> を一致させるためアップデートする必要があります。

set_max_delay -from [get_ports sys_rst_n] -to [get_pins <path>/inst/inst/sys_rst_n_int_reg/D] 3set_false_path -from [get_pins <path>/inst/inst/sys_rst_n_int_reg/C]

4. 上位 Pblock 制約を移行します。

次の制約は忘れやすいため、この手順で特筆しています。 Pblock 制約は PCIe コアの上位にポイントしている必要があります。

add_cells_to_pblock [get_pblocks main_pblock_boot] [get_cells -quiet [<path>]]

重要 : 物理制約はデバイスに依存しているため、 XDC ファイルで定義されている物理制約を変更しないでください。

5. Vivado プロジェクトにタンデム PCIe IP を追加します。

Flow Navigator で [Add Sources] をクリックします。 Add Source ウィザードで [Add Existing IP] を選択してから、タンデムPCIe のサンプルデザインを作成するのに使用した XCI ファイルを参照します。

6. create_bitstream.tcl ファイルから該当する SPI または BPI をコピーし、新しい Tcl ファイルに貼り付けます。

ビットストリーム生成前にこの Tcl ファイルが実行されるように Vivado 設定をアップデートします。

7. 通常通りにデザインをインプリメントします。




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タンデムコンフィギュレーションの RTL デザイン

タンデムコンフィギュレーションの場合、タンデム以外の PCI Express 製品から若干の変更が必要になります。このセクションでは、コア内に統合されている追加ロジックと、タンデム PROM ソリューションをインプリメントするためのユーザーアプリケーションの追加の役割について説明します。

クリティカル入力のマルチプレクサ化

コアへの入力ポートの一部は、 2 番目のコンフィギュレーションプロセス中にディスエーブルになるように、マルチプレクサ化されます。これらのマルチプレクサは上位ファイルにあり、 user_app_rdy 信号で制御されます。

これらの入力は、 2 番目のビットストリームが読み込まれている間ディアサート状態に保たれます。これで、第 2 段階のドライバーがないために不要なグリッチが発生するのを防ぎ、 PCIe コアは有効な状態に保たれます。 user_app_rdy がアサートされると、マルチプレクサは切り替わり、すべてのインターフェイス信号がこの資料で説明されているように動作します。

タンデムコンプリーター

コンフィギュレーション要求パケットを受信するだけでなく、 PCI Express エンドポイントは、 PCI Express ハードブロック内では処理されない TLP 要求を受信する可能性があります。受信される TLP 要求は通常ベンダー定義メッセージおよび読み出し要求です。PCI Express IP とのロックアップを避けるため、TLP 要求はコアから出してコンフィギュレーション要求が完了できるようにする必要があります。

コンプリーターモジュールはこれらのパケットを処理するのにタンデムモードが選択されている場合にインプリメントされます。タンデム高速 PCIe コンフィギュレーション (FPC) モジュールはこれらのパケットを処理するためにインプリメントされます。すべての読み出し要求は 1DW になるものと予期され、 CPLD は 32’h0 のペイロードで返されます。すべてのベンダー定義メッセージ要求はコアの受信バッファーから消去され、これ以上処理は実行されません。 BAR1 をターゲットにした各メモリ書き込み要求は FPC によって処理され、 2 番目のビットストリームデータであると見なされます。ペイロードは ICAP に転送されます。 2 番目のビットストリームが読み込まれ、 user_app_rdy がアサートされた後、タンデム FPC モジュールは非アクティブになります。

タンデムコンフィギュレーションロジック

コアおよびサンプルデザインには、タンデムコンフィギュレーションに特化したポート (信号) が含まれています。これらの信号は第 1 段階 (コア) と第 2 段階 (ユーザーロジック ) との間のハンドシェークを提供します。ハンドシェークはコアとユーザーロジック間の通信に必要なものです。表 3-50 にはコアのハンドシェークポートが定義されています。

これらの信号は、「タンデムコンフィギュレーションの詳細」に説明されている出力トライステートバッファーのリリースなどの、ユーザーアプリケーションでのイベントを調整します。これらの信号に関する追加情報は次のとおりです。

• user_clk は PCIe IP コアのメインの内部クロックです。コアと直接通信するユーザーロジックと同期化させるには、このクロックを使用します。

• user_reset も同様に、コア自体がリセットするときにコアと通信するロジックをリセットするのに使用します。

表 3‐50 :ハンドシェークポート

名前方向極性説明

user_app_rdy 出力アクティブHigh

第 2 段階のユーザーロジックへのスイッチが完了したことを示します。

user_reset 出力アクティブHigh

PCIe コアがリセットされたときに PCIe インターフェイスロジックをリセットするのに使用できます。 user_clock と同期します。

user_clock 出力該当なし PCIe インターフェイスロジックにより使用されるクロック。

user_lnk_up 出力アクティブHigh

PCIe インターフェイスロジックがホストデバイスにリンクアップしたことを示します。




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• user_app_rdy は user_reset に関連しています。 user_reset が初に出力され、 user_reset がディアサートしてから 2 クロックサイクルから 12 サイクル後に user_app_rdy がアサートします。この遅延により、 user_app_rdy が PCIe トランザクションの真っ中にアサートするのを避けることができます。

• その名が示すように user_lnk_up は、確立されたリンクで PCIe コアが実行していることを示します。

これらのインターフェイス信号に加え、PCIe IP モジュールインターフェイスは ICAP (タンデム PCIe のみ) および STARTUP ブロックに対してポートを複製します。その理由はこれらのブロックはこの IP コア内でインスタンシエートされるからです。これらのブロックにユーザーアプリケーションを接続するため icap_* および startup_* を検索します。唯一の要件は、user_app_rdyがアサートされるまで、つまりデザインが完全に動作するまで、ユーザーアプリケーションはこれらのポートにアクセスしないということです。

ユーザーアプリケーションハンドシェーク

タンデムソリューションが PCI Express ブロックのコア制御とユーザーアプリケーションとを切り替えるようにするには、FPGA 内に内部完了イベントが存在する必要があります。「クリティカル入力のマルチプレクサ化」はこの切り替えが必要な理由を説明しています。タンデムソリューションは STARTUP ブロックおよび専用の EOS (End Of Startup) 信号を使用し、第 2 段階のプログラミングの完了を検出してから、 PCI Express ブロックの制御をユーザーアプリケーションに切り替えます。この切り替えが生じると、 user_app_rdy がアサートされます。

デザインのほかの機能用に STARTUP ブロックが必要な場合は、PCIe IP インスタンシエーションを介してこのプリミティブに接続します。STARTUPE2 の13 のポートは、IP の startup_* ポートを介して使用できます (タンデム PROM およびタンデム PCIe)。ポートが icap_* と名付けられている ICAPE2 プリミティブの 5 つのポートに対しても同じことが言えます (タンデム PCIe のみ)。

タンデムコンフィギュレーションの詳細

I/O 動作

タンデムコンフィギュレーションデザインのトランシーバーの第 1 段階に必要な各 I/O の場合、その I/O のあるバンク全体を1 番目のビットストリームでコンフィギュレーションする必要があります。 PCI Express の場合、第 1 段階で必要な信号はsys_rst_n 入力ポートのみです。このため、sys_rst_n と同じ I/O バンクにある第 2 段階の I/O も第 1 段階でコンフィギュレーションされます。 sys_rst_n と同じ I/O バンクにあるピンは内部接続されないので、この内部接続が 2 番目のコンフィギュレーションにより完了するまで、出力ピンの動作は予期しないものになります。また、第 2 段階での機能に対し初期化が必要なコンポーネントは、 PCI Express からの user_reset 信号でリセットされない限り、これらの I/O バンクには配置しないでください。

出力ピンを sys_rst_n ピンと同じバンクに配置する必要があり、その値を 2 番目の完了の前にフロートさせることができない場合は、次の措置を取ることが可能です。 1 番目の完了 (出力がアクティブになるとき ) から 2 番目の完了 (ドライバーロジックがアクティブになるとき ) までの間、トライステート状態に保持される OBUFT を使用します。イネーブルピンの制御にはuser_app_rdy 信号を使用することができ、ハンドシェークイベントが完了するときにその出力をリリースします。

ヒント : 上位デザインで OBUFT を自動推論またはインスタンシエートしてください。 user_app_rdy でイネーブル (ポート名は T) を制御しますが、このとき極性に注意してください。

OBUFT test_out_obuf (.O(test_out), .I(test_internal), .T(!user_app_rdy));

以下の構文を例として使用し、リセットピンロケーションを含めるため Pblock を作成します。この Pblock には PCIe IP のほかの部分と同じ BOOT_BLOCK プロパティが設定されている必要があります。 build_stage1.tcl で、第 1 段階の一部であると認識されている Pblock にこれらの I/O コンポーネントを追加する必要があります。これらのコンポーネントは第 1 段階のバンクに存在するためです。これで、 PCIe IP ブロックからの user_app_rdy の接続が第 1 段階後にアクティブになり、第 2 段階の読み込みが行われている間イネーブルがアクティブに保持されるようになります。 I/O コンポーネントは Pblock にいっしょにまとめておくことを推奨します。次は、 test_out_obuf という名前の出力ポートの例です。

# Create a new Pblock create_pblock IO_pblock




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# Range the Pblock to just the I/O to be targeted. # These XY coordinates can be found by calling get_sites on the requested I/O. resize_pblock -add {IOB_X0Y49:IOB_X0Y49} [get_pblocks IO_pblock]

# Add components and routes to first stage external Pblock add_cells_to_pblock [get_pblocks IO_pblock] [get_cells test_out_obuf]

# Add this Pblock to the set of Pblocks to be included in the first stage bitstream.# This ensures the route for user_app_rdy is included in stage one.set_property BOOT_BLOCK 1 [get_pblocks IO_pblock]

コンフィギュレーションピンの動作

DONE ピンは標準アプローチでのコンフィギュレーションの完了を示します。このピンはタンデムコンフィギュレーションにも使用されますが、その動作は少し異なります。 DONE は、スタートアップシーケンスが実行されるとき、 1 番目のコンフィギュレーションの後に High になり、 2 番目の読み込みが始まると Low に戻ります。タンデム PROM の場合、 2 番目が同じビットファイルにあるので、この動作がすぐに開始します。タンデム PCIe の場合、 2 番目のビットストリームが ICAP に転送されるときにこの動作が発生します。 DONE ピンは 2 番目のコンフィギュレーションの後に High になりその状態を維持します。

コンフィギュレーションパーシスト (タンデム PROM のみ)

タンデム PROM コンフィギュレーションにはコンフィギュレーションパーシスト (Persist) が必要です。 1 番目と 2 番目のコンフィギュレーションで使用される多目的 I/O は、2 番目のコンフィギュレーションが完了した後はユーザー I/O として使用することはできません。

重要 : PERSIST 設定の例は、タンデム IP で生成される create_bitstreams.tcl スクリプトにあります。 PERSIST、 CONFIGRATE、そしてオプションで SPI_BUSWIDTH プロパティをデザイン XDC ファイルにコピーし、必要に合わせて値を変更する必要があります。これで、デザインに必要な PERSIST 設定が、 IP コアがアップデートされても上書きされなくなります。

必要なコンフィギュレーションモードに対し PERSIST オプションが正しく設定されているが、必要な多目的 I/O ピンがユーザー I/O で使用されている場合、 write_bitstream 実行中に各インスタンスに対して次のようなエラーが出力されます。

ERROR:[Designutils 12-1767] Cannot add persist programming for site IOB_X0Y151.ERROR:[Designutils 12-1767] Cannot add persist programming for site IOB_X0Y152.

これらのサイトを占めているユーザー I/O はタンデム PROM を使用するために別の場所に移す必要があります。

PROM の選択

コンフィギュレーション PROM には、タンデムコンフィギュレーションに対する要件というのは特にありません。しかし、100ms 仕様を満たすには、次の 3 つの条件を満たす PROM を選択する必要があります。

1. ザイリンクスコンフィギュレーションでサポートされていること。

2. 1 番目と 2 番目の両方のコンフィギュレーションに合わせてサイズ調整されていること。つまり、ビットストリーム全体が入るだけのサイズの PROM であること。

° タンデム PROM の場合、 1 番目と 2 番目の両方のビットストリームがここに格納されます。このビットストリームは標準ビットストリームよりも若干サイズが大きくなります (4.5% 大きい)。

° タンデム PCIe の場合、ビットストリームのサイズは通常標準ビットストリームの 15% から 20% ですが、デザインによって変動します。




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3. 1 番目のビットストリームおよびビットストリームの読み込み時間予測に基づき、 PCI Express のコンフィギュレーション時間要件を満たすこと。詳細は、「タンデムコンフィギュレーションのビットストリーム読み込み時間の計算」を参照してください。

サポートされている PROM およびデバイスビットストリームサイズのリストは、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [Ref 7] を参照してください。

デバイスのプログラム

タンデムビットストリームを PROM にプログラムするにあたり、標準ビットストリームと PROM にプログラムする場合と比較して特に注意事項というのはありません。タンデムビットストリームは、 JTAG、スレーブおよびマスターの SelectMAP、SPI、 BPI など、すべての標準プログラミング方法でプログラムできます。どのプログラミング方法を利用する場合でも、 1 番目のビットストリームが読み込まれ操作が開始した後に DONE ピンがアサートされます。

SPI または BPI のフラッシュプログラミングの準備を整えるには、ビットストリーム生成の前に該当設定をしておく必要があります。これは、次に示すようにデザイン XDC に特定フラッシュデバイスの設定を追加することで、設定できます。例はcreate_bitstreams.tcl スクリプトに含まれています。使用しているボードおよびフラッシュプログラミング要件を満たすよう、既存のオプション (コマンド ) をコピーします。

タンデム PROM の例は次のようになっています。

set_property BITSTREAM.CONFIG.CONFIGRATE 3 [current_design] # This can vary up to 66MHzset_property BITSTREAM.CONFIG.PERSIST BPI16 [current_design] # Set this option to match your flash device requirements set_property BITSTREAM.CONFIG.TANDEM_DEASSERT_PERSIST yes [current_design] # This removes the persist setting after stage two completes

内部生成された CCLK と外部から供給される EMCCLK の両方が、 SPI および BPI プログラミングでサポートされています。EMCCLK はコンフィギュレーションクロックの耐性がより厳しいため、高速なコンフィギュレーションレートを提供するために使用できます。 EMCCLK 使用の詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[Ref 7] を参照してください。

Vivado Design Suite でのコンフィギュレーションについての詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 18]を参照してください。

タンデム PROM/PCIe のリソース制限

PCIe IP は、 2 番目のビットストリームの FPGA への読み込みが完了した直後に発生するグローバルチップリセット (GSR) からは隔離しておく必要があります。このため、 1 番目と 2 番目のロジックは同じコンフィギュレーションフレームに存在することができません。 PCIe IP で使用されるコンフィギュレーションフレームは、シリアルトランシーバー、 I/O、 FPGA ロジック、ブロック RAM、またはクロッキングから構成されていて、 1 つのクロック領域を垂直方向に占めます。リソース制限は次のようになります。

• PCIe IP は必要なクロックの生成に MMCM を 1 つ、関連 BUFG を使用します。これらのフレーム内の未使用リソースはユーザーアプリケーションには使用できません (第 2 段階)クロッキングフレーム内の追加リソースは PLL、位相器、INOUT FIFO です。

• 1 つの GT クワッドには 4 つのシリアルトランシーバーが含まれています。 X1 または X2 デザインでは、この GT クワッド全体が使用され、未使用のシリアルトランシーバーはユーザーアプリケーションでは使用できません。現在のインプリメンテーションでは、リンク幅コンフィギュレーションに関わらず GT クワッドが 2 つ必要です。

• 第 1 段階の I/O バンクと、第 2 段階の I/O バンクとの間の DCI カスケードはサポートされていません。

PCIe リセットピンの移動

一般的に、 1 番目のビットストリームのサイズをベスト ( 小) にするには、第 1 段階でコンフィギュレーションする予定の I/O のロケーションを検討する必要があります。コアから物理的に離れたところに I/O が配置されていると、第 1 段階で余分な




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コンフィギュレーションフレームが含められてしまいます。これは、第 1 段階でこれらの I/O を含めるのにさらに配線リソースが必要だからです。

build_stage1.tcl ファイルは自動的にリセットパスを入力ピンまでトレースし、ロジックを適宜追加します。リセットが PCIExpress サンプルデザインにあるように、 1 つのピンから供給されていることを確認してください。

非プロジェクトフロー

非プロジェクト環境ではプロジェクト環境と同じ基本アプローチが取られますが、合成およびインプリメンテーションの個々のステップは直接 Tcl から実行されます。まず、「タンデム PCIe KC705 サンプルツールフロー」に示すように、 IP カタログを使用して IP を作成します。コア生成の出力ファイルの 1 つは XCI ファイルで、コアの詳細がすべてリストされています。このファイルはすべての必要なデザインリソースを再生成するのに使用されます。

次は非プロジェクト環境のサンプルフローです。

1. サンプルデザインまたはユーザーのデザインのデザインソースを読み込みます。

read_verilog <verilog_sources>read_vhdl <vhdl_sources>read_xdc <xdc_sources>

2. ターゲットデバイスを定義します。

set_property PART <part> [current_project]

注記 : これは非プロジェクトフローですが、バックグラウンドにプロジェクトがあります。 IP を読み込む前にデバイスを明示的に指定するために、この作業が必要です。

3. PCIe IP を読み込みます。

read_ip pcie_7x_0.xci

4. デザインを合成します。このステップで XCI から IP ソースが生成されます。

synth_design -top <top_level>

注記 : build_stage1.tcl および create_bitstreams.tcl を含む IP 全体のソースが毎回作成されます。

5. persist ピンを設定するコンフィギュレーションモードの指定などデザインのカスタマイズは、デザイン XDC ファイルで行ってください。

6. デザインをインプリメントします。 opt_design の前に build_stage1.tcl が自動的に呼び出されます。

opt_designplace_designroute_design

7. ビットファイルを生成します。 create_bitstreams.tcl が自動的に呼び出されます。タンデム PCIe の場合、ビットファイルの名前は段階を区別するため「_tandem1」、「_tandem2」が付けられます。 -bin_file オプションはタンデム PCIe の場合のみ必要です。

write_bitstream -bin_file <file>.bit

タンデム IP コアのシミュレーション

タンデム PROM またはタンデム PCIe コアの機能は STARTUP モジュールに依存しているため、シミュレーション中にこの点を考慮する必要があります。

PCI Express コアは、 2 番目のビットストリームがデバイスにいつ読み込まれたかを認識するため、 EOS 出力信号のアサートにSTARTUP ブロックを利用します。第 2 段階のロジックと機能させるため PCIe コアをリリースするのに、この STARTUP ブロックをシミュレートする必要があります。これを実行するには STARTUP ブロックに EOS 信号を強制するため階層参照を使用します。次のコード例はその方法を示したものです。




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// Initialize EOS at time 0force board.EP.pcie_7x_0_support_i.pcie_7x_0_i.inst.inst.pcie_7x_0_fast_cfg_init_cntr_i.startup_inst.EOS = 1'b1;

<delay until after PCIe reset is released>

// De-assert EOS to simulate the starting of the 2nd stage bitstream loadingforce board.EP.pcie_7x_0_support_i.pcie_7x_0_i.inst.inst.pcie_7x_0_fast_cfg_init_cntr_i.startup_inst.EOS = 1'b0;

<delay a minimum of 4 user_clk cycles>

// Re-assert EOS to simulate that 2nd stage bitstream completed loadingforce board.EP.pcie_7x_0_support_i.pcie_7x_0_i.inst.inst.pcie_7x_0_fast_cfg_init_cntr_i.startup_inst.EOS = 1'b1;// Simulate as normal from this point on.

上記行の PCIe コアへの階層はユーザーデザインのものと一致させるため変更する必要があります。この行はコアとともに配布されているサンプルシミュレーションの board.v というファイルにもあります。

タンデムコンフィギュレーションのビットストリーム読み込み時間の計算

コンフィギュレーションの読み込み時間は、コンフィギュレーションクロック周波数と精度、コンフィギュレーションインターフェイスのデータ幅、およびビットストリームサイズによって変わります。この計算は次の 3 つの手順で行われます。

1. 標準クロック周波数に基づいて小クロック周波数を計算し、標準値からの変動値を差し引きます。

小クロック周波数 = 標準クロック - クロック変動分

2. 小 PROM 帯域幅を計算します。これはデータバス幅、クロック周波数、PROM タイプによって変わります。この PROM帯域幅は、小クロック周波数にバス幅を合わせたものです。

PROM 帯域幅 = 小クロック周波数 * バス幅

3. 1 番目のビットストリームの読み込み時間を計算します。これは手順 2 からの小 PROM 帯域幅を write_bitstream でレポートされる 1 番目のビットストリームサイズで割ったものです。

1 番目の読み込み時間 = (PROM 帯域幅) / (1 番目のビットストリームサイズ)

write_bitstream でレポートされる 1 番目のビットストリームサイズは、ターミナルからまたはログファイルから直接読み出すことができます。

次は write_bitstream ログからの抜粋で、 1 番目のビットストリームのサイズを表しています。

Creating bitstream...Tandem stage1 bitstream contains 13852352 bits.Tandem stage2 bitstream contains 77690816 bits.Writing bitstream ./xilinx_pcie_2_1_ep_7x.bit...

これらの値は、 2 段階に分かれたビットストリームのサイズを段階ごとに表しています。ビットストリームの圧縮はこれらの値に反映されています。

例 1

例 1 のコンフィギュレーションは次のとおりです。

• QSPI (x4)、 66MHz ± 200ppm で動作

• 第 1 段階のサイズ = 12003648 ビット




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コンフィギュレーション読み込み時間の計算手順は次のとおりです。

1. 小クロック周波数を計算します。

66MHz * (1 - 0.0002) = 65.98MHz

2. 小 PROM 帯域幅を計算します。

4 ビット * 65.98MHz = 263.92Mb/s

3. 1 番目のビットストリームの読み込み時間を計算します。

12.004Mb / 263.92Mb/s = ~0.0455s または 45.5ms

例 2

例 2 のコンフィギュレーションは次のとおりです。

• BPI (x16) 同期モード、 50MHz ± 100ppm で動作

• 第 1 段階のサイズ = 12003648 ビット

コンフィギュレーション読み込み時間の計算手順は次のとおりです。

1. 小クロック周波数を計算します。

50 MHz * (1 - 0.0001) = 49.995 MHz

2. 小 PROM 帯域幅を計算します。

16 ビット * 49.995 MHz = 799.92Mb/s

3. 1 番目のビットストリームの読み込み時間を計算します。

12.004 (Mb) / 799.92 (Mb/s) = ~0.015s または 15ms

ビットストリーム圧縮の使用

1 番目のビットストリームのサイズを小限に抑えることはタンデムコンフィギュレーションでは重要であるため、ビットストリーム圧縮を利用します。このオプションでは、マルチフレーム書き込みテクニックを利用してビットストリームのサイズを縮小するため、そのコンフィギュレーション時間を短縮することができます。圧縮量は各デザインで異なります。ビットストリーム圧縮を使用するため、 create_bitstreams.tcl スクリプトに次のプロパティがデフォルトで追加されています。

set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]

ビットストリーム読み込み時間に関するその他の注意事項

ビットストリームコンフィギュレーション時間も次の要素の影響を受けます。

• 電源のランプ時間 (レギュレータによる遅延を含む)

• TPOR (パワーオンリセット )

電源のランプ時間はデザインによって異なります。ランプ時間の長いデザインや遅延の多いデザインは避けてください。FPGAコンフィギュレーションを開始するために必要な FPGA 電源は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』(UG470) [参照 7]にリストされています。

多くの場合、 FPGA の電源はシステム電源と同時またはその少し前にランプアップします。こうしたケースでは、システム電源が安定するまで 100ms はカウントされないため、タイミングマージンを得ることができます。しかしこれもまたデザインによって異なります。 FPGA 電源とシステム電源との関係を理解するには、システムを特性化する必要があります。




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TPOR は、標準電源ランプレートの場合は 50ms、7 シリーズデバイスの高速ランプレートの場合は 35ms です。詳細は、『Virtex-7FPGA データシート : DC および AC スイッチ特性』 (DS183)[参照 6] および『Kintex-7 FPGA データシート : DC および AC スイッチ特性』 (DS182)[参照 5] を参照してください。

「タンデムコンフィギュレーションのビットストリーム読み込み時間の計算」の例 1 (QSPI [x4]、 66MHz ± 200ppm で動作) の 2つのケースを例に挙げて説明します。

• 「ケース 1 : ATX 供給がない場合」

• 「ケース 2 : ATX 供給がある場合」

3.3V および 12V のシステム電源の後、 FPGA 電源は安定レベル (2ms) にランプアップするものと仮定します。この時間差はTFPGA_PWR と呼ばれます。このケースでは、システム電源の後に FPGA 電源がランプアップするため、電源のランプ時間は100ms のマージンを縮めることになります。

テストする式は次のようになります。

TPOR + ビットストリーム読み込み時間 + TFPGA_PWR < ATX のない場合 100ms

TPOR + ビットストリーム読み込み時間 + TFPGA_PWR - 100 ms < ATX のない場合 100ms

ケース 1 : ATX 供給がない場合

ATX 供給がないため、3.3V および 12 V のシステム電源が公称電圧の 9% および 8% 内にそれぞれ達すると、100ms がカウントされ始めます ( 『PCI Express Card Electromechanical Specification』 [参照 2] を参照)。

50ms (TPOR) + 45.5ms (ビットストリーム時間) + 2ms (ランプ時間) = 97.5ms

97.5ms < 100ms PCIe 標準 (okay)

このケースではマージンは 2.5ms になります。

ケース 2 : ATX 供給がある場合

ATX 供給は、システム電源が安定しているときを示す PWR_OK 信号を供給します。この信号は実際の電源が安定してから低 100ms 後にアサートされます。つまり、タイミングマージンにこの 100ms が追加される可能性があるということです。

50ms (TPOR) + 45.5ms (ビットストリーム時間) + 2ms (ランプ時間) - 100ms = -2ms

-2.5ms < 100ms PCIe 標準 (okay)

このケースではマージンは 102.5ms になります。




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サンプルビットストリームサイズ

1 番目のビットストリームの終的なサイズは次のような多くの要素の影響を受け変動します。

• IP : 第 1 段階の Pblock のサイズおよび形が第 1 段階に必要なフレーム数を決定します。

• デバイス : デバイスの幅が広いほど、 IP をクロック供給およびコンフィギュレーションリソースに接続するのに必要な配線フレーム数が多くなります。

• デザイン : リセットピンの位置は、ユーザーアプリケーションを追加することにより影響を受ける要素の 1 つです。

• タイプ : ICAP への 32 ビット接続があるためタンデム PCIe はタンデム PROM よりも少し長くなっています。

• 圧縮 : デバイス使用率が高くなると、圧縮の効果は低くなります。

ベースラインとして、 PCIe IP とともに生成されるサンプル (PIO) デザインのサンプルのビットストリームサイズおよびコンフィギュレーション時間をいくつか挙げてみます。

Tandem PCIe 手法を使用して 2 段階目のビットストリームをロードするのにかかる時間は、次の 2 つの追加要因によって異なります。

• PCI Express リンクの幅と速度

• ICAP をプログラムするのに使用されたクロック周波数

これら 2 つの要因の低い方の帯域幅によって、 2 段階目のビットストリームのロードされる速度が決まります。

クロック

統合ブロックの入力システムクロック信号は sys_clk と呼ばれます。コアには、 100MHz、 125MHz、 250MHz のクロック入力が必要です。使用されるクロック周波数は、 Vivado IDE で選択されるクロック周波数と一致している必要があります。

一般的な PCI Express ソリューションでは、PCI Express 基準クロックはスペクトラム拡散クロック (SSC) で、100MHz で供給されます。ほとんどのコマーシャル用の PCI Express システムでは、 SSC をディスエーブルにすることはできません。 SSC および PCI Express の詳細は、『PCI Express Base Specification』 [参照 2]のセクション 4.3.1.1.1 を参照してください。

同期および非同期のクロック供給

PCI Express システムへのクロック供給方法は 2 つあります。

表 3‐51 :サンプルビットストリームサイズおよびコンフィギュレーション時間(1)

Device タイプフルビットスト

リーム

[Full] :BPI16 (50MHz)

タンデム第 1 段階(2)

タンデム :BPI16(50MHz)

7K325Tタンデム PROM 87.3Mb 109.1ms 15.2Mb 19.0ms

タンデム PCIe 87.3Mb 109.1ms 21.4Mb 26.8ms

7VX485Tタンデム PROM 154.7Mb 193.3ms 25.3Mb 31.7ms

タンデム PCIe 154.7Mb 193.3ms 32.4Mb 40.5ms

注記 :1. ここに示すコンフィギュレーション時間には TPOR は含まれていません。

2. PIO デザインは非常に小さいため、ビットストリームサイズを小さくするのに圧縮は非常に効果的です。これらの数値は、フ

ルデザインを使用した場合により正確な見積ができるように、圧縮なしで得たものです。




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• 同期クロック供給を使用する場合、 1 つの共有クロックソースがすべてのデバイスに対して使用されます。

• 非同期クロック供給では、各デバイスにそれぞれクロックソースがあります。非同期クロック供給を用いたシステムではASPM を使用しないでください。このモードを使用する場合は、 PCIE_ASYNC_EN を TRUE に設定します。詳細については、アンサー 52400 を参照してください。 japan.xilinx.com/support/answers/52400.html.

推奨 : このコアを使用する場合は、同期クロック供給を使用してください。すべてのアドインカードデザインは、供給される基準クロックの特性のため、同期クロック供給を使用する必要があります。スロットクロックを使用しているデバイスの場合、リンクステータスレジスタのスロットクロックコンフィギュレーションを Vivado IDE でイネーブルにする必要があります。基準クロックの要件については、『7 Series FPGAs GTX Transceivers User Guide』 (UG476)およびデバイスのデータシートを参照してください。

同期クロック供給されているシステムの場合、各リンクパートナーデバイスは同じクロックソースを共有します。図 3-80および図 3-82 は 100MHz の基準クロックを使用するシステムを表しています。125MHz または 250MHz の基準クロックオプションを使用している場合、図 3-81 および図 3-83 で説明されているように、 100MHz クロックを 125MHz または250MHz に変換するため 5/4 または 5/2 でそれぞれ計算するように、外部 PLL を使用する必要があります。

さらに、デバイスがエンベデッドシステムの一部であったとしても、システムがコマーシャル版の PCI Express ルートコンプレックスまたはスイッチを一般的なマザーボードクロック供給で使用する場合は、図 3-80 および図 3-81 で示すように、同期クロック供給をやはり使用する必要があります。

図 3-80 から図 3-83 まではボードレイアウトを概説しています。ボードレイアウト時には適切なカップリングおよび終端を使用していることを確認してください。


図 3‐80 : 100MHz の基準クロックを使用したエンベデッドシステム

UG477_c5_67_092110

Embedded System Board

7 Series FPGAEndpoint

GTX

PCIe Link

PCIe LinkPCI Express

Switch or Root Complex

Device

PCI ExpressClock Oscillator

100 MHz

100 MHz


http://japan.xilinx.com/support/answers/52400.html



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図 3‐81 : 125/250MHz の基準クロックを使用したエンベデッドシステム


図 3‐82 : 100MHz の基準クロックを使用したオープンシステムアドインカード

UG477_c5_68_092110

Embedded System Board

PCIe Link

PCIe LinkPCI Express

Switch or Root Complex

Device

PCI ExpressClock Oscillator External PLL

125/250 MHz

100 MHz

100 MHz

GTX


UG477_c5_69_092110

PC

Ie L

ink P

CIe

Lin

kP

CIe

Lin

k

PC

Ie L

ink

PCI Express Connector


GTXTransceivers

100 MHz with SSCPCI Express Clock

PCI Express Add-In Card

+ _




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リセット

7 Series FPGAs Integrated Block for PCIExpress コアは sys_rst_n を使用して、PCI Express 基本リセット中にアサートされたシステム、非同期、アクティブ High のリセット信号をリセットします。この信号をアサートすると、 GTX トランシーバーを含むコア全体がハードリセットになります。このリセットをリリースした後、コアはリンクトレインを試み、また通常操作を再開しようとします。アドインカードなど一般的なエンドポイントアプリケーションでは、サイドバンドのリセット信号があって、sys_rst_n に接続しておく必要があります。サイドバンドシステムリセット信号がないエンドポイントアプリケーションの場合は、初期ハードウェアリセットをローカルに生成する必要があります。PCI Express では 3 つのリセットイベントがあります。

• コールドリセット :電源を投入すると実行される基本的なリセット。 sys_rst_n 信号をアサートするとコアがコールドリセットになります。

• ウォームリセット :電源を切って再投入せずにハードウェアにより実行される基本的なリセット。 sys_rst_n 信号をアサートするとコアがウォームリセットになります。

• ホットリセット : プロトコルを介して PCI Express リンク上のバンド内で実行するリセット。この場合は sys_rst_n は使用されません。ホットリセットの場合は、リセットのソースを示すため received_hot_reset 信号がアサートされます。

コアのユーザーアプリケーションインターフェイスには user_reset_out と呼ばれる出力信号があります。この信号はuser_clk_out に同期してディアサートされます。user_reset_out 信号は次のコンディションが発生するとアサートされます。

• 基本リセット : sys_rst_n がアサートされると発生します (コールドまたはウォーム)。

• コアラッパーのある PLL : ロックが失われると、クロック入力の安定性に問題があることを示します。

• トランシーバー PLL ロックの損失 : トランシーバーがロックを失うと、 PCI Express リンクに問題があることを示します。

上記すべてのコンディションが解決した後、 user_reset_out は user_reset_out と同期してディアサートし、コアがトレインを試み、平常操作が再開されます。


図 3‐83 : 125/250MHz の基準クロックを使用したオープンシステムアドインカード

UG477_c5_70_092110

PC

Ie L

ink P

CIe Link

PCI Express Connector


GTXTransceivers

100 MHz with SSCPCI Express Clock

External PLL 125/250 MHz

PCI Express Add-In Card

+

-

+ -

PC

Ie L

inkP

CIe

Lin

k




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重要 : PCI Express の電気機械的上の仕様に沿って設計されたシステムはサイドバンドリセット信号を供給します。これは 3.3Vの信号レベルを使用します。こうした信号とのインターフェイス要件については、 FPGA デバイスのデータシートを参照してください。

プロトコルレイヤー

『PCI Express Base Specification』 [参照 2]で規定されているプロトコルレイヤーの機能には、トランザクションレイヤーパケット (TLP) の生成および処理、フロー制御管理、初期化、パワーマネージメント、データ保護、エラーチェックおよび再試行、物理的なリンクインターフェイス初期化、メンテナンスおよびステータスの追跡、シリアライゼーション、デシリアライゼーション、インターフェイス操作のほかの回路などがあります。各層は次のセクションで定義されています。

トランザクション層

トランザクション層は PCI Express アーキテクチャの上位層で、その主な機能は、トランザクションレイヤーパケット (TLP)の受信、バッファー化、送信です。 TLP はメモリ、 I/O、コンフィギュレーション、およびメッセージトランザクションを使用して情報を伝えます。デバイス間の通信効率を大限にするため、トランザクション層は、 PCI 準拠のトランザクション順序付けルールを強化し、クレジットベースのフロー制御を利用して TLP バッファースペースを管理します。

データリンク層

データリンク層は、トランザクション層と物理層の中間に位置します。その主な機能は、1 つのリンク上にある 2 つのコンポーネント間で TLP を交信するための信頼性の高いメカニズムを提供することです。

データリンク層により提供されるサービスには、データ交信 (TLP)、エラー検出およびリカバリ、初期化サービス、データリンク層パケット (DLLP) の生成および使用です。 DLLP は同じリンク上で直接接続されている 2 つのコンポーネントのデータリンク層間で情報を伝送するために使用されます。 DLLP はパワーマネージメント、フロー制御、 TLP 承認などの情報を伝えます。

物理層

物理層は、リンクデータ交信用の信号技術を利用してデータリンク層とインターフェイスし、論理サブブロックと電気的サブブロックに分けられます。

• 論理サブブロックは TLP および DLLP をフレームに含めたり、除外したりします。また、リンク初期化、トレーニング、メンテナンスを処理する、リンクトレーニングおよびステータスステートマシン (LTSSM) もインプリメントします。データのスクランブル、デスクランブル、8B/10B エンコーディングおよびデコーディングもこのサブブロックで実行されます。

• 電気的サブブロックは、デバイスを PCIe® リンクへインターフェイスさせる入力および出力バッファーの特性を定義します。

また、『PCI Express Base Specification, rev. 2.1』 [参照 2] 要件にあるように、物理層はレーン反転 (マルチレーンデザインの場合) およびレーン極性反転をサポートします。

コンフィギュレーション管理層

コンフィギュレーション管理層は PCI™ タイプ 0 のエンドポイントコンフィギュレーション空間を管理し、次の機能をサポートします。

• PCI コンフィギュレーション空間のインプリメント




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• コンフィギュレーション空間アクセスのサポート

• パワーマネージメント機能

• エラーレポートおよびステータス機能のインプリメント

• パケット処理機能のインプリメント

° 受信

- コンフィギュレーション読み出しおよび書き込み

° 送信

- データありまたはデータなしの完了

- TLM エラーメッセージ

- ユーザーエラーメッセージ

- パワーマネージメントメッセージ/ハンドシェーク

• MSI および INTx 割り込みエミュレーションのインプリメント

• PCI コンフィギュレーション空間に MSIx 機能構造をオプションでインプリメント

• PCI Express 拡張機能空間にデバイスシリアル番号機能をオプションでインプリメント

• PCI Express 拡張機能空間に仮想チャネル機能 (VC0 でのみサポート ) をオプションでインプリメント

• ループバック制御およびステータスを提供するため、PCI Express 拡張機能空間にザイリンクス定義のベンダー別機能構造をオプションでインプリメント

• PCI Express 拡張機能空間にアドバンスエラーレポート (AER) 機能構造をオプションでインプリメント

• PCI Express 拡張機能空間にサイズ調整可能な BAR (RBAR) 機能構造をオプションでインプリメント

共有ロジック

この新機能により、 PCIe ブロックの複数のインスタンス間で共通ロジックを共有したり、または制限事項はありますがほかのコアと共通ロジックを共有することができます。この共有ロジック機能により、デザインの上位モジュールに共有するロジックを追加するのに必要な HDL の変更を小限に抑えることができ、また上位モジュールの追加ポートをイネーブルにし、共有を可能にすることができます。この機能はエンドポイントモードに対してのみ利用でき、ルートポートモードでは使用できません。

Vivado Design Suite ではコアをカスタマイズするときの [Shared Logic] ページでこのオプションを設定することができます。

ロジック共有には 4 つのタイプがあります。

• 「クロック供給の共有」

• 「GT_COMMON の共有」

• 「GT_COMMON およびクロック供給の共有」

• 「GT_COMMON およびクロック供給の内部共有」

重要 : クロック供給の共有オプションである [Include Shared Logic (Clocking) in example design] (デフォルトモード )、GT_COMMON の共有オプションである [Include Shared Logic (Transceiver GT_COMMON) in example design]、 GT_COMMON およびクロック供給の共有を選択して、該当するモジュールが support ディレクトリに生成されるようにする場合、出力ファイルの生成後に [Open IP Example Design] を実行する必要があります。 [Include Shared Logic in Core] オプションを選択すると、これらのモジュールが source ディレクトリに生成されます。




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クロック供給の共有

共有クロック供給を使用するには、 [Shared Logic] タブにある [Include Shared Logic (Clocking) in example design] をオンにします(図 3-84 を参照)。

この機能が選択されていると、 MMCM (混合モードクロックマネージャー ) のインスタンスがパイプラッパーから削除され、サンプルデザインのサポートラッパーに移動します。また、クロックを共有するため上位に追加ポートが追加されます。

MMCM の未使用出力を変更・使用するオプションもあります。

MMCM は PCIe ソリューションラッパーに対し、次のクロックを生成します。

• clk_125mhz - 125MHz クロック

• clk_250mhz - 250MHz クロック


図 3‐84 : クロック供給の共有




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• userclk - 62.5MHz / 125MHz / 250MHz クロック。選択されている PCIe コアレーン幅、リンクスピード、 AXI インターフェイス幅によって異なります。

• userclk2 – 250MHz / 500MHz クロック。選択されている PCIe コアのリンクスピードによって異なります。

• oobclk – 50MHz クロック。

ユーザーデザインにあるその他のコア/ロジックは、上記の MMCM 出力をどれでも使用できます。

PCIe サンプルデザインでインスタンシエートされている MMCM には、CLKOUT5 および CLKOUT6 の 2 つの未接続の出力があります。これらの出力を使用して、 MMCM に対し適切な CLKOUT5_DIVIDE および CLKOUT6_DIVIDE パラメーターを設定し、ほかの必要なクロック周波数を生成できます。

ヒント : デザインにある PCIe とほかのコアとで MMCM を共有すると FPGA リソースを節約でき、出力クロックパス配線が楽になります。

制限

• ほとんどの使用ケースで MMCM への基準クロック入力は 100MHz に制限されています。

° 125MHz または 250MHz の基準クロックを選択するオプションがありますが、これは一般的な使用ケースではありません。

• MMCM リセットは上位モジュールのスタティック値に接続されています。システムデザインの要件に従い MMCM をリセットすることができます。MMCM リセットは、基準クロックがリカバリされ安定した後にのみアサートできます。また、MMCM リセットは PCIe コアリセットに間接的に接続されていて、MMCM リセットをアサートすると PCIe コアがリセットされます。

• Userclk1 および Userclk2 出力は、 [PCIe Lane Width]、 [Link Speed]、 [AXI width] の値に基づいて選択されます (詳細は第 4 章「コアのカスタマイズおよび生成」を参照)。コアの共有は、これらの要件に従っている必要があります。

GT_COMMON の共有

GT_COMMON のクワッド位相ロックループ (QPLL) は GT_CHANNEL インスタンスのクワッドに使用できます。 PCIe コアがX1 または X2 としてコンフィギュレーションされていて QPLL を使用している場合、残りの GT_CHANNEL インスタンスは、同じ QPLL および GT_COMMON を共有することで、ほかのコアで使用できます。

共有 GT_COMMON インスタンスを使用するには、 [Shared Logic] タブにある [Include Shared Logic (Transceiver GT_COMMON)in example design] をオンにします (図 3-85 を参照)。

この機能が選択されていると、 GT_COMMON インスタンスがパイプラッパーから削除され、サンプルデザインのサポートラッパーに移動します。また、 GT_COMMON を共有するため上位に追加ポートが追加されます。

GT_COMMON の共有ロジック機能を使用することにより、 FPGA リソースを節約でき、また 1 つの GT クワッド内の専用クロック配線が楽になります。




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GTX および GTP で GT_COMMON を共有するケース

制限

• PCIe ブロックがレートを変更すると、パイプラッパーのリセットロジックは QPLL をリセットします。共有が有効になっていると、 QPLL を共有しているコア/ロジックはこのリセットを処理し、リセットから回復できなければなりません。

• GT_COMMON の設定は PCIe コア用に適化されているため、変更することはできません。

表 3‐52 :共有 GT_COMMON の使用ケース

GT – PCIe 大リンクスピード

デバイス – 大リンクスピード共有 GT_COMMON

GTX Kintex-7、 Virtex-7 (485T) – PCIe Gen2 PCIe デザインが GT_COMMON をインスタンシエートし、そのインスタンスを使用します。共有IP は、同じ QPLL クロック周波数を使用している限り、 GT_COMMON を使用できます。

GTP Artix-7 – PCIe Gen2 GTP_COMMON には 2 つの QPLL があります。PCIe デザインは QPLL を 1 つだけ使用します。もう 1 つは共有 IP コアで使用できます。




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GT_COMMON およびクロック供給の共有

[Shared Logic] タブで [Include Shared Logic (Clocking) in example design] および [Include Shared Logic (Transceiver GT_COMMON)in example design] を選択すると、 GT_COMMON およびクロックの両方を共有できます (図 3-86 を参照)。


図 3‐85 : GT_COMMON の共有




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GT_COMMON およびクロック供給の内部共有

この機能を使用すると、 GT_COMMON およびクロックをコア内部で共有することができます (サポートラッパーに接続しない)。 [Shared Logic] タブで [Include Shared Logic in Core] を選択すると、この機能を使用できます (図 3-87 を参照)。


図 3‐86 : GT_COMMON およびクロック供給の共有




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図 3‐87 : ロジックの内部共有




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クロッキングインターフェイス

表 3-53 はクロッキングインターフェイスの信号を定義しています。

クロッキングアーキテクチャの詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476) の使用モデルの章を参照してください。 [参照 10]

FPGA コンフィギュレーション

このセクションでは、デバイスがリンクアップし、システムにより認識されるように 7 series FPGA をコンフィギュレーションする方法について説明します。これは、システムに適した FPGA コンフィギュレーション方法を選択し、それが予期どおりに機能することを検証するための情報です。

このセクションでは、『PCI Express Base Specification』および『PCI Express Card Electromechanical Specification』 [参照 2]の基本要件がどのように FPGA コンフィギュレーションに適用されるのかを説明します。

推奨 : 必要な場合は実際の仕様を読み詳細を確認することを推奨します。

表 3‐53 : クロッキングインターフェイスの信号

名前方向説明

pipe_pclk_in 入力 GTX トランシーバーのパラレルインターフェイス全体でデータ伝送を同期化させるために使用するパラレルクロック

pipe_rxusrclk_in 入力内部 RX PCS データパスのクロックを供給します。

pipe_rxoutclk_in 入力 FPGA ロジックへの推奨クロック出力

pipe_dclk_in 入力ダイナミックリコンフィギュレーションクロック

pipe_userclk1_in 入力オプションのユーザークロック

pipe_userclk2_in 入力オプションのユーザークロック

pipe_mmcm_lock_in 入力 MMCM がソース CLK にロックされていることを示します。

pipe_txoutclk_out 出力 FPGA ロジックへの推奨クロック出力

pipe_rxoutclk_out 出力 FPGA ロジックへの推奨クロック出力

pipe_pclk_sel_out 出力パラレルクロックセレクト

pipe_gen3_out 出力 PCI Express の動作速度を示します。

pipe_mmcm_rst_n MMCM リセットポート。エラーリカバリが必要な場合 MMCM をリセットするため上位層がこのポートを使用することができます。MMCM ロックがディアサートされたことがシステムで検出された場合、この MMCM をリセットすることを推奨します。 MMCM 入力クロックが回復した後、 MMCM をリセットするようにしてください(MMCM リセットが入力基準クロックが回復する前にリセットされる場合は、 MMCM はロックしない可能性があります)。 MMCM がリセットされたら、 MMCM がロックされるまで待機し、その後パイプラッパーを通常通りにリセットします。現在このポートは High に接続されています。




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このセクションを読まれた後にコンフィギュレーション要件を満たすための詳細を確認する必要がある場合は、 141 ページの「タンデム PROM」を参照してください。

このセクションでは、次の内容が説明されています。

• 「コンフィギュレーションに関する用語」このセクションで使用する用語を定義しています。

• 「コンフィギュレーションアクセスのタイミング」ホスト (ルートコンプレックス) からコンフィギュレーションアクセスを受信する準備がエンドポイントデバイスで整うタイミングに関していくつか要件があります。

• 「実際のシステムでのボード電源」ボード電源に関連した実際のシステムの制限事項および、その仕様要件への影響について説明します。

• 「推薦事項」 FPGA コンフィギュレーションのさまざまな方法を説明し、 FPGA コンフィギュレーションのタイミング問題のサンプル分析を紹介します。

コンフィギュレーションに関する用語

このセクションでは、 FPGA コンフィギュレーションと PCI Express® デバイスのコンフィギュレーションを区別するために使用される用語ついて説明します。

• FPGA のコンフィギュレーション : 「FPGA コンフィギュレーション」が使用されます。

• PCI Express デバイスのコンフィギュレーション : リンクがアクティブになった後、「コンフィギュレーション」が使用されます。

コンフィギュレーションアクセスのタイミング

PCI Express 用の標準システムでは、システムがパワーアップすると、プロセッサ上で実行しているコンフィギュレーションソフトウェアが、そのトポロジを確認するためPCI Express バスをスキャンし始めます。

トポロジを確認するためのこの PCI Express 階層のスキャンプロセスは列挙プロセスと呼ばれます。ルートコンプレックスがトポロジをスキャンして判断するため、デバイスへのコンフィギュレーショントランザクションを開始することでこのプロセスを実行します。

この列挙プロセス中に、すべての PCI Express デバイスがリンクパートナーとリンクを確立し、コンフィギュレーション要求を受け入れる準備ができているものとされます。このため、パワーアップ後にデバイスがコンフィギュレーショ要求を受け入れる準備が整うタイミングに関していくつか要件があります。要件が満たされていない場合は、次のことが発生します。

• デバイスの準備が整っておらず、コンフィギュレーション要求に応答しない場合、ルートコンプレックスはデバイスを検出せず、デバイスがないものとして処理します。

• OS はデバイスの存在をレポートせず、またユーザーアプリケーションはデバイスと通信できません。

リンクアップし、コンフィギュレーションアクセスに応答するためデバイスがシステムと通信できていることを確実にするには、適切な FPGA コンフィギュレーション方法を選ぶことが重要です。

コンフィギュレーションアクセスに関する仕様要件

コンフィギュレーションアクセスに関連した PCI Express 要件は 2 項目あります。

1. 『PCI Express Base Specification, rev 1.1』のセクション 6.6 には、「A system must guarantee that all components intended to besoftware visible at boot time are ready to receive Configuration Requests within 100 ms of the end of Fundamental Reset at the RootComplex. (ブート時にソフトウェアで認識可能にしなっているはずのすべてのコンポーネントは、ルートコンプレックスでの基本リセットの後の 100ms 以内にコンフィギュレーション要求を受信する準備ができていることをシステムは確認する必要がある )」という記述があります。この確認方法についての詳細は、本書の及ぶところではないため、仕様を参照してください。

この仕様にザイリンクスが準拠していることは PCI Express-CV テストで検証されています。 PCI Special Interest Group(PCI-SIG) は、基本リセットの後の 100ms 以内にコンフィギュレーションアクセスを受信できるようになっているとい


http://www.pcisig.com




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う要件をデバイスが満たしていることを確認する、 PCI Express コンフィギュレーションテストソフトウェアを提供しています。このソフトウェアは PCI-SIG 会員に提供されており、インバンドリセットメカニズムおよび PERST# トグルを利用したリセットを複数生成し、その堅牢さとこの仕様への準拠を検証します。

2. 『PCI Express Base Specification v1.1』 [参照 2] のセクション 6.6 には電源と PERST# が供給される場合に必要な 3 つのパラメーターを規定しています。パラメーター TPVPERL は FPGA コンフィギュレーションのタイミングに適用されｍ次のように定義されています。

TPVPERL - PERST# は少なくとも電源が有効になるまでアクティブの状態を保つ必要があります。

『PCI Express Base Specification』では TPVPERL の特定値は定義されていません。その意味が規定されているのみです。コアで使用されるも一般的なフォームファクターは ATX ベースのものです。『PCI Express Card ElectromechanicalSpecification』 [参照 2] は ATX ベースのフォームファクターの要件が規定されています。これは、標準デスクトップやサーバータイプのマザーボードをターゲットにしているデザインを一番対象にしています。図 3-88 は電源の安定と PERST# との関係を説明しています。

『PCI Express Card Electromechanical Specification v1.1』 [参照 2] のセクション 2.6.2 には、小値 100ms として TPVPREL が定義されており、電源が安定した時点から低 100ms 間システムリセットがアサートされることを示しています (表 3-54を参照)。

図 3-88 および表 3-54を基に、次のような FPGA コンフィギュレーション時間を定義する単純式を得ることが可能です。

FPGA コンフィギュレーション時間 £ TPWRVLD + TPVPERL 式 3‐1

TPVPERL は小値 100ms と定義されているとした場合、次のようになります。

FPGA コンフィギュレーション時間 £ TPWRVLD + 100 ms 式 3‐2

注記 : TPWRVLD は式 3-2 に含まれていますが、使用しているシステムのタイプによるため、ここで定義しておく必要があります。「実際のシステムでのボード電源」のセクションでは、 ATX ベースおよびそれ以外のシステムの両方に対し TPWRVLD が定義されています。

FPGA コンフィギュレーション時間はコールドブートにのみ関連しており、その後のウォームまたはホットリセットではFPGA のリコンフィギュレーションは行われません。 FPGA コンフィギュレーションが原因でデザインに問題があるような場合、単純なテストとしてウォームリセットを出力してください。これは PCI Expres リンクを含めシステムをリセットします


図 3‐88 :パワーアップ

表 3‐54 : TPVPERL 仕様

シンボルパラメーター小値大値単位

TPVPERL 電源安定から PERST# 非アクティブまで

100 ms

3.3 VAUX

3.3V/12V

PERST#

PCI Express Link Inactive Active

Power Stable

100 ms

TPVPERL




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が、ボードの電源は入った状態を保ちます。これで問題がなければ、その問題は FPGA コンフィギュレーション時間に関連している可能性があります。

実際のシステムでのボード電源

PCI Express システムではいくつかのボードが使用されます。インテル社により推薦されている『ATX Power Supply Designspecification』はガイドラインとして使用され、大半のマザーボードはこの仕様に従っており、またインテルベースのマザーボードである場合は、 100% この仕様に従っています。電源レールと電源有効信号との関係は『 ATX 12V Power Supply DesignGuide』で説明されています。図 3-89 はFPGA コンフィギュレーションに関連した情報を示すためここに単純化して描かれたものですが、この図は『ATX 12V Power Supply Design Guide』のセクション 3.3 にある情報および図を基にしています。この図全体およびすべてのパラメーターの定義については、『ATX 12V Power Supply Design Guide』を参照してください。

図 3-89 は PCI Express システムに対し図 3-88 にある電力安定が PWR_OK のアサートによって示されていることを説明しています。 PWR_OK は、電源が公称値の 95% に達したときある程度の遅延の後 High にアサートされます。

図 3-89 は PWR_OK が High にアサートされる前に電源が有効になっていることを示しています。これは T3 で表されており、PWR_OK 遅延です。『ATX 12V Power Supply Design Guide』では、PWR_OK は 100ms < T3 < 500ms と定義されており、PWR_OKがアサートされる前、電源が公称値の 95% に達した時点から低 100ms、 500ms 未満の遅延があることを示しています。『PCIExpress Card Electromechanical Specification』 [参照 2] によると、 PWR_OK のアサートにより ATX システムで示されているように、電源が安定してから低 100ms で PERST# がアサートされると規定されていることを前に述べました。

すなわち、 FPGA コンフィギュレーション時間の式は次のようになります。

FPGA コンフィギュレーション時間 £ TPWRVLD + 100ms 式 3‐3

TPWRVLD は PWR_OK 遅延時間として定義されています。つまり、 TPWRVLD は PWR_OK がアサートされる前にシステムで電源が有効である時間を表しています。この時間は、 FPGA のコンフィギュレーションに必要な時間に追加できます。 T2 およびT4 の小値は僅かであるため、この計算上ではゼロと考えます。 ATX ベースのマザーボードの場合、実際に使用されているマザーボードの多数を占めているので、 TPWRVLD は次のように定義することができます。

100ms £ TPWRVLD £ 500ms 式 3‐4

これで、 ATX ベースおよびそれ以外のマザーボードの両方での FPGA コンフィギュレーション時間の要件が決まります。

• FPGA コンフィギュレーション時間 £ 200ms (ATX ベースのマザーボードの場合)


図 3‐89 : ATX 電源

VAC

PS_ON#

O/Ps

PWR_OK

+12 VDC

+5 VDC+3.3 VDC

T1

T2T3

T4T1 = Power On Time (T1 < 500 ms)T2 = Rise Time (0.1 ms <= T2 <= 20 ms)T3 = PWR_OK Delay (100 ms < T3 < 500 ms)T4 = PWR_OK Rise Time (T4 <= 10 ms)

95%

10%


http://www.formfactors.org/developer/specs/ATX12V_PSDG_2_2_public_br2.pdf

http://www.formfactors.org/developer/specs/ATX12V_PSDG_2_2_public_br2.pdf



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• FPGA コンフィギュレーション時間 £ 100ms (ATX 以外のマザーボードの場合)

ATX 以外のマザーボードの場合の 2 つ目の式は、 TPWRVLD の値がここでは定義されていないため 0ms であると想定しています。 ATX 以外のマザーボードを使用する場合は、 TPWRVLD の値を得るため、その電源を検討する必要があります。

このセクションでは、 PWR_OK がアサートされる前またはアサートされたときに FPGA 電源 (VCCINT) が安定しているものと想定しています。そうではない場合、 FPGA コンフィギュレーションに利用できる時間から追加時間を差し引く必要があります。

重要 : 長い遅延で段階的に電圧を調整するレギュレータでアドインカードを設計することは避けてください。

ホットプラグシステム

ホットプラグシステムは、システムマザーボードにあるホットプラグ電源コントローラーを通常使用します。多くのホットプラグ電源コントローラーにより、 TPVPERL は小値の 100ms を越えることができます。アドインカードを設定する場合は、TPVPERL の値を決定するため、ホットプラグ電源コントローラーのデータシートを参照してください。ホットプラグ電源コントローラーが使用されているか不明な場合は、 TPVPERL の値は 100ms であると想定する必要があります。

推薦事項

推奨 : FPGA コンフィギュレーション時間を小限にするため、高速同期読み出しをサポートする、パラレル NOR フラッシュを使用した BPI コンフィギュレーションモードを推奨します。

さらに、すべてのコンディションに対し一定したコンフィギュレーションクロック周波数を得るため、外部クロックソースを外部マスターコンフィギュレーションクロック (EMCCLK) ピンに供給することができます。 BPI コンフィギュレーションモードおよび EMCCLK ピンの詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 7]を参照してください。このセクションでは、こうした推奨事項を説明し、また FPGA コンフィギュレーション中に発生する可能性のある問題の解析例が含まれています。

7 Series デバイスの FPGA コンフィギュレーション時間

パワーアップ中、 FPGA コンフィギュレーションシーケンスは次の 4 つのステップで実行されます。

1. FPGA でのすべての電圧 (VCCINT、 VCCAUX、および VCCO_0) がトリップするようパワーオンリセット (POR) を待ちます。これは POR トリップタイムと呼ばれます。

2. ビットストリーム伝送を受け入れる前に FPGA が初期化できるよう、 INIT_B の完了 (ディアサート ) を待ちます。

注記 :一般的に、ステップ 1 および 2 には £50ms 必要です。

3. DONE のアサートを待ちます。ビットストリーム伝送に実際に必要な時間は次のものによって異なります。

° ビットストリームサイズ

° クロック (CCLK) 周波数

° フラッシュデバイスからの伝送モード (およびデータバス幅)

- SPI = シリアルペリフェラルインターフェイス (x1、 x2、または x4)

- BPI = バイトペリフェラルインターフェイス (x8 または x16)

ビットストリーム伝送時間は次の式をしようして予測できます。




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ビットストリーム伝送時間 = (ビット数でのビットストリームサイズ)/(CCLK 周波数)/ (ビット数でのデータバス幅式 3‐5

コンフィギュレーションプロセスの詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 7] を参照してください。

問題の分析例

このセクションでは、電源有効、 FPGA コンフィギュレーション、および PERST# の関係を説明するため、 ASUS PL5 システムのデータを使用します。図 3-90 は、 FPGA コンフィギュレーション時間に問題が発生したため、エンドポイントが認識されなかったケースを表しています。図 3-91 は、 FPGA コンフィギュレーション時間には問題がなく、エンドポイントがシステムにより認識されたケースを表しています。

FPGA を認識できないケース

図 3-90 は、ホストがザイリンクス FPGA を認識できなかったコールドブートの例です。2 番目の PERST# が FPGA がコンフィギュレーションできるように時間に余裕を持たせているのですが、 FPGA がコンフィギュレーションクロックの速度が 2MHzと遅く、この 2 番目のディアサートのかなり後にコンフィギュレーションが完了します。この間、システムはバスを列挙しましたが、 FPGA を認識することができませんでした。

FPGA を認識ができるケース

図 3-91 は、同じシステムでコールドブートテストが成功したケースを示しています。このテストでは、 CCLK は 50MHz で実行しており、列挙と認識が行われてている間に FPGA がコンフィギュレーションできました。この図は、 PWR_OK の前、約250ms で FPGA が初期化を開始したことを示しています。 DONE が High になったことで、 PWR_OK がアサートされる前にFPGA がコンフィギュレーションされたことを示しています。


図 3‐90 : コンフィギュレーションに時間がかかりすぎ、ホストが FPGA を認識できないケース




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クロースドシステムに対する回避策

クローズドシステム、または動作が確定されているシステムでの FPGA コンフィギュレーションにエラーが発生している場合、その問題を回避できることがあります。このオプションは、ターゲットのエンドシステムがはっきりしていない製品には利用しないでください。

1. マザーボードおよび BIOS がスタートアップで複数の PERST# パルスを生成していないか確認してください。オシロスコープを使用し、ボード上でこの信号をキャプチャすることでこの確認ができます。これは図 3-90 で示しているものと類似しています。複数の PERST# パルスが生成されている場合、 FPGA コンフィギュレーションにさらに時間の余裕ができます。

TPERSTPERIOD を PERST# のパルス幅および次の PERST# パルスが到達するまでのディアサート時間の合計値として定義します。 FPGA の電源サイクルが終了していないか、追加の PERST# アサートで FPGA がリコンフィギュレーションされているため、 TPERSTPERIOD の値は FPGA コンフィギュレーションの式に追加できます。

FPGA コンフィギュレーション時間 £ TPWRVLD + TPERSTPERIOD + 100ms 式 3‐6

2. クローズドシステムでは、初期パワーアップシーケンス後 FPGA がコンフィギュレーションされた後にウォームリセットをシステムが実行するように、スクリプトを作成することが可能な場合があります。これで、 PCI Express サブシステムとともにシステムがリセットされ、デバイスがシステムにより認識されるようになります。


図 3‐91 : ホストが FPGA を認識できたケース




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第 4章

コアのカスタマイズおよび生成この章では、コアの生成およびカスタマイズにあたっての Vivado® Design Suite 使用方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成している場合は、『Vivado Design Suite ユーザーガイド :IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 20] を参照してください。IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、本章のパラメーターの説明を参照してください。またパラメーター値を確認するには、Tcl コンソールで validate_bd_design コマンドを実行します。

Vivado 統合設計環境 (IDE)

7 Series FPGAs Integrated Block for PCI Express® コアはフルコンフィギュレーション可能で、またカスタマイズ可能なソリューションです。Vivado 統合設計環境 (IDE) では、 IP コアに関連付けられているさまざまなパラメーターの値を指定し、デザインで使用するために IP をカスタマイズできます。カスタマイズは次の手順に従って行います。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたはポップアップメニューから [Customize IP] コマンドをクリックします。

7 Series FPGAs Integrated Block for PCI Express の [Customize IP] ダイアログボックスには、「基本モード」および「アドバンスモード」という 2 つのモードがあります。モードを選択するには、 [Customize IP] ダイアログボックスの初のページにある [Mode] ドロップダウンリストを使用します。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)[参照 16] の IP の基礎および IP のカスタマイズに関するセクション、『Vivado Design Suite ユーザーガイド : 入門』 (UG910)[参照 15] の Vivado IDE の概要についてのセクションを参照してください。

注記 : この章の図には Vivado IDE のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。

基本モード

このセクションでは基本モードについて説明します。




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第 4 章 : コアのカスタマイズおよび生成

[Basic]

図 4-1 に示す初期カスタマイズページはコアの基本パラメーターを定義するのに使用します。ここでは、コンポーネント名、レーン幅、リンクスピードなどを指定します。

コアに対して生成される出力ファイルの基本名になります。この名前の初の文字はアルファベットで始める必要があり、名前には a ～ z、 0 ～ 9 の英数字とアンダースコア文字 (_) を使用することができます。

モード

コアのコンフィギュレーションモードに [Basic] または [Advanced] のいずれかを選択します。

[Device Port Type]

PCI Express のロジックデバイスタイプを指定します。

[PCIe Block Location]

ロケーション別の制約ファイルおよびピン配置を生成するよう、対象となる統合ブロックの中から選択します。X0Y0および X0Y1 または X0Y2 および X0Y3 のオプションを選択すると、両方の統合ブロックのロケーションに対する制約ファイルが生成され、 X0Y0 または X0Y3 ロケーションの制約ファイルが使用されます。

ザイリンクス開発ボードが選択されている場合は、このオプションは利用できません。

[Xilinx Development Board]

ザイリンクス開発ボードに特化した制約ファイルを生成するには、 [Xilinx Development Board] を選択します。


図 4‐1 :基本パラメーター




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[Silicon Revision]

シリコンリビジョンを選択します。 [Initial_ES] または [GES_and_Production] のいずれかを選択します。

[Number of Lanes]

7 Series FPGAs Integrated Block for PCI Express では初期レーン幅を選択する必要があります。表 4-1 は選択可能なレーン幅とそれに対応したコアを定義しています。レーン幅の広いコアがそれよりも狭いレーン幅のデバイスに接続されている場合は、狭いほうのレーン幅にトレーニングダウンすることができます。詳細は、 126 ページの「リンクトレーニング : 2 レーン、 4 レーン、 8 レーンコンポーネント」を参照してください。

[Maximum Link Speed]

7 Series FPGAs Integrated Block for PCI Express では、デバイスでサポートされている大リンクスピードを選択できます。表 4-2 はデバイスでサポートされているレーン幅およびリンクスピードを定義しています。高速なリンクスピードのコアがそれより低いリンクスピードのデバイスに接続されている場合、低いほうのリンクスピードにトレーニングすることができます。

[AXI Interface Width]

7 Series FPGAs Integrated Block for PCI Express では表 4-3 に定義されているようにインターフェイス幅を選択することができます。も狭い幅がデフォルトのインターフェイス幅です。

表 4‐1 : レーン幅および生成されるコア

レーン幅生成されるコア

X1 1 レーン 7 Series FPGAs Integrated Block for PCI Express

x2 2 レーン 7 Series FPGAs Integrated Block for PCI Express



表 4‐2 : レーン幅およびリンクスピード

レーン幅リンクスピード

X1 2.5Gb/s、 5Gb/s

x2 2.5Gb/s、 5Gb/s

x4 2.5Gb/s、 5Gb/s

x8 2.5Gb/s、 5Gb/s

表 4‐3 : レーン幅、リンクスピード、およびインターフェイス幅

レーン幅リンクスピード (Gb/s) インターフェイス幅 (ビット数)

x1 2.5、 5.0 64

x2 2.5、 5.0 64

x4 2.5 64

x4 5.0 64、 128

X8 2.5 64、 128

X8 5.0 128




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[AXI Interface Frequency]

コアユーザーインターフェスのクロック周波数を選択することができます。各レーン幅に複数の周波数の選択肢があり、デフォルト周波数および表 4-4 に定義されている周波数の中から選択できます。

推奨 : 可能な限りデフォルト周波数を使用してください。

デフォルト以外の周波数を選択してもコアのスループットに違いはありませんが、異なるスピードでユーザーアプリケーションを実行できるようになります。

[Reference Clock Frequency]

sys_clk に供給される基準クロックの周波数を選択します。コアのクロック供給の詳細は、「クロック」および第 3 章の「リセット」を参照してください。

[Additional Transceiver Control and Status Ports]

ポートについては付録 B の「追加のトランシーバー制御およびステータスポート」で説明されています。

[Enable External GT Channel DRP]

外部 GT チャネル DRP ポートがコア上位に接続されます。

• ext_ch_gt_drpdo[15:0]

• ext_ch_gt_drpdi[15:0]

• ext_ch_gt_drpen[0:0]

• ext_ch_gt_drwe[0:0]

• ext_ch_gt_drprdy[:0]

• ext_ch_gt_drpaddr[8:0]

gt_ch_drp_rdy は、外部 GT チャネル DRP の使用準備が整っており、内部ロジックでは使用されていないことを示します。

表 4‐4 :推奨およびオプションのトランザクションクロック (user_clk_out) 周波数

製品リンクスピード

(Gb/s)インターフェイス幅(1)

(ビット数)推奨周波数 (MHz)

オプションの周波数 (MHz)

1 レーン 2.5 64 62.5 125、 250

1 レーン 5 64 62.5 125、 250

2 レーン 2.5 64 62.5 125、 250

2 レーン 5 64 125 250

4 レーン 2.5 64 125 250

4 レーン 5 64 250 -

4 レーン 5 128 125 -

8 レーン 2.5 64 250 -

8 レーン 2.5 128 125 -

8 レーン 5 128 250 -

注記 :1. インターフェイス幅はリンクスピードの変更に合わせてダイナミックには変化しません。




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[Enable Pipe Simulation]

このオプションが選択されている場合、 PIPE インターフェイスが接続された状態でコアが生成されシミュレートされます。

[Enable External PIPE interface]

これはサードパーティ PIPE シミュレーションサポートのためのものです。詳細は、第 6 章の「PIPE モードシミュレーション」を参照してください。

[PCIe DRP Ports]

デフォルトで PCIe DRP ポートはイネーブルになっており使用可能です。

[Tandem Configuration]

[None]、 [Tandem PROM]、 [Tandem PCIe] の 3 つのラジオボタンを使用してタンデムコンフィギュレーションを設定することができます。サポートされているデバイスは、 K325T、 K410T、および K160T です。

ID パラメーター (ID)

「」図 4-2に示す [IDs] ページでは、IP の初期値、クラスコード、および Cardbus CIS ポインターをカスタマイズします。

ID の初期値

• [Vendor ID] : デバイスまたはアプリケーションの製造者 ID です。各 ID の重複を避けるため PCI Special InterestGroup によって有効な ID が割り当てられています。デフォルト値「10EEh」はザイリンクスのベンダー ID です。ここにベンダー ID を入力します。「FFFFh」は予約されています。


図 4‐2 : ID パラメーター




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• [Device ID] : アプリケーションの ID です。デフォルト値は選択されているコンフィギュレーションにより異なりますが、「70<link speed><link width>h」となります。このフィールドには任意の値を入力できます。アプリケーションに合わせて変更してください。

• [Revision ID] : デバイスまたはアプリケーションのリビジョンを指し、デバイス ID に付随するものです。デフォルト値は「00h」です。アプリケーションに合った値を入力してください。

• [Subsystem Vendor ID] : デバイスまたはアプリケーションの製造者をさらに細分化させるための ID です。ここにサブシステムベンダー ID を入力します。デフォルト値は「10EE」です。通常、この値はベンダー ID と同じです。この値を「0000h」に設定すると準拠テスト問題が発生します。

• [Subsystem ID] : デバイスまたはアプリケーションの製造者をさらに細分化させるための ID です。この値は通常デバイス ID と同じです。デフォルト値は選択されているレーン幅およびリンクスピードにより異なります。この値を「0000h」に設定すると準拠テスト問題が発生します。

[Class Code]

クラスコードは、デバイスの一般的な機能を識別するもので、 3 つのバイトサイズフィールドに分かれています。

• [Base Class] : デバイスにより実行される機能のタイプを広義に識別します。

• [Sub-Class] : デバイス機能をさらに細かく識別します。

• [Interface] : デバイスに依存したソフトウェアがデバイスとインターフェイスできるようにするレジスタレベルのプログラミングインターフェイスを定義します。

クラスコードのエンコードについては www.pcisig.com を参照してください。

[Class Code Look‐up Assistant]

選択されているデバイスの一般機能に対するベースクラス、サブクラス、インターフェイスの値を検索できます。この検索ツールは、選択されている機能に対し 3 つの値を表示するだけのもので、これらの値は「[Class Code]」にユーザー自身が入力する必要があります。

[Cardbus CIS Pointer]

Cardbus システムおよび Cardbus カードのカード情報構造のポンイトに使用します。このフィールドの値がゼロ以外の値である場合、該当するカード情報構造は正しい位置に存在している必要があります。デフォルト値は 0000_0000hで、値の範囲は 0000_0000h から FFFF_FFFFh までです。

基本アドレスレジスタ (BAR)

図 4-3 に示す基本アドレスレジスタ (BAR) のページでは、エンドポイントコンフィギュレーションの基本アドレスレジスタ空間を設定します。各 BAR (0 ～ 5) はそれぞれ 32 ビットのパラメーターを表します。

www.pcisig.com




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基本アドレスレジスタの概要

エンドポイントコンフィギュレーションの 7 Series FPGAs Integrated Block for PCI Express では、高 6 つの 32 ビットBAR または 3 つの 64 ビット BAR、および拡張 ROM BAR がサポートされます。ルートポートコンフィギュレーションの 7 Series FPGAs Integrated Block for PCI Express では、高 2 つの 32 ビット BAR または 1 つの 64 ビット BAR、および拡張 ROM BAR がサポートされます。

BAR は次のいずれかのサイズに設定できます。

• 32 ビット BAR : アドレス空間は 16 バイトから 2 ギガバイトまでです。メモリまたは I/O に使用します。

• 64 ビット BAR : アドレス空間は 128 バイトから 8 ギガバイトまでです。メモリのみに使用します。

すべての BAR レジスタに次のオプションがあります。

• チェックボックス : BAR をイネーブルにするにはチェックボックスをクリックします。 BAR をディスエーブルにするにはこのチェックボックスをオフにします。

• [Type] : BAR は I/O またはメモリになります。

° [I/O] : I/O BAR は 32 ビットのみです。 I/O BAR はプリフェッチ対応ではありません。 I/O BAR はレガシ PCIExpress エンドポイントコアに対してのみ使用できます。

° [Memory] :メモリ BAR は 64 ビットまたは 32 ビットに設定でき、プリフェッチ可能です。 BAR が 64 ビットに設定されている場合、拡張アドレス空間用に次の BAR が使用され、その BAR にはアクセスできなくなります。

• [Size] : 使用可能なサイズ範囲は、選択されている PCIe® デバイス /ポートタイプおよび BAR の種類によって異なります。表 4-5 にはその範囲がまとめられています。


図 4‐3 : BAR パラメーター




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• [Prefetchable] :メモリ空間をプリフェッチ可能にするかどうかを設定します。

• [Value] :現在の選択内容に基づいて BAR に値が割り当てられます。

基本アドレスレジスタ (BAR) 設定の管理については、「基本アドレスレジスタの設定の管理」を参照してください。

[Expansion Rom Enabled]

このオプションが選択されている場合、拡張 ROM がアクティベートされ、 2KB から 4GB までの値を指定することができます。『PCI 3.0 Local Bus Specification』 [参照 2]によると、拡張 ROM BAR のサイズは 16MB 以下に抑える必要があります。 16MB よりも大きなアドレス空間を選択すると、コアが規格に準拠しなくなる可能性があります。

基本アドレスレジスタの設定の管理

目的の基本アドレスレジスタに対し該当値を入力して、メモリまたは I/O のタイプの指定、プリフェッチの設定を行います。

メモリか I/O かの設定値を確認すると、そのアドレス空間がメモリまたは I/O として定義されていることが分かります。基本アドレスレジスタはそのアドレス空間にアクセスするコマンドのみに応答します。一般的には、 4KB 未満のメモリ空間は避けてください。 I/O 空間の小値は 16 バイトで、 I/O 空間の使用は新しいデザインではすべて避けてください。

プリフェッチのオプションは、メモリ空間をプリフェッチ可能にするかどうかを指定します。読み出しに影響がない場合 (つまり RAM からの読み出しのように、読み出しによってデータが破損するなどの影響がない場合)、メモリ空間はプリフェッチ可能です。また、複数のバイト書き込み操作を 1 つのダブルワード書き込みにまとめることもできます。

PCIe (レガシでないもの) に対しコアをエンドポイントとしてコンフィギュレーションする場合、プリフェッチ可能ビットが設定されているすべての BAR (BAR5 を除く ) に対し、 64 ビットアドレス指定がサポートされている必要があります。プリフェッチ可能ビットが設定されていない BAR すべてに対して、 32 ビットアドレス指定は可能です。プリフェッチビットに関連した要件はレガシエンドポイントには適用されません。 BAR でサポートされている小メモリアドレスは、 PCI Express エンドポイントの場合は 128 バイトで、レガシPCI Express エンドポイントの場合は16 バイトです。

未使用リソースのディスエーブル

ベストな結果を得るには、未使用の基本アドレスレジスタをディスエーブルにし、システムリソースを節約します。使用されていない BAR のチェックボックスをオフにすると、その BAR はディスエーブルになります。

コア機能

図 4-4に示すコア機能パラメーターは、 IP の初期値、クラスコード、および Cardbus CIS ポインターをカスタマイズするのに使用します。

表 4‐5 :デバイスコンフィギュレーション別の BAR サイズ範囲

デバイスポートタイプタイプ BAR サイズ範囲

PCI Express エンドポイント32 ビットメモリ 128 バイト～ 2 ギガバイト

64 ビットメモリ 128 バイト～ 8 ギガバイト

レガシ PCI Express エンドポイント



I/O 16 バイト～ 2 ギガバイト




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[Capabilities Register]

• [Capability Version] : PCI-SIG® によって規定されている PCI Express 機能構造バージョン番号を示します。この値は変更できません。

• [Device Port Type] : PCI Express のロジックデバイスタイプを指定します。

• [Slot Implemented] : このポートに関連付けられている PCI Express リンクがスロットに接続されていることを示します。 PCI Express ルートコンプレックスのルートポート、または PCI Express スイッチのダウンストリームポートに対してのみ有効です。

• [Capabilities Register] : 統合ブロックによって指定されている機能レジスタの値が表示されます。これは変更できません。

[Device Capabilities Register]

• [Max Payload Size] : TLP に対しデバイス /ファンクションがサポートできる大ペイロードサイズです。

• [Device Capabilities Register] : 統合ブロックによって指定されているデバイス機能レジスタの値が表示されます。これは変更できません。

[Block RAM Configuration Options]

• [Buffering Optimized for Bus Mastering Applications] : バスマスタリングアプリケーション用に適化されているリンクパートナークレジット設定がデバイスから出力されます。

• [Performance Level] : レシーバーおよびトランスミッターのサイズを決定するパフォーマンスレベルを選択します。ここでは、選択されている大ペイロードサイズに合わせ、各パフォーマンスレベルに対し、トランスミッターでバッファー化される TLP 数、レシーバーサイズ、コアからリンクパートナーへ出力されるクレジット数、


図 4‐4 : コア機能パラメーター




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コンフィギュレーションに必要なブロック RAM 数といった、レシーバーおよびトランスミッターの設定をします。

• [Finite Completions] : このオプションが選択されている場合、レシーバーで完了用に使用可能な空間がデバイスからリンクパートナーに出力されます。エンドポイントの場合は、無限の完了空間を出力する必要があるため、この設定は『PCI Express Base Specification, rev. 2.1』に準拠していません。

[Device Capabilities 2 Register]

このセクションはデバイス機能 2 レジスタを設定します。

• [Completion Timeout Disable Supported] : 完了タイムアウトディスエーブルがサポートされていることを示します。

• [Completion Timeout Ranges Supported] : オプションの完了タイムアウトに対するデバイスファンクションサポートがあることを示します。

推奨 : 10ms 未満で完了タイムアウトさせないでください。

• [Device Capabilities 2 Register] : コアに送信されるデバイス機能 2 レジスタの値が表示されます。これは変更できません。

割り込み

図 4-5 に示す割り込みパラメーターは、レガシ割り込み設定および MSI 機能を設定します。


図 4‐5 :割り込み機能




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[Legacy Interrupt Settings]

• [Enable INTX] : PCI Express ファンクションの INTx 割り込み生成機能をイネーブルにします。

• [Interrupt PIN] : レガシ割り込みメッセージのマッピングを示します。 [None] はレガシ割り込みが使用されていないことを示します。

注記 : INT A のみがサポートされます。

[MSI Capabilities]

• [Enable MSI Capability Structure] : MSI 機能構造がイネーブルになっています。

• [64 bit Address Capable] : ファンクションが 64 ビットのメッセージアドレス送信に対応しています。

• [Multiple Message Capable] : ルートコンプレックスから要求する MSI ベクターの数を選択します。

• [Per Vector Masking Capable] : ファンクションで MSI ベクターごとのマスキングがサポートされています。

アドバンスモード

このセクションではアドバンスモードについて説明します。

[Basic] タブ

図 4-6 に示すアドバンスモードの基本パラメーターは、基本モードに PCIe DRP ポートパラメーターを追加したのものと同じです。基本モードのパラメーターの詳細は、 179 ページの「[Basic]」を参照してください。

• [PCIe DRP Ports] :このチェックボックスをオンにすると、 PCIe ハードブロックの DPR ポートを生成でき、 PCIeハードブロックの属性をダイナミックに制御できるようになります。この設定はアドバンスデバッグを実行するのに使用できます。 PCIe のデフォルト属性の変更は、ザイリンクステクニカルサポートからの指示があった場合にのみに行ってください (285 ページの「テクニカルサポート」を参照)。




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ID パラメーター (ID)

アドバンスモードのこのパラメーターは基本モードのものと同じです。詳細は、182 ページの「ID パラメーター (ID)」を参照してください。

基本アドレスレジスタ (BAR)

アドバンスモードのこのパラメーターは基本モードのものと同じです。詳細は、 183 ページの「基本アドレスレジスタ (BAR)」を参照してください。

コア機能

図 4-7 に示すアドバンスモードのコア機能パラメーターは、基本モードに次のパラメーターを追加したものと同じです。基本モードのパラメーターの詳細は、 189 ページの「コア機能」を参照してください。


図 4‐6 :基本パラメーター (アドバンスモード )




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[Device Capabilities Register]

• [Extended Tag Field] : 要求者としてタグフィールドのサポートされている大サイズを示します。これがオンの場合は、 8 ビットのタグフィールドがサポートされていて、オフの場合は、 5 ビットのタグフィールドがサポートされています。

• [Extended Tag Default] : このオプションがオンになっている場合は、拡張タグイネーブルデフォルト ECN をサポートするため、デバイス制御レジスタのビット 8 のデフォルト値が 1 に設定されています。

• [Phantom Functions] : タグ ID と未使用のファンクション番号 (ファントムファンクションと呼ぶ) を論理的にまとめることで、未使用のトランザクション番号を増やすため、ファントムファンクションが使用されます。タグ拡張の詳細については、『PCI Express Base Specification, rev. 2.1』 [参照 2]のセクション 2.2.6.2 を参照してください。このフィールドは、タグ ID と論理的にまとめられた要求者 ID のファンクション番号部分の上位ビット数を示します。

• [Acceptable L0s Latency] : L0s から L0 への遷移のため、エンドポイントが許容できるレイテンシ合計を示します。

• [Acceptable L1 Latency] : L1 から L0 への遷移のため、エンドポイントが許容できるレイテンシを示します。

[PCIe 2.1 Specific]

• [UR Atomic] : このオプションがオンになっている場合、サポートされていない要求のあるアトミック操作要求にコアが自動的に応答します。オフの場合は、コアはアトミック操作 TLP をユーザーにパスします。

• [32-bit AtomicOp Completer Support] : 32 ビットのアトミック操作コンプリーターがサポートされています。

• [64-bit AtomicOp Completer Support] : 64 ビットのアトミック操作コンプリーターがサポートされています。

• [128-bit AtomicOp Completer Support] : 128 ビットの比較・スワップコンプリーターがサポートされています。

• [TPH Completer Supported] : TPH コンプリーターのサポートレベルを示します。

[Link Registers]

[Link Registers] ページはアドバンスモードでのみ使用できます。


図 4‐7 : コア機能 (アドバンスモード )




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[Link Capabilities Register]

このセクションはリンク機能レジスタを設定します。

• [Supported Link Speed] : PCI Express リンクでサポートされているリンクスピードを示します。この値は、「[Basic]タブ」で指定されているリンクスピードに設定されており、変更できません。

• [Maximum Link Width] :この値は、「[Basic] タブ」で指定されている初期レーンに設定されており、変更できません。

• [ASPM Optionality] : このオプションがオンになっている場合は、 ASPM がオプションでイネーブルになります。

• [DLL Link Active Reporting Capability] : データリンク制御および管理ステートマシンの DL_Active ステートを知らせるオプション機能です。

• [Link Capabilities Register] : コアに送信されるリンク機能レジスタの値が表示されます。これは変更できません。

[Link Control Register]

• [Hardware Autonomous Speed Disable] : このオプションがオンになっている場合、リンクスピードを低下させることで信頼性の低いリンク操作を修正しようとする場合を除き、デバイス上の理由でハードウェアがリンクスピードを変更できなくなります。

• [Read Completion Boundary] : ルートポートの読み出し完了バウンダリを示します。

• [Target Link Speed] : リンク動作スピードの上限を設定します。これは、ターゲットの準拠モードのスピードを設定するために使用されます。この値はサポートされているリンクスピードに設定され、リンクスピードが 5.0Gb/s に設定されている場合にのみ変更可能になります。

• [Compliance De-emphasis] : リンクが 5.0Gb/s で動作している場合、アップストリームコンポーネントのディエンファシスレベルを設定します。これは変更できません。

• [Link Control Register 1] : コアに送信されるリンク制御レジスタの値が表示されます。これは変更できません。

• [Link Control Register 2] : コアに送信されるリンク制御 2 レジスタの値が表示されます。これは変更できません。


図 4‐8 : リンクレジスタ (アドバンスモード )




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[Link Status Register]

• [Enable Slot Clock Configuration] : コネクタで使用可能な、プラットフォームから供給される物理的な基準クロックがエンドポイントで使用されることを示します。エンドポイントで独立基準クロックが使用される場合は、これを消去する必要があります。

コンフィギュレーションレジスタ (ルートポートコンフィギュレーションの場合のみ)

[Configuration Register] ページは、アドバンスモードで、ルートポートコンフィギュレーションが選択されている場合にのみ使用できます。

重要 : これらの設定はルートポートコンフィギュレーションに対してのみ有効です。

[Root Capabilities Register]

• [CRS Software Visibility] : コンフィギュレーション要求再試行ステータス (CRS) をソフトウェアに返すルートポートの機能です。このオプションがオンになっている場合、ルートポートは CRS 完了ステータスをソフトウェアに返すことができます。

• [Root Capabilities Register] : デバイスのルート機能レジスタを指定します。

[Slot Control Capabilities Register]

• [Attention Button Present] : 注意ボタンがインプリメントされていることを示します。このオプションがオンになっている場合、このスロットに対し注意ボタンが筐体にインプリメントされていることを示します。このオプションは、 [Device_Port_Type] が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。こ


図 4‐9 : コンフィギュレーションレジスタ




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れは、 [Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Attention Indicator Present] : 注意インジケーターがインプリメントされていることを示します。このオプションがオンになっている場合、このスロットに対し注意インジケーターが筐体にインプリメントされていることを示します。このオプションは、 [Device_Port_Type] が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。これは、 [Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Power Controller Present] : 電源コントローラーがインプリメントされていることを示します。このオプションがオンになっている場合、ソフトウェアでプログラム可能な電源コントローラーがこのスロットにインプリメントされていることを示します。このオプションは、 [Device_Port_Type] が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。これは、 [Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Power Indicator Present] : 電源インジケーターがインプリメントされていることを示します。このオプションがオンになっている場合はこのスロットに電源インジケーターが筐体にインプリメントされます。このオプションは、 [Device_Port_Type] が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。これは、 [Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Hot-Plug Surprise] : このオプションがオンになっている場合、このスロットにあるアダプターは通知なしにシステムから除去される可能性があります。このオプションは、 [Device_Port_Type] が [Root Port of PCI Express RootComplex] でない場合は使用できなくなっています。これは、[Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Hot-Plug Capable] : このオプションがオンになっている場合、スロットがホットプラグ対応であることを示します。このオプションは、 [Device_Port_Type] が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。これは、 [Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [MRL Sensor Present] : MRL (Manually operated Retention Latch) センサーがインプリメントされていることを示します。このオプションがオンになっている場合、 MRL センサーがこのスロットに対して筐体にインプリメントされていることを示します。このオプションは、 [Device_Port_Type] が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。これは、 [Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Electromechanical Interlock Present] : このオプションがオンになっている場合は、このスロットに電気機械インターロックが筐体にインプリメントされていることを示します。このオプションは、 [Device_Port_Type] が [RootPort of PCI Express Root Complex] でない場合は使用できなくなっています。これは、[Core Capabilities] タブで [SlotImplemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [No Command Completed Support] : このオプションがオンになっている場合は、出力コマンドがホットプラグコントローラーにより完了されたときに、スロットがソフトウェア通知を生成しないことを示します。このオプションは、[Device_Port_Type] が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。これは、 [Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Slot Power Limit Value] : [Slot Power Limit Scale] の値と合わせ、スロットへ供給される電源の上限を指定します。このオプションは、 [Device_Port_Type] が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。これは、 [Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Slot Power Limit Scale] : スロット電源制限値に使用されるスケールを指定します。このオプションは、[Device_Port_Type] が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。これは、[Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Physical Slot Number] : このポートに接続されている物理スロット番号を指定します。このフィールドはハードウェアで初期化される必要があり、その初期化値により、スロットに関連付けられているフォームファクターに関係なく、筐体内で重複することのないスロット番号が割り当てられます。このオプションは、[Device_Port_Type]が [Root Port of PCI Express Root Complex] でない場合は使用できなくなっています。これは、[Core Capabilities] タブで [Slot Implemented] パラメーターが選択されている場合にのみ有効です (図 4-4を参照)。

• [Slot Capabilities Register] : デバイスのスロット機能レジスタを指定します。




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割り込み

アドバンスモードの割り込みパラメーターは、基本モードに MSIx パラメーターを追加したものと同じです。基本モードのパラメーターの詳細は、 187 ページの「割り込み」を参照してください。

[MSI‐X Capabilities]

• [Enable MSIx Capability Structure] : MSI-X 機能構造がイネーブルになっています。

注記 : この機能構造では、低 1 つのメモリ BAR をコンフィギュレーションする必要があります。

• [MSIx Table Settings] : MSI-X のテーブル構造を定義します。

° [Table Size] : MSI-X のテーブルサイズを指定します。

° [Table Offset] : MSI-X テーブルのベースにポイントする基本アドレスレジスタからのオフセットを指定します。

° [BAR Indicator] : MSI-X テーブルをメモリ空間にマップするのに使用されるコンフィギュレーション空間の基本アドレスレジスタを示します。 64 ビットの基本アドレスレジスタの場合は、これは下位 DWORD を指します。

• [MSIx Pending Bit Array (PBA) Settings] : MSI-X 保留ビットアレイ (PBA) 構造を定義します。

° [PBA Offset] : MSI-X PBA のベースにポイントする基本アドレスレジスタからのオフセットを指定します。

° [PBA BAR Indicator] : MSI-X PBA をメモリ空間にマップするのに使用されるコンフィギュレーション空間の基本アドレスレジスタを示します。

パワーマネージメント

図 4-11 に示す [Power Management] ページでは、パワーマネージメントレジスタ、電力消費、および電力消失に関する設定を行います。


図 4‐10 :割り込みパラメーター (アドバンスモード )




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• [Device Specific Initialization] : これは、ジェネリッククラスのデバイスドライバーがこのビットを使用する前に、このファンクションの特別初期化が必要であること (標準 PCI コンフィギュレーションヘッダーに続く部分) を示します。このオプションがオンになっている場合、 D0 の初期化されていないステートへの遷移の後に、デバイス別の初期化シーケンスがこのファンクションに必要であることを示します。詳細は『PCI Bus PowerManagement Interface Specification Revision 1.2』 [参照 2]のセクション 3.2.3 を参照してください。

• [D1 Support] : このオプションがオンになっている場合、ファンクションで D1 パワーマネージメントステートがサポートされていることを示します。詳細は『PCI Bus Power Management Interface Specification Revision 1.2』のセクション 3.2.3 を参照してください。

• [D2 Support] : このオプションがオンになっている場合、ファンクションで D2 パワーマネージメントステートがサポートされていることを示します。詳細は『PCI Bus Power Management Interface Specification Revision 1.2』のセクション 3.2.3 を参照してください。

• [PME Support From] : このオプションがオンになっている場合、ファンクションが cfg_pm_wake をアサートできるパワーステートを示します。詳細は『PCI Bus Power Management Interface Specification Revision 1.2』のセクション 3.2.3 を参照してください。

• [No Soft Reset] : このオプションがオンの場合、パワーステートコマンドに従って D3Hot から D0 へデバイスが遷移する場合、デバイスは内部リセットを実行せず、またコンフィギュレーションのコンテキストが保存されることを示します。このオプションをオフにすることはサポートされていません。

[Power Consumption]

7 Series FPGAs Integrated Block for PCI Express は常に 0W の消費電力見積をレポートします。詳細は『PCI Bus PowerManagement Interface Specification Revision 1.2』のセクション 3.2.6 を参照してください。

[Power Dissipated]

7 Series FPGAs Integrated Block for PCI Express は常に 0W の電力消失をレポートします。詳細は『PCI Bus PowerManagement Interface Specification Revision 1.2』のセクション 3.2.6 を参照してください。


図 4‐11 :パワーマネージメントレジスタ




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拡張機能

図 4-12 に示す [PCIe Extended Capabilities] ページはアドバンスモードでのみ使用できます。ここではデバイスシリアル番号機能、仮想チャネル機能、ベンダー別機能、およびユーザー定義のコンフィギュレーション機能を設定します。

[Device Serial Number Capability]

• [Enable DSN Capability] : デバイスシリアル番号 (DSN) を含むオプションの PCIe 拡張機能です。この機能がオンになっている場合、DSN はポートのデバイスシリアル番号入力ピンに出力されている必要があります。また、仮想チャネルおよびベンダー別機能をイネーブルにするにはこの機能をオンにする必要があります。

[Virtual Channel Capability]

• [Enable VC Capability] : オプションの PCIe 拡張機能で、ユーザーアプリケーションを TCn/VC0 モードで実行できるようにします。これをオンにすると、トラフィッククラスフィルター機能がサポートされます。

• [Reject Snoop Transactions] (ルートポートコンフィギュレーションのみ) : このオプションがオンの場合、 NoSnoop 属性が適用可能で、 TLP ヘッダーでは設定されていないトランザクションは、サポートされていない要求として拒否される可能性があります。

[Vendor Specific Capability]

• [Enable VSEC Capability] : オプションの PCIe 拡張機能で、 PCI Express コンポーネントベンダーがベンダー別レジスタを顕在化させることができます。このオプションがオンになっている場合、ザイリンクスのループバック制御がイネーブルになります。

[User‐Defined Configuration Capabilities] :エンドポイントコンフィギュレーションのみ

• [PCI Configuration Space Enable] : ユーザーアプリケーションが、 PCI レガシ機能レジスタを追加/インプリメントできるようになります。ユーザーアプリケーションがレガシ機能コンフィギュレーション空間をインプリメントする場合は、このオプションを選択する必要があります。このオプションを使用すると、ビルトイン PCI 互換コ


図 4‐12 : PCIe 拡張機能




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ンフィギュレーション空間アドレス範囲外のアドレスへ、 AXI4-Stream インターフェイスへのコンフィギュレーション要求を送ることができるようになります。

• [PCI Configuration Space Pointer] : ユーザー定義可能な PCI 互換コンフィギュレーション空間の DWORD にアラインされた開始アドレスを設定します。 DWORD アドレスの範囲は 2Ah ～ 3Fh までです。

• [PCI Express Extended Configuration Space Enable] : ユーザーアプリケーションが、 PCI Express 拡張機能レジスタを追加/インプリメントできるようになります。ユーザーアプリケーションが拡張機能コンフィギュレーション空間をインプリメントする場合は、このオプションを選択する必要があります。このオプションを使用すると、ビルトイン PCI Express 拡張コンフィギュレーション空間アドレス範囲外のアドレスへ、ユーザーアプリケーションへのコンフィギュレーション要求を送ることができるようになります。

• [PCI Express Extended Configuration Space Pointer] : ユーザーアプリケーションによりインプリメントされる PCIExpress 拡張コンフィギュレーション空間の DWORD にアラインされた開始アドレスを設定します。これで、ユーザーアプリケーションで設定された値以上の DWORD アドレスのコンフィギュレーション要求を送ることができるようになります。このアドレス範囲は、選択されている PCIe 拡張機能によって異なります。詳細は、第 3 章「コアを使用するデザイン」を参照してください。

拡張機能 2

[Extended Capabilities 2] ページはアドバンスモードでのみ使用できます。

AER 機能

• [Enable AER Capability] : アドバンスエラーレポートを使用できるようにするオプションの PCIe 拡張機能です。

• [Multiheader] : AER ヘッダーログフィールドに対しマルチヘッダーバッファリングがサポートされていることを示します (7 Series FPGAs Integrated Block for PCI Expressではサポートされていません)。


図 4‐13 : PCIe 拡張機能 : AER 機能




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• [Permit Root Error Update] : これがオンに設定されている場合、AER ルートステータスおよびエラーソース ID レジスタがアップデートされます。 FALSE の場合、これらのレジスタは 0 になります。

• [ECRC Check Capable] : コアが ECRC を実行できることを示します。

• [Optional Error Support] : 訂正不可能および訂正可能なエラーマスク /重要度レジスタで、どのオプションエラーコンディションがサポートされているかを示します。エラーのチェックボックスがすべてオフになっている場合、マスク /重要度レジスタの対応ビットは 0 になります。

RBAR 機能

• [Enable RBAR Capability] : サイズ調整可能な BAR を使用できるようにするオプションの PCIe 拡張機能です。

• [Number of RBARs] : 機能構造でのサイズ調整可能な BAR の数です。これはイネーブルになっている BAR の数によって変わります。

• [Size Supported] : RBAR 機能レジスタに対しサポートされている RBAR サイズです (0 から 5 まで)。

• [Index Value] : イネーブルになっている BAR の中からサイズ調整可能な BAR のインデックスを設定します。

• [Init Value] : RBAR 制御 BAR サイズフィールドの RBAR の初期値です。

ECRC

• [Receive ECRC Check] : 受信された TLP の ECRC チェックを実行します。

° 0 = チェックしない

° 1 = 常にチェックする

° 3 = AER 機能構造の ECRC チェックイネーブルビットによりイネーブルになっている場合はチェックする

• [Trim TLP Digest] : 受信された TLP の TD ビットクリアおよび ECRC トリムをイネーブルにします。

• [Disable RX Poisoned Resp] : ポイズンド TLP を受信したため、コアがメッセージの送信およびステータスビットの設定を実行しなくなります。このチェックボックスがオンになっている場合のコアの動作は次のようになります。

° 勧告としての非致命的エラー : 1 (デフォルト )。コアがポイズンド CfgWr を受信すると、パリティエラーを設定し、サポートされない要求のある完了を送信します。コアがポインズンド MemWr を受信すると、パリティエラーを設定し、 TLP は送信されません。

° 勧告としての非致命的エラー : 0.DISABLE_RX_POISONED_RESP が FALSE に設定され、ポインズンドMemWr を受信すると、コアはエラーメッセージを自動的に送信します。 DISABLE_RX_POISONED_RESP


図 4‐14 : PCIe 拡張機能 : RBAR 機能


図 4‐15 : PCIe 拡張機能 : ECRC




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が TRUE に設定され、ポインズンド MemWr を受信すると、コアはエラーメッセージを送信しません。cfg_err_poisoned をアサートすると、コアはエラーメッセージを送信します。

TL 設定

[Transaction Layer (TL)] ページはアドバンスモードでのみ使用できます。

トランザクション層 (TL) モジュール

• [Enable Message Routing] : AXI4-Stream インターフェイスでメッセージ TLP も受信するかどうかを制御します。

• [Endpoint] :

° [Unlock] および [PME_Turn_Off] があります。

• [Root Port] :

° エラーメッセージ - [Error Correctable]、 [Error Non-Fatal]、 [Error Fatal]

° INIT メッセージのアサート /ディアサート - [INTA]、 [INTB]、 [INTC]、 [INTD]

° パワーマネージメントメッセージ - [PM_PME]、 [PME_TO_ACK]

• [Receive Non-Posted Request] (ノンポステッドフロー制御)

° rx_np_req 信号により、ユーザーアプリケーションがノンポステッド TLP をバッファー化できなくなります。 rx_np_req がアサートされると、統合ブロックから 1 つのノンポステッド TLP が要求されます。この信号は rx_np_ok と合わせて使用することはできません。rx_np_req がアサートされるたびに、受信インターフェイスで 1 つの TLP が出力され、 rx_np_ok がディアサートされるたびに、ユーザーアプリケーションは高2 つまでの追加ノンポステッド TLP をバッファー化する必要があります。

• [Pipeline Registers for Transaction Block RAM Buffers] : トランザクションバッファーに対しイネーブルにするパイプラインレジスタを選択します。パイプラインレジスタは、トランザクションブロック RAM バッファーの書き込みパスで、またはその読み出しと書き込みの両方のパスでイネーブルにすることができます。


図 4‐16 : TL 設定




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• ATS

° [UR_INV_REQ] : このチェックボックスがオンになっている場合、受信された ATS 無効要求メッセージはサポートされていない要求としてコアにより処理されます。このチェックボックスがオフになっている場合、受信された ATS 無効要求メッセージはコアによりパスされます。

° [UR_PRS_RESPONSE] : このチェックボックスがオンになっている場合、受信された ATS ページ要求グループ応答メッセージはサポートされていない要求としてコアにより処理されます。このチェックボックスがオフになっている場合、受信された ATS ページ要求グループ応答メッセージはコアによりパスされます。

DL および PL の設定

[DL & PL Settings] ページはアドバンスモードでのみ使用できます。

リンク層モジュール

• [Override ACK/NAK Latency Timer] : このチェックボックスがオンになっている場合、デバイスで設定されているACK/NAK レイテンシタイマー値を上書きできます。この機能を使用すると ACK タイムアウト値が『PCI ExpressBase Specification, rev. 2.1』 [参照 2]に準拠しなくなります。この設定はアドバンスデバッグを実行するのに使用できます。

注意 : ザイリンクステクニカルサポートから指示があった場合にのみ、デフォルト属性を変更してください。

• レイテンシタイマーの [Override Function] : デバイスの ACK/NAK レイテンシタイマー値に関して、上書きされた値がどのようにデバイスによって使用されるかを指定します。オプションは [Absolute]、 [Add]、 [Subtract] です。初の 2 つを設定すると ACK タイムアウト値が『PCI Express Base Specification, rev. 2.1』に準拠しなくなります。

• レイテンシタイマーの [Override Value] : ACK レイテンシタイマーの [Override Function] がオンになっているかどうかにより、 ACK/NAK レイテンシタイマー値がどのようにデバイスによって使用されるのかを指定します。ビルトインされているテーブル値はデバイスの交渉されたリンク幅およびプログラムされた MPS によって変わります。


図 4‐17 : DL および PL の設定




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• [Override Replay Timer] : このチェックボックスがオンになっている場合、デバイスで設定されている再生タイマー値を上書きできます。この機能を使用すると再生タイムアウト値が『PCI Express Base Specification, rev. 2.1』に準拠しなくなります。この設定はアドバンスデバッグを実行するのに使用できます。

注意 : ザイリンクステクニカルサポートから指示があった場合にのみ、デフォルト属性を変更してください。

• 再生タイマーの [Override Function] : デバイスの再生タイマー値に関して、上書きされた値がどのようにデバイスによって使用されるかを指定します。オプションは [Absolute]、 [Add]、 [Subtract] です。初の 2 つを設定すると再生タイムアウト値が『PCI Express Base Specification, rev. 2.1』に準拠しなくなります。

• 再生タイマーの [Override Value] : 再生タイマーの [Override Function] がオンになっているかどうかにより、再生タイマー値がどのようにデバイスによって使用されるのかを指定します。ビルトインされているテーブル値はデバイスの交渉されたリンク幅およびプログラムされた MPS によって変わります。

重要 : 終タイムアウト値が 15 ビットのタイムアウト値をオーバーフローさせないように必ず確認してください。

アドバンス物理層

• [Enable Lane Reversal] : このチェックボックスがオンになっている場合、レーン反転機能が有効になります。

• [Force No Scrambling] : テスト診断用にのみ使用します。実際のデザインでは使用しないでください。このビットを設定すると、シリアルデータストリームが解析できるよう、データスクランブラーがオフになります。

• [Upconfigure Capable] : このチェックボックスがオフになっている場合、リンクトレーニング中、ポートは「NotUpconfigure Capable」になります。

• [Disable TX ASPM L0s] : このチェックボックスがオンになっている場合、デバイストランスミッターが L0s ステートに遷移しなくなります。

推奨 : 7 series FPGA を任意のザイリンクスコンポーネントにインターコネクトするリンクに対しては、TX ASPM L0sをディスエーブルにします。

• [Link Number] : リンクトレーニング中に TS1 および TS2 の順序づけられているビットでデバイスにより出力されるリンク番号を指定します。ダウンストリーム方向モードのみに使用。

共有ロジック

このページのオプションを 1 つ、または複数選択し、複数のインスタンシエーションで共通ロジックを共有することができます。共有ロジックの詳細は、第 3 章の「共有ロジック」を参照してください。

コアインターフェイスパラメーター

使用するコアインターフェイスパラメーターを選択できます。デフォルトでは、すべてのポートが接続されています。一部のインターフェイスが使用されていない場合は、それらをディスエーブルにすることも可能です。ディスエーブルに設定されると、そのインターフェイス (ポート ) はコアの上位から削除されます。

推奨 : 通常の使用ケースの場合は、インターフェイスをディスエーブルにしないでください。特別なケースでのみポートをディスエーブルにしてください。




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[PL Interface]

物理層 (PL) インターフェイスのオプションをオフにすると、次のポートがコアから削除されます。このオプションを使用し、リンクおよびリンクパートナーのステータスをチェックし、リンクステートを制御することができます。

• pl_sel_lnk_rate

• pl_sel_lnk_width

• pl_ltssm_state

• pl_lane_reversal_mode

• pl_phy_lnk_up

• pl_directed_link_change

• pl_directed_link_width

• pl_directed_link_speed

• pl_directed_link_auton

• pl_tx_pm_state


図 4‐18 : コアインターフェイスパラメーター




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• pl_rx_pm_state

• pl_link_upcfg_cap

• pl_link_gen2_cap

• pl_link_partner_gen2_supported

• pl_initial_link_width

• pl_upstream_prefer_deemph

• pl_downstream_deemph_source

• pl_directed_change_done

• pl_transmit_hot_rst

• pl_received_hot_rst

エラーレポート

エラーレポートのオプションをオフにすると、次のポートがコアから削除されます。これらの信号は、 PCIe Gen2 コアのユーザーアプリケーションエラーレポートインターフェイスに関連づけられています。

• cfg_err_malformed

• cfg_err_cor

• cfg_err_ur

• cfg_err_ecrc

• cfg_err_cpl_timeout

• cfg_err_cpl_abort

• cfg_err_cpl_unexpect

• cfg_err_poisoned

• cfg_err_acs

• cfg_err_atomic_egress_blocked

• cfg_err_mc_blocked

• cfg_err_internal_uncor

• cfg_err_internal_cor

• cfg_err_posted

• cfg_err_locked

• cfg_err_norecovery

• cfg_err_cpl_rdy

• cfg_err_tlp_cpl_header

• cfg_err_aer_headerlog

• cfg_aer_interrupt_msgnum

• cfg_err_aer_headerlog_set

• cfg_aer_ecrc_check_en

• cfg_aer_ecrc_gen_en

[Config Management Interface]

コンフィギュレーション管理インターフェイスのオプションをオフにすると、次のポートがコアから削除されます。これらの信号は、コンフィギュレーション空間レジスタの読み出しおよび書き込みを実行するために使用されます。




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• cfg_mgmt_do

• cfg_mgmt_di

• cfg_mgmt_byte_en

• cfg_mgmt_dwaddr

• cfg_mgmt_wr_rw1c_as_rw

• cfg_mgmt_wr_readonly

• cfg_mgmt_wr_en

• cfg_mgmt_rd_en

• cfg_mgmt_rd_wr_done

[Config CTRL Interface]

コンフィギュレーション制御 (CTRL) インターフェイスのオプションをオフにすると、次のポートがコアから削除されます。これらの信号により、ユーザーアプリケーションとコアの間で幅広くデータ通信が行われます。

• cfg_trn_pending

• cfg_pm_halt_aspm_l0s

• cfg_pm_halt_aspm_l1

• cfg_pm_force_state_en

• cfg_pm_force_state

• cfg_dsn

• tx_cfg_gnt

• rx_np_ok

• rx_np_req

• cfg_turnoff_ok

• cfg_pm_wake

• cfg_pm_send_pme_to

• cfg_ds_bus_number

• cfg_ds_device_number

• cfg_ds_function_number

[Config Status Interface]

コンフィギュレーションステータスインターフェイスのオプションをオフにすると、次のポートがコアから削除されます。これらの信号は、 PCIe Gen2 コアのコンフィギュレーション方法に関する情報を提供します。

• cfg_status

• cfg_command

• cfg_dstatus

• cfg_dcommand

• cfg_lstatus

• cfg_lcommand

• cfg_dcommand2

• cfg_pcie_link_state

• cfg_pmcsr_powerstate




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• cfg_pmcsr_pme_en

• cfg_pmcsr_pme_status

• cfg_received_func_lvl_rst

• cfg_to_turnoff

• cfg_bus_number

• cfg_device_number

• cfg_function_number

• cfg_bridge_serr_en

• cfg_slot_control_electromech_il_ctl_pulse

• cfg_root_control_syserr_corr_err_en

• cfg_root_control_syserr_non_fatal_err_en

• cfg_root_control_syserr_fatal_err_en

• cfg_root_control_pme_int_en

• cfg_aer_rooterr_corr_err_reporting_en

• cfg_aer_rooterr_non_fatal_err_reporting_en

• cfg_aer_rooterr_fatal_err_reporting_en

• cfg_aer_rooterr_corr_err_received

• cfg_aer_rooterr_non_fatal_err_received

• cfg_aer_rooterr_fatal_err_received

• cfg_vc_tcvc_map

• tx_buf_av

• tx_err_drop

• tx_cfg_req

[Receive Msg Interface]

受信メッセージインターフェイスのオプションをオフにすると、次のポートがコアから削除されます。これらの信号は、リンク、データに関連付けられているパラメーター、および受信されたメッセージのタイプからのデコード可能なメッセージを示します。

• cfg_msg_received

• cfg_msg_data

• cfg_msg_received_err_cor

• cfg_msg_received_err_non_fatal

• cfg_msg_received_err_fatal

• cfg_msg_received_assert_int_a

• cfg_msg_received_deassert_int_a

• cfg_msg_received_assert_int_b

• cfg_msg_received_deassert_int_b

• cfg_msg_received_assert_int_c

• cfg_msg_received_deassert_int_c

• cfg_msg_received_assert_int_d

• cfg_msg_received_deassert_int_d




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• cfg_msg_received_pm_pme

• cfg_msg_received_pme_to_ack

• cfg_msg_received_unlock

• cfg_msg_received_pm_as_nak

[Config FC Interface]

コンフィギュレーションフロー制御 (FC) インターフェイスのオプションをオフにすると、次のポートがコアから削除されます。これらの信号は、 PCIe Gen2 コアのコンフィギュレーションフロー制御に関連づけられています。

• cfg_fc_ph

• cfg_fc_pd

• cfg_fc_nph

• cfg_fc_npd

• cfg_fc_cplh

• cfg_fc_cpld

• cfg_fc_sel

出力生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 [参照 16] (UG896) の IP 出力ファイルの生成に関するセクションを参照してください。

エンドポイントコンフィギュレーション

このセクションは、生成されたコアのエンドポイントコンフィギュレーション用のディレクトリ構造を説明します。各ディレクトリの詳細は、第 8 章「サンプルデザインの詳細」を参照してください。




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図 4‐19 : エンドポイントコンフィギュレーションのディレクトリ構造




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ルートポートコンフィギュレーション

このセクションは、生成されたコアのルートポートコンフィギュレーション用のディレクトリ構造を説明します。各ディレクトリの詳細は、第 8 章「サンプルデザインの詳細」を参照してください。


図 4‐20 :ルートポートコンフィギュレーションのディレクトリ構造




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第 5章

コアの制約7 Series FPGAs Integrated Block for PCI Express® ソリューションでは、PCI Express に対し指定されているパフォーマンス要件を満たすため、タイミングおよび物理的なインプリメンテーション制約を指定する必要があります。これらの制約は、エンドポイントおよびルートポートの両方のソリューションで、ザイリンクスデザイン制約 (XDC) ファイルで提供されています。生成される XDC ファイルにあるピン配置および階層の名前は、配布されているサンプルデザインのものに一致しています。

一貫したインプリメンテーション結果を得るには、ザイリンクスツールでデザインを実行するときに、変更されていない元の制約を含んだ XDC ファイルを使用します。 XDC ファイルの定義および使用方法、また特定の制約についての詳細は、『Vivado ライブラリガイド』 [参照 11]および『コマンドラインツールユーザーガイド』 [参照 13] (UG628)を参照してください。

統合ブロックソリューションで提供されている制約は、ハードウェア上でテスト済みで、一貫した結果を提供します。制約は変更可能ですが、各制約をよく理解した上で変更してください。また、提供されている制約を規定から逸脱した形で使用したデザインに対してはサポートは提供されませんので、ご了承ください。

各コアに対して生成される XDC ファイルの全体的な構造および情報の並びは同じですが、その内容は各コアによって異なります。次に説明するセクションは、一般的な XDC ファイルの構造および情報の並びを規定します。

必要な制約の変更

XDC で提供されている制約の中には、統合ブロック内のエレメントへの階層パスを使用するものがあります。これらの制約には、core というインスタンス名が使用されるものと想定します。別のインスタンス名が使用される場合は、この「core」をすべての階層制約で実際のインスタンス名に置き換えます。

次に例を示します。

xilinx_pcie_ep というインスタンス名を使用する場合 :

set_property LOC GTXE2_CHANNEL_X0Y7 [get_cells {core/inst/inst/gt_top_i/pipe_wrapper_i/pipe_lane[0].gt_wrapper_i/gtx_channel.gtxe2_channel_i}]

上記のものは、次のようになります。

set_property LOC GTXE2_CHANNEL_X0Y7 [get_cells {xilinx_pcie_ep/inst/inst/gt_top_i/pipe_wrapper_i/pipe_lane[0].gt_wrapper_i/gtx_channel.gtxe2_channel_i}]

提供されている XDC には、ユーザーインプリメントロジックに制約を設定するための空白のセクションがあります。提供されている制約はコア自体に制約を設定するには十分ですが、コアとインターフェイスしているユーザーインプリメントロジックに制約をつけるには十分ではありません。追加制約をインプリメントする必要があります。




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第 5 章 : コアの制約

デバイス、パッケージ、およびスピードグレードの選択

XDC の初のセクションは、インプリメンテーションツールがターゲットにするデバイスを正確に指定します。特定パーツ、パッケージ、スピードグレードも含まれます。デバイスに特化したオプションが含まれる場合もあります。 XDC のデバイスは、 Vivado® Design Suite プロジェクトで選択されているデバイスが反映されています。

ユーザータイミング制約

ユーザータイミング制約のセクションは自動的には記述されていません。ここにユーザーインプリメントロジックのタイミング制約をユーザーが指定します。

ユーザー物理制約

ユーザー物理制約のセクションは自動的には記述されていません。ここにユーザーインプリメントロジックの物理制約をユーザーが指定します。

コアのピン配置および I/O 制約

コアのピン配置および I/O 制約のセクションには、コアのシステム (SYS) インターフェイスおよび PCI Express(PCI_EXP) インターフェイスに属する I/O に対する制約が含まれています。ここには、ピン、 I/O ロジック、および I/O 規格のロケーション制約が含まれます。

コアの物理制約

コアの物理制約は、デバイスの特定エリアにコアを制限し、またクロックバッファリングおよびコアによってインスタンシエートされるロジックのロケーションを指定するために使用されます。

コアのタイミング制約

コアのタイミング制約のセクションでは、コアに対するクロック周波数要件を定義し、またタイミング解析ツールで無視するネットを指定します。

デバイスの選択

XDC のデバイス選択セクションには、ターゲットにするパーツ、パッケージ、スピードグレードが記述されており、この情報がインプリメンテーションツールに渡されます。

重要 : コアは特定のパーツとパッケージの組み合わせに対して設計されているため、このセクションは変更しないでください。

このセクションには常にパーツを選択する行が含まれていますが、パーツまたはパッケージ別のオプションも含まれている場合があります。たとえば、次のようになります。

CONFIG PART = XC7V585T-FFG1761-1




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コア I/O 割り当て

このセクションは、コアのシステム (SYS) インターフェイスおよび PCI Express (PCI_EXP) インターフェイスに属する I/O の配置およびオプションを制御します。このセクションの set_property 制約は、 SYS グループの信号のピンロケーションおよび I/O オプションを制御します。使用しているコアのバージョンにより、このロケーションとオプションは異なります。また、システム要件を十分に理解せずにこれを変更するのは避けてください。


set_property IOSTANDARD LVCMOS18 [get_ports sys_rst_n]set_property LOC IBUFDS_GTE2_X0Y3 [get_cells refclk_ibuf]

リセットおよびクロックの要件については、「クロック」および第 3 章の「リセット」を参照してください。

GTX トランシーバーのピン配置については、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』[参照 10](UG476) の付録「Placement Information by Package」を参照してください。

INST 制約は、 PCI_EXP グループに属す信号の配置を制御するのに使用されます。これらの制約は使用されているトランシーバーのロケーションを制御します。つまり、送信および受信の差動ペアのピンロケーションを黙示的に制御します。


set_property LOC GTXE2_CHANNEL_X0Y7 [get_cells {pcie_7x_v2_1_0_i/inst/inst/gt_top_i/pipe_wrapper_i/pipe_lane[0].gt_wrapper_i/gtx_channel.gtxe2_channel_i}]

コアの物理制約

コアの物理制約は制約ファイルに含まれていて、クロッキングおよびその他のエレメントのロケーションを制御し、また、 FPGA ロジックの特定エリアにコアを制約するために使用します。

重要 : サポートされているデバイスとパッケージの各組み合わせに合わせて特定の物理制約が選択されています。これらの制約を変更しないでください。

注記 :デザインのタイミングをクローズすることができない状況においては、XDC に次の AREA_GROUP 制約を追加できます。

INST "core/*" AREA_GROUP = "AG_core" ;AREA_GROUP "AG_core" RANGE = SLICE_X136Y147:SLICE_X155Y120 ;

コアのタイミング制約

タイミング制約はすべての統合ブロックソリューションに対して提供されていますが、コアのコンフィギュレーションによって異なります。いかなる場合においても、タイミング制約は重要であるため、上位の階層名を指定する目的以外に変更はしないでください。タイミング制約は次の 2 つのグループに分けられます。

• set_false_path 制約 :遅延が重要ではないパスに使用され、制約のないパスについての警告メッセージがタイミング解析ツールで出力されないようにします。

• 周波数制約 :クロックネットをタイムグループにまとめ、プロパティおよび要件をそのグループに割り当てます。




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set_false_path 制約の例を次に示します。

set_false_path -from [get_ports sys_rst_n]

クロック制約の例 :

まず、入力基準クロックの周期を指定します。これは Vivado 統合設計環境 (IDE) で選択されている値、つまり 100MHz、125MHz、 250MHz のいずれかの値になります。

create_clock -name sys_clk -period 10 [get_pins refclk_ibuf/O]

次に、内部生成されたクロックネットおよび周期を、 100MHz、 125MHz、または 250MHz に指定します。

注記 :両方のクロック制約を 100MHz、 125MHz、または 250MHz に指定する必要があります。

create_generated_clock -name clk_125mhz -source [get_pins refclk_ibuf/O] -edges {1 2 3} -edge_shift {0 -1 -2} [get_pins ext_clk.pipe_clock_i/mmcm_i/CLKOUT0]

create_generated_clock -name clk_userclk -source [get_pins refclk_ibuf/O] -edges {1 2 3} -edge_shift {0 3 6} [get_pins ext_clk.pipe_clock_i/mmcm_i/CLKOUT2]

統合ブロックコアの移動

システムクロック入力、 GTXE トランシーバー、またはブロック RAM のロケーションが提供されているサンプルとは異なるデザインに対しては、ザイリンクスはテクニカルサポートを提供しませんが、 FPGA 内でコアを移動させることは可能です。サンプルで選択されているロケーションは推奨ピン配置です。これらのロケーションは、 PCIe® ブロックとの近さに基づいて選択されていて、 250MHz のタイミングを満たすことができます。またこれらのロケーションにより、アドインカードデザインのレイアウト要件を満たすことができます。コアを移動した場合は、トランシーバーおよびクロッキングリソースすべての相対位置を維持し、タイミングクロージャーが達成できるようにしてください。

サポートされているコアのピン配置

Virtex®-7 FPGA には複数のブロックがあります。表 5-1 には、これらの FPGA で使用可能なブロックがリストされています。 Kintex®-7 および Artix®-7 デバイスにはブロックは 1 つしかありません。 Virtex-7 ファミリの一部では、統合ブロックに近接するトランシーバーサイトがボンディングされていないため、すべてのブロックを使用できるわけではありません。表 5-1 にリストされている FPGA の統合ブロックは、高 Gen2 (5.0GT/s) までの動作をサポートします。Gen 3 (8.0 GT/s) の場合は、『Virtex-7 FPGA Gen3 Integrated Block for PCI Express 製品ガイド』 [参照 4] (PG023) を参照してください。

表 5‐1 :使用可能な PCIe 用統合ブロック



Zynq®-7000

ZC7030 3

ZC7045 3

ZC7100 3




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表 5-2 から表 5-7 までは、利用可能な Zynq-7000 SoC および 7 シリーズ FPGA のパーツとパッケージの組み合わせに対しサポートされているコアのピン配置を規定しています。Vivado ツールは、選択されているツールおよびパッケージに対し、この表のデータに一致する XDC ファイルを提供します。

Virtex-7

XC7VX485T

FFG1157FFG1761FFG1930

3 3

FFG1158FFG1927

3 3 3 3

XC7V585TFFG1157 3 3

FFG1761 3 3 3

XC7V2000TFHG1761 3 3 3

FLG1925 3 3

Kintex-7

XC7K480T 3

XC7K420 3

XC7K410T 3

XC7K355T 3

XC7K325T 3

XCK7160T 3

XC7K70T 3

Artix-7XC7A100T 3

XC7A200T 3

表 5‐1 :使用可能な PCIe 用統合ブロック (続き)



表 5‐2 : Artix 7 コアピン配置

デバイスパッケージ統合ブロックロケーション

レーン x1 x2 x4 X8

XC7A200T FBG484、 FBG676、FFG1156、 SBG484

X0Y0

レーン 0 X0Y7 X0Y7 X0Y7

サポートなしレーン 1 X0Y6 X0Y6

XC7A100T FGG484、 FGG676 レーン 2 X0Y5

XC7A75T FGG484 レーン 3 X0Y4

XC7A35T FGG484X0Y0



レーン 2 X0Y1

XC7A50T FGG484 レーン 3 X0Y0




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表 5‐3 : Zynq‐7000 コアピン配置



XC7Z030 FBG484、 FBG676、FFG676、 SBG485

X0Y0



レーン 2 X0Y1

レーン 3 X0Y0

XC7Z045 FBG676、 FFG676、FFG900

X0Y0

レーン 0 X0Y15 X0Y15 X0Y15 X0Y15

レーン 1 X0Y14 X0Y14 X0Y14

レーン 2 X0Y13 X0Y13


XC7Z100 FFG900、 FFG1156

レーン 4 X0Y11

レーン 5 X0Y10

レーン 6 X0Y9

レーン 7 X0Y8

表 5‐4 : Kintex‐7 コアピン配置



XC7K70T

FBG 484 X0Y0



レーン 2 X0Y1

レーン 3 X0Y0

FBG676 X0Y0

レーン 0 X0Y7 X0Y7 X0Y7 X0Y7




レーン 4 X0Y3

レーン 5 X0Y2

レーン 6 X0Y1

レーン 7 X0Y0




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XC7K160T

FBG484 X0Y0



レーン 2 X0Y1

レーン 3 X0Y0

FBG676、 FFG676 X0Y0





レーン 4 X0Y3

レーン 5 X0Y2

レーン 6 X0Y1

レーン 7 X0Y0

XC7K325T FBG676、 FBG900、FFG676、 FFG900

X0Y0





レーン 4 X0Y3

レーン 5 X0Y2

レーン 6 X0Y1

レーン 7 X0Y0

XC7K355T FFG901 X0Y0

レーン 0 X0Y15 X0Y15 X0Y15 X0Y15

レーン 1 X0Y14 X0Y14 X0Y14



レーン 4 X0Y11

レーン 5 X0Y10

レーン 6 X0Y9

レーン 7 X0Y8

表 5‐4 : Kintex‐7 コアピン配置 (続き)






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XC7K410T FBG676、 FBG900、FFG676、 FFG900

X0Y0





レーン 4 X0Y3

レーン 5 X0Y2

レーン 6 X0Y1

レーン 7 X0Y0

XC7K420TXC7K480T FFG901、 FFG1156 X0Y0

レーン 0 X0Y19 X0Y19 X0Y19 X0Y19

レーン 1 X0Y18 X0Y18 X0Y18



レーン 4 X0Y15

レーン 5 X0Y14

レーン 6 X0Y13

レーン 7 X0Y12

表 5‐4 : Kintex‐7 コアピン配置 (続き)






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表 5‐5 : Virtex 7 XC7VX485T コアピン配置

パッケージ統合ブロックロ

ケーションレーン x1 x2 x4 X8

FFG1158、 FFG1927

X0Y0

レーン 0 X0Y11 X0Y11 X0Y11 X0Y11

レーン 1 X0Y10 X0Y10 X0Y10



レーン 4 X0Y7

レーン 5 X0Y6

レーン 6 X0Y5

レーン 7 X0Y4

X0Y1

レーン 0 X0Y23 X0Y23 X0Y23 X0Y23

レーン 1 X0Y22 X0Y22 X0Y22



レーン 4 X0Y19

レーン 5 X0Y18

レーン 6 X0Y17

レーン 7 X0Y16

FFG1157、 FFG1761、 FFG1930

X1Y0

レーン 0 X1Y11 X1Y11 X1Y11 X1Y11

レーン 1 X1Y10 X1Y10 X1Y10



レーン 4 X1Y7

レーン 5 X1Y6

レーン 6 X1Y5

レーン 7 X1Y4

X1Y1

レーン 0 X1Y23 X1Y23 X1Y23 X1Y23

レーン 1 X1Y22 X1Y22 X1Y22



レーン 4 X1Y19

レーン 5 X1Y18

レーン 6 X1Y17

レーン 7 X1Y16




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表 5‐6 : Virtex‐7 XC7V585T コアピン配置



FFG1157

X0Y1

レーン 0 X0Y19 X0Y19 X0Y19 X0Y19

レーン 1 X0Y18 X0Y18 X0Y18



レーン 4 X0Y15

レーン 5 X0Y14

レーン 6 X0Y13

レーン 7 X0Y12

X0Y2

レーン 0 X0Y31 X0Y31 X0Y31 X0Y31

レーン 1 X0Y30 X0Y30 X0Y30



レーン 4 X0Y27

レーン 5 X0Y26

レーン 6 X0Y25

レーン 7 X0Y24




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FFG1761

X0Y0





レーン 4 X0Y3

レーン 5 X0Y2

レーン 6 X0Y1

レーン 7 X0Y0

X0Y1

レーン 0 X0Y19 X0Y19 X0Y19 X0Y19

レーン 1 X0Y18 X0Y18 X0Y18



レーン 4 X0Y15

レーン 5 X0Y14

レーン 6 X0Y13

レーン 7 X0Y12

X0Y2

レーン 0 X0Y31 X0Y31 X0Y31 X0Y31

レーン 1 X0Y30 X0Y30 X0Y30



レーン 4 X0Y27

レーン 5 X0Y26

レーン 6 X0Y25

レーン 7 X0Y24

表 5‐6 : Virtex‐7 XC7V585T コアピン配置 (続き)






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表 5‐7 : Virtex‐7 XC7V2000T コアピン配置

パッケージ統合ブロックロケーション


FHG1761

X0Y0





レーン 4 X0Y3

レーン 5 X0Y2

レーン 6 X0Y1

レーン 7 X0Y0

X0Y1

レーン 0 X0Y19 X0Y19 X0Y19 X0Y19

レーン 1 X0Y18 X0Y18 X0Y18



レーン 4 X0Y15

レーン 5 X0Y14

レーン 6 X0Y13

レーン 7 X0Y12

X0Y2

レーン 0 X0Y31 X0Y31 X0Y31 X0Y31

レーン 1 X0Y30 X0Y30 X0Y30



レーン 4 X0Y27

レーン 5 X0Y26

レーン 6 X0Y25

レーン 7 X0Y24




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FLG1925

X0Y0

レーン 0 X1Y11 X1Y11 X1Y11 X1Y11

レーン 1 X1Y10 X1Y10 X1Y10



レーン 4 X1Y7

レーン 5 X1Y6

レーン 6 X1Y5

レーン 7 X1Y4

X0Y1

レーン 0 X0Y19 X0Y19 X0Y19 X0Y19

レーン 1 X0Y18 X0Y18 X0Y18



レーン 4 X0Y15

レーン 5 X0Y14

レーン 6 X0Y13

レーン 7 X0Y12

表 5‐7 : Virtex‐7 XC7V2000T コアピン配置 (続き)

パッケージ統合ブロックロケーション





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第 6章

シミュレーション本章では、 Vivado® Design Suite 環境でのシミュレーションについて説明します。

• Vivado シミュレーションコンポーネントについて、またサードパーティツールでサポートされているものについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 [参照 17] (UG900) を参照してください。

• サンプルデザインのシミュレーションについては、第 8 章の「サンプルデザインのシミュレーション」を参照してください。

タンデムコンフィギュレーションを使用したシミュレーション

タンデムコンフィギュレーションを使用したシミュレーションの特定要件については、第 3 章の「タンデム IP コアのシミュレーション」を参照してください。

PIPE モードシミュレーション

このセクションでは、サンプルデザインを使用した PIPE モードシミュレーションについて説明します。サードパーティのバスファンクショナルモデルサポートに関しては、『PIPE Mode Simulation Using Integrated Endpoint PCI ExpressBlock in Gen2 x8 Configurations Application Note 』 [参照 21] (XAPP1184) を参照してください。

PIPE モードシミュレーションモデルを利用すると、シミュレーションをスピードアップさせるためのシリアルトランシーバーブロックを使用せずにシミュレーションを実行できます。

シミュレーションをスピードアップさせるため PIP インターフェイスを使用するには、[Customize IP] ダイアログボックスの [Basic] タブにある [Enable PIPE Simulation] を選択した後に、コアを生成します (182 ページの「[Enable PipeSimulation]」を参照)。このモードでは、コア上位モジュールの PIPE インターフェイス、 PCIe® サンプルデザインがモデルの PIPE インターフェイスに接続されています。この機能は Verilog 版のコアにのみ使用できます。

重要 : PIPE モードシミュレーションの場合は、新しい <component_name>_gt_top_pipe.v ファイルがソースディレクトリに作成され、シリアルトランシーバーブロックを置換します。

同じコアを使用し、シリアルトランシーバーブロックを使用したシミュレーションを実行するには、ランタイム中に ENABLE_GT を定義します。これでコアの上位モジュールに元のシリアルトランシーバーブロックがインスタンシエートされ、このブロックを使用してシミュレーションが実行されます。シリアルトランシーバーブロックを使用してシミュレーションを実行するため有効にする必要のあるパラメーターを定義するため、シミュレーションスクリプトにコメントが含まれています。シリアルトランシーバーモードでシミュレーションを実行するには、このコメントを削除する必要があります。




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第 6 章 : シミュレーション

ヒント : インプリメンテーションは常にシリアルトランシーバーブロックを使用して実行されます。 PIPE モードはシミュレーション専用です。

[Enable External PIPE interface] が選択されている場合、サードパーティシミュレーションサポートでは次のポートが使用されます。

pcie_top に接続される PIPE ポートの場合、表 6-1 に示すように、各レーンに独立した出力および入力バス信号があります。

表 6-2、表 6-3、表 6-4 は PIPE ポートおよびその入力と出力バス信号へのマッピングが説明されています。

表 6‐1 : PIPE_PORTS バス信号

pcie_top への方向(入力/出力)

サイズ I/O バス信号

入力 [3:0] common_commands_in

入力 [24:0] pipe_rx_0_sigs








出力 [11:0] common_commands_out

出力 [22:0] pipe_tx_0_sigs








表 6‐2 :制御およびステータスポートのマッピング

入力および出力バス信号ポート

common_commands_in[0] pipe_clk

common_commands_in[0] user_clk

common_commands_in[0] user_clk2

common_commands_in[0] phy_rdy_n

common_commands_out[5:0] pl_ltssm_state

common_commands_out[6] pipe_tx_rcvr_det_gt

common_commands_out[7] pipe_tx_rate_gt




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第 6 章 : シミュレーション

注記 : レーン 1 から 7 は同様の信号定義を使用します。

注記 : レーン 1 から 7 は同様の信号定義を使用します。

common_commands_out[8] pipe_tx_deemph_gt

common_commands_out[11:9] pipe_tx_margin_gt

表 6‐3 : TX 信号マッピング


pipe_tx_0_sigs[15:0] pipe_tx0_data_gt

pipe_tx_0_sigs[17:16] pipe_tx0_char_is_k_gt

pipe_tx_0_sigs[18] pipe_tx0_polarity_gt

pipe_tx_0_sigs[19] pipe_tx0_compliance_gt

pipe_tx_0_sigs[20] pipe_tx0_elec_idle_gt

pipe_tx_0_sigs[22:21] pipe_tx0_powerdown_gt

表 6‐4 : RX 信号マッピング


pipe_rx_0_sigs[15:0] pipe_rx0_data_gt

pipe_rx_0_sigs[17:16] pipe_rx0_char_is_k_gt

pipe_rx_0_sigs[18] pipe_rx0_valid_gt

pipe_rx_0_sigs[10] pipe_rx0_chanisaligned_gt

pipe_rx_0_sigs[22:20] pipe_rx0_status_gt

pipe_rx_0_sigs[23] pipe_rx0_phy_status_gt

pipe_rx_0_sigs[24] pipe_rx0_elec_idle_gt

表 6‐2 :制御およびステータスポートのマッピング





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第 7章

合成およびインプリメンテーション本章には、 Vivado® Design Suite 環境の合成およびインプリメンテーションに関する情報が含まれます。

• 合成およびインプリメンテーションの詳細については、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] を参照してください。

• サンプルデザインの合成およびインプリメンテーションに関する詳細は、第 8 章の「サンプルデザインの合成およびインプリメンテーション」を参照してください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf





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第 8章

サンプルデザインの詳細このセクションでは、7 Series FPGAs Integrated Block for PCI Express® のサンプルデザインの概要と、コアの生成手順について説明します。

統合ブロックエンドポイントコンフィギュレーションの概要

統合ブロックのエンドポイントコンフィギュレーションのサンプルシミュレーションデザインは、次の 2 つのものから構成されています。

• ルートポートモデル :PCI Express のバストラフィックを生成、使用、チェックするテストベンチです。

• PIO (Programmed Input/Output) サンプルデザイン :PCI Express のコンプリーターアプリケーションです。 PIO サンプルデザインは、そのメモリ空間への読み出しおよび書き込み要求に応答し、ハードウェアでのテスト用に合成することができます。

シミュレーションデザインの概要

シミュレーションデザインの場合、トランザクションはルートポートモデルからコア (エンドポイントとしてコンフィギュレーション) に送信され、 PIO サンプルデザインによって処理されます。図 8-1 は、統合ブロックコアで提供されているシミュレーションデザインについて説明しています。ルートポートモデルの詳細は、Chapter 9の「RootPort Model Test Bench for Endpoint」を参照してください。




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第 8 章 : サンプルデザインの詳細

インプリメンテーションデザインの概要

図 8-2 にあるように、インプリメンテーションデザインは、読み出しおよび書き込みトランザクションを受理し、要求に応答できる、簡単な PIO サンプルデザインから構成されています。このサンプルのソースコードはコアとともに提供されています。 PIO サンプルデザインのシミュレーションについては、 Chapter 9 「Example Design and ModelTest Bench for Endpoint Configuration」を参照してください。


図 8‐1 : シミュレーションサンプルデザインのブロック図

dsport

PCI Express Fabric

Endpoint Corefor PCI Express

PIO Design

usrapp_txusrapp_rx

Endpoint DUT for PCI Express

usrapp_comOutputLogs

TestProgram

Root PortModel TPI forPCI Express




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サンプルデザインのエレメント

PIO サンプルデザインには次のエレメントがあります。

• コアラッパー

• サンプルの Verilog HDL または VHDL ラッパー (コアおよびサンプルデザインをインスタンシエートする )

• サンプルデザインをシミュレートするためのカスタマイズ可能なデモ用テストベンチ

このサンプルデザインは、次のシミュレータを使用して Vivado® Design Suite でテストおよび検証されています。

• Mentor Graphics Questa® SIM

• Vivado シミュレータ

• Cadence IES

• Synopsys VCS

サポートされているツールのバージョンについては、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (3)を参照してください。


図 8‐2 : インプリメンテーションサンプルデザインのブロック図

7 Series FPGAs Integrated Block for PCI Express (Configured as Endpoint)

EP_TX EP_RX

ep_mem0

ep_mem1

ep_mem2

ep_mem3

EP_MEM

PIO_EP

PIO

PIO_TO_CTRL




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PIO : エンドポイントサンプルデザイン

通常、 PIO (Programmed Input/Output) トランザクションは PCI Express® システムのホスト CPU が PCI Express ロジック内の MMIO (Memory Mapped Input Output) および CMIO (Configuration Mapped Input Output) アドレスにアクセスするために使用します。 PCI Express のエンドポイントは、メモリおよび I/O 書き込みトランザクションを受理し、またメモリおよび I/O 読み出しトランザクションに対してはデータ付きの完了で応答します。

PIO サンプルデザイン (PIO デザイン) は、 Vivado 統合設計環境 (IDE) によって生成されるエンドポイントコンフィギュレーションのコアに含まれています。

ヒント : 検証済みの実際のデザインである PIO デザインを使用し、システムボードを起動し、ボードのリンクおよび機能を検証することができます。

注記 : PIO デザインポートモデルは、7 Series FPGAs Integrated Block for PCI Express、Endpoint Block Plus for PCI Express、Endpoint PIPE for PCI Express ソリューションの両方にあります。本章では、通常、 Endpoint for PCI Express (またはEndpoint for PCIe®) を使用したソリューションすべてが説明されています。

システムの概要

PIO デザインは、簡単な、ターゲット専用のアプリケーションで、 PCIe コア用エンドポイントのトランザクション(AXI4-Stream) インターフェイスと交信します。またこれを手掛かりにしてカスタマー自身がデザインを構築できるように提供されています。次の機能が含まれています。

• 内部ザイリンクス FPGA ブロック RAM を使用した、トランザクションごとに 2KB のターゲット領域が 4つ。ターゲット空間の合成は 8192 バイトになります。

• 完了 TLP のサポートのある 32 ビット /64 ビットのアドレスメモリ空間および I/O 空間への、ペイロードが 1DWORD の読み出しおよび書き込み PCI Express トランザクションをサポート。

• TLP デスティネーションの基本アドレスレジスタをそれぞれ差別化するため、コアの (rx_bar_hit[7:0])m_axis_rx_tuser[9:2] 信号を使用。

• 32 ビット、 64 ビット、 128 ビットの AXI4-Stream インターフェイス用に個別に適化されたインプリメンテーションを提供。

図 8-3 は、ルートコンプレックス、PCI Express スイッチデバイス、PCIe 用エンドポイントから成る PCI Express システムアーキテクチャコンポーネントについて説明しています。 PIO 操作は、ルートコンプレックス (CPU レジスタ )からエンドポイントへと下方向 (ダウンストリーム) にデータを移動、またエンドポイントからルートコンプレックス (CPU レジスタ ) へと上方向 (アップストリーム) にデータを移動させます。どちらの場合も、データを移動させるPCI Express プロトコル要求は、ホスト CPU が開始します。




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CPU が MMIO アドレスコマンドに格納レジスタを出力すると、データはダウンストリームに移動します。ルートコンプレックスは通常、適切な MMIO ロケーションアドレス、バイトイネーブル、およびレジスタの内容で、メモリ書き込み TLP を生成します。エンドポイントがこのメモリ書き込み TLP を受信し、対応するローカルレジスタをアップデートすると、トランザクションは終了します。

CPU が MMIO アドレスコマンドからロードレジスタを出力すると、データはアップストリームに移動します。ルートコンプレックスは通常、適切な MMIO ロケーションアドレスおよびバイトイネーブルのあるメモリ読み出し TLPを生成します。エンドポイントはこのメモリ読み出し TLP を受信した後に、データ TLP のある完了を生成します。この完了はルートコンプレックスに送信され、ペイロードがターゲットレジスタに読み込まれると、トランザクションは完了です。

PIO ハードウェア

PIO デザインは、 PCIe の裏で FPGA ブロック RAM に 8192 バイトのターゲット空間をインプリメントします。この32 ビットのターゲット空間は 1 DWORD の I/O 読み出し、 I/O 書き込み、メモリ読み出し 64、メモリ書き込み 64、メモリ読み出し 32、およびメモリ書き込み 32 の TLP を介してアクセス可能です。

有効なメモリ読み出し 32 TLP、メモリ読み出し 64 TLP、またはコアにより出力された I/O 読み出し要求に応答して、1 DWORD のペイロードのある完了を PIO デザインは生成します。さらに、 PIO デザインは、 I/O 書き込み TLP 要求がうまくいったことを示すステータス情報とともに、データなしの完了を返します。

PIO デザインは FPGA ブロック RAM 空間のターゲットアドレスにペイロードをアップデートして、 1 DWORD のペイロードのあるメモリまたは I/O の書き込み TLP を処理します。

基本アドレスレジスタのサポート

PIO デザインでは 4 つのターゲット空間がサポートされていて、それぞれ、別の基本アドレスレジスタ (BAR) によって表されている 2KB のメモリブロックから構成されています。デフォルトのパラメーターを使用し、次のものから成る PIO デザインと機能するようにコンフィギュレーションされたコアが Vivado IDE によって生成されます。


図 8‐3 : PCI Express システムの概要

MainMemory

PCI_BUS_X

PCI_BUS_1

PCI_BUS_0

CPU

MemoryController

Device

PCIePort

PCIeSwitch

PCIeEndpoint

PCIeRoot Complex




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• 64 ビットのアドレス指定可能なメモリ空間 BAR 1 つ

• 32 ビットのアドレス指定可能なメモリ空間 BAR 1 つ

PIO デザインで使用されるデフォルトパラメーターは変更できますが、場合によっては、使用されているシステム次第で、バックエンドのユーザーアプリケーションを変更する必要がある可能性もあります。デフォルトパラメーターの変更およびその PIO デザインへの影響については、「デフォルトの BAR 設定の変更」を参照してください。

BAR で表されているこの 4 つの 2KB のアドレス空間はそれぞれ PIO デザインの 4 つの 2KB のアドレス領域の 1 つに対応しています。2KB の領域はそれぞれ 2KB のデュアルポートブロック RAM を使用してインプリメントされます。コアがトランザクションを受信すると、アドレスを解読し、 4つの領域のうちどれがターゲットになっているのかを判別します。コアは TLP を PIO デザインに出力し、表 8-1 に定義されているように、 (rx_bar_hit[7:0]) m_axis_rx_tuser[9:2] の該当ビットをアサートします。

デフォルトの BAR 設定の変更

選択されている BAR 設定に一致するようにカスタマイズされた Verilog または VHDL ソースを作成するため、パラメーターを変更し、 PIO デザインを使用し続けることができます。しかし、 PIO デザインのパラメーターは、コアのパラメーターよりも限られているため、デフォルトのパラメーターを変更する場合は、次のサンプルデザインの制限事項を考慮してください。

• サンプルデザインでは、 I/O 空間 BAR が 1 つ、 32 ビットのメモリ空間が 1 つ (拡張 ROM 空間には使用できない)、 64 ビットのメモリ空間が 1 つサポートされています。この制限数を越えると、任意タイプの初の空間だけがアクティブになり、残りの空間にアクセスがあっても完了しません。

• 各空間は 2KB のメモリでインプリメントされます。対応する BAR がより幅の広い開口部にコンフィギュレートされると、この 2KB 制限を越えたアクセスは折り返し、この 2KB メモリ空間はオーバーラップします。

• PIO デザインでは、 I/O 空間 BAR が 1 つサポートされています。これはデフォルトではディスエーブルになっていますが、必要であれば変更することができます。

ヒント : PIO デザインには制限事項がありますが、ユーザーのニーズに合わせてサンプルデザインを変更できるよう、Verilog または VHDL のソースコードが提供されています。

TLP データフロー

このセクションでは、 PIO デザインで処理される TLP のデータフローについて説明します。 PIO デザインのサブブロック内のインターフェイス信号についての詳細は、 235 ページの「受信パス」および236 ページの「送信パス」を参照してください。

PIO デザインは、ペイロードが 1 DWORD のメモリ読み出しおよび書き込み TLP および I/O 読み出しおよび書き込みTLP を処理します。1 DWORD よりも長いメモリ読み出しまたはメモリ書き込み TLP は PIO デザインでは正しく処理されませんが、コアがこれらの TLP を受理し、 PIO デザインに渡します。 PIO デザインはコアから 1 DWORD よりも長い TLP を受信しますが、破棄します。それに対応する完了は生成されません。

表 8‐1 : TLP トラフィックタイプ

ブロック RAM TLP トランザクションタイプデフォルト BAR rx_bar_hit[7:0]

ep_mem0 I/O TLP トランザクションディスエーブルディスエーブル

ep_mem1 32 ビットのアドレスメモリ TLP トランザクション

0 0000_0001b

ep_mem2 64 ビットのアドレスメモリ TLP トランザクション

ディスエーブルディスエーブル

ep_mem3 EROM 向けの 32 ビットのアドレスメモリTLP トランザクション

拡張 ROM 0100_0000b




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メモリおよび I/O 書き込み TLP の処理

PCIe 用エンドポイントがメモリまたは I/O の書き込み TLP を受信すると、 TLP デスティネーションアドレスおよびトランザクションタイプが、コアの BAR の値と比較されます。 TLP がこの比較チェックをパスすると、コアが PIOデザインの受信 AXI4-Stream インターフェイスへ TLP を渡します。 PIO デザインは、メモリ書き込みと I/O TLP 書き込みを異なる方法で処理します。 I/O 書き込みには、データなしの完了 (clp) を生成して PIO デザインは応答します。これは PCI Express 仕様で規定されています。

また、パケットの開始、パケットの終了、準備完了のハンドシェーク信号とともに、受信 AXI4-Stream インターフェイスは、入力される TLP と一致したデスティネーション BAR を PIO デザインに知らせるため、該当する(rx_bar_hit[7:0]) m_axis_rx_tuser[9:2] 信号をアサートします。それが受信されると、 PIO デザインの RX ステートマシンが、入力してくる書き込み TLP を処理し、また TLP データと関連アドレスフィールドを抽出して、 PIO デザインの内部ブロック RAM の書き込み要求コントローラーへ、これを渡すことができるようにします。

アサートされた rx_bar_hit[7:0] 信号に基づいて、 RX ステートマシンが、内部書き込みコントローラーに、ライトイネーブル要求をアサートする前に使用する 2KB ブロック RAM を知らせます。たとえば、 BAR0 をターゲットにするコアがメモリ書き込み 32 要求を受信した場合、コアは TLP を PIO デザインに渡して rx_bar_hit[0] をアサートします。RX ステートマシンは、メモリ書き込み 32 要求 TLP から、下位アドレスビットおよびデータフィールドを抽出し、内部メモリ書き込みコントローラーに対し、ブロック RAM への書き込み操作を開始するよう指示します。

この例では、 rx_bar_hit[0] のアサートにより、 PIO のメモリ書き込みコントローラーが access ep_mem1 (デフォルトでは Mem32 の 2KB を表す) にアクセスします。書き込みが FPGA のブロック RAM に行われている間、PIO デザインのRX ステートマシンは m_axis_rx_tready をディアサートするので、内部メモリ書き込みコントローラーがブロックRAM への書き込み操作を完了させるまで、受信 AXI4-Stream インターフェイスが TLP の受信を停止します。この方法で m_axis_rx_tready をディアサートすることは、コアを使用したデザインすべてに対し必須というわけではありません。 PIO デザインでは RX ステートマシンの制御ロジックを簡略化するために、この方法が採用されています。

メモリおよび I/O 読み出し TLP の処理

PCIe 用エンドポイントがメモリまたは I/O の読み出し TLP を受信すると、 TLP デスティネーションアドレスおよびトランザクションタイプが、コアの BAR にプログラムされた値と比較されます。 TLP がこの比較チェックをパスすると、コアが PIO デザインの受信 AXI4-Stream インターフェイスへ TLP を渡します。

また、パケットの開始、パケットの終了、準備完了のハンドシェーク信号とともに、受信 AXI4-Stream インターフェイスは、入力される TLP と一致したデスティネーション BAR を PIO デザインに知らせるため、該当するrx_bar_hit[7:0] 信号をアサートします。それが受信されると、 PIO デザインのステートマシンが、入力してくる読み出し TLP を処理し、また関連 TLP 情報を抽出して、 PIO デザインの内部ブロック RAM の読み出し要求コントローラーへこれを渡します。

アサートされた rx_bar_hit[7:0] 信号に基づいて、 RX ステートマシンが、内部読み出しコントローラーに、リードイネーブル要求をアサートする前に使用する 2KB ブロック RAM を知らせます。たとえば、デフォルトの MEM32 BAR2をターゲットにするコアがメモリ読み出し 32 要求を受信した場合、コアは TLP を PIO デザインに渡して rx_bar_hit[0]をアサートします。 RX ステートマシンはメモリ 32 読み出し TLP から下位アドレスビットを抽出し、内部メモリ読み出し要求コントローラーに読み出し操作を開始するよう指示します。

この例では、 rx_bar_hit[0] のアサートにより、 PIO のメモリ読み出しコントローラーが、デフォルトでは 2KB のメモリ空間である Mem32 空間にアクセスします。メモリ書き込みと読み出し TLP の処理における大きな違いは、メモリまたは I/O 読み出し要求があった場合に、受信デバイスがデータのある完了を返す必要があるという点です。

読み出しが処理されている間、 PIO デザインの RX ステートマシンは m_axis_rx_tready をディアサートするので、内部メモリ読み出しコントローラーがブロック RAM への読み出しアクセスを完了させ、完了を生成するまで、受信AXI4-Stream インターフェイスが TLP の受信を停止します。この方法で m_axis_rx_tready をディアサートすることは、コアを使用したデザインすべてに対し必須というわけではありません。PIO デザインでは RX ステートマシンの制御ロジックを簡略化するために、この方法が採用されています。




PG054 2013 年 12 月 18 日


PIO ファイルの構造

表 8-2 は PIO デザインファイルの構造を定義しています。Vivado 統合設計環境 (IDE) で配布されるすべてのファイルが必要といわけではなく、どのコアがターゲットになっているかによりますが、配布されないファイルもあります。PCIe 用エンドポイントソリューションには、 64 ビットのユーザーデータパスを使用するものと、 128 ビットデータパスを使用するものがありますが、 PIO デザインではどちらでも使用できます。データパスの幅は、どのコアがターゲットになっているかによって異なります。

PIO デザインのコンフィギュレーションには、 PIO_64、 PIO_128 (64 および 128 ビットの AXI4-Stream インターフェイス) の 3 種類があります。生成される PIO コンフィギュレーションは、選択されているエンドポイントタイプ (つまり 7 series FPGAs Integrated Block)、および PCI Express のレーン数、インターフェイス幅によります。表 8-3 には、ユーザーの選択に基づいて生成される PIO コンフィギュレーションがまとめられています。

図 8-4 は、 PIO デザインの様々なコンポーネントを示しています。 PIO デザインは、 TX エンジン、 RX エンジン、メモリアクセスコントローラー、パワーマネージメントターンオフコントローラーという 4 つの主なパーツに分かれています。

表 8‐2 : PIO デザインファイルの構造

ファイル説明

pcie_app_7vx.v 上位デザインラッパー

PIO.v PIO デザインラッパー

PIO_EP.v PIO アプリケーションモジュール

PIO_TO_CTRL.v PIO ターンオフコントローラーモジュール

PIO_RX_ENGINE.v 64 ビット /128 ビットの受信エンジン

PIO_TX_ENGINE.v 64 ビット /128 ビットの送信エンジン

PIO_EP_MEM_ACCESS.v エンドポイントメモリアクセスモジュール

PIO_EP_MEM.v エンドポイントメモリ

表 8‐3 : PIO コンフィギュレーション

コア X1 x2 x4 x8

7 Series FPGAs Integrated Block PIO_64 PIO_64 PIO_64、PIO_128

PIO_64、PIO_128




PG054 2013 年 12 月 18 日


PIO アプリケーション

図 8-5 および図 8-6 は、128 ビットおよび 64 ビットの PIO アプリケーションの上位のコネクティビティをそれぞれ説明しています。データパス幅 (32、 64、または 128 ビット ) は、使用している PCIe 用エンドポイントによって異なります。 PIO_EP モジュールには、 PIO FPGA ブロック RAM モジュールと、送信および受信のエンジンが含まれています。 PIO_TO_CTRL モジュールはエンドポイントターンオフコントローラーユニットで、ホスト CPU からのパワーターンオフメッセージに承認応答します。

PIO_EP モジュールはエンドポイントの AXI4-Stream およびコンフィギュレーション (cfg) インターフェイスに接続します。


図 8‐4 : PIO デザインコンポーネント

7 Series FPGAs Integrated Block for PCI Express Core (Configured as an Endpoint)

PIO

PIO_TO_CTRL

PIO_EP

EP_TX EP_RX

EP_MEM

ep_mem0

ep_mem1

ep_mem2

ep_mem3


図 8‐5 : PIO 128 ビットアプリケーション




PG054 2013 年 12 月 18 日


受信パス

図 8-7 は PIO_RX_ENGINE モジュールを説明しています。モジュールのデータパスは、使用しているコアのデータパスと一致する必要があります。これらのモジュールは、PCIe 用エンドポイントの受信インターフェイスと接続します。

PIO_RX_ENGINE モジュールは入力される読み出しおよび書き込み TLP を受信・解析します。


図 8‐6 : PIO 64 ビットアプリケーション


図 8‐7 : RX エンジン

UG477_aA_05_020311

PIO_RX_ENGINE

EP_RX

clk

rst_n

m_axis_rx_tdata

m_axis_rx_tstrb

m_axis_rx_tlast

m_axis_rx_tvalid

m_axis_rx_tuser

compl_done

wr_busy

m_axis_rx_tready

req_compl

req_td

requ_ep

wr_en

req_tc[2:0]

req_attr[1:0]

req_len[9:0]

req_rid[15:0]

req_tag[7:0]

req_be[7:0]

req_addr[12:0]

wr_addr[10:0]

wr_be[7:0]

wr_data[31:0]




PG054 2013 年 12 月 18 日


RX エンジンは、 1 DWORD 32 ビットおよび 1 DWORD 64 ビットのアドレス指定可能なメモリと I/O 読み出しの要求を解析します。 RX ステートマシンは、表 8-4 で定義されているように、 TLP から必要な情報を抽出し、メモリコントローラーに渡します。

RX エンジンは、 1 DWORD 32 ビットおよび 1 DWORD 64 ビットのアドレス指定可能なメモリと I/O 書き込みの要求を解析します。 RX ステートマシンは、表 8-5 で定義されているように、 TLP から必要な情報を抽出し、メモリコントローラーに渡します。

アプリケーションが現在の TLP を処理しているときに、読み出しデータパスはコアからの新たなトランザクションの受信を停止します。これは m_axis_rx_tready をディアサートして実行します。処理中のメモリまたは I/O 書き込みのトランザクションは wr_busy_i がディアサートされると完了したと見なされますが、処理中のメモリまたは I/O 読み出しのトランザクションの場合は、次の TLP を受信する前に compl_done_i 入力がアサートされるまでモジュールは待機します。

送信パス

図 8-8 は PIO_TX_ENGINE モジュールを説明しています。モジュールのデータパスは、使用しているコアのデータパスと一致する必要があります。これらのモジュールはコアの送信インターフェイスと接続します。

表 8‐4 : RX エンジン : 読み出し出力

ポート説明

req_compl 完了要求

req_compl_wd データ付きの完了要求

req_td TLP ダイジェストビットの要求

req_ep エラーポイズンビットの要求

req_tc[2:0] トラフィッククラスの要求

req_attr[1:0] 属性の要求

req_len[9:0] 長さの要求

req_rid[15:0] 要求者 ID の要求

req_tag[7:0] タグの要求

req_be[7:0] バイトイネーブルの要求

req_addr[12:0] アドレスの要求

表 8‐5 : RX エンジン : 書き込み出力

ポート説明

wr_en 書き込みの受信

wr_addr[10:0] 書き込みアドレス

wr_be[7:0] ライトバイトイネーブル

wr_data[31:0] データを書き込む




PG054 2013 年 12 月 18 日


PIO_TX_ENGINE モジュールは受信したメモリおよび I/O 読み出し TLP に対し完了を生成します。 PIO デザインは出力用の読み出しまたは書き込み要求は生成しません。しかし、デザインをカスタマイズしてこの機能は追加できます。

PIO_TX_ENGINE モジュールは、 1 DWORD 32 ビットおよび 1 DWORD 64 ビットのアドレス指定可能なメモリと I/O読み出しの要求に対し、完了を生成します。完了の生成に必要な情報は、表 8-6 にあるように、 TX エンジンに渡されます。


図 8‐8 : TX エンジン

表 8‐6 : TX エンジン入力

ポート説明

req_compl 完了要求 (アクティブ High)

req_td TLP ダイジェストビットの要求

req_ep エラーポイズンビットの要求

req_tc[2:0] トラフィッククラスの要求

req_attr[1:0] 属性の要求

req_len[9:0] 長さの要求

req_rid[15:0] 要求者 ID の要求

req_tag[7:0] タグの要求

req_be[7:0] バイトイネーブルの要求

req_addr[12:0] アドレスの要求

clk

rst_n

s_axis_rx_tready

requ_compl

req_td

req_ep

cfg_bus_mstr_enable

req_tc[2:0]

req_attr[1:0]

req_len[9:0]

req_rid[15:0]

req_tag[7:0]

req_be[7:0]

req_addr[12:0]

rd_data[31:0]

completer_id[15:0]

s_axis_tx_tdata

s_axis_tx_tstrb

s_axis_tx_tlast

s_axis_tx_tvalid

tx_src_dsc

compl_done

rd_addr[10:0]

rd_be[3:0]

PIO_TX_ENGINE

EP_TX




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完了が送信された後、 TX エンジンは compl_done_i 出力をアサートし、 RX エンジンに対し、 m_axis_rx_tready がアサート可能で、 TLP の受信を続行できることを示します。

エンドポイントメモリ

図 8-9 は PIO_EP_MEM_ACCESS モジュールを説明しています。このモジュールにはエンドポイントメモリ空間があります。

PIO_EP_MEM_ACCESS モジュールは、メモリおよび I/O 書き込み TLP からメモリへデータを書き込み、またメモリおよび I/O 読み出し TLP に応答してメモリからデータを読み出します。

表 8-7 に定義されているように、 RX エンジンからｋ受信した情報に基づいて、 EP_MEM モジュールは 1 DWORD の32 ビットおよび 64 ビットアドレス指定可能なメモリおよび I/O 書き込み要求を処理します。メモリコントローラーがこの書き込みを処理している間、ビジー状態であることを示すため、コントローラーは wr_busy_o 出力をアサートします。

表 8-8 に定義されている入力に基づいて、 1 DWORD の 32 ビットおよび 64 ビットのメモリおよび I/O 読み出し要求の両方が処理されます。読み出し要求が処理された後、データは rd_data_o[31:0] に戻されます。


図 8‐9 : EP メモリアクセス

表 8‐7 : EP メモリ : 書き込み入力

ポート説明

wr_en_i 書き込みの受信

wr_addr_i[10:0] 書き込みアドレス

wr_be_i[7:0] ライトバイトイネーブル

wr_data_i[31:0] データを書き込む

表 8‐8 : EP メモリ : 読み出し入力

ポート説明

req_be_i[7:0] バイトイネーブルの要求

req_addr_i[31:0] アドレスの要求

clk

rst_n

wr_en_i

rd_addr_i[10:0]

rd_be_i[3:0]

wr_addr_i[10:0]

wr_be_i[7:0]

wr_data_i[31:0]

wr_busy_o

rd_data_o[31:0]

PIO_EP_MEM_ACCESS

EP_MEM




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PIO 操作

PIO 読み出しトランザクション

図 8-10 は PIO デザインへの連続したメモリ読み出し要求を説明しています。受信エンジンは、初の TLP が完全に受信されるとすぐに m_axis_rx_tready をディアサートします。送信エンジンにより compl_done_o がアサートされた後にのみ、その次の読み出しトランザクションは受理されますが、これは初の要求の完了がきちんと送信されたことを示します。

PIO 書き込みトランザクション

図 8-11 は PIO デザインへの連続したメモリ書き込みを説明しています。メモリアクセスユニットにより wr_busy_oがディアサートされた後にのみ、その次の書き込みトランザクションは受理されますが、これは初の要求に関連付けられているデータがメモリの空き部分にきちんと書き込まれたことを示します。


図 8‐10 :連続した読み出しトランザクション

user_clk_out



m_axis_rx_tlast

m_axis_rx_tvalid

m_axis_rx_tready


compl_done_o



s_axis_tx_tlast

s_axis_tx_tvalid


s_axis_tx_tready

H1H0 --H2 H1H0 --H3

FFh 0Fh FFh 0Fh FFh

00h 01h 00h 01h 00h

H1H0 D0H2

FF

TLP1 TLP2




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デバイスの使用量

表 8-9 には、 PIO デザインで使用可能な FPGA リソースの数がまとめられています。

まとめ

PIO デザインは、 PCIe 用エンドポイントおよびそのインターフェイス機能を実際に確認するためのデザインです。さらに、このデザインを利用し、エンドユーザーのエンドポイントアドインカード FPGA ハードウェアを PCI Expressプラットフォームですばやく起動させたり、基本的な検証を行うことができます。また、標準のオペレーティングシステムユーティリティを活用して、リファレンスデザインのターゲット空間に読み出しおよび書き込みトランザクションを生成することができます。


図 8‐11 :連続した書き込みトランザクション

user_clk_out



m_axis_rx_tlast

m_axis_rx_tvalid

m_axis_rx_tready


wr_busy_o

compl_done_o



s_axis_tx_tlast

s_axis_tx_tvalid


s_axis_tx_tready

H1H0 D0H2 H1H0 D0H3

FFh FFh FFh FFh FFh

00h 01h 00h 01h 00h

TLP1 TLP2

表 8‐9 : PIO デザインで使用可能な FPGA リソース数

リソース使用率

ルックアップテーブル 300

フリップフロップ 500

ブロック RAM 4




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コンフィギュレーターサンプルデザイン

Vivado IDE で生成されるルートポートコンフィギュレーションの 7 Series FPGAs Integrated Block for PCI Express® に含まれている、コンフィギュレーターサンプルデザインは合成可能の軽いデザインです。これは、エンドポイントとのアプリケーションレベルのトランザクションを開始するため、ルートポートコンフィギュレーションの統合ブロックに必要な小限のセットアップを説明するためのものです。

システムの概要

PCI Express デバイスの場合、システムのデバイスが相互にアプリケーションレベルの通信を開始することができるようになる前に、パワーオンの後セットアップが必要です。PCI Express リンクで接続されている低 2 つのデバイスのコンフィギュレーション空間を初期化し、列挙しておく必要があります。

ルートポートは、エンドポイントやスイッチなどのダウンストリームデバイスのコンフィギュレーション空間をセットアップするため、これらのデバイスにコンフィギュレーション読み出し (CfgRd) と書き込み (CfgWr) の TLP を送信して、 PCI Express 列挙およびコンフィギュレーションを行います。このプロセスが完了すると、メモリ読み出し(MemRd TLPs) や書き込み (MemWr TLPs) などの高位操作が PCI Express システム内で実行可能になります。

ここで説明するコンフィギュレーターサンプルデザインは、接続されている 1 つの PCI Express エンドポイントのコンフィギュレーション空間を列挙しコンフィギュレートし、またアプリケーション別のインタラクションが発生するのに必要な、コンフィギュレーショントランザクションを実行します。

コンフィギュレーターサンプルデザインハードウェア

コンフィギュレーターサンプルデザインには次の 4 つの高位ブロックがあります。

• ルートポート : ルートポートコンフィギュレーションの 7 series FPGA 統合ブロックです。

• コンフィギュレーションブロック : ルートポートに接続されている PCI Express エンドポイントデバイスのコンフィギュレーション空間と対話する論理ブロックです。

• コンフィギュレーター ROM :読み出し専用メモリで、ここからコンフィギュレーショントランザクションがコンフィギュレーターブロックへ送信されます。

• PIO マスター :データパケットを交信し、受信データの有効性をチェックして、エンドポイントに接続されているユーザーロジックと対話する論理ブロックです。データパケットは 1 DWORD に制限されており、 CPU で生成されるトラフィックタイプを表します。

注記 : コンフィギュレーターブロック、コンフィギュレーター ROM、およびルートポートは、コンフィギュレーターラッパーと呼ばれるラッパーファイル内の RTL コードに論理的にまとめられています。

配布された状態のコンフィギュレーターサンプルデザインは、ザイリンクスエンドポイントコアに含まれているPIO スレーブサンプルと使用するように設計されており、Chapter 9 「Example Design and Model Test Bench for EndpointConfiguration」にその詳細が説明されています。PIO マスターは簡単な起動やデバッグ用に便利で、コンフィギュレーターラッパーとのインタラクションを確認するためのものです。コンフィギュレーターサンプルデザインは、ほかのエンドポイントを使用するように変更可能です。

図 8-12 はコンフィギュレーターサンプルデザインのさまざまなコンポーネントを説明しています。




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図 8-13 はシステム全体でブロックがどのように接続されているかを示しています。


図 8‐12 : コンフィギュレーターサンプルデザインコンポーネント

ConfiguratorPIO Master

DataChecker

Controller

PacketGenerator

Controller

CompletionDecoder

PacketGenerator

5.0 Gb/s(Gen2)Enabler

TX Mux

7 Series FPGAsIntegrated Blockfor PCI Express(Configured as

Root Port)




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コンフィギュレーションブロック

コンフィギュレーターブロックは CfgRd と CfgWr TLP を生成し、これをルートポートコンフィギュレーションの統合ブロックの AXI4-Stream インターフェイスに送信します。コンフィギュレーターブロックが生成する TLP はコンフィギュレーター ROM の内容によって決まります。

生成されるコンフィギュレーショントラフィックは、システム要件に合致するように、ユーザーによってあらかじめ決定されます。コンフィギュレーショントラフィックは、コンフィギュレーターの一部として合成されるメモリ初期化ファイル (コンフィギュレーター ROM) にエンコードされています。コンフィギュレーターとそれに接続されているコンフィギュレーター ROM は実際のエンベッドデザインの一部として使用可能なようになっています。

コンフィギュレーターブロックはコンフィギュレーション ROM ファイルを処理して、その中で指定されている TLPを送信します。サポートされている TLP タイプは、メッセージ、データのあるメッセージ、コンフィギュレーション書き込み (タイプ 0)、およびコンフィギュレーション読み出し (タイプ 0) です。コンフィギュレーションパケットの場合、コンフィギュレーターブロックは次の TLP を送信する前に完了が返されるのを待ちます。完了 TLP フィール


図 8‐13 : コンフィギュレーターサンプルデザイン

PIO Master

ConfiguratorWrapper

ConfiguratorBlock

ConfiguratorROM

Integrated Root Port

PCI Express Fabric

IntegratedEndpoint

Model

PIO SlaveEndpointDesign

Configurator Example Design

AXI4-Stream Interface Pass-Through

Root PortDUT for

PCI Express

AXI4-Stream Interface




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ドが期待値に一致しない場合、 PCI Express コンフィギュレーションはエラーになります。しかし、完了 TLP のデータフィールドは無視され、チェックされません。

注記 : コンフィギュレーターブロックには完了タイムアウトのメカニズムはなく、完了が返されない場合、コンフィギュレーターブロックは恒久的に待機状態になります。

コンフィギュレーターブロックにはユーザーが変更できる次のパラメーターがあります。

• TCQ : デザインのすべてのレジスタによりモデル化された Clock-to-out 遅延。

• EXTRA_PIPELINE : タイミングのため、受信 AXI4-Stream インターフェイスで追加パイプライン段を挿入します。

• ROM_FILE : 実行するコンフィギュレーションステップを含むファイル名。

• ROM_SIZE : データを含む ROM_FILE の行数 (送信する TLP 数の半分に等しい数)。

• REQUESTER_ID : 出力 TLP の要求者 ID フィールドの値。

コンフィギュレーターブロックデザインが使用されている場合、すべての TLP トラフィックはこのブロックを通過する必要があります。ユーザーデザインは、コアが user_lnk_up をアサートするときコンフィギュレーションプロセスを開始するため、 start_config 入力を (1 クロックサイクル間) アサートします。 start_config に続き、コンフィギュレーション ROM で指定されているコンフィギュレーションステップをコンフィギュレーターブロックが実行します。コンフィギュレーション中、コンフィギュレーターブロックはコアの AXI4-Stream インターフェイスを制御します。コンフィギュレーションの後、 AXI4-Stream トラフィックはすべてユーザーアプリケーションへ、またはユーザーアプリケーションから転送されます。このサンプルデザインの場合は PIO マスターがユーザーアプリケーションです。 finished_config がアサートされるとコンフィギュレーション終了となります。何らかの理由でコンフィギュレーションに問題が発生した場合は、 failed_config もアサートされます。

PCIe® v2.2 5.0Gb/s リンクをサポートするシステムで使用される場合、コンフィギュレーターブロックはリンク速度を 2.5Gb/s から 5.0Gb/s に引き上げようとしてプロセスを開始します。この機能は、コンフィギュレーターラッパーの LINK_CAP_MAX_LINK_SPEED パラメーターの設定次第でイネーブルになります。

コンフィギュレーターは、受信 AXI4-Stream インターフェイスで受信されたデータのユーザースロットルをサポートしません。このため、スロットルを制御するルートポート入力はコンフィギュレーターラッパーには含まれていません。これらの信号は、 m_axis_rx_tready と rx_np_ok です。これはコンフィギュレーターサンプルデザインの制限事項であり、ルートポートコンフィギュレーションのコアにこの制限があるわけではありません。つまり、コンフィギュレーターサンプルデザインとインターフェイスするユーザーデザインは、ラインレートで受信データを受理する必要があります。

コンフィギュレーター ROM

コンフィギュレーター ROM は、PCI Express エンドポイントをコンフィギュレーションするのに必要なコンフィギュレーショントランザクションを格納します。この ROM はコンフィギュレーターブロックとインターフェイスし、PCI Express リンクを介してこれらのトランザクションを送信します。

このデザインに含まれているサンプルの ROM ファイルは、 7 Series FPGAs Integrated Endpoint Block for PCI Express および PIO サンプルデザインをコンフィギュレーションするのに必要な操作を示しています。

コンフィギュレーター ROM はほかのエンドポイントおよび PCI Express システムトポロジ用にカスタマイズ可能です。必要なコンフィギュレーショントランザクションは、ルートポートとインターフェイスするエンドポイントによって異なります。これについては、エンドポイントとともに配布されている資料を参照してください。

ROM ファイルは、RAM または ROM にデータをプリロードするための $readmemb ファンクションの使用方法が規定されている、Verilog 仕様 (IEEE 1364-2001) のセクション 17.2.8 で指定されているフォーマットに従います。コメントは Verilog 形式のものが使用できます。

このファイルはシミュレータまたは合成ツールによって読み込まれ、各メモリ値はメモリの 1 ロケーションとして使用されます。桁はアンダースコア (_) を使用して区切ることができ、新たにロケーションを指定しなくても明確にロケーションを指定できます。

各コンフィギュレーショントランザクションは 2 つの連続したメモリロケーションを使用します。




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• 初のロケーションはヘッダーフィールドを指定します。ヘッダーフィールドは偶数のアドレスにあります。

• 2 番目のロケーションは 32 ビットのデータペイロードを指定します。(データなしの CfgRd TLP およびメッセージの場合は、データロケーションは使用されませんが、場所そのものはあります)。データペイロードは奇数のアドレスにあります。

ヘッダーに対しては、メッセージおよび CfgRd/CfgWr TLP は異なるフィールドを使用します。すべての TLP に対して、 2 ビットで TLP タイプを指定します。メッセージの場合、メッセージ転送およびメッセージコードは指定されます。 CfgRd/CfgWr TLP の場合、ファンクション番号、レジスタ番号、 1 番目の DWORD バイトイネーブルが指定されます。特定のビットレイアウトはサンプルの ROM ファイルに示されています。

PIO マスター

PIO マスターは、ユーザーアプリケーションデザインがコンフィギュレーターブロックとどのようにインタラクトするかを示します。適切なタイミングでリンクパートナーを起動するようにコンフィギュレーターブロックに指示をした後、リンクパートナーが起動したら、バストラフィックを生成・使用します。 PIO マスターは、エンドポイントコアからの PIO スレーブサンプルデザインに対し、PCI Express リンクを介して書き込みおよび読み出しを実行し、リンクおよびエンドポイントの基本操作を確認します。

ルートポートが user_lnk_up をアサートするまで、 PIO マスターは待機します。その後、コンフィギュレーターブロックに start_config をアサートします。コンフィギュレーターブロックが finished_config をアサートすると、PIO スレーブデザインの各 BAR に対し、 PIO マスターは書き込みおよび読み出しを実行します。リードバックされたデータが書き込まれたものと一致する場合は、PIO マスターは pio_test_finished 出力をアサートします。データが一致しなかったり、コンフィギュレーターブロックがエンドポイントをコンフィギュレーションできない場合は、 PIO マスターは pio_test_failed 出力をアサートします。PIO マスターの操作は、pio_test_restart 入力を 1 クロックサイクル間アサートすることで再開できます。

コンフィギュレーターファイルの構造

表 8-10 はコンフィギュレーターサンプルデザインファイルの構造を定義しています。

コンフィギュレーターサンプルデザインの階層は次のようになっています。

• xilinx_pcie_2_1_rport_7xtopdirectory

表 8‐10 :サンプルデザインファイルの構造

ファイル説明

xilinx_pcie_2_1_rport_7x.v コンフィギュレーターサンプルデザインの上位ラッパーファイル

cgator_wrapper.v コンフィギュレーターおよびルートポートのラッパー

cgator.v コンフィギュレーターのサブブロックのラッパー

cgator_cpl_decoder.v 完了デコーダー

cgator_pkt_generator.v 完了 TLP ジェネレーター

cgator_tx_mux.v 送信 AXI4-Stream マルチプレクサロジック

cgator_gen2_enabler.v 5.0Gb/s のスピード変更モジュール

cgator_controller.v コンフィギュレーター送信エンジン

cgator_cfg_rom.data コンフィギュレーター ROM ファイル

pio_master.v PIO マスターのラッパー

pio_master_controller.v PIO マスターの TX および RX エンジン

pio_master_checker.v 入力ユーザーアプリケーションの完了 TLP のチェック

pio_master_pkt_generator.v ユーザーアプリケーション TLP の生成




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° cgator_wrapper

- pcie_2_1_rport_7x (ソースディレクトリ内)このディレクトリには、ルートポートコンフィギュレーションのコアのソースファイルが含まれています。

- cgator

- cgator_cpl_decoder

- cgator_pkt_generator

- cgator_tx_mux

- cgator_gen2_enabler

- cgator_controllerこのディレクトリには、 <cgator_cfg_rom.data> (ROM_FILE で指定)* が含まれています。

° pio_master

- pio_master_controller

- pio_master_checker

- pio_master_pkt_generator

注記 : cgator_cfg_rom.data は ROM データファイルのデフォルトのファイル名です。 ROM_FILE パラメーターの値を変更すると、この名前を変更することができます。

まとめ

コンフィギュレーターサンプルデザインは合成可能なデザインで、 7 Series FPGAs Integrated Block for PCI Express がルートポートとしてコンフィギュレーションされている場合の機能を示します。このサンプルは Vivado IDE を介して配布され、 PCI Express の列挙およびコンフィギュレーション用のターゲットとしてエンドポイント PIO サンプルを使用します。このデザインは、 ROM ファイルの内容を変更して、ほかのエンドポイントをターゲットにするよう変更することができます。

コアの生成

Vivado IDE でデフォルト値を使用してコアを生成するには、次の手順に従ってください。

1. Vivado IP カタログを起動します。

2. [File] → [New Project] をクリックします。

3. プロジェクト名およびプロジェクトを保存するディレクトリを入力し、 [Next] をクリックします。この例では、「project_name.cpg」と「project_dir」をそれぞれ入力します。

4. New Project ウィザードでは、ソース、既存 IP、制約を追加しないでください。

5. [Part] タブで次のオプションを選択します (図 8-14を参照)。

° [Family] : Virtex7

° [Device] : xc7v485t

° [Package] : ffg1157

° [Speed Grade] : -3




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注記 : サポートされていないシリコンデバイスが選択されると、コアはグレー表示になります。

6. 終のプロジェクトサマリページで [OK] をクリックします。

7. Vivado IP カタログで、 [Standard Bus Interfaces] → [PCI Express] を順に展開表示させ、 [7 Series Integrated Block forPCI Express] をダブルクリックし、 [Customize IP] ダイアログボックスを開きます。

8. [Component Name] にコアの名前を入力します。

注記 : この例では <component_name> を使用します。


図 8‐14 :デフォルトのパーツ




PG054 2013 年 12 月 18 日


9. [Device/Port Type] ドロップダウンメニューから、該当するデバイス /ポートタイプを選択します ([Endopoint] または [Root Port])。

10. デフォルトのパラメーターを使用してコアを生成するには [OK] をクリックします。

11. デザインソースのタブで、 XCI ファイルを右クリックし、 [Generate] をクリックします。

12. デフォルトのパラメーターを使用してコアを生成するには [All] をクリックします。

サンプルデザインのシミュレーション

Vivado Design Suite を使用して生成した PCI Express エンドポイントおよびルートポートのサンプルデザインプロジェクトに対し、コアのビヘイビアーを簡単にシミュレートし確認するには、サンプルデザインを使用します。

サポートされるシミュレータは次のとおりです。

• Vivado シミュレータ (デフォルト )

• ModelSim Questa SIM

シミュレータは、両方のコンフィギュレーションのサンプルデザインとともに提供されているサンプルデザインのテストベンチおよびテストケースを使用します。

デフォルトで生成されるプロジェクト (PCI Express コア) の場合は、シミュレーションを次のように実行できます。

1. [Source] ウィンドウで、サンプルプロジェクトファイル (.xci) を右クリックし、 [Open IP Example Design] を選択します。


図 8‐15 :統合ブロックコアコンフィギュレーションのパラメーター




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サンプルプロジェクトが作成されます。

2. 画面左側にある Flow Navigator の [Simulation] の下にある [Run Simulation] を右クリックし、 [Run BehavioralSimulation] を選択します。

注記 :合成後およびインプリメンテーション後のシミュレーションオプションは、PCI Express ブロックに対してはサポートされていません。

[Run Behavioral Simulation] を実行した後、 Tcl コンソールおよび [Log] ウィンドウの [Simulation] タブで、コンパイルおよびエラボレーションが実行されているのを確認します。

3. Tcl コンソールで「run all」とコマンドを入力し、 Enter キーを押します。これで、サンプルデザインのテストベンチで提供されているテストケースごとにシミュレーションが実行されます。

シミュレーションが完了したら、結果は Tcl コンソールで確認できます。

シミュレーションを変更する場合は、次の手順に従います。

1. Flow Navigator の [Simulation] の下にある [Simulation Settings] をクリックします。

2. [Simulation] ダイアログボックスの [Project Settings] で、 [Target Simulator] フィールドを変更します。

3. プロンプトが表示されたら、変更するため [Yes] をクリックし、シミュレータを実行します。

重要 : シリコンリビジョンのオプションが [Initial_ES] に設定されているコンフィギュレーションではシミュレーションはサポートされていません。インプリメンテーションのみがサポートされています。シミュレーションが実行されると、 DRP モニターエラーになります。

エンドポイントコンフィギュレーション

エンドポイントコンフィギュレーションの 7 Series FPGAs Integrated Block for PCI Express コアで提供されているシミュレーション環境では、 PIO サンプルデザインに対して簡単なメモリアクセステストが実行されます。トランザクションはルートポートモデルにより生成され、 PIO サンプルデザインがそれに応答します。

• PCI Express トランザクション層パケット (TLP) はテストベンチの送信ユーザーアプリケーション (pci_exp_usrapp_tx) によって生成されます。これが TLP を送信すると、ログファイル (tx.dat) も生成されます。

• PCI Express TLP はテストベンチの受信ユーザーアプリケーション (pci_exp_usrapp_rx) が受信します。ユーザーアプリケーションが TLP を受信すると、ログファイル (rx.dat) も生成されます。

テストベンチの詳細は、 Chapter 9の「Root Port Model Test Bench for Endpoint」を参照してください。

サンプルデザインの合成およびインプリメンテーション

デザインを合成しインプリメントするには、次の手順に従います。

1. XCI ファイルを右クリックし、 [Open IP example design] を選択します。

新しい Vivado ツールのウィンドウに、プロジェクトディレクトリにある example_project という名前のプロジェクトが開きます。

2. Flow Navigator で [Run Synthesis] または [Run Implementation] をクリックします。




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ヒント : 合成とインプリメンテーションの両方を実行するには、 [Run Implementation] をクリックします。合成、インプリメンテーション、ビットストリーム生成を実行するには、 [Generate Bitstrem] をクリックします。

ディレクトリおよびファイルの内容

7 Series FPGAs Integrated Block for PCI Express サンプルデザインのディレクトリとその関連ファイルについては、次のセクションで説明します。後で説明するように、コアが Vivado IDE で生成される場合、エンドポイントデザインとルートポートデザインとでは生成されるディレクトリ構造は異なります。

プロジェクト名およびコンポーネント名はカスタマイズ可能ですが、デフォルトプロジェクト名は project_1、デフォルトのコンポーネント名は pcie_7x_0 です。

重要 : このセクションの説明には、これらのデフォルト名が使用されています。

エンドポイントソリューション

エンドポイントソリューションのディレクトリ構造は図 8-16 に示されています。

注記 : [vhd] と印されているファイルは、 VHDL 版のコアも生成できることを示し、ファイルの拡張子は .vhd です。

project_1/project_1.src/sources_1/ip/pcie_7x_0

これはすべてのディレクトリのメインディレクトリです。ディレクトリの名前はデフォルトで project_1 に設定されています。


図 8‐16 :サンプルデザイン : エンドポイントソリューションディレクトリ




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pcie_7x_0

これは指定されているコンポーネント名に基づいて作成されるディレクトリです。デフォルトでは pcie_7x_0 です。このディレクトリには、 source、 simulation、 example_design という 3 つの下位ディレクトリがあります。これらについては次のセクションで説明します。

source

このディレクトリにはコアの上位モジュール定義が含まれています。このモジュールは、 Vivado Design Suite で生成される上位ラッパーファイルでインスタンシエートされます。このラッパーファイルは、この source ディレクトリと平行する sim および synth という 2 つのディレクトリにあります。

ファイル名 (Verilog フォーマット ) : pcie_7x_<version_number>_top.v 例 : pcie_7x_v2_1_top.v

ファイル名 (VHDL フォーマット ) : pcie_7x_<version_number>_top.vhd 例 : pcie_7x_v2_1_top.vhd

sim

このディレクトリには、 Vivado Design Suite で生成される、シミュレーション用の上位ラッパーファイルが含まれています。指定したコンポーネント名を基にしたファイル名が付いています。デフォルト名は pcie_7x_0.v です。このファイルには、 pcie_7x_<version_number>_top.v または pcie_7x_<version_number>_top.vhd をインスタンシエートする、コアの上位モジュール定義が含まれています。

synth

このディレクトリには、 Vivado Design Suite で生成される、合成用の上位ラッパーファイルが含まれています。指定したコンポーネント名を基にしたファイル名が付いています。デフォルト名は pcie_7x_0.v です。このファイルには、 pcie_7x_<version_number>_top.v または pcie_7x_<version_number>_top.vhd をインスタンシエートする、コアの上位モジュール定義が含まれています。

pcie_7x_0/source

このディレクトリには PCI Express コアのすべてのソースファイルが含まれています。

表 8‐11 : pcie_7x_0/source ディレクトリ

名前説明

pcie_7x_0_core_top.v [vhd] PCIe コア上位ファイル。pcie_top および gt_top のインスタンスが含まれています。

pcie_7x_0_axi_basic_rx_null_gen.v [vhd]

7 Series FPGA Integrated Block for PCI Express の AXI-4 Stream インターフェイスモジュール

pcie_7x_0_axi_basic_rx_pipeline.v [vhd]

pcie_7x_0_axi_basic_rx.v [vhd]

pcie_7x_0_axi_basic_top.v [vhd]

pcie_7x_0_axi_basic_tx_pipeline.v [vhd]

pcie_7x_0_axi_basic_tx_thrtl_ctl.v [vhd]

pcie_7x_0_axi_basic_tx.v [vhd]




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pcie_7x_0_gt_top.v [vhd]

7 Series FPGA Integrated Block for PCI Express の GTX および GTPラッパーファイル

pcie_7x_0_gtp_pipe_drp.v

pcie_7x_0_gtp_pipe_rate.v

pcie_7x_0_gtp_pipe_reset.v

pcie_7x_0_gt_rx_valid_filter_7x.v

pcie_7x_0_gt_wrapper.v

pcie_7x_0_pipe_clock.v

pcie_7x_0_pipe_drp.v

pcie_7x_0_pipe_eq.v

pcie_7x_0_pipe_rate.v

pcie_7x_0_pipe_reset.v

pcie_7x_0_pipe_sync.v

pcie_7x_0_pipe_user.v

pcie_7x_0_pipe_wrapper.v

pcie_7x_0_qpll_drp.v

pcie_7x_0_qpll_reset.v

pcie_7x_0_qpll_wrapper.v

pcie_7x_0_rxeq_scan.v

pcie_7x_0_pcie_bram_7x.v [vhd]

7 Series FPGA Integrated Block for PCI Express のブロック RAM モジュール

pcie_7x_0_pcie_brams_7x.v [vhd]

pcie_7x_0_pcie_bram_top_7x.v [vhd]

pcie_7x_0_pcie_top.v [vhd]PCIe コアラッパーファイル

pcie_7x_0_pcie_7x.v [vhd]

pcie_7x_0_pcie_pipe_lane.v [vhd]

7 Series FPGA Integrated Block for PCI Express の PIPE モジュールpcie_7x_0_pcie_pipe_misc.v [vhd]

pcie_7x_0_pcie_pipe_pipeline.v [vhd]

pcie_7x_0_clocks.xdc OOC (Out-Of-Context) フローに必要なクロック制約すべてが含まれています。

pcie_7x_0_ooc.xdc OOC の XDC ファイル

pcie_7x_0-PCIE_X0Y0.xdc PCIe core-level XDC file.

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表 8‐11 : pcie_7x_0/source ディレクトリ (続き)

名前説明




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pcie_7x_0/example_design

このディレクトリには example_design に必要なサンプルデザインファイルがすべて含まれています。

pcie_7x_0/simulation

このディレクトリにはシミュレーション関係のファイルがすべて含まれています。このディレクトリには、 dsport、functional、 tests という 3 つの下位ディレクトリがあります。

pcie_7x_0/hierarchy.txt

このテキストファイルには、階層の中に含まれているファイル名がリストされていて、サンプルデザイン全体の階層を説明しています。

表 8‐12 : pcie_7x_0/example_design ディレクトリ

名前説明

EP_MEM.v [vhd] PIOサンプルデザインファイル

pcie_app_7x.v [vhd]

PIO_EP_MEM_ACCESS.v [vhd]

PIO_EP.v [vhd]

PIO_RX_ENGINE.v [vhd]

PIO_TO_CTRL.v [vhd]

PIO_TX_ENGINE.v [vhd]

PIO.v [vhd]

xilinx_pcie_2_1_ep_7x.v [vhd] ザイリンクスサンプルデザインの上位ファイル。 pipe_clockブロックの PIO デザイン上位モジュールと、コアの上位モジュールのインスタンスが含まれています (Vivado Design Suiteで生成されるラッパー )。

xilinx_pcie_7x_ep_x8g2.xdc サンプルデザインの XDC ファイル。ファイル名には、 VivadoIDE で設定されたリンク幅とスピードが反映されています。

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pcie_7x_0/simulation/dsport

このディレクトリには dsport モデルファイルが含まれています。

pcie_7x_0/simulation/functional

このディレクトリには上位テストベンチおよびクロック生成モジュールが含まれています。

pcie_7x_0/simulation/tests

このディレクトリにはテストケースが含まれています。

ルートポートソリューション

ルートポートソリューションのディレクトリ構造は図 8-17 に示されています。このファイルディレクトリ構造は、シミュレーションディレクトリを除いて、エンドポイントソリューションのものと同じです。

注記 : [vhd] と印されているファイルは、 VHDL 版のコアも生成できることを示し、ファイルの拡張子は .vhd です。

表 8‐13 : pcie_7x_0/simulation/dsport ディレクトリ

名前説明

pcie_2_1_rport_7x.v [vhd]

ルートポートモジュールファイル

pcie_axi_trn_bridge.v [vhd]

pci_exp_expect_tasks.vh

pci_exp_usrapp_cfg.v [vhd]

pci_exp_usrapp_com.v [vhd]

pci_exp_usrapp_pl.v [vhd]

pci_exp_usrapp_rx.v [vhd]

pci_exp_usrapp_tx.v [vhd]

xilinx_pcie_2_1_rport_7x.v [vhd]

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表 8‐14 : pcie_7x_0/simulation/functional ディレクトリ

名前説明

board_common.vh テストベンチ定義が記述されています。

board.v [vhd] 上位テストベンチファイル

sys_clk_gen_ds.v [vhd] システム差動クロックソース

sys_clk_gen.v [vhd] システムクロックソース

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表 8‐15 : pcie_7x_0/simulation/tests ディレクトリ

名前説明

sample_tests.vhサンプルテストベンチのテスト定義

tests.vh

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project_1/project_1.src/sources_1/ip/pcie_7x_0

これはすべてのディレクトリのメインディレクトリです。ディレクトリの名前はデフォルトで project_1 に設定されています。

pcie_7x_0

これは指定されているコンポーネント名に基づいて作成されるディレクトリです。デフォルトでは pcie_7x_0 です。このディレクトリには、 source、 simulation、 example_design という 3 つの下位ディレクトリがあります。これらについては次のセクションで説明します。

source

このディレクトリにはコアの上位モジュール定義が含まれています。このモジュールは、 Vivado Design Suite で生成される上位ラッパーファイルでインスタンシエートされます。このラッパーファイルは、この source ディレクトリと平行する sim および synth という 2 つのディレクトリにあります。

ファイル名 (Verilog フォーマット ) : pcie_7x_<version_number>_top.v 例 :pcie_7x_v2_1_top.v

ファイル名 (VHDL フォーマット ) : pcie_7x_<version_number>_top.vhd 例 :pcie_7x_v2_1_top.vhd

sim

このディレクトリには、 Vivado Design Suite で生成される、シミュレーション用の上位ラッパーファイルが含まれています。指定したコンポーネント名を基にしたファイル名が付いています。デフォルト名は pcie_7x_0.v です。このファイルには、 pcie_7x_<version_number>_top.v または pcie_7x_<version_number>_top.vhd をインスタンシエートする、コアの上位モジュール定義が含まれています。


図 8‐17 :サンプルデザイン : ルートポートソリューションのディレクトリ構造




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synth

このディレクトリには、 Vivado Design Suite で生成される、合成用の上位ラッパーファイルが含まれています。指定したコンポーネント名を基にしたファイル名が付いています。デフォルト名は pcie_7x_0.v です。このファイルには、 pcie_7x_<version_number>_top.v または pcie_7x_<version_number>_top.vhd をインスタンシエートする、コアの上位モジュール定義が含まれています。

pcie_7x_0/source

このディレクトリには PCI Express コアのすべてのソースファイルが含まれています。

表 8‐16 : pcie_7x_0/source ディレクトリ

名前説明

pcie_7x_0_core_top.v [vhd] PCIe コア上位ファイル。pcie_top および gt_top のインスタンスが含まれています。

pcie_7x_0_axi_basic_rx_null_gen.v [vhd]

7 Series FPGA Integrated Block for PCI Express の AXI-4 Stream インターフェイスモジュール

pcie_7x_0_axi_basic_rx_pipeline.v [vhd]

pcie_7x_0_axi_basic_rx.v [vhd]

pcie_7x_0_axi_basic_top.v [vhd]

pcie_7x_0_axi_basic_tx_pipeline.v [vhd]

pcie_7x_0_axi_basic_tx_thrtl_ctl.v [vhd]

pcie_7x_0_axi_basic_tx.v [vhd]

pcie_7x_0_gt_top.v [vhd]

7 Series FPGA Integrated Block for PCI Express の GTX および GTPラッパーファイル

pcie_7x_0_gtp_pipe_drp.v

pcie_7x_0_gtp_pipe_rate.v

pcie_7x_0_gtp_pipe_reset.v

pcie_7x_0_gt_rx_valid_filter_7x.v

pcie_7x_0_gt_wrapper.v

pcie_7x_0_pipe_clock.v

pcie_7x_0_pipe_drp.v

pcie_7x_0_pipe_eq.v

pcie_7x_0_pipe_rate.v

pcie_7x_0_pipe_reset.v

pcie_7x_0_pipe_sync.v

pcie_7x_0_pipe_user.v

pcie_7x_0_pipe_wrapper.v

pcie_7x_0_qpll_drp.v

pcie_7x_0_qpll_reset.v

pcie_7x_0_qpll_wrapper.v

pcie_7x_0_rxeq_scan.v




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pcie_7x_0/example_design

このディレクトリには example_design に必要なサンプルデザインファイルがすべて含まれています。

pcie_7x_0_pcie_bram_7x.v [vhd]

7 Series FPGA Integrated Block for PCI Express のブロック RAM モジュール

pcie_7x_0_pcie_brams_7x.v [vhd]

pcie_7x_0_pcie_bram_top_7x.v [vhd]

pcie_7x_0_pcie_top.v [vhd]PCIe コアラッパーファイル

pcie_7x_0_pcie_7x.v [vhd]

pcie_7x_0_pcie_pipe_lane.v [vhd]

7 Series FPGA Integrated Block for PCI Express の PIPE モジュールpcie_7x_0_pcie_pipe_misc.v [vhd]

pcie_7x_0_pcie_pipe_pipeline.v [vhd]

pcie_7x_0_clocks.xdc OOC (Out-Of-Context) フローに必要なクロック制約すべてが含まれています。

pcie_7x_0_ooc.xdc OOC の XDC ファイル

pcie_7x_0-PCIE_X0Y0.xdc PCIe core-level XDC file.

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表 8‐17 : pcie_7x_0/example_design ディレクトリ

名前説明

cgator_cfg_rom.data

コンフィギュレーターブロックファイル

cgator_controller.v [vhd]

cgator_cpl_decoder.v [vhd]

cgator_gen2_enabler.v [vhd]

cgator_pkt_generator.v [vhd]

cgator_tx_mux.v [vhd]

cgator.v [vhd]

cgator_wrapper.v [vhd]

pio_master_checker.v [vhd]

PIOサンプルデザインファイルpio_master_controller.v [vhd]

pio_master_pkt_generator.v [vhd]

pio_master.v [vhd]

xilinx_pcie_2_1_rport_7x.v [vhd] サンプルデザインの上位ファイル。 PIO マスターのインスタンスとコアの上位ファイルから構成されています。

xilinx_pcie_7x_rp_x8g2.xdc サンプルデザインの XDC ファイル。ファイル名には、Vivado IDE で設定されたリンク幅とスピードが反映されています。

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表 8‐16 : pcie_7x_0/source ディレクトリ (続き)

名前説明




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pcie_7x_0/simulation/ep

このディレクトリにはエンドポイント (EP) モデルファイルが含まれています。

pcie_7x_0/simulation/functional

このディレクトリには上位テストベンチおよびクロック生成モジュールが含まれています。

表 8‐18 : pcie_7x_0/simulation/ep ディレクトリ

名前説明

EP_MEM.v [vhd]

EP モデルファイル

pcie_2_1_ep_7x.v [vhd]

pcie_app_7vx.v[vhd]

PIO_EP_MEM_ACCESS.v[vhd]

PIO_EP.v[vhd]

PIO_RX_ENGINE.v[vhd]

PIO_TO_CTRL.v[vhd]

PIO_TX_ENGINE.v[vhd]

PIO.v[vhd]

xilinx_pcie_2_1_ep_7x.v[vhd] EP モデルの上位モジュール

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表 8‐19 : pcie_7x_0/simulation/functional ディレクトリ

名前説明

board.v[vhd] 上位テストベンチファイル

sys_clk_gen.v[vhd] システムクロックジェネレーターファイル

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第 9章

テストベンチ本章では、 Vivado® Design Suite 環境で提供されているテストベンチについて説明します。

エンドポイント用ルートポートモデルのテストベンチ

PCI Express ルートポートモデルは、提供されている PIO デザインまたはユーザーデザインを使用できるインターフェイスをテストプログラムインターフェイスを提供する、テストベンチ環境です。ルートポートモデルは、デザインをシミュレートするため、ダウンストリームの PCI Express TLP トラフィックを生成するソースを提供し、また、シミュレーション環境でデザインからアップストリームの PCI Express TLP トラフィックを受信するデスティネーションを提供します。

テストベンチを簡単に作成できるよう、ルートポートモデルのソースコートが含まれています。コンフィギュレーション空間の初期化、 TLP トランザクションの作成、 TLP ログの生成、テストの作成・検証のためのインターフェイスの提供といった大きな作業はすべて完了していて、エンドポイントコアのテストベンチのインフラストラクチャの開発に時間を費やすのではなく、デザインの機能性が正しいことを検証することに時間が割けるようになっています。

ルートポートモデルは次のものから構成されています。

• テストプログラミングインターフェイス (TPI)。 PCI Express 用のエンドポイントデバイスをシミュレートすることができます。

• テストプログラム TPI の使用方法を確認できるサンプルテスト。

• すべてのルートポートモデルコンポーネントに対する Verilog または VHDL ソースコード。テストベンチをカスタマイズできます。

図 9-1 は PIO デザインと併用したルートポートモデルを説明しています。




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第 9 章 : テストベンチ

アーキテクチャ

ルートポートモデルは、図 9-1 で説明されているように、次のブロックから構成されています。

• dsport (ルートポート )

• usrapp_tx

• usrapp_rx

• usrapp_com (Verilog のみ)

usrapp_tx および usrapp_rx ブロックは、エンドポイント DUT (Design Under Test) への TLP の送受信のため dsport ブロックとインターフェイスします。このエンドポイント DUT は、 PCIe 用エンドポイントと PIO デザイン (表示)、またはカスタマーデザインから構成されています。

usrapp_tx ブロックは、PCI Express リンクからエンドポイント DUT までの伝送のため dsport ブロックに TLP を送信します。これを受けて、エンドポイント DUT デバイスは、 PCI Express リンクから dsport ブロックまで TLP を送信します。これらの TLP はこの後 usrapp_rx ブロックに送信されます。 PCI Express ロジック上で交信する場合、 dsport およびコアはデータリンク層および物理リンク層の処理を行います。 usrapp_tx と usrapp_rx の両方が、 TLP 処理やログファイルの出力などの共有ファンクションのため usrapp_com ブロックを使用します。トランザクションシーケンス


図 9‐1 :ルートポートモデルよび上位エンドポイント

TestProgram

Endpoint DUT for PCI Express

PCI Express Fabric

Endpoint Core forPCI Express

PIODesign

dsport

usrapp_tx

usrapp_com

usrapp_rx

OutputLogs

Root Port Model TPI forPCI Express




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またはテストプログラムは、エンドポイントデバイスのロジックインターフェイスをシミュレートするため、usrapp_tx ブロックが開始します。エンドポイントデバイスからの TLP 応答は、 usrapp_rx ブロックが受信します。usrapp_tx と usrapp_rx との間の通信により、 usrapp_rx ブロックがエンドポイントデバイスからの TLP を受信すると、usrapp_tx ブロックは正しいビヘイビアーを検証し、適宜処理することができるようになります。


デザインをシミュレートするには、 248 ページの「サンプルデザインのシミュレーション」を参照してください。

係数により細かく設定したシミュレーションタイムアウト

7 Series FPGAs Integrated Block for PCI Express のシミュレーションモデルでは、シミュレーション中に妥当な時間内でリンクがトレインできるよう、係数を利用してタイムアウトを設定できます。『PCI Express Specification, rev. 2.1』[参照 2]によると、リンクトレーニングおよびステータスステートマシン (LTSSM) のステートに関連付けられたさまざまなタイムアウトがあります。 7 series FPGA 統合ブロックは、タイムアウトを係数で設定できない RecoverySpeed_1 LTSSM ステートを除いて、シミュレーションで 256 の係数でこれらのタイムアウトを設定します。

テストの選択

表 9-1 はルートポートモデルで提供されているテストについて説明し、またテストに VHDL または Verilog のどちらが選択できるかが記載されています。

出力のログ

サンプルデザインまたはカスタマーデザインでテストエラーが発生すると、それをデバッグします。通常は、シミュレーション用の波形ファイルをチェックして、標準出力に対し表示されているメッセージとこれを相互比較します。しかし、このアプローチは非常に時間がかかるため、ルートポートモデルには、エラーの発生しているテストケースのデバッグプロセスをスピードアップさせるための出力ログ機能が含まれています。

ルートポートモデルは、 tx.dat、 rx.dat、 error.dat という 3 つのファイルを各シミュレーション run で生成します。ログファイルの tx.dat および rx.dat には、ルートポートモデルで送信・受信された TLP がすべて詳細にそれぞれのファイルに記録されています。特定テストケースの TLP 伝送が理解できればエラーを隔離しやすくなります。

ログファイル error.dat は、予期タスクと併用して使用します。予期タスクを利用するテストプログラムは、標準出力に一般的なエラーメッセージを生成します。予期エラーが原因で発生した比較エラーについての詳細は、 error.datに記述されています。

表 9‐1 :ルートポートモデルで提供されるテスト

テスト名VHDL/Verilogでの

テスト説明

sample_smoke_test0 Verilog およびVHDL

PCI タイプ 0 のコンフィギュレーション読み出し TLP を出力し、完了TLP を待ちます。その後、返された値とデバイス /ベンダー ID を比較します。

sample_smoke_test1 Verilog sample_smoke_test0 と同じ操作を実行しますが、予期タスクを使用します。このテストでは 2 つのテストプログラムスレッドが用いられます。1 つは PCI タイプ 0 のコンフィギュレーション読み出し TLP を出力し、もう 1 つはデータ TLP 予期タスクのある完了を出力します。このテストは予期タスクを利用するパラレルテストです。ユーザーデザインからの TLP の受信を確認することができます。また、TLP の順序が重要出ない場合の TLP の受信確認用にも使用できます。




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パラレルテストプログラム

ルートポートモデルでサポートされているテストには 2 つのタイプがあります。

• 順次テスト : 1 つのプロセス内に存在し、順次プログラムと似たような動作をします。 263 ページの「テストプログラム : pio_writeReadBack_test0」で説明されているテストが順次テストの例です。順次テストは、イベントの順序がわかっている場合の動作を検証するのに非常に便利です。

• パラレルテスト : 2 つ以上のプロセススレッドのあるテストです。 sample_smoke_test1 テストはプロセススレッドが 2 つあるパラレルテストの例です。パラレルテストは、イベントの順序が不明の、まとまったイベントを検証するのに非常に便利です。

一般的なパラレルテストには、コマンドスレッドが 1 つ、予期スレッドが 1 つ以上あります。これらのスレッドはともに機能して、デバイス機能を検証します。コマンドスレッドの役割は、デバイスが TLP を受信・生成できるように必要な TLP トランザクションを作成することです。予期スレッドのほうは、予期 TLP の受信を検証します。ルートポートモデルの TPI には、パラレルテストと併用する予期タスクがすべて揃っています。

サンプルデザインはターゲット専用デバイスであるため、 PIO デザインを使用している間はパラレルテストプログラムは完了 TLP のみを期待します。しかし、ユーザーデザインで使用する場合は、どの TLP タイプも期待できる予期タスクの完全ライブラリを使用することができます (バスマスター機能も含めることが可能)。現時点では、 VHDL版のルートポートモデルテストベンチではパラレルテストはサポートされていません。

テストの説明

ルートポートモデルにはテストプログラムインターフェイス (TPI) があります。 TPI を使用することにより、一連の Verilog タスクを起動することでテストを作成できます。すべてのルートポートモデルテストは、次の 6 つのステップに従う必要があります。

1. 各テスト名に対し条件付比較を実行します。

2. シミュレーションが停止した場合のマスタータイムアウトを設定します。

3. リセットおよびリンクアップを待ちます。

4. エンドポイントのコンフィギュレーション空間を初期化します。

5. ルートポートモデルとエンドポイント DUT 間の TLP を送受信します。

6. テストが問題なく完了したことを確認します。




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テストプログラム : pio_writeReadBack_test0

ルートポートモデルの拡張

ルートポートモデルは PIO デザインとともに機能するよう作成されており、 PIO デザインの制限事項に基づいて特定チェックを実行し、警告を出力するように設計されています。これらのチェックおよび警告は、ルートポートモデルが Vivado IDE で生成されたときにデフォルトでイネーブルになっています。しかし、デザインに影響が出ないようにこれをディスエーブルにすることができます。

PIO デザインは、 I/O BAR 1 つ、 Mem64 BAR 1 つ、 Mem32 BAR を 2 つ (そのうち 1 つは EROM 空間である必要がある ) サポートするよう作成されているため、デフォルトでは、コアがこの要件を満たすようコンフィギュレーションされていることを確認するデバイスコンフィギュレーション中に、ルートポートモデルがチェックを実行するようになっています。このチェックで違反が検出されると、警告メッセージが表示され、エラーのある BAR がテストベンチでディスエーブルになります。このチェックは、 pci_exp_usrapp_tx.v ファイルで pio_check_design 変数をゼロに設定すると、ディスエーブルになります。

ルートポートモデル TPI タスクリスト

ルートポートモデル TPI タスクは次の表で定義されています。

• 表 9-2 「テストセットアップタスク」

1. else if(testname == "pio_writeReadBack_test1"2. begin3. // This test performs a 32 bit write to a 32 bit Memory space and performs a read back4. TSK_SIMULATION_TIMEOUT(10050);5. TSK_SYSTEM_INITIALIZATION;6. TSK_BAR_INIT;7. for (ii = 0; ii <= 6; ii = ii + 1) begin 8. if (BAR_INIT_P_BAR_ENABLED[ii] > 2'b00) // bar is enabled 9. case(BAR_INIT_P_BAR_ENABLED[ii])10. 2'b01 :// IO SPACE11. begin 12. $display("[%t] :NOTHING: to IO 32 Space BAR %x", $realtime, ii);13. end 14. 2'b10 :// MEM 32 SPACE15. begin 16. $display("[%t] :Transmitting TLPs to Memory 32 Space BAR %x",17. $realtime, ii);18. //------------------------------------------------------------------------19. // Event :Memory Write 32 bit TLP20. //------------------------------------------------------------------------21. DATA_STORE[0] = 8'h04;22. DATA_STORE[1] = 8'h03;23. DATA_STORE[2] = 8'h02;24. DATA_STORE[3] = 8'h01;25. P_READ_DATA = 32'hffff_ffff; // make sure P_READ_DATA has known initial value 26. TSK_TX_MEMORY_WRITE_32(DEFAULT_TAG, DEFAULT_TC, 10'd1, BAR_INIT_P_BAR[ii][31:0] , 4'hF, 4'hF, 1'b0);27. TSK_TX_CLK_EAT(10);28. DEFAULT_TAG = DEFAULT_TAG + 1;29. //------------------------------------------------------------------------30. // Event :Memory Read 32 bit TLP31. //------------------------------------------------------------------------32. TSK_TX_MEMORY_READ_32(DEFAULT_TAG, DEFAULT_TC, 10'd1, BAR_INIT_P_BAR[ii][31:0], 4'hF, 4'hF);33. TSK_WAIT_FOR_READ_DATA;34. if (P_READ_DATA != {DATA_STORE[3], DATA_STORE[2], DATA_STORE[1], DATA_STORE[0] }) 35. begin36. $display("[%t] :Test FAILED --- Data Error Mismatch, Write Data %x != Read Data %x", $realtime,{DATA_STORE[3], DATA_STORE[2],

DATA_STORE[1], DATA_STORE[0]}, P_READ_DATA);37. end38. else39. begin40. $display("[%t] :Test PASSED --- Write Data:%x successfully received", $realtime, P_READ_DATA);41. end




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• 表 9-3 「TLP タスク」

• 表 9-4 「BAR 初期化タスク」

• 表 9-5 「サンプル PIO デザインタスク」

• 表 9-6 「予期タスク」

表 9‐2 : テストセットアップタスク

名前入力説明

TSK_SYSTEM_INITIALIZATION なしトランザクションインターフェイスのリセット、およびルートポートモデルとエンドポイント DUT 間のリンクアップを待ちます。このタスクはエンドポイントコア初期化前に起動する必要があります。

TSK_USR_DATA_SETUP_SEQ なしグローバルの 4096 バイトの DATA_STOREアレイエントリを 0 から 4095 までの順次値に初期化します。

TSK_TX_CLK_EAT クロックカウント

31:30 clock_count トランザクションインターフェイスクロックを待ちます。

TSK_SIMULATION_TIMEOUT タイムアウト 31:0 トランザクションインターフェイスクロックの単位でマスターシミュレーションタイムアウト値を設定します。このタスクは、すべての DUT テストが完了していることを確認するのに使用します。

表 9‐3 : TLP タスク

名前入力説明

TSK_TX_TYPE0_CONFIGURATION_READ tag_reg_addr_first_dw_be_

7:011:03:0

トランザクションインターフェイスのリセット、およびルートポートモデルとエンドポイントDUT 間のリンクアップを待ちます。このタスクはエンドポイントコア初期化前に起動する必要があります。

TSK_TX_TYPE1_CONFIGURATION_READ tag_reg_addr_first_dw_be_

7:011:03:0

ルートポートモデルからのタイプ 1 の PCIExpress コンフィギュレーション読み出し TLPを、 tag_ および first_dw_be_ 入力のある、エンドポイント DUT の reg_addr_ に送信します。エンドポイント DUT から返された CplD は、完了ID としてグローバル COMPLETE_ID_CFG の内容を使用します。

TSK_TX_TYPE0_CONFIGURATION_WRITE tag_reg_addr_reg_data_first_dw_be_

7:011:031:03:0

ルートポートモデルからのタイプ 0 の PCIExpress コンフィギュレーション書き込み TLPを、 tag_ および first_dw_be_ 入力のある、エンドポイント DUT の reg_addr_ に送信します。エンドポイント DUT から返された Cpl は、完了ID としてグローバル COMPLETE_ID_CFG の内容を使用します。




PG054 2013 年 12 月 18 日


TSK_TX_TYPE1_CONFIGURATION_WRITE tag_reg_addr_reg_data_first_dw_be_

7:011:031:03:0

ルートポートモデルからのタイプ 1 の PCIExpress コンフィギュレーション書き込み TLPを、 tag_ および first_dw_be_ 入力のある、エンドポイント DUT の reg_addr_ に送信します。エンドポイント DUT から返された Cpl は、完了ID としてグローバル COMPLETE_ID_CFG の内容を使用します。

TSK_TX_MEMORY_READ_32 tag_tc_len_addr_last_dw_be_first_dw_be_

7:02:09:031:03:03:0

ルートポートからの PCI Express メモリ読み出しTLP を、エンドポイント DUT の 32 ビットメモリアドレス addr_ に送信します。

エンドポイント DUT から返された CplD は、完了ID としてグローバル COMPLETE_ID_CFG の内容を使用します。

TSK_TX_MEMORY_READ_64 tag_tc_len_addr_last_dw_be_first_dw_be_

7:02:09:063:03:03:0

ルートポートモデルからの PCI Express メモリ読み出し TLP を、エンドポイント DUT の 64 ビットメモリアドレス addr_ に送信します。


TSK_TX_MEMORY_WRITE_32 tag_tc_len_addr_last_dw_be_first_dw_be_ep_

7:02:09:031:03:03:0–

ルートポートモデルからの PCI Express メモリ書き込み TLP を、エンドポイント DUT の 32 ビットメモリアドレス addr_ に送信します。


グローバルな DATA_STORE バイトアレイは、書き込みデータをタスクに渡すために使用されます。

TSK_TX_MEMORY_WRITE_64 tag_tc_len_addr_last_dw_be_first_dw_be_ep_

7:02:09:063:03:03:0–

ルートポートモデルからの PCI Express メモリ書き込み TLP を、エンドポイント DUT の 64 ビットメモリアドレス addr_ に送信します。エンドポイント DUT から返された CplD は、完了ID としてグローバル COMPLETE_ID_CFG の内容を使用します。

グローバルな DATA_STORE バイトアレイは、書き込みデータをタスクに渡すために使用されます。

TSK_TX_COMPLETION tag_tc_len_comp_status_

7:02:09:02:0

グローバル COMPLETE_ID_CFG を完了 ID として使用し、 PCI Express 完了 TLP をルートポートモデルからエンドポイント DUT に送信します。

TSK_TX_COMPLETION_DATA tag_tc_len_byte_countlower_addrcomp_statusep_

7:02:09:011:06:02:0–

グローバル COMPLETE_ID_CFG を完了 ID として使用し、 PCI Express のデータ付き完了 TLP をルートポートモデルからエンドポイント DUTに送信します。

グローバルな DATA_STORE バイトアレイは、完了データをタスクに渡すために使用されます。

表 9‐3 : TLP タスク (続き)

名前入力説明




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TSK_TX_MESSAGE tag_tc_len_datamessage_rtgmessage_code

7:02:09:063:02:07:0

PCI Express メッセージ TLP をルートポートモデルからエンドポイント DUT に送信します。

エンドポイント DUT から返された完了は、完了ID としてグローバル COMPLETE_ID_CFG の内容を使用します。

TSK_TX_MESSAGE_DATA tag_tc_len_datamessage_rtgmessage_code

7:02:09:063:02:07:0

PCI Express のデータ付メッセージ TLP をルートポートモデルからエンドポイント DUT に送信します。

グローバルな DATA_STORE バイトアレイは、メッセージデータをタスクに渡すために使用されます。

エンドポイント DUT から返された完了は、完了ID としてグローバル COMPLETE_ID_CFG の内容を使用します。

TSK_TX_IO_READ tag_addr_first_dw_be_

7:031:03:0

PCI Express I/O TLP 読み出しを、ルートポートモデルからエンドポイント DUT の I/O アドレスaddr_[31:2] に送信します。


TSK_TX_IO_WRITE tag_addr_first_dw_be_data

7:031:03:031:0

PCI Express I/O TLP 書き込みを、ルートポートモデルからエンドポイント DUT の I/O アドレスaddr_[31:2] に送信します。


TSK_TX_BAR_READ bar_indexbyte_offsettag_tc_

2:031:07:02:0

PCI Express の 1 DWORD のメモリ 32、メモリ 64、または I/O 読み出し TLP をルートポートモデルから、エンドポイント DUT の BAR bar_index からの byte_offset に対応するターゲットアドレスに送信します。このタスクは、 BAR bar_index が初期化中にどのようにコンフィギュレーションされているかに基づいて、該当する読み出し TLPを送信します。このタスクは、TSK_BAR_INIT が完了した後にのみ呼び出すことができます。



名前入力説明




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TSK_TX_BAR_WRITE bar_indexbyte_offsettag_tc_data_

2:031:07:02:031:0

PCI Express の 1 DWORD のメモリ 32、メモリ 64、または I/O 書き込み TLP をルートポートから、エンドポイント DUT の BAR bar_index からのbyte_offset に対応するターゲットアドレスに送信します。このタスクは、 BAR bar_index が初期化中にどのようにコンフィギュレーションされているかに基づいて、該当する書き込み TLP を送信します。このタスクは、TSK_BAR_INIT が完了した後にのみ呼び出すことができます。

TSK_WAIT_FOR_READ_DATA None エンドポイント DUT が送信したデータ付きの次の完了 TLP を待ちます。完了すると、 CpID からのデータの初の DWORD がグローバルP_READ_DATA に格納されます。このタスクは、レースコンディションを避けるため、データ付きの完了を要求する TPI での任意の読み出しタスクの直後に呼び出す必要があります。

デフォルトでは、このタスクはローカルにタイムアウトし、トランザクションインターフェイスクロックが 1000 サイクルした後にシミュレーションを終了させます。ローカルタイムアウトが呼び出し中のテストの実行に戻り、シミュレーションタイムアウトにならないように、グローバル cpld_to_finish をゼロに設定することができます。グローバル cpld_to が 1 に設定されている場合は、このタスクがタイムアウトになっており、P_READ_DATA の内容が無効であることを示すので、このケースのテストプログラムはグローバル cpld_to をチェックする必要があります。


名前入力説明

表 9‐4 : BAR 初期化タスク

名前入力説明

TSK_BAR_INIT None PCI Express ロジックを使用したエンドポイントデバイスへの基本アドレスレジスタ初期化タスクの標準シーケンスを実行します。エンドポイント PCI BAR 範囲要件のスキャンを実行し、必要なメモリおよび I/O 空間マッピング計算を実行し、後に、アクセス準備可能になるようにエンドポイントをプログラムにします。完了後、テストプログラムはデバイスへのメモリおよび I/O トランザクションを開始できます。このファンクションは、このエンドポイントがどのように初期化されたかを示すメモリおよび I/Oテーブルを標準出力に表示します。このタスクは、ルートポートモデル内のテストプログラムで使用可能なグローバル変数も初期化します。このタスクは、 TSK_SYSTEM_INITIALIZATION の後に呼び出します。

TSK_BAR_SCAN None エンドポイントに対するメモリおよび I/O 要件を判断するため、PCI Express ロジックを使用し、 PCI タイプ 0 のコンフィギュレーション書き込みおよびコンフィギュレーション読み出しのシーケンスを実行します。このタスクはこの情報を BAR_INIT_P_BAR_RANGE[] というグローバルアレイに保存します。このタスクは、TSK_SYSTEM_INITIALIZATION の後に呼び出します。




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TSK_BUILD_PCIE_MAP None メモリおよび I/O マッピングアルゴリズムを実行し、エンドポイント要件に基づいて、メモリ 32、メモリ 64、および I/O 空間を割り当てます。このタスクは PIO デザインの制限事項に合わせて機能するようにカスタマイズされており、 TSK_BAR_SCAN が完了した後に呼び出します。

TSK_DISPLAY_PCIE_MAP None エンドポイントコアの PCI 基本アドレスレジスタのメモリマッピング情報を表示します。各 BAR に対し、 BAR 値、 BAR 範囲、BAR タイプが指定されています。このタスクは、TSK_BUILD_PCIE_MAP の完了後に呼び出します。

表 9‐4 : BAR 初期化タスク (続き)

名前入力説明

表 9‐5 :サンプル PIO デザインタスク

名前入力説明

TSK_TX_READBACK_CONFIG None PCI Express ロジックを使用して、エンドポイントデバイスの基本アドレスレジスタへの PCI タイプ 0 のコンフィギュレーションよみだし、 PCI コマンドレジスタ、 PCIe デバイス制御レジスタのシーケンスを実行します。このタスクは、 TSK_SYSTEM_INITIALIZATION の後に呼び出します。

TSK_MEM_TEST_DATA_BUS bar_index 2:0 入力 bar_index がポイントしている I/O またはメモリアドレスに対し 32 ビットのデータテストを実行して、PIO デザインのFPGA ブロック RAM データバスインターフェイスが正しく接続されているかどうかをテストします。しっかりとテストを実行するには、PIO デザインで使用されている各ブロック RAM に対し 1 回ずつ、このタスクを 4 回呼び出します。

TSK_MEM_TEST_ADDR_BUS bar_indexnBytes

2:031:0

入力 bar_index がポイントしている I/O またはメモリアドレスで開始するアドレステストを実行して、PIO デザインの FPGAブロック RAM アドレスバスインターフェイスが正しく接続されているかどうかをテストします。しっかりとテストを実行するには、PIO デザインで使用されている各ブロック RAM に対し 1 回ずつ、このタスクを 4 回呼び出します。さらに、 nBytes 入力で個々のブロック RAM の全体的なサイズを指定する必要があります。

TSK_MEM_TEST_DEVICE bar_indexnBytes

2:031:0

入力 nBytes で指定された範囲で、入力 bar_index によりポイントされているブロック RAM で始まるすべてのビットに対し、インクリメント /デクリメントテストを実行することにより、PIO デザインの FPGA ブロック RAM の各ビットの整合性をテストします。しっかりとテストを実行するには、PIO デザインで使用されている各ブロック RAM に対し 1 回ずつ、このタスクを 4 回呼び出します。さらに、 nBytes 入力で個々のブロック RAM の全体的なサイズを指定する必要があります。




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表 9‐6 :予期タスク

名前入力出力説明

TSK_EXPECT_CPLD traffic_classtdepattrlengthcompleter_idcompleter_statusbcmbyte_countrequester_idtagaddress_low

2:0--

1:09:0

15:02:0-

11:015:07:06:0

ステータスを予期します。

traffic_class、 td、 ep、 attr、 length、payload が一致するデータ付きの完了 TLP を待ちます。正しく完了すると 1 が返り、それ以外の場合は 0 が返ります。

TSK_EXPECT_CPL traffic_classtdepattrcompleter_idcompleter_statusbcmbyte_countrequester_idtagaddress_low

2:0--

1:015:02:0-

11:015:07:06:0

ステータスを予期

traffic_class、 td、 ep、 attr、 length が一致するデータなしの完了 TLP を待ちます。正しく完了すると 1 が返り、それ以外の場合は 0 が返ります。

TSK_EXPECT_MEMRD traffic_classtdepattrlengthrequester_idtaglast_dw_befirst_dw_be

アドレス

2:0--

1:09:0

15:07:03:03:0

29:0


ヘッダーフィールドが一致する 32ビットのアドレスメモリ読み出しTLP を待ちます。正しく完了すると 1 が返り、それ以外の場合は 0 が返ります。このタスクは、バスマスターデザインと併用する場合にのみ使用できます。

TSK_EXPECT_MEMRD64 traffic_classtdepattrlengthrequester_idtaglast_dw_befirst_dw_be

アドレス

2:0--

1:09:0

15:07:03:03:0

61:0


ヘッダーフィールドが一致する 64ビットのアドレスメモリ読み出しTLP を待ちます。正しく完了すると1 が返り、それ以外の場合は 0 が返ります。このタスクは、バスマスターデザインと併用する場合にのみ使用できます。




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ルートポート用のエンドポイントモデルテストベンチ

ルートポートコンフィギュレーションの 7 Series FPGAs Integrated Block for PCI Express コアのエンドポイントモデルテストベンチは、簡単なサンプルテストベンチで、コンフィギュレーターデザインと PCI Express エンドポイントモデルを接続して、物理的なシステムでの 2 つのデバイスであるかのように操作することができます。自己初期化し、バストラフィックを生成・使用するロジックからコンフィギュレーターサンプルデザインは構成されているため、システム動作をモニターしシミュレーションを終了させるロジックをこのサンプルテストベンチはインプリメントするだけです。

このエンドポイントモデルテストベンチは次のものから構成されています。

• すべてのエンドポイントモデルコンポーネントに対する Verilog または VHDL のソースコード

• PIO スレーブデザイン

243 ページの図 8-13は、コンフィギュレーターサンプルデザインと接続しているエンドポイントモデルを説明ししています。

TSK_EXPECT_MEMWR traffic_classtdepattrlengthrequester_idtaglast_dw_befirst_dw_be

アドレス

2:0--

1:09:0

15:07:03:03:0

29:0


ヘッダーフィールドが一致する 32ビットのアドレスメモリ書き込みTLP を待ちます。正しく完了すると1 が返り、それ以外の場合は 0 が返ります。このタスクは、バスマスターデザインと併用する場合にのみ使用できます。

TSK_EXPECT_MEMWR64 traffic_classtdepattrlengthrequester_idtaglast_dw_befirst_dw_be

アドレス

2:0--

1:09:0

15:07:03:03:0

61:0


ヘッダーフィールドが一致する 64ビットのアドレスメモリ書き込みTLP を待ちます。正しく完了すると1 が返り、それ以外の場合は 0 が返ります。このタスクは、バスマスターデザインと併用する場合にのみ使用できます。

TSK_EXPECT_IOWR tdeprequester_idtagfirst_dw_be

アドレスdata

--

15:07:03:0

31:031:0


ヘッダーフィールドが一致する I/O書き込み TLP を待ちます。正しく完了すると 1 が返り、それ以外の場合は 0 が返ります。

このタスクは、バスマスターデザインと併用する場合にのみ使用できます。

表 9‐6 :予期タスク (続き)

名前入力出力説明




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アーキテクチャ

エンドポイントモデルは次のブロックから構成されています。

• PCI Express エンドポイント (エンドポイントコンフィギュレーションの 7 Series FPGAs Integrated Block forPCI Express) モデル

• 次のものから構成されている PIO スレーブデザイン

° PIO_RX_ENGINE

° PIO_TX_ENGINE

° PIO_EP_MEM

° PIO_TO_CTRL

PIO_RX_ENGINE および PIO_TX_ENGINE ブロックは、ルートポート DUT (Design Under Test) への TLP の送受信のため epブロックとインターフェイスします。ルートポートとしてコンフィギュレーションされているコア、およびコンフィギュレーターサンプルデザイン (コンフィギュレーターブロックと PIO マスターデザインまたはカスタマーデザインから成る ) から、ルートポート DUT は構成されています。

PIO スレーブデザインについては256 ページの「Programmed Input/Output: Endpoint Example Design」 .を参照してください。


デザインをシミュレートするには、 248 ページの「サンプルデザインのシミュレーション」を参照してください。

注記 : Cadence IES の場合、作業コンストラクト DEFINE WORK WORK を手動で cds.lib ファイルに挿入する必要があります。

係数により細かく設定したシミュレーションタイムアウト

コアのシミュレーションモデルには、シミュレーション中に妥当な時間内でリンクがトレインできるよう、係数を利用してタイムアウトを設定できます。『PCI Express Specification, rev. 2.1』 [参照 2]によると、リンクトレー人およびステータスステートマシン (LTSSM) のステートに関連付けられたさまざまなタイムアウトがあります。コアは、タイムアウトを係数で設定できない Recovery Speed_1 LTSSM ステートを除いて、シミュレーションで 256 の係数でこれらのタイムアウトを設定します。

出力のログ

テストベンチはメッセージを出力し、シミュレーションログに記録されます。このログには次のものが発生した時間が記録されています。

• user_reset がディアサートされた時間

• user_lnk_up がアサートされた時間

• cfg_done がコンフィギュレーターによりアサートされた時間

• pio_test_finished が PIO マスターによりアサートされた時間

• シミュレーションタイムアウト (pio_test_finished または pio_test_failed がアサートされなかった場合)




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付録 A

移行およびアップグレードこの付録には、デザインを ISE® Design Suite から Vivado® Design Suite に移行する際の情報、新版の IP コアへのアップグレードについての情報が記載されています。 Vivado Design Suite でアップグレードする場合のポート変更およびユーザーロジックへの影響といった重要な情報もここに記載されています。

Vivado® Design Suite への移行方法については、『Vivado Design Suite 移行手法ガイド』 (UG911)[参照 19] を参照してください。

Vivado Design Suite への移行

このセクションでは、次の内容について説明します。

• 「7 シリーズデバイスへの移行」

• 「TRN から AXI への移行に関する注意事項」

Vivado® Design Suite への移行方法については、『Vivado Design Suite 移行手法ガイド』 (UG911)[参照 19] を参照してください。

7 シリーズデバイスへの移行

Virtex®-6 FPGA Integrated Block for PCI Express から 7 Series FPGAs Integrated Block for PCI Express® に移行する場合は、7 Series FPGAs Integrated Block for PCI Express コアと Virtex-6 FPGA Integrated Block for PCI Express コア (v2.x、AXI4-Stream インターフェイスを含む) の動作およびオプションの違いがこのセクションで説明されています。

コア機能の違い

• ルートポートコンフィギュレーション用の 8 レーン、 5.0Gb/s (Gen2) : 7 Series FPGAs Integrated Block for PCIExpress では、 8 レーンのルートポートコンフィギュレーション用に 5.0Gb/s の動作もサポートされます。

• 128 ビットインターフェイス : 7 Series Integrated Block for PCIe では、8 レーンの 2.5Gb/s コンフィギュレーションおよび 4 レーンの 5.0Gb/s コンフィギュレーション用に 128 ビットインターフェイスがサポートされます。


表 A-1 は、名前の変更されたコンフィギュレーションインターフェイス信号の一覧です。

表 A‐1 : コンフィギュレーションインターフェイスの変更点

名前Virtex‐6 FPGA Integrated Block for PCI

Express の信号名


PCI Express の信号名

コンフィギュレーションデータ出力 cfg_do cfg_mgmt_do

コンフィギュレーション読み出し /書き込み Done

cfg_rd_wr_done cfg_mgmt_rd_wr_done




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付録 A : 移行およびアップグレード

表 A-2 は、新しいコンフィギュレーションインターフェイス信号の一覧です。詳細は、第 3 章の「コンフィギュレーション空間レジスタおよびコンフィギュレーションインターフェイスを使用したデザイン」を参照してください。

エラーレポート信号

7 Series FPGAs Integrated Block for PCI Express コアでは、さらに次のエラーレポート信号もサポートされます。詳細は、第 3 章の「コンフィギュレーション空間レジスタおよびコンフィギュレーションインターフェイスを使用したデザイン」を参照してください。

• cfg_err_poisoned

• cfg_err_malformed

• cfg_err_acs

• cfg_err_atomic_egress_blocked

コンフィギュレーションデータ入力 cfg_di cfg_mgmt_di

コンフィギュレーション DWORD アドレス

cfg_dwaddr cfg_mgmt_dwaddr

コンフィギュレーションバイトイネーブル

cfg_byte_en cfg_mgmt_byte_en

コンフィギュレーション書き込みイネーブル

cfg_wr_en cfg_mgmt_wr_en

コンフィギュレーション読み出しイネーブル

cfg_rd_en cfg_mgmt_rd_en

表 A‐2 :新規コンフィギュレーションインターフェイス信号

信号説明

cfg_mgmt_wr_rw1c_as_rw コアの新規コンフィギュレーション書き込み信号

cfg_mgmt_wr_readonly

cfg_pm_halt_aspm_l0s コアの新規パワーマネージメント信号

cfg_pm_halt_aspm_l1(1)

cfg_pm_force_state[1:0]

cfg_pm_force_state_en

cfg_err_aer_headerlog[127:0] 新規 AER インターフェイス信号

cfg_err_aer_headerlog_set

cfg_aer_interrupt_msgnum[4:0]

cfg_aer_ecrc_gen_en

cfg_aer_ecrc_check_en

cfg_pciecap_interrupt_msgnum[4:0] 新規割り込みインターフェイス信号

cfg_interrupt_stat

cfg_vc_tcvc_map[6:0] 新規 TC/VC マップ信号


表 A‐1 : コンフィギュレーションインターフェイスの変更点 (続き)

名前Virtex‐6 FPGA Integrated Block for PCI

Express の信号名


PCI Express の信号名




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• cfg_err_mc_blocked

• cfg_err_internal_uncor

• cfg_err_internal_cor

• cfg_err_norecovery

ID 初期値

ID 初期値 (ベンダー ID、デバイス ID、リビジョン ID、サブシステムベンダー ID およびサブシステム ID) は、Virtex-6FPGA Integrated Block for PCI Express では属性でしたが、 7 Series FPGAs Integrated Block for PCI Express では入力ポートに変更されています。これらの値は Vivado® 統合設計環境 (IDE) で設定され、 7 Series FPGAs Integrated Block forPCI Express でこれらのポートの駆動に使用されます。これらのポートは、ラッパーのコアバウンダリでは使用できませんが、 7 Series FPGAs Integrated Block for PCI Express の上位ラッパー内では使用できます。表 A-3 には、 ID 値とそれに対応するポートがリストされています。

物理層インターフェイス

表 A-4 および表 A-5 には、 7 Series FPGAs Integrated Block for PCI Express での物理層インターフェイスの変更点をリストしています。


ダイナミックリコンフィギュレーションポートインターフェイスの信号名の中には、7 Series FPGAs Integrated Blockfor PCI Express で変更されているものがあります。表 A-6 は、このインターフェイスで変更された信号を示しています。

表 A‐3 : ID 値と対応ポート

ID 値入力ポート

ベンダー ID cfg_vend_id[15:0]

デバイス ID cfg_dev_id[15:0]

リビジョン ID cfg_rev_id[7:0]

サブシステムベンダー ID cfg_subsys_vend_id[15:0]

サブシステム ID cfg_subsys_id[15:0]

表 A‐4 :物理層信号名の変更点

Virtex‐6 FPGA Integrated Block for PCI Express コアでの名前 7 Series FPGAs Integrated Block for PCI Express コアでの名前

pl_link_gen2_capable pl_link_gen2_cap

pl_link_upcfg_capable pl_link_upcfg_cap

pl_sel_link_rate pl_sel_lnk_rate

pl_sel_link_width pl_sel_lnk_width

表 A‐5 :新しい物理層信号

信号説明

pl_directed_change_done 指定した変更が終了したことを示す

pl_phy_lnk_up 物理層リンクアップステータスを示す

pl_rx_pm_state RX パワーマネージメントステートを示す

pl_tx_pm_state TX パワーマネージメントステートを示す




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TRN から AXI への移行に関する注意事項

このセクションでは、 Virtex-6 FPGA Integrated Block for PCI Express コア (v1.x、 TRN インターフェイス) から 7 SeriesFPGAs Integrated Block for PCI Express® コアにアップグレードする場合の、信号名および動作の変更点について説明します。

概要

7 Series FPGAs Integrated Block for PCI Express では、メインユーザーインターフェイスが TRN から標準 AXI4-Streamへと変り、その信号名および動作にアップデートされています。また、アクティブ Low であったすべての制御信号がアクティブ High に変更されています。コアの主な変更点は次のとおりです。

• 信号名の変更

• データパス DWORD の順序

• すべての制御信号をアクティブ High に変更

• SOF (Start-of-frame) 信号は暗示

• 余り信号はストローブ信号に置換

詳細な移行手順

このセクションでは、 TRN をベースにした既存のユーザーアプリケーションを AXI4-Stream インターフェイスに移行する方法について説明します。

1. 表 A-7 で「名前の変更のみ」と記述されている信号の場合は、該当ユーザーアプリケーション信号を新しい名前のコア信号に接続します。

2. 表 A-7 で「名前の変更、極性」と記述されている信号の場合は、インバーターを追加し、該当ユーザーアプリケーション信号を新しい名前のコア信号に接続します。

3. データパス信号の DWORD 順序の入れ替えについては、「データパス DWORD の順序」を参照してください。

4. 元々 trn_tsof_n に接続されていたユーザーアプリケーション信号は未接続のままにしておきます。

5. 「SOF (Start-Of-Frame) 信号」での説明に従い trn_rsof_n を作成し直し、元々接続されていたようにユーザーアプリケーションに接続します。

6. 「余り信号/ストローブ信号」での説明に従い、必要な変更を加えます。

7. 元のデザインで trn_rsrc_dsc_n を使用していた場合は、「受信でのパケット転送の中断」での説明に従って変更してください。そうでないと未接続のままになってしまいます。

8. 「受信でのパケットの並べ替え」での説明に従い、変更を加えます。

信号の変更

表 A-7 には、 TRN Local-Link と AXI4-Stream での信号の主な違いがまとめられています。

表 A‐6 : ダイナミックリコンフィギュレーションポート名の変更

Virtex‐6 FPGA Integrated Block for PCI Express

での名前

7 Series FPGAs Integrated Block for PCI Express

での名前

pcie_drp_den pcie_drp_en

pcie_drp_dwe pcie_drp_we

pcie_drp_daddr pcie_drp_addr

pcie_drp_drdy pcie_drp_rdy




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表 A‐7 : インターフェイスの変更点

TRN での名前 AXI4‐Stream での名前相違点

共通インターフェイス

sys_reset_n sys_rst_n 変更なし

trn_clk user_clk_out 名前の変更、極性

trn_reset_n user_reset_out 名前の変更、極性

trn_lnk_up_n user_lnk_up 名前の変更、極性

trn_fc_ph[7:0] fc_ph[7:0] 名前の変更のみ

trn_fc_pd[11:0] fc_pd[11:0] 名前の変更のみ

trn_fc_nph[7:0] fc_nph[7:0] 名前の変更のみ

trn_fc_npd[11:0] fc_npd[11:0] 名前の変更のみ

trn_fc_cplh[7:0] fc_cplh[7:0] 名前の変更のみ

trn_fc_cpld[11:0] fc_cpld[11:0] 名前の変更のみ

trn_fc_sel[2:0] fc_sel[2:0] 名前の変更のみ

送信インターフェイス

trn_tsof_n 32 および 64 ビットバージョンに相当するものなし (資料参照)

trn_teof_n s_axis_tx_tlast 名前の変更、極性

trn_td[W-1:0]

(W = 32、 64、または 128)s_axis_tx_tdata[W-1:0] 名前の変更、 DWORD の順序 (資料参照)

trn_trem_n

(64 ビットインターフェイス)

s_axis_tx_tkeep[7:0] 名前の変更、機能の違い (資料参照)

trn_trem_n[1:0]

(128 ビットインターフェイス)

s_axis_tx_tkeep[15:0] 名前の変更、機能の違い (資料参照)

trn_tsrc_rdy_n s_axis_tx_tvalid 名前の変更、極性

trn_tdst_rdy_n s_axis_tx_tready 名前の変更、極性

trn_tsrc_dsc_n s_axis_tx_tuser[3] 名前の変更、極性

trn_tbuf_av[5:0] tx_buf_av[5:0] 名前の変更

trn_terr_drop_n tx_err_drop 名前の変更、極性

trn_tstr_n s_axis_tx_tuser[2] 名前の変更、極性

trn_tcfg_req_n tx_cfg_req 名前の変更、極性

trn_tcfg_gnt_n tx_cfg_gnt 名前の変更、極性

trn_terrfwd_n s_axis_tx_tuser[1] 名前の変更、極性

受信インターフェイス

trn_rsof_n 32 および 64 ビットバージョンに相当するものなし

trn_reof_nm_axis_rx_tlast (64b)

is_eof[4] (128b) 名前の変更、極性

trn_rd[W-1:0]

(W = 32、 64、または 128)m_axis_rx_tdata[W-1:0] 名前の変更、 DWORD の順序




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trn_rrem_n (64 ビットインターフェイ

ス)m_axis_rx_tkeep 名前の変更、機能の違い (資料参照)

trn_rrem_n[1:0] (128 ビットインターフェイ

ス)

m_axis_rx_tuser[14:10], m_axis_rx_tuser[21:17] 名前の変更、機能の違い (資料参照)

trn_rerrfwd_n m_axis_rx_tuser[1] 名前の変更、極性

trn_rsrc_rdy_n m_axis_rx_tvalid 名前の変更、極性

trn_rdst_rdy_n m_axis_rx_tready 名前の変更、極性

trn_rsrc_dsc_n 相当なし

trn_rnp_ok_n rx_np_ok 名前の変更、極性、追加遅延 (資料参照)

trn_rbar_hit_n[7:0] m_axis_rx_tuser[9:2] 名前の変更、極性


cfg_rd_wr_done_n cfg_mgmt_rd_wr_done 名前の変更、極性

cfg_byte_en_n[3:0] cfg_mgmt_byte_en[3:0] 名前の変更、極性

cfg_wr_en_n cfg_mgmt_wr_en 名前の変更、極性

cfg_rd_en_n cfg_mgmt_rd_en 名前の変更、極性

cfg_pcie_link_state_n[2:0] cfg_pcie_link_state[2:0] 名前の変更のみ

cfg_trn_pending_n cfg_trn_pending 名前の変更、極性

cfg_to_turnoff_n cfg_to_turnoff 名前の変更、極性

cfg_turnoff_ok_n cfg_turnoff_ok 名前の変更、極性

cfg_pm_wake_n cfg_pm_wake 名前の変更、極性

cfg_wr_rw1c_as_rw_n cfg_mgmt_wr_rw1c_as_rw 名前の変更、極性

cfg_interrupt_n cfg_interrupt 名前の変更、極性

cfg_interrupt_rdy_n cfg_interrupt_rdy 名前の変更、極性

cfg_interrupt_assert_n cfg_interrupt_assert 名前の変更、極性

cfg_err_ecrc_n cfg_err_ecrc 名前の変更、極性

cfg_err_ur_n cfg_err_ur 名前の変更、極性

cfg_err_cpl_timeout_n cfg_err_cpl_timeout 名前の変更、極性

cfg_err_cpl_unexpect_n cfg_err_cpl_unexpect 名前の変更、極性

cfg_err_cpl_abort_n cfg_err_cpl_abort 名前の変更、極性

cfg_err_posted_n cfg_err_posted 名前の変更、極性

cfg_err_cor_n cfg_err_cor 名前の変更、極性

cfg_err_cpl_rdy_n cfg_err_cpl_rdy 名前の変更、極性

cfg_err_locked_n cfg_err_locked 名前の変更、極性

表 A‐7 : インターフェイスの変更点 (続き)

TRN での名前 AXI4‐Stream での名前相違点




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データパス DWORD の順序

TRN インターフェイスと比べると、AXI4-Stream インターフェイスでは DWORD の位置が入れ替えられますが、バイト順序は個々の DWORD 内で保持されます。この変更は、 64 ビットおよび 128 ビットバージョンのコアにのみ影響します。図 A-1 および図 A-2 は、 TRN と AXI4-Stream での、 64 ビットおよび 128 ビットの両方の DWORD 入れ替え順序を示しています。

64 ビットおよび 128 ビットの TRN ベースの既存デザインを移行する場合は、 s_axis_tx_tdata[W-1:0] およびs_axis_rx_rdata[W-1:0] バスの DWORD 位置を、コアに出入力する際に入れ替える必要があります。

たとえば、次のような既存のユーザーアプリケーション擬似コードがあるとします。

usr_trn_rd[127:0] = trn_rd[127:0];

これを次のように変更する必要があります。

usr_trn_rd[127:96] = s_axis_rx_rdata[31:0]usr_trn_rd[95:64] = s_axis_rx_rdata[63:32]usr_trn_rd[63:32] = s_axis_rx_rdata[95:64]usr_trn_rd[31:0] = s_axis_rx_rdata[127:96]

SOF (Start‐Of‐Frame) 信号

AXI4-Stream には、 32 ビットおよび 64 ビットバージョンの SOF (trn_tsof_n および trn_rsof_n) に該当する信号はありません。送信側では、既存の TRN デザインのユーザーの trn_tsof_n 接続を未接続のままにしておくことができますが、受信側では、必要に応じて簡単なロジックを使用して trn_rsof_n を作成し直すことができます。

32 および 64 ビットインターフェイス

まず、 in_packet_reg というシーケンシャル (クロック付き ) 信号を作成します。次に、コアからの既存信号を使用した組み合わせロジックファンクションを使用すると、次の擬似コードで示すように trn_rsof_n を作成し直すことができます。

For every clock cycle (user_clk_out) do { if(reset)in_packet_reg = 0

else if (m_axis_rx_tvalid and m_axis_rx_tready)in_packet_reg = !m_axis_rx_tlast

}

X-Ref Target - Figure A-1

図 A‐1 : TRN と AXI のデータバスでの DWORD 順序 (64 ビット )


図 A‐2 : TRN と AXI のデータバスでの DWORD 順序 (128 ビット )

trn_td[63:0]trn_rd[63:0]

s_axis_tx_tdata[63:0]m_axis_rx_rdata[63:0]

DW0 DW1

DW1 DW0

trn_td[127:0]trn_rd[127:0]

s_axis_tx_tdata[127:0]m_axis_rx_rdata[127:0]

DW0 DW1 DW2 DW3

DW3 DW2 DW1 DW0




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trn_rsof_n = !(m_axis_rx_tvalid & !in_packet_reg)

128 ビットインターフェイス

128 ビットインターフェイスは SOF 信号を提供します。ユーザーは (rx_is_sof[4]) m_axis_rx_tuser[14] を反転させると、 trn_rsof_n を作成し直すことができます。

余り信号/ストローブ信号

このセクションでは、余り信号である trn_trem_n[1:0] および trn_rrem_n[1:0] への変更点について説明します。

AXI4-Stream インターフェイスでは、余り信号の代わりにストローブ信号 (バイトイネーブル) が使用されます。ストローブ信号と余り信号の違いは、表 A-8 に示すように主に 3 つあります。また、コアの 64 ビットバージョンと 128 ビットバージョンでも違いがあります。 128 ビット RX バージョンでは、ストローブ信号の代わりに、trn_rrem[1:0] が (rx_is_sof[4:0]) m_axis_rx_tuser[14:10] および (rx_is_eof[4:0]) m_axis_rx_tuser[21:17] に置き換えられます。便宜上、このセクションでは 64 ビットおよび 128 ビットの送信および受信動作を別々に扱って説明します。

64 ビット送信

既存の TRN デザインでは、 trn_trem 信号から s_axis_tx_tkeep[7:0] 信号へ簡単に変換ができます。 trn_trem入力を駆動する信号が「user_trn_trem」という名前になっているとして、次のコードでは s_axis_tx_tkeep[7:0]へ変換が行われます。tvalid がアサートされるすべてのクロックサイクルで s_axis_tx_tkeep[7:0] を駆動する必要があります。

if s_axis_tx_tlast == 1 //in a packet at EOFs_axis_tx_tkeep[7:0] = user_trn_trem_n ?0Fh :FFh

else //in a packet but not EOF, or not in a packets_axis_tx_tkeep = FFh

64 ビット受信

既存の TRN デザインは、 m_axis_rx_tkeep[7:0] を簡単に変換し、組み合わせロジックを使用して trn_rrem 信号を作成し直すことができます。次は、その変換を実行するコード例です。

if (C_DATA_WIDTH == 64)begin assign trn_rrem = m_axis_rx_tlast ?(m_axis_rx_tkeep == 8'hFF) ?1'b1 :1'b0:1'b1;end

128 ビット送信

既存の TRN デザインでは、 trn_trem[1:0] 信号から s_axis_tx_tkeep[15:0] 信号へ簡単に変換ができます。trn_trem[1:0] 入力を駆動する信号が「user_trn_trem[1:0]」という名前になっているとして、次のコードではs_axis_tx_tkeep[15:0] へ変換が行われます。すべてのクロックサイクルで s_axis_tx_tkeep[15:0] を駆動する必要があります。

表 A‐8 :余り信号の違い

TRN の余り信号64 ビット : trn_trem_n、 trn_rrem_n

128 ビット : trn_trem_n[1:0]、 trn_rrem_n[1:0]

AXI4‐Stream のストローブ信号64 ビット : s_axis_tx_tkeep[7:0]、 m_axis_rx_tkeep[7:0]

128 ビット : s_axis_tx_tkeep[15:0]、 rx_is_sof[4:0]、 rx_is_eof[4:0]

アクティブ Low アクティブ High

DWORD で動作バイトで動作

EOF (End-of-Frame) サイクルでのみ有効 tvalid および tready がアサートされるすべてのサイクルで有効




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if s_axis_tx_tlast == 1 //in a packet at EOF if user_trn_trem_n[1:0]==00b

s_axis_tx_tkeep[15:0] = FFFFh else if user_trn_trem_n[1:0] = 01b

s_axis_tx_tkeep[15:0] = 0FFFh else if user_trn_trem_n[1:0] = 10b

s_axis_tx_tkeep[15:0] = 00FFh else if user_trn_trem_n[1:0] = 11b

s_axis_tx_tkeep[15:0] = 000Fh

else //in a packet but not EOF, or not in a packets_axis_tx_tkeep =FF FFh

128 ビット受信

128 ビットの受信余り信号の trn_rrem[1:0] には、 AXI4-Stream 用に同等のストローブ信号がなく、代わりに(is_sof[4:0]) m_axis_rx_tuser[14:10] および (is_eof[4:0]) m_axis_rx_tuser[21:17] が使用されます。既存の TRN デザインでは、 rx_is_sof および rx_is_eof 信号を変換し、組み合わせロジックを使用してtrn_rrem[1:0] を作成し直すことができます。次は、その変換を実行するコード例です。このコードでは、ユーザーが AXI4-Stream インターフェイスから DWORD 位置を入れ替えたと想定しています (usr_trn_rd[127:0] 信号のコード例を参照)。

trn_rrem[1] = ( (rx_is_sof[4] && rx_is_eof[4] && rx_is_eof[3]) || (!rx_is_sof[4] && rx_is_eof[4] && rx_is_eof[3]) || (rx_is_sof[4] && !rx_is_eof[4] && !rx_is_sof[3]) )

trn_rrem_n[0] = !rx_is_eof[2]

注記 : 128 ビットインターフェイスでは、 m_axis_rx_tlast 信号がまったく使用されず (Low に接続)、代わりにm_axis_rx_tuser 信号が使用されます。

受信でのパケット転送の中断

TRN インターフェイスでは、 trn_rsrc_dsc_n 信号がアサートされると、受信したパケットが中断されたことを意味します。AXI4-Stream インターフェイスには、これに相当する信号はありません。ただし、TRN および AXI4-Streamコアの両方で、リンク接続が失われると、パケットが受信インターフェイスで中断されるだけなので、受信パケットの中断状態を判断するため user_lnk_up 信号を監視することができます。

TRN インターフェイスでは、データインターフェイスのパケット送信 (trn_rd) が trn_rsrc_dsc_n のアサート直後に停止し、 trn_reof_n はその後アサートされなくなることがあります。 AXI4-Stream インターフェイスでは、適切な長さの TLP になるようパディングされ、データが破損していても m_axis_rx_tlast がアサートされます。図 A-3 および図 A-4 は、パケット中断を知らせるTRN および AXI4-Stream の信号を示しています。trn_rsrc_dsc_n信号を作成し直すには、 user_lnk_up を反転して、 1 クロックサイクルの遅延を追加します。




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受信でのパケットの並べ替え

TRN インターフェイスでは、trn_rnp_ok_n 信号を使用して受信インターフェイスの TLP トラフィックが並べ替えられます。 AXI4-Stream インターフェイスには、 rx_np_ok に相当する信号はありません。表 A-9 で説明されているAXI4-Stream インターフェイスでの 2 つの違いに対処する必要があります。これらの違いは、カスタムロジックで処理する必要があります。ユーザーアプリケーションでパケットを並べ替えない場合は、 rx_np_ok を 1b に接続しておきます。


図 A‐3 : TRN インターフェイスの受信中断


図 A‐4 : AXI4‐Stream インターフェイスの受信中断

表 A‐9 : AXI4‐Stream インターフェイスでの相違点

TRNtrn_rnp_ok_n

AXI4‐Streamrx_np_ok

アクティブ Low アクティブ High

ユーザーが受け入れることができる後から 2 番目のノンポステッド TLP である trn_reof_n の少なくとも 1クロックサイクル前にディアサートします。

ユーザーが受け入れることができる後から 2 番目のノンポステッド TLP である is_eof[4] の、少なくとも 1クロックサイクル前にディアサートします。

trn_clk

trn_lnk_up_n

trn_rd[127:0]

trn_sof_n

trn_eof_n

trn_rsrc_rdy_n

trn_rdst_rdy_n

trn_rrem_n[1]

trn_rrem_n[0]

trn_rsrc_dsc_n

user_clk_out

user_lnk_up


m_axis_rx_tready

m_axis_rx_tvalid



D0H2H1H0 D4D3D2D1 D8D7D6D5 PAD PAD

10000b 00000b

00000b 11111b





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システムリセット

システムリセットは、通常アクティブ Low 信号である PERST# で提供されます。

Vivado Design Suite でのアップグレード

このセクションでは、Vivado Design Suite でこの IP コアの新版にアップグレードする際の、ユーザーロジックおよびポートの変更について説明します。

パラメーターの変更点

表 A-10 には現在のバージョンのコアでのパラメーター変更がまとめられています。

ポートの変更点

Enable External Startup Primitive が FALSE に設定されていて、[Tandem PROM] または [Tandem PCIe] のいずれかが選択されていると、表 A-11 のポートはイネーブルになります。だたし、例外があり、 Enable External Startup Primitive がTRUE に設定されていて、 [Tandem PROM] または [Tandem PCIe] のいずれかが選択されている場合にのみ、ポートstartup_eos_in はイネーブルになります。

表 A‐10 :パラメーターの変更

ユーザーパラメーター名表示名新規/変更/削

除詳細デフォルト値

en_ext_startup Enable External STARTUP primitive

新規 STARTUP インターフェイスをイネーブルにします。

チェックされていません (FALSE)

表 A‐11 : 上位インターフェイスポート

ポート方向 (I/O) 幅

startup_cfgmclk O 1 ビット

startup_usrcclko I 1 ビット

startup_usrdoneo I 1 ビット

startup_clk I 1 ビット

startup_pack I 1 ビット

startup_gsr I 1 ビット

startup_keyclearb I 1 ビット

startup_gts I 1 ビット

startup_usrcclkts I 1 ビット

startup_eos O 1 ビット

startup_preq O 1 ビット

startup_cfgclk O 1 ビット




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表 A-12 のポートは [Tandem PCIe] が選択されているとイネーブルになります。

表 A-13 のポートは、既存のトランシーバーデバッグインターフェイスに追加されます。このインターフェイスは、前のバージョンのコアでは pcie_pipe_debug と呼ばれていたものです。これらのポートも、 [Additional TransceiverControl and Status Ports] が TRUE に設定されるとイネーブルになります。

startup_usrdonets I 1 ビット

stratup_eos_in I 1 ビット

表 A‐12 : ICAP インターフェイスポート


icap_csib I 1 ビット

icap_o O 32 ビット

icap_rdwrb I 1 ビット

icap_clk I 1 ビット

icap_i I 32 ビット

表 A‐13 : トランシーバーデバッグインターフェイス


pipe_rxstatus O [LINK_CAP_MAX_LINK_WIDTH-1:0]

pipe_dmonitorout O [(LINK_CAP_MAX_LINK_WIDTH*3)-1:0]

pipe_eyescandataerror O [(LINK_CAP_MAX_LINK_WIDTH*15)-1:0]

pipe_cpll_lock O [(LINK_CAP_MAX_LINK_WIDTH)-1:0]

pipe_qpll_lock O [(LINK_CAP_MAX_LINK_WIDTH-1)>>2:0]

pipe_rxpmaresetdone O [(LINK_CAP_MAX_LINK_WIDTH)-1:0]

pipe_rxbufstatus O [(LINK_CAP_MAX_LINK_WIDTH*3)-1:0]

pipe_txphaligndone O [(LINK_CAP_MAX_LINK_WIDTH)-1:0]

pipe_txphinitdone O [(LINK_CAP_MAX_LINK_WIDTH)-1:0]

pipe_txdlysresetdone O [(LINK_CAP_MAX_LINK_WIDTH)-1:0]

pipe_rxphaligndone O [(LINK_CAP_MAX_LINK_WIDTH)-1:0]

pipe_rxdlysresetdone O [(LINK_CAP_MAX_LINK_WIDTH)-1:0]

pipe_rxsyncdone O [(LINK_CAP_MAX_LINK_WIDTH)-1:0]

pipe_rxdisperr O [(LINK_CAP_MAX_LINK_WIDTH*8)-1:0]

pipe_rxnotintable O [(LINK_CAP_MAX_LINK_WIDTH*8)-1:0]

pipe_rxcommadet O [(LINK_CAP_MAX_LINK_WIDTH)-1:0]

表 A‐11 : 上位インターフェイスポート (続き)





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付録 B

デバッグこの付録では、ザイリンクスのサポートウェブサイトにあるリソースを紹介し、デバッグツールについて説明します。

ザイリンクスウェブサイト

7 series FPGA を使用した設計およびデバッグプロセスについては、ザイリンクスサポートウェブサイト(japan.xilinx.com/support) に含まれる製品ガイド、リリースノート、アンサーレコードなどを参照するか、テクニカルサポートでケースを開いてください。

資料

本書は、 7 Series Integrated Block for PCIe に関する主な資料で、設計プロセスを支援するすべての製品に関連した資料と共に、ザイリンクスサポートウェブページ (www.xilinx.com/support)、またはザイリンクスの Documentation Navigatorから入手できます。

Documentation Navigator は、ダウンロードページ (japan.xilinx.com/download) の [デザインツール] タブからダウンロードできます。このツールおよび使用可能な機能についての詳細は、インストール後にオンラインヘルプを参照してください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、アドバイザリ、トラブルシュートヒントといった項目があります。

7 Series Integrated Block for PCIe コアに関するソリューションセンターは、 PCI Express のソリューションセンターを参照してください。

アンサーレコード

アンサーレコードには、よく発生する問題についてや、その解決方法、およびザイリンクス製品に関する既知の問題についての情報が記載されています。ユーザーがも正確な情報にアクセスできるよう、アンサーレコードは毎日作成、管理されています。

このコアのアンサーレコードはザイリンクスサポートウェブページの検索ボックスから検索できます。より的確な検索結果を得るには、次のような適切なキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果が表示された後さらにフィルター検索もできます。




japan.xilinx.com/download

http://japan.xilinx.com/support/solcenters.htm





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付録 B : デバッグ

7 Series Integrated Block for PCIe のマスターアンサーレコード

アンサーレコード : 54643

テクニカルサポート

ザイリンクスでは、本書に記述されているように、 japan.xilinx.com/support からこの LogiCORE™ IP 製品のテクニカルサポートを提供しています。マニュアルで定義されていないデバイスにインプリメントしたり、製品マニュアルで記述されている範囲を超えてカスタマイズしたり、「DO NOT MODIFY」と記述されているデザインセクションに変更を加えたりした場合、タイミング、機能、製品サポートは保証されません。

テクニカルサポートへのお問い合わせ方法は、次のとおりです。

1. japan.xilinx.com/support にアクセスします。

2. 「その他のリソース」の下のウェブケースを作成リンクをクリックして、ウェブケースを開きます。

ウェブケースを作成する際には、次の情報を含めてください。

• パッケージおよびスピードグレードを含むターゲット FPGA

• 該当するザイリンクスデザインツールすべてとシミュレータのソフトウェアバージョン

• これ以外にも、その問題に関するファイルが必要な場合もあります。ウェブケースに含める特定ファイルについては、本書の関連セクションを参照してください。

注記 :すべてのケースでウェブケースにアクセスできるというわけではありません。ウェブケースにログインしてサポートオプションを確認してください。

デバッグツール

PCI Express デザイン問題をデバッグできるツールは多くあります。このセクションでは、さまざまな状況をデバッグするのに適なツールを紹介します。

Vivado ラボツールVivado® ラボツールは、 Logic Analyzer (ILA) および Virtual I/O (VIO) コアをデザインに直接挿入します。 Vivado ラボツールを使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、この後解析できます。この機能は Vivado 統合設計環境 (IDE) で使用でき、ハードウェア上のザイリンクス FPGA デバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジックアナライザーは次の LogiCORE IP ロジックデバッグコアに使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

詳しくは、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』[参照 18] (UG908) を参照してください。

リファレンスボード

さまざまなザイリンクス開発ボードで 7 Series Integrated Block for PCIe がサポートされています。これらのボードは、デザインのプロトタイプを作成し、コアがシステムと通信できるようにするために使用できます。

• 7 シリーズ評価ボード




http://japan.xilinx.com/support/clearexpress/websupport.htm




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° KC705

° KC724

° VC707

° AC701

リンクアナライザー

サードパーティのリンクアナライザーには、リンクトラフィックがグラフィックカルにまたはテキスト形式で表示されます。よく使用されるアナライザーは、 Lecroy 社、 Agilent 社、 Vmetro 社などから提供されています。これらのツールを使用すると、リンク問題をデバッグしやすくなり、またザイリンクスのサポート担当者がリンク動作を理解できるようにデータを取り込むことができます。

サードパーティツール

このセクションでは、デバッグに便利なサードパーティソフトウェアツールについて説明します。

LSPCI (Linux)

LSPCI は Linux プラットフォームで使用可能で、 PCI Express のデバイスコンフィギュレーション空間を確認することができます。 LSPCI は、通常 /sbin ディレクトリにあります。 LSPCI では、システム内の PCI バスのデバイスリストが表示されます。コマンドオプションについては、 LSPCI のマニュアルを参照してください。デバッグに便利なコマンドには、次のようなものがあります。

• lspci -x -d [<vendor>]:[<device>]

これは、ベンダーとデバイス ID を指定して、コンフィギュレーション空間の初の 64 バイトを 16 進数形式で表示するコマンドです。すべてのデバイスの情報を表示する場合は、 -d オプションは使用しません。ザイリンクスコアのデフォルトのベンダー ID は 10EE です。次は、ザイリンクスデバイスのコンフィギュレーション空間が読み出された例です。

> lspci -x -d 10EE:702881:00.0 Memory controller:Xilinx Corporation:Unknown device 702800: ee 10 28 70 07 00 10 00 00 00 80 05 10 00 00 0010 :00 00 80 fa 00 00 00 00 00 00 00 00 00 00 00 0020 :00 00 00 00 00 00 00 00 00 00 00 00 ee 10 6f 5030 :00 00 00 00 40 00 00 00 00 00 00 00 05 01 00 00

コンフィギュレーション空間のこのセクションには、デバイス ID、ベンダー ID、クラスコード、ステータス、コマンドおよびベースアドレスレジスタが含まれます。

• lspci -xxxx -d [<vendor>]:[<device>]

これは、デバイスの拡張されたコンフィギュレーション空間を表示するコマンドで、ルートの拡張コンフィギュレーション空間を読み出し、アドバンスエラーレポート (AER) レジスタを検索するのに便利です。これらのレジスタから、デバイスがエラーをフラグした理由の詳細が確認できます。たとえば、再生タイマーのタイムアウトが発生すると修正可能なエラーがレポートされたりします。

• lspci -k

デバイスごとにカーネルドライバーとそれを処理できるカーネルモジュールを表示します (カーネル 2.6 またはそれ以降で使用できます)。

PCItree (Windows)

PCItree は、 www.pcitree.de からダウンロードできます。これを使用し、 PCI Express デバイスのコンフィギュレーション空間を表示して、開口部への 1 DWORD メモリ書き込みおよび読み出しが実行できます。

http://www.pcitree.de




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コンフィギュレーション空間は、デバイスを選択すると、図 B-1 のように右下にデフォルトで表示されます。

PCI‐SIG ソフトウェア

PCIE-CV のような PCI-SIG® ソフトウェアは、仕様に準拠しているかどうかをテストするために使用できます。このソフトウェアは、 www.pcisig.com からダウンロードできます。

X-Ref Target - Figure B-1

図 B‐1 : PCItree で表示されるコンフィギュレーション空間





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シミュレーションのデバッグ

Questa® SIM のシミュレーションデバッグフローが図 B-2 に説明されています。

注記 :図 B-2 でグレー表示されているエンドポイントは、このセクションで説明されています。


図 B‐2 : Questa SIM のデバッグフロー図




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PIO シミュレータの予期出力

PIO デザインシミュレーションは、次のような出力になります。

# Running test {pio_writeReadBack_test0}......# [ 0] :System Reset Asserted...# [ 4995000] :System Reset De-asserted...# [ 48743324] :Transaction Reset Is De-asserted...# [ 50471408] :Transaction Link Is Up...# [ 50535337] :TSK_PARSE_FRAME on Transmit# [ 53799296] :TSK_PARSE_FRAME on Receive# [ 58535316] : Check Max Link Speed = 2.5GT/s - PASSED# [ 58535316] :Check Negotiated Link Width = 01x - PASSED# [ 58583267] :TSK_PARSE_FRAME on Transmit# [ 60967220] :TSK_PARSE_FRAME on Receive# [ 66583220] : Check Device/Vendor ID - PASSED# [ 66631220] :TSK_PARSE_FRAME on Transmit# [ 69031328] :TSK_PARSE_FRAME on Receive# [ 74631328] : Check CMPS ID - PASSED# [ 74631328] :SYSTEM CHECK PASSED# [ 74631328] :Inspecting Core Configuration Space...# [ 74679316] :TSK_PARSE_FRAME on Transmit# [ 76327322] :TSK_PARSE_FRAME on Transmit# [ 77031308] :TSK_PARSE_FRAME on Receive# [ 78727272] :TSK_PARSE_FRAME on Receive# [ 84375277] :TSK_PARSE_FRAME on Transmit# [ 86023267] :TSK_PARSE_FRAME on Transmit# [ 86727220] :TSK_PARSE_FRAME on Receive# [ 88423220] :TSK_PARSE_FRAME on Receive# [ 94071220] :TSK_PARSE_FRAME on Transmit# [ 95719220] :TSK_PARSE_FRAME on Transmit# [ 96423288] :TSK_PARSE_FRAME on Receive# [ 98119322] :TSK_PARSE_FRAME on Receive# [ 103767322] :TSK_PARSE_FRAME on Transmit# [ 105415337] :TSK_PARSE_FRAME on Transmit# [ 106119316] :TSK_PARSE_FRAME on Receive# [ 107815316] :TSK_PARSE_FRAME on Receive# [ 113463267] :TSK_PARSE_FRAME on Transmit# [ 115111308] :TSK_PARSE_FRAME on Transmit# [ 115815207] :TSK_PARSE_FRAME on Receive# [ 117511220] :TSK_PARSE_FRAME on Receive# [ 123159220] :TSK_PARSE_FRAME on Transmit# [ 124807220] :TSK_PARSE_FRAME on Transmit# [ 125511308] :TSK_PARSE_FRAME on Receive# [ 127207296] :TSK_PARSE_FRAME on Receive# [ 132855337] :TSK_PARSE_FRAME on Transmit# [ 134503288] :TSK_PARSE_FRAME on Transmit# [ 135207316] :TSK_PARSE_FRAME on Receive# [ 136903316] :TSK_PARSE_FRAME on Receive# [ 142503316] PCI EXPRESS BAR MEMORY/IO MAPPING PROCESS BEGUN...# BAR 0:VALUE = 00000000 RANGE = fff00000 TYPE = MEM32 MAPPED# BAR 1:VALUE = 00000000 RANGE = 00000000 TYPE = DISABLED# BAR 2:VALUE = 00000000 RANGE = 00000000 TYPE = DISABLED# BAR 3:VALUE = 00000000 RANGE = 00000000 TYPE = DISABLED# BAR 4:VALUE = 00000000 RANGE = 00000000 TYPE = DISABLED# BAR 5:VALUE = 00000000 RANGE = 00000000 TYPE = DISABLED# EROM :VALUE = 00000000 RANGE = 00000000 TYPE = DISABLED# [ 142503316] :Setting Core Configuration Space...




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# [ 142551308] :TSK_PARSE_FRAME on Transmit# [ 144199316] :TSK_PARSE_FRAME on Transmit# [ 144903193] :TSK_PARSE_FRAME on Receive# [ 145847316] :TSK_PARSE_FRAME on Transmit# [ 146567204] :TSK_PARSE_FRAME on Receive# [ 147495316] :TSK_PARSE_FRAME on Transmit# [ 148199270] :TSK_PARSE_FRAME on Receive# [ 149143316] :TSK_PARSE_FRAME on Transmit# [ 149863267] :TSK_PARSE_FRAME on Receive# [ 150791328] :TSK_PARSE_FRAME on Transmit# [ 151495316] :TSK_PARSE_FRAME on Receive# [ 152439322] :TSK_PARSE_FRAME on Transmit# [ 153159316] :TSK_PARSE_FRAME on Receive# [ 154087296] :TSK_PARSE_FRAME on Transmit# [ 154791316] :TSK_PARSE_FRAME on Receive# [ 155735315] :TSK_PARSE_FRAME on Transmit# [ 156455316] :TSK_PARSE_FRAME on Receive# [ 158087322] :TSK_PARSE_FRAME on Receive# [ 171735277] :Transmitting TLPs to Memory 32 Space BAR 0# [ 171783193] :TSK_PARSE_FRAME on Transmit# [ 171991308] :TSK_PARSE_FRAME on Transmit# [ 174247296] :TSK_PARSE_FRAME on Receive# [ 179943316] :Test PASSED --- Write Data:01020304 successfully received# [ 180103267] :Finished transmission of PCI-Express TLPs# ** Note:$finish :../tests/sample_tests1.v(317)# Time:180103267 ps Iteration:6 Instance:/board/RP/tx_usrapp

シミュレーションライブラリのコンパイル

シミュレーションライブラリをコンパイルするには、 compxlib コマンドを使用します。このツールは、ザイリンクスソフトウェアの一部として提供されています。 compxlib の詳細は、『コマンドラインツールユーザーガイド』(UG688)[参照 13] を参照してください。

ザイリンクスおよび Questa Sim 環境が正しく設定されているものと想定して、 Verilog の SecureIP および UNISIM ライブラリを現在のディレクトリにコンパイルするには、次のようにコマンドを使用します。

compxlib -s mti_se -arch virtex7 -l verilog -lib secureip -lib unisims -dir ./

compxlib を実行すると、ライブラリマップを含む modelsim.ini ファイルが作成されます。 Questa SIM で現在のライブラリマップタイプを表示するには、プロンプトに vmap と入力します。このマッピングは INI ファイルでアップデートできます。または Questa SIM プロンプトで次のようにコマンドを入力してライブラリをマップします。

vmap [<logical_name>] [<path>]

例 :

Vmap unisims_ver C:\my_unisim_lib

次の手順

前述のデバッグ方法を試しても問題が解決できない場合は、サポートケースを開くか、ザイリンクスユーザーコミュニティフォーラムにアクセスし、ザイリンクスサポート担当者に問題について連絡をしてください。

ウェブケースからテクニカルサポートケースを作成するには、次のザイリンクスウェブサイトを参照してください。

japan.xilinx.com/support/clearexpress/websupport.htm

ケースを作成する際に必要なもの :





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° 問題の詳細な説明と、前述のデバッグ手順の結果

° シミュレーションの VCD または WLF ダンプの添付

ソリューションについての話し合いには、ザイリンクスユーザーコミュニティをご利用ください。

forums.xilinx.com/xlnx/

ハードウェアデバッグ

ハードウェア問題は、デバイスコンフィギュレーション問題から何時間ものテスト後に発生する問題までさまざまです。このセクションでは、よく発生する問題のデバッグフローを図で示します。グレーの部分の詳細は、図 B-3 の後のセクションを参照してください。

http://forums.xilinx.com/xlnx/




PG054 2013 年 12 月 18 日



図 B‐3 : デザインがハードウェアでエラーになる場合のデバッグフロー図

No

No

Y es

Y es

Y es

Y es x1 動作を強制

Y es

No

No

NoY es




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FPGA コンフィギュレーション時間のデバッグ

デバイスの初期化およびコンフィギュレーションに関する問題は、FPGA がリンクトレーニングに入ってシステムに認識されるまでの時間が長過ぎると発生することがあります。『PCI Express Base Specification』 (rev. 2.1)[参照 2]のセクション 6.6 には、 FPGA コンフィギュレーション時間に影響する可能性のある 2 つのルールが記述されています。

• コンポーネントは基礎リセットの終わりの 20ms 以内に LTSSM 検出ステートになる必要があります。

• システムは、ブート時にソフトウェアで表示されるすべてのコンポーネントがルートコンプレックスでの従来リセットの終わりの 100ms 以内にコンフィギュレーション要求を受信できるようになっている必要があります。

これらのルールは、基本的に FPGA を特定時間内にコンフィギュレーションする必要があり、これらの要件を満たさないと、リンクトレーニングおよびデバイス認識で問題が発生する可能性があります。

コンフィギュレーションは、オンボード PROM を使用するか、 JTAG をダイナミックに使用して行います。デバイスのコンフィギュレーションに JTAG を使用する場合、チップセットが各ペリフェラルを列挙した後にコンフィギュレーションが通常発生します。 FPGA をコンフィギュレーションした後は、列挙とデバイスのコンフィギュレーションを再開するのにソフトウェアリセットが必要です。 Windows ベースの PC のソフトリセットは、 [スタート ] → [シャットダウン] → [再起動] をクリックすると実行されます。

FPGA コンフィギュレーションが原因であるかどうかを確認するには、システムのソフトリセットを実行します。システムのソフトリセットを実行すると、電源を供給した状態を保ちながらデバイスの列挙をし直すことができます。ソフトリセット後にデバイスがリンクアップして認識されれば、 FPGA コンフィギュレーションが問題の原因である可能性が高くなります。一般的なシステムでは、この 100ms の期間が始まる前に電源供給が通常有効になっているため、この期間にある程度のマージンを追加できる ATX 電源が使用されています。FPGA コンフィギュレーションの詳細は、第 3 章の「FPGA コンフィギュレーション」を参照してください。

リンクトレーニングのデバッグ

図 B-4 は、リンクトレーニングのデバッグのフローチャートを示しています。




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FPGA コンフィギュレーション時間のデバッグ

デバイスの初期化およびコンフィギュレーションに関する問題は、FPGA がリンクトレーニングに入ってシステムに認識されるまでの時間が長過ぎると発生することがあります。『PCI Express Base Specification』 (rev. 2.1)[参照 2]のセクション 6.6 には、 FPGA コンフィギュレーション時間に影響する可能性のある 2 つのルールが記述されています。

• コンポーネントは基礎リセットの終わりの 20ms 以内に LTSSM 検出ステートになる必要があります。


図 B‐4 : リンクトレーニングのデバッグフロー図

(user_lnk_up = 1)

No

Yes

Yes

No

No

No

Yes

Yes

Yes

No




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• システムは、ブート時にソフトウェアで表示されるすべてのコンポーネントがルートコンプレックスでの従来リセットの終わりの 100ms 以内にコンフィギュレーション要求を受信できるようになっている必要があります。

これらのルールは、基本的に FPGA を特定時間内にコンフィギュレーションする必要があり、これらの要件を満たさないと、リンクトレーニングおよびデバイス認識で問題が発生する可能性があります。

コンフィギュレーションは、オンボード PROM を使用するか、 JTAG をダイナミックに使用して行います。デバイスのコンフィギュレーションに JTAG を使用する場合、チップセットが各ペリフェラルを列挙した後にコンフィギュレーションが通常発生します。 FPGA をコンフィギュレーションした後は、列挙とデバイスのコンフィギュレーションを再開するのにソフトウェアリセットが必要です。 Windows ベースの PC のソフトリセットは、 [スタート ] → [シャットダウン] → [再起動] をクリックすると実行されます。

FPGA コンフィギュレーションが原因であるかどうかを確認するには、システムのソフトリセットを実行します。システムのソフトリセットを実行すると、電源を供給した状態を保ちながらデバイスの列挙をし直すことができます。ソフトリセット後にデバイスがリンクアップして認識されれば、 FPGA コンフィギュレーションが問題の原因である可能性が高くなります。一般的なシステムでは、この 100ms の期間が始まる前に電源供給が通常有効になっているため、この期間にある程度のマージンを追加できる ATX 電源が使用されています。FPGA コンフィギュレーションの詳細は、第 3 章の「FPGA コンフィギュレーション」を参照してください。

クロックのデバッグ

user_reset_out 信号をディアサートしない理由には、デバイスの PLL (MMCM) およびトランシーバーの PLL が、入ってくるクロックにロックされていないことが 1 つ挙げられます。ロックされていることを確認するには、トランシーバーの RXPLLLKDET 出力および MMCM の LOCK 出力を監視します。 PLL がロックされない場合は、供給される基準クロックが『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 [参照 10] の要件を満たしているかどうか確認する必要があります。REFCLK 信号をシリアルトランシーバーの専用基準クロック入力ピンに配線して、ユーザーデザインに IBUFDS_GTE2 プリミティブを配線する必要があります。基準クロックの要件も含めた PCB レイアウト要件に関する詳細は、『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』を参照してください。

基準クロックのジッターは、位相ジッターの周波数部によりますが、 TX および RX アイの両方を閉じてしまう可能性があります。このためできる限り基準クロックをクリーンに維持する必要があります。クロック信号を付近の高速トレースから離して、 REFCLK のクロストークを削減します。も近い位置にある問題の信号からは少なくとも 25ミリ秒間は離します。 PCI の分科会 (SIG) からは、基準クロックを『PCI Express Specification』の要件に準拠させるためのツールが提供されています。 www.pcisig.com/specifications/pciexpress/compliance/compliance_library

PCI コンフィギュレーション空間のパラメーターのデバッグ

ユーザーアプリケーションがシステムで認識されないのに、ザイリンクス PIO サンプルデザインは動作する場合がよくあります。こういった場合、ユーザーアプリケーションは PCI コンフィギュレーション空間の設定を使用していることが多く、この設定が原因で、システムがリソースを認識してカードに割り当てるのを妨げられています。

PCI Express のザイリンクスソリューションは、すべてのコンフィギュレーショントランザクションを内部処理し、入ってくるコンフィギュレーション要求に対して正しい応答を生成します。チップセットには、割り当て可能なシステムリソースの数に制限があるので、コアはこの制限を超えないようにコンフィギュレーションする必要があります。

エンドポイントによって要求されるリソースは、エンドポイントのコンフィギュレーション空間内の BAR 設定によって識別されます。各 BAR で要求されているリソースがチップセットにより割り当てられているかどうかを確認してください。 I/O BAR は特に限られているため、サイズの大きな I/O BAR をコンフィギュレーションすると、チップセットがデバイスをコンフィギュレーションできなくなることがよくあります。これが問題の根本的な原因であるかどうかを見極めるには、小容量のメモリ (約 2 KB) をインプリメントするコアを生成してください。

Vivado IDE で選択されているクラスコード設定もコンフィギュレーションに影響します。クラスコードはエンドポイントがどのタイプのデバイスであるかをチップセットに知らせるためのものです。チップセットは特定タイプのデバイスが PCI Express のスロットに挿入されるものと予測するので、予期しないクラスコードが読み出されると、コンフィギュレーションがエラーになることがあります。この問題を回避するには BIOS をコンフィギュレーションします。

http://www.pcisig.com/specifications/pciexpress/compliance/compliance_library




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PIO デザインをデフォルト設定で使用すると、デバイス割り当ての問題が原因であるかどうかを確認できます。 PIOデザインのデフォルト設定は、問題をデバッグする際にすべてのシステムで動作することが確認されています。このデフォルト設定でデバイスが認識できる場合は、 Vivado IDE で PIO コンフィギュレーションを変更して、 PIO デザイン設定を目的のユーザーアプリケーションに一致するように変更します。リンクアナライザーが使用できない場合は、問題を判別するために試行錯誤が必要なこともあります。

リンクアナライザーを使用すると、リンクトラフィックを監視して、列挙およびコンフィギュレーションプロセス中に問題が発生するタイミングを見極めることができる可能性があります。

アプリケーション要件

列挙中は、コアからバックエンドアプリケーションに渡される TLP トラフィックをチップセットが出力することが可能です。カスタムのバックエンドアプリケーションを設計する際には、どのタイプの要求でも処理するロジックを含めることを見落としてしまうことがよくあります。この結果、応答が作成されず、問題が発生します。 PIO デザインには、入ってくる要求に正しく応答する必要なバックエンドファンクションがあります。正しい応答を生成するのはアプリケーションの役目です。次のパケットタイプがアプリケーションに送られます。

• 拡張 ROM がイネーブルになっている場合は、それをターゲットにする要求

• メッセージ TLP

• BAR をターゲットにするメモリまたは I/O 要求

• すべての完了パケット

こういったタイプの問題が除外するには PIO デザインを使用できます。ホストが正しい応答を受信して、システムが先に進むことができるように、PIO デザインがユーザーアプリケーションへのすべてのトランザクションに対して何らかの方法で応答するからです。 PIO デザインが動作してもカスタムアプリケーションが動作しない場合は、一部のトランザクションが正しく処理されません。

Vivado ラボツールは、ラッパーの受信 AXI4-Stream インターフェイスにインプリメントして、バックエンドアプリケーションをターゲットにする要求が送信され、問題なく完了したかどうかを確認するのに使用します。Vivado ラボツールでプローブする必要のある AXI4-Stream インターフェイス信号は、 298 ページの表 B-1で定義されています。

リンクアナライザーを使用したデバイス認識に関する問題のデバッグ

リンクアップ (user_lnk_up = 1) になってもデバイスがシステムで認識されない場合は、リンクアナライザーを利用して問題を解決できます。 FPGA がある種のアクセスに正しく応答していないことが考えられます。リンクビューを使用してトラフィックを解析し、異常がないかどうかを確認します。

問題に集中するために、さまざまなトリガーを試す必要がある場合もあります。次はそのトリガー例です。

• 初の INIT_FC1 および UPDATE_FC でいずれかの方向にトリガー。これにより、アナライザーがリンクアップ後キャプチャを開始できるようになります。

• エンドポイントに通常送信される初の TLP は、セットスロット電源制限メッセージです。これは、通常コンフィギュレーショントラフィックの開始前に送信され、トリガーポイントとしては効果的かもしれません。

• コンフィギュレーション TLP でのトリガー

• メモリ読み出しまたはメモリ書き込み TLP でのトリガー

データ転送エラーのデバッグ

図 B-5 は、データ転送のデバッグのフローチャートを示しています。




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エラーの識別

システムロックアップ問題が発生すると、システムが停止したり、青い画面 (PC システムの場合) が表示されたりします。『PCI Express Base Specification』 rev. 2.1 [参照 2] では、レシーバーにエラー検出機能をインプリメントするよう


図 B‐5 : データ転送のデバッグフロー図

No

Y es

Y es

No

No

NoNo

Y es

Receive Transmit




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規定されています。システムロックアップまたはシステムの停止は一般的に致命的エラーの結果として発生し、レシーバーのデバイスステータスレジスタのビット 2 でレポートされます。 Vivado ラボツールを使用すると、コアのデバイスステータスレジスタを監視して、致命的エラーがレポートされているかどうかを確認できます。

ルートコンプレックスでレポートされる致命的エラーは、 EP の送信側に問題があることを示します。ルートコンプレックスのデバイスステータスレジスタは、 PCITree (Windows) または LSPCI (Linux) を使用して確認できます。致命的エラーが検出される場合は、「送信」セクションを参照してください。ルートコンプレックスが AER (AdvancedError Reporting) をインプリメントしますが、これによりレポートされるエラータイプを詳細に区別できます。 AERは、特定のエラーがフラグされる理由に関して貴重な情報を提供し、またデバイスのコンフィギュレーション空間内の拡張機能として提供されています。AER レジスタの詳細については、『PCI Express Base Specification』 rev. 2.1 のセクション 7.10 を参照してください。

送信

ルートまたはリンクパートナーで検出された致命的エラー

TLP が正しく生成されていること、ペイロードがヘッダーの長さフィールドの値と同じであることを確認します。エンドポイントのデバイスステータスレジスタは、送信チャネルのトラフィックで作成されたエラーをレポートしません。

次の信号を送信インターフェイスで監視して、開始されたすべてのトラフィックが正しいことを確認する必要があります。信号の詳細は、 17 ページの表 2-10を参照してください。

• user_lnk_up

• s_axis_tx_tlast

• s_axis_tx_tdata

• s_axis_tx_trb

• s_axis_tx_tvalid

• s_axis_tx_tready

致命的エラーが検出されない

TLP ヘッダーのアドレスが有効であることを確認します。デバイスに接続されたカーネルモードドライバーは、デバイスに割り当てられたシステムリソースを取得する役目があります。バスマスターデザインでは、アプリケーションに有効なアドレス範囲を提供する役目もあります。デバイスに対し指定されているアドレス範囲外のアドレスがTLP に含まれていると、システムが停止したり、青い画面になる可能性があります。

受信

PCI Express のザイリンクスソリューションでは、 CFG_DSTATUS[3:0] でアプリケーションにデバイスステータスレジスタが提供されます。

PCI Express コアの受信チャネルの問題が原因で発生するシステムロックアップコンディションは、ルートに向かってエラーメッセージがアップストリームに送信された結果であることがよくあります。エラーメッセージは、エラーレポートがデバイス制御レジスタでイネーブルになっている場合にのみ送信されます。

表 B‐1 : CFG_DSTATUS[3:0] の説明

CFG_DSTATUS[3:0] 説明

CFG_DSTATUS[0] 訂正可能なエラーの検出

CFG_DSTATUS[1] 致命的でないエラーの検出

CFG_DSTATUS[2] 致命的なエラーの検出

CFG_DSTATUS[3] UR の検出




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次のイベントのいずれかが発生すると、致命的コンディションがレポートされます。

• トレーニングエラー

• DLL プロトコルエラー

• フロー制御プロトコルエラー

• 不正な TLP

• レシーバーオーバーフロー

初の 4 つは、 PCI Express のザイリンクスソリューションおよび接続されるコンポーネントはシミュレーションおよびハードウェアでしっかりとテストされているので、ハードウェアではあまり発生しませんが、レシーバーオーバーフローは発生する可能性があります。メモリ読み出しを出力する場合は、第 3 章の「利用可能なレシーバーフロー制御クレジット」の要件に従う必要があります。

致命的でないエラー

このセクションでは、致命的でない (Non-Fatal) エラーとしてレポートされるコンディションをリストしています。詳細は、『PCI Express Base Specification』 rev. 2.1 を参照してください。

エラーがルートによりレポートされる場合は、AER レジスタを読み出すと、エラーを引き起こしたコンディションを判別できます。 286 ページの「サードパーティツール」で説明されている HWDIRECT などのツールを使用すると、ルートの AER レジスタを読み出すことができます。 AER レジスタについては、『PCI Express Base Specification』の第7 章で定義されています。エラーがエンドポイントから通知される場合は、デバッグポートを使用してエラーの原因を判別することができます。

訂正可能な致命的でないエラーは次のとおりです。

• レシーバーエラー

• 不正 TLP

• 不正 DLLP

• 再生タイムアウト

• 再生 NUM 繰り越し

上記の初の 3 つのエラーは、レシーバーで検出されるもので、ハードウェアシステムでは一般的ではありません。再生エラーは、トランスミッターによって知らされます。許容された時間内にパケットに対する ACK が受信されない場合は、トランスミッターにより再生されます。多くのパケットが再生されている場合はスループットの削減が可能で、またリンクアナライザーや Vivado ラボツールで取り込まれたデータを確認することにより、そのソースが通常判別できます。

訂正不可能な致命的でないエラーは次のとおりです。

• ポイズンド TLP

• 受信した ERCR チェックエラー

• サポートされていない要求 (UR)

• 完了タイムアウト

• コンプリーターの中断

• 予期しない完了

• ACS 違反

サポートされていない要求は通常、 TLP のアドレスが BAR に割り当てられたアドレス空間内にないことを示しています。一般的に、これはドライバーにより実行されたアドレス変換に問題があることを示しています。また、 BAR が起動時にルートで正しく割り当ていることも確認してください。 286 ページの「サードパーティツール」で説明されている LSPCI または PCItree を使用すると、各デバイスの BAR 値を読み出すことができます。




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完了タイムアウトは、送信された TLP に対して完了が返されなかったことを示し、また要求者によってレポートされます。これによりシステムが停止することがあります (Windows の場合は青い画面になることもあります)。通常はデバイスの 1 つがロックして、入ってくる TLP に対して応答しなくなると、この状態が発生します。ルートが完了タイムアウトをレポートする場合は、 Vivado ラボツールを使用して、ユーザーアプリケーションが TLP に応答しなかった理由 (ユーザーアプリケーションがビジー状態である、使用可能な送信バッファーがない、 s_axis_tx_tready がディアサートされないなどの理由) を調べることができます。エンドポイントが完了タイムアウトをレポートする場合は、リンクアナライザーでエラー発生時のトラフィックパターンを表示できるので、根本的原因を判断するのに役立ちます。

次の手順

前述のデバッグ方法を試しても問題が解決できない場合は、サポートケースを開くか、ザイリンクスユーザーコミュニティフォーラムにアクセスし、ザイリンクスサポート担当者に問題について連絡をしてください。

ウェブケースからテクニカルサポートケースを作成するには、次のザイリンクスウェブサイトを参照してください。

japan.xilinx.com/support/clearexpress/websupport.htm

ケースを作成する際に必要なもの :

° 問題の詳細な説明と、前述のデバッグ手順の結果

° Vivado ラボツールが取り込んだ、上記の手順でのデータ

ソリューションについての話し合いには、ザイリンクスユーザーコミュニティをご利用ください。

forums.xilinx.com/xlnx/

追加のトランシーバー制御およびステータスポート

表 B-2 は、トランシーバー関連の問題をデバッグするために使用するポートについて説明しています。

推奨 : トランシーバー関連の問題のデバッグは上級ユーザーが行うことを推奨します。

表 B‐2 :追加のトランシーバー制御およびステータスポート

ポート方向 (I/O) 説明

pipe_txprbssel I 3 PRBS input

pipe_rxprbssel I 3 PRBS input

pipe_rxprbsforceerr I 1 PRBS input

pipe_rxprbscntrreset I 1 PRBS input

pipe_loopback I 1 PIPE loopback.

pipe_rxprbserr O 1 PRBS 出力

pipe_rst_fsm O PIPE_RST_IDLE が 0 のままになっていないか確認する必要があります。

pipe_qrst_fsm O PIPE_RST_IDLE が 0 のままになっていないか確認する必要があります。

pipe_sync_fsm_tx O

PIPE_RST_FSM が 11'b10000000000 のままになっていないか、または PIPE_RATE_FSM が 24'b000100000000000000000000 のままになっていないか確認する必要があります。


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pipe_sync_fsm_rx O 廃止

pipe_drp_fsm O PIPE_RATE_FSM が 100000000. のままになっていないか確認する必要があります。

pipe_rst_idle O PIPE_RST_IDLE が High の場合はラッパーが IDLE ステートにあります。

pipe_qrst_idle O PIPE_QRST_IDLE が High の場合はラッパーが IDLE ステートにあります。

pipe_rate_idle O PIPE_RATE_IDLE が High の場合はラッパーが IDLE ステートにあります。

PIPE_DEBUG_0/gt_txresetdone O

デバッグを援助するジェネリックデバックポート。これらはロー GT 信号など内部 PIPE ラッパー信号を出力するジェネリックポートです。 DEBUG_0 から DEBUGT_9 は各レーンの信号用です。これらのジェネリックポートのバス幅は、ラッパーで設定されているレーン数によります。

PIPE_DEBUG_1/gt_rxresetdone O


PIPE_DEBUG_2/gt_phystatus O


PIPE_DEBUG_3/gt_rxvalid O


PIPE_DEBUG_4/gt_txphaligndone O


PIPE_DEBUG_5/gt_rxphaligndone O


表 B‐2 :追加のトランシーバー制御およびステータスポート (続き)





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PIPE_DEBUG_6/gt_rxcommadet O


PIPE_DEBUG_7/gt_rdy O


PIPE_DEBUG_8/user_rx_converge O


PIPE_DEBUG_9/PIPE_TXELECIDLE

O


表 B‐2 :追加のトランシーバー制御およびステータスポート (続き)





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付録 C

受信される完了に対する受信バッファースペースの管理

『PCI Express Base Specification』 [参照 2] では、すべてのエンドポイントは受信した完了に対して無限のフロー制御クレジットをリンクパートナーに出力することが規定されています。これは、エンドポイントが完了応答を受け入れるスペースがある場合にのみ、ノンポステッド要求を送信する、ということです。ここでは、この要件を満たすために、ユーザーアプリケーションで 7 Series Integrated Block for PCIe コアの受信バッファースペースを管理する方法について説明します。

一般的な注意事項と概念

完了スペース

表 C-1 では、コアによって予約されている受信バッファーの完了スペースが定義されています。これらの値は、コアの機能大ペイロードサイズの設定と選択されたパフォーマンスレベルによって異なります。入ってくるパケットストリームから TLP ダイジェスト (ECRC) を取り除かないように選択している場合は、この TLP ダイジェストをデータペイロードの一部として処理する必要があります。値はクレジット数で、 10 進数で表記されます。

大要求サイズ

メモリ読み出しは、 Max_Request_Size で指定された値を超える値は要求できません。これは、表 C-2 で定義されるように、コンフィギュレーションビット cfg_dcommand[14:12] で指定されます。ユーザーアプリケーションがMax_Request_Size 値を読み出さない場合は、デフォルト値の 128 バイトが使用されます。

表 C‐1 :受信バッファーの完了スペース

機能大ペイロードサイズ (バイト )

パフォーマンスレベル : 良パフォーマンスレベル : 高

完了ヘッダー(Total_CplH)

完了データ(Total_CplD)

完了ヘッダー(Total_CplH)

完了データ(Total_CplD)

128 36 77 36 154

256 36 77 36 154

512 36 154 36 308

1024 36 308 36 616

表 C‐2 : Max_Request_Size 設定

cfg_dcommand[14:12]Max_Request_Size

バイト DW QW クレジット

000b 128 32 16 8




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付録 C : 受信される完了に対する受信バッファースペースの管理

読み出し完了バウンダリ

メモリ読み出しには複数の完了で応答できます。これらの完了をまとめると、要求されたデータがすべて返されます。パケットヘッダーオーバーヘッドを避けるのに余裕を持たせるため、ユーザーアプリケーションは、戻される可能性のある完了の大数分、スペースを用意しておく必要があります。

このプロセスを簡単にするため、それぞれが自然にアライメントされた読み出し完了バウンダリ (RCB) で開始・終了するように、『PCI Express Base Specification』では、すべての完了パケットの長さを量子化しています。 RCB の値は、表 C-3 で定義されるように、コンフィギュレーションビット cfg_lcommand[3] により決まります。ユーザーアプリケーションが RCB 値を読み出さない場合は、デフォルト値の 64 バイトが使用されます。

ノンポステッド要求に必要な完了クレジット数を計算する際は、完了応答が必要になる可能性のある RCB ブロック数を決定します。これは、必要な完了ヘッダークレジットの数と同じです。

完了スペースの管理方法

ユーザーアプリケーションには、表 C-4 に示す、受信バッファーの完了スペースを管理する 5 つの方法の中から 1 つを選択できます。ここでは、これらの方法を便宜上 IMIT_FC、PACKET_FC、RCB_FC、DATA_FC、および STREAM_FCと呼ぶことにします。これらの方法には、それぞれメリットとデメリットがあり、ユーザーアプリケーションを開発する際に考慮する必要があります。

001b 256 64 32 16

010b 512 128 64 32

011b 1024 256 128 64

100b 2048 512 256 128

101b 4096 1024 512 256

110b–111b 予約済み

表 C‐3 :読み出し完了バウンダリの設定

cfg_lcommand[3]読み出し完了バウンダリ

バイト DW QW クレジット

0 64 16 8 4

1 128 32 16 8

表 C‐4 :受信完了スペースの管理方法

方法説明メリットデメリット

LIMIT_FC 未処理のノンポステッド要求の合計数を制限します。

ユーザーロジックをインプリメントするも単純な方法です。

多くの完了スペースが使用されません。

PACKET_FC 未処理の CplH および CplD クレジットの数を追跡し、各パケットごとにそれを振り分けたり、振り分けを取り消したりします。

比較的シンプルなユーザーロジックで、LIMIT_FC よりもより細やかに振り分けが行われるため、より多くのスペースが使用されます。

LIMIT_FC と同様、ノンポステッド要求のクレジットは要求が完全に満たされるまでは使用されません。

表 C‐2 : Max_Request_Size 設定




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LIMIT_FC

LIMIT_FC は、インプリメントするのがも簡単な方法です。ユーザーアプリケーションは 1 度に処理可能なノンポステッド (NP) 要求の大数である MAX_NP を見積もります。この値を計算するには、次の手順に従います。

1. Max_Request_Size パケットで要求される CplH クレジット数を決定します。

Max_Header_Count = ceiling(Max_Request_Size / RCB)

2. CplD クレジットグループでサポートされる大サイズの完了の大数を決定します。

Max_Packet_Count_CplD = floor(CplD / Max_Request_Size)

3. CplH クレジットグループでサポートされる大サイズの完了の大数を決定します。

Max_Packet_Count_CplH = floor(CplH / Max_Header_Count)

4. 未処理のノンポステッド要求の大数を決めるため、手順 2 と 3 で得られた 2 つの値のうち小さい方を使用します。

MAX_NP = min(Max_Packet_Count_CplH, Max_Packet_Count_CplD)

MAX_NP がわかっていれば、ユーザーアプリケーションは NP_PENDING レジスタにリセットで 0 を読み込んで、 0～ MAX_NP の範囲に常に留まるようにできます。ノンポステッド要求が送信されると、 NP_PENDING が 1 ずつデクリメントします。未処理のノンポステッド要求に対する完了がすべて受信されると、 NP_PENDING が 1 ずつインクリメントします。

この方法はインプリメントするのがも簡単ですが、完了クレジットの Max_Request_Size ブロック全体が、実際の要求サイズに関係なく、各ノンポステッド要求に割り当てられるので、レシーバーのスペースの無駄がも多くなります。ユーザーアプリケーションが短いメモリ読み出し (1 つの DWORD 命令)、 I/O 読み出し、および I/O 書き込みの大部分を出力すると、さらに無駄が多くなります。

PACKET_FC

PACKET_FC は、 LIMIT_FC よりもクレジットブロックをさらに細やかに割り当て、ユーザーロジックで受信完了スペースを少し増やし、それをもっと効率よく使用できるようにする方法です。

RCB_FC 未処理の CplH および CplD クレジットの数を追跡し、各 RCB ことにそれを振り分けたり、振り分けを取り消したりします。

クレジットを使用できない時間が PACKET_FC よりも短くなります。

LIMIT_FC や PACKET_FCよりも複雑なユーザーロジックになります。

DATA_FC 未処理の CplH および CplD クレジットの数を追跡し、各 RCB ことにそれを振り分けたり、振り分けを取り消したりします。

スペースをも無駄なく使用できます。

LIMIT_FC、 PACKET_FC、RCB_FC よりも複雑なユーザーロジックになります。

STREAM_FC ラインレートでコアからパケットをストリーム出力します。

非常にハイパフォーマンスになります。

ユーザーアプリケーションが、ラインレートでダウンストリーム完了およびポステッドトランザクションを受理する必要あり、も複雑なユーザーロジックになります。

表 C‐4 :受信完了スペースの管理方法 (続き)

方法説明メリットデメリット




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CPLH_PENDING および CPLD_PENDING の 2 つのレジスタ ( リセットで 0 をロード ) を開始したら、次の手順に沿って作業を行います。

1. ユーザーアプリケーションがノンポステッド (NP) 要求を送信する必要がある場合は、必要だと思われる CplH および CplD クレジットの数を決定します。

NP_CplH = ceiling[((Start_Address mod RCB) + Request_Size) / RCB]

NP_CplD = ceiling[((Start_Address mod 16 bytes) + Request_Size) /16 bytes](0 データを返す I/O 書き込みを除く )

モジュロ (mod) および ceiling 関数を使用すると、小数点の RCB またはクレジットブロックが丸められます。たとえば、メモリ読み出しがアドレス 7Ch から 8 バイトのデータを要求すると、戻されるデータは 2 つの完了パケットとして返される可能性があります (7Ch-7Fh に続いて 80h-83h)。これには、 2 つの RCB ブロックと 2 つのデータクレジットが必要になります。

2. 次を確認してください。

CPLH_PENDING + NP_CplH < Total_CplH (表 C-1)

CPLD_PENDING + NP_CplD < Total_CplD (表 C-1)

3. どちらの不等号式も真である場合、ノンポステッド (NP) 要求を送信し、 CPLH_PENDING を NP_CplH 分、CPLD_PENDING を NP_CplD 分増やします。送信される NP 要求それぞれに対し、 NP_CplH および NP_CplD を後で使用するために残しておきます。

4. NP 要求に対しすべての完了データが戻されたら、CPLH_PENDING および CPLD_PENDING をそれぞれデクリメントします。

この方法だと LIMIT_FC よりも無駄が少なくなりますが、 NP 要求の完了スペースは要求全体が満たされるまで使用できません。 RCB_FC および DATA_FC を使用すると、ロジックがさらに必要になりますが、さらに細かく振り分けができます。

RCB_FC

RCB_FC では、 RCB ごとにクレジットのブロックを振り分けることができます。クレジットは RCB ごとに解放されます。

PACKET_FC と同様、 CPLH_PENDING および CPLD_PENDING の 2 つのレジスタ ( リセットで 0 を読み込む) で開始します。

1. RCB ごとのデータクレジット数を計算します。

CplD_PER_RCB = RCB / 16 バイト

2. ユーザーアプリケーションが NP 要求を送信する必要がある場合は、必要だと思われる CplH クレジットの数を決定します。これを使用して、 RCB ごとに CplD クレジットを割り当てます。


NP_CplD = NP_CplH × CplD_PER_RCB


CPLH_PENDING + NP_CplH < Total_CplH

CPLD_PENDING + NP_CplD < Total_CplD

4. どちらの不等号式も真である場合は、ノンポステッド (NP) 要求を送信し、 CPLH_PENDING を NP_CplH 分、CPLD_PENDING を NP_CplD 分増やします。




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5. 入ってくる各完了の始め、または完了が RCB で開始あるいはその RCB で終わらずに RCB をまたぐとき、CPLH_PENDING を 1 デクリメント、 CPLD_PENDING を CplD_PER_RCB 分デクリメントします。どの完了も複数の RCB をまたぐことができます。この RCB をまたぐ数は、次のように計算できます。

RCB_CROSSED = ceiling[((Lower_Address mod RCB) + Length) / RCB]

Lower_Address および Length は、完了ヘッダーから解析可能なフィールドです。また、入ってくる各完了の始めで CUR_ADDR レジスタへ Lower_Address を読み込み、必要に応じて DW または QW ごとにインクリメントし、CUR_ADDR が繰り越すたびに RCB をカウントすることもできます。

この方法だと PACKET_FC よりも無駄が少なくなりますが、振り分ける単位はやはり RCB です。ユーザーアプリケーションが I/O 要求を送信する場合は、ユーザーアプリケーションは、各 I/O 読み出しで 1 CplD クレジット、各 I/O 書き込みで 0 CplD クレジットのみを割り当てることが可能です。ユーザーアプリケーションは、入ってくる各完了のタグを元の NP 要求のタイプ (メモリ書き込み、 I/O 読み出し、 I/O 書き込み) と一致させる必要があります。

DATA_FC

DATA_FC の方法では、ロジックは増えますが、も細かく割り当てができます。

PACKET_FC および RCB_FC と同様、CPLH_PENDING および CPLD_PENDING の 2 つのレジスタ ( リセットで 0 を読み込む) で開始します。

1. ユーザーアプリケーションがノンポステッド (NP) 要求を送信する必要がある場合は、必要だと思われる CplH および CplD クレジットの数を決定します。


NP_CplD = ceiling[((Start_Address mod 16 bytes) + Request_Size) / 16 bytes] (0 データを返す I/O 書き込みを除く )


CPLH_PENDING + NP_CplH < Total_CplH

CPLD_PENDING + NP_CplD < Total_CplD

3. どちらの不等号式も真である場合は、ノンポステッド (NP) 要求を送信し、 CPLH_PENDING を NP_CplH 分、CPLD_PENDING を NP_CplD 分増やします。

4. 入ってくる各完了の始め、または完了が RCB で開始またはその RCB で終わらずに RCB をまたぐとき、CPLH_PENDING を 1 デクリメントします。この RCB をまたぐ数は、次のように計算できます。

RCB_CROSSED = ceiling[((Lower_Address mod RCB) + Length) / RCB]

Lower_Address および Length は、完了ヘッダーから解析可能なフィールドです。また、入ってくる各完了の始めで CUR_ADDR レジスタへ Lower_Address を読み込み、必要に応じて DW または QW ごとにインクリメントし、CUR_ADDR が繰り越すたびに RCB をカウントすることもできます。

5. 入ってくる各完了の始め、または自然にアライメントされたクレジットバウンダリで完了が開始あるいかそのバウンダリをまたぐ場合、 CPLH_PENDING を 1 デクリメントします。クレジットバウンダリを越える数は、次のように計算できます。

DATA_CROSSED = ceiling[((Lower_Address mod 16 B) + Length) / 16 B]

または、入ってくる完了の始めで CUR_ADDR レジスタに Lower_Address を読み込み、必要に応じて DW またはQW ごとにインクリメントし、CUR_ADDR が 16 バイトアドレスバウンダリを繰り越すたびに RCB をカウントすることもできます。

この方法だとも無駄が少なくなりますが、ユーザーロジックをも多く必要とします。さらに細かな割り当てが求められる場合は、完了 QWORD または DWORD の数を得るのに Total_CplD 値を係数 2 または 4 で計算し、それに合わせてデータ計算を調節します。




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STREAM_FC

エンドポイントとしてコンフィギュレーションされている場合、ユーザーアプリケーションはダウンストリーム (ルートコンプレックスから離れる方向) のデータスループットを大限にすることができますが、これは、統合ブロックトランザクション送信インターフェイスで許容される高レートでメモリ読み出しトランザクションをアップストリーム (ルートコンプレックスに向かう方向) にストリーミングすることで大限にします。メモリ読み出しのストリーミングは、 m_axis_rx_tready がアサートされた状態を保持できる場合にのみ可能なので、ダウンストリーム完了トランザクションは、ポステッドトランザクションと一緒に、統合ブロックの受信トランザクションインターフェイスに出力でき、ラインレートで処理できます。この方法で m_axis_rx_tready をアサートすると、受信バッファー内の完了スペースが許容量を越えて使用されるのを防ぐことができます (つまり、レシーバーオーバーフローが発生しない)。




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付録 D

PCIE_2_1 ポートの説明7 Series FPGAs Integrated Block のソフトウェアプリミティブの PCIE_2_1 で表示可能な物理インターフェイスについて説明します。

この付録ではセクションに分けて説明します。

• 「クロックおよびリセットインターフェイス」

• 「トランザクション層インターフェイス」

• 「ブロック RAM インターフェイス」

• 「GTX トランシーバーのインターフェイス」

• 「コンフィギュレーションマネージメントインターフェイス」

• 「ダイナミックリコンフィギュレーションポートインターフェイス」

• 「TL2 インターフェイスポート」

クロックおよびリセットインターフェイス

表 D-1 は、クロックおよびリセットインターフェイスのポートを定義しています。

表 D‐1 : クロックおよびリセットインターフェイスのポートの説明

ポート方向クロックドメイ

ン説明

CMRSTN 入力 USERCLK コンフィギュレーションマネージメントリセット (アクティブ Low)。統合ブロックの PCI™ コンフィギュレーション空間をリセットします。

CMSTICKYRSTN 入力 USERCLK スティッキーコンフィギュレーションリセット (アクティブLow)。統合ブロックの PCI™ コンフィギュレーション空間のスティッキーレジスタをリセットします。

DLRSTN 入力 USERCLK データリンク層リセット (アクティブ Low)。統合ブロックのデータリンク層 (DLL) をリセットします。

FUNCLVLRSTN 入力 USERCLK サポートされていません。この入力は High に接続する必要があります。

PIPECLK 入力 PIPECLK PIPE インターフェイスクロック。

PLRECEIVEDHOTRST 出力 PIPECLK ホットリセットの受信。これがアサートされると、インバンドホットリセットが受信されたことを示します。

PLRSTN 入力 PIPECLK 物理層リセット (アクティブ Low)。統合ブロックの物理層をリセットします。

PLTRANSMITHOTRST 入力 PIPECLK ホットリセットの送信。これがアサートされると、統合ブロックがインバンドホットリセットを送信します。




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付録 D : PCIE_2_1 ポートの説明

トランザクション層インターフェイス

パケットは、トランザクション層インターフェイスを介して統合ブロックのトランザクション層に送受信されます。表 D-2 は、トランザクション層インターフェイスのポートを規定しています。

RECEIVEDFUNCLVLRSTN 出力 USERCLK サポートされていません。

SYSRSTN 入力 NONE 非同期システムリセット (アクティブ Low)。これがアサートされると、統合ブロックがリセットされます。

TLRSTN 入力 USERCLK トランザクション層リセット (アクティブ Low)。統合ブロックのトランザクション層をリセットします。

USERCLK 入力 USERCLK ユーザーインターフェイスクロック。

USERCLK2 入力 USERCLK ユーザーインターフェイスクロック 2。

USERRSTN 出力 USERCLK ユーザーインターフェイスリセット (アクティブ Low)。ユーザーデザインロジックをリセットするために使用します (統合ブロックがリセットされるときにアサートされる )。

表 D‐1 : クロックおよびリセットインターフェイスのポートの説明 (続き)


ン説明

表 D‐2 : トランザクション層インターフェイスのポートの説明

ポート方向クロックドメイン

説明

TRNFCCPLD[11:0] 出力 USERCLK 完了データフロー制御クレジット。選択されたフロー制御 (FC) タイプに対する完了データ FC クレジット数が含まれます。

TRNFCCPLH[7:0] 出力 USERCLK 完了ヘッダーフロー制御クレジット。選択されたフロー制御 (FC) タイプに対する完了ヘッダー FC クレジット数が含まれます。

TRNFCNPD[11:0] 出力 USERCLK ノンポステッドデータフロー制御クレジット。選択されたフロー制御(FC) タイプに対するノンポステッドデータ FC クレジット数が含まれます。

TRNFCNPH[7:0] 出力 USERCLK ノンポステッドヘッダーフロー制御クレジット。選択されたフロー制御 (FC) タイプに対するノンポステッドヘッダー FC クレジット数が含まれます。

TRNFCPD[11:0] 出力 USERCLK ポステッドデータフロー制御クレジット。選択されたフロー制御 (FC)タイプに対するポステッドデータ FC クレジット数が含まれます。

TRNFCPH[7:0] 出力 USERCLK ポステッドヘッダーフロー制御クレジット。選択されたフロー制御(FC) タイプに対するポステッドヘッダー FC クレジット数が含まれます。

TRNFCSEL[2:0] 入力 USERCLK フロー制御情報選択。 TRNFC* 信号に出力されるフロー制御情報のタイプを選択します。有効な値は次のとおりです。 • 000b : 受信バッファーの使用可能な空間 • 001b : リンクパートナーに与えられる受信クレジット • 010b : 消費された受信クレジット • 100b : 使用可能な送信ユーザークレジット • 101b : 送信クレジットの制限 • 110b : 消費された送信クレジット




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TRNLNKUP 出力 USERCLK リンクステータス出力 (アクティブ High)。これがアサートされると、DLCMSM (Data Link Control and Management State Machine) がDLACTIVE ステートになります。

TRNRBARHIT[6:0] 出力 USERCLK 受信 BAR ヒット (アクティブ High)。現在の受信トランザクションでターゲットになる BAR を示します。• TRNRBARHIT[0] : BAR0 • TRNRBARHIT[1] : BAR1 • TRNRBARHIT[2] : BAR2 • TRNRBARHIT[3] : BAR3 • TRNRBARHIT[4] : BAR4 • TRNRBARHIT[5] : BAR5

• TRNRBARHIT[6] : 拡張 ROM アドレス • TRNRBARHIT[7] : 将来使用するために予約。

2 つの BAR が 1 つの 64 ビットアドレスにコンフィギュレーションされる場合、該当する TRNRBARHITN ビットが両方アサートされます。

TRNRD[127:0] 出力 USERCLK 受信データ。このバスには、受信されているパケットデータが含まれます。

TRNRDSTRDY 入力 USERCLK 受信デスティネーション準備完了 (アクティブ High)。ユーザーアプリケーションが TRNRD にデータを受け入れる準備ができたことを示すためにアサートされます。 TRNRSRCRDY および TRNRDSTRDY が同時にアサートされると TRNRD のデータが問題なく送信されたことを示します。

TRNRECRCERR 出力 USERCLK 受信 ECRC エラー (アクティブ High)。これがアサートされると、現在処理中のパケットに ECRC エラーがあることを示します。統合ブロックによりパケットの EOF でアサートされます。

TRNREOF 出力 USERCLK 受信 EOF (End-of-Frame) (アクティブ High)。これがアサートされると、パケットの終わりを意味します。

TRNRERRFWD 出力 USERCLK 受信エラー転送 (アクティブ High)。現在処理中のパケットにエラーがあったことを示し、パケット全体の長さ分、統合ブロックによりアサートされます。

TRNRFCPRET 入力 USERCLK2 受信ポステッドフロー制御クレジットリターン。 1 サイクル間アサートされると、ポステッドクレジットがリンクパートナーに送信可能になる条件が設定されます。ポステッドフロー制御クレジットが送信されると、条件は削除されます。

TRNRNPOK 入力 USERCLK ノンポステッドの受信 OK (アクティブ High)。ノンポステッド要求パケットの受信準備が完了するたびにユーザーアプリケーションによりアサートされます。ユーザーアプリケーションで必要な場合は、ポステッドおよび完了パケットが入力キューのノンポステッドパケットをバイパスできるようにします。ノンポステッド要求を処理できないステートにユーザーアプリケーションが達するときは、ユーザーアプリケーションで受け入れ可能な終ノンポステッド TRNREOF を統合ブロックが出力する前に、 1 クロックサイクル間 TRNRNPOK をディアサートする必要があります。

TRNRNPREQ 入力 USERCLK2 ノンポステッッド要求の受信。これがアサートされると、統合ブロックからノンポステッド TLP を 1 つ要求します。

表 D‐2 : トランザクション層インターフェイスのポートの説明 (続き)


説明




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TRNRREM[1:0] 出力 USERCLK2 受信データワードイネーブル。 TRNREOF および TRNRDSTRDY の両方がアサートされる場合にのみ有効です。ビット 1 は、データパスが128 ビットの場合にのみ有効です。

この出力を TRNREOF および TRNRSOF と組み合わせると、TRNRD のどのワードが有効であるかを示します。

• 64 ビットインターフェイス : TRNRREM[0] = 1、すべての TRNRD[63:0] にパケットデータ

TRNRREM[0] = 0、 TRNRD[63:32] のみにパケットデータ

• 128 ビットインターフェイス : TRNRREM[1] :TRNRSRCRDY および TRNRDSTRDY の両方がアサートされている場合のみ有効です。TRNRSOF または TRNREOF と一緒にアサートされると、ビート内の SOF (Start of Frame) と EOF(End of Frame) の位置を示します。

° TRNRREM[1] = 1: TRNRD[127:64] に SOF、TRNRD[63:0] に EOF が含まれることを示します。

° TRNRREM[1] = 0: TRNRD[127:64] に EOF、TRNRD[63:0] に SOF が含まれることを示します。

TRNRREM[0]:TRNREOF、TRNRSRCRDY、および TRNRDSTRDY のすべてがアサートされている場合のみ有効です。

TRNRREM[1] = 1 の場合 :

° TRNRREM[0] = 1、 TRNRD[127:0] すべてのパケットデータ

° TRNRREM[0] = 0、 TRNRD[127:32] のみにパケットデータ

TRNRREM[1] = 0 の場合 :

° TRNRREM[0] = 1、すべての TRNRD[127:64] にパケットデータ

° TRNRREM[0] = 0、 TRNRD[127:96] のみにパケットデータ

TRNRSOF 出力 USERCLK 受信 SOF (Start-of-Frame) (アクティブ High)。これがアサートされると、パケットの始まりを示します。

TRNRSRCDSC 出力 USERCLK 受信ソース中断 (アクティブ High)。これがアサートされると、統合ブロックが現在のパケットの転送を中止したことを意味します。これは、物理リンクがリセットされるとアサートされます。

TRNRSRCRDY 出力 USERCLK 受信ソース準備完了 (アクティブ High)。これがアサートされると、統合ブロックが TRNRD に有効なデータを提供していることを意味します。

TRNTBUFAV[5:0] 出力 USERCLK 使用可能な送信バッファー。この出力は、統合ブロックで使用可能な送信バッファーの数を知らせるもので、大数は 32 です。各送信バッファーはサポートされている大ペイロードサイズまで 1 つの TLP を提供できます。

TRNTCFGGNT 入力 USERCLK 送信コンフィギュレーション許可 (アクティブ High)。ユーザーアプリケーションは、TRNTCFGREQ に応答してこの入力をアサートし、統合ブロックで内部生成された TLP が送信できるようにします。ユーザーが内部生成された TLP を延期させる必要がなければ、この信号は継続してアサートできます。

TRNTCFGREQ 出力 USERCLK 送信コンフィギュレーション要求 (アクティブ High)。統合ブロックでコンフィギュレーション完了またはその他の内部生成 TLP を送信する準備が整うと、アサートされます。

TRNTD[127:0] 入力 USERCLK 送信データ。このバスには、送信されるパケットデータが含まれます。



説明




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TRNTDSTRDY[3:0] 出力 USERCLK 送信デスティネーション準備完了 (アクティブ High)。これがアサートされると、統合ブロックで TRNRD にデータを受信する準備が整ったことを意味します。 TRNTSRCRDY および TRNTDSTRDY が同時にアサートされると TRNTD のデータが問題なく送信されることを示します。

TRNTECRCGEN 入力 USERCLK 送信 ECRC 生成 (アクティブ High)。これがアサートされると、 TLP ダイジェストがある場合はそれが計算し直され、ない場合は追加されます。この入力は、パケット SOF と一緒にアサートされる必要があります。

TRNTEOF 入力 USERCLK 送信 EOF (End-of-Frame) (アクティブ High)。パケットの終わりを示します。

TRNTERRDROP 出力 USERCLK 送信エラードロップ (アクティブ High)。これがアサートされると、長さ制限違反のため、またはストリーミング中に連続するクロックサイクルでデータが出力されなかったために、統合ブロックによりパケットが却下されたことを示します。長さ制限違反には、サポートされている長さを越えている場合と、ペイロードが TLP ヘッダーの長さフィールドで使用されているものと一致しない場合があります。

TRNTERRFWD 入力 USERCLK 送信エラー転送 (アクティブ High)。現在処理中のパケットにエラーがあったことを示し、 SOF から EOF の間 (SOF および EOF を含む)、いつでもアサートできます。

TRNTREM[1:0] 入力 USERCLK2 送信データ余り。 TRNTEOF、 TRNTSRCRDY、および TRNTDSTRDYのすべてがアサートされている場合のみ有効です。

• 64 ビットインターフェイス

有効な値は次のとおりです。

° TRNTREM = 1、 TRNTD[63:0] にパケットデータ

° TRNTREM = 0、 TRNTD[63:32] にパケットデータ

• 128 ビットインターフェイス

TRNTREM[1:0] は 128 ビットインターフェイスに使用されます。有効な値は次のとおりです。

° TRNTREM[1:0] = 11、 TRNTD[127:0] にパケットデータ




TRNTSOF 入力 USERCLK 送信 SOF (Start-of-Frame) (アクティブ High)。この入力がアサートされると、パケットの始まりを意味します。

TRNTSRCDSC 入力 USERCLK 送信ソース中断 (アクティブ High)。これがアサートされると、ユーザーアプリケーションが現在のパケットを中止したことを意味します。

TRNTSRCRDY 入力 USERCLK 送信ソース準備完了 (アクティブ High)。これがアサートされると、ユーザーアプリケーションが TRNTD に有効なデータを出力していることを意味します。

TRNTSTR 入力 USERCLK 送信ストリーム (アクティブ High)。これがアサートされると、連続したクロックサイクルでパケットが出力され、パケット全体が統合ブロックに書き込まれる前にリンクの送信が開始することを示します。



説明




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ブロック RAM インターフェイス

送信 (TX) バッファーおよび受信 (RX) バッファーは、ブロック RAM にインプリメントされます。表 D-3 は、ブロック RAM インターフェイスの TX バッファーおよび RX バッファーポートを定義しています。

表 D‐3 : ブロック RAM インターフェイスポートの説明

ポート方向クロックドメイン説明

MIMRXRADDR[12:0] 出力 USERCLK RX バッファーの読み出しアドレス

MIMRXRDATA[67:0] 入力 USERCLK RX バッファーの読み出しデータ

MIMRXREN 出力 USERCLK RX バッファーの読み出しイネーブル

MIMRXWADDR[12:0] 出力 USERCLK RX バッファーの書き込みアドレス

MIMRXWDATA[67:0] 出力 USERCLK RX バッファーの書き込みデータ

MIMRXWEN 出力 USERCLK RX バッファーの書き込みイネーブル

MIMTXRADDR[12:0] 出力 USERCLK TX バッファーの読み出しアドレス

MIMTXRDATA[68:0] 入力 USERCLK TX バッファーの読み出しデータ

MIMTXREN 出力 USERCLK TX バッファーの読み出しイネーブル

MIMTXWADDR[12:0] 出力 USERCLK TX バッファーの書き込みアドレス

MIMTXWDATA[68:0] 出力 USERCLK TX バッファーの書き込みデータ

MIMTXWEN 出力 USERCLK TX バッファーの書き込みイネーブル




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GTX トランシーバーのインターフェイス

GTX トランシーバーのインターフェイスには、次の信号グループが含まれます。

• 「GTX トランシーバーのポート」

• 「レーンポートごとの PIPE」

GTX トランシーバーのポート

表 D-4 は、 GTX トランシーバーインターフェイス内のトランシーバーポートを定義しています。

表 D‐4 : GTX トランシーバーのポートの説明


説明

PLSELLNKRATE 出力 PIPECLK 現在のリンクレート (PIPECLK BUFGMUX を制御するために別のフリップフロップで駆動) がレポートされます。• 0b :2.5 GB/s • 1b :5.0 GB/s

PLSELLNKWIDTH[1:0] 出力 PIPECLK 現在のリンク幅がレポートされます。• 00b : x1• 01b : x2• 10b : x4• 11b : x8

PLLTSSMSTATE[5:0] 出力 PIPECLK 現在の TSSM ステートを示します。• 000000b : Det Quiet• 000001b : Det Quiet Gen2• 000010b : Det Active• 000011b : Det Active Second• 000100b : Pol Active• 000101b : Pol config• 000110b : Pol Comp Pre Send Eios• 000111b : Pol Comp Pre Timeout• 001000b : Pol Comp Send Pattern• 001001b : Pol Comp Post Send Eios• 001010b : Pol Comp Post Timeout• 001011b : Cfg Lwidth St0• 001100b : Cfg Lwidth St1• 001101b : Cfg Lwidth Ac0• 001110b : Cfg Lwidth Ac1• 001111b : Cfg Lnum Wait• 010000b : Cfg Lnum Acpt• 010001b : Cfg Complete1• 010010b : Cfg Complete2• 010011b : Cfg Complete4• 010100b : Cfg Complete8• 010101b : Cfg Idle




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PLLTSSMSTATE[5:0] (続く ) 出力 PIPECLK 現在の TSSM ステートを示します。• 010110b : L0• 010111b : L1 Entry0• 011000b : L1 Entry1• 011001b : L1 Entry2• 011010b : L1 Idle• 011011b : L1 Exit• 011100b : Rec Rcvrlock• 011101b : Rec Rcvrcfg• 011110b : Rec Speed 0• 011111b : Rec Speed 1• 100000b : Rec Idle• 100001b : Hot Rst• 100010b : Disabled Entry0• 100011b : Disabled Entry1• 100100b : Disabled Entry2• 100101b : Disabled Idle• 100110b : Dp Cfg Lwidth St0• 100111b : Dp Cfg Lwidth St1• 101000b : Dp Cfg Lwidth St2• 101001b : Dp Cfg Lwidth Ac0• 101010b : Dp Cfg Lwidth Ac1• 101011b : Dp Cfg Lnum Wait• 101100b : Dp Cfg Lnum Acpt• 101101b : To 2 Detect• 101110b : Lpbk Entry0• 101111b : Lpbk Entry1• 110000b : Lpbk Active0• 110001b : Lpbk Exit0• 110010b : Lpbk Exit1• 110011b : Lpbkm Entry0

• 110100b - 111111b : Reserved (予約済み)

PLLANEREVERSALMODE[1:0] 出力 PIPECLK 現在のレーン反転モードを表示します。

• 00b : 反転なし

• 01b : レーン 1:0 反転

• 10b : レーン 3:0 反転

• 11b : レーン 7:0 反転

PLPHYLNKUPN 出力 PIPECLK このアクティブ Low 出力は、物理層のリンクアップステータスを示します。

PLDIRECTEDLINKCHANGE[1:0] 入力 PIPECLK この入力により、LTSSM にリンク幅およびスピード変更が開始されます。

• 00b : 変更なし

• 01b : リンク幅の変更

• 10b : リンクスピードの変更

• 11b : リンク幅およびスピードの変更 (レベルトリガー )

表 D‐4 : GTX トランシーバーのポートの説明 (続き)


説明




PG054 2013 年 12 月 18 日


PLDIRECTEDLINKWIDTH[1:0] 入力 PIPECLK 指定したリンク変更操作用のターゲットリンク幅を指定します (DIRECTEDLINKCHANGE[0] が 1b の場合にのみ動作)。• 00b : x1• 01b : x2• 10b : x4• 11b : x8

PLDIRECTEDLINKSPEED 入力 PIPECLK 指定したリンク変更操作用のターゲットリンクスピードを指定します (DIRECTEDLINKCHANGE[1]が 1b の場合にのみ動作)。• 0b : 2.5GB/s• 1b : 5.0GB/s

PLDIRECTEDLTSSMNEW[5:0] 入力 PIPECLK 000000 に接続

PLDIRECTEDLTSSMNEWVLD 入力 PIPECLK 0 に接続

PLDIRECTEDLTSSMSTALL 入力 PIPECLK 0 に接続

PLDIRECTEDCHANGEDONE 出力 PIPECLK 指定したスピード変更またはリンク幅の変更が終了したことを示します。

PLDIRECTEDLINKAUTON 入力 PIPECLK 指定したリンク変更操作に対するリンクの信頼性または自律性を指定します。

• 0b : リンク信頼性

• 1b : 自律性

PLTXPMSTATE[2:0] 出力 PIPECLK TX パワーマネージメントステートを示します。• 000b : TXNOTINL0S• 001b : TXL0SENTRY• 010b : TXL0SIDLE• 011b : TXL0SFTS

• 100b - 111b : 予約済み

PLRXPMSTATE[1:0] 出力 PIPECLK RX パワーマネージメントステートを示します。• 00b : RXNOTINL0S• 01b : RXL0SENTRY• 10b : RXL0SIDLE• 11b : RXL0SFTS

PLLINKUPCFGCAP 出力 PIPECLK この出力が High の場合、リンクがアップコンフィギュレーション対応可能です ( リンクパートナーはConfig.Complete ステート中 TS2 でアップコンフィギュレーション機能 [symbol 4, bit 6] を通知し、デバイスがアップコンフィギュレーション対応可能になります)。

PLLINKGEN2CAP 出力 PIPECLK この出力が High の場合、リンクが 5.0GB/s 対応可能であることを示します ( リンクパートナーは、Recovery.RcvrCfg または Config.Complete ステートから L0 ステートへの後の遷移中に 5.0GB/s データレートを通知して、デバイスが 5.0GB/s になります)。



説明




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PLLINKPARTNERGEN2SUPPORTED 出力 PIPECLK この出力は、リンクパートナーが 5.0GB/s データレートをサポートする場合に High に駆動されます(Recovery.RcvrCfg または Config.Complete から L0 ステートへ遷移しているとき、遷移が終了すると、少なくとも 5.0GB/s データレートが検出された後)。

PLINITIALLINKWIDTH[2:0] 出力 PIPECLK この出力は初に交渉されたリンク幅を指定します (検出から Config.Idle への初のエントリが正しく完了される場合)。• 000b : リンクはまだトレーニングしていない • 001b : x1 • 010b : x2 • 011b : x4 • 100b : x8

PLUPSTREAMPREFERDEEMPH 入力 PIPECLK エンドポイントの優先ディエンファシスを示します。この入力は、UPSTREAM_FACING 属性が TRUEの場合のみに使用されます。• 0b : –6dB• 1b : -3.5dB

PLDOWNSTREAMDEEMPHSOURCE 入力 PIPECLK ダウンストリームのルートポートが 5.0GB/s のリンクで使用されるディエンファシスを選択します。 • 0b : アップストリームのリンクパートナーの優

先ディエンファシスを使用します。

• 1b : リンク制御 2 レジスタからの選択可能なディエンファシス値を使用します(UPSTREAM_FACING 属性が FALSE に設定される場合にのみ使用)。

PIPETXRCVRDET 出力 PIPECLK これがアサートされると、レシーバー検出操作を初期化するか (パワーステート P1)、ループバックが開始されます (パワーステート P0)。

PIPETXRESET 出力 PIPECLK アサートされると、 GTX トランシーバーの PCS 部分がリセットされます。

PIPETXRATE 出力 PIPECLK リンクシグナリングレートを制御します (GTX トランシーバーを接続します)。• 0b : 2.5GB/s シグナリングレートを使用します。

• 1b : 5.0GB/s シグナリングレートを使用します。



説明




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レーンポートごとの PIPE

表 D-5 は、 GTX トランシーバーインターフェイス内のレーンポートごとの PIPE を定義しています。レーンポートごとの PIPE にはそれぞれのポートに 1 つずつ、合計 8 つのコピーがあります (n = 0 ～ 7)。

PIPETXDEEMPH 出力 PIPECLK トランスミッターのディエンファシスを選択します。

• 0b : –6dB ディエンファシス

• 1b : -3.5dB ディエンファシス

PIPETXMARGIN[2:0] 出力 PIPECLK トランスミッターの電圧レベルを選択します。

• 000b : 通常動作範囲 • 001b : 1200mV (フルスイング) または 400-700mV

(ハーフスイング)• 010b : 必須。ベンダー定義

• 011b : 必須。ベンダー定義

• 100b : 必須。後の値またはベンダー定義の場合は、200-400mV (フルスイング) または 100-200mV(ハーフスイング)

• 101b : オプション。後の値またはベンダー定義の場合は、 200-400mV (フルスイング) または100-200mV (ハーフスイング)、その他の値がサポートされない場合は Reserved。

• 110b : オプション。 200-400mV (フルスイング) または 100-200mV (ハーフスイング)

• 111b : オプション。後の値の場合は、200-400mV (フルスイング) または 100-200mV (ハーフスイング)、その他の値がサポートされない場合は Reserved。



説明

表 D‐5 : レーンポートごとの PIPE の説明


説明

PIPERXnCHANISALIGNED 入力 PIPECLK これがアサートされると、データストリームのチャネルボンディングシーケンスに従って、チャネルがマスタートランシーバーに適切にアラインされていることを示します。

PIPERXnCHARISK[1:0] 入力 PIPECLK 受信データの制御ビットを決定します。

• 0b : データバイト

• 1b : 制御バイト

下位ビットは PIPERXnDATA[15:0] の下位バイトに、上位ビットは上位バイトに対応します。

PIPERXnDATA[15:0] 入力 PIPECLK 受信データを提供します。

PIPERXnELECIDLE 入力 PIPECLK この非同期入力は、 RX の電気的アイドルを示します。

PIPERXnPHYSTATUS 入力 PIPECLK これは、パワーマネージメントステートの遷移およびレーン n でのレシーバー検出などの GTX トランシーバーファンクションの完了を示します。PIPERXnPHYSTATUS が 1 サイクルアサートされると、この完了が確認できます。




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コンフィギュレーションマネージメントインターフェイス

コンフィギュレーションマネージメントインターフェイスには、次の 3 つの信号グループが含まれます。

• 「マネージメントインターフェイスポート」

• 「エラーレポートポート」

• 「割り込み生成およびステータスポート」

• 「ルートポート専用ポート」

PIPERXnPOLARITY 出力 PIPECLK これが High の場合、 GTX トランシーバーが極性 (RX 差動ペア上の) を反転させます。

PIPERXnSTATUS[2:0] 入力 PIPECLK 受信データストリームのレシーバーステータスおよびエラーコード、およびレーンおよびレーン n 上のレシーバー検出をエンコードします。

• 000b : データを正常に受信

• 001b : 1 SKP 追加

• 010b : 1 SKP 削除

• 011b : レシーバーの検出

• 100b : 8B/10B デコードエラー

• 101b : エラスティックバッファオーバーフロー

• 110b : エラスティックバッファアンダーフロー

• 111b : 受信ディスプレイエラー

PIPERXnVALID 入力 PIPECLK PIPERX0DATA および PIPERX0CHARISK にシンボルロックと有効データがあることを示します。

PIPETXnCHARISK[1:0] 出力 PIPECLK 送信データの制御ビットを定義します。

• 0b : データバイト

• 1b : 制御バイト

下位ビットは PIPETXnDATA[15:0] の下位バイトに、上位ビットは上位バイトに対応します。

PIPETXnCOMPLIANCE 出力 PIPECLK これがアサートされるとランニングディスパリティが負の値になります。コンプライアンスパターンが送信される場合にのみ使用されます。

PIPETXnDATA[15:0] 出力 PIPECLK 送信データが含まれます。

PIPETXnELECIDLE 出力 PIPECLK 送信出力をすべてのパワーステートで電気的アイドル状態にします。

PIPETXnPOWERDOWN[1:0] 出力 PIPECLK レーン n のトランスミッターのパワーマネージメント信号です。

• 00b : P0 (通常動作)• 01b : P0 ( リカバリ時間の少ない節電ステート )• 10b : P1 ( リカバリ時間の長い電力ステート )• 11b : 予約済み

表 D‐5 : レーンポートごとの PIPE の説明 (続き)


説明




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• 「受信メッセージの TLP ステータスポート」

• 「パワーマネージメントポート」

• 「受信コンフィギュレーションの TLP ステータスポート」

• 「コンフィギュレーション専用レジスタポート」

• 「その他のコンフィギュレーションマネージメントポート」

マネージメントインターフェイスポート

表 D-6 は、コンフィギュレーションマネージメントインターフェイス内のマネージメントインターフェイスポートを定義しています。これらのポートは、コンフィギュレーション空間レジスタの読み出しおよび書き込みに使用されます。

表 D‐6 : マネージメントインターフェイスポートの説明


説明

CFGMGMTBYTEENN[3:0] 入力 USERCLK マネージメントアクセスバイトイネーブル (アクティブ Low)。この 4ビット入力は、コンフィギュレーションレジスタアクセス信号にバイトイネーブルを提供します。

CFGMGMTDI[31:0] 入力 USERCLK マネージメントデータ入力。この 32ビットデータ入力は、統合ブロック内のコンフィギュレーション空間に書き込みデータを提供します。

CFGMGMTDO[31:0] 出力 USERCLK マネージメントデータ出力。この 32ビットデータ出力は、統合ブロック内のコンフィギュレーション空間に読み出しデータを提供します。

CFGMGMTDWADDR[9:0] 入力 USERCLK マネージメント DWORD アドレス。この 10 ビットアドレスの入力は、コンフィギュレーションレジスタアクセス中にコンフィギュレーションレジスタ DWORD アドレスを指定します。

CFGMGMTRDENN 入力 USERCLK マネージメント読み出しイネーブル(アクティブ Low)。コンフィギュレーションレジスタアクセスの読み出しイネーブルです。

CFGMGMTRDWRDONEN 出力 USERCLK マネージメント読み出しまたは書き込みの終了 (アクティブ Low)。ユーザーコンフィギュレーションレジスタのアクセスが正常に完了したことを示します。ユーザーコンフィギュレーションレジスタの読み出しの場合は、 CFGMGMTDO[31:0] データバスの値が有効であることが確認されます。

CFGMGMTWRENN 入力 USERCLK マネージメント書き込みイネーブル(アクティブ Low)。コンフィギュレーションレジスタアクセスの書き込みイネーブルです。




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エラーレポートポート

表 D-7 は、コンフィギュレーションマネージメントインターフェイス内のエラーレポートポートを定義しています。

CFGMGMTWRREADONLYN 入力 USERCLK マネージメント書き込み/読み出し専用ビット (アクティブ Low)。これがアサートされると、現在の書き込みが読み出し専用 (RO) ビットを読み出し /書き込み (RW) ビットとして扱うことを意味します。属性、予約ビット、ステータスを反映するビットで設定されるビットは含まれません。これで、ユーザーが RO ビット ( リンク側アクセスの間、ビットは RO のまま)を変更できるようになります。

CFGMGMTWRRW1CASRWN 入力 USERCLK マネージメント書き込み RW1C ビットの RW 処理 (アクティブ Low)。これがアサートされると、現在の書き込みで RW1C ビットがすべて RW ビットとして扱われるべきであることを示します。 RW1C ビットは、 1 を書き込むと一掃され、通常は内部の統合ブロックの条件によってのみ設定できます。この信号はビットを 1 に設定するために使用します。

表 D‐6 : マネージメントインターフェイスポートの説明 (続き)


説明

表 D‐7 : エラーレポートポートの説明


説明

CFGERRACSN 入力 USERCLK コンフィギュレーションエラーアクセス制御サービス (ACS) 違反 (アクティブ Low)。この信号をアサートすると、ACS 違反がレポートされます。

CFGERRAERHEADERLOG[127:0] 入力 USERCLK コンフィギュレーションエラー AERヘッダーログ。この 128 ビットの入力は、エラー信号が送られたときに、ユーザーから AER ヘッダーログのヘッダー情報を受信します。

0 に接続

CFGERRAERHEADERLOGSETN 出力 USERCLK 使用されません。

CFGERRATOMICEGRESSBLOCKEDN 入力 USERCLK2 コンフィギュレーションエラーAtomicOp 送信ブロック (アクティブLow)。ユーザーアプリケーションはAtomic TLP がブロックされたことをレポートするためにこの信号をアサートします。




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CFGERRCORN 入力 USERCLK コンフィギュレーションエラー修正可能エラー (アクティブ Low)。ユーザーアプリケーションは修正可能なエラーをレポートするためにこの信号をアサートします。

CFGERRCPLABORTN 入力 USERCLK コンフィギュレーションエラー完了中止 (アクティブ Low)。ユーザーアプリケーションは完了が中止されたことを報告するためにこの信号をアサートします。この信号はCFGERRCPLRDYN がディアサートされる場合は無視されます。

CFGERRCPLRDYN 出力 USERCLK コンフィギュレーションエラー TLP 完了ヘッダー FIFO 準備完了 (アクティブ Low)。これがアサートされると、 CFGERRTLPCPLHEADER[47:0] からヘッダーをバッファーする内部 FIFO でエントリが受信できます。ディアサートされると、統合ブロックで CFGERRURN および CFGERRCPLABORTN が無視されます。

CFGERRCPLTIMEOUTN 入力 USERCLK コンフィギュレーションエラー完了タイムアウト (アクティブ Low)。ユーザーアプリケーションは完了タイムアウトをレポートするためにこの信号をアサートします。

CFGERRCPLUNEXPECTN 入力 USERCLK コンフィギュレーションエラー : 予期しない完了 (アクティブ Low)。ユーザーアプリケーションは予期しない完了が受信されたことをレポートするためにこの信号をアサートします。

CFGERRECRCN 入力 USERCLK ECRC エラーレポート (アクティブLow)。ユーザーアプリケーションはエンドトゥエンド CRC (ECRC) エラーをレポートするためにこの信号をアサートします。

CFGERRINTERNALCORN 入力 USERCLK2 コンフィギュレーションエラー : 内部エラーの修正 (アクティブ Low)。ユーザーアプリケーションは内部エラーが発生して、修正されたことをレポートするためにこの信号をアサートします。

CFGERRINTERNALUNCORN 入力 USERCLK2 コンフィギュレーションエラー : 修正不可能な内部エラー (アクティブLow)。ユーザーアプリケーションは修正不可能な内部エラーが発生したことをレポートするためにこの信号をアサートします。

表 D‐7 : エラーレポートポートの説明 (続き)


説明




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CFGERRLOCKEDN 入力 USERCLK コンフィギュレーションエラーロック (アクティブ Low)。 CFGERRURNまたは CFGERRCPLABORTN 入力信号に条件を追加するために使用されます。この入力がこの 2 つの信号のいずれかと同時にアサートされる場合、エラーの発生したトランザクションは MRd ではなく MRdLk であることを示します。正しい応答により完了が送信されるようになっている場合は、統合ブロックで Cpl ではなく CplLkが生成されます。

CFGERRMALFORMEDN 入力 USERCLK2 コンフィギュレーションエラー : 不正エラー (アクティブ Low)。ユーザーアプリケーションは不正エラー(Malformed Error) をレポートするためにこの信号をアサートします。

CFGERRMCBLOCKEDN 入力 USERCLK2 コンフィギュレーションエラー : マルチキャストブロック (アクティブLow)。ユーザーアプリケーションはマルチキャスト TLP がブロックされたことをレポートするためにこの信号をアサートします。

CFGERRNORECOVERYN 入力 USERCLK2 復元不可能なコンフィギュレーションエラー (アクティブ Low)。CFGERRPOISONEDN および CFGERRCPLTIMEOUTN 入力に条件を追加するために使用されます。この入力がこれらの入力の 1 つと同時にアサートされる場合、エラーの発生したトランザクションが復元不可能なことを示します。このため、完了タイムアウトの場合は、要求が再試行されないように選択できます。受信したポイズンド TLP に対しては、操作を続行できません。

CFGERRPOISONEDN 入力 USERCLK2 コンフィギュレーションエラー : ポイズンド TLP (アクティブ Low)。ユーザーアプリケーションはポイズンド TLP が受信されたことをレポートするためにこの信号をアサートします。この信号は、DISABLE_RX_POISONED_RESP 属性が 1 の場合にのみ使用できます。

CFGERRPOSTEDN 入力 USERCLK コンフィギュレーションエラーポスト (アクティブ Low)。 CFGERR* 入力信号に条件を追加するために使用されます。この入力がその他の信号の 1つと同時にアサートされる場合、エラーの発生したトランザクションはポストされていることを示します。



説明




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割り込み生成およびステータスポート

表 D-8 は、コンフィギュレーションマネージメントインターフェイス内の割り込み生成およびステータスポートを定義しています。

CFGERRTLPCPLHEADER[47:0] 入力 USERCLK コンフィギュレーションエラー TLP完了ヘッダー )。この 48 ビットの入力は、エラー信号が送られたときに、ユーザーからヘッダー情報を受信します。この情報は統合ブロックが正しい完了を出力できるようにするために必要です。この情報は、受信エラー TLP から抽出され、次のようなリスト形式で表示されるはずです。

[47:41] Lower Address [40:29] Byte Count [28:26] TC [25:24] Attr [23:8] Requester ID [7:0] Tag

CFGERRURN 入力 USERCLK コンフィギュレーションエラー : サポートされていない要求 (アクティブ Low)。ユーザーアプリケーションはサポートされていない要求 (UR) が受信されたことをレポートするためにこの信号をアサートします。この信号は CFGERRCPLRDYN がディアサートされる場合は無視されます。



説明




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表 D‐8 :割り込み生成およびステータスポートの説明


説明

CFGINTERRUPTASSERTN 入力 USERCLK コンフィギュレーションレガシー割り込みアサート /ディアサートの選択。 CFGINTERRUPTN がアサートされる場合、古い割り込みに対しアサート /ディアサートを選択します。 MSI割り込みには使用されません。メッセージタイプの値 : • 0b : アサート • 1b : ディアサート

CFGINTERRUPTDI[7:0] 入力 USERCLK コンフィギュレーション割り込みデータ入力。 MSI (Message Signaling Interrupts) の場合、マルチベクターがイネーブルになっていれば、 MSI ベクター番号を示すため、エンドポイントが駆動する必要のあるメッセージデータ部分を提供します。CFGINTERRUPTMMENABLE[2:0] で示される値は、エンドポイントが提供するメッセージデータの下位ビットを決定します。 CFGINTERRUPTDI[7:0] の残りの上位ビットは使用されません。シングルベクター割り込みの場合、CFGINTERRUPTDI[7:0] は使用されません。レガシー割り込みメッセージ (ASSERTINTX、 DEASSERTINTX) の場合は、どのメッセージタイプが送信されたかを示します。値は次のようになります。• 00h : INTA • 01h : INTB • 02h : INTC • 03h : INTD

CFGINTERRUPTDO[7:0] 出力 USERCLK コンフィギュレーション割り込みデータ出力。エンドポイントの MSI機能構造のメッセージデータフィールドの下位 8 ビットの値です。CFGINTERRUPTMMENABLE[2:0] と共に CFGINTERRUPTDI[7:0] を駆動するために使用されます。

CFGINTERRUPTMMENABLE[2:0] 出力 USERCLK コンフィギュレーション割り込み複数メッセージのイネーブル。000b から 101b までのマルチメッセージイネーブルフィールドの値が含まれます。000b 値は、シングルベクターのMSI がイネーブルになっていることを示します。その他の値は、マルチベクターの MSI に使用可能なビット数を示します。




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ルートポート専用ポート

表 D-9 は、コンフィギュレーションマネージメントインターフェイス内のルートポート専用ポートを定義しています。

CFGINTERRUPTMSIENABLE 出力 USERCLK コンフィギュレーション割り込みMSI イネーブル。 • [0] : レガシ (INTx) 割り込みのみ

が送信可能• [1] : MSI (Message Signaling

Interrupt) メッセージがイネーブル

CFGINTERRUPTMSIXENABLE 出力 USERCLK コンフィギュレーション割り込みMSIX イネーブル。これがアサートされると、 MSI-X (Message SignalingInterrupt) メッセージがイネーブルになっていることを示します。

CFGINTERRUPTMSIXFM 出力 USERCLK コンフィギュレーション割り込みMSIX ファンクションマスク。MSI-Xメッセージ制御フィールドのファンクションマスクビットのステートを示します。

CFGINTERRUPTN 入力 USERCLK コンフィギュレーション割り込み要求 (アクティブ Low)。アサートされると、選択した割り込みメッセージタイプが統合ブロックにより送信されます。この信号は CFGINTERRUPTRDYN がアサートされるまでアサートしておく必要があります。

CFGINTERRUPTRDYN 出力 USERCLK コンフィギュレーション割り込み準備完了 (アクティブ Low)。割り込み許可信号です。 CFGINTERRUPTRDYNおよび CFGINTERRUPTN が同時にアサートされると、統合ブロックが要求された割り込みメッセージを正しく送信したことを示します。

CFGINTERRUPTSTATN 入力 USERCLK2 コンフィギュレーション割り込みステータス。 INTERRUPT_STAT_AUTO属性が 0 に設定される場合 : • アサートされると、ステータスレ

ジスタの割り込みステータスビット (ビット 3) が設定されます。

• ディアサートされると、ステータスレジスタの割り込みステータスビット (ビット 3) の設定が解除されます。

表 D‐8 :割り込み生成およびステータスポートの説明 (続き)


説明




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受信メッセージの TLP ステータスポート

表 D-10 は、コンフィギュレーションマネージメントインターフェイス内の受信メッセージの TLP ステータスポートを定義しています。

表 D‐9 :ルートポート専用ポートの説明


ン説明

CFGDSBUSNUMBER[7:0] 入力 USERCLK コンフィギュレーションダウンストリームバス番号。この 8 ビット入力は、ルートポートの要求者 ID (RID)のバス番号部分を提供します。この部分は UR 完了およびパワーマネージメントメッセージなどの統合ブロック内で生成される TLP で使用されます。 TRN インターフェイスにあるTLP には影響しません。

エンドポイントの場合は、0 に設定します。

CFGDSDEVICENUMBER[4:0] 入力 USERCLK コンフィギュレーションダウンストリームデバイス番号。この 5 ビット入力は、ルートポートの要求者 ID(RID) のデバイス番号部分を提供します。この部分は UR 完了およびパワーマネージメントメッセージなどの統合ブロック内で生成される TLPで使用されます。 TRN インターフェイスにある TLP には影響しません。


CFGDSFUNCTIONNUMBER[2:0] 入力 USERCLK コンフィギュレーションダウンストリームファンクション番号。この 3ビット入力は、ルートポートの要求者 ID (RID) のファンクション番号部分を提供します。これは UR 完了およびパワーマネージメントメッセージなどの統合ブロック内で生成されるTLP で使用されます。 TRN インターフェイスにある TLP には影響しません。


CFGPORTNUMBER[7:0] 入力 USERCLK コンフィギュレーションルートポート番号。この 8 ビット入力は、リンク機能レジスタのポート番号フィールドを提供します。





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表 D‐10 :受信メッセージの TLP ステータスポートの説明


説明

CFGMSGDATA[15:0] 出力 USERCLK メッセージ要求者 ID/セットスロットデータ /バス、ファンクション番号。エンドポイント : • CFGMSGRECEIVED = 0 の場合、エン

ドポイントの取り込まれたバス /デバイス /ファンクション数が含まれます。

• CFGMSGRECEIVED = 1 & CFGMSGRECEIVEDSETSLOTPOWERLIMIT = 1 の場合、電源値およびスケールフィールドが含まれます。

• CFGMSGRECEIVED = 1 & CFGMSGRECEIVEDSETSLOTPOWERLIMIT = 0 の場合、メッセージの要求者 ID が含まれます。

ルートポート : • CFGMSGRECEIVED* 信号が出力され

る場合、メッセージの要求者 ID が含まれます。

• それ以外の場合は未定義となります。

CFGMSGRECEIVED 出力 USERCLK デコード可能なメッセージの受信。メッセージがリンクで受信された場合にのみアサートされます。アップストリームに伝送されるメッセージがルートポートにより内部で生成される場合は (適切な CFGMSGRECEIVEDERR* がアサートされていても ) アサートされません。

CFGMSGRECEIVEDASSERTINTA 出力 USERCLK これは、 INTA のアサートメッセージがリンクで受信されるたびに 1 回出力します。メッセージの要求者 ID は cfg_msg_data に表示されます。エンドポイントには使用されません。

CFGMSGRECEIVEDASSERTINTB 出力 USERCLK これは、 INTB のアサートメッセージがリンクで受信されるたびに 1 回出力します。メッセージの要求者 ID は cfg_msg_data に表示されます。エンドポイントには使用されません。

CFGMSGRECEIVEDASSERTINTC 出力 USERCLK これは、 INTC のアサートメッセージがリンクで受信されるたびに 1 回出力します。メッセージの要求者 ID は cfg_msg_data に表示されます。エンドポイントには使用されません。

CFGMSGRECEIVEDASSERTINTD 出力 USERCLK これは、 INTＤのアサートメッセージがリンクで受信されるたびに 1 回出力します。メッセージの要求者 ID は cfg_msg_data に表示されます。エンドポイントには使用されません。




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CFGMSGRECEIVEDDEASSERTINTA 出力 USERCLK これは、 INTA のディアサートメッセージがリンクで受信されるたびに 1 回出力します。メッセージの要求者 ID はcfg_msg_data に表示されます。エンドポイントには使用されません。

CFGMSGRECEIVEDDEASSERTINTB 出力 USERCLK これは、 INTB のディアサートメッセージがリンクで受信されるたびに 1 回出力します。メッセージの要求者 ID はcfg_msg_data に表示されます。エンドポイントには使用されません。

CFGMSGRECEIVEDDEASSERTINTC 出力 USERCLK これは、 INTC のディアサートメッセージがリンクで受信されるたびに 1 回出力します。メッセージの要求者 ID はcfg_msg_data に表示されます。エンドポイントには使用されません。

CFGMSGRECEIVEDDEASSERTINTD 出力 USERCLK これは、 INTD のディアサートメッセージがリンクで受信されるたびに 1 回出力します。メッセージの要求者 ID はcfg_msg_data に表示されます。エンドポイントには使用されません。

CFGMSGRECEIVEDERRCOR 出力 USERCLK 修正可能エラーメッセージがリンクで受信、またはルートポートで内部生成されるたびに (アップストリームに向けてバックエンドロジックがメッセージを生成する目的で)、 1 回出力します。メッセージの要求者 ID は cfg_msg_data に表示されます。エンドポイントには使用されません。

CFGMSGRECEIVEDERRFATAL 出力 USERCLK 致命的エラーメッセージがリンクで受信、またはダウンストリームコアで内部生成されるたびに (アップストリームに向けてバックエンドロジックがメッセージを生成する目的で)、 1 回出力します。メッセージの要求者 ID はcfg_msg_data に表示されます。

エンドポイントには使用されません。

CFGMSGRECEIVEDERRNONFATAL 出力 USERCLK 非致命的エラーメッセージがリンクで受信、またはダウンストリームコアで内部生成されるたびに (アップストリームに向けてバックエンドロジックがメッセージを生成する目的で)、 1 回出力します。メッセージの要求者 ID はcfg_msg_data に表示されます。


CFGMSGRECEIVEDPMASNAK 出力 USERCLK パワーマネージメントアクティブステート NAK メッセージの受信。 PM ASNAK メッセージをリンクで受信するたびに 1 回出力します。メッセージの要求者 ID は CFGMSGDATA に表示されます。

表 D‐10 :受信メッセージの TLP ステータスポートの説明 (続き)


説明




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パワーマネージメントポート

表 D-11 は、コンフィギュレーションマネージメントインターフェイス内のパワーマネージメントポートを定義しています。

CFGMSGRECEIVEDPMETO 出力 USERCLK PM Turn Off メッセージの受信。 PM TurnOff メッセージをリンクで受信するたびに 1 回出力します。メッセージの要求者ID は CFGMSGDATA に表示されます。

CFGMSGRECEIVEDPMETOACK 出力 USERCLK PM Turn Off Ack メッセージをリンクで受信するたびに 1 回出力します。メッセージの要求者 ID は cfg_msg_data に表示されます。


CFGMSGRECEIVEDPMPME 出力 USERCLK パワーマネージメントイベントメッセージをリンクで受信するたびに 1 回出力します。メッセージの要求者 ID はcfg_msg_data に表示されます。


CFGMSGRECEIVEDSETSLOTPOWERLIMIT 出力 USERCLK セットスロット電源制限メッセージの受信。セットスロット電源制限メッセージをリンクで受信するたびに 1 回出力します。メッセージのデータ (値、スケール) は CFGMSGDATA に表示されます。

CFGMSGRECEIVEDUNLOCK 出力 USERCLK ロック解除メッセージの受信。ロック解除メッセージがリンクで受信されるたびに 1 回出力します。メッセージの要求者 ID は CFGMSGDATA に表示されます。

表 D‐10 :受信メッセージの TLP ステータスポートの説明 (続き)


説明

表 D‐11 :パワーマネージメントポートの説明


説明

CFGPMCSRPMEEN 出力 USERCLK2 PMCSR PME_En。PMCSR レジスタのPME_En ビット (ビット 08) を設定します。

CFGPMCSRPMESTATUS 出力 USERCLK2 PMCSR PME_Status。 PMCSR レジスタの PME_Status ビット (ビット 15)を設定します。




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CFGPMCSRPOWERSTATE 出力 USERCLK2 PMCSR PowerState[1:0]。この 2 ビット出力は、ポートファンクションの現在のパワーステートを決定します。この出力のエンコードは次のとおりです。• 00b : D0• 01b : D1• 10b : D2• 11b : D3hot

この出力は PMCSR レジスタのパワーステートビット [01:00] に該当します。

CFGPMFORCESTATE 入力 USERCLK2 PM ステートの強制。CFGPMFORCEENN と併用されると、PMSM (Power Management State Machine) は目的のステートに留まるか、そのステートに移行しようとします。このバスの次の値を駆動して、ステートを示します。

• 00b : L0 に移行または L0 を維持 (または、イネーブルの場合は L0s/ASPM L1)

• 01b : PPM L1 に移行または PPM L1 を維持

• 10b : ASPM L0s に移行または ASPM L0s を維持 (ASPM または L0 の場合にのみサンプリング)

• 11b : ASPM L1 に移行または ASPM L1 を維持 (ASPM または L0 の場合にのみサンプリング)

CFGPMFORCESTATEENN 入力 USERCLK2 PM ステート遷移イネーブルの強制 (アクティブ Low)。これを CFGPMFORCESTATE と併用すると、PM SM は目的のステートに留まるか、そのステートに移行しようとします。コアが目的のステートに移行しようする場合、CFGPCIELINKSTATE でこのコアがそのステートに移行していることが示されるまで、この入力をアサートしたままにしておく必要があります。

CFGPMHALTASPML0SN 入力 USERCLK2 ASPM L0s の停止 (アクティブ Low)。これがアサートされると、コアがASPM L0s ステートにならないようになります。この入力がアサートされたときにコアが既に L0s ステートにある場合は、L0 ステートに戻ります。CFGPMFORCESTATE によりコアがL0s ステートに遷移ずべきであることが示されると、この信号は上書きされます。

表 D‐11 :パワーマネージメントポートの説明 (続き)


説明




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CFGPMHALTASPML1N 入力 USERCLK2 ASPM L1 の停止 (アクティブ Low)。• エンドポイント

これがアサートされると、エンドポイントコアが ASPM L1 ステートにならないようになります。この入力がアサートされたときにコアが既に ASPM L1 ステートにある場合は、L0 ステートに戻ります。CFGPMFORCESTATE によりコアが ASPM L1 ステートになるべきであることが示されると、この信号は上書きされます。

• ルートポート

これがアサートされると、リンクパートナーが ASPM L1 ステートになるように要求されている場合、ルートポートコアは ASPM L1要求に対して否定応答 (NAK) を戻します。 (1)

CFGPMRCVASREQL1N 出力 USERCLK 使用されません。

CFGPMRCVENTERL1N 出力 USERCLK 使用されません。

CFGPMRCVENTERL23N 出力 USERCLK PM_Enter_L23 DLLP を受信するたびに出力されます。PM_Enter_L23 DLLPは、 PME_Turn_Off メッセージの送信後、ルートポートで受信されます。ルートポートは自動的に応答するため、ユーザー側のアクションは不要です。


CFGPMRCVREQACKN 出力 USERCLK PMREQUESTACK DLLP の受信 (アクティブ Low)。これがアサートされると、PMENTERL1、a PMENTERL23、または PM AS Req L1 の送信後にPMREQUESTACK DLLP がエンドポイントで受信されたことを示します。統合ブロックは自動的に応答するため、ユーザー側のアクションは不要です。

CFGPMSENDPMETON 入力 USERCLK このアクティブ Low 入力をアサートすると、ルートポートから Turn Off メッセージが送信されます。リンクが Turn Off Ack で応答すると、CFGMSGRECEIVEDPMETOACK でレポートされ、 L3 Ready への終遷移が cfg_pcie_link_state でレポートされます。

エンドポイントの場合は、 1 に設定します。



説明




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受信コンフィギュレーションの TLP ステータスポート

表 D-12 は、コンフィギュレーションマネージメントインターフェイス内の受信コンフィギュレーションの TLP ステータスポートを定義しています。

CFGPMTURNOFFOKN 入力 USERCLK コンフィギュレーションターンオフ OK、 PPM L3 (アクティブ Low)。ユーザーアプリケーションでこの信号がアサートされると、エンドポイントに電源を切っても安全であることが通知されます。CFGMSGRECEIVEDPMETO が出力しているサイクル中またはその後に、この入力はサンプリングされます。

CFGPMWAKEN 入力 USERCLK PMPME メッセージの送信 (アクティブ Low)。これが 1 クロックサイクル間アサートされると、統合ブロックによりアップストリームのリンクパートナにパワーマネージメントウェイクイベント (PMPME) メッセージTLP が送信されます。




説明

表 D‐12 :受信コンフィギュレーションの TLP ステータスポートの説明 (コンフィギュレーションマネージメントインターフェイス)


説明

CFGTRANSACTION 出力 USERCLK コンフィギュレーショントランザクションの受信。有効なコンフィギュレーション読み出しまたは書き込みが 0 から 7Fh (DWORD# 0 ～ 127) の範囲で受信されることを示します。

CFGTRANSACTIONADDR[6:0] 出力 USERCLK コンフィギュレーショントランザクションアドレス。この 7 ビット出力には、アドレス指定された DWORDオフセットが含まれます (0 - 7Fh)。CFGTRANSACTION が出力される場合にのみ有効になります。

CFGTRANSACTIONTYPE 出力 USERCLK コンフィギュレーショントランザクションタイプ。 CFGTRANSACTIONが出力されるときコンフィギュレーショントランザクションのタイプを示します。

• [0] : 読み出し

• [1] : 書き込み




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コンフィギュレーション専用レジスタポート

表 D-13 は、コンフィギュレーションマネージメントインターフェイス内のコンフィギュレーション専用レジスタポートを定義しています。これらのポートは、PCI Express コンフィギュレーション空間内のよく使用されるレジスタの内容を直接反映します。

表 D‐13 : コンフィギュレーション専用レジスタポート


説明

CFGAERROOTERRFATALRERRRECEIVED 出力 USERCLK2 コンフィギュレーション AER、致命的エラーメッセージの受信。ERR_FATAL メッセージが受信されたことを示します。

CFGAERROOTERRFATALERRREPORTINGEN 出力 USERCLK2 コンフィギュレーション AER、致命的エラーレポートイネーブル。このレジスタビットはユーザーロジックをイネーブルにして、レポートされた致命的エラーに対して割り込みを生成します。

CFGAERROOTERRNONFATALRERRRECEIVED 出力 USERCLK2 コンフィギュレーション AER、非致命的エラーメッセージの受信。AER_Root_Error_Status[5].このレジスタビットは ERR_NFE メッセージが受信されたことを示します。

CFGAERROOTERRNONFATALERRREPORTINGEN 出力 USERCLK2 コンフィギュレーション AER、非致命的エラーレポートイネーブル。このレジスタビットはユーザーロジックをイネーブルにして、レポートされた非致命的エラーに対して割り込みを生成します。

CFGAERINTERRUPTMSGNUM[4:0] 入力 USERCLK2 コンフィギュレーション AER、割り込みメッセージ番号。 AER Root Error Status Register[31:27] (割り込みメッセージ番号) の値を駆動します。

CFGBRIDGESERREN 出力 USERCLK2 コンフィギュレーションブリッジ制御、 SERR イネーブル。 Bridge Ctrl[1]。これがアサートされている場合、修正可能なエラー、非致命的エラーおよび致命的エラーの転送がイネーブルになります。




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CFGCOMMANDBUSMASTERENABLE 出力 USERCLK コンフィギュレーションコマンド、バスマスターイネーブル、Command[2]。この設定に基づいた統合ブロックのアクションはありません。ユーザーロジックのアクションが必要です。エンドポイント :

これがアサートされると、ユーザーロジックがメモリまたは I/O要求 (MSI/X 割り込みを含む) を出力します。アサートされない場合は出力されません。

ルートポート : これがアサートされると、受信したメモリまたは I/O 要求がアップストリームに転送できます。アサートされない場合は、これらの要求を UR として処理する必要があります。ノンポステッド要求の場合、 UR 完了ステータスの完了が返される必要があります。

CFGCOMMANDINTERRUPTDISABLE 出力 USERCLK コンフィギュレーションコマンド、割り込みディスエーブル、Command[10]。これがアサートされると、統合ブロックは INTx 割り込みをアサートできなくなります。

CFGCOMMANDIOENABLE 出力 USERCLK コンフィギュレーションコマンド、I/O 空間イネーブル、 Command[0]。 • エンドポイント : [0] : 統合ブロックは、UR のあるこれらのアクセスと応答をフィルターします。

[1] : デバイスが I/O 空間のアクセスを受信できます。

• ルートポート : [0] : ユーザーロジックで TPLPダウンストリームが生成されません。

[1] : この設定に基づいた統合ブロック側のアクションはありません。

表 D‐13 : コンフィギュレーション専用レジスタポート (続き)


説明




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CFGCOMMANDMEMENABLE 出力 USERCLK コンフィギュレーションコマンド、メモリ空間イネーブル、Command[1]。 • エンドポイント : [0] : 統合ブロックは、UR のあるこれらのアクセスと応答をフィルターします。 [1] : デバイスがメモリ空間のアクセスを受信できます。

• ルートポート : [0] : ユーザーロジックで TLP ダウンストリームが生成されません。

[1] : この設定に基づいた統合ブロック側のアクションはありません。

CFGCOMMANDSERREN 出力 USERCLK コンフィギュレーションコマンド、SERR イネーブル (アクティブLow)、 Command[8]。これがアサートされると、非致命的および致命的エラーのレポートがイネーブルになります。イネーブルになっている場合、このビットまたはデバイス制御レジスタの PCIExpress のビットを介して、エラーが報告されます。また、ルートポートアプリケーションの場合、このビットにより、セカンダリインターフェイスから転送されたERRNONFATAL および ERRFATALエラーメッセージのプライマリインターフェイスによる送信が制御されます。

CFGDEVCONTROL2ARIFORWARDEN 出力 USERCLK2 コンフィギュレーションデバイス制御 2、 ARI 転送イネーブル。このレジスタビットが設定されると、タイプ 1 のコンフィギュレーション要求がタイプ 0 のコンフィギュレーション要求に変わる際に、ダウンストリームポートは従来のデバイス番号フィールドを 0 にする機能をディスエーブルにします。これにより、ポートのすぐ下の ARI デバイスの拡張機能にアクセスできるようになります。このビットのデフォルトは 0b です。 ARI 転送サポートビットが 0b の場合、これは 0b に固定できます。



説明




PG054 2013 年 12 月 18 日


CFGDEVCONTROL2ATOMICEGRESSBLOCK 出力 USERCLK2 コンフィギュレーションデバイス制御 2、アトミック送信ブロック。このレジスタビットが設定されると、この送信ポートから出力されるAtomicOp 要求がブロックされます。このビットのデフォルト値は 0b です。

CFGDEVCONTROL2ATOMICREQUESTEREN 出力 USERCLK2 コンフィギュレーションデバイス制御 2、アトミック要求者イネーブル。このビットと、コマンドレジスタのバスマスターイネーブルビットの両方を設定すると、AtomicOp 要求のみを開始できます。エンドポイントまたはルートポートがAtomicOp 要求を開始できる場合は、このビットを RW にする必要があります。それ以外の場合は 0b に固定できます。このビットは、機能ビットとしては使用できないので、AtomicOp 要求機能がエンドポイントまたはルートポートでサポートされない場合でも RW にできます。このビットのデフォルト値は 0b です。

CFGDEVCONTROL2CPLTIMEOUTDIS 出力 USERCLK コンフィギュレーションデバイス制御 2、完了タイムアウトディスエーブル、 DEVICECTRL2[4]。これがアサートされる場合、ユーザーは完了タイムアウトカウンターをディスエーブルにする必要があります。

CFGDEVCONTROL2CPLTIMEOUTVAL[3:0] 出力 USERCLK コンフィギュレーションデバイス制御 2、完了タイムアウト値、DEVICECTRL2[3:0]。この 4 ビット出力は、ユーザーロジックが要求の保留完了を完了タイムアウトと見なすまでの時間です。この設定に基づいた統合ブロック側のアクションはありません。

• 0000b : 50µs ～ 50ms (デフォルト )• 0001b : 50µs ～ 100µs• 0010b : 1ms ～ 10ms• 0101b : 16ms ～ 55ms• 0110b : 65ms ～ 210ms• 1001b : 260ms ～ 900ms• 1010b : 1s ～ 3.5s• 1101b : 4s ～ 13s• 1110b : 17s ～ 64s



説明




PG054 2013 年 12 月 18 日


CFGDEVCONTROL2IDOCPLEN 出力 USERCLK2 コンフィギュレーションデバイス制御 2、 IDO 完了イネーブル。このレジスタビットが設定されると、ファンクションで ID ベースの順序(IDO) ビットを設定できるようになります。要求に IDO 属性が設定されたことがない場合、このビットは 0bに固定できます。このビットのデフォルト値は 0b です。

CFGDEVCONTROL2IDOREQEN 出力 USERCLK2 コンフィギュレーションデバイス制御 2、 IDO 要求イネーブル。このレジスタビットが設定されると、要求の IDO ビットが開始されるように設定されます。要求内で IDO 属性が設定されたことがない場合、このビットは 0b に固定できます。このビットのデフォルト値は 0b です。

CFGDEVCONTROL2LTREN 出力 USERCLK2 コンフィギュレーションデバイス制御 2、LTR メカニズムイネーブル。このレジスタビットが設定されると、 IDO ビットが設定できます。要求内で IDO 属性が設定されたことがない場合、このビットは 0b に固定できます。このビットのデフォルト値は 0b です。

CFGDEVCONTROL2TLPPREFIXBLOCK 出力 USERCLK2 コンフィギュレーションデバイス制御 2、エンドトゥエンド TLP プリフィックスブロック。配線ファンクションでエンドトゥエンドのTLP プリフィックスを含む TLP を転送するかどうかが制御されます。値は次のとおりです。

• 0b : 転送はイネーブルになり、エンドトゥエンドの TLP プリフィックスを含む TLP が送信できます。

• 1b : 転送はブロックされるので、エンドトゥエンドの TLP プリフィックスを含む TLP は送信できません。

ブロックされた TLP は、 TLP プリフィックスブロックエラーとしてレポートされます。このビットのデフォルト値は 0b です。

CFGDEVCONTROLAUXPOWEREN 出力 USERCLK 使用されません。



説明




PG054 2013 年 12 月 18 日


CFGDEVCONTROLCORRERRREPORTINGEN 出力 USERCLK コンフィギュレーションデバイス制御、修正可能なエラーレポートイネーブル、DEVICECTRL[0]。ほかのビットと共に使用され、 ERRCORメッセージの送信を制御します。ルートポートの場合、修正可能エラーの報告はルート内部で行われ、外部エラーメッセージは生成されません。

CFGDEVCONTROLENABLERO 出力 USERCLK コンフィギュレーションデバイス制御、緩和順序のイネーブル、DEVICECTRL[4]。これがアサートされると、ユーザーロジックは、厳しい書き込み順序を必要としないトランザクションの属性フィールドで緩和順序ビットを設定できます。

CFGDEVCONTROLEXTTAGEN 出力 USERCLK コンフィギュレーションデバイス制御、タグフィールドイネーブル、DEVICECTRL[8]。これがアサートされると、ユーザーロジックが 8 ビットのタグフィールドを要求者として使用できます。ディアサートされると、ユーザーロジックは 5 ビットのタグフィールドに制限されます。要求 TLP を出力する場合または完了を受信する場合のどちらにおいても、統合ブロックは使用されるタグビット数を指定しません。

CFGDEVCONTROLFATALERRREPORTINGEN 出力 USERCLK コンフィギュレーションデバイス制御、致命的エラーレポートイネーブル、DEVICECTRL[2]。ほかのビットと一緒に使用して、 ERRFATALメッセージの送信を制御します。ルートポートの場合、修正可能エラーのレポートはルート内部で行われ、外部 ERRFATAL メッセージは生成されません。



説明




PG054 2013 年 12 月 18 日


CFGDEVCONTROLMAXPAYLOAD[2:0] 出力 USERCLK コンフィギュレーションデバイス制御、 MAXPAYLOADSIZE、DEVICECTRL[7:5]。このフィールドは大 TLP ペイロードサイズを設定します。レシーバーとして、ユーザーロジックは設定値と同じサイズの TLP を処理する必要があります。トランスミッターとしては、ユーザーロジックは設定値を超える TLP は生成しません。 • 000b : 128 バイトの大ペイロー

ドサイズ • 001b : 256 バイトの大ペイロー

ドサイズ • 010b : 512 バイトの大ペイロー

ドサイズ • 011b : 1024 バイトの大ペイ

ロードサイズ

CFGDEVCONTROLMAXREADREQ[2:0] 出力 USERCLK コンフィギュレーションデバイス制御、 MAXREADREQUESTSIZE、DEVICECTRL[14:12]。このフィールドは、要求者としてのユーザーロジックの大読み出し要求サイズを設定します。ユーザーロジックは、この設定値を超えるサイズの読み出し要求を生成できません。 • 000b : 128 バイトの読み出し要求

サイズ • 001b : 256 バイトの読み出し要求

サイズ • 010b : 512 バイトの読み出し要求

サイズ • 011b : 1024 バイトの読み出し要

求サイズ • 100b : 2048 バイトの読み出し要

求サイズ

• 101b : 4096 バイトの読み出し要求サイズ

CFGDEVCONTROLNONFATALREPORTINGEN 出力 USERCLK コンフィギュレーションデバイス制御、非致命的エラーレポートイネーブル、DEVICECTRL[1]。ほかのビットと使用して ERRNONFATALメッセージの送信を制御します。ルートポートの場合、修正可能エラーの報告はルート内部で行われ、外部 ERRNONFATAL メッセージは生成されません。



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PG054 2013 年 12 月 18 日


CFGDEVCONTROLNOSNOOPEN 出力 USERCLK コンフィギュレーションデバイス制御、 No Snoop イネーブル、DEVICECTRL[11]。これがアサートされる場合、ユーザーロジックで、ハードウェアのキャッシュコヒーレンスを必要としない TLP の No Snoop ビットを設定できます。

CFGDEVCONTROLPHANTOMEN 出力 USERCLK コンフィギュレーションデバイス制御、ファントムファンクションイネーブル、DEVICECTRL[9]。これがアサートされると、ユーザーロジックが未使用のファンクションをファントムファンクションとして使用し、トランザクション識別子の数を増やすことができます。ディアサートされると、ユーザーロジックがファントムファンクションを使用することはできません。

CFGDEVCONTROLURERRREPORTINGEN 出力 USERCLK コンフィギュレーションデバイス制御、 UR レポートイネーブル、DEVICECTRL[3]。ほかのビットと併用し、エラーメッセージを送信することでサポートされていない要求(UR) を制御します。

CFGDEVSTATUSCORRERRDETECTED 出力 USERCLK コンフィギュレーションデバイスステータス、修正可能なエラー検出、DEVICESTATUS[0]。修正可能エラーが検出されたことを示します。デバイス制御レジスタでエラーレポートが有効になっているかどうかにかかわらず、このレジスタにエラーが記録されます。

CFGDEVSTATUSFATALERRDETECTED 出力 USERCLK コンフィギュレーションデバイスステータス、致命的エラー検出、DEVICESTATUS[2]。致命的エラーが検出されたことを示します。デバイス制御レジスタでエラーレポートが有効になっているかどうかにかかわらず、このレジスタにエラーが記録されます。

CFGDEVSTATUSNONFATALERRDETECTED 出力 USERCLK コンフィギュレーションデバイスステータス、非致命的エラー検出、DEVICESTATUS[1]。非致命的エラーが検出されたことを示します。デバイス制御レジスタでエラーレポートが有効になっているかどうかにかかわらず、このレジスタにエラーが記録されます。



説明




PG054 2013 年 12 月 18 日


CFGDEVSTATUSURDETECTED 出力 USERCLK コンフィギュレーションデバイスステータス、サポートされない要求検出、 DEVICESTATUS[3]。統合ブロックが UR を受信したことを示します。デバイス制御レジスタでエラーレポートが有効になっているかどうかにかかわらず、このレジスタにエラーが記録されます。

CFGLINKCONTROLASPMCONTROL[1:0] 出力 USERCLK コンフィギュレーションリンク制御、ASPM 制御、LINKCTRL[1:0]。この 2 ビット出力は、サポートされるASPM レベルを示します。 • 00b : ディスエーブル

• 01b : L0s エントリのイネーブル

• 10b : 未使用

• 11b : 未使用

CFGLINKCONTROLAUTOBANDWIDTHINTEN 出力 USERCLK コンフィギュレーションリンク制御、リンク自律バンド幅割り込みイネーブル、 LINKCTRL[11]。これがアクティブ Low にアサートされると、割り込みが生成され、リンク自律バンド幅ステータスビットが設定されていることを示します。この設定に基づいたコア側のアクションはありませんが、ユーザーロジックが割り込みを作成する必要があります。


CFGLINKCONTROLBANDWIDTHINTEN 出力 USERCLK コンフィギュレーションリンク制御、リンクバンド幅管理割り込みイネーブル、 LINKCTRL[10]。これがアクティブ Low にアサートされると、割り込みが生成され、リンクバンド幅管理ステータスビットが設定されていることを示します。この設定に基づいたコア側のアクションはありませんが、ユーザーロジックが割り込みを作成する必要があります。




説明




PG054 2013 年 12 月 18 日


CFGLINKCONTROLCLOCKPMEN 出力 USERCLK コンフィギュレーションリンク制御、クロック電力管理のイネーブル、LINKCTRL[8]。 CLKREQ# メカニズムをサポートするエンドポイントの場合 : • 0b : クロック電力管理をディス

エーブル

• 1b : デバイスで CLKREQ# の使用を許可

統合ブロックではこのビットの設定に基づいたアクションはありません。このファンクションは外部ロジックにインプリメントされる必要があります。

CFGLINKCONTROLCOMMONCLOCK 出力 USERCLK コンフィギュレーションリンク制御、共通クロックコンフィギュレーション、 LINKCTRL[6]。これがアサートされると、このコンポーネントおよびこのリンクの向こう端にあるコンポーネントが分配された共通基準クロックで動作していることを示します。ディアサートされと、非同期の基準クロックで動作していることを示します。

CFGLINKCONTROLEXTENDEDSYNC 出力 USERCLK コンフィギュレーションリンク制御、拡張同期、 LINKCTRL[7]。これがアサートされると、 L0s ステートが終了されてリカバリステートになったときに、追加で順序セットが送信されます。

CFGLINKCONTROLHWAUTOWIDTHDIS 出力 USERCLK コンフィギュレーションリンク制御、ハードウェア自律幅ディスエーブル、 LINKCTRL[9]。これがアサートされると、統合ブロックは、リンク幅を削減することで信頼性の高くないリンク操作を修正しようとする場合を除き、リンク幅を変更できなくなります。

CFGLINKCONTROLLINKDISABLE 出力 USERCLK コンフィギュレーションリンク制御、リンクディスエーブル、LINKCTRL[4]。これがアサートされると、リンクがディスエーブルになり、 LTSSM が Disabled ステートになります。


CFGLINKCONTROLRCB 出力 USERCLK コンフィギュレーションリンク制御、 RCB、 LINKCTRL[3]。読み出し完了バウンダリ値を示します。• [0] : 64B• [1] : 128B



説明




PG054 2013 年 12 月 18 日


CFGLINKCONTROLRETRAINLINK 出力 USERCLK コンフィギュレーションリンク制御、リンクリトレインビット LINKCTRL[5]。 1b をルートポートのタイプ 1 コンフィギュレーション空間へ向かうこのビットに書き込むと、物理層の LTSSM をリカバリステートにすることでリンクのリトレインが開始します。このビットのコンフィギュレーション読み出しは常に 0 ですが、この信号は 1 が書き込まれると 1 サイクル間出力します。


CFGLINKSTATUSAUTOBANDWIDTHSTATUS 出力 USERCLK コンフィギュレーションリンクステータス、リンク自律バンド幅ステータス、 LINKSTATUS[15]。信頼性の高くないリンク操作を修正するために、ポートが DL_Down ステータスにならずに、リンク速度または幅がコアにより自動的に変更されたことを示します。速度または幅の変更がダウンストリームコンポーネントによって行われ、それが自律変更であった場合、それを物理層で報告するかどうかをこのビットで設定します。


CFGLINKSTATUSBANDWIDTHSTATUS 出力 USERCLK コンフィギュレーションリンクステータス、リンクバンド幅管理ステータス、 LINKSTATUS[14]。ポートが DL_Down ステータスにならずに次のいずれかが発生したことを示します。

• 1b がリンクリトレインビットに書き込まれた後にリンクリトレインが完了。注記 : このビットは、リンクがほかの理由でリトレインプロセスにあるときも含め、リトレインリンクビットに 1b が書き込まれた後に設定されます。

• LTSSM タイムアウトまたは高位プロセスにより、信頼性の高くないリンク操作を修正しようとし、ハードウェアがリンクスピードまたは幅を変更。速度または幅の変更がダウンストリームコンポーネントによって行われ、それが自律変更でなかった場合、それを物理層で報告するかどうかをこのビットで設定します。




説明




PG054 2013 年 12 月 18 日


CFGLINKSTATUSCURRENTSPEED[1:0] 出力 USERCLK コンフィギュレーションリンクステータス、現在のリンクスピード、LINKSTATUS[1:0]。 PCI Express リンクの交渉されたリンクスピードを示します。

• 01b : 2.5GB/s PCI Express リンク • 10b : 5.0GB/s PCI Express リンク

CFGLINKSTATUSDLLACTIVE 出力 USERCLK 使用されません。

CFGLINKSTATUSLINKTRAINING 出力 USERCLK 使用されません。

CFGLINKSTATUSNEGOTIATEDWIDTH[3:0] 出力 USERCLK コンフィギュレーションリンクステータス、交渉されたリンク幅、LINKSTATUS[7:4]。 PCI Express リンクの交渉された幅 ( 大 x8 までのみを表示) を示します。 • 0001b : x1 • 0010b : x2 • 0100b : x4 • 1000b : x8

CFGROOTCONTROLPMEINTEN 出力 USERCLK2 コンフィギュレーションルート制御、 PME 割り込みイネーブル。ユーザーロジックで受信した PME メッセージに対して割り込みが生成されるようになります。

CFGROOTCONTROLSYSERRCORRERREN 出力 USERCLK2 コンフィギュレーションルート制御、修正可能なエラーでのシステムエラーのイネーブル。ユーザーロジックでレポートされた修正可能なエラーに対してシステムエラーが生成されるようになります。

CFGROOTCONTROLSYSERRFATALERREN 出力 USERCLK2 コンフィギュレーションルート制御、致命的エラーでのシステムエラーのイネーブル。ユーザーロジックでレポートされた致命的エラーに対してシステムエラーが生成されるようになります。

CFGROOTCONTROLSYSERRNONFATALERREN 出力 USERCLK2 コンフィギュレーションルート制御、非致命的エラーでのシステムエラーのイネーブル。ユーザーロジックでレポートされた非致命的エラーに対してシステムエラーが生成されるようになります。



説明




PG054 2013 年 12 月 18 日


その他のコンフィギュレーションマネージメントポート

表 D-14 は、コンフィギュレーションマネージメントインターフェイス内のその他のコンフィギュレーションマネージメントポートを定義しています。

CFGSLOTCONTROLELECTROMECHILCTLPULSE 出力 USERCLK 使用されません。

CFGTRNPENDINGN 入力 USERCLK ユーザートランザクション保留 (アクティブ Low)。これがアサートされると、デバイスステータスレジスタ(Device_Status[5]) のトランザクション保留ビットが設定されます。注記 : ユーザーアプリケーションが要求に対する完了を受信していない場合は、この入力をアサートする必要があります。



説明

表 D‐14 : その他のコンフィギュレーションマネージメントポートの説明


説明

CFGAERECRCCHECKEN 出力 USERCLK 使用されません。

CFGAERECRCGENEN 出力 USERCLK 使用されません。

CFGDEVID[15:0] 入力 USERCLK2 コンフィギュレーションデバイスID。 PCI 機能構造デバイス ID フィールドに送信される値を示します。

CFGDSN[63:0] 入力 USERCLK コンフィギュレーションデバイスシリアル番号。この 64 ビット入力は、デバイスシリアル番号機能に伝送される値です。ビット [31:0] は初の (下位の) DWORD (機能のバイトオフセット 0x4h) に、ビット [63:32] は 2番目の (上位の) DWORD (機能のバイトオフセット 0x8h) に転送されます。

CFGFORCECOMMONCLOCKOFF 入力 USERCLK2 共通クロックの強制オフ。これがアサートされると、コアは共通クロックがオフになっているかのように動作します (ただし、Link Ctrl[7] は設定されません)。

CFGFORCEEXTENDEDSYNCON 入力 USERCLK2 延長同期の強制オン。これがアサートされると、コアは延長同期がオンになっているかように動作します (ただし、Link Ctrl[7] は設定されません)。




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CFGFORCEMPS[2:0] 入力 USERCLK2 大ペイロードサイズの強制。ATTR_MPS_FORCE=1 の場合、コアは受信した TLP のペイロードサイズをチェックするため、またはタイムアウトを再生/ACKNAK (肯定応答、否定応答) するため、 Device Ctrl[7:5] の代わりにこの MPS 値を使用します。 Device Ctrl[7:5] は変更されません。

CFGPCIECAPINTERRUPTMSGNUM[4:0] 入力 USERCLK2 コンフィギュレーション PCIE 機能、割り込みメッセージ番号。 PCIeCapabilities Register[29:25] (割り込みメッセージ番号) の値を駆動します。

CFGPCIELINKSTATE[2:0] 出力 USERCLK PCI Express リンクステート。エンコードされたバスにより PCIe リンクのステート情報がユーザーにレポートされます。

• 000b : L0 ステート

• 001b : PPM L1 ステート

• 010b : PPM L2/L3Ready ステート

• 011b : PMPME ステート

• 100b : ASPM L0s ステート、または ASPM L0s ステートへの遷移/ASPM L0s ステートからの遷移

• 101b : PPM L1 ステートへの遷移/PPM L1 ステートからの遷移

• 110b : PPM L2/L3Ready ステートへの遷移

• 111b : ASPM L1 ステート、またはASPM L1 ステートへの遷移/ASPML1 ステートからの遷移

CFGREVID[7:0] 入力 USERCLK2 コンフィギュレーションリビジョンID。 PCI 機能構造リビジョン IDフィールドに送信される値を示します。

CFGSUBSYSID[15:0] 入力 USERCLK2 コンフィギュレーションサブシステム ID。タイプ 0 の PCI 機能構造サブシステム ID フィールドに送信される値を示します。

CFGSUBSYSVENDID[15:0] 入力 USERCLK2 コンフィギュレーションサブシステムベンダー ID。タイプ 0 の PCI 機能構造サブシステムベンダー IDフィールドに送信される値を示します。

表 D‐14 : その他のコンフィギュレーションマネージメントポートの説明 (続き)


説明




PG054 2013 年 12 月 18 日



表 D-15 は、ダイナミックリコンフィギュレーションポート (DRP) について説明しています。

TL2 インターフェイスポート

TL2 インターフェイスは使用されませんが、ここにリストしておきます (表 D-16)。

CFGCFGVCTCVCMAP[6:0] 出力 USERCLK2 コンフィギュレーション VC リソース制御、 TC/VC マップ。VC_Resource_Ctrl[7:1].TC 1-7 が VC0に対し有効であるかどうかを示します。信号のインデックスは、レジスタのインデックスに対し 1 つシフトされます (cfg_vc_tcvc_map[0] =VC_Resource_Ctrl[1] など)。

CFGVENDID[15:0] 入力 USERCLK2 コンフィギュレーションデバイスID。 PCI 機能構造ベンダー ID フィールドを送信するための値を示します。

表 D‐14 : その他のコンフィギュレーションマネージメントポートの説明 (続き)


説明

表 D‐15 : DRP ポートの説明


DRPCLK 入力 DRP クロック入力

DRPADDR[8:0] 入力 DRPCLK DRP アドレスバス

DRPDI[15:0] 入力 DRPCLK DRP 入力データバス

DRPDO[15:0] 出力 DRPCLK DRP データ出力

DRPEN 入力 DRPCLK DRP トランザクションイネーブル

DRPRDY 出力 DRPCLK DRP トランザクション終了

DRPWE 入力 DRPCLK DRP ライトイネーブル

表 D‐16 : TL2 インターフェイスポートの説明


LL2BADDLLPERR 出力 USERCLK 使用されません。

LL2BADTLPERR 出力 USERCLK 使用されません。

LL2LINKSTATUS 出力 USERCLK2 使用されません。

LL2PROTOCOLERR 出力 USERCLK 使用されません。




PG054 2013 年 12 月 18 日


LL2RECEIVERERR 出力 USERCLK2 使用されません。

LL2REPLAYROERR 出力 USERCLK 使用されません。

LL2REPLAYTOERR 出力 USERCLK 使用されません。

LL2SENDASREQL1 入力 USERCLK 0 に接続

LL2SENDENTERL1 入力 USERCLK 0 に接続

LL2SENDENTERL23 入力 USERCLK 0 に接続

LL2SENDPMACK 入力 USERCLK2 0 に接続

LL2SUSPENDNOW 入力 USERCLK 0 に接続

LL2SUSPENDOK 出力 USERCLK 使用されません。

LL2TFCINIT1SEQ 出力 USERCLK 使用されません。

LL2TFCINIT2SEQ 出力 USERCLK 使用されません。

LL2TLPRCV 入力 USERCLK 0 に接続

LL2TXIDLE 出力 USERCLK2 使用されません。

PL2DIRECTEDLSTATE[4:0] 入力 USERCLK 0 に接続

PL2L0REQ 出力 USERCLK2 使用されません。

PL2LINKUP 出力 USERCLK 使用されません。

PL2RECEIVERERR 出力 USERCLK 使用されません。

PL2RECOVERY 出力 USERCLK 使用されません。

PL2RXELECIDLE 出力 USERCLK 使用されません。

PL2RXPMSTATE[1:0] 出力 USERCLK2 使用されません。

PL2SUSPENDOK 出力 USERCLK 使用されません。

TL2ASPMSUSPENDCREDITCHECK 入力 USERCLK 0 に接続

TL2ASPMSUSPENDCREDITCHECKOK 出力 USERCLK 使用されません。

TL2ASPMSUSPENDREQ 出力 USERCLK 使用されません。

TL2ERRFCPE 出力 USERCLK2 使用されません。

TL2ERRHDR[63:0] 出力 USERCLK2 使用されません。

TL2ERRMALFORMED 出力 USERCLK2 使用されません。

TL2ERRRXOVERFLOW 出力 USERCLK2 使用されません。

TL2PPMSUSPENDOK 出力 USERCLK 使用されません。

TL2PPMSUSPENDREQ 入力 USERCLK 0 に接続

TRNRDLLPDATA[31:0] 出力 USERCLK 使用されません。

TRNRDLLPSRCRDY[1:0] 出力 USERCLK 使用されません。

TRNTDLLPDATA[63:0] 入力 USERCLK 0 に接続

TRNTDLLPDSTRDY 出力 USERCLK 使用されません。

TRNTDLLPSRCRDY 入力 USERCLK 0 に接続

表 D‐16 : TL2 インターフェイスポートの説明 (続き)





PG054 2013 年 12 月 18 日

付録 E

その他のリソース

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照してください。


ザイリンクス資料で使用される用語集は、次を参照してください。

http://japan.xilinx.com/company/terms.htm

参考資料

このガイドの補足情報は、次の資料を参照してください。

1. 『AMBA AXI4-Stream Protocol Specification』

2. 『PCI-SIG Specifications』

3. PCI Express アーキテクチャのインテル開発者フォーラム

4. 『Virtex-7 FPGA Gen3 Integrated Block for PCI Express 製品ガイド』 (PG023)

5. 『Kintex-7 FPGA データシート : DC 特性および AC のスイッチ特性』 (DS182)

6. Virtex-7 T および XT FPGA データシート : DC 特性およびスイッチ特性』 (DS183)

7. 『7 シリーズコンフィギュレーションユーザーガイド』 (UG470)

8. 『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)

9. 『7 シリーズクロッキングリソースユーザーガイド』 (UG472)

10. 『7 シリーズ FPGA GTX/GTH トランシーバーユーザーガイド』 (UG476)

11. ザイリンクスライブラリガイド

12. 『制約ガイド』 (UG625)

13. 『コマンドラインツールユーザーガイド』 (UG628)

14. 『合成/シミュレーションデザインガイド』 (UG626)

15. 『Vivado Design Suite ユーザーガイド :入門』 (UG910)

16. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

17. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900)

18. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

19. 『Vivado Design Suite 移行手法ガイド』 (UG911)



http://japan.xilinx.com/company/terms.htm

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://www.pcisig.com/specifications

http://www.intel.com/content/www/us/en/io/pci-express/pci-express-architecture-devnet-resources.html?wapkw=pci express forum

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=pcie3_7x;v=latest;d=pg023_v7_pcie_gen3.pdf

http://japan.xilinx.com/support/documentation/data_sheets/ds182_Kintex_7_Data_Sheet.pdf

http://japan.xilinx.com/support/documentation/data_sheets/ds183_Virtex_7_Data_Sheet.pdf

http://japan.xilinx.com/support/documentation/user_guides/j_ug470_7Series_Config.pdf

http://japan.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf

http://japan.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf

http://japan.xilinx.com/support/documentation/user_guides/ug476_7Series_Transceivers.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?locale=en;v=latest+ise;t=libraries+guides

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=en;v=latest+ise;d=cgd.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=en;v=latest+ise;d=devref.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest+ise;d=sim.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf



PG054 2013 年 12 月 18 日

付録 E : その他のリソース

20. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

21. 『Gen2 x8 コンフィギュレーションの Integrated Endpoint PCI Express ブロックを使用する PIPE モードシミュレーション』 (XAPP1184)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2012/07/25 1.0 初版。v1.6 のコアに対する Vivado Design Suite v2012.2 および ISE Design Suite v14.2のサポートについて記載。この資料は、『7 Series FPGAs Integrated Block for PCIExpress ユーザーガイド』 (UG477) および『LogiCORE IP 7 Series FPGAs IntegratedBlock for PCI Express データシート』 (DS821) を置き換えるために作成。

2012/10/16 1.1 • コアのバージョンを 1.7 へ、ソフトウェアのバージョンを ISE Design Suite to 14.3および Vivado Design Suite to 2012.3 へアップデート。

• Zynq®-7000 デバイスファミリサポートを追加。

• XC7V1500T および XC7A350T を削除。

• 第 3 章に新たなセクションを追加。

• 第 4 章に新たなスクリーンショットおよび記述を追加。

• 第 6 章および第 15 章を追加。

2012/12/18 1.2 • コアのバージョンを 1.8 へ、ソフトウェアのバージョンを ISE Design Suite to 14.4および Vivado Design Suite to 2012.4 へアップデート。

• 表 2-5 および表 5-1 に利用可能な PCIe 用統合ブロックを追加更新。

• 第 3 章の「タンデムコンフィギュレーション」を大幅に変更。

• 第 4 章「コアのカスタマイズおよび生成」を更新。

2013/03/20 2.0 • コアのバージョンを 2.0 にアップデートし、 Vivado Design Suite のみのサポートと変更。

• PIPE_MMCM_RST_N クロッキングインターフェイス信号を追加。

• 第 3 章の「タンデムコンフィギュレーション」を更新。

2013/06/19 2.1 • コアのバージョンを 2.1 にアップデート。

• 第 3 章のタンデムコンフィギュレーションのセクションを大幅に変更。

• 第 8 章のディレクトリおよびファイルについてのセクションを更新。

• 第 8 章にシミュレーション手順を追加。

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/support/documentation/application_notes/xapp1184-PIPE-mode-PCIe.pdf




PG054 2013 年 12 月 18 日

付録 E : その他のリソース

Notice of Disclaimer

The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extent permitted by applicable law:(1) Materials are made available “AS IS” and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at http://www.xilinx.com/warranty.htm; IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications:http://www.xilinx.com/warranty.htm#critapps.© Copyright 2012 - 2013 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Vivado, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries.PCI, PCIe and PCI Express are trademarks of PCI-SIG and used under license.All other trademarks are the property of their respective owners.

本資料は英語版 (v3.0) を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、新情報につきましては、必ず新英語版をご参照ください。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] までお知らせください。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。

2013/10/02 2.2 • コアのバージョンを 2.2 にアップデート。 • Vivado IP インテグレーターのサポートを追加。

• BUFG リソース使用可能数を追加。

• 共有ロジック機能、および Vivado IDE の新しい共有ロジックおよびコアインターフェイスパラメーターのオプションについての情報を追加。

• 「タンデムコンフィギュレーション」のセクションを更新。

• シミュレーション、合成およびインプリメンテーション、テストベンチについての章を追加。

• テストベンチの情報を、サンプルデザインの章からテストベンチの章に移動、コアシミュレーションの記述をシミュレーションの章に移動して、構成を変更。

• サンプルデザインに関する記述を更新。

• トランシーバー制御およびステータスポートのセクションをデバッグの付録に追加。

• コアパラメーターおよびポートの変更を、移行およびアップグレードに関する付録に追加。

2013/12/18 3.0 • コアのバージョンを 3.0 にアップデート。

• 「製品仕様」にある Artix-7 の統合ブロックの表を更新。

• 「コアを使用した設計」でロジックの共有に関する情報を更新。

• 「コアの制約設定」でサポートされているコアのピン配置を更新。

• 移行およびアップグレードに関する付録でパラメーターおよびポートに関する情報を更新。

日付バージョン改訂内容

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http://www.xilinx.com/warranty.htm#critapps

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7 Series FPGAs Integrated Block for PCI Express …...7 Series Integrated Block for PCIe v3.0 japan.xilinx.com 4 PG054 2013 年 12 月 18 日 製品仕様 概要 7 Series FPGAs Integrated

7 Series FPGAs Integrated Block for PCI Express …...7 Series Integrated Block for PCIe v3.0 japan.xilinx.com 4 PG054 2013 年 12 月 18 日製品仕様概要 7 Series FPGAs Integrated