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(a). (b). 电子电路中的信号分为两大类 ：. 一类称为模拟信号，它是指时间上和数值上的变化都是连续平滑的信号，如图 （ a ） 中的正弦信号，处理模拟信号的电路叫做模拟电路。. 一类信号称为数字信号，它 是指时间上和数值上的变化 都是不连续的，如图 （ b ） 中 的信号，处理数字信号的电 路称为数字电路。. 低电平 高电平. 脉冲信号是跃变信号， 持续时间很短. 数字电路和模拟电路的区别：. （ 1 ）信号不同：. 电路中： 低电平 高电平. 基本数字：逻辑 0 逻辑 1. （ 2 ）研究的问题不同。. - PowerPoint PPT Presentation
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一类称为模拟信号它是指时间上和数值上的变化都是连续平滑的信号如图（ a ）中的正弦信号处理模拟信号的电路叫做模拟电路
电子电路中的信号分为两大类
一类信号称为数字信号它是指时间上和数值上的变化都是不连续的如图（ b ）中的信号处理数字信号的电路称为数字电路
(a)
(b)
脉冲信号是跃变信号 持续时间很短低电平 高电平
基本数字逻辑 0 逻辑 1
电路中 低电平 高电平
数字电路和模拟电路的区别（ 1 ）信号不同
模拟电路输入输出之间的大小相位等问题
数字电路输入输出之间的逻辑关系
（ 2 ）研究的问题不同
（ 3 ）分析方法不同
模拟电路微变等效电路图解法
数字电路逻辑分析与设计逻辑代数
工具
（ 4 ）电路组成相同但元件工作状态不同
模拟电路晶体管多工作在放大状态
数字电路 晶体管工作在开关状态也就是
交替地工作在饱和与截止两种状态
131 131 基本门电路及其组合基本门电路及其组合
134134 组合逻辑电路的分析和设计组合逻辑电路的分析和设计
137137 译码器和数字显示译码器和数字显示
135135 加法器加法器
第第 1313 章 门电路和组合逻辑电路章 门电路和组合逻辑电路
132 132 TTLTTL 门电路门电路
136136 编码器编码器
13111311 逻辑代数的基本概念逻辑代数的基本概念
bull 数字电路输入输出是逻辑关系
bull 逻辑是指事物的因果关系或者说条件 和结果的关系
131 131 基本门电路及其组合基本门电路及其组合
注意 1 逻辑变量的取值只有两种即逻辑 0 和逻辑 1
2 变量取值须经定义才有意义
逻辑变量与逻辑函数
)( CBAfY
逻辑函数如果对应于输入逻辑变量 A B C hellip的每一组确定值输出逻辑变量 Y 就有唯一确定的值则称 Y 是 A B C hellip的逻辑函数记为
bull 研究工具 逻辑代数（布尔代数）
1311 三种基本逻辑运算1 与逻辑（与运算）
开关 A B串联 控制灯泡 Y
电路图
L=AB
E
A B
Y Ｙ＝ＡＢＹ＝ＡＢ
真值表
与逻辑（与运算）
与逻辑的定义仅当决定事件（ Y ）发生的所有条件（ A B C hellip）均满足时事件（ Y ）才能发生表达式为 Ｙ＝Ａ Ｂ ＣhellipＹ＝Ａ Ｂ Ｃhellip
YA
Bamp
逻辑符号
2 或逻辑（或运算）开关A B并联控制灯泡Y 电路图
L=AB
E
A
BY
Ｙ＝ＡＹ＝Ａ ++ＢＢ真值表
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
基本数字逻辑 0 逻辑 1
电路中 低电平 高电平
数字电路和模拟电路的区别（ 1 ）信号不同
模拟电路输入输出之间的大小相位等问题
数字电路输入输出之间的逻辑关系
（ 2 ）研究的问题不同
（ 3 ）分析方法不同
模拟电路微变等效电路图解法
数字电路逻辑分析与设计逻辑代数
工具
（ 4 ）电路组成相同但元件工作状态不同
模拟电路晶体管多工作在放大状态
数字电路 晶体管工作在开关状态也就是
交替地工作在饱和与截止两种状态
131 131 基本门电路及其组合基本门电路及其组合
134134 组合逻辑电路的分析和设计组合逻辑电路的分析和设计
137137 译码器和数字显示译码器和数字显示
135135 加法器加法器
第第 1313 章 门电路和组合逻辑电路章 门电路和组合逻辑电路
132 132 TTLTTL 门电路门电路
136136 编码器编码器
13111311 逻辑代数的基本概念逻辑代数的基本概念
bull 数字电路输入输出是逻辑关系
bull 逻辑是指事物的因果关系或者说条件 和结果的关系
131 131 基本门电路及其组合基本门电路及其组合
注意 1 逻辑变量的取值只有两种即逻辑 0 和逻辑 1
2 变量取值须经定义才有意义
逻辑变量与逻辑函数
)( CBAfY
逻辑函数如果对应于输入逻辑变量 A B C hellip的每一组确定值输出逻辑变量 Y 就有唯一确定的值则称 Y 是 A B C hellip的逻辑函数记为
bull 研究工具 逻辑代数（布尔代数）
1311 三种基本逻辑运算1 与逻辑（与运算）
开关 A B串联 控制灯泡 Y
电路图
L=AB
E
A B
Y Ｙ＝ＡＢＹ＝ＡＢ
真值表
与逻辑（与运算）
与逻辑的定义仅当决定事件（ Y ）发生的所有条件（ A B C hellip）均满足时事件（ Y ）才能发生表达式为 Ｙ＝Ａ Ｂ ＣhellipＹ＝Ａ Ｂ Ｃhellip
YA
Bamp
逻辑符号
2 或逻辑（或运算）开关A B并联控制灯泡Y 电路图
L=AB
E
A
BY
Ｙ＝ＡＹ＝Ａ ++ＢＢ真值表
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
（ 3 ）分析方法不同
模拟电路微变等效电路图解法
数字电路逻辑分析与设计逻辑代数
工具
（ 4 ）电路组成相同但元件工作状态不同
模拟电路晶体管多工作在放大状态
数字电路 晶体管工作在开关状态也就是
交替地工作在饱和与截止两种状态
131 131 基本门电路及其组合基本门电路及其组合
134134 组合逻辑电路的分析和设计组合逻辑电路的分析和设计
137137 译码器和数字显示译码器和数字显示
135135 加法器加法器
第第 1313 章 门电路和组合逻辑电路章 门电路和组合逻辑电路
132 132 TTLTTL 门电路门电路
136136 编码器编码器
13111311 逻辑代数的基本概念逻辑代数的基本概念
bull 数字电路输入输出是逻辑关系
bull 逻辑是指事物的因果关系或者说条件 和结果的关系
131 131 基本门电路及其组合基本门电路及其组合
注意 1 逻辑变量的取值只有两种即逻辑 0 和逻辑 1
2 变量取值须经定义才有意义
逻辑变量与逻辑函数
)( CBAfY
逻辑函数如果对应于输入逻辑变量 A B C hellip的每一组确定值输出逻辑变量 Y 就有唯一确定的值则称 Y 是 A B C hellip的逻辑函数记为
bull 研究工具 逻辑代数（布尔代数）
1311 三种基本逻辑运算1 与逻辑（与运算）
开关 A B串联 控制灯泡 Y
电路图
L=AB
E
A B
Y Ｙ＝ＡＢＹ＝ＡＢ
真值表
与逻辑（与运算）
与逻辑的定义仅当决定事件（ Y ）发生的所有条件（ A B C hellip）均满足时事件（ Y ）才能发生表达式为 Ｙ＝Ａ Ｂ ＣhellipＹ＝Ａ Ｂ Ｃhellip
YA
Bamp
逻辑符号
2 或逻辑（或运算）开关A B并联控制灯泡Y 电路图
L=AB
E
A
BY
Ｙ＝ＡＹ＝Ａ ++ＢＢ真值表
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
131 131 基本门电路及其组合基本门电路及其组合
134134 组合逻辑电路的分析和设计组合逻辑电路的分析和设计
137137 译码器和数字显示译码器和数字显示
135135 加法器加法器
第第 1313 章 门电路和组合逻辑电路章 门电路和组合逻辑电路
132 132 TTLTTL 门电路门电路
136136 编码器编码器
13111311 逻辑代数的基本概念逻辑代数的基本概念
bull 数字电路输入输出是逻辑关系
bull 逻辑是指事物的因果关系或者说条件 和结果的关系
131 131 基本门电路及其组合基本门电路及其组合
注意 1 逻辑变量的取值只有两种即逻辑 0 和逻辑 1
2 变量取值须经定义才有意义
逻辑变量与逻辑函数
)( CBAfY
逻辑函数如果对应于输入逻辑变量 A B C hellip的每一组确定值输出逻辑变量 Y 就有唯一确定的值则称 Y 是 A B C hellip的逻辑函数记为
bull 研究工具 逻辑代数（布尔代数）
1311 三种基本逻辑运算1 与逻辑（与运算）
开关 A B串联 控制灯泡 Y
电路图
L=AB
E
A B
Y Ｙ＝ＡＢＹ＝ＡＢ
真值表
与逻辑（与运算）
与逻辑的定义仅当决定事件（ Y ）发生的所有条件（ A B C hellip）均满足时事件（ Y ）才能发生表达式为 Ｙ＝Ａ Ｂ ＣhellipＹ＝Ａ Ｂ Ｃhellip
YA
Bamp
逻辑符号
2 或逻辑（或运算）开关A B并联控制灯泡Y 电路图
L=AB
E
A
BY
Ｙ＝ＡＹ＝Ａ ++ＢＢ真值表
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
13111311 逻辑代数的基本概念逻辑代数的基本概念
bull 数字电路输入输出是逻辑关系
bull 逻辑是指事物的因果关系或者说条件 和结果的关系
131 131 基本门电路及其组合基本门电路及其组合
注意 1 逻辑变量的取值只有两种即逻辑 0 和逻辑 1
2 变量取值须经定义才有意义
逻辑变量与逻辑函数
)( CBAfY
逻辑函数如果对应于输入逻辑变量 A B C hellip的每一组确定值输出逻辑变量 Y 就有唯一确定的值则称 Y 是 A B C hellip的逻辑函数记为
bull 研究工具 逻辑代数（布尔代数）
1311 三种基本逻辑运算1 与逻辑（与运算）
开关 A B串联 控制灯泡 Y
电路图
L=AB
E
A B
Y Ｙ＝ＡＢＹ＝ＡＢ
真值表
与逻辑（与运算）
与逻辑的定义仅当决定事件（ Y ）发生的所有条件（ A B C hellip）均满足时事件（ Y ）才能发生表达式为 Ｙ＝Ａ Ｂ ＣhellipＹ＝Ａ Ｂ Ｃhellip
YA
Bamp
逻辑符号
2 或逻辑（或运算）开关A B并联控制灯泡Y 电路图
L=AB
E
A
BY
Ｙ＝ＡＹ＝Ａ ++ＢＢ真值表
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
注意 1 逻辑变量的取值只有两种即逻辑 0 和逻辑 1
2 变量取值须经定义才有意义
逻辑变量与逻辑函数
)( CBAfY
逻辑函数如果对应于输入逻辑变量 A B C hellip的每一组确定值输出逻辑变量 Y 就有唯一确定的值则称 Y 是 A B C hellip的逻辑函数记为
bull 研究工具 逻辑代数（布尔代数）
1311 三种基本逻辑运算1 与逻辑（与运算）
开关 A B串联 控制灯泡 Y
电路图
L=AB
E
A B
Y Ｙ＝ＡＢＹ＝ＡＢ
真值表
与逻辑（与运算）
与逻辑的定义仅当决定事件（ Y ）发生的所有条件（ A B C hellip）均满足时事件（ Y ）才能发生表达式为 Ｙ＝Ａ Ｂ ＣhellipＹ＝Ａ Ｂ Ｃhellip
YA
Bamp
逻辑符号
2 或逻辑（或运算）开关A B并联控制灯泡Y 电路图
L=AB
E
A
BY
Ｙ＝ＡＹ＝Ａ ++ＢＢ真值表
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
1311 三种基本逻辑运算1 与逻辑（与运算）
开关 A B串联 控制灯泡 Y
电路图
L=AB
E
A B
Y Ｙ＝ＡＢＹ＝ＡＢ
真值表
与逻辑（与运算）
与逻辑的定义仅当决定事件（ Y ）发生的所有条件（ A B C hellip）均满足时事件（ Y ）才能发生表达式为 Ｙ＝Ａ Ｂ ＣhellipＹ＝Ａ Ｂ Ｃhellip
YA
Bamp
逻辑符号
2 或逻辑（或运算）开关A B并联控制灯泡Y 电路图
L=AB
E
A
BY
Ｙ＝ＡＹ＝Ａ ++ＢＢ真值表
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
与逻辑（与运算）
与逻辑的定义仅当决定事件（ Y ）发生的所有条件（ A B C hellip）均满足时事件（ Y ）才能发生表达式为 Ｙ＝Ａ Ｂ ＣhellipＹ＝Ａ Ｂ Ｃhellip
YA
Bamp
逻辑符号
2 或逻辑（或运算）开关A B并联控制灯泡Y 电路图
L=AB
E
A
BY
Ｙ＝ＡＹ＝Ａ ++ＢＢ真值表
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
2 或逻辑（或运算）开关A B并联控制灯泡Y 电路图
L=AB
E
A
BY
Ｙ＝ＡＹ＝Ａ ++ＢＢ真值表
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
或逻辑（或运算） 或逻辑的定义当决定事件（ Y ）发生的各种条件（ A B C hellip ) 中只要有一个或多个条件具备事件（ Y ）就发生表达式为 Ｙ＝Ａ＋Ｂ＋Ｃ＋hellipＹ＝Ａ＋Ｂ＋Ｃ＋hellip
逻辑符号
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
3 非逻辑（非运算） 非逻辑指的是逻辑的否定当决定事件（ Y ）发生的条件（ A ）满足时事件不发生条件不满足事件反而发生表达式为Ｙ＝ＡＹ＝Ａ
开关 A 控制灯泡 Y
真值表
逻辑符号
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
（ 1 ）与非运算逻辑表达式为 ABY A B Y0 00 11 01 1
1110
真值表
YA
B
与非门的逻辑符号
L=A+B
amp
A B Y0 00 11 01 1
1000
真值表
YA
B
或非门的逻辑符号
L=A+B
ge 1
（ 2 ）或非运算逻辑表达式为
BAY
常用的逻辑运算
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
（ 4 ）同或运算逻辑表达式为
Y
A
B
同或门的逻辑符号
L=A+B
=
（ 3 ）异或运算逻辑表达式为
YA
B
异或门的逻辑符号
L=A+B
=1
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
CDABY （ 5 ） 与或非运算逻辑表达式为
上述逻辑运算的实现依赖于门电路
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
正逻辑
门电路是实现一定逻辑关系的电路是组成数字电路的基本单元
YA
Bamp
逻辑电平高电平低电平一定电压范围（不是某固定值）
如 TTL 电路高电平额定值 3V （ 2mdash5V ）
低电平额定值 03V （ 0mdash08V ）
ldquo1rdquo
ldquo0rdquo
高电平
低电平
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
1 二极管与门+VCC(+5V)
R 3kΩ Y
D1
A D2
B
5V
0V
A
BY amp
Y=AB
1312 1312 分立元件门电路简介分立元件门电路简介
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
A
D1
B
D2
5V
0V Y
R
3kΩ
2 二极管或门Y=A+B
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
AY uA U0
5V 03
0V 5
3 三极管非门
AY
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
+5V
AB
T1
R1
R2
T2
T3
T4
R3
R4
Y+5v
A
B
R1
C1
B1
132 1132 1 TTLTTL 与非门的基本原理与非门的基本原理132132 TTL TTL 集成门电路集成门电路
B1
C1
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
+5V
AB
T1
R1
R2
T2
T3
T4R3
R4
Uo
设 uA= 03V
RL
Uo= 5ndash Ube3ndash UDndash UR2 （小） = 5ndash 07ndash 07= 36V
拉电流
+5v
A
B
R1
C1
B1
T2 T4 截 止
T3 导 通
Y= 1
B1= 0
AB 任 = 0
B1
VB1= 03+07= 1V
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
+5V
AB
T1
R1R2
T2
T3
T4
R3 R5
R4
Uo
设 UA=UB=36V
VC2=VCE2+VBE4=03+07=1V 使 T3 截止
灌电流
T1
R1
+VccVB1=21V
VC2=1V uo=03V
VB1 升高足以使 T2 T4 导通
Y=0AB 全 =1
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
+5V
AB
T1
R1R2
T2
T3
T4
R3
R4
Y
D
EN
V B1=1V
VB1=1V T2 T4 截止
二极管 D 截止 Y=AB
VB2=1V
13 2 213 2 2 三态输出门电路三态输出门电路
EN=1 时
EN=0 时
二极管 D 导通使 VB2=1VT3 截止输出端开路（高阻状态）
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
高阻态
0EN
1EN
ABF
功能表
三态门的符号及功能表
高阻态
1EN
0EN
ABF
功能表
使能端低电平起作用
使能端高电平起作用
符号
ampAB
F
EN
EN
符号
ampAB
FEN
EN
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
公用总线
０
１
０
三态门主要作为 TTL 电路与总线间的接口电路
三态门的用途
工作时 EN1 E
N2 EN3 轮流接入高电平将不同数据分时送入总线
EN2
EN
EN1
EN
EN3
EN
A2
B2
A2B2
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
13 2 3 13 2 3 TTLTTL 与非门组件与非门组件 TTL 与非门组件就是将若干个与非门电路经过集成电路工艺制作在同一芯片上
amp
+VC 14 13 12 11 10 9 8
1 2 3 4 5 6 7 地
74LS00
amp
ampamp
74LS00 组件含有两个输入端的与
非门四个
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
（ 1 ）对于各种集成电路使用时一定要在推荐的工作条件范围内否则将导致性能下降或损坏器件
逻辑门电路使用中的几个问题逻辑门电路使用中的几个问题
（ 2 ）输入端悬空 TTL 电路多余的输入端悬空表示输入为高电平
CMOS 电路多余的输入端不允许悬空否则电路将不能正常工作
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
（ 2 ）对于或非门及或门多余输入端应接低电平比如直接接地也可以与有用的输入端并联使用
三多余输入端的处理
（ 1 ）对于与非门及与门多余输入端应接高电平比如直接接电源正端也可以与有用的输入端并联使用
V
amp
CC
BA
ampAB
（ a ） （ b ）
ge1AB
BA
（ a ） （ b ）
ge1
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
作业A 选择题 1311~1349 （不用交）
B 基本题 1314 1315
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
1331 逻辑代数的基本定律一基本运算规则
A+0=A
1 AAAAA
0AAAAA
AA
133133 逻辑代数逻辑代数
A middot 0 =0
A+1=1
A middot 1=A
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
二基本代数规律交换律
结合律
A+B=B+A
Abull B=B bull A
A+(B+C)=(A+B)+C=(A+C)+B
Abull (B bull C)=(A bull B) bull C
分配律 A(B+C)=AB+AC
A+BC=(A+B)(A+C)
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
吸收律A （ A+B ） =AA+AB=A
反演律 A+B+C+ = A B C
A+AB=A+B
A B C =A+B+C+反演规则逻辑表达式 Y 如果将表达式中的所有ldquo middotrdquo 换成ldquo＋rdquoldquo＋rdquo换成ldquo middotrdquo ldquo0rdquo 换成ldquo 1rdquo ldquo 1rdquo 换成ldquo 0rdquo 原变量换成反变量反变量换成原变量原变量换成反变量反变量换成原变量
所得表达式为 YEDCBAY
))(( EDCBAY
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
1 逻辑代数式
2 逻辑图
Y=BC+A
1332 1332 逻辑函数的表示方法与转换逻辑函数的表示方法与转换
A
B 1
Camp
Ygt1
3 真值表
4 卡诺图
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
真值表A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1
设 A B C 为输入变量 Y 为输出变量
ABCCABCBAY 逻辑代数式
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
一逻辑函数化简的意义逻辑表达式越简单实现它的 电路越简单电路工作越稳定可靠
二逻辑函数化简的目的通常是得到最简与或表达式
三最简ldquo与或式rdquo标准与项个数最少各与项中变量数
最少
1333 1333 逻辑函数的化简逻辑函数的化简
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
1 并项法利用公式Ａ＋Ａ＝ 1 将两项合并为一项并消去一个变量
BCCBCBBC
CBBCAACBBCAABCY
)(
)(1
2 吸收法
例证明 A+AB+BC=A+B
A+AB+BC =A+B+BC =A+B(1+C)
=A+B
1 利用逻辑代数公式化简
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
例 证明 AB+AC+BC=AB+ACAB+AC+BC=AB+AC+(A+A)BC =AB+AC+ABC+ABC =AB+ABC+AC+ABC
=AB(1+C)+AC(1+B) =AB+AC
3 配项法
BCACBACABABCY 利用公式Ａ＋Ａ＝Ａ4 加项法
)()()( BCAABCCBAABCCABABC
BCACAB
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
例证明若 Y=AB+AB 则 Y=AB+A B
=AA+AB+A B+BB
=AB+A B
Y=(A+B)bull(A+B)
5 运用反演规则
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
(1)(1) 最小项最小项 在 n 个变量逻辑函数中若 m 为包含 n个因子的乘积项而且这 n个变量均以原变量或反变量的形式在 m 中出现一次则称 m 为该组变量的最小项 ABBABABA
n 个变量 有 2n 个最小项逻辑相邻的最小项两个最小项只有一个因子互为反变量
2 逻辑函数的卡诺图化简法
（ 2 ）最小项常用符号 mi 表示ABmBAmBAmBAm 3210
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
(3)最小项表达式
任何一个逻辑函数都可以表示成若干个最小项的和即最小项表达式它是一个标准ldquo与mdash或rdquo表达式而且这种形式是唯一的
例 1Y=ABC+BC=ABC+BC （ A+A ）
=ABC+ABC+ABC
=m6+ m7+ m3
= （ m3 m6 m7)
最小项表达式
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
卡诺图
定义将 n 变量的全部最小项各用一个小方块表示并使具有逻辑相邻性的最小项在几何位置上也相邻
一种函数表示法按一定规律画的方块图
ABBAY AB 0 1
0
1 11
0 0
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
（ 2 ）三变量卡诺图 相邻项举例
3 项的相邻项有1 2 7
3
C
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
（ 3 ）四变量卡诺图0 项的相邻项有 1 2 4 8
0
卡诺图构成的重要原则几何相邻性即两个几何位置相邻的单元其输入变量的取值只能有一位不同
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
用卡诺图表示逻辑函数将函数所含全部最小项用 1填入其余填 0
1 函数是以真值表给出
例
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
ABC
00 01 11 10
0 1 0 0 0 0
0
Y=ABC+ABC+ABC Y=A+B
AB 0 10
1
11
01
B
2 以最小项表达式给出 3 以一般形式给出
1 1 1
=A(B+B)+B(A+A)
两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
ABC
00 01 11 10
0
1
0 0 1 0
0 0 1 0
ABC
BCA
BCBCAABC
四 用卡诺图化简两个相邻单元取值同为 1 可以将这两个最小项合并成一项并消去一个变量
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
如果是四个几何相邻单元取值同为 1 则可以合并并消去两个变量
ABC
00 01 11 10
0 1
1 1 1 1
ABC
00 01 11 10
0 1 1 1
1 1
Y=A
Y= ABC+ABC+ABC+ABC
=AC(B+B)+AC(B+B)
=AC+AC
=C
Y=ABC+ABC+ABC+ABC
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
如果是八个相邻单元取值同为 1 则可以合并并消去三个变量
ABC
00 01 11 10
0 1
1 1 1 1
1 1 1 1
Y= 1
ABCD
00 01 11 10
00 01 11 10
1 1 1 1
1 1 1 1
Y= D
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
ABCD
00 01 11 10
00 01 11 10
1 1
1 1
Y= BD
ABCD
00 01 11 10
00 01 11 10
1 11 1
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
ABCD
00 01 11 10
00 01 11 10
1 0 1 1
1 1 1 1
0 1 0 1
1 1 1 1
例 某逻辑函数的表达式是 Y=(ABCD)
试化简
Y=A+CD+BC+BD+BCD
A
CD
BC
BD
BCD
= （ m0 m2 m3 m5 m6 m8 m9 m10 m11 m12 m13 m14 m15)
=(02356891011 12131415)
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
用卡诺图化简遵循的原则（ 1 ）相临最小项的个数是 2N 个并组成矩形
可以合并（ 2 ）每个矩形组应包含尽可能多的最小项（ 3 ）矩形组的数目应尽可能少（ 4 ）各最小项可以重复使用即同一个单元可以被圈在不同的矩形组内（ 5 ）所有等于 1 的单元都必须被圈过（ 6 ）每一矩形组至少有一个未被圈过的最小项
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
小结用卡诺图化简逻辑函数的步骤
(1) 写出最小项表达式(2)画卡诺图
(3) 合并最小项即找出可以合并的最小项矩形组（简称画圈）
一般规则是如果有 2n 个最小项相邻（ n=1 2 3hellip) 并排成一个矩形组 则它们定可合并为一项 并消去 n 个因子 合并后的结果中仅包含这些最小项的公共因子
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
例化简
Y=AC+AB
Y=ABC+ABC+ABC
1 1 1
AC AB
0 0 0 0
0
Y=ABC+ABC+ABC
=ABC+ABC+ABC+ABC
=AC(B+B)+AB(C+C)
=AC+AB
（ 1 ）卡诺图法
（ 2 ）公式法
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
例化简 F=ABCD+ABCD+ABC+ABD+ABC+BCD
解
1
1
1 1
1 1
11
1
F=AB+ BDBC +
+ ABCD+ ACD
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
例 化简 F （ A B C D ） =
Σm （ 0123567891011131415 ）
法一
法二
F=B+D+C F=BCD there4 F=B+C+D
ne ne FF （ （ BB AA CC DD ）
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
ABCD 00 01 11 10
ABCD 00 01 11 10
00 1 1 0 0 00 1 1 0 0
01 1 1 1 0 01 1 1 1 0
11 0 0 1 0 11 0 0 1 0
10 1 0 1 0 10 1 0 1 0
在有些情况下不同圈法得到的与或表达式都是最简形式即一个函数的最简与或表达式不是唯一的
ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＢＣＤ ＡＣ＋ＡＢＤ＋ＡＢＣ＋ＡＢＤ
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
作业
13412 13413 （ 3 ）（ 4 ）（ 5）
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
已知组合逻辑电路图确定它们的逻辑功能分析步骤（ 1 ）根据逻辑图写出逻辑函数表达式 （ 2 ）对逻辑函数表达式化简 （ 3 ）根据最简表达式列出真值表 （ 4 ）由真值表确定逻辑电路的功能
组合逻辑电路逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定
13411341 组合逻辑电路的分析组合逻辑电路的分析
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
amp
1
例 分析下图逻辑电路的功能
amp
1
ampAB
Y
AB
A
B
AB
Y= AB AB
=AB+AB
真值表A B Y0 0 10 1 01 0 01 1 1
功能 当 A B取值相同时 输出为 1 是同或电路 A
B
=
Y
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
例 分析下图逻辑电路的功能
Y1=A+B=A B
Y3=A+B=A B
Y2=AB+AB
真值表A B Y1
0 0 00 1 01 0 11 1 0
Y2 Y3
1 00 10 01 0
功能 当 AgtB 时 Y1=1
当 AltB 时 Y3=1
当 A=B 时 Y2=1
是一位数字比较器
Y1
Y2
Y31
1A
B
gt1
gt1
gt1
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
根据给定的逻辑要求设计出逻辑电路图设计步骤（ 1 ）根据逻辑要求定义输入输出逻辑变量 列出真值表 （ 2 ）由真值表写出逻辑函数表达式（ 3 ）化简逻辑函数表达式（ 4 ）画出逻辑图
13421342 组合逻辑电路的设计组合逻辑电路的设计
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
三人表决电路
例用与非门设计三人表决电路
1
0
A
+5V
B
C
R
Y
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
ABC
00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 11
0 0 1 0 A B C Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表
Y=AB+AC+BC
=AB+AC+BC
=AB AC BC
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
三人表决电路
1
0
A
+5V
B
C
R
Y
=AB AC BCYamp
amp
amp amp
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
例设计一个可控制的门电路要求当控制端 E=0 时输出端 Y=AB 当 E=1 时输出端 Y=A+B
控制端E A B Y000 0
00
01
1
01
11
00
0
11
11
01
0
01
01
1
1 0 1 1
真值表输入 输出 E
AB00 01 11 10
0
1
1 2
75
3
4 6
0
0 1 110 0 1 0
Y=EB+EA+AB
amp
amp
amp
E
A
B
Ygt1
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
作 业
13416 13420 13423 13425
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
（ 1 ）半加器半加运算不考虑从低位来的进位A--- 加数 B--- 被加数 S--- 本位和C--- 进位
A B C S
0 0 0 00 1 0 11 0 0 11 1 1 0
真值表
sum
co
A
B C
S
逻辑符号
135135 加法器加法器
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
A B C S
0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0
真值表
BABABAS
ABC
逻辑图
=1
amp
AB S
C
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
（ 2 ）全加器
an 加数 bn 被加数 cn-1 低位的进位 sn 本位和 cn进位
相加过程中既考虑加数被加数又考虑低位的进位位
an bn cn-1 sn cn
0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1
1)()( 1 nnnnnn cbabacbabas nnnnn
nn1nnnnn bac)baba(c n
an
bn
cn-1
sn
cn
sum
CI CO
逻辑符号
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
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1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
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01
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Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
nn1nnnnn bac)baba(c n
nn babas nn nn ba
1nn cscss 1n
nnnn bascc 1
半加和
1nnnnnn )cbaba(c)bab(as nn1nnn
逻辑图
半加器
半加器
1
an
bn
Cn-1
sn
cnScn-1
s
c
s
c
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
试用 74LS183 构成一个三位二进制数相加 的电路
S0S1S2C3
A2 B2A1 B1
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
2Ci 2S 1Ci 1S
2A 2B 2Ci-1 1A 1B 1Ci -1
74LS183
S3
A0 B0
74LS183 是加法器集成电路组件含有两个独立的全加器
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
136 136 编 码 器编 码 器编码 赋予选定的一组二进制代码以固定的含义
n 位二进制代码有 2n 种不同的组合可以表示 2n 个信号设输入 I0 I3 用与非门设计二制编码器
321 IIY
31 II
I0 I1 I2 I3 Y1 Y0
1 0 0 0 0 0
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1
输入
I0
I1
I2
I3
310 IIY
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
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abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
0000000100100011
011001111000100110101011
110111101111
0101
1100
0100
0123
678
54
9
二进制数8421 码BCD码 0~9十个数码用四位二进制数表示
主要有 8421码
二－十进制编码器
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
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1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
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0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
输入
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1
用与非门设计二－十进制编码器
真值表
983 IIY 76542 IIIIY
76321 IIIIY 975310 IIIIIY
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
编码器
amp
amp
amp
amp
bull bull bull bull bull
bullbullbullbull
bull bull bull bull
bullbull
+5V
R10
Y3
Y2
Y1
Y0
0 1 2 3 4 5 6 7 8 9
0
1
1
1
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
137 137 译码器译码器译码是编码的逆过程将某组二进制组合
翻译成电路的某种状态（ 1 ）二进制译码器（ n---2n 线译码器）译码器的输入 一组二进制代码
译码器的输出 只有一个有效信号的一组高低电平
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
A2 A1 A0 Y0 Y2 Y5Y4Y1 Y3 Y6 Y7
00001
11
00
0
11
11
01
0
01
01
1 0 1
0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0
Y0 =A2A1A0 Y1 A2A1A0 = Y2=A2A1A0
Y7=A2A1A0
S3S1 S2+
1 01 01 01 01 01 01 01 0 10
1 1 1 1 1 1 1 11 1 1 1 1 1 1 1
3 线mdash 8 线译码器 74LS138
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
1 2 3 4 5 6 7 8
A0 A 1 A2 SB SC SA Y7 地
VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
74LS138
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
例用 74LS138 和与非门实现 Y=AB+BC
Y=AB （ C+C ） +BC （ A+A ）=ABC+ABC+ABC
=ABC+ABC+ABC
=ABC ABC ABC
= Y3Y6Y7
74LS
138
A0
A2
A1
A B C
SA
SB
SC
1
Y3
Y6
Y7
ampY
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
00
0
全为 1
工作原理例 A0A1=00
数据
0Y1Y
2Y3Y
0A
1A
S
2-4 线译码器
A B C D
三态门 三态门 三态门 三态门AE BE CE DE
总线 脱离总线
例利用线译码器分时将采样数据送入计算机
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
将二进制代码翻译成十进制数显示出来的电路用来驱动各种显示器件
（ 2）显示译码器
数码显示器数码显示器
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
a
bfg
e cdbull
f g a b
e d c bull
+V
a b c d e f g
bull
a b c d e f g
+ + + + +
bull
(1)(1)数码显示器用来显示数字文字或符号数码显示器用来显示数字文字或符号
共阴极接法
共阳极接法
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
显示译码器的真值表
A3 A2 A1 A0 a b c d e f g
显示字形
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
hellip
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
helliphellip
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
VCC f g a b c d e
LT 灯测试输入端
BI 灭灯输入端RBI 灭 0 输入端
显示译码器
74LS247
16 15 14 13 12 11 10 9
1 2 3 4 5 6 7 8
A1 A2 LT BI RBI A3 A0 地
a~g 译码器输出端
A3A0 8420 码输入端
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
A3
A2
A1
A0
abcdefg
+5V
74LS247显示器显示器
A3
A2
A1
A0
74LS247 与数码管的连接
aabbccddeeff gg
作业 C拓宽题 1371
作业 C拓宽题 1371
![章非線形信号処理1 群（信号・システム）-- 9 編（ディジタル信号処理） 4 章非線形信号処理 （執筆者：棟安実治）[2011 年2 月受領] 概要](https://img.dokumen.tips/doc/110x75/611d92297643e36cfc4331f7/cecc-1-cifffi-9-ciffci.jpg)
