200ksps、±10.24V差動入力 SoftSpan A/D 1 234818 詳細：標準的応用例特長概要入力同相範囲の広いオクタル 18ビット、200ksps、±10.24V差動入力

LTC2348-18

1234818f

詳細： www.linear-tech.co.jp/LTC2348-18

標準的応用例

特長概要

入力同相範囲の広いオクタル 18ビット、200ksps、±10.24V差動入力

SoftSpan A/Dコンバータ

LTC®2348-18は、差動入力で入力同相範囲の広い18ビットの低ノイズ8チャネル同時サンプリング逐次比較レジスタ（SAR）A/Dコンバータです。5Vの低電圧電源、柔軟な高電圧電源で動作し、内部リファレンスおよびバッファを使用するので、このSoftSpanTM A/Dコンバータの各チャネルを変換単位で独立して設定して、±10.24V、0V～10.24V、±5.12V、または0V～5.12Vの信号を入力することができます。また、チャネルを個別にディスエーブルして、残りのチャネルのスループットを向上させることもできます。

LTC2348-18のアナログ入力は入力同相範囲が広く、CMRR

が118dBなので、さまざまな信号を直接デジタル化して、シグナルチェーン設計を簡略化することができます。LTC2348-18

は、この入力信号の柔軟性と、±3LSBのINL、18ビットで欠落コードなし、および96.7dBのSNRという特長を兼ね備えているので、広いダイナミックレンジが必要な多くの高電圧アプリケーションに最適です。

LTC2348-18は、ピンで選択可能なSPI CMOS（1.8V～5V）インタフェースおよびLVDSシリアル・インタフェースをサポートしています。CMOSモードでは1レーン～8レーンのデータ出力を使用できるので、バス幅およびスループットを最適化することができます。L、LT、LTC、LTM、Linear TechnologyおよびLinearのロゴはリニアテクノロジー社の登録商標です。SoftSpanはリニアテクノロジー社の商標です。その他全ての商標の所有権は、それぞれの所有者に帰属します。7705765、7961132、8319673を含む米国特許によって保護されています。その他に出願中の特許があります。

アプリケーション

n スループット：200ksps/チャネルn 同時サンプリング・チャネル：8チャネルn INL（最大、±10.24Vの範囲）：±3LSBn 欠落コードのない18ビットを保証n 入力同相範囲の広い差動入力n チャネルごとのSoftSpan入力範囲：

±10.24V、0V～10.24V、±5.12V、0V～5.12V n 1回の変換でのSNR（標準）：96.7dBn THD：標準–109dB（fIN = 2kHz）n CMRR：標準118dB（fIN = 200Hz）n レール・トゥ・レールの入力オーバードライブ許容範囲n 125°Cまでの動作を保証n リファレンスおよびバッファ内蔵（4.096V）n 外部リファレンスの入力電圧範囲：2.5V～5Vn SPI CMOS（1.8V～5V）およびLVDSシリアル I/On 変換クロック内蔵、サイクル待ち時間なしn 電力損失（標準）：140mWn 48ピン（7mm×7mm）LQFPパッケージ

n プログラム可能なロジック・コントローラn 産業用プロセス制御n 電力線のモニタリングn テストおよび測定

±10.24V RANGETRUE BIPOLAR DRIVE (IN– = 0V)

ALL CHANNELS

OUTPUT CODE–131072 –65536 0 65536 131072

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

INL

ERRO

R (L

SB)

vs Output CodeIntegral Nonlinearity

234818 G01

積分非直線性と出力コードおよびチャネル

0.1µF2.2µF0.1µF0.1µF1.8V TO 5V5V15V

–15V

SAMPLECLOCK

234818 TA01a

S/H

S/H

S/H

S/H

S/H

S/H

S/H

S/H

MUX

VCC VDD VDDLBYP OVDD

EIGHT SIMULTANEOUSSAMPLING CHANNELS

DIFFERENTIAL INPUTS IN+/IN– WITHWIDE INPUT COMMON MODE RANGE

+10V

0V

–10V

FULLYDIFFERENTIAL

+10V

0V

–10V

TRUE BIPOLAR

+10V

0V

–10V

ARBITRARY

+10V

0V

–10V

UNIPOLAR

SDO0

SDO7SCKOSCKI

SDICS

BUSYCNV

• • •• • •

LVDS/CMOSPDIN0+

IN0–

IN7+

IN7–

18-BITSAR ADC

CMOS OR LVDSI/O INTERFACE

0.1µF

REFIN

47µF0.1µF

GNDREFBUFVEE

LTC2348-18

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LTC2348-18

2234818f


ピン配置絶対最大定格

電源電圧（VCC） ........................................ –0.3V～（VEE＋40V）電源電圧（VEE） ...................................................–17.4V～0.3V電源電圧差（VCC – VEE） ...................................................... 40V電源電圧（VDD） ..................................................................... 6V電源電圧（OVDD） ................................................................... 6V内部安定化電源のバイパス（VDDLBYP） ....................（Note 3）アナログ入力電圧 IN0+～ IN7+、

IN0–～ IN7–（Note 4） ............. （VEE – 0.3V）～（VCC＋0.3V） REFIN ................................................................–0.3V～2.8V

REFBUF、CNV（Note 5） .......................–0.3V～（VDD＋0.3V）デジタル入力電圧（Note 5） ................. –0.3V～（OVDD＋0.3V）デジタル出力電圧（Note 5） ................. –0.3V～（OVDD＋0.3V）電力損失 ........................................................................500mW動作温度範囲 LTC2348C ............................................................ 0°C～70°C LTC2348I ......................................................... –40°C～85°C LTC2348H ...................................................... –40°C～125°C保存温度範囲.................................................... –65°C～150°C

（Note 1、2）

123456789

101112

363534333231302928272625

IN6–

IN6+

IN5–

IN5+

IN4–

IN4+

IN3–

IN3+

IN2–

IN2+

IN1–

IN1+

13 14 15 16 17 18 19 20 21 22 23 24

IN0–

IN0+

GND

V CC

V EE

GND

REFI

NGN

DRE

FBUF PD

LVDS

/CM

OS CNV

48 47 46 45 44 43 42 41 40 39 38 37

IN7+

IN7–

GND

V EE

GND

V DD

V DD

GND

V DDL

BYP

CS BUSY

SDI

SDO7SDO–/SDO6SDO+/SDO5SCKO–/SDO4SCKO+/SCKOOVDDGNDSCKI–/SCKISCKI+/SDO3SDI–/SDO2SDI+/SDO1SDO0

TOP VIEW

LX PACKAGE48-LEAD (7mm × 7mm) PLASTIC LQFP

TJMAX = 150°C、θJA = 53°C/W

発注情報

無鉛仕上げトレイ製品マーキング* パッケージ温度範囲LTC2348CLX-18#PBF LTC2348CLX-18#PBF LTC2348LX-18 48-Lead（7mm×7mm）Plastic LQFP 0°C to 70°CLTC2348ILX-18#PBF LTC2348ILX-18#PBF LTC2348LX-18 48-Lead（7mm×7mm）Plastic LQFP –40°C to 85°CLTC2348HLX-18#PBF LTC2348HLX-18#PBF LTC2348LX-18 48-Lead（7mm×7mm）Plastic LQFP –40°C to 125°Cさらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。* 温度グレードは出荷時のコンテナのラベルで識別されます。非標準の鉛仕上げの製品の詳細については、弊社または弊社代理店にお問い合わせください。無鉛仕上げの製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/をご覧ください。


http://www.linear-tech.co.jp/leadfree/

LTC2348-18

3234818f


電気的特性

コンバータの特性

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

VIN+ Absolute Input Range (IN0+ to IN7+)

(Note 7) l VEE VCC – 4 V

VIN– Absolute Input Range (IN0– to IN7–)


VIN+ – VIN– Input Differential Voltage Range

SoftSpan 7:±2.5 • VREFBUF Range (Note 7) SoftSpan 6:±2.5 • VREFBUF/1.024 Range (Note 7) SoftSpan 5:0V to 2.5 • VREFBUF Range (Note 7) SoftSpan 4:0V to 2.5 • VREFBUF/1.024 Range (Note 7) SoftSpan 3:±1.25 • VREFBUF Range (Note 7) SoftSpan 2:±1.25 • VREFBUF/1.024 Range (Note 7) SoftSpan 1:0V to 1.25 • VREFBUF Range (Note 7)

l

l

l

l

l

l

l

–2.5 • VREFBUF –2.5 • VREFBUF/1.024

0 0

–1.25 • VREFBUF –1.25 • VREFBUF/1.024

0

2.5 • VREFBUF 2.5 • VREFBUF/1.024



1.25 • VREFBUF

V V V V V V V

VCM Input Common Mode Voltage Range


VIN+ – VIN– Input Differential Overdrive Tolerance

(Note 8) l − (VCC − VEE) (VCC − VEE) V

IIN Analog Input Leakage Current l –1 1 µA

CIN Analog Input Capacitance Sample Mode Hold Mode

50 10

pF pF

CMRR Input Common Mode Rejection Ratio

VIN+ = VIN− = 18VP-P 200Hz Sine l 100 118 dB

VIHCNV CNV High Level Input Voltage l 1.3 V

VILCNV CNV Low Level Input Voltage l 0.5 V

IINCNV CNV Input Current VIN = 0V to VDD l –10 10 μA


Resolution l 18 Bits

No Missing Codes l 18 Bits

Transition Noise SoftSpans 7 and 6:±10.24V and ±10V Ranges SoftSpans 5 and 4:0V to 10.24V and 0V to 10V Ranges SoftSpans 3 and 2:±5.12V and ±5V Ranges SoftSpan 1:0V to 5.12V Range

1.3 2.6 2.0 4.0

LSBRMS LSBRMS LSBRMS LSBRMS

INL Integral Linearity Error SoftSpans 7 and 6:±10.24V and ±10V Ranges (Note 10) SoftSpans 5 and 4:0V to 10.24V and 0V to 10V Ranges (Note 10) SoftSpans 3 and 2:±5.12V and ±5V Ranges (Note 10) SoftSpan 1:0V to 5.12V Range (Note 10)

l

l

l

l

–3 –4

–2.5 –2.5

±1 ±1.5 ±0.75 ±0.75

3 4

2.5 2.5

LSB LSB LSB LSB

DNL Differential Linearity Error (Note 11) l –0.9 ±0.2 0.9 LSB

ZSE Zero-Scale Error (Note 12) l –550 ±80 550 μV

Zero-Scale Error Drift ±2 μV/°CFSE Full-Scale Error (Note 12) l –0.1 ±0.025 0.1 %FS

Full-Scale Error Drift ±2.5 ppm/°C

l は全動作温度範囲での規格値を意味する。それ以外はTA = 25°Cでの値（Note 6）。



LTC2348-18

4234818f


ダイナミック精度

内部リファレンスの特性


SINAD Signal-to-(Noise + Distortion) Ratio

SoftSpans 7 and 6:±10.24V and ±10V Ranges, fIN = 2kHz SoftSpans 5 and 4:0V to 10.24V and 0V to 10V Ranges, fIN = 2kHz SoftSpans 3 and 2:±5.12V and ±5V Ranges, fIN = 2kHz SoftSpan 1:0V to 5.12V Range, fIN = 2kHz

l

l

l

l

93.0 87.6 90.0 84.2

96.5 90.6 93.2 87.3

dB dB dB dB

SNR Signal-to-Noise Ratio SoftSpans 7 and 6:±10.24V and ±10V Ranges, fIN = 2kHz SoftSpans 5 and 4:0V to 10.24V and 0V to 10V Ranges, fIN = 2kHz SoftSpans 3 and 2:±5.12V and ±5V Ranges, fIN = 2kHz SoftSpan 1:0V to 5.12V Range, fIN = 2kHz

l

l

l

l

93.7 87.7 90.2 84.3

96.7 90.7 93.2 87.3

dB dB dB dB

THD Total Harmonic Distortion SoftSpans 7 and 6:±10.24V and ±10V Ranges, fIN = 2kHz SoftSpans 5 and 4:0V to 10.24V and 0V to 10V Ranges, fIN = 2kHz SoftSpans 3 and 2:±5.12V and ±5V Ranges, fIN = 2kHz SoftSpan 1:0V to 5.12V Range, fIN = 2kHz

l

l

l

l

–109 –111 –113 –114

–101 –104 –104 –103

dB dB dB dB

SFDR Spurious Free Dynamic Range

SoftSpans 7 and 6:±10.24V and ±10V Ranges, fIN = 2kHz SoftSpans 5 and 4:0V to 10.24V and 0V to 10V Ranges, fIN = 2kHz SoftSpans 3 and 2:±5.12V and ±5V Ranges, fIN = 2kHz SoftSpan 1:0V to 5.12V Range, fIN = 2kHz

l

l

l

l

101 105 105 105

110 112 114 115

dB dB dB dB

Channel-to-Channel Crosstalk

One Channel Converting 18VP-P 200Hz Sine in ±10.24V Range, Crosstalk to All Other Channels

–109 dB

–3dB Input Bandwidth 7 MHz

Aperture Delay 1 ns

Aperture Delay Matching 150 ps

Aperture Jitter 3 psRMS

Transient Response Full-Scale Step, 0.005% Settling 360 ns


VREFIN Internal Reference Output Voltage 2.043 2.048 2.053 V

Internal Reference Temperature Coefficient (Note 14) l 5 20 ppm/°CInternal Reference Line Regulation VDD = 4.75V to 5.25V 0.1 mV/V

Internal Reference Output Impedance 20 kΩ

VREFIN REFIN Voltage Range REFIN Overdriven (Note 7) 1.25 2.2 V

l は全動作温度範囲での規格値を意味する。それ以外はTA = 25°Cでの値。AIN = –1dBFS。（Note 9、13）



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リファレンス・バッファ特性


VREFBUF Reference Buffer Output Voltage REFIN Overdriven, VREFIN = 2.048V l 4.091 4.096 4.101 V

REFBUF Voltage Range REFBUF Overdriven (Notes 7, 15) l 2.5 5 V

REFBUF Input Impedance VREFIN = 0V, Buffer Disabled 13 kΩ

IREFBUF REFBUF Load Current VREFBUF = 5V, 8 Channels Enabled (Notes 15, 16) VREFBUF = 5V, Acquisition or Nap Mode (Note 15)

l 1.5 0.39

1.9 mA mA


デジタル入力とデジタル出力

SYMBOL PARAMETER 条件 MIN TYP MAX UNITS

CMOSデジタル入力とデジタル出力VIH High Level Input Voltage l 0.8 • OVDD V

VIL Low Level Input Voltage l 0.2 • OVDD V

IIN Digital Input Current VIN = 0V to OVDD l –10 10 μA

CIN Digital Input Capacitance 5 pF

VOH High Level Output Voltage IOUT = –500μA l OVDD – 0.2 V

VOL Low Level Output Voltage IOUT = 500μA l 0.2 V

IOZ Hi-Z Output Leakage Current VOUT = 0V to OVDD l –10 10 μA

ISOURCE Output Source Current VOUT = 0V –50 mA

ISINK Output Sink Current VOUT = OVDD 50 mA

LVDSデジタル入力とデジタル出力VID Differential Input Voltage l 200 350 600 mV

RID On-Chip Input Termination Resistance

CS = 0V, VICM = 1.2V CS = OVDD

l 90 106 10

125 Ω MΩ

VICM Common-Mode Input Voltage l 0.3 1.2 2.2 V

IICM Common-Mode Input Current VIN+ = VIN– = 0V to OVDD l –10 10 μA

VOD Differential Output Voltage RL = 100Ω Differential Termination l 275 350 425 mV

VOCM Common-Mode Output Voltage RL = 100Ω Differential Termination l 1.1 1.2 1.3 V

IOZ Hi-Z Output Leakage Current VOUT = 0V to OVDD l –10 10 μA



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6234818f


電源要件


VCC Supply Voltage l 0 38 V

VEE Supply Voltage l –16.5 0 V

VCC − VEE Supply Voltage Difference l 10 38 V

VDD Supply Voltage l 4.75 5.00 5.25 V

IVCC Supply Current 200ksps Sample Rate, 8 Channels Enabled Acquisition Mode Nap Mode Power Down Mode

l

l

l

l

1.8 3.8 0.7 1

2.2 4.5 0.9 15

mA mA mA μA

IVEE Supply Current 200ksps Sample Rate, 8 Channels Enabled Acquisition Mode Nap Mode Power Down Mode

l

l

l

l

–2.8 –4.9 –1.1 –15

–2.2 –4.0 –0.8 –1

mA mA mA μA

CMOS I/OモードOVDD Supply Voltage l 1.71 5.25 V

IVDD Supply Current 200ksps Sample Rate, 8 Channels Enabled 200ksps Sample Rate, 8 Channels Enabled, VREFBUF = 5V (Note 15) Acquisition Mode Nap Mode Power Down Mode (C-Grade and I-Grade) Power Down Mode (H-Grade)

l

l

l

l

l

l

15.2 13.4 1.6 1.4 65 65

17.5 15.4 2.1 1.9 175 450

mA mA mA mA μA µA

IOVDD Supply Current 200ksps Sample Rate, 8 Channels Enabled (CL = 25pF) Acquisition or Nap Mode Power Down Mode

l

l

l

1.6 1 1

2.6 20 20

mA μA μA

PD Power Dissipation 200ksps Sample Rate, 8 Channels Enabled Acquisition Mode Nap Mode Power Down Mode (C-Grade and I-Grade) Power Down Mode (H-Grade)

l

l

l

l

l

140 125 30

0.36 0.36

169 152 40 1.4 2.8

mW mW mW mW mW

LVDS I/OモードOVDD Supply Voltage l 2.375 5.25 V

IVDD Supply Current 200ksps Sample Rate, 8 Channels Enabled 200ksps Sample Rate, 8 Channels Enabled, VREFBUF = 5V (Note 15) Acquisition Mode Nap Mode Power Down Mode (C-Grade and I-Grade) Power Down Mode (H-Grade)

l

l

l

l

l

l

17.7 16.1 3.2 3.0 65 65

20.4 18.5 3.8 3.7 175 450

mA mA mA mA μA µA

IOVDD Supply Current 200ksps Sample Rate, 8 Channels Enabled (RL = 100Ω) Acquisition or Nap Mode (RL = 100Ω) Power Down Mode

l

l

l

7 7 1

8.5 8.0 20

mA mA μA

PD Power Dissipation 200ksps Sample Rate, 8 Channels Enabled Acquisition Mode Nap Mode Power Down Mode (C-Grade and I-Grade) Power Down Mode (H-Grade)

l

l

l

l

l

166 151 55

0.36 0.36

199 180 69 1.4 2.8

mW mW mW mW mW



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7234818f


A/Dコンバータのタイミング特性


fSMPL Maximum Sampling Frequency 8 Channels Enabled l 200 ksps

tCYC Time Between Conversions 8 Channels Enabled l 5 μs

tCONV Conversion Time N Channels Enabled, 1 ≤ N ≤ 8 l 450•N 500•N 550•N ns

tACQ Acquisition Time 8 Channels Enabled (tACQ = tCYC – tCONV – tBUSYLH) l 570 980 ns

tCNVH CNV High Time l 40 ns

tCNVL CNV Low Time l 500 ns

tBUSYLH CNV↑ to BUSY Delay CL = 25pF l 30 ns

tQUIET Digital I/O Quiet Time from CNV↑ l 20 ns

tPDH PD High Time l 40 ns

tPDL PD Low Time l 40 ns

tWAKE REFBUF Wake-Up Time CREFBUF = 47μF, CREFIN = 0.1μF 200 ms

CMOS I/OモードtSCKI SCKI Period (Notes 17, 18) l 10 ns

tSCKIH SCKI High Time l 4 ns

tSCKIL SCKI Low Time l 4 ns

tSSDISCKI SDI Setup Time from SCKI↑ (Note 17) l 2 ns

tHSDISCKI SDI Hold Time from SCKI↑ (Note 17) l 1 ns

tDSDOSCKI SDO Data Valid Delay from SCKI↑ CL = 25pF (Note 17) l 7.5 ns

tHSDOSCKI SDO Remains Valid Delay from SCKI↑ CL = 25pF (Note 17) l 1.5 ns

tSKEW SDO to SCKO Skew (Note 17) l –1 0 1 ns

tDSDOBUSYL SDO Data Valid Delay from BUSY↓ CL = 25pF (Note 17) l 0 ns

tEN Bus Enable Time After CS↓ (Note 17) l 15 ns

tDIS Bus Relinquish Time After CS↑ (Note 17) l 15 ns

LVDS I/OモードtSCKI SCKI Period (Note 19) l 4 ns

tSCKIH SCKI High Time (Note 19) l 1.5 ns

tSCKIL SCKI Low Time (Note 19) l 1.5 ns

tSSDISCKI SDI Setup Time from SCKI (Notes 11, 19) l 1.2 ns

tHSDISCKI SDI Hold Time from SCKI (Notes 11, 19) l –0.2 ns

tDSDOSCKI SDO Data Valid Delay from SCKI (Notes 11, 19) l 6 ns

tHSDOSCKI SDO Remains Valid Delay from SCKI (Notes 11, 19) l 1 ns

tSKEW SDO to SCKO Skew (Note 11) l –0.4 0 0.4 ns

tDSDOBUSYL SDO Data Valid Delay from BUSY↓ (Note 11) l 0 ns

tEN Bus Enable Time After CS↓ l 50 ns

tDIS Bus Relinquish Time After CS↑ l 15 ns



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8234818f


Note 1：絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可能性がある。また、長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響を与えるおそれがある。Note 2：全ての電圧値はグランドを基準にしている。Note 3：VDDLBYPは、内部電圧レギュレータの出力であり、2.2μFのセラミック・コンデンサのみに接続して、このピンをGNDにバイパスする必要がある（「ピン機能」のセクションを参照）。このピンは、どの外部回路にも接続しない。Note 4：これらのピンの電圧をVEEより低くするか、VCCより高くすると、その電圧は内部のダイオードによってクランプされる。この製品は、VEEより低いか、またはVCCより高い電圧でラッチアップを生じることなしに最大100mAの入力電流を処理することができる。Note 5：これらのピンの電圧をグランドより低くするか、VDDピンまたはOVDDピンの電圧より高くすると、内部のダイオードによってクランプされる。この製品は、これらのピンの電圧がグランドより低くなるか、VDDピンまたはOVDDピンの電圧より高くなった場合でも、ラッチアップを生じることなく最大100mAの電流を処理することができる。Note 6：注記がない限り、–16.5V ≤ VEE ≤ 0V、0V ≤ VCC ≤ 38V、10V ≤ （VCC – VEE） ≤ 38V、 VDD = 5V。Note 7：推奨動作条件。Note 8：いずれかのチャネルでこれらの制限を超えると、他のチャネルでの変換結果が損なわれる場合がある。デバイスの信頼性に関するピンの電圧制限については、「絶対最大定格」のセクションを参照してください。Note 9：注記がない限り、VCC = 15V、VEE = –15V、VDD = 5V、OVDD = 2.5V、fSMPL = 200ksps、内部リファレンスおよびバッファ、両極性SoftSpan範囲では真の両極性入力信号駆動、単極性SoftSpan範囲では単極性信号駆動。

Note 10：積分非直線性は、実際の伝達曲線のエンドポイントを通る直線からのコードの偏差として定義されている。偏差は量子化幅の中心から測定される。Note 11：設計によって保証されているが、テストされない。Note 12：両極性SoftSpan範囲7、6、3、および2の場合、ゼロスケール誤差は、出力コードが00 0000 0000 0000 0000と11 1111 1111 1111 1111の間を行ったり来たりするとき、−0.5LSBから測定されたオフセット電圧である。これらのSoftSpan範囲のフルスケール誤差は、最初と最後のコード遷移の理想値からのワーストケースの偏差であり、オフセット誤差の影響を含む。単極性SoftSpan範囲5、4、および1の場合、ゼロスケール誤差は、出力コードが00 0000 0000 0000 0000と00 0000 0000 0000 0001の間を行ったり来たりするとき、0.5LSBから測定されたオフセット電圧である。これらのSoftSpan範囲のフルスケール誤差は、最後のコード遷移の理想値からのワーストケースの偏差であり、オフセット誤差の影響を含む。Note 13：dB単位の全ての規格値は、関連するSoftSpan入力範囲のフルスケール入力を基準にする。ただし、クロストーク導入信号振幅を基準にするクロストークを除く。Note 14：温度係数は出力電圧の最大変化を規定温度範囲で割って計算される。Note 15：REFBUFをオーバードライブする場合は、REFIN = 0Vに設定して内部リファレンス・バッファをディスエーブルしなければならない。Note 16：IREFBUFは、サンプル・レートおよびアクティブなチャネルの数に比例して変化する。Note 17：パラメータはOVDD = 1.71V、OVDD = 2.5V、およびOVDD = 5.25Vでテストされ、保証されている。Note 18：立ち上がりで捕捉する場合は、tSCKIの周期は最小10nsなので、最大100MHzのシフト・クロック周波数が可能である。Note 19：LVDS差動入力ペアの場合、VICM = 1.2V、VID = 350mV。

A/Dコンバータのタイミング特性

CMOSのタイミング

0.8 • OVDD

0.2 • OVDD

50% 50%

234818 F01

0.2 • OVDD

0.8 • OVDD

0.2 • OVDD

0.8 • OVDD

tDELAY

tWIDTH

tDELAY

LVDSのタイミング（差動）

+200mV

–200mV

0V 0V

234818 F01b

–200mV

+200mV

–200mV

+200mV

tDELAY

tWIDTH

tDELAY

図1. タイミング仕様での電圧レベル


LTC2348-18

9234818f


標準的性能特性

積分非直線性と出力コードおよび範囲



積分非直線性と出力コード DCヒストグラム（ゼロスケール）DCヒストグラム（フルスケール付近）



微分非直線性と出力コードおよびチャネル


ALL CHANNELS

OUTPUT CODE–131072 –65536 0 65536 131072

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

INL

ERRO

R (L

SB)


234818 G01

±10.24V RANGEFULLY DIFFERENTIAL DRIVE (IN– = –IN+)

ALL CHANNELS

OUTPUT CODE–131072 –65536 0 65536 131072

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

INL

ERRO

R (L

SB)


234818 G02

ALL RANGESALL CHANNELS

OUTPUT CODE0 65536 131072 196608 262144

–0.5

–0.4

–0.3

–0.2

–0.1

0.0

0.1

0.2

0.3

0.4

0.5

DNL

ERRO

R (L

SB)

vs Output CodeDifferential Nonlinearity

234818 G03

±10.24V AND ±10VRANGES

±5.12V AND ±5VRANGES

TRUE BIPOLAR DRIVE (IN– = 0V)ONE CHANNEL

OUTPUT CODE–131072 –65536 0 65536 131072

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

INL

ERRO

R (L

SB)


234818 G04

±10.24V, ±10V,±5.12V, AND ±5VRANGES

FULLY DIFFERENTIAL DRIVE (IN– = –IN+)ONE CHANNEL

OUTPUT CODE–131072 –65536 0 65536 131072

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

INL

ERRO

R (L

SB)


234818 G05

UNIPOLAR DRIVE (IN– = 0V)ONE CHANNEL

0V TO 5.12VRANGE

0V TO 10.24V AND 0V TO 10VRANGES

OUTPUT CODE0 65536 131072 196608 262144

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

INL

ERRO

R (L

SB)


234818 G06

±10.24V RANGEσ = 1.3

CODE–6 –4 –2 0 2 4 6

0

10000

20000

30000

40000

50000

60000

70000

80000

90000

COUN

TS

DC Histogram (Zero-Scale)

234818 G08

±10.24V RANGEσ = 1.4

CODE131056 131059 131062 131065 1310680

10000

20000

30000

40000

50000

60000

70000

80000

90000

COUN

TS

DC Histogram (Near Full–Scale)

234818 G09

注記がない限り、TA = 25°C、VCC = +15V、VEE = –15V、VDD = 5V、OVDD = 2.5V、内部リファレンスおよびバッファ（VREFBUF = 4.096V）、fSMPL = 200ksps。

TRUE BIPOLAR DRIVE (IN– = 0V)

±10.24V RANGE

ARBITRARY DRIVEIN+/IN– COMMON MODE

SWEPT –10.24V to 10.24V

OUTPUT CODE–131072 –65536 0 65536 131072

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

INL

ERRO

R (L

SB)


234818 G07


LTC2348-18

10234818f



32kポイントのFFT （fSMPL = 200kHz、fIN = 2kHz）

SNRおよびSINADとVREFBUF （fIN = 2kHz） THD、高調波とVREFBUF（fIN＝2kHz）

SNR、SINADと入力周波数 THD、高調波と入力周波数THD、高調波と入力同相電圧（fIN = 2kHz）



32kポイントの任意の2トーンFFT （fSMPL = 200kHz、IN+ = –7dBFS 2kHzの正弦波、IN– = –7dBFS 3.1kHzの正弦波）

SNR = 96.7dBTHD = –109dB

SINAD = 96.5dBSFDR = 110dB


FREQUENCY (kHz)0 20 40 60 80 100

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)

fIN = 2kHz32k Point FFT fSMPL = 200kHz,

234818 G10



FULLY DIFFERENTIAL DRIVE (IN– = –IN+)±10.24V RANGE

FREQUENCY (kHz)0 20 40 60 80 100

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)


234818 G11

SFDR = 119dB

±10.24V RANGEARBITRARY DRIVE

6.2kHz

SNR = 96.7dB

FREQUENCY (kHz)0 20 40 60 80 100

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)

IN– = –7dBFS 3.1kHz Sine200kHz, IN+ = –7dBFS 2kHz Sine,32k Point Two-Tone FFT fSMPL =

234818 G12



TRUE BIPOLAR DRIVE (IN– = 0V)±5.12V RANGE

FREQUENCY (kHz)0 20 40 60 80 100

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)


234818 G13

SNR

SINAD

REFBUF VOLTAGE (V)2.5 3 3.5 4 4.5 5

90.0

92.0

94.0

96.0

98.0

100.0

SNR,

SIN

AD (d

BFS)

SNR, SINAD vs VREFBUF, fIN = 2kHz

234818 G14

TRUE BIPOLAR DRIVE (IN– = 0V) ±2.5 • VREFBUF RANGE

TRUE BIPOLAR DRIVE (IN– = 0V) ±2.5 • VREFBUF RANGE

THD

2ND 3RD

REFBUF VOLTAGE (V)2.5 3 3.5 4 4.5 5

–130.0

–125.0

–120.0

–115.0

–110.0

–105.0

–100.0

THD,

HAR

MON

ICS

(dBF

S)

fIN = 2kHzTHD, Harmonics vs VREFBUF,

234818 G15

2ND

THD3RD

2VP-P FULLY DIFFERENTIAL DRIVE

–14.5V ≤ VCM ≤ 10.5V

±10.24V RANGE

INPUT COMMON MODE (V)–15 –10 –5 0 5 10 15

–160

–140

–120

–100

–80

–60

–40

–20

0

THD,

HAR

MON

ICS

(dBF

S)

Common Mode, fIN = 2kHzTHD, Harmonics vs Input

234818 G18



SNR

SINAD

FREQUENCY (Hz)100 1k 10k 100k

78.0

82.0

86.0

90.0

94.0

98.0

102.0

SNR,

SIN

AD (d

BFS)

vs Input FrequencySNR, SINAD

234818 G16


THD2ND

3RD

FREQUENCY (Hz)100 1k 10k 100k

–130.0

–120.0

–110.0

–100.0

–90.0

–80.0

–70.0

THD,

HAR

MON

ICS

(dBF

S)

vs Input FrequencyTHD, Harmonics

234818 G17


LTC2348-18

11234818f



SNR、SINADと温度（fIN = 2kHz） THD、高調波と温度（fIN = 2kHz） INL/DNLと温度

正のフルスケール誤差と温度およびチャネル

負のフルスケール誤差と温度およびチャネル

ゼロスケール誤差と温度およびチャネル

SNRおよびSINADと入力レベル（fIN = 2kHz）

CMRRと入力周波数およびチャネル

クロストークと入力周波数およびチャネル

SNR

SINAD

INPUT LEVEL (dBFS)–40 –30 –20 –10 0

96.0

96.5

97.0

97.5

98.0

SNR,

SIN

AD (d

BFS)

fIN = 2kHzSNR, SINAD vs Input Level,

234818 G19

±10.24V RANGETRUE BIPOLAR DRIVE (IN– = 0V) IN+ = IN– = 18VP-P SINE

ALL CHANNELS

FREQUENCY (Hz)10 100 1k 10k 100k 1M

65.0

75.0

85.0

95.0

105.0

115.0

125.0

135.0

CMRR

(dB)

CMRR vs Input Frequency

234818 G20

±10.24V RANGE

CH2

CH1IN0– = 18VP-P SINEALL CHANNELS CONVERTING

IN0+ = 0V±10.24V RANGE

CH7

FREQUENCY (Hz)10 100 1k 10k 100k 1M

–135.0

–130.0

–125.0

–120.0

–115.0

–110.0

–105.0

–100.0

–95.0

–90.0

–85.0

–80.0

CROS

STAL

K (d

B)

Crosstalk vs Input Frequency

234818 G21

SNR

SINAD

TEMPERATURE (°C)–55 –35 –15 5 25 45 65 85 105 125

94.0

94.5

95.0

95.5

96.0

96.5

97.0

97.5

98.0

SNR,

SIN

AD (d

BFS)

fIN = 2kHzSNR, SINAD vs Temperature,

234818 G22


THD

2ND

3RD

TEMPERATURE (°C)–55 –35 –15 5 25 45 65 85 105 125

–125.0

–120.0

–115.0

–110.0

–105.0

–100.0

–95.0

THD,

HAR

MON

ICS

(dBF

S)

fIN = 2kHzTHD, Harmonics vs Temperature,

234818 G23


MAX INL

MIN INL

MAX DNL

MIN DNL

TEMPERATURE (°C)–55 –35 –15 5 25 45 65 85 105 125

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

INL,

DNL

ERR

OR (L

SB)

INL/DNL vs Temperature

234818 G24


TEMPERATURE (°C)–55 –35 –15 5 25 45 65 85 105 125

–0.100

–0.075

–0.050

–0.025

0.000

0.025

0.050

0.075

0.100

FULL

–SCA

LE E

RROR

(%)

vs TemperaturePositive Full–Scale Error

234818 G25

±10.24V RANGEALL CHANNELS

TEMPERATURE (°C)–55 –35 –15 5 25 45 65 85 105 125

–0.100

–0.075

–0.050

–0.025

0.000

0.025

0.050

0.075

0.100

FULL

–SCA

LE E

RROR

(%)

vs TemperatureNegative Full–Scale Error

234818 G26



TEMPERATURE (°C)–55 –35 –15 5 25 45 65 85 105 125

–5

–4

–3

–2

–1

0

1

2

3

4

5

ZERO

-SCA

LE E

RROR

(LSB

)

Zero-Scale Error vs Temperature

234818 G27



LTC2348-18

12234818f



内部リファレンス出力と温度電源電流とサンプリング・レート

ステップ応答（大信号のセトリング）

ステップ応答（微細なセトリング）

電源電流と温度パワーダウン電流と温度オフセット誤差と入力同相電圧

IOVDD

IVDD

IVEE

IVCC

TEMPERATURE (°C)–55 –35 –15 5 25 45 65 85 105 125

–4

–2

0

2

4

6

8

10

12

14

16

18

20

SUPP

LY C

URRE

NT (m

A)

Supply Current vs Temperature

234818 G28

IOVDD

IVDD

–IVEE

IVCC

TEMPERATURE (°C)–55 –35 –15 5 25 45 65 85 105 125

0.01

0.1

1

10

100

1000

POW

ER-D

OWN

CURR

ENT

(µA)

vs TemperaturePower-Down Current

234818 G29

VCC = 21.5V, VEE = –16.5VVCM = –16.5V to 17.5V

VCC = 38V, VEE = 0VVCM = 0V to 34V

±10.24V RANGE

INPUT COMMON MODE (V)–16.5 0 17.5 34

–2.0

–1.5

–1.0

–0.5

0

0.5

1.0

1.5

2.0

OFFS

ET E

RROR

(LSB

)

vs Input Common ModeOffset Error

234818 G30

15 UNITS

TEMPERATURE (°C)–55 –35 –15 5 25 45 65 85 105 125

2.045

2.046

2.047

2.048

2.049

2.050

2.051

INTE

RNAL

REF

EREN

CE O

UTPU

T (V

)

vs TemperatureInternal Reference Output

234818 G31

IOVDD

IVDD

IVEE

IVCC

WITH NAP MODEtACQ = 1µs

SAMPLING FREQUENCY (kHz)0 40 80 120 160 200

–4

–2

0

2

4

6

8

10

12

14

16

18

SUPP

LY C

URRE

NT (m

A)Supply Current vs Sampling Rate

234818 G32


±10.24V RANGEIN+ = 200.0061kHz SQUARE WAVEIN– = 0V

SETTLING TIME (ns)–100 0 100 200 300 400 500 600 700 800 900

–131072

–98304

–65536

–32768

0

32768

65536

98304

131072

OUTP

UT C

ODE

(LSB

)

(Large–Signal Settling)Step Response

234818 G33

±10.24V RANGE

IN+ = 200.0061kHzSQUARE WAVEIN– = 0V

SETTLING TIME (ns)–100 0 100 200 300 400 500 600 700 800 900

–250

–200

–150

–100

–50

0

50

100

150

200

250

DEVI

ATIO

N FR

OM F

INAL

VAL

UE (L

SB)

Step Response (Fine Settling)

234818 G34


LTC2348-18

13234818f


ピン機能ピンは全てのデジタル I/Oモードで同一IN0+～ IN7+、IN0-～ IN7-（ピン 1、2、3、4、5、6、7、8、9、10、11、12、13、14、47、および48）：正および負アナログ入力、チャネル0～7。コンバータは、全てのチャネルについて同時に（VIN+ – VIN–)をサンプリングし、デジタル化します。広い入力同相範囲（VEE ≤ VCM ≤ VCC – 4V）と高い同相除去比により、入力は多種多様な信号振幅を受け取ることができます。フルスケール入力範囲は、チャネルのSoftSpan構成によって決定されます。

GND（ピン15、18、20、30、41、44、46）：グランド。全てのGND

ピンを、切れ目のないグランド・プレーンに半田付けします。

VCC（ピン16）：正の高電圧電源。VCCの範囲は、GNDを基準にして0V～38V、VEEを基準にして10V～38Vです。VCCピンは、0.1μFのセラミック・コンデンサを使用して、ピンの近くでGNDにバイパスします。VCCをGNDに短絡するアプリケーションでは、このコンデンサを省略できます。

VEE（ピン17、45）：負の高電圧電源。VEEの範囲は、GNDを基準にして0V～–16.5V、VCCを基準にして–10V～–38Vです。ピン17および45を一緒に接続し、0.1μFのセラミック・コンデンサを使用して、VEEネットワークをピン17の近くでGNDにバイパスします。VEEをGNDに短絡するアプリケーションでは、このコンデンサを省略できます。

REFIN（ピン19）：バンドギャップ・リファレンス出力 /リファレンス・バッファ入力。内部バンドギャップ・リファレンスはこのピンに公称2.048Vを出力します。内部リファレンス・バッファは、VREFINを増幅し、コンバータのマスタ・リファレンス電圧VREFBUF = 2 • VREFINをREFBUFピンに生成します。内部リファレンスを使用する場合、バンドギャップ出力ノイズをフィルタリングするために、0.1μFのセラミック・コンデンサを使用して、REFINをピンの近くでGND（ピン20）にバイパスします。さらに高い精度が必要な場合は、外部リファレンスによって1.25V～2.2Vの範囲でREFINをオーバードライブします。

REFBUF（ピン21）：内部リファレンス・バッファ出力。内部リファレンス・バッファは、VREFINを増幅し、コンバータのマスタ・リファレンス電圧VREFBUF = 2 • VREFIN（内部バンドギャップ・リファレンスを使用する場合は、公称4.096V）をこのピンに生成します。47μFのセラミック・コンデンサを使用して、REFBUFを

ピンの近くでGND（ピン20）にバイパスします。内部リファレンス・バッファは、その入力をREFINで接地することにより、ディスエーブルできます。このバッファをディスエーブルした状態で、2.5V～5Vの範囲の外部リファレンス電圧でREFBUFをオーバードライブします。内部リファレンス・バッファを使用する場合は、REFBUFに接続された外部回路の負荷を、10μA未満に制限します。VREFBUFを外部回路にバッファするために、高入力インピーダンス・アンプを使用することを推奨します。

PD（ピン22）：パワーダウン入力。このピンが“H”になるとLTC2348-18はパワーダウンされ、その後の変換要求は無視されます。変換時にこれが発生すると、デバイスは、変換の完了後にパワーダウンします。変換が介在することなくこのピンが2回“H”になると、パワーオン・リセット・イベントと同等の内部グローバル・リセットが開始されます。ロジック・レベルはOVDDによって決まります。

LVDS/CMOS（ピン23）：I/Oモードの選択。LVDS I/Oモードを選択する場合は、このピンをOVDDに接続し、CMOS I/Oモードを選択する場合はグランドに接続します。ロジック・レベルはOVDDによって決まります。

CNV（ピン24）：変換開始入力。このピンの立ち上がりエッジで、内部のサンプル・アンド・ホールド回路がホールド・モードになり、新しい変換が開始されます。CNVは、CSによってゲート制御されません。そのため、シリアルI/Oバスの状態とは無関係に変換を開始できます。

BUSY（ピン38）：ビジー出力。BUSY信号は、変換が進行中であることを示します。このピンは各変換の開始時に“L”から“H”へ遷移し、変換が完了するまで“H”のままとなります。ロジック・レベルはOVDDによって決まります。

VDDLBYP（ピン40）：内蔵の2.5Vレギュレータのバイパス・ピン。このピン上の電圧は、VDDから動作する内部レギュレータを介して生成されます。このピンは2.2μFのセラミック・コンデンサを使ってピンの近くでGNDにバイパスする必要があります。このピンを、どの外部回路にも接続しないでください。

VDD （ピン42、43）：5V電源。VDDの範囲は4.75V～5.25Vです。ピン42および43を一緒に接続し、共有された0.1μFのセラミック・コンデンサをピンの近くで使用して、VDDネットワークをGNDにバイパスします。


LTC2348-18

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ピン機能CMOS I/OモードSDO0～SDO7（ピン25、26、27、28、33、34、35、および36）：CMOSシリアル・データ出力（チャネル0～7）。最後の変換結果が、チャネル構成情報と共に、SCKIの各立ち上がりエッジでクロックと同期してSDOピンに出力されます。出力データ形式については、「デジタル・インターフェース」のセクションで説明されています。未使用のSDO出力は、未接続のままにします。ロジック・レベルはOVDDによって決まります。

SCKI（ピン29）：CMOSシリアル・クロック入力。シリアルI/O

クロックでSCKIを駆動します。シリアル・データは、SCKIの立ち上がりエッジでSDIでラッチされ、クロックと同期してSDO0～SDO7に出力されます。標準SPIバス動作の場合、レシーバでは、SCKIの立ち上がりエッジで出力データ捕捉します。SCKIは、“H”または“L”のいずれかでアイドル状態になることができます。ロジック・レベルはOVDDによって決まります。

OVDD（ピン31）：I/Oインタフェースの電源。CMOS I/Oモードでは、OVDDの範囲は1.71V～5.25Vです。OVDDピンは、0.1μFのセラミック・コンデンサを接続し、ピンの近くでGND

（ピン30）にバイパスします。

SCKO（ピン32）：CMOSシリアル・クロック出力。SCKIの立ち上がりエッジによって、SCKOでの遷移がトリガされます。この遷移は、SDO0～SDO7でのシリアル出力データ・ストリームとスキューが一致しています。生成されたSCKOの周波数は、SCKIの周波数の1/2になります。レシーバ（FPGA）では、SCKOの立ち上がりエッジおよび立ち下がりエッジを使用して、ダブルデータレート（DDR）でSDOデータを捕捉することができます。標準SPIバス動作の場合は、SCKOを使用せず、未接続のままにする必要があります。SCKOは、BUSYの立ち下がりエッジで強制的に“L”になります。ロジック・レベルはOVDDによって決まります。

SDI（ピン37）：CMOSシリアル・データ入力。目的の24ビットSoftSpan構成ワード（表1aを参照）を使用してこのピンを駆動します。このワードは、SCKIの立ち上がりエッジでラッチされます。全てのチャネルをSoftSpan 7のみで動作するように構成する場合は、SDIをOVDDに接続します。ロジック・レベルはOVDDによって決まります。

CS（ピン39）：チップ選択入力。シリアル・データI/OバスはCS

ピンが“L”になるとイネーブルされ、CSピンが“H”になるとディスエーブルされて高インピーダンスになります。CSは、外部シフト・クロック（SCKI）をゲート制御することもできます。ロジック・レベルはOVDDによって決まります。

LVDS I/OモードSDO0、SDO7（ピン25および36）：CMOSシリアル・データ出力。LVDS I/Oモードでは、これらのピンは高インピーダンスになります。

SDI+、SDI–（ピン26および27）：LVDSの正および負シリアル・データ入力。目的の24ビットSoftSpan構成ワード（表1aを参照）を使用してSDI+/SDI–を差動で駆動します。このワードは、SCKI+/SCKI–の立ち上がりエッジと立ち下がりエッジの両方でラッチされます。SDI+/SDI–入力ペアは、CS = 0の場合に、100Ωの差動抵抗を使用して内部で終端されます。

SCKI+、SCKI–（ピン28および29）：LVDSの正および負シリアル・クロック入力。シリアルI/Oクロックを使用して、SCKI+/

SCKI–を差動で駆動します。シリアル・データは、SCKI+/

SCKI–の立ち上がりエッジと立ち下がりエッジでSDI+/SDI–

でラッチされ、クロックと同期してSDO+/SDO–に出力されます。CSを遷移するなどの場合は、SCKI+/SCKI–を“L”でアイドル状態にします。SCKI+/SCKI–入力ペアは、CS = 0の場合に、100Ωの差動抵抗を使用して内部で終端されます。

OVDD（ピン31）：I/Oインタフェースの電源。LVDS I/Oモードでは、OVDDの範囲は2.375V～5.25Vです。OVDDピンは、0.1μFのセラミック・コンデンサを接続し、ピンの近くでGND

（ピン30）にバイパスします。

SCKO+、SCKO–（ピン32および33）：LVDSの正および負シリアル・クロック出力。SCKO+/SCKO–は、SCKI+/SCKI–で受信した入力シリアルI/Oクロックのコピーを出力します。このクロックは、SDO+/SDO–のシリアル出力データ・ストリームとスキューが一致しています。レシーバ（FPGA）では、SCKO+/SCKO–の立ち上がりエッジと立ち下がりエッジを使用して、SDO+/SDO–のデータを捕捉します。レシーバ（FPGA）では、100Ωの抵抗を使用してSCKO+/SCKO–出力ペアを差動で終端する必要があります。

SDO+、SDO-（ピン34および35）：LVDSの正および負シリアル・データ出力。チャネル0から開始して、最後の変換結果を、チャネル構成情報と共に、SCKI+/SCKI–の立ち上がりエッジと立ち下がりエッジの両方で、クロックと同期してSDO+/SDO–に出力します。レシーバ（FPGA）では、100Ωの抵抗を使用してSDO+/SDO–出力ペアを差動で終端する必要があります。

CS（ピン39）：チップ選択入力。シリアル・データI/OバスはCSピンが“L”になるとイネーブルされ、CSピンが“H”になるとディスエーブルされて高インピーダンスになります。CSは、外部シフト・クロック（SCKI+/SCKI–）をゲート制御することもできます。CSが“H”の場合、SCKI+/SCKI–入力ペアおよびSDI+/

SDI–入力ペアの内部100Ω差動終端抵抗はディスエーブルされます。ロジック・レベルはOVDDによって決まります。


LTC2348-18

15234818f


構成表表1. SoftSpan構成表目的のアナログ入力範囲に基づいて、この表を表1bとともに使用し、チャネルごとに独立したSoftSpanのバイナリ・コードSS[2:0]を選択します。各SoftSpanコードを結合して、24ビットSoftSpan構成ワードS[23:0]を作成します。シリアル・インタフェースを使用して、SoftSpan構成ワードをLTC2348-18に書き込みます（図19を参照）。

SoftSpanのバイナリ・コード SS[2:0] アナログ入力電圧範囲フルスケール範囲変換結果の

バイナリ形式111 ±2.5 • VREFBUF 5 • VREFBUF 2の補数110 ±2.5 • VREFBUF/1.024 5 • VREFBUF/1.024 2の補数101 0V to 2.5 • VREFBUF 2.5 • VREFBUF ストレート・バイナリ100 0V to 2.5 • VREFBUF/1.024 2.5 • VREFBUF/1.024 ストレート・バイナリ011 ±1.25 • VREFBUF 2.5 • VREFBUF 2の補数010 ±1.25 • VREFBUF/1.024 2.5 • VREFBUF/1.024 2の補数001 0V to 1.25 • VREFBUF 1.25 • VREFBUF ストレート・バイナリ000 Channel Disabled Channel Disabled 全てゼロ

表1. リファレンス構成表LTC2348-18は、3つのリファレンス構成をサポートしています。アナログ入力電圧範囲は、コンバータのマスタ・リファレンス電圧（VREFBUF）によってスケーリングされます。

リファレンス構成 VREFIN VREFBUFSoftSpanのバイナリ・コード

SS[2:0] アナログ入力電圧範囲

内部リファレンスと内部バッファ 2.048V 4.096V

111 ±10.24V

110 ±10V

101 0V to 10.24V

100 0V to 10V

011 ±5.12V

010 ±5V

001 0V to 5.12V

外部リファレンスと内部バッファ（REFINピンは外部でオーバードライブされる）

1.25V (Min Value) 2.5V

111 ±6.25V

110 ±6.104V

101 0V to 6.25V

100 0V to 6.104V

011 ±3.125V

010 ±3.052V

001 0V to 3.125V

2.2V (Max Value) 4.4V

111 ±11V

110 ±10.742V

101 0V to 11V

100 0V to 10.742V

011 ±5.5V

010 ±5.371V

001 0V to 5.5V


LTC2348-18

16234818f


リファレンス構成 VREFIN VREFBUFSoftSpanのバイナリ・コード

SS[2:0] アナログ入力電圧範囲

外部リファレンスバッファなし

（REFBUFピンは外部でオーバードライブされ、

REFINピンは接地される)

0V 2.5V (Min Value)

111 ±6.25V

110 ±6.104V

101 0V to 6.25V

100 0V to 6.104V

011 ±3.125V

010 ±3.052V

001 0V to 3.125V

0V 5V (Max Value)

111 ±12.5V

110 ±12.207V

101 0V to 12.5V

100 0V to 12.207V

011 ±6.25V

010 ±6.104V

001 0V to 6.25V

構成表表1b.リファレンス構成表（続き）。LTC2348-18は、3つのリファレンス構成をサポートしています。アナログ入力電圧範囲は、コンバータのマスタ・リファレンス電圧（VREFBUF）によってスケーリングされます。


LTC2348-18

17234818f


機能ブロック図

SDO0

SDO7

SCKO

SDI

SCKI

CS

IN0+

IN0–

BUSY

18-BITSAR ADC

CMOSSERIAL

I/OINTERFACE

234818 BD01

18 BITS

REFERENCEBUFFER

REFBUFREFINGND

VCC

VEE

VDDLBYPVDD OVDDLTC2348-18

CONTROL LOGIC

2.048VREFERENCE

2.5VREGULATOR

LVDS/CMOSPDCNV

S/H

IN1+

IN1– S/H

IN2+

IN2– S/H

IN3+

IN3– S/H

IN4+

IN4– S/H

IN5+

IN5– S/H

IN6+

IN6– S/H

IN7+

IN7– S/H

8-CH

ANNE

L M

ULTI

PLEX

ER

20k2×

• • •

SDO+

SDO–

SCKO+

SCKO–

SDI+

SDI–

SCKI+

SCKI–

CS

IN0+

IN0–

BUSY

18-BITSAR ADC

LVDSSERIAL

I/OINTERFACE

234818 BD02

18 BITS

REFERENCEBUFFER

REFBUFREFINGND

VCC

VEE

VDDLBYPVDD OVDDLTC2348-18

CONTROL LOGIC

2.048VREFERENCE

2.5VREGULATOR

LVDS/CMOSPDCNV

S/H

IN1+

IN1– S/H

IN2+

IN2– S/H

IN3+

IN3– S/H

IN4+

IN4– S/H

IN5+

IN5– S/H

IN6+

IN6– S/H

IN7+

IN7– S/H

8-CH

ANNE

L M

ULTI

PLEX

ER

20k2×

LVDS I/Oモード

CMOS I/Oモード


LTC2348-18

18234818f


タイミング図

LVDS I/Oモード

S23

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 25 2624

S22 S21 S20 S19 S18 S17 S16 S15 S14 S13 S12 S11 S10 S9 S8 S7 S6 S5 S3S4 S1S2 S0

D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 SS1SS2 SS0 D17 D16 D15

CNV(CMOS)

CS = PD = 0

234818 TD02

CONVERT

DON’T CARE

ACQUIREBUSY(CMOS)

SCKO(LVDS)

SDO(LVDS)

SCKI(LVDS)

SDI(LVDS)

DON’T CARE

SAMPLE N

• • •

• • •

• • •

• • •

• • •

• • •

SAMPLE N + 1

SoftSpan CONFIGURATION WORD FOR CONVERSION N + 1

CHANNEL 0CONVERSION N



CONVERSION RESULT CHANNEL ID SoftSpan

186 187 188 189 190 191 192

D0 SS1SS2 SS0 D17


CONVERSION RESULTCHANNEL ID SoftSpan

C2 C1 C0 C2 C1 C0

CMOS I/Oモード

S23

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24


D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 C2 C1 C0

C2 C1 C0

SS1SS2 SS0 D17

CNV

CS = PD = 0

CONVERT

DON’T CARE

ACQUIREBUSY

SDO7

SCKO

SDO0

SCKI

SDI

DON’T CARE

SAMPLE N SAMPLE N + 1






234818 TD01

CONVERSION RESULT CHANNEL ID SoftSpan CONVERSION RESULT

D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 SS1SS2 SS0 D17DON’T CARE

CONVERSION RESULT CHANNEL ID SoftSpan CONVERSION RESULT

• •

•


LTC2348-18

19234818f


アプリケーション情報

概要LTC2348-18は、差動入力で入力同相範囲の広い18ビットの低ノイズ8チャネル同時サンプリング逐次比較レジスタ（SAR）A/Dコンバータです。このA/Dコンバータは、5Vの低電圧電源および柔軟な高電圧電源（公称±15V）から動作します。このSoftSpan A/Dコンバータの各チャネルは、内蔵低ドリフト・リファレンスおよびバッファ（公称VREFBUF = 4.096V）を使用して、変換ごとに独立して構成し、±10.24V、0V～10.24V、±5.12V、または0V～5.12Vの信号を受け取ることができます。入力信号電圧範囲は、外部5Vリファレンスを使用して最大±12.5Vまで拡張することができます。また、チャネルを個別にディスエーブルして、残りのチャネルのスループットを向上させることもできます。

LTC2348-18のアナログ入力の広い同相電圧範囲と高いCMRR（標準118dB、VIN+ = VIN– = 18VP-P 200Hzの正弦波）によって、A/Dコンバータはさまざまな信号を直接デジタル化することができます。そのため、信号チェーン設計が簡略化されます。絶対同相入力電圧範囲は、高電圧源の選択によって決まり、グランドの上下で非対称にバイアスすることができ、グランドに直接接続される正電源または負電源の能力を備えることができます。LTC2348-18は、この入力信号の柔軟性と、±3LSBのINL、18ビットで欠落コードなし、および96.7dBのSNRという特長を兼ね備えているので、広いダイナミックレンジが必要な多くの高電圧アプリケーションに最適です。

LTC2348-18は、ピンで選択可能なSPI CMOS（1.8V～5V）インタフェースおよびLVDSシリアル・インタフェースをサポートしており、従来のマイクロコントローラや最新のFPGAと、同様に良好に通信することができます。CMOSモードでは、アプリケーションは1～8レーンのシリアル出力データを使用することができ、ユーザーはバス幅とデータのスループットを最適化できます。LTC2348-18は、チャネル当たり200kspsのスループットで8つのアナログ入力チャネルを同時に変換する際に、標準で140mWを消費します。オプションのナップ・モードおよびパワーダウン・モードを使用して、非アクティブ時の消費電力をさらに低減できます。

コンバータの動作LTC2348-18は2つのフェーズで動作します。収集フェーズの間、各チャネルのサンプル・アンド・ホールド（S/H）回路内のサンプリング・コンデンサは、各アナログ入力ピンに接続され、差動アナログ入力電圧（VIN+ – VIN–）をトラッキングします。CNVピンの立ち上がりエッジで、全てのチャネルのS/H回路は、トラッキング・モードからホールド・モードに移行し、全てのチャネルの入力信号を同時にサンプリングして変換を開始します。変換フェーズの間、各チャネルのサンプリング・コンデンサは、1度に1チャネルずつ18ビット電荷再配分コンデンサD/Aコンバータ（CDAC）に接続されます。CDACに対して逐次比較アルゴリズムが順番に実行され、差動コンパレータを使用してサンプリングした入力電圧をチャネルのSoftSpanフルスケール範囲の2進重み付け分数（例：VFSR/2、VFSR/4 ...

VFSR/262144）と効率的に比較します。このプロセスの最後には、CDACの出力はチャネルのサンプリングされたアナログ入力に近づきます。この方法で全てのチャネルが変換されると、ADC制御ロジックは、各チャネルからシリアル転送用の18ビットのデジタル出力コードを作成します。

伝達関数LTC2348-18は、各チャネルのフルスケール電圧範囲を、218

レベルにデジタル化します。A/Dコンバータのマスタ・リファレンス電圧（VREFBUF）と連動して、チャネルのSoftSpan構成は、入力電圧範囲、フルスケール範囲、LSBサイズ、および変換結果のバイナリ形式を決定します（表1aおよび1bを参照）。例えば、内部リファレンスおよびバッファ（公称VREFBUF

= 4.096V）を使用し、±10.24Vの両極性アナログ入力電圧範囲（78.125μV LSBでの20.48Vのフルスケール範囲に対応）を受け取るように、SoftSpan 7でチャネルを構成します。その他のSoftSpan構成およびリファレンス電圧を使用して、さらに大きい、またはさらに小さい、両極性入力範囲と単極性入力範囲を変換できます。変換結果は、全ての両極性SoftSpan範囲に対しては2の補数バイナリ形式で出力され、全ての単極性SoftSpan範囲に対してはストレート・バイナリ形式で出力されます。理想的な2の補数の伝達関数を図1に、理想的なストレート・バイナリ伝達関数を図3に示します。


LTC2348-18

20234818f


INPUT VOLTAGE (V)

0V

OUTP

UT C

ODE

(TW

O’S

COM

PLEM

ENT)

–1 LSB

234818 F02

011...111

011...110

000...001

000...000

100...000

100...001

111...110

1LSB

BIPOLARZERO

111...111

FSR/2 – 1LSB–FSR/2

FSR = +FS – –FS1LSB = FSR/262144

図2. LTC2348-18の2の補数の伝達関数

INPUT VOLTAGE (V)

OUTP

UT C

ODE

(STR

AIGH

T BI

NARY

)

234818 F03

111...111

111...110

100...001

100...000

000...000

000...001

011...110

UNIPOLARZERO

011...111

FSR – 1LSB0V

FSR = +FS1LSB = FSR/262144

図3. LTC2348-18のストレート・バイナリ伝達関数

アナログ入力LTC2348-18の各チャネルは、広い同相入力電圧範囲にわたってアナログ入力ピン間の電圧差（VIN+ – VIN–）を同時にサンプリングしながら、A/Dコンバータの同相除去比（CMRR）によって、両方の入力ピンに共通する不要な信号を減衰します。広い同相入力電圧範囲を高いCMRRと組み合わせることで、IN+/IN–アナログ入力は、互いに任意の関係で振幅できます。ただし、各ピンの電圧は、（VCC – 4V）～VEEの範囲内に留まる必要があります。LTC2348-18のこの独自機能により、単極性疑似差動、真の両極性疑似差動、完全差動などの従来型のアナログ入力信号を含む、多種多様な信号振幅を受け取ることができ、信号チェーン設計が簡略化されます。

アプリケーション情報動作範囲の広い高電圧電源によって、入力同相電圧の柔軟性がさらに増します。10V ≤ VCC – VEE ≤ 38Vの電圧差制限を遵守している限り、VCCとVEEは、それぞれ個別に許容される動作範囲内の任意の電圧に、独立してバイアスすることができます。これらの電源のいずれかをグランドに直接接続することもできます。この機能により、LTC2348-18の同相入力電圧範囲を、特定のアプリケーションの要件に合わせることができます。

全てのSoftSpan範囲において、各チャネルのアナログ入力は、図4に示す等価回路によってモデル化できます。収集の開始時に、40pFのサンプリング・コンデンサ（CIN）は、それぞれ約600Ωのオン抵抗（RIN）を持つサンプリング・スイッチを介してアナログ入力ピンIN+/IN–に接続されます。収集開始時の両方のサンプリング・コンデンサの初期電圧は、前の変換でサンプリングされた同相電圧（VIN+ + VIN–）/2にほぼ等しくなります。IN+および IN–に接続された外部回路は、RINに流れる電荷をソースまたはシンクする必要があります。これは、サンプリング・コンデンサが、収集間隔の間に、初期電圧から新しい入力ピンの電圧にセトリングするためです。変換、ナップ・モード、およびパワーダウン・モードの間にアナログ入力に流れるのはわずかな漏れ電流だけです。入力のダイオードはESD保護機能を果たします。

IN+

RIN600Ω

RIN600Ω

CIN40pF

CIN40pF

VCC

VCC

VEE

VEE

BIASVOLTAGE

IN– 234818 F04

図4. 差動アナログ入力の等価回路（1チャネルを示す）


LTC2348-18

21234818f


アプリケーション情報両極性SoftSpan入力範囲SoftSpan範囲7、6、3、または2で構成されたチャネルの場合、LTC2348-18は、それぞれ±2.5 • VREFBUF、±2.5 • VREFBUF/

1.024、±1.25 • VREFBUF、または1.25 • VREFBUF/1.024の両極性入力範囲にわたり、差動アナログ入力電圧（VIN+ – VIN–）をデジタル化します（表1aを参照）。SoftSpan範囲は、IN+とIN–が互いに上下に振幅する入力信号をデジタル化する場合に役立ちます。従来の例には、IN+とIN–が、同相電圧（VIN+

＋VIN–）/2を中心にして互いに位相が180度ずれて駆動される完全差動入力信号、IN+がグランド・リファレンス・レベルの上下に振幅し、IN–で駆動される真の両極性疑似差動入力信号などがあります。選択したSoftSpan範囲に関わらず、IN+/IN–アナログ入力の広い同相入力電圧範囲と高いCMRR

により、これらのアナログ入力は、互いに任意の関係で振幅できます。ただし、各ピンの電圧は（VCC – 4V）～VEEの範囲内に留まる必要があります。全ての両極性SoftSpan範囲の出力データ形式は、2の補数です。

単極性SoftSpan入力範囲SoftSpan範囲5、4、または1で構成されたチャネルの場合、LTC2348-18は、それぞれ0V～2.5 • VREFBUF、0V～2.5 • VREFBUF/1.024、または0V～1.25 • VREFBUFの単極性入力範囲にわたり、差動アナログ入力電圧（VIN+ – VIN–）をデジタル化します（表1aを参照）。これらのSoftSpan範囲は、IN+が IN–よりも上に留まる入力信号をデジタル化する場合に役立ちます。従来の例には、IN+がグランド・リファレンスよりも上に振幅し、IN–で駆動される単極性疑似作動入力信号などがあります。選択したSoftSpan範囲に関わらず、IN+/IN–

アナログ入力の広い同相入力電圧範囲と高いCMRRにより、これらのアナログ入力は、互いに任意の関係で振幅できます。ただし、各ピンの電圧は（VCC – 4V）～VEEの範囲内に留まる必要があります。全ての単極性SoftSpan範囲の出力データ形式は、ストレート・バイナリです。

入力駆動回路収集開始時の各チャネルのサンプリング・コンデンサの初期電圧は、収集間隔の間に、新しい入力ピンの電圧にセトリングする必要があります。このセトリングの発生時に、IN+とIN–

に接続された外部回路は、RINに流れる電荷をソースまたはシンクする必要があります。LTC2348-18のサンプリング・ネットワークの24nsのRC時定数は、フルスケール・ステップまでの18ビットのセトリング時間が約13 • （RIN • CIN） = 312nsであることを意味します。アナログ入力ピンに接続された外部回路のインピーダンスとセルフセトリングにより、必要なセトリング時間全体が増加します。低インピーダンスのソースは、利得誤差を生じずにLTC2348-18の入力を直接駆動できますが、高インピーダンスのソースは、収集時に十分なセトリングを確保するため、およびA/Dコンバータの直線性と歪み性能を最適化するために、バッファする必要があります。セトリング時間は、DC入力信号の場合にも重要な考慮事項です。これは、サンプリング・コンデンサの電圧が、収集の開始時に、アナログ入力ピンの電圧とは異なるためです。

ほとんどのアプリケーションは、バッファ・アンプを使用してLTC2348-18のアナログ入力を駆動する必要があります。バッファ・アンプは出力インピーダンスが低いので、収集段階でアナログ信号の高速セトリングが可能です。また、バッファ・アンプは、収集開始時にアナログの入力に流れる電荷から信号源を切り離します。

入力フィルタリング入力バッファ・アンプやその他の支持回路のノイズと歪みは、A/Dコンバータのノイズと歪みに上乗せされるので、考慮する必要があります。入力信号にノイズが多い場合は、バッファ・アンプの前に低帯域幅のフィルタを使ってノイズを最小限に抑えます。多くのアプリケーションでは、図5に示す簡単な1ポールのRCローパス・フィルタで十分です。

バッファの出力では、600Ωのサンプリング・スイッチのオン抵抗（RIN）と40pFのサンプリング容量（CIN）で形成されるローパスRCフィルタ回路網によって、各チャネルの入力帯域幅が7MHzに制限されます。この入力帯域幅は、収集時に十分な過渡セトリングを得ると同時に、ドライバの広帯域ノイズを除去できるほど、十分に高速です。ノイズ密度の低いバッファ・アンプを選択して、この帯域幅でのSNRの低下を最小限に


LTC2348-18

22234818f


抑える必要があります。追加フィルタ回路網をバッファの出力とA/Dコンバータの入力の間に配置して、バッファに対するノイズの影響を最小限に抑えると同時に、A/Dコンバータの収集時のトランジェント電圧からのバッファへの妨害電圧を減らします。多くのアプリケーションでは、簡単な1ポールのローパスRCフィルタで十分です。ただし、セトリングが不十分だとINLとTHDの性能が制限されることがあるので、A/Dコンバータの収集時間（tACQ）内にアナログ入力を18ビット分解能まで完全にセトリングさせることができるように、このフィルタのRC時定数を十分に小さくすることが重要です。

RCフィルタのコンデンサと抵抗は歪みを大きくする可能性があるので、これらの部品は高品質のものを使用します。NPO/

COGタイプやシルバー・マイカ・タイプの誘電体コンデンサは優れた直線性を示します。表面実装型カーボン抵抗は、半田付け工程で生じる損傷および自己発熱により歪みが生じることがあります。表面実装型金属皮膜抵抗は、この2つの問題に対してはるかに耐性があります。


任意の完全差動アナログ入力信号のバッファリングLTC2348-18の広い同相入力電圧範囲と高いCMRRにより、各チャネルのIN+ピンおよびIN–ピンは、互いに任意の関係で振幅できます。ただし、各ピンの電圧は（VCC – 4V）～VEE

の範囲内に留まる必要があります。LTC2348-18のこの独自機能により、多種多様な信号振幅を受け取ることができ、信号チェーン設計が簡略化されます。多くのアプリケーションでは、チャネルのIN+ピンおよび IN–ピンを既存の信号チェーン回路に直接接続すると、チャネルのサンプリング・ネットワークを、A/Dコンバータの収集時間（tACQ）内に18ビット解像度にセトリングすることができなくなります。そのような場合、図6a

に示すように、2つのユニティゲイン・バッファを、信号源とA/D

コンバータの入力ピンの間に挿入することを推奨します。この回路での使用に推奨されるアンプとローパス・フィルタの組み合わせのいくつかを、表2に示します。LT1469は、高速セトリング特性、高い直線性、および低いオフセットを兼ね備えた上に、5nV/√Hzの入力換算ノイズ密度を実現しており、図6b～6eのFFTのグラフで示すように、A/Dコンバータのデータシートに示すSNRとTHDの規格値を全て満たすことができます。SNR性能とTHD性能のわずかな低下を許容できるアプリ

LTC2348-18

234818 F05ONLY CHANNEL 0 SHOWN FOR CLARITY

0V

TRUE BIPOLARINPUT SIGNAL

IN0+

IN0–

BUFFERAMPLIFIER

LOWPASS SIGNAL FILTER

10nF

160Ω

BW = 100kHz

図5. 入力フィルタ付きの真の両極性信号チェーン

表2. 図6aおよび9のバッファ回路で推奨されるアンプとフィルタの組み合わせ。図6aの回路を使用して±10.24Vの範囲で測定されたAC性能

アンプ RFILT （Ω）

CFILT （pF）入力信号駆動 SNR

（dB）THD （dB）

SINAD （dB）

SFDR （dB）

½ LT1469 49.9 1000 FULLY DIFFERENTIAL 96.7 –119 96.6 120

½ LT1355 100 270 FULLY DIFFERENTIAL 96.5 –119 96.4 120

½ LT1469 49.9 1000 TRUE BIPOLAR 96.7 –109 96.5 110

½ LT1355 100 270 TRUE BIPOLAR 96.5 –106 96.1 108

½ LT1469 0 0 TRUE BIPOLAR 95.7 –109 95.5 110

½ LT1355 0 0 TRUE BIPOLAR 95.9 –106 95.5 108


LTC2348-18

23234818f



SFDR = 119dB

±10.24V RANGE

6.2kHz

SNR = 96.7dB

FREQUENCY (kHz)0 20 40 60 80 100

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)

Arbitrary Drive

234818 F06b

図6b. 2トーン・テスト。IN+ = –7dBFS 2kHzの正弦波、IN– = –7dBFS 3.1kHzの正弦波、32kポイントのFFT、fSMPL = 200ksps。図6aに、LT1469アンプ、RFILT = 49.9Ω、CFILT = 1000pFと共に示す回路



±10.24V RANGE

FREQUENCY (kHz)0 20 40 60 80 100

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)

Fully Differential Drive

234818 F06c

図6c. IN+/IN– = –1dBFS 2kHzの完全差動正弦波、VCM = 0V、 32kポイントのFFT、fSMPL = 200ksps。図6aに、LT1469アンプ、 RFILT = 49.9Ω、CFILT = 1000pFと共に示す回路

–15V–15V

15V15V

LTC2348-18

234818 F06aONLY CHANNEL 0 SHOWN FOR CLARITY

+10V

0V

–10V

FULLYDIFFERENTIAL

+10V

0V

–10V

TRUE BIPOLAR

+10V

0V

–10V

ARBITRARY

+10V

0V

–10V

UNIPOLAR

–

+

–

+

0.1µF

0.1µF

0.1µF47µF

IN0+

IN0–

AMPLIFIER

AMPLIFIER

VCC

REFINREFBUFVEE

OPTIONALLOWPASS FILTERS

CFILT

CFILT

RFILT

RFILT

IN+

IN–

図6a. 任意の完全差動、真の両極性、および単極性信号のバッファリング（推奨されるアンプとフィルタの組み合わせについては、表2を参照）



±10.24V RANGE

FREQUENCY (kHz)0 20 40 60 80 100

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)

True Bipolar Drive

234818 F06d

図6d. IN+ = –1dBFS 2kHzの真の両極性正弦波、IN– = 0V、 32kポイントのFFT、fSMPL = 200ksps。図6aに、LT1469アンプ、RFILT = 49.9Ω、CFILT = 1000pFと共に示す回路



0V to 10.24V RANGE

FREQUENCY (kHz)0 20 40 60 80 100

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)

Unipolar Drive

234818 F06e

図6e. IN+ = –1dBFS 2kHzの単極性正弦波、IN– = 0V、 32kポイントのFFT、fSMPL = 200ksps。図6aに、LT1469アンプ、RFILT = 49.9Ω、CFILT = 1000pFと共に示す回路


LTC2348-18

24234818f


ケーションでは、低消費電力のLT1355を使用してLTC2348-

18を駆動できます。LT1355は、高速セトリング特性、良好な直線性、および適度なオフセットを、10nV/√Hzの入力換算ノイズ密度と組み合わせ、LT1469と比較してわずか0.2dBのSNRの低下と3dBのTHDの低下で、LTC2348-18を駆動することができます。表2に示すように、ローパス・フィルタを使用せずに、広帯域ノイズの増加に起因する1dB以下のSNRの低下で、両方の推奨アンプを使用できます。

図6bに示す2トーン・テストは、LTC2348-18の任意の入力駆動能力を示しています。このテストでは、シングルエンドの-7dBFS 2kHzの正弦波でIN+を駆動すると同時に、シングルエンドの-7dBFS 3.1kHzの正弦波でIN-を駆動します。これらの信号は、より一般的な任意の入力信号の場合と同様に、同相電圧と差動電圧の組み合わせの広い範囲にわたり、一緒に動作してアナログ入力を振幅させます。これらの信号には、単純なスペクトル表現もあります。同相の影響を受けない理想的な差動コンバータは、この信号を、2つ（各正弦波周波数につき1つ）の-7dBFSのスペクトル・トーンとしてデジタル化します。図6bのFFTのグラフは、LTC2348-18の応答がこの理想に近づいていることを示しています。ここでは、IN–での3.1kHzの正弦波に対して、コンバータの第2高調波歪み応答によって、SFDRが119dBに制限されています。

広い入力同相電圧範囲にわたる任意の信号振幅を高いCMRRで受け取るLTC2348-18の能力により、アプリケーションのソリューションを簡略化できます。実際、多くのセンサは、大きな同相信号の上限を超える差動センサ電圧を生成します。図7aに、LTC2348-18を使用してこの種の信号をデジタル化する1つの方法を示します。アンプ段が約10V/Vの差動利得を目的のセンサ信号に提供し、不要な同相信号がA/DコンバータのCMRRによって減衰します。この回路は、A/Dコンバータの±5VのSoftSpan範囲を使用します。図7bに、このソリューションで測定されたCMRR性能を示します。この性能は、市販されている最高の計測器のアンプに匹敵します。図7cに、このソリューションで測定されたAC性能を示します。図8に、別のアプリケーション回路を示します。この回路では、LTC2348-18の2つのチャネルを使用し、検出抵抗を通じて、広い同相電圧範囲にわたる電圧と双方向電流を同時に検出します。この種の多くのアプリケーションでは、外部回路のインピーダンスは、多くの場合、A/Dコンバータのサンプリング・ネットワークがバッファリングなしで完全にセトリングできるほど低くなります。

–5V–5V

31V

31V

LTC2348-18


24V

0V

ARBITRARY +–

+–

0.1µF

0.1µF

0.1µF47µF

IN0+

IN0–

½ LT1124

½ LT1124

VCC

REFINREFBUFVEE

LOWPASS FILTERS

BW ~ 500kHz

6.6nF

6.6nF

49.9Ω

49.9Ω

549Ω

18pF

18pF

IN+

IN–

2.49k

2.49k

COMMON MODEINPUT RANGE

DIFFERENTIAL MODEINPUT RANGE: ±500mV

図7a. 広い同相電圧範囲にわたる差動信号のデジタル化



LTC2348-18

25234818f


±5V RANGE

IN+ = IN– = 1VP–P SINE

IN+ = IN– = 24VP–P SINEOP–AMPS SLEW fIN > 30kHz

FREQUENCY (Hz)10 100 1k 10k 100k

50

60

70

80

90

100

110

120

CMRR

(dB)

CMRR vs Input Frequency

234818 F07b

図7b. CMRRと入力周波数（図7aに示す回路）



FULLY DIFFERENTIAL DRIVE (IN– = –IN+)±5V RANGE

FREQUENCY (kHz)0 10 20 30 40 50

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)

234818 F07c

図7c. IN+/IN– = 450mV 2kHz の完全差動正弦波、0V ≤ VCM ≤ 24V、32k ポイントのFFT、fSMPL = 100ksps（図7aに示す回路）

–15V

15V

LTC2348-18

234818 F08

ONLY CHANNELS 0 AND 1 SHOWN FOR CLARITY

0.1µF

0.1µF

0.1µF47µF

–10.24V ≤ VS1 ≤ 10.24V–10.24V ≤ VS2 ≤ 10.24V

VS1 – VS2RSENSE

ISENSE =

IN0+

IN0–

IN1+

IN1–

VCC

REFINREFBUFVEE

ISENSERSENSE

VS2

VS1

図8. 広い同相電圧範囲にわたる電圧（CH0）と電流（CH1）を同時に検出

シングルエンド・アナログ入力信号のバッファリング図6aに示す回路はシングルエンド入力信号をバッファできますが、シングルエンド信号のリファレンス・レベルが本質的に低インピーダンスであり、バッファリングが不要な場合は、図9

に示す回路が推奨されます。この回路では、1つのドライバとローパス・フィルタを取り除くことにより、部品数と電力損失を低減し、ドライバのノイズに起因するSNRの低下を抑えます。表2の推奨されるドライバとフィルタの組み合わせを使用した場合、シングルエンド入力信号を使用したこの回路の性能は、図6aの回路の性能と同等になります。

–15V

–15V

15V15V

LTC2348-18

234818 F09ONLY CHANNEL 0 SHOWN FOR CLARITY

TRUE BIPOLAR+10V

0V

–10V

+10V

0V

–10V

UNIPOLAR

–

+

0.1µF

0.1µF

0.1µF47µF

IN0+

IN0–

AMPLIFIER

VCC

REFINREFBUFVEE

OPTIONALLOWPASS FILTER

CFILT

RFILTIN+

IN–

図9. シングルエンド入力信号のバッファリング（推奨されるアンプとフィルタの組み合わせについては、表2を参照）



LTC2348-18

26234818f


A/Dコンバータのリファレンス前に表1bで示したように、LTC2348-18は3つのリファレンス構成をサポートしています。最初の構成では、内部バンドギャップ・リファレンスとリファレンス・バッファの両方を使用します。2番目の構成では、内部リファレンスを外部でオーバードライブしますが、内部バッファは維持します。この内部バッファは、外部リファレンスを、ADC変換の過渡電圧から分離します。この構成は、複数のA/Dコンバータ間で1つの高精度の外部リファレンスを共有する場合に最適です。3番目の構成では、内部バッファをディスエーブルし、REFBUFピンを外部でオーバードライブします。

内部リファレンスと内部バッファLTC2348-18は、工場出荷時に2.048Vに調整された、オンチップ、低ノイズ、低ドリフト（最大20ppm/°C）、温度補償バンドギャップ・リファレンスを内蔵しています。リファレンス出力は、20kΩの抵抗を介してREFINピンに接続され、内蔵リファレンス・バッファの入力として機能します（図10aを参照）。内部バンドギャップ・リファレンスを使用する場合は、広帯域ノイズを除去するために、0.1μFのセラミック・コンデンサを使用してREFINをピンの近くでGND（ピン20）にバイパスする必要があります。リファレンス・バッファは、VREFINを増幅し、コンバータのマスタ・リファレンス電圧VREFBUF = 2 • VREFIN（内部バンドギャップ・リファレンスを使用する場合は、公称4.096V）をREFBUFピンに生成します。リファレンス・バッファを補償し、変換の過渡電流を吸収し、ノイズを最小限に抑えるために、47μF以上のセラミック・コンデンサ（X7R、10V、1210サイズ、またはX5R、10V、0805サイズ）を使用して、REFBUFをピンの近くでGND（ピン20）にバイパスします。

234818 F10a

47µF6.5k

20k

LTC2348-18

REFERENCEBUFFER

REFBUF

REFIN

GND

BANDGAPREFERENCE

6.5k

0.1µF

図10a. 内部リファレンスと内部バッファの構成

外部リファレンスと内部バッファさらに高い精度や低ドリフトが必要な場合は、20kΩの抵抗が内部バンドギャップ・リファレンス出力をREFINピンから分離するため、図10bに示すように外部リファレンスによってREFINを簡単にオーバードライブできます。REFINピンをオーバードライブする外部リファレンス電圧の有効な範囲は1.25V～2.2Vです。これによって、2.5V～4.4Vの範囲のコンバータのマスタ・リファレンス電圧VREFBUFが得られます。リニアテクノロジーでは、様々なアプリケーションの要求を満たすように設計された高性能リファレンスを取り揃えております。LTC6655-2.048は小型、低消費電力、高精度なので、LTC2348-18と組み合わせて内部リファレンスのオーバードライブに使用するのに最適です。LTC6655-2.048は、高精度アプリケーション向けに0.025%（最大）の初期精度と2ppm/°C（最


234818 F10b

47µF6.5k

20k

LTC2348-18

REFERENCEBUFFER

REFBUF

REFIN

GND

BANDGAPREFERENCE

6.5k

2.7µF

LTC6655-2.048

図10b. 外部リファレンスと内部バッファの構成


LTC2348-18

27234818f


大）の温度係数を実現しています。LTC6655-2.048はHグレードの温度範囲で完全に規定されており、LTC2348-18の最大125°Cの拡張温度範囲での動作を補完します。2.7μF～100μFのセラミック・コンデンサをREFINピンの近くに配置して、LTC6655-2.048をバイパスすることを推奨します。

外部リファレンスとディスエーブルされた内部バッファ内部リファレンス・バッファは、最大でVREFBUF = 4.4Vをサポートしています。REFINをグランドに接続して内部バッファをディスエーブルし、2.5V～5Vの範囲の外部リファレンス電圧を使用してREFBUFをオーバードライブすることができます（図10cを参照）。最大の入力信号振幅およびSNRは、5V

の外部リファレンスを使用してREFBUFをオーバードライブすることによって実現できます。バッファの帰還抵抗は、リファレンス・バッファがディスエーブルされた場合でも、13kΩの負荷をREFBUFピンに与えます。LTC6655-5は、LTC6655-2.048

と同じ小さいサイズ、精度、ドリフト、および拡張温度範囲を提供し、LTC2348-18と組み合わせた場合に97.5dBの標準SNRを実現します。変換の過渡電流を吸収し、ノイズを最小限に抑えるために、47μF以上のセラミック・コンデンサ（X7R、10V、1210サイズ、またはX5R、10V、0805サイズ）を使用して、LTC6655-5をREFBUFピンの近くでGND（ピン20）にバイパスします。

LTC2348-18コンバータには、各変換サイクルの間に、REFBUFピンから電荷（QCONV）が流れます。短期的には、この電荷の大半はREFBUFの外部バイパス・コンデンサから供給されますが、長期的には、全ての電荷がリファレンス・バッファから、または内部リファレンス・バッファがディスエーブルされている場合は外部リファレンスから供給されます。この電荷の流れは、IREFBUF = QCONV • fSMPLに等しいDC電流に相当し、サンプル・レートに比例します。図11に示すように、長

時間のアイドル状態の後、集中的にサンプリングされるアプリケーションでは、IREFBUFは短時間で約0.4mAから1.5mA

（VREFBUF = 5V、fSMPL = 200kHz）になります。この電流ステップは、外部リファレンスのトランジェント応答をトリガします。VREFBUFの変動がコンバータの精度に影響を与えるため、このトランジェント応答を考慮する必要があります。外部リファレンスを使用してREFBUFをオーバードライブする場合は、高速セトリング特性のLTC6655ファミリのリファレンスを推奨します。

内部リファレンス・バッファのトランジェント応答集中的にサンプリングするアプリケーションで最適な性能を実現するには、内部リファレンス・バッファ構成と共に、外部リファレンスを使用する必要があります。内部リファレンス・バッファでは、アイドル期間の後に集中的な変換に応答する際にVREFBUFの変動を最小限に抑える、独自の設計が採用されています。図12は、LTC2348-18の集中的な変換の応答


CNV

IDLEPERIOD

IDLEPERIOD

234818 F11

図11. 集中的なサンプリングを示すCNVの波形

234818 F10c

47µF6.5k

20k

LTC2348-18

REFERENCEBUFFER

REFBUF

REFIN

GND

BANDGAPREFERENCE

6.5k

LTC6655-5

図10c. 外部リファレンスとディスエーブルされた内部バッファの構成


LTC2348-18

28234818f


を、2つのリファレンス構成について、フルスケールに近い入力で比較しています。最初の構成では、内部リファレンス・バッファを使用し、LTC6655-2.048によって外部でREFINをオーバードライブしています。2番目の構成では、内部リファレンス・バッファをディスエーブルし、外部のLTC6655-4.096を使用してREFBUFをオーバードライブしています。どちらの場合も、47μFのセラミック・コンバータを使用してREFBUFをGNDにバイパスしています。

INTERNAL REFERENCE BUFFER

EXTERNAL REFERENCE ON REFBUF

IN– = 0VIN+ = 10V

±10.24V RANGE

TIME (µs)0 100 200 300 400 500

–5

0

5

10

15

20

DEVI

ATIO

N FR

OM F

INAL

VAL

UE (L

SB)

234818 F12

図12. LTC2348-18の集中的な変換の応答（fSMPL = 200ksps）

ダイナミック性能A/Dコンバータの周波数応答、歪み、およびノイズを定格のスループットでテストするには、高速フーリエ変換（FFT）の手法を使用します。低歪みの正弦波を入力し、そのデジタル出力をFFTアルゴリズムを使用して解析することにより、基本波の外側の周波数に関してA/Dコンバータのスペクトルの内容を調べることができます。LTC2348-18では、AC歪みとノイズの両方の測定値について、保証されたテスト済みの限界値を示しています。

信号対ノイズ＋歪み比（SINAD）信号対ノイズ＋歪み比（SINAD）は、基本入力周波数のRMS

振幅とA/Dコンバータ出力での他の全ての周波数成分のRMS振幅の比です。出力の帯域は、DCを除き、サンプリング周波数の1/2未満の周波数に制限されます。図13は、LTC2348-18が、真の両極性の2kHzの入力信号、200kHz

のサンプリング・レート、±10.24Vの範囲内で96.5dBの標準SINADを達成していることを示しています。

信号対ノイズ比（SNR）信号対ノイズ比（SNR）は、基本入力周波数のRMS振幅と、1次から5次までの高調波とDCを除く他の全ての周波数成分のRMS振幅の比です。図13は、LTC2348-18が、真の両極性の2kHzの入力信号、200kHzのサンプリング・レート、 ±10.24Vの範囲内で96.7dBの標準SNRを達成していることを示しています。

全高調波歪み（THD）全高調波歪み（THD）は、入力信号の全ての高調波のRMS

値の合計と基本波のRMS値との比です。帯域外高調波は、DCからサンプリング周波数の半分（fSMPL/2）までの周波数帯域で折り返し歪みを生じます。THDは次のように表されます。

THD = 20log

V22 + V3

2 + V42...VN

2

V1

ここでV1は基本周波数の振幅のRMS振幅で、V2からVNまでは2次高調波からN次高調波までの振幅です。図13は、LTC2348-18が、真の両極性の2kHzの入力信号、200kHzのサンプリング・レート、±10.24Vの範囲内で–109dB（N = 6）の標準THDを達成していることを示しています。




FREQUENCY (kHz)0 20 40 60 80 100

–180

–160

–140

–120

–100

–80

–60

–40

–20

0

AMPL

ITUD

E (d

BFS)

234818 F13

図13. 32kポイントのFFT（fSMPL = 200ksps、fIN = 2kHz）



LTC2348-18

29234818f


電力に関する検討事項LTC2348-18は、次の4つの電源ピンを提供します。それらは、正および負の高電圧電源（VCCおよびVEE）、5Vのコア電源（VDD）、デジタル入力 /出力（I/O）インタフェースの電源（OVDD）です。10V ≤ VCC – VEE ≤ 38Vの電圧差制限を遵守している限り、VCCとVEEは、それぞれ個別に許容される動作範囲内の任意の電圧に、独立してバイアスすることができます。これらの電源のいずれかをグランドに直接接続することもできます。この機能により、LTC2348-18の同相入力電圧範囲を、特定のアプリケーションの要件に合わせることができます。柔軟なOVDD電源により、LTC2348-18は、2.5Vや3.3Vのシステムなど、1.8V～5Vで動作するCMOSロジックと通信することができます。LVDS I/Oモードを使用する場合、OVDDの範囲は2.375V～5.25Vです。

電源シーケンシングLTC2348-18には電源シーケンシングに関する具体的な要件はありません。「絶対最大定格」のセクションに記載されている最大電圧の関係を遵守するよう注意する必要があります。LTC2348-18は、最初の電源投入時、およびVDDが2Vより低くなったときに必ずコンバータをリセットするパワーオン・リセット（POR）回路を内蔵しています。電源電圧が公称の電源電圧範囲内に戻ると、POR回路はA/Dコンバータを再度初期化します。初期化の期間が確実に終了するように、PORイベントの少なくとも10ms後までは変換を開始しないようにします。内部リファレンス・バッファを使用する場合は、バッファがパワーアップし、REFBUFバイパス・コンデンサを再充電できるように、200ms後に変換を開始します。これらの時点より前に変換を開始すると、結果は無効になります。

タイミングと制御

CNVのタイミングLTC2348-18のサンプリングと変換はCNVによって制御されます。CNVの立ち上がりエッジで、全てのチャネルのS/H回路は、トラッキング・モードからホールド・モードに移行し、全てのチャネルで入力信号を同時にサンプリングして変換を開始します。変換が開始されると、「リセットのタイミング」のセクションの説明に従ってA/Dコンバータをリセットする以外、変換を早期に終了することはできなくなります。最適な性能を得るには、クリーンな低ジッタの信号でCNVを駆動し、データI/O

ラインの遷移がCNVの立ち上がりエッジに至るのを避けます。さらに、チャネル間のクロストークを最小限に抑えるには、CNVの立ち上がりエッジの前後100nsの間、アナログ入力での高スルーレートを避けます。コンバータの状態は、BUSY出力によって示されます。BUSY出力は、各変換の開始時に“L”から“H”に遷移し、変換が完了するまで“H”のままになります。CNVは、“H”に移行して変換を開始した後に、内部変換プロセス中の外乱を最小限に抑えるために、40ns～60ns後、またはBUSYの立ち下がりエッジの後に、“L”に戻る必要があります。低消費電力のナップ・モード動作を活用するために必要なCNVのタイミングについては、「ナップ・モード」のセクションを参照してください。

内部変換クロックLTC2348-18には、550•N ns（Nはイネーブルされたチャネル数）の最大変換時間を達成するように調整されている内部クロックがあります。最小データ収集時間は570nsであり、外部調整なしに、200kspsのスループット性能が保証されています。


CNVtCONV

tACQ

BUSY

NAP NAP MODE

tCNVL

234818 F14

図14. LTC2348-18のナップ・モードのタイミング


LTC2348-18

30234818f


ナップ・モードLTC2348-18は、変換と変換の間の消費電力を減らすために、変換完了後にナップ・モードにすることができます。このモードでは、アナログ入力信号のサンプリングに関連する回路を含めて、デバイスの回路の一部がオフになります。ナップ・モードをイネーブルするには、図14に示すように、変換と変換の間はCNVピンを“H”に保ちます。ナップ・モードに入った後に新しい変換を開始するには、CNVピンを“L”にして500ns

以上保持し、その後再度“H”にします。ナップ・モードを使用する場合、コンバータの収集時間（tACQ）は、CNVの“L”時間（tCNVL）によって設定されます。

パワーダウン・モードPDが“H”になるとLTC2348-18はパワーダウンされ、その後の変換要求は無視されます。変換時にこれが発生すると、デバイスは、変換の完了後にパワーダウンします。このモードでは、デバイスにはレギュレータのわずかなスタンバイ電流しか流れないため、電力損失は標準で0.36mWになります。パワーダウン・モードを終了するには、PDピンを“L”にして、10ms以上待機した後、変換を開始します。内部リファレンス・バッファを使用する場合は、バッファがパワーアップし、REFBUFバイパス・コンデンサを再充電できるように、200ms後に変換を開始します。これらの時点より前に変換を開始すると、結果は無効になります。

リセットのタイミングLTC2348-18のグローバル・リセットは、パワーオン・リセット・イベントに相当し、電源のオフ/オンを切り替えなくても実行することができます。この機能は、システム全体の状態を既知の同期された値にリセットする必要があるシステム・レベルのイベントから回復する場合に役立ちます。グローバル・リセットを開始するには、図15に示すように、変換が介在することなくPDを2回“H”にします。リセット・イベントは、PDの2番目の立ち上がりエッジでトリガされ、内部タイマに基づいて非同

アプリケーション情報期的に終了します。リセットによって、シリアル・データ出力レジスタが全てクリアされ、SoftSpan 7の全てのチャネルの内部SoftSpan構成レジスタをデフォルトの状態に戻します。変換中にリセットがトリガされると、変換は直ちに停止します。PDが“H”になることに関連付けられた通常のパワーダウン動作は、リセットによる影響を受けません。PDが“L”になってから、10ms以上待機した後に変換を開始します。内部リファレンス・バッファを使用する場合は、バッファがパワーアップし、REFBUFバイパス・コンデンサを再充電できるように、200ms

後に変換を開始します。これらの時点より前に変換を開始すると、結果は無効になります。

電力損失とサンプリング周波数ナップ・モードを使用すると、LTC2348-18の電力損失は、図16に示すように、サンプリング周波数が低下するにつれて減少します。このように電力損失の平均値が減少するのは、ナップ・モードの間はLTC2348-18の回路の一部がオフし、一時休止状態で経過する変換サイクル（tCYC）の割合が、サンプリング周波数（fSMPL）が減少するにつれて増加するからです。

IOVDD

IVDD

IVEE

IVCC

WITH NAP MODEtACQ = 1µs

SAMPLING FREQUENCY (kHz)0 40 80 120 160 200

–4

–2

0

2

4

6

8

10

12

14

16

18

SUPP

LY C

URRE

NT (m

A)

234818 F16

図16. LTC2348-18の電力損失はサンプリング周波数の低下とともに減少

CNV

tCONV

tCNVH

tPDH

tPDL

BUSY

RESET RESET TIME SET INTERNALLY

SECOND RISING EDGE OF PD TRIGGERS RESET

PD tWAKE

234818 F15

図15. LTC2348-18のリセットのタイミング


LTC2348-18

31234818f



デジタル・インタフェースLTC2348-18は、LVDS/CMOSピンを使用して選択できるCMOSおよびLVDSシリアル・インタフェースを備えています。柔軟なOVDD電源により、LTC2348-18は、2.5Vや3.3Vのシステムなど、1.8V～5Vで動作する任意のCMOSロジックと通信することができます。一方、LVDSインタフェースは、低ノイズのデジタル設計に役立ちます。CMOSモードでは、アプリケーションは1～8レーンのシリアル・データ出力を使用することができ、ユーザーはバス幅とデータのスループットを最適化できます。これらのI/Oインタフェース・オプションを組み合わせて、LTC2348-18は、従来のマイクロコントローラや最新のFPGAと、同様に良好に通信することができます。

シリアルCMOS I/Oモード

図17に示すように、CMOS I/Oモードでは、シリアル・データ・バスは、シリアル・クロック入力（SCKI）、シリアル・データ入力（SDI）、シリアル・クロック出力（SCKO）、および8レーンのシリアル・データ出力（SDO0～SDO7）で構成されていま

す。このバスを介したLTC2348-18との通信は、事前に定義されたデータ・トランザクション・ウィンドウの間に発生します。このウィンドウ内で、デバイスは、次の変換用の24ビットのSoftSpan構成ワードをSDIで受け取り、前の変換からの変換結果とチャネル構成情報が格納された24ビットのパケットを、SDO0～SDO7に出力します。新しいデータ・トランザクション・ウィンドウは、LTC2348-18のパワーアップまたはリセットの10ms後、およびBUSYの立ち下がりエッジでの各変換の終了時に開きます。推奨される使用方法では、次の変換を開始する前に、20nsの最小 tQUIET時間でデータ・トランザクションを完了する必要があります（図17を参照）．新しいSoftSpan

構成ワードは、この推奨されるデータ・トランザクション・ウィンドウ内でのみ受け取られます。ただし、SoftSpanの変更は直ちに有効になり、次の変換を開始する前にアナログ入力のセトリング時間を追加する必要はありません。次の変換の開始後に変換データを読み出すこともできますが、それによって変換の精度が低下するため、推奨されません。

C2 C1 C0

C2 C1 C0

S23

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24


D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 SS1SS2 SS0 D17

CNV

CS = PD = 0

DON’T CARE

tACQBUSY

SDO7

SCKO

SDO0

SCKI

SDI

DON’T CARE

SAMPLE N

RECOMMENDED DATA TRANSACTION WINDOW

SAMPLE N + 1

SOFTSPAN CONFIGURATION WORD FOR CONVERSION N + 1

CHANNEL 024-BIT PACKETCONVERSION N




234818 TD01

CONVERSION RESULT CHANNEL ID SOFTSPAN CONVERSION RESULT

D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 SS1SS2 SS0 D17DON’T CARE

CONVERSION RESULT CHANNEL ID SOFTSPAN CONVERSION RESULT

• •

•

tSCKI tSCKIH

tBUSYLH

tSCKIL

tHSDOSCKI

tDSDOSCKI

tSSDISCKItQUIET

tHSDISCKI

tDSDOBUSYL

tCNVH

tSKEW

tCONV

tCNVL

tCYC

図17. シリアルCMOS I/Oモード


LTC2348-18

32234818f


BUSYの立ち下がりエッジおよび新しいデータ・トランザクション・ウィンドウの開始の直前に、SCKOは強制的に“L”になり、SDO0～SDO7は、アナログ入力チャネル0～7からの最新の変換結果でそれぞれ更新されます。SCKIの立ち上がりエッジで、変換結果とアナログ入力チャネルの構成情報が、クロックと同期して連続的にSDO0～SDO7に出力され、SCKOの遷移がトリガされます。この遷移のスキューは、SDO0～SDO7

のデータと一致しています。生成されたSCKOの周波数は、SCKIの周波数の1/2になります。SCKIの立ち上がりエッジでは、SDIに入力されたSoftSpan構成ワードもラッチされます。この構成ワードは、内部の24ビットSoftSpan構成レジスタの設定に使用されます。詳細については、「CMOS I/OモードでのSoftSpan構成レジスタの設定」のセクションを参照してください。CMOS I/Oモードでは、SCKIは“H”または“L”でアイドル状態になることができます。図18に示すように、CMOSバスは、CSが“L”のときにイネーブルされ、CSが“H”のときにディスエーブルされて高インピーダンスになります。このバスは、複数のデバイス間で共有できます。

SDO0～SDO7のデータは、18ビットの変換結果、3ビットのアナログ・チャネルID、および3ビットのSoftSpanコードで構成される24ビット・パケットにグループ化され、全てMSBを先頭にして出力されます。図17および18で推奨されているように、各SDOレーンは、全てのアナログ入力チャネルについて逐次的に循環し、これらのパケットを出力します。例えば、最初のSDO0の24ビット・パケット出力はアナログ入力チャネル0に対応し、チャネル1～7のパケットがそれに続きます。その後、SDO0のデータ出力はチャネル0に戻り、このパターンが

無限に繰り返されます。その他のSDOレーンは、同様の循環パターンに従います。ただし、各レーンに最初に出力されるパケットは、そのレーンに関連付けられたアナログ入力チャネルに対応します。

標準SPIバスを使用してLTC2348-18とインタフェースを取る場合、レシーバでは、SCKIの立ち上がりエッジで出力データを捕捉します。その場合、SCKOは使用されません。その場合は通常、複数のSDOレーンも役立ちません。FPGAやCPLD

などを使用してLTC2348-18とインタフェースを取るその他のアプリケーションでは、SCKOの立ち上がりエッジと立ち下がりエッジを使用して、ダブルデータレート（DDR）方式でSDO0～SDO7のシリアル出力データを捕捉することができます。SCKOを使用してデータを捕捉すると、温度と電源電圧の変動による遅延の変化に対する堅牢性が向上します。

8レーン全てのシリアルCMOS出力データの捕捉表3に示すように、45MHzのSCKI周波数でチャネル当たり200kspsの最大スループットを実現するには、8つのシリアル・データ出力レーンSDO0～SDO7全てから最初のパケット（合計24 SCKIサイクル）を捕捉します。この構成では、3ビットのアナログ・チャネルIDと3ビットのSoftSpanコードが不要で、デバイスのSoftSpan構成が変更されていなければ、全てのチャネルの変換結果を、少ない18 SCKIサイクルを使用して捕捉することもできます。複数レーンのデータの捕捉は、通常FPGAまたはCPLDキャプチャ・ハードウェアでの使用に最も適していますが、その他のアプリケーション固有の用途に役立つ場合もあります。


CS

PD = 0

DON’T CARE

BUSY

SDO7

SCKO

SDO0

SCKI

SDI

DON’T CARE

DON’T CARE

DON’T CARE

234818 F18

Hi-Z

Hi-ZCHANNEL 0 PACKET CHANNEL 1 PACKET CHANNEL 2 PACKET CHANNEL 3 PACKET

(PARTIAL)

Hi-Z

Hi-Z

Hi-Z


(PARTIAL)

• •

•

NEW SoftSpan CONFIGURATION WORD(OVERWRITES INTERNAL CONFIG REGISTER)

TWO ALL-ZERO WORDS AND ONE PARTIAL WORD(INTERNAL CONFIG REGISTER RETAINS CURRENT VALUE)

tEN tDIS

図18. 内部SoftSpan構成レジスタの動作。CSへのシリアルCMOSバスの応答


LTC2348-18

33234818f


8レーン未満のシリアルCMOS出力データの捕捉

8レーン全てのシリアル・データの捕捉に対応できないアプリケーションは、LTC2348-18を再構成せずに少ないレーンを使用できます。例えば、4つの出力レーンを使用してSDO0、SDO2、SDO4、およびSDO6から最初の2パケット（合計48

SCKIサイクル）を捕捉する場合は、アナログ入力チャネル0と1、2と3、4と5、および6と7にそれぞれデータを入力します。同様に、2つの出力レーンを使用してSDO0とSDO4から最初の4パケット（合計96 SCKIサイクル）を捕捉する場合は、アナログ入力チャネル0～3および4～7にそれぞれデータを入力します。1つのレーンのみに対応することができ、最初の8パケット（合計192 SCKIサイクル）をSDO0から捕捉する場合は、全てのアナログ入力チャネルにデータを入力します。表3に示すように、4レーンを使用した場合は、90MHzのSCKI周波数でチャネル当たり200kspsの最大スループットを実現できますが、2レーンおよび1レーンを使用した場合は、CMOS SCKI

の100MHzの最大周波数により、チャネル当たりのスループットが200ksps未満に制限されます。最後に、レーンの数と、どのレーンをデータの捕捉に使用するかの選択については、上で述べた特定のケースに限定されないということに注意してください。アプリケーションによっては、上記以外の選択のほうが適している場合があります。

CMOS I/OモードでのSoftSpan構成レジスタの設定内部の24ビットSoftSpan構成レジスタは、LTC2348-18の全てのアナログ入力チャネルのSoftSpan範囲を制御します。デバイスのパワーアップ後またはリセット後のこのレジスタのデフォルトの状態は、全て1です。これによって各チャネルは、SoftSpan 7、±2.5 • VREFBUF の範囲で変換するように構成されます（表1aを参照）。このレジスタの状態は、データ・トラン

ザクション・ウィンドウの間に、新しい24ビットSoftSpan構成ワードをSDIに入力することによって変更できます（図17を参照）。新しいSoftSpan構成ワードは、この推奨されるデータ・トランザクション・ウィンドウ内でのみ受け取られます。ただし、SoftSpanの変更は直ちに有効になり、次の変換を開始する前にアナログ入力のセトリング時間を追加する必要はありません。あるチャネルのSoftSpanコードをSS[2:0] = 000に設定すると、そのチャネルが直ちにディスエーブルされ、それに応じて、次の変換の tCONVが減少します。同様に、前にディスエーブルしたチャネルをイネーブルするために、次の変換を開始する前にアナログ入力セトリング時間を追加する必要はありません。シリアルSoftSpan構成ワード、内部SoftSpan構成レジスタ、および各チャネルの3ビットのSoftSpanコードの間のマッピングを図19に示します。

データ・トランザクション・ウィンドウの間に24 SCKIよりも少ない立ち上がりエッジが入力された場合は、SDIで受信された部分的なワードは無視され、SoftSpan構成レジスタは更新されません。正確に24 SCKIの立ち上がりエッジが入力された場合、SoftSpan構成レジスタは、受信したSoftSpan構成ワードS[23:0]に一致するように更新されます。この動作の1

つの例外は、S[23:0]が全てゼロになった場合に発生します。その場合、SoftSpan構成レジスタは更新されず、アプリケーションは、SDIを“L”でアイドル状態にすることによって、現在のSoftSpan構成の状態を維持することができます。データ・トランザクション・ウィンドウの間に、24 SCKIよりも多い立ち上がりエッジが入力された場合、SDIで受信された完全な各24

ビット・ワードは、新しいSoftSpan構成ワードとして解釈され、前述したようにSoftSpan構成レジスタに適用されます。部分的なワードは、全て無視されます。


表3. 共通出力バス構成でさまざまなスループットを実現するために必要なSCKI周波数。灰色の項目は、与えられた構成では達成できないスループットを示す。

I/Oモード SDOレーンの数 SCKIサイクルの数次のスループットを実現するために必要な fSCKI （MHz）

200ksps/チャネル 100ksps/チャネル 50ksps/チャネル

CMOS

8 18 35 4 2

8 24 45 5 2

4 48 90 9 4

2 96 Not Achievable 18 7

1 192 Not Achievable 35 13

LVDS 1 96 180（360Mbps） 18（36Mbps） 7（14Mbps）


LTC2348-18

34234818f


通常、アプリケーションは、図17および18に示す方法でSoftSpan構成レジスタを更新します。BUSYの立ち下がりエッジでのデータ・トランザクション・ウィンドウの開始後、ユーザーは、最初の24 SCKIサイクルの間に、24ビットSoftSpan

構成ワードをSDIに供給します。この新しいワードは、24番目のSCKIの立ち上がりエッジの後に、内部構成レジスタの内容を上書きします。その後、残りのデータ・トランザクション・ウィンドウの間、SDIを“L”に保つと、レジスタは、さらに供給されたSCKIサイクルの数に関わらず、その内容を維持します。データ・トランザクション・ウィンドウ全体でSDIを“L”に保つと、供給されたSCKIサイクルの数に関わらず、SoftSpan設定を複数の変換にまたがって維持できます。

シリアルLVDS I/OモードLVDS I/Oモードでは、情報は、正および負の信号ペア（LVDS+/

LVDS-）を使用し、各ビットを（LVDS+ - LVDS-）として差動でエンコードして送信されます。これらの信号は、通常、100Ωの特性インピーダンスを持つ差動送信ラインを使用して配線されます。ロジック1および0は、公称で、差動の+350mVおよび-350mVによってそれぞれ表されます。明確にするために、LVDSの全てのタイミング図とインタフェースの説明では、物理的変換ではなく、論理的変換が使用されています。

図20に示すように、LVDS I/Oモードでは、シリアル・データ・バスは、シリアル・クロック差動入力（SCKI）、シリアル・データ差動入力（SDI）、シリアル・クロック差動出力（SCKO）、およびシリアル・データ差動出力（SDO）で構成されています。このバスを介したLTC2348-18との通信は、事前に定義されたデータ・トランザクション・ウィンドウの間に発生します。このウィンドウ内で、デバイスは、次の変換用の24ビットのSoftSpan構成ワードをSDIで受け取り、前の変換からの変換結果とチャネル構成情報が格納された24ビットのパケットを、SDOに出力します。新しいデータ・トランザクション・ウィンドウは、LTC2348-18のパワーアップまたはリセットの10ms後、およびBUSYの立ち下がりエッジでの各変換の終了時に開きます。推奨される使用方法では、次の変換を開始する前に、20nsの最小 tQUIET時間でデータ・トランザクションを完了する必要があります（図20を参照）。新しいSoftSpan構成ワードは、この推奨されるデータ・トランザクション・ウィンドウ内でのみ受け取られます。ただし、SoftSpanの変更は直ちに有効になり、次の変換を開始する前にアナログ入力のセトリング時間を追加する必要はありません。次の変換の開始後に変換データを読み出すこともできますが、それによって変換の精度が低下するため、推奨されません。

S23

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

S22 S21 S20 S19 S18 S17 S16 S15 S14 S13 S12 S11 S10 S9 S8 S7 S6 S5 S3S4 S1S2 S0DON’T CARE

SCKI

SDI

SoftSpan CONFIGURATION WORD

CMOS I/O MODE

SoftSpan CONFIGURATION WORD

INTERNAL 24-BIT SoftSpan CONFIGURATION REGISTER(SAME FOR CMOS AND LVDS)

LVDS I/O MODE

1234567891011121314151617181920212223 0

tSCKI

S23

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

S22 S21 S20 S19 S18 S17 S16 S15 S14 S13 S12 S11 S10 S9 S8 S7 S6 S5 S3S4 S1S2 S0DON’T CARE

SCKI(LVDS)

SDI(LVDS)

tSCKI

CHANNEL 7 SoftSpanCODE SS[2:0]








234818 F19

tSCKIH

tSCKIL

tSSDISCKI

tHSDISCKI

tSCKIH

tSCKIL tHSDISCKItHSDISCKItSSDISCKItSSDISCKI

図19. アナログ入力チャネルごとのシリアルSoftSpan構成ワード、内部SoftSpan構成レジスタ、およびSoftSpanコードの間のマッピング



LTC2348-18

35234818f


BUSYの立ち下がりエッジおよび新しいデータ・トランザクション・ウィンドウの開始の直前に、SCKOは強制的に“L”になり、SDOは、アナログ入力チャネル0からの最新の変換結果で更新されます。SCKIの立ち上がりエッジと立ち下がりエッジの両方で、変換結果とアナログ入力チャネル構成情報が、クロックと同期して連続的にSDOに出力されます。SCKIは、SDOのデータとスキューが一致しているSCKOにも反映されます。できれば、SCKOの立ち上がりエッジと立ち下がりエッジを使用して、DDRシリアル出力データをSDOで捕捉することを推奨します。これによって、電源電圧と温度の変化による遅延の変動に対する最高の堅牢性が得られるためです。SCKIの立ち上がりエッジと立ち下がりエッジでは、SDIに入力されたSoftSpan構成ワードもラッチされます。この構成ワードは、内部の24ビットSoftSpan構成レジスタの設定に使用されます。詳細については、「LVDS I/OモードでのSoftSpan構成レジスタの設定」のセクションを参照してください。図21に示すように、LVDSバスは、CSが“L”のときにイネーブルされ、CSが“H”のときにディスエーブルされて高インピーダンスになります。このバスは、複数のデバイス間で共有できます。LVDSの信号送

信における高速性のため、LVDSバスの共有は慎重に検討する必要があります。共有されたバスによって課せられた送信ライン制限により、達成可能な最大バス・クロック速度が制限される場合があります。LVDS入力は、CS = 0の場合、100Ωの差動抵抗を使用して内部で終端されますが、出力は、レシーバ（FPGA）側で100Ωの抵抗を使用して差動で終端する必要があります。LVDS I/Oモードでは、SCKIは、CSの遷移時も含めて、“L”でアイドル状態にする必要があります。

SDOのデータは、18ビットの変換結果、3ビットのアナログ・チャネルID、および3ビットのSoftSpanコードで構成される24

ビット・パケットにグループ化され、全てMSBを先頭にして出力されます。図20および21で推奨されているように、SDOは、全てのアナログ入力チャネルについて逐次的に循環し、これらのパケットを出力します。例えば、最初のSDOの24ビット・パケット出力はアナログ入力チャネル0に対応し、チャネル1～7のパケットがそれに続きます。その後、SDOのデータ出力はチャネル0に戻り、このパターンが無限に繰り返されます。

S23

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 25 2624


D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 SS1SS2 SS0 D17 D16 D15

CNV(CMOS)

CS = PD = 0

234818 F20

DON’T CARE

tACQBUSY

(CMOS)

SCKO(LVDS)

SDO(LVDS)

SCKI(LVDS)

SDI(LVDS)

DON’T CARE

SAMPLE N

tCNVL

tCYC

RECOMMENDED DATA TRANSACTION WINDOW

SAMPLE N + 1





CONVERSION RESULT CHANNEL ID SoftSpan

186185 187 188 189 190 191 192

D0 SS1SS2 SS0 D17


CONVERSION RESULTCHANNEL ID SoftSpan

tSKEW

tCNVH

tSCKIH

tSCKIL

tBUSYLH

tDSDOSCKI

tHSDOSCKI

tDSDOBUSYL

tSSDISCKItSSDISCKI

tHSDISCKI tHSDISCKI

tQUIETtSCKI

tCONV

C2 C1 C0C2 C1 C0

図20. シリアルLVDS I/Oモード



LTC2348-18

36234818f


CS(CMOS)

PD = 0

DON’T CARE

BUSY(CMOS)

SCKO(LVDS)

SDO(LVDS)

SCKI(LVDS)

SDI(LVDS)

DON’T CARE

DON’T CARE

DON’T CARE

234818 F21

Hi-Z


(PARTIAL)

Hi-Z

Hi-Z

NEW SoftSpan CONFIGURATION WORD(OVERWRITES INTERNAL CONFIG REGISTER)

TWO ALL-ZERO WORDS AND ONE PARTIAL WORD(INTERNAL CONFIG REGISTER RETAINS CURRENT VALUE)

tEN tDIS

図21. 内部SoftSpan構成レジスタの動作。CSへのシリアルLVDSバスの応答

シリアルLVDS出力データの捕捉表3に示すように、180MHzのSCKI周波数でチャネル当たり200kspsの最大スループットを実現するには、DDRデータの8

つのパケット（合計96 SCKIサイクル）をSDOから捕捉します。LTC2348-18は、最大250MHzのLVDS SCKI周波数をサポートしています。

LVDS I/OモードでのSoftSpan構成レジスタの設定内部の24ビットSoftSpan構成レジスタは、LTC2348-18の全てのアナログ入力チャネルのSoftSpan範囲を制御します。パワーアップ後またはデバイスのリセット後のこのレジスタのデフォルトの状態は、全て1です。これによって各チャネルは、SoftSpan 7、±2.5 • VREFBUF の範囲で変換するように構成されます（表1aを参照）。このレジスタの状態は、データ・トランザクション・ウィンドウの間に、新しい24ビットSoftSpan構成ワードをSDIに入力することによって変更できます（図20を参照）。新しいSoftSpan構成ワードは、この推奨されるデータ・トランザクション・ウィンドウ内でのみ受け取られます。ただし、SoftSpanの変更は直ちに有効になり、次の変換を開始する前にアナログ入力のセトリング時間を追加する必要はありません。あるチャネルのSoftSpanコードをSS[2:0] = 000に設定すると、そのチャネルが直ちにディスエーブルされ、それに応じて、次の変換の tCONVが減少します。同様に、前にディスエーブルしたチャネルをイネーブルするために、次の変換を開始する前にアナログ入力セトリング時間を追加する必要はありません。シリアルSoftSpan構成ワード、内部SoftSpan構成レジスタ、および各チャネルの3ビットのSoftSpanコードの間のマッピングを図19に示します。

データ・トランザクション・ウィンドウの間に24 SCKIよりも少ない（立ち上がりおよび立ち下がり）エッジが入力された場合は、SDIで受信された部分的なワードは無視され、SoftSpan

構成レジスタは更新されません。正確に24 SCKIのエッジが入力された場合、SoftSpan構成レジスタは、受信したSoftSpan構成ワードS[23:0]に一致するように更新されます。この動作の1つの例外は、S[23:0]が全てゼロになった場合に発生します。その場合、SoftSpan構成レジスタは更新されず、アプリケーションは、SDIを“L”でアイドル状態にすることによって、現在のSoftSpan構成の状態を維持することができます。データ・トランザクション・ウィンドウの間に、24 SCKIよりも多いエッジが入力された場合、SDIで受信された完全な各24ビット・ワードは、新しいSoftSpan構成ワードとして解釈され、前述したようにSoftSpan構成レジスタに適用されます。部分的なワードは、全て無視されます。

通常、アプリケーションは、図20および21に示す方法でSoftSpan構成レジスタを更新します。BUSYの立ち下がりエッジでの新しいデータ・トランザクション・ウィンドウの開始後、ユーザーは、最初の12 SCKIサイクルの間に、24ビットDDR

SoftSpan構成ワードをSDIに供給します。この新しいワードは、12番目のSCKIの立ち下がりエッジの後に、内部構成レジスタの内容を上書きします。その後、残りのデータ・トランザクション・ウィンドウの間、SDIを“L”に保つと、レジスタは、さらに供給されたSCKIサイクルの数に関わらず、その内容を維持します。データ・トランザクション・ウィンドウ全体でSDI

を“L”に保つと、供給されたSCKIサイクルの数に関わらず、SoftSpan設定を複数の変換にまたがって維持できます。



LTC2348-18

37234818f


LTC2348-18の性能を最大限に引き出すため、4層プリント回路基板（PCB）を使用することを推奨します。PCBのレイアウトでは、デジタル信号線とアナログ信号線をできるだけ離すようにします。特に、デジタル・クロックまたはデジタル信号を、アナログ信号に沿って、またはA/Dコンバータの下に配線しないように注意する必要があります。また、REFBUFとGND（ピン20）間のバイパス・コンデンサのリターン・ループの長さを最小限に抑え、CNVの立ち上がりエッジを妨げる恐れのある信号の近くでCNVを配線しないようにします。

推奨レイアウト推奨するPCBレイアウトの一例を以下に示します。切れ目のない単一のグランド・プレーンを使用します。電源へのバイパス・コンデンサは電源ピンのできるだけ近くに配置します。 A/Dコンバータを低ノイズで動作させるには、これらのバイパス・コンデンサに低インピーダンスの共通の戻り線を使うことが不可欠です。アナログ入力のトレースはグランドで遮蔽します。詳細については、LTC2348-18用評価キットDC2094Aを参照してください。

基板のレイアウト

図22. 部品面シルクの一部

図24. 第2層（グランド・プレーン）の一部

図23. 第1層（最上層）の一部

図25. 第3層（電源プレーン）の一部


LTC2348-18

38234818f


基板のレイアウト

図26. 第4層（最下層）の一部図27. はんだ面シルクの一部


LTC2348-18

39234818f


基板の回路図


LTC2348-18

40234818f


基板の回路図


LTC2348-18

41234818f

リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は一切負いません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料はあくまでも参考資料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。

パッケージ最新のパッケージ図面については、http://www.linear-tech.co.jp/designtools/packaging/を参照してください。

LX48 LQFP 0113 REV A

0° – 7°

11° – 13°

0.45 – 0.75

1.00 REF

11° – 13°

9.00 BSC

A A

7.00 BSC

12

7.00 BSC

9.00 BSC

48

1.60MAX1.35 – 1.45

0.05 – 0.150.09 – 0.20 0.50BSC 0.17 – 0.27

GAUGE PLANE0.25

注記：1. パッケージ寸法は JEDEC #MS-026 のパッケージ外形に適合2. 寸法はミリメートル3. 寸法にはモールドのバリを含まないモールドのバリは（もしあれば）各サイドで 0.25mmを超えないこと4. ピン 1の識別マークはモールドのくぼみ、直径 0.50mm5. 図は実寸とは異なる

SEE NOTE: 4

C0.30 – 0.50

R0.08 – 0.20

7.15 – 7.25

5.50 REF

12

5.50 REF

7.15 – 7.25

48

PACKAGE OUTLINE

RECOMMENDED SOLDER PAD LAYOUTAPPLY SOLDER MASK TO AREAS THAT ARE NOT SOLDERED

SECTION A – A

0.50 BSC

0.20 – 0.30

1.30 MIN

LX Package48-Lead Plastic LQFP (7mm × 7mm)(Reference LTC DWG # 05-08-1760 Rev A)

e3

LTCX

XXX

LX-E

SQ_

_ _

_ _

_

XXYY

TRAY PIN 1BEVEL

PACKAGE IN TRAY LOADING ORIENTATION

COMPONENTPIN “A1”

http://www.linear-tech.co.jp/designtools/packaging/

LTC2348-18

42234818f

LINEAR TECHNOLOGY CORPORATION 2015

LT0515 • PRINTED IN JAPANリニアテクノロジー株式会社〒102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F TEL 03-5226-7291 ● FAX 03-5226-0268 ● www.linear-tech.co.jp/LTC2348-18

関連製品

標準的応用例

製品番号 DESCRIPTION 注釈A/DコンバータLTC2378-20/LTC2377-20/LTC2376-20

INLが±0.5ppmの20ビット、1Msps/500ksps/250ksps、シリアル、低消費電力A/Dコンバータ

2.5V電源、±5V完全差動入力、SNR：104dB、MSOP-16および 4mm×3mm DFN-16パッケージ

LTC2338-18/LTC2337-18/LTC2336-18

18ビット、1Msps/500ksps/250ksps、シリアル、低消費電力A/Dコンバータ 5V電源、完全差動入力範囲：±10.24V、SNR：100dB、MSOP-16パッケージ

LTC2328-18/LTC2327-18/LTC2326-18

18ビット、1Msps/500ksps/250ksps、シリアル、低消費電力A/Dコンバータ 5V電源、±10.24V疑似差動入力、SNR：95dB、MSOP-16パッケージ

LTC2373-18/LTC2372-18 18ビット、1Msps/500ksps、8チャネル、シリアルA/Dコンバータ 5V電源、8チャネル多重化、構成可能な入力電圧範囲、SNR：100dB、DGC、 5mm×5mm QFN-32パッケージ

LTC2379-18/LTC2378-18/LTC2377-18/LTC2376-18

18ビット、1.6Msps/1Msps/500ksps/250ksps、シリアル、低消費電力A/Dコンバータ

2.5V電源、差動入力、SNR：101.2dB、入力電圧範囲：±5V、DGC、MSOP-16および4mm×3mm DFN-16パッケージのピン互換ファミリ

LTC2380-16/LTC2378-16/LTC2377-16/LTC2376-16

16ビット、2Msps/1Msps/500ksps/250kspsシリアル、低消費電力A/Dコンバータ

2.5V電源、差動入力、SNR：96.2dB、入力電圧範囲：±5V、DGC、MSOP-16および4mm×3mm DFN-16パッケージのピン互換ファミリ

LTC2389-18/LTC2389-16 18/16ビット、2.5Msps、パラレル /シリアルA/Dコンバータ 5V電源、ピンで設定可能な入力範囲、SNR：99.8dB/96dB、パラレルまたはシリアルI/O、7mm×7mm LQFP-48およびQFN-48パッケージ

LTC1859/LTC1858/LTC1857

16/14/12ビット、8チャネル、100ksps、シリアルA/Dコンバータ ±10V、SoftSpan™、シングルエンド入力または差動入力、単一5V電源、 SSOP-28パッケージ

LTC1609 16ビット、200kspsシリアルA/Dコンバータ ±10V、単極性 /両極性入力に設定可能、単一5V電源、SSOP-28およびSO-20パッケージLTC1606/LTC1605 16ビット、250ksps/100ksps、パラレルA/Dコンバータ ±10V入力、5V電源、75mW/55mW、SSOP-28およびSO-28パッケージD/AコンバータLTC2756/LTC2757 18ビット、シリアル /パラレルSoftSpan電流出力D/Aコンバータ INL/DNL：±1LSB、ソフトウェアで選択可能な範囲、SSOP-28/7mm×7mm LQFP-48

パッケージLTC2641 16ビット/14ビット/12ビット、シングル・シリアル電圧出力D/Aコンバータ INL/DNL：±1LSB、MSOP-8パッケージ、0V～5V出力LTC2668 16チャネル16/12ビット±10V電圧出力SoftSpan D/Aコンバータ INL：±4LSB、高精度リファレンス：最大10ppm/°C、6mm×6mm QFN-40パッケージリファレンスLTC6655 高精度、低ドリフト、低ノイズのバッファ付きリファレンス 5V/2.5V/2.048V/1.25V、2ppm/°C、ピーク・トゥ・ピーク・ノイズ：0.25ppm、

MSOP-8パッケージLTC6652 高精度、低ドリフト、低ノイズのバッファ付きリファレンス 5V/2.5V/2.048V/1.25V、5ppm/°C、ピーク・トゥ・ピーク・ノイズ：2.1ppm、

MSOP-8パッケージアンプLT1468/LT1469 シングル /デュアル90MHz、22V/μs、16ビット高精度オペアンプ低入力オフセット電圧：75μV/125μV

LT1354/LT1355/LT1356 シングル /デュアル /クワッド1mA、12MHz、400V/μsオペアンプ高DC精度、全ての容量負荷で安定

–5V–5V

31V

31V

LTC2348-18


24V

0V

ARBITRARY +–

+–

0.1µF

0.1µF

0.1µF47µF

IN0+

IN0–

½ LT1124

½ LT1124

VCC

REFINREFBUFVEE

LOWPASS FILTERS

BW ~ 500kHz

6.6nF

6.6nF

49.9Ω

49.9Ω

549Ω

18pF

18pF

IN+

IN–

2.49k

2.49k

COMMON MODEINPUT RANGE

DIFFERENTIAL MODEINPUT RANGE: ±500mV

広い同相電圧範囲にわたる差動信号のデジタル化























http://www.linear-tech.co.jp/LTC1859












http://www.linear-tech.co.jp/LT1468





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200ksps、±10.24V差動入力 SoftSpan A/D 1 234818 詳細： 標準的応用例 特長 概要 入力同相範囲の広いオクタル 18ビット、200ksps、±10.24V差動入力

200ksps、±10.24V差動入力 SoftSpan A/D 1 234818 詳細：標準的応用例特長概要入力同相範囲の広いオクタル 18ビット、200ksps、±10.24V差動入力