半導體低介電常數(low k)多孔洞材料之介紹

半導體低介電常數半導體低介電常數半導體低介電常數半導體低介電常數(low k)多孔洞材料之介紹多孔洞材料之介紹多孔洞材料之介紹多孔洞材料之介紹

朱啟元 張維新 岳瀚 台灣大學 化學研究所

低介電常數低介電常數低介電常數低介電常數 ( low k)材料，材料，材料，材料， 在未來半導體製程㆗，在未來半導體製程㆗，在未來半導體製程㆗，在未來半導體製程㆗， 為影響線路微小化的主要因素之㆒，為影響線路微小化的主要因素之㆒，為影響線路微小化的主要因素之㆒，為影響線路微小化的主要因素之㆒， 因因因因

隨著積體電路的製程技術成長，隨著積體電路的製程技術成長，隨著積體電路的製程技術成長，隨著積體電路的製程技術成長， RC-delay 效應越嚴重，效應越嚴重，效應越嚴重，效應越嚴重， 影響晶片的效能影響晶片的效能影響晶片的效能影響晶片的效能. 而使用較低電阻值而使用較低電阻值而使用較低電阻值而使用較低電阻值

的導線金屬，的導線金屬，的導線金屬，的導線金屬， 或更低介電常數的介電層材料，或更低介電常數的介電層材料，或更低介電常數的介電層材料，或更低介電常數的介電層材料， 可以有效解決可以有效解決可以有效解決可以有效解決 RC-delay 效應，效應，效應，效應， 於是發展低介於是發展低介於是發展低介於是發展低介

電層材料為現今重要課題電層材料為現今重要課題電層材料為現今重要課題電層材料為現今重要課題.多孔性低介電材料多孔性低介電材料多孔性低介電材料多孔性低介電材料，，，，為目前熱門的方向為目前熱門的方向為目前熱門的方向為目前熱門的方向，，，，製程㆖除了採旋塗佈方式製程㆖除了採旋塗佈方式製程㆖除了採旋塗佈方式製程㆖除了採旋塗佈方式

(SOD)外外外外，，，，還藉著先軀體溶液的化學反還藉著先軀體溶液的化學反還藉著先軀體溶液的化學反還藉著先軀體溶液的化學反應應應應，，，，控制空孔的尺寸和孔洞率控制空孔的尺寸和孔洞率控制空孔的尺寸和孔洞率控制空孔的尺寸和孔洞率，，，，產生高強度且低介電的材產生高強度且低介電的材產生高強度且低介電的材產生高強度且低介電的材

料。料。料。料。採用分子模板合成法採用分子模板合成法採用分子模板合成法採用分子模板合成法(molecularly template synthesis)，將可以製造具有低介電常數的㆗型多，將可以製造具有低介電常數的㆗型多，將可以製造具有低介電常數的㆗型多，將可以製造具有低介電常數的㆗型多

孔洞㆓氧化矽材料。孔洞㆓氧化矽材料。孔洞㆓氧化矽材料。孔洞㆓氧化矽材料。

ⅠⅠⅠⅠ.發展介紹發展介紹發展介紹發展介紹

在積體電路製程技術成長， 積體電路元

件尺寸不斷縮小與高度密集化之趨勢㆘， 要

在有限的面積㆖製作更多的電晶體， 則單㆒

層導線已經不敷使用， 必須朝向㆔度空間發

展， 所以必須建構多層金屬內連線

(interconnnect)， 才能滿足發展的需求.

在多層金屬內連線製程㆗， 主要有兩個

問題會影響其效能: ㆒為金屬導線與介電質

層所引起的訊號傳遞延遲(RC delay); 另㆒則

為金屬導線配線之間的訊號干擾(cross talk).

RC-delay 效應會降低訊號傳遞速度， 增加訊

號干擾， 以及造成功率消耗㆖升. 如縮短導

線長度可以減少 RC-delay， 但是必須製造成

更多層導線的結構， 增加了製程的複雜性.

藉由更換電阻值更低的導線金屬及使用

介電常數更低的介電質材料， 可以有效降低

訊號傳遞延遲與訊號干擾的問題. 從另㆒種

方向來看， 當達到相同元件性能(訊號傳遞速

度)時， 低介電材料可以使得多層金屬內連線

每㆒層的導線密度增加， 可減少所要使用的

層數， 也可達到降低成本. 但是引進新材料

到半導體製程， 也衍生了新的問題， 如導線

製作蝕刻的問題， 與低介電材料發展與整合

之困難等.

在傳統鋁/㆓氧化矽(Al/SiO2)結構㆘， 在

0.25 微米線幅元件製程以㆘時， 其 RC-delay

已經會超出元件操作速度， 所以必須將導線

換為更低電阻值， 及將介電層換為更低介電

常數之材料. 1997 年秋季， IBM 及 Motorola

宣佈銅晶片量產， 使半導體製程進入了銅製

程時代， 主要就是利用同的電阻值(ρ=1.7)小

於鋁金屬(ρ=2.8)， 可以降低 RC-delay 的影響.

雖然若將介電材料由 SiO2(k=4)更換為更低介

電常數的材料， 所得到的效果， 遠大於將鋁

金屬換成銅. 但是低介電材料開發困難， 材

料多樣具變數存在， 而且在製程整合難度頗

高. 故大多數半導體製造商， 為了避免大幅

增加量產製程成本㆘， 都先將製程提升到銅

製程， 待之後再解決低介電常數材料整合的

問題. 原在技術藍圖㆗， 0.18~0.15 微米製程

就要採用的 k=2.5~3.0 之低介電層材料整合

銅製程， 因受到㆖述問題的影響， 於是使用

k=3.0~4.0 於 0.18 微米製程， 於㆘㆒代

0.13~0.15 微米製程才會使用更低介電材料.

由半導體產業協會(SIA)所提出之

Roadm-ap 也延遲了 3 年之久. 在 1998 年 SIA

要定力技術規格時， 各方仍無共識， 但是已

經有公司將低介電材料與鋁導線先進行製程

整合， 但是大部分廠商仍在等待銅導線與

SiO2， FSG (SiOF， Fluorinated Silicate glass)

的嵌刻製程整合.

目前依製程可分為兩大主流: 旋轉塗佈

法(SOD)， 及化學氣相沉積法(CVD) .

(1) SOD: 以 IBM 為主， 主要客戶為: 聯電，

Infineo， 與 Altis semiconductor.

(2) CVD: 以應材(Applied Material)為主， 主

要客戶為: 台積電， AMD， 與 Motorol

由 CVD 法製作的介電層， 已可整合到 0.13

微米製程㆗， 而甚至可達 k=2.15. 而 SOD 法

又提出了 k=2.0 的解決方案.

目前 SOD 法雖較 CVD 法貴， 但是 SOD

法的 k 值擴展性較大， 可以往更低 k 值發展.

本篇底㆘要介紹的，即為利用 SiO2 結構

㆗具有空孔， 來降低介電常數值， 因為空氣

的介電常數值為 1，可以有效降低介電層材料

的 k 值， 甚至可達 1.5 以㆘. 但是也會存在另

㆒個問題， 極為機械強度的降低， 在製程整

合㆖的困難.

於是研發出在 SiO2 結構㆗存在排列整齊

的空孔， 以藉此提高材料的強度， 並降低其

介電常數. 如日本真空技術公司成功的研發

劇蜂巢結構空孔的氧化矽低介電材料. 將來

希望將此材料整合製半導體製程㆗， 以達更

微小之製程.

ⅡⅡⅡⅡ.Low-k 材料的製程材料的製程材料的製程材料的製程(part1) Low-k 材料製程㆖大致分為，化學氣相沉

積法(CVD)和旋塗佈法(SOD)，而氣孔式低介

電材料，多採用旋塗佈法，因為各大半導體公

司計畫 2005 之前做到介電率在 2 以㆘，而這

是化學氣相沉積法無法達到的.

在 2001 年文獻㆖，發表以多孔的

methylsilsequioxane(以㆘簡稱MSQ)作為 low-k

的材料，其製程應用模板技術，就是利用兩種

原料，㆒個為母體，另㆒個為犧牲性(sacrificial)

的原料，它會熱分解而在母體內部形成孔洞，

經過加熱處理後，孔洞所在的位置，就是原來

犧牲性原料所佔的位子，所以控制兩種原料的

分布，就能得到合適的孔洞分佈.

首先將 20wt%的 PNB(substituted

norbornene polymers 即為犧牲性原料，在此文

獻有 trimethoxysily 和 triethoxysily 兩種)和

MSQ 溶於 MIBK，先蒸發原來得溶劑，然後

在溶解合成的 MSQ，這是避免溶劑不相容而

產生相剝離，混合物由 0~30wt%的犧牲性原料

和 MSQ 做不同比例的混合，然後混合物在

600~2000rpm 的轉數㆘，旋塗在 100mm 的矽

晶片，而得到厚度為 300~1200nm，然後再加

熱板㆖連續加熱至 1800C 兩分鐘，2500C ㆒分

鐘，接著用火爐 cure with N2 purge.火爐每分鐘

增加 3OC 直到 425OC，維持此溫度 1.5 小時，

然後回至室溫，高溫處理是為了讓 MSQ 完全

變成蜂巢狀結構，使 Si-OH 變成 Si-O-Si 鍵結，

並解熱分解 PNB.

TMSNB:MSQ 的比例由 0:100，10:90，

20:80，

30:70，40:60 當作先軀體溶劑，結果孔洞大小

其實都相似，就是混合比例與孔洞大小無關，

但是隨著犧牲性原料的增加，孔洞率也隨著增

加(40:60wt% TMSNB:MSQ 孔洞率 43.4%)，可

能是混合物化學反應，造成很少的相剝離和

TMSNB 的堆積.

結果 30wt%TMSNB 和 MSQ 的混和物，

其介電係數能有效降低為 2.2，但是彈性係數

和硬度，隨著 TMSNP 的增加而減少，彈性係

數由 4.41 降為 1.76Gpa，硬度也是同樣情形.

圖(㆒): 為 TMSNB:MSQ(20:80)熱分解後的

TEM 圖。

2001 年七月，由清華大學所發表的文獻，

其低介電材料，不但介電數為 1.42，而且物理

強度夠，熱穩定性高，物理強度夠才能承受，

CMP 的研磨(半導體後半段製程).製程㆖有

aerogel //xerogel 方法，雖然能得到高孔洞率

(60-90%)，但孔洞大小分布不均，所以採用分

子模板合成法，不但能控制孔洞率(45-75%)，

而且能控制孔洞大小與結構.

先混和 TEOS(為母體)，P123，H2O，HCl

和 EtOH(莫耳比 1:0.01:3.5:0.005:20)，再加熱

迴流九十分鐘，製成先驅溶液，然後在室溫㆘

陳化㆔至六小時，接著和 TMCS 混和攪拌，

TMCS 是為了將 Si-OH 作用，配製好的先驅液

在 1600rpm 轉數㆘，旋塗在矽晶片㆖，再

80-1100C 烤㆔小時，最後再火爐 4000C ㆘，鍛

燒㆔十分鐘.

新的製程方式，主要藉著先軀體合成階

段，不同反應來達到控制孔洞尺寸與孔洞率，

進而得到極小的介電常數，高熱穩定性且介電

穩定，可靠的物理特性。

圖㆓(a).coss-section scanning electron

microscopy(SEM)鍛燒後的圖(b).AFM 觀察表

面 roughtness 非常小:RMS:0.330 nm.

ⅢⅢⅢⅢ.Low-k 材料的製程材料的製程材料的製程材料的製程(part2)--分子模分子模分子模分子模

板合成法板合成法板合成法板合成法(molecularly template synthesis)製造具有低介電常數的製造具有低介電常數的製造具有低介電常數的製造具有低介電常數的

㆗型多孔洞㆓氧化矽。㆗型多孔洞㆓氧化矽。㆗型多孔洞㆓氧化矽。㆗型多孔洞㆓氧化矽。 奈米級多孔洞㆓氧化矽薄膜材料在半導

體製程㆖，具有低介電常數的特性，在未來將

發展成為㆘㆒代半導體㆖游製程技術核心。㆒

般奈米級多孔洞㆓氧化矽薄膜製造通常使用

溶液系統做為合成前驅步驟，這個方法有兩

種，分別為氣膠體製程(aerogel process)及乾式

膠體製程(xerogel process)，但是由於這兩種技

術在旋轉塗佈法(spin coated)或表層旋轉塗佈

法（dip-coated）㆘均是採用 gelation(凝膠法)

及移除具有 alcohol 型或 co-solvent 溶劑法，

其多孔洞成不規則排列、而且孔洞的大小通常

大於 5 nm。使用 polyoxyethene ether surfactant

經由分子模板合成法(molecularly template

synthesis)所得的多孔洞㆓氧化矽薄膜具有:

(1). 低介電常數--1.8~2.5。

(2). 經由數㆝的測試具有很好的穩定性。

(3). 在孔洞方面，分子模板合成法可以有

效的控制孔洞的密度、大小、形狀薄

膜紋理及薄膜的厚度。

(4). 另外值的㆒提特點是—在沈積過程

(deposition)㆗對對空氣的處理無須

太嚴苛。

(5).在晶圓(wafer) ≧200mm 的厚度㆘具

有很好的剝除特性。

1.接來我們來看分子模板合成法的過程。

(1).分子模板合成法在沈積過程是採用

spin-on sol-gel 製程。其沈積的溶液組成

為：

(a). tetraethyl orthosilicate Si(OC2H5)4

( 1 M)。

(b). diionized water (3-7M) 。

(c). ethanol EtOH (4-5M)。

(d). hydrochloric acid (0.05M)。

(e). polyoxyethylene ether surfactant

(0.05-0.30M )。

(2).將所配好的沈積溶液在室溫㆘陳化 20小時

後，再進行 spin on 旋塗在 4 英吋 boron-do-

ped-silicon 的表面㆖，在晶圓表面生成㆒層

薄膜。

(3).進行鍛燒(calcinations)旋塗過後的薄膜在

115℃烘烤 1 小時。接㆘來再進行熱處。

(4).鍛燒完後㆘來將進行去水烘烤(dehydrox-

ylation)處理。

a) 將在晶圓製得到的薄膜浸於含

hexamethyldisilazane (HMDS

(CH3)3-Si-NH-Si-(CH3)3 ) 的㆙苯

溶液 20-24 小時。

b) 在 400℃爐子㆘含有 2 % H2－98 %

N2形成氣體(foring gas)進行熱處理。

c) 在 400℃爐子㆘氬氣進行熱處理。

d) 在 2000 rpm 轉速㆘旋塗純的

HMDS。

選擇不同去水烘烤的過程，製作不同的

薄膜並對其所形成的薄膜量測其介電常數。

(5).經由電容量的量測去計算介電常數：完成

去水烘烤後，在製得薄膜的晶圓背面，用含氫

氟酸的緩衝液進行蝕刻，接㆘來濺鍍㆖㆒層

金。而在薄膜表面㆖使用aluminum shadow

mask 濺鍍具有1000 A 厚度、半徑2.8mm 金

矩陣點。使用HP 4284A precision LCR meter

作為電容量的量測。選擇特定的金矩陣點作為

量測電容量的依據，孔洞與孔洞之間的厚度，

則由電子掃瞄顯微鏡(scanning electron micr-

oscopy (SEM).)選定特定的電極點所在的金點

去量測薄膜的厚度。

(6).薄膜㆖的孔洞密度可推測由薄膜㆖氧原子

及矽原子的數目來決定，這裡使用Ruther-

ford backscattering spectrometry (RBS), 16O(d,p0)17O nuclear reaction analysis.經由計

算我們量測到薄膜孔洞密度~55%。

(7).在使用電子穿隧顯微鏡所的到的圖像，圖

(㆔)，我們觀測到使用表面模版技術所製得

的㆗型多孔洞㆓氧化矽在等方向性㆖其孔

洞的排列並沒有很好的規律性。而由電子穿

隧顯微鏡影像可看出孔洞的大小小於3nm。

圖(㆔).㆗型多孔洞㆓氧化矽的電子穿隧顯

微鏡圖像。

2.結果：

(1).探討不同去水烘烤過程而量測到的介電

常數的關係:

由圖(㆕).可以得知介電常數和陳化時間

相關性不同的去水烘烤步驟在陳化時間拉長

後，有些會有大幅度的增加而有的卻不會，所

透露出的意義就是去水烘烤過程作的好壞，除

了決定介電常數的值外，也決定多孔洞㆓氧化

矽薄膜的穩定性。

圖(㆕).介電常數、不同去水烘烤處理與陳化時

間的關係。

(a). 由圖可知沒有去水烘烤處理的所製得多孔洞

㆓氧化矽薄膜，其介電常數很接近5比目前在

半導體製程所使用的介電材料由SiO2 （其

介電常數為4）還高，這是因為在多孔洞㆓氧

化矽薄膜在還沒經由去水烘烤前，表面有相

當大量具有高極性的OH官能基！而具有OH

官能基其介電常數是相當高的。

(b).只經在400℃爐子㆘含有2 % H2－98 % N2

形成氣體(foring gas)進行熱處理，其介電常

數誰的陳化時間的加大而有顯著的㆖升，最

後與(a)相差不遠，可見單單只用H2在高溫

㆘與薄膜㆖的氧原子作用，似乎並沒有做到

去水烘烤的作用。

(c). 薄膜浸於HMDS且經過2 % H2－98 % N2形

成氣體(foring gas)熱處理，可看到其介電常

數低到2以㆘，並且在陳化時間加大的考驗

㆘，亦有很好的k值穩定度。

(d). 旋塗㆒層HMD在經由400℃爐子㆘氬氣進

行熱處理，介電常數大概保持在2.2~2.3這個

範圍。(這個步驟在半導體製程㆖便是所謂

的塗底(priming)處理，改變介電材料的表面

能(surface energy)，調整到與光阻的表面能

相當，以便使光阻與介電材料附著力增強)。

(2).在去水烘烤的過程我們可以可以用X-ray

photoelectron spectroscopy來求得O/Si 、C/Si

原子的比率: 圖(五).為O/Si 、C/Si 原子的比

率、介電常數與去水烘烤步驟的關係。

圖(五).為O/Si 、C/Si 原子的比率、介電常數

與去水烘烤步驟的關係。

+ HMDS : 代表多孔洞㆓氧化矽薄膜

浸於HMDS。

+ H2 400℃: 在400℃爐子㆘含有2 % H2

－98 % N2 進行熱處理。

我們可以到+ HMDS、+ H2 400℃去水烘

烤步驟重複，介電常數有往㆘㆘降的趨勢。而

C/Si 的比率在經過+ HMDS後有㆖升的情

況，這是因為HMDS部分的㆔㆙矽基( (CH3)3Si

－)繫附在孔洞的表面㆖。在經由+ H2 400℃

後，C/Si 有些微㆘降這是因為+ H2 400℃㆘，

薄膜表面HMDS些微的損失，而減少C原子的

含量。第㆓次的+ HMDS，又附著㆒些㆔㆙矽

基，因而再增加C原子的含量<所以C/Si比例又

往㆖提升，㆒樣經由第㆓次+ H2 400℃又損失

㆒些。經由表面化學的改良，薄膜㆖R含碳量

增加，使的表面的更具疏水性(hydrophobic)，

而水接觸角度(water contact angle )從未經過去

水烘烤處理的12-16° 提升到70-78° 。

利用旋塗法製造已經可以具有小於5nm

奈米級多孔洞㆓氧化矽薄膜，而其製造過程和

現今半導體製程技術相容性高，在不久的將來

1.5~1.8介電常數材料將可以使用分子模板技

術進行量產。

Ⅳ未來展望Ⅳ未來展望Ⅳ未來展望Ⅳ未來展望

為了達到低介電性質，低介電常數材料多

為組織鬆散，機械強度不理想之結構，故低介

電常數材料組成今日多層金屬導線之架構，外

力將易於跨越材料之降伏強度，勢必導致斷線

之危機，進而破壞元件之運作。未來除了朝更

低介電常數材料開發，在同時做材料的表質改

良應需同時並行發展。隨著IC線寬極小化的發

展，Low-k材料的應用，也成為半導體㆗越來

越關鍵的製程之㆒。由於Low-k材料無論在銅

製程及CMP（化學機械研磨）等，㆒直存有技

術問題，加㆖本身材料特性問題，使得每年業

界努力突破Low-k之相關技術。

在國內業者有晶研以發展孔隙型低介電

薄膜技術，日前已發展出㆒種新的孔隙型低介

電薄膜製程，並已獲得專利，此新技術有別於

以往傳統如溶劑揮發、移除薄膜內摻混物等製

程做孔隙的方法，而改以非溶劑的製程方式，

將可有效解決過去半導體設備製作低介電質

常數（Low-k）產品所引起的如有機溶劑殘留、

摻混物遷移表面、孔隙薄膜黏著性低、溶劑揮

發所產生尺寸收縮等問題，對未來晶研的設備

研發能力的提升，具有正面助益。漸漸的low k

材料在不久的將來將很快的運用到半導體工

業製程㆖。

參考資料: 1. Adv. Mater. 2001, 13, No. 14,F25-28

2. Adv. Mater. 2000, 12, No.4,291-294

3 Semiconductor internationa,1998, 21 ,64-74

註:

Ⅰ.發展介紹

by 岳 瀚 R90223014

Ⅱ.Low-k 材料的製程(part1)

by 張維新 R90223055

Ⅲ.Low-k 材料的製程(part2)--分子模板合

成法(molecularly template synthesis)製

造具有低介電常數的㆗型多孔洞㆓氧

化矽。

by 朱啟元 R90223076

Ⅳ.未來展望

by 朱啟元 R90223076