Elektronik-Praktikum ADC im Rampenverfahren (Versuch D-6) ben¨otigen 14 1 Versuch D-1: Ubergang von...

Justus-Liebig-Universitat GießenII. Physikalisches InstitutHeinrich-Buff-Ring 1435394 Gießen

Elektronik-Praktikum

Digitalelektronik

4. April 2008

Inhaltsverzeichnis

0 Die Bauteile 50.1 Die Bauteile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

0.1.1 Netzteil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50.1.2 Pulsgenerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60.1.3 Tastenfeld . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60.1.4 4-bit Schalter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70.1.5 Comparatoren mit Hysterese . . . . . . . . . . . . . . . . . . . . . 70.1.6 Timerbaustein (555) . . . . . . . . . . . . . . . . . . . . . . . . . . 80.1.7 Monovibrator / MonoFlop (74123) . . . . . . . . . . . . . . . . . . 80.1.8 FlipFlop (74267) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90.1.9 2-fach NAND (74132) / 2-fach XOR (7486) . . . . . . . . . . . . . 90.1.10 4-fach NAND (7420) / 4-fach NOR (7425) . . . . . . . . . . . . . . 100.1.11 Counter (74590/7217) . . . . . . . . . . . . . . . . . . . . . . . . . 100.1.12 8-bit Komparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110.1.13 12-bit DAC (DAC312) . . . . . . . . . . . . . . . . . . . . . . . . . 110.1.14 Anzeigebaustein . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120.1.15 Relais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120.1.16 Summierverstarker . . . . . . . . . . . . . . . . . . . . . . . . . . . 130.1.17 3-bit Addierer (7483) . . . . . . . . . . . . . . . . . . . . . . . . . . 130.1.18 Stromquelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

1 Versuch D-1: Ubergang von Analog- zu Digitalelektronik 151.1 Informationsdarstellung . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151.2 Logikfamilien . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

1.2.1 Pegel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161.2.2 Schaltgeschwindigkeit . . . . . . . . . . . . . . . . . . . . . . . . . 171.2.3 Stromverbrauch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171.2.4 Elektronische Realisierung . . . . . . . . . . . . . . . . . . . . . . . 181.2.5 Ubergang analog-digital . . . . . . . . . . . . . . . . . . . . . . . . 20

1.3 Aufgaben . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211.4 Versuchsausarbeitung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251.5 notwendige Gerate und Baugruppen . . . . . . . . . . . . . . . . . . . . . 25

2 Versuch D-2: Digitale Darstellung 272.1 Lernziel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272.2 Digitaldarstellung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

2.2.1 Wahrheitstabelle . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272.2.2 Boole’sche Algebra . . . . . . . . . . . . . . . . . . . . . . . . . . . 272.2.3 Schaltsymbole . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292.2.4 Technische Realisierung . . . . . . . . . . . . . . . . . . . . . . . . 292.2.5 Zahlendarstellung . . . . . . . . . . . . . . . . . . . . . . . . . . . 312.2.6 Encoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312.2.7 Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322.2.8 Datenselektor, Multiplexer . . . . . . . . . . . . . . . . . . . . . . 332.2.9 Codewandlung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

3 Versuch D-3: Flip-Flop 393.1 Lernziel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393.2 Flipflop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

3.2.1 RS-FlipFlop, RS-FF . . . . . . . . . . . . . . . . . . . . . . . . . . 393.2.2 D-FlipFlop, D-FF (Latch, Zwischenspeicher) . . . . . . . . . . . . 403.2.3 MasterSlave-FlipFlop . . . . . . . . . . . . . . . . . . . . . . . . . 403.2.4 JK-FlipFlop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

3.3 Zahler, Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423.3.1 asynchron, synchron . . . . . . . . . . . . . . . . . . . . . . . . . . 42

3.4 Schieberegister . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433.4.1 Parallel-Seriell-Wandlung . . . . . . . . . . . . . . . . . . . . . . . 443.4.2 FirstIn-FirstOut-Register, FIFO . . . . . . . . . . . . . . . . . . . 44

4 Versuch D-4: Digital-Analog-Wandlung 474.1 Lernziel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474.2 Analog-Digital-Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

4.2.1 Umwandlungsfehler . . . . . . . . . . . . . . . . . . . . . . . . . . 474.2.2 Digital-Analog-Converter . . . . . . . . . . . . . . . . . . . . . . . 50

5 Versuch D-5: Analog-Digital-Wandlung 535.1 Lernziel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535.2 Fenster-Diskriminator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535.3 Flash ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545.4 Sample and Hold, S&H . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545.5 Aufgaben . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555.6 Versuchsausarbeitung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575.7 notwendige Gerate und Baugruppen . . . . . . . . . . . . . . . . . . . . . 58

6 Versuch D-6: Rampenverfahren 596.1 Lernziel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 596.2 ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

6.2.1 Rampenverfahren (Slopetechnik) . . . . . . . . . . . . . . . . . . . 596.2.2 Sukzessive Aproximation . . . . . . . . . . . . . . . . . . . . . . . 606.2.3 Der Flashconverter . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

6.3 Abtast-Theorem, Aliasing . . . . . . . . . . . . . . . . . . . . . . . . . . . 616.4 Aufgaben . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 616.5 Versuchsausarbeitung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 636.6 notwendige Gerate und Baugruppen . . . . . . . . . . . . . . . . . . . . . 64

7 Wichtige Hinweise zur Auswertung 65

8 Literaturempfehlungen 66

0 Die Bauteile

0.1 Die Bauteile

Dieser Teil dient zur kurzen Vorstellung der Bauteile die ihnen zur Verfugung stehenum die Schaltungen der Versuche zu realisieren. Die Beschreibungen sind daher nichtdetailiert.Allgemein gilt, dass Verbindungen, die auf dem Baustein dargestellt sind, bereits auf derPlatine vorhanden sind.

0.1.1 Netzteil

Das Netzteil liefert die Spannungen -12V, 0V, +5V und +12V. Es ist beim Anschließenan die Platinen darauf zu achten, dass die Polaritat nicht vertauscht wird. Außerdemmuss darauf geachtet werden, dass die Kabel zum Aufbau der Schaltungen nicht indirekten Kontakte mit den Anschlussen der Stromversorgung kommen. Dies kann dieZerstorung der Bauteile auf den Platinen zur Folge haben.

0.1.2 Pulsgenerator

Der Pulsgenerator liefert vier verschiedene asymmetrische Rechtecksignale.

10µs mit 5ms Pause

5ms mit 5ms Pause

1µs mit 1ms Pause

1µs, 0,1ms Pause, 1µs und 5ms Pause

Siehe dazu Abbildung 1.7 auf Seite 23.

0.1.3 Tastenfeld

Mit dem Tastenfeld konnen 3 Signale mit dazugehorigen invertierten Signalen per Tas-tendruck geseuert werden. Die Tasten sind bereits entprellt um eindeutige Signale zugewahrleisten.

0.1.4 4-bit Schalter

Durch durchschalten an den Zahltasten konnen die beiden Ausgange BCD-Kodiert binarauf und abwarts durgeschaltet werden. Der mittlere Schalter schaltet den Anschluß zwi-schen den beiden BCD-Ausgangen auf H oder L.

0.1.5 Comparatoren mit Hysterese

Bei Verwendung des Comparatorbausteins ist zu beachten, dass nur die Verbindungendie auf der Platine grafisch dargestellt sind existieren. Bei Verwendung des regelbarenWiderstands muß also die Verbindung erst in gewunschter Form hergestellt werden.

0.1.6 Timerbaustein (555)

Unter Verwendung des Timer-IC 555 konnen verschiedene Schaltungen realisiert werden.Dazu sind einige Bauteile schon in die Platine integriert worden. Siehe dazu Versuch D-1Teil 6 mit Abbildung 1.9 auf Seite 25.Es ist jedoch zu beachten, dass die AufgedrucktenWerte der Kondensatoren nicht immer den tatsachlich eingebauten entsprechen. FragenSie im Zweifelsfall den Assistenten.

0.1.7 Monovibrator / MonoFlop (74123)

Zur korrekten Beschaltung des MonoFlop-Bausteins lesen Sie die Anleitung zu VersuchD-1. Der Kondensator und das Potentiometer sind bereits in den Baustein integriert.Beachten Sie, dass auf den Platinen die oberen Potentiometer einen anderen Widerstandbesitzen, als die unteren. Damit konnen sie unterschiedliche Schaltzeiten realisieren.

0.1.8 FlipFlop (74267)

Der FlipFlop Bausteim beinhaltet 4 FlipFlop Gatter. Zur komfortablen Realisierung derSchaltungen ist eine Leiterbahn im Kreis gelegt. Mochten sie diese verwenden, muss dieseerst mit einem Signal versorgt werden. Als weitere Vereinfachung einiger Schaltungensind zu jedem Gatter noch Inverter eingebaut.

0.1.9 2-fach NAND (74132) / 2-fach XOR (7486)

Auf diesem Baustein stehen acht 2-fach NAND Gatter und acht 2-fach XOR zur Verfugung.

0.1.10 4-fach NAND (7420) / 4-fach NOR (7425)

Auf diesem Baustein stehen vier 4-fach NAND Gatter und vier 4-fach NOR zur Verfugung.

0.1.11 Counter (74590/7217)

Der Counterbaustein wird uber den Count-Eingang gesteuert. Dies geschieht synchronBinar und sichtbar uber die 7-Segmentanzeige. Uber den Reset-Eingang kann der Zahler-stand wieder auf Null gesetzt werden. Die Leiterverbindung links unten entscheidet, obder Zahler transparent ist oder nicht.

0.1.12 8-bit Komparator

Der 8-bit Komparator gibt uber eine Widerstandskette und Operationsverstarker alsKomparatoren ein AD-konvertiertes Signal in acht Stufen.

0.1.13 12-bit DAC (DAC312)

Zur Wandlung von Digital zu Analog steht dieser 12-bit DAC als integrierter Bausteinzu Verfugung. Beachten sie, dass die Pinbelegung der einzelnen Bausteine leicht variiert.

0.1.14 Anzeigebaustein

Mit diesem Baustein konnen sie 5 binare Zustande uber LEDs direkt anzeigen lassenund zusatzlich ein 4-bit-Signal uber einen bereits integrierten Konverter direkt auf einer7-Segment-Anzeige ausgeben.

0.1.15 Relais

Das Relais kann direkt angesteuert weden und liefert am Ausgang direkt zwei zuein-ander invertierte Signale. Bei Ansteuerung mit hoheren Frequenzen entsteht ein lautesSchaltgerausch, es besteht jedoch keine Gefahr das Bauteil dadurch zu beschadigen.

0.1.16 Summierverstarker

Der Summierverstarker ist zum großen Teil fertig aufgebaut. Sie mussen nur die Gewunsch-ten Widerstandswerte auswahlen und einsetzen.

0.1.17 3-bit Addierer (7483)

Dieser 3-bit Addierer dient zur Erweiterung des von ihnen aufzubauenden 1-bit Addie-rers. Er besitz alle notwendigen Ein- und Ausgange und ist bereits intern verbunden.

0.1.18 Stromquelle

Diese Stromquelle und den Schalter konnen sie uber ein Eingangssignal steuern unddirekt uber eine Komparator verarbeiten. Diesen Baustein werden Sie zur Realisierungdes ADC im Rampenverfahren (Versuch D-6) benotigen

1 Versuch D-1: Ubergang von Analog- zuDigitalelektronik

1.1 Informationsdarstellung

In der Digitaltechnik werden die Informationen auf die diskreten Werte der naturlichenZahlen abgebildet. Zur Darstellung und Verarbeitung verwendet man zweckmaßig dasStellenwertsystem auf der Basis von 2 (Zweier-, Dual- oder Binarsystem). Die Stelle (di-git) im Binarsystem bezeichnet man mit binary digit (bit), ein bit kann die beiden Werte0 oder 1 annehmen.Zur physikalischen Realisierung eines bits konnen alle Großen herangezogen werden, diezwei unterscheidbare - den Werten 0 bzw. 1 zuordbare - Zustande annehmen konnen. Inder Elektronik verwendet man meist einen positiven oder negativen, oder einen hohenoder niedrigen Spannungs- oder Strompegel, dem man die Werte High (H) oder Low (L)zuordnet.Mitte des 19.Jahrhunderts hat der englische Mathematiker George Boole eine Algebraentwickelt, die sich mit der Logik von Aussagen beschaftigt (Aussagelogik oder Boo-le’sche Algebra1). Da eine Aussage wahr oder falsch sein kann, verwendet die Boole’scheAlgebra die Werte WAHR (TRUE, T) und FALSCH (FALSE, F) um den Wert einerVariablen zu beschreiben. Da der Wert eines bits (0 oder 1) den Zustanden einer phy-sikalischen Baugruppe (L oder H) und auch den Werten (F oder T) der Aussagenlogikzugeordnet werden kann, ist die Boole’schen Algebra hervorragend geeignet, um digitaleSchaltungen zu berechnen. Aus diesem Grund hat sich in der Digitaltechnik der BegriffLLogik-Schaltungeneingeburgert.Die Zuordnung der Werte aus den unterschiedlichen Bereichen ist willkurlich und mussvereinbart werden. Im Praktikum werden wir, wenn nicht anders angegeben, jeweils diepositive Logik verwenden.

phys. Boole’sche phys. Boole’scheGroße bit Variable Große bit Variable

H 1 T H 0 FL 0 F L 1 T

positive Logik negative Logik

1Naheres zur Boole’schen Algebra in Versuch 10

Abbildung 1.1: Inverter mit Pegel

1.2 Logikfamilien

Bei der technischen Realisierung der Logikschaltungen mussen unterschiedliche Gesichts-punkte betrachtet werden. Wichtige Kriterien sind Schaltgeschwindigkeit, Stromver-brauch, Aufwand, Preis, Platzbedarf und vieles mehr. Die unterschiedlichen Verfahrenbezeichnet man mit Logikfamilien.Eine einfache Realisierung eines Inverters erhalt man mit einem Transistor in Emit-terschaltung. Andere Funktionen lassen sich durch Parallel- und Reihenschaltung vonSchaltern, z.B. aus Transistoren realisieren (siehe Abbildung 1.1). Mehr dazu in Versuch10.

1.2.1 Pegel

Die Werte H und L einer elektronischen Schaltung konnen einem Strom- oder Span-nungsbereich, der von der Logikfamilie abhangig ist, zugeordnet werden. Um eine gewis-se Storsicherheit zu erzielen, muss zwischen dem L- und dem H-Bereich (UL; UH) eineLucke bleiben. In diesem Zwischenbereich ist derWert nicht bestimmt. Liegt am Eingangeiner Schaltung ein Pegel aus diesem undefinierten Bereich an, so kann die Schaltungihn als L oder H auffassen, oder sogar wild zwischen H und L schwingen. Daher soll-te beim Wechsel von L nach H (bzw von H nach L) dieser Zwischenbereich moglichstschnell durchfahren werden. Da dies nicht immer zu garantieren ist, gibt es spezielleSchaltungen mit einer Hysterese (Schmitt-Trigger), die auch bei langsamen Durchfahrendes verbotenen Bereichs noch korrekt arbeiten.

Da der Ausgang einer Schaltung oft weitere Schaltkreise ansteuern muss, mussen diezulassigen Ausgangspegelbereiche innerhalb der zulassigen Eingangspegelbereiche blei-ben. Die Differenz der Pegel zwischen Eingang und Ausgang ergibt den Storabstand (SH

Abbildung 1.2: Ubertragungskennlinie eines Inverters und eines Schmitt-Triggers

und SL). Die Ansteuerung einer Folgeschaltung belastet den Ausgang des Schaltkreises.Die Anzahl der ansteuerbaren Schaltkreise ist daher begrenzt. Der Wert ”fan out” (Aus-gangsfacher) gibt an, wieviele Schaltkreise mit einem ”fan in” (Eingangsfacher) von 1angesteuert werden durfen.

1.2.2 Schaltgeschwindigkeit

Wird am Eingang eines Schaltkreises ein Pegelsprung von H nach L (bzw L nach H)angelegt, so folgt der Ausgang mit Verzogerung dem Eingang. Es vergeht eine Verzoge-rungszeit (Delaytime, tD : tV ; tS) bis der Ausgang auf eine Eingangsanderung reagiert,danach beginnt der Ausgang auf den neuen Wert umzuschalten, den er nach der Uber-gangszeit (Transitiontime, tT : tF ; tA) erreicht. Meistens wird in den Datenbuchernnur die Gesamtverzogerungszeit (Propagationdelaytime, tP ) angegeben. Meist sind dieSchaltzeiten davon abhangig, ob der Ubergang von L nach H (tPLH) oder von H nach L(tPHL) erfolgt (siehe Abbildung 1.3).Trotz hoher Schaltgeschwindigkeit sollten keine zu hohen Frequenzen entstehen. Hohe

Frequenzanteile konnen leicht ubersprechen oder reflektiert werden, und damit Storun-gen hervorrufen.

1.2.3 Stromverbrauch

Der Leistungsbedarf einer Schaltung ist zwar fur die Stromkosten verantwortlich, spieltjedoch unter anderen Gesichtspunkten eine weit wichtigere Rolle. Bei batteriebetriebenenGeraten ist ein geringer Stromverbrauch Voraussetzung fur eine langere Betriebsdauer.Auch Batterie- und Netzgeratgroße und -gewicht hangen entscheidend vom Leistungs-bedarf ab.Ein weiterer Gesichtspunkt ist die durch die Verlustleistung entstehende Warme. Umdie Baugruppen nicht zu uberhitzen, mussen geeignete Maßnahmen zur Kuhlung vorge-nommen werden (Kuhlkorper, Ventilatoren oder manchmal sogar Flussigkeitskuhlung).

Abbildung 1.3: Definition der Schaltzeiten

Die Packungsdichte kann nicht beliebig erhoht werden, damit die Verlustleistung ausdem Schaltungsinneren abgefuhrt werden kann.Leistungsbedarf und Geschwindigkeit hangen leider eng zusammen. Um kurze Schaltzei-ten zu erreichen, mussen immer vorhandene parasitare Kapazitaten schnell umgeladenwerden, was naturgemaß nur mit hohen Stromen moglich ist.

1.2.4 Elektronische Realisierung

Hier soll nur ein kurzer Uberblick uber die heutigen technischen Verfahren gegeben wer-den. Fur genauere Informationen verweisen wir auf die Fachliteratur2. Zuerst betrachtenwir eine diskret aufgebaute Schaltung (Inverter) mit einem bipolaren Transistor in Emit-terschaltung (Schaltung oben). Es ergeben sich zwei Arbeitspunkte (A1 und A2), wobeibesonders beim Umschalten von A1 nach A2 sehr viel Zeit verstreicht, da hier vieleLadungstrager aus der Basiszone abgeleitet werden mussen. Um hohe Geschwindigkei-ten zu erzielen, muss moglichst der Sattigungsbereich gemieden und moglichst geringeSpannungshube realisiert werden.

RTL, Widerstand-Transistor-LogikDTL, Diode-Transistor-Logik

Diese Schaltungen werden heute nicht mehr eingesetzt.

TTL, Transistor-Transistor-Logik

Diese Baugruppen bestehen aus einer Eingangsstufe mit Multiemitter-Transistoren, ei-ner Spannungsstufe (Transistor in Emitterschaltung) sowie eine Gegentaktendstufe, diewegen der Ahnlichkeit der Schaltskizze mit einem indianischen Stammeszeichen oft als

2z.B. Tietze-Schenck

Totempole bezeichnet wird. Um die Geschwindigkeit zu steigern setzt man Schottky-Dioden (Metall- Halbleiter-Ubergange) zwischen Kollektor und Basis ein, um Sattigungder Transistoren vermeiden. Alle heutigen TTL-Schaltungen sind in Schottky-TTL aus-gefuhrt. Im Praktikum werden wir meist diese Bausteine verwenden.

ECL, Emitter-Coupled-Logik

ECL wird haufig auch ungesattigte Logik genannt, weil sie noch starker als Schottky-TTL eine Sattigung vermeidet. Hier besteht die Spannungsstufe aus einem Differenz-verstarker. Der Betrieb einer ECL-Schaltung entspricht mehr einer Verstarkerschaltungals einem Schalterbetrieb. Die beiden Arbeitspunkte fur L und H liegen dicht zusammenund sind weit weg von jeder Sattigung. Dadurch zeichnet sich die emittergekoppelte Lo-gik durch hohe Schaltgeschwindigkeit (TPHL ≈ 200psec) aber leider auch durch hoheVerlustleitung und hohen Schaltungsaufwand aus.

Fur eine noch hohere Geschwindigkeit ersetzt man das Silizium-Grundmaterial durchGaAs (Gallium-Arsenid). GaAs zeichnet sich durch eine hohe Elektronenbeweglichkeit(kleine effektive Masse der Elektronen) aus. Dadurch erreichen GaAs-Schaltungen eineetwa 3fach hohere Schaltgeschwindigkeit.

CMOS, Complementare MOS Technologie

In der CMOS-Technik werden MOS-Feldeffekttransistoren eingesetzt, wobei der Arbeits-widerstand durch einen weiteren complementaren MOS-FET ersetzt wird. Da MOS-Fetsohne Strom angesteuert werden konnen, kommen MOS-Schaltungen fast ohne Strom-verbrauch aus. Jedoch mussen beim Umschalten von H nach L (bzw. von L nach H)parasitare Kapazitaten umgeladen werden. Daher ist der Energiebedarf einer CMOS-Schaltung proportional zur Schaltfrequenz.

mechanische Schalter, Relais

Die Ausgange von mechanisch betatigten Kontakten bieten eine Reihe von Vorteilen. Da-zu gehoren: geringer Durchlasswiderstand, hoher Sperrwiderstand, gute Trennung zumAnsteuerkreis, Schalten von hohen Spannungen, hohen Stromen und Wechselspannun-gen ist moglich. Doch sind die Einsatzmoglichkeiten durch erhebliche Nachteile starkbegrenzt: geringe Schaltgeschwindigkeit, Baugroße und Preis. Will man trotzdem mecha-nische Baugruppen einsetzen, muss man beachten, dass durch das elastische Beruhrender Kontakt flachen der Kontakt mehrfach wieder unterbrochen werden kann (Kontakt-prellen), wodurch aus einem einfachen Ubergang von H↔L ein mehrfacher Ubergangentstehen kann.

Abbildung 1.4: Oszillator mit Schmitt-Trigger-NAND

Einige Pegel

In der folgenden Tabelle sind die zulassigen Pegel fur einige Familien zusammengestellt.

Eingang AusgangFamilie 0 1 0 1 LogikTTL [V] < 0, 8 > 2, 0 < 0, 8 > 2, 4 +ECL [V] −1, 5 · · · − 1, 1 −0, 8 · · · 0, 0 −1, 9 · · · − 1, 6 −1, 0 · · · − 0, 8 +CMOS [V] < 1, 5 > 3, 5 < 0, 5 > 4, 5 +NIM [mA] an 50kΩ −36 · · · − 12 −4 · · · 20 −18 · · · − 14 −1 · · · 1 −

[mV] −1800 · · · − 600 −200 · · · 1000 −900 · · · − 700 −50 · · ·+ 50 −

1.2.5 Ubergang analog-digital

Comparator

Ein Comparator vergleicht zwei analoge Eingangswerte E1 und E2 und gibt bei E1 < E2

am Ausgang ein H aus und bei E1 > E2 ein L. Ein Comparator kann einfach realisiertwerden, wenn E1 und E2 auf den E− bzw. E+-Eingang eines Opamps gelegt wird. In derNahe des Ubergangs (E1 = E2) konnte jedoch durch kleinste Storungen (z.B. Rauschen)der Ausgang zwischen H und L hin- und herschalten oder sich ein unerlaubter Zwischen-wert einstellen. Eine Mitkopplung bewirkt ein definiertes Umschalten zwischen H und L.Außerdem entsteht durch die Mitkopplung eine Hysterese Hy. Die Hysterese verschiebtdie Schaltschwellen. Der Ubergang von L nach H erfolgt nun bei E1 > E2 + Hy

2 und derUbergang von H nach L bei E1 < E2 − Hy

2 .Eine einfache Losung fur einen Oszillator ergibt sich mit einem NAND oder Invertermit Schmitt-Trigger-Eingang. Die Funktionsweise ist in Tietze-Schenk beschrieben. DerAusgang steuert uber ein RC-Tiefpass den Schmitt-Trigger-Eingang, der dadurch zwi-schen den beiden Schaltschwellen pendelt. Bei unseren Low-Power-Schottky-TTL sindWiderstande zwischen 200Ω und 800Ω gunstig. Als Schwingungsdauer ergibt sich furnicht zu hohe Frequenzen ca. R · C.

Multivibratoren

Eine noch starkere Mitkopplung erreicht man, indem zwei Inverterstufen im Kreis hin-tereinandergeschaltet werden. Je nach Art der Kopplung ergeben sich drei Typen vonMultivibratoren. Bei einer rein statischen Kopplung erhalt man den bistabilen Multi-vibrator (FlipFlop,FF)3. Bei einer dynamischen Mitkopplung (RC-Kombination) erhaltman einen Oszillator (astabiler Multivibrator) der mit der von R·C abhangigen Frequenzzwischen H und L hin und her schaltet. Eine solche Baugruppe ist als integrierter Bau-stein erhaltlich (Timerbaustein, z.B. NE555)In diesem Versuch soll der monostabile Multivibrator (Monoflop, Univibrator) behan-delt werden. Der Monoflop enthalt eine statische Mitkopplung und eine uber eine RC-Kombination. In dem Schaltbild erkennt man die beiden Inverter (Transistor in Emitter-schaltung) mit den Koppelelementen. Der Monoflop besitzt einen Ruhezustand, aus demer herausgeworfen werden kann und in den er nach Ablauf einer durch R · C gegebenenZeit wieder zuruckfallt. Auch der Monoflop ist als integrierte Baugruppe (z.B. 74123)erhaltlich. Der Punkt P3 ist der Ausgang der Schaltung und wird auch mit Q bezeichnet.

Abbildung 1.5: diskret aufgebauter Monovibrator

1.3 Aufgaben

1. Einsatz eines Opamps als Comparators

3Das FF wird in Versuch 11 behandelt

Abbildung 1.6: Opamp als Comparator mit Mitkopplung

a) Einstellen von Schwellen in 5 Grobstufen mit dem Potentiometer und Messender Eingangsspannungungen am Schaltpunkt des Comparators (ohne Mit-kopplung) mit Hilfe des Dreiecksignals aus dem Funktionsgenerator.

b) Messen der Schaltgeschwindigkeit (Anstiegs- und Abfallzeit, Verzogerung) beieiner mittleren Schwelle des Comparators (ohne Mitkopplung).

c) Einbau der Mitkopplung (ca. 50kΩ) und Messen der Hysterese bei einer mitt-leren Stufe.

2. Aufbau eines diskreten Monoflops mit RC ≈ 1msec. Verwenden Sie hierzu dieBauteile aus dem Analogteil.

3. Wahlen Sie R und C passend aus (z.B. R = 100kΩ).

4. Ansteuern des Eingangs mit den Signalen nach Diagramm aus dem 4-fach Pulsge-nerator oder einer geeigneten Rechteckspannung unter Verwendung eines Funkti-onsgenerator.

Messen Sie den Spannungsverlauf an den Messpunkten Eingang, P1, P2 und P3

(Ausgang) und stellen Sie die Ergebnisse in einem Diagramm dar. Achten Sie beiallen Diagrammen auf synchrone Darstellung. Triggern Sie dabei das Oszilloskopmit Signal P2. Der Zeitmaßstab darf fließend sein, achten Sie jedoch auf synchroneDarstellung.

Abbildung 1.7: Signale des Pulsgenerator

5. Einsatz des integrierten Monoflops (74123) und Messen des Ausgangs abhangigvon den moglichen Eingangszustanden an A, B und CLEAR. (offene Eingangeliegen auf H). Haufig enthalt ein TTL-Baustein (wie auch der 74123) zusatzlichzum Ausgang Q noch den komplementaren Ausgang Q.Skizzieren Sie in einem Diagramm Ausgang und Eingange fur

A B Clear↓ H H bei Ausgangspulsdauer großer und kleiner Eingangspulsdauer tL ↑ H bei Ausgangspulsdauer großer und kleiner Eingangspulsdauer uL H ↑ bei Ausgangspulsdauer großer und kleiner Eingangspulsdauer u

Steuern Sie dazu mit dem Signal b des Pulsgebers oder einem Funktionsgeneratordas Monoflop an und betrachten Sie den Ausgang des Monovibrators 2 oder 4 (bisca. 12msec) fur entsprechend lange bzw. kurze Ausgangspulsdauern. BeschreibenSie den Unterschied zwischen den Eingangen A, B und dem Clear-Eingang!Der Baustein 74123 (siehe Abbildung 1.8)enthalt zwei identische Monoflops mit jezwei Ausgangen Q bzw. Q. Die Ausgangspulsdauer wird durch R und C (RC-Zeit)festgelegt. Ein Ausgangsimpuls wird nur durch ganz bestimmte Eingangskombina-tionen ausgelost, die in der Tabelle beschrieben sind. Dabei bedeutet ein ↑ einUbergang von L nach H und ein ↓ ein Ubergang von H nach L. Auch die Schalt-symbole der Eingangsverknupfung werden im Versuch 10 erlautert.

Abbildung 1.8: Monovibrator 74123

6. Aufbau eines Oszillators mit dem Timerbaustein 555In der Schaltung des Timerbausteins erkennt man in der Mitte die beiden im

Kreis geschalteten Inverter des bistabilen Multivibrators. Sein Zustand wird vonden Komparatoren am Eingang gesteuert. Der Ausgang wiederum kann uber denTreibertransistor auf verschieden Arten die Komparatoren ansteuern, und so ver-schiedenste Funktionen realisieren. Oben sind die Beschaltungen fur nachtriggerba-ren und nicht nachtriggerbaren Monoflop (Univibrator), sowie einem Multivibrator(Oszillator) eingezeichnet. Siehe dazu Abbildung 1.9.Im Praktikum soll der Bau-stein als Oszillator beschaltet werden.

a) Bauen Sie mit dem Timer einen Oszillator!

b) Schatzen Sie aus der RC-Zeit grob den Wert von Potentiometer P ab!

c) Bestimmen Sie mit dem Oszilloskop die Schwellen der beiden Komparatoren!

7. Aufbau eines Oszillators mit dem Schmitt-Trigger-NAND fur ca. 1MHz. Ein gutesAusgangssignal bekommen Sie, wenn Sie direkt hinter den Oszillator noch ein wei-teres NAND-Gatter anschließen. Bauelemente mit großem Raster konnen diagonaleingebaut werden. Wahlen Sie R und C passend.Messen Sie bei 2.2nF; 10nF; 100nF und 1µF fur R≈500Ω das Verhaltnis R·C zuPeriodendauer!

Abbildung 1.9: Timerbaustein 555

1.4 Versuchsausarbeitung

Achten Sie bei den Diagrammen der Spannungsverlaufe auf eine synchrone Darstellung!Zu einem Diagramm gehort die Angabe von Spannungswerten (z.B. Nulllinie und einemarkante Spannung). Bei logischen Pegeln reicht die Angabe von L und H bzw. 0 und 1.Zu einer aufgebauten Schaltung gehort ein Schaltplan.Zur Fehlersuche benutzen Sie das Oszilloskop und schalten Sie auf hohere Frequenzen,um ein ruhiges Bild zu erhalten!Ergab Ihr Versuch ein von der Theorie abweichendes Ergebnis, beschreiben Sie dies underklaren Sie mogliche Fehlerquellen.

Fuhren Sie dem Assistenten Ihre Losung vor !

1.5 notwendige Gerate und Baugruppen

Gerate BaugruppenNetzgerat ComparatorOszilloskop Analog Platine (fur Transistoren, Widerstande, Kondensatoren)Funktionsgenerator 4-fach Pulsgenerator

2-fach MonovibratorTimerbausteinSchmitt-Trigger-NAND

Die Auflistung der Gerate und Baugruppen ist bei allen Versuchen als Vorschlag zuverstehen. Sie konnen selbstverstandlich auch leicht abweichende Losungsansatze verfol-gen um die gestellten Aufgaben zu erfullen. Zum Beispiel ist es oft sinnvoll den Puls-generator durch einen Funktionsgenerator zu ersetzen. Bei Abweichenden Schaltungen

sprechen Sie bitte mit dem Assistenten um Missverstandnisse zu vermeiden.

2 Versuch D-2: Digitale Darstellung

2.1 Lernziel

Darstellung in der digitalen ElektronikWahrheitstabelle, logische Gleichungen (Boole’sche Algebra), Schaltsymbole

digitale GrundschaltungenInverter, UND, ODER, XOR, Encoder, Decoder

ZahlendarstellungenBinar, BCD, Gray-Code, ZweierComplement

AnwendungenAddierer, Subtrahierer, Siebensegment-Anzeige

2.2 Digitaldarstellung

Die Funktion einer Digitalschaltung lasst sich tabellarisch, in Form von logischen Glei-chungen oder mit Hilfe von Schaltsymbolen beschreiben.

2.2.1 Wahrheitstabelle

In der Wahrheitstabelle sind die Ausgange als Funktion der Eingange eingetragen. Hateine Schaltung N Eingange und M Ausgange, so benutzt man auf der linken Seite derTabelle N Spalten fur die Eingange und rechts M Spalten fur die Ausgange. Da jederder Eingange zwei mogliche Werte annehmen kann, ergeben sich 2N Kombinationen.Fur jede der Eingangskombinationen wird eine Reihe der Tabelle verwendet, in der diezugehorigen Ausgangswerte eingetragen sind. Die Tabelle kann haufig verkurzt werden,wenn sich Ausgangskombinationen wiederholen. Dazu verwendet man die Symbole ”x”(don’t care) oder ”sonst”. Beispiele dafur sind in diesem Versuch aufgefuhrt. Bei dyna-mischen Schaltungen mussen gegebenenfalls am Eingang noch Kombinationen mit demUbergang von H nach L (bzw. von L nach H) eingetragen werden. Dies wurde bereitsim Versuch 9 verwendet.

2.2.2 Boole’sche Algebra

Zur Beschreibung von Digitalschaltungen mit den zwei moglichen Werten H und L istdie Boole’sche Algebra mit den zwei Werten T und F (wahr und falsch) hervorragendgeeignet. Hier gibt es die Funktionen NICHT (NOT), UND (AND) und ODER (OR).

Die Funktion NICHT negiert eine Aussage, sie wird durch einen Querstrich uber derVariablen, bzw. einem Punkt im Schaltsymbol angezeigt.Die UND-Funktion liefert ein WAHR, wenn alle Eingangsaussagen WAHR sind. Sie wirddurch das Symbol · oder durch die Symbole ”UND” oder ”AND” angezeigt.Die ODER-Funktion liefert ein WAHR, wenn wenigstens eine der EingangsaussagenWAHR ist. Sie wird durch das Symbol + oder durch die Symbole ODERoder ORange-zeigt. Teilweise werden auch andere Symbole verwendet, die aber nicht so verbreitetsind.Betrachtet man zwei Eingangsvariable, so gibt es 22 = 4 Kombinationen und dahermaximal 24 = 16 Funktionen. Von Bedeutung sind außer den drei genannten (NOT,AND und OR) noch das ”EXKLUSIV ODER” (XOR, Symbol ⊕) sowie das AND, ORund XOR mit einem nachgeschalteten Inverter (NAND, NOR, XNOR). In der folgendenWahrheitstabelle sind diese Funktionen eingetragen:

NOT AND NAND OR NOR XOR NXORA B A A ·B A ·B A + B A + B A⊕B A⊕B

F F T F T F T F TF T T F T T F T FT F F F T T F T FT T F T F T F F T

Mit dem XOR lassen sich zwei Aussagen vergleichen. Das Ergebnis von XOR sagt, obzwei Aussagen verschieden sind (Antivalenz) bzw. das XNOR, ob zwei Aussagen gleichsind (Aquivalenz).Die Tabellen lassen sich etwas verkurzen bzw. umschreiben:

A B A ·B A B A + B A B A⊕Bx F F x F A x F Ax T A x T T x T A

Jetzt erkennt man, dass man mit einem UND oder einem ODER eine Informationdurch schalten oder sperren kann, daher auch der Name ”Tor” oder ”Gatter” (Gate)fur diese Verknupfungen. Besonders interessant ist das XOR. Mit dem XOR steht einsteuerbarer Inverter zur Verfugung.Eine weitere Vereinfachung der Wahrheitstabelle liefert:

A B A ·B A B A + BT T T F F Fsonst F sonst T

Hier erkennt man, dass UND und ODER sehr ahnlich sind. Durch Inverter lasst sichein UND in ein ODER (und umgekehrt) verwandeln. Allein die Zuordnung der physikali-schen Werte L und H zu den logischen Variablen T und F entscheidet, ob ein und dieselbeSchaltung eine UND oder eine ODER-Verknupfung ausfuhrt. Mathematisch wird dies

durch die Gesetze von De Morgan beschrieben.In der Boole’schen Algebra gelten folgende Gesetze. Wegen der De Morgan’schen Ge-

De Morgan’sche Gesetze A ·B = A + BA + B = A ·B

setze ergibt sich das Prinzip der Dualitat: Jedes Gesetz fuhrt bei Vertauschen vonUND⇔ODER und T⇔F zu einer gultigen Aussage

Kommutativgesetz A ·B = B ·AA + B = B + A

Assoziativgesetz (A ·B) · C = A · (B · C) = A ·B · C(A + B) + C = A + (B + C) = A + B + C

Distributivgesetz A · (B + C) = (A ·B) + (A · C)A + (B · C) = (A + B) · (A + C)

Absorptionsgesetz A · (A + B) = A A + (A ·B) = ATautologie A ·A = A A + A = AGesetz mit Negation A ·A = F A + A = Tdoppelte Negation A = AOperationen mit T und F A · T = A A + T = T

A · F = F A + F = AF = T T = F

2.2.3 Schaltsymbole

In elektronischen Schaltplanen werden Schaltsymbole zur Darstellung der Baugruppenverwendet. Siehe dazu Abbildung ??. Leider sind eine Vielzahl unterschiedlicher Symboleim Einsatz. Im Praktikum wollen wir uns auf eine Variante beschranken. Diese sind untenangegeben. Das Symbol der Inverterfunktion kann bisweilen auf einen dicken Punktreduziert werden.

2.2.4 Technische Realisierung

Alle Verknupfungen lassen sich mit Hilfe von NOR-Gattern oder mit NAND-Gatternrealisieren. Dabei kann die NICHT-Funktion (Inverter) durch einen Transistor in Emit-terschaltung ausgefuhrt werden. Die UND- und ODER-Funktionen ergeben sich durchReihen- oder Parallelschalten von Schaltern, in TTL mit bipolaren Multiemittertransis-toren. Uber jeden der Emitter konnen Ladungstrager in die Basiszone injiziert werdenund damit den Transistor leitend machen.

Name Funktion Symbol Symbol Symbol(IEC 60617-12) (US-Norm) (DIN 40700)

ANDUnd

Y = A ∧BY = A ·BY = AB

OROder

Y = A ∨BY = A + B

NOTNicht

Y = AY = ¬A

NANDNicht-Und

Y = A ∧BY = A∧BY = AB

NORNicht-Oder

Y = A ∨BY = A∨BY = A + B

XORExclusiv-Oder

Y = A∨BY = A⊕B

XNORNicht-Exclusiv-Oder

Y = A∨BY = A∨BY = A⊕B

Tabelle 2.1: Logikgatter und Schaltsymbole

2.2.5 Zahlendarstellung

In der Rechnertechnik, hat sich das Binarsystem durchgesetzt. Im Octal- bzw. Hexade-zimalsystem werden lediglich die bits des Binarsystems in Dreier- bzw. Vierergruppenzusammengefasst. Fur negative Zahlen ist die Zweierkomplement-Darstellung (Two’sComplement) vorteilhaft. Bei der Multiplikation mit -1 werden alle bits invertiert undanschließend eine 1 addiert.

−A = A + 1

In der Digitaltechnik wird gerne auch das BCD-System verwendet (binary coded decimal,Binarkodierte Dezimalzahlen). Hierbei bleiben die Stellen des Dezimalsystems erhalten,lediglich die einzelnen Ziffern werden jeweils im Binarcode dargestellt.Beide Codes haben den Nachteil, dass sich zwei benachbarte Werte (z.B. 7 und 8) inmehreren bits unterscheiden. Das kann zur Folge haben, dass beim Ubergang nicht allebits gleichzeitig umschalten und dadurch Werte entstehen, die weit entfernt von demtatsachlichen Wert liegen. Um dies zu verhindern verwendet man besser Codes, beidenen sich zwei Nachbarwerte nur in einem bit unterscheiden. Ein solcher Code ist z.B.der Graycode.

2.2.6 Encoder

Ein Encoder ordnet einem Element Ei einen Code zu. Die Wahrheitstabelle (siehe Ta-belle 2.2) enthalt auf der Eingangsseite die Elemente Ei , wobei jeweils nur ein Elementaktiv ist (alle Werte außer in der Diagonalen sind L). Als Ausgangscode wurde derBinarcode gewahlt, so dass zu jedem Ei am Ausgang der Binarcode fur den Index ientsteht. Der als IC lieferbare Prioritats-Encoder erlaubt beliebige Eingangswerte rechtsvon der Diagonalen (siehe Tabelle 2.3).Die Schaltung des Encoders ergibt sich aus der Wahrheitstabelle:

E7 E6 E5 E4 E3 E2 E1 E0 A2 A1 A0

L L L L L L L H L L LL L L L L L H L L L HL L L L L H L L L H LL L L L H L L L L H HL L L H L L L L H L LL L H L L L L L H L HL H L L L L L L H H LH L L L L L L L H H H

Tabelle 2.2: Encoder

A0 = E1 + E3 + E5 + E7 A1 = E2 + E3 + E6 + E7 A2 = E4 + E5 + E6 + E7

Wahrend beim Encoder nur spezielle Eingangscodes erlaubt sind, durfen beim Priority-Encoder beliebige Eingangs-Bitkombinationen angelegt werden. Hier bestimmt nur dashochstwertigste H den Ausgangscode.

E7 E6 E5 E4 E3 E2 E1 E0 A2 A1 A0

L L L L L L L H L L LL L L L L L H x L L HL L L L L H x x L H LL L L L H x x x L H HL L L H x x x x H L LL L H x x x x x H L HL H x x x x x x H H LH x x x x x x x H H H

Tabelle 2.3: Priority-Encoder

Abbildung 2.1: Encoder

2.2.7 Decoder

Ein Decoder muss einen Code entschlusseln. Die Wahrheitstabelle entspricht daher ei-nem Encoder mit Eingang und Ausgang vertauscht (Siehe Tabelle 2.4).Auch hier lasst sich die Schaltung aus den logischen Gleichungen entnehmen. Dabei

E2 E1 E0 A7 A6 A5 A4 A3 A2 A1 A0

L L L L L L L L L L HL L H L L L L L L H LL H L L L L L L H L LL H H L L L L H L L LH L L L L L H L L L LH L H L L H L L L L LH H L L H L L L L L LH H H H L L L L L L L

Tabelle 2.4: Decoder

muss jede Zeile der Wahrheitstabelle durch UND-Funktionen von den ubrigen Zeilenunterschieden werden. Dazu werden die Eingange E0−E2 mit UND verknupft und vor-her die, die L sein mussen negiert.

A0 = E0 · E1 · E2 A1 = E0 · E1 · E2 A2 = E0 · E1 · E2 A3 = E0 · E1 · E2

A4 = E0 · E1 · E2 A5 = E0 · E1 · E2 A6 = E0 · E1 · E2 A7 = E0 · E1 · E2

Abbildung 2.2: Decoder

2.2.8 Datenselektor, Multiplexer

Mit einem Gatter kann man Informationen sperren und durchlassen. So ist es moglich,Informationsverteiler-Schaltungen aufzubauen. Es gibt dabei zwei Moglichkeiten, ent-weder werden aus einer Mehrzahl von Eingangsquellen eine ausgewahlt und diese zumAusgang geschaltet. Dies bezeichnet man mit Datenselektor oder Multiplexer. Die zweiteMoglichkeit ist die, einen von mehreren Ausgangen auszuwahlen und eine Eingangsin-formation auf den ausgewahlten durchzuleiten. Diesen Typ bezeichnet man mit Demul-tiplexer.Im Prinzip ist der Dekoder bereits ein Demultiplexer, wenn in die Ausgangs-UND-Gatterdie zu verteilende Information eingespeist wird. Beim Datenselektor laufen die Eingangs-informationen durch Tore, von denen nur ein einziges - von einem Dekoder ausgewahlt- die Information durchlasst.

2.2.9 Codewandlung

Jeder beliebige Code kann in einen anderen verwandelt werden, indem zuerst der Ein-gangscode entschlusselt und anschließend wieder neu codiert wird. Zeilen, in denen keinH am Ausgang vorkommt, mussen nicht decodiert werden. Enthalt eine Wahrheitstabelleam Ausgang nur wenige L, so kann vorteilhaft auf negative Logik ausgewichen werden.Zusatzlich kann durch Umformen und Zusammenfassen der Schaltungsaufwand reduziertwerden. Mogliche Verfahren des Umcodierens werden bei der Siebensegmentanzeige undbeim Addierer vorgefuhrt.

Siebensegmentanzeige

Mit einer Siebensegmentanzeige lasst sich der Wert Hexadezimalstelle (0,1,· · ·,9,A,B,C,D,Eund F) optisch darstellen, indem passend zur Form der Ziffer einzelne der Segmente a· · ·ghellgesteuert werden. Die Wahrheitstabelle zeigt die Zuordnung:

Aus der Wahrheitstabelle ergeben sich die logischen Gleichungen. Z.B. fur a:

Abbildung 2.3: Ansteuerung der Siebensegmentanzeige

23 22 21 20

Wert D C B A a b c d e f g0 0 0 0 0 an an an an an an aus1 0 0 0 1 aus an an aus aus aus aus2 0 0 1 0 an an aus an an aus an3 0 0 1 1 an an an an aus aus an4 0 1 0 0 aus an an aus aus an an5 0 1 0 1 an aus an an aus an an6 0 1 1 0 an aus an an an an an7 0 1 1 1 an an an aus aus aus aus8 1 0 0 0 an an an an an an an9 1 0 0 1 an an an an aus an anA 1 0 1 0 an an an aus an an anB 1 0 1 1 aus aus an an an an anC 1 1 0 0 aus aus aus an an aus anD 1 1 0 1 aus an an an an aus anE 1 1 1 0 an aus aus an an an anF 1 1 1 1 an aus aus aus an an an

a = A ·B · C ·D + A ·B · C ·D + A ·B · C ·D + A ·B · C ·D+A ·B · C ·D + A ·B · C ·D + A ·B · C ·D + A ·B · C ·D+A ·B · C ·D + A ·B · C ·D + A ·B · C ·D

Haufig lassen sich die Gleichungen vereinfachen. So lassen sich gemeinsame Ausdruckeentnehmen. Z.B. f∗ aus f und g und mehrere Zeilen zusammenfassen (Zeile 4,5; Zeilen8 bis B und Zeile E,F):

f∗ = B · C ·D + A ·B · C ·D + C ·D + B · C ·D

f = f∗ + A ·B · C ·D

g = f∗ + A ·B · C ·D + B · C ·D

falls nur wenige Zeilen ein FALSE enthalten, kann man auch vorteilhaft die negativeLogik einsetzen (z.B. fur c):

c = A ·B · C ·D + A ·B · C ·D + B · C ·D

Addierer

Zum Addieren zweier Binarzahlen A + B + Cy (Cy = 0 oder 1)

A = · · ·+ A3 · 23 + A2 · 22 + A1 · 2 + A0

B = · · ·+ B3 · 23 + B2 · 22 + B1 · 2 + B0

werden die bits Ai, Bi addiert und ein eventuell auftretender Ubertrag (Carry) aus derniederwertigeren Stelle addiert. Die Wahrheitstabelle fur jede Stelle enthalt daher zweibits Ai, Bi und ein Carry Ci. Daraus ergibt sich die Summe Si sowie ein Ubertrag Ui indie nachste Stelle.Betrachtet man den Tabellenteil mit Ci = 0, so erkennt man, dass Ui = Ai ∗ Bi und

Ci Ai Bi Ui Si

0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1

Si = Ai⊕Bi ist. Diesen Teil bezeichnet man auch mit Halbaddierer und kann mit einemAND und einem XOR realisiert werden. Die Ergebnisse des Halbaddierers bezeichnetman auch mit Propagate (Pi = Ui) und Generate (Gi = Si). Si im unteren Teil derTabelle ist gerade das Complement des oberen Teils, dafur benotigt man ein zusatzlichesXOR:

Pi = Ai ·Bi Ui = Pi + Ci ·Gi

Gi = Ai ⊕Bi Si = Ci ⊕Gi

Carry-Lookahead-Generator

Das Addieren großer Binarzahlen kann durch Parallelschalten mehrerer Volladdierer er-reicht werden. Dabei muss der Ubertrag jeweils in den Carry-Eingang der nachst hoher-wertigen Stelle eingefuttert werden. Dadurch konnen unvertretbar hohe Laufzeiten ent-stehen. Um dies zu verhindern, werden mit Halbaddierern schnell die Pi und Gi bestimmtund daraus in einem Carry-Lookahead-Generator die einzelnen Ubertrage Ci ohne we-sentlichen Zeitverlust getrennt bestimmt. Siehe dazu auch Tietze Schenk.

Subtrahierer

Durch die Two’s Complement Darstellung negativer Zahlen kann die Subtraktion A−Bauf die Addition

A−B = A + (−B) = A +(B + 1

)zuruckgefuhrt werden. Berucksichtigt man noch ein Borrow (Bo, Borgen) aus einer vor-hergehenden Stelle, so kann ein Addierer mit Carry-Eingang (Cy) einfach eingesetztwerden.

A−B −B0 = A + (−B −B0) = A + B + 1−B0 = A + B + B0

2.3 Aufgaben

1. Vorbereitende Fragen:

a) Skizzieren Sie die Schaltung fur einen vierfach Demultiplexer der die Funktionfur Aufgabe 2 Erfullt.

b) Berechnen Sie die logischen Gleichungen fur die Ausgange b, d und e derSiebensegmentanzeige. Suchen Sie eine vereinfachte Losung fur einen derAusgange b, d oder e und skizzieren Sie die Schaltung Ihrer Losung.

c) Geben Sie den Binarcode fur +9 und -9 im Two’s Complement an. Wievielebits werden dafur mindestens benotigt?

d) Berechnen Sie die maximale Rechenzeit fur eine 64-bit Addition bei einerGatterlaufzeit von 2nsec, wenn 64 1bit-Volladdierer hintereinander geschaltetwerden.

2. Bauen Sie einen Demultiplexer auf, mit dem Sie entweder das linke oder das rech-te Ziffernschaltfeld (Stellungen 0 bis 9; 4 bits) auf dem Anzeigebaustein sichtbarmachen konnen. Zur Auswahl des Feldes benutzen Sie den mittleren Schalter.Die Aufgabe lasst sich mit 12 NAND-Gattern (siehe auch Morgan’sche Gesetze)und einem Inverter losen (offene Eingange sind hier H).

Abbildung 2.4: Demultiplexer - C liefert A oder B abhangig vom Schalter

3. Entwickeln Sie die Schaltung eines 4-bit-Volladdierers. Ein 1-bit-Volladdierer sollmit 3 NAND- und 2 XOR-Gattern aufgebaut werden, die weiteren 3-bit-Addierersind bereits in einem Baustein enthalten und konnen mitbenutzt werden.

4. Erweitern Sie den Addierer zu einem Subtrahierer mit Borrow (Borgen).

5. Bauen Sie einen kleinen ”Taschenrechner” auf, der zwei 4bit-Zahlen addieren undsubtrahieren kann. Eingabe der Argumente mit zwei Schaltfeldern. Eingabe derRechenart (+/–) mit einem Umschalter.Anzeige des Ergebnisses mit einer Siebensegmentanzeige (0. . . 9;A. . . F)Anzeige des Ubertrags (5. Bit) mit LED.Skizzieren Sie Ihre Schaltung und beschreiben Sie - jeweils fur Addition und Sub-traktion - welche Bedeutung das in Ihre Schaltung eingefutterte Carry und der ausIhrer Schaltung entstehende Ubertrag hat!

Gerate BaugruppenNetzgerat 3-bit-VolladdiererOszilloskop 2-fach-NAND; 2-fach-XORFunktionsgenerator 4-fach-NAND; 4-fach-NOR

AnzeigebausteinSchaltfeld

3 Versuch D-3: Flip-Flop

3.1 Lernziel

Bistabiler Multivibrator (FlipFlop, FF)RS-FF, D-FF, MasterSlave-FF, JK-FF

ZahlerBinarzahler, Dezimalzahler, asynchron - synchron, Vorwarts- Ruckwartszahler

SchieberegisterParallel - Seriell, FIFO

3.2 Flipflop

Das FlipFlop besteht aus zwei Invertern, die im Kreis geschaltetet sind. Meist werdensie uber Kreuz gezeichnet. Dadurch entsteht eine Baugruppe mit zwei Ausgangen Qund Q. Das FF kann zwei stabile Zustande annehmen. Die Art der Ansteuerschaltungentscheidet, wie die beiden Zustande eingestellt werden.

3.2.1 RS-FlipFlop, RS-FF

Beim RS-FF erweitert man die Inverter zu NOR-Gattern und bezeichnet die beiden frei-en Eingange der NOR-Gatter mit R und S (Reset, Rucksetzen und Set, Setzen). SolangeR und S auf L liegen, andert sich nichts an dem stabilen Zustand. Legt man jedoch einkurzes H-Signal auf einen der Eingange, so wird das FF einen definierten Zustand (Q =Loder Q =H) einnehmen und dort verharren. Werden beide Eingange gleichzeitig auf Hgesetzt, lasst sich der Ausgangszustand nicht eindeutig vorherbestimmen (verboten).Wegen der De Morgan’schen Gesetze lasst sich ein FF auch mit NAND-Gattern reali-

Abbildung 3.1: RS-FlipFlop (RS-FF)

R S Q Q

L L Q Q stabilL H H L setH L L H resetH H - - verboten

sieren. Doch muss dann R und S gegen S und R ausgetauscht werden.

3.2.2 D-FlipFlop, D-FF (Latch, Zwischenspeicher)

Das D-FF hat zwei Eingange D (Daten) und Cl (clock), aus denen durch eine einfacheUmcodierung R und S erzeugt werden kann. Nach der Umcodierung entfallt der verbo-tene Zustand.Bei Cl =L ist der Ausgang stabil und bleibt eingefroren, wahrend CL =H ist, folgt der

Abbildung 3.2: D-FlipFlop (D-FF)

D Cl R S Q Q

x L L L Q Q stabilL H H L L H resetH H L H H L set

Ausgang Q dem Dateneingang D. Man sagt das FF ist transparent (durchsichtig).

3.2.3 MasterSlave-FlipFlop

Beim MasterSlave-Konzept werden zwei D-FFs hintereinandergeschaltet, wobei der ClockClS des Slaves (zweites D-FF) durch invertieren gewonnen wird (ClS = Cl). Wenn Clauf L springt, wird der Ausgang des Master-FFs (QM ) eingefroren und der Slave-FFdurchsichtig; am Ausgang erscheint der stabile Zustand des Masters. Wenn Cl auf Hspringt, wird der Slave eingefroren und der Ausgang bleibt weiterhin stabil, jetzt folgtder nunmehr transparente Master dem Eingang. Auf diese Weise ist der Ausgang desFFs stabil, nur zum Zeitpunkt des Umspringens der Clock von H nach L ubernimmt derAusgang den Eingang D. Man sagt: das FF ist (edge triggered).

Abbildung 3.3: MasterSlave-FlipFlop

3.2.4 JK-FlipFlop

Das JK-FlipFlop entspricht dem MasterSlave-FF, nur wird der Eingang D aus demAusgang Q gewonnen. Damit ubernimmt der Ausgang bei jeder Flanke von H nach L amCl-Eingang den invertierten (komplementaren) Zustand. Man sagt, das FlipFlop toggelt.Diese Ruckkopplung kann durch UND-Gatter, die mit den zusatzlichen Eingangen J undK gesteuert werden, unterbrochen werden.Die Eingange J und K konnen aus zusatzlichen Verknupfungen gewonnen werden, so

Abbildung 3.4: JK-FlipFlop

L L Q stabilL H L resetH L H setH H Q toggle

dass das Toggeln nur unter einschrankenden Bedingungen erlaubt wird.

3.3 Zahler, Counter

Ein JK-FF untersetzt eine Frequenz am Eingang Cl um den Faktor 2. Legt man nunden Ausgang Q dieses FFs auf den Eingang Cl eines zweiten FFs, so wird die Frequenzwiederum halbiert. Auf diese Weise konnen die Zweierpotenzen des Binarsystems erzeugtwerden.Das Bild zeigt den Verlauf der Ausgange mit den Werten des Binarsystems Durch

Abbildung 3.5: Das Bild zeigt den Verlauf der Ausgange mit den Werten des Binarsys-tems

geeignete Beschaltung der JK-Eingange lassen sich auch andere Zahlcodes realisieren.So gibt es z.B. ICs mit Teilern durch 3,5,6,10 und 12.

3.3.1 asynchron, synchron

Bei dem oben vorgestellten Counter wird die Clock des n-ten FFs vom Ausgang des(n − 1)-ten FFs angesteuert. Wegen der endlichen Signallaufzeit kippen daher die ein-zelnen FFs nicht gleichzeitig sondern nacheinander. Der Zahler schaltet asynchron. Da-durch entstehen Zwischenwerte, die falsche Zahlerstande vortauschen. Dies ist bei langenZahlerketten und hoher Zahlrate besonders kritisch.Das Problem lasst sich umgehen, wenn alle FFs zur gleichen Zeit (synchron) schalten.Dazu mussen die Cl-Eingange aller FFs gemeinsam angesteuert werden. Um eine Fre-quenzuntersetzung zu erreichen, muss das Toggeln der FFs durch geeignete Beschaltungder JK-Eingange gesteuert werden. So wird z.B. das Umschalten der 23-Stelle auf 1 nurerlaubt, wenn alle niederwertigeren Stellen (20-, 21- und die 22-Stelle) gleich 1 sind.Ahnlich lasst sich das Umschalten bei anderen Codes, oder das Vorwarts- Ruckwartszahlensteuern. Die Abbildung unten zeigt die Beschaltung einer synchronen Dekade (Zahler mo-dulo 10).

Q3 Q2 Q1 Q0

0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1

10=0 0 0 0 0

Abbildung 3.6: synchroner Dezimalzahler

3.4 Schieberegister

Ein Register ist eine Anordnung von FFs, in denen Informationen aus mehreren bits(Worter) gespeichert werden konnen. Das Schieberegister besteht aus D-FFs, bei denender Zustand eines FFs in das jeweils benachbarte eingefuttert wird. Im einfachsten Fallwird der Q-Ausgang jedes FFs auf den D-Eingang des rechten Nachbarn eingespeist. Derlinksaußen liegende Eingang und der rechtsaußen liegende Ausgang sind herausgefuhrt.Bei einer Cl-Flanke an allen D-FFs werden alle Informationen in die jeweils rechts be-nachbarte Zelle gespeichert, die am weitesten links liegende wird von außen geladen: eineInformation wird in der Kette verschoben. Durch Kaskadieren (Ausgang Q auf Eingangder folgenden Kette) kann eine Kette beliebig verlangert oder auch im Kreis geschlossenwerden.Durch einen Datenselektor lassen sich unterschiedliche Datenquellen fur den D-Einganganwahlen. Es gibt beispielsweise ICs, die mit einem 2bit-Code 4 Modi festlegen:Anstelle von D-FFs lassen sich auch JK-FFs mit passender Ansteuerung einsetzen.

Modus Datenquelle Funktion00 Ausgang des linken Nachbarn Schieben nach rechts01 Ausgang des rechten Nachbarn Schieben nach links10 eigener Ausgang Stabil11 externe Anschlusse Laden von außen

Abbildung 3.7: 4-bit Schieberegister

3.4.1 Parallel-Seriell-Wandlung

Eine wichtige Anwendung des Schieberegisters ist die Wandlung eines parallel anliegen-den Wortes in eine Folge von einzelnen bits (serieller Bitstrom). Auf diese Weise lasstsich die Anzahl von Ubertragungskanalen (auf Kosten der Geschwindigkeit) reduzieren.Dazu wird das Wort parallel in das Schieberegister geladen, und wird beim Senden se-riell herausgeschoben. Synchron mit dem Senden muss beim Empfangen der Bitstromin ein Schieberegister geschoben werden, und kann dann parallel an den Ausgangen Qi

abgegriffen werden.

3.4.2 FirstIn-FirstOut-Register, FIFO

Ein FIFO besteht aus n Registern Wi , die ubereinander angeordnet sind. Das obersteRegister (W0) kann mit einem Wort von außen geladen werden, die Worter fallen vonoben nach unten durch und das unterste (Wn−1) kann ausgelesen werden. Ein Wortaus einem Register kann komplett in das darunterliegende geladen werden. Zu jedemRegister gibt es ein zusatzliches RS-FF, das meldet, ob das Register mit gultigen Datengefullt ist. Mit dem Wert voll Vi oder nicht voll (Vi) dieser FFs wird der Daten gesteuert:Mit einem FIFO konnen Daten asynchron gespeichert und gelesen werden und damit

Signal AktionCli = Vi−1 · Vi Laden des Registers von oben, wenn Register leer und das

daruberliegende gultige Daten enthaltSi = Cli das Register Wi ist nun gefullt und das FF muss auf ”voll”

gesetzt werdenRi−1 = Si das daruberliegende Register wurde geleert und das

zugehorige FF wird auf ”leer” gesetzt

Geschwindigkeitsunterschiede ausgeglichen werden.

3.5 Aufgaben

1. Vorbereitende Fragen :

a) Skizzieren Sie ein RS-FF mit NAND-Gattern und stellen Sie die Wahrheits-tabelle auf!

b) Zeichnen Sie in einem Diagramm einen willkurlich zwischen H und L mehrfachwechselnden Pegelverlauf fur D und Cl ein. Berechnen Sie die zugehorigenPegelverlaufe fur QM , Q und ClS eines Master-Slave-FFs und zeichnen Siesie in das Diagramm ein!

c) Erganzen Sie fur die synchrone Dekade die Wahrheitstabelle der Ausgange Qi

mit den Eingangen Ji und Ki!

d) Wie realisiert man ein D-FF aus einem JK-FF und Inverter?

e) Skizzieren sie eine Schaltung einer synchronen Hexade (Zahler 0 bis 5) ver-gleichbar mit Abbildung 3.6. Tip: Vergleichen Sie dazu die Wahrheitstabellenvon Dekade und Hexade einschließlich des ”verbotenen Zustandes” 10 = 0bzw. 6 = 0. Es mussen nur wenige Verbindungen geandert werden!

2. Bauen Sie einen asynchronen 4 bit-Binarzahler auf! Zur Ansteuerung verwen-den Sie den TTL-Ausgang des Pulsgenerators aber schalten Sie zur Verstarkungein TTL-Gatter zwischen den Ausgang des Pulsgenerators und die nachfolgendenSchaltungen.

3. Dekodieren Sie die ”0” heraus. Damit ist gemeint, dass Sie nur bei einem Zahler-stand von ”0” ein Signal erhalten.Sie haben zwei vierfach NOR-Gates und zwei vierfach NAND-Gates zur Verfugung,uberlegen Sie sich die einfachste Schaltung!Nehmen Sie das Diagramm (Eingang und Ausgange 20, 21, 22 und 23) auf undskizzieren Sie das Wesentliche (Hinweis: Die Zeitverzogerung zwischen Eingangund Ausgang und zwischen den bits untereinander und deren Folgen erkennen Sieam besten bei hohen Frequenzen)

4. Bauen Sie eine synchrone Dekade auf.Achten Sie vorher auf eine moglichst einfache Schaltung; benutzen Sie die Inverterauf der FlipFlop-Platine. Sie vereinfachen sich dadurch die Fehlersuche erheblich!Nehmen Sie das Diagramm mit Ein- und Ausgangen auf. Achten Sie darauf, dassSie das Oszilloskop so triggern, dass genau die 10 Zustande beginnend mit der ”0”am Schirm zu sehen sind.

5. Nehmen Sie auch hier ein Diagramm der Ein- und Ausgange auf und beschreibenSie den Unterschied zwischen synchronen und asynchronen Zahler. VerdeutlichenSie auch hier die Zeitverzogerung.

6. Schließen Sie an die Ausgange eine Siebensegmentanzeige an, reduzieren Sie dieEingangsfrequenz, dass das Auge der Anzeige folgen kann.

7. Schalten Sie zwischen Ausgang des Pulsgenerators und Eingang des Zahlers einRelais und lassen Sie die Schaltzyklen des Relais zahlen. Was fallt Ihnen auf? woherkommt der Effekt? Zeichnen Sie den Eingang und die beiden Ausgange des Relaisin ein Diagramm ein. Achten Sie auf das Wesentliche: Prellen und Verzogerungauch zwischen den Ausgangen.

8. Verhindern Sie das Kontaktprellen mit einem RS-FF aus NAND-Gattern. ZeichnenSie in das Zeitdiagramm der vorigen Aufgabe den Ausgang des RS-FFs ein.

9. Verwandeln Sie die Dekade in eine Hexade. Es mussen nur wenige Anderungenvorgenommen werden.

10. Bauen Sie ein 4-bit-Schieberegister mit 4 D-FFs aus den 4 JK-FFs auf. SchließenSie den Ausgang an den Eingang und lassen Sie Daten im Kreis laufen. Anzeigemit LEDs. Wie kann man ein bit in dem Kreis setzen und loschen? WerwirklichenSie dies in Ihrem Aufbau.

Gerate BaugruppenNetzgerat 4-fach JK-FlipFlopOszilloskop 2-fach NAND; 2-fach XORFunktionsgenerator 4-fach NAND; 4-fach NOR

AnzeigebausteinRelaisTastenfeld

4 Versuch D-4: Digital-Analog-Wandlung

4.1 Lernziel

Analog Digital Conversion

ConversionsfehlerAuflosung, Stabilitat, Linearitat

4.2 Analog-Digital-Conversion

Bei der Umwandlung zwischen digitaler und analoger Darstellung sind neben Umwand-lungsgeschwindigkeit und Aufwand (damit auch der Preis) besonders die Umwandlungs-fehler zu beachten. In diesem Versuch soll daher besonders auf diese Problematik hinge-wiesen werden.

4.2.1 Umwandlungsfehler

Die Umsetzungsfehler lassen sich grob in drei Bereiche unterteilen, die im Prinzip un-abhangig voneinander sind. Das schwachste Glied sollte den Gesamtfehler bestimmen,in der Praxis muss man jedoch die einzelnen Komponenten sehr genau unterscheiden.

Auflosung, Auflosungsvermogen

Die Au osung bezeichnet den kleinsten unterscheidbaren Unterschied zwischen zweiGroßen. In der Digitaltechnik ist dies 1 LSB1. Haufig bezieht man die Auflosung aufden gesamten Bereich und erhalt das Auflosungsvermogen:

Auflosungsvermogen =Wertebereich

Auflosung

Bei der Digitaldarstellung ergibt sich damit mit n bits bzw n digits (Zehnerstelle) einAuflosungsvermogen von 2n bzw 10n. Viele bezeichnen das Auflosungsvermogen auch mit”n bits” bzw ”n digits”. Fehler, die durch das begrenzte Auflosungsvermogen entstehen,bezeichnet man als Digitalisierungsrauschen: die Ubertragungsfunktion enthalt Stufen.

11 LSB (least significant bit) ist die Anderung um 1 in der Stelle mit der niedrigsten Wertigkeit, imGegensatz zu MSB (most significant bit), der Binarstelle mit der hochsten Wertigkeit

Stabilitat, Reproduzierbarkeit

Einer Digitalzahl unterstellt man ein gewisses Maß an Genauigkeit, da der Wert auf1 LSB genau bestimmt werden kann. Bestimmen jedoch analoge Großen den Digital-wert, so werden auch diese durch außere Ein usse (wesentlich die Temperatur) beeinAlterungsprozesse verandern Materialeigenschaften. Ein eingestellter Wert enthalt nie-derfrequentes Rauschen oder er wandert (driftet), sodass ein gleicher Messaufbau, zueinem spateren Zeitpunkt nicht mehr zu den gleichen Ergebnissen fuhrt die Messungist nicht reproduzierbar. Durch solche Effekte hervorgerufene Fehler konnen ein Vielfa-ches von einem LSB ausmachen. Daher ist es unbedingt wichtig, die Datenblatter derverwendeten Baugruppen genau zu studieren.

Linearitat

Bei der Umsetzung von Digitalzahlen in analoge Werte und umgekehrt geht man meistdavon aus, dass die Kennlinie eine lineare Funktion durch den Nullpunkt ist. Zum Bei-spiel soll zur Spannung 0V die Digitalzahl 0, zur Spannung 10.00V die Zahl 1000 undzur Spannung 4.98V die Zahl 498 zugeordnet werden. Geht die Kennlinie nicht durch 0(Nullpunktfehler) oder nicht durch den Endwert (Steigungsfehler) lassen sich die Fehlerleicht durch Offset- oder Verstarkungseinstellung korrigieren. Kaum zu korrigieren sindEffekte, die auf Abweichungen der Kennlinie von einer Gerade beruhen.

integrale Nichtlinearitat

Die Ubertragungsfunktion hangt durch oder enthalt Bauche. Die Abweichung von deridealen Gerade wird in %,oder ppm (parts per million) angegeben. Die Fehler betragenhaufig ein Vielfaches eines LSBs.

differentielle Nichtlinearitat

Wenn die Stufen des Digitalisierungsrauschens unterschiedlich hoch sind, spricht manvon ”differentieller Nichtlinearitat”. Die Abweichung von der idealen Stufe misst manin Einheiten der Stufe (LSB). Ein Fehler von ±1

2LSB scheint vertretbar zu sein, bleibtder Fehler doch innerhalb des Quantisierungsrauschens. Ein Fehler von ±1

2LSB bedeutetaber auch, dass eine Stufe verschwinden kann, wenn ein Wert um 1

2LSB zu hoch, derfolgende um 1

2LSB zu niedrig ist. Man spricht in dem Fall auch von ”missing code”.Noch dramatischer wird es bei einer differentiellen Nichlinearitat > ±1

2LSB, denn jetztkann sich sogar die Richtung der Kennlinie umkehren. Hier spricht man davon, dass die”Monotonie” nicht erfullt ist. Haufig findet man auch Angaben wie z.B. ”16 bit DACbis 14 bit monoton”.Die Abbildung oben zeigt Eingang und Ausgang eines Converters mit integraler Nicht-linearitat (links) und differentieller Nichtlinearitat (rechts). Wegen der geringen zeichen-technischen Auflosung muss in der Praxis die Differenz Istwert-Idealwert dargestellt wer-den. Die Diagramme zeigen den Unterschied zwischen den integralen Fehlern und dendifferentiellen Fehlern. Obwohl bei der integralen Nichtlinearitat der Fehler zwischen

Abbildung 4.1: Nichtlinearitat: links integrale Fehler, rechts differentielle Fehler

dem idealen Maßstab und dem fehlerhaften uber 2 Teilstriche betragt, so kann man ihnauch noch bei kleinen Messbereichen sinnvoll einsetzen.Die Abweichungen zwischen dem idealen Maßstab und dem mit den differentiellen Feh-

Abbildung 4.2: differentielle Nichtlinearitat

Abbildung 4.3: integrale Nichtlinearitat

lern ist in unserem Beispiel immer weniger als ein halber Teilstrich. Dennoch kann mandiesen Maßstab nicht zur Beurteilung von kleinen Bereichen einsetzen. Die Stufe bei 36ist fast verschwunden (missing code).

4.2.2 Digital-Analog-Converter

Spannungsteiler mit geschaltetem Abgriff

Bei der Umsetzung von Digitalzahlen in analoge Spannungs- oder Stromwerte gibt esim wesentlichen 2 Methoden. Zum einen lassen sich alle moglichen Spannungswerte -zu einer n-bit Binarzahl gehoren 2n verschiedene Spannungszustande - mit einem Span-nungsteiler aus 2n identischen Widerstanden bereitstellen; mit einem Schalter kann danndie gewunschte Spannung zum Ausgang geleitet werden. Dazu sind 2n Schalter notwen-dig, die von den Ausgangen eines 1 ∈ 2n-Decoders angewahlt werden.Der Vorteil des Verfahrens besteht darin, dass durch die identischen Widerstande alleStufen gleich breit sind, dieser DAC also keine differentiellen Nichtlinearitaten besitzt.Leider verdoppelt sich der Aufwand fur jedes bit mehr Auflosungsvermogen.

Summation gewichteter Strome

Bei dem zweiten Verfahren wird jedem Bit entsprechend seiner Wertigkeit in der Binarzahleine Spannungs- oder Stromquelle zugeordnet. In einem Summierverstarker werden dieStrome der Stromquelle addiert, und zwar nur diejenigen, deren zugehorige Binarstelleeine 1 enthalt.Der Vorteil dieses Verfahrens ist, dass sich der Aufwand bei Erweiterung um 1 bit nurunwesentlich erhoht. Leider hat das Verfahren erhebliche differentielle Nichtlinearitaten,die besonders dort auftreten, wo sich benachbarte Codes in vielen bits unterscheiden(Majoritatsubergange).Eine Verbesserung ist durch den Einsatz eines R-2R-Netzwerkes moglich, womit mandurch fortgesetzte Spannungsteilung die Summierstrome halbiert2. Damit erreicht maneine Monotonie bis ca 14 bits.Eine Steigerung ist durch die Kombination beider Methoden und einige technische Kniffeerzielbar. Auf die unterschiedlichen Verfahren soll hier nicht naher eingegangen werden.Neben besonders preisgunstigen 8 bit DACs sind auch 12 bit DACs gebrauchlich. DACsmit mehr als 18 bit Genauigkeit sind sehr teuer.

Glitch

Ein Problem tritt auf, wenn einzelne Stufen nicht synchron umschalten. AAhnlich wiebeim asynchronen Zahler treten Zwischenzustande - sogenannte Glitches - ein. Bei einerAnderung um nur 1 LSB kann so der Ausgang kurzfristig den vollen Spannungshububerstreichen.

4.3 Aufgaben

2siehe auch Tietze-Schenk

a) Skizzieren Sie einen Summierverstarker und geben Sie die Ausgangsspannungals Funktion der Eingangsspannungen an!

b) Wieviel bits entsprechen einer Auflosung eines 412 -stelligen Digitalvoltmeters?

c) Berechnen Sie eine Stufe eines 12 bit-Wandlers mit 0 bis 10 V-Ausgangsspannung!

d) Welche Auflosung muss ein Multimeter mindestens haben, um eine Stufe eines12 bit-DACs auf 10% zu messen? Reicht dazu das Messgerat im Praktikumaus ?

e) Nennen Sie die Bitkombinationen direkt unterhalb und oberhalb der drei Ma-joritatsubergange eines 12-bit-Wandlers.

2. Bauen Sie einen 4 bit- DAC nach der Methode der gewichteten Strome auf Benut-zen Sie direkt die Ausgange von NAND-Gattern als schaltbare Spannungsquellen(Ausgangsspannung ≈0V= bzw. ≈3.5V= und treiben Sie damit gewichtete Stromein einen Summierverstarker.Wahlen Sie die passenden Widerstande (um den TTL-Ausgang nicht zu sehr zubelasten mindestens 2kΩ) fur den Ausgangsbereich 0 bis ca -8 V aus. Es ist aus-reichend genau, wenn Sie jeweils nur einen Widerstand pro bit benutzen.

3. Benutzen Sie den DAC als Sagezahngenerator, in dem Sie die Ausgange eines 4bit-Zahlers an die Eingange des DACs anschließen.

a) Messen Sie die differentielle Nichtlinearitat, indem Sie die Ausgangsspannungfur jede der 16 Zustande mit dem Multimeter ausmessen und daraus die Stufenberechnen! Nennen Sie mogliche Grunde fur eine beobachtete Nichtlinearitat.Geben Sie dem Multimeter ausreichend Zeit (ca 2 sek pro Stufe)

b) Tragen Sie die Stufen (Abstand zweier benachbarter Werte) in ein Diagrammein.

c) Messen Sie die Zeit, bis der Ausgang des DAC stabil ist

fur eine Stufe fur den vollen Hub

indem Sie alle bits gleichzeitig schalten.

4. Messen Sie die differentielle Nichtlinearitat des kommerziellen 12 bit-DAC an dendrei hochstwertigen Majoritatsubergangen. Sollten Sie bei Verwendung der niedri-gen Bits keine Stufen erkennen konnen, verwenden Sie hierfur die 8 hochsten bits.Uberlegen Sie sich dazu eine geeignete Ansteuerung, um mit den 4 bits des Zahlersdie 8 Stufen unterhalb und 7 Stufen oberhalb des jeweils ausgewahlten Majoritatss-prung herum anzusteuern. Schatzen Sie die Stufen mit dem Oszilloskop ab.

5. Wiederholen Sie die Aufgaben (3b und 3c) fur den kommerziellen DAC.

Gerate BaugruppenNetzgerat SummierverstarkerOszilloskop 2-fach-NAND; 2-fach-XORFunktionsgenerator 4-fach JK-FlipFlop oder ZahlerVielfachmeßgerat 12bit DAC

5 Versuch D-5: Analog-Digital-Wandlung

5.1 Lernziel

Fensterdiskriminator

Flash ADC

Sample & Hold

5.2 Fenster-Diskriminator

Eine haufige Aufgabe ist es, festzustellen, ob eine Signalhohe in einem Bereich (Fenster)liegt oder nicht. Eine Schaltung, die dies entscheidet nennt man Fenster-Diskriminator.Sie stellt fest, ob die Spannungshohe die untere Schwelle des Fensters (U) uberschreitetaber die obere Schwelle (O) nicht. Die Schaltung, die dies leisten konnte, waren zweiComparatoren, die auf die obere, bzw die untere Schwelle eingestellt werden und derenAusgange gemaß

A = U ·O

verknupft werden. Hierbei bedeutet A das Ausgangssignal, und O und U Uberschreitungder oberen und unteren Schwelle. Siehe dazu Abbildung 5.1Diese Schaltung arbeitet jedoch nur bei statischen Signalen oder bei Impulsen mit

Anstiegs- und Abfallszeit 0. In der Praxis haben wir es jedoch mit Signalen (Abbildung)mit endlicher Anstiegs- und Abfallzeit zu tun. In solchen Fallen durchlauft das Signalbei Pulsen, die die obere Schwelle uberschreiten, das Fenster. Es ergeben sich daher un-erwunscht wahrend des Anstiegs und wahrend des Abfalls je ein Ausgangssignal.Ein Fenster-Diskriminator muss die Schwellen-Information so verformen, dass nur einAusgangssignal entsteht, wenn die maximale Pulshohe in dem Fenster liegt.In vielen Fenster-Diskriminatoren wird nicht die untere und die obere Schwelle einstell-bar, besser verwendet man nur eine Schwelle und als zweiten Parameter die Fenster-breite. Damit kann man mit fester Fensterbreite das Fenster verschieben auf gewunschteSignalhohen mit einer gewissen Toleranz auswahlen.

Abbildung 5.1: Schaltverhalten des Fensterdiskriminators

5.3 Flash ADC

Eine Schaltung, bei der viele Fenster dicht an dicht den gesamten Messbereich uber-decken, liefert fur jedes Fenster die 1 bit Information ”Wert innerhalb Fenster Nr. N”.Dabei kann nur ein einziges Fenster eine 1 liefern. Aus dieser Information kann mit einemEnkoder die Fensternummer N generiert werden. Wir haben also einen Wandler, der ei-ne Span- nungshohe in eine Digitalzahl konvertiert (Analog-Digital-Converter, ADC). Esgibt noch weitere Verfahren der Analog-Digital-Conversion. Die wichtigsten werden imVersuch 14 behandelt. Der wesentliche Vorteil dieses Verfahrens gegenuber den anderenist - neben den geringen differentiellen Fehlern - die blitzartige Umsetzgeschwindigkeit(Flash-ADC); in wenigen nsec werden alle Vergleiche durchgefuhrt. Danach steht daskomplette Ergebnis als Digitalzahl zur Verfugung.Fur einen n bit Flash-ADC benotigt man leider N = 2n-Comparatoren mit entsprechen-der Kodierschaltung. Fur jedes bit verdoppelt sich der Schaltungsaufwand, sodass nurAuflosungen zwischen 6 bis 10 bit technisch sinnvoll sind.

5.4 Sample and Hold, S&H

Beim Fensterdiskriminator wurden bereits die Schwierigkeiten angedeutet, die auftreten,wenn die Eingangsgroße nicht statisch anliegt, sondern langsam das Fenster durchfahrt.Auch bei einem ADC entstehen Probleme, wenn sich der analoge Eingangswert wahrendder Konversion andert. Hier drangt sich die Frage auf, wie, lange eine Konversion dauerndarf, bis sich der Eingangswert bei einem n bit-DAC um maximal 1 LSB andert. Gehenwir von einer sinusformigen Wechselspannung der Frequenz ν aus : U = U0 (1 + sin (2πνt))die zwischen den Werten 0 und 2U0 schwingt, so ergibt sich fur die Anderungsgeschwin-

digkeit:

dt= U02πν cos (2πνt)

Damit ergibt sich fur die maximale Anderung ∆U wahrend der Messperiode τ :

τ= U02πν

Mit der Breite fur 1 LSB (∆U = 2U02−n) ergibt sich damit fur die maximale Messdauer:

τ =2U02−n

U02πν=

Zur Wandlung von relativ langsamen 10kHz-Signalen mit nur 10bit Au osung muss da-her bereits in ca 30nsec die Konvertierung beendet sein.Abhilfe bringt eine ”Sample and Hold”-Schaltung (S&H). Diese Schaltung entnimmtwahrend einer sehr kurzen Samplezeit eine Probe des Messsignals (sample) und ladtdamit einen Kondensator auf. Anschließend wird der Kondensator vom Eingang abge-trennt, sodass der Wert im Kondensator erhalten bleibt (hold) und nun langsam wei-terverarbeitet werden kann. Nach der Holdzeit kann das nachste Samplen folgen. In derPraxis mussen Fehlerquellen, wie Umschaltverzogerung, Schwankungen der Abtastzeit(Aperturjitter), Einschwingverhalten und Ubersprechen beachtet werden. Naheres dazusiehe bei Tietze-Schenk.

5.5 Aufgaben

a) Skizzieren Sie einen Summierverstarker, der zwei Spannungen U1 + 0, 1 · U2

addiert. Woran konnte es liegen, wenn die Ausgangsspannung kleiner U1 wird(bei U2 = 0V) ?

b) Wie stark belastet der Verstarker die Spannungsquellen U1 und U2?

c) Wann liefert ein Fensterdiskriminator ein Ausgangssignal?

d) Skizzieren Sie eine Schaltung aus 3 Monovibratoren, die aus den Signalen Ound U (Diagramm auf Seite 54) die Signale o und u erzeugt.

e) Entwerfen Sie eine Schaltung zur Realisierung des Fensterdiskriminator unterVerwendung des Summierverstarkerbausteins (2 Operationsverstarker) unddes Comparatorbaustein (2 Operationsverstarker und 2 Potentiometer).//

Abbildung 5.2: Blockschaltbild des Fensterdiskriminator

f) Ein 4-bit-ADC hat einen Eingangsspannungsbereich von 0-8V. Die Ausgangs-digitalzahl wird zu einem 8-bit-DAC ubertragen der einen Ausgangsspan-nungsbereich von 0-10V ansteuert. Wie groß sind die minimalen Stufen beiAbdeckung des gesamten Bereiches von 0-10V? Wie groß sind die kleinstmoglichen Stufen und wie groß ist in diesem Fall der ansteuerbare Bereich?

g) Ein Digitaloszilloskop mit einer Bandbreite von 500 MHz hat eine Auflosungvon 8bit. Berechnen Sie den maximalen erlaubte Aperturjitter. Durch Schwan-kungen des Abtastzeitpunktes soll sich das Messergebnis maximal um 1 LSBandern.

2. Bauen Sie einen Fenster-Diskriminator auf

a) Mit den beiden Potentiometern (10kΩ) des Comparatorbausteins erzeugenSie mit dem Summierverstarker die Vergleichsspannungen fur die untere undobere Schwelle des Fensters. Mit den Potentiometern soll man untere Schwel-le und Fensterbreite einstellen konnen. Maximale Fensterbreite ca. 10% dermaximalen Schwelle. Die Potentiometer sollten nicht starker als ca 10% durchdie Schaltung verfalscht werden.

b) Erweitern Sie die Schaltung zu einem Fensterdiskriminator, der nur auf dieMaximalamplitude einer Dreieckspannung (ν ≈ 200 · · · 400Hz) reagieren.Ihre Schaltung soll nur dann einen Ausgangsimpuls erzeugen, wenn die Spitzedes Dreiecksignals innerhalb des Fensters bleibt.Uberlegen Sie sich die Schaltung. Sie benotigen dazu 3 Monovibratoren diedie Ausgangssignale von O und U passend zu neuen Werten o und u verzogernund formen, sodass jetzt die Verknupfung a = u · o nur auf das Maximumreagiert. Wahlen Sie passende MonoFlops heraus (1.2msec oder 12msec Ma-ximaldauer).

3. Bauen Sie einen 3 bit Flash-ADC auf

a) Zur Bereitstellung der Vergleichsspannung fur die 8 Comparatoren dient eineKette aus 8 gleichen Widerstanden.Diese Kette ist bereits im Baustein 8-bit-Comparator aufgebaut. Messen Siedie Referenzspannung uber den Schaltpunkt des hochsten bits.

b) Bauen Sie eine Leuchtbandanzeige mit den LEDs des Anzeigebausteins. Tes-ten Sie die Schaltung mit Durchfahren des Messbereichs mit einem langsamlaufenden Funktionsgenerator (Stellen Sie Amplitude und Offset des Pulsge-nerators so ein, dass alle 8 Comparatoren schalten.

c) Erzeugen Sie aus den Ausgangen der 8 Comparatoren mit Hilfe von XOR-Gattern 8 Fenstersignale und daraus mit einem Enkoder die drei Ausgangsbits20, 21 und 22.

d) Schließen Sie den Anzeigebaustein an den Ausgang des ADCs und vergleichenSie die Messspannung mit der Anzeige.

e) Schließen Sie an den Ausgang des ADC den DAC an (wahlweise kommerzi-eller 12-bit DAC oder auf Basis des Summierverstarkers) und vergleichen SieEingang des ADC mit Ausgang des DAC. Erhohen Sie die Signalfrequenz amEingang des ADCs und bestimmen Sie die Frequenz, ab der Stufen verlorengehen. Wie groß ist bei dieser Frequenz die Phasenverschiebung zwischen Ein-gang und Ausgang?Wie verhalt sich der DAC bei unterschiedlichen Kurvenformen (Sinus, Drei-eck, Rechteck)?

Gerate BaugruppenNetzgerat ComparatorOszilloskop SummierverstarkerFunktionsgenerator Monovibrator

2-fach-NAND; 2-fach-XOR8-fach Comparator4-fach-NOR; 4-fach-NANDAnzeigebaustein12bit DAC

6 Versuch D-6: Rampenverfahren

6.1 Lernziel

ADCRampenverfahren, Sukzessive Approximation

Abtast-Theorem, Aliasing

6.2 ADC

Im Versuch 13 haben Sie bereits den Flash-ADC kennengelernt. Der entscheidende Nach-teil dieses Typs ist, dass der Aufwand sich von bit zu bit verdoppelt und damit eine hoheAu osung nicht moglich ist.Die Umsetzung von analogen Spannungen in eine zugehorige Binarzahl verlauft im Prin-zip immer nach dem gleichen Verfahren: Eine Vergleichsspannung wird zur Verfugunggestellt und die unbekannte zu digitalisierende Spannung mit der Vergleichsspannungverglichen. Aus dem Ergebnis des Vergleichs wird die Digitalzahl gewonnen. Als Verglei-cher dient ein Opamp als Comparator, der je nach den Spannungen an den Eingangeneine H oder L-Information am Ausgang erzeugt.Es gibt jedoch erhebliche Unterschiede in der Art und Weise, wie die Vergleichsspannun-gen erzeugt werden und damit Konsequenzen fur Aufwand und Preis, Geschwindigkeitder Um- setzung und Genauigkeit des Ergebnisses. Wir unterscheiden im wesentlichen 3Verfahren, die wir mit den Schlagworternkennzeichnen konnen.

1 Count pro Vergleich Rampenverfahren1 bit pro Vergleich sukzessive Approximation1 Wort pro Vergleich Flashconverter

Je nach Aufwand und verkaufbaren Stuckzahlen sind ADCs als integrierte Bausteine inEin- chip oder Mehrchip-Losungen, oder als diskret aufgebaute Gerate mit zusatzlichenFunk- tionen erhaltlich. Es gibt auch Rechnerchips, in die komplette Mehrkanal-ADCsintegriert sind. In Tabelle 6.1 sind einige ADCs aufgefuhrt.

6.2.1 Rampenverfahren (Slopetechnik)

Das Rampenverfahren erzeugt die Vergleichsspannung durch Integration einer konstan-ten Gleichspannung oder eines Gleichstrom. Dadurch entsteht ein linearer Zusammen-

Fabrikat Typ Verfahren Auflosung Geschw.Maxim MAX101 Flash 8 bits 2 nsecMaxim MAX184 SAR 12 bits 5 µsecMaxim MAX195 SAR 16 bits 10 µsecMaxim ICL7129A Rampenverfahren 41

2 digit 20 msecKeithley Multimeter 2002 Rampenverfahren 81

2 digit

Tabelle 6.1: integrierte ADC-Schaltungen

hang (Rampe) zwischen der Vergleichsspannung und der Zeit. Wird von einem Quart-zoszillator gesteuert, in gleichen Zeitintervallen die Vergleichsoperation durchgefuhrt, sowerden alle moglichen Spannungwerte nacheinander abgefragt.Neben dem einfachen Rampenverfahren gibt es eine Vielfalt von Abwandlungen, die dieGe- nauigkeit erhohen: Zwei Rampen (DualSlope), Vierrampenverfahren (QuadSlope)mogen nur einige Namen fur unterschiedliche Losungen des Rampenverfahrens sein, dieteilweise mit Patenten belegt sind.Das Rampenverfahren ist leider das langsamste Verfahren mit Konversionszeiten vonmsec bis einige Sekunden. Wegen der moglichen hohen Genauigkeit mit Au osungenzum Teil unter 1/100ppm (fast 30 bits!) wird dieses Verfahren vornehmlich bei digitalenVoltmetern eingesetzt.

6.2.2 Sukzessive Aproximation

Hier wird die Vergleichsspannung durch einen DAC bereitgestellt. Durch einen einfachenund geschickten Algorithmus wird bei jedem Vergleich entschieden, in welcher Halfteeines Spannungsintervalls die unbekannte zu digitalisierende Spannung liegt; dadurchwird von Vergleich zu Vergleich das Intervall halbiert und man nahert sich schrittweisedem richtigen Wert (sukzessive Approximation).Durch das Halbieren des Intervalls gewinnt man pro Vergleich ein bit und hat schon nach12 Vergleichen ein Ergebnis mit 12bit Au osung. Dieses Verfahren ist daher recht schnell,wenige µsec Konversionszeit. Leider kann das Verfahren nur bis 1216 bits eingesetzt wer-den, da dann die differentiellen Fehler des benotigten DACs die Genauigkeit begrenzen.Insgesamt ist das sukzessive Approximations-Verfahren durch die recht hohe Geschwin-digkeit, sowie seinen einfachen und damit preisgunstigen Aufbau das heute am meisteneingesetzte Verfahren.

6.2.3 Der Flashconverter

Bei Anwendungen z.B. in der Echtzeit-Bildverarbeitung wo die Konversionszeit vonµsec noch zu langsam ist, muss zu dem bereits vorgestelltem Flash-ADC gegriffen wer-den: Durch einen Spannungsteiler werden gleichzeitig alle moglichen Spannungswerte alsVer- gleichsspannung zur Verfugung gestellt. Die unbekannte Spannung wird gleichzeitigmit allen 2n moglichen Spannungen verglichen.Es sei jedoch daraufhingewiesen, dass es bei diesem Verfahren kaum differentielle Fehler

auftreten, und die Au osung durch den Aufwand begrenzt wird. Die Genauigkeit istmeist erheblich besser, als die Au osung angeben wurde.Heute findet man das Flash-ADC-Verfahren kombiniert mit der sukzessiven Approxi-nation. Dabei wird in zwei Schritten zunachst ein grober Naherungswert mit einemFlash-ADC geringer Au osung aber hoher Genauigkeit bestimmt und dann im zweitenSchritt der gewonnene Naherungswert mit dem gleichen ADC verfeinert. Man gewinntdaher in nur zwei Schritten fast die doppelte Bitanzahl.

6.3 Abtast-Theorem, Aliasing

Einen Spannungsverlauf kann man gut rekonstrieren, wenn moglichst viele Proben derMessspannung (Samples) dicht an dicht registriert wurden. Man kann jedoch nachwei-sen, dass bei einem bandbreite-begrenzten Signal (Das Signal enthalt keine Frequenzenober- halb einer Grenzfrequenz νmax) eine Abtastfrequenz von 2νmax ausreicht (Abtast-Theorem (Shannon), Nyquist-Bedingung1).Enthalt das abzutastende Signal jedoch Frequenzanteile oberhalb νmax, so wird durchdas Abtasten ein Signal vorgetauscht (Aliasing), das nicht vorhanden ist.Das kritische daran ist, dass die Amplitude nicht reduziert wird. Daher muss der

Abbildung 6.1: Aliasing bei Abtastung eines Signals

Abtastung ein Tiefpassfilter (Antialiasing-Filter) vorgeschaltet werden, das hohere Fre-quenzanteile unterdruckt.

6.4 Aufgaben

a) Was ist der Unterschied zwischen Stromquelle und Stromsenke?

b) Was ist der Innenwiderstand einer Signalquelle?

c) Wie groß ist der Innenwiderstand einer idealen Stromquelle?

d) Was gibt die RC-Zeit an?1siehe auch Tietze-Schenk

e) Wo enthalt die Schaltung nach Abbildung unten einen S&H-Kreis?

2. Bauen Sie einen ADC nach dem Rampenverfahren auf:Wahrend der Samplephase wird der Kondensator C auf die zumessende SpannungUx aufgeladen. Danach wird in der Messphase der Kondensator mit einem kon-stanten Strom Ic entladen. Wahrend der Entladezeit t bis zum Nulldurchgang amKondensator werden Pulse eines Oszillators (Frequenz ν) gezahlt.Aus Q = Ict = CUc und N = tν ergibt sich fur die Zahl N der wahrend derEntladung gezahlten Impulse

IcνUx

Damit ist N ein Maß fur die Messspannung Ux.

Abbildung 6.2: ADC nach dem Rampenverfahren

a) Messen Sie den Strom Ic in die Stromquelle bei unterschiedlichen Spannungenund berechnen Sie den Innenwiderstand der Stromsenke.

b) Entwerfen Sie die Ablaufsteuerung aus zwei Univibratoren, die sich gegenseitiganstoßen, damit sofort nach Ablauf der Messung die folgende gestartet wird.Stellen Sie maximale Dauer der Pulsweiten ein.

c) Berechnen Sie die Kapazitat des Kondensators C aus der Steigung der Entlade-kurve

d) Weshalb ist der Pufferverstarker notwendig? (Tip: denken Sie an RC-Zeit undInnenwiderstand einer Signalquelle)

e) Berechnen Sie die Frequenz ν, die fur die Messspannung Ux=10V eine Anzeigevon 100 (1000) liefert. Bauen Sie einen entsprechenden Oszillator mit Hilfeeines Schmitt-Trigger-NANDs auf.

f) Berechnen Sie die minimale Zeit, die notwendig ist, um den Kondensator beiUx=10V sicher zu entladen

g) Stellen Sie die Zeiten zum Laden und Entladen so ein, dass eine moglichstkurze Konversionszeit und damit hohe Messrate entsteht.

h) Nehmen Sie ein Diagramm auf, in dem fur Ux=5V die Phasen der Ablauf-steuerung, die Spannung an C, der Ausgang des Komparators sowie qualita-tiv die Zahlimpulse eingetragen sind. Die Zahlimpulse konnen Sie nicht di-rekt messen, sondern bestimmen Sie sie aus der UND-Verknupfung zwischenZahlereingang ”Count” und ”Count enable” (siehe auch Abbildung oben).

3. Schließen Sie an den ADC einen DAC an. Der Zahlerbaustein enthalt zusatzlicheinen binar codierten Ausgang des Zahlerstandes2. Verwenden Sie die hoheren bitsdes DACs

a) Legen Sie an den Eingang des ADCs eine Sinus-, Dreieck- und Rechteckspan-nung (Amplitude in den positiven Bereich verschieben zwischen ca. 1V und8V) und vergleichen Sie Ausgang mit Eingang.

b) Was andert sich am Ausgang, wenn der Zahler kein Latch enthalt (Latch isttransparent)?

c) Was andert sich, wenn das Resetsignal fehlt?

d) Andern Sie die Frequenz des Eingangssignals und bestimmen Sie die obereFrequenz, bei der man am Ausgang des DACs gerade noch das Eingangssignalerahnen kann.

e) Erhohen Sie die Frequenz und beobachten Sie den Aliasingeffekt. VersuchenSie durch eine Feinfrequenzabstimmung ein ruhiges Bild zu erhalten.

f) Wie verhalt sich Amplitude, Kurvenform und Frequenz bei Aliasing? Betrach-ten Sie eine Sinus-, Dreieck- und Rechteckspannung.

Uberlegen Sie bei der Bearbeitung von b) und c) was im ADC geschieht underklaren Sie damit das Beobachtete.

2Bei Verwendung des alteren Zahlerbausteins ist zu beachten, dass der binare Ausgang ein BCD-codierter Ausgang der 1000er Stelle der Anzeige ist. Das Ruckumwandlung des Signals ist daherdeutlich grober und nur bei sehr hohen Zahlraten umsetzbar. Ersetzen Sie in diesem Fall den Oszillatorfur das count-Signal durch einen Funktionsgenerator. Lesen Sie dazu die Beschreibung der Bausteine.

Gerate BaugruppenNetzgerat MonovibratorOszilloskop 2-fach-NAND; 2-fach-XORFunktionsgenerator Stromsenke, Analogschalter mit KomparatorVielefachmeßgerat Zahlerbaustein

12bit DAC

7 Wichtige Hinweise zur Auswertung

Um unnotigen Fehlern vorzubeugen beachten Sie bei Ihrer Auswertung bitte einige Punk-te.

Bei Diagrammen von Spannungsverlaufen oder digitalen Zustanden auf eine syn-chrone Darstellung achten.

Um wichtige Details besser sichtbar zu machen ist es moglich eine fließende Zeitach-se zu verwenden. Dies muss dann angegeben werden.

Ein vollstandiges Diagramm enthalt Achsen und Maßangaben. Bei logischen Zustandenrecht hier die Angabe von z.B. H und L.

Vergessen sie nicht zu den aufgebauten Schaltungen auch die Schaltplane anzuge-ben. Je nach Versuch kann dies ein exakter Schaltplan, reduziert auf die logischenVerknupfungen oder ein Blockschaltbild sein.

Sollten sie einen von der Anleitung abweichenden Losungsansatz verfolgt haben,beschreiben Sie die Unterschiede.

Konnte ein Punkt eines Versuchs nicht durchgefuhrt werden, erwahnen Sie diesund beschreiben die theoretisch zu erwartenden Ergebnisse.

Erhalten Sie von der Theorie abweichende Ergebnisse versuchen Sie dies zu er-klaren. (z.B. Fehlerquellen)

8 Literaturempfehlungen

Paul Horowitz, Winfield HillDie Hohe Schule der Elektronik: Die hohe Schule der Elektronik, Tl.1, AnalogtechnikElektor-Verlag

Paul Horowitz, Winfield HillDie Hohe Schule der Elektronik: Die hohe Schule der Elektronik, Tl.2, DigitaltechnikElektor-Verlag

Ulrich Tietze, Christoph SchenkHalbleiter - SchaltungstechnikSpringer-Verlag

Elektronik-Praktikum ADC im Rampenverfahren (Versuch D-6) ben¨otigen 14 1 Versuch D-1: Ubergang von...

Documents

Versuch 10 Immunochemische Methoden

DIGITALELEKTRONIK - materials.lehrerweb.atmaterials.lehrerweb.at/fileadmin/lehrerweb/materials/sek/mt/print/... · Die Digitaltechnik ist heute ein Teilgebiet der technischen Informatik

Abordar o Versuch nietzschiano por um Versuch do leitor? · Cad. Nietzsche, São Paulo, n. 33, p. 135-164, 2013. 135 Abordar o Versuch nietzschiano por um Versuch do leitor? Abordar

SCRIPT ZUM LEHRAMTSPRAKTIKUM · Versuch 205 Xanthoprotein-Reaktion 130 Enzyme 131 Versuch 206 Blockierung der Enzymwirkung durch Schwermetalle 131 Versuch 207 Abbau des Harnstoffs

Versuch macht klug und gesprächig...3. Das Projekt ‚Versuch macht klug und gesprächig‘ 7 3. Das Projekt ‚Versuch macht klug und gesprächig‘ Sprache begleitet Kinder und

Fortgeschrittenenpraktikum Versuch: Rastertunnelmikroskopie

Versuch III Gruppe 10 überarbeitet

Versuch P2-41,42,44simonis/praktikum/musterprotokolle/P2/... · 1 Versuch P2-41,42,44 Vakuum Raum F1-19 Dieser Versuch bietet einen Einblick in die für den Experimentalphysiker oft

Digitalelektronik für Anfänger - Meine · PDF fileDigitaltechnik für Anfänger S. 1 Digitalelektronik für Anfänger Einführung in die Digitalelektronik Alles ist heute digital,

Anleitung zum Versuch RöntgenbeugungUniversitätRegensburg Stand:August2014 Fortgeschrittenen-Praktikum Anleitung zum Versuch Röntgenbeugung Inhaltsverzeichnis 1 WarnungundSicherheitshinweise1

Versuch 233 Fourieroptik - Heidelberg University

Musterprotokoll zu Versuch 6 - DESY · Web viewDauer von 50 Schwingungen bei der Resonanzstelle: t=95s Auswertung zu Versuch 6, Mechanische Schwingungen Im Versuch wurde das freie

Ein „Chorstimmbildungs- Crash-Kurs-Versuch“ · Ein „Chorstimmbildungs- Crash-Kurs-Versuch“ für Chorleiter

Versuch 1: Drehzahlregelung eines Gleichstrommotors

Vergleichende Untersuchungen zum SCHWICKERATH- Versuch

Maimon, Versuch über die Transscendentalphilosophie

Versuch 21 Fön Elektrolyse - physi.uni-heidelberg.de · Physikalisches Anfängerpraktikum der Universit ät Heidelberg - Praktikum I Versuch 21 Elektrolyse Versuch 21 Elektrolyse

Digitalelektronik für Anfängergsc-elektronic.net/digitalelektronik/digitalelektronik_komplett_v2.pdf · Digitaltechnik für Anfänger S. 2 periment verwenden. Die angegebenen Preise

Versuch 2.6 Compton-Streuung - dsemmler.de · F-Praktikum Versuch 2.6 Diego Semmler, Nils Höres 1/18 F-Praktikum Versuch 2.6 Compton-Streuung ... Die AND-Logik funktioniert analog

Franck Hertz Versuch