差動伝送の基本 - Teledyne LeCroy |...

差動伝送の基本

「LVDS技術」徹底理解】

レクロイ･ジャパン株式会社プロダクト･マーケティング･マネージャ

辻嘉樹

内容内容

高速シリアルへの流れ(基本はLVDS)デジタル信号の常識/非常識

– 高速になるとアナログ的とは？アイパターン

– 高速シリアル信号の評価の標準ジッタ

– パラレル･信号にはなかった概念伝送線路

– 線はただの電線ではない– 高速伝送の特性を左右するパターンの設計電源パターン

– ジッタの原因の50%は電源ラインから？

内容内容

パソコンの高速インタフェース規格パソコンの高速インタフェース規格

USB2.0 ハイスピード 480MbpsSerial ATA Gen1 1.5GbpsPCI Express Gen1 2.5Gbps

パラレル・インターフェイスの問題点パラレル・インターフェイスの問題点

配線量の増加

高速化は消費電力の増加

DataDevice

データ・スキューがタイミング・マージンを減少させる

Setup Hold

Data Skew

Data Device

伝達遅延時間がタイミング・マージンを減少させる

Setup Hold

Propagation Delay

Data Device

同時スイッチングがEMCを増加グランド･バウンスの要因

Current

Data Device

パソコンの高速インタフェースの規格パソコンの高速インタフェースの規格

20%-80%0.125UI min (50ps min)

400ps±400mVPCI ExpressGen 1

20%-80%100ps min （0.15UI)273ps max

667ps±500mVSerial ATAGen 1

10%-90%500ps min (0.24UI)

2,083ps±400mVUSB2.0 ハイスピード

立ち上がり/立ち下がり時間ユニット･インターバル差動出力電圧規格名

1ns min (0.033UI)4ns max

30,000ps(0V-3.3V)PCI 3.3V

スリューレイト

0.2Vcc-0.6Vccユニット･インターバル出力電圧規格名

高速パソコン･インタフェースの共通点高速パソコン･インタフェースの共通点

転送レイトの高速化

立ち上がり時間の短縮

電圧振幅の低下

差動伝送

Low VoltageDifferential Signaling

高速化の手法高速化の手法

低電圧化– 同一スリュー・レイトで立ち上がりを高速化できる。

dV/dt = 4V/ns

dV/dt = 4V/ns10%

低電圧化– 同一スリュー・レイトで立ち上がりを高速化できる。

dV/dt = 1.32V/ns

0.2Vcc

0.6Vcc

20%80%

PCI 3.,3Vの立ち上がりの

最小値

Serial ATAの電圧レベル

規格の最大値は、273psmaxに対して111%

正規化した波形の比較正規化した波形の比較

PCIPCI Express

Serial ATAUSB2.0

正規化した周波数成分正規化した周波数成分

差動化– 低電圧化で減少したノイズ・マージンを補償– 差動ラインの対象性が重要

(D+) – (D-)

コモン･モード･ノイは相殺されてゼロになる

-500mV

EMIの抑制EMIの抑制

ドライバの電源電流を安定化

信号線からのEMIが抑制差動ラインの対象性が重要

Current

電磁界も相殺

LVDSドライバ

内容内容

デジタル信号のアナログ的振る舞いデジタル信号のアナログ的振る舞い

オーバーシュート/リンギング– 容量性負荷、ダンピング抵抗信号振幅

– ファンアウト、負荷容量ラント

– セットアップ/ホールド不足グランドバウンス

– 同時スィッチング、グランド強化ジッタ

高速信号ではアナログ的な振る舞いが顕著

信号の取り扱いに時間/距離の概念が必要

送信機から送られた最新の信号

送信機から送られた後、時間が経過した信号

時間差を考慮する必要あり

距離を考慮する必要あり

上記は、PCI Expresの仕様の解説だが、送信側から受信側に信号が伝達される際に最大13.2dBの減衰と最大0.3UIのジッタの悪化が見込まれている

プリント基板上の伝送線路の周波数特性プリント基板上の伝送線路の周波数特性

http://www.sigcon.com/Pubs/misc/mls.pdfDr. Howard Johnson Signal Consulting Inc.

プリント基板上の伝送線路の周波数特性プリント基板上の伝送線路の周波数特性

プリント基板のパターンは、高速信号では大きな減衰を示します。

減衰量は、距離に比例するので信号伝送の距離を考慮に入れる必要があります。

また、減衰量は信号の周波数に依存しますから、信号の速度が上がるほどこうした減衰に対する考慮が必要になります。

プリント基板材料の特性プリント基板材料の特性

メーカー名製品名@1MHz @1GHz @2GHz @2.5GHz @3GHz @10GHz

日立化成工業 MCL-E-67(FR-4) 4.5～4.8 4.2～4.6 4.1～4.5日立化成工業 MCL-E-65（ｋ） 3.8～4.0 3.7～3.8日立化成工業 MCL-LX-67 3.6～3.8 3.55～3.75日立化成工業 MCL-LX-67F 3.65～3.75 3.65～3.75日立化成工業 MCL-HD-67 10.2～10.6 10.0～10.4松下電工 R4737 2.60～2.70 2.55～2.65松下電工 R4726 3.40～3.70 3.25～3.65松下電工 R4728 10.0～11.0 9.95～10.95NELCO N4000-2 4.4 4.1NELCO N4000-13 3.7 3.7 3.6NELCO N6000 3.5 3.4 3.4

メーカー名製品名@1MHz @1GHz @2GHz @2.5GHz @3GHz @10GHz

日立化成工業 MCL-E-67(FR-4) 0.015～0.020 0.020～0.027 0.022～0.029日立化成工業 MCL-E-65（ｋ） 0.006～0.008 0.010～0.011日立化成工業 MCL-LX-67 0.002～0.004 0.003～0.005日立化成工業 MCL-LX-67F 0.003～0.0035 0.004～0.0045日立化成工業 MCL-HD-67 0.003～0.010 0.008～0.010松下電工 R4737 <0.002 <0.002松下電工 R4726 <0.005 <0.007松下電工 R4728 <0.0055 <0.0075NELCO N4000-2 0.027 TBDNELCO N4000-13 0.014 0.014NELCO N6000 0.009 0.009

比誘電率

誘電正接

周波数と減衰率周波数と減衰率

0 1 2 3 4 5

周波数　(GHz)

減衰

ビット･パターンと信号周波数ビット･パターンと信号周波数

同じ転送レイトの信号でも、データ･パターンによって周波数が異なり、1010パターンの時には、最高の周波数を示し、転送レイトの半分になります。

1 0 1 0 1 0 1 0 1 0 1 0

1 1 0 0 1 1 0 0 1 1 0 0

1 1 1 0 0 0 1 1 1 0 0 0

1ビット->１UI :1ns

例: 1Gbps

500MHz

250MHz

167MHz

ビット･パターンと信号依存ビット･パターンと信号依存

帯域が狭い伝送路を通ると、シリアル･データはデータ･パターンによって振幅が変化する。

データ･パターンと信号周波数データ･パターンと信号周波数

0 1 0 1 0 1 0 1 0 1

1ns2ns 500MHz

データ･パターン

信号波形

0 0 0 0 1 1 1 1 0 0

125MHz8ns

信号波形

0 0 0 1 1 1 0 0 0 1

167MHz6ns

信号波形

0 1 1 0 0 1 1 0 0 1

4ns250MHz

信号波形

データ･パターンと信号の減衰 (パターン長50cm)データ･パターンと信号の減衰 (パターン長50cm)

0 1 0 1 0 1 0 1 0 1

1ns2ns 500MHz

信号波形

0 0 0 0 1 1 1 1 0 0

125MHz8ns

信号波形

0 0 0 1 1 1 0 0 0 1

167MHz6ns

信号波形

0 1 1 0 0 1 1 0 0 1

4ns250MHz

信号波形

信号周波数と信号振幅 (パターン長50cm)信号周波数と信号振幅 (パターン長50cm)

LVDS評価キット(DS90LV047/048)を使った実測結果LVDS評価キット(DS90LV047/048)を使った実測結果

3.3V電源

信号入力信号出力

イーサネットケーブル

伝送ライン

100MHz：010101パターン@200Mbps25MHz：11110000パターン@200Mbps

50MHz：00110011パターン@200Mbps

上の２つは、受信端の差動入力信号

を2つのシングルエンド･アクティブ･プローブで計測した結果

中間の信号はオシロスコープで両者の

差を計算した差動信号

一番下は、レシーバのシングルエンド出力

ケーブル長は3m

LVDS評価キット(DS15BR400EVK)を使った実測結果LVDS評価キット(DS15BR400EVK)を使った実測結果

3.3V電源

信号入力信号出力

750MHz：010101パターン@1.5Gbps200MHz

350MHz：00110011パターン@1.5Gbps

上の２つは、受信端の差動入力信号

を2つのシングルエンド･アクティブ･プローブで計測した結果

下の信号はオシロスコープで両者の

差を計算した差動信号

内容内容

パターン依存の考え方パターン依存の考え方

同じ立ち上がりエッジでも、開始電圧の違いによってエッジの最終到達電圧が異なります。

開始電圧は、対象のビットの直前のビットの長さに依存します。

さらにその電圧はさらにその直前のビットの長さにいぞんするというように、ビットのパターンで電圧が変わります。

パターン依存の考え方パターン依存の考え方

対象の立ち上がりエッジを考えると、1ビット前に立ち下がりエッジがあるかないかで分かれ、2ビット前にエッジがあるかどうかで分かれていくように条件が細分化されます。これらに相当するデータ・パターンでエッジのばらつきを計測すれば、パターン依存の様子が分かります。

対象エッジ1ビット前２ビット前３ビット前４ビット前

パターン依存(振幅変化：シミュレーション)パターン依存(振幅変化：シミュレーション)

同じ周波数の信号でも、低い周波数の後の振幅は小さくなります。

パターン依存(直前パターンによる信号振幅の変化：シミュレーション)パターン依存(直前パターンによる信号振幅の変化：シミュレーション)

同じ周波数の信号でも、直前の信号によって振幅のみならず、エッジのタイミングも変化します。

パターン依存(直前パターンによる信号振幅の変化：シミュレーション)パターン依存(直前パターンによる信号振幅の変化：シミュレーション)

同じ周波数の信号でも、直前の信号によって振幅のみならず、エッジのタイミングも変化します。

アイパターンの生成アイパターンの生成

信号の振幅、タイミングが信号の周波数に依存するだけでなく、ビットパターンに依存することが分かっているので、全てのパターンの信号を重ね合わせて評価をします。

データ信号

クロック

アイ･パターンの描画アイ･パターンの描画

アイパターン計測

Eye Width

Eye Height

One Level

Eye Amplitude

Zero Level

LVDSオーナーズガイドのアイパターンLVDSオーナーズガイドのアイパターン

アイパターン･マスクアイパターン･マスク

Jitter

VminVnorm

アイパターン･マスクアイパターン･マスク

擬似ランダム信号擬似ランダム信号

アイパターン計測では、全てのビットパターンの信号を捕捉しなければならないので、全てのパターンを効率よく確実に発生させるランダム･パターンを利用します。

一般的には、以下に示すシフトレジスタとExclusiveOR回路で作られる擬似ランダムパターン発生器を使います。

擬似ランダム・パターン PRBS3擬似ランダム・パターン PRBS3

X3+X+1X-1 X-1 X-1+

1110010

1001011

1100101

++++++

1 1 0 0 1 0 1

擬似ランダム･パターン PRBS3擬似ランダム･パターン PRBS3

X3+X+1

1 1 0 0 1 0 1 1 1 0 0 1 0 1 1 1 0 0 1 0 11 1 0 1 1 0 1 1 0

1 0 0 1 0 0 1 0 00 0 1 0 0 1 0 0 1

0 1 0 0 1 0 0 1 01 0 1 1 0 1 1 0 1

0 1 1 0 1 11 1 1 1 1 1

擬似ランダム･パターン PRBS7擬似ランダム･パターン PRBS7

X7+X3+1

X-1 X-1 X-1+X-1X-1X-1 X-1

1 1 1 1 0 0 0 0 1 1 1 0 1 1 1 1 0 0 1 0 1 1 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 1 0 11 0 1 1 0 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 1 0 0 1 1 1 1 0 1 1 0 1 0 0 0 0 1 0 1 0 1 0 1 1 1 1 1 0 1 0 0 10 1 0 0 0 1 1 0 1 1 1 0 0 0 1 1 1

伝送路のシミュレーション (2.5Gbps)伝送路のシミュレーション (2.5Gbps)

伝送線の帯域不足を単純な1次のローパス・フィルタでシミュレートしてみると、信号の振幅がパターンによって減衰する様を見ることが出来ます。

振幅変動のない、理想的な信号によるアイパターン約800MHzのLPFを通して見たアイパターン

擬似ランダム信号信号の重ね描きLVDS評価キット(DS15BR400EVK)を使った実測結果擬似ランダム信号信号の重ね描きLVDS評価キット(DS15BR400EVK)を使った実測結果

この部分がアイパターン

3.3V電源

信号入力

信号出力

24” 伝送線

送信端

受信端

擬似ランダム信号信号の重ね描きLVDS評価キット(DS15BR400EVK)を使った実測結果(送信端)擬似ランダム信号信号の重ね描きLVDS評価キット(DS15BR400EVK)を使った実測結果(送信端)

擬似ランダム信号信号の重ね描きLVDS評価キット(DS15BR400EVK)を使った実測結果(受信端)擬似ランダム信号信号の重ね描きLVDS評価キット(DS15BR400EVK)を使った実測結果(受信端)

ランダム成分を除去したアイパターン

1010パターン、0101パターンの振幅が低いことが分かります。

プリエンファシスプリエンファシス

Transmitter

Receiver

Transmitter

Receiver

送信側で理想的な信号も、受信側では伝送路特性の影響を受けパルスの肩が落ちます。

この伝送線路での信号劣化を補正するために、送信側で肩の部分を強調しておくことが有効です。一般的にはプリエンファシスと呼ばれる手法です。

プリエンファシスをかけると信号のレベルが分かれます。

1010パターン、0101パターンの振幅が高くなっていることが分かります。

プリエンファシスをかけると受信端のアイパターンが改善されるのが分かります。

内容内容

クロックの伝送 (単純なドライバ)クロックの伝送 (単純なドライバ)

データ･ライン

クロック･ライン

LVDSドライバ/レシーバの前段、あるいは後段はLVDSと同じ速度で動作する必要があります。

高速化に限界

クロックの伝送 (単純なドライバ)クロックの伝送 (単純なドライバ)

Texas Instruments Interface Circuits for TIA/EIA-644 (LVDS)より

パラレル･クロック

シリアル･クロック

パラレル･データ

シリアル･データ

0 1 0 1 0 1 0 10 1

0 10 0 0 0 1 1

0 01 10 0

0 1 0 1 0

パラレル/シリアル変換で高速化パラレル/シリアル変換で高速化

パラレル･クロック

パラレル･データ

0 1 0 1 0 1 0 10 1

0 10 0 0 0 1 1

0 01 10 00 11

Serializer/Deserializer=>Serdes(サーデス)Modulator/Demodulator=>Modemと同じ形式の造語

受信側デシリアライズシリアル->パラレル変換

送信側シリアライズパラレル->シリアル変換

クロックの伝送クロックの伝送

P→S S→P

パラレル

データ

パラレル

データ

高速のクロックを伝送するのは困難

P→S S→P

パラレル

データ

パラレル

データ

低速のパラレル･クロックを伝送し、受信側で逓倍する。

パラレル･クロックX

シリアル･クロック

ノート･パソコンの液晶ドライバとして標準化されています。転送されるクロックは、シリアル･クロックの7分の1

National SemiconductorsのFPD Linkの概要より

シリアル・インタフェースのジッタシリアル・インタフェースのジッタ

システムが安定とは、基本的に各部にある、ラッチ(Dフリップ･フロップ)が誤りなくデータを受け取ることを意味する。

ラッチが確実に働くには、充分なSetup timeとHold timeを確保しなければならない。

0 110 01

シリアル･データ信号(NRZ信号)

再生クロック信号

復号データ001 110

Setup Hold

データラインが1本データ間スキューなし

クロックはデータに埋め込みデータ・クロック間スキューを最適化

データ・ジッタの測定データ・ジッタの測定

ジッタを含むクロック信号

ジッタを含むデータ信号

理想的クロック信号

• データやクロックにジッタがあっても、両者のタイミングが合っていれば、常に適切なSetup timeとHold timeを確保できるので、システムは安定に働く。(スペクトラム拡散クロックの例では、クロックもデータも意識的にジッタを持つ)

• 重要なジッタの測定は、データやクロック単体で測定するのではなく、データとクロックの相対タイミングであるスキュー･ジッタが重要である。(レシーバ側)

• キーデバイスは、CDRのPLL(DLL)回路

PLLのループバンド幅PLLのループバンド幅

入力信号のジッタ成分と出力信号のジッタ成分が異なる。入力のジッタ成分のどの成分を出力側まで伝えられるかという特性を示すので、ジッタ･トランスファとも呼ばれる。ループバンド幅を狭めると、クロックの中のジッタの高周波成分を取り除き、クロックの安定化ができます。 (ジッタ･フィルタ)ループバンド幅を広くすると、どのようなジッタでも追随する。(ジッタ耐性を上げる)多くのシリアル伝送では、クロック再生のPLLの特性がキーとなる

内容内容

LVDSの終端が100Ω最終的に100Ωが繋がっているだけではだめです。LVDSの終端が100Ω最終的に100Ωが繋がっているだけではだめです。

信号電流は、負荷の100Ωを通って帰ってくるのでしょうか？

信号電流が負荷の100Ωに達するまでには時間が必要です。

信号が負荷抵抗に達するまでは、途中の線路を介して電流が流れますが、この時仮想的に100Ωを示す必要があります。

ケーブルの差異による信号変化ケーブルの差異による信号変化

良好なインピーダンスのケーブル不良なインピーダンスのケーブル

伝送線路伝送線路

伝送線路の特徴– 特性インピーダンス（Ｚo）というパラメーターで特徴づけられる

– Ｚoが同じなら、材質や形状が変わっても「波」は一様に進行して行く

– Ｚoに変化があると「波」の一部が反射する

• 反射係数Γで反射信号の強さが決まる

– 反射波はもとの進行波と干渉して• 信号が正弦波なら定在波をつくる• 一般には波形を歪ませる

– 多重反射が起こるとリンギングを生じる

Ｚo = √（L/C)L：単位長あたりのインダクタンスC:単位長あたりのキャパシタンス（導体の抵抗値 R とは異なる）

Γ = V2 / V1 =（Ｚo２－Ｚo１）/ （Ｚo２＋Ｚo１）

Ｚo２Ｚo１

V１V2

伝送線路 (プリント基板)伝送線路 (プリント基板)

一般的には、表層を信号線として使う、マイクロストリップ線もしくは、内層信号線として使うストリップ線が使われます。

グランド面グランド面

グランド面/電源面

特性インピーダンスの計算

差動伝送線路 (プリント基板)差動伝送線路 (プリント基板)

シングルエンドで50Ωのパターンを2つ並べれば100Ωの差動パターンになる訳ではない。

50Ω 50Ω

パターンが結合して差動インピーダンス100Ωの差動パターンになる。

設計ガイド設計ガイド

PCI Express Electrical Interconnect DesignPractical Solutions for Broard-level Integration and Validation

INTEL PRESSwww.intel.com/intelpress

ISBN 0-9743649-9-1

$79.95

マイクロ･ストリップ・ラインの推奨設計マイクロ･ストリップ・ラインの推奨設計

4層基板の場合には、信号線は基板表面を走るマイクロ･ストリップ･ラインになります。

プリプレグ εr = 4.1 +/- 0.34.4 mils +/- 0.60.11176mm

+/- 0.01524

5 mils0.127mm

7 mils0.1778mm

5 mils0.127mm

7 mils0.1778mm

20 mils以上0.508mm

半田レジスト

εr = 3.6 +/- 0.2

2.0 mils +0.8/- 0.50.0508mm+0.02032/- 0.0127

プリプレグ εr = 4.1 +/- 0.3

ストリップ・ラインの推奨設計ストリップ・ラインの推奨設計

6層以上の基板の場合には、信号線は内層を走るストリップ･ラインを使うことができます。

コア εr = 4.1 +/- 0.36.2 mils 0.15748mm

5 mils0.127mm

20 mils以上0.508mm

5 mils0.127mm

6.2 mils 0.15748mm1.3 mils 0.03302mm

TDR 測定機器のブロック図TDR 測定機器のブロック図

TDR機器からは高速の立ち上がり時間(20psレクロイのWaveExpertの例)のステップ信号を出力します。この機器に接続されたDUTにインピーダンスの不整合があると、その点で反射が起き、その反射波を観測することで不整合の位置と不整合の度合い(その点のインピーダンス)を計測することができます。

ステップジェネレータ

TDR測定機器

ZS = 50 Ω

Vincident Vreflected

ZLoad = 50 ΩZ0 = 50 Ω

ショート

整合されたインピーダンス

オープン

反射面

Vincident

時間t=0

2(Vincident)

TDRステップ･ジェネレータが作り出す、高速エッジの入力信号

Vreflected = 0

Vreflected = -Vincident

Vreflected = +Vincident

TDR 信号の解釈TDR 信号の解釈

誘導性歪み

容量性歪み

TDR信号は、インピーダンス不整合の大きさと位置を示します。

ZLoad → ７５Ω

Device Under Test

StepGenerator

TDR Module

ZS = 50 Ω

Z0 = 50 Ω

Vincident Vreflected

Vincident

2(Vincident)

TDRの例: 75ΩTDRの例: 75Ω

Vmeasured = Vincident

Vmeasured = Vincident + Vreflected = 1.2(Vincident)

入力信号のエッジ

反射波のエッジ

TDR Display

Vreflected = Vincident (ZLoad – Z0 )ZLoad + Z0

反射波の計算

= Vincident( 75 – 50 )75 + 50

= Vincident( 25 )125

= Vincident15

伝送路のインピーダンス管理伝送路のインピーダンス管理

ケーブルのみならず、コネクタなどのインピーダンスを考慮する必要が出てきます。

インピーダンスの不整合があると、反射が起こります。

注意: TDRの高速エッジの信号に対する反射の影響と、実際の信号に対する反射の影響は同じではありません。

差動パターンの設計の留意点差動パターンの設計の留意点

パターン設計の注意点パターン設計の注意点

スタブを回避スタブを回避

200mil以内

カップリング･コンデンサの位置カップリング･コンデンサの位置

ACカップリング用のコンデンサは、コネクタからチップ･セットとコネクタの距離の3分の１以内を推奨していますが、できるだけコネクタに近くする方がよいとされています。

チップ･セットコネクタ

Better

差動ラインの対称性差動ラインの対称性

部品、ビア、パターンいずれの場合も差動伝送線は対称性を崩すことなく配置することが望まれます。

部品の配置ビアの配置

パターンの配置

差動ラインの対称性差動ラインの対称性

部品、ビア、パターンいずれの場合も差動伝送線は対称性を崩すことなく配置することが望まれます。ピンからの引き出し部で、致し方ない場合は極力ピン近傍で距離を合わせる処理が望まれます。

パターンの引き出し

ミアンダ･ライン

PCI Express Electrical Interconnect DesignPractical Solutions for Broard-level Integration and Validation 等長配線で一般的なミアンダ･ラインは高速差動伝送路では推奨されない

急峻な曲げの禁止急峻な曲げの禁止

いかなる場合も、上記のような曲げを行ってはいけません。

伝送線路の許容度伝送線路の許容度

特性インピーダンス不整合段差２０％以下（反射率１０％以下）– 特性インピーダンス不整合領域電気長（信号が伝播に要する時間であらわした長さ）100ps以下＠２Gbpsが望ましい

• 信号波形の立ち上がりより短い距離に正負の段差があると反射波同志が干渉して弱まる

Zo V(t)

電気長で計った位置

コモンモード･チョークの使用コモンモード･チョークの使用

EMCの問題が無ければ入れないほうが良い入れる場合はコネクタの直近

HS コモンモード･チョークありHS コモンモード･チョークあり

コモン･モード･チョークありコモン･モード･チョークなし

FS コモンモード･チョークなしFS コモンモード･チョークなし

コモン･モード･チョークありコモン･モード･チョークなし

内容内容

電源パターン電源パターン

電源パターン設計の留意点– PLL搭載の高速LSIには多くのTTL/CMOS信号が入出力される

• 入出力信号の急峻な遷移が電源・GNDの電位を変動させる• ノイズの多い基板上で動作する宿命

– PLL搭載の高速LSIにはノイズに敏感なブロックが入っている

• 小振幅の高速入出力• アナログ回路（ＰＬＬ）

– 最新のＬＳＩ設計技術でノイズ耐性は向上しているものの、電源供給には低ノイズ化のための注意が必要

電源パターン設計の留意点– 電源ノイズ発生と伝達のメカニズム

• 電源から流れ出す脈流が電源供給経路のインピーダンスを通ることで電圧ノイズとなる

• 電源供給経路を共有する回路にも電圧ノイズが伝わる

デジタルＬＳＩデジタルブロックアナログブロック電源電流が脈動する電源電流の脈動は小さい電源ノイズに強い電源ノイズに弱い

電源インピーダンス

電源パターン設計の留意点

– 電源供給経路を低いインピーダンスにする• ベタ電源・ベタGNDが理想• バイパスコンデンサによるショートカット

– 電源分離によりアナログブロックへのノイズ伝達を阻止• 分離・細分化で電源のインピーダンスが増え逆効果のことも

– アナログブロックにも脈流成分がある

アナログブロック

デジタルブロック

Zanalog

Zdigital

電源パターン設計の留意点– PLL搭載 LSＩの推奨電源・ＧＮＤ回路の概念

• 最大のノイズ源であるI/Oブロックをプレーン電源・GNDに直結• 内部LOGIC電源はプレーン電源から小さなインピーダンスで分離• ANALOG電源・GNDはプレーン電源・GNDから小さなインピーダンスで分離

• 各ブロックの電源・GNDはバイパス容量でショートカット

I/Oブロック

Logicブロック

Analogブロック

0ΩもしくはｎH

33μF 0.1μF

電源

電源パターン設計の留意点– PLL搭載 LSＩの推奨電源・ＧＮＤパターンの概念

• 基本的にプレーンGND・電源（あまり細かく分けない）• 内部LOGIC電源とANALOG電源・GNDの小さな島を作る

I/Oブロック

Logicブロック

Analogブロック

0ΩもしくはｎH

プレーン電源

プレーンGND

0.1μF

プレーン電源

スルーホール

１層

２層

３層

まとめまとめ

LVDSは、高速インタフェースの基板技術です。LSIの性能は飛躍的に向上していますが、その性能を引き出すには、高速信号特有の現象を理解する必要があります。

ナショナル･セミンコンダクタ社にはLVDSの関する技術資料が揃っていますが、予備知識を必要とする場合が少なくありません。

ここでは、その予備知識に重点をおいて解説しました。お役に立てれば幸いです。

実際の測定もシステムの理解が必要ですが、これについては資料を別途資料を用意いたしております。

ご聴講ありがとうございました。

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